lib/CodeGen/SelectionDAG/FastISel.cpp

   1 ///===-- FastISel.cpp - Implementation of the FastISel class --------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the implementation of the FastISel class.
  11 //
  12 // "Fast" instruction selection is designed to emit very poor code quickly.
  13 // Also, it is not designed to be able to do much lowering, so most illegal
  14 // types (e.g. i64 on 32-bit targets) and operations are not supported.  It is
  15 // also not intended to be able to do much optimization, except in a few cases
  16 // where doing optimizations reduces overall compile time.  For example, folding
  17 // constants into immediate fields is often done, because it's cheap and it
  18 // reduces the number of instructions later phases have to examine.
  19 //
  20 // "Fast" instruction selection is able to fail gracefully and transfer
  21 // control to the SelectionDAG selector for operations that it doesn't
  22 // support.  In many cases, this allows us to avoid duplicating a lot of
  23 // the complicated lowering logic that SelectionDAG currently has.
  24 //
  25 // The intended use for "fast" instruction selection is "-O0" mode
  26 // compilation, where the quality of the generated code is irrelevant when
  27 // weighed against the speed at which the code can be generated.  Also,
  28 // at -O0, the LLVM optimizers are not running, and this makes the
  29 // compile time of codegen a much higher portion of the overall compile
  30 // time.  Despite its limitations, "fast" instruction selection is able to
  31 // handle enough code on its own to provide noticeable overall speedups
  32 // in -O0 compiles.
  33 //
  34 // Basic operations are supported in a target-independent way, by reading
  35 // the same instruction descriptions that the SelectionDAG selector reads,
  36 // and identifying simple arithmetic operations that can be directly selected
  37 // from simple operators.  More complicated operations currently require
  38 // target-specific code.
  39 //
  40 //===----------------------------------------------------------------------===//
  41
  42 #include "llvm/Function.h"
  43 #include "llvm/GlobalVariable.h"
  44 #include "llvm/Instructions.h"
  45 #include "llvm/IntrinsicInst.h"
  46 #include "llvm/CodeGen/FastISel.h"
  47 #include "llvm/CodeGen/MachineInstrBuilder.h"
  48 #include "llvm/CodeGen/MachineModuleInfo.h"
  49 #include "llvm/CodeGen/MachineRegisterInfo.h"
  50 #include "llvm/CodeGen/DebugLoc.h"
  51 #include "llvm/CodeGen/DwarfWriter.h"
  52 #include "llvm/Analysis/DebugInfo.h"
  53 #include "llvm/Target/TargetData.h"
  54 #include "llvm/Target/TargetInstrInfo.h"
  55 #include "llvm/Target/TargetLowering.h"
  56 #include "llvm/Target/TargetMachine.h"
  57 #include "SelectionDAGBuild.h"
  58 using namespace llvm;
  59
  60 unsigned FastISel::getRegForValue(Value *V) {
  61   MVT RealVT = TLI.getValueType(V->getType(), /*AllowUnknown=*/true);
  62   // Don't handle non-simple values in FastISel.
  63   if (!RealVT.isSimple())
  64     return 0;
  65
  66   // Ignore illegal types. We must do this before looking up the value
  67   // in ValueMap because Arguments are given virtual registers regardless
  68   // of whether FastISel can handle them.
  69   MVT::SimpleValueType VT = RealVT.getSimpleVT();
  70   if (!TLI.isTypeLegal(VT)) {
  71     // Promote MVT::i1 to a legal type though, because it's common and easy.
  72     if (VT == MVT::i1)
  73       VT = TLI.getTypeToTransformTo(VT).getSimpleVT();
  74     else
  75       return 0;
  76   }
  77
  78   // Look up the value to see if we already have a register for it. We
  79   // cache values defined by Instructions across blocks, and other values
  80   // only locally. This is because Instructions already have the SSA
  81   // def-dominatess-use requirement enforced.
  82   if (ValueMap.count(V))
  83     return ValueMap[V];
  84   unsigned Reg = LocalValueMap[V];
  85   if (Reg != 0)
  86     return Reg;
  87
  88   if (ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
  89     if (CI->getValue().getActiveBits() <= 64)
  90       Reg = FastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
  91   } else if (isa<AllocaInst>(V)) {
  92     Reg = TargetMaterializeAlloca(cast<AllocaInst>(V));
  93   } else if (isa<ConstantPointerNull>(V)) {
  94     // Translate this as an integer zero so that it can be
  95     // local-CSE'd with actual integer zeros.
  96     Reg = getRegForValue(Constant::getNullValue(TD.getIntPtrType()));
  97   } else if (ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
  98     Reg = FastEmit_f(VT, VT, ISD::ConstantFP, CF);
  99
 100     if (!Reg) {
 101       const APFloat &Flt = CF->getValueAPF();
 102       MVT IntVT = TLI.getPointerTy();
 103
 104       uint64_t x[2];
 105       uint32_t IntBitWidth = IntVT.getSizeInBits();
 106       bool isExact;
 107       (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 108                                 APFloat::rmTowardZero, &isExact);
 109       if (isExact) {
 110         APInt IntVal(IntBitWidth, 2, x);
 111
 112         unsigned IntegerReg = getRegForValue(ConstantInt::get(IntVal));
 113         if (IntegerReg != 0)
 114           Reg = FastEmit_r(IntVT.getSimpleVT(), VT, ISD::SINT_TO_FP, IntegerReg);
 115       }
 116     }
 117   } else if (ConstantExpr *CE = dyn_cast<ConstantExpr>(V)) {
 118     if (!SelectOperator(CE, CE->getOpcode())) return 0;
 119     Reg = LocalValueMap[CE];
 120   } else if (isa<UndefValue>(V)) {
 121     Reg = createResultReg(TLI.getRegClassFor(VT));
 122     BuildMI(MBB, DL, TII.get(TargetInstrInfo::IMPLICIT_DEF), Reg);
 123   }
 124
 125   // If target-independent code couldn't handle the value, give target-specific
 126   // code a try.
 127   if (!Reg && isa<Constant>(V))
 128     Reg = TargetMaterializeConstant(cast<Constant>(V));
 129
 130   // Don't cache constant materializations in the general ValueMap.
 131   // To do so would require tracking what uses they dominate.
 132   if (Reg != 0)
 133     LocalValueMap[V] = Reg;
 134   return Reg;
 135 }
 136
 137 unsigned FastISel::lookUpRegForValue(Value *V) {
 138   // Look up the value to see if we already have a register for it. We
 139   // cache values defined by Instructions across blocks, and other values
 140   // only locally. This is because Instructions already have the SSA
 141   // def-dominatess-use requirement enforced.
 142   if (ValueMap.count(V))
 143     return ValueMap[V];
 144   return LocalValueMap[V];
 145 }
 146
 147 /// UpdateValueMap - Update the value map to include the new mapping for this
 148 /// instruction, or insert an extra copy to get the result in a previous
 149 /// determined register.
 150 /// NOTE: This is only necessary because we might select a block that uses
 151 /// a value before we select the block that defines the value.  It might be
 152 /// possible to fix this by selecting blocks in reverse postorder.
 153 unsigned FastISel::UpdateValueMap(Value* I, unsigned Reg) {
 154   if (!isa<Instruction>(I)) {
 155     LocalValueMap[I] = Reg;
 156     return Reg;
 157   }
 158
 159   unsigned &AssignedReg = ValueMap[I];
 160   if (AssignedReg == 0)
 161     AssignedReg = Reg;
 162   else if (Reg != AssignedReg) {
 163     const TargetRegisterClass *RegClass = MRI.getRegClass(Reg);
 164     TII.copyRegToReg(*MBB, MBB->end(), AssignedReg,
 165                      Reg, RegClass, RegClass);
 166   }
 167   return AssignedReg;
 168 }
 169
 170 unsigned FastISel::getRegForGEPIndex(Value *Idx) {
 171   unsigned IdxN = getRegForValue(Idx);
 172   if (IdxN == 0)
 173     // Unhandled operand. Halt "fast" selection and bail.
 174     return 0;
 175
 176   // If the index is smaller or larger than intptr_t, truncate or extend it.
 177   MVT PtrVT = TLI.getPointerTy();
 178   MVT IdxVT = MVT::getMVT(Idx->getType(), /*HandleUnknown=*/false);
 179   if (IdxVT.bitsLT(PtrVT))
 180     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT.getSimpleVT(),
 181                       ISD::SIGN_EXTEND, IdxN);
 182   else if (IdxVT.bitsGT(PtrVT))
 183     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT.getSimpleVT(),
 184                       ISD::TRUNCATE, IdxN);
 185   return IdxN;
 186 }
 187
 188 /// SelectBinaryOp - Select and emit code for a binary operator instruction,
 189 /// which has an opcode which directly corresponds to the given ISD opcode.
 190 ///
 191 bool FastISel::SelectBinaryOp(User *I, ISD::NodeType ISDOpcode) {
 192   MVT VT = MVT::getMVT(I->getType(), /*HandleUnknown=*/true);
 193   if (VT == MVT::Other || !VT.isSimple())
 194     // Unhandled type. Halt "fast" selection and bail.
 195     return false;
 196
 197   // We only handle legal types. For example, on x86-32 the instruction
 198   // selector contains all of the 64-bit instructions from x86-64,
 199   // under the assumption that i64 won't be used if the target doesn't
 200   // support it.
 201   if (!TLI.isTypeLegal(VT)) {
 202     // MVT::i1 is special. Allow AND, OR, or XOR because they
 203     // don't require additional zeroing, which makes them easy.
 204     if (VT == MVT::i1 &&
 205         (ISDOpcode == ISD::AND || ISDOpcode == ISD::OR ||
 206          ISDOpcode == ISD::XOR))
 207       VT = TLI.getTypeToTransformTo(VT);
 208     else
 209       return false;
 210   }
 211
 212   unsigned Op0 = getRegForValue(I->getOperand(0));
 213   if (Op0 == 0)
 214     // Unhandled operand. Halt "fast" selection and bail.
 215     return false;
 216
 217   // Check if the second operand is a constant and handle it appropriately.
 218   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
 219     unsigned ResultReg = FastEmit_ri(VT.getSimpleVT(), VT.getSimpleVT(),
 220                                      ISDOpcode, Op0, CI->getZExtValue());
 221     if (ResultReg != 0) {
 222       // We successfully emitted code for the given LLVM Instruction.
 223       UpdateValueMap(I, ResultReg);
 224       return true;
 225     }
 226   }
 227
 228   // Check if the second operand is a constant float.
 229   if (ConstantFP *CF = dyn_cast<ConstantFP>(I->getOperand(1))) {
 230     unsigned ResultReg = FastEmit_rf(VT.getSimpleVT(), VT.getSimpleVT(),
 231                                      ISDOpcode, Op0, CF);
 232     if (ResultReg != 0) {
 233       // We successfully emitted code for the given LLVM Instruction.
 234       UpdateValueMap(I, ResultReg);
 235       return true;
 236     }
 237   }
 238
 239   unsigned Op1 = getRegForValue(I->getOperand(1));
 240   if (Op1 == 0)
 241     // Unhandled operand. Halt "fast" selection and bail.
 242     return false;
 243
 244   // Now we have both operands in registers. Emit the instruction.
 245   unsigned ResultReg = FastEmit_rr(VT.getSimpleVT(), VT.getSimpleVT(),
 246                                    ISDOpcode, Op0, Op1);
 247   if (ResultReg == 0)
 248     // Target-specific code wasn't able to find a machine opcode for
 249     // the given ISD opcode and type. Halt "fast" selection and bail.
 250     return false;
 251
 252   // We successfully emitted code for the given LLVM Instruction.
 253   UpdateValueMap(I, ResultReg);
 254   return true;
 255 }
 256
 257 bool FastISel::SelectGetElementPtr(User *I) {
 258   unsigned N = getRegForValue(I->getOperand(0));
 259   if (N == 0)
 260     // Unhandled operand. Halt "fast" selection and bail.
 261     return false;
 262
 263   const Type *Ty = I->getOperand(0)->getType();
 264   MVT::SimpleValueType VT = TLI.getPointerTy().getSimpleVT();
 265   for (GetElementPtrInst::op_iterator OI = I->op_begin()+1, E = I->op_end();
 266        OI != E; ++OI) {
 267     Value *Idx = *OI;
 268     if (const StructType *StTy = dyn_cast<StructType>(Ty)) {
 269       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
 270       if (Field) {
 271         // N = N + Offset
 272         uint64_t Offs = TD.getStructLayout(StTy)->getElementOffset(Field);
 273         // FIXME: This can be optimized by combining the add with a
 274         // subsequent one.
 275         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 276         if (N == 0)
 277           // Unhandled operand. Halt "fast" selection and bail.
 278           return false;
 279       }
 280       Ty = StTy->getElementType(Field);
 281     } else {
 282       Ty = cast<SequentialType>(Ty)->getElementType();
 283
 284       // If this is a constant subscript, handle it quickly.
 285       if (ConstantInt *CI = dyn_cast<ConstantInt>(Idx)) {
 286         if (CI->getZExtValue() == 0) continue;
 287         uint64_t Offs =
 288           TD.getTypePaddedSize(Ty)*cast<ConstantInt>(CI)->getSExtValue();
 289         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 290         if (N == 0)
 291           // Unhandled operand. Halt "fast" selection and bail.
 292           return false;
 293         continue;
 294       }
 295
 296       // N = N + Idx * ElementSize;
 297       uint64_t ElementSize = TD.getTypePaddedSize(Ty);
 298       unsigned IdxN = getRegForGEPIndex(Idx);
 299       if (IdxN == 0)
 300         // Unhandled operand. Halt "fast" selection and bail.
 301         return false;
 302
 303       if (ElementSize != 1) {
 304         IdxN = FastEmit_ri_(VT, ISD::MUL, IdxN, ElementSize, VT);
 305         if (IdxN == 0)
 306           // Unhandled operand. Halt "fast" selection and bail.
 307           return false;
 308       }
 309       N = FastEmit_rr(VT, VT, ISD::ADD, N, IdxN);
 310       if (N == 0)
 311         // Unhandled operand. Halt "fast" selection and bail.
 312         return false;
 313     }
 314   }
 315
 316   // We successfully emitted code for the given LLVM Instruction.
 317   UpdateValueMap(I, N);
 318   return true;
 319 }
 320
 321 bool FastISel::SelectCall(User *I) {
 322   Function *F = cast<CallInst>(I)->getCalledFunction();
 323   if (!F) return false;
 324
 325   unsigned IID = F->getIntrinsicID();
 326   switch (IID) {
 327   default: break;
 328   case Intrinsic::dbg_stoppoint: {
 329     DbgStopPointInst *SPI = cast<DbgStopPointInst>(I);
 330     if (DIDescriptor::ValidDebugInfo(SPI->getContext(), CodeGenOpt::None)) {
 331       DICompileUnit CU(cast<GlobalVariable>(SPI->getContext()));
 332       unsigned Line = SPI->getLine();
 333       unsigned Col = SPI->getColumn();
 334       unsigned Idx = MF.getOrCreateDebugLocID(CU.getGV(), Line, Col);
 335       setCurDebugLoc(DebugLoc::get(Idx));
 336     }
 337     return true;
 338   }
 339   case Intrinsic::dbg_region_start: {
 340     DbgRegionStartInst *RSI = cast<DbgRegionStartInst>(I);
 341     if (DIDescriptor::ValidDebugInfo(RSI->getContext(), CodeGenOpt::None) &&
 342         DW && DW->ShouldEmitDwarfDebug()) {
 343       unsigned ID =
 344         DW->RecordRegionStart(cast<GlobalVariable>(RSI->getContext()));
 345       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 346       BuildMI(MBB, DL, II).addImm(ID);
 347     }
 348     return true;
 349   }
 350   case Intrinsic::dbg_region_end: {
 351     DbgRegionEndInst *REI = cast<DbgRegionEndInst>(I);
 352     if (DIDescriptor::ValidDebugInfo(REI->getContext(), CodeGenOpt::None) &&
 353         DW && DW->ShouldEmitDwarfDebug()) {
 354      unsigned ID = 0;
 355      DISubprogram Subprogram(cast<GlobalVariable>(REI->getContext()));
 356      if (!Subprogram.isNull() && !Subprogram.describes(MF.getFunction())) {
 357         // This is end of an inlined function.
 358         const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 359         ID = DW->RecordInlinedFnEnd(Subprogram);
 360         if (ID)
 361           // Returned ID is 0 if this is unbalanced "end of inlined
 362           // scope". This could happen if optimizer eats dbg intrinsics
 363           // or "beginning of inlined scope" is not recoginized due to
 364           // missing location info. In such cases, do ignore this region.end.
 365           BuildMI(MBB, DL, II).addImm(ID);
 366       } else {
 367         const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 368         ID =  DW->RecordRegionEnd(cast<GlobalVariable>(REI->getContext()),
 369                                   Subprogram);
 370         BuildMI(MBB, DL, II).addImm(ID);
 371       }
 372     }
 373     return true;
 374   }
 375   case Intrinsic::dbg_func_start: {
 376     DbgFuncStartInst *FSI = cast<DbgFuncStartInst>(I);
 377     Value *SP = FSI->getSubprogram();
 378     if (!DIDescriptor::ValidDebugInfo(SP, CodeGenOpt::None))
 379       return true;
 380
 381     // llvm.dbg.func.start implicitly defines a dbg_stoppoint which is what
 382     // (most?) gdb expects.
 383     DebugLoc PrevLoc = DL;
 384     DISubprogram Subprogram(cast<GlobalVariable>(SP));
 385     DICompileUnit CompileUnit = Subprogram.getCompileUnit();
 386
 387     if (!Subprogram.describes(MF.getFunction())) {
 388       // This is a beginning of an inlined function.
 389
 390       // If llvm.dbg.func.start is seen in a new block before any
 391       // llvm.dbg.stoppoint intrinsic then the location info is unknown.
 392       // FIXME : Why DebugLoc is reset at the beginning of each block ?
 393       if (PrevLoc.isUnknown())
 394         return true;
 395
 396       // Record the source line.
 397       unsigned Line = Subprogram.getLineNumber();
 398       setCurDebugLoc(DebugLoc::get(MF.getOrCreateDebugLocID(
 399                                               CompileUnit.getGV(), Line, 0)));
 400
 401       if (DW && DW->ShouldEmitDwarfDebug()) {
 402         DebugLocTuple PrevLocTpl = MF.getDebugLocTuple(PrevLoc);
 403         unsigned LabelID = DW->RecordInlinedFnStart(Subprogram,
 404                                           DICompileUnit(PrevLocTpl.CompileUnit),
 405                                           PrevLocTpl.Line,
 406                                           PrevLocTpl.Col);
 407         const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 408         BuildMI(MBB, DL, II).addImm(LabelID);
 409       }
 410     } else {
 411       // Record the source line.
 412       unsigned Line = Subprogram.getLineNumber();
 413       MF.setDefaultDebugLoc(DebugLoc::get(MF.getOrCreateDebugLocID(
 414                                               CompileUnit.getGV(), Line, 0)));
 415
 416       if (DW && DW->ShouldEmitDwarfDebug())
 417         // llvm.dbg.func_start also defines beginning of function scope.
 418         DW->RecordRegionStart(cast<GlobalVariable>(FSI->getSubprogram()));
 419     }
 420
 421     return true;
 422   }
 423   case Intrinsic::dbg_declare: {
 424     DbgDeclareInst *DI = cast<DbgDeclareInst>(I);
 425     Value *Variable = DI->getVariable();
 426     if (DIDescriptor::ValidDebugInfo(Variable, CodeGenOpt::None) &&
 427         DW && DW->ShouldEmitDwarfDebug()) {
 428       // Determine the address of the declared object.
 429       Value *Address = DI->getAddress();
 430       if (BitCastInst *BCI = dyn_cast<BitCastInst>(Address))
 431         Address = BCI->getOperand(0);
 432       AllocaInst *AI = dyn_cast<AllocaInst>(Address);
 433       // Don't handle byval struct arguments or VLAs, for example.
 434       if (!AI) break;
 435       DenseMap<const AllocaInst*, int>::iterator SI =
 436         StaticAllocaMap.find(AI);
 437       if (SI == StaticAllocaMap.end()) break; // VLAs.
 438       int FI = SI->second;
 439
 440       // Determine the debug globalvariable.
 441       GlobalValue *GV = cast<GlobalVariable>(Variable);
 442
 443       // Build the DECLARE instruction.
 444       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DECLARE);
 445       MachineInstr *DeclareMI
 446         = BuildMI(MBB, DL, II).addFrameIndex(FI).addGlobalAddress(GV);
 447       DIVariable DV(cast<GlobalVariable>(GV));
 448       if (!DV.isNull()) {
 449         // This is a local variable
 450         DW->RecordVariableScope(DV, DeclareMI);
 451       }
 452     }
 453     return true;
 454   }
 455   case Intrinsic::eh_exception: {
 456     MVT VT = TLI.getValueType(I->getType());
 457     switch (TLI.getOperationAction(ISD::EXCEPTIONADDR, VT)) {
 458     default: break;
 459     case TargetLowering::Expand: {
 460       if (!MBB->isLandingPad()) {
 461         // FIXME: Mark exception register as live in.  Hack for PR1508.
 462         unsigned Reg = TLI.getExceptionAddressRegister();
 463         if (Reg) MBB->addLiveIn(Reg);
 464       }
 465       unsigned Reg = TLI.getExceptionAddressRegister();
 466       const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 467       unsigned ResultReg = createResultReg(RC);
 468       bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 469                                            Reg, RC, RC);
 470       assert(InsertedCopy && "Can't copy address registers!");
 471       InsertedCopy = InsertedCopy;
 472       UpdateValueMap(I, ResultReg);
 473       return true;
 474     }
 475     }
 476     break;
 477   }
 478   case Intrinsic::eh_selector_i32:
 479   case Intrinsic::eh_selector_i64: {
 480     MVT VT = TLI.getValueType(I->getType());
 481     switch (TLI.getOperationAction(ISD::EHSELECTION, VT)) {
 482     default: break;
 483     case TargetLowering::Expand: {
 484       MVT VT = (IID == Intrinsic::eh_selector_i32 ?
 485                            MVT::i32 : MVT::i64);
 486
 487       if (MMI) {
 488         if (MBB->isLandingPad())
 489           AddCatchInfo(*cast<CallInst>(I), MMI, MBB);
 490         else {
 491 #ifndef NDEBUG
 492           CatchInfoLost.insert(cast<CallInst>(I));
 493 #endif
 494           // FIXME: Mark exception selector register as live in.  Hack for PR1508.
 495           unsigned Reg = TLI.getExceptionSelectorRegister();
 496           if (Reg) MBB->addLiveIn(Reg);
 497         }
 498
 499         unsigned Reg = TLI.getExceptionSelectorRegister();
 500         const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 501         unsigned ResultReg = createResultReg(RC);
 502         bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 503                                              Reg, RC, RC);
 504         assert(InsertedCopy && "Can't copy address registers!");
 505         InsertedCopy = InsertedCopy;
 506         UpdateValueMap(I, ResultReg);
 507       } else {
 508         unsigned ResultReg =
 509           getRegForValue(Constant::getNullValue(I->getType()));
 510         UpdateValueMap(I, ResultReg);
 511       }
 512       return true;
 513     }
 514     }
 515     break;
 516   }
 517   }
 518   return false;
 519 }
 520
 521 bool FastISel::SelectCast(User *I, ISD::NodeType Opcode) {
 522   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 523   MVT DstVT = TLI.getValueType(I->getType());
 524
 525   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 526       DstVT == MVT::Other || !DstVT.isSimple())
 527     // Unhandled type. Halt "fast" selection and bail.
 528     return false;
 529
 530   // Check if the destination type is legal. Or as a special case,
 531   // it may be i1 if we're doing a truncate because that's
 532   // easy and somewhat common.
 533   if (!TLI.isTypeLegal(DstVT))
 534     if (DstVT != MVT::i1 || Opcode != ISD::TRUNCATE)
 535       // Unhandled type. Halt "fast" selection and bail.
 536       return false;
 537
 538   // Check if the source operand is legal. Or as a special case,
 539   // it may be i1 if we're doing zero-extension because that's
 540   // easy and somewhat common.
 541   if (!TLI.isTypeLegal(SrcVT))
 542     if (SrcVT != MVT::i1 || Opcode != ISD::ZERO_EXTEND)
 543       // Unhandled type. Halt "fast" selection and bail.
 544       return false;
 545
 546   unsigned InputReg = getRegForValue(I->getOperand(0));
 547   if (!InputReg)
 548     // Unhandled operand.  Halt "fast" selection and bail.
 549     return false;
 550
 551   // If the operand is i1, arrange for the high bits in the register to be zero.
 552   if (SrcVT == MVT::i1) {
 553    SrcVT = TLI.getTypeToTransformTo(SrcVT);
 554    InputReg = FastEmitZExtFromI1(SrcVT.getSimpleVT(), InputReg);
 555    if (!InputReg)
 556      return false;
 557   }
 558   // If the result is i1, truncate to the target's type for i1 first.
 559   if (DstVT == MVT::i1)
 560     DstVT = TLI.getTypeToTransformTo(DstVT);
 561
 562   unsigned ResultReg = FastEmit_r(SrcVT.getSimpleVT(),
 563                                   DstVT.getSimpleVT(),
 564                                   Opcode,
 565                                   InputReg);
 566   if (!ResultReg)
 567     return false;
 568
 569   UpdateValueMap(I, ResultReg);
 570   return true;
 571 }
 572
 573 bool FastISel::SelectBitCast(User *I) {
 574   // If the bitcast doesn't change the type, just use the operand value.
 575   if (I->getType() == I->getOperand(0)->getType()) {
 576     unsigned Reg = getRegForValue(I->getOperand(0));
 577     if (Reg == 0)
 578       return false;
 579     UpdateValueMap(I, Reg);
 580     return true;
 581   }
 582
 583   // Bitcasts of other values become reg-reg copies or BIT_CONVERT operators.
 584   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 585   MVT DstVT = TLI.getValueType(I->getType());
 586
 587   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 588       DstVT == MVT::Other || !DstVT.isSimple() ||
 589       !TLI.isTypeLegal(SrcVT) || !TLI.isTypeLegal(DstVT))
 590     // Unhandled type. Halt "fast" selection and bail.
 591     return false;
 592
 593   unsigned Op0 = getRegForValue(I->getOperand(0));
 594   if (Op0 == 0)
 595     // Unhandled operand. Halt "fast" selection and bail.
 596     return false;
 597
 598   // First, try to perform the bitcast by inserting a reg-reg copy.
 599   unsigned ResultReg = 0;
 600   if (SrcVT.getSimpleVT() == DstVT.getSimpleVT()) {
 601     TargetRegisterClass* SrcClass = TLI.getRegClassFor(SrcVT);
 602     TargetRegisterClass* DstClass = TLI.getRegClassFor(DstVT);
 603     ResultReg = createResultReg(DstClass);
 604
 605     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 606                                          Op0, DstClass, SrcClass);
 607     if (!InsertedCopy)
 608       ResultReg = 0;
 609   }
 610
 611   // If the reg-reg copy failed, select a BIT_CONVERT opcode.
 612   if (!ResultReg)
 613     ResultReg = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(),
 614                            ISD::BIT_CONVERT, Op0);
 615
 616   if (!ResultReg)
 617     return false;
 618
 619   UpdateValueMap(I, ResultReg);
 620   return true;
 621 }
 622
 623 bool
 624 FastISel::SelectInstruction(Instruction *I) {
 625   return SelectOperator(I, I->getOpcode());
 626 }
 627
 628 /// FastEmitBranch - Emit an unconditional branch to the given block,
 629 /// unless it is the immediate (fall-through) successor, and update
 630 /// the CFG.
 631 void
 632 FastISel::FastEmitBranch(MachineBasicBlock *MSucc) {
 633   MachineFunction::iterator NextMBB =
 634      next(MachineFunction::iterator(MBB));
 635
 636   if (MBB->isLayoutSuccessor(MSucc)) {
 637     // The unconditional fall-through case, which needs no instructions.
 638   } else {
 639     // The unconditional branch case.
 640     TII.InsertBranch(*MBB, MSucc, NULL, SmallVector<MachineOperand, 0>());
 641   }
 642   MBB->addSuccessor(MSucc);
 643 }
 644
 645 bool
 646 FastISel::SelectOperator(User *I, unsigned Opcode) {
 647   switch (Opcode) {
 648   case Instruction::Add: {
 649     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FADD : ISD::ADD;
 650     return SelectBinaryOp(I, Opc);
 651   }
 652   case Instruction::Sub: {
 653     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FSUB : ISD::SUB;
 654     return SelectBinaryOp(I, Opc);
 655   }
 656   case Instruction::Mul: {
 657     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FMUL : ISD::MUL;
 658     return SelectBinaryOp(I, Opc);
 659   }
 660   case Instruction::SDiv:
 661     return SelectBinaryOp(I, ISD::SDIV);
 662   case Instruction::UDiv:
 663     return SelectBinaryOp(I, ISD::UDIV);
 664   case Instruction::FDiv:
 665     return SelectBinaryOp(I, ISD::FDIV);
 666   case Instruction::SRem:
 667     return SelectBinaryOp(I, ISD::SREM);
 668   case Instruction::URem:
 669     return SelectBinaryOp(I, ISD::UREM);
 670   case Instruction::FRem:
 671     return SelectBinaryOp(I, ISD::FREM);
 672   case Instruction::Shl:
 673     return SelectBinaryOp(I, ISD::SHL);
 674   case Instruction::LShr:
 675     return SelectBinaryOp(I, ISD::SRL);
 676   case Instruction::AShr:
 677     return SelectBinaryOp(I, ISD::SRA);
 678   case Instruction::And:
 679     return SelectBinaryOp(I, ISD::AND);
 680   case Instruction::Or:
 681     return SelectBinaryOp(I, ISD::OR);
 682   case Instruction::Xor:
 683     return SelectBinaryOp(I, ISD::XOR);
 684
 685   case Instruction::GetElementPtr:
 686     return SelectGetElementPtr(I);
 687
 688   case Instruction::Br: {
 689     BranchInst *BI = cast<BranchInst>(I);
 690
 691     if (BI->isUnconditional()) {
 692       BasicBlock *LLVMSucc = BI->getSuccessor(0);
 693       MachineBasicBlock *MSucc = MBBMap[LLVMSucc];
 694       FastEmitBranch(MSucc);
 695       return true;
 696     }
 697
 698     // Conditional branches are not handed yet.
 699     // Halt "fast" selection and bail.
 700     return false;
 701   }
 702
 703   case Instruction::Unreachable:
 704     // Nothing to emit.
 705     return true;
 706
 707   case Instruction::PHI:
 708     // PHI nodes are already emitted.
 709     return true;
 710
 711   case Instruction::Alloca:
 712     // FunctionLowering has the static-sized case covered.
 713     if (StaticAllocaMap.count(cast<AllocaInst>(I)))
 714       return true;
 715
 716     // Dynamic-sized alloca is not handled yet.
 717     return false;
 718
 719   case Instruction::Call:
 720     return SelectCall(I);
 721
 722   case Instruction::BitCast:
 723     return SelectBitCast(I);
 724
 725   case Instruction::FPToSI:
 726     return SelectCast(I, ISD::FP_TO_SINT);
 727   case Instruction::ZExt:
 728     return SelectCast(I, ISD::ZERO_EXTEND);
 729   case Instruction::SExt:
 730     return SelectCast(I, ISD::SIGN_EXTEND);
 731   case Instruction::Trunc:
 732     return SelectCast(I, ISD::TRUNCATE);
 733   case Instruction::SIToFP:
 734     return SelectCast(I, ISD::SINT_TO_FP);
 735
 736   case Instruction::IntToPtr: // Deliberate fall-through.
 737   case Instruction::PtrToInt: {
 738     MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 739     MVT DstVT = TLI.getValueType(I->getType());
 740     if (DstVT.bitsGT(SrcVT))
 741       return SelectCast(I, ISD::ZERO_EXTEND);
 742     if (DstVT.bitsLT(SrcVT))
 743       return SelectCast(I, ISD::TRUNCATE);
 744     unsigned Reg = getRegForValue(I->getOperand(0));
 745     if (Reg == 0) return false;
 746     UpdateValueMap(I, Reg);
 747     return true;
 748   }
 749
 750   default:
 751     // Unhandled instruction. Halt "fast" selection and bail.
 752     return false;
 753   }
 754 }
 755
 756 FastISel::FastISel(MachineFunction &mf,
 757                    MachineModuleInfo *mmi,
 758                    DwarfWriter *dw,
 759                    DenseMap<const Value *, unsigned> &vm,
 760                    DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
 761                    DenseMap<const AllocaInst *, int> &am
 762 #ifndef NDEBUG
 763                    , SmallSet<Instruction*, 8> &cil
 764 #endif
 765                    )
 766   : MBB(0),
 767     ValueMap(vm),
 768     MBBMap(bm),
 769     StaticAllocaMap(am),
 770 #ifndef NDEBUG
 771     CatchInfoLost(cil),
 772 #endif
 773     MF(mf),
 774     MMI(mmi),
 775     DW(dw),
 776     MRI(MF.getRegInfo()),
 777     MFI(*MF.getFrameInfo()),
 778     MCP(*MF.getConstantPool()),
 779     TM(MF.getTarget()),
 780     TD(*TM.getTargetData()),
 781     TII(*TM.getInstrInfo()),
 782     TLI(*TM.getTargetLowering()) {
 783 }
 784
 785 FastISel::~FastISel() {}
 786
 787 unsigned FastISel::FastEmit_(MVT::SimpleValueType, MVT::SimpleValueType,
 788                              ISD::NodeType) {
 789   return 0;
 790 }
 791
 792 unsigned FastISel::FastEmit_r(MVT::SimpleValueType, MVT::SimpleValueType,
 793                               ISD::NodeType, unsigned /*Op0*/) {
 794   return 0;
 795 }
 796
 797 unsigned FastISel::FastEmit_rr(MVT::SimpleValueType, MVT::SimpleValueType,
 798                                ISD::NodeType, unsigned /*Op0*/,
 799                                unsigned /*Op0*/) {
 800   return 0;
 801 }
 802
 803 unsigned FastISel::FastEmit_i(MVT::SimpleValueType, MVT::SimpleValueType,
 804                               ISD::NodeType, uint64_t /*Imm*/) {
 805   return 0;
 806 }
 807
 808 unsigned FastISel::FastEmit_f(MVT::SimpleValueType, MVT::SimpleValueType,
 809                               ISD::NodeType, ConstantFP * /*FPImm*/) {
 810   return 0;
 811 }
 812
 813 unsigned FastISel::FastEmit_ri(MVT::SimpleValueType, MVT::SimpleValueType,
 814                                ISD::NodeType, unsigned /*Op0*/,
 815                                uint64_t /*Imm*/) {
 816   return 0;
 817 }
 818
 819 unsigned FastISel::FastEmit_rf(MVT::SimpleValueType, MVT::SimpleValueType,
 820                                ISD::NodeType, unsigned /*Op0*/,
 821                                ConstantFP * /*FPImm*/) {
 822   return 0;
 823 }
 824
 825 unsigned FastISel::FastEmit_rri(MVT::SimpleValueType, MVT::SimpleValueType,
 826                                 ISD::NodeType,
 827                                 unsigned /*Op0*/, unsigned /*Op1*/,
 828                                 uint64_t /*Imm*/) {
 829   return 0;
 830 }
 831
 832 /// FastEmit_ri_ - This method is a wrapper of FastEmit_ri. It first tries
 833 /// to emit an instruction with an immediate operand using FastEmit_ri.
 834 /// If that fails, it materializes the immediate into a register and try
 835 /// FastEmit_rr instead.
 836 unsigned FastISel::FastEmit_ri_(MVT::SimpleValueType VT, ISD::NodeType Opcode,
 837                                 unsigned Op0, uint64_t Imm,
 838                                 MVT::SimpleValueType ImmType) {
 839   // First check if immediate type is legal. If not, we can't use the ri form.
 840   unsigned ResultReg = FastEmit_ri(VT, VT, Opcode, Op0, Imm);
 841   if (ResultReg != 0)
 842     return ResultReg;
 843   unsigned MaterialReg = FastEmit_i(ImmType, ImmType, ISD::Constant, Imm);
 844   if (MaterialReg == 0)
 845     return 0;
 846   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 847 }
 848
 849 /// FastEmit_rf_ - This method is a wrapper of FastEmit_ri. It first tries
 850 /// to emit an instruction with a floating-point immediate operand using
 851 /// FastEmit_rf. If that fails, it materializes the immediate into a register
 852 /// and try FastEmit_rr instead.
 853 unsigned FastISel::FastEmit_rf_(MVT::SimpleValueType VT, ISD::NodeType Opcode,
 854                                 unsigned Op0, ConstantFP *FPImm,
 855                                 MVT::SimpleValueType ImmType) {
 856   // First check if immediate type is legal. If not, we can't use the rf form.
 857   unsigned ResultReg = FastEmit_rf(VT, VT, Opcode, Op0, FPImm);
 858   if (ResultReg != 0)
 859     return ResultReg;
 860
 861   // Materialize the constant in a register.
 862   unsigned MaterialReg = FastEmit_f(ImmType, ImmType, ISD::ConstantFP, FPImm);
 863   if (MaterialReg == 0) {
 864     // If the target doesn't have a way to directly enter a floating-point
 865     // value into a register, use an alternate approach.
 866     // TODO: The current approach only supports floating-point constants
 867     // that can be constructed by conversion from integer values. This should
 868     // be replaced by code that creates a load from a constant-pool entry,
 869     // which will require some target-specific work.
 870     const APFloat &Flt = FPImm->getValueAPF();
 871     MVT IntVT = TLI.getPointerTy();
 872
 873     uint64_t x[2];
 874     uint32_t IntBitWidth = IntVT.getSizeInBits();
 875     bool isExact;
 876     (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 877                              APFloat::rmTowardZero, &isExact);
 878     if (!isExact)
 879       return 0;
 880     APInt IntVal(IntBitWidth, 2, x);
 881
 882     unsigned IntegerReg = FastEmit_i(IntVT.getSimpleVT(), IntVT.getSimpleVT(),
 883                                      ISD::Constant, IntVal.getZExtValue());
 884     if (IntegerReg == 0)
 885       return 0;
 886     MaterialReg = FastEmit_r(IntVT.getSimpleVT(), VT,
 887                              ISD::SINT_TO_FP, IntegerReg);
 888     if (MaterialReg == 0)
 889       return 0;
 890   }
 891   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 892 }
 893
 894 unsigned FastISel::createResultReg(const TargetRegisterClass* RC) {
 895   return MRI.createVirtualRegister(RC);
 896 }
 897
 898 unsigned FastISel::FastEmitInst_(unsigned MachineInstOpcode,
 899                                  const TargetRegisterClass* RC) {
 900   unsigned ResultReg = createResultReg(RC);
 901   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 902
 903   BuildMI(MBB, DL, II, ResultReg);
 904   return ResultReg;
 905 }
 906
 907 unsigned FastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 908                                   const TargetRegisterClass *RC,
 909                                   unsigned Op0) {
 910   unsigned ResultReg = createResultReg(RC);
 911   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 912
 913   if (II.getNumDefs() >= 1)
 914     BuildMI(MBB, DL, II, ResultReg).addReg(Op0);
 915   else {
 916     BuildMI(MBB, DL, II).addReg(Op0);
 917     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 918                                          II.ImplicitDefs[0], RC, RC);
 919     if (!InsertedCopy)
 920       ResultReg = 0;
 921   }
 922
 923   return ResultReg;
 924 }
 925
 926 unsigned FastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 927                                    const TargetRegisterClass *RC,
 928                                    unsigned Op0, unsigned Op1) {
 929   unsigned ResultReg = createResultReg(RC);
 930   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 931
 932   if (II.getNumDefs() >= 1)
 933     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1);
 934   else {
 935     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1);
 936     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 937                                          II.ImplicitDefs[0], RC, RC);
 938     if (!InsertedCopy)
 939       ResultReg = 0;
 940   }
 941   return ResultReg;
 942 }
 943
 944 unsigned FastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 945                                    const TargetRegisterClass *RC,
 946                                    unsigned Op0, uint64_t Imm) {
 947   unsigned ResultReg = createResultReg(RC);
 948   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 949
 950   if (II.getNumDefs() >= 1)
 951     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Imm);
 952   else {
 953     BuildMI(MBB, DL, II).addReg(Op0).addImm(Imm);
 954     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 955                                          II.ImplicitDefs[0], RC, RC);
 956     if (!InsertedCopy)
 957       ResultReg = 0;
 958   }
 959   return ResultReg;
 960 }
 961
 962 unsigned FastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 963                                    const TargetRegisterClass *RC,
 964                                    unsigned Op0, ConstantFP *FPImm) {
 965   unsigned ResultReg = createResultReg(RC);
 966   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 967
 968   if (II.getNumDefs() >= 1)
 969     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addFPImm(FPImm);
 970   else {
 971     BuildMI(MBB, DL, II).addReg(Op0).addFPImm(FPImm);
 972     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 973                                          II.ImplicitDefs[0], RC, RC);
 974     if (!InsertedCopy)
 975       ResultReg = 0;
 976   }
 977   return ResultReg;
 978 }
 979
 980 unsigned FastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 981                                     const TargetRegisterClass *RC,
 982                                     unsigned Op0, unsigned Op1, uint64_t Imm) {
 983   unsigned ResultReg = createResultReg(RC);
 984   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 985
 986   if (II.getNumDefs() >= 1)
 987     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1).addImm(Imm);
 988   else {
 989     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1).addImm(Imm);
 990     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 991                                          II.ImplicitDefs[0], RC, RC);
 992     if (!InsertedCopy)
 993       ResultReg = 0;
 994   }
 995   return ResultReg;
 996 }
 997
 998 unsigned FastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 999                                   const TargetRegisterClass *RC,
1000                                   uint64_t Imm) {
1001   unsigned ResultReg = createResultReg(RC);
1002   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1003
1004   if (II.getNumDefs() >= 1)
1005     BuildMI(MBB, DL, II, ResultReg).addImm(Imm);
1006   else {
1007     BuildMI(MBB, DL, II).addImm(Imm);
1008     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1009                                          II.ImplicitDefs[0], RC, RC);
1010     if (!InsertedCopy)
1011       ResultReg = 0;
1012   }
1013   return ResultReg;
1014 }
1015
1016 unsigned FastISel::FastEmitInst_extractsubreg(MVT::SimpleValueType RetVT,
1017                                               unsigned Op0, uint32_t Idx) {
1018   const TargetRegisterClass* RC = MRI.getRegClass(Op0);
1019
1020   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
1021   const TargetInstrDesc &II = TII.get(TargetInstrInfo::EXTRACT_SUBREG);
1022
1023   if (II.getNumDefs() >= 1)
1024     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Idx);
1025   else {
1026     BuildMI(MBB, DL, II).addReg(Op0).addImm(Idx);
1027     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1028                                          II.ImplicitDefs[0], RC, RC);
1029     if (!InsertedCopy)
1030       ResultReg = 0;
1031   }
1032   return ResultReg;
1033 }
1034
1035 /// FastEmitZExtFromI1 - Emit MachineInstrs to compute the value of Op
1036 /// with all but the least significant bit set to zero.
1037 unsigned FastISel::FastEmitZExtFromI1(MVT::SimpleValueType VT, unsigned Op) {
1038   return FastEmit_ri(VT, VT, ISD::AND, Op, 1);
1039 }