lib/CodeGen/SelectionDAG/FastISel.cpp

   1 ///===-- FastISel.cpp - Implementation of the FastISel class --------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the implementation of the FastISel class.
  11 //
  12 // "Fast" instruction selection is designed to emit very poor code quickly.
  13 // Also, it is not designed to be able to do much lowering, so most illegal
  14 // types (e.g. i64 on 32-bit targets) and operations are not supported.  It is
  15 // also not intended to be able to do much optimization, except in a few cases
  16 // where doing optimizations reduces overall compile time.  For example, folding
  17 // constants into immediate fields is often done, because it's cheap and it
  18 // reduces the number of instructions later phases have to examine.
  19 //
  20 // "Fast" instruction selection is able to fail gracefully and transfer
  21 // control to the SelectionDAG selector for operations that it doesn't
  22 // support.  In many cases, this allows us to avoid duplicating a lot of
  23 // the complicated lowering logic that SelectionDAG currently has.
  24 //
  25 // The intended use for "fast" instruction selection is "-O0" mode
  26 // compilation, where the quality of the generated code is irrelevant when
  27 // weighed against the speed at which the code can be generated.  Also,
  28 // at -O0, the LLVM optimizers are not running, and this makes the
  29 // compile time of codegen a much higher portion of the overall compile
  30 // time.  Despite its limitations, "fast" instruction selection is able to
  31 // handle enough code on its own to provide noticeable overall speedups
  32 // in -O0 compiles.
  33 //
  34 // Basic operations are supported in a target-independent way, by reading
  35 // the same instruction descriptions that the SelectionDAG selector reads,
  36 // and identifying simple arithmetic operations that can be directly selected
  37 // from simple operators.  More complicated operations currently require
  38 // target-specific code.
  39 //
  40 //===----------------------------------------------------------------------===//
  41
  42 #include "llvm/Function.h"
  43 #include "llvm/GlobalVariable.h"
  44 #include "llvm/Instructions.h"
  45 #include "llvm/IntrinsicInst.h"
  46 #include "llvm/CodeGen/FastISel.h"
  47 #include "llvm/CodeGen/MachineInstrBuilder.h"
  48 #include "llvm/CodeGen/MachineModuleInfo.h"
  49 #include "llvm/CodeGen/MachineRegisterInfo.h"
  50 #include "llvm/CodeGen/DwarfWriter.h"
  51 #include "llvm/Analysis/DebugInfo.h"
  52 #include "llvm/Target/TargetData.h"
  53 #include "llvm/Target/TargetInstrInfo.h"
  54 #include "llvm/Target/TargetLowering.h"
  55 #include "llvm/Target/TargetMachine.h"
  56 #include "SelectionDAGBuild.h"
  57 using namespace llvm;
  58
  59 unsigned FastISel::getRegForValue(Value *V) {
  60   MVT RealVT = TLI.getValueType(V->getType(), /*AllowUnknown=*/true);
  61   // Don't handle non-simple values in FastISel.
  62   if (!RealVT.isSimple())
  63     return 0;
  64
  65   // Ignore illegal types. We must do this before looking up the value
  66   // in ValueMap because Arguments are given virtual registers regardless
  67   // of whether FastISel can handle them.
  68   MVT::SimpleValueType VT = RealVT.getSimpleVT();
  69   if (!TLI.isTypeLegal(VT)) {
  70     // Promote MVT::i1 to a legal type though, because it's common and easy.
  71     if (VT == MVT::i1)
  72       VT = TLI.getTypeToTransformTo(VT).getSimpleVT();
  73     else
  74       return 0;
  75   }
  76
  77   // Look up the value to see if we already have a register for it. We
  78   // cache values defined by Instructions across blocks, and other values
  79   // only locally. This is because Instructions already have the SSA
  80   // def-dominatess-use requirement enforced.
  81   if (ValueMap.count(V))
  82     return ValueMap[V];
  83   unsigned Reg = LocalValueMap[V];
  84   if (Reg != 0)
  85     return Reg;
  86
  87   if (ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
  88     if (CI->getValue().getActiveBits() <= 64)
  89       Reg = FastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
  90   } else if (isa<AllocaInst>(V)) {
  91     Reg = TargetMaterializeAlloca(cast<AllocaInst>(V));
  92   } else if (isa<ConstantPointerNull>(V)) {
  93     // Translate this as an integer zero so that it can be
  94     // local-CSE'd with actual integer zeros.
  95     Reg = getRegForValue(Constant::getNullValue(TD.getIntPtrType()));
  96   } else if (ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
  97     Reg = FastEmit_f(VT, VT, ISD::ConstantFP, CF);
  98
  99     if (!Reg) {
 100       const APFloat &Flt = CF->getValueAPF();
 101       MVT IntVT = TLI.getPointerTy();
 102
 103       uint64_t x[2];
 104       uint32_t IntBitWidth = IntVT.getSizeInBits();
 105       bool isExact;
 106       (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 107                                 APFloat::rmTowardZero, &isExact);
 108       if (isExact) {
 109         APInt IntVal(IntBitWidth, 2, x);
 110
 111         unsigned IntegerReg = getRegForValue(ConstantInt::get(IntVal));
 112         if (IntegerReg != 0)
 113           Reg = FastEmit_r(IntVT.getSimpleVT(), VT, ISD::SINT_TO_FP, IntegerReg);
 114       }
 115     }
 116   } else if (ConstantExpr *CE = dyn_cast<ConstantExpr>(V)) {
 117     if (!SelectOperator(CE, CE->getOpcode())) return 0;
 118     Reg = LocalValueMap[CE];
 119   } else if (isa<UndefValue>(V)) {
 120     Reg = createResultReg(TLI.getRegClassFor(VT));
 121     BuildMI(MBB, DL, TII.get(TargetInstrInfo::IMPLICIT_DEF), Reg);
 122   }
 123
 124   // If target-independent code couldn't handle the value, give target-specific
 125   // code a try.
 126   if (!Reg && isa<Constant>(V))
 127     Reg = TargetMaterializeConstant(cast<Constant>(V));
 128
 129   // Don't cache constant materializations in the general ValueMap.
 130   // To do so would require tracking what uses they dominate.
 131   if (Reg != 0)
 132     LocalValueMap[V] = Reg;
 133   return Reg;
 134 }
 135
 136 unsigned FastISel::lookUpRegForValue(Value *V) {
 137   // Look up the value to see if we already have a register for it. We
 138   // cache values defined by Instructions across blocks, and other values
 139   // only locally. This is because Instructions already have the SSA
 140   // def-dominatess-use requirement enforced.
 141   if (ValueMap.count(V))
 142     return ValueMap[V];
 143   return LocalValueMap[V];
 144 }
 145
 146 /// UpdateValueMap - Update the value map to include the new mapping for this
 147 /// instruction, or insert an extra copy to get the result in a previous
 148 /// determined register.
 149 /// NOTE: This is only necessary because we might select a block that uses
 150 /// a value before we select the block that defines the value.  It might be
 151 /// possible to fix this by selecting blocks in reverse postorder.
 152 void FastISel::UpdateValueMap(Value* I, unsigned Reg) {
 153   if (!isa<Instruction>(I)) {
 154     LocalValueMap[I] = Reg;
 155     return;
 156   }
 157   if (!ValueMap.count(I))
 158     ValueMap[I] = Reg;
 159   else
 160     TII.copyRegToReg(*MBB, MBB->end(), ValueMap[I],
 161                      Reg, MRI.getRegClass(Reg), MRI.getRegClass(Reg));
 162 }
 163
 164 unsigned FastISel::getRegForGEPIndex(Value *Idx) {
 165   unsigned IdxN = getRegForValue(Idx);
 166   if (IdxN == 0)
 167     // Unhandled operand. Halt "fast" selection and bail.
 168     return 0;
 169
 170   // If the index is smaller or larger than intptr_t, truncate or extend it.
 171   MVT PtrVT = TLI.getPointerTy();
 172   MVT IdxVT = MVT::getMVT(Idx->getType(), /*HandleUnknown=*/false);
 173   if (IdxVT.bitsLT(PtrVT))
 174     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT.getSimpleVT(),
 175                       ISD::SIGN_EXTEND, IdxN);
 176   else if (IdxVT.bitsGT(PtrVT))
 177     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT.getSimpleVT(),
 178                       ISD::TRUNCATE, IdxN);
 179   return IdxN;
 180 }
 181
 182 /// SelectBinaryOp - Select and emit code for a binary operator instruction,
 183 /// which has an opcode which directly corresponds to the given ISD opcode.
 184 ///
 185 bool FastISel::SelectBinaryOp(User *I, ISD::NodeType ISDOpcode) {
 186   MVT VT = MVT::getMVT(I->getType(), /*HandleUnknown=*/true);
 187   if (VT == MVT::Other || !VT.isSimple())
 188     // Unhandled type. Halt "fast" selection and bail.
 189     return false;
 190
 191   // We only handle legal types. For example, on x86-32 the instruction
 192   // selector contains all of the 64-bit instructions from x86-64,
 193   // under the assumption that i64 won't be used if the target doesn't
 194   // support it.
 195   if (!TLI.isTypeLegal(VT)) {
 196     // MVT::i1 is special. Allow AND, OR, or XOR because they
 197     // don't require additional zeroing, which makes them easy.
 198     if (VT == MVT::i1 &&
 199         (ISDOpcode == ISD::AND || ISDOpcode == ISD::OR ||
 200          ISDOpcode == ISD::XOR))
 201       VT = TLI.getTypeToTransformTo(VT);
 202     else
 203       return false;
 204   }
 205
 206   unsigned Op0 = getRegForValue(I->getOperand(0));
 207   if (Op0 == 0)
 208     // Unhandled operand. Halt "fast" selection and bail.
 209     return false;
 210
 211   // Check if the second operand is a constant and handle it appropriately.
 212   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
 213     unsigned ResultReg = FastEmit_ri(VT.getSimpleVT(), VT.getSimpleVT(),
 214                                      ISDOpcode, Op0, CI->getZExtValue());
 215     if (ResultReg != 0) {
 216       // We successfully emitted code for the given LLVM Instruction.
 217       UpdateValueMap(I, ResultReg);
 218       return true;
 219     }
 220   }
 221
 222   // Check if the second operand is a constant float.
 223   if (ConstantFP *CF = dyn_cast<ConstantFP>(I->getOperand(1))) {
 224     unsigned ResultReg = FastEmit_rf(VT.getSimpleVT(), VT.getSimpleVT(),
 225                                      ISDOpcode, Op0, CF);
 226     if (ResultReg != 0) {
 227       // We successfully emitted code for the given LLVM Instruction.
 228       UpdateValueMap(I, ResultReg);
 229       return true;
 230     }
 231   }
 232
 233   unsigned Op1 = getRegForValue(I->getOperand(1));
 234   if (Op1 == 0)
 235     // Unhandled operand. Halt "fast" selection and bail.
 236     return false;
 237
 238   // Now we have both operands in registers. Emit the instruction.
 239   unsigned ResultReg = FastEmit_rr(VT.getSimpleVT(), VT.getSimpleVT(),
 240                                    ISDOpcode, Op0, Op1);
 241   if (ResultReg == 0)
 242     // Target-specific code wasn't able to find a machine opcode for
 243     // the given ISD opcode and type. Halt "fast" selection and bail.
 244     return false;
 245
 246   // We successfully emitted code for the given LLVM Instruction.
 247   UpdateValueMap(I, ResultReg);
 248   return true;
 249 }
 250
 251 bool FastISel::SelectGetElementPtr(User *I) {
 252   unsigned N = getRegForValue(I->getOperand(0));
 253   if (N == 0)
 254     // Unhandled operand. Halt "fast" selection and bail.
 255     return false;
 256
 257   const Type *Ty = I->getOperand(0)->getType();
 258   MVT::SimpleValueType VT = TLI.getPointerTy().getSimpleVT();
 259   for (GetElementPtrInst::op_iterator OI = I->op_begin()+1, E = I->op_end();
 260        OI != E; ++OI) {
 261     Value *Idx = *OI;
 262     if (const StructType *StTy = dyn_cast<StructType>(Ty)) {
 263       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
 264       if (Field) {
 265         // N = N + Offset
 266         uint64_t Offs = TD.getStructLayout(StTy)->getElementOffset(Field);
 267         // FIXME: This can be optimized by combining the add with a
 268         // subsequent one.
 269         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 270         if (N == 0)
 271           // Unhandled operand. Halt "fast" selection and bail.
 272           return false;
 273       }
 274       Ty = StTy->getElementType(Field);
 275     } else {
 276       Ty = cast<SequentialType>(Ty)->getElementType();
 277
 278       // If this is a constant subscript, handle it quickly.
 279       if (ConstantInt *CI = dyn_cast<ConstantInt>(Idx)) {
 280         if (CI->getZExtValue() == 0) continue;
 281         uint64_t Offs =
 282           TD.getTypePaddedSize(Ty)*cast<ConstantInt>(CI)->getSExtValue();
 283         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 284         if (N == 0)
 285           // Unhandled operand. Halt "fast" selection and bail.
 286           return false;
 287         continue;
 288       }
 289
 290       // N = N + Idx * ElementSize;
 291       uint64_t ElementSize = TD.getTypePaddedSize(Ty);
 292       unsigned IdxN = getRegForGEPIndex(Idx);
 293       if (IdxN == 0)
 294         // Unhandled operand. Halt "fast" selection and bail.
 295         return false;
 296
 297       if (ElementSize != 1) {
 298         IdxN = FastEmit_ri_(VT, ISD::MUL, IdxN, ElementSize, VT);
 299         if (IdxN == 0)
 300           // Unhandled operand. Halt "fast" selection and bail.
 301           return false;
 302       }
 303       N = FastEmit_rr(VT, VT, ISD::ADD, N, IdxN);
 304       if (N == 0)
 305         // Unhandled operand. Halt "fast" selection and bail.
 306         return false;
 307     }
 308   }
 309
 310   // We successfully emitted code for the given LLVM Instruction.
 311   UpdateValueMap(I, N);
 312   return true;
 313 }
 314
 315 bool FastISel::SelectCall(User *I) {
 316   Function *F = cast<CallInst>(I)->getCalledFunction();
 317   if (!F) return false;
 318
 319   unsigned IID = F->getIntrinsicID();
 320   switch (IID) {
 321   default: break;
 322   case Intrinsic::dbg_stoppoint: {
 323     DbgStopPointInst *SPI = cast<DbgStopPointInst>(I);
 324     if (DW && DW->ValidDebugInfo(SPI->getContext())) {
 325       DICompileUnit CU(cast<GlobalVariable>(SPI->getContext()));
 326       std::string Dir, FN;
 327       unsigned SrcFile = DW->getOrCreateSourceID(CU.getDirectory(Dir),
 328                                                  CU.getFilename(FN));
 329       unsigned Line = SPI->getLine();
 330       unsigned Col = SPI->getColumn();
 331       unsigned ID = DW->RecordSourceLine(Line, Col, SrcFile);
 332       unsigned Idx = MF.getOrCreateDebugLocID(SrcFile, Line, Col);
 333       setCurDebugLoc(DebugLoc::get(Idx));
 334       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 335       BuildMI(MBB, DL, II).addImm(ID);
 336     }
 337     return true;
 338   }
 339   case Intrinsic::dbg_region_start: {
 340     DbgRegionStartInst *RSI = cast<DbgRegionStartInst>(I);
 341     if (DW && DW->ValidDebugInfo(RSI->getContext())) {
 342       unsigned ID =
 343         DW->RecordRegionStart(cast<GlobalVariable>(RSI->getContext()));
 344       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 345       BuildMI(MBB, DL, II).addImm(ID);
 346     }
 347     return true;
 348   }
 349   case Intrinsic::dbg_region_end: {
 350     DbgRegionEndInst *REI = cast<DbgRegionEndInst>(I);
 351     if (DW && DW->ValidDebugInfo(REI->getContext())) {
 352       unsigned ID =
 353         DW->RecordRegionEnd(cast<GlobalVariable>(REI->getContext()));
 354       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 355       BuildMI(MBB, DL, II).addImm(ID);
 356     }
 357     return true;
 358   }
 359   case Intrinsic::dbg_func_start: {
 360     if (!DW) return true;
 361     DbgFuncStartInst *FSI = cast<DbgFuncStartInst>(I);
 362     Value *SP = FSI->getSubprogram();
 363
 364     if (DW->ValidDebugInfo(SP)) {
 365       // llvm.dbg.func.start implicitly defines a dbg_stoppoint which is what
 366       // (most?) gdb expects.
 367       DISubprogram Subprogram(cast<GlobalVariable>(SP));
 368       DICompileUnit CompileUnit = Subprogram.getCompileUnit();
 369       std::string Dir, FN;
 370       unsigned SrcFile = DW->getOrCreateSourceID(CompileUnit.getDirectory(Dir),
 371                                                  CompileUnit.getFilename(FN));
 372
 373       // Record the source line but does not create a label for the normal
 374       // function start. It will be emitted at asm emission time. However,
 375       // create a label if this is a beginning of inlined function.
 376       unsigned Line = Subprogram.getLineNumber();
 377       unsigned LabelID = DW->RecordSourceLine(Line, 0, SrcFile);
 378       setCurDebugLoc(DebugLoc::get(MF.getOrCreateDebugLocID(SrcFile, Line, 0)));
 379
 380       if (DW->getRecordSourceLineCount() != 1) {
 381         const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 382         BuildMI(MBB, DL, II).addImm(LabelID);
 383       }
 384     }
 385
 386     return true;
 387   }
 388   case Intrinsic::dbg_declare: {
 389     DbgDeclareInst *DI = cast<DbgDeclareInst>(I);
 390     Value *Variable = DI->getVariable();
 391     if (DW && DW->ValidDebugInfo(Variable)) {
 392       // Determine the address of the declared object.
 393       Value *Address = DI->getAddress();
 394       if (BitCastInst *BCI = dyn_cast<BitCastInst>(Address))
 395         Address = BCI->getOperand(0);
 396       AllocaInst *AI = dyn_cast<AllocaInst>(Address);
 397       // Don't handle byval struct arguments or VLAs, for example.
 398       if (!AI) break;
 399       DenseMap<const AllocaInst*, int>::iterator SI =
 400         StaticAllocaMap.find(AI);
 401       if (SI == StaticAllocaMap.end()) break; // VLAs.
 402       int FI = SI->second;
 403
 404       // Determine the debug globalvariable.
 405       GlobalValue *GV = cast<GlobalVariable>(Variable);
 406
 407       // Build the DECLARE instruction.
 408       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DECLARE);
 409       BuildMI(MBB, DL, II).addFrameIndex(FI).addGlobalAddress(GV);
 410     }
 411     return true;
 412   }
 413   case Intrinsic::eh_exception: {
 414     MVT VT = TLI.getValueType(I->getType());
 415     switch (TLI.getOperationAction(ISD::EXCEPTIONADDR, VT)) {
 416     default: break;
 417     case TargetLowering::Expand: {
 418       if (!MBB->isLandingPad()) {
 419         // FIXME: Mark exception register as live in.  Hack for PR1508.
 420         unsigned Reg = TLI.getExceptionAddressRegister();
 421         if (Reg) MBB->addLiveIn(Reg);
 422       }
 423       unsigned Reg = TLI.getExceptionAddressRegister();
 424       const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 425       unsigned ResultReg = createResultReg(RC);
 426       bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 427                                            Reg, RC, RC);
 428       assert(InsertedCopy && "Can't copy address registers!");
 429       InsertedCopy = InsertedCopy;
 430       UpdateValueMap(I, ResultReg);
 431       return true;
 432     }
 433     }
 434     break;
 435   }
 436   case Intrinsic::eh_selector_i32:
 437   case Intrinsic::eh_selector_i64: {
 438     MVT VT = TLI.getValueType(I->getType());
 439     switch (TLI.getOperationAction(ISD::EHSELECTION, VT)) {
 440     default: break;
 441     case TargetLowering::Expand: {
 442       MVT VT = (IID == Intrinsic::eh_selector_i32 ?
 443                            MVT::i32 : MVT::i64);
 444
 445       if (MMI) {
 446         if (MBB->isLandingPad())
 447           AddCatchInfo(*cast<CallInst>(I), MMI, MBB);
 448         else {
 449 #ifndef NDEBUG
 450           CatchInfoLost.insert(cast<CallInst>(I));
 451 #endif
 452           // FIXME: Mark exception selector register as live in.  Hack for PR1508.
 453           unsigned Reg = TLI.getExceptionSelectorRegister();
 454           if (Reg) MBB->addLiveIn(Reg);
 455         }
 456
 457         unsigned Reg = TLI.getExceptionSelectorRegister();
 458         const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 459         unsigned ResultReg = createResultReg(RC);
 460         bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 461                                              Reg, RC, RC);
 462         assert(InsertedCopy && "Can't copy address registers!");
 463         InsertedCopy = InsertedCopy;
 464         UpdateValueMap(I, ResultReg);
 465       } else {
 466         unsigned ResultReg =
 467           getRegForValue(Constant::getNullValue(I->getType()));
 468         UpdateValueMap(I, ResultReg);
 469       }
 470       return true;
 471     }
 472     }
 473     break;
 474   }
 475   }
 476   return false;
 477 }
 478
 479 bool FastISel::SelectCast(User *I, ISD::NodeType Opcode) {
 480   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 481   MVT DstVT = TLI.getValueType(I->getType());
 482
 483   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 484       DstVT == MVT::Other || !DstVT.isSimple())
 485     // Unhandled type. Halt "fast" selection and bail.
 486     return false;
 487
 488   // Check if the destination type is legal. Or as a special case,
 489   // it may be i1 if we're doing a truncate because that's
 490   // easy and somewhat common.
 491   if (!TLI.isTypeLegal(DstVT))
 492     if (DstVT != MVT::i1 || Opcode != ISD::TRUNCATE)
 493       // Unhandled type. Halt "fast" selection and bail.
 494       return false;
 495
 496   // Check if the source operand is legal. Or as a special case,
 497   // it may be i1 if we're doing zero-extension because that's
 498   // easy and somewhat common.
 499   if (!TLI.isTypeLegal(SrcVT))
 500     if (SrcVT != MVT::i1 || Opcode != ISD::ZERO_EXTEND)
 501       // Unhandled type. Halt "fast" selection and bail.
 502       return false;
 503
 504   unsigned InputReg = getRegForValue(I->getOperand(0));
 505   if (!InputReg)
 506     // Unhandled operand.  Halt "fast" selection and bail.
 507     return false;
 508
 509   // If the operand is i1, arrange for the high bits in the register to be zero.
 510   if (SrcVT == MVT::i1) {
 511    SrcVT = TLI.getTypeToTransformTo(SrcVT);
 512    InputReg = FastEmitZExtFromI1(SrcVT.getSimpleVT(), InputReg);
 513    if (!InputReg)
 514      return false;
 515   }
 516   // If the result is i1, truncate to the target's type for i1 first.
 517   if (DstVT == MVT::i1)
 518     DstVT = TLI.getTypeToTransformTo(DstVT);
 519
 520   unsigned ResultReg = FastEmit_r(SrcVT.getSimpleVT(),
 521                                   DstVT.getSimpleVT(),
 522                                   Opcode,
 523                                   InputReg);
 524   if (!ResultReg)
 525     return false;
 526
 527   UpdateValueMap(I, ResultReg);
 528   return true;
 529 }
 530
 531 bool FastISel::SelectBitCast(User *I) {
 532   // If the bitcast doesn't change the type, just use the operand value.
 533   if (I->getType() == I->getOperand(0)->getType()) {
 534     unsigned Reg = getRegForValue(I->getOperand(0));
 535     if (Reg == 0)
 536       return false;
 537     UpdateValueMap(I, Reg);
 538     return true;
 539   }
 540
 541   // Bitcasts of other values become reg-reg copies or BIT_CONVERT operators.
 542   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 543   MVT DstVT = TLI.getValueType(I->getType());
 544
 545   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 546       DstVT == MVT::Other || !DstVT.isSimple() ||
 547       !TLI.isTypeLegal(SrcVT) || !TLI.isTypeLegal(DstVT))
 548     // Unhandled type. Halt "fast" selection and bail.
 549     return false;
 550
 551   unsigned Op0 = getRegForValue(I->getOperand(0));
 552   if (Op0 == 0)
 553     // Unhandled operand. Halt "fast" selection and bail.
 554     return false;
 555
 556   // First, try to perform the bitcast by inserting a reg-reg copy.
 557   unsigned ResultReg = 0;
 558   if (SrcVT.getSimpleVT() == DstVT.getSimpleVT()) {
 559     TargetRegisterClass* SrcClass = TLI.getRegClassFor(SrcVT);
 560     TargetRegisterClass* DstClass = TLI.getRegClassFor(DstVT);
 561     ResultReg = createResultReg(DstClass);
 562
 563     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 564                                          Op0, DstClass, SrcClass);
 565     if (!InsertedCopy)
 566       ResultReg = 0;
 567   }
 568
 569   // If the reg-reg copy failed, select a BIT_CONVERT opcode.
 570   if (!ResultReg)
 571     ResultReg = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(),
 572                            ISD::BIT_CONVERT, Op0);
 573
 574   if (!ResultReg)
 575     return false;
 576
 577   UpdateValueMap(I, ResultReg);
 578   return true;
 579 }
 580
 581 bool
 582 FastISel::SelectInstruction(Instruction *I) {
 583   return SelectOperator(I, I->getOpcode());
 584 }
 585
 586 /// FastEmitBranch - Emit an unconditional branch to the given block,
 587 /// unless it is the immediate (fall-through) successor, and update
 588 /// the CFG.
 589 void
 590 FastISel::FastEmitBranch(MachineBasicBlock *MSucc) {
 591   MachineFunction::iterator NextMBB =
 592      next(MachineFunction::iterator(MBB));
 593
 594   if (MBB->isLayoutSuccessor(MSucc)) {
 595     // The unconditional fall-through case, which needs no instructions.
 596   } else {
 597     // The unconditional branch case.
 598     TII.InsertBranch(*MBB, MSucc, NULL, SmallVector<MachineOperand, 0>());
 599   }
 600   MBB->addSuccessor(MSucc);
 601 }
 602
 603 bool
 604 FastISel::SelectOperator(User *I, unsigned Opcode) {
 605   switch (Opcode) {
 606   case Instruction::Add: {
 607     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FADD : ISD::ADD;
 608     return SelectBinaryOp(I, Opc);
 609   }
 610   case Instruction::Sub: {
 611     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FSUB : ISD::SUB;
 612     return SelectBinaryOp(I, Opc);
 613   }
 614   case Instruction::Mul: {
 615     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FMUL : ISD::MUL;
 616     return SelectBinaryOp(I, Opc);
 617   }
 618   case Instruction::SDiv:
 619     return SelectBinaryOp(I, ISD::SDIV);
 620   case Instruction::UDiv:
 621     return SelectBinaryOp(I, ISD::UDIV);
 622   case Instruction::FDiv:
 623     return SelectBinaryOp(I, ISD::FDIV);
 624   case Instruction::SRem:
 625     return SelectBinaryOp(I, ISD::SREM);
 626   case Instruction::URem:
 627     return SelectBinaryOp(I, ISD::UREM);
 628   case Instruction::FRem:
 629     return SelectBinaryOp(I, ISD::FREM);
 630   case Instruction::Shl:
 631     return SelectBinaryOp(I, ISD::SHL);
 632   case Instruction::LShr:
 633     return SelectBinaryOp(I, ISD::SRL);
 634   case Instruction::AShr:
 635     return SelectBinaryOp(I, ISD::SRA);
 636   case Instruction::And:
 637     return SelectBinaryOp(I, ISD::AND);
 638   case Instruction::Or:
 639     return SelectBinaryOp(I, ISD::OR);
 640   case Instruction::Xor:
 641     return SelectBinaryOp(I, ISD::XOR);
 642
 643   case Instruction::GetElementPtr:
 644     return SelectGetElementPtr(I);
 645
 646   case Instruction::Br: {
 647     BranchInst *BI = cast<BranchInst>(I);
 648
 649     if (BI->isUnconditional()) {
 650       BasicBlock *LLVMSucc = BI->getSuccessor(0);
 651       MachineBasicBlock *MSucc = MBBMap[LLVMSucc];
 652       FastEmitBranch(MSucc);
 653       return true;
 654     }
 655
 656     // Conditional branches are not handed yet.
 657     // Halt "fast" selection and bail.
 658     return false;
 659   }
 660
 661   case Instruction::Unreachable:
 662     // Nothing to emit.
 663     return true;
 664
 665   case Instruction::PHI:
 666     // PHI nodes are already emitted.
 667     return true;
 668
 669   case Instruction::Alloca:
 670     // FunctionLowering has the static-sized case covered.
 671     if (StaticAllocaMap.count(cast<AllocaInst>(I)))
 672       return true;
 673
 674     // Dynamic-sized alloca is not handled yet.
 675     return false;
 676
 677   case Instruction::Call:
 678     return SelectCall(I);
 679
 680   case Instruction::BitCast:
 681     return SelectBitCast(I);
 682
 683   case Instruction::FPToSI:
 684     return SelectCast(I, ISD::FP_TO_SINT);
 685   case Instruction::ZExt:
 686     return SelectCast(I, ISD::ZERO_EXTEND);
 687   case Instruction::SExt:
 688     return SelectCast(I, ISD::SIGN_EXTEND);
 689   case Instruction::Trunc:
 690     return SelectCast(I, ISD::TRUNCATE);
 691   case Instruction::SIToFP:
 692     return SelectCast(I, ISD::SINT_TO_FP);
 693
 694   case Instruction::IntToPtr: // Deliberate fall-through.
 695   case Instruction::PtrToInt: {
 696     MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 697     MVT DstVT = TLI.getValueType(I->getType());
 698     if (DstVT.bitsGT(SrcVT))
 699       return SelectCast(I, ISD::ZERO_EXTEND);
 700     if (DstVT.bitsLT(SrcVT))
 701       return SelectCast(I, ISD::TRUNCATE);
 702     unsigned Reg = getRegForValue(I->getOperand(0));
 703     if (Reg == 0) return false;
 704     UpdateValueMap(I, Reg);
 705     return true;
 706   }
 707
 708   default:
 709     // Unhandled instruction. Halt "fast" selection and bail.
 710     return false;
 711   }
 712 }
 713
 714 FastISel::FastISel(MachineFunction &mf,
 715                    MachineModuleInfo *mmi,
 716                    DwarfWriter *dw,
 717                    DenseMap<const Value *, unsigned> &vm,
 718                    DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
 719                    DenseMap<const AllocaInst *, int> &am
 720 #ifndef NDEBUG
 721                    , SmallSet<Instruction*, 8> &cil
 722 #endif
 723                    )
 724   : MBB(0),
 725     ValueMap(vm),
 726     MBBMap(bm),
 727     StaticAllocaMap(am),
 728 #ifndef NDEBUG
 729     CatchInfoLost(cil),
 730 #endif
 731     MF(mf),
 732     MMI(mmi),
 733     DW(dw),
 734     MRI(MF.getRegInfo()),
 735     MFI(*MF.getFrameInfo()),
 736     MCP(*MF.getConstantPool()),
 737     TM(MF.getTarget()),
 738     TD(*TM.getTargetData()),
 739     TII(*TM.getInstrInfo()),
 740     TLI(*TM.getTargetLowering()) {
 741 }
 742
 743 FastISel::~FastISel() {}
 744
 745 unsigned FastISel::FastEmit_(MVT::SimpleValueType, MVT::SimpleValueType,
 746                              ISD::NodeType) {
 747   return 0;
 748 }
 749
 750 unsigned FastISel::FastEmit_r(MVT::SimpleValueType, MVT::SimpleValueType,
 751                               ISD::NodeType, unsigned /*Op0*/) {
 752   return 0;
 753 }
 754
 755 unsigned FastISel::FastEmit_rr(MVT::SimpleValueType, MVT::SimpleValueType,
 756                                ISD::NodeType, unsigned /*Op0*/,
 757                                unsigned /*Op0*/) {
 758   return 0;
 759 }
 760
 761 unsigned FastISel::FastEmit_i(MVT::SimpleValueType, MVT::SimpleValueType,
 762                               ISD::NodeType, uint64_t /*Imm*/) {
 763   return 0;
 764 }
 765
 766 unsigned FastISel::FastEmit_f(MVT::SimpleValueType, MVT::SimpleValueType,
 767                               ISD::NodeType, ConstantFP * /*FPImm*/) {
 768   return 0;
 769 }
 770
 771 unsigned FastISel::FastEmit_ri(MVT::SimpleValueType, MVT::SimpleValueType,
 772                                ISD::NodeType, unsigned /*Op0*/,
 773                                uint64_t /*Imm*/) {
 774   return 0;
 775 }
 776
 777 unsigned FastISel::FastEmit_rf(MVT::SimpleValueType, MVT::SimpleValueType,
 778                                ISD::NodeType, unsigned /*Op0*/,
 779                                ConstantFP * /*FPImm*/) {
 780   return 0;
 781 }
 782
 783 unsigned FastISel::FastEmit_rri(MVT::SimpleValueType, MVT::SimpleValueType,
 784                                 ISD::NodeType,
 785                                 unsigned /*Op0*/, unsigned /*Op1*/,
 786                                 uint64_t /*Imm*/) {
 787   return 0;
 788 }
 789
 790 /// FastEmit_ri_ - This method is a wrapper of FastEmit_ri. It first tries
 791 /// to emit an instruction with an immediate operand using FastEmit_ri.
 792 /// If that fails, it materializes the immediate into a register and try
 793 /// FastEmit_rr instead.
 794 unsigned FastISel::FastEmit_ri_(MVT::SimpleValueType VT, ISD::NodeType Opcode,
 795                                 unsigned Op0, uint64_t Imm,
 796                                 MVT::SimpleValueType ImmType) {
 797   // First check if immediate type is legal. If not, we can't use the ri form.
 798   unsigned ResultReg = FastEmit_ri(VT, VT, Opcode, Op0, Imm);
 799   if (ResultReg != 0)
 800     return ResultReg;
 801   unsigned MaterialReg = FastEmit_i(ImmType, ImmType, ISD::Constant, Imm);
 802   if (MaterialReg == 0)
 803     return 0;
 804   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 805 }
 806
 807 /// FastEmit_rf_ - This method is a wrapper of FastEmit_ri. It first tries
 808 /// to emit an instruction with a floating-point immediate operand using
 809 /// FastEmit_rf. If that fails, it materializes the immediate into a register
 810 /// and try FastEmit_rr instead.
 811 unsigned FastISel::FastEmit_rf_(MVT::SimpleValueType VT, ISD::NodeType Opcode,
 812                                 unsigned Op0, ConstantFP *FPImm,
 813                                 MVT::SimpleValueType ImmType) {
 814   // First check if immediate type is legal. If not, we can't use the rf form.
 815   unsigned ResultReg = FastEmit_rf(VT, VT, Opcode, Op0, FPImm);
 816   if (ResultReg != 0)
 817     return ResultReg;
 818
 819   // Materialize the constant in a register.
 820   unsigned MaterialReg = FastEmit_f(ImmType, ImmType, ISD::ConstantFP, FPImm);
 821   if (MaterialReg == 0) {
 822     // If the target doesn't have a way to directly enter a floating-point
 823     // value into a register, use an alternate approach.
 824     // TODO: The current approach only supports floating-point constants
 825     // that can be constructed by conversion from integer values. This should
 826     // be replaced by code that creates a load from a constant-pool entry,
 827     // which will require some target-specific work.
 828     const APFloat &Flt = FPImm->getValueAPF();
 829     MVT IntVT = TLI.getPointerTy();
 830
 831     uint64_t x[2];
 832     uint32_t IntBitWidth = IntVT.getSizeInBits();
 833     bool isExact;
 834     (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 835                              APFloat::rmTowardZero, &isExact);
 836     if (!isExact)
 837       return 0;
 838     APInt IntVal(IntBitWidth, 2, x);
 839
 840     unsigned IntegerReg = FastEmit_i(IntVT.getSimpleVT(), IntVT.getSimpleVT(),
 841                                      ISD::Constant, IntVal.getZExtValue());
 842     if (IntegerReg == 0)
 843       return 0;
 844     MaterialReg = FastEmit_r(IntVT.getSimpleVT(), VT,
 845                              ISD::SINT_TO_FP, IntegerReg);
 846     if (MaterialReg == 0)
 847       return 0;
 848   }
 849   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 850 }
 851
 852 unsigned FastISel::createResultReg(const TargetRegisterClass* RC) {
 853   return MRI.createVirtualRegister(RC);
 854 }
 855
 856 unsigned FastISel::FastEmitInst_(unsigned MachineInstOpcode,
 857                                  const TargetRegisterClass* RC) {
 858   unsigned ResultReg = createResultReg(RC);
 859   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 860
 861   BuildMI(MBB, DL, II, ResultReg);
 862   return ResultReg;
 863 }
 864
 865 unsigned FastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 866                                   const TargetRegisterClass *RC,
 867                                   unsigned Op0) {
 868   unsigned ResultReg = createResultReg(RC);
 869   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 870
 871   if (II.getNumDefs() >= 1)
 872     BuildMI(MBB, DL, II, ResultReg).addReg(Op0);
 873   else {
 874     BuildMI(MBB, DL, II).addReg(Op0);
 875     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 876                                          II.ImplicitDefs[0], RC, RC);
 877     if (!InsertedCopy)
 878       ResultReg = 0;
 879   }
 880
 881   return ResultReg;
 882 }
 883
 884 unsigned FastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 885                                    const TargetRegisterClass *RC,
 886                                    unsigned Op0, unsigned Op1) {
 887   unsigned ResultReg = createResultReg(RC);
 888   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 889
 890   if (II.getNumDefs() >= 1)
 891     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1);
 892   else {
 893     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1);
 894     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 895                                          II.ImplicitDefs[0], RC, RC);
 896     if (!InsertedCopy)
 897       ResultReg = 0;
 898   }
 899   return ResultReg;
 900 }
 901
 902 unsigned FastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 903                                    const TargetRegisterClass *RC,
 904                                    unsigned Op0, uint64_t Imm) {
 905   unsigned ResultReg = createResultReg(RC);
 906   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 907
 908   if (II.getNumDefs() >= 1)
 909     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Imm);
 910   else {
 911     BuildMI(MBB, DL, II).addReg(Op0).addImm(Imm);
 912     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 913                                          II.ImplicitDefs[0], RC, RC);
 914     if (!InsertedCopy)
 915       ResultReg = 0;
 916   }
 917   return ResultReg;
 918 }
 919
 920 unsigned FastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 921                                    const TargetRegisterClass *RC,
 922                                    unsigned Op0, ConstantFP *FPImm) {
 923   unsigned ResultReg = createResultReg(RC);
 924   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 925
 926   if (II.getNumDefs() >= 1)
 927     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addFPImm(FPImm);
 928   else {
 929     BuildMI(MBB, DL, II).addReg(Op0).addFPImm(FPImm);
 930     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 931                                          II.ImplicitDefs[0], RC, RC);
 932     if (!InsertedCopy)
 933       ResultReg = 0;
 934   }
 935   return ResultReg;
 936 }
 937
 938 unsigned FastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 939                                     const TargetRegisterClass *RC,
 940                                     unsigned Op0, unsigned Op1, uint64_t Imm) {
 941   unsigned ResultReg = createResultReg(RC);
 942   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 943
 944   if (II.getNumDefs() >= 1)
 945     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1).addImm(Imm);
 946   else {
 947     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1).addImm(Imm);
 948     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 949                                          II.ImplicitDefs[0], RC, RC);
 950     if (!InsertedCopy)
 951       ResultReg = 0;
 952   }
 953   return ResultReg;
 954 }
 955
 956 unsigned FastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 957                                   const TargetRegisterClass *RC,
 958                                   uint64_t Imm) {
 959   unsigned ResultReg = createResultReg(RC);
 960   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 961
 962   if (II.getNumDefs() >= 1)
 963     BuildMI(MBB, DL, II, ResultReg).addImm(Imm);
 964   else {
 965     BuildMI(MBB, DL, II).addImm(Imm);
 966     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 967                                          II.ImplicitDefs[0], RC, RC);
 968     if (!InsertedCopy)
 969       ResultReg = 0;
 970   }
 971   return ResultReg;
 972 }
 973
 974 unsigned FastISel::FastEmitInst_extractsubreg(MVT::SimpleValueType RetVT,
 975                                               unsigned Op0, uint32_t Idx) {
 976   const TargetRegisterClass* RC = MRI.getRegClass(Op0);
 977
 978   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
 979   const TargetInstrDesc &II = TII.get(TargetInstrInfo::EXTRACT_SUBREG);
 980
 981   if (II.getNumDefs() >= 1)
 982     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Idx);
 983   else {
 984     BuildMI(MBB, DL, II).addReg(Op0).addImm(Idx);
 985     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 986                                          II.ImplicitDefs[0], RC, RC);
 987     if (!InsertedCopy)
 988       ResultReg = 0;
 989   }
 990   return ResultReg;
 991 }
 992
 993 /// FastEmitZExtFromI1 - Emit MachineInstrs to compute the value of Op
 994 /// with all but the least significant bit set to zero.
 995 unsigned FastISel::FastEmitZExtFromI1(MVT::SimpleValueType VT, unsigned Op) {
 996   return FastEmit_ri(VT, VT, ISD::AND, Op, 1);
 997 }