lib/CodeGen/SelectionDAG/FastISel.cpp

   1 ///===-- FastISel.cpp - Implementation of the FastISel class --------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the implementation of the FastISel class.
  11 //
  12 // "Fast" instruction selection is designed to emit very poor code quickly.
  13 // Also, it is not designed to be able to do much lowering, so most illegal
  14 // types (e.g. i64 on 32-bit targets) and operations are not supported.  It is
  15 // also not intended to be able to do much optimization, except in a few cases
  16 // where doing optimizations reduces overall compile time.  For example, folding
  17 // constants into immediate fields is often done, because it's cheap and it
  18 // reduces the number of instructions later phases have to examine.
  19 //
  20 // "Fast" instruction selection is able to fail gracefully and transfer
  21 // control to the SelectionDAG selector for operations that it doesn't
  22 // support.  In many cases, this allows us to avoid duplicating a lot of
  23 // the complicated lowering logic that SelectionDAG currently has.
  24 //
  25 // The intended use for "fast" instruction selection is "-O0" mode
  26 // compilation, where the quality of the generated code is irrelevant when
  27 // weighed against the speed at which the code can be generated.  Also,
  28 // at -O0, the LLVM optimizers are not running, and this makes the
  29 // compile time of codegen a much higher portion of the overall compile
  30 // time.  Despite its limitations, "fast" instruction selection is able to
  31 // handle enough code on its own to provide noticeable overall speedups
  32 // in -O0 compiles.
  33 //
  34 // Basic operations are supported in a target-independent way, by reading
  35 // the same instruction descriptions that the SelectionDAG selector reads,
  36 // and identifying simple arithmetic operations that can be directly selected
  37 // from simple operators.  More complicated operations currently require
  38 // target-specific code.
  39 //
  40 //===----------------------------------------------------------------------===//
  41
  42 #include "llvm/Function.h"
  43 #include "llvm/GlobalVariable.h"
  44 #include "llvm/Instructions.h"
  45 #include "llvm/IntrinsicInst.h"
  46 #include "llvm/CodeGen/FastISel.h"
  47 #include "llvm/CodeGen/MachineInstrBuilder.h"
  48 #include "llvm/CodeGen/MachineModuleInfo.h"
  49 #include "llvm/CodeGen/MachineRegisterInfo.h"
  50 #include "llvm/CodeGen/DwarfWriter.h"
  51 #include "llvm/Analysis/DebugInfo.h"
  52 #include "llvm/Target/TargetData.h"
  53 #include "llvm/Target/TargetInstrInfo.h"
  54 #include "llvm/Target/TargetLowering.h"
  55 #include "llvm/Target/TargetMachine.h"
  56 #include "SelectionDAGBuild.h"
  57 using namespace llvm;
  58
  59 unsigned FastISel::getRegForValue(Value *V) {
  60   MVT RealVT = TLI.getValueType(V->getType(), /*AllowUnknown=*/true);
  61   // Don't handle non-simple values in FastISel.
  62   if (!RealVT.isSimple())
  63     return 0;
  64
  65   // Ignore illegal types. We must do this before looking up the value
  66   // in ValueMap because Arguments are given virtual registers regardless
  67   // of whether FastISel can handle them.
  68   MVT::SimpleValueType VT = RealVT.getSimpleVT();
  69   if (!TLI.isTypeLegal(VT)) {
  70     // Promote MVT::i1 to a legal type though, because it's common and easy.
  71     if (VT == MVT::i1)
  72       VT = TLI.getTypeToTransformTo(VT).getSimpleVT();
  73     else
  74       return 0;
  75   }
  76
  77   // Look up the value to see if we already have a register for it. We
  78   // cache values defined by Instructions across blocks, and other values
  79   // only locally. This is because Instructions already have the SSA
  80   // def-dominatess-use requirement enforced.
  81   if (ValueMap.count(V))
  82     return ValueMap[V];
  83   unsigned Reg = LocalValueMap[V];
  84   if (Reg != 0)
  85     return Reg;
  86
  87   if (ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
  88     if (CI->getValue().getActiveBits() <= 64)
  89       Reg = FastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
  90   } else if (isa<AllocaInst>(V)) {
  91     Reg = TargetMaterializeAlloca(cast<AllocaInst>(V));
  92   } else if (isa<ConstantPointerNull>(V)) {
  93     // Translate this as an integer zero so that it can be
  94     // local-CSE'd with actual integer zeros.
  95     Reg = getRegForValue(Constant::getNullValue(TD.getIntPtrType()));
  96   } else if (ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
  97     Reg = FastEmit_f(VT, VT, ISD::ConstantFP, CF);
  98
  99     if (!Reg) {
 100       const APFloat &Flt = CF->getValueAPF();
 101       MVT IntVT = TLI.getPointerTy();
 102
 103       uint64_t x[2];
 104       uint32_t IntBitWidth = IntVT.getSizeInBits();
 105       bool isExact;
 106       (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 107                                 APFloat::rmTowardZero, &isExact);
 108       if (isExact) {
 109         APInt IntVal(IntBitWidth, 2, x);
 110
 111         unsigned IntegerReg = getRegForValue(ConstantInt::get(IntVal));
 112         if (IntegerReg != 0)
 113           Reg = FastEmit_r(IntVT.getSimpleVT(), VT, ISD::SINT_TO_FP, IntegerReg);
 114       }
 115     }
 116   } else if (ConstantExpr *CE = dyn_cast<ConstantExpr>(V)) {
 117     if (!SelectOperator(CE, CE->getOpcode())) return 0;
 118     Reg = LocalValueMap[CE];
 119   } else if (isa<UndefValue>(V)) {
 120     Reg = createResultReg(TLI.getRegClassFor(VT));
 121     BuildMI(MBB, DL, TII.get(TargetInstrInfo::IMPLICIT_DEF), Reg);
 122   }
 123
 124   // If target-independent code couldn't handle the value, give target-specific
 125   // code a try.
 126   if (!Reg && isa<Constant>(V))
 127     Reg = TargetMaterializeConstant(cast<Constant>(V));
 128
 129   // Don't cache constant materializations in the general ValueMap.
 130   // To do so would require tracking what uses they dominate.
 131   if (Reg != 0)
 132     LocalValueMap[V] = Reg;
 133   return Reg;
 134 }
 135
 136 unsigned FastISel::lookUpRegForValue(Value *V) {
 137   // Look up the value to see if we already have a register for it. We
 138   // cache values defined by Instructions across blocks, and other values
 139   // only locally. This is because Instructions already have the SSA
 140   // def-dominatess-use requirement enforced.
 141   if (ValueMap.count(V))
 142     return ValueMap[V];
 143   return LocalValueMap[V];
 144 }
 145
 146 /// UpdateValueMap - Update the value map to include the new mapping for this
 147 /// instruction, or insert an extra copy to get the result in a previous
 148 /// determined register.
 149 /// NOTE: This is only necessary because we might select a block that uses
 150 /// a value before we select the block that defines the value.  It might be
 151 /// possible to fix this by selecting blocks in reverse postorder.
 152 unsigned FastISel::UpdateValueMap(Value* I, unsigned Reg) {
 153   if (!isa<Instruction>(I)) {
 154     LocalValueMap[I] = Reg;
 155     return Reg;
 156   }
 157
 158   unsigned &AssignedReg = ValueMap[I];
 159   if (AssignedReg == 0)
 160     AssignedReg = Reg;
 161   else if (Reg != AssignedReg) {
 162     const TargetRegisterClass *RegClass = MRI.getRegClass(Reg);
 163     TII.copyRegToReg(*MBB, MBB->end(), AssignedReg,
 164                      Reg, RegClass, RegClass);
 165   }
 166   return AssignedReg;
 167 }
 168
 169 unsigned FastISel::getRegForGEPIndex(Value *Idx) {
 170   unsigned IdxN = getRegForValue(Idx);
 171   if (IdxN == 0)
 172     // Unhandled operand. Halt "fast" selection and bail.
 173     return 0;
 174
 175   // If the index is smaller or larger than intptr_t, truncate or extend it.
 176   MVT PtrVT = TLI.getPointerTy();
 177   MVT IdxVT = MVT::getMVT(Idx->getType(), /*HandleUnknown=*/false);
 178   if (IdxVT.bitsLT(PtrVT))
 179     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT.getSimpleVT(),
 180                       ISD::SIGN_EXTEND, IdxN);
 181   else if (IdxVT.bitsGT(PtrVT))
 182     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT.getSimpleVT(),
 183                       ISD::TRUNCATE, IdxN);
 184   return IdxN;
 185 }
 186
 187 /// SelectBinaryOp - Select and emit code for a binary operator instruction,
 188 /// which has an opcode which directly corresponds to the given ISD opcode.
 189 ///
 190 bool FastISel::SelectBinaryOp(User *I, ISD::NodeType ISDOpcode) {
 191   MVT VT = MVT::getMVT(I->getType(), /*HandleUnknown=*/true);
 192   if (VT == MVT::Other || !VT.isSimple())
 193     // Unhandled type. Halt "fast" selection and bail.
 194     return false;
 195
 196   // We only handle legal types. For example, on x86-32 the instruction
 197   // selector contains all of the 64-bit instructions from x86-64,
 198   // under the assumption that i64 won't be used if the target doesn't
 199   // support it.
 200   if (!TLI.isTypeLegal(VT)) {
 201     // MVT::i1 is special. Allow AND, OR, or XOR because they
 202     // don't require additional zeroing, which makes them easy.
 203     if (VT == MVT::i1 &&
 204         (ISDOpcode == ISD::AND || ISDOpcode == ISD::OR ||
 205          ISDOpcode == ISD::XOR))
 206       VT = TLI.getTypeToTransformTo(VT);
 207     else
 208       return false;
 209   }
 210
 211   unsigned Op0 = getRegForValue(I->getOperand(0));
 212   if (Op0 == 0)
 213     // Unhandled operand. Halt "fast" selection and bail.
 214     return false;
 215
 216   // Check if the second operand is a constant and handle it appropriately.
 217   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
 218     unsigned ResultReg = FastEmit_ri(VT.getSimpleVT(), VT.getSimpleVT(),
 219                                      ISDOpcode, Op0, CI->getZExtValue());
 220     if (ResultReg != 0) {
 221       // We successfully emitted code for the given LLVM Instruction.
 222       UpdateValueMap(I, ResultReg);
 223       return true;
 224     }
 225   }
 226
 227   // Check if the second operand is a constant float.
 228   if (ConstantFP *CF = dyn_cast<ConstantFP>(I->getOperand(1))) {
 229     unsigned ResultReg = FastEmit_rf(VT.getSimpleVT(), VT.getSimpleVT(),
 230                                      ISDOpcode, Op0, CF);
 231     if (ResultReg != 0) {
 232       // We successfully emitted code for the given LLVM Instruction.
 233       UpdateValueMap(I, ResultReg);
 234       return true;
 235     }
 236   }
 237
 238   unsigned Op1 = getRegForValue(I->getOperand(1));
 239   if (Op1 == 0)
 240     // Unhandled operand. Halt "fast" selection and bail.
 241     return false;
 242
 243   // Now we have both operands in registers. Emit the instruction.
 244   unsigned ResultReg = FastEmit_rr(VT.getSimpleVT(), VT.getSimpleVT(),
 245                                    ISDOpcode, Op0, Op1);
 246   if (ResultReg == 0)
 247     // Target-specific code wasn't able to find a machine opcode for
 248     // the given ISD opcode and type. Halt "fast" selection and bail.
 249     return false;
 250
 251   // We successfully emitted code for the given LLVM Instruction.
 252   UpdateValueMap(I, ResultReg);
 253   return true;
 254 }
 255
 256 bool FastISel::SelectGetElementPtr(User *I) {
 257   unsigned N = getRegForValue(I->getOperand(0));
 258   if (N == 0)
 259     // Unhandled operand. Halt "fast" selection and bail.
 260     return false;
 261
 262   const Type *Ty = I->getOperand(0)->getType();
 263   MVT::SimpleValueType VT = TLI.getPointerTy().getSimpleVT();
 264   for (GetElementPtrInst::op_iterator OI = I->op_begin()+1, E = I->op_end();
 265        OI != E; ++OI) {
 266     Value *Idx = *OI;
 267     if (const StructType *StTy = dyn_cast<StructType>(Ty)) {
 268       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
 269       if (Field) {
 270         // N = N + Offset
 271         uint64_t Offs = TD.getStructLayout(StTy)->getElementOffset(Field);
 272         // FIXME: This can be optimized by combining the add with a
 273         // subsequent one.
 274         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 275         if (N == 0)
 276           // Unhandled operand. Halt "fast" selection and bail.
 277           return false;
 278       }
 279       Ty = StTy->getElementType(Field);
 280     } else {
 281       Ty = cast<SequentialType>(Ty)->getElementType();
 282
 283       // If this is a constant subscript, handle it quickly.
 284       if (ConstantInt *CI = dyn_cast<ConstantInt>(Idx)) {
 285         if (CI->getZExtValue() == 0) continue;
 286         uint64_t Offs =
 287           TD.getTypePaddedSize(Ty)*cast<ConstantInt>(CI)->getSExtValue();
 288         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 289         if (N == 0)
 290           // Unhandled operand. Halt "fast" selection and bail.
 291           return false;
 292         continue;
 293       }
 294
 295       // N = N + Idx * ElementSize;
 296       uint64_t ElementSize = TD.getTypePaddedSize(Ty);
 297       unsigned IdxN = getRegForGEPIndex(Idx);
 298       if (IdxN == 0)
 299         // Unhandled operand. Halt "fast" selection and bail.
 300         return false;
 301
 302       if (ElementSize != 1) {
 303         IdxN = FastEmit_ri_(VT, ISD::MUL, IdxN, ElementSize, VT);
 304         if (IdxN == 0)
 305           // Unhandled operand. Halt "fast" selection and bail.
 306           return false;
 307       }
 308       N = FastEmit_rr(VT, VT, ISD::ADD, N, IdxN);
 309       if (N == 0)
 310         // Unhandled operand. Halt "fast" selection and bail.
 311         return false;
 312     }
 313   }
 314
 315   // We successfully emitted code for the given LLVM Instruction.
 316   UpdateValueMap(I, N);
 317   return true;
 318 }
 319
 320 bool FastISel::SelectCall(User *I) {
 321   Function *F = cast<CallInst>(I)->getCalledFunction();
 322   if (!F) return false;
 323
 324   unsigned IID = F->getIntrinsicID();
 325   switch (IID) {
 326   default: break;
 327   case Intrinsic::dbg_stoppoint: {
 328     DbgStopPointInst *SPI = cast<DbgStopPointInst>(I);
 329     if (DW && DW->ValidDebugInfo(SPI->getContext(), true)) {
 330       DICompileUnit CU(cast<GlobalVariable>(SPI->getContext()));
 331       std::string Dir, FN;
 332       unsigned SrcFile = DW->getOrCreateSourceID(CU.getDirectory(Dir),
 333                                                  CU.getFilename(FN));
 334       unsigned Line = SPI->getLine();
 335       unsigned Col = SPI->getColumn();
 336       unsigned ID = DW->RecordSourceLine(Line, Col, SrcFile);
 337       unsigned Idx = MF.getOrCreateDebugLocID(SrcFile, Line, Col);
 338       setCurDebugLoc(DebugLoc::get(Idx));
 339       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 340       BuildMI(MBB, DL, II).addImm(ID);
 341     }
 342     return true;
 343   }
 344   case Intrinsic::dbg_region_start: {
 345     DbgRegionStartInst *RSI = cast<DbgRegionStartInst>(I);
 346     if (DW && DW->ValidDebugInfo(RSI->getContext(), true)) {
 347       unsigned ID =
 348         DW->RecordRegionStart(cast<GlobalVariable>(RSI->getContext()));
 349       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 350       BuildMI(MBB, DL, II).addImm(ID);
 351     }
 352     return true;
 353   }
 354   case Intrinsic::dbg_region_end: {
 355     DbgRegionEndInst *REI = cast<DbgRegionEndInst>(I);
 356     if (DW && DW->ValidDebugInfo(REI->getContext(), true)) {
 357       unsigned ID =
 358         DW->RecordRegionEnd(cast<GlobalVariable>(REI->getContext()));
 359       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 360       BuildMI(MBB, DL, II).addImm(ID);
 361     }
 362     return true;
 363   }
 364   case Intrinsic::dbg_func_start: {
 365     if (!DW) return true;
 366     DbgFuncStartInst *FSI = cast<DbgFuncStartInst>(I);
 367     Value *SP = FSI->getSubprogram();
 368
 369     if (DW->ValidDebugInfo(SP, true)) {
 370       // llvm.dbg.func.start implicitly defines a dbg_stoppoint which is what
 371       // (most?) gdb expects.
 372       DISubprogram Subprogram(cast<GlobalVariable>(SP));
 373       DICompileUnit CompileUnit = Subprogram.getCompileUnit();
 374       std::string Dir, FN;
 375       unsigned SrcFile = DW->getOrCreateSourceID(CompileUnit.getDirectory(Dir),
 376                                                  CompileUnit.getFilename(FN));
 377
 378       // Record the source line.
 379       unsigned Line = Subprogram.getLineNumber();
 380       unsigned LabelID = DW->RecordSourceLine(Line, 0, SrcFile);
 381       setCurDebugLoc(DebugLoc::get(MF.getOrCreateDebugLocID(SrcFile, Line, 0)));
 382
 383       std::string SPName;
 384       Subprogram.getLinkageName(SPName);
 385       if (!SPName.empty()
 386           && strcmp(SPName.c_str(), MF.getFunction()->getNameStart())) {
 387         // This is a beginning of inlined function.
 388         DW->RecordRegionStart(cast<GlobalVariable>(FSI->getSubprogram()),
 389                               LabelID);
 390         const TargetInstrDesc &II = TII.get(TargetInstrInfo::DBG_LABEL);
 391         BuildMI(MBB, DL, II).addImm(LabelID);
 392         DW->RecordInlineInfo(Subprogram.getGV(), LabelID);
 393       } else {
 394         // llvm.dbg.func_start also defines beginning of function scope.
 395         DW->RecordRegionStart(cast<GlobalVariable>(FSI->getSubprogram()));
 396       }
 397     }
 398
 399     return true;
 400   }
 401   case Intrinsic::dbg_declare: {
 402     DbgDeclareInst *DI = cast<DbgDeclareInst>(I);
 403     Value *Variable = DI->getVariable();
 404     if (DW && DW->ValidDebugInfo(Variable, true)) {
 405       // Determine the address of the declared object.
 406       Value *Address = DI->getAddress();
 407       if (BitCastInst *BCI = dyn_cast<BitCastInst>(Address))
 408         Address = BCI->getOperand(0);
 409       AllocaInst *AI = dyn_cast<AllocaInst>(Address);
 410       // Don't handle byval struct arguments or VLAs, for example.
 411       if (!AI) break;
 412       DenseMap<const AllocaInst*, int>::iterator SI =
 413         StaticAllocaMap.find(AI);
 414       if (SI == StaticAllocaMap.end()) break; // VLAs.
 415       int FI = SI->second;
 416
 417       // Determine the debug globalvariable.
 418       GlobalValue *GV = cast<GlobalVariable>(Variable);
 419
 420       // Build the DECLARE instruction.
 421       const TargetInstrDesc &II = TII.get(TargetInstrInfo::DECLARE);
 422       BuildMI(MBB, DL, II).addFrameIndex(FI).addGlobalAddress(GV);
 423     }
 424     return true;
 425   }
 426   case Intrinsic::eh_exception: {
 427     MVT VT = TLI.getValueType(I->getType());
 428     switch (TLI.getOperationAction(ISD::EXCEPTIONADDR, VT)) {
 429     default: break;
 430     case TargetLowering::Expand: {
 431       if (!MBB->isLandingPad()) {
 432         // FIXME: Mark exception register as live in.  Hack for PR1508.
 433         unsigned Reg = TLI.getExceptionAddressRegister();
 434         if (Reg) MBB->addLiveIn(Reg);
 435       }
 436       unsigned Reg = TLI.getExceptionAddressRegister();
 437       const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 438       unsigned ResultReg = createResultReg(RC);
 439       bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 440                                            Reg, RC, RC);
 441       assert(InsertedCopy && "Can't copy address registers!");
 442       InsertedCopy = InsertedCopy;
 443       UpdateValueMap(I, ResultReg);
 444       return true;
 445     }
 446     }
 447     break;
 448   }
 449   case Intrinsic::eh_selector_i32:
 450   case Intrinsic::eh_selector_i64: {
 451     MVT VT = TLI.getValueType(I->getType());
 452     switch (TLI.getOperationAction(ISD::EHSELECTION, VT)) {
 453     default: break;
 454     case TargetLowering::Expand: {
 455       MVT VT = (IID == Intrinsic::eh_selector_i32 ?
 456                            MVT::i32 : MVT::i64);
 457
 458       if (MMI) {
 459         if (MBB->isLandingPad())
 460           AddCatchInfo(*cast<CallInst>(I), MMI, MBB);
 461         else {
 462 #ifndef NDEBUG
 463           CatchInfoLost.insert(cast<CallInst>(I));
 464 #endif
 465           // FIXME: Mark exception selector register as live in.  Hack for PR1508.
 466           unsigned Reg = TLI.getExceptionSelectorRegister();
 467           if (Reg) MBB->addLiveIn(Reg);
 468         }
 469
 470         unsigned Reg = TLI.getExceptionSelectorRegister();
 471         const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 472         unsigned ResultReg = createResultReg(RC);
 473         bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 474                                              Reg, RC, RC);
 475         assert(InsertedCopy && "Can't copy address registers!");
 476         InsertedCopy = InsertedCopy;
 477         UpdateValueMap(I, ResultReg);
 478       } else {
 479         unsigned ResultReg =
 480           getRegForValue(Constant::getNullValue(I->getType()));
 481         UpdateValueMap(I, ResultReg);
 482       }
 483       return true;
 484     }
 485     }
 486     break;
 487   }
 488   }
 489   return false;
 490 }
 491
 492 bool FastISel::SelectCast(User *I, ISD::NodeType Opcode) {
 493   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 494   MVT DstVT = TLI.getValueType(I->getType());
 495
 496   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 497       DstVT == MVT::Other || !DstVT.isSimple())
 498     // Unhandled type. Halt "fast" selection and bail.
 499     return false;
 500
 501   // Check if the destination type is legal. Or as a special case,
 502   // it may be i1 if we're doing a truncate because that's
 503   // easy and somewhat common.
 504   if (!TLI.isTypeLegal(DstVT))
 505     if (DstVT != MVT::i1 || Opcode != ISD::TRUNCATE)
 506       // Unhandled type. Halt "fast" selection and bail.
 507       return false;
 508
 509   // Check if the source operand is legal. Or as a special case,
 510   // it may be i1 if we're doing zero-extension because that's
 511   // easy and somewhat common.
 512   if (!TLI.isTypeLegal(SrcVT))
 513     if (SrcVT != MVT::i1 || Opcode != ISD::ZERO_EXTEND)
 514       // Unhandled type. Halt "fast" selection and bail.
 515       return false;
 516
 517   unsigned InputReg = getRegForValue(I->getOperand(0));
 518   if (!InputReg)
 519     // Unhandled operand.  Halt "fast" selection and bail.
 520     return false;
 521
 522   // If the operand is i1, arrange for the high bits in the register to be zero.
 523   if (SrcVT == MVT::i1) {
 524    SrcVT = TLI.getTypeToTransformTo(SrcVT);
 525    InputReg = FastEmitZExtFromI1(SrcVT.getSimpleVT(), InputReg);
 526    if (!InputReg)
 527      return false;
 528   }
 529   // If the result is i1, truncate to the target's type for i1 first.
 530   if (DstVT == MVT::i1)
 531     DstVT = TLI.getTypeToTransformTo(DstVT);
 532
 533   unsigned ResultReg = FastEmit_r(SrcVT.getSimpleVT(),
 534                                   DstVT.getSimpleVT(),
 535                                   Opcode,
 536                                   InputReg);
 537   if (!ResultReg)
 538     return false;
 539
 540   UpdateValueMap(I, ResultReg);
 541   return true;
 542 }
 543
 544 bool FastISel::SelectBitCast(User *I) {
 545   // If the bitcast doesn't change the type, just use the operand value.
 546   if (I->getType() == I->getOperand(0)->getType()) {
 547     unsigned Reg = getRegForValue(I->getOperand(0));
 548     if (Reg == 0)
 549       return false;
 550     UpdateValueMap(I, Reg);
 551     return true;
 552   }
 553
 554   // Bitcasts of other values become reg-reg copies or BIT_CONVERT operators.
 555   MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 556   MVT DstVT = TLI.getValueType(I->getType());
 557
 558   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 559       DstVT == MVT::Other || !DstVT.isSimple() ||
 560       !TLI.isTypeLegal(SrcVT) || !TLI.isTypeLegal(DstVT))
 561     // Unhandled type. Halt "fast" selection and bail.
 562     return false;
 563
 564   unsigned Op0 = getRegForValue(I->getOperand(0));
 565   if (Op0 == 0)
 566     // Unhandled operand. Halt "fast" selection and bail.
 567     return false;
 568
 569   // First, try to perform the bitcast by inserting a reg-reg copy.
 570   unsigned ResultReg = 0;
 571   if (SrcVT.getSimpleVT() == DstVT.getSimpleVT()) {
 572     TargetRegisterClass* SrcClass = TLI.getRegClassFor(SrcVT);
 573     TargetRegisterClass* DstClass = TLI.getRegClassFor(DstVT);
 574     ResultReg = createResultReg(DstClass);
 575
 576     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 577                                          Op0, DstClass, SrcClass);
 578     if (!InsertedCopy)
 579       ResultReg = 0;
 580   }
 581
 582   // If the reg-reg copy failed, select a BIT_CONVERT opcode.
 583   if (!ResultReg)
 584     ResultReg = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(),
 585                            ISD::BIT_CONVERT, Op0);
 586
 587   if (!ResultReg)
 588     return false;
 589
 590   UpdateValueMap(I, ResultReg);
 591   return true;
 592 }
 593
 594 bool
 595 FastISel::SelectInstruction(Instruction *I) {
 596   return SelectOperator(I, I->getOpcode());
 597 }
 598
 599 /// FastEmitBranch - Emit an unconditional branch to the given block,
 600 /// unless it is the immediate (fall-through) successor, and update
 601 /// the CFG.
 602 void
 603 FastISel::FastEmitBranch(MachineBasicBlock *MSucc) {
 604   MachineFunction::iterator NextMBB =
 605      next(MachineFunction::iterator(MBB));
 606
 607   if (MBB->isLayoutSuccessor(MSucc)) {
 608     // The unconditional fall-through case, which needs no instructions.
 609   } else {
 610     // The unconditional branch case.
 611     TII.InsertBranch(*MBB, MSucc, NULL, SmallVector<MachineOperand, 0>());
 612   }
 613   MBB->addSuccessor(MSucc);
 614 }
 615
 616 bool
 617 FastISel::SelectOperator(User *I, unsigned Opcode) {
 618   switch (Opcode) {
 619   case Instruction::Add: {
 620     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FADD : ISD::ADD;
 621     return SelectBinaryOp(I, Opc);
 622   }
 623   case Instruction::Sub: {
 624     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FSUB : ISD::SUB;
 625     return SelectBinaryOp(I, Opc);
 626   }
 627   case Instruction::Mul: {
 628     ISD::NodeType Opc = I->getType()->isFPOrFPVector() ? ISD::FMUL : ISD::MUL;
 629     return SelectBinaryOp(I, Opc);
 630   }
 631   case Instruction::SDiv:
 632     return SelectBinaryOp(I, ISD::SDIV);
 633   case Instruction::UDiv:
 634     return SelectBinaryOp(I, ISD::UDIV);
 635   case Instruction::FDiv:
 636     return SelectBinaryOp(I, ISD::FDIV);
 637   case Instruction::SRem:
 638     return SelectBinaryOp(I, ISD::SREM);
 639   case Instruction::URem:
 640     return SelectBinaryOp(I, ISD::UREM);
 641   case Instruction::FRem:
 642     return SelectBinaryOp(I, ISD::FREM);
 643   case Instruction::Shl:
 644     return SelectBinaryOp(I, ISD::SHL);
 645   case Instruction::LShr:
 646     return SelectBinaryOp(I, ISD::SRL);
 647   case Instruction::AShr:
 648     return SelectBinaryOp(I, ISD::SRA);
 649   case Instruction::And:
 650     return SelectBinaryOp(I, ISD::AND);
 651   case Instruction::Or:
 652     return SelectBinaryOp(I, ISD::OR);
 653   case Instruction::Xor:
 654     return SelectBinaryOp(I, ISD::XOR);
 655
 656   case Instruction::GetElementPtr:
 657     return SelectGetElementPtr(I);
 658
 659   case Instruction::Br: {
 660     BranchInst *BI = cast<BranchInst>(I);
 661
 662     if (BI->isUnconditional()) {
 663       BasicBlock *LLVMSucc = BI->getSuccessor(0);
 664       MachineBasicBlock *MSucc = MBBMap[LLVMSucc];
 665       FastEmitBranch(MSucc);
 666       return true;
 667     }
 668
 669     // Conditional branches are not handed yet.
 670     // Halt "fast" selection and bail.
 671     return false;
 672   }
 673
 674   case Instruction::Unreachable:
 675     // Nothing to emit.
 676     return true;
 677
 678   case Instruction::PHI:
 679     // PHI nodes are already emitted.
 680     return true;
 681
 682   case Instruction::Alloca:
 683     // FunctionLowering has the static-sized case covered.
 684     if (StaticAllocaMap.count(cast<AllocaInst>(I)))
 685       return true;
 686
 687     // Dynamic-sized alloca is not handled yet.
 688     return false;
 689
 690   case Instruction::Call:
 691     return SelectCall(I);
 692
 693   case Instruction::BitCast:
 694     return SelectBitCast(I);
 695
 696   case Instruction::FPToSI:
 697     return SelectCast(I, ISD::FP_TO_SINT);
 698   case Instruction::ZExt:
 699     return SelectCast(I, ISD::ZERO_EXTEND);
 700   case Instruction::SExt:
 701     return SelectCast(I, ISD::SIGN_EXTEND);
 702   case Instruction::Trunc:
 703     return SelectCast(I, ISD::TRUNCATE);
 704   case Instruction::SIToFP:
 705     return SelectCast(I, ISD::SINT_TO_FP);
 706
 707   case Instruction::IntToPtr: // Deliberate fall-through.
 708   case Instruction::PtrToInt: {
 709     MVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 710     MVT DstVT = TLI.getValueType(I->getType());
 711     if (DstVT.bitsGT(SrcVT))
 712       return SelectCast(I, ISD::ZERO_EXTEND);
 713     if (DstVT.bitsLT(SrcVT))
 714       return SelectCast(I, ISD::TRUNCATE);
 715     unsigned Reg = getRegForValue(I->getOperand(0));
 716     if (Reg == 0) return false;
 717     UpdateValueMap(I, Reg);
 718     return true;
 719   }
 720
 721   default:
 722     // Unhandled instruction. Halt "fast" selection and bail.
 723     return false;
 724   }
 725 }
 726
 727 FastISel::FastISel(MachineFunction &mf,
 728                    MachineModuleInfo *mmi,
 729                    DwarfWriter *dw,
 730                    DenseMap<const Value *, unsigned> &vm,
 731                    DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
 732                    DenseMap<const AllocaInst *, int> &am
 733 #ifndef NDEBUG
 734                    , SmallSet<Instruction*, 8> &cil
 735 #endif
 736                    )
 737   : MBB(0),
 738     ValueMap(vm),
 739     MBBMap(bm),
 740     StaticAllocaMap(am),
 741 #ifndef NDEBUG
 742     CatchInfoLost(cil),
 743 #endif
 744     MF(mf),
 745     MMI(mmi),
 746     DW(dw),
 747     MRI(MF.getRegInfo()),
 748     MFI(*MF.getFrameInfo()),
 749     MCP(*MF.getConstantPool()),
 750     TM(MF.getTarget()),
 751     TD(*TM.getTargetData()),
 752     TII(*TM.getInstrInfo()),
 753     TLI(*TM.getTargetLowering()) {
 754 }
 755
 756 FastISel::~FastISel() {}
 757
 758 unsigned FastISel::FastEmit_(MVT::SimpleValueType, MVT::SimpleValueType,
 759                              ISD::NodeType) {
 760   return 0;
 761 }
 762
 763 unsigned FastISel::FastEmit_r(MVT::SimpleValueType, MVT::SimpleValueType,
 764                               ISD::NodeType, unsigned /*Op0*/) {
 765   return 0;
 766 }
 767
 768 unsigned FastISel::FastEmit_rr(MVT::SimpleValueType, MVT::SimpleValueType,
 769                                ISD::NodeType, unsigned /*Op0*/,
 770                                unsigned /*Op0*/) {
 771   return 0;
 772 }
 773
 774 unsigned FastISel::FastEmit_i(MVT::SimpleValueType, MVT::SimpleValueType,
 775                               ISD::NodeType, uint64_t /*Imm*/) {
 776   return 0;
 777 }
 778
 779 unsigned FastISel::FastEmit_f(MVT::SimpleValueType, MVT::SimpleValueType,
 780                               ISD::NodeType, ConstantFP * /*FPImm*/) {
 781   return 0;
 782 }
 783
 784 unsigned FastISel::FastEmit_ri(MVT::SimpleValueType, MVT::SimpleValueType,
 785                                ISD::NodeType, unsigned /*Op0*/,
 786                                uint64_t /*Imm*/) {
 787   return 0;
 788 }
 789
 790 unsigned FastISel::FastEmit_rf(MVT::SimpleValueType, MVT::SimpleValueType,
 791                                ISD::NodeType, unsigned /*Op0*/,
 792                                ConstantFP * /*FPImm*/) {
 793   return 0;
 794 }
 795
 796 unsigned FastISel::FastEmit_rri(MVT::SimpleValueType, MVT::SimpleValueType,
 797                                 ISD::NodeType,
 798                                 unsigned /*Op0*/, unsigned /*Op1*/,
 799                                 uint64_t /*Imm*/) {
 800   return 0;
 801 }
 802
 803 /// FastEmit_ri_ - This method is a wrapper of FastEmit_ri. It first tries
 804 /// to emit an instruction with an immediate operand using FastEmit_ri.
 805 /// If that fails, it materializes the immediate into a register and try
 806 /// FastEmit_rr instead.
 807 unsigned FastISel::FastEmit_ri_(MVT::SimpleValueType VT, ISD::NodeType Opcode,
 808                                 unsigned Op0, uint64_t Imm,
 809                                 MVT::SimpleValueType ImmType) {
 810   // First check if immediate type is legal. If not, we can't use the ri form.
 811   unsigned ResultReg = FastEmit_ri(VT, VT, Opcode, Op0, Imm);
 812   if (ResultReg != 0)
 813     return ResultReg;
 814   unsigned MaterialReg = FastEmit_i(ImmType, ImmType, ISD::Constant, Imm);
 815   if (MaterialReg == 0)
 816     return 0;
 817   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 818 }
 819
 820 /// FastEmit_rf_ - This method is a wrapper of FastEmit_ri. It first tries
 821 /// to emit an instruction with a floating-point immediate operand using
 822 /// FastEmit_rf. If that fails, it materializes the immediate into a register
 823 /// and try FastEmit_rr instead.
 824 unsigned FastISel::FastEmit_rf_(MVT::SimpleValueType VT, ISD::NodeType Opcode,
 825                                 unsigned Op0, ConstantFP *FPImm,
 826                                 MVT::SimpleValueType ImmType) {
 827   // First check if immediate type is legal. If not, we can't use the rf form.
 828   unsigned ResultReg = FastEmit_rf(VT, VT, Opcode, Op0, FPImm);
 829   if (ResultReg != 0)
 830     return ResultReg;
 831
 832   // Materialize the constant in a register.
 833   unsigned MaterialReg = FastEmit_f(ImmType, ImmType, ISD::ConstantFP, FPImm);
 834   if (MaterialReg == 0) {
 835     // If the target doesn't have a way to directly enter a floating-point
 836     // value into a register, use an alternate approach.
 837     // TODO: The current approach only supports floating-point constants
 838     // that can be constructed by conversion from integer values. This should
 839     // be replaced by code that creates a load from a constant-pool entry,
 840     // which will require some target-specific work.
 841     const APFloat &Flt = FPImm->getValueAPF();
 842     MVT IntVT = TLI.getPointerTy();
 843
 844     uint64_t x[2];
 845     uint32_t IntBitWidth = IntVT.getSizeInBits();
 846     bool isExact;
 847     (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 848                              APFloat::rmTowardZero, &isExact);
 849     if (!isExact)
 850       return 0;
 851     APInt IntVal(IntBitWidth, 2, x);
 852
 853     unsigned IntegerReg = FastEmit_i(IntVT.getSimpleVT(), IntVT.getSimpleVT(),
 854                                      ISD::Constant, IntVal.getZExtValue());
 855     if (IntegerReg == 0)
 856       return 0;
 857     MaterialReg = FastEmit_r(IntVT.getSimpleVT(), VT,
 858                              ISD::SINT_TO_FP, IntegerReg);
 859     if (MaterialReg == 0)
 860       return 0;
 861   }
 862   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 863 }
 864
 865 unsigned FastISel::createResultReg(const TargetRegisterClass* RC) {
 866   return MRI.createVirtualRegister(RC);
 867 }
 868
 869 unsigned FastISel::FastEmitInst_(unsigned MachineInstOpcode,
 870                                  const TargetRegisterClass* RC) {
 871   unsigned ResultReg = createResultReg(RC);
 872   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 873
 874   BuildMI(MBB, DL, II, ResultReg);
 875   return ResultReg;
 876 }
 877
 878 unsigned FastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 879                                   const TargetRegisterClass *RC,
 880                                   unsigned Op0) {
 881   unsigned ResultReg = createResultReg(RC);
 882   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 883
 884   if (II.getNumDefs() >= 1)
 885     BuildMI(MBB, DL, II, ResultReg).addReg(Op0);
 886   else {
 887     BuildMI(MBB, DL, II).addReg(Op0);
 888     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 889                                          II.ImplicitDefs[0], RC, RC);
 890     if (!InsertedCopy)
 891       ResultReg = 0;
 892   }
 893
 894   return ResultReg;
 895 }
 896
 897 unsigned FastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 898                                    const TargetRegisterClass *RC,
 899                                    unsigned Op0, unsigned Op1) {
 900   unsigned ResultReg = createResultReg(RC);
 901   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 902
 903   if (II.getNumDefs() >= 1)
 904     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1);
 905   else {
 906     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1);
 907     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 908                                          II.ImplicitDefs[0], RC, RC);
 909     if (!InsertedCopy)
 910       ResultReg = 0;
 911   }
 912   return ResultReg;
 913 }
 914
 915 unsigned FastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 916                                    const TargetRegisterClass *RC,
 917                                    unsigned Op0, uint64_t Imm) {
 918   unsigned ResultReg = createResultReg(RC);
 919   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 920
 921   if (II.getNumDefs() >= 1)
 922     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Imm);
 923   else {
 924     BuildMI(MBB, DL, II).addReg(Op0).addImm(Imm);
 925     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 926                                          II.ImplicitDefs[0], RC, RC);
 927     if (!InsertedCopy)
 928       ResultReg = 0;
 929   }
 930   return ResultReg;
 931 }
 932
 933 unsigned FastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 934                                    const TargetRegisterClass *RC,
 935                                    unsigned Op0, ConstantFP *FPImm) {
 936   unsigned ResultReg = createResultReg(RC);
 937   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 938
 939   if (II.getNumDefs() >= 1)
 940     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addFPImm(FPImm);
 941   else {
 942     BuildMI(MBB, DL, II).addReg(Op0).addFPImm(FPImm);
 943     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 944                                          II.ImplicitDefs[0], RC, RC);
 945     if (!InsertedCopy)
 946       ResultReg = 0;
 947   }
 948   return ResultReg;
 949 }
 950
 951 unsigned FastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 952                                     const TargetRegisterClass *RC,
 953                                     unsigned Op0, unsigned Op1, uint64_t Imm) {
 954   unsigned ResultReg = createResultReg(RC);
 955   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 956
 957   if (II.getNumDefs() >= 1)
 958     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1).addImm(Imm);
 959   else {
 960     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1).addImm(Imm);
 961     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 962                                          II.ImplicitDefs[0], RC, RC);
 963     if (!InsertedCopy)
 964       ResultReg = 0;
 965   }
 966   return ResultReg;
 967 }
 968
 969 unsigned FastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 970                                   const TargetRegisterClass *RC,
 971                                   uint64_t Imm) {
 972   unsigned ResultReg = createResultReg(RC);
 973   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 974
 975   if (II.getNumDefs() >= 1)
 976     BuildMI(MBB, DL, II, ResultReg).addImm(Imm);
 977   else {
 978     BuildMI(MBB, DL, II).addImm(Imm);
 979     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 980                                          II.ImplicitDefs[0], RC, RC);
 981     if (!InsertedCopy)
 982       ResultReg = 0;
 983   }
 984   return ResultReg;
 985 }
 986
 987 unsigned FastISel::FastEmitInst_extractsubreg(MVT::SimpleValueType RetVT,
 988                                               unsigned Op0, uint32_t Idx) {
 989   const TargetRegisterClass* RC = MRI.getRegClass(Op0);
 990
 991   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
 992   const TargetInstrDesc &II = TII.get(TargetInstrInfo::EXTRACT_SUBREG);
 993
 994   if (II.getNumDefs() >= 1)
 995     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Idx);
 996   else {
 997     BuildMI(MBB, DL, II).addReg(Op0).addImm(Idx);
 998     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 999                                          II.ImplicitDefs[0], RC, RC);
1000     if (!InsertedCopy)
1001       ResultReg = 0;
1002   }
1003   return ResultReg;
1004 }
1005
1006 /// FastEmitZExtFromI1 - Emit MachineInstrs to compute the value of Op
1007 /// with all but the least significant bit set to zero.
1008 unsigned FastISel::FastEmitZExtFromI1(MVT::SimpleValueType VT, unsigned Op) {
1009   return FastEmit_ri(VT, VT, ISD::AND, Op, 1);
1010 }