lib/CodeGen/SelectionDAG/FastISel.cpp

   1 //===-- FastISel.cpp - Implementation of the FastISel class ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the implementation of the FastISel class.
  11 //
  12 // "Fast" instruction selection is designed to emit very poor code quickly.
  13 // Also, it is not designed to be able to do much lowering, so most illegal
  14 // types (e.g. i64 on 32-bit targets) and operations are not supported.  It is
  15 // also not intended to be able to do much optimization, except in a few cases
  16 // where doing optimizations reduces overall compile time.  For example, folding
  17 // constants into immediate fields is often done, because it's cheap and it
  18 // reduces the number of instructions later phases have to examine.
  19 //
  20 // "Fast" instruction selection is able to fail gracefully and transfer
  21 // control to the SelectionDAG selector for operations that it doesn't
  22 // support.  In many cases, this allows us to avoid duplicating a lot of
  23 // the complicated lowering logic that SelectionDAG currently has.
  24 //
  25 // The intended use for "fast" instruction selection is "-O0" mode
  26 // compilation, where the quality of the generated code is irrelevant when
  27 // weighed against the speed at which the code can be generated.  Also,
  28 // at -O0, the LLVM optimizers are not running, and this makes the
  29 // compile time of codegen a much higher portion of the overall compile
  30 // time.  Despite its limitations, "fast" instruction selection is able to
  31 // handle enough code on its own to provide noticeable overall speedups
  32 // in -O0 compiles.
  33 //
  34 // Basic operations are supported in a target-independent way, by reading
  35 // the same instruction descriptions that the SelectionDAG selector reads,
  36 // and identifying simple arithmetic operations that can be directly selected
  37 // from simple operators.  More complicated operations currently require
  38 // target-specific code.
  39 //
  40 //===----------------------------------------------------------------------===//
  41
  42 #include "llvm/Function.h"
  43 #include "llvm/GlobalVariable.h"
  44 #include "llvm/Instructions.h"
  45 #include "llvm/IntrinsicInst.h"
  46 #include "llvm/Operator.h"
  47 #include "llvm/CodeGen/Analysis.h"
  48 #include "llvm/CodeGen/FastISel.h"
  49 #include "llvm/CodeGen/FunctionLoweringInfo.h"
  50 #include "llvm/CodeGen/MachineInstrBuilder.h"
  51 #include "llvm/CodeGen/MachineModuleInfo.h"
  52 #include "llvm/CodeGen/MachineRegisterInfo.h"
  53 #include "llvm/Analysis/DebugInfo.h"
  54 #include "llvm/Analysis/Loads.h"
  55 #include "llvm/Target/TargetData.h"
  56 #include "llvm/Target/TargetInstrInfo.h"
  57 #include "llvm/Target/TargetLowering.h"
  58 #include "llvm/Target/TargetMachine.h"
  59 #include "llvm/Support/ErrorHandling.h"
  60 #include "llvm/Support/Debug.h"
  61 using namespace llvm;
  62
  63 /// startNewBlock - Set the current block to which generated machine
  64 /// instructions will be appended, and clear the local CSE map.
  65 ///
  66 void FastISel::startNewBlock() {
  67   LocalValueMap.clear();
  68
  69   // Start out as null, meaining no local-value instructions have
  70   // been emitted.
  71   LastLocalValue = 0;
  72
  73   // Advance the last local value past any EH_LABEL instructions.
  74   MachineBasicBlock::iterator
  75     I = FuncInfo.MBB->begin(), E = FuncInfo.MBB->end();
  76   while (I != E && I->getOpcode() == TargetOpcode::EH_LABEL) {
  77     LastLocalValue = I;
  78     ++I;
  79   }
  80 }
  81
  82 bool FastISel::hasTrivialKill(const Value *V) const {
  83   // Don't consider constants or arguments to have trivial kills.
  84   const Instruction *I = dyn_cast<Instruction>(V);
  85   if (!I)
  86     return false;
  87
  88   // No-op casts are trivially coalesced by fast-isel.
  89   if (const CastInst *Cast = dyn_cast<CastInst>(I))
  90     if (Cast->isNoopCast(TD.getIntPtrType(Cast->getContext())) &&
  91         !hasTrivialKill(Cast->getOperand(0)))
  92       return false;
  93
  94   // Only instructions with a single use in the same basic block are considered
  95   // to have trivial kills.
  96   return I->hasOneUse() &&
  97          !(I->getOpcode() == Instruction::BitCast ||
  98            I->getOpcode() == Instruction::PtrToInt ||
  99            I->getOpcode() == Instruction::IntToPtr) &&
 100          cast<Instruction>(*I->use_begin())->getParent() == I->getParent();
 101 }
 102
 103 unsigned FastISel::getRegForValue(const Value *V) {
 104   EVT RealVT = TLI.getValueType(V->getType(), /*AllowUnknown=*/true);
 105   // Don't handle non-simple values in FastISel.
 106   if (!RealVT.isSimple())
 107     return 0;
 108
 109   // Ignore illegal types. We must do this before looking up the value
 110   // in ValueMap because Arguments are given virtual registers regardless
 111   // of whether FastISel can handle them.
 112   MVT VT = RealVT.getSimpleVT();
 113   if (!TLI.isTypeLegal(VT)) {
 114     // Handle integer promotions, though, because they're common and easy.
 115     if (VT == MVT::i1 || VT == MVT::i8 || VT == MVT::i16)
 116       VT = TLI.getTypeToTransformTo(V->getContext(), VT).getSimpleVT();
 117     else
 118       return 0;
 119   }
 120
 121   // Look up the value to see if we already have a register for it. We
 122   // cache values defined by Instructions across blocks, and other values
 123   // only locally. This is because Instructions already have the SSA
 124   // def-dominates-use requirement enforced.
 125   DenseMap<const Value *, unsigned>::iterator I = FuncInfo.ValueMap.find(V);
 126   if (I != FuncInfo.ValueMap.end())
 127     return I->second;
 128
 129   unsigned Reg = LocalValueMap[V];
 130   if (Reg != 0)
 131     return Reg;
 132
 133   // In bottom-up mode, just create the virtual register which will be used
 134   // to hold the value. It will be materialized later.
 135   if (isa<Instruction>(V) &&
 136       (!isa<AllocaInst>(V) ||
 137        !FuncInfo.StaticAllocaMap.count(cast<AllocaInst>(V))))
 138     return FuncInfo.InitializeRegForValue(V);
 139
 140   SavePoint SaveInsertPt = enterLocalValueArea();
 141
 142   // Materialize the value in a register. Emit any instructions in the
 143   // local value area.
 144   Reg = materializeRegForValue(V, VT);
 145
 146   leaveLocalValueArea(SaveInsertPt);
 147
 148   return Reg;
 149 }
 150
 151 /// materializeRegForValue - Helper for getRegForValue. This function is
 152 /// called when the value isn't already available in a register and must
 153 /// be materialized with new instructions.
 154 unsigned FastISel::materializeRegForValue(const Value *V, MVT VT) {
 155   unsigned Reg = 0;
 156
 157   if (const ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
 158     if (CI->getValue().getActiveBits() <= 64)
 159       Reg = FastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
 160   } else if (isa<AllocaInst>(V)) {
 161     Reg = TargetMaterializeAlloca(cast<AllocaInst>(V));
 162   } else if (isa<ConstantPointerNull>(V)) {
 163     // Translate this as an integer zero so that it can be
 164     // local-CSE'd with actual integer zeros.
 165     Reg =
 166       getRegForValue(Constant::getNullValue(TD.getIntPtrType(V->getContext())));
 167   } else if (const ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
 168     if (CF->isNullValue()) {
 169       Reg = TargetMaterializeFloatZero(CF);
 170     } else {
 171       // Try to emit the constant directly.
 172       Reg = FastEmit_f(VT, VT, ISD::ConstantFP, CF);
 173     }
 174
 175     if (!Reg) {
 176       // Try to emit the constant by using an integer constant with a cast.
 177       const APFloat &Flt = CF->getValueAPF();
 178       EVT IntVT = TLI.getPointerTy();
 179
 180       uint64_t x[2];
 181       uint32_t IntBitWidth = IntVT.getSizeInBits();
 182       bool isExact;
 183       (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 184                                 APFloat::rmTowardZero, &isExact);
 185       if (isExact) {
 186         APInt IntVal(IntBitWidth, 2, x);
 187
 188         unsigned IntegerReg =
 189           getRegForValue(ConstantInt::get(V->getContext(), IntVal));
 190         if (IntegerReg != 0)
 191           Reg = FastEmit_r(IntVT.getSimpleVT(), VT, ISD::SINT_TO_FP,
 192                            IntegerReg, /*Kill=*/false);
 193       }
 194     }
 195   } else if (const Operator *Op = dyn_cast<Operator>(V)) {
 196     if (!SelectOperator(Op, Op->getOpcode()))
 197       if (!isa<Instruction>(Op) ||
 198           !TargetSelectInstruction(cast<Instruction>(Op)))
 199         return 0;
 200     Reg = lookUpRegForValue(Op);
 201   } else if (isa<UndefValue>(V)) {
 202     Reg = createResultReg(TLI.getRegClassFor(VT));
 203     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 204             TII.get(TargetOpcode::IMPLICIT_DEF), Reg);
 205   }
 206
 207   // If target-independent code couldn't handle the value, give target-specific
 208   // code a try.
 209   if (!Reg && isa<Constant>(V))
 210     Reg = TargetMaterializeConstant(cast<Constant>(V));
 211
 212   // Don't cache constant materializations in the general ValueMap.
 213   // To do so would require tracking what uses they dominate.
 214   if (Reg != 0) {
 215     LocalValueMap[V] = Reg;
 216     LastLocalValue = MRI.getVRegDef(Reg);
 217   }
 218   return Reg;
 219 }
 220
 221 unsigned FastISel::lookUpRegForValue(const Value *V) {
 222   // Look up the value to see if we already have a register for it. We
 223   // cache values defined by Instructions across blocks, and other values
 224   // only locally. This is because Instructions already have the SSA
 225   // def-dominates-use requirement enforced.
 226   DenseMap<const Value *, unsigned>::iterator I = FuncInfo.ValueMap.find(V);
 227   if (I != FuncInfo.ValueMap.end())
 228     return I->second;
 229   return LocalValueMap[V];
 230 }
 231
 232 /// UpdateValueMap - Update the value map to include the new mapping for this
 233 /// instruction, or insert an extra copy to get the result in a previous
 234 /// determined register.
 235 /// NOTE: This is only necessary because we might select a block that uses
 236 /// a value before we select the block that defines the value.  It might be
 237 /// possible to fix this by selecting blocks in reverse postorder.
 238 void FastISel::UpdateValueMap(const Value *I, unsigned Reg, unsigned NumRegs) {
 239   if (!isa<Instruction>(I)) {
 240     LocalValueMap[I] = Reg;
 241     return;
 242   }
 243
 244   unsigned &AssignedReg = FuncInfo.ValueMap[I];
 245   if (AssignedReg == 0)
 246     // Use the new register.
 247     AssignedReg = Reg;
 248   else if (Reg != AssignedReg) {
 249     // Arrange for uses of AssignedReg to be replaced by uses of Reg.
 250     for (unsigned i = 0; i < NumRegs; i++)
 251       FuncInfo.RegFixups[AssignedReg+i] = Reg+i;
 252
 253     AssignedReg = Reg;
 254   }
 255 }
 256
 257 std::pair<unsigned, bool> FastISel::getRegForGEPIndex(const Value *Idx) {
 258   unsigned IdxN = getRegForValue(Idx);
 259   if (IdxN == 0)
 260     // Unhandled operand. Halt "fast" selection and bail.
 261     return std::pair<unsigned, bool>(0, false);
 262
 263   bool IdxNIsKill = hasTrivialKill(Idx);
 264
 265   // If the index is smaller or larger than intptr_t, truncate or extend it.
 266   MVT PtrVT = TLI.getPointerTy();
 267   EVT IdxVT = EVT::getEVT(Idx->getType(), /*HandleUnknown=*/false);
 268   if (IdxVT.bitsLT(PtrVT)) {
 269     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT, ISD::SIGN_EXTEND,
 270                       IdxN, IdxNIsKill);
 271     IdxNIsKill = true;
 272   }
 273   else if (IdxVT.bitsGT(PtrVT)) {
 274     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT, ISD::TRUNCATE,
 275                       IdxN, IdxNIsKill);
 276     IdxNIsKill = true;
 277   }
 278   return std::pair<unsigned, bool>(IdxN, IdxNIsKill);
 279 }
 280
 281 void FastISel::recomputeInsertPt() {
 282   if (getLastLocalValue()) {
 283     FuncInfo.InsertPt = getLastLocalValue();
 284     FuncInfo.MBB = FuncInfo.InsertPt->getParent();
 285     ++FuncInfo.InsertPt;
 286   } else
 287     FuncInfo.InsertPt = FuncInfo.MBB->getFirstNonPHI();
 288
 289   // Now skip past any EH_LABELs, which must remain at the beginning.
 290   while (FuncInfo.InsertPt != FuncInfo.MBB->end() &&
 291          FuncInfo.InsertPt->getOpcode() == TargetOpcode::EH_LABEL)
 292     ++FuncInfo.InsertPt;
 293 }
 294
 295 FastISel::SavePoint FastISel::enterLocalValueArea() {
 296   MachineBasicBlock::iterator OldInsertPt = FuncInfo.InsertPt;
 297   DebugLoc OldDL = DL;
 298   recomputeInsertPt();
 299   DL = DebugLoc();
 300   SavePoint SP = { OldInsertPt, OldDL };
 301   return SP;
 302 }
 303
 304 void FastISel::leaveLocalValueArea(SavePoint OldInsertPt) {
 305   if (FuncInfo.InsertPt != FuncInfo.MBB->begin())
 306     LastLocalValue = llvm::prior(FuncInfo.InsertPt);
 307
 308   // Restore the previous insert position.
 309   FuncInfo.InsertPt = OldInsertPt.InsertPt;
 310   DL = OldInsertPt.DL;
 311 }
 312
 313 /// SelectBinaryOp - Select and emit code for a binary operator instruction,
 314 /// which has an opcode which directly corresponds to the given ISD opcode.
 315 ///
 316 bool FastISel::SelectBinaryOp(const User *I, unsigned ISDOpcode) {
 317   EVT VT = EVT::getEVT(I->getType(), /*HandleUnknown=*/true);
 318   if (VT == MVT::Other || !VT.isSimple())
 319     // Unhandled type. Halt "fast" selection and bail.
 320     return false;
 321
 322   // We only handle legal types. For example, on x86-32 the instruction
 323   // selector contains all of the 64-bit instructions from x86-64,
 324   // under the assumption that i64 won't be used if the target doesn't
 325   // support it.
 326   if (!TLI.isTypeLegal(VT)) {
 327     // MVT::i1 is special. Allow AND, OR, or XOR because they
 328     // don't require additional zeroing, which makes them easy.
 329     if (VT == MVT::i1 &&
 330         (ISDOpcode == ISD::AND || ISDOpcode == ISD::OR ||
 331          ISDOpcode == ISD::XOR))
 332       VT = TLI.getTypeToTransformTo(I->getContext(), VT);
 333     else
 334       return false;
 335   }
 336
 337   // Check if the first operand is a constant, and handle it as "ri".  At -O0,
 338   // we don't have anything that canonicalizes operand order.
 339   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(0)))
 340     if (isa<Instruction>(I) && cast<Instruction>(I)->isCommutative()) {
 341       unsigned Op1 = getRegForValue(I->getOperand(1));
 342       if (Op1 == 0) return false;
 343
 344       bool Op1IsKill = hasTrivialKill(I->getOperand(1));
 345
 346       unsigned ResultReg = FastEmit_ri_(VT.getSimpleVT(), ISDOpcode, Op1,
 347                                         Op1IsKill, CI->getZExtValue(),
 348                                         VT.getSimpleVT());
 349       if (ResultReg == 0) return false;
 350
 351       // We successfully emitted code for the given LLVM Instruction.
 352       UpdateValueMap(I, ResultReg);
 353       return true;
 354     }
 355
 356
 357   unsigned Op0 = getRegForValue(I->getOperand(0));
 358   if (Op0 == 0)   // Unhandled operand. Halt "fast" selection and bail.
 359     return false;
 360
 361   bool Op0IsKill = hasTrivialKill(I->getOperand(0));
 362
 363   // Check if the second operand is a constant and handle it appropriately.
 364   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
 365     uint64_t Imm = CI->getZExtValue();
 366
 367     // Transform "sdiv exact X, 8" -> "sra X, 3".
 368     if (ISDOpcode == ISD::SDIV && isa<BinaryOperator>(I) &&
 369         cast<BinaryOperator>(I)->isExact() &&
 370         isPowerOf2_64(Imm)) {
 371       Imm = Log2_64(Imm);
 372       ISDOpcode = ISD::SRA;
 373     }
 374
 375     unsigned ResultReg = FastEmit_ri_(VT.getSimpleVT(), ISDOpcode, Op0,
 376                                       Op0IsKill, Imm, VT.getSimpleVT());
 377     if (ResultReg == 0) return false;
 378
 379     // We successfully emitted code for the given LLVM Instruction.
 380     UpdateValueMap(I, ResultReg);
 381     return true;
 382   }
 383
 384   // Check if the second operand is a constant float.
 385   if (ConstantFP *CF = dyn_cast<ConstantFP>(I->getOperand(1))) {
 386     unsigned ResultReg = FastEmit_rf(VT.getSimpleVT(), VT.getSimpleVT(),
 387                                      ISDOpcode, Op0, Op0IsKill, CF);
 388     if (ResultReg != 0) {
 389       // We successfully emitted code for the given LLVM Instruction.
 390       UpdateValueMap(I, ResultReg);
 391       return true;
 392     }
 393   }
 394
 395   unsigned Op1 = getRegForValue(I->getOperand(1));
 396   if (Op1 == 0)
 397     // Unhandled operand. Halt "fast" selection and bail.
 398     return false;
 399
 400   bool Op1IsKill = hasTrivialKill(I->getOperand(1));
 401
 402   // Now we have both operands in registers. Emit the instruction.
 403   unsigned ResultReg = FastEmit_rr(VT.getSimpleVT(), VT.getSimpleVT(),
 404                                    ISDOpcode,
 405                                    Op0, Op0IsKill,
 406                                    Op1, Op1IsKill);
 407   if (ResultReg == 0)
 408     // Target-specific code wasn't able to find a machine opcode for
 409     // the given ISD opcode and type. Halt "fast" selection and bail.
 410     return false;
 411
 412   // We successfully emitted code for the given LLVM Instruction.
 413   UpdateValueMap(I, ResultReg);
 414   return true;
 415 }
 416
 417 bool FastISel::SelectGetElementPtr(const User *I) {
 418   unsigned N = getRegForValue(I->getOperand(0));
 419   if (N == 0)
 420     // Unhandled operand. Halt "fast" selection and bail.
 421     return false;
 422
 423   bool NIsKill = hasTrivialKill(I->getOperand(0));
 424
 425   const Type *Ty = I->getOperand(0)->getType();
 426   MVT VT = TLI.getPointerTy();
 427   for (GetElementPtrInst::const_op_iterator OI = I->op_begin()+1,
 428        E = I->op_end(); OI != E; ++OI) {
 429     const Value *Idx = *OI;
 430     if (const StructType *StTy = dyn_cast<StructType>(Ty)) {
 431       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
 432       if (Field) {
 433         // N = N + Offset
 434         uint64_t Offs = TD.getStructLayout(StTy)->getElementOffset(Field);
 435         // FIXME: This can be optimized by combining the add with a
 436         // subsequent one.
 437         N = FastEmit_ri_(VT, ISD::ADD, N, NIsKill, Offs, VT);
 438         if (N == 0)
 439           // Unhandled operand. Halt "fast" selection and bail.
 440           return false;
 441         NIsKill = true;
 442       }
 443       Ty = StTy->getElementType(Field);
 444     } else {
 445       Ty = cast<SequentialType>(Ty)->getElementType();
 446
 447       // If this is a constant subscript, handle it quickly.
 448       if (const ConstantInt *CI = dyn_cast<ConstantInt>(Idx)) {
 449         if (CI->isZero()) continue;
 450         uint64_t Offs =
 451           TD.getTypeAllocSize(Ty)*cast<ConstantInt>(CI)->getSExtValue();
 452         N = FastEmit_ri_(VT, ISD::ADD, N, NIsKill, Offs, VT);
 453         if (N == 0)
 454           // Unhandled operand. Halt "fast" selection and bail.
 455           return false;
 456         NIsKill = true;
 457         continue;
 458       }
 459
 460       // N = N + Idx * ElementSize;
 461       uint64_t ElementSize = TD.getTypeAllocSize(Ty);
 462       std::pair<unsigned, bool> Pair = getRegForGEPIndex(Idx);
 463       unsigned IdxN = Pair.first;
 464       bool IdxNIsKill = Pair.second;
 465       if (IdxN == 0)
 466         // Unhandled operand. Halt "fast" selection and bail.
 467         return false;
 468
 469       if (ElementSize != 1) {
 470         IdxN = FastEmit_ri_(VT, ISD::MUL, IdxN, IdxNIsKill, ElementSize, VT);
 471         if (IdxN == 0)
 472           // Unhandled operand. Halt "fast" selection and bail.
 473           return false;
 474         IdxNIsKill = true;
 475       }
 476       N = FastEmit_rr(VT, VT, ISD::ADD, N, NIsKill, IdxN, IdxNIsKill);
 477       if (N == 0)
 478         // Unhandled operand. Halt "fast" selection and bail.
 479         return false;
 480     }
 481   }
 482
 483   // We successfully emitted code for the given LLVM Instruction.
 484   UpdateValueMap(I, N);
 485   return true;
 486 }
 487
 488 bool FastISel::SelectCall(const User *I) {
 489   const CallInst *Call = cast<CallInst>(I);
 490
 491   // Handle simple inline asms.
 492   if (const InlineAsm *IA = dyn_cast<InlineAsm>(Call->getArgOperand(0))) {
 493     // Don't attempt to handle constraints.
 494     if (!IA->getConstraintString().empty())
 495       return false;
 496
 497     unsigned ExtraInfo = 0;
 498     if (IA->hasSideEffects())
 499       ExtraInfo |= InlineAsm::Extra_HasSideEffects;
 500     if (IA->isAlignStack())
 501       ExtraInfo |= InlineAsm::Extra_IsAlignStack;
 502
 503     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 504             TII.get(TargetOpcode::INLINEASM))
 505       .addExternalSymbol(IA->getAsmString().c_str())
 506       .addImm(ExtraInfo);
 507     return true;
 508   }
 509
 510   const Function *F = Call->getCalledFunction();
 511   if (!F) return false;
 512
 513   // Handle selected intrinsic function calls.
 514   switch (F->getIntrinsicID()) {
 515   default: break;
 516   case Intrinsic::dbg_declare: {
 517     const DbgDeclareInst *DI = cast<DbgDeclareInst>(Call);
 518     if (!DIVariable(DI->getVariable()).Verify() ||
 519         !FuncInfo.MF->getMMI().hasDebugInfo())
 520       return true;
 521
 522     const Value *Address = DI->getAddress();
 523     if (!Address || isa<UndefValue>(Address) || isa<AllocaInst>(Address))
 524       return true;
 525
 526     unsigned Reg = 0;
 527     unsigned Offset = 0;
 528     if (const Argument *Arg = dyn_cast<Argument>(Address)) {
 529       if (Arg->hasByValAttr()) {
 530         // Byval arguments' frame index is recorded during argument lowering.
 531         // Use this info directly.
 532         Offset = FuncInfo.getByValArgumentFrameIndex(Arg);
 533         if (Offset)
 534           Reg = TRI.getFrameRegister(*FuncInfo.MF);
 535       }
 536     }
 537     if (!Reg)
 538       Reg = getRegForValue(Address);
 539
 540     if (Reg)
 541       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL,
 542               TII.get(TargetOpcode::DBG_VALUE))
 543         .addReg(Reg, RegState::Debug).addImm(Offset)
 544         .addMetadata(DI->getVariable());
 545     return true;
 546   }
 547   case Intrinsic::dbg_value: {
 548     // This form of DBG_VALUE is target-independent.
 549     const DbgValueInst *DI = cast<DbgValueInst>(Call);
 550     const TargetInstrDesc &II = TII.get(TargetOpcode::DBG_VALUE);
 551     const Value *V = DI->getValue();
 552     if (!V) {
 553       // Currently the optimizer can produce this; insert an undef to
 554       // help debugging.  Probably the optimizer should not do this.
 555       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 556         .addReg(0U).addImm(DI->getOffset())
 557         .addMetadata(DI->getVariable());
 558     } else if (const ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
 559       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 560         .addImm(CI->getZExtValue()).addImm(DI->getOffset())
 561         .addMetadata(DI->getVariable());
 562     } else if (const ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
 563       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 564         .addFPImm(CF).addImm(DI->getOffset())
 565         .addMetadata(DI->getVariable());
 566     } else if (unsigned Reg = lookUpRegForValue(V)) {
 567       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
 568         .addReg(Reg, RegState::Debug).addImm(DI->getOffset())
 569         .addMetadata(DI->getVariable());
 570     } else {
 571       // We can't yet handle anything else here because it would require
 572       // generating code, thus altering codegen because of debug info.
 573       DEBUG(dbgs() << "Dropping debug info for " << DI);
 574     }
 575     return true;
 576   }
 577   case Intrinsic::eh_exception: {
 578     EVT VT = TLI.getValueType(Call->getType());
 579     if (TLI.getOperationAction(ISD::EXCEPTIONADDR, VT)!=TargetLowering::Expand)
 580       break;
 581
 582     assert(FuncInfo.MBB->isLandingPad() &&
 583            "Call to eh.exception not in landing pad!");
 584     unsigned Reg = TLI.getExceptionAddressRegister();
 585     const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 586     unsigned ResultReg = createResultReg(RC);
 587     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
 588             ResultReg).addReg(Reg);
 589     UpdateValueMap(Call, ResultReg);
 590     return true;
 591   }
 592   case Intrinsic::eh_selector: {
 593     EVT VT = TLI.getValueType(Call->getType());
 594     if (TLI.getOperationAction(ISD::EHSELECTION, VT) != TargetLowering::Expand)
 595       break;
 596     if (FuncInfo.MBB->isLandingPad())
 597       AddCatchInfo(*Call, &FuncInfo.MF->getMMI(), FuncInfo.MBB);
 598     else {
 599 #ifndef NDEBUG
 600       FuncInfo.CatchInfoLost.insert(Call);
 601 #endif
 602       // FIXME: Mark exception selector register as live in.  Hack for PR1508.
 603       unsigned Reg = TLI.getExceptionSelectorRegister();
 604       if (Reg) FuncInfo.MBB->addLiveIn(Reg);
 605     }
 606
 607     unsigned Reg = TLI.getExceptionSelectorRegister();
 608     EVT SrcVT = TLI.getPointerTy();
 609     const TargetRegisterClass *RC = TLI.getRegClassFor(SrcVT);
 610     unsigned ResultReg = createResultReg(RC);
 611     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
 612             ResultReg).addReg(Reg);
 613
 614     bool ResultRegIsKill = hasTrivialKill(Call);
 615
 616     // Cast the register to the type of the selector.
 617     if (SrcVT.bitsGT(MVT::i32))
 618       ResultReg = FastEmit_r(SrcVT.getSimpleVT(), MVT::i32, ISD::TRUNCATE,
 619                              ResultReg, ResultRegIsKill);
 620     else if (SrcVT.bitsLT(MVT::i32))
 621       ResultReg = FastEmit_r(SrcVT.getSimpleVT(), MVT::i32,
 622                              ISD::SIGN_EXTEND, ResultReg, ResultRegIsKill);
 623     if (ResultReg == 0)
 624       // Unhandled operand. Halt "fast" selection and bail.
 625       return false;
 626
 627     UpdateValueMap(Call, ResultReg);
 628
 629     return true;
 630   }
 631   case Intrinsic::objectsize: {
 632     ConstantInt *CI = cast<ConstantInt>(Call->getArgOperand(1));
 633     unsigned long long Res = CI->isZero() ? -1ULL : 0;
 634     Constant *ResCI = ConstantInt::get(Call->getType(), Res);
 635     unsigned ResultReg = getRegForValue(ResCI);
 636     if (ResultReg == 0)
 637       return false;
 638     UpdateValueMap(Call, ResultReg);
 639     return true;
 640   }
 641   }
 642
 643   // An arbitrary call. Bail.
 644   return false;
 645 }
 646
 647 bool FastISel::SelectCast(const User *I, unsigned Opcode) {
 648   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 649   EVT DstVT = TLI.getValueType(I->getType());
 650
 651   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 652       DstVT == MVT::Other || !DstVT.isSimple())
 653     // Unhandled type. Halt "fast" selection and bail.
 654     return false;
 655
 656   // Check if the destination type is legal.
 657   if (!TLI.isTypeLegal(DstVT))
 658     return false;
 659
 660   // Check if the source operand is legal.
 661   if (!TLI.isTypeLegal(SrcVT))
 662     return false;
 663
 664   unsigned InputReg = getRegForValue(I->getOperand(0));
 665   if (!InputReg)
 666     // Unhandled operand.  Halt "fast" selection and bail.
 667     return false;
 668
 669   bool InputRegIsKill = hasTrivialKill(I->getOperand(0));
 670
 671   unsigned ResultReg = FastEmit_r(SrcVT.getSimpleVT(),
 672                                   DstVT.getSimpleVT(),
 673                                   Opcode,
 674                                   InputReg, InputRegIsKill);
 675   if (!ResultReg)
 676     return false;
 677
 678   UpdateValueMap(I, ResultReg);
 679   return true;
 680 }
 681
 682 bool FastISel::SelectBitCast(const User *I) {
 683   // If the bitcast doesn't change the type, just use the operand value.
 684   if (I->getType() == I->getOperand(0)->getType()) {
 685     unsigned Reg = getRegForValue(I->getOperand(0));
 686     if (Reg == 0)
 687       return false;
 688     UpdateValueMap(I, Reg);
 689     return true;
 690   }
 691
 692   // Bitcasts of other values become reg-reg copies or BITCAST operators.
 693   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 694   EVT DstVT = TLI.getValueType(I->getType());
 695
 696   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 697       DstVT == MVT::Other || !DstVT.isSimple() ||
 698       !TLI.isTypeLegal(SrcVT) || !TLI.isTypeLegal(DstVT))
 699     // Unhandled type. Halt "fast" selection and bail.
 700     return false;
 701
 702   unsigned Op0 = getRegForValue(I->getOperand(0));
 703   if (Op0 == 0)
 704     // Unhandled operand. Halt "fast" selection and bail.
 705     return false;
 706
 707   bool Op0IsKill = hasTrivialKill(I->getOperand(0));
 708
 709   // First, try to perform the bitcast by inserting a reg-reg copy.
 710   unsigned ResultReg = 0;
 711   if (SrcVT.getSimpleVT() == DstVT.getSimpleVT()) {
 712     TargetRegisterClass* SrcClass = TLI.getRegClassFor(SrcVT);
 713     TargetRegisterClass* DstClass = TLI.getRegClassFor(DstVT);
 714     // Don't attempt a cross-class copy. It will likely fail.
 715     if (SrcClass == DstClass) {
 716       ResultReg = createResultReg(DstClass);
 717       BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
 718               ResultReg).addReg(Op0);
 719     }
 720   }
 721
 722   // If the reg-reg copy failed, select a BITCAST opcode.
 723   if (!ResultReg)
 724     ResultReg = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(),
 725                            ISD::BITCAST, Op0, Op0IsKill);
 726
 727   if (!ResultReg)
 728     return false;
 729
 730   UpdateValueMap(I, ResultReg);
 731   return true;
 732 }
 733
 734 bool
 735 FastISel::SelectInstruction(const Instruction *I) {
 736   // Just before the terminator instruction, insert instructions to
 737   // feed PHI nodes in successor blocks.
 738   if (isa<TerminatorInst>(I))
 739     if (!HandlePHINodesInSuccessorBlocks(I->getParent()))
 740       return false;
 741
 742   DL = I->getDebugLoc();
 743
 744   // First, try doing target-independent selection.
 745   if (SelectOperator(I, I->getOpcode())) {
 746     DL = DebugLoc();
 747     return true;
 748   }
 749
 750   // Next, try calling the target to attempt to handle the instruction.
 751   if (TargetSelectInstruction(I)) {
 752     DL = DebugLoc();
 753     return true;
 754   }
 755
 756   DL = DebugLoc();
 757   return false;
 758 }
 759
 760 /// FastEmitBranch - Emit an unconditional branch to the given block,
 761 /// unless it is the immediate (fall-through) successor, and update
 762 /// the CFG.
 763 void
 764 FastISel::FastEmitBranch(MachineBasicBlock *MSucc, DebugLoc DL) {
 765   if (FuncInfo.MBB->isLayoutSuccessor(MSucc)) {
 766     // The unconditional fall-through case, which needs no instructions.
 767   } else {
 768     // The unconditional branch case.
 769     TII.InsertBranch(*FuncInfo.MBB, MSucc, NULL,
 770                      SmallVector<MachineOperand, 0>(), DL);
 771   }
 772   FuncInfo.MBB->addSuccessor(MSucc);
 773 }
 774
 775 /// SelectFNeg - Emit an FNeg operation.
 776 ///
 777 bool
 778 FastISel::SelectFNeg(const User *I) {
 779   unsigned OpReg = getRegForValue(BinaryOperator::getFNegArgument(I));
 780   if (OpReg == 0) return false;
 781
 782   bool OpRegIsKill = hasTrivialKill(I);
 783
 784   // If the target has ISD::FNEG, use it.
 785   EVT VT = TLI.getValueType(I->getType());
 786   unsigned ResultReg = FastEmit_r(VT.getSimpleVT(), VT.getSimpleVT(),
 787                                   ISD::FNEG, OpReg, OpRegIsKill);
 788   if (ResultReg != 0) {
 789     UpdateValueMap(I, ResultReg);
 790     return true;
 791   }
 792
 793   // Bitcast the value to integer, twiddle the sign bit with xor,
 794   // and then bitcast it back to floating-point.
 795   if (VT.getSizeInBits() > 64) return false;
 796   EVT IntVT = EVT::getIntegerVT(I->getContext(), VT.getSizeInBits());
 797   if (!TLI.isTypeLegal(IntVT))
 798     return false;
 799
 800   unsigned IntReg = FastEmit_r(VT.getSimpleVT(), IntVT.getSimpleVT(),
 801                                ISD::BITCAST, OpReg, OpRegIsKill);
 802   if (IntReg == 0)
 803     return false;
 804
 805   unsigned IntResultReg = FastEmit_ri_(IntVT.getSimpleVT(), ISD::XOR,
 806                                        IntReg, /*Kill=*/true,
 807                                        UINT64_C(1) << (VT.getSizeInBits()-1),
 808                                        IntVT.getSimpleVT());
 809   if (IntResultReg == 0)
 810     return false;
 811
 812   ResultReg = FastEmit_r(IntVT.getSimpleVT(), VT.getSimpleVT(),
 813                          ISD::BITCAST, IntResultReg, /*Kill=*/true);
 814   if (ResultReg == 0)
 815     return false;
 816
 817   UpdateValueMap(I, ResultReg);
 818   return true;
 819 }
 820
 821 bool
 822 FastISel::SelectExtractValue(const User *U) {
 823   const ExtractValueInst *EVI = dyn_cast<ExtractValueInst>(U);
 824   if (!EVI)
 825     return false;
 826
 827   // Make sure we only try to handle extracts with a legal result.  But also
 828   // allow i1 because it's easy.
 829   EVT RealVT = TLI.getValueType(EVI->getType(), /*AllowUnknown=*/true);
 830   if (!RealVT.isSimple())
 831     return false;
 832   MVT VT = RealVT.getSimpleVT();
 833   if (!TLI.isTypeLegal(VT) && VT != MVT::i1)
 834     return false;
 835
 836   const Value *Op0 = EVI->getOperand(0);
 837   const Type *AggTy = Op0->getType();
 838
 839   // Get the base result register.
 840   unsigned ResultReg;
 841   DenseMap<const Value *, unsigned>::iterator I = FuncInfo.ValueMap.find(Op0);
 842   if (I != FuncInfo.ValueMap.end())
 843     ResultReg = I->second;
 844   else if (isa<Instruction>(Op0))
 845     ResultReg = FuncInfo.InitializeRegForValue(Op0);
 846   else
 847     return false; // fast-isel can't handle aggregate constants at the moment
 848
 849   // Get the actual result register, which is an offset from the base register.
 850   unsigned VTIndex = ComputeLinearIndex(AggTy, EVI->idx_begin(), EVI->idx_end());
 851
 852   SmallVector<EVT, 4> AggValueVTs;
 853   ComputeValueVTs(TLI, AggTy, AggValueVTs);
 854
 855   for (unsigned i = 0; i < VTIndex; i++)
 856     ResultReg += TLI.getNumRegisters(FuncInfo.Fn->getContext(), AggValueVTs[i]);
 857
 858   UpdateValueMap(EVI, ResultReg);
 859   return true;
 860 }
 861
 862 bool
 863 FastISel::SelectOperator(const User *I, unsigned Opcode) {
 864   switch (Opcode) {
 865   case Instruction::Add:
 866     return SelectBinaryOp(I, ISD::ADD);
 867   case Instruction::FAdd:
 868     return SelectBinaryOp(I, ISD::FADD);
 869   case Instruction::Sub:
 870     return SelectBinaryOp(I, ISD::SUB);
 871   case Instruction::FSub:
 872     // FNeg is currently represented in LLVM IR as a special case of FSub.
 873     if (BinaryOperator::isFNeg(I))
 874       return SelectFNeg(I);
 875     return SelectBinaryOp(I, ISD::FSUB);
 876   case Instruction::Mul:
 877     return SelectBinaryOp(I, ISD::MUL);
 878   case Instruction::FMul:
 879     return SelectBinaryOp(I, ISD::FMUL);
 880   case Instruction::SDiv:
 881     return SelectBinaryOp(I, ISD::SDIV);
 882   case Instruction::UDiv:
 883     return SelectBinaryOp(I, ISD::UDIV);
 884   case Instruction::FDiv:
 885     return SelectBinaryOp(I, ISD::FDIV);
 886   case Instruction::SRem:
 887     return SelectBinaryOp(I, ISD::SREM);
 888   case Instruction::URem:
 889     return SelectBinaryOp(I, ISD::UREM);
 890   case Instruction::FRem:
 891     return SelectBinaryOp(I, ISD::FREM);
 892   case Instruction::Shl:
 893     return SelectBinaryOp(I, ISD::SHL);
 894   case Instruction::LShr:
 895     return SelectBinaryOp(I, ISD::SRL);
 896   case Instruction::AShr:
 897     return SelectBinaryOp(I, ISD::SRA);
 898   case Instruction::And:
 899     return SelectBinaryOp(I, ISD::AND);
 900   case Instruction::Or:
 901     return SelectBinaryOp(I, ISD::OR);
 902   case Instruction::Xor:
 903     return SelectBinaryOp(I, ISD::XOR);
 904
 905   case Instruction::GetElementPtr:
 906     return SelectGetElementPtr(I);
 907
 908   case Instruction::Br: {
 909     const BranchInst *BI = cast<BranchInst>(I);
 910
 911     if (BI->isUnconditional()) {
 912       const BasicBlock *LLVMSucc = BI->getSuccessor(0);
 913       MachineBasicBlock *MSucc = FuncInfo.MBBMap[LLVMSucc];
 914       FastEmitBranch(MSucc, BI->getDebugLoc());
 915       return true;
 916     }
 917
 918     // Conditional branches are not handed yet.
 919     // Halt "fast" selection and bail.
 920     return false;
 921   }
 922
 923   case Instruction::Unreachable:
 924     // Nothing to emit.
 925     return true;
 926
 927   case Instruction::Alloca:
 928     // FunctionLowering has the static-sized case covered.
 929     if (FuncInfo.StaticAllocaMap.count(cast<AllocaInst>(I)))
 930       return true;
 931
 932     // Dynamic-sized alloca is not handled yet.
 933     return false;
 934
 935   case Instruction::Call:
 936     return SelectCall(I);
 937
 938   case Instruction::BitCast:
 939     return SelectBitCast(I);
 940
 941   case Instruction::FPToSI:
 942     return SelectCast(I, ISD::FP_TO_SINT);
 943   case Instruction::ZExt:
 944     return SelectCast(I, ISD::ZERO_EXTEND);
 945   case Instruction::SExt:
 946     return SelectCast(I, ISD::SIGN_EXTEND);
 947   case Instruction::Trunc:
 948     return SelectCast(I, ISD::TRUNCATE);
 949   case Instruction::SIToFP:
 950     return SelectCast(I, ISD::SINT_TO_FP);
 951
 952   case Instruction::IntToPtr: // Deliberate fall-through.
 953   case Instruction::PtrToInt: {
 954     EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 955     EVT DstVT = TLI.getValueType(I->getType());
 956     if (DstVT.bitsGT(SrcVT))
 957       return SelectCast(I, ISD::ZERO_EXTEND);
 958     if (DstVT.bitsLT(SrcVT))
 959       return SelectCast(I, ISD::TRUNCATE);
 960     unsigned Reg = getRegForValue(I->getOperand(0));
 961     if (Reg == 0) return false;
 962     UpdateValueMap(I, Reg);
 963     return true;
 964   }
 965
 966   case Instruction::ExtractValue:
 967     return SelectExtractValue(I);
 968
 969   case Instruction::PHI:
 970     llvm_unreachable("FastISel shouldn't visit PHI nodes!");
 971
 972   default:
 973     // Unhandled instruction. Halt "fast" selection and bail.
 974     return false;
 975   }
 976 }
 977
 978 FastISel::FastISel(FunctionLoweringInfo &funcInfo)
 979   : FuncInfo(funcInfo),
 980     MRI(FuncInfo.MF->getRegInfo()),
 981     MFI(*FuncInfo.MF->getFrameInfo()),
 982     MCP(*FuncInfo.MF->getConstantPool()),
 983     TM(FuncInfo.MF->getTarget()),
 984     TD(*TM.getTargetData()),
 985     TII(*TM.getInstrInfo()),
 986     TLI(*TM.getTargetLowering()),
 987     TRI(*TM.getRegisterInfo()) {
 988 }
 989
 990 FastISel::~FastISel() {}
 991
 992 unsigned FastISel::FastEmit_(MVT, MVT,
 993                              unsigned) {
 994   return 0;
 995 }
 996
 997 unsigned FastISel::FastEmit_r(MVT, MVT,
 998                               unsigned,
 999                               unsigned /*Op0*/, bool /*Op0IsKill*/) {
1000   return 0;
1001 }
1002
1003 unsigned FastISel::FastEmit_rr(MVT, MVT,
1004                                unsigned,
1005                                unsigned /*Op0*/, bool /*Op0IsKill*/,
1006                                unsigned /*Op1*/, bool /*Op1IsKill*/) {
1007   return 0;
1008 }
1009
1010 unsigned FastISel::FastEmit_i(MVT, MVT, unsigned, uint64_t /*Imm*/) {
1011   return 0;
1012 }
1013
1014 unsigned FastISel::FastEmit_f(MVT, MVT,
1015                               unsigned, const ConstantFP * /*FPImm*/) {
1016   return 0;
1017 }
1018
1019 unsigned FastISel::FastEmit_ri(MVT, MVT,
1020                                unsigned,
1021                                unsigned /*Op0*/, bool /*Op0IsKill*/,
1022                                uint64_t /*Imm*/) {
1023   return 0;
1024 }
1025
1026 unsigned FastISel::FastEmit_rf(MVT, MVT,
1027                                unsigned,
1028                                unsigned /*Op0*/, bool /*Op0IsKill*/,
1029                                const ConstantFP * /*FPImm*/) {
1030   return 0;
1031 }
1032
1033 unsigned FastISel::FastEmit_rri(MVT, MVT,
1034                                 unsigned,
1035                                 unsigned /*Op0*/, bool /*Op0IsKill*/,
1036                                 unsigned /*Op1*/, bool /*Op1IsKill*/,
1037                                 uint64_t /*Imm*/) {
1038   return 0;
1039 }
1040
1041 /// FastEmit_ri_ - This method is a wrapper of FastEmit_ri. It first tries
1042 /// to emit an instruction with an immediate operand using FastEmit_ri.
1043 /// If that fails, it materializes the immediate into a register and try
1044 /// FastEmit_rr instead.
1045 unsigned FastISel::FastEmit_ri_(MVT VT, unsigned Opcode,
1046                                 unsigned Op0, bool Op0IsKill,
1047                                 uint64_t Imm, MVT ImmType) {
1048   // If this is a multiply by a power of two, emit this as a shift left.
1049   if (Opcode == ISD::MUL && isPowerOf2_64(Imm)) {
1050     Opcode = ISD::SHL;
1051     Imm = Log2_64(Imm);
1052   } else if (Opcode == ISD::UDIV && isPowerOf2_64(Imm)) {
1053     // div x, 8 -> srl x, 3
1054     Opcode = ISD::SRL;
1055     Imm = Log2_64(Imm);
1056   }
1057
1058   // Horrible hack (to be removed), check to make sure shift amounts are
1059   // in-range.
1060   if ((Opcode == ISD::SHL || Opcode == ISD::SRA || Opcode == ISD::SRL) &&
1061       Imm >= VT.getSizeInBits())
1062     return 0;
1063
1064   // First check if immediate type is legal. If not, we can't use the ri form.
1065   unsigned ResultReg = FastEmit_ri(VT, VT, Opcode, Op0, Op0IsKill, Imm);
1066   if (ResultReg != 0)
1067     return ResultReg;
1068   unsigned MaterialReg = FastEmit_i(ImmType, ImmType, ISD::Constant, Imm);
1069   if (MaterialReg == 0) {
1070     // This is a bit ugly/slow, but failing here means falling out of
1071     // fast-isel, which would be very slow.
1072     const IntegerType *ITy = IntegerType::get(FuncInfo.Fn->getContext(),
1073                                               VT.getSizeInBits());
1074     MaterialReg = getRegForValue(ConstantInt::get(ITy, Imm));
1075   }
1076   return FastEmit_rr(VT, VT, Opcode,
1077                      Op0, Op0IsKill,
1078                      MaterialReg, /*Kill=*/true);
1079 }
1080
1081 unsigned FastISel::createResultReg(const TargetRegisterClass* RC) {
1082   return MRI.createVirtualRegister(RC);
1083 }
1084
1085 unsigned FastISel::FastEmitInst_(unsigned MachineInstOpcode,
1086                                  const TargetRegisterClass* RC) {
1087   unsigned ResultReg = createResultReg(RC);
1088   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1089
1090   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg);
1091   return ResultReg;
1092 }
1093
1094 unsigned FastISel::FastEmitInst_r(unsigned MachineInstOpcode,
1095                                   const TargetRegisterClass *RC,
1096                                   unsigned Op0, bool Op0IsKill) {
1097   unsigned ResultReg = createResultReg(RC);
1098   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1099
1100   if (II.getNumDefs() >= 1)
1101     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1102       .addReg(Op0, Op0IsKill * RegState::Kill);
1103   else {
1104     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1105       .addReg(Op0, Op0IsKill * RegState::Kill);
1106     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1107             ResultReg).addReg(II.ImplicitDefs[0]);
1108   }
1109
1110   return ResultReg;
1111 }
1112
1113 unsigned FastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
1114                                    const TargetRegisterClass *RC,
1115                                    unsigned Op0, bool Op0IsKill,
1116                                    unsigned Op1, bool Op1IsKill) {
1117   unsigned ResultReg = createResultReg(RC);
1118   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1119
1120   if (II.getNumDefs() >= 1)
1121     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1122       .addReg(Op0, Op0IsKill * RegState::Kill)
1123       .addReg(Op1, Op1IsKill * RegState::Kill);
1124   else {
1125     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1126       .addReg(Op0, Op0IsKill * RegState::Kill)
1127       .addReg(Op1, Op1IsKill * RegState::Kill);
1128     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1129             ResultReg).addReg(II.ImplicitDefs[0]);
1130   }
1131   return ResultReg;
1132 }
1133
1134 unsigned FastISel::FastEmitInst_rrr(unsigned MachineInstOpcode,
1135                                    const TargetRegisterClass *RC,
1136                                    unsigned Op0, bool Op0IsKill,
1137                                    unsigned Op1, bool Op1IsKill,
1138                                    unsigned Op2, bool Op2IsKill) {
1139   unsigned ResultReg = createResultReg(RC);
1140   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1141
1142   if (II.getNumDefs() >= 1)
1143     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1144       .addReg(Op0, Op0IsKill * RegState::Kill)
1145       .addReg(Op1, Op1IsKill * RegState::Kill)
1146       .addReg(Op2, Op2IsKill * RegState::Kill);
1147   else {
1148     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1149       .addReg(Op0, Op0IsKill * RegState::Kill)
1150       .addReg(Op1, Op1IsKill * RegState::Kill)
1151       .addReg(Op2, Op2IsKill * RegState::Kill);
1152     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1153             ResultReg).addReg(II.ImplicitDefs[0]);
1154   }
1155   return ResultReg;
1156 }
1157
1158 unsigned FastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
1159                                    const TargetRegisterClass *RC,
1160                                    unsigned Op0, bool Op0IsKill,
1161                                    uint64_t Imm) {
1162   unsigned ResultReg = createResultReg(RC);
1163   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1164
1165   if (II.getNumDefs() >= 1)
1166     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1167       .addReg(Op0, Op0IsKill * RegState::Kill)
1168       .addImm(Imm);
1169   else {
1170     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1171       .addReg(Op0, Op0IsKill * RegState::Kill)
1172       .addImm(Imm);
1173     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1174             ResultReg).addReg(II.ImplicitDefs[0]);
1175   }
1176   return ResultReg;
1177 }
1178
1179 unsigned FastISel::FastEmitInst_rii(unsigned MachineInstOpcode,
1180                                    const TargetRegisterClass *RC,
1181                                    unsigned Op0, bool Op0IsKill,
1182                                    uint64_t Imm1, uint64_t Imm2) {
1183   unsigned ResultReg = createResultReg(RC);
1184   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1185
1186   if (II.getNumDefs() >= 1)
1187     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1188       .addReg(Op0, Op0IsKill * RegState::Kill)
1189       .addImm(Imm1)
1190       .addImm(Imm2);
1191   else {
1192     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1193       .addReg(Op0, Op0IsKill * RegState::Kill)
1194       .addImm(Imm1)
1195       .addImm(Imm2);
1196     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1197             ResultReg).addReg(II.ImplicitDefs[0]);
1198   }
1199   return ResultReg;
1200 }
1201
1202 unsigned FastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
1203                                    const TargetRegisterClass *RC,
1204                                    unsigned Op0, bool Op0IsKill,
1205                                    const ConstantFP *FPImm) {
1206   unsigned ResultReg = createResultReg(RC);
1207   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1208
1209   if (II.getNumDefs() >= 1)
1210     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1211       .addReg(Op0, Op0IsKill * RegState::Kill)
1212       .addFPImm(FPImm);
1213   else {
1214     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1215       .addReg(Op0, Op0IsKill * RegState::Kill)
1216       .addFPImm(FPImm);
1217     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1218             ResultReg).addReg(II.ImplicitDefs[0]);
1219   }
1220   return ResultReg;
1221 }
1222
1223 unsigned FastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
1224                                     const TargetRegisterClass *RC,
1225                                     unsigned Op0, bool Op0IsKill,
1226                                     unsigned Op1, bool Op1IsKill,
1227                                     uint64_t Imm) {
1228   unsigned ResultReg = createResultReg(RC);
1229   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1230
1231   if (II.getNumDefs() >= 1)
1232     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1233       .addReg(Op0, Op0IsKill * RegState::Kill)
1234       .addReg(Op1, Op1IsKill * RegState::Kill)
1235       .addImm(Imm);
1236   else {
1237     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II)
1238       .addReg(Op0, Op0IsKill * RegState::Kill)
1239       .addReg(Op1, Op1IsKill * RegState::Kill)
1240       .addImm(Imm);
1241     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1242             ResultReg).addReg(II.ImplicitDefs[0]);
1243   }
1244   return ResultReg;
1245 }
1246
1247 unsigned FastISel::FastEmitInst_i(unsigned MachineInstOpcode,
1248                                   const TargetRegisterClass *RC,
1249                                   uint64_t Imm) {
1250   unsigned ResultReg = createResultReg(RC);
1251   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1252
1253   if (II.getNumDefs() >= 1)
1254     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg).addImm(Imm);
1255   else {
1256     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II).addImm(Imm);
1257     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1258             ResultReg).addReg(II.ImplicitDefs[0]);
1259   }
1260   return ResultReg;
1261 }
1262
1263 unsigned FastISel::FastEmitInst_ii(unsigned MachineInstOpcode,
1264                                   const TargetRegisterClass *RC,
1265                                   uint64_t Imm1, uint64_t Imm2) {
1266   unsigned ResultReg = createResultReg(RC);
1267   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
1268
1269   if (II.getNumDefs() >= 1)
1270     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II, ResultReg)
1271       .addImm(Imm1).addImm(Imm2);
1272   else {
1273     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, II).addImm(Imm1).addImm(Imm2);
1274     BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt, DL, TII.get(TargetOpcode::COPY),
1275             ResultReg).addReg(II.ImplicitDefs[0]);
1276   }
1277   return ResultReg;
1278 }
1279
1280 unsigned FastISel::FastEmitInst_extractsubreg(MVT RetVT,
1281                                               unsigned Op0, bool Op0IsKill,
1282                                               uint32_t Idx) {
1283   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
1284   assert(TargetRegisterInfo::isVirtualRegister(Op0) &&
1285          "Cannot yet extract from physregs");
1286   BuildMI(*FuncInfo.MBB, FuncInfo.InsertPt,
1287           DL, TII.get(TargetOpcode::COPY), ResultReg)
1288     .addReg(Op0, getKillRegState(Op0IsKill), Idx);
1289   return ResultReg;
1290 }
1291
1292 /// FastEmitZExtFromI1 - Emit MachineInstrs to compute the value of Op
1293 /// with all but the least significant bit set to zero.
1294 unsigned FastISel::FastEmitZExtFromI1(MVT VT, unsigned Op0, bool Op0IsKill) {
1295   return FastEmit_ri(VT, VT, ISD::AND, Op0, Op0IsKill, 1);
1296 }
1297
1298 /// HandlePHINodesInSuccessorBlocks - Handle PHI nodes in successor blocks.
1299 /// Emit code to ensure constants are copied into registers when needed.
1300 /// Remember the virtual registers that need to be added to the Machine PHI
1301 /// nodes as input.  We cannot just directly add them, because expansion
1302 /// might result in multiple MBB's for one BB.  As such, the start of the
1303 /// BB might correspond to a different MBB than the end.
1304 bool FastISel::HandlePHINodesInSuccessorBlocks(const BasicBlock *LLVMBB) {
1305   const TerminatorInst *TI = LLVMBB->getTerminator();
1306
1307   SmallPtrSet<MachineBasicBlock *, 4> SuccsHandled;
1308   unsigned OrigNumPHINodesToUpdate = FuncInfo.PHINodesToUpdate.size();
1309
1310   // Check successor nodes' PHI nodes that expect a constant to be available
1311   // from this block.
1312   for (unsigned succ = 0, e = TI->getNumSuccessors(); succ != e; ++succ) {
1313     const BasicBlock *SuccBB = TI->getSuccessor(succ);
1314     if (!isa<PHINode>(SuccBB->begin())) continue;
1315     MachineBasicBlock *SuccMBB = FuncInfo.MBBMap[SuccBB];
1316
1317     // If this terminator has multiple identical successors (common for
1318     // switches), only handle each succ once.
1319     if (!SuccsHandled.insert(SuccMBB)) continue;
1320
1321     MachineBasicBlock::iterator MBBI = SuccMBB->begin();
1322
1323     // At this point we know that there is a 1-1 correspondence between LLVM PHI
1324     // nodes and Machine PHI nodes, but the incoming operands have not been
1325     // emitted yet.
1326     for (BasicBlock::const_iterator I = SuccBB->begin();
1327          const PHINode *PN = dyn_cast<PHINode>(I); ++I) {
1328
1329       // Ignore dead phi's.
1330       if (PN->use_empty()) continue;
1331
1332       // Only handle legal types. Two interesting things to note here. First,
1333       // by bailing out early, we may leave behind some dead instructions,
1334       // since SelectionDAG's HandlePHINodesInSuccessorBlocks will insert its
1335       // own moves. Second, this check is necessary because FastISel doesn't
1336       // use CreateRegs to create registers, so it always creates
1337       // exactly one register for each non-void instruction.
1338       EVT VT = TLI.getValueType(PN->getType(), /*AllowUnknown=*/true);
1339       if (VT == MVT::Other || !TLI.isTypeLegal(VT)) {
1340         // Promote MVT::i1.
1341         if (VT == MVT::i1)
1342           VT = TLI.getTypeToTransformTo(LLVMBB->getContext(), VT);
1343         else {
1344           FuncInfo.PHINodesToUpdate.resize(OrigNumPHINodesToUpdate);
1345           return false;
1346         }
1347       }
1348
1349       const Value *PHIOp = PN->getIncomingValueForBlock(LLVMBB);
1350
1351       // Set the DebugLoc for the copy. Prefer the location of the operand
1352       // if there is one; use the location of the PHI otherwise.
1353       DL = PN->getDebugLoc();
1354       if (const Instruction *Inst = dyn_cast<Instruction>(PHIOp))
1355         DL = Inst->getDebugLoc();
1356
1357       unsigned Reg = getRegForValue(PHIOp);
1358       if (Reg == 0) {
1359         FuncInfo.PHINodesToUpdate.resize(OrigNumPHINodesToUpdate);
1360         return false;
1361       }
1362       FuncInfo.PHINodesToUpdate.push_back(std::make_pair(MBBI++, Reg));
1363       DL = DebugLoc();
1364     }
1365   }
1366
1367   return true;
1368 }