lib/CodeGen/SelectionDAG/FastISel.cpp

   1 ///===-- FastISel.cpp - Implementation of the FastISel class --------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the implementation of the FastISel class.
  11 //
  12 // "Fast" instruction selection is designed to emit very poor code quickly.
  13 // Also, it is not designed to be able to do much lowering, so most illegal
  14 // types (e.g. i64 on 32-bit targets) and operations are not supported.  It is
  15 // also not intended to be able to do much optimization, except in a few cases
  16 // where doing optimizations reduces overall compile time.  For example, folding
  17 // constants into immediate fields is often done, because it's cheap and it
  18 // reduces the number of instructions later phases have to examine.
  19 //
  20 // "Fast" instruction selection is able to fail gracefully and transfer
  21 // control to the SelectionDAG selector for operations that it doesn't
  22 // support.  In many cases, this allows us to avoid duplicating a lot of
  23 // the complicated lowering logic that SelectionDAG currently has.
  24 //
  25 // The intended use for "fast" instruction selection is "-O0" mode
  26 // compilation, where the quality of the generated code is irrelevant when
  27 // weighed against the speed at which the code can be generated.  Also,
  28 // at -O0, the LLVM optimizers are not running, and this makes the
  29 // compile time of codegen a much higher portion of the overall compile
  30 // time.  Despite its limitations, "fast" instruction selection is able to
  31 // handle enough code on its own to provide noticeable overall speedups
  32 // in -O0 compiles.
  33 //
  34 // Basic operations are supported in a target-independent way, by reading
  35 // the same instruction descriptions that the SelectionDAG selector reads,
  36 // and identifying simple arithmetic operations that can be directly selected
  37 // from simple operators.  More complicated operations currently require
  38 // target-specific code.
  39 //
  40 //===----------------------------------------------------------------------===//
  41
  42 #include "llvm/Function.h"
  43 #include "llvm/GlobalVariable.h"
  44 #include "llvm/Instructions.h"
  45 #include "llvm/IntrinsicInst.h"
  46 #include "llvm/CodeGen/FastISel.h"
  47 #include "llvm/CodeGen/MachineInstrBuilder.h"
  48 #include "llvm/CodeGen/MachineModuleInfo.h"
  49 #include "llvm/CodeGen/MachineRegisterInfo.h"
  50 #include "llvm/CodeGen/DwarfWriter.h"
  51 #include "llvm/Analysis/DebugInfo.h"
  52 #include "llvm/Target/TargetData.h"
  53 #include "llvm/Target/TargetInstrInfo.h"
  54 #include "llvm/Target/TargetLowering.h"
  55 #include "llvm/Target/TargetMachine.h"
  56 #include "FunctionLoweringInfo.h"
  57 using namespace llvm;
  58
  59 unsigned FastISel::getRegForValue(Value *V) {
  60   EVT RealVT = TLI.getValueType(V->getType(), /*AllowUnknown=*/true);
  61   // Don't handle non-simple values in FastISel.
  62   if (!RealVT.isSimple())
  63     return 0;
  64
  65   // Ignore illegal types. We must do this before looking up the value
  66   // in ValueMap because Arguments are given virtual registers regardless
  67   // of whether FastISel can handle them.
  68   MVT VT = RealVT.getSimpleVT();
  69   if (!TLI.isTypeLegal(VT)) {
  70     // Promote MVT::i1 to a legal type though, because it's common and easy.
  71     if (VT == MVT::i1)
  72       VT = TLI.getTypeToTransformTo(V->getContext(), VT).getSimpleVT();
  73     else
  74       return 0;
  75   }
  76
  77   // Look up the value to see if we already have a register for it. We
  78   // cache values defined by Instructions across blocks, and other values
  79   // only locally. This is because Instructions already have the SSA
  80   // def-dominates-use requirement enforced.
  81   if (ValueMap.count(V))
  82     return ValueMap[V];
  83   unsigned Reg = LocalValueMap[V];
  84   if (Reg != 0)
  85     return Reg;
  86
  87   if (ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
  88     if (CI->getValue().getActiveBits() <= 64)
  89       Reg = FastEmit_i(VT, VT, ISD::Constant, CI->getZExtValue());
  90   } else if (isa<AllocaInst>(V)) {
  91     Reg = TargetMaterializeAlloca(cast<AllocaInst>(V));
  92   } else if (isa<ConstantPointerNull>(V)) {
  93     // Translate this as an integer zero so that it can be
  94     // local-CSE'd with actual integer zeros.
  95     Reg =
  96       getRegForValue(Constant::getNullValue(TD.getIntPtrType(V->getContext())));
  97   } else if (ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
  98     Reg = FastEmit_f(VT, VT, ISD::ConstantFP, CF);
  99
 100     if (!Reg) {
 101       const APFloat &Flt = CF->getValueAPF();
 102       EVT IntVT = TLI.getPointerTy();
 103
 104       uint64_t x[2];
 105       uint32_t IntBitWidth = IntVT.getSizeInBits();
 106       bool isExact;
 107       (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 108                                 APFloat::rmTowardZero, &isExact);
 109       if (isExact) {
 110         APInt IntVal(IntBitWidth, 2, x);
 111
 112         unsigned IntegerReg =
 113           getRegForValue(ConstantInt::get(V->getContext(), IntVal));
 114         if (IntegerReg != 0)
 115           Reg = FastEmit_r(IntVT.getSimpleVT(), VT, ISD::SINT_TO_FP, IntegerReg);
 116       }
 117     }
 118   } else if (ConstantExpr *CE = dyn_cast<ConstantExpr>(V)) {
 119     if (!SelectOperator(CE, CE->getOpcode())) return 0;
 120     Reg = LocalValueMap[CE];
 121   } else if (isa<UndefValue>(V)) {
 122     Reg = createResultReg(TLI.getRegClassFor(VT));
 123     BuildMI(MBB, DL, TII.get(TargetOpcode::IMPLICIT_DEF), Reg);
 124   }
 125
 126   // If target-independent code couldn't handle the value, give target-specific
 127   // code a try.
 128   if (!Reg && isa<Constant>(V))
 129     Reg = TargetMaterializeConstant(cast<Constant>(V));
 130
 131   // Don't cache constant materializations in the general ValueMap.
 132   // To do so would require tracking what uses they dominate.
 133   if (Reg != 0)
 134     LocalValueMap[V] = Reg;
 135   return Reg;
 136 }
 137
 138 unsigned FastISel::lookUpRegForValue(Value *V) {
 139   // Look up the value to see if we already have a register for it. We
 140   // cache values defined by Instructions across blocks, and other values
 141   // only locally. This is because Instructions already have the SSA
 142   // def-dominatess-use requirement enforced.
 143   if (ValueMap.count(V))
 144     return ValueMap[V];
 145   return LocalValueMap[V];
 146 }
 147
 148 /// UpdateValueMap - Update the value map to include the new mapping for this
 149 /// instruction, or insert an extra copy to get the result in a previous
 150 /// determined register.
 151 /// NOTE: This is only necessary because we might select a block that uses
 152 /// a value before we select the block that defines the value.  It might be
 153 /// possible to fix this by selecting blocks in reverse postorder.
 154 unsigned FastISel::UpdateValueMap(Value* I, unsigned Reg) {
 155   if (!isa<Instruction>(I)) {
 156     LocalValueMap[I] = Reg;
 157     return Reg;
 158   }
 159
 160   unsigned &AssignedReg = ValueMap[I];
 161   if (AssignedReg == 0)
 162     AssignedReg = Reg;
 163   else if (Reg != AssignedReg) {
 164     const TargetRegisterClass *RegClass = MRI.getRegClass(Reg);
 165     TII.copyRegToReg(*MBB, MBB->end(), AssignedReg,
 166                      Reg, RegClass, RegClass);
 167   }
 168   return AssignedReg;
 169 }
 170
 171 unsigned FastISel::getRegForGEPIndex(Value *Idx) {
 172   unsigned IdxN = getRegForValue(Idx);
 173   if (IdxN == 0)
 174     // Unhandled operand. Halt "fast" selection and bail.
 175     return 0;
 176
 177   // If the index is smaller or larger than intptr_t, truncate or extend it.
 178   MVT PtrVT = TLI.getPointerTy();
 179   EVT IdxVT = EVT::getEVT(Idx->getType(), /*HandleUnknown=*/false);
 180   if (IdxVT.bitsLT(PtrVT))
 181     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT, ISD::SIGN_EXTEND, IdxN);
 182   else if (IdxVT.bitsGT(PtrVT))
 183     IdxN = FastEmit_r(IdxVT.getSimpleVT(), PtrVT, ISD::TRUNCATE, IdxN);
 184   return IdxN;
 185 }
 186
 187 /// SelectBinaryOp - Select and emit code for a binary operator instruction,
 188 /// which has an opcode which directly corresponds to the given ISD opcode.
 189 ///
 190 bool FastISel::SelectBinaryOp(User *I, unsigned ISDOpcode) {
 191   EVT VT = EVT::getEVT(I->getType(), /*HandleUnknown=*/true);
 192   if (VT == MVT::Other || !VT.isSimple())
 193     // Unhandled type. Halt "fast" selection and bail.
 194     return false;
 195
 196   // We only handle legal types. For example, on x86-32 the instruction
 197   // selector contains all of the 64-bit instructions from x86-64,
 198   // under the assumption that i64 won't be used if the target doesn't
 199   // support it.
 200   if (!TLI.isTypeLegal(VT)) {
 201     // MVT::i1 is special. Allow AND, OR, or XOR because they
 202     // don't require additional zeroing, which makes them easy.
 203     if (VT == MVT::i1 &&
 204         (ISDOpcode == ISD::AND || ISDOpcode == ISD::OR ||
 205          ISDOpcode == ISD::XOR))
 206       VT = TLI.getTypeToTransformTo(I->getContext(), VT);
 207     else
 208       return false;
 209   }
 210
 211   unsigned Op0 = getRegForValue(I->getOperand(0));
 212   if (Op0 == 0)
 213     // Unhandled operand. Halt "fast" selection and bail.
 214     return false;
 215
 216   // Check if the second operand is a constant and handle it appropriately.
 217   if (ConstantInt *CI = dyn_cast<ConstantInt>(I->getOperand(1))) {
 218     unsigned ResultReg = FastEmit_ri(VT.getSimpleVT(), VT.getSimpleVT(),
 219                                      ISDOpcode, Op0, CI->getZExtValue());
 220     if (ResultReg != 0) {
 221       // We successfully emitted code for the given LLVM Instruction.
 222       UpdateValueMap(I, ResultReg);
 223       return true;
 224     }
 225   }
 226
 227   // Check if the second operand is a constant float.
 228   if (ConstantFP *CF = dyn_cast<ConstantFP>(I->getOperand(1))) {
 229     unsigned ResultReg = FastEmit_rf(VT.getSimpleVT(), VT.getSimpleVT(),
 230                                      ISDOpcode, Op0, CF);
 231     if (ResultReg != 0) {
 232       // We successfully emitted code for the given LLVM Instruction.
 233       UpdateValueMap(I, ResultReg);
 234       return true;
 235     }
 236   }
 237
 238   unsigned Op1 = getRegForValue(I->getOperand(1));
 239   if (Op1 == 0)
 240     // Unhandled operand. Halt "fast" selection and bail.
 241     return false;
 242
 243   // Now we have both operands in registers. Emit the instruction.
 244   unsigned ResultReg = FastEmit_rr(VT.getSimpleVT(), VT.getSimpleVT(),
 245                                    ISDOpcode, Op0, Op1);
 246   if (ResultReg == 0)
 247     // Target-specific code wasn't able to find a machine opcode for
 248     // the given ISD opcode and type. Halt "fast" selection and bail.
 249     return false;
 250
 251   // We successfully emitted code for the given LLVM Instruction.
 252   UpdateValueMap(I, ResultReg);
 253   return true;
 254 }
 255
 256 bool FastISel::SelectGetElementPtr(User *I) {
 257   unsigned N = getRegForValue(I->getOperand(0));
 258   if (N == 0)
 259     // Unhandled operand. Halt "fast" selection and bail.
 260     return false;
 261
 262   const Type *Ty = I->getOperand(0)->getType();
 263   MVT VT = TLI.getPointerTy();
 264   for (GetElementPtrInst::op_iterator OI = I->op_begin()+1, E = I->op_end();
 265        OI != E; ++OI) {
 266     Value *Idx = *OI;
 267     if (const StructType *StTy = dyn_cast<StructType>(Ty)) {
 268       unsigned Field = cast<ConstantInt>(Idx)->getZExtValue();
 269       if (Field) {
 270         // N = N + Offset
 271         uint64_t Offs = TD.getStructLayout(StTy)->getElementOffset(Field);
 272         // FIXME: This can be optimized by combining the add with a
 273         // subsequent one.
 274         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 275         if (N == 0)
 276           // Unhandled operand. Halt "fast" selection and bail.
 277           return false;
 278       }
 279       Ty = StTy->getElementType(Field);
 280     } else {
 281       Ty = cast<SequentialType>(Ty)->getElementType();
 282
 283       // If this is a constant subscript, handle it quickly.
 284       if (ConstantInt *CI = dyn_cast<ConstantInt>(Idx)) {
 285         if (CI->getZExtValue() == 0) continue;
 286         uint64_t Offs =
 287           TD.getTypeAllocSize(Ty)*cast<ConstantInt>(CI)->getSExtValue();
 288         N = FastEmit_ri_(VT, ISD::ADD, N, Offs, VT);
 289         if (N == 0)
 290           // Unhandled operand. Halt "fast" selection and bail.
 291           return false;
 292         continue;
 293       }
 294
 295       // N = N + Idx * ElementSize;
 296       uint64_t ElementSize = TD.getTypeAllocSize(Ty);
 297       unsigned IdxN = getRegForGEPIndex(Idx);
 298       if (IdxN == 0)
 299         // Unhandled operand. Halt "fast" selection and bail.
 300         return false;
 301
 302       if (ElementSize != 1) {
 303         IdxN = FastEmit_ri_(VT, ISD::MUL, IdxN, ElementSize, VT);
 304         if (IdxN == 0)
 305           // Unhandled operand. Halt "fast" selection and bail.
 306           return false;
 307       }
 308       N = FastEmit_rr(VT, VT, ISD::ADD, N, IdxN);
 309       if (N == 0)
 310         // Unhandled operand. Halt "fast" selection and bail.
 311         return false;
 312     }
 313   }
 314
 315   // We successfully emitted code for the given LLVM Instruction.
 316   UpdateValueMap(I, N);
 317   return true;
 318 }
 319
 320 bool FastISel::SelectCall(User *I) {
 321   Function *F = cast<CallInst>(I)->getCalledFunction();
 322   if (!F) return false;
 323
 324   unsigned IID = F->getIntrinsicID();
 325   switch (IID) {
 326   default: break;
 327   case Intrinsic::dbg_declare: {
 328     DbgDeclareInst *DI = cast<DbgDeclareInst>(I);
 329     if (!DIDescriptor::ValidDebugInfo(DI->getVariable(), CodeGenOpt::None)||!DW
 330         || !DW->ShouldEmitDwarfDebug())
 331       return true;
 332
 333     Value *Address = DI->getAddress();
 334     if (!Address)
 335       return true;
 336     AllocaInst *AI = dyn_cast<AllocaInst>(Address);
 337     // Don't handle byval struct arguments or VLAs, for example.
 338     if (!AI) break;
 339     DenseMap<const AllocaInst*, int>::iterator SI =
 340       StaticAllocaMap.find(AI);
 341     if (SI == StaticAllocaMap.end()) break; // VLAs.
 342     int FI = SI->second;
 343     if (MMI) {
 344       if (MDNode *Dbg = DI->getMetadata("dbg"))
 345         MMI->setVariableDbgInfo(DI->getVariable(), FI, Dbg);
 346     }
 347     // Building the map above is target independent.  Generating DBG_VALUE
 348     // inline is target dependent; do this now.
 349     (void)TargetSelectInstruction(cast<Instruction>(I));
 350     return true;
 351   }
 352   case Intrinsic::dbg_value: {
 353     // This requires target support, but right now X86 is the only Fast target.
 354     DbgValueInst *DI = cast<DbgValueInst>(I);
 355     const TargetInstrDesc &II = TII.get(TargetOpcode::DBG_VALUE);
 356     Value *V = DI->getValue();
 357     if (!V) {
 358       // Currently the optimizer can produce this; insert an undef to
 359       // help debugging.  Probably the optimizer should not do this.
 360       BuildMI(MBB, DL, II).addReg(0U).addImm(DI->getOffset()).
 361                                      addMetadata(DI->getVariable());
 362     } else if (ConstantInt *CI = dyn_cast<ConstantInt>(V)) {
 363       BuildMI(MBB, DL, II).addImm(CI->getZExtValue()).addImm(DI->getOffset()).
 364                                      addMetadata(DI->getVariable());
 365     } else if (ConstantFP *CF = dyn_cast<ConstantFP>(V)) {
 366       BuildMI(MBB, DL, II).addFPImm(CF).addImm(DI->getOffset()).
 367                                      addMetadata(DI->getVariable());
 368     } else if (unsigned Reg = lookUpRegForValue(V)) {
 369       BuildMI(MBB, DL, II).addReg(Reg, RegState::Debug).addImm(DI->getOffset()).
 370                                      addMetadata(DI->getVariable());
 371     } else {
 372       // We can't yet handle anything else here because it would require
 373       // generating code, thus altering codegen because of debug info.
 374       // Insert an undef so we can see what we dropped.
 375       BuildMI(MBB, DL, II).addReg(0U).addImm(DI->getOffset()).
 376                                      addMetadata(DI->getVariable());
 377     }
 378     return true;
 379   }
 380   case Intrinsic::eh_exception: {
 381     EVT VT = TLI.getValueType(I->getType());
 382     switch (TLI.getOperationAction(ISD::EXCEPTIONADDR, VT)) {
 383     default: break;
 384     case TargetLowering::Expand: {
 385       assert(MBB->isLandingPad() && "Call to eh.exception not in landing pad!");
 386       unsigned Reg = TLI.getExceptionAddressRegister();
 387       const TargetRegisterClass *RC = TLI.getRegClassFor(VT);
 388       unsigned ResultReg = createResultReg(RC);
 389       bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 390                                            Reg, RC, RC);
 391       assert(InsertedCopy && "Can't copy address registers!");
 392       InsertedCopy = InsertedCopy;
 393       UpdateValueMap(I, ResultReg);
 394       return true;
 395     }
 396     }
 397     break;
 398   }
 399   case Intrinsic::eh_selector: {
 400     EVT VT = TLI.getValueType(I->getType());
 401     switch (TLI.getOperationAction(ISD::EHSELECTION, VT)) {
 402     default: break;
 403     case TargetLowering::Expand: {
 404       if (MMI) {
 405         if (MBB->isLandingPad())
 406           AddCatchInfo(*cast<CallInst>(I), MMI, MBB);
 407         else {
 408 #ifndef NDEBUG
 409           CatchInfoLost.insert(cast<CallInst>(I));
 410 #endif
 411           // FIXME: Mark exception selector register as live in.  Hack for PR1508.
 412           unsigned Reg = TLI.getExceptionSelectorRegister();
 413           if (Reg) MBB->addLiveIn(Reg);
 414         }
 415
 416         unsigned Reg = TLI.getExceptionSelectorRegister();
 417         EVT SrcVT = TLI.getPointerTy();
 418         const TargetRegisterClass *RC = TLI.getRegClassFor(SrcVT);
 419         unsigned ResultReg = createResultReg(RC);
 420         bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg, Reg,
 421                                              RC, RC);
 422         assert(InsertedCopy && "Can't copy address registers!");
 423         InsertedCopy = InsertedCopy;
 424
 425         // Cast the register to the type of the selector.
 426         if (SrcVT.bitsGT(MVT::i32))
 427           ResultReg = FastEmit_r(SrcVT.getSimpleVT(), MVT::i32, ISD::TRUNCATE,
 428                                  ResultReg);
 429         else if (SrcVT.bitsLT(MVT::i32))
 430           ResultReg = FastEmit_r(SrcVT.getSimpleVT(), MVT::i32,
 431                                  ISD::SIGN_EXTEND, ResultReg);
 432         if (ResultReg == 0)
 433           // Unhandled operand. Halt "fast" selection and bail.
 434           return false;
 435
 436         UpdateValueMap(I, ResultReg);
 437       } else {
 438         unsigned ResultReg =
 439           getRegForValue(Constant::getNullValue(I->getType()));
 440         UpdateValueMap(I, ResultReg);
 441       }
 442       return true;
 443     }
 444     }
 445     break;
 446   }
 447   }
 448   return false;
 449 }
 450
 451 bool FastISel::SelectCast(User *I, unsigned Opcode) {
 452   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 453   EVT DstVT = TLI.getValueType(I->getType());
 454
 455   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 456       DstVT == MVT::Other || !DstVT.isSimple())
 457     // Unhandled type. Halt "fast" selection and bail.
 458     return false;
 459
 460   // Check if the destination type is legal. Or as a special case,
 461   // it may be i1 if we're doing a truncate because that's
 462   // easy and somewhat common.
 463   if (!TLI.isTypeLegal(DstVT))
 464     if (DstVT != MVT::i1 || Opcode != ISD::TRUNCATE)
 465       // Unhandled type. Halt "fast" selection and bail.
 466       return false;
 467
 468   // Check if the source operand is legal. Or as a special case,
 469   // it may be i1 if we're doing zero-extension because that's
 470   // easy and somewhat common.
 471   if (!TLI.isTypeLegal(SrcVT))
 472     if (SrcVT != MVT::i1 || Opcode != ISD::ZERO_EXTEND)
 473       // Unhandled type. Halt "fast" selection and bail.
 474       return false;
 475
 476   unsigned InputReg = getRegForValue(I->getOperand(0));
 477   if (!InputReg)
 478     // Unhandled operand.  Halt "fast" selection and bail.
 479     return false;
 480
 481   // If the operand is i1, arrange for the high bits in the register to be zero.
 482   if (SrcVT == MVT::i1) {
 483    SrcVT = TLI.getTypeToTransformTo(I->getContext(), SrcVT);
 484    InputReg = FastEmitZExtFromI1(SrcVT.getSimpleVT(), InputReg);
 485    if (!InputReg)
 486      return false;
 487   }
 488   // If the result is i1, truncate to the target's type for i1 first.
 489   if (DstVT == MVT::i1)
 490     DstVT = TLI.getTypeToTransformTo(I->getContext(), DstVT);
 491
 492   unsigned ResultReg = FastEmit_r(SrcVT.getSimpleVT(),
 493                                   DstVT.getSimpleVT(),
 494                                   Opcode,
 495                                   InputReg);
 496   if (!ResultReg)
 497     return false;
 498
 499   UpdateValueMap(I, ResultReg);
 500   return true;
 501 }
 502
 503 bool FastISel::SelectBitCast(User *I) {
 504   // If the bitcast doesn't change the type, just use the operand value.
 505   if (I->getType() == I->getOperand(0)->getType()) {
 506     unsigned Reg = getRegForValue(I->getOperand(0));
 507     if (Reg == 0)
 508       return false;
 509     UpdateValueMap(I, Reg);
 510     return true;
 511   }
 512
 513   // Bitcasts of other values become reg-reg copies or BIT_CONVERT operators.
 514   EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 515   EVT DstVT = TLI.getValueType(I->getType());
 516
 517   if (SrcVT == MVT::Other || !SrcVT.isSimple() ||
 518       DstVT == MVT::Other || !DstVT.isSimple() ||
 519       !TLI.isTypeLegal(SrcVT) || !TLI.isTypeLegal(DstVT))
 520     // Unhandled type. Halt "fast" selection and bail.
 521     return false;
 522
 523   unsigned Op0 = getRegForValue(I->getOperand(0));
 524   if (Op0 == 0)
 525     // Unhandled operand. Halt "fast" selection and bail.
 526     return false;
 527
 528   // First, try to perform the bitcast by inserting a reg-reg copy.
 529   unsigned ResultReg = 0;
 530   if (SrcVT.getSimpleVT() == DstVT.getSimpleVT()) {
 531     TargetRegisterClass* SrcClass = TLI.getRegClassFor(SrcVT);
 532     TargetRegisterClass* DstClass = TLI.getRegClassFor(DstVT);
 533     ResultReg = createResultReg(DstClass);
 534
 535     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 536                                          Op0, DstClass, SrcClass);
 537     if (!InsertedCopy)
 538       ResultReg = 0;
 539   }
 540
 541   // If the reg-reg copy failed, select a BIT_CONVERT opcode.
 542   if (!ResultReg)
 543     ResultReg = FastEmit_r(SrcVT.getSimpleVT(), DstVT.getSimpleVT(),
 544                            ISD::BIT_CONVERT, Op0);
 545
 546   if (!ResultReg)
 547     return false;
 548
 549   UpdateValueMap(I, ResultReg);
 550   return true;
 551 }
 552
 553 bool
 554 FastISel::SelectInstruction(Instruction *I) {
 555   // First, try doing target-independent selection.
 556   if (SelectOperator(I, I->getOpcode()))
 557     return true;
 558
 559   // Next, try calling the target to attempt to handle the instruction.
 560   if (TargetSelectInstruction(I))
 561     return true;
 562
 563   return false;
 564 }
 565
 566 /// FastEmitBranch - Emit an unconditional branch to the given block,
 567 /// unless it is the immediate (fall-through) successor, and update
 568 /// the CFG.
 569 void
 570 FastISel::FastEmitBranch(MachineBasicBlock *MSucc) {
 571   if (MBB->isLayoutSuccessor(MSucc)) {
 572     // The unconditional fall-through case, which needs no instructions.
 573   } else {
 574     // The unconditional branch case.
 575     TII.InsertBranch(*MBB, MSucc, NULL, SmallVector<MachineOperand, 0>());
 576   }
 577   MBB->addSuccessor(MSucc);
 578 }
 579
 580 /// SelectFNeg - Emit an FNeg operation.
 581 ///
 582 bool
 583 FastISel::SelectFNeg(User *I) {
 584   unsigned OpReg = getRegForValue(BinaryOperator::getFNegArgument(I));
 585   if (OpReg == 0) return false;
 586
 587   // If the target has ISD::FNEG, use it.
 588   EVT VT = TLI.getValueType(I->getType());
 589   unsigned ResultReg = FastEmit_r(VT.getSimpleVT(), VT.getSimpleVT(),
 590                                   ISD::FNEG, OpReg);
 591   if (ResultReg != 0) {
 592     UpdateValueMap(I, ResultReg);
 593     return true;
 594   }
 595
 596   // Bitcast the value to integer, twiddle the sign bit with xor,
 597   // and then bitcast it back to floating-point.
 598   if (VT.getSizeInBits() > 64) return false;
 599   EVT IntVT = EVT::getIntegerVT(I->getContext(), VT.getSizeInBits());
 600   if (!TLI.isTypeLegal(IntVT))
 601     return false;
 602
 603   unsigned IntReg = FastEmit_r(VT.getSimpleVT(), IntVT.getSimpleVT(),
 604                                ISD::BIT_CONVERT, OpReg);
 605   if (IntReg == 0)
 606     return false;
 607
 608   unsigned IntResultReg = FastEmit_ri_(IntVT.getSimpleVT(), ISD::XOR, IntReg,
 609                                        UINT64_C(1) << (VT.getSizeInBits()-1),
 610                                        IntVT.getSimpleVT());
 611   if (IntResultReg == 0)
 612     return false;
 613
 614   ResultReg = FastEmit_r(IntVT.getSimpleVT(), VT.getSimpleVT(),
 615                          ISD::BIT_CONVERT, IntResultReg);
 616   if (ResultReg == 0)
 617     return false;
 618
 619   UpdateValueMap(I, ResultReg);
 620   return true;
 621 }
 622
 623 bool
 624 FastISel::SelectOperator(User *I, unsigned Opcode) {
 625   switch (Opcode) {
 626   case Instruction::Add:
 627     return SelectBinaryOp(I, ISD::ADD);
 628   case Instruction::FAdd:
 629     return SelectBinaryOp(I, ISD::FADD);
 630   case Instruction::Sub:
 631     return SelectBinaryOp(I, ISD::SUB);
 632   case Instruction::FSub:
 633     // FNeg is currently represented in LLVM IR as a special case of FSub.
 634     if (BinaryOperator::isFNeg(I))
 635       return SelectFNeg(I);
 636     return SelectBinaryOp(I, ISD::FSUB);
 637   case Instruction::Mul:
 638     return SelectBinaryOp(I, ISD::MUL);
 639   case Instruction::FMul:
 640     return SelectBinaryOp(I, ISD::FMUL);
 641   case Instruction::SDiv:
 642     return SelectBinaryOp(I, ISD::SDIV);
 643   case Instruction::UDiv:
 644     return SelectBinaryOp(I, ISD::UDIV);
 645   case Instruction::FDiv:
 646     return SelectBinaryOp(I, ISD::FDIV);
 647   case Instruction::SRem:
 648     return SelectBinaryOp(I, ISD::SREM);
 649   case Instruction::URem:
 650     return SelectBinaryOp(I, ISD::UREM);
 651   case Instruction::FRem:
 652     return SelectBinaryOp(I, ISD::FREM);
 653   case Instruction::Shl:
 654     return SelectBinaryOp(I, ISD::SHL);
 655   case Instruction::LShr:
 656     return SelectBinaryOp(I, ISD::SRL);
 657   case Instruction::AShr:
 658     return SelectBinaryOp(I, ISD::SRA);
 659   case Instruction::And:
 660     return SelectBinaryOp(I, ISD::AND);
 661   case Instruction::Or:
 662     return SelectBinaryOp(I, ISD::OR);
 663   case Instruction::Xor:
 664     return SelectBinaryOp(I, ISD::XOR);
 665
 666   case Instruction::GetElementPtr:
 667     return SelectGetElementPtr(I);
 668
 669   case Instruction::Br: {
 670     BranchInst *BI = cast<BranchInst>(I);
 671
 672     if (BI->isUnconditional()) {
 673       BasicBlock *LLVMSucc = BI->getSuccessor(0);
 674       MachineBasicBlock *MSucc = MBBMap[LLVMSucc];
 675       FastEmitBranch(MSucc);
 676       return true;
 677     }
 678
 679     // Conditional branches are not handed yet.
 680     // Halt "fast" selection and bail.
 681     return false;
 682   }
 683
 684   case Instruction::Unreachable:
 685     // Nothing to emit.
 686     return true;
 687
 688   case Instruction::PHI:
 689     // PHI nodes are already emitted.
 690     return true;
 691
 692   case Instruction::Alloca:
 693     // FunctionLowering has the static-sized case covered.
 694     if (StaticAllocaMap.count(cast<AllocaInst>(I)))
 695       return true;
 696
 697     // Dynamic-sized alloca is not handled yet.
 698     return false;
 699
 700   case Instruction::Call:
 701     return SelectCall(I);
 702
 703   case Instruction::BitCast:
 704     return SelectBitCast(I);
 705
 706   case Instruction::FPToSI:
 707     return SelectCast(I, ISD::FP_TO_SINT);
 708   case Instruction::ZExt:
 709     return SelectCast(I, ISD::ZERO_EXTEND);
 710   case Instruction::SExt:
 711     return SelectCast(I, ISD::SIGN_EXTEND);
 712   case Instruction::Trunc:
 713     return SelectCast(I, ISD::TRUNCATE);
 714   case Instruction::SIToFP:
 715     return SelectCast(I, ISD::SINT_TO_FP);
 716
 717   case Instruction::IntToPtr: // Deliberate fall-through.
 718   case Instruction::PtrToInt: {
 719     EVT SrcVT = TLI.getValueType(I->getOperand(0)->getType());
 720     EVT DstVT = TLI.getValueType(I->getType());
 721     if (DstVT.bitsGT(SrcVT))
 722       return SelectCast(I, ISD::ZERO_EXTEND);
 723     if (DstVT.bitsLT(SrcVT))
 724       return SelectCast(I, ISD::TRUNCATE);
 725     unsigned Reg = getRegForValue(I->getOperand(0));
 726     if (Reg == 0) return false;
 727     UpdateValueMap(I, Reg);
 728     return true;
 729   }
 730
 731   default:
 732     // Unhandled instruction. Halt "fast" selection and bail.
 733     return false;
 734   }
 735 }
 736
 737 FastISel::FastISel(MachineFunction &mf,
 738                    MachineModuleInfo *mmi,
 739                    DwarfWriter *dw,
 740                    DenseMap<const Value *, unsigned> &vm,
 741                    DenseMap<const BasicBlock *, MachineBasicBlock *> &bm,
 742                    DenseMap<const AllocaInst *, int> &am
 743 #ifndef NDEBUG
 744                    , SmallSet<Instruction*, 8> &cil
 745 #endif
 746                    )
 747   : MBB(0),
 748     ValueMap(vm),
 749     MBBMap(bm),
 750     StaticAllocaMap(am),
 751 #ifndef NDEBUG
 752     CatchInfoLost(cil),
 753 #endif
 754     MF(mf),
 755     MMI(mmi),
 756     DW(dw),
 757     MRI(MF.getRegInfo()),
 758     MFI(*MF.getFrameInfo()),
 759     MCP(*MF.getConstantPool()),
 760     TM(MF.getTarget()),
 761     TD(*TM.getTargetData()),
 762     TII(*TM.getInstrInfo()),
 763     TLI(*TM.getTargetLowering()) {
 764 }
 765
 766 FastISel::~FastISel() {}
 767
 768 unsigned FastISel::FastEmit_(MVT, MVT,
 769                              unsigned) {
 770   return 0;
 771 }
 772
 773 unsigned FastISel::FastEmit_r(MVT, MVT,
 774                               unsigned, unsigned /*Op0*/) {
 775   return 0;
 776 }
 777
 778 unsigned FastISel::FastEmit_rr(MVT, MVT,
 779                                unsigned, unsigned /*Op0*/,
 780                                unsigned /*Op0*/) {
 781   return 0;
 782 }
 783
 784 unsigned FastISel::FastEmit_i(MVT, MVT, unsigned, uint64_t /*Imm*/) {
 785   return 0;
 786 }
 787
 788 unsigned FastISel::FastEmit_f(MVT, MVT,
 789                               unsigned, ConstantFP * /*FPImm*/) {
 790   return 0;
 791 }
 792
 793 unsigned FastISel::FastEmit_ri(MVT, MVT,
 794                                unsigned, unsigned /*Op0*/,
 795                                uint64_t /*Imm*/) {
 796   return 0;
 797 }
 798
 799 unsigned FastISel::FastEmit_rf(MVT, MVT,
 800                                unsigned, unsigned /*Op0*/,
 801                                ConstantFP * /*FPImm*/) {
 802   return 0;
 803 }
 804
 805 unsigned FastISel::FastEmit_rri(MVT, MVT,
 806                                 unsigned,
 807                                 unsigned /*Op0*/, unsigned /*Op1*/,
 808                                 uint64_t /*Imm*/) {
 809   return 0;
 810 }
 811
 812 /// FastEmit_ri_ - This method is a wrapper of FastEmit_ri. It first tries
 813 /// to emit an instruction with an immediate operand using FastEmit_ri.
 814 /// If that fails, it materializes the immediate into a register and try
 815 /// FastEmit_rr instead.
 816 unsigned FastISel::FastEmit_ri_(MVT VT, unsigned Opcode,
 817                                 unsigned Op0, uint64_t Imm,
 818                                 MVT ImmType) {
 819   // First check if immediate type is legal. If not, we can't use the ri form.
 820   unsigned ResultReg = FastEmit_ri(VT, VT, Opcode, Op0, Imm);
 821   if (ResultReg != 0)
 822     return ResultReg;
 823   unsigned MaterialReg = FastEmit_i(ImmType, ImmType, ISD::Constant, Imm);
 824   if (MaterialReg == 0)
 825     return 0;
 826   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 827 }
 828
 829 /// FastEmit_rf_ - This method is a wrapper of FastEmit_ri. It first tries
 830 /// to emit an instruction with a floating-point immediate operand using
 831 /// FastEmit_rf. If that fails, it materializes the immediate into a register
 832 /// and try FastEmit_rr instead.
 833 unsigned FastISel::FastEmit_rf_(MVT VT, unsigned Opcode,
 834                                 unsigned Op0, ConstantFP *FPImm,
 835                                 MVT ImmType) {
 836   // First check if immediate type is legal. If not, we can't use the rf form.
 837   unsigned ResultReg = FastEmit_rf(VT, VT, Opcode, Op0, FPImm);
 838   if (ResultReg != 0)
 839     return ResultReg;
 840
 841   // Materialize the constant in a register.
 842   unsigned MaterialReg = FastEmit_f(ImmType, ImmType, ISD::ConstantFP, FPImm);
 843   if (MaterialReg == 0) {
 844     // If the target doesn't have a way to directly enter a floating-point
 845     // value into a register, use an alternate approach.
 846     // TODO: The current approach only supports floating-point constants
 847     // that can be constructed by conversion from integer values. This should
 848     // be replaced by code that creates a load from a constant-pool entry,
 849     // which will require some target-specific work.
 850     const APFloat &Flt = FPImm->getValueAPF();
 851     EVT IntVT = TLI.getPointerTy();
 852
 853     uint64_t x[2];
 854     uint32_t IntBitWidth = IntVT.getSizeInBits();
 855     bool isExact;
 856     (void) Flt.convertToInteger(x, IntBitWidth, /*isSigned=*/true,
 857                              APFloat::rmTowardZero, &isExact);
 858     if (!isExact)
 859       return 0;
 860     APInt IntVal(IntBitWidth, 2, x);
 861
 862     unsigned IntegerReg = FastEmit_i(IntVT.getSimpleVT(), IntVT.getSimpleVT(),
 863                                      ISD::Constant, IntVal.getZExtValue());
 864     if (IntegerReg == 0)
 865       return 0;
 866     MaterialReg = FastEmit_r(IntVT.getSimpleVT(), VT,
 867                              ISD::SINT_TO_FP, IntegerReg);
 868     if (MaterialReg == 0)
 869       return 0;
 870   }
 871   return FastEmit_rr(VT, VT, Opcode, Op0, MaterialReg);
 872 }
 873
 874 unsigned FastISel::createResultReg(const TargetRegisterClass* RC) {
 875   return MRI.createVirtualRegister(RC);
 876 }
 877
 878 unsigned FastISel::FastEmitInst_(unsigned MachineInstOpcode,
 879                                  const TargetRegisterClass* RC) {
 880   unsigned ResultReg = createResultReg(RC);
 881   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 882
 883   BuildMI(MBB, DL, II, ResultReg);
 884   return ResultReg;
 885 }
 886
 887 unsigned FastISel::FastEmitInst_r(unsigned MachineInstOpcode,
 888                                   const TargetRegisterClass *RC,
 889                                   unsigned Op0) {
 890   unsigned ResultReg = createResultReg(RC);
 891   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 892
 893   if (II.getNumDefs() >= 1)
 894     BuildMI(MBB, DL, II, ResultReg).addReg(Op0);
 895   else {
 896     BuildMI(MBB, DL, II).addReg(Op0);
 897     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 898                                          II.ImplicitDefs[0], RC, RC);
 899     if (!InsertedCopy)
 900       ResultReg = 0;
 901   }
 902
 903   return ResultReg;
 904 }
 905
 906 unsigned FastISel::FastEmitInst_rr(unsigned MachineInstOpcode,
 907                                    const TargetRegisterClass *RC,
 908                                    unsigned Op0, unsigned Op1) {
 909   unsigned ResultReg = createResultReg(RC);
 910   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 911
 912   if (II.getNumDefs() >= 1)
 913     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1);
 914   else {
 915     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1);
 916     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 917                                          II.ImplicitDefs[0], RC, RC);
 918     if (!InsertedCopy)
 919       ResultReg = 0;
 920   }
 921   return ResultReg;
 922 }
 923
 924 unsigned FastISel::FastEmitInst_ri(unsigned MachineInstOpcode,
 925                                    const TargetRegisterClass *RC,
 926                                    unsigned Op0, uint64_t Imm) {
 927   unsigned ResultReg = createResultReg(RC);
 928   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 929
 930   if (II.getNumDefs() >= 1)
 931     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Imm);
 932   else {
 933     BuildMI(MBB, DL, II).addReg(Op0).addImm(Imm);
 934     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 935                                          II.ImplicitDefs[0], RC, RC);
 936     if (!InsertedCopy)
 937       ResultReg = 0;
 938   }
 939   return ResultReg;
 940 }
 941
 942 unsigned FastISel::FastEmitInst_rf(unsigned MachineInstOpcode,
 943                                    const TargetRegisterClass *RC,
 944                                    unsigned Op0, ConstantFP *FPImm) {
 945   unsigned ResultReg = createResultReg(RC);
 946   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 947
 948   if (II.getNumDefs() >= 1)
 949     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addFPImm(FPImm);
 950   else {
 951     BuildMI(MBB, DL, II).addReg(Op0).addFPImm(FPImm);
 952     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 953                                          II.ImplicitDefs[0], RC, RC);
 954     if (!InsertedCopy)
 955       ResultReg = 0;
 956   }
 957   return ResultReg;
 958 }
 959
 960 unsigned FastISel::FastEmitInst_rri(unsigned MachineInstOpcode,
 961                                     const TargetRegisterClass *RC,
 962                                     unsigned Op0, unsigned Op1, uint64_t Imm) {
 963   unsigned ResultReg = createResultReg(RC);
 964   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 965
 966   if (II.getNumDefs() >= 1)
 967     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addReg(Op1).addImm(Imm);
 968   else {
 969     BuildMI(MBB, DL, II).addReg(Op0).addReg(Op1).addImm(Imm);
 970     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 971                                          II.ImplicitDefs[0], RC, RC);
 972     if (!InsertedCopy)
 973       ResultReg = 0;
 974   }
 975   return ResultReg;
 976 }
 977
 978 unsigned FastISel::FastEmitInst_i(unsigned MachineInstOpcode,
 979                                   const TargetRegisterClass *RC,
 980                                   uint64_t Imm) {
 981   unsigned ResultReg = createResultReg(RC);
 982   const TargetInstrDesc &II = TII.get(MachineInstOpcode);
 983
 984   if (II.getNumDefs() >= 1)
 985     BuildMI(MBB, DL, II, ResultReg).addImm(Imm);
 986   else {
 987     BuildMI(MBB, DL, II).addImm(Imm);
 988     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
 989                                          II.ImplicitDefs[0], RC, RC);
 990     if (!InsertedCopy)
 991       ResultReg = 0;
 992   }
 993   return ResultReg;
 994 }
 995
 996 unsigned FastISel::FastEmitInst_extractsubreg(MVT RetVT,
 997                                               unsigned Op0, uint32_t Idx) {
 998   const TargetRegisterClass* RC = MRI.getRegClass(Op0);
 999
1000   unsigned ResultReg = createResultReg(TLI.getRegClassFor(RetVT));
1001   const TargetInstrDesc &II = TII.get(TargetOpcode::EXTRACT_SUBREG);
1002
1003   if (II.getNumDefs() >= 1)
1004     BuildMI(MBB, DL, II, ResultReg).addReg(Op0).addImm(Idx);
1005   else {
1006     BuildMI(MBB, DL, II).addReg(Op0).addImm(Idx);
1007     bool InsertedCopy = TII.copyRegToReg(*MBB, MBB->end(), ResultReg,
1008                                          II.ImplicitDefs[0], RC, RC);
1009     if (!InsertedCopy)
1010       ResultReg = 0;
1011   }
1012   return ResultReg;
1013 }
1014
1015 /// FastEmitZExtFromI1 - Emit MachineInstrs to compute the value of Op
1016 /// with all but the least significant bit set to zero.
1017 unsigned FastISel::FastEmitZExtFromI1(MVT VT, unsigned Op) {
1018   return FastEmit_ri(VT, VT, ISD::AND, Op, 1);
1019 }