lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/ADT/SetVector.h"
  21 #include "llvm/ADT/SmallBitVector.h"
  22 #include "llvm/ADT/SmallPtrSet.h"
  23 #include "llvm/ADT/Statistic.h"
  24 #include "llvm/Analysis/AliasAnalysis.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/IR/DataLayout.h"
  28 #include "llvm/IR/DerivedTypes.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/LLVMContext.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetLowering.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/Target/TargetRegisterInfo.h"
  39 #include "llvm/Target/TargetSubtargetInfo.h"
  40 #include <algorithm>
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "dagcombine"
  44
  45 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  46 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  47 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  48 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  49 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
  50 STATISTIC(SlicedLoads, "Number of load sliced");
  51
  52 namespace {
  53   static cl::opt<bool>
  54     CombinerAA("combiner-alias-analysis", cl::Hidden,
  55                cl::desc("Enable DAG combiner alias-analysis heuristics"));
  56
  57   static cl::opt<bool>
  58     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  59                cl::desc("Enable DAG combiner's use of IR alias analysis"));
  60
  61   static cl::opt<bool>
  62     UseTBAA("combiner-use-tbaa", cl::Hidden, cl::init(true),
  63                cl::desc("Enable DAG combiner's use of TBAA"));
  64
  65 #ifndef NDEBUG
  66   static cl::opt<std::string>
  67     CombinerAAOnlyFunc("combiner-aa-only-func", cl::Hidden,
  68                cl::desc("Only use DAG-combiner alias analysis in this"
  69                         " function"));
  70 #endif
  71
  72   /// Hidden option to stress test load slicing, i.e., when this option
  73   /// is enabled, load slicing bypasses most of its profitability guards.
  74   static cl::opt<bool>
  75   StressLoadSlicing("combiner-stress-load-slicing", cl::Hidden,
  76                     cl::desc("Bypass the profitability model of load "
  77                              "slicing"),
  78                     cl::init(false));
  79
  80   static cl::opt<bool>
  81     MaySplitLoadIndex("combiner-split-load-index", cl::Hidden, cl::init(true),
  82                       cl::desc("DAG combiner may split indexing from loads"));
  83
  84 //------------------------------ DAGCombiner ---------------------------------//
  85
  86   class DAGCombiner {
  87     SelectionDAG &DAG;
  88     const TargetLowering &TLI;
  89     CombineLevel Level;
  90     CodeGenOpt::Level OptLevel;
  91     bool LegalOperations;
  92     bool LegalTypes;
  93     bool ForCodeSize;
  94
  95     /// \brief Worklist of all of the nodes that need to be simplified.
  96     ///
  97     /// This must behave as a stack -- new nodes to process are pushed onto the
  98     /// back and when processing we pop off of the back.
  99     ///
 100     /// The worklist will not contain duplicates but may contain null entries
 101     /// due to nodes being deleted from the underlying DAG.
 102     SmallVector<SDNode *, 64> Worklist;
 103
 104     /// \brief Mapping from an SDNode to its position on the worklist.
 105     ///
 106     /// This is used to find and remove nodes from the worklist (by nulling
 107     /// them) when they are deleted from the underlying DAG. It relies on
 108     /// stable indices of nodes within the worklist.
 109     DenseMap<SDNode *, unsigned> WorklistMap;
 110
 111     /// \brief Set of nodes which have been combined (at least once).
 112     ///
 113     /// This is used to allow us to reliably add any operands of a DAG node
 114     /// which have not yet been combined to the worklist.
 115     SmallPtrSet<SDNode *, 64> CombinedNodes;
 116
 117     // AA - Used for DAG load/store alias analysis.
 118     AliasAnalysis &AA;
 119
 120     /// When an instruction is simplified, add all users of the instruction to
 121     /// the work lists because they might get more simplified now.
 122     void AddUsersToWorklist(SDNode *N) {
 123       for (SDNode *Node : N->uses())
 124         AddToWorklist(Node);
 125     }
 126
 127     /// Call the node-specific routine that folds each particular type of node.
 128     SDValue visit(SDNode *N);
 129
 130   public:
 131     /// Add to the worklist making sure its instance is at the back (next to be
 132     /// processed.)
 133     void AddToWorklist(SDNode *N) {
 134       // Skip handle nodes as they can't usefully be combined and confuse the
 135       // zero-use deletion strategy.
 136       if (N->getOpcode() == ISD::HANDLENODE)
 137         return;
 138
 139       if (WorklistMap.insert(std::make_pair(N, Worklist.size())).second)
 140         Worklist.push_back(N);
 141     }
 142
 143     /// Remove all instances of N from the worklist.
 144     void removeFromWorklist(SDNode *N) {
 145       CombinedNodes.erase(N);
 146
 147       auto It = WorklistMap.find(N);
 148       if (It == WorklistMap.end())
 149         return; // Not in the worklist.
 150
 151       // Null out the entry rather than erasing it to avoid a linear operation.
 152       Worklist[It->second] = nullptr;
 153       WorklistMap.erase(It);
 154     }
 155
 156     void deleteAndRecombine(SDNode *N);
 157     bool recursivelyDeleteUnusedNodes(SDNode *N);
 158
 159     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 160                       bool AddTo = true);
 161
 162     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 163       return CombineTo(N, &Res, 1, AddTo);
 164     }
 165
 166     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 167                       bool AddTo = true) {
 168       SDValue To[] = { Res0, Res1 };
 169       return CombineTo(N, To, 2, AddTo);
 170     }
 171
 172     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 173
 174   private:
 175
 176     /// Check the specified integer node value to see if it can be simplified or
 177     /// if things it uses can be simplified by bit propagation.
 178     /// If so, return true.
 179     bool SimplifyDemandedBits(SDValue Op) {
 180       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 181       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 182       return SimplifyDemandedBits(Op, Demanded);
 183     }
 184
 185     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 186
 187     bool CombineToPreIndexedLoadStore(SDNode *N);
 188     bool CombineToPostIndexedLoadStore(SDNode *N);
 189     SDValue SplitIndexingFromLoad(LoadSDNode *LD);
 190     bool SliceUpLoad(SDNode *N);
 191
 192     /// \brief Replace an ISD::EXTRACT_VECTOR_ELT of a load with a narrowed
 193     ///   load.
 194     ///
 195     /// \param EVE ISD::EXTRACT_VECTOR_ELT to be replaced.
 196     /// \param InVecVT type of the input vector to EVE with bitcasts resolved.
 197     /// \param EltNo index of the vector element to load.
 198     /// \param OriginalLoad load that EVE came from to be replaced.
 199     /// \returns EVE on success SDValue() on failure.
 200     SDValue ReplaceExtractVectorEltOfLoadWithNarrowedLoad(
 201         SDNode *EVE, EVT InVecVT, SDValue EltNo, LoadSDNode *OriginalLoad);
 202     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 203     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 204     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 205     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 206     SDValue PromoteIntBinOp(SDValue Op);
 207     SDValue PromoteIntShiftOp(SDValue Op);
 208     SDValue PromoteExtend(SDValue Op);
 209     bool PromoteLoad(SDValue Op);
 210
 211     void ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
 212                          SDValue Trunc, SDValue ExtLoad, SDLoc DL,
 213                          ISD::NodeType ExtType);
 214
 215     /// Call the node-specific routine that knows how to fold each
 216     /// particular type of node. If that doesn't do anything, try the
 217     /// target-specific DAG combines.
 218     SDValue combine(SDNode *N);
 219
 220     // Visitation implementation - Implement dag node combining for different
 221     // node types.  The semantics are as follows:
 222     // Return Value:
 223     //   SDValue.getNode() == 0 - No change was made
 224     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 225     //   otherwise              - N should be replaced by the returned Operand.
 226     //
 227     SDValue visitTokenFactor(SDNode *N);
 228     SDValue visitMERGE_VALUES(SDNode *N);
 229     SDValue visitADD(SDNode *N);
 230     SDValue visitSUB(SDNode *N);
 231     SDValue visitADDC(SDNode *N);
 232     SDValue visitSUBC(SDNode *N);
 233     SDValue visitADDE(SDNode *N);
 234     SDValue visitSUBE(SDNode *N);
 235     SDValue visitMUL(SDNode *N);
 236     SDValue visitSDIV(SDNode *N);
 237     SDValue visitUDIV(SDNode *N);
 238     SDValue visitSREM(SDNode *N);
 239     SDValue visitUREM(SDNode *N);
 240     SDValue visitMULHU(SDNode *N);
 241     SDValue visitMULHS(SDNode *N);
 242     SDValue visitSMUL_LOHI(SDNode *N);
 243     SDValue visitUMUL_LOHI(SDNode *N);
 244     SDValue visitSMULO(SDNode *N);
 245     SDValue visitUMULO(SDNode *N);
 246     SDValue visitSDIVREM(SDNode *N);
 247     SDValue visitUDIVREM(SDNode *N);
 248     SDValue visitAND(SDNode *N);
 249     SDValue visitANDLike(SDValue N0, SDValue N1, SDNode *LocReference);
 250     SDValue visitOR(SDNode *N);
 251     SDValue visitORLike(SDValue N0, SDValue N1, SDNode *LocReference);
 252     SDValue visitXOR(SDNode *N);
 253     SDValue SimplifyVBinOp(SDNode *N);
 254     SDValue visitSHL(SDNode *N);
 255     SDValue visitSRA(SDNode *N);
 256     SDValue visitSRL(SDNode *N);
 257     SDValue visitRotate(SDNode *N);
 258     SDValue visitBSWAP(SDNode *N);
 259     SDValue visitCTLZ(SDNode *N);
 260     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
 261     SDValue visitCTTZ(SDNode *N);
 262     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
 263     SDValue visitCTPOP(SDNode *N);
 264     SDValue visitSELECT(SDNode *N);
 265     SDValue visitVSELECT(SDNode *N);
 266     SDValue visitSELECT_CC(SDNode *N);
 267     SDValue visitSETCC(SDNode *N);
 268     SDValue visitSIGN_EXTEND(SDNode *N);
 269     SDValue visitZERO_EXTEND(SDNode *N);
 270     SDValue visitANY_EXTEND(SDNode *N);
 271     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 272     SDValue visitSIGN_EXTEND_VECTOR_INREG(SDNode *N);
 273     SDValue visitTRUNCATE(SDNode *N);
 274     SDValue visitBITCAST(SDNode *N);
 275     SDValue visitBUILD_PAIR(SDNode *N);
 276     SDValue visitFADD(SDNode *N);
 277     SDValue visitFSUB(SDNode *N);
 278     SDValue visitFMUL(SDNode *N);
 279     SDValue visitFMA(SDNode *N);
 280     SDValue visitFDIV(SDNode *N);
 281     SDValue visitFREM(SDNode *N);
 282     SDValue visitFSQRT(SDNode *N);
 283     SDValue visitFCOPYSIGN(SDNode *N);
 284     SDValue visitSINT_TO_FP(SDNode *N);
 285     SDValue visitUINT_TO_FP(SDNode *N);
 286     SDValue visitFP_TO_SINT(SDNode *N);
 287     SDValue visitFP_TO_UINT(SDNode *N);
 288     SDValue visitFP_ROUND(SDNode *N);
 289     SDValue visitFP_ROUND_INREG(SDNode *N);
 290     SDValue visitFP_EXTEND(SDNode *N);
 291     SDValue visitFNEG(SDNode *N);
 292     SDValue visitFABS(SDNode *N);
 293     SDValue visitFCEIL(SDNode *N);
 294     SDValue visitFTRUNC(SDNode *N);
 295     SDValue visitFFLOOR(SDNode *N);
 296     SDValue visitFMINNUM(SDNode *N);
 297     SDValue visitFMAXNUM(SDNode *N);
 298     SDValue visitBRCOND(SDNode *N);
 299     SDValue visitBR_CC(SDNode *N);
 300     SDValue visitLOAD(SDNode *N);
 301     SDValue visitSTORE(SDNode *N);
 302     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 303     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 304     SDValue visitBUILD_VECTOR(SDNode *N);
 305     SDValue visitCONCAT_VECTORS(SDNode *N);
 306     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
 307     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 308     SDValue visitSCALAR_TO_VECTOR(SDNode *N);
 309     SDValue visitINSERT_SUBVECTOR(SDNode *N);
 310     SDValue visitMLOAD(SDNode *N);
 311     SDValue visitMSTORE(SDNode *N);
 312     SDValue visitMGATHER(SDNode *N);
 313     SDValue visitMSCATTER(SDNode *N);
 314     SDValue visitFP_TO_FP16(SDNode *N);
 315
 316     SDValue visitFADDForFMACombine(SDNode *N);
 317     SDValue visitFSUBForFMACombine(SDNode *N);
 318
 319     SDValue XformToShuffleWithZero(SDNode *N);
 320     SDValue ReassociateOps(unsigned Opc, SDLoc DL, SDValue LHS, SDValue RHS);
 321
 322     SDValue visitShiftByConstant(SDNode *N, ConstantSDNode *Amt);
 323
 324     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 325     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 326     SDValue SimplifySelect(SDLoc DL, SDValue N0, SDValue N1, SDValue N2);
 327     SDValue SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1, SDValue N2,
 328                              SDValue N3, ISD::CondCode CC,
 329                              bool NotExtCompare = false);
 330     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 331                           SDLoc DL, bool foldBooleans = true);
 332
 333     bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 334                            SDValue &CC) const;
 335     bool isOneUseSetCC(SDValue N) const;
 336
 337     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 338                                          unsigned HiOp);
 339     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 340     SDValue CombineExtLoad(SDNode *N);
 341     SDValue combineRepeatedFPDivisors(SDNode *N);
 342     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 343     SDValue BuildSDIV(SDNode *N);
 344     SDValue BuildSDIVPow2(SDNode *N);
 345     SDValue BuildUDIV(SDNode *N);
 346     SDValue BuildReciprocalEstimate(SDValue Op);
 347     SDValue BuildRsqrtEstimate(SDValue Op);
 348     SDValue BuildRsqrtNROneConst(SDValue Op, SDValue Est, unsigned Iterations);
 349     SDValue BuildRsqrtNRTwoConst(SDValue Op, SDValue Est, unsigned Iterations);
 350     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
 351                                bool DemandHighBits = true);
 352     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
 353     SDNode *MatchRotatePosNeg(SDValue Shifted, SDValue Pos, SDValue Neg,
 354                               SDValue InnerPos, SDValue InnerNeg,
 355                               unsigned PosOpcode, unsigned NegOpcode,
 356                               SDLoc DL);
 357     SDNode *MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL);
 358     SDValue ReduceLoadWidth(SDNode *N);
 359     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 360     SDValue TransformFPLoadStorePair(SDNode *N);
 361     SDValue reduceBuildVecExtToExtBuildVec(SDNode *N);
 362     SDValue reduceBuildVecConvertToConvertBuildVec(SDNode *N);
 363
 364     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 365
 366     /// Walk up chain skipping non-aliasing memory nodes,
 367     /// looking for aliasing nodes and adding them to the Aliases vector.
 368     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 369                           SmallVectorImpl<SDValue> &Aliases);
 370
 371     /// Return true if there is any possibility that the two addresses overlap.
 372     bool isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) const;
 373
 374     /// Walk up chain skipping non-aliasing memory nodes, looking for a better
 375     /// chain (aliasing node.)
 376     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 377
 378     /// Holds a pointer to an LSBaseSDNode as well as information on where it
 379     /// is located in a sequence of memory operations connected by a chain.
 380     struct MemOpLink {
 381       MemOpLink (LSBaseSDNode *N, int64_t Offset, unsigned Seq):
 382       MemNode(N), OffsetFromBase(Offset), SequenceNum(Seq) { }
 383       // Ptr to the mem node.
 384       LSBaseSDNode *MemNode;
 385       // Offset from the base ptr.
 386       int64_t OffsetFromBase;
 387       // What is the sequence number of this mem node.
 388       // Lowest mem operand in the DAG starts at zero.
 389       unsigned SequenceNum;
 390     };
 391
 392     /// This is a helper function for MergeStoresOfConstantsOrVecElts. Returns a
 393     /// constant build_vector of the stored constant values in Stores.
 394     SDValue getMergedConstantVectorStore(SelectionDAG &DAG,
 395                                          SDLoc SL,
 396                                          ArrayRef<MemOpLink> Stores,
 397                                          EVT Ty) const;
 398
 399     /// This is a helper function for MergeConsecutiveStores. When the source
 400     /// elements of the consecutive stores are all constants or all extracted
 401     /// vector elements, try to merge them into one larger store.
 402     /// \return True if a merged store was created.
 403     bool MergeStoresOfConstantsOrVecElts(SmallVectorImpl<MemOpLink> &StoreNodes,
 404                                          EVT MemVT, unsigned NumElem,
 405                                          bool IsConstantSrc, bool UseVector);
 406
 407     /// This is a helper function for MergeConsecutiveStores.
 408     /// Stores that may be merged are placed in StoreNodes.
 409     /// Loads that may alias with those stores are placed in AliasLoadNodes.
 410     void getStoreMergeAndAliasCandidates(
 411         StoreSDNode* St, SmallVectorImpl<MemOpLink> &StoreNodes,
 412         SmallVectorImpl<LSBaseSDNode*> &AliasLoadNodes);
 413
 414     /// Merge consecutive store operations into a wide store.
 415     /// This optimization uses wide integers or vectors when possible.
 416     /// \return True if some memory operations were changed.
 417     bool MergeConsecutiveStores(StoreSDNode *N);
 418
 419     /// \brief Try to transform a truncation where C is a constant:
 420     ///     (trunc (and X, C)) -> (and (trunc X), (trunc C))
 421     ///
 422     /// \p N needs to be a truncation and its first operand an AND. Other
 423     /// requirements are checked by the function (e.g. that trunc is
 424     /// single-use) and if missed an empty SDValue is returned.
 425     SDValue distributeTruncateThroughAnd(SDNode *N);
 426
 427   public:
 428     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 429         : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
 430           OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {
 431       ForCodeSize = DAG.getMachineFunction().getFunction()->optForSize();
 432     }
 433
 434     /// Runs the dag combiner on all nodes in the work list
 435     void Run(CombineLevel AtLevel);
 436
 437     SelectionDAG &getDAG() const { return DAG; }
 438
 439     /// Returns a type large enough to hold any valid shift amount - before type
 440     /// legalization these can be huge.
 441     EVT getShiftAmountTy(EVT LHSTy) {
 442       assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 443       if (LHSTy.isVector())
 444         return LHSTy;
 445       auto &DL = DAG.getDataLayout();
 446       return LegalTypes ? TLI.getScalarShiftAmountTy(DL, LHSTy)
 447                         : TLI.getPointerTy(DL);
 448     }
 449
 450     /// This method returns true if we are running before type legalization or
 451     /// if the specified VT is legal.
 452     bool isTypeLegal(const EVT &VT) {
 453       if (!LegalTypes) return true;
 454       return TLI.isTypeLegal(VT);
 455     }
 456
 457     /// Convenience wrapper around TargetLowering::getSetCCResultType
 458     EVT getSetCCResultType(EVT VT) const {
 459       return TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT);
 460     }
 461   };
 462 }
 463
 464
 465 namespace {
 466 /// This class is a DAGUpdateListener that removes any deleted
 467 /// nodes from the worklist.
 468 class WorklistRemover : public SelectionDAG::DAGUpdateListener {
 469   DAGCombiner &DC;
 470 public:
 471   explicit WorklistRemover(DAGCombiner &dc)
 472     : SelectionDAG::DAGUpdateListener(dc.getDAG()), DC(dc) {}
 473
 474   void NodeDeleted(SDNode *N, SDNode *E) override {
 475     DC.removeFromWorklist(N);
 476   }
 477 };
 478 }
 479
 480 //===----------------------------------------------------------------------===//
 481 //  TargetLowering::DAGCombinerInfo implementation
 482 //===----------------------------------------------------------------------===//
 483
 484 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 485   ((DAGCombiner*)DC)->AddToWorklist(N);
 486 }
 487
 488 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
 489   ((DAGCombiner*)DC)->removeFromWorklist(N);
 490 }
 491
 492 SDValue TargetLowering::DAGCombinerInfo::
 493 CombineTo(SDNode *N, ArrayRef<SDValue> To, bool AddTo) {
 494   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 495 }
 496
 497 SDValue TargetLowering::DAGCombinerInfo::
 498 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 499   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 500 }
 501
 502
 503 SDValue TargetLowering::DAGCombinerInfo::
 504 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 505   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 506 }
 507
 508 void TargetLowering::DAGCombinerInfo::
 509 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 510   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 511 }
 512
 513 //===----------------------------------------------------------------------===//
 514 // Helper Functions
 515 //===----------------------------------------------------------------------===//
 516
 517 void DAGCombiner::deleteAndRecombine(SDNode *N) {
 518   removeFromWorklist(N);
 519
 520   // If the operands of this node are only used by the node, they will now be
 521   // dead. Make sure to re-visit them and recursively delete dead nodes.
 522   for (const SDValue &Op : N->ops())
 523     // For an operand generating multiple values, one of the values may
 524     // become dead allowing further simplification (e.g. split index
 525     // arithmetic from an indexed load).
 526     if (Op->hasOneUse() || Op->getNumValues() > 1)
 527       AddToWorklist(Op.getNode());
 528
 529   DAG.DeleteNode(N);
 530 }
 531
 532 /// Return 1 if we can compute the negated form of the specified expression for
 533 /// the same cost as the expression itself, or 2 if we can compute the negated
 534 /// form more cheaply than the expression itself.
 535 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 536                                const TargetLowering &TLI,
 537                                const TargetOptions *Options,
 538                                unsigned Depth = 0) {
 539   // fneg is removable even if it has multiple uses.
 540   if (Op.getOpcode() == ISD::FNEG) return 2;
 541
 542   // Don't allow anything with multiple uses.
 543   if (!Op.hasOneUse()) return 0;
 544
 545   // Don't recurse exponentially.
 546   if (Depth > 6) return 0;
 547
 548   switch (Op.getOpcode()) {
 549   default: return false;
 550   case ISD::ConstantFP:
 551     // Don't invert constant FP values after legalize.  The negated constant
 552     // isn't necessarily legal.
 553     return LegalOperations ? 0 : 1;
 554   case ISD::FADD:
 555     // FIXME: determine better conditions for this xform.
 556     if (!Options->UnsafeFPMath) return 0;
 557
 558     // After operation legalization, it might not be legal to create new FSUBs.
 559     if (LegalOperations &&
 560         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
 561       return 0;
 562
 563     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 564     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 565                                     Options, Depth + 1))
 566       return V;
 567     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 568     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 569                               Depth + 1);
 570   case ISD::FSUB:
 571     // We can't turn -(A-B) into B-A when we honor signed zeros.
 572     if (!Options->UnsafeFPMath) return 0;
 573
 574     // fold (fneg (fsub A, B)) -> (fsub B, A)
 575     return 1;
 576
 577   case ISD::FMUL:
 578   case ISD::FDIV:
 579     if (Options->HonorSignDependentRoundingFPMath()) return 0;
 580
 581     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 582     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 583                                     Options, Depth + 1))
 584       return V;
 585
 586     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 587                               Depth + 1);
 588
 589   case ISD::FP_EXTEND:
 590   case ISD::FP_ROUND:
 591   case ISD::FSIN:
 592     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
 593                               Depth + 1);
 594   }
 595 }
 596
 597 /// If isNegatibleForFree returns true, return the newly negated expression.
 598 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 599                                     bool LegalOperations, unsigned Depth = 0) {
 600   const TargetOptions &Options = DAG.getTarget().Options;
 601   // fneg is removable even if it has multiple uses.
 602   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 603
 604   // Don't allow anything with multiple uses.
 605   assert(Op.hasOneUse() && "Unknown reuse!");
 606
 607   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 608   switch (Op.getOpcode()) {
 609   default: llvm_unreachable("Unknown code");
 610   case ISD::ConstantFP: {
 611     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 612     V.changeSign();
 613     return DAG.getConstantFP(V, SDLoc(Op), Op.getValueType());
 614   }
 615   case ISD::FADD:
 616     // FIXME: determine better conditions for this xform.
 617     assert(Options.UnsafeFPMath);
 618
 619     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 620     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 621                            DAG.getTargetLoweringInfo(), &Options, Depth+1))
 622       return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 623                          GetNegatedExpression(Op.getOperand(0), DAG,
 624                                               LegalOperations, Depth+1),
 625                          Op.getOperand(1));
 626     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 627     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 628                        GetNegatedExpression(Op.getOperand(1), DAG,
 629                                             LegalOperations, Depth+1),
 630                        Op.getOperand(0));
 631   case ISD::FSUB:
 632     // We can't turn -(A-B) into B-A when we honor signed zeros.
 633     assert(Options.UnsafeFPMath);
 634
 635     // fold (fneg (fsub 0, B)) -> B
 636     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 637       if (N0CFP->isZero())
 638         return Op.getOperand(1);
 639
 640     // fold (fneg (fsub A, B)) -> (fsub B, A)
 641     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 642                        Op.getOperand(1), Op.getOperand(0));
 643
 644   case ISD::FMUL:
 645   case ISD::FDIV:
 646     assert(!Options.HonorSignDependentRoundingFPMath());
 647
 648     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 649     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 650                            DAG.getTargetLoweringInfo(), &Options, Depth+1))
 651       return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 652                          GetNegatedExpression(Op.getOperand(0), DAG,
 653                                               LegalOperations, Depth+1),
 654                          Op.getOperand(1));
 655
 656     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 657     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 658                        Op.getOperand(0),
 659                        GetNegatedExpression(Op.getOperand(1), DAG,
 660                                             LegalOperations, Depth+1));
 661
 662   case ISD::FP_EXTEND:
 663   case ISD::FSIN:
 664     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 665                        GetNegatedExpression(Op.getOperand(0), DAG,
 666                                             LegalOperations, Depth+1));
 667   case ISD::FP_ROUND:
 668       return DAG.getNode(ISD::FP_ROUND, SDLoc(Op), Op.getValueType(),
 669                          GetNegatedExpression(Op.getOperand(0), DAG,
 670                                               LegalOperations, Depth+1),
 671                          Op.getOperand(1));
 672   }
 673 }
 674
 675 // Return true if this node is a setcc, or is a select_cc
 676 // that selects between the target values used for true and false, making it
 677 // equivalent to a setcc. Also, set the incoming LHS, RHS, and CC references to
 678 // the appropriate nodes based on the type of node we are checking. This
 679 // simplifies life a bit for the callers.
 680 bool DAGCombiner::isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 681                                     SDValue &CC) const {
 682   if (N.getOpcode() == ISD::SETCC) {
 683     LHS = N.getOperand(0);
 684     RHS = N.getOperand(1);
 685     CC  = N.getOperand(2);
 686     return true;
 687   }
 688
 689   if (N.getOpcode() != ISD::SELECT_CC ||
 690       !TLI.isConstTrueVal(N.getOperand(2).getNode()) ||
 691       !TLI.isConstFalseVal(N.getOperand(3).getNode()))
 692     return false;
 693
 694   if (TLI.getBooleanContents(N.getValueType()) ==
 695       TargetLowering::UndefinedBooleanContent)
 696     return false;
 697
 698   LHS = N.getOperand(0);
 699   RHS = N.getOperand(1);
 700   CC  = N.getOperand(4);
 701   return true;
 702 }
 703
 704 /// Return true if this is a SetCC-equivalent operation with only one use.
 705 /// If this is true, it allows the users to invert the operation for free when
 706 /// it is profitable to do so.
 707 bool DAGCombiner::isOneUseSetCC(SDValue N) const {
 708   SDValue N0, N1, N2;
 709   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 710     return true;
 711   return false;
 712 }
 713
 714 /// Returns true if N is a BUILD_VECTOR node whose
 715 /// elements are all the same constant or undefined.
 716 static bool isConstantSplatVector(SDNode *N, APInt& SplatValue) {
 717   BuildVectorSDNode *C = dyn_cast<BuildVectorSDNode>(N);
 718   if (!C)
 719     return false;
 720
 721   APInt SplatUndef;
 722   unsigned SplatBitSize;
 723   bool HasAnyUndefs;
 724   EVT EltVT = N->getValueType(0).getVectorElementType();
 725   return (C->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
 726                              HasAnyUndefs) &&
 727           EltVT.getSizeInBits() >= SplatBitSize);
 728 }
 729
 730 // \brief Returns the SDNode if it is a constant integer BuildVector
 731 // or constant integer.
 732 static SDNode *isConstantIntBuildVectorOrConstantInt(SDValue N) {
 733   if (isa<ConstantSDNode>(N))
 734     return N.getNode();
 735   if (ISD::isBuildVectorOfConstantSDNodes(N.getNode()))
 736     return N.getNode();
 737   return nullptr;
 738 }
 739
 740 // \brief Returns the SDNode if it is a constant float BuildVector
 741 // or constant float.
 742 static SDNode *isConstantFPBuildVectorOrConstantFP(SDValue N) {
 743   if (isa<ConstantFPSDNode>(N))
 744     return N.getNode();
 745   if (ISD::isBuildVectorOfConstantFPSDNodes(N.getNode()))
 746     return N.getNode();
 747   return nullptr;
 748 }
 749
 750 // \brief Returns the SDNode if it is a constant splat BuildVector or constant
 751 // int.
 752 static ConstantSDNode *isConstOrConstSplat(SDValue N) {
 753   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N))
 754     return CN;
 755
 756   if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N)) {
 757     BitVector UndefElements;
 758     ConstantSDNode *CN = BV->getConstantSplatNode(&UndefElements);
 759
 760     // BuildVectors can truncate their operands. Ignore that case here.
 761     // FIXME: We blindly ignore splats which include undef which is overly
 762     // pessimistic.
 763     if (CN && UndefElements.none() &&
 764         CN->getValueType(0) == N.getValueType().getScalarType())
 765       return CN;
 766   }
 767
 768   return nullptr;
 769 }
 770
 771 // \brief Returns the SDNode if it is a constant splat BuildVector or constant
 772 // float.
 773 static ConstantFPSDNode *isConstOrConstSplatFP(SDValue N) {
 774   if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(N))
 775     return CN;
 776
 777   if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N)) {
 778     BitVector UndefElements;
 779     ConstantFPSDNode *CN = BV->getConstantFPSplatNode(&UndefElements);
 780
 781     if (CN && UndefElements.none())
 782       return CN;
 783   }
 784
 785   return nullptr;
 786 }
 787
 788 SDValue DAGCombiner::ReassociateOps(unsigned Opc, SDLoc DL,
 789                                     SDValue N0, SDValue N1) {
 790   EVT VT = N0.getValueType();
 791   if (N0.getOpcode() == Opc) {
 792     if (SDNode *L = isConstantIntBuildVectorOrConstantInt(N0.getOperand(1))) {
 793       if (SDNode *R = isConstantIntBuildVectorOrConstantInt(N1)) {
 794         // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 795         if (SDValue OpNode = DAG.FoldConstantArithmetic(Opc, DL, VT, L, R))
 796           return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 797         return SDValue();
 798       }
 799       if (N0.hasOneUse()) {
 800         // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one
 801         // use
 802         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N0.getOperand(0), N1);
 803         if (!OpNode.getNode())
 804           return SDValue();
 805         AddToWorklist(OpNode.getNode());
 806         return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 807       }
 808     }
 809   }
 810
 811   if (N1.getOpcode() == Opc) {
 812     if (SDNode *R = isConstantIntBuildVectorOrConstantInt(N1.getOperand(1))) {
 813       if (SDNode *L = isConstantIntBuildVectorOrConstantInt(N0)) {
 814         // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 815         if (SDValue OpNode = DAG.FoldConstantArithmetic(Opc, DL, VT, R, L))
 816           return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 817         return SDValue();
 818       }
 819       if (N1.hasOneUse()) {
 820         // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one
 821         // use
 822         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N1.getOperand(0), N0);
 823         if (!OpNode.getNode())
 824           return SDValue();
 825         AddToWorklist(OpNode.getNode());
 826         return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 827       }
 828     }
 829   }
 830
 831   return SDValue();
 832 }
 833
 834 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 835                                bool AddTo) {
 836   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 837   ++NodesCombined;
 838   DEBUG(dbgs() << "\nReplacing.1 ";
 839         N->dump(&DAG);
 840         dbgs() << "\nWith: ";
 841         To[0].getNode()->dump(&DAG);
 842         dbgs() << " and " << NumTo-1 << " other values\n");
 843   for (unsigned i = 0, e = NumTo; i != e; ++i)
 844     assert((!To[i].getNode() ||
 845             N->getValueType(i) == To[i].getValueType()) &&
 846            "Cannot combine value to value of different type!");
 847
 848   WorklistRemover DeadNodes(*this);
 849   DAG.ReplaceAllUsesWith(N, To);
 850   if (AddTo) {
 851     // Push the new nodes and any users onto the worklist
 852     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 853       if (To[i].getNode()) {
 854         AddToWorklist(To[i].getNode());
 855         AddUsersToWorklist(To[i].getNode());
 856       }
 857     }
 858   }
 859
 860   // Finally, if the node is now dead, remove it from the graph.  The node
 861   // may not be dead if the replacement process recursively simplified to
 862   // something else needing this node.
 863   if (N->use_empty())
 864     deleteAndRecombine(N);
 865   return SDValue(N, 0);
 866 }
 867
 868 void DAGCombiner::
 869 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 870   // Replace all uses.  If any nodes become isomorphic to other nodes and
 871   // are deleted, make sure to remove them from our worklist.
 872   WorklistRemover DeadNodes(*this);
 873   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
 874
 875   // Push the new node and any (possibly new) users onto the worklist.
 876   AddToWorklist(TLO.New.getNode());
 877   AddUsersToWorklist(TLO.New.getNode());
 878
 879   // Finally, if the node is now dead, remove it from the graph.  The node
 880   // may not be dead if the replacement process recursively simplified to
 881   // something else needing this node.
 882   if (TLO.Old.getNode()->use_empty())
 883     deleteAndRecombine(TLO.Old.getNode());
 884 }
 885
 886 /// Check the specified integer node value to see if it can be simplified or if
 887 /// things it uses can be simplified by bit propagation. If so, return true.
 888 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 889   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 890   APInt KnownZero, KnownOne;
 891   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 892     return false;
 893
 894   // Revisit the node.
 895   AddToWorklist(Op.getNode());
 896
 897   // Replace the old value with the new one.
 898   ++NodesCombined;
 899   DEBUG(dbgs() << "\nReplacing.2 ";
 900         TLO.Old.getNode()->dump(&DAG);
 901         dbgs() << "\nWith: ";
 902         TLO.New.getNode()->dump(&DAG);
 903         dbgs() << '\n');
 904
 905   CommitTargetLoweringOpt(TLO);
 906   return true;
 907 }
 908
 909 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 910   SDLoc dl(Load);
 911   EVT VT = Load->getValueType(0);
 912   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 913
 914   DEBUG(dbgs() << "\nReplacing.9 ";
 915         Load->dump(&DAG);
 916         dbgs() << "\nWith: ";
 917         Trunc.getNode()->dump(&DAG);
 918         dbgs() << '\n');
 919   WorklistRemover DeadNodes(*this);
 920   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc);
 921   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1));
 922   deleteAndRecombine(Load);
 923   AddToWorklist(Trunc.getNode());
 924 }
 925
 926 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 927   Replace = false;
 928   SDLoc dl(Op);
 929   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 930     EVT MemVT = LD->getMemoryVT();
 931     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 932       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, PVT, MemVT) ? ISD::ZEXTLOAD
 933                                                        : ISD::EXTLOAD)
 934       : LD->getExtensionType();
 935     Replace = true;
 936     return DAG.getExtLoad(ExtType, dl, PVT,
 937                           LD->getChain(), LD->getBasePtr(),
 938                           MemVT, LD->getMemOperand());
 939   }
 940
 941   unsigned Opc = Op.getOpcode();
 942   switch (Opc) {
 943   default: break;
 944   case ISD::AssertSext:
 945     return DAG.getNode(ISD::AssertSext, dl, PVT,
 946                        SExtPromoteOperand(Op.getOperand(0), PVT),
 947                        Op.getOperand(1));
 948   case ISD::AssertZext:
 949     return DAG.getNode(ISD::AssertZext, dl, PVT,
 950                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 951                        Op.getOperand(1));
 952   case ISD::Constant: {
 953     unsigned ExtOpc =
 954       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 955     return DAG.getNode(ExtOpc, dl, PVT, Op);
 956   }
 957   }
 958
 959   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 960     return SDValue();
 961   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 962 }
 963
 964 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
 965   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
 966     return SDValue();
 967   EVT OldVT = Op.getValueType();
 968   SDLoc dl(Op);
 969   bool Replace = false;
 970   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 971   if (!NewOp.getNode())
 972     return SDValue();
 973   AddToWorklist(NewOp.getNode());
 974
 975   if (Replace)
 976     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 977   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
 978                      DAG.getValueType(OldVT));
 979 }
 980
 981 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
 982   EVT OldVT = Op.getValueType();
 983   SDLoc dl(Op);
 984   bool Replace = false;
 985   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 986   if (!NewOp.getNode())
 987     return SDValue();
 988   AddToWorklist(NewOp.getNode());
 989
 990   if (Replace)
 991     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 992   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
 993 }
 994
 995 /// Promote the specified integer binary operation if the target indicates it is
 996 /// beneficial. e.g. On x86, it's usually better to promote i16 operations to
 997 /// i32 since i16 instructions are longer.
 998 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
 999   if (!LegalOperations)
1000     return SDValue();
1001
1002   EVT VT = Op.getValueType();
1003   if (VT.isVector() || !VT.isInteger())
1004     return SDValue();
1005
1006   // If operation type is 'undesirable', e.g. i16 on x86, consider
1007   // promoting it.
1008   unsigned Opc = Op.getOpcode();
1009   if (TLI.isTypeDesirableForOp(Opc, VT))
1010     return SDValue();
1011
1012   EVT PVT = VT;
1013   // Consult target whether it is a good idea to promote this operation and
1014   // what's the right type to promote it to.
1015   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1016     assert(PVT != VT && "Don't know what type to promote to!");
1017
1018     bool Replace0 = false;
1019     SDValue N0 = Op.getOperand(0);
1020     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
1021     if (!NN0.getNode())
1022       return SDValue();
1023
1024     bool Replace1 = false;
1025     SDValue N1 = Op.getOperand(1);
1026     SDValue NN1;
1027     if (N0 == N1)
1028       NN1 = NN0;
1029     else {
1030       NN1 = PromoteOperand(N1, PVT, Replace1);
1031       if (!NN1.getNode())
1032         return SDValue();
1033     }
1034
1035     AddToWorklist(NN0.getNode());
1036     if (NN1.getNode())
1037       AddToWorklist(NN1.getNode());
1038
1039     if (Replace0)
1040       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
1041     if (Replace1)
1042       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
1043
1044     DEBUG(dbgs() << "\nPromoting ";
1045           Op.getNode()->dump(&DAG));
1046     SDLoc dl(Op);
1047     return DAG.getNode(ISD::TRUNCATE, dl, VT,
1048                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
1049   }
1050   return SDValue();
1051 }
1052
1053 /// Promote the specified integer shift operation if the target indicates it is
1054 /// beneficial. e.g. On x86, it's usually better to promote i16 operations to
1055 /// i32 since i16 instructions are longer.
1056 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
1057   if (!LegalOperations)
1058     return SDValue();
1059
1060   EVT VT = Op.getValueType();
1061   if (VT.isVector() || !VT.isInteger())
1062     return SDValue();
1063
1064   // If operation type is 'undesirable', e.g. i16 on x86, consider
1065   // promoting it.
1066   unsigned Opc = Op.getOpcode();
1067   if (TLI.isTypeDesirableForOp(Opc, VT))
1068     return SDValue();
1069
1070   EVT PVT = VT;
1071   // Consult target whether it is a good idea to promote this operation and
1072   // what's the right type to promote it to.
1073   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1074     assert(PVT != VT && "Don't know what type to promote to!");
1075
1076     bool Replace = false;
1077     SDValue N0 = Op.getOperand(0);
1078     if (Opc == ISD::SRA)
1079       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
1080     else if (Opc == ISD::SRL)
1081       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
1082     else
1083       N0 = PromoteOperand(N0, PVT, Replace);
1084     if (!N0.getNode())
1085       return SDValue();
1086
1087     AddToWorklist(N0.getNode());
1088     if (Replace)
1089       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
1090
1091     DEBUG(dbgs() << "\nPromoting ";
1092           Op.getNode()->dump(&DAG));
1093     SDLoc dl(Op);
1094     return DAG.getNode(ISD::TRUNCATE, dl, VT,
1095                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
1096   }
1097   return SDValue();
1098 }
1099
1100 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
1101   if (!LegalOperations)
1102     return SDValue();
1103
1104   EVT VT = Op.getValueType();
1105   if (VT.isVector() || !VT.isInteger())
1106     return SDValue();
1107
1108   // If operation type is 'undesirable', e.g. i16 on x86, consider
1109   // promoting it.
1110   unsigned Opc = Op.getOpcode();
1111   if (TLI.isTypeDesirableForOp(Opc, VT))
1112     return SDValue();
1113
1114   EVT PVT = VT;
1115   // Consult target whether it is a good idea to promote this operation and
1116   // what's the right type to promote it to.
1117   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1118     assert(PVT != VT && "Don't know what type to promote to!");
1119     // fold (aext (aext x)) -> (aext x)
1120     // fold (aext (zext x)) -> (zext x)
1121     // fold (aext (sext x)) -> (sext x)
1122     DEBUG(dbgs() << "\nPromoting ";
1123           Op.getNode()->dump(&DAG));
1124     return DAG.getNode(Op.getOpcode(), SDLoc(Op), VT, Op.getOperand(0));
1125   }
1126   return SDValue();
1127 }
1128
1129 bool DAGCombiner::PromoteLoad(SDValue Op) {
1130   if (!LegalOperations)
1131     return false;
1132
1133   EVT VT = Op.getValueType();
1134   if (VT.isVector() || !VT.isInteger())
1135     return false;
1136
1137   // If operation type is 'undesirable', e.g. i16 on x86, consider
1138   // promoting it.
1139   unsigned Opc = Op.getOpcode();
1140   if (TLI.isTypeDesirableForOp(Opc, VT))
1141     return false;
1142
1143   EVT PVT = VT;
1144   // Consult target whether it is a good idea to promote this operation and
1145   // what's the right type to promote it to.
1146   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1147     assert(PVT != VT && "Don't know what type to promote to!");
1148
1149     SDLoc dl(Op);
1150     SDNode *N = Op.getNode();
1151     LoadSDNode *LD = cast<LoadSDNode>(N);
1152     EVT MemVT = LD->getMemoryVT();
1153     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
1154       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, PVT, MemVT) ? ISD::ZEXTLOAD
1155                                                        : ISD::EXTLOAD)
1156       : LD->getExtensionType();
1157     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
1158                                    LD->getChain(), LD->getBasePtr(),
1159                                    MemVT, LD->getMemOperand());
1160     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
1161
1162     DEBUG(dbgs() << "\nPromoting ";
1163           N->dump(&DAG);
1164           dbgs() << "\nTo: ";
1165           Result.getNode()->dump(&DAG);
1166           dbgs() << '\n');
1167     WorklistRemover DeadNodes(*this);
1168     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
1169     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1));
1170     deleteAndRecombine(N);
1171     AddToWorklist(Result.getNode());
1172     return true;
1173   }
1174   return false;
1175 }
1176
1177 /// \brief Recursively delete a node which has no uses and any operands for
1178 /// which it is the only use.
1179 ///
1180 /// Note that this both deletes the nodes and removes them from the worklist.
1181 /// It also adds any nodes who have had a user deleted to the worklist as they
1182 /// may now have only one use and subject to other combines.
1183 bool DAGCombiner::recursivelyDeleteUnusedNodes(SDNode *N) {
1184   if (!N->use_empty())
1185     return false;
1186
1187   SmallSetVector<SDNode *, 16> Nodes;
1188   Nodes.insert(N);
1189   do {
1190     N = Nodes.pop_back_val();
1191     if (!N)
1192       continue;
1193
1194     if (N->use_empty()) {
1195       for (const SDValue &ChildN : N->op_values())
1196         Nodes.insert(ChildN.getNode());
1197
1198       removeFromWorklist(N);
1199       DAG.DeleteNode(N);
1200     } else {
1201       AddToWorklist(N);
1202     }
1203   } while (!Nodes.empty());
1204   return true;
1205 }
1206
1207 //===----------------------------------------------------------------------===//
1208 //  Main DAG Combiner implementation
1209 //===----------------------------------------------------------------------===//
1210
1211 void DAGCombiner::Run(CombineLevel AtLevel) {
1212   // set the instance variables, so that the various visit routines may use it.
1213   Level = AtLevel;
1214   LegalOperations = Level >= AfterLegalizeVectorOps;
1215   LegalTypes = Level >= AfterLegalizeTypes;
1216
1217   // Add all the dag nodes to the worklist.
1218   for (SDNode &Node : DAG.allnodes())
1219     AddToWorklist(&Node);
1220
1221   // Create a dummy node (which is not added to allnodes), that adds a reference
1222   // to the root node, preventing it from being deleted, and tracking any
1223   // changes of the root.
1224   HandleSDNode Dummy(DAG.getRoot());
1225
1226   // while the worklist isn't empty, find a node and
1227   // try and combine it.
1228   while (!WorklistMap.empty()) {
1229     SDNode *N;
1230     // The Worklist holds the SDNodes in order, but it may contain null entries.
1231     do {
1232       N = Worklist.pop_back_val();
1233     } while (!N);
1234
1235     bool GoodWorklistEntry = WorklistMap.erase(N);
1236     (void)GoodWorklistEntry;
1237     assert(GoodWorklistEntry &&
1238            "Found a worklist entry without a corresponding map entry!");
1239
1240     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1241     // N is deleted from the DAG, since they too may now be dead or may have a
1242     // reduced number of uses, allowing other xforms.
1243     if (recursivelyDeleteUnusedNodes(N))
1244       continue;
1245
1246     WorklistRemover DeadNodes(*this);
1247
1248     // If this combine is running after legalizing the DAG, re-legalize any
1249     // nodes pulled off the worklist.
1250     if (Level == AfterLegalizeDAG) {
1251       SmallSetVector<SDNode *, 16> UpdatedNodes;
1252       bool NIsValid = DAG.LegalizeOp(N, UpdatedNodes);
1253
1254       for (SDNode *LN : UpdatedNodes) {
1255         AddToWorklist(LN);
1256         AddUsersToWorklist(LN);
1257       }
1258       if (!NIsValid)
1259         continue;
1260     }
1261
1262     DEBUG(dbgs() << "\nCombining: "; N->dump(&DAG));
1263
1264     // Add any operands of the new node which have not yet been combined to the
1265     // worklist as well. Because the worklist uniques things already, this
1266     // won't repeatedly process the same operand.
1267     CombinedNodes.insert(N);
1268     for (const SDValue &ChildN : N->op_values())
1269       if (!CombinedNodes.count(ChildN.getNode()))
1270         AddToWorklist(ChildN.getNode());
1271
1272     SDValue RV = combine(N);
1273
1274     if (!RV.getNode())
1275       continue;
1276
1277     ++NodesCombined;
1278
1279     // If we get back the same node we passed in, rather than a new node or
1280     // zero, we know that the node must have defined multiple values and
1281     // CombineTo was used.  Since CombineTo takes care of the worklist
1282     // mechanics for us, we have no work to do in this case.
1283     if (RV.getNode() == N)
1284       continue;
1285
1286     assert(N->getOpcode() != ISD::DELETED_NODE &&
1287            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1288            "Node was deleted but visit returned new node!");
1289
1290     DEBUG(dbgs() << " ... into: ";
1291           RV.getNode()->dump(&DAG));
1292
1293     // Transfer debug value.
1294     DAG.TransferDbgValues(SDValue(N, 0), RV);
1295     if (N->getNumValues() == RV.getNode()->getNumValues())
1296       DAG.ReplaceAllUsesWith(N, RV.getNode());
1297     else {
1298       assert(N->getValueType(0) == RV.getValueType() &&
1299              N->getNumValues() == 1 && "Type mismatch");
1300       SDValue OpV = RV;
1301       DAG.ReplaceAllUsesWith(N, &OpV);
1302     }
1303
1304     // Push the new node and any users onto the worklist
1305     AddToWorklist(RV.getNode());
1306     AddUsersToWorklist(RV.getNode());
1307
1308     // Finally, if the node is now dead, remove it from the graph.  The node
1309     // may not be dead if the replacement process recursively simplified to
1310     // something else needing this node. This will also take care of adding any
1311     // operands which have lost a user to the worklist.
1312     recursivelyDeleteUnusedNodes(N);
1313   }
1314
1315   // If the root changed (e.g. it was a dead load, update the root).
1316   DAG.setRoot(Dummy.getValue());
1317   DAG.RemoveDeadNodes();
1318 }
1319
1320 SDValue DAGCombiner::visit(SDNode *N) {
1321   switch (N->getOpcode()) {
1322   default: break;
1323   case ISD::TokenFactor:        return visitTokenFactor(N);
1324   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1325   case ISD::ADD:                return visitADD(N);
1326   case ISD::SUB:                return visitSUB(N);
1327   case ISD::ADDC:               return visitADDC(N);
1328   case ISD::SUBC:               return visitSUBC(N);
1329   case ISD::ADDE:               return visitADDE(N);
1330   case ISD::SUBE:               return visitSUBE(N);
1331   case ISD::MUL:                return visitMUL(N);
1332   case ISD::SDIV:               return visitSDIV(N);
1333   case ISD::UDIV:               return visitUDIV(N);
1334   case ISD::SREM:               return visitSREM(N);
1335   case ISD::UREM:               return visitUREM(N);
1336   case ISD::MULHU:              return visitMULHU(N);
1337   case ISD::MULHS:              return visitMULHS(N);
1338   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1339   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1340   case ISD::SMULO:              return visitSMULO(N);
1341   case ISD::UMULO:              return visitUMULO(N);
1342   case ISD::SDIVREM:            return visitSDIVREM(N);
1343   case ISD::UDIVREM:            return visitUDIVREM(N);
1344   case ISD::AND:                return visitAND(N);
1345   case ISD::OR:                 return visitOR(N);
1346   case ISD::XOR:                return visitXOR(N);
1347   case ISD::SHL:                return visitSHL(N);
1348   case ISD::SRA:                return visitSRA(N);
1349   case ISD::SRL:                return visitSRL(N);
1350   case ISD::ROTR:
1351   case ISD::ROTL:               return visitRotate(N);
1352   case ISD::BSWAP:              return visitBSWAP(N);
1353   case ISD::CTLZ:               return visitCTLZ(N);
1354   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1355   case ISD::CTTZ:               return visitCTTZ(N);
1356   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1357   case ISD::CTPOP:              return visitCTPOP(N);
1358   case ISD::SELECT:             return visitSELECT(N);
1359   case ISD::VSELECT:            return visitVSELECT(N);
1360   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1361   case ISD::SETCC:              return visitSETCC(N);
1362   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1363   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1364   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1365   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1366   case ISD::SIGN_EXTEND_VECTOR_INREG: return visitSIGN_EXTEND_VECTOR_INREG(N);
1367   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1368   case ISD::BITCAST:            return visitBITCAST(N);
1369   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1370   case ISD::FADD:               return visitFADD(N);
1371   case ISD::FSUB:               return visitFSUB(N);
1372   case ISD::FMUL:               return visitFMUL(N);
1373   case ISD::FMA:                return visitFMA(N);
1374   case ISD::FDIV:               return visitFDIV(N);
1375   case ISD::FREM:               return visitFREM(N);
1376   case ISD::FSQRT:              return visitFSQRT(N);
1377   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1378   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1379   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1380   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1381   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1382   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1383   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1384   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1385   case ISD::FNEG:               return visitFNEG(N);
1386   case ISD::FABS:               return visitFABS(N);
1387   case ISD::FFLOOR:             return visitFFLOOR(N);
1388   case ISD::FMINNUM:            return visitFMINNUM(N);
1389   case ISD::FMAXNUM:            return visitFMAXNUM(N);
1390   case ISD::FCEIL:              return visitFCEIL(N);
1391   case ISD::FTRUNC:             return visitFTRUNC(N);
1392   case ISD::BRCOND:             return visitBRCOND(N);
1393   case ISD::BR_CC:              return visitBR_CC(N);
1394   case ISD::LOAD:               return visitLOAD(N);
1395   case ISD::STORE:              return visitSTORE(N);
1396   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1397   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1398   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1399   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1400   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1401   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1402   case ISD::SCALAR_TO_VECTOR:   return visitSCALAR_TO_VECTOR(N);
1403   case ISD::INSERT_SUBVECTOR:   return visitINSERT_SUBVECTOR(N);
1404   case ISD::MGATHER:            return visitMGATHER(N);
1405   case ISD::MLOAD:              return visitMLOAD(N);
1406   case ISD::MSCATTER:           return visitMSCATTER(N);
1407   case ISD::MSTORE:             return visitMSTORE(N);
1408   case ISD::FP_TO_FP16:         return visitFP_TO_FP16(N);
1409   }
1410   return SDValue();
1411 }
1412
1413 SDValue DAGCombiner::combine(SDNode *N) {
1414   SDValue RV = visit(N);
1415
1416   // If nothing happened, try a target-specific DAG combine.
1417   if (!RV.getNode()) {
1418     assert(N->getOpcode() != ISD::DELETED_NODE &&
1419            "Node was deleted but visit returned NULL!");
1420
1421     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1422         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1423
1424       // Expose the DAG combiner to the target combiner impls.
1425       TargetLowering::DAGCombinerInfo
1426         DagCombineInfo(DAG, Level, false, this);
1427
1428       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1429     }
1430   }
1431
1432   // If nothing happened still, try promoting the operation.
1433   if (!RV.getNode()) {
1434     switch (N->getOpcode()) {
1435     default: break;
1436     case ISD::ADD:
1437     case ISD::SUB:
1438     case ISD::MUL:
1439     case ISD::AND:
1440     case ISD::OR:
1441     case ISD::XOR:
1442       RV = PromoteIntBinOp(SDValue(N, 0));
1443       break;
1444     case ISD::SHL:
1445     case ISD::SRA:
1446     case ISD::SRL:
1447       RV = PromoteIntShiftOp(SDValue(N, 0));
1448       break;
1449     case ISD::SIGN_EXTEND:
1450     case ISD::ZERO_EXTEND:
1451     case ISD::ANY_EXTEND:
1452       RV = PromoteExtend(SDValue(N, 0));
1453       break;
1454     case ISD::LOAD:
1455       if (PromoteLoad(SDValue(N, 0)))
1456         RV = SDValue(N, 0);
1457       break;
1458     }
1459   }
1460
1461   // If N is a commutative binary node, try commuting it to enable more
1462   // sdisel CSE.
1463   if (!RV.getNode() && SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1464       N->getNumValues() == 1) {
1465     SDValue N0 = N->getOperand(0);
1466     SDValue N1 = N->getOperand(1);
1467
1468     // Constant operands are canonicalized to RHS.
1469     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1470       SDValue Ops[] = {N1, N0};
1471       SDNode *CSENode;
1472       if (const auto *BinNode = dyn_cast<BinaryWithFlagsSDNode>(N)) {
1473         CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(), Ops,
1474                                       &BinNode->Flags);
1475       } else {
1476         CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(), Ops);
1477       }
1478       if (CSENode)
1479         return SDValue(CSENode, 0);
1480     }
1481   }
1482
1483   return RV;
1484 }
1485
1486 /// Given a node, return its input chain if it has one, otherwise return a null
1487 /// sd operand.
1488 static SDValue getInputChainForNode(SDNode *N) {
1489   if (unsigned NumOps = N->getNumOperands()) {
1490     if (N->getOperand(0).getValueType() == MVT::Other)
1491       return N->getOperand(0);
1492     if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1493       return N->getOperand(NumOps-1);
1494     for (unsigned i = 1; i < NumOps-1; ++i)
1495       if (N->getOperand(i).getValueType() == MVT::Other)
1496         return N->getOperand(i);
1497   }
1498   return SDValue();
1499 }
1500
1501 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1502   // If N has two operands, where one has an input chain equal to the other,
1503   // the 'other' chain is redundant.
1504   if (N->getNumOperands() == 2) {
1505     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1506       return N->getOperand(0);
1507     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1508       return N->getOperand(1);
1509   }
1510
1511   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1512   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1513   SmallPtrSet<SDNode*, 16> SeenOps;
1514   bool Changed = false;             // If we should replace this token factor.
1515
1516   // Start out with this token factor.
1517   TFs.push_back(N);
1518
1519   // Iterate through token factors.  The TFs grows when new token factors are
1520   // encountered.
1521   for (unsigned i = 0; i < TFs.size(); ++i) {
1522     SDNode *TF = TFs[i];
1523
1524     // Check each of the operands.
1525     for (const SDValue &Op : TF->op_values()) {
1526
1527       switch (Op.getOpcode()) {
1528       case ISD::EntryToken:
1529         // Entry tokens don't need to be added to the list. They are
1530         // redundant.
1531         Changed = true;
1532         break;
1533
1534       case ISD::TokenFactor:
1535         if (Op.hasOneUse() &&
1536             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1537           // Queue up for processing.
1538           TFs.push_back(Op.getNode());
1539           // Clean up in case the token factor is removed.
1540           AddToWorklist(Op.getNode());
1541           Changed = true;
1542           break;
1543         }
1544         // Fall thru
1545
1546       default:
1547         // Only add if it isn't already in the list.
1548         if (SeenOps.insert(Op.getNode()).second)
1549           Ops.push_back(Op);
1550         else
1551           Changed = true;
1552         break;
1553       }
1554     }
1555   }
1556
1557   SDValue Result;
1558
1559   // If we've changed things around then replace token factor.
1560   if (Changed) {
1561     if (Ops.empty()) {
1562       // The entry token is the only possible outcome.
1563       Result = DAG.getEntryNode();
1564     } else {
1565       // New and improved token factor.
1566       Result = DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other, Ops);
1567     }
1568
1569     // Add users to worklist if AA is enabled, since it may introduce
1570     // a lot of new chained token factors while removing memory deps.
1571     bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA
1572       : DAG.getSubtarget().useAA();
1573     return CombineTo(N, Result, UseAA /*add to worklist*/);
1574   }
1575
1576   return Result;
1577 }
1578
1579 /// MERGE_VALUES can always be eliminated.
1580 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1581   WorklistRemover DeadNodes(*this);
1582   // Replacing results may cause a different MERGE_VALUES to suddenly
1583   // be CSE'd with N, and carry its uses with it. Iterate until no
1584   // uses remain, to ensure that the node can be safely deleted.
1585   // First add the users of this node to the work list so that they
1586   // can be tried again once they have new operands.
1587   AddUsersToWorklist(N);
1588   do {
1589     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1590       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i));
1591   } while (!N->use_empty());
1592   deleteAndRecombine(N);
1593   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1594 }
1595
1596 static bool isNullConstant(SDValue V) {
1597   ConstantSDNode *Const = dyn_cast<ConstantSDNode>(V);
1598   return Const != nullptr && Const->isNullValue();
1599 }
1600
1601 static bool isNullFPConstant(SDValue V) {
1602   ConstantFPSDNode *Const = dyn_cast<ConstantFPSDNode>(V);
1603   return Const != nullptr && Const->isZero() && !Const->isNegative();
1604 }
1605
1606 static bool isAllOnesConstant(SDValue V) {
1607   ConstantSDNode *Const = dyn_cast<ConstantSDNode>(V);
1608   return Const != nullptr && Const->isAllOnesValue();
1609 }
1610
1611 static bool isOneConstant(SDValue V) {
1612   ConstantSDNode *Const = dyn_cast<ConstantSDNode>(V);
1613   return Const != nullptr && Const->isOne();
1614 }
1615
1616 /// If \p N is a ContantSDNode with isOpaque() == false return it casted to a
1617 /// ContantSDNode pointer else nullptr.
1618 static ConstantSDNode *getAsNonOpaqueConstant(SDValue N) {
1619   ConstantSDNode *Const = dyn_cast<ConstantSDNode>(N);
1620   return Const != nullptr && !Const->isOpaque() ? Const : nullptr;
1621 }
1622
1623 SDValue DAGCombiner::visitADD(SDNode *N) {
1624   SDValue N0 = N->getOperand(0);
1625   SDValue N1 = N->getOperand(1);
1626   EVT VT = N0.getValueType();
1627
1628   // fold vector ops
1629   if (VT.isVector()) {
1630     if (SDValue FoldedVOp = SimplifyVBinOp(N))
1631       return FoldedVOp;
1632
1633     // fold (add x, 0) -> x, vector edition
1634     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1635       return N0;
1636     if (ISD::isBuildVectorAllZeros(N0.getNode()))
1637       return N1;
1638   }
1639
1640   // fold (add x, undef) -> undef
1641   if (N0.getOpcode() == ISD::UNDEF)
1642     return N0;
1643   if (N1.getOpcode() == ISD::UNDEF)
1644     return N1;
1645   // fold (add c1, c2) -> c1+c2
1646   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
1647   ConstantSDNode *N1C = getAsNonOpaqueConstant(N1);
1648   if (N0C && N1C)
1649     return DAG.FoldConstantArithmetic(ISD::ADD, SDLoc(N), VT, N0C, N1C);
1650   // canonicalize constant to RHS
1651   if (isConstantIntBuildVectorOrConstantInt(N0) &&
1652      !isConstantIntBuildVectorOrConstantInt(N1))
1653     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N1, N0);
1654   // fold (add x, 0) -> x
1655   if (isNullConstant(N1))
1656     return N0;
1657   // fold (add Sym, c) -> Sym+c
1658   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1659     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1660         GA->getOpcode() == ISD::GlobalAddress)
1661       return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1662                                   GA->getOffset() +
1663                                     (uint64_t)N1C->getSExtValue());
1664   // fold ((c1-A)+c2) -> (c1+c2)-A
1665   if (N1C && N0.getOpcode() == ISD::SUB)
1666     if (ConstantSDNode *N0C = getAsNonOpaqueConstant(N0.getOperand(0))) {
1667       SDLoc DL(N);
1668       return DAG.getNode(ISD::SUB, DL, VT,
1669                          DAG.getConstant(N1C->getAPIntValue()+
1670                                          N0C->getAPIntValue(), DL, VT),
1671                          N0.getOperand(1));
1672     }
1673   // reassociate add
1674   if (SDValue RADD = ReassociateOps(ISD::ADD, SDLoc(N), N0, N1))
1675     return RADD;
1676   // fold ((0-A) + B) -> B-A
1677   if (N0.getOpcode() == ISD::SUB && isNullConstant(N0.getOperand(0)))
1678     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1, N0.getOperand(1));
1679   // fold (A + (0-B)) -> A-B
1680   if (N1.getOpcode() == ISD::SUB && isNullConstant(N1.getOperand(0)))
1681     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1.getOperand(1));
1682   // fold (A+(B-A)) -> B
1683   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1684     return N1.getOperand(0);
1685   // fold ((B-A)+A) -> B
1686   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1687     return N0.getOperand(0);
1688   // fold (A+(B-(A+C))) to (B-C)
1689   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1690       N0 == N1.getOperand(1).getOperand(0))
1691     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1692                        N1.getOperand(1).getOperand(1));
1693   // fold (A+(B-(C+A))) to (B-C)
1694   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1695       N0 == N1.getOperand(1).getOperand(1))
1696     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1697                        N1.getOperand(1).getOperand(0));
1698   // fold (A+((B-A)+or-C)) to (B+or-C)
1699   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1700       N1.getOperand(0).getOpcode() == ISD::SUB &&
1701       N0 == N1.getOperand(0).getOperand(1))
1702     return DAG.getNode(N1.getOpcode(), SDLoc(N), VT,
1703                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1704
1705   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1706   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1707     SDValue N00 = N0.getOperand(0);
1708     SDValue N01 = N0.getOperand(1);
1709     SDValue N10 = N1.getOperand(0);
1710     SDValue N11 = N1.getOperand(1);
1711
1712     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1713       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1714                          DAG.getNode(ISD::ADD, SDLoc(N0), VT, N00, N10),
1715                          DAG.getNode(ISD::ADD, SDLoc(N1), VT, N01, N11));
1716   }
1717
1718   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1719     return SDValue(N, 0);
1720
1721   // fold (a+b) -> (a|b) iff a and b share no bits.
1722   if (VT.isInteger() && !VT.isVector()) {
1723     APInt LHSZero, LHSOne;
1724     APInt RHSZero, RHSOne;
1725     DAG.computeKnownBits(N0, LHSZero, LHSOne);
1726
1727     if (LHSZero.getBoolValue()) {
1728       DAG.computeKnownBits(N1, RHSZero, RHSOne);
1729
1730       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1731       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1732       if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero){
1733         if (!LegalOperations || TLI.isOperationLegal(ISD::OR, VT))
1734           return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1);
1735       }
1736     }
1737   }
1738
1739   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1740   if (N1.getOpcode() == ISD::SHL && N1.getOperand(0).getOpcode() == ISD::SUB &&
1741       isNullConstant(N1.getOperand(0).getOperand(0)))
1742     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0,
1743                        DAG.getNode(ISD::SHL, SDLoc(N), VT,
1744                                    N1.getOperand(0).getOperand(1),
1745                                    N1.getOperand(1)));
1746   if (N0.getOpcode() == ISD::SHL && N0.getOperand(0).getOpcode() == ISD::SUB &&
1747       isNullConstant(N0.getOperand(0).getOperand(0)))
1748     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1,
1749                        DAG.getNode(ISD::SHL, SDLoc(N), VT,
1750                                    N0.getOperand(0).getOperand(1),
1751                                    N0.getOperand(1)));
1752
1753   if (N1.getOpcode() == ISD::AND) {
1754     SDValue AndOp0 = N1.getOperand(0);
1755     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1756     unsigned DestBits = VT.getScalarType().getSizeInBits();
1757
1758     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1759     // and similar xforms where the inner op is either ~0 or 0.
1760     if (NumSignBits == DestBits && isOneConstant(N1->getOperand(1))) {
1761       SDLoc DL(N);
1762       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1763     }
1764   }
1765
1766   // add (sext i1), X -> sub X, (zext i1)
1767   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1768       N0.getOperand(0).getValueType() == MVT::i1 &&
1769       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1770     SDLoc DL(N);
1771     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1772     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1773   }
1774
1775   // add X, (sextinreg Y i1) -> sub X, (and Y 1)
1776   if (N1.getOpcode() == ISD::SIGN_EXTEND_INREG) {
1777     VTSDNode *TN = cast<VTSDNode>(N1.getOperand(1));
1778     if (TN->getVT() == MVT::i1) {
1779       SDLoc DL(N);
1780       SDValue ZExt = DAG.getNode(ISD::AND, DL, VT, N1.getOperand(0),
1781                                  DAG.getConstant(1, DL, VT));
1782       return DAG.getNode(ISD::SUB, DL, VT, N0, ZExt);
1783     }
1784   }
1785
1786   return SDValue();
1787 }
1788
1789 SDValue DAGCombiner::visitADDC(SDNode *N) {
1790   SDValue N0 = N->getOperand(0);
1791   SDValue N1 = N->getOperand(1);
1792   EVT VT = N0.getValueType();
1793
1794   // If the flag result is dead, turn this into an ADD.
1795   if (!N->hasAnyUseOfValue(1))
1796     return CombineTo(N, DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N1),
1797                      DAG.getNode(ISD::CARRY_FALSE,
1798                                  SDLoc(N), MVT::Glue));
1799
1800   // canonicalize constant to RHS.
1801   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1802   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1803   if (N0C && !N1C)
1804     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N1, N0);
1805
1806   // fold (addc x, 0) -> x + no carry out
1807   if (isNullConstant(N1))
1808     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1809                                         SDLoc(N), MVT::Glue));
1810
1811   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1812   APInt LHSZero, LHSOne;
1813   APInt RHSZero, RHSOne;
1814   DAG.computeKnownBits(N0, LHSZero, LHSOne);
1815
1816   if (LHSZero.getBoolValue()) {
1817     DAG.computeKnownBits(N1, RHSZero, RHSOne);
1818
1819     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1820     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1821     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1822       return CombineTo(N, DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1),
1823                        DAG.getNode(ISD::CARRY_FALSE,
1824                                    SDLoc(N), MVT::Glue));
1825   }
1826
1827   return SDValue();
1828 }
1829
1830 SDValue DAGCombiner::visitADDE(SDNode *N) {
1831   SDValue N0 = N->getOperand(0);
1832   SDValue N1 = N->getOperand(1);
1833   SDValue CarryIn = N->getOperand(2);
1834
1835   // canonicalize constant to RHS
1836   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1837   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1838   if (N0C && !N1C)
1839     return DAG.getNode(ISD::ADDE, SDLoc(N), N->getVTList(),
1840                        N1, N0, CarryIn);
1841
1842   // fold (adde x, y, false) -> (addc x, y)
1843   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1844     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N0, N1);
1845
1846   return SDValue();
1847 }
1848
1849 // Since it may not be valid to emit a fold to zero for vector initializers
1850 // check if we can before folding.
1851 static SDValue tryFoldToZero(SDLoc DL, const TargetLowering &TLI, EVT VT,
1852                              SelectionDAG &DAG,
1853                              bool LegalOperations, bool LegalTypes) {
1854   if (!VT.isVector())
1855     return DAG.getConstant(0, DL, VT);
1856   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
1857     return DAG.getConstant(0, DL, VT);
1858   return SDValue();
1859 }
1860
1861 SDValue DAGCombiner::visitSUB(SDNode *N) {
1862   SDValue N0 = N->getOperand(0);
1863   SDValue N1 = N->getOperand(1);
1864   EVT VT = N0.getValueType();
1865
1866   // fold vector ops
1867   if (VT.isVector()) {
1868     if (SDValue FoldedVOp = SimplifyVBinOp(N))
1869       return FoldedVOp;
1870
1871     // fold (sub x, 0) -> x, vector edition
1872     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1873       return N0;
1874   }
1875
1876   // fold (sub x, x) -> 0
1877   // FIXME: Refactor this and xor and other similar operations together.
1878   if (N0 == N1)
1879     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
1880   // fold (sub c1, c2) -> c1-c2
1881   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
1882   ConstantSDNode *N1C = getAsNonOpaqueConstant(N1);
1883   if (N0C && N1C)
1884     return DAG.FoldConstantArithmetic(ISD::SUB, SDLoc(N), VT, N0C, N1C);
1885   // fold (sub x, c) -> (add x, -c)
1886   if (N1C) {
1887     SDLoc DL(N);
1888     return DAG.getNode(ISD::ADD, DL, VT, N0,
1889                        DAG.getConstant(-N1C->getAPIntValue(), DL, VT));
1890   }
1891   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1892   if (isAllOnesConstant(N0))
1893     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
1894   // fold A-(A-B) -> B
1895   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1896     return N1.getOperand(1);
1897   // fold (A+B)-A -> B
1898   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1899     return N0.getOperand(1);
1900   // fold (A+B)-B -> A
1901   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1902     return N0.getOperand(0);
1903   // fold C2-(A+C1) -> (C2-C1)-A
1904   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? nullptr :
1905     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1906   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1907     SDLoc DL(N);
1908     SDValue NewC = DAG.getConstant(N0C->getAPIntValue() - N1C1->getAPIntValue(),
1909                                    DL, VT);
1910     return DAG.getNode(ISD::SUB, DL, VT, NewC,
1911                        N1.getOperand(0));
1912   }
1913   // fold ((A+(B+or-C))-B) -> A+or-C
1914   if (N0.getOpcode() == ISD::ADD &&
1915       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1916        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1917       N0.getOperand(1).getOperand(0) == N1)
1918     return DAG.getNode(N0.getOperand(1).getOpcode(), SDLoc(N), VT,
1919                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1920   // fold ((A+(C+B))-B) -> A+C
1921   if (N0.getOpcode() == ISD::ADD &&
1922       N0.getOperand(1).getOpcode() == ISD::ADD &&
1923       N0.getOperand(1).getOperand(1) == N1)
1924     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1925                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1926   // fold ((A-(B-C))-C) -> A-B
1927   if (N0.getOpcode() == ISD::SUB &&
1928       N0.getOperand(1).getOpcode() == ISD::SUB &&
1929       N0.getOperand(1).getOperand(1) == N1)
1930     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1931                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1932
1933   // If either operand of a sub is undef, the result is undef
1934   if (N0.getOpcode() == ISD::UNDEF)
1935     return N0;
1936   if (N1.getOpcode() == ISD::UNDEF)
1937     return N1;
1938
1939   // If the relocation model supports it, consider symbol offsets.
1940   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1941     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1942       // fold (sub Sym, c) -> Sym-c
1943       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1944         return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1945                                     GA->getOffset() -
1946                                       (uint64_t)N1C->getSExtValue());
1947       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1948       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1949         if (GA->getGlobal() == GB->getGlobal())
1950           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1951                                  SDLoc(N), VT);
1952     }
1953
1954   // sub X, (sextinreg Y i1) -> add X, (and Y 1)
1955   if (N1.getOpcode() == ISD::SIGN_EXTEND_INREG) {
1956     VTSDNode *TN = cast<VTSDNode>(N1.getOperand(1));
1957     if (TN->getVT() == MVT::i1) {
1958       SDLoc DL(N);
1959       SDValue ZExt = DAG.getNode(ISD::AND, DL, VT, N1.getOperand(0),
1960                                  DAG.getConstant(1, DL, VT));
1961       return DAG.getNode(ISD::ADD, DL, VT, N0, ZExt);
1962     }
1963   }
1964
1965   return SDValue();
1966 }
1967
1968 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1969   SDValue N0 = N->getOperand(0);
1970   SDValue N1 = N->getOperand(1);
1971   EVT VT = N0.getValueType();
1972
1973   // If the flag result is dead, turn this into an SUB.
1974   if (!N->hasAnyUseOfValue(1))
1975     return CombineTo(N, DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1),
1976                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1977                                  MVT::Glue));
1978
1979   // fold (subc x, x) -> 0 + no borrow
1980   if (N0 == N1) {
1981     SDLoc DL(N);
1982     return CombineTo(N, DAG.getConstant(0, DL, VT),
1983                      DAG.getNode(ISD::CARRY_FALSE, DL,
1984                                  MVT::Glue));
1985   }
1986
1987   // fold (subc x, 0) -> x + no borrow
1988   if (isNullConstant(N1))
1989     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1990                                         MVT::Glue));
1991
1992   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1993   if (isAllOnesConstant(N0))
1994     return CombineTo(N, DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0),
1995                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1996                                  MVT::Glue));
1997
1998   return SDValue();
1999 }
2000
2001 SDValue DAGCombiner::visitSUBE(SDNode *N) {
2002   SDValue N0 = N->getOperand(0);
2003   SDValue N1 = N->getOperand(1);
2004   SDValue CarryIn = N->getOperand(2);
2005
2006   // fold (sube x, y, false) -> (subc x, y)
2007   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
2008     return DAG.getNode(ISD::SUBC, SDLoc(N), N->getVTList(), N0, N1);
2009
2010   return SDValue();
2011 }
2012
2013 SDValue DAGCombiner::visitMUL(SDNode *N) {
2014   SDValue N0 = N->getOperand(0);
2015   SDValue N1 = N->getOperand(1);
2016   EVT VT = N0.getValueType();
2017
2018   // fold (mul x, undef) -> 0
2019   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2020     return DAG.getConstant(0, SDLoc(N), VT);
2021
2022   bool N0IsConst = false;
2023   bool N1IsConst = false;
2024   bool N1IsOpaqueConst = false;
2025   bool N0IsOpaqueConst = false;
2026   APInt ConstValue0, ConstValue1;
2027   // fold vector ops
2028   if (VT.isVector()) {
2029     if (SDValue FoldedVOp = SimplifyVBinOp(N))
2030       return FoldedVOp;
2031
2032     N0IsConst = isConstantSplatVector(N0.getNode(), ConstValue0);
2033     N1IsConst = isConstantSplatVector(N1.getNode(), ConstValue1);
2034   } else {
2035     N0IsConst = isa<ConstantSDNode>(N0);
2036     if (N0IsConst) {
2037       ConstValue0 = cast<ConstantSDNode>(N0)->getAPIntValue();
2038       N0IsOpaqueConst = cast<ConstantSDNode>(N0)->isOpaque();
2039     }
2040     N1IsConst = isa<ConstantSDNode>(N1);
2041     if (N1IsConst) {
2042       ConstValue1 = cast<ConstantSDNode>(N1)->getAPIntValue();
2043       N1IsOpaqueConst = cast<ConstantSDNode>(N1)->isOpaque();
2044     }
2045   }
2046
2047   // fold (mul c1, c2) -> c1*c2
2048   if (N0IsConst && N1IsConst && !N0IsOpaqueConst && !N1IsOpaqueConst)
2049     return DAG.FoldConstantArithmetic(ISD::MUL, SDLoc(N), VT,
2050                                       N0.getNode(), N1.getNode());
2051
2052   // canonicalize constant to RHS (vector doesn't have to splat)
2053   if (isConstantIntBuildVectorOrConstantInt(N0) &&
2054      !isConstantIntBuildVectorOrConstantInt(N1))
2055     return DAG.getNode(ISD::MUL, SDLoc(N), VT, N1, N0);
2056   // fold (mul x, 0) -> 0
2057   if (N1IsConst && ConstValue1 == 0)
2058     return N1;
2059   // We require a splat of the entire scalar bit width for non-contiguous
2060   // bit patterns.
2061   bool IsFullSplat =
2062     ConstValue1.getBitWidth() == VT.getScalarType().getSizeInBits();
2063   // fold (mul x, 1) -> x
2064   if (N1IsConst && ConstValue1 == 1 && IsFullSplat)
2065     return N0;
2066   // fold (mul x, -1) -> 0-x
2067   if (N1IsConst && ConstValue1.isAllOnesValue()) {
2068     SDLoc DL(N);
2069     return DAG.getNode(ISD::SUB, DL, VT,
2070                        DAG.getConstant(0, DL, VT), N0);
2071   }
2072   // fold (mul x, (1 << c)) -> x << c
2073   if (N1IsConst && !N1IsOpaqueConst && ConstValue1.isPowerOf2() &&
2074       IsFullSplat) {
2075     SDLoc DL(N);
2076     return DAG.getNode(ISD::SHL, DL, VT, N0,
2077                        DAG.getConstant(ConstValue1.logBase2(), DL,
2078                                        getShiftAmountTy(N0.getValueType())));
2079   }
2080   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
2081   if (N1IsConst && !N1IsOpaqueConst && (-ConstValue1).isPowerOf2() &&
2082       IsFullSplat) {
2083     unsigned Log2Val = (-ConstValue1).logBase2();
2084     SDLoc DL(N);
2085     // FIXME: If the input is something that is easily negated (e.g. a
2086     // single-use add), we should put the negate there.
2087     return DAG.getNode(ISD::SUB, DL, VT,
2088                        DAG.getConstant(0, DL, VT),
2089                        DAG.getNode(ISD::SHL, DL, VT, N0,
2090                             DAG.getConstant(Log2Val, DL,
2091                                       getShiftAmountTy(N0.getValueType()))));
2092   }
2093
2094   APInt Val;
2095   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
2096   if (N1IsConst && N0.getOpcode() == ISD::SHL &&
2097       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
2098                      isa<ConstantSDNode>(N0.getOperand(1)))) {
2099     SDValue C3 = DAG.getNode(ISD::SHL, SDLoc(N), VT,
2100                              N1, N0.getOperand(1));
2101     AddToWorklist(C3.getNode());
2102     return DAG.getNode(ISD::MUL, SDLoc(N), VT,
2103                        N0.getOperand(0), C3);
2104   }
2105
2106   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
2107   // use.
2108   {
2109     SDValue Sh(nullptr,0), Y(nullptr,0);
2110     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
2111     if (N0.getOpcode() == ISD::SHL &&
2112         (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
2113                        isa<ConstantSDNode>(N0.getOperand(1))) &&
2114         N0.getNode()->hasOneUse()) {
2115       Sh = N0; Y = N1;
2116     } else if (N1.getOpcode() == ISD::SHL &&
2117                isa<ConstantSDNode>(N1.getOperand(1)) &&
2118                N1.getNode()->hasOneUse()) {
2119       Sh = N1; Y = N0;
2120     }
2121
2122     if (Sh.getNode()) {
2123       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2124                                 Sh.getOperand(0), Y);
2125       return DAG.getNode(ISD::SHL, SDLoc(N), VT,
2126                          Mul, Sh.getOperand(1));
2127     }
2128   }
2129
2130   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
2131   if (N1IsConst && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
2132       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
2133                      isa<ConstantSDNode>(N0.getOperand(1))))
2134     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
2135                        DAG.getNode(ISD::MUL, SDLoc(N0), VT,
2136                                    N0.getOperand(0), N1),
2137                        DAG.getNode(ISD::MUL, SDLoc(N1), VT,
2138                                    N0.getOperand(1), N1));
2139
2140   // reassociate mul
2141   if (SDValue RMUL = ReassociateOps(ISD::MUL, SDLoc(N), N0, N1))
2142     return RMUL;
2143
2144   return SDValue();
2145 }
2146
2147 SDValue DAGCombiner::visitSDIV(SDNode *N) {
2148   SDValue N0 = N->getOperand(0);
2149   SDValue N1 = N->getOperand(1);
2150   EVT VT = N->getValueType(0);
2151
2152   // fold vector ops
2153   if (VT.isVector())
2154     if (SDValue FoldedVOp = SimplifyVBinOp(N))
2155       return FoldedVOp;
2156
2157   // fold (sdiv c1, c2) -> c1/c2
2158   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2159   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2160   if (N0C && N1C && !N0C->isOpaque() && !N1C->isOpaque())
2161     return DAG.FoldConstantArithmetic(ISD::SDIV, SDLoc(N), VT, N0C, N1C);
2162   // fold (sdiv X, 1) -> X
2163   if (N1C && N1C->isOne())
2164     return N0;
2165   // fold (sdiv X, -1) -> 0-X
2166   if (N1C && N1C->isAllOnesValue()) {
2167     SDLoc DL(N);
2168     return DAG.getNode(ISD::SUB, DL, VT,
2169                        DAG.getConstant(0, DL, VT), N0);
2170   }
2171   // If we know the sign bits of both operands are zero, strength reduce to a
2172   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
2173   if (!VT.isVector()) {
2174     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2175       return DAG.getNode(ISD::UDIV, SDLoc(N), N1.getValueType(),
2176                          N0, N1);
2177   }
2178
2179   // fold (sdiv X, pow2) -> simple ops after legalize
2180   // FIXME: We check for the exact bit here because the generic lowering gives
2181   // better results in that case. The target-specific lowering should learn how
2182   // to handle exact sdivs efficiently.
2183   if (N1C && !N1C->isNullValue() && !N1C->isOpaque() &&
2184       !cast<BinaryWithFlagsSDNode>(N)->Flags.hasExact() &&
2185       (N1C->getAPIntValue().isPowerOf2() ||
2186        (-N1C->getAPIntValue()).isPowerOf2())) {
2187     // If dividing by powers of two is cheap, then don't perform the following
2188     // fold.
2189     if (TLI.isPow2SDivCheap())
2190       return SDValue();
2191
2192     // Target-specific implementation of sdiv x, pow2.
2193     if (SDValue Res = BuildSDIVPow2(N))
2194       return Res;
2195
2196     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
2197     SDLoc DL(N);
2198
2199     // Splat the sign bit into the register
2200     SDValue SGN =
2201         DAG.getNode(ISD::SRA, DL, VT, N0,
2202                     DAG.getConstant(VT.getScalarSizeInBits() - 1, DL,
2203                                     getShiftAmountTy(N0.getValueType())));
2204     AddToWorklist(SGN.getNode());
2205
2206     // Add (N0 < 0) ? abs2 - 1 : 0;
2207     SDValue SRL =
2208         DAG.getNode(ISD::SRL, DL, VT, SGN,
2209                     DAG.getConstant(VT.getScalarSizeInBits() - lg2, DL,
2210                                     getShiftAmountTy(SGN.getValueType())));
2211     SDValue ADD = DAG.getNode(ISD::ADD, DL, VT, N0, SRL);
2212     AddToWorklist(SRL.getNode());
2213     AddToWorklist(ADD.getNode());    // Divide by pow2
2214     SDValue SRA = DAG.getNode(ISD::SRA, DL, VT, ADD,
2215                   DAG.getConstant(lg2, DL,
2216                                   getShiftAmountTy(ADD.getValueType())));
2217
2218     // If we're dividing by a positive value, we're done.  Otherwise, we must
2219     // negate the result.
2220     if (N1C->getAPIntValue().isNonNegative())
2221       return SRA;
2222
2223     AddToWorklist(SRA.getNode());
2224     return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), SRA);
2225   }
2226
2227   // If integer divide is expensive and we satisfy the requirements, emit an
2228   // alternate sequence.
2229   if (N1C && !TLI.isIntDivCheap())
2230     if (SDValue Op = BuildSDIV(N))
2231       return Op;
2232
2233   // undef / X -> 0
2234   if (N0.getOpcode() == ISD::UNDEF)
2235     return DAG.getConstant(0, SDLoc(N), VT);
2236   // X / undef -> undef
2237   if (N1.getOpcode() == ISD::UNDEF)
2238     return N1;
2239
2240   return SDValue();
2241 }
2242
2243 SDValue DAGCombiner::visitUDIV(SDNode *N) {
2244   SDValue N0 = N->getOperand(0);
2245   SDValue N1 = N->getOperand(1);
2246   EVT VT = N->getValueType(0);
2247
2248   // fold vector ops
2249   if (VT.isVector())
2250     if (SDValue FoldedVOp = SimplifyVBinOp(N))
2251       return FoldedVOp;
2252
2253   // fold (udiv c1, c2) -> c1/c2
2254   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2255   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2256   if (N0C && N1C)
2257     if (SDValue Folded = DAG.FoldConstantArithmetic(ISD::UDIV, SDLoc(N), VT,
2258                                                     N0C, N1C))
2259       return Folded;
2260   // fold (udiv x, (1 << c)) -> x >>u c
2261   if (N1C && !N1C->isOpaque() && N1C->getAPIntValue().isPowerOf2()) {
2262     SDLoc DL(N);
2263     return DAG.getNode(ISD::SRL, DL, VT, N0,
2264                        DAG.getConstant(N1C->getAPIntValue().logBase2(), DL,
2265                                        getShiftAmountTy(N0.getValueType())));
2266   }
2267   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
2268   if (N1.getOpcode() == ISD::SHL) {
2269     if (ConstantSDNode *SHC = getAsNonOpaqueConstant(N1.getOperand(0))) {
2270       if (SHC->getAPIntValue().isPowerOf2()) {
2271         EVT ADDVT = N1.getOperand(1).getValueType();
2272         SDLoc DL(N);
2273         SDValue Add = DAG.getNode(ISD::ADD, DL, ADDVT,
2274                                   N1.getOperand(1),
2275                                   DAG.getConstant(SHC->getAPIntValue()
2276                                                                   .logBase2(),
2277                                                   DL, ADDVT));
2278         AddToWorklist(Add.getNode());
2279         return DAG.getNode(ISD::SRL, DL, VT, N0, Add);
2280       }
2281     }
2282   }
2283   // fold (udiv x, c) -> alternate
2284   if (N1C && !TLI.isIntDivCheap())
2285     if (SDValue Op = BuildUDIV(N))
2286       return Op;
2287
2288   // undef / X -> 0
2289   if (N0.getOpcode() == ISD::UNDEF)
2290     return DAG.getConstant(0, SDLoc(N), VT);
2291   // X / undef -> undef
2292   if (N1.getOpcode() == ISD::UNDEF)
2293     return N1;
2294
2295   return SDValue();
2296 }
2297
2298 SDValue DAGCombiner::visitSREM(SDNode *N) {
2299   SDValue N0 = N->getOperand(0);
2300   SDValue N1 = N->getOperand(1);
2301   EVT VT = N->getValueType(0);
2302
2303   // fold (srem c1, c2) -> c1%c2
2304   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2305   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2306   if (N0C && N1C)
2307     if (SDValue Folded = DAG.FoldConstantArithmetic(ISD::SREM, SDLoc(N), VT,
2308                                                     N0C, N1C))
2309       return Folded;
2310   // If we know the sign bits of both operands are zero, strength reduce to a
2311   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
2312   if (!VT.isVector()) {
2313     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2314       return DAG.getNode(ISD::UREM, SDLoc(N), VT, N0, N1);
2315   }
2316
2317   // If X/C can be simplified by the division-by-constant logic, lower
2318   // X%C to the equivalent of X-X/C*C.
2319   if (N1C && !N1C->isNullValue()) {
2320     SDValue Div = DAG.getNode(ISD::SDIV, SDLoc(N), VT, N0, N1);
2321     AddToWorklist(Div.getNode());
2322     SDValue OptimizedDiv = combine(Div.getNode());
2323     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2324       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2325                                 OptimizedDiv, N1);
2326       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2327       AddToWorklist(Mul.getNode());
2328       return Sub;
2329     }
2330   }
2331
2332   // undef % X -> 0
2333   if (N0.getOpcode() == ISD::UNDEF)
2334     return DAG.getConstant(0, SDLoc(N), VT);
2335   // X % undef -> undef
2336   if (N1.getOpcode() == ISD::UNDEF)
2337     return N1;
2338
2339   return SDValue();
2340 }
2341
2342 SDValue DAGCombiner::visitUREM(SDNode *N) {
2343   SDValue N0 = N->getOperand(0);
2344   SDValue N1 = N->getOperand(1);
2345   EVT VT = N->getValueType(0);
2346
2347   // fold (urem c1, c2) -> c1%c2
2348   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2349   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2350   if (N0C && N1C)
2351     if (SDValue Folded = DAG.FoldConstantArithmetic(ISD::UREM, SDLoc(N), VT,
2352                                                     N0C, N1C))
2353       return Folded;
2354   // fold (urem x, pow2) -> (and x, pow2-1)
2355   if (N1C && !N1C->isNullValue() && !N1C->isOpaque() &&
2356       N1C->getAPIntValue().isPowerOf2()) {
2357     SDLoc DL(N);
2358     return DAG.getNode(ISD::AND, DL, VT, N0,
2359                        DAG.getConstant(N1C->getAPIntValue() - 1, DL, VT));
2360   }
2361   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2362   if (N1.getOpcode() == ISD::SHL) {
2363     if (ConstantSDNode *SHC = getAsNonOpaqueConstant(N1.getOperand(0))) {
2364       if (SHC->getAPIntValue().isPowerOf2()) {
2365         SDLoc DL(N);
2366         SDValue Add =
2367           DAG.getNode(ISD::ADD, DL, VT, N1,
2368                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL,
2369                                  VT));
2370         AddToWorklist(Add.getNode());
2371         return DAG.getNode(ISD::AND, DL, VT, N0, Add);
2372       }
2373     }
2374   }
2375
2376   // If X/C can be simplified by the division-by-constant logic, lower
2377   // X%C to the equivalent of X-X/C*C.
2378   if (N1C && !N1C->isNullValue()) {
2379     SDValue Div = DAG.getNode(ISD::UDIV, SDLoc(N), VT, N0, N1);
2380     AddToWorklist(Div.getNode());
2381     SDValue OptimizedDiv = combine(Div.getNode());
2382     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2383       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2384                                 OptimizedDiv, N1);
2385       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2386       AddToWorklist(Mul.getNode());
2387       return Sub;
2388     }
2389   }
2390
2391   // undef % X -> 0
2392   if (N0.getOpcode() == ISD::UNDEF)
2393     return DAG.getConstant(0, SDLoc(N), VT);
2394   // X % undef -> undef
2395   if (N1.getOpcode() == ISD::UNDEF)
2396     return N1;
2397
2398   return SDValue();
2399 }
2400
2401 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2402   SDValue N0 = N->getOperand(0);
2403   SDValue N1 = N->getOperand(1);
2404   EVT VT = N->getValueType(0);
2405   SDLoc DL(N);
2406
2407   // fold (mulhs x, 0) -> 0
2408   if (isNullConstant(N1))
2409     return N1;
2410   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2411   if (isOneConstant(N1)) {
2412     SDLoc DL(N);
2413     return DAG.getNode(ISD::SRA, DL, N0.getValueType(), N0,
2414                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2415                                        DL,
2416                                        getShiftAmountTy(N0.getValueType())));
2417   }
2418   // fold (mulhs x, undef) -> 0
2419   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2420     return DAG.getConstant(0, SDLoc(N), VT);
2421
2422   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2423   // plus a shift.
2424   if (VT.isSimple() && !VT.isVector()) {
2425     MVT Simple = VT.getSimpleVT();
2426     unsigned SimpleSize = Simple.getSizeInBits();
2427     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2428     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2429       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2430       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2431       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2432       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2433             DAG.getConstant(SimpleSize, DL,
2434                             getShiftAmountTy(N1.getValueType())));
2435       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2436     }
2437   }
2438
2439   return SDValue();
2440 }
2441
2442 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2443   SDValue N0 = N->getOperand(0);
2444   SDValue N1 = N->getOperand(1);
2445   EVT VT = N->getValueType(0);
2446   SDLoc DL(N);
2447
2448   // fold (mulhu x, 0) -> 0
2449   if (isNullConstant(N1))
2450     return N1;
2451   // fold (mulhu x, 1) -> 0
2452   if (isOneConstant(N1))
2453     return DAG.getConstant(0, DL, N0.getValueType());
2454   // fold (mulhu x, undef) -> 0
2455   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2456     return DAG.getConstant(0, DL, VT);
2457
2458   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2459   // plus a shift.
2460   if (VT.isSimple() && !VT.isVector()) {
2461     MVT Simple = VT.getSimpleVT();
2462     unsigned SimpleSize = Simple.getSizeInBits();
2463     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2464     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2465       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2466       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2467       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2468       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2469             DAG.getConstant(SimpleSize, DL,
2470                             getShiftAmountTy(N1.getValueType())));
2471       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2472     }
2473   }
2474
2475   return SDValue();
2476 }
2477
2478 /// Perform optimizations common to nodes that compute two values. LoOp and HiOp
2479 /// give the opcodes for the two computations that are being performed. Return
2480 /// true if a simplification was made.
2481 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2482                                                 unsigned HiOp) {
2483   // If the high half is not needed, just compute the low half.
2484   bool HiExists = N->hasAnyUseOfValue(1);
2485   if (!HiExists &&
2486       (!LegalOperations ||
2487        TLI.isOperationLegalOrCustom(LoOp, N->getValueType(0)))) {
2488     SDValue Res = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0), N->ops());
2489     return CombineTo(N, Res, Res);
2490   }
2491
2492   // If the low half is not needed, just compute the high half.
2493   bool LoExists = N->hasAnyUseOfValue(0);
2494   if (!LoExists &&
2495       (!LegalOperations ||
2496        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2497     SDValue Res = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1), N->ops());
2498     return CombineTo(N, Res, Res);
2499   }
2500
2501   // If both halves are used, return as it is.
2502   if (LoExists && HiExists)
2503     return SDValue();
2504
2505   // If the two computed results can be simplified separately, separate them.
2506   if (LoExists) {
2507     SDValue Lo = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0), N->ops());
2508     AddToWorklist(Lo.getNode());
2509     SDValue LoOpt = combine(Lo.getNode());
2510     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2511         (!LegalOperations ||
2512          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2513       return CombineTo(N, LoOpt, LoOpt);
2514   }
2515
2516   if (HiExists) {
2517     SDValue Hi = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1), N->ops());
2518     AddToWorklist(Hi.getNode());
2519     SDValue HiOpt = combine(Hi.getNode());
2520     if (HiOpt.getNode() && HiOpt != Hi &&
2521         (!LegalOperations ||
2522          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2523       return CombineTo(N, HiOpt, HiOpt);
2524   }
2525
2526   return SDValue();
2527 }
2528
2529 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2530   if (SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS))
2531     return Res;
2532
2533   EVT VT = N->getValueType(0);
2534   SDLoc DL(N);
2535
2536   // If the type is twice as wide is legal, transform the mulhu to a wider
2537   // multiply plus a shift.
2538   if (VT.isSimple() && !VT.isVector()) {
2539     MVT Simple = VT.getSimpleVT();
2540     unsigned SimpleSize = Simple.getSizeInBits();
2541     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2542     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2543       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2544       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2545       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2546       // Compute the high part as N1.
2547       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2548             DAG.getConstant(SimpleSize, DL,
2549                             getShiftAmountTy(Lo.getValueType())));
2550       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2551       // Compute the low part as N0.
2552       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2553       return CombineTo(N, Lo, Hi);
2554     }
2555   }
2556
2557   return SDValue();
2558 }
2559
2560 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2561   if (SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU))
2562     return Res;
2563
2564   EVT VT = N->getValueType(0);
2565   SDLoc DL(N);
2566
2567   // If the type is twice as wide is legal, transform the mulhu to a wider
2568   // multiply plus a shift.
2569   if (VT.isSimple() && !VT.isVector()) {
2570     MVT Simple = VT.getSimpleVT();
2571     unsigned SimpleSize = Simple.getSizeInBits();
2572     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2573     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2574       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2575       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2576       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2577       // Compute the high part as N1.
2578       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2579             DAG.getConstant(SimpleSize, DL,
2580                             getShiftAmountTy(Lo.getValueType())));
2581       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2582       // Compute the low part as N0.
2583       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2584       return CombineTo(N, Lo, Hi);
2585     }
2586   }
2587
2588   return SDValue();
2589 }
2590
2591 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2592   // (smulo x, 2) -> (saddo x, x)
2593   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2594     if (C2->getAPIntValue() == 2)
2595       return DAG.getNode(ISD::SADDO, SDLoc(N), N->getVTList(),
2596                          N->getOperand(0), N->getOperand(0));
2597
2598   return SDValue();
2599 }
2600
2601 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2602   // (umulo x, 2) -> (uaddo x, x)
2603   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2604     if (C2->getAPIntValue() == 2)
2605       return DAG.getNode(ISD::UADDO, SDLoc(N), N->getVTList(),
2606                          N->getOperand(0), N->getOperand(0));
2607
2608   return SDValue();
2609 }
2610
2611 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2612   if (SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM))
2613     return Res;
2614
2615   return SDValue();
2616 }
2617
2618 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2619   if (SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM))
2620     return Res;
2621
2622   return SDValue();
2623 }
2624
2625 /// If this is a binary operator with two operands of the same opcode, try to
2626 /// simplify it.
2627 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2628   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2629   EVT VT = N0.getValueType();
2630   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2631
2632   // Bail early if none of these transforms apply.
2633   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2634
2635   // For each of OP in AND/OR/XOR:
2636   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2637   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2638   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2639   // fold (OP (bswap x), (bswap y)) -> (bswap (OP x, y))
2640   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2641   //
2642   // do not sink logical op inside of a vector extend, since it may combine
2643   // into a vsetcc.
2644   EVT Op0VT = N0.getOperand(0).getValueType();
2645   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2646        N0.getOpcode() == ISD::SIGN_EXTEND ||
2647        N0.getOpcode() == ISD::BSWAP ||
2648        // Avoid infinite looping with PromoteIntBinOp.
2649        (N0.getOpcode() == ISD::ANY_EXTEND &&
2650         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2651        (N0.getOpcode() == ISD::TRUNCATE &&
2652         (!TLI.isZExtFree(VT, Op0VT) ||
2653          !TLI.isTruncateFree(Op0VT, VT)) &&
2654         TLI.isTypeLegal(Op0VT))) &&
2655       !VT.isVector() &&
2656       Op0VT == N1.getOperand(0).getValueType() &&
2657       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2658     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2659                                  N0.getOperand(0).getValueType(),
2660                                  N0.getOperand(0), N1.getOperand(0));
2661     AddToWorklist(ORNode.getNode());
2662     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, ORNode);
2663   }
2664
2665   // For each of OP in SHL/SRL/SRA/AND...
2666   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2667   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2668   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2669   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2670        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2671       N0.getOperand(1) == N1.getOperand(1)) {
2672     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2673                                  N0.getOperand(0).getValueType(),
2674                                  N0.getOperand(0), N1.getOperand(0));
2675     AddToWorklist(ORNode.getNode());
2676     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
2677                        ORNode, N0.getOperand(1));
2678   }
2679
2680   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2681   // Only perform this optimization after type legalization and before
2682   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2683   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2684   // we don't want to undo this promotion.
2685   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2686   // on scalars.
2687   if ((N0.getOpcode() == ISD::BITCAST ||
2688        N0.getOpcode() == ISD::SCALAR_TO_VECTOR) &&
2689       Level == AfterLegalizeTypes) {
2690     SDValue In0 = N0.getOperand(0);
2691     SDValue In1 = N1.getOperand(0);
2692     EVT In0Ty = In0.getValueType();
2693     EVT In1Ty = In1.getValueType();
2694     SDLoc DL(N);
2695     // If both incoming values are integers, and the original types are the
2696     // same.
2697     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2698       SDValue Op = DAG.getNode(N->getOpcode(), DL, In0Ty, In0, In1);
2699       SDValue BC = DAG.getNode(N0.getOpcode(), DL, VT, Op);
2700       AddToWorklist(Op.getNode());
2701       return BC;
2702     }
2703   }
2704
2705   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2706   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2707   // If both shuffles use the same mask, and both shuffle within a single
2708   // vector, then it is worthwhile to move the swizzle after the operation.
2709   // The type-legalizer generates this pattern when loading illegal
2710   // vector types from memory. In many cases this allows additional shuffle
2711   // optimizations.
2712   // There are other cases where moving the shuffle after the xor/and/or
2713   // is profitable even if shuffles don't perform a swizzle.
2714   // If both shuffles use the same mask, and both shuffles have the same first
2715   // or second operand, then it might still be profitable to move the shuffle
2716   // after the xor/and/or operation.
2717   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG) {
2718     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2719     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2720
2721     assert(N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType() &&
2722            "Inputs to shuffles are not the same type");
2723
2724     // Check that both shuffles use the same mask. The masks are known to be of
2725     // the same length because the result vector type is the same.
2726     // Check also that shuffles have only one use to avoid introducing extra
2727     // instructions.
2728     if (SVN0->hasOneUse() && SVN1->hasOneUse() &&
2729         SVN0->getMask().equals(SVN1->getMask())) {
2730       SDValue ShOp = N0->getOperand(1);
2731
2732       // Don't try to fold this node if it requires introducing a
2733       // build vector of all zeros that might be illegal at this stage.
2734       if (N->getOpcode() == ISD::XOR && ShOp.getOpcode() != ISD::UNDEF) {
2735         if (!LegalTypes)
2736           ShOp = DAG.getConstant(0, SDLoc(N), VT);
2737         else
2738           ShOp = SDValue();
2739       }
2740
2741       // (AND (shuf (A, C), shuf (B, C)) -> shuf (AND (A, B), C)
2742       // (OR  (shuf (A, C), shuf (B, C)) -> shuf (OR  (A, B), C)
2743       // (XOR (shuf (A, C), shuf (B, C)) -> shuf (XOR (A, B), V_0)
2744       if (N0.getOperand(1) == N1.getOperand(1) && ShOp.getNode()) {
2745         SDValue NewNode = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2746                                       N0->getOperand(0), N1->getOperand(0));
2747         AddToWorklist(NewNode.getNode());
2748         return DAG.getVectorShuffle(VT, SDLoc(N), NewNode, ShOp,
2749                                     &SVN0->getMask()[0]);
2750       }
2751
2752       // Don't try to fold this node if it requires introducing a
2753       // build vector of all zeros that might be illegal at this stage.
2754       ShOp = N0->getOperand(0);
2755       if (N->getOpcode() == ISD::XOR && ShOp.getOpcode() != ISD::UNDEF) {
2756         if (!LegalTypes)
2757           ShOp = DAG.getConstant(0, SDLoc(N), VT);
2758         else
2759           ShOp = SDValue();
2760       }
2761
2762       // (AND (shuf (C, A), shuf (C, B)) -> shuf (C, AND (A, B))
2763       // (OR  (shuf (C, A), shuf (C, B)) -> shuf (C, OR  (A, B))
2764       // (XOR (shuf (C, A), shuf (C, B)) -> shuf (V_0, XOR (A, B))
2765       if (N0->getOperand(0) == N1->getOperand(0) && ShOp.getNode()) {
2766         SDValue NewNode = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2767                                       N0->getOperand(1), N1->getOperand(1));
2768         AddToWorklist(NewNode.getNode());
2769         return DAG.getVectorShuffle(VT, SDLoc(N), ShOp, NewNode,
2770                                     &SVN0->getMask()[0]);
2771       }
2772     }
2773   }
2774
2775   return SDValue();
2776 }
2777
2778 /// This contains all DAGCombine rules which reduce two values combined by
2779 /// an And operation to a single value. This makes them reusable in the context
2780 /// of visitSELECT(). Rules involving constants are not included as
2781 /// visitSELECT() already handles those cases.
2782 SDValue DAGCombiner::visitANDLike(SDValue N0, SDValue N1,
2783                                   SDNode *LocReference) {
2784   EVT VT = N1.getValueType();
2785
2786   // fold (and x, undef) -> 0
2787   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2788     return DAG.getConstant(0, SDLoc(LocReference), VT);
2789   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2790   SDValue LL, LR, RL, RR, CC0, CC1;
2791   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2792     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2793     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2794
2795     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2796         LL.getValueType().isInteger()) {
2797       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2798       if (isNullConstant(LR) && Op1 == ISD::SETEQ) {
2799         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2800                                      LR.getValueType(), LL, RL);
2801         AddToWorklist(ORNode.getNode());
2802         return DAG.getSetCC(SDLoc(LocReference), VT, ORNode, LR, Op1);
2803       }
2804       if (isAllOnesConstant(LR)) {
2805         // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2806         if (Op1 == ISD::SETEQ) {
2807           SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(N0),
2808                                         LR.getValueType(), LL, RL);
2809           AddToWorklist(ANDNode.getNode());
2810           return DAG.getSetCC(SDLoc(LocReference), VT, ANDNode, LR, Op1);
2811         }
2812         // fold (and (setgt X, -1), (setgt Y, -1)) -> (setgt (or X, Y), -1)
2813         if (Op1 == ISD::SETGT) {
2814           SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2815                                        LR.getValueType(), LL, RL);
2816           AddToWorklist(ORNode.getNode());
2817           return DAG.getSetCC(SDLoc(LocReference), VT, ORNode, LR, Op1);
2818         }
2819       }
2820     }
2821     // Simplify (and (setne X, 0), (setne X, -1)) -> (setuge (add X, 1), 2)
2822     if (LL == RL && isa<ConstantSDNode>(LR) && isa<ConstantSDNode>(RR) &&
2823         Op0 == Op1 && LL.getValueType().isInteger() &&
2824       Op0 == ISD::SETNE && ((isNullConstant(LR) && isAllOnesConstant(RR)) ||
2825                             (isAllOnesConstant(LR) && isNullConstant(RR)))) {
2826       SDLoc DL(N0);
2827       SDValue ADDNode = DAG.getNode(ISD::ADD, DL, LL.getValueType(),
2828                                     LL, DAG.getConstant(1, DL,
2829                                                         LL.getValueType()));
2830       AddToWorklist(ADDNode.getNode());
2831       return DAG.getSetCC(SDLoc(LocReference), VT, ADDNode,
2832                           DAG.getConstant(2, DL, LL.getValueType()),
2833                           ISD::SETUGE);
2834     }
2835     // canonicalize equivalent to ll == rl
2836     if (LL == RR && LR == RL) {
2837       Op1 = ISD::getSetCCSwappedOperands(Op1);
2838       std::swap(RL, RR);
2839     }
2840     if (LL == RL && LR == RR) {
2841       bool isInteger = LL.getValueType().isInteger();
2842       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2843       if (Result != ISD::SETCC_INVALID &&
2844           (!LegalOperations ||
2845            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
2846             TLI.isOperationLegal(ISD::SETCC,
2847                             getSetCCResultType(N0.getSimpleValueType())))))
2848         return DAG.getSetCC(SDLoc(LocReference), N0.getValueType(),
2849                             LL, LR, Result);
2850     }
2851   }
2852
2853   if (N0.getOpcode() == ISD::ADD && N1.getOpcode() == ISD::SRL &&
2854       VT.getSizeInBits() <= 64) {
2855     if (ConstantSDNode *ADDI = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2856       APInt ADDC = ADDI->getAPIntValue();
2857       if (!TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2858         // Look for (and (add x, c1), (lshr y, c2)). If C1 wasn't a legal
2859         // immediate for an add, but it is legal if its top c2 bits are set,
2860         // transform the ADD so the immediate doesn't need to be materialized
2861         // in a register.
2862         if (ConstantSDNode *SRLI = dyn_cast<ConstantSDNode>(N1.getOperand(1))) {
2863           APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
2864                                              SRLI->getZExtValue());
2865           if (DAG.MaskedValueIsZero(N0.getOperand(1), Mask)) {
2866             ADDC |= Mask;
2867             if (TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2868               SDLoc DL(N0);
2869               SDValue NewAdd =
2870                 DAG.getNode(ISD::ADD, DL, VT,
2871                             N0.getOperand(0), DAG.getConstant(ADDC, DL, VT));
2872               CombineTo(N0.getNode(), NewAdd);
2873               // Return N so it doesn't get rechecked!
2874               return SDValue(LocReference, 0);
2875             }
2876           }
2877         }
2878       }
2879     }
2880   }
2881
2882   return SDValue();
2883 }
2884
2885 SDValue DAGCombiner::visitAND(SDNode *N) {
2886   SDValue N0 = N->getOperand(0);
2887   SDValue N1 = N->getOperand(1);
2888   EVT VT = N1.getValueType();
2889
2890   // fold vector ops
2891   if (VT.isVector()) {
2892     if (SDValue FoldedVOp = SimplifyVBinOp(N))
2893       return FoldedVOp;
2894
2895     // fold (and x, 0) -> 0, vector edition
2896     if (ISD::isBuildVectorAllZeros(N0.getNode()))
2897       // do not return N0, because undef node may exist in N0
2898       return DAG.getConstant(
2899           APInt::getNullValue(
2900               N0.getValueType().getScalarType().getSizeInBits()),
2901           SDLoc(N), N0.getValueType());
2902     if (ISD::isBuildVectorAllZeros(N1.getNode()))
2903       // do not return N1, because undef node may exist in N1
2904       return DAG.getConstant(
2905           APInt::getNullValue(
2906               N1.getValueType().getScalarType().getSizeInBits()),
2907           SDLoc(N), N1.getValueType());
2908
2909     // fold (and x, -1) -> x, vector edition
2910     if (ISD::isBuildVectorAllOnes(N0.getNode()))
2911       return N1;
2912     if (ISD::isBuildVectorAllOnes(N1.getNode()))
2913       return N0;
2914   }
2915
2916   // fold (and c1, c2) -> c1&c2
2917   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
2918   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2919   if (N0C && N1C && !N1C->isOpaque())
2920     return DAG.FoldConstantArithmetic(ISD::AND, SDLoc(N), VT, N0C, N1C);
2921   // canonicalize constant to RHS
2922   if (isConstantIntBuildVectorOrConstantInt(N0) &&
2923      !isConstantIntBuildVectorOrConstantInt(N1))
2924     return DAG.getNode(ISD::AND, SDLoc(N), VT, N1, N0);
2925   // fold (and x, -1) -> x
2926   if (isAllOnesConstant(N1))
2927     return N0;
2928   // if (and x, c) is known to be zero, return 0
2929   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2930   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2931                                    APInt::getAllOnesValue(BitWidth)))
2932     return DAG.getConstant(0, SDLoc(N), VT);
2933   // reassociate and
2934   if (SDValue RAND = ReassociateOps(ISD::AND, SDLoc(N), N0, N1))
2935     return RAND;
2936   // fold (and (or x, C), D) -> D if (C & D) == D
2937   if (N1C && N0.getOpcode() == ISD::OR)
2938     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2939       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2940         return N1;
2941   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2942   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2943     SDValue N0Op0 = N0.getOperand(0);
2944     APInt Mask = ~N1C->getAPIntValue();
2945     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2946     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2947       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N),
2948                                  N0.getValueType(), N0Op0);
2949
2950       // Replace uses of the AND with uses of the Zero extend node.
2951       CombineTo(N, Zext);
2952
2953       // We actually want to replace all uses of the any_extend with the
2954       // zero_extend, to avoid duplicating things.  This will later cause this
2955       // AND to be folded.
2956       CombineTo(N0.getNode(), Zext);
2957       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2958     }
2959   }
2960   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
2961   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
2962   // already be zero by virtue of the width of the base type of the load.
2963   //
2964   // the 'X' node here can either be nothing or an extract_vector_elt to catch
2965   // more cases.
2966   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
2967        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
2968       N0.getOpcode() == ISD::LOAD) {
2969     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
2970                                          N0 : N0.getOperand(0) );
2971
2972     // Get the constant (if applicable) the zero'th operand is being ANDed with.
2973     // This can be a pure constant or a vector splat, in which case we treat the
2974     // vector as a scalar and use the splat value.
2975     APInt Constant = APInt::getNullValue(1);
2976     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
2977       Constant = C->getAPIntValue();
2978     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
2979       APInt SplatValue, SplatUndef;
2980       unsigned SplatBitSize;
2981       bool HasAnyUndefs;
2982       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
2983                                              SplatBitSize, HasAnyUndefs);
2984       if (IsSplat) {
2985         // Undef bits can contribute to a possible optimisation if set, so
2986         // set them.
2987         SplatValue |= SplatUndef;
2988
2989         // The splat value may be something like "0x00FFFFFF", which means 0 for
2990         // the first vector value and FF for the rest, repeating. We need a mask
2991         // that will apply equally to all members of the vector, so AND all the
2992         // lanes of the constant together.
2993         EVT VT = Vector->getValueType(0);
2994         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
2995
2996         // If the splat value has been compressed to a bitlength lower
2997         // than the size of the vector lane, we need to re-expand it to
2998         // the lane size.
2999         if (BitWidth > SplatBitSize)
3000           for (SplatValue = SplatValue.zextOrTrunc(BitWidth);
3001                SplatBitSize < BitWidth;
3002                SplatBitSize = SplatBitSize * 2)
3003             SplatValue |= SplatValue.shl(SplatBitSize);
3004
3005         // Make sure that variable 'Constant' is only set if 'SplatBitSize' is a
3006         // multiple of 'BitWidth'. Otherwise, we could propagate a wrong value.
3007         if (SplatBitSize % BitWidth == 0) {
3008           Constant = APInt::getAllOnesValue(BitWidth);
3009           for (unsigned i = 0, n = SplatBitSize/BitWidth; i < n; ++i)
3010             Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
3011         }
3012       }
3013     }
3014
3015     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
3016     // actually legal and isn't going to get expanded, else this is a false
3017     // optimisation.
3018     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
3019                                                     Load->getValueType(0),
3020                                                     Load->getMemoryVT());
3021
3022     // Resize the constant to the same size as the original memory access before
3023     // extension. If it is still the AllOnesValue then this AND is completely
3024     // unneeded.
3025     Constant =
3026       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
3027
3028     bool B;
3029     switch (Load->getExtensionType()) {
3030     default: B = false; break;
3031     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
3032     case ISD::ZEXTLOAD:
3033     case ISD::NON_EXTLOAD: B = true; break;
3034     }
3035
3036     if (B && Constant.isAllOnesValue()) {
3037       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
3038       // preserve semantics once we get rid of the AND.
3039       SDValue NewLoad(Load, 0);
3040       if (Load->getExtensionType() == ISD::EXTLOAD) {
3041         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
3042                               Load->getValueType(0), SDLoc(Load),
3043                               Load->getChain(), Load->getBasePtr(),
3044                               Load->getOffset(), Load->getMemoryVT(),
3045                               Load->getMemOperand());
3046         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
3047         if (Load->getNumValues() == 3) {
3048           // PRE/POST_INC loads have 3 values.
3049           SDValue To[] = { NewLoad.getValue(0), NewLoad.getValue(1),
3050                            NewLoad.getValue(2) };
3051           CombineTo(Load, To, 3, true);
3052         } else {
3053           CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
3054         }
3055       }
3056
3057       // Fold the AND away, taking care not to fold to the old load node if we
3058       // replaced it.
3059       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
3060
3061       return SDValue(N, 0); // Return N so it doesn't get rechecked!
3062     }
3063   }
3064
3065   // fold (and (load x), 255) -> (zextload x, i8)
3066   // fold (and (extload x, i16), 255) -> (zextload x, i8)
3067   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
3068   if (N1C && (N0.getOpcode() == ISD::LOAD ||
3069               (N0.getOpcode() == ISD::ANY_EXTEND &&
3070                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
3071     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
3072     LoadSDNode *LN0 = HasAnyExt
3073       ? cast<LoadSDNode>(N0.getOperand(0))
3074       : cast<LoadSDNode>(N0);
3075     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
3076         LN0->isUnindexed() && N0.hasOneUse() && SDValue(LN0, 0).hasOneUse()) {
3077       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
3078       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
3079         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
3080         EVT LoadedVT = LN0->getMemoryVT();
3081         EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
3082
3083         if (ExtVT == LoadedVT &&
3084             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, LoadResultTy,
3085                                                     ExtVT))) {
3086
3087           SDValue NewLoad =
3088             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
3089                            LN0->getChain(), LN0->getBasePtr(), ExtVT,
3090                            LN0->getMemOperand());
3091           AddToWorklist(N);
3092           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
3093           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3094         }
3095
3096         // Do not change the width of a volatile load.
3097         // Do not generate loads of non-round integer types since these can
3098         // be expensive (and would be wrong if the type is not byte sized).
3099         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
3100             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, LoadResultTy,
3101                                                     ExtVT))) {
3102           EVT PtrType = LN0->getOperand(1).getValueType();
3103
3104           unsigned Alignment = LN0->getAlignment();
3105           SDValue NewPtr = LN0->getBasePtr();
3106
3107           // For big endian targets, we need to add an offset to the pointer
3108           // to load the correct bytes.  For little endian systems, we merely
3109           // need to read fewer bytes from the same pointer.
3110           if (DAG.getDataLayout().isBigEndian()) {
3111             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
3112             unsigned EVTStoreBytes = ExtVT.getStoreSize();
3113             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
3114             SDLoc DL(LN0);
3115             NewPtr = DAG.getNode(ISD::ADD, DL, PtrType,
3116                                  NewPtr, DAG.getConstant(PtrOff, DL, PtrType));
3117             Alignment = MinAlign(Alignment, PtrOff);
3118           }
3119
3120           AddToWorklist(NewPtr.getNode());
3121
3122           SDValue Load =
3123             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
3124                            LN0->getChain(), NewPtr,
3125                            LN0->getPointerInfo(),
3126                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
3127                            LN0->isInvariant(), Alignment, LN0->getAAInfo());
3128           AddToWorklist(N);
3129           CombineTo(LN0, Load, Load.getValue(1));
3130           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3131         }
3132       }
3133     }
3134   }
3135
3136   if (SDValue Combined = visitANDLike(N0, N1, N))
3137     return Combined;
3138
3139   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
3140   if (N0.getOpcode() == N1.getOpcode())
3141     if (SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N))
3142       return Tmp;
3143
3144   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
3145   // fold (and (sra)) -> (and (srl)) when possible.
3146   if (!VT.isVector() &&
3147       SimplifyDemandedBits(SDValue(N, 0)))
3148     return SDValue(N, 0);
3149
3150   // fold (zext_inreg (extload x)) -> (zextload x)
3151   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
3152     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
3153     EVT MemVT = LN0->getMemoryVT();
3154     // If we zero all the possible extended bits, then we can turn this into
3155     // a zextload if we are running before legalize or the operation is legal.
3156     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
3157     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
3158                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
3159         ((!LegalOperations && !LN0->isVolatile()) ||
3160          TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, MemVT))) {
3161       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
3162                                        LN0->getChain(), LN0->getBasePtr(),
3163                                        MemVT, LN0->getMemOperand());
3164       AddToWorklist(N);
3165       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
3166       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3167     }
3168   }
3169   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
3170   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
3171       N0.hasOneUse()) {
3172     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
3173     EVT MemVT = LN0->getMemoryVT();
3174     // If we zero all the possible extended bits, then we can turn this into
3175     // a zextload if we are running before legalize or the operation is legal.
3176     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
3177     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
3178                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
3179         ((!LegalOperations && !LN0->isVolatile()) ||
3180          TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, MemVT))) {
3181       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
3182                                        LN0->getChain(), LN0->getBasePtr(),
3183                                        MemVT, LN0->getMemOperand());
3184       AddToWorklist(N);
3185       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
3186       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3187     }
3188   }
3189   // fold (and (or (srl N, 8), (shl N, 8)), 0xffff) -> (srl (bswap N), const)
3190   if (N1C && N1C->getAPIntValue() == 0xffff && N0.getOpcode() == ISD::OR) {
3191     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
3192                                        N0.getOperand(1), false);
3193     if (BSwap.getNode())
3194       return BSwap;
3195   }
3196
3197   return SDValue();
3198 }
3199
3200 /// Match (a >> 8) | (a << 8) as (bswap a) >> 16.
3201 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
3202                                         bool DemandHighBits) {
3203   if (!LegalOperations)
3204     return SDValue();
3205
3206   EVT VT = N->getValueType(0);
3207   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
3208     return SDValue();
3209   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3210     return SDValue();
3211
3212   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
3213   bool LookPassAnd0 = false;
3214   bool LookPassAnd1 = false;
3215   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
3216       std::swap(N0, N1);
3217   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
3218       std::swap(N0, N1);
3219   if (N0.getOpcode() == ISD::AND) {
3220     if (!N0.getNode()->hasOneUse())
3221       return SDValue();
3222     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3223     if (!N01C || N01C->getZExtValue() != 0xFF00)
3224       return SDValue();
3225     N0 = N0.getOperand(0);
3226     LookPassAnd0 = true;
3227   }
3228
3229   if (N1.getOpcode() == ISD::AND) {
3230     if (!N1.getNode()->hasOneUse())
3231       return SDValue();
3232     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
3233     if (!N11C || N11C->getZExtValue() != 0xFF)
3234       return SDValue();
3235     N1 = N1.getOperand(0);
3236     LookPassAnd1 = true;
3237   }
3238
3239   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
3240     std::swap(N0, N1);
3241   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
3242     return SDValue();
3243   if (!N0.getNode()->hasOneUse() ||
3244       !N1.getNode()->hasOneUse())
3245     return SDValue();
3246
3247   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3248   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
3249   if (!N01C || !N11C)
3250     return SDValue();
3251   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
3252     return SDValue();
3253
3254   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
3255   SDValue N00 = N0->getOperand(0);
3256   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
3257     if (!N00.getNode()->hasOneUse())
3258       return SDValue();
3259     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
3260     if (!N001C || N001C->getZExtValue() != 0xFF)
3261       return SDValue();
3262     N00 = N00.getOperand(0);
3263     LookPassAnd0 = true;
3264   }
3265
3266   SDValue N10 = N1->getOperand(0);
3267   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
3268     if (!N10.getNode()->hasOneUse())
3269       return SDValue();
3270     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
3271     if (!N101C || N101C->getZExtValue() != 0xFF00)
3272       return SDValue();
3273     N10 = N10.getOperand(0);
3274     LookPassAnd1 = true;
3275   }
3276
3277   if (N00 != N10)
3278     return SDValue();
3279
3280   // Make sure everything beyond the low halfword gets set to zero since the SRL
3281   // 16 will clear the top bits.
3282   unsigned OpSizeInBits = VT.getSizeInBits();
3283   if (DemandHighBits && OpSizeInBits > 16) {
3284     // If the left-shift isn't masked out then the only way this is a bswap is
3285     // if all bits beyond the low 8 are 0. In that case the entire pattern
3286     // reduces to a left shift anyway: leave it for other parts of the combiner.
3287     if (!LookPassAnd0)
3288       return SDValue();
3289
3290     // However, if the right shift isn't masked out then it might be because
3291     // it's not needed. See if we can spot that too.
3292     if (!LookPassAnd1 &&
3293         !DAG.MaskedValueIsZero(
3294             N10, APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - 16)))
3295       return SDValue();
3296   }
3297
3298   SDValue Res = DAG.getNode(ISD::BSWAP, SDLoc(N), VT, N00);
3299   if (OpSizeInBits > 16) {
3300     SDLoc DL(N);
3301     Res = DAG.getNode(ISD::SRL, DL, VT, Res,
3302                       DAG.getConstant(OpSizeInBits - 16, DL,
3303                                       getShiftAmountTy(VT)));
3304   }
3305   return Res;
3306 }
3307
3308 /// Return true if the specified node is an element that makes up a 32-bit
3309 /// packed halfword byteswap.
3310 /// ((x & 0x000000ff) << 8) |
3311 /// ((x & 0x0000ff00) >> 8) |
3312 /// ((x & 0x00ff0000) << 8) |
3313 /// ((x & 0xff000000) >> 8)
3314 static bool isBSwapHWordElement(SDValue N, MutableArrayRef<SDNode *> Parts) {
3315   if (!N.getNode()->hasOneUse())
3316     return false;
3317
3318   unsigned Opc = N.getOpcode();
3319   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
3320     return false;
3321
3322   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3323   if (!N1C)
3324     return false;
3325
3326   unsigned Num;
3327   switch (N1C->getZExtValue()) {
3328   default:
3329     return false;
3330   case 0xFF:       Num = 0; break;
3331   case 0xFF00:     Num = 1; break;
3332   case 0xFF0000:   Num = 2; break;
3333   case 0xFF000000: Num = 3; break;
3334   }
3335
3336   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
3337   SDValue N0 = N.getOperand(0);
3338   if (Opc == ISD::AND) {
3339     if (Num == 0 || Num == 2) {
3340       // (x >> 8) & 0xff
3341       // (x >> 8) & 0xff0000
3342       if (N0.getOpcode() != ISD::SRL)
3343         return false;
3344       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3345       if (!C || C->getZExtValue() != 8)
3346         return false;
3347     } else {
3348       // (x << 8) & 0xff00
3349       // (x << 8) & 0xff000000
3350       if (N0.getOpcode() != ISD::SHL)
3351         return false;
3352       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3353       if (!C || C->getZExtValue() != 8)
3354         return false;
3355     }
3356   } else if (Opc == ISD::SHL) {
3357     // (x & 0xff) << 8
3358     // (x & 0xff0000) << 8
3359     if (Num != 0 && Num != 2)
3360       return false;
3361     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3362     if (!C || C->getZExtValue() != 8)
3363       return false;
3364   } else { // Opc == ISD::SRL
3365     // (x & 0xff00) >> 8
3366     // (x & 0xff000000) >> 8
3367     if (Num != 1 && Num != 3)
3368       return false;
3369     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3370     if (!C || C->getZExtValue() != 8)
3371       return false;
3372   }
3373
3374   if (Parts[Num])
3375     return false;
3376
3377   Parts[Num] = N0.getOperand(0).getNode();
3378   return true;
3379 }
3380
3381 /// Match a 32-bit packed halfword bswap. That is
3382 /// ((x & 0x000000ff) << 8) |
3383 /// ((x & 0x0000ff00) >> 8) |
3384 /// ((x & 0x00ff0000) << 8) |
3385 /// ((x & 0xff000000) >> 8)
3386 /// => (rotl (bswap x), 16)
3387 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
3388   if (!LegalOperations)
3389     return SDValue();
3390
3391   EVT VT = N->getValueType(0);
3392   if (VT != MVT::i32)
3393     return SDValue();
3394   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3395     return SDValue();
3396
3397   // Look for either
3398   // (or (or (and), (and)), (or (and), (and)))
3399   // (or (or (or (and), (and)), (and)), (and))
3400   if (N0.getOpcode() != ISD::OR)
3401     return SDValue();
3402   SDValue N00 = N0.getOperand(0);
3403   SDValue N01 = N0.getOperand(1);
3404   SDNode *Parts[4] = {};
3405
3406   if (N1.getOpcode() == ISD::OR &&
3407       N00.getNumOperands() == 2 && N01.getNumOperands() == 2) {
3408     // (or (or (and), (and)), (or (and), (and)))
3409     SDValue N000 = N00.getOperand(0);
3410     if (!isBSwapHWordElement(N000, Parts))
3411       return SDValue();
3412
3413     SDValue N001 = N00.getOperand(1);
3414     if (!isBSwapHWordElement(N001, Parts))
3415       return SDValue();
3416     SDValue N010 = N01.getOperand(0);
3417     if (!isBSwapHWordElement(N010, Parts))
3418       return SDValue();
3419     SDValue N011 = N01.getOperand(1);
3420     if (!isBSwapHWordElement(N011, Parts))
3421       return SDValue();
3422   } else {
3423     // (or (or (or (and), (and)), (and)), (and))
3424     if (!isBSwapHWordElement(N1, Parts))
3425       return SDValue();
3426     if (!isBSwapHWordElement(N01, Parts))
3427       return SDValue();
3428     if (N00.getOpcode() != ISD::OR)
3429       return SDValue();
3430     SDValue N000 = N00.getOperand(0);
3431     if (!isBSwapHWordElement(N000, Parts))
3432       return SDValue();
3433     SDValue N001 = N00.getOperand(1);
3434     if (!isBSwapHWordElement(N001, Parts))
3435       return SDValue();
3436   }
3437
3438   // Make sure the parts are all coming from the same node.
3439   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
3440     return SDValue();
3441
3442   SDLoc DL(N);
3443   SDValue BSwap = DAG.getNode(ISD::BSWAP, DL, VT,
3444                               SDValue(Parts[0], 0));
3445
3446   // Result of the bswap should be rotated by 16. If it's not legal, then
3447   // do  (x << 16) | (x >> 16).
3448   SDValue ShAmt = DAG.getConstant(16, DL, getShiftAmountTy(VT));
3449   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
3450     return DAG.getNode(ISD::ROTL, DL, VT, BSwap, ShAmt);
3451   if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
3452     return DAG.getNode(ISD::ROTR, DL, VT, BSwap, ShAmt);
3453   return DAG.getNode(ISD::OR, DL, VT,
3454                      DAG.getNode(ISD::SHL, DL, VT, BSwap, ShAmt),
3455                      DAG.getNode(ISD::SRL, DL, VT, BSwap, ShAmt));
3456 }
3457
3458 /// This contains all DAGCombine rules which reduce two values combined by
3459 /// an Or operation to a single value \see visitANDLike().
3460 SDValue DAGCombiner::visitORLike(SDValue N0, SDValue N1, SDNode *LocReference) {
3461   EVT VT = N1.getValueType();
3462   // fold (or x, undef) -> -1
3463   if (!LegalOperations &&
3464       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
3465     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
3466     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()),
3467                            SDLoc(LocReference), VT);
3468   }
3469   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3470   SDValue LL, LR, RL, RR, CC0, CC1;
3471   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3472     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3473     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3474
3475     if (LR == RR && Op0 == Op1 && LL.getValueType().isInteger()) {
3476       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3477       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3478       if (isNullConstant(LR) && (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3479         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(LR),
3480                                      LR.getValueType(), LL, RL);
3481         AddToWorklist(ORNode.getNode());
3482         return DAG.getSetCC(SDLoc(LocReference), VT, ORNode, LR, Op1);
3483       }
3484       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3485       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3486       if (isAllOnesConstant(LR) && (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3487         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(LR),
3488                                       LR.getValueType(), LL, RL);
3489         AddToWorklist(ANDNode.getNode());
3490         return DAG.getSetCC(SDLoc(LocReference), VT, ANDNode, LR, Op1);
3491       }
3492     }
3493     // canonicalize equivalent to ll == rl
3494     if (LL == RR && LR == RL) {
3495       Op1 = ISD::getSetCCSwappedOperands(Op1);
3496       std::swap(RL, RR);
3497     }
3498     if (LL == RL && LR == RR) {
3499       bool isInteger = LL.getValueType().isInteger();
3500       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3501       if (Result != ISD::SETCC_INVALID &&
3502           (!LegalOperations ||
3503            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
3504             TLI.isOperationLegal(ISD::SETCC,
3505               getSetCCResultType(N0.getValueType())))))
3506         return DAG.getSetCC(SDLoc(LocReference), N0.getValueType(),
3507                             LL, LR, Result);
3508     }
3509   }
3510
3511   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3512   if (N0.getOpcode() == ISD::AND && N1.getOpcode() == ISD::AND &&
3513       // Don't increase # computations.
3514       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3515     // We can only do this xform if we know that bits from X that are set in C2
3516     // but not in C1 are already zero.  Likewise for Y.
3517     if (const ConstantSDNode *N0O1C =
3518         getAsNonOpaqueConstant(N0.getOperand(1))) {
3519       if (const ConstantSDNode *N1O1C =
3520           getAsNonOpaqueConstant(N1.getOperand(1))) {
3521         // We can only do this xform if we know that bits from X that are set in
3522         // C2 but not in C1 are already zero.  Likewise for Y.
3523         const APInt &LHSMask = N0O1C->getAPIntValue();
3524         const APInt &RHSMask = N1O1C->getAPIntValue();
3525
3526         if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3527             DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3528           SDValue X = DAG.getNode(ISD::OR, SDLoc(N0), VT,
3529                                   N0.getOperand(0), N1.getOperand(0));
3530           SDLoc DL(LocReference);
3531           return DAG.getNode(ISD::AND, DL, VT, X,
3532                              DAG.getConstant(LHSMask | RHSMask, DL, VT));
3533         }
3534       }
3535     }
3536   }
3537
3538   // (or (and X, M), (and X, N)) -> (and X, (or M, N))
3539   if (N0.getOpcode() == ISD::AND &&
3540       N1.getOpcode() == ISD::AND &&
3541       N0.getOperand(0) == N1.getOperand(0) &&
3542       // Don't increase # computations.
3543       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3544     SDValue X = DAG.getNode(ISD::OR, SDLoc(N0), VT,
3545                             N0.getOperand(1), N1.getOperand(1));
3546     return DAG.getNode(ISD::AND, SDLoc(LocReference), VT, N0.getOperand(0), X);
3547   }
3548
3549   return SDValue();
3550 }
3551
3552 SDValue DAGCombiner::visitOR(SDNode *N) {
3553   SDValue N0 = N->getOperand(0);
3554   SDValue N1 = N->getOperand(1);
3555   EVT VT = N1.getValueType();
3556
3557   // fold vector ops
3558   if (VT.isVector()) {
3559     if (SDValue FoldedVOp = SimplifyVBinOp(N))
3560       return FoldedVOp;
3561
3562     // fold (or x, 0) -> x, vector edition
3563     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3564       return N1;
3565     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3566       return N0;
3567
3568     // fold (or x, -1) -> -1, vector edition
3569     if (ISD::isBuildVectorAllOnes(N0.getNode()))
3570       // do not return N0, because undef node may exist in N0
3571       return DAG.getConstant(
3572           APInt::getAllOnesValue(
3573               N0.getValueType().getScalarType().getSizeInBits()),
3574           SDLoc(N), N0.getValueType());
3575     if (ISD::isBuildVectorAllOnes(N1.getNode()))
3576       // do not return N1, because undef node may exist in N1
3577       return DAG.getConstant(
3578           APInt::getAllOnesValue(
3579               N1.getValueType().getScalarType().getSizeInBits()),
3580           SDLoc(N), N1.getValueType());
3581
3582     // fold (or (shuf A, V_0, MA), (shuf B, V_0, MB)) -> (shuf A, B, Mask1)
3583     // fold (or (shuf A, V_0, MA), (shuf B, V_0, MB)) -> (shuf B, A, Mask2)
3584     // Do this only if the resulting shuffle is legal.
3585     if (isa<ShuffleVectorSDNode>(N0) &&
3586         isa<ShuffleVectorSDNode>(N1) &&
3587         // Avoid folding a node with illegal type.
3588         TLI.isTypeLegal(VT) &&
3589         N0->getOperand(1) == N1->getOperand(1) &&
3590         ISD::isBuildVectorAllZeros(N0.getOperand(1).getNode())) {
3591       bool CanFold = true;
3592       unsigned NumElts = VT.getVectorNumElements();
3593       const ShuffleVectorSDNode *SV0 = cast<ShuffleVectorSDNode>(N0);
3594       const ShuffleVectorSDNode *SV1 = cast<ShuffleVectorSDNode>(N1);
3595       // We construct two shuffle masks:
3596       // - Mask1 is a shuffle mask for a shuffle with N0 as the first operand
3597       // and N1 as the second operand.
3598       // - Mask2 is a shuffle mask for a shuffle with N1 as the first operand
3599       // and N0 as the second operand.
3600       // We do this because OR is commutable and therefore there might be
3601       // two ways to fold this node into a shuffle.
3602       SmallVector<int,4> Mask1;
3603       SmallVector<int,4> Mask2;
3604
3605       for (unsigned i = 0; i != NumElts && CanFold; ++i) {
3606         int M0 = SV0->getMaskElt(i);
3607         int M1 = SV1->getMaskElt(i);
3608
3609         // Both shuffle indexes are undef. Propagate Undef.
3610         if (M0 < 0 && M1 < 0) {
3611           Mask1.push_back(M0);
3612           Mask2.push_back(M0);
3613           continue;
3614         }
3615
3616         if (M0 < 0 || M1 < 0 ||
3617             (M0 < (int)NumElts && M1 < (int)NumElts) ||
3618             (M0 >= (int)NumElts && M1 >= (int)NumElts)) {
3619           CanFold = false;
3620           break;
3621         }
3622
3623         Mask1.push_back(M0 < (int)NumElts ? M0 : M1 + NumElts);
3624         Mask2.push_back(M1 < (int)NumElts ? M1 : M0 + NumElts);
3625       }
3626
3627       if (CanFold) {
3628         // Fold this sequence only if the resulting shuffle is 'legal'.
3629         if (TLI.isShuffleMaskLegal(Mask1, VT))
3630           return DAG.getVectorShuffle(VT, SDLoc(N), N0->getOperand(0),
3631                                       N1->getOperand(0), &Mask1[0]);
3632         if (TLI.isShuffleMaskLegal(Mask2, VT))
3633           return DAG.getVectorShuffle(VT, SDLoc(N), N1->getOperand(0),
3634                                       N0->getOperand(0), &Mask2[0]);
3635       }
3636     }
3637   }
3638
3639   // fold (or c1, c2) -> c1|c2
3640   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
3641   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3642   if (N0C && N1C && !N1C->isOpaque())
3643     return DAG.FoldConstantArithmetic(ISD::OR, SDLoc(N), VT, N0C, N1C);
3644   // canonicalize constant to RHS
3645   if (isConstantIntBuildVectorOrConstantInt(N0) &&
3646      !isConstantIntBuildVectorOrConstantInt(N1))
3647     return DAG.getNode(ISD::OR, SDLoc(N), VT, N1, N0);
3648   // fold (or x, 0) -> x
3649   if (isNullConstant(N1))
3650     return N0;
3651   // fold (or x, -1) -> -1
3652   if (isAllOnesConstant(N1))
3653     return N1;
3654   // fold (or x, c) -> c iff (x & ~c) == 0
3655   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
3656     return N1;
3657
3658   if (SDValue Combined = visitORLike(N0, N1, N))
3659     return Combined;
3660
3661   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
3662   if (SDValue BSwap = MatchBSwapHWord(N, N0, N1))
3663     return BSwap;
3664   if (SDValue BSwap = MatchBSwapHWordLow(N, N0, N1))
3665     return BSwap;
3666
3667   // reassociate or
3668   if (SDValue ROR = ReassociateOps(ISD::OR, SDLoc(N), N0, N1))
3669     return ROR;
3670   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3671   // iff (c1 & c2) == 0.
3672   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3673              isa<ConstantSDNode>(N0.getOperand(1))) {
3674     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3675     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0) {
3676       if (SDValue COR = DAG.FoldConstantArithmetic(ISD::OR, SDLoc(N1), VT,
3677                                                    N1C, C1))
3678         return DAG.getNode(
3679             ISD::AND, SDLoc(N), VT,
3680             DAG.getNode(ISD::OR, SDLoc(N0), VT, N0.getOperand(0), N1), COR);
3681       return SDValue();
3682     }
3683   }
3684   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3685   if (N0.getOpcode() == N1.getOpcode())
3686     if (SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N))
3687       return Tmp;
3688
3689   // See if this is some rotate idiom.
3690   if (SDNode *Rot = MatchRotate(N0, N1, SDLoc(N)))
3691     return SDValue(Rot, 0);
3692
3693   // Simplify the operands using demanded-bits information.
3694   if (!VT.isVector() &&
3695       SimplifyDemandedBits(SDValue(N, 0)))
3696     return SDValue(N, 0);
3697
3698   return SDValue();
3699 }
3700
3701 /// Match "(X shl/srl V1) & V2" where V2 may not be present.
3702 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3703   if (Op.getOpcode() == ISD::AND) {
3704     if (isa<ConstantSDNode>(Op.getOperand(1))) {
3705       Mask = Op.getOperand(1);
3706       Op = Op.getOperand(0);
3707     } else {
3708       return false;
3709     }
3710   }
3711
3712   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3713     Shift = Op;
3714     return true;
3715   }
3716
3717   return false;
3718 }
3719
3720 // Return true if we can prove that, whenever Neg and Pos are both in the
3721 // range [0, OpSize), Neg == (Pos == 0 ? 0 : OpSize - Pos).  This means that
3722 // for two opposing shifts shift1 and shift2 and a value X with OpBits bits:
3723 //
3724 //     (or (shift1 X, Neg), (shift2 X, Pos))
3725 //
3726 // reduces to a rotate in direction shift2 by Pos or (equivalently) a rotate
3727 // in direction shift1 by Neg.  The range [0, OpSize) means that we only need
3728 // to consider shift amounts with defined behavior.
3729 static bool matchRotateSub(SDValue Pos, SDValue Neg, unsigned OpSize) {
3730   // If OpSize is a power of 2 then:
3731   //
3732   //  (a) (Pos == 0 ? 0 : OpSize - Pos) == (OpSize - Pos) & (OpSize - 1)
3733   //  (b) Neg == Neg & (OpSize - 1) whenever Neg is in [0, OpSize).
3734   //
3735   // So if OpSize is a power of 2 and Neg is (and Neg', OpSize-1), we check
3736   // for the stronger condition:
3737   //
3738   //     Neg & (OpSize - 1) == (OpSize - Pos) & (OpSize - 1)    [A]
3739   //
3740   // for all Neg and Pos.  Since Neg & (OpSize - 1) == Neg' & (OpSize - 1)
3741   // we can just replace Neg with Neg' for the rest of the function.
3742   //
3743   // In other cases we check for the even stronger condition:
3744   //
3745   //     Neg == OpSize - Pos                                    [B]
3746   //
3747   // for all Neg and Pos.  Note that the (or ...) then invokes undefined
3748   // behavior if Pos == 0 (and consequently Neg == OpSize).
3749   //
3750   // We could actually use [A] whenever OpSize is a power of 2, but the
3751   // only extra cases that it would match are those uninteresting ones
3752   // where Neg and Pos are never in range at the same time.  E.g. for
3753   // OpSize == 32, using [A] would allow a Neg of the form (sub 64, Pos)
3754   // as well as (sub 32, Pos), but:
3755   //
3756   //     (or (shift1 X, (sub 64, Pos)), (shift2 X, Pos))
3757   //
3758   // always invokes undefined behavior for 32-bit X.
3759   //
3760   // Below, Mask == OpSize - 1 when using [A] and is all-ones otherwise.
3761   unsigned MaskLoBits = 0;
3762   if (Neg.getOpcode() == ISD::AND &&
3763       isPowerOf2_64(OpSize) &&
3764       Neg.getOperand(1).getOpcode() == ISD::Constant &&
3765       cast<ConstantSDNode>(Neg.getOperand(1))->getAPIntValue() == OpSize - 1) {
3766     Neg = Neg.getOperand(0);
3767     MaskLoBits = Log2_64(OpSize);
3768   }
3769
3770   // Check whether Neg has the form (sub NegC, NegOp1) for some NegC and NegOp1.
3771   if (Neg.getOpcode() != ISD::SUB)
3772     return 0;
3773   ConstantSDNode *NegC = dyn_cast<ConstantSDNode>(Neg.getOperand(0));
3774   if (!NegC)
3775     return 0;
3776   SDValue NegOp1 = Neg.getOperand(1);
3777
3778   // On the RHS of [A], if Pos is Pos' & (OpSize - 1), just replace Pos with
3779   // Pos'.  The truncation is redundant for the purpose of the equality.
3780   if (MaskLoBits &&
3781       Pos.getOpcode() == ISD::AND &&
3782       Pos.getOperand(1).getOpcode() == ISD::Constant &&
3783       cast<ConstantSDNode>(Pos.getOperand(1))->getAPIntValue() == OpSize - 1)
3784     Pos = Pos.getOperand(0);
3785
3786   // The condition we need is now:
3787   //
3788   //     (NegC - NegOp1) & Mask == (OpSize - Pos) & Mask
3789   //
3790   // If NegOp1 == Pos then we need:
3791   //
3792   //              OpSize & Mask == NegC & Mask
3793   //
3794   // (because "x & Mask" is a truncation and distributes through subtraction).
3795   APInt Width;
3796   if (Pos == NegOp1)
3797     Width = NegC->getAPIntValue();
3798   // Check for cases where Pos has the form (add NegOp1, PosC) for some PosC.
3799   // Then the condition we want to prove becomes:
3800   //
3801   //     (NegC - NegOp1) & Mask == (OpSize - (NegOp1 + PosC)) & Mask
3802   //
3803   // which, again because "x & Mask" is a truncation, becomes:
3804   //
3805   //                NegC & Mask == (OpSize - PosC) & Mask
3806   //              OpSize & Mask == (NegC + PosC) & Mask
3807   else if (Pos.getOpcode() == ISD::ADD &&
3808            Pos.getOperand(0) == NegOp1 &&
3809            Pos.getOperand(1).getOpcode() == ISD::Constant)
3810     Width = (cast<ConstantSDNode>(Pos.getOperand(1))->getAPIntValue() +
3811              NegC->getAPIntValue());
3812   else
3813     return false;
3814
3815   // Now we just need to check that OpSize & Mask == Width & Mask.
3816   if (MaskLoBits)
3817     // Opsize & Mask is 0 since Mask is Opsize - 1.
3818     return Width.getLoBits(MaskLoBits) == 0;
3819   return Width == OpSize;
3820 }
3821
3822 // A subroutine of MatchRotate used once we have found an OR of two opposite
3823 // shifts of Shifted.  If Neg == <operand size> - Pos then the OR reduces
3824 // to both (PosOpcode Shifted, Pos) and (NegOpcode Shifted, Neg), with the
3825 // former being preferred if supported.  InnerPos and InnerNeg are Pos and
3826 // Neg with outer conversions stripped away.
3827 SDNode *DAGCombiner::MatchRotatePosNeg(SDValue Shifted, SDValue Pos,
3828                                        SDValue Neg, SDValue InnerPos,
3829                                        SDValue InnerNeg, unsigned PosOpcode,
3830                                        unsigned NegOpcode, SDLoc DL) {
3831   // fold (or (shl x, (*ext y)),
3832   //          (srl x, (*ext (sub 32, y)))) ->
3833   //   (rotl x, y) or (rotr x, (sub 32, y))
3834   //
3835   // fold (or (shl x, (*ext (sub 32, y))),
3836   //          (srl x, (*ext y))) ->
3837   //   (rotr x, y) or (rotl x, (sub 32, y))
3838   EVT VT = Shifted.getValueType();
3839   if (matchRotateSub(InnerPos, InnerNeg, VT.getSizeInBits())) {
3840     bool HasPos = TLI.isOperationLegalOrCustom(PosOpcode, VT);
3841     return DAG.getNode(HasPos ? PosOpcode : NegOpcode, DL, VT, Shifted,
3842                        HasPos ? Pos : Neg).getNode();
3843   }
3844
3845   return nullptr;
3846 }
3847
3848 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3849 // idioms for rotate, and if the target supports rotation instructions, generate
3850 // a rot[lr].
3851 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL) {
3852   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3853   EVT VT = LHS.getValueType();
3854   if (!TLI.isTypeLegal(VT)) return nullptr;
3855
3856   // The target must have at least one rotate flavor.
3857   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3858   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3859   if (!HasROTL && !HasROTR) return nullptr;
3860
3861   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3862   SDValue LHSShift;   // The shift.
3863   SDValue LHSMask;    // AND value if any.
3864   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3865     return nullptr; // Not part of a rotate.
3866
3867   SDValue RHSShift;   // The shift.
3868   SDValue RHSMask;    // AND value if any.
3869   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3870     return nullptr; // Not part of a rotate.
3871
3872   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3873     return nullptr;   // Not shifting the same value.
3874
3875   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3876     return nullptr;   // Shifts must disagree.
3877
3878   // Canonicalize shl to left side in a shl/srl pair.
3879   if (RHSShift.getOpcode() == ISD::SHL) {
3880     std::swap(LHS, RHS);
3881     std::swap(LHSShift, RHSShift);
3882     std::swap(LHSMask , RHSMask );
3883   }
3884
3885   unsigned OpSizeInBits = VT.getSizeInBits();
3886   SDValue LHSShiftArg = LHSShift.getOperand(0);
3887   SDValue LHSShiftAmt = LHSShift.getOperand(1);
3888   SDValue RHSShiftArg = RHSShift.getOperand(0);
3889   SDValue RHSShiftAmt = RHSShift.getOperand(1);
3890
3891   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
3892   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
3893   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
3894       RHSShiftAmt.getOpcode() == ISD::Constant) {
3895     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
3896     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
3897     if ((LShVal + RShVal) != OpSizeInBits)
3898       return nullptr;
3899
3900     SDValue Rot = DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3901                               LHSShiftArg, HasROTL ? LHSShiftAmt : RHSShiftAmt);
3902
3903     // If there is an AND of either shifted operand, apply it to the result.
3904     if (LHSMask.getNode() || RHSMask.getNode()) {
3905       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
3906
3907       if (LHSMask.getNode()) {
3908         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
3909         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
3910       }
3911       if (RHSMask.getNode()) {
3912         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
3913         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
3914       }
3915
3916       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, DL, VT));
3917     }
3918
3919     return Rot.getNode();
3920   }
3921
3922   // If there is a mask here, and we have a variable shift, we can't be sure
3923   // that we're masking out the right stuff.
3924   if (LHSMask.getNode() || RHSMask.getNode())
3925     return nullptr;
3926
3927   // If the shift amount is sign/zext/any-extended just peel it off.
3928   SDValue LExtOp0 = LHSShiftAmt;
3929   SDValue RExtOp0 = RHSShiftAmt;
3930   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3931        LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3932        LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3933        LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
3934       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3935        RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3936        RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3937        RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
3938     LExtOp0 = LHSShiftAmt.getOperand(0);
3939     RExtOp0 = RHSShiftAmt.getOperand(0);
3940   }
3941
3942   SDNode *TryL = MatchRotatePosNeg(LHSShiftArg, LHSShiftAmt, RHSShiftAmt,
3943                                    LExtOp0, RExtOp0, ISD::ROTL, ISD::ROTR, DL);
3944   if (TryL)
3945     return TryL;
3946
3947   SDNode *TryR = MatchRotatePosNeg(RHSShiftArg, RHSShiftAmt, LHSShiftAmt,
3948                                    RExtOp0, LExtOp0, ISD::ROTR, ISD::ROTL, DL);
3949   if (TryR)
3950     return TryR;
3951
3952   return nullptr;
3953 }
3954
3955 SDValue DAGCombiner::visitXOR(SDNode *N) {
3956   SDValue N0 = N->getOperand(0);
3957   SDValue N1 = N->getOperand(1);
3958   EVT VT = N0.getValueType();
3959
3960   // fold vector ops
3961   if (VT.isVector()) {
3962     if (SDValue FoldedVOp = SimplifyVBinOp(N))
3963       return FoldedVOp;
3964
3965     // fold (xor x, 0) -> x, vector edition
3966     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3967       return N1;
3968     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3969       return N0;
3970   }
3971
3972   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
3973   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
3974     return DAG.getConstant(0, SDLoc(N), VT);
3975   // fold (xor x, undef) -> undef
3976   if (N0.getOpcode() == ISD::UNDEF)
3977     return N0;
3978   if (N1.getOpcode() == ISD::UNDEF)
3979     return N1;
3980   // fold (xor c1, c2) -> c1^c2
3981   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
3982   ConstantSDNode *N1C = getAsNonOpaqueConstant(N1);
3983   if (N0C && N1C)
3984     return DAG.FoldConstantArithmetic(ISD::XOR, SDLoc(N), VT, N0C, N1C);
3985   // canonicalize constant to RHS
3986   if (isConstantIntBuildVectorOrConstantInt(N0) &&
3987      !isConstantIntBuildVectorOrConstantInt(N1))
3988     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
3989   // fold (xor x, 0) -> x
3990   if (isNullConstant(N1))
3991     return N0;
3992   // reassociate xor
3993   if (SDValue RXOR = ReassociateOps(ISD::XOR, SDLoc(N), N0, N1))
3994     return RXOR;
3995
3996   // fold !(x cc y) -> (x !cc y)
3997   SDValue LHS, RHS, CC;
3998   if (TLI.isConstTrueVal(N1.getNode()) && isSetCCEquivalent(N0, LHS, RHS, CC)) {
3999     bool isInt = LHS.getValueType().isInteger();
4000     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
4001                                                isInt);
4002
4003     if (!LegalOperations ||
4004         TLI.isCondCodeLegal(NotCC, LHS.getSimpleValueType())) {
4005       switch (N0.getOpcode()) {
4006       default:
4007         llvm_unreachable("Unhandled SetCC Equivalent!");
4008       case ISD::SETCC:
4009         return DAG.getSetCC(SDLoc(N), VT, LHS, RHS, NotCC);
4010       case ISD::SELECT_CC:
4011         return DAG.getSelectCC(SDLoc(N), LHS, RHS, N0.getOperand(2),
4012                                N0.getOperand(3), NotCC);
4013       }
4014     }
4015   }
4016
4017   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
4018   if (isOneConstant(N1) && N0.getOpcode() == ISD::ZERO_EXTEND &&
4019       N0.getNode()->hasOneUse() &&
4020       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
4021     SDValue V = N0.getOperand(0);
4022     SDLoc DL(N0);
4023     V = DAG.getNode(ISD::XOR, DL, V.getValueType(), V,
4024                     DAG.getConstant(1, DL, V.getValueType()));
4025     AddToWorklist(V.getNode());
4026     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, V);
4027   }
4028
4029   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
4030   if (isOneConstant(N1) && VT == MVT::i1 &&
4031       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
4032     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
4033     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
4034       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
4035       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
4036       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
4037       AddToWorklist(LHS.getNode()); AddToWorklist(RHS.getNode());
4038       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
4039     }
4040   }
4041   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
4042   if (isAllOnesConstant(N1) &&
4043       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
4044     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
4045     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
4046       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
4047       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
4048       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
4049       AddToWorklist(LHS.getNode()); AddToWorklist(RHS.getNode());
4050       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
4051     }
4052   }
4053   // fold (xor (and x, y), y) -> (and (not x), y)
4054   if (N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
4055       N0->getOperand(1) == N1) {
4056     SDValue X = N0->getOperand(0);
4057     SDValue NotX = DAG.getNOT(SDLoc(X), X, VT);
4058     AddToWorklist(NotX.getNode());
4059     return DAG.getNode(ISD::AND, SDLoc(N), VT, NotX, N1);
4060   }
4061   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
4062   if (N1C && N0.getOpcode() == ISD::XOR) {
4063     if (const ConstantSDNode *N00C = getAsNonOpaqueConstant(N0.getOperand(0))) {
4064       SDLoc DL(N);
4065       return DAG.getNode(ISD::XOR, DL, VT, N0.getOperand(1),
4066                          DAG.getConstant(N1C->getAPIntValue() ^
4067                                          N00C->getAPIntValue(), DL, VT));
4068     }
4069     if (const ConstantSDNode *N01C = getAsNonOpaqueConstant(N0.getOperand(1))) {
4070       SDLoc DL(N);
4071       return DAG.getNode(ISD::XOR, DL, VT, N0.getOperand(0),
4072                          DAG.getConstant(N1C->getAPIntValue() ^
4073                                          N01C->getAPIntValue(), DL, VT));
4074     }
4075   }
4076   // fold (xor x, x) -> 0
4077   if (N0 == N1)
4078     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
4079
4080   // fold (xor (shl 1, x), -1) -> (rotl ~1, x)
4081   // Here is a concrete example of this equivalence:
4082   // i16   x ==  14
4083   // i16 shl ==   1 << 14  == 16384 == 0b0100000000000000
4084   // i16 xor == ~(1 << 14) == 49151 == 0b1011111111111111
4085   //
4086   // =>
4087   //
4088   // i16     ~1      == 0b1111111111111110
4089   // i16 rol(~1, 14) == 0b1011111111111111
4090   //
4091   // Some additional tips to help conceptualize this transform:
4092   // - Try to see the operation as placing a single zero in a value of all ones.
4093   // - There exists no value for x which would allow the result to contain zero.
4094   // - Values of x larger than the bitwidth are undefined and do not require a
4095   //   consistent result.
4096   // - Pushing the zero left requires shifting one bits in from the right.
4097   // A rotate left of ~1 is a nice way of achieving the desired result.
4098   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT) && N0.getOpcode() == ISD::SHL
4099       && isAllOnesConstant(N1) && isOneConstant(N0.getOperand(0))) {
4100     SDLoc DL(N);
4101     return DAG.getNode(ISD::ROTL, DL, VT, DAG.getConstant(~1, DL, VT),
4102                        N0.getOperand(1));
4103   }
4104
4105   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
4106   if (N0.getOpcode() == N1.getOpcode())
4107     if (SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N))
4108       return Tmp;
4109
4110   // Simplify the expression using non-local knowledge.
4111   if (!VT.isVector() &&
4112       SimplifyDemandedBits(SDValue(N, 0)))
4113     return SDValue(N, 0);
4114
4115   return SDValue();
4116 }
4117
4118 /// Handle transforms common to the three shifts, when the shift amount is a
4119 /// constant.
4120 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, ConstantSDNode *Amt) {
4121   SDNode *LHS = N->getOperand(0).getNode();
4122   if (!LHS->hasOneUse()) return SDValue();
4123
4124   // We want to pull some binops through shifts, so that we have (and (shift))
4125   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
4126   // thing happens with address calculations, so it's important to canonicalize
4127   // it.
4128   bool HighBitSet = false;  // Can we transform this if the high bit is set?
4129
4130   switch (LHS->getOpcode()) {
4131   default: return SDValue();
4132   case ISD::OR:
4133   case ISD::XOR:
4134     HighBitSet = false; // We can only transform sra if the high bit is clear.
4135     break;
4136   case ISD::AND:
4137     HighBitSet = true;  // We can only transform sra if the high bit is set.
4138     break;
4139   case ISD::ADD:
4140     if (N->getOpcode() != ISD::SHL)
4141       return SDValue(); // only shl(add) not sr[al](add).
4142     HighBitSet = false; // We can only transform sra if the high bit is clear.
4143     break;
4144   }
4145
4146   // We require the RHS of the binop to be a constant and not opaque as well.
4147   ConstantSDNode *BinOpCst = getAsNonOpaqueConstant(LHS->getOperand(1));
4148   if (!BinOpCst) return SDValue();
4149
4150   // FIXME: disable this unless the input to the binop is a shift by a constant.
4151   // If it is not a shift, it pessimizes some common cases like:
4152   //
4153   //    void foo(int *X, int i) { X[i & 1235] = 1; }
4154   //    int bar(int *X, int i) { return X[i & 255]; }
4155   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
4156   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
4157        BinOpLHSVal->getOpcode() != ISD::SRA &&
4158        BinOpLHSVal->getOpcode() != ISD::SRL) ||
4159       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
4160     return SDValue();
4161
4162   EVT VT = N->getValueType(0);
4163
4164   // If this is a signed shift right, and the high bit is modified by the
4165   // logical operation, do not perform the transformation. The highBitSet
4166   // boolean indicates the value of the high bit of the constant which would
4167   // cause it to be modified for this operation.
4168   if (N->getOpcode() == ISD::SRA) {
4169     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
4170     if (BinOpRHSSignSet != HighBitSet)
4171       return SDValue();
4172   }
4173
4174   if (!TLI.isDesirableToCommuteWithShift(LHS))
4175     return SDValue();
4176
4177   // Fold the constants, shifting the binop RHS by the shift amount.
4178   SDValue NewRHS = DAG.getNode(N->getOpcode(), SDLoc(LHS->getOperand(1)),
4179                                N->getValueType(0),
4180                                LHS->getOperand(1), N->getOperand(1));
4181   assert(isa<ConstantSDNode>(NewRHS) && "Folding was not successful!");
4182
4183   // Create the new shift.
4184   SDValue NewShift = DAG.getNode(N->getOpcode(),
4185                                  SDLoc(LHS->getOperand(0)),
4186                                  VT, LHS->getOperand(0), N->getOperand(1));
4187
4188   // Create the new binop.
4189   return DAG.getNode(LHS->getOpcode(), SDLoc(N), VT, NewShift, NewRHS);
4190 }
4191
4192 SDValue DAGCombiner::distributeTruncateThroughAnd(SDNode *N) {
4193   assert(N->getOpcode() == ISD::TRUNCATE);
4194   assert(N->getOperand(0).getOpcode() == ISD::AND);
4195
4196   // (truncate:TruncVT (and N00, N01C)) -> (and (truncate:TruncVT N00), TruncC)
4197   if (N->hasOneUse() && N->getOperand(0).hasOneUse()) {
4198     SDValue N01 = N->getOperand(0).getOperand(1);
4199
4200     if (ConstantSDNode *N01C = isConstOrConstSplat(N01)) {
4201       if (!N01C->isOpaque()) {
4202         EVT TruncVT = N->getValueType(0);
4203         SDValue N00 = N->getOperand(0).getOperand(0);
4204         APInt TruncC = N01C->getAPIntValue();
4205         TruncC = TruncC.trunc(TruncVT.getScalarSizeInBits());
4206         SDLoc DL(N);
4207
4208         return DAG.getNode(ISD::AND, DL, TruncVT,
4209                            DAG.getNode(ISD::TRUNCATE, DL, TruncVT, N00),
4210                            DAG.getConstant(TruncC, DL, TruncVT));
4211       }
4212     }
4213   }
4214
4215   return SDValue();
4216 }
4217
4218 SDValue DAGCombiner::visitRotate(SDNode *N) {
4219   // fold (rot* x, (trunc (and y, c))) -> (rot* x, (and (trunc y), (trunc c))).
4220   if (N->getOperand(1).getOpcode() == ISD::TRUNCATE &&
4221       N->getOperand(1).getOperand(0).getOpcode() == ISD::AND) {
4222     SDValue NewOp1 = distributeTruncateThroughAnd(N->getOperand(1).getNode());
4223     if (NewOp1.getNode())
4224       return DAG.getNode(N->getOpcode(), SDLoc(N), N->getValueType(0),
4225                          N->getOperand(0), NewOp1);
4226   }
4227   return SDValue();
4228 }
4229
4230 SDValue DAGCombiner::visitSHL(SDNode *N) {
4231   SDValue N0 = N->getOperand(0);
4232   SDValue N1 = N->getOperand(1);
4233   EVT VT = N0.getValueType();
4234   unsigned OpSizeInBits = VT.getScalarSizeInBits();
4235
4236   // fold vector ops
4237   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4238   if (VT.isVector()) {
4239     if (SDValue FoldedVOp = SimplifyVBinOp(N))
4240       return FoldedVOp;
4241
4242     BuildVectorSDNode *N1CV = dyn_cast<BuildVectorSDNode>(N1);
4243     // If setcc produces all-one true value then:
4244     // (shl (and (setcc) N01CV) N1CV) -> (and (setcc) N01CV<<N1CV)
4245     if (N1CV && N1CV->isConstant()) {
4246       if (N0.getOpcode() == ISD::AND) {
4247         SDValue N00 = N0->getOperand(0);
4248         SDValue N01 = N0->getOperand(1);
4249         BuildVectorSDNode *N01CV = dyn_cast<BuildVectorSDNode>(N01);
4250
4251         if (N01CV && N01CV->isConstant() && N00.getOpcode() == ISD::SETCC &&
4252             TLI.getBooleanContents(N00.getOperand(0).getValueType()) ==
4253                 TargetLowering::ZeroOrNegativeOneBooleanContent) {
4254           if (SDValue C = DAG.FoldConstantArithmetic(ISD::SHL, SDLoc(N), VT,
4255                                                      N01CV, N1CV))
4256             return DAG.getNode(ISD::AND, SDLoc(N), VT, N00, C);
4257         }
4258       } else {
4259         N1C = isConstOrConstSplat(N1);
4260       }
4261     }
4262   }
4263
4264   // fold (shl c1, c2) -> c1<<c2
4265   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
4266   if (N0C && N1C && !N1C->isOpaque())
4267     return DAG.FoldConstantArithmetic(ISD::SHL, SDLoc(N), VT, N0C, N1C);
4268   // fold (shl 0, x) -> 0
4269   if (isNullConstant(N0))
4270     return N0;
4271   // fold (shl x, c >= size(x)) -> undef
4272   if (N1C && N1C->getAPIntValue().uge(OpSizeInBits))
4273     return DAG.getUNDEF(VT);
4274   // fold (shl x, 0) -> x
4275   if (N1C && N1C->isNullValue())
4276     return N0;
4277   // fold (shl undef, x) -> 0
4278   if (N0.getOpcode() == ISD::UNDEF)
4279     return DAG.getConstant(0, SDLoc(N), VT);
4280   // if (shl x, c) is known to be zero, return 0
4281   if (DAG.MaskedValueIsZero(SDValue(N, 0),
4282                             APInt::getAllOnesValue(OpSizeInBits)))
4283     return DAG.getConstant(0, SDLoc(N), VT);
4284   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
4285   if (N1.getOpcode() == ISD::TRUNCATE &&
4286       N1.getOperand(0).getOpcode() == ISD::AND) {
4287     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4288     if (NewOp1.getNode())
4289       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0, NewOp1);
4290   }
4291
4292   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4293     return SDValue(N, 0);
4294
4295   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
4296   if (N1C && N0.getOpcode() == ISD::SHL) {
4297     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4298       uint64_t c1 = N0C1->getZExtValue();
4299       uint64_t c2 = N1C->getZExtValue();
4300       SDLoc DL(N);
4301       if (c1 + c2 >= OpSizeInBits)
4302         return DAG.getConstant(0, DL, VT);
4303       return DAG.getNode(ISD::SHL, DL, VT, N0.getOperand(0),
4304                          DAG.getConstant(c1 + c2, DL, N1.getValueType()));
4305     }
4306   }
4307
4308   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
4309   // For this to be valid, the second form must not preserve any of the bits
4310   // that are shifted out by the inner shift in the first form.  This means
4311   // the outer shift size must be >= the number of bits added by the ext.
4312   // As a corollary, we don't care what kind of ext it is.
4313   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
4314               N0.getOpcode() == ISD::ANY_EXTEND ||
4315               N0.getOpcode() == ISD::SIGN_EXTEND) &&
4316       N0.getOperand(0).getOpcode() == ISD::SHL) {
4317     SDValue N0Op0 = N0.getOperand(0);
4318     if (ConstantSDNode *N0Op0C1 = isConstOrConstSplat(N0Op0.getOperand(1))) {
4319       uint64_t c1 = N0Op0C1->getZExtValue();
4320       uint64_t c2 = N1C->getZExtValue();
4321       EVT InnerShiftVT = N0Op0.getValueType();
4322       uint64_t InnerShiftSize = InnerShiftVT.getScalarSizeInBits();
4323       if (c2 >= OpSizeInBits - InnerShiftSize) {
4324         SDLoc DL(N0);
4325         if (c1 + c2 >= OpSizeInBits)
4326           return DAG.getConstant(0, DL, VT);
4327         return DAG.getNode(ISD::SHL, DL, VT,
4328                            DAG.getNode(N0.getOpcode(), DL, VT,
4329                                        N0Op0->getOperand(0)),
4330                            DAG.getConstant(c1 + c2, DL, N1.getValueType()));
4331       }
4332     }
4333   }
4334
4335   // fold (shl (zext (srl x, C)), C) -> (zext (shl (srl x, C), C))
4336   // Only fold this if the inner zext has no other uses to avoid increasing
4337   // the total number of instructions.
4338   if (N1C && N0.getOpcode() == ISD::ZERO_EXTEND && N0.hasOneUse() &&
4339       N0.getOperand(0).getOpcode() == ISD::SRL) {
4340     SDValue N0Op0 = N0.getOperand(0);
4341     if (ConstantSDNode *N0Op0C1 = isConstOrConstSplat(N0Op0.getOperand(1))) {
4342       uint64_t c1 = N0Op0C1->getZExtValue();
4343       if (c1 < VT.getScalarSizeInBits()) {
4344         uint64_t c2 = N1C->getZExtValue();
4345         if (c1 == c2) {
4346           SDValue NewOp0 = N0.getOperand(0);
4347           EVT CountVT = NewOp0.getOperand(1).getValueType();
4348           SDLoc DL(N);
4349           SDValue NewSHL = DAG.getNode(ISD::SHL, DL, NewOp0.getValueType(),
4350                                        NewOp0,
4351                                        DAG.getConstant(c2, DL, CountVT));
4352           AddToWorklist(NewSHL.getNode());
4353           return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N0), VT, NewSHL);
4354         }
4355       }
4356     }
4357   }
4358
4359   // fold (shl (sr[la] exact X,  C1), C2) -> (shl    X, (C2-C1)) if C1 <= C2
4360   // fold (shl (sr[la] exact X,  C1), C2) -> (sr[la] X, (C2-C1)) if C1  > C2
4361   if (N1C && (N0.getOpcode() == ISD::SRL || N0.getOpcode() == ISD::SRA) &&
4362       cast<BinaryWithFlagsSDNode>(N0)->Flags.hasExact()) {
4363     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4364       uint64_t C1 = N0C1->getZExtValue();
4365       uint64_t C2 = N1C->getZExtValue();
4366       SDLoc DL(N);
4367       if (C1 <= C2)
4368         return DAG.getNode(ISD::SHL, DL, VT, N0.getOperand(0),
4369                            DAG.getConstant(C2 - C1, DL, N1.getValueType()));
4370       return DAG.getNode(N0.getOpcode(), DL, VT, N0.getOperand(0),
4371                          DAG.getConstant(C1 - C2, DL, N1.getValueType()));
4372     }
4373   }
4374
4375   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
4376   //                               (and (srl x, (sub c1, c2), MASK)
4377   // Only fold this if the inner shift has no other uses -- if it does, folding
4378   // this will increase the total number of instructions.
4379   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
4380     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4381       uint64_t c1 = N0C1->getZExtValue();
4382       if (c1 < OpSizeInBits) {
4383         uint64_t c2 = N1C->getZExtValue();
4384         APInt Mask = APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - c1);
4385         SDValue Shift;
4386         if (c2 > c1) {
4387           Mask = Mask.shl(c2 - c1);
4388           SDLoc DL(N);
4389           Shift = DAG.getNode(ISD::SHL, DL, VT, N0.getOperand(0),
4390                               DAG.getConstant(c2 - c1, DL, N1.getValueType()));
4391         } else {
4392           Mask = Mask.lshr(c1 - c2);
4393           SDLoc DL(N);
4394           Shift = DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4395                               DAG.getConstant(c1 - c2, DL, N1.getValueType()));
4396         }
4397         SDLoc DL(N0);
4398         return DAG.getNode(ISD::AND, DL, VT, Shift,
4399                            DAG.getConstant(Mask, DL, VT));
4400       }
4401     }
4402   }
4403   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
4404   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
4405     unsigned BitSize = VT.getScalarSizeInBits();
4406     SDLoc DL(N);
4407     SDValue HiBitsMask =
4408       DAG.getConstant(APInt::getHighBitsSet(BitSize,
4409                                             BitSize - N1C->getZExtValue()),
4410                       DL, VT);
4411     return DAG.getNode(ISD::AND, DL, VT, N0.getOperand(0),
4412                        HiBitsMask);
4413   }
4414
4415   // fold (shl (add x, c1), c2) -> (add (shl x, c2), c1 << c2)
4416   // Variant of version done on multiply, except mul by a power of 2 is turned
4417   // into a shift.
4418   APInt Val;
4419   if (N1C && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
4420       (isa<ConstantSDNode>(N0.getOperand(1)) ||
4421        isConstantSplatVector(N0.getOperand(1).getNode(), Val))) {
4422     SDValue Shl0 = DAG.getNode(ISD::SHL, SDLoc(N0), VT, N0.getOperand(0), N1);
4423     SDValue Shl1 = DAG.getNode(ISD::SHL, SDLoc(N1), VT, N0.getOperand(1), N1);
4424     return DAG.getNode(ISD::ADD, SDLoc(N), VT, Shl0, Shl1);
4425   }
4426
4427   if (N1C && !N1C->isOpaque())
4428     if (SDValue NewSHL = visitShiftByConstant(N, N1C))
4429       return NewSHL;
4430
4431   return SDValue();
4432 }
4433
4434 SDValue DAGCombiner::visitSRA(SDNode *N) {
4435   SDValue N0 = N->getOperand(0);
4436   SDValue N1 = N->getOperand(1);
4437   EVT VT = N0.getValueType();
4438   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4439
4440   // fold vector ops
4441   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4442   if (VT.isVector()) {
4443     if (SDValue FoldedVOp = SimplifyVBinOp(N))
4444       return FoldedVOp;
4445
4446     N1C = isConstOrConstSplat(N1);
4447   }
4448
4449   // fold (sra c1, c2) -> (sra c1, c2)
4450   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
4451   if (N0C && N1C && !N1C->isOpaque())
4452     return DAG.FoldConstantArithmetic(ISD::SRA, SDLoc(N), VT, N0C, N1C);
4453   // fold (sra 0, x) -> 0
4454   if (isNullConstant(N0))
4455     return N0;
4456   // fold (sra -1, x) -> -1
4457   if (isAllOnesConstant(N0))
4458     return N0;
4459   // fold (sra x, (setge c, size(x))) -> undef
4460   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4461     return DAG.getUNDEF(VT);
4462   // fold (sra x, 0) -> x
4463   if (N1C && N1C->isNullValue())
4464     return N0;
4465   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
4466   // sext_inreg.
4467   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
4468     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
4469     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
4470     if (VT.isVector())
4471       ExtVT = EVT::getVectorVT(*DAG.getContext(),
4472                                ExtVT, VT.getVectorNumElements());
4473     if ((!LegalOperations ||
4474          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
4475       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
4476                          N0.getOperand(0), DAG.getValueType(ExtVT));
4477   }
4478
4479   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
4480   if (N1C && N0.getOpcode() == ISD::SRA) {
4481     if (ConstantSDNode *C1 = isConstOrConstSplat(N0.getOperand(1))) {
4482       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
4483       if (Sum >= OpSizeInBits)
4484         Sum = OpSizeInBits - 1;
4485       SDLoc DL(N);
4486       return DAG.getNode(ISD::SRA, DL, VT, N0.getOperand(0),
4487                          DAG.getConstant(Sum, DL, N1.getValueType()));
4488     }
4489   }
4490
4491   // fold (sra (shl X, m), (sub result_size, n))
4492   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
4493   // result_size - n != m.
4494   // If truncate is free for the target sext(shl) is likely to result in better
4495   // code.
4496   if (N0.getOpcode() == ISD::SHL && N1C) {
4497     // Get the two constanst of the shifts, CN0 = m, CN = n.
4498     const ConstantSDNode *N01C = isConstOrConstSplat(N0.getOperand(1));
4499     if (N01C) {
4500       LLVMContext &Ctx = *DAG.getContext();
4501       // Determine what the truncate's result bitsize and type would be.
4502       EVT TruncVT = EVT::getIntegerVT(Ctx, OpSizeInBits - N1C->getZExtValue());
4503
4504       if (VT.isVector())
4505         TruncVT = EVT::getVectorVT(Ctx, TruncVT, VT.getVectorNumElements());
4506
4507       // Determine the residual right-shift amount.
4508       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
4509
4510       // If the shift is not a no-op (in which case this should be just a sign
4511       // extend already), the truncated to type is legal, sign_extend is legal
4512       // on that type, and the truncate to that type is both legal and free,
4513       // perform the transform.
4514       if ((ShiftAmt > 0) &&
4515           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
4516           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
4517           TLI.isTruncateFree(VT, TruncVT)) {
4518
4519         SDLoc DL(N);
4520         SDValue Amt = DAG.getConstant(ShiftAmt, DL,
4521             getShiftAmountTy(N0.getOperand(0).getValueType()));
4522         SDValue Shift = DAG.getNode(ISD::SRL, DL, VT,
4523                                     N0.getOperand(0), Amt);
4524         SDValue Trunc = DAG.getNode(ISD::TRUNCATE, DL, TruncVT,
4525                                     Shift);
4526         return DAG.getNode(ISD::SIGN_EXTEND, DL,
4527                            N->getValueType(0), Trunc);
4528       }
4529     }
4530   }
4531
4532   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
4533   if (N1.getOpcode() == ISD::TRUNCATE &&
4534       N1.getOperand(0).getOpcode() == ISD::AND) {
4535     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4536     if (NewOp1.getNode())
4537       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0, NewOp1);
4538   }
4539
4540   // fold (sra (trunc (srl x, c1)), c2) -> (trunc (sra x, c1 + c2))
4541   //      if c1 is equal to the number of bits the trunc removes
4542   if (N0.getOpcode() == ISD::TRUNCATE &&
4543       (N0.getOperand(0).getOpcode() == ISD::SRL ||
4544        N0.getOperand(0).getOpcode() == ISD::SRA) &&
4545       N0.getOperand(0).hasOneUse() &&
4546       N0.getOperand(0).getOperand(1).hasOneUse() &&
4547       N1C) {
4548     SDValue N0Op0 = N0.getOperand(0);
4549     if (ConstantSDNode *LargeShift = isConstOrConstSplat(N0Op0.getOperand(1))) {
4550       unsigned LargeShiftVal = LargeShift->getZExtValue();
4551       EVT LargeVT = N0Op0.getValueType();
4552
4553       if (LargeVT.getScalarSizeInBits() - OpSizeInBits == LargeShiftVal) {
4554         SDLoc DL(N);
4555         SDValue Amt =
4556           DAG.getConstant(LargeShiftVal + N1C->getZExtValue(), DL,
4557                           getShiftAmountTy(N0Op0.getOperand(0).getValueType()));
4558         SDValue SRA = DAG.getNode(ISD::SRA, DL, LargeVT,
4559                                   N0Op0.getOperand(0), Amt);
4560         return DAG.getNode(ISD::TRUNCATE, DL, VT, SRA);
4561       }
4562     }
4563   }
4564
4565   // Simplify, based on bits shifted out of the LHS.
4566   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4567     return SDValue(N, 0);
4568
4569
4570   // If the sign bit is known to be zero, switch this to a SRL.
4571   if (DAG.SignBitIsZero(N0))
4572     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, N1);
4573
4574   if (N1C && !N1C->isOpaque())
4575     if (SDValue NewSRA = visitShiftByConstant(N, N1C))
4576       return NewSRA;
4577
4578   return SDValue();
4579 }
4580
4581 SDValue DAGCombiner::visitSRL(SDNode *N) {
4582   SDValue N0 = N->getOperand(0);
4583   SDValue N1 = N->getOperand(1);
4584   EVT VT = N0.getValueType();
4585   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4586
4587   // fold vector ops
4588   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4589   if (VT.isVector()) {
4590     if (SDValue FoldedVOp = SimplifyVBinOp(N))
4591       return FoldedVOp;
4592
4593     N1C = isConstOrConstSplat(N1);
4594   }
4595
4596   // fold (srl c1, c2) -> c1 >>u c2
4597   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
4598   if (N0C && N1C && !N1C->isOpaque())
4599     return DAG.FoldConstantArithmetic(ISD::SRL, SDLoc(N), VT, N0C, N1C);
4600   // fold (srl 0, x) -> 0
4601   if (isNullConstant(N0))
4602     return N0;
4603   // fold (srl x, c >= size(x)) -> undef
4604   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4605     return DAG.getUNDEF(VT);
4606   // fold (srl x, 0) -> x
4607   if (N1C && N1C->isNullValue())
4608     return N0;
4609   // if (srl x, c) is known to be zero, return 0
4610   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
4611                                    APInt::getAllOnesValue(OpSizeInBits)))
4612     return DAG.getConstant(0, SDLoc(N), VT);
4613
4614   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
4615   if (N1C && N0.getOpcode() == ISD::SRL) {
4616     if (ConstantSDNode *N01C = isConstOrConstSplat(N0.getOperand(1))) {
4617       uint64_t c1 = N01C->getZExtValue();
4618       uint64_t c2 = N1C->getZExtValue();
4619       SDLoc DL(N);
4620       if (c1 + c2 >= OpSizeInBits)
4621         return DAG.getConstant(0, DL, VT);
4622       return DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4623                          DAG.getConstant(c1 + c2, DL, N1.getValueType()));
4624     }
4625   }
4626
4627   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
4628   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
4629       N0.getOperand(0).getOpcode() == ISD::SRL &&
4630       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
4631     uint64_t c1 =
4632       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
4633     uint64_t c2 = N1C->getZExtValue();
4634     EVT InnerShiftVT = N0.getOperand(0).getValueType();
4635     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
4636     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
4637     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
4638     if (c1 + OpSizeInBits == InnerShiftSize) {
4639       SDLoc DL(N0);
4640       if (c1 + c2 >= InnerShiftSize)
4641         return DAG.getConstant(0, DL, VT);
4642       return DAG.getNode(ISD::TRUNCATE, DL, VT,
4643                          DAG.getNode(ISD::SRL, DL, InnerShiftVT,
4644                                      N0.getOperand(0)->getOperand(0),
4645                                      DAG.getConstant(c1 + c2, DL,
4646                                                      ShiftCountVT)));
4647     }
4648   }
4649
4650   // fold (srl (shl x, c), c) -> (and x, cst2)
4651   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1) {
4652     unsigned BitSize = N0.getScalarValueSizeInBits();
4653     if (BitSize <= 64) {
4654       uint64_t ShAmt = N1C->getZExtValue() + 64 - BitSize;
4655       SDLoc DL(N);
4656       return DAG.getNode(ISD::AND, DL, VT, N0.getOperand(0),
4657                          DAG.getConstant(~0ULL >> ShAmt, DL, VT));
4658     }
4659   }
4660
4661   // fold (srl (anyextend x), c) -> (and (anyextend (srl x, c)), mask)
4662   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
4663     // Shifting in all undef bits?
4664     EVT SmallVT = N0.getOperand(0).getValueType();
4665     unsigned BitSize = SmallVT.getScalarSizeInBits();
4666     if (N1C->getZExtValue() >= BitSize)
4667       return DAG.getUNDEF(VT);
4668
4669     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
4670       uint64_t ShiftAmt = N1C->getZExtValue();
4671       SDLoc DL0(N0);
4672       SDValue SmallShift = DAG.getNode(ISD::SRL, DL0, SmallVT,
4673                                        N0.getOperand(0),
4674                           DAG.getConstant(ShiftAmt, DL0,
4675                                           getShiftAmountTy(SmallVT)));
4676       AddToWorklist(SmallShift.getNode());
4677       APInt Mask = APInt::getAllOnesValue(OpSizeInBits).lshr(ShiftAmt);
4678       SDLoc DL(N);
4679       return DAG.getNode(ISD::AND, DL, VT,
4680                          DAG.getNode(ISD::ANY_EXTEND, DL, VT, SmallShift),
4681                          DAG.getConstant(Mask, DL, VT));
4682     }
4683   }
4684
4685   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
4686   // bit, which is unmodified by sra.
4687   if (N1C && N1C->getZExtValue() + 1 == OpSizeInBits) {
4688     if (N0.getOpcode() == ISD::SRA)
4689       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0), N1);
4690   }
4691
4692   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
4693   if (N1C && N0.getOpcode() == ISD::CTLZ &&
4694       N1C->getAPIntValue() == Log2_32(OpSizeInBits)) {
4695     APInt KnownZero, KnownOne;
4696     DAG.computeKnownBits(N0.getOperand(0), KnownZero, KnownOne);
4697
4698     // If any of the input bits are KnownOne, then the input couldn't be all
4699     // zeros, thus the result of the srl will always be zero.
4700     if (KnownOne.getBoolValue()) return DAG.getConstant(0, SDLoc(N0), VT);
4701
4702     // If all of the bits input the to ctlz node are known to be zero, then
4703     // the result of the ctlz is "32" and the result of the shift is one.
4704     APInt UnknownBits = ~KnownZero;
4705     if (UnknownBits == 0) return DAG.getConstant(1, SDLoc(N0), VT);
4706
4707     // Otherwise, check to see if there is exactly one bit input to the ctlz.
4708     if ((UnknownBits & (UnknownBits - 1)) == 0) {
4709       // Okay, we know that only that the single bit specified by UnknownBits
4710       // could be set on input to the CTLZ node. If this bit is set, the SRL
4711       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
4712       // to an SRL/XOR pair, which is likely to simplify more.
4713       unsigned ShAmt = UnknownBits.countTrailingZeros();
4714       SDValue Op = N0.getOperand(0);
4715
4716       if (ShAmt) {
4717         SDLoc DL(N0);
4718         Op = DAG.getNode(ISD::SRL, DL, VT, Op,
4719                   DAG.getConstant(ShAmt, DL,
4720                                   getShiftAmountTy(Op.getValueType())));
4721         AddToWorklist(Op.getNode());
4722       }
4723
4724       SDLoc DL(N);
4725       return DAG.getNode(ISD::XOR, DL, VT,
4726                          Op, DAG.getConstant(1, DL, VT));
4727     }
4728   }
4729
4730   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
4731   if (N1.getOpcode() == ISD::TRUNCATE &&
4732       N1.getOperand(0).getOpcode() == ISD::AND) {
4733     if (SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode()))
4734       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, NewOp1);
4735   }
4736
4737   // fold operands of srl based on knowledge that the low bits are not
4738   // demanded.
4739   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4740     return SDValue(N, 0);
4741
4742   if (N1C && !N1C->isOpaque())
4743     if (SDValue NewSRL = visitShiftByConstant(N, N1C))
4744       return NewSRL;
4745
4746   // Attempt to convert a srl of a load into a narrower zero-extending load.
4747   if (SDValue NarrowLoad = ReduceLoadWidth(N))
4748     return NarrowLoad;
4749
4750   // Here is a common situation. We want to optimize:
4751   //
4752   //   %a = ...
4753   //   %b = and i32 %a, 2
4754   //   %c = srl i32 %b, 1
4755   //   brcond i32 %c ...
4756   //
4757   // into
4758   //
4759   //   %a = ...
4760   //   %b = and %a, 2
4761   //   %c = setcc eq %b, 0
4762   //   brcond %c ...
4763   //
4764   // However when after the source operand of SRL is optimized into AND, the SRL
4765   // itself may not be optimized further. Look for it and add the BRCOND into
4766   // the worklist.
4767   if (N->hasOneUse()) {
4768     SDNode *Use = *N->use_begin();
4769     if (Use->getOpcode() == ISD::BRCOND)
4770       AddToWorklist(Use);
4771     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
4772       // Also look pass the truncate.
4773       Use = *Use->use_begin();
4774       if (Use->getOpcode() == ISD::BRCOND)
4775         AddToWorklist(Use);
4776     }
4777   }
4778
4779   return SDValue();
4780 }
4781
4782 SDValue DAGCombiner::visitBSWAP(SDNode *N) {
4783   SDValue N0 = N->getOperand(0);
4784   EVT VT = N->getValueType(0);
4785
4786   // fold (bswap c1) -> c2
4787   if (isConstantIntBuildVectorOrConstantInt(N0))
4788     return DAG.getNode(ISD::BSWAP, SDLoc(N), VT, N0);
4789   // fold (bswap (bswap x)) -> x
4790   if (N0.getOpcode() == ISD::BSWAP)
4791     return N0->getOperand(0);
4792   return SDValue();
4793 }
4794
4795 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
4796   SDValue N0 = N->getOperand(0);
4797   EVT VT = N->getValueType(0);
4798
4799   // fold (ctlz c1) -> c2
4800   if (isConstantIntBuildVectorOrConstantInt(N0))
4801     return DAG.getNode(ISD::CTLZ, SDLoc(N), VT, N0);
4802   return SDValue();
4803 }
4804
4805 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
4806   SDValue N0 = N->getOperand(0);
4807   EVT VT = N->getValueType(0);
4808
4809   // fold (ctlz_zero_undef c1) -> c2
4810   if (isConstantIntBuildVectorOrConstantInt(N0))
4811     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4812   return SDValue();
4813 }
4814
4815 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
4816   SDValue N0 = N->getOperand(0);
4817   EVT VT = N->getValueType(0);
4818
4819   // fold (cttz c1) -> c2
4820   if (isConstantIntBuildVectorOrConstantInt(N0))
4821     return DAG.getNode(ISD::CTTZ, SDLoc(N), VT, N0);
4822   return SDValue();
4823 }
4824
4825 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
4826   SDValue N0 = N->getOperand(0);
4827   EVT VT = N->getValueType(0);
4828
4829   // fold (cttz_zero_undef c1) -> c2
4830   if (isConstantIntBuildVectorOrConstantInt(N0))
4831     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4832   return SDValue();
4833 }
4834
4835 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
4836   SDValue N0 = N->getOperand(0);
4837   EVT VT = N->getValueType(0);
4838
4839   // fold (ctpop c1) -> c2
4840   if (isConstantIntBuildVectorOrConstantInt(N0))
4841     return DAG.getNode(ISD::CTPOP, SDLoc(N), VT, N0);
4842   return SDValue();
4843 }
4844
4845
4846 /// \brief Generate Min/Max node
4847 static SDValue combineMinNumMaxNum(SDLoc DL, EVT VT, SDValue LHS, SDValue RHS,
4848                                    SDValue True, SDValue False,
4849                                    ISD::CondCode CC, const TargetLowering &TLI,
4850                                    SelectionDAG &DAG) {
4851   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
4852     return SDValue();
4853
4854   switch (CC) {
4855   case ISD::SETOLT:
4856   case ISD::SETOLE:
4857   case ISD::SETLT:
4858   case ISD::SETLE:
4859   case ISD::SETULT:
4860   case ISD::SETULE: {
4861     unsigned Opcode = (LHS == True) ? ISD::FMINNUM : ISD::FMAXNUM;
4862     if (TLI.isOperationLegal(Opcode, VT))
4863       return DAG.getNode(Opcode, DL, VT, LHS, RHS);
4864     return SDValue();
4865   }
4866   case ISD::SETOGT:
4867   case ISD::SETOGE:
4868   case ISD::SETGT:
4869   case ISD::SETGE:
4870   case ISD::SETUGT:
4871   case ISD::SETUGE: {
4872     unsigned Opcode = (LHS == True) ? ISD::FMAXNUM : ISD::FMINNUM;
4873     if (TLI.isOperationLegal(Opcode, VT))
4874       return DAG.getNode(Opcode, DL, VT, LHS, RHS);
4875     return SDValue();
4876   }
4877   default:
4878     return SDValue();
4879   }
4880 }
4881
4882 SDValue DAGCombiner::visitSELECT(SDNode *N) {
4883   SDValue N0 = N->getOperand(0);
4884   SDValue N1 = N->getOperand(1);
4885   SDValue N2 = N->getOperand(2);
4886   EVT VT = N->getValueType(0);
4887   EVT VT0 = N0.getValueType();
4888
4889   // fold (select C, X, X) -> X
4890   if (N1 == N2)
4891     return N1;
4892   if (const ConstantSDNode *N0C = dyn_cast<const ConstantSDNode>(N0)) {
4893     // fold (select true, X, Y) -> X
4894     // fold (select false, X, Y) -> Y
4895     return !N0C->isNullValue() ? N1 : N2;
4896   }
4897   // fold (select C, 1, X) -> (or C, X)
4898   if (VT == MVT::i1 && isOneConstant(N1))
4899     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4900   // fold (select C, 0, 1) -> (xor C, 1)
4901   // We can't do this reliably if integer based booleans have different contents
4902   // to floating point based booleans. This is because we can't tell whether we
4903   // have an integer-based boolean or a floating-point-based boolean unless we
4904   // can find the SETCC that produced it and inspect its operands. This is
4905   // fairly easy if C is the SETCC node, but it can potentially be
4906   // undiscoverable (or not reasonably discoverable). For example, it could be
4907   // in another basic block or it could require searching a complicated
4908   // expression.
4909   if (VT.isInteger() &&
4910       (VT0 == MVT::i1 || (VT0.isInteger() &&
4911                           TLI.getBooleanContents(false, false) ==
4912                               TLI.getBooleanContents(false, true) &&
4913                           TLI.getBooleanContents(false, false) ==
4914                               TargetLowering::ZeroOrOneBooleanContent)) &&
4915       isNullConstant(N1) && isOneConstant(N2)) {
4916     SDValue XORNode;
4917     if (VT == VT0) {
4918       SDLoc DL(N);
4919       return DAG.getNode(ISD::XOR, DL, VT0,
4920                          N0, DAG.getConstant(1, DL, VT0));
4921     }
4922     SDLoc DL0(N0);
4923     XORNode = DAG.getNode(ISD::XOR, DL0, VT0,
4924                           N0, DAG.getConstant(1, DL0, VT0));
4925     AddToWorklist(XORNode.getNode());
4926     if (VT.bitsGT(VT0))
4927       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, XORNode);
4928     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, XORNode);
4929   }
4930   // fold (select C, 0, X) -> (and (not C), X)
4931   if (VT == VT0 && VT == MVT::i1 && isNullConstant(N1)) {
4932     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4933     AddToWorklist(NOTNode.getNode());
4934     return DAG.getNode(ISD::AND, SDLoc(N), VT, NOTNode, N2);
4935   }
4936   // fold (select C, X, 1) -> (or (not C), X)
4937   if (VT == VT0 && VT == MVT::i1 && isOneConstant(N2)) {
4938     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4939     AddToWorklist(NOTNode.getNode());
4940     return DAG.getNode(ISD::OR, SDLoc(N), VT, NOTNode, N1);
4941   }
4942   // fold (select C, X, 0) -> (and C, X)
4943   if (VT == MVT::i1 && isNullConstant(N2))
4944     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4945   // fold (select X, X, Y) -> (or X, Y)
4946   // fold (select X, 1, Y) -> (or X, Y)
4947   if (VT == MVT::i1 && (N0 == N1 || isOneConstant(N1)))
4948     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4949   // fold (select X, Y, X) -> (and X, Y)
4950   // fold (select X, Y, 0) -> (and X, Y)
4951   if (VT == MVT::i1 && (N0 == N2 || isNullConstant(N2)))
4952     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4953
4954   // If we can fold this based on the true/false value, do so.
4955   if (SimplifySelectOps(N, N1, N2))
4956     return SDValue(N, 0);  // Don't revisit N.
4957
4958   // fold selects based on a setcc into other things, such as min/max/abs
4959   if (N0.getOpcode() == ISD::SETCC) {
4960     // select x, y (fcmp lt x, y) -> fminnum x, y
4961     // select x, y (fcmp gt x, y) -> fmaxnum x, y
4962     //
4963     // This is OK if we don't care about what happens if either operand is a
4964     // NaN.
4965     //
4966
4967     // FIXME: Instead of testing for UnsafeFPMath, this should be checking for
4968     // no signed zeros as well as no nans.
4969     const TargetOptions &Options = DAG.getTarget().Options;
4970     if (Options.UnsafeFPMath &&
4971         VT.isFloatingPoint() && N0.hasOneUse() &&
4972         DAG.isKnownNeverNaN(N1) && DAG.isKnownNeverNaN(N2)) {
4973       ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
4974
4975       SDValue FMinMax =
4976           combineMinNumMaxNum(SDLoc(N), VT, N0.getOperand(0), N0.getOperand(1),
4977                               N1, N2, CC, TLI, DAG);
4978       if (FMinMax)
4979         return FMinMax;
4980     }
4981
4982     if ((!LegalOperations &&
4983          TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT)) ||
4984         TLI.isOperationLegal(ISD::SELECT_CC, VT))
4985       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT,
4986                          N0.getOperand(0), N0.getOperand(1),
4987                          N1, N2, N0.getOperand(2));
4988     return SimplifySelect(SDLoc(N), N0, N1, N2);
4989   }
4990
4991   if (VT0 == MVT::i1) {
4992     if (TLI.shouldNormalizeToSelectSequence(*DAG.getContext(), VT)) {
4993       // select (and Cond0, Cond1), X, Y
4994       //   -> select Cond0, (select Cond1, X, Y), Y
4995       if (N0->getOpcode() == ISD::AND && N0->hasOneUse()) {
4996         SDValue Cond0 = N0->getOperand(0);
4997         SDValue Cond1 = N0->getOperand(1);
4998         SDValue InnerSelect = DAG.getNode(ISD::SELECT, SDLoc(N),
4999                                           N1.getValueType(), Cond1, N1, N2);
5000         return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), Cond0,
5001                            InnerSelect, N2);
5002       }
5003       // select (or Cond0, Cond1), X, Y -> select Cond0, X, (select Cond1, X, Y)
5004       if (N0->getOpcode() == ISD::OR && N0->hasOneUse()) {
5005         SDValue Cond0 = N0->getOperand(0);
5006         SDValue Cond1 = N0->getOperand(1);
5007         SDValue InnerSelect = DAG.getNode(ISD::SELECT, SDLoc(N),
5008                                           N1.getValueType(), Cond1, N1, N2);
5009         return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), Cond0, N1,
5010                            InnerSelect);
5011       }
5012     }
5013
5014     // select Cond0, (select Cond1, X, Y), Y -> select (and Cond0, Cond1), X, Y
5015     if (N1->getOpcode() == ISD::SELECT) {
5016       SDValue N1_0 = N1->getOperand(0);
5017       SDValue N1_1 = N1->getOperand(1);
5018       SDValue N1_2 = N1->getOperand(2);
5019       if (N1_2 == N2 && N0.getValueType() == N1_0.getValueType()) {
5020         // Create the actual and node if we can generate good code for it.
5021         if (!TLI.shouldNormalizeToSelectSequence(*DAG.getContext(), VT)) {
5022           SDValue And = DAG.getNode(ISD::AND, SDLoc(N), N0.getValueType(),
5023                                     N0, N1_0);
5024           return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), And,
5025                              N1_1, N2);
5026         }
5027         // Otherwise see if we can optimize the "and" to a better pattern.
5028         if (SDValue Combined = visitANDLike(N0, N1_0, N))
5029           return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), Combined,
5030                              N1_1, N2);
5031       }
5032     }
5033     // select Cond0, X, (select Cond1, X, Y) -> select (or Cond0, Cond1), X, Y
5034     if (N2->getOpcode() == ISD::SELECT) {
5035       SDValue N2_0 = N2->getOperand(0);
5036       SDValue N2_1 = N2->getOperand(1);
5037       SDValue N2_2 = N2->getOperand(2);
5038       if (N2_1 == N1 && N0.getValueType() == N2_0.getValueType()) {
5039         // Create the actual or node if we can generate good code for it.
5040         if (!TLI.shouldNormalizeToSelectSequence(*DAG.getContext(), VT)) {
5041           SDValue Or = DAG.getNode(ISD::OR, SDLoc(N), N0.getValueType(),
5042                                    N0, N2_0);
5043           return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), Or,
5044                              N1, N2_2);
5045         }
5046         // Otherwise see if we can optimize to a better pattern.
5047         if (SDValue Combined = visitORLike(N0, N2_0, N))
5048           return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), Combined,
5049                              N1, N2_2);
5050       }
5051     }
5052   }
5053
5054   return SDValue();
5055 }
5056
5057 static
5058 std::pair<SDValue, SDValue> SplitVSETCC(const SDNode *N, SelectionDAG &DAG) {
5059   SDLoc DL(N);
5060   EVT LoVT, HiVT;
5061   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(N->getValueType(0));
5062
5063   // Split the inputs.
5064   SDValue Lo, Hi, LL, LH, RL, RH;
5065   std::tie(LL, LH) = DAG.SplitVectorOperand(N, 0);
5066   std::tie(RL, RH) = DAG.SplitVectorOperand(N, 1);
5067
5068   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, LL, RL, N->getOperand(2));
5069   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, LH, RH, N->getOperand(2));
5070
5071   return std::make_pair(Lo, Hi);
5072 }
5073
5074 // This function assumes all the vselect's arguments are CONCAT_VECTOR
5075 // nodes and that the condition is a BV of ConstantSDNodes (or undefs).
5076 static SDValue ConvertSelectToConcatVector(SDNode *N, SelectionDAG &DAG) {
5077   SDLoc dl(N);
5078   SDValue Cond = N->getOperand(0);
5079   SDValue LHS = N->getOperand(1);
5080   SDValue RHS = N->getOperand(2);
5081   EVT VT = N->getValueType(0);
5082   int NumElems = VT.getVectorNumElements();
5083   assert(LHS.getOpcode() == ISD::CONCAT_VECTORS &&
5084          RHS.getOpcode() == ISD::CONCAT_VECTORS &&
5085          Cond.getOpcode() == ISD::BUILD_VECTOR);
5086
5087   // CONCAT_VECTOR can take an arbitrary number of arguments. We only care about
5088   // binary ones here.
5089   if (LHS->getNumOperands() != 2 || RHS->getNumOperands() != 2)
5090     return SDValue();
5091
5092   // We're sure we have an even number of elements due to the
5093   // concat_vectors we have as arguments to vselect.
5094   // Skip BV elements until we find one that's not an UNDEF
5095   // After we find an UNDEF element, keep looping until we get to half the
5096   // length of the BV and see if all the non-undef nodes are the same.
5097   ConstantSDNode *BottomHalf = nullptr;
5098   for (int i = 0; i < NumElems / 2; ++i) {
5099     if (Cond->getOperand(i)->getOpcode() == ISD::UNDEF)
5100       continue;
5101
5102     if (BottomHalf == nullptr)
5103       BottomHalf = cast<ConstantSDNode>(Cond.getOperand(i));
5104     else if (Cond->getOperand(i).getNode() != BottomHalf)
5105       return SDValue();
5106   }
5107
5108   // Do the same for the second half of the BuildVector
5109   ConstantSDNode *TopHalf = nullptr;
5110   for (int i = NumElems / 2; i < NumElems; ++i) {
5111     if (Cond->getOperand(i)->getOpcode() == ISD::UNDEF)
5112       continue;
5113
5114     if (TopHalf == nullptr)
5115       TopHalf = cast<ConstantSDNode>(Cond.getOperand(i));
5116     else if (Cond->getOperand(i).getNode() != TopHalf)
5117       return SDValue();
5118   }
5119
5120   assert(TopHalf && BottomHalf &&
5121          "One half of the selector was all UNDEFs and the other was all the "
5122          "same value. This should have been addressed before this function.");
5123   return DAG.getNode(
5124       ISD::CONCAT_VECTORS, dl, VT,
5125       BottomHalf->isNullValue() ? RHS->getOperand(0) : LHS->getOperand(0),
5126       TopHalf->isNullValue() ? RHS->getOperand(1) : LHS->getOperand(1));
5127 }
5128
5129 SDValue DAGCombiner::visitMSCATTER(SDNode *N) {
5130
5131   if (Level >= AfterLegalizeTypes)
5132     return SDValue();
5133
5134   MaskedScatterSDNode *MSC = cast<MaskedScatterSDNode>(N);
5135   SDValue Mask = MSC->getMask();
5136   SDValue Data  = MSC->getValue();
5137   SDLoc DL(N);
5138
5139   // If the MSCATTER data type requires splitting and the mask is provided by a
5140   // SETCC, then split both nodes and its operands before legalization. This
5141   // prevents the type legalizer from unrolling SETCC into scalar comparisons
5142   // and enables future optimizations (e.g. min/max pattern matching on X86).
5143   if (Mask.getOpcode() != ISD::SETCC)
5144     return SDValue();
5145
5146   // Check if any splitting is required.
5147   if (TLI.getTypeAction(*DAG.getContext(), Data.getValueType()) !=
5148       TargetLowering::TypeSplitVector)
5149     return SDValue();
5150   SDValue MaskLo, MaskHi, Lo, Hi;
5151   std::tie(MaskLo, MaskHi) = SplitVSETCC(Mask.getNode(), DAG);
5152
5153   EVT LoVT, HiVT;
5154   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(MSC->getValueType(0));
5155
5156   SDValue Chain = MSC->getChain();
5157
5158   EVT MemoryVT = MSC->getMemoryVT();
5159   unsigned Alignment = MSC->getOriginalAlignment();
5160
5161   EVT LoMemVT, HiMemVT;
5162   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemoryVT);
5163
5164   SDValue DataLo, DataHi;
5165   std::tie(DataLo, DataHi) = DAG.SplitVector(Data, DL);
5166
5167   SDValue BasePtr = MSC->getBasePtr();
5168   SDValue IndexLo, IndexHi;
5169   std::tie(IndexLo, IndexHi) = DAG.SplitVector(MSC->getIndex(), DL);
5170
5171   MachineMemOperand *MMO = DAG.getMachineFunction().
5172     getMachineMemOperand(MSC->getPointerInfo(),
5173                           MachineMemOperand::MOStore,  LoMemVT.getStoreSize(),
5174                           Alignment, MSC->getAAInfo(), MSC->getRanges());
5175
5176   SDValue OpsLo[] = { Chain, DataLo, MaskLo, BasePtr, IndexLo };
5177   Lo = DAG.getMaskedScatter(DAG.getVTList(MVT::Other), DataLo.getValueType(),
5178                             DL, OpsLo, MMO);
5179
5180   SDValue OpsHi[] = {Chain, DataHi, MaskHi, BasePtr, IndexHi};
5181   Hi = DAG.getMaskedScatter(DAG.getVTList(MVT::Other), DataHi.getValueType(),
5182                             DL, OpsHi, MMO);
5183
5184   AddToWorklist(Lo.getNode());
5185   AddToWorklist(Hi.getNode());
5186
5187   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Lo, Hi);
5188 }
5189
5190 SDValue DAGCombiner::visitMSTORE(SDNode *N) {
5191
5192   if (Level >= AfterLegalizeTypes)
5193     return SDValue();
5194
5195   MaskedStoreSDNode *MST = dyn_cast<MaskedStoreSDNode>(N);
5196   SDValue Mask = MST->getMask();
5197   SDValue Data  = MST->getValue();
5198   SDLoc DL(N);
5199
5200   // If the MSTORE data type requires splitting and the mask is provided by a
5201   // SETCC, then split both nodes and its operands before legalization. This
5202   // prevents the type legalizer from unrolling SETCC into scalar comparisons
5203   // and enables future optimizations (e.g. min/max pattern matching on X86).
5204   if (Mask.getOpcode() == ISD::SETCC) {
5205
5206     // Check if any splitting is required.
5207     if (TLI.getTypeAction(*DAG.getContext(), Data.getValueType()) !=
5208         TargetLowering::TypeSplitVector)
5209       return SDValue();
5210
5211     SDValue MaskLo, MaskHi, Lo, Hi;
5212     std::tie(MaskLo, MaskHi) = SplitVSETCC(Mask.getNode(), DAG);
5213
5214     EVT LoVT, HiVT;
5215     std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(MST->getValueType(0));
5216
5217     SDValue Chain = MST->getChain();
5218     SDValue Ptr   = MST->getBasePtr();
5219
5220     EVT MemoryVT = MST->getMemoryVT();
5221     unsigned Alignment = MST->getOriginalAlignment();
5222
5223     // if Alignment is equal to the vector size,
5224     // take the half of it for the second part
5225     unsigned SecondHalfAlignment =
5226       (Alignment == Data->getValueType(0).getSizeInBits()/8) ?
5227          Alignment/2 : Alignment;
5228
5229     EVT LoMemVT, HiMemVT;
5230     std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemoryVT);
5231
5232     SDValue DataLo, DataHi;
5233     std::tie(DataLo, DataHi) = DAG.SplitVector(Data, DL);
5234
5235     MachineMemOperand *MMO = DAG.getMachineFunction().
5236       getMachineMemOperand(MST->getPointerInfo(),
5237                            MachineMemOperand::MOStore,  LoMemVT.getStoreSize(),
5238                            Alignment, MST->getAAInfo(), MST->getRanges());
5239
5240     Lo = DAG.getMaskedStore(Chain, DL, DataLo, Ptr, MaskLo, LoMemVT, MMO,
5241                             MST->isTruncatingStore());
5242
5243     unsigned IncrementSize = LoMemVT.getSizeInBits()/8;
5244     Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5245                       DAG.getConstant(IncrementSize, DL, Ptr.getValueType()));
5246
5247     MMO = DAG.getMachineFunction().
5248       getMachineMemOperand(MST->getPointerInfo(),
5249                            MachineMemOperand::MOStore,  HiMemVT.getStoreSize(),
5250                            SecondHalfAlignment, MST->getAAInfo(),
5251                            MST->getRanges());
5252
5253     Hi = DAG.getMaskedStore(Chain, DL, DataHi, Ptr, MaskHi, HiMemVT, MMO,
5254                             MST->isTruncatingStore());
5255
5256     AddToWorklist(Lo.getNode());
5257     AddToWorklist(Hi.getNode());
5258
5259     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Lo, Hi);
5260   }
5261   return SDValue();
5262 }
5263
5264 SDValue DAGCombiner::visitMGATHER(SDNode *N) {
5265
5266   if (Level >= AfterLegalizeTypes)
5267     return SDValue();
5268
5269   MaskedGatherSDNode *MGT = dyn_cast<MaskedGatherSDNode>(N);
5270   SDValue Mask = MGT->getMask();
5271   SDLoc DL(N);
5272
5273   // If the MGATHER result requires splitting and the mask is provided by a
5274   // SETCC, then split both nodes and its operands before legalization. This
5275   // prevents the type legalizer from unrolling SETCC into scalar comparisons
5276   // and enables future optimizations (e.g. min/max pattern matching on X86).
5277
5278   if (Mask.getOpcode() != ISD::SETCC)
5279     return SDValue();
5280
5281   EVT VT = N->getValueType(0);
5282
5283   // Check if any splitting is required.
5284   if (TLI.getTypeAction(*DAG.getContext(), VT) !=
5285       TargetLowering::TypeSplitVector)
5286     return SDValue();
5287
5288   SDValue MaskLo, MaskHi, Lo, Hi;
5289   std::tie(MaskLo, MaskHi) = SplitVSETCC(Mask.getNode(), DAG);
5290
5291   SDValue Src0 = MGT->getValue();
5292   SDValue Src0Lo, Src0Hi;
5293   std::tie(Src0Lo, Src0Hi) = DAG.SplitVector(Src0, DL);
5294
5295   EVT LoVT, HiVT;
5296   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
5297
5298   SDValue Chain = MGT->getChain();
5299   EVT MemoryVT = MGT->getMemoryVT();
5300   unsigned Alignment = MGT->getOriginalAlignment();
5301
5302   EVT LoMemVT, HiMemVT;
5303   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemoryVT);
5304
5305   SDValue BasePtr = MGT->getBasePtr();
5306   SDValue Index = MGT->getIndex();
5307   SDValue IndexLo, IndexHi;
5308   std::tie(IndexLo, IndexHi) = DAG.SplitVector(Index, DL);
5309
5310   MachineMemOperand *MMO = DAG.getMachineFunction().
5311     getMachineMemOperand(MGT->getPointerInfo(),
5312                           MachineMemOperand::MOLoad,  LoMemVT.getStoreSize(),
5313                           Alignment, MGT->getAAInfo(), MGT->getRanges());
5314
5315   SDValue OpsLo[] = { Chain, Src0Lo, MaskLo, BasePtr, IndexLo };
5316   Lo = DAG.getMaskedGather(DAG.getVTList(LoVT, MVT::Other), LoVT, DL, OpsLo,
5317                             MMO);
5318
5319   SDValue OpsHi[] = {Chain, Src0Hi, MaskHi, BasePtr, IndexHi};
5320   Hi = DAG.getMaskedGather(DAG.getVTList(HiVT, MVT::Other), HiVT, DL, OpsHi,
5321                             MMO);
5322
5323   AddToWorklist(Lo.getNode());
5324   AddToWorklist(Hi.getNode());
5325
5326   // Build a factor node to remember that this load is independent of the
5327   // other one.
5328   Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Lo.getValue(1),
5329                       Hi.getValue(1));
5330
5331   // Legalized the chain result - switch anything that used the old chain to
5332   // use the new one.
5333   DAG.ReplaceAllUsesOfValueWith(SDValue(MGT, 1), Chain);
5334
5335   SDValue GatherRes = DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
5336
5337   SDValue RetOps[] = { GatherRes, Chain };
5338   return DAG.getMergeValues(RetOps, DL);
5339 }
5340
5341 SDValue DAGCombiner::visitMLOAD(SDNode *N) {
5342
5343   if (Level >= AfterLegalizeTypes)
5344     return SDValue();
5345
5346   MaskedLoadSDNode *MLD = dyn_cast<MaskedLoadSDNode>(N);
5347   SDValue Mask = MLD->getMask();
5348   SDLoc DL(N);
5349
5350   // If the MLOAD result requires splitting and the mask is provided by a
5351   // SETCC, then split both nodes and its operands before legalization. This
5352   // prevents the type legalizer from unrolling SETCC into scalar comparisons
5353   // and enables future optimizations (e.g. min/max pattern matching on X86).
5354
5355   if (Mask.getOpcode() == ISD::SETCC) {
5356     EVT VT = N->getValueType(0);
5357
5358     // Check if any splitting is required.
5359     if (TLI.getTypeAction(*DAG.getContext(), VT) !=
5360         TargetLowering::TypeSplitVector)
5361       return SDValue();
5362
5363     SDValue MaskLo, MaskHi, Lo, Hi;
5364     std::tie(MaskLo, MaskHi) = SplitVSETCC(Mask.getNode(), DAG);
5365
5366     SDValue Src0 = MLD->getSrc0();
5367     SDValue Src0Lo, Src0Hi;
5368     std::tie(Src0Lo, Src0Hi) = DAG.SplitVector(Src0, DL);
5369
5370     EVT LoVT, HiVT;
5371     std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(MLD->getValueType(0));
5372
5373     SDValue Chain = MLD->getChain();
5374     SDValue Ptr   = MLD->getBasePtr();
5375     EVT MemoryVT = MLD->getMemoryVT();
5376     unsigned Alignment = MLD->getOriginalAlignment();
5377
5378     // if Alignment is equal to the vector size,
5379     // take the half of it for the second part
5380     unsigned SecondHalfAlignment =
5381       (Alignment == MLD->getValueType(0).getSizeInBits()/8) ?
5382          Alignment/2 : Alignment;
5383
5384     EVT LoMemVT, HiMemVT;
5385     std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemoryVT);
5386
5387     MachineMemOperand *MMO = DAG.getMachineFunction().
5388     getMachineMemOperand(MLD->getPointerInfo(),
5389                          MachineMemOperand::MOLoad,  LoMemVT.getStoreSize(),
5390                          Alignment, MLD->getAAInfo(), MLD->getRanges());
5391
5392     Lo = DAG.getMaskedLoad(LoVT, DL, Chain, Ptr, MaskLo, Src0Lo, LoMemVT, MMO,
5393                            ISD::NON_EXTLOAD);
5394
5395     unsigned IncrementSize = LoMemVT.getSizeInBits()/8;
5396     Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5397                       DAG.getConstant(IncrementSize, DL, Ptr.getValueType()));
5398
5399     MMO = DAG.getMachineFunction().
5400     getMachineMemOperand(MLD->getPointerInfo(),
5401                          MachineMemOperand::MOLoad,  HiMemVT.getStoreSize(),
5402                          SecondHalfAlignment, MLD->getAAInfo(), MLD->getRanges());
5403
5404     Hi = DAG.getMaskedLoad(HiVT, DL, Chain, Ptr, MaskHi, Src0Hi, HiMemVT, MMO,
5405                            ISD::NON_EXTLOAD);
5406
5407     AddToWorklist(Lo.getNode());
5408     AddToWorklist(Hi.getNode());
5409
5410     // Build a factor node to remember that this load is independent of the
5411     // other one.
5412     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Lo.getValue(1),
5413                         Hi.getValue(1));
5414
5415     // Legalized the chain result - switch anything that used the old chain to
5416     // use the new one.
5417     DAG.ReplaceAllUsesOfValueWith(SDValue(MLD, 1), Chain);
5418
5419     SDValue LoadRes = DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
5420
5421     SDValue RetOps[] = { LoadRes, Chain };
5422     return DAG.getMergeValues(RetOps, DL);
5423   }
5424   return SDValue();
5425 }
5426
5427 SDValue DAGCombiner::visitVSELECT(SDNode *N) {
5428   SDValue N0 = N->getOperand(0);
5429   SDValue N1 = N->getOperand(1);
5430   SDValue N2 = N->getOperand(2);
5431   SDLoc DL(N);
5432
5433   // Canonicalize integer abs.
5434   // vselect (setg[te] X,  0),  X, -X ->
5435   // vselect (setgt    X, -1),  X, -X ->
5436   // vselect (setl[te] X,  0), -X,  X ->
5437   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
5438   if (N0.getOpcode() == ISD::SETCC) {
5439     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
5440     ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
5441     bool isAbs = false;
5442     bool RHSIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
5443
5444     if (((RHSIsAllZeros && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
5445          (ISD::isBuildVectorAllOnes(RHS.getNode()) && CC == ISD::SETGT)) &&
5446         N1 == LHS && N2.getOpcode() == ISD::SUB && N1 == N2.getOperand(1))
5447       isAbs = ISD::isBuildVectorAllZeros(N2.getOperand(0).getNode());
5448     else if ((RHSIsAllZeros && (CC == ISD::SETLT || CC == ISD::SETLE)) &&
5449              N2 == LHS && N1.getOpcode() == ISD::SUB && N2 == N1.getOperand(1))
5450       isAbs = ISD::isBuildVectorAllZeros(N1.getOperand(0).getNode());
5451
5452     if (isAbs) {
5453       EVT VT = LHS.getValueType();
5454       SDValue Shift = DAG.getNode(
5455           ISD::SRA, DL, VT, LHS,
5456           DAG.getConstant(VT.getScalarType().getSizeInBits() - 1, DL, VT));
5457       SDValue Add = DAG.getNode(ISD::ADD, DL, VT, LHS, Shift);
5458       AddToWorklist(Shift.getNode());
5459       AddToWorklist(Add.getNode());
5460       return DAG.getNode(ISD::XOR, DL, VT, Add, Shift);
5461     }
5462   }
5463
5464   if (SimplifySelectOps(N, N1, N2))
5465     return SDValue(N, 0);  // Don't revisit N.
5466
5467   // If the VSELECT result requires splitting and the mask is provided by a
5468   // SETCC, then split both nodes and its operands before legalization. This
5469   // prevents the type legalizer from unrolling SETCC into scalar comparisons
5470   // and enables future optimizations (e.g. min/max pattern matching on X86).
5471   if (N0.getOpcode() == ISD::SETCC) {
5472     EVT VT = N->getValueType(0);
5473
5474     // Check if any splitting is required.
5475     if (TLI.getTypeAction(*DAG.getContext(), VT) !=
5476         TargetLowering::TypeSplitVector)
5477       return SDValue();
5478
5479     SDValue Lo, Hi, CCLo, CCHi, LL, LH, RL, RH;
5480     std::tie(CCLo, CCHi) = SplitVSETCC(N0.getNode(), DAG);
5481     std::tie(LL, LH) = DAG.SplitVectorOperand(N, 1);
5482     std::tie(RL, RH) = DAG.SplitVectorOperand(N, 2);
5483
5484     Lo = DAG.getNode(N->getOpcode(), DL, LL.getValueType(), CCLo, LL, RL);
5485     Hi = DAG.getNode(N->getOpcode(), DL, LH.getValueType(), CCHi, LH, RH);
5486
5487     // Add the new VSELECT nodes to the work list in case they need to be split
5488     // again.
5489     AddToWorklist(Lo.getNode());
5490     AddToWorklist(Hi.getNode());
5491
5492     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
5493   }
5494
5495   // Fold (vselect (build_vector all_ones), N1, N2) -> N1
5496   if (ISD::isBuildVectorAllOnes(N0.getNode()))
5497     return N1;
5498   // Fold (vselect (build_vector all_zeros), N1, N2) -> N2
5499   if (ISD::isBuildVectorAllZeros(N0.getNode()))
5500     return N2;
5501
5502   // The ConvertSelectToConcatVector function is assuming both the above
5503   // checks for (vselect (build_vector all{ones,zeros) ...) have been made
5504   // and addressed.
5505   if (N1.getOpcode() == ISD::CONCAT_VECTORS &&
5506       N2.getOpcode() == ISD::CONCAT_VECTORS &&
5507       ISD::isBuildVectorOfConstantSDNodes(N0.getNode())) {
5508     if (SDValue CV = ConvertSelectToConcatVector(N, DAG))
5509       return CV;
5510   }
5511
5512   return SDValue();
5513 }
5514
5515 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
5516   SDValue N0 = N->getOperand(0);
5517   SDValue N1 = N->getOperand(1);
5518   SDValue N2 = N->getOperand(2);
5519   SDValue N3 = N->getOperand(3);
5520   SDValue N4 = N->getOperand(4);
5521   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
5522
5523   // fold select_cc lhs, rhs, x, x, cc -> x
5524   if (N2 == N3)
5525     return N2;
5526
5527   // Determine if the condition we're dealing with is constant
5528   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
5529                               N0, N1, CC, SDLoc(N), false);
5530   if (SCC.getNode()) {
5531     AddToWorklist(SCC.getNode());
5532
5533     if (ConstantSDNode *SCCC = dyn_cast<ConstantSDNode>(SCC.getNode())) {
5534       if (!SCCC->isNullValue())
5535         return N2;    // cond always true -> true val
5536       else
5537         return N3;    // cond always false -> false val
5538     } else if (SCC->getOpcode() == ISD::UNDEF) {
5539       // When the condition is UNDEF, just return the first operand. This is
5540       // coherent the DAG creation, no setcc node is created in this case
5541       return N2;
5542     } else if (SCC.getOpcode() == ISD::SETCC) {
5543       // Fold to a simpler select_cc
5544       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), N2.getValueType(),
5545                          SCC.getOperand(0), SCC.getOperand(1), N2, N3,
5546                          SCC.getOperand(2));
5547     }
5548   }
5549
5550   // If we can fold this based on the true/false value, do so.
5551   if (SimplifySelectOps(N, N2, N3))
5552     return SDValue(N, 0);  // Don't revisit N.
5553
5554   // fold select_cc into other things, such as min/max/abs
5555   return SimplifySelectCC(SDLoc(N), N0, N1, N2, N3, CC);
5556 }
5557
5558 SDValue DAGCombiner::visitSETCC(SDNode *N) {
5559   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
5560                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
5561                        SDLoc(N));
5562 }
5563
5564 /// Try to fold a sext/zext/aext dag node into a ConstantSDNode or
5565 /// a build_vector of constants.
5566 /// This function is called by the DAGCombiner when visiting sext/zext/aext
5567 /// dag nodes (see for example method DAGCombiner::visitSIGN_EXTEND).
5568 /// Vector extends are not folded if operations are legal; this is to
5569 /// avoid introducing illegal build_vector dag nodes.
5570 static SDNode *tryToFoldExtendOfConstant(SDNode *N, const TargetLowering &TLI,
5571                                          SelectionDAG &DAG, bool LegalTypes,
5572                                          bool LegalOperations) {
5573   unsigned Opcode = N->getOpcode();
5574   SDValue N0 = N->getOperand(0);
5575   EVT VT = N->getValueType(0);
5576
5577   assert((Opcode == ISD::SIGN_EXTEND || Opcode == ISD::ZERO_EXTEND ||
5578          Opcode == ISD::ANY_EXTEND || Opcode == ISD::SIGN_EXTEND_VECTOR_INREG)
5579          && "Expected EXTEND dag node in input!");
5580
5581   // fold (sext c1) -> c1
5582   // fold (zext c1) -> c1
5583   // fold (aext c1) -> c1
5584   if (isa<ConstantSDNode>(N0))
5585     return DAG.getNode(Opcode, SDLoc(N), VT, N0).getNode();
5586
5587   // fold (sext (build_vector AllConstants) -> (build_vector AllConstants)
5588   // fold (zext (build_vector AllConstants) -> (build_vector AllConstants)
5589   // fold (aext (build_vector AllConstants) -> (build_vector AllConstants)
5590   EVT SVT = VT.getScalarType();
5591   if (!(VT.isVector() &&
5592       (!LegalTypes || (!LegalOperations && TLI.isTypeLegal(SVT))) &&
5593       ISD::isBuildVectorOfConstantSDNodes(N0.getNode())))
5594     return nullptr;
5595
5596   // We can fold this node into a build_vector.
5597   unsigned VTBits = SVT.getSizeInBits();
5598   unsigned EVTBits = N0->getValueType(0).getScalarType().getSizeInBits();
5599   SmallVector<SDValue, 8> Elts;
5600   unsigned NumElts = VT.getVectorNumElements();
5601   SDLoc DL(N);
5602
5603   for (unsigned i=0; i != NumElts; ++i) {
5604     SDValue Op = N0->getOperand(i);
5605     if (Op->getOpcode() == ISD::UNDEF) {
5606       Elts.push_back(DAG.getUNDEF(SVT));
5607       continue;
5608     }
5609
5610     SDLoc DL(Op);
5611     // Get the constant value and if needed trunc it to the size of the type.
5612     // Nodes like build_vector might have constants wider than the scalar type.
5613     APInt C = cast<ConstantSDNode>(Op)->getAPIntValue().zextOrTrunc(EVTBits);
5614     if (Opcode == ISD::SIGN_EXTEND || Opcode == ISD::SIGN_EXTEND_VECTOR_INREG)
5615       Elts.push_back(DAG.getConstant(C.sext(VTBits), DL, SVT));
5616     else
5617       Elts.push_back(DAG.getConstant(C.zext(VTBits), DL, SVT));
5618   }
5619
5620   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Elts).getNode();
5621 }
5622
5623 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
5624 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
5625 // transformation. Returns true if extension are possible and the above
5626 // mentioned transformation is profitable.
5627 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
5628                                     unsigned ExtOpc,
5629                                     SmallVectorImpl<SDNode *> &ExtendNodes,
5630                                     const TargetLowering &TLI) {
5631   bool HasCopyToRegUses = false;
5632   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
5633   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
5634                             UE = N0.getNode()->use_end();
5635        UI != UE; ++UI) {
5636     SDNode *User = *UI;
5637     if (User == N)
5638       continue;
5639     if (UI.getUse().getResNo() != N0.getResNo())
5640       continue;
5641     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
5642     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
5643       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
5644       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
5645         // Sign bits will be lost after a zext.
5646         return false;
5647       bool Add = false;
5648       for (unsigned i = 0; i != 2; ++i) {
5649         SDValue UseOp = User->getOperand(i);
5650         if (UseOp == N0)
5651           continue;
5652         if (!isa<ConstantSDNode>(UseOp))
5653           return false;
5654         Add = true;
5655       }
5656       if (Add)
5657         ExtendNodes.push_back(User);
5658       continue;
5659     }
5660     // If truncates aren't free and there are users we can't
5661     // extend, it isn't worthwhile.
5662     if (!isTruncFree)
5663       return false;
5664     // Remember if this value is live-out.
5665     if (User->getOpcode() == ISD::CopyToReg)
5666       HasCopyToRegUses = true;
5667   }
5668
5669   if (HasCopyToRegUses) {
5670     bool BothLiveOut = false;
5671     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
5672          UI != UE; ++UI) {
5673       SDUse &Use = UI.getUse();
5674       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
5675         BothLiveOut = true;
5676         break;
5677       }
5678     }
5679     if (BothLiveOut)
5680       // Both unextended and extended values are live out. There had better be
5681       // a good reason for the transformation.
5682       return ExtendNodes.size();
5683   }
5684   return true;
5685 }
5686
5687 void DAGCombiner::ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
5688                                   SDValue Trunc, SDValue ExtLoad, SDLoc DL,
5689                                   ISD::NodeType ExtType) {
5690   // Extend SetCC uses if necessary.
5691   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
5692     SDNode *SetCC = SetCCs[i];
5693     SmallVector<SDValue, 4> Ops;
5694
5695     for (unsigned j = 0; j != 2; ++j) {
5696       SDValue SOp = SetCC->getOperand(j);
5697       if (SOp == Trunc)
5698         Ops.push_back(ExtLoad);
5699       else
5700         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
5701     }
5702
5703     Ops.push_back(SetCC->getOperand(2));
5704     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0), Ops));
5705   }
5706 }
5707
5708 // FIXME: Bring more similar combines here, common to sext/zext (maybe aext?).
5709 SDValue DAGCombiner::CombineExtLoad(SDNode *N) {
5710   SDValue N0 = N->getOperand(0);
5711   EVT DstVT = N->getValueType(0);
5712   EVT SrcVT = N0.getValueType();
5713
5714   assert((N->getOpcode() == ISD::SIGN_EXTEND ||
5715           N->getOpcode() == ISD::ZERO_EXTEND) &&
5716          "Unexpected node type (not an extend)!");
5717
5718   // fold (sext (load x)) to multiple smaller sextloads; same for zext.
5719   // For example, on a target with legal v4i32, but illegal v8i32, turn:
5720   //   (v8i32 (sext (v8i16 (load x))))
5721   // into:
5722   //   (v8i32 (concat_vectors (v4i32 (sextload x)),
5723   //                          (v4i32 (sextload (x + 16)))))
5724   // Where uses of the original load, i.e.:
5725   //   (v8i16 (load x))
5726   // are replaced with:
5727   //   (v8i16 (truncate
5728   //     (v8i32 (concat_vectors (v4i32 (sextload x)),
5729   //                            (v4i32 (sextload (x + 16)))))))
5730   //
5731   // This combine is only applicable to illegal, but splittable, vectors.
5732   // All legal types, and illegal non-vector types, are handled elsewhere.
5733   // This combine is controlled by TargetLowering::isVectorLoadExtDesirable.
5734   //
5735   if (N0->getOpcode() != ISD::LOAD)
5736     return SDValue();
5737
5738   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5739
5740   if (!ISD::isNON_EXTLoad(LN0) || !ISD::isUNINDEXEDLoad(LN0) ||
5741       !N0.hasOneUse() || LN0->isVolatile() || !DstVT.isVector() ||
5742       !DstVT.isPow2VectorType() || !TLI.isVectorLoadExtDesirable(SDValue(N, 0)))
5743     return SDValue();
5744
5745   SmallVector<SDNode *, 4> SetCCs;
5746   if (!ExtendUsesToFormExtLoad(N, N0, N->getOpcode(), SetCCs, TLI))
5747     return SDValue();
5748
5749   ISD::LoadExtType ExtType =
5750       N->getOpcode() == ISD::SIGN_EXTEND ? ISD::SEXTLOAD : ISD::ZEXTLOAD;
5751
5752   // Try to split the vector types to get down to legal types.
5753   EVT SplitSrcVT = SrcVT;
5754   EVT SplitDstVT = DstVT;
5755   while (!TLI.isLoadExtLegalOrCustom(ExtType, SplitDstVT, SplitSrcVT) &&
5756          SplitSrcVT.getVectorNumElements() > 1) {
5757     SplitDstVT = DAG.GetSplitDestVTs(SplitDstVT).first;
5758     SplitSrcVT = DAG.GetSplitDestVTs(SplitSrcVT).first;
5759   }
5760
5761   if (!TLI.isLoadExtLegalOrCustom(ExtType, SplitDstVT, SplitSrcVT))
5762     return SDValue();
5763
5764   SDLoc DL(N);
5765   const unsigned NumSplits =
5766       DstVT.getVectorNumElements() / SplitDstVT.getVectorNumElements();
5767   const unsigned Stride = SplitSrcVT.getStoreSize();
5768   SmallVector<SDValue, 4> Loads;
5769   SmallVector<SDValue, 4> Chains;
5770
5771   SDValue BasePtr = LN0->getBasePtr();
5772   for (unsigned Idx = 0; Idx < NumSplits; Idx++) {
5773     const unsigned Offset = Idx * Stride;
5774     const unsigned Align = MinAlign(LN0->getAlignment(), Offset);
5775
5776     SDValue SplitLoad = DAG.getExtLoad(
5777         ExtType, DL, SplitDstVT, LN0->getChain(), BasePtr,
5778         LN0->getPointerInfo().getWithOffset(Offset), SplitSrcVT,
5779         LN0->isVolatile(), LN0->isNonTemporal(), LN0->isInvariant(),
5780         Align, LN0->getAAInfo());
5781
5782     BasePtr = DAG.getNode(ISD::ADD, DL, BasePtr.getValueType(), BasePtr,
5783                           DAG.getConstant(Stride, DL, BasePtr.getValueType()));
5784
5785     Loads.push_back(SplitLoad.getValue(0));
5786     Chains.push_back(SplitLoad.getValue(1));
5787   }
5788
5789   SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
5790   SDValue NewValue = DAG.getNode(ISD::CONCAT_VECTORS, DL, DstVT, Loads);
5791
5792   CombineTo(N, NewValue);
5793
5794   // Replace uses of the original load (before extension)
5795   // with a truncate of the concatenated sextloaded vectors.
5796   SDValue Trunc =
5797       DAG.getNode(ISD::TRUNCATE, SDLoc(N0), N0.getValueType(), NewValue);
5798   CombineTo(N0.getNode(), Trunc, NewChain);
5799   ExtendSetCCUses(SetCCs, Trunc, NewValue, DL,
5800                   (ISD::NodeType)N->getOpcode());
5801   return SDValue(N, 0); // Return N so it doesn't get rechecked!
5802 }
5803
5804 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
5805   SDValue N0 = N->getOperand(0);
5806   EVT VT = N->getValueType(0);
5807
5808   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
5809                                               LegalOperations))
5810     return SDValue(Res, 0);
5811
5812   // fold (sext (sext x)) -> (sext x)
5813   // fold (sext (aext x)) -> (sext x)
5814   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
5815     return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT,
5816                        N0.getOperand(0));
5817
5818   if (N0.getOpcode() == ISD::TRUNCATE) {
5819     // fold (sext (truncate (load x))) -> (sext (smaller load x))
5820     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
5821     if (SDValue NarrowLoad = ReduceLoadWidth(N0.getNode())) {
5822       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5823       if (NarrowLoad.getNode() != N0.getNode()) {
5824         CombineTo(N0.getNode(), NarrowLoad);
5825         // CombineTo deleted the truncate, if needed, but not what's under it.
5826         AddToWorklist(oye);
5827       }
5828       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5829     }
5830
5831     // See if the value being truncated is already sign extended.  If so, just
5832     // eliminate the trunc/sext pair.
5833     SDValue Op = N0.getOperand(0);
5834     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
5835     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
5836     unsigned DestBits = VT.getScalarType().getSizeInBits();
5837     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
5838
5839     if (OpBits == DestBits) {
5840       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
5841       // bits, it is already ready.
5842       if (NumSignBits > DestBits-MidBits)
5843         return Op;
5844     } else if (OpBits < DestBits) {
5845       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
5846       // bits, just sext from i32.
5847       if (NumSignBits > OpBits-MidBits)
5848         return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, Op);
5849     } else {
5850       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
5851       // bits, just truncate to i32.
5852       if (NumSignBits > OpBits-MidBits)
5853         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5854     }
5855
5856     // fold (sext (truncate x)) -> (sextinreg x).
5857     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
5858                                                  N0.getValueType())) {
5859       if (OpBits < DestBits)
5860         Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N0), VT, Op);
5861       else if (OpBits > DestBits)
5862         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT, Op);
5863       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, Op,
5864                          DAG.getValueType(N0.getValueType()));
5865     }
5866   }
5867
5868   // fold (sext (load x)) -> (sext (truncate (sextload x)))
5869   // Only generate vector extloads when 1) they're legal, and 2) they are
5870   // deemed desirable by the target.
5871   if (ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5872       ((!LegalOperations && !VT.isVector() &&
5873         !cast<LoadSDNode>(N0)->isVolatile()) ||
5874        TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, N0.getValueType()))) {
5875     bool DoXform = true;
5876     SmallVector<SDNode*, 4> SetCCs;
5877     if (!N0.hasOneUse())
5878       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
5879     if (VT.isVector())
5880       DoXform &= TLI.isVectorLoadExtDesirable(SDValue(N, 0));
5881     if (DoXform) {
5882       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5883       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5884                                        LN0->getChain(),
5885                                        LN0->getBasePtr(), N0.getValueType(),
5886                                        LN0->getMemOperand());
5887       CombineTo(N, ExtLoad);
5888       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5889                                   N0.getValueType(), ExtLoad);
5890       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5891       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5892                       ISD::SIGN_EXTEND);
5893       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5894     }
5895   }
5896
5897   // fold (sext (load x)) to multiple smaller sextloads.
5898   // Only on illegal but splittable vectors.
5899   if (SDValue ExtLoad = CombineExtLoad(N))
5900     return ExtLoad;
5901
5902   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
5903   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
5904   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
5905       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
5906     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5907     EVT MemVT = LN0->getMemoryVT();
5908     if ((!LegalOperations && !LN0->isVolatile()) ||
5909         TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, MemVT)) {
5910       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5911                                        LN0->getChain(),
5912                                        LN0->getBasePtr(), MemVT,
5913                                        LN0->getMemOperand());
5914       CombineTo(N, ExtLoad);
5915       CombineTo(N0.getNode(),
5916                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5917                             N0.getValueType(), ExtLoad),
5918                 ExtLoad.getValue(1));
5919       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5920     }
5921   }
5922
5923   // fold (sext (and/or/xor (load x), cst)) ->
5924   //      (and/or/xor (sextload x), (sext cst))
5925   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
5926        N0.getOpcode() == ISD::XOR) &&
5927       isa<LoadSDNode>(N0.getOperand(0)) &&
5928       N0.getOperand(1).getOpcode() == ISD::Constant &&
5929       TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, N0.getValueType()) &&
5930       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
5931     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
5932     if (LN0->getExtensionType() != ISD::ZEXTLOAD && LN0->isUnindexed()) {
5933       bool DoXform = true;
5934       SmallVector<SDNode*, 4> SetCCs;
5935       if (!N0.hasOneUse())
5936         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
5937                                           SetCCs, TLI);
5938       if (DoXform) {
5939         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(LN0), VT,
5940                                          LN0->getChain(), LN0->getBasePtr(),
5941                                          LN0->getMemoryVT(),
5942                                          LN0->getMemOperand());
5943         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5944         Mask = Mask.sext(VT.getSizeInBits());
5945         SDLoc DL(N);
5946         SDValue And = DAG.getNode(N0.getOpcode(), DL, VT,
5947                                   ExtLoad, DAG.getConstant(Mask, DL, VT));
5948         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
5949                                     SDLoc(N0.getOperand(0)),
5950                                     N0.getOperand(0).getValueType(), ExtLoad);
5951         CombineTo(N, And);
5952         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
5953         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, DL,
5954                         ISD::SIGN_EXTEND);
5955         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5956       }
5957     }
5958   }
5959
5960   if (N0.getOpcode() == ISD::SETCC) {
5961     EVT N0VT = N0.getOperand(0).getValueType();
5962     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
5963     // Only do this before legalize for now.
5964     if (VT.isVector() && !LegalOperations &&
5965         TLI.getBooleanContents(N0VT) ==
5966             TargetLowering::ZeroOrNegativeOneBooleanContent) {
5967       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
5968       // of the same size as the compared operands. Only optimize sext(setcc())
5969       // if this is the case.
5970       EVT SVT = getSetCCResultType(N0VT);
5971
5972       // We know that the # elements of the results is the same as the
5973       // # elements of the compare (and the # elements of the compare result
5974       // for that matter).  Check to see that they are the same size.  If so,
5975       // we know that the element size of the sext'd result matches the
5976       // element size of the compare operands.
5977       if (VT.getSizeInBits() == SVT.getSizeInBits())
5978         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5979                              N0.getOperand(1),
5980                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
5981
5982       // If the desired elements are smaller or larger than the source
5983       // elements we can use a matching integer vector type and then
5984       // truncate/sign extend
5985       EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
5986       if (SVT == MatchingVectorType) {
5987         SDValue VsetCC = DAG.getSetCC(SDLoc(N), MatchingVectorType,
5988                                N0.getOperand(0), N0.getOperand(1),
5989                                cast<CondCodeSDNode>(N0.getOperand(2))->get());
5990         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
5991       }
5992     }
5993
5994     // sext(setcc x, y, cc) -> (select (setcc x, y, cc), -1, 0)
5995     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
5996     SDLoc DL(N);
5997     SDValue NegOne =
5998       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), DL, VT);
5999     SDValue SCC =
6000       SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1),
6001                        NegOne, DAG.getConstant(0, DL, VT),
6002                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
6003     if (SCC.getNode()) return SCC;
6004
6005     if (!VT.isVector()) {
6006       EVT SetCCVT = getSetCCResultType(N0.getOperand(0).getValueType());
6007       if (!LegalOperations || TLI.isOperationLegal(ISD::SETCC, SetCCVT)) {
6008         SDLoc DL(N);
6009         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
6010         SDValue SetCC = DAG.getSetCC(DL, SetCCVT,
6011                                      N0.getOperand(0), N0.getOperand(1), CC);
6012         return DAG.getSelect(DL, VT, SetCC,
6013                              NegOne, DAG.getConstant(0, DL, VT));
6014       }
6015     }
6016   }
6017
6018   // fold (sext x) -> (zext x) if the sign bit is known zero.
6019   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
6020       DAG.SignBitIsZero(N0))
6021     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, N0);
6022
6023   return SDValue();
6024 }
6025
6026 // isTruncateOf - If N is a truncate of some other value, return true, record
6027 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
6028 // This function computes KnownZero to avoid a duplicated call to
6029 // computeKnownBits in the caller.
6030 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
6031                          APInt &KnownZero) {
6032   APInt KnownOne;
6033   if (N->getOpcode() == ISD::TRUNCATE) {
6034     Op = N->getOperand(0);
6035     DAG.computeKnownBits(Op, KnownZero, KnownOne);
6036     return true;
6037   }
6038
6039   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
6040       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
6041     return false;
6042
6043   SDValue Op0 = N->getOperand(0);
6044   SDValue Op1 = N->getOperand(1);
6045   assert(Op0.getValueType() == Op1.getValueType());
6046
6047   if (isNullConstant(Op0))
6048     Op = Op1;
6049   else if (isNullConstant(Op1))
6050     Op = Op0;
6051   else
6052     return false;
6053
6054   DAG.computeKnownBits(Op, KnownZero, KnownOne);
6055
6056   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
6057     return false;
6058
6059   return true;
6060 }
6061
6062 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
6063   SDValue N0 = N->getOperand(0);
6064   EVT VT = N->getValueType(0);
6065
6066   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
6067                                               LegalOperations))
6068     return SDValue(Res, 0);
6069
6070   // fold (zext (zext x)) -> (zext x)
6071   // fold (zext (aext x)) -> (zext x)
6072   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
6073     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT,
6074                        N0.getOperand(0));
6075
6076   // fold (zext (truncate x)) -> (zext x) or
6077   //      (zext (truncate x)) -> (truncate x)
6078   // This is valid when the truncated bits of x are already zero.
6079   // FIXME: We should extend this to work for vectors too.
6080   SDValue Op;
6081   APInt KnownZero;
6082   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
6083     APInt TruncatedBits =
6084       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
6085       APInt(Op.getValueSizeInBits(), 0) :
6086       APInt::getBitsSet(Op.getValueSizeInBits(),
6087                         N0.getValueSizeInBits(),
6088                         std::min(Op.getValueSizeInBits(),
6089                                  VT.getSizeInBits()));
6090     if (TruncatedBits == (KnownZero & TruncatedBits)) {
6091       if (VT.bitsGT(Op.getValueType()))
6092         return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, Op);
6093       if (VT.bitsLT(Op.getValueType()))
6094         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
6095
6096       return Op;
6097     }
6098   }
6099
6100   // fold (zext (truncate (load x))) -> (zext (smaller load x))
6101   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
6102   if (N0.getOpcode() == ISD::TRUNCATE) {
6103     if (SDValue NarrowLoad = ReduceLoadWidth(N0.getNode())) {
6104       SDNode* oye = N0.getNode()->getOperand(0).getNode();
6105       if (NarrowLoad.getNode() != N0.getNode()) {
6106         CombineTo(N0.getNode(), NarrowLoad);
6107         // CombineTo deleted the truncate, if needed, but not what's under it.
6108         AddToWorklist(oye);
6109       }
6110       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6111     }
6112   }
6113
6114   // fold (zext (truncate x)) -> (and x, mask)
6115   if (N0.getOpcode() == ISD::TRUNCATE &&
6116       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
6117
6118     // fold (zext (truncate (load x))) -> (zext (smaller load x))
6119     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
6120     if (SDValue NarrowLoad = ReduceLoadWidth(N0.getNode())) {
6121       SDNode* oye = N0.getNode()->getOperand(0).getNode();
6122       if (NarrowLoad.getNode() != N0.getNode()) {
6123         CombineTo(N0.getNode(), NarrowLoad);
6124         // CombineTo deleted the truncate, if needed, but not what's under it.
6125         AddToWorklist(oye);
6126       }
6127       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6128     }
6129
6130     SDValue Op = N0.getOperand(0);
6131     if (Op.getValueType().bitsLT(VT)) {
6132       Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, Op);
6133       AddToWorklist(Op.getNode());
6134     } else if (Op.getValueType().bitsGT(VT)) {
6135       Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
6136       AddToWorklist(Op.getNode());
6137     }
6138     return DAG.getZeroExtendInReg(Op, SDLoc(N),
6139                                   N0.getValueType().getScalarType());
6140   }
6141
6142   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
6143   // if either of the casts is not free.
6144   if (N0.getOpcode() == ISD::AND &&
6145       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
6146       N0.getOperand(1).getOpcode() == ISD::Constant &&
6147       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
6148                            N0.getValueType()) ||
6149        !TLI.isZExtFree(N0.getValueType(), VT))) {
6150     SDValue X = N0.getOperand(0).getOperand(0);
6151     if (X.getValueType().bitsLT(VT)) {
6152       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(X), VT, X);
6153     } else if (X.getValueType().bitsGT(VT)) {
6154       X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
6155     }
6156     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
6157     Mask = Mask.zext(VT.getSizeInBits());
6158     SDLoc DL(N);
6159     return DAG.getNode(ISD::AND, DL, VT,
6160                        X, DAG.getConstant(Mask, DL, VT));
6161   }
6162
6163   // fold (zext (load x)) -> (zext (truncate (zextload x)))
6164   // Only generate vector extloads when 1) they're legal, and 2) they are
6165   // deemed desirable by the target.
6166   if (ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
6167       ((!LegalOperations && !VT.isVector() &&
6168         !cast<LoadSDNode>(N0)->isVolatile()) ||
6169        TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, N0.getValueType()))) {
6170     bool DoXform = true;
6171     SmallVector<SDNode*, 4> SetCCs;
6172     if (!N0.hasOneUse())
6173       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
6174     if (VT.isVector())
6175       DoXform &= TLI.isVectorLoadExtDesirable(SDValue(N, 0));
6176     if (DoXform) {
6177       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6178       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
6179                                        LN0->getChain(),
6180                                        LN0->getBasePtr(), N0.getValueType(),
6181                                        LN0->getMemOperand());
6182       CombineTo(N, ExtLoad);
6183       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
6184                                   N0.getValueType(), ExtLoad);
6185       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
6186
6187       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
6188                       ISD::ZERO_EXTEND);
6189       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6190     }
6191   }
6192
6193   // fold (zext (load x)) to multiple smaller zextloads.
6194   // Only on illegal but splittable vectors.
6195   if (SDValue ExtLoad = CombineExtLoad(N))
6196     return ExtLoad;
6197
6198   // fold (zext (and/or/xor (load x), cst)) ->
6199   //      (and/or/xor (zextload x), (zext cst))
6200   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
6201        N0.getOpcode() == ISD::XOR) &&
6202       isa<LoadSDNode>(N0.getOperand(0)) &&
6203       N0.getOperand(1).getOpcode() == ISD::Constant &&
6204       TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, N0.getValueType()) &&
6205       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
6206     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
6207     if (LN0->getExtensionType() != ISD::SEXTLOAD && LN0->isUnindexed()) {
6208       bool DoXform = true;
6209       SmallVector<SDNode*, 4> SetCCs;
6210       if (!N0.hasOneUse())
6211         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::ZERO_EXTEND,
6212                                           SetCCs, TLI);
6213       if (DoXform) {
6214         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), VT,
6215                                          LN0->getChain(), LN0->getBasePtr(),
6216                                          LN0->getMemoryVT(),
6217                                          LN0->getMemOperand());
6218         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
6219         Mask = Mask.zext(VT.getSizeInBits());
6220         SDLoc DL(N);
6221         SDValue And = DAG.getNode(N0.getOpcode(), DL, VT,
6222                                   ExtLoad, DAG.getConstant(Mask, DL, VT));
6223         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
6224                                     SDLoc(N0.getOperand(0)),
6225                                     N0.getOperand(0).getValueType(), ExtLoad);
6226         CombineTo(N, And);
6227         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
6228         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, DL,
6229                         ISD::ZERO_EXTEND);
6230         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6231       }
6232     }
6233   }
6234
6235   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
6236   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
6237   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
6238       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
6239     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6240     EVT MemVT = LN0->getMemoryVT();
6241     if ((!LegalOperations && !LN0->isVolatile()) ||
6242         TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, MemVT)) {
6243       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
6244                                        LN0->getChain(),
6245                                        LN0->getBasePtr(), MemVT,
6246                                        LN0->getMemOperand());
6247       CombineTo(N, ExtLoad);
6248       CombineTo(N0.getNode(),
6249                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0), N0.getValueType(),
6250                             ExtLoad),
6251                 ExtLoad.getValue(1));
6252       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6253     }
6254   }
6255
6256   if (N0.getOpcode() == ISD::SETCC) {
6257     if (!LegalOperations && VT.isVector() &&
6258         N0.getValueType().getVectorElementType() == MVT::i1) {
6259       EVT N0VT = N0.getOperand(0).getValueType();
6260       if (getSetCCResultType(N0VT) == N0.getValueType())
6261         return SDValue();
6262
6263       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
6264       // Only do this before legalize for now.
6265       EVT EltVT = VT.getVectorElementType();
6266       SDLoc DL(N);
6267       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
6268                                     DAG.getConstant(1, DL, EltVT));
6269       if (VT.getSizeInBits() == N0VT.getSizeInBits())
6270         // We know that the # elements of the results is the same as the
6271         // # elements of the compare (and the # elements of the compare result
6272         // for that matter).  Check to see that they are the same size.  If so,
6273         // we know that the element size of the sext'd result matches the
6274         // element size of the compare operands.
6275         return DAG.getNode(ISD::AND, DL, VT,
6276                            DAG.getSetCC(DL, VT, N0.getOperand(0),
6277                                          N0.getOperand(1),
6278                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
6279                            DAG.getNode(ISD::BUILD_VECTOR, DL, VT,
6280                                        OneOps));
6281
6282       // If the desired elements are smaller or larger than the source
6283       // elements we can use a matching integer vector type and then
6284       // truncate/sign extend
6285       EVT MatchingElementType =
6286         EVT::getIntegerVT(*DAG.getContext(),
6287                           N0VT.getScalarType().getSizeInBits());
6288       EVT MatchingVectorType =
6289         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
6290                          N0VT.getVectorNumElements());
6291       SDValue VsetCC =
6292         DAG.getSetCC(DL, MatchingVectorType, N0.getOperand(0),
6293                       N0.getOperand(1),
6294                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
6295       return DAG.getNode(ISD::AND, DL, VT,
6296                          DAG.getSExtOrTrunc(VsetCC, DL, VT),
6297                          DAG.getNode(ISD::BUILD_VECTOR, DL, VT, OneOps));
6298     }
6299
6300     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
6301     SDLoc DL(N);
6302     SDValue SCC =
6303       SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1),
6304                        DAG.getConstant(1, DL, VT), DAG.getConstant(0, DL, VT),
6305                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
6306     if (SCC.getNode()) return SCC;
6307   }
6308
6309   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
6310   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
6311       isa<ConstantSDNode>(N0.getOperand(1)) &&
6312       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
6313       N0.hasOneUse()) {
6314     SDValue ShAmt = N0.getOperand(1);
6315     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
6316     if (N0.getOpcode() == ISD::SHL) {
6317       SDValue InnerZExt = N0.getOperand(0);
6318       // If the original shl may be shifting out bits, do not perform this
6319       // transformation.
6320       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
6321         InnerZExt.getOperand(0).getValueType().getSizeInBits();
6322       if (ShAmtVal > KnownZeroBits)
6323         return SDValue();
6324     }
6325
6326     SDLoc DL(N);
6327
6328     // Ensure that the shift amount is wide enough for the shifted value.
6329     if (VT.getSizeInBits() >= 256)
6330       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
6331
6332     return DAG.getNode(N0.getOpcode(), DL, VT,
6333                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
6334                        ShAmt);
6335   }
6336
6337   return SDValue();
6338 }
6339
6340 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
6341   SDValue N0 = N->getOperand(0);
6342   EVT VT = N->getValueType(0);
6343
6344   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
6345                                               LegalOperations))
6346     return SDValue(Res, 0);
6347
6348   // fold (aext (aext x)) -> (aext x)
6349   // fold (aext (zext x)) -> (zext x)
6350   // fold (aext (sext x)) -> (sext x)
6351   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
6352       N0.getOpcode() == ISD::ZERO_EXTEND ||
6353       N0.getOpcode() == ISD::SIGN_EXTEND)
6354     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, N0.getOperand(0));
6355
6356   // fold (aext (truncate (load x))) -> (aext (smaller load x))
6357   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
6358   if (N0.getOpcode() == ISD::TRUNCATE) {
6359     if (SDValue NarrowLoad = ReduceLoadWidth(N0.getNode())) {
6360       SDNode* oye = N0.getNode()->getOperand(0).getNode();
6361       if (NarrowLoad.getNode() != N0.getNode()) {
6362         CombineTo(N0.getNode(), NarrowLoad);
6363         // CombineTo deleted the truncate, if needed, but not what's under it.
6364         AddToWorklist(oye);
6365       }
6366       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6367     }
6368   }
6369
6370   // fold (aext (truncate x))
6371   if (N0.getOpcode() == ISD::TRUNCATE) {
6372     SDValue TruncOp = N0.getOperand(0);
6373     if (TruncOp.getValueType() == VT)
6374       return TruncOp; // x iff x size == zext size.
6375     if (TruncOp.getValueType().bitsGT(VT))
6376       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, TruncOp);
6377     return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, TruncOp);
6378   }
6379
6380   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
6381   // if the trunc is not free.
6382   if (N0.getOpcode() == ISD::AND &&
6383       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
6384       N0.getOperand(1).getOpcode() == ISD::Constant &&
6385       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
6386                           N0.getValueType())) {
6387     SDValue X = N0.getOperand(0).getOperand(0);
6388     if (X.getValueType().bitsLT(VT)) {
6389       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, X);
6390     } else if (X.getValueType().bitsGT(VT)) {
6391       X = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, X);
6392     }
6393     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
6394     Mask = Mask.zext(VT.getSizeInBits());
6395     SDLoc DL(N);
6396     return DAG.getNode(ISD::AND, DL, VT,
6397                        X, DAG.getConstant(Mask, DL, VT));
6398   }
6399
6400   // fold (aext (load x)) -> (aext (truncate (extload x)))
6401   // None of the supported targets knows how to perform load and any_ext
6402   // on vectors in one instruction.  We only perform this transformation on
6403   // scalars.
6404   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
6405       ISD::isUNINDEXEDLoad(N0.getNode()) &&
6406       TLI.isLoadExtLegal(ISD::EXTLOAD, VT, N0.getValueType())) {
6407     bool DoXform = true;
6408     SmallVector<SDNode*, 4> SetCCs;
6409     if (!N0.hasOneUse())
6410       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
6411     if (DoXform) {
6412       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6413       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
6414                                        LN0->getChain(),
6415                                        LN0->getBasePtr(), N0.getValueType(),
6416                                        LN0->getMemOperand());
6417       CombineTo(N, ExtLoad);
6418       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
6419                                   N0.getValueType(), ExtLoad);
6420       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
6421       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
6422                       ISD::ANY_EXTEND);
6423       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6424     }
6425   }
6426
6427   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
6428   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
6429   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
6430   if (N0.getOpcode() == ISD::LOAD &&
6431       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
6432       N0.hasOneUse()) {
6433     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6434     ISD::LoadExtType ExtType = LN0->getExtensionType();
6435     EVT MemVT = LN0->getMemoryVT();
6436     if (!LegalOperations || TLI.isLoadExtLegal(ExtType, VT, MemVT)) {
6437       SDValue ExtLoad = DAG.getExtLoad(ExtType, SDLoc(N),
6438                                        VT, LN0->getChain(), LN0->getBasePtr(),
6439                                        MemVT, LN0->getMemOperand());
6440       CombineTo(N, ExtLoad);
6441       CombineTo(N0.getNode(),
6442                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
6443                             N0.getValueType(), ExtLoad),
6444                 ExtLoad.getValue(1));
6445       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6446     }
6447   }
6448
6449   if (N0.getOpcode() == ISD::SETCC) {
6450     // For vectors:
6451     // aext(setcc) -> vsetcc
6452     // aext(setcc) -> truncate(vsetcc)
6453     // aext(setcc) -> aext(vsetcc)
6454     // Only do this before legalize for now.
6455     if (VT.isVector() && !LegalOperations) {
6456       EVT N0VT = N0.getOperand(0).getValueType();
6457         // We know that the # elements of the results is the same as the
6458         // # elements of the compare (and the # elements of the compare result
6459         // for that matter).  Check to see that they are the same size.  If so,
6460         // we know that the element size of the sext'd result matches the
6461         // element size of the compare operands.
6462       if (VT.getSizeInBits() == N0VT.getSizeInBits())
6463         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
6464                              N0.getOperand(1),
6465                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
6466       // If the desired elements are smaller or larger than the source
6467       // elements we can use a matching integer vector type and then
6468       // truncate/any extend
6469       else {
6470         EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
6471         SDValue VsetCC =
6472           DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
6473                         N0.getOperand(1),
6474                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
6475         return DAG.getAnyExtOrTrunc(VsetCC, SDLoc(N), VT);
6476       }
6477     }
6478
6479     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
6480     SDLoc DL(N);
6481     SDValue SCC =
6482       SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1),
6483                        DAG.getConstant(1, DL, VT), DAG.getConstant(0, DL, VT),
6484                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
6485     if (SCC.getNode())
6486       return SCC;
6487   }
6488
6489   return SDValue();
6490 }
6491
6492 /// See if the specified operand can be simplified with the knowledge that only
6493 /// the bits specified by Mask are used.  If so, return the simpler operand,
6494 /// otherwise return a null SDValue.
6495 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
6496   switch (V.getOpcode()) {
6497   default: break;
6498   case ISD::Constant: {
6499     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
6500     assert(CV && "Const value should be ConstSDNode.");
6501     const APInt &CVal = CV->getAPIntValue();
6502     APInt NewVal = CVal & Mask;
6503     if (NewVal != CVal)
6504       return DAG.getConstant(NewVal, SDLoc(V), V.getValueType());
6505     break;
6506   }
6507   case ISD::OR:
6508   case ISD::XOR:
6509     // If the LHS or RHS don't contribute bits to the or, drop them.
6510     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
6511       return V.getOperand(1);
6512     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
6513       return V.getOperand(0);
6514     break;
6515   case ISD::SRL:
6516     // Only look at single-use SRLs.
6517     if (!V.getNode()->hasOneUse())
6518       break;
6519     if (ConstantSDNode *RHSC = getAsNonOpaqueConstant(V.getOperand(1))) {
6520       // See if we can recursively simplify the LHS.
6521       unsigned Amt = RHSC->getZExtValue();
6522
6523       // Watch out for shift count overflow though.
6524       if (Amt >= Mask.getBitWidth()) break;
6525       APInt NewMask = Mask << Amt;
6526       if (SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask))
6527         return DAG.getNode(ISD::SRL, SDLoc(V), V.getValueType(),
6528                            SimplifyLHS, V.getOperand(1));
6529     }
6530   }
6531   return SDValue();
6532 }
6533
6534 /// If the result of a wider load is shifted to right of N  bits and then
6535 /// truncated to a narrower type and where N is a multiple of number of bits of
6536 /// the narrower type, transform it to a narrower load from address + N / num of
6537 /// bits of new type. If the result is to be extended, also fold the extension
6538 /// to form a extending load.
6539 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
6540   unsigned Opc = N->getOpcode();
6541
6542   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
6543   SDValue N0 = N->getOperand(0);
6544   EVT VT = N->getValueType(0);
6545   EVT ExtVT = VT;
6546
6547   // This transformation isn't valid for vector loads.
6548   if (VT.isVector())
6549     return SDValue();
6550
6551   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
6552   // extended to VT.
6553   if (Opc == ISD::SIGN_EXTEND_INREG) {
6554     ExtType = ISD::SEXTLOAD;
6555     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
6556   } else if (Opc == ISD::SRL) {
6557     // Another special-case: SRL is basically zero-extending a narrower value.
6558     ExtType = ISD::ZEXTLOAD;
6559     N0 = SDValue(N, 0);
6560     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
6561     if (!N01) return SDValue();
6562     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
6563                               VT.getSizeInBits() - N01->getZExtValue());
6564   }
6565   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, VT, ExtVT))
6566     return SDValue();
6567
6568   unsigned EVTBits = ExtVT.getSizeInBits();
6569
6570   // Do not generate loads of non-round integer types since these can
6571   // be expensive (and would be wrong if the type is not byte sized).
6572   if (!ExtVT.isRound())
6573     return SDValue();
6574
6575   unsigned ShAmt = 0;
6576   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
6577     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
6578       ShAmt = N01->getZExtValue();
6579       // Is the shift amount a multiple of size of VT?
6580       if ((ShAmt & (EVTBits-1)) == 0) {
6581         N0 = N0.getOperand(0);
6582         // Is the load width a multiple of size of VT?
6583         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
6584           return SDValue();
6585       }
6586
6587       // At this point, we must have a load or else we can't do the transform.
6588       if (!isa<LoadSDNode>(N0)) return SDValue();
6589
6590       // Because a SRL must be assumed to *need* to zero-extend the high bits
6591       // (as opposed to anyext the high bits), we can't combine the zextload
6592       // lowering of SRL and an sextload.
6593       if (cast<LoadSDNode>(N0)->getExtensionType() == ISD::SEXTLOAD)
6594         return SDValue();
6595
6596       // If the shift amount is larger than the input type then we're not
6597       // accessing any of the loaded bytes.  If the load was a zextload/extload
6598       // then the result of the shift+trunc is zero/undef (handled elsewhere).
6599       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
6600         return SDValue();
6601     }
6602   }
6603
6604   // If the load is shifted left (and the result isn't shifted back right),
6605   // we can fold the truncate through the shift.
6606   unsigned ShLeftAmt = 0;
6607   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
6608       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
6609     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
6610       ShLeftAmt = N01->getZExtValue();
6611       N0 = N0.getOperand(0);
6612     }
6613   }
6614
6615   // If we haven't found a load, we can't narrow it.  Don't transform one with
6616   // multiple uses, this would require adding a new load.
6617   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse())
6618     return SDValue();
6619
6620   // Don't change the width of a volatile load.
6621   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6622   if (LN0->isVolatile())
6623     return SDValue();
6624
6625   // Verify that we are actually reducing a load width here.
6626   if (LN0->getMemoryVT().getSizeInBits() < EVTBits)
6627     return SDValue();
6628
6629   // For the transform to be legal, the load must produce only two values
6630   // (the value loaded and the chain).  Don't transform a pre-increment
6631   // load, for example, which produces an extra value.  Otherwise the
6632   // transformation is not equivalent, and the downstream logic to replace
6633   // uses gets things wrong.
6634   if (LN0->getNumValues() > 2)
6635     return SDValue();
6636
6637   // If the load that we're shrinking is an extload and we're not just
6638   // discarding the extension we can't simply shrink the load. Bail.
6639   // TODO: It would be possible to merge the extensions in some cases.
6640   if (LN0->getExtensionType() != ISD::NON_EXTLOAD &&
6641       LN0->getMemoryVT().getSizeInBits() < ExtVT.getSizeInBits() + ShAmt)
6642     return SDValue();
6643
6644   if (!TLI.shouldReduceLoadWidth(LN0, ExtType, ExtVT))
6645     return SDValue();
6646
6647   EVT PtrType = N0.getOperand(1).getValueType();
6648
6649   if (PtrType == MVT::Untyped || PtrType.isExtended())
6650     // It's not possible to generate a constant of extended or untyped type.
6651     return SDValue();
6652
6653   // For big endian targets, we need to adjust the offset to the pointer to
6654   // load the correct bytes.
6655   if (DAG.getDataLayout().isBigEndian()) {
6656     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
6657     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
6658     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
6659   }
6660
6661   uint64_t PtrOff = ShAmt / 8;
6662   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
6663   SDLoc DL(LN0);
6664   SDValue NewPtr = DAG.getNode(ISD::ADD, DL,
6665                                PtrType, LN0->getBasePtr(),
6666                                DAG.getConstant(PtrOff, DL, PtrType));
6667   AddToWorklist(NewPtr.getNode());
6668
6669   SDValue Load;
6670   if (ExtType == ISD::NON_EXTLOAD)
6671     Load =  DAG.getLoad(VT, SDLoc(N0), LN0->getChain(), NewPtr,
6672                         LN0->getPointerInfo().getWithOffset(PtrOff),
6673                         LN0->isVolatile(), LN0->isNonTemporal(),
6674                         LN0->isInvariant(), NewAlign, LN0->getAAInfo());
6675   else
6676     Load = DAG.getExtLoad(ExtType, SDLoc(N0), VT, LN0->getChain(),NewPtr,
6677                           LN0->getPointerInfo().getWithOffset(PtrOff),
6678                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
6679                           LN0->isInvariant(), NewAlign, LN0->getAAInfo());
6680
6681   // Replace the old load's chain with the new load's chain.
6682   WorklistRemover DeadNodes(*this);
6683   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
6684
6685   // Shift the result left, if we've swallowed a left shift.
6686   SDValue Result = Load;
6687   if (ShLeftAmt != 0) {
6688     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
6689     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
6690       ShImmTy = VT;
6691     // If the shift amount is as large as the result size (but, presumably,
6692     // no larger than the source) then the useful bits of the result are
6693     // zero; we can't simply return the shortened shift, because the result
6694     // of that operation is undefined.
6695     SDLoc DL(N0);
6696     if (ShLeftAmt >= VT.getSizeInBits())
6697       Result = DAG.getConstant(0, DL, VT);
6698     else
6699       Result = DAG.getNode(ISD::SHL, DL, VT,
6700                           Result, DAG.getConstant(ShLeftAmt, DL, ShImmTy));
6701   }
6702
6703   // Return the new loaded value.
6704   return Result;
6705 }
6706
6707 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
6708   SDValue N0 = N->getOperand(0);
6709   SDValue N1 = N->getOperand(1);
6710   EVT VT = N->getValueType(0);
6711   EVT EVT = cast<VTSDNode>(N1)->getVT();
6712   unsigned VTBits = VT.getScalarType().getSizeInBits();
6713   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
6714
6715   // fold (sext_in_reg c1) -> c1
6716   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
6717     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, N0, N1);
6718
6719   // If the input is already sign extended, just drop the extension.
6720   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
6721     return N0;
6722
6723   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
6724   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
6725       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT()))
6726     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
6727                        N0.getOperand(0), N1);
6728
6729   // fold (sext_in_reg (sext x)) -> (sext x)
6730   // fold (sext_in_reg (aext x)) -> (sext x)
6731   // if x is small enough.
6732   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
6733     SDValue N00 = N0.getOperand(0);
6734     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
6735         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
6736       return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, N00, N1);
6737   }
6738
6739   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
6740   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
6741     return DAG.getZeroExtendInReg(N0, SDLoc(N), EVT);
6742
6743   // fold operands of sext_in_reg based on knowledge that the top bits are not
6744   // demanded.
6745   if (SimplifyDemandedBits(SDValue(N, 0)))
6746     return SDValue(N, 0);
6747
6748   // fold (sext_in_reg (load x)) -> (smaller sextload x)
6749   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
6750   if (SDValue NarrowLoad = ReduceLoadWidth(N))
6751     return NarrowLoad;
6752
6753   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
6754   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
6755   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
6756   if (N0.getOpcode() == ISD::SRL) {
6757     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
6758       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
6759         // We can turn this into an SRA iff the input to the SRL is already sign
6760         // extended enough.
6761         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
6762         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
6763           return DAG.getNode(ISD::SRA, SDLoc(N), VT,
6764                              N0.getOperand(0), N0.getOperand(1));
6765       }
6766   }
6767
6768   // fold (sext_inreg (extload x)) -> (sextload x)
6769   if (ISD::isEXTLoad(N0.getNode()) &&
6770       ISD::isUNINDEXEDLoad(N0.getNode()) &&
6771       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
6772       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6773        TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, EVT))) {
6774     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6775     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
6776                                      LN0->getChain(),
6777                                      LN0->getBasePtr(), EVT,
6778                                      LN0->getMemOperand());
6779     CombineTo(N, ExtLoad);
6780     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
6781     AddToWorklist(ExtLoad.getNode());
6782     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6783   }
6784   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
6785   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
6786       N0.hasOneUse() &&
6787       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
6788       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6789        TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, EVT))) {
6790     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6791     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
6792                                      LN0->getChain(),
6793                                      LN0->getBasePtr(), EVT,
6794                                      LN0->getMemOperand());
6795     CombineTo(N, ExtLoad);
6796     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
6797     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6798   }
6799
6800   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
6801   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
6802     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
6803                                        N0.getOperand(1), false);
6804     if (BSwap.getNode())
6805       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
6806                          BSwap, N1);
6807   }
6808
6809   // Fold a sext_inreg of a build_vector of ConstantSDNodes or undefs
6810   // into a build_vector.
6811   if (ISD::isBuildVectorOfConstantSDNodes(N0.getNode())) {
6812     SmallVector<SDValue, 8> Elts;
6813     unsigned NumElts = N0->getNumOperands();
6814     unsigned ShAmt = VTBits - EVTBits;
6815
6816     for (unsigned i = 0; i != NumElts; ++i) {
6817       SDValue Op = N0->getOperand(i);
6818       if (Op->getOpcode() == ISD::UNDEF) {
6819         Elts.push_back(Op);
6820         continue;
6821       }
6822
6823       ConstantSDNode *CurrentND = cast<ConstantSDNode>(Op);
6824       const APInt &C = APInt(VTBits, CurrentND->getAPIntValue().getZExtValue());
6825       Elts.push_back(DAG.getConstant(C.shl(ShAmt).ashr(ShAmt).getZExtValue(),
6826                                      SDLoc(Op), Op.getValueType()));
6827     }
6828
6829     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Elts);
6830   }
6831
6832   return SDValue();
6833 }
6834
6835 SDValue DAGCombiner::visitSIGN_EXTEND_VECTOR_INREG(SDNode *N) {
6836   SDValue N0 = N->getOperand(0);
6837   EVT VT = N->getValueType(0);
6838
6839   if (N0.getOpcode() == ISD::UNDEF)
6840     return DAG.getUNDEF(VT);
6841
6842   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
6843                                               LegalOperations))
6844     return SDValue(Res, 0);
6845
6846   return SDValue();
6847 }
6848
6849 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
6850   SDValue N0 = N->getOperand(0);
6851   EVT VT = N->getValueType(0);
6852   bool isLE = DAG.getDataLayout().isLittleEndian();
6853
6854   // noop truncate
6855   if (N0.getValueType() == N->getValueType(0))
6856     return N0;
6857   // fold (truncate c1) -> c1
6858   if (isConstantIntBuildVectorOrConstantInt(N0))
6859     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0);
6860   // fold (truncate (truncate x)) -> (truncate x)
6861   if (N0.getOpcode() == ISD::TRUNCATE)
6862     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
6863   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
6864   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
6865       N0.getOpcode() == ISD::SIGN_EXTEND ||
6866       N0.getOpcode() == ISD::ANY_EXTEND) {
6867     if (N0.getOperand(0).getValueType().bitsLT(VT))
6868       // if the source is smaller than the dest, we still need an extend
6869       return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
6870                          N0.getOperand(0));
6871     if (N0.getOperand(0).getValueType().bitsGT(VT))
6872       // if the source is larger than the dest, than we just need the truncate
6873       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
6874     // if the source and dest are the same type, we can drop both the extend
6875     // and the truncate.
6876     return N0.getOperand(0);
6877   }
6878
6879   // Fold extract-and-trunc into a narrow extract. For example:
6880   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
6881   //   i32 y = TRUNCATE(i64 x)
6882   //        -- becomes --
6883   //   v16i8 b = BITCAST (v2i64 val)
6884   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
6885   //
6886   // Note: We only run this optimization after type legalization (which often
6887   // creates this pattern) and before operation legalization after which
6888   // we need to be more careful about the vector instructions that we generate.
6889   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
6890       LegalTypes && !LegalOperations && N0->hasOneUse() && VT != MVT::i1) {
6891
6892     EVT VecTy = N0.getOperand(0).getValueType();
6893     EVT ExTy = N0.getValueType();
6894     EVT TrTy = N->getValueType(0);
6895
6896     unsigned NumElem = VecTy.getVectorNumElements();
6897     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
6898
6899     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
6900     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
6901
6902     SDValue EltNo = N0->getOperand(1);
6903     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
6904       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
6905       EVT IndexTy = TLI.getVectorIdxTy(DAG.getDataLayout());
6906       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
6907
6908       SDValue V = DAG.getNode(ISD::BITCAST, SDLoc(N),
6909                               NVT, N0.getOperand(0));
6910
6911       SDLoc DL(N);
6912       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
6913                          DL, TrTy, V,
6914                          DAG.getConstant(Index, DL, IndexTy));
6915     }
6916   }
6917
6918   // trunc (select c, a, b) -> select c, (trunc a), (trunc b)
6919   if (N0.getOpcode() == ISD::SELECT) {
6920     EVT SrcVT = N0.getValueType();
6921     if ((!LegalOperations || TLI.isOperationLegal(ISD::SELECT, SrcVT)) &&
6922         TLI.isTruncateFree(SrcVT, VT)) {
6923       SDLoc SL(N0);
6924       SDValue Cond = N0.getOperand(0);
6925       SDValue TruncOp0 = DAG.getNode(ISD::TRUNCATE, SL, VT, N0.getOperand(1));
6926       SDValue TruncOp1 = DAG.getNode(ISD::TRUNCATE, SL, VT, N0.getOperand(2));
6927       return DAG.getNode(ISD::SELECT, SDLoc(N), VT, Cond, TruncOp0, TruncOp1);
6928     }
6929   }
6930
6931   // Fold a series of buildvector, bitcast, and truncate if possible.
6932   // For example fold
6933   //   (2xi32 trunc (bitcast ((4xi32)buildvector x, x, y, y) 2xi64)) to
6934   //   (2xi32 (buildvector x, y)).
6935   if (Level == AfterLegalizeVectorOps && VT.isVector() &&
6936       N0.getOpcode() == ISD::BITCAST && N0.hasOneUse() &&
6937       N0.getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
6938       N0.getOperand(0).hasOneUse()) {
6939
6940     SDValue BuildVect = N0.getOperand(0);
6941     EVT BuildVectEltTy = BuildVect.getValueType().getVectorElementType();
6942     EVT TruncVecEltTy = VT.getVectorElementType();
6943
6944     // Check that the element types match.
6945     if (BuildVectEltTy == TruncVecEltTy) {
6946       // Now we only need to compute the offset of the truncated elements.
6947       unsigned BuildVecNumElts =  BuildVect.getNumOperands();
6948       unsigned TruncVecNumElts = VT.getVectorNumElements();
6949       unsigned TruncEltOffset = BuildVecNumElts / TruncVecNumElts;
6950
6951       assert((BuildVecNumElts % TruncVecNumElts) == 0 &&
6952              "Invalid number of elements");
6953
6954       SmallVector<SDValue, 8> Opnds;
6955       for (unsigned i = 0, e = BuildVecNumElts; i != e; i += TruncEltOffset)
6956         Opnds.push_back(BuildVect.getOperand(i));
6957
6958       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Opnds);
6959     }
6960   }
6961
6962   // See if we can simplify the input to this truncate through knowledge that
6963   // only the low bits are being used.
6964   // For example "trunc (or (shl x, 8), y)" // -> trunc y
6965   // Currently we only perform this optimization on scalars because vectors
6966   // may have different active low bits.
6967   if (!VT.isVector()) {
6968     SDValue Shorter =
6969       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
6970                                                VT.getSizeInBits()));
6971     if (Shorter.getNode())
6972       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Shorter);
6973   }
6974   // fold (truncate (load x)) -> (smaller load x)
6975   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
6976   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
6977     if (SDValue Reduced = ReduceLoadWidth(N))
6978       return Reduced;
6979
6980     // Handle the case where the load remains an extending load even
6981     // after truncation.
6982     if (N0.hasOneUse() && ISD::isUNINDEXEDLoad(N0.getNode())) {
6983       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6984       if (!LN0->isVolatile() &&
6985           LN0->getMemoryVT().getStoreSizeInBits() < VT.getSizeInBits()) {
6986         SDValue NewLoad = DAG.getExtLoad(LN0->getExtensionType(), SDLoc(LN0),
6987                                          VT, LN0->getChain(), LN0->getBasePtr(),
6988                                          LN0->getMemoryVT(),
6989                                          LN0->getMemOperand());
6990         DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLoad.getValue(1));
6991         return NewLoad;
6992       }
6993     }
6994   }
6995   // fold (trunc (concat ... x ...)) -> (concat ..., (trunc x), ...)),
6996   // where ... are all 'undef'.
6997   if (N0.getOpcode() == ISD::CONCAT_VECTORS && !LegalTypes) {
6998     SmallVector<EVT, 8> VTs;
6999     SDValue V;
7000     unsigned Idx = 0;
7001     unsigned NumDefs = 0;
7002
7003     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
7004       SDValue X = N0.getOperand(i);
7005       if (X.getOpcode() != ISD::UNDEF) {
7006         V = X;
7007         Idx = i;
7008         NumDefs++;
7009       }
7010       // Stop if more than one members are non-undef.
7011       if (NumDefs > 1)
7012         break;
7013       VTs.push_back(EVT::getVectorVT(*DAG.getContext(),
7014                                      VT.getVectorElementType(),
7015                                      X.getValueType().getVectorNumElements()));
7016     }
7017
7018     if (NumDefs == 0)
7019       return DAG.getUNDEF(VT);
7020
7021     if (NumDefs == 1) {
7022       assert(V.getNode() && "The single defined operand is empty!");
7023       SmallVector<SDValue, 8> Opnds;
7024       for (unsigned i = 0, e = VTs.size(); i != e; ++i) {
7025         if (i != Idx) {
7026           Opnds.push_back(DAG.getUNDEF(VTs[i]));
7027           continue;
7028         }
7029         SDValue NV = DAG.getNode(ISD::TRUNCATE, SDLoc(V), VTs[i], V);
7030         AddToWorklist(NV.getNode());
7031         Opnds.push_back(NV);
7032       }
7033       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Opnds);
7034     }
7035   }
7036
7037   // Simplify the operands using demanded-bits information.
7038   if (!VT.isVector() &&
7039       SimplifyDemandedBits(SDValue(N, 0)))
7040     return SDValue(N, 0);
7041
7042   return SDValue();
7043 }
7044
7045 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
7046   SDValue Elt = N->getOperand(i);
7047   if (Elt.getOpcode() != ISD::MERGE_VALUES)
7048     return Elt.getNode();
7049   return Elt.getOperand(Elt.getResNo()).getNode();
7050 }
7051
7052 /// build_pair (load, load) -> load
7053 /// if load locations are consecutive.
7054 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
7055   assert(N->getOpcode() == ISD::BUILD_PAIR);
7056
7057   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
7058   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
7059   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
7060       LD1->getAddressSpace() != LD2->getAddressSpace())
7061     return SDValue();
7062   EVT LD1VT = LD1->getValueType(0);
7063
7064   if (ISD::isNON_EXTLoad(LD2) &&
7065       LD2->hasOneUse() &&
7066       // If both are volatile this would reduce the number of volatile loads.
7067       // If one is volatile it might be ok, but play conservative and bail out.
7068       !LD1->isVolatile() &&
7069       !LD2->isVolatile() &&
7070       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
7071     unsigned Align = LD1->getAlignment();
7072     unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
7073         VT.getTypeForEVT(*DAG.getContext()));
7074
7075     if (NewAlign <= Align &&
7076         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
7077       return DAG.getLoad(VT, SDLoc(N), LD1->getChain(),
7078                          LD1->getBasePtr(), LD1->getPointerInfo(),
7079                          false, false, false, Align);
7080   }
7081
7082   return SDValue();
7083 }
7084
7085 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
7086   SDValue N0 = N->getOperand(0);
7087   EVT VT = N->getValueType(0);
7088
7089   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
7090   // Only do this before legalize, since afterward the target may be depending
7091   // on the bitconvert.
7092   // First check to see if this is all constant.
7093   if (!LegalTypes &&
7094       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
7095       VT.isVector()) {
7096     bool isSimple = cast<BuildVectorSDNode>(N0)->isConstant();
7097
7098     EVT DestEltVT = N->getValueType(0).getVectorElementType();
7099     assert(!DestEltVT.isVector() &&
7100            "Element type of vector ValueType must not be vector!");
7101     if (isSimple)
7102       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
7103   }
7104
7105   // If the input is a constant, let getNode fold it.
7106   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
7107     // If we can't allow illegal operations, we need to check that this is just
7108     // a fp -> int or int -> conversion and that the resulting operation will
7109     // be legal.
7110     if (!LegalOperations ||
7111         (isa<ConstantSDNode>(N0) && VT.isFloatingPoint() && !VT.isVector() &&
7112          TLI.isOperationLegal(ISD::ConstantFP, VT)) ||
7113         (isa<ConstantFPSDNode>(N0) && VT.isInteger() && !VT.isVector() &&
7114          TLI.isOperationLegal(ISD::Constant, VT)))
7115       return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, N0);
7116   }
7117
7118   // (conv (conv x, t1), t2) -> (conv x, t2)
7119   if (N0.getOpcode() == ISD::BITCAST)
7120     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT,
7121                        N0.getOperand(0));
7122
7123   // fold (conv (load x)) -> (load (conv*)x)
7124   // If the resultant load doesn't need a higher alignment than the original!
7125   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7126       // Do not change the width of a volatile load.
7127       !cast<LoadSDNode>(N0)->isVolatile() &&
7128       // Do not remove the cast if the types differ in endian layout.
7129       TLI.hasBigEndianPartOrdering(N0.getValueType(), DAG.getDataLayout()) ==
7130           TLI.hasBigEndianPartOrdering(VT, DAG.getDataLayout()) &&
7131       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)) &&
7132       TLI.isLoadBitCastBeneficial(N0.getValueType(), VT)) {
7133     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7134     unsigned Align = DAG.getDataLayout().getABITypeAlignment(
7135         VT.getTypeForEVT(*DAG.getContext()));
7136     unsigned OrigAlign = LN0->getAlignment();
7137
7138     if (Align <= OrigAlign) {
7139       SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(),
7140                                  LN0->getBasePtr(), LN0->getPointerInfo(),
7141                                  LN0->isVolatile(), LN0->isNonTemporal(),
7142                                  LN0->isInvariant(), OrigAlign,
7143                                  LN0->getAAInfo());
7144       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
7145       return Load;
7146     }
7147   }
7148
7149   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
7150   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
7151   // This often reduces constant pool loads.
7152   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(N0.getValueType())) ||
7153        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(N0.getValueType()))) &&
7154       N0.getNode()->hasOneUse() && VT.isInteger() &&
7155       !VT.isVector() && !N0.getValueType().isVector()) {
7156     SDValue NewConv = DAG.getNode(ISD::BITCAST, SDLoc(N0), VT,
7157                                   N0.getOperand(0));
7158     AddToWorklist(NewConv.getNode());
7159
7160     SDLoc DL(N);
7161     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
7162     if (N0.getOpcode() == ISD::FNEG)
7163       return DAG.getNode(ISD::XOR, DL, VT,
7164                          NewConv, DAG.getConstant(SignBit, DL, VT));
7165     assert(N0.getOpcode() == ISD::FABS);
7166     return DAG.getNode(ISD::AND, DL, VT,
7167                        NewConv, DAG.getConstant(~SignBit, DL, VT));
7168   }
7169
7170   // fold (bitconvert (fcopysign cst, x)) ->
7171   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
7172   // Note that we don't handle (copysign x, cst) because this can always be
7173   // folded to an fneg or fabs.
7174   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
7175       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
7176       VT.isInteger() && !VT.isVector()) {
7177     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
7178     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
7179     if (isTypeLegal(IntXVT)) {
7180       SDValue X = DAG.getNode(ISD::BITCAST, SDLoc(N0),
7181                               IntXVT, N0.getOperand(1));
7182       AddToWorklist(X.getNode());
7183
7184       // If X has a different width than the result/lhs, sext it or truncate it.
7185       unsigned VTWidth = VT.getSizeInBits();
7186       if (OrigXWidth < VTWidth) {
7187         X = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, X);
7188         AddToWorklist(X.getNode());
7189       } else if (OrigXWidth > VTWidth) {
7190         // To get the sign bit in the right place, we have to shift it right
7191         // before truncating.
7192         SDLoc DL(X);
7193         X = DAG.getNode(ISD::SRL, DL,
7194                         X.getValueType(), X,
7195                         DAG.getConstant(OrigXWidth-VTWidth, DL,
7196                                         X.getValueType()));
7197         AddToWorklist(X.getNode());
7198         X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
7199         AddToWorklist(X.getNode());
7200       }
7201
7202       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
7203       X = DAG.getNode(ISD::AND, SDLoc(X), VT,
7204                       X, DAG.getConstant(SignBit, SDLoc(X), VT));
7205       AddToWorklist(X.getNode());
7206
7207       SDValue Cst = DAG.getNode(ISD::BITCAST, SDLoc(N0),
7208                                 VT, N0.getOperand(0));
7209       Cst = DAG.getNode(ISD::AND, SDLoc(Cst), VT,
7210                         Cst, DAG.getConstant(~SignBit, SDLoc(Cst), VT));
7211       AddToWorklist(Cst.getNode());
7212
7213       return DAG.getNode(ISD::OR, SDLoc(N), VT, X, Cst);
7214     }
7215   }
7216
7217   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
7218   if (N0.getOpcode() == ISD::BUILD_PAIR)
7219     if (SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT))
7220       return CombineLD;
7221
7222   // Remove double bitcasts from shuffles - this is often a legacy of
7223   // XformToShuffleWithZero being used to combine bitmaskings (of
7224   // float vectors bitcast to integer vectors) into shuffles.
7225   // bitcast(shuffle(bitcast(s0),bitcast(s1))) -> shuffle(s0,s1)
7226   if (Level < AfterLegalizeDAG && TLI.isTypeLegal(VT) && VT.isVector() &&
7227       N0->getOpcode() == ISD::VECTOR_SHUFFLE &&
7228       VT.getVectorNumElements() >= N0.getValueType().getVectorNumElements() &&
7229       !(VT.getVectorNumElements() % N0.getValueType().getVectorNumElements())) {
7230     ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N0);
7231
7232     // If operands are a bitcast, peek through if it casts the original VT.
7233     // If operands are a constant, just bitcast back to original VT.
7234     auto PeekThroughBitcast = [&](SDValue Op) {
7235       if (Op.getOpcode() == ISD::BITCAST &&
7236           Op.getOperand(0).getValueType() == VT)
7237         return SDValue(Op.getOperand(0));
7238       if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) ||
7239           ISD::isBuildVectorOfConstantFPSDNodes(Op.getNode()))
7240         return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
7241       return SDValue();
7242     };
7243
7244     SDValue SV0 = PeekThroughBitcast(N0->getOperand(0));
7245     SDValue SV1 = PeekThroughBitcast(N0->getOperand(1));
7246     if (!(SV0 && SV1))
7247       return SDValue();
7248
7249     int MaskScale =
7250         VT.getVectorNumElements() / N0.getValueType().getVectorNumElements();
7251     SmallVector<int, 8> NewMask;
7252     for (int M : SVN->getMask())
7253       for (int i = 0; i != MaskScale; ++i)
7254         NewMask.push_back(M < 0 ? -1 : M * MaskScale + i);
7255
7256     bool LegalMask = TLI.isShuffleMaskLegal(NewMask, VT);
7257     if (!LegalMask) {
7258       std::swap(SV0, SV1);
7259       ShuffleVectorSDNode::commuteMask(NewMask);
7260       LegalMask = TLI.isShuffleMaskLegal(NewMask, VT);
7261     }
7262
7263     if (LegalMask)
7264       return DAG.getVectorShuffle(VT, SDLoc(N), SV0, SV1, NewMask);
7265   }
7266
7267   return SDValue();
7268 }
7269
7270 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
7271   EVT VT = N->getValueType(0);
7272   return CombineConsecutiveLoads(N, VT);
7273 }
7274
7275 /// We know that BV is a build_vector node with Constant, ConstantFP or Undef
7276 /// operands. DstEltVT indicates the destination element value type.
7277 SDValue DAGCombiner::
7278 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
7279   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
7280
7281   // If this is already the right type, we're done.
7282   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
7283
7284   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
7285   unsigned DstBitSize = DstEltVT.getSizeInBits();
7286
7287   // If this is a conversion of N elements of one type to N elements of another
7288   // type, convert each element.  This handles FP<->INT cases.
7289   if (SrcBitSize == DstBitSize) {
7290     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
7291                               BV->getValueType(0).getVectorNumElements());
7292
7293     // Due to the FP element handling below calling this routine recursively,
7294     // we can end up with a scalar-to-vector node here.
7295     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
7296       return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
7297                          DAG.getNode(ISD::BITCAST, SDLoc(BV),
7298                                      DstEltVT, BV->getOperand(0)));
7299
7300     SmallVector<SDValue, 8> Ops;
7301     for (SDValue Op : BV->op_values()) {
7302       // If the vector element type is not legal, the BUILD_VECTOR operands
7303       // are promoted and implicitly truncated.  Make that explicit here.
7304       if (Op.getValueType() != SrcEltVT)
7305         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(BV), SrcEltVT, Op);
7306       Ops.push_back(DAG.getNode(ISD::BITCAST, SDLoc(BV),
7307                                 DstEltVT, Op));
7308       AddToWorklist(Ops.back().getNode());
7309     }
7310     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
7311   }
7312
7313   // Otherwise, we're growing or shrinking the elements.  To avoid having to
7314   // handle annoying details of growing/shrinking FP values, we convert them to
7315   // int first.
7316   if (SrcEltVT.isFloatingPoint()) {
7317     // Convert the input float vector to a int vector where the elements are the
7318     // same sizes.
7319     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
7320     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
7321     SrcEltVT = IntVT;
7322   }
7323
7324   // Now we know the input is an integer vector.  If the output is a FP type,
7325   // convert to integer first, then to FP of the right size.
7326   if (DstEltVT.isFloatingPoint()) {
7327     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
7328     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
7329
7330     // Next, convert to FP elements of the same size.
7331     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
7332   }
7333
7334   SDLoc DL(BV);
7335
7336   // Okay, we know the src/dst types are both integers of differing types.
7337   // Handling growing first.
7338   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
7339   if (SrcBitSize < DstBitSize) {
7340     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
7341
7342     SmallVector<SDValue, 8> Ops;
7343     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
7344          i += NumInputsPerOutput) {
7345       bool isLE = DAG.getDataLayout().isLittleEndian();
7346       APInt NewBits = APInt(DstBitSize, 0);
7347       bool EltIsUndef = true;
7348       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
7349         // Shift the previously computed bits over.
7350         NewBits <<= SrcBitSize;
7351         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
7352         if (Op.getOpcode() == ISD::UNDEF) continue;
7353         EltIsUndef = false;
7354
7355         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
7356                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
7357       }
7358
7359       if (EltIsUndef)
7360         Ops.push_back(DAG.getUNDEF(DstEltVT));
7361       else
7362         Ops.push_back(DAG.getConstant(NewBits, DL, DstEltVT));
7363     }
7364
7365     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
7366     return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Ops);
7367   }
7368
7369   // Finally, this must be the case where we are shrinking elements: each input
7370   // turns into multiple outputs.
7371   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
7372   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
7373                             NumOutputsPerInput*BV->getNumOperands());
7374   SmallVector<SDValue, 8> Ops;
7375
7376   for (const SDValue &Op : BV->op_values()) {
7377     if (Op.getOpcode() == ISD::UNDEF) {
7378       Ops.append(NumOutputsPerInput, DAG.getUNDEF(DstEltVT));
7379       continue;
7380     }
7381
7382     APInt OpVal = cast<ConstantSDNode>(Op)->
7383                   getAPIntValue().zextOrTrunc(SrcBitSize);
7384
7385     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
7386       APInt ThisVal = OpVal.trunc(DstBitSize);
7387       Ops.push_back(DAG.getConstant(ThisVal, DL, DstEltVT));
7388       OpVal = OpVal.lshr(DstBitSize);
7389     }
7390
7391     // For big endian targets, swap the order of the pieces of each element.
7392     if (DAG.getDataLayout().isBigEndian())
7393       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
7394   }
7395
7396   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Ops);
7397 }
7398
7399 /// Try to perform FMA combining on a given FADD node.
7400 SDValue DAGCombiner::visitFADDForFMACombine(SDNode *N) {
7401   SDValue N0 = N->getOperand(0);
7402   SDValue N1 = N->getOperand(1);
7403   EVT VT = N->getValueType(0);
7404   SDLoc SL(N);
7405
7406   const TargetOptions &Options = DAG.getTarget().Options;
7407   bool UnsafeFPMath = (Options.AllowFPOpFusion == FPOpFusion::Fast ||
7408                        Options.UnsafeFPMath);
7409
7410   // Floating-point multiply-add with intermediate rounding.
7411   bool HasFMAD = (LegalOperations &&
7412                   TLI.isOperationLegal(ISD::FMAD, VT));
7413
7414   // Floating-point multiply-add without intermediate rounding.
7415   bool HasFMA = ((!LegalOperations ||
7416                   TLI.isOperationLegalOrCustom(ISD::FMA, VT)) &&
7417                  TLI.isFMAFasterThanFMulAndFAdd(VT) &&
7418                  UnsafeFPMath);
7419
7420   // No valid opcode, do not combine.
7421   if (!HasFMAD && !HasFMA)
7422     return SDValue();
7423
7424   // Always prefer FMAD to FMA for precision.
7425   unsigned int PreferredFusedOpcode = HasFMAD ? ISD::FMAD : ISD::FMA;
7426   bool Aggressive = TLI.enableAggressiveFMAFusion(VT);
7427   bool LookThroughFPExt = TLI.isFPExtFree(VT);
7428
7429   // If we have two choices trying to fold (fadd (fmul u, v), (fmul x, y)),
7430   // prefer to fold the multiply with fewer uses.
7431   if (Aggressive && N0.getOpcode() == ISD::FMUL &&
7432       N1.getOpcode() == ISD::FMUL) {
7433     if (N0.getNode()->use_size() > N1.getNode()->use_size())
7434       std::swap(N0, N1);
7435   }
7436
7437   // fold (fadd (fmul x, y), z) -> (fma x, y, z)
7438   if (N0.getOpcode() == ISD::FMUL &&
7439       (Aggressive || N0->hasOneUse())) {
7440     return DAG.getNode(PreferredFusedOpcode, SL, VT,
7441                        N0.getOperand(0), N0.getOperand(1), N1);
7442   }
7443
7444   // fold (fadd x, (fmul y, z)) -> (fma y, z, x)
7445   // Note: Commutes FADD operands.
7446   if (N1.getOpcode() == ISD::FMUL &&
7447       (Aggressive || N1->hasOneUse())) {
7448     return DAG.getNode(PreferredFusedOpcode, SL, VT,
7449                        N1.getOperand(0), N1.getOperand(1), N0);
7450   }
7451
7452   // Look through FP_EXTEND nodes to do more combining.
7453   if (UnsafeFPMath && LookThroughFPExt) {
7454     // fold (fadd (fpext (fmul x, y)), z) -> (fma (fpext x), (fpext y), z)
7455     if (N0.getOpcode() == ISD::FP_EXTEND) {
7456       SDValue N00 = N0.getOperand(0);
7457       if (N00.getOpcode() == ISD::FMUL)
7458         return DAG.getNode(PreferredFusedOpcode, SL, VT,
7459                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7460                                        N00.getOperand(0)),
7461                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7462                                        N00.getOperand(1)), N1);
7463     }
7464
7465     // fold (fadd x, (fpext (fmul y, z))) -> (fma (fpext y), (fpext z), x)
7466     // Note: Commutes FADD operands.
7467     if (N1.getOpcode() == ISD::FP_EXTEND) {
7468       SDValue N10 = N1.getOperand(0);
7469       if (N10.getOpcode() == ISD::FMUL)
7470         return DAG.getNode(PreferredFusedOpcode, SL, VT,
7471                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7472                                        N10.getOperand(0)),
7473                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7474                                        N10.getOperand(1)), N0);
7475     }
7476   }
7477
7478   // More folding opportunities when target permits.
7479   if ((UnsafeFPMath || HasFMAD)  && Aggressive) {
7480     // fold (fadd (fma x, y, (fmul u, v)), z) -> (fma x, y (fma u, v, z))
7481     if (N0.getOpcode() == PreferredFusedOpcode &&
7482         N0.getOperand(2).getOpcode() == ISD::FMUL) {
7483       return DAG.getNode(PreferredFusedOpcode, SL, VT,
7484                          N0.getOperand(0), N0.getOperand(1),
7485                          DAG.getNode(PreferredFusedOpcode, SL, VT,
7486                                      N0.getOperand(2).getOperand(0),
7487                                      N0.getOperand(2).getOperand(1),
7488                                      N1));
7489     }
7490
7491     // fold (fadd x, (fma y, z, (fmul u, v)) -> (fma y, z (fma u, v, x))
7492     if (N1->getOpcode() == PreferredFusedOpcode &&
7493         N1.getOperand(2).getOpcode() == ISD::FMUL) {
7494       return DAG.getNode(PreferredFusedOpcode, SL, VT,
7495                          N1.getOperand(0), N1.getOperand(1),
7496                          DAG.getNode(PreferredFusedOpcode, SL, VT,
7497                                      N1.getOperand(2).getOperand(0),
7498                                      N1.getOperand(2).getOperand(1),
7499                                      N0));
7500     }
7501
7502     if (UnsafeFPMath && LookThroughFPExt) {
7503       // fold (fadd (fma x, y, (fpext (fmul u, v))), z)
7504       //   -> (fma x, y, (fma (fpext u), (fpext v), z))
7505       auto FoldFAddFMAFPExtFMul = [&] (
7506           SDValue X, SDValue Y, SDValue U, SDValue V, SDValue Z) {
7507         return DAG.getNode(PreferredFusedOpcode, SL, VT, X, Y,
7508                            DAG.getNode(PreferredFusedOpcode, SL, VT,
7509                                        DAG.getNode(ISD::FP_EXTEND, SL, VT, U),
7510                                        DAG.getNode(ISD::FP_EXTEND, SL, VT, V),
7511                                        Z));
7512       };
7513       if (N0.getOpcode() == PreferredFusedOpcode) {
7514         SDValue N02 = N0.getOperand(2);
7515         if (N02.getOpcode() == ISD::FP_EXTEND) {
7516           SDValue N020 = N02.getOperand(0);
7517           if (N020.getOpcode() == ISD::FMUL)
7518             return FoldFAddFMAFPExtFMul(N0.getOperand(0), N0.getOperand(1),
7519                                         N020.getOperand(0), N020.getOperand(1),
7520                                         N1);
7521         }
7522       }
7523
7524       // fold (fadd (fpext (fma x, y, (fmul u, v))), z)
7525       //   -> (fma (fpext x), (fpext y), (fma (fpext u), (fpext v), z))
7526       // FIXME: This turns two single-precision and one double-precision
7527       // operation into two double-precision operations, which might not be
7528       // interesting for all targets, especially GPUs.
7529       auto FoldFAddFPExtFMAFMul = [&] (
7530           SDValue X, SDValue Y, SDValue U, SDValue V, SDValue Z) {
7531         return DAG.getNode(PreferredFusedOpcode, SL, VT,
7532                            DAG.getNode(ISD::FP_EXTEND, SL, VT, X),
7533                            DAG.getNode(ISD::FP_EXTEND, SL, VT, Y),
7534                            DAG.getNode(PreferredFusedOpcode, SL, VT,
7535                                        DAG.getNode(ISD::FP_EXTEND, SL, VT, U),
7536                                        DAG.getNode(ISD::FP_EXTEND, SL, VT, V),
7537                                        Z));
7538       };
7539       if (N0.getOpcode() == ISD::FP_EXTEND) {
7540         SDValue N00 = N0.getOperand(0);
7541         if (N00.getOpcode() == PreferredFusedOpcode) {
7542           SDValue N002 = N00.getOperand(2);
7543           if (N002.getOpcode() == ISD::FMUL)
7544             return FoldFAddFPExtFMAFMul(N00.getOperand(0), N00.getOperand(1),
7545                                         N002.getOperand(0), N002.getOperand(1),
7546                                         N1);
7547         }
7548       }
7549
7550       // fold (fadd x, (fma y, z, (fpext (fmul u, v)))
7551       //   -> (fma y, z, (fma (fpext u), (fpext v), x))
7552       if (N1.getOpcode() == PreferredFusedOpcode) {
7553         SDValue N12 = N1.getOperand(2);
7554         if (N12.getOpcode() == ISD::FP_EXTEND) {
7555           SDValue N120 = N12.getOperand(0);
7556           if (N120.getOpcode() == ISD::FMUL)
7557             return FoldFAddFMAFPExtFMul(N1.getOperand(0), N1.getOperand(1),
7558                                         N120.getOperand(0), N120.getOperand(1),
7559                                         N0);
7560         }
7561       }
7562
7563       // fold (fadd x, (fpext (fma y, z, (fmul u, v)))
7564       //   -> (fma (fpext y), (fpext z), (fma (fpext u), (fpext v), x))
7565       // FIXME: This turns two single-precision and one double-precision
7566       // operation into two double-precision operations, which might not be
7567       // interesting for all targets, especially GPUs.
7568       if (N1.getOpcode() == ISD::FP_EXTEND) {
7569         SDValue N10 = N1.getOperand(0);
7570         if (N10.getOpcode() == PreferredFusedOpcode) {
7571           SDValue N102 = N10.getOperand(2);
7572           if (N102.getOpcode() == ISD::FMUL)
7573             return FoldFAddFPExtFMAFMul(N10.getOperand(0), N10.getOperand(1),
7574                                         N102.getOperand(0), N102.getOperand(1),
7575                                         N0);
7576         }
7577       }
7578     }
7579   }
7580
7581   return SDValue();
7582 }
7583
7584 /// Try to perform FMA combining on a given FSUB node.
7585 SDValue DAGCombiner::visitFSUBForFMACombine(SDNode *N) {
7586   SDValue N0 = N->getOperand(0);
7587   SDValue N1 = N->getOperand(1);
7588   EVT VT = N->getValueType(0);
7589   SDLoc SL(N);
7590
7591   const TargetOptions &Options = DAG.getTarget().Options;
7592   bool UnsafeFPMath = (Options.AllowFPOpFusion == FPOpFusion::Fast ||
7593                        Options.UnsafeFPMath);
7594
7595   // Floating-point multiply-add with intermediate rounding.
7596   bool HasFMAD = (LegalOperations &&
7597                   TLI.isOperationLegal(ISD::FMAD, VT));
7598
7599   // Floating-point multiply-add without intermediate rounding.
7600   bool HasFMA = ((!LegalOperations ||
7601                   TLI.isOperationLegalOrCustom(ISD::FMA, VT)) &&
7602                  TLI.isFMAFasterThanFMulAndFAdd(VT) &&
7603                  UnsafeFPMath);
7604
7605   // No valid opcode, do not combine.
7606   if (!HasFMAD && !HasFMA)
7607     return SDValue();
7608
7609   // Always prefer FMAD to FMA for precision.
7610   unsigned int PreferredFusedOpcode = HasFMAD ? ISD::FMAD : ISD::FMA;
7611   bool Aggressive = TLI.enableAggressiveFMAFusion(VT);
7612   bool LookThroughFPExt = TLI.isFPExtFree(VT);
7613
7614   // fold (fsub (fmul x, y), z) -> (fma x, y, (fneg z))
7615   if (N0.getOpcode() == ISD::FMUL &&
7616       (Aggressive || N0->hasOneUse())) {
7617     return DAG.getNode(PreferredFusedOpcode, SL, VT,
7618                        N0.getOperand(0), N0.getOperand(1),
7619                        DAG.getNode(ISD::FNEG, SL, VT, N1));
7620   }
7621
7622   // fold (fsub x, (fmul y, z)) -> (fma (fneg y), z, x)
7623   // Note: Commutes FSUB operands.
7624   if (N1.getOpcode() == ISD::FMUL &&
7625       (Aggressive || N1->hasOneUse()))
7626     return DAG.getNode(PreferredFusedOpcode, SL, VT,
7627                        DAG.getNode(ISD::FNEG, SL, VT,
7628                                    N1.getOperand(0)),
7629                        N1.getOperand(1), N0);
7630
7631   // fold (fsub (fneg (fmul, x, y)), z) -> (fma (fneg x), y, (fneg z))
7632   if (N0.getOpcode() == ISD::FNEG &&
7633       N0.getOperand(0).getOpcode() == ISD::FMUL &&
7634       (Aggressive || (N0->hasOneUse() && N0.getOperand(0).hasOneUse()))) {
7635     SDValue N00 = N0.getOperand(0).getOperand(0);
7636     SDValue N01 = N0.getOperand(0).getOperand(1);
7637     return DAG.getNode(PreferredFusedOpcode, SL, VT,
7638                        DAG.getNode(ISD::FNEG, SL, VT, N00), N01,
7639                        DAG.getNode(ISD::FNEG, SL, VT, N1));
7640   }
7641
7642   // Look through FP_EXTEND nodes to do more combining.
7643   if (UnsafeFPMath && LookThroughFPExt) {
7644     // fold (fsub (fpext (fmul x, y)), z)
7645     //   -> (fma (fpext x), (fpext y), (fneg z))
7646     if (N0.getOpcode() == ISD::FP_EXTEND) {
7647       SDValue N00 = N0.getOperand(0);
7648       if (N00.getOpcode() == ISD::FMUL)
7649         return DAG.getNode(PreferredFusedOpcode, SL, VT,
7650                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7651                                        N00.getOperand(0)),
7652                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7653                                        N00.getOperand(1)),
7654                            DAG.getNode(ISD::FNEG, SL, VT, N1));
7655     }
7656
7657     // fold (fsub x, (fpext (fmul y, z)))
7658     //   -> (fma (fneg (fpext y)), (fpext z), x)
7659     // Note: Commutes FSUB operands.
7660     if (N1.getOpcode() == ISD::FP_EXTEND) {
7661       SDValue N10 = N1.getOperand(0);
7662       if (N10.getOpcode() == ISD::FMUL)
7663         return DAG.getNode(PreferredFusedOpcode, SL, VT,
7664                            DAG.getNode(ISD::FNEG, SL, VT,
7665                                        DAG.getNode(ISD::FP_EXTEND, SL, VT,
7666                                                    N10.getOperand(0))),
7667                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7668                                        N10.getOperand(1)),
7669                            N0);
7670     }
7671
7672     // fold (fsub (fpext (fneg (fmul, x, y))), z)
7673     //   -> (fneg (fma (fpext x), (fpext y), z))
7674     // Note: This could be removed with appropriate canonicalization of the
7675     // input expression into (fneg (fadd (fpext (fmul, x, y)), z). However, the
7676     // orthogonal flags -fp-contract=fast and -enable-unsafe-fp-math prevent
7677     // from implementing the canonicalization in visitFSUB.
7678     if (N0.getOpcode() == ISD::FP_EXTEND) {
7679       SDValue N00 = N0.getOperand(0);
7680       if (N00.getOpcode() == ISD::FNEG) {
7681         SDValue N000 = N00.getOperand(0);
7682         if (N000.getOpcode() == ISD::FMUL) {
7683           return DAG.getNode(ISD::FNEG, SL, VT,
7684                              DAG.getNode(PreferredFusedOpcode, SL, VT,
7685                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7686                                                      N000.getOperand(0)),
7687                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7688                                                      N000.getOperand(1)),
7689                                          N1));
7690         }
7691       }
7692     }
7693
7694     // fold (fsub (fneg (fpext (fmul, x, y))), z)
7695     //   -> (fneg (fma (fpext x)), (fpext y), z)
7696     // Note: This could be removed with appropriate canonicalization of the
7697     // input expression into (fneg (fadd (fpext (fmul, x, y)), z). However, the
7698     // orthogonal flags -fp-contract=fast and -enable-unsafe-fp-math prevent
7699     // from implementing the canonicalization in visitFSUB.
7700     if (N0.getOpcode() == ISD::FNEG) {
7701       SDValue N00 = N0.getOperand(0);
7702       if (N00.getOpcode() == ISD::FP_EXTEND) {
7703         SDValue N000 = N00.getOperand(0);
7704         if (N000.getOpcode() == ISD::FMUL) {
7705           return DAG.getNode(ISD::FNEG, SL, VT,
7706                              DAG.getNode(PreferredFusedOpcode, SL, VT,
7707                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7708                                                      N000.getOperand(0)),
7709                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7710                                                      N000.getOperand(1)),
7711                                          N1));
7712         }
7713       }
7714     }
7715
7716   }
7717
7718   // More folding opportunities when target permits.
7719   if ((UnsafeFPMath || HasFMAD) && Aggressive) {
7720     // fold (fsub (fma x, y, (fmul u, v)), z)
7721     //   -> (fma x, y (fma u, v, (fneg z)))
7722     if (N0.getOpcode() == PreferredFusedOpcode &&
7723         N0.getOperand(2).getOpcode() == ISD::FMUL) {
7724       return DAG.getNode(PreferredFusedOpcode, SL, VT,
7725                          N0.getOperand(0), N0.getOperand(1),
7726                          DAG.getNode(PreferredFusedOpcode, SL, VT,
7727                                      N0.getOperand(2).getOperand(0),
7728                                      N0.getOperand(2).getOperand(1),
7729                                      DAG.getNode(ISD::FNEG, SL, VT,
7730                                                  N1)));
7731     }
7732
7733     // fold (fsub x, (fma y, z, (fmul u, v)))
7734     //   -> (fma (fneg y), z, (fma (fneg u), v, x))
7735     if (N1.getOpcode() == PreferredFusedOpcode &&
7736         N1.getOperand(2).getOpcode() == ISD::FMUL) {
7737       SDValue N20 = N1.getOperand(2).getOperand(0);
7738       SDValue N21 = N1.getOperand(2).getOperand(1);
7739       return DAG.getNode(PreferredFusedOpcode, SL, VT,
7740                          DAG.getNode(ISD::FNEG, SL, VT,
7741                                      N1.getOperand(0)),
7742                          N1.getOperand(1),
7743                          DAG.getNode(PreferredFusedOpcode, SL, VT,
7744                                      DAG.getNode(ISD::FNEG, SL, VT, N20),
7745
7746                                      N21, N0));
7747     }
7748
7749     if (UnsafeFPMath && LookThroughFPExt) {
7750       // fold (fsub (fma x, y, (fpext (fmul u, v))), z)
7751       //   -> (fma x, y (fma (fpext u), (fpext v), (fneg z)))
7752       if (N0.getOpcode() == PreferredFusedOpcode) {
7753         SDValue N02 = N0.getOperand(2);
7754         if (N02.getOpcode() == ISD::FP_EXTEND) {
7755           SDValue N020 = N02.getOperand(0);
7756           if (N020.getOpcode() == ISD::FMUL)
7757             return DAG.getNode(PreferredFusedOpcode, SL, VT,
7758                                N0.getOperand(0), N0.getOperand(1),
7759                                DAG.getNode(PreferredFusedOpcode, SL, VT,
7760                                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7761                                                        N020.getOperand(0)),
7762                                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7763                                                        N020.getOperand(1)),
7764                                            DAG.getNode(ISD::FNEG, SL, VT,
7765                                                        N1)));
7766         }
7767       }
7768
7769       // fold (fsub (fpext (fma x, y, (fmul u, v))), z)
7770       //   -> (fma (fpext x), (fpext y),
7771       //           (fma (fpext u), (fpext v), (fneg z)))
7772       // FIXME: This turns two single-precision and one double-precision
7773       // operation into two double-precision operations, which might not be
7774       // interesting for all targets, especially GPUs.
7775       if (N0.getOpcode() == ISD::FP_EXTEND) {
7776         SDValue N00 = N0.getOperand(0);
7777         if (N00.getOpcode() == PreferredFusedOpcode) {
7778           SDValue N002 = N00.getOperand(2);
7779           if (N002.getOpcode() == ISD::FMUL)
7780             return DAG.getNode(PreferredFusedOpcode, SL, VT,
7781                                DAG.getNode(ISD::FP_EXTEND, SL, VT,
7782                                            N00.getOperand(0)),
7783                                DAG.getNode(ISD::FP_EXTEND, SL, VT,
7784                                            N00.getOperand(1)),
7785                                DAG.getNode(PreferredFusedOpcode, SL, VT,
7786                                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7787                                                        N002.getOperand(0)),
7788                                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7789                                                        N002.getOperand(1)),
7790                                            DAG.getNode(ISD::FNEG, SL, VT,
7791                                                        N1)));
7792         }
7793       }
7794
7795       // fold (fsub x, (fma y, z, (fpext (fmul u, v))))
7796       //   -> (fma (fneg y), z, (fma (fneg (fpext u)), (fpext v), x))
7797       if (N1.getOpcode() == PreferredFusedOpcode &&
7798         N1.getOperand(2).getOpcode() == ISD::FP_EXTEND) {
7799         SDValue N120 = N1.getOperand(2).getOperand(0);
7800         if (N120.getOpcode() == ISD::FMUL) {
7801           SDValue N1200 = N120.getOperand(0);
7802           SDValue N1201 = N120.getOperand(1);
7803           return DAG.getNode(PreferredFusedOpcode, SL, VT,
7804                              DAG.getNode(ISD::FNEG, SL, VT, N1.getOperand(0)),
7805                              N1.getOperand(1),
7806                              DAG.getNode(PreferredFusedOpcode, SL, VT,
7807                                          DAG.getNode(ISD::FNEG, SL, VT,
7808                                              DAG.getNode(ISD::FP_EXTEND, SL,
7809                                                          VT, N1200)),
7810                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7811                                                      N1201),
7812                                          N0));
7813         }
7814       }
7815
7816       // fold (fsub x, (fpext (fma y, z, (fmul u, v))))
7817       //   -> (fma (fneg (fpext y)), (fpext z),
7818       //           (fma (fneg (fpext u)), (fpext v), x))
7819       // FIXME: This turns two single-precision and one double-precision
7820       // operation into two double-precision operations, which might not be
7821       // interesting for all targets, especially GPUs.
7822       if (N1.getOpcode() == ISD::FP_EXTEND &&
7823         N1.getOperand(0).getOpcode() == PreferredFusedOpcode) {
7824         SDValue N100 = N1.getOperand(0).getOperand(0);
7825         SDValue N101 = N1.getOperand(0).getOperand(1);
7826         SDValue N102 = N1.getOperand(0).getOperand(2);
7827         if (N102.getOpcode() == ISD::FMUL) {
7828           SDValue N1020 = N102.getOperand(0);
7829           SDValue N1021 = N102.getOperand(1);
7830           return DAG.getNode(PreferredFusedOpcode, SL, VT,
7831                              DAG.getNode(ISD::FNEG, SL, VT,
7832                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7833                                                      N100)),
7834                              DAG.getNode(ISD::FP_EXTEND, SL, VT, N101),
7835                              DAG.getNode(PreferredFusedOpcode, SL, VT,
7836                                          DAG.getNode(ISD::FNEG, SL, VT,
7837                                              DAG.getNode(ISD::FP_EXTEND, SL,
7838                                                          VT, N1020)),
7839                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7840                                                      N1021),
7841                                          N0));
7842         }
7843       }
7844     }
7845   }
7846
7847   return SDValue();
7848 }
7849
7850 SDValue DAGCombiner::visitFADD(SDNode *N) {
7851   SDValue N0 = N->getOperand(0);
7852   SDValue N1 = N->getOperand(1);
7853   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7854   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
7855   EVT VT = N->getValueType(0);
7856   SDLoc DL(N);
7857   const TargetOptions &Options = DAG.getTarget().Options;
7858
7859   // fold vector ops
7860   if (VT.isVector())
7861     if (SDValue FoldedVOp = SimplifyVBinOp(N))
7862       return FoldedVOp;
7863
7864   // fold (fadd c1, c2) -> c1 + c2
7865   if (N0CFP && N1CFP)
7866     return DAG.getNode(ISD::FADD, DL, VT, N0, N1);
7867
7868   // canonicalize constant to RHS
7869   if (N0CFP && !N1CFP)
7870     return DAG.getNode(ISD::FADD, DL, VT, N1, N0);
7871
7872   // fold (fadd A, (fneg B)) -> (fsub A, B)
7873   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
7874       isNegatibleForFree(N1, LegalOperations, TLI, &Options) == 2)
7875     return DAG.getNode(ISD::FSUB, DL, VT, N0,
7876                        GetNegatedExpression(N1, DAG, LegalOperations));
7877
7878   // fold (fadd (fneg A), B) -> (fsub B, A)
7879   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
7880       isNegatibleForFree(N0, LegalOperations, TLI, &Options) == 2)
7881     return DAG.getNode(ISD::FSUB, DL, VT, N1,
7882                        GetNegatedExpression(N0, DAG, LegalOperations));
7883
7884   // If 'unsafe math' is enabled, fold lots of things.
7885   if (Options.UnsafeFPMath) {
7886     // No FP constant should be created after legalization as Instruction
7887     // Selection pass has a hard time dealing with FP constants.
7888     bool AllowNewConst = (Level < AfterLegalizeDAG);
7889
7890     // fold (fadd A, 0) -> A
7891     if (N1CFP && N1CFP->isZero())
7892       return N0;
7893
7894     // fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
7895     if (N1CFP && N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
7896         isa<ConstantFPSDNode>(N0.getOperand(1)))
7897       return DAG.getNode(ISD::FADD, DL, VT, N0.getOperand(0),
7898                          DAG.getNode(ISD::FADD, DL, VT, N0.getOperand(1), N1));
7899
7900     // If allowed, fold (fadd (fneg x), x) -> 0.0
7901     if (AllowNewConst && N0.getOpcode() == ISD::FNEG && N0.getOperand(0) == N1)
7902       return DAG.getConstantFP(0.0, DL, VT);
7903
7904     // If allowed, fold (fadd x, (fneg x)) -> 0.0
7905     if (AllowNewConst && N1.getOpcode() == ISD::FNEG && N1.getOperand(0) == N0)
7906       return DAG.getConstantFP(0.0, DL, VT);
7907
7908     // We can fold chains of FADD's of the same value into multiplications.
7909     // This transform is not safe in general because we are reducing the number
7910     // of rounding steps.
7911     if (TLI.isOperationLegalOrCustom(ISD::FMUL, VT) && !N0CFP && !N1CFP) {
7912       if (N0.getOpcode() == ISD::FMUL) {
7913         ConstantFPSDNode *CFP00 = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
7914         ConstantFPSDNode *CFP01 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
7915
7916         // (fadd (fmul x, c), x) -> (fmul x, c+1)
7917         if (CFP01 && !CFP00 && N0.getOperand(0) == N1) {
7918           SDValue NewCFP = DAG.getNode(ISD::FADD, DL, VT, SDValue(CFP01, 0),
7919                                        DAG.getConstantFP(1.0, DL, VT));
7920           return DAG.getNode(ISD::FMUL, DL, VT, N1, NewCFP);
7921         }
7922
7923         // (fadd (fmul x, c), (fadd x, x)) -> (fmul x, c+2)
7924         if (CFP01 && !CFP00 && N1.getOpcode() == ISD::FADD &&
7925             N1.getOperand(0) == N1.getOperand(1) &&
7926             N0.getOperand(0) == N1.getOperand(0)) {
7927           SDValue NewCFP = DAG.getNode(ISD::FADD, DL, VT, SDValue(CFP01, 0),
7928                                        DAG.getConstantFP(2.0, DL, VT));
7929           return DAG.getNode(ISD::FMUL, DL, VT, N0.getOperand(0), NewCFP);
7930         }
7931       }
7932
7933       if (N1.getOpcode() == ISD::FMUL) {
7934         ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
7935         ConstantFPSDNode *CFP11 = dyn_cast<ConstantFPSDNode>(N1.getOperand(1));
7936
7937         // (fadd x, (fmul x, c)) -> (fmul x, c+1)
7938         if (CFP11 && !CFP10 && N1.getOperand(0) == N0) {
7939           SDValue NewCFP = DAG.getNode(ISD::FADD, DL, VT, SDValue(CFP11, 0),
7940                                        DAG.getConstantFP(1.0, DL, VT));
7941           return DAG.getNode(ISD::FMUL, DL, VT, N0, NewCFP);
7942         }
7943
7944         // (fadd (fadd x, x), (fmul x, c)) -> (fmul x, c+2)
7945         if (CFP11 && !CFP10 && N0.getOpcode() == ISD::FADD &&
7946             N0.getOperand(0) == N0.getOperand(1) &&
7947             N1.getOperand(0) == N0.getOperand(0)) {
7948           SDValue NewCFP = DAG.getNode(ISD::FADD, DL, VT, SDValue(CFP11, 0),
7949                                        DAG.getConstantFP(2.0, DL, VT));
7950           return DAG.getNode(ISD::FMUL, DL, VT, N1.getOperand(0), NewCFP);
7951         }
7952       }
7953
7954       if (N0.getOpcode() == ISD::FADD && AllowNewConst) {
7955         ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
7956         // (fadd (fadd x, x), x) -> (fmul x, 3.0)
7957         if (!CFP && N0.getOperand(0) == N0.getOperand(1) &&
7958             (N0.getOperand(0) == N1)) {
7959           return DAG.getNode(ISD::FMUL, DL, VT,
7960                              N1, DAG.getConstantFP(3.0, DL, VT));
7961         }
7962       }
7963
7964       if (N1.getOpcode() == ISD::FADD && AllowNewConst) {
7965         ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
7966         // (fadd x, (fadd x, x)) -> (fmul x, 3.0)
7967         if (!CFP10 && N1.getOperand(0) == N1.getOperand(1) &&
7968             N1.getOperand(0) == N0) {
7969           return DAG.getNode(ISD::FMUL, DL, VT,
7970                              N0, DAG.getConstantFP(3.0, DL, VT));
7971         }
7972       }
7973
7974       // (fadd (fadd x, x), (fadd x, x)) -> (fmul x, 4.0)
7975       if (AllowNewConst &&
7976           N0.getOpcode() == ISD::FADD && N1.getOpcode() == ISD::FADD &&
7977           N0.getOperand(0) == N0.getOperand(1) &&
7978           N1.getOperand(0) == N1.getOperand(1) &&
7979           N0.getOperand(0) == N1.getOperand(0)) {
7980         return DAG.getNode(ISD::FMUL, DL, VT,
7981                            N0.getOperand(0), DAG.getConstantFP(4.0, DL, VT));
7982       }
7983     }
7984   } // enable-unsafe-fp-math
7985
7986   // FADD -> FMA combines:
7987   if (SDValue Fused = visitFADDForFMACombine(N)) {
7988     AddToWorklist(Fused.getNode());
7989     return Fused;
7990   }
7991
7992   return SDValue();
7993 }
7994
7995 SDValue DAGCombiner::visitFSUB(SDNode *N) {
7996   SDValue N0 = N->getOperand(0);
7997   SDValue N1 = N->getOperand(1);
7998   ConstantFPSDNode *N0CFP = isConstOrConstSplatFP(N0);
7999   ConstantFPSDNode *N1CFP = isConstOrConstSplatFP(N1);
8000   EVT VT = N->getValueType(0);
8001   SDLoc dl(N);
8002   const TargetOptions &Options = DAG.getTarget().Options;
8003
8004   // fold vector ops
8005   if (VT.isVector())
8006     if (SDValue FoldedVOp = SimplifyVBinOp(N))
8007       return FoldedVOp;
8008
8009   // fold (fsub c1, c2) -> c1-c2
8010   if (N0CFP && N1CFP)
8011     return DAG.getNode(ISD::FSUB, dl, VT, N0, N1);
8012
8013   // fold (fsub A, (fneg B)) -> (fadd A, B)
8014   if (isNegatibleForFree(N1, LegalOperations, TLI, &Options))
8015     return DAG.getNode(ISD::FADD, dl, VT, N0,
8016                        GetNegatedExpression(N1, DAG, LegalOperations));
8017
8018   // If 'unsafe math' is enabled, fold lots of things.
8019   if (Options.UnsafeFPMath) {
8020     // (fsub A, 0) -> A
8021     if (N1CFP && N1CFP->isZero())
8022       return N0;
8023
8024     // (fsub 0, B) -> -B
8025     if (N0CFP && N0CFP->isZero()) {
8026       if (isNegatibleForFree(N1, LegalOperations, TLI, &Options))
8027         return GetNegatedExpression(N1, DAG, LegalOperations);
8028       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
8029         return DAG.getNode(ISD::FNEG, dl, VT, N1);
8030     }
8031
8032     // (fsub x, x) -> 0.0
8033     if (N0 == N1)
8034       return DAG.getConstantFP(0.0f, dl, VT);
8035
8036     // (fsub x, (fadd x, y)) -> (fneg y)
8037     // (fsub x, (fadd y, x)) -> (fneg y)
8038     if (N1.getOpcode() == ISD::FADD) {
8039       SDValue N10 = N1->getOperand(0);
8040       SDValue N11 = N1->getOperand(1);
8041
8042       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI, &Options))
8043         return GetNegatedExpression(N11, DAG, LegalOperations);
8044
8045       if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI, &Options))
8046         return GetNegatedExpression(N10, DAG, LegalOperations);
8047     }
8048   }
8049
8050   // FSUB -> FMA combines:
8051   if (SDValue Fused = visitFSUBForFMACombine(N)) {
8052     AddToWorklist(Fused.getNode());
8053     return Fused;
8054   }
8055
8056   return SDValue();
8057 }
8058
8059 SDValue DAGCombiner::visitFMUL(SDNode *N) {
8060   SDValue N0 = N->getOperand(0);
8061   SDValue N1 = N->getOperand(1);
8062   ConstantFPSDNode *N0CFP = isConstOrConstSplatFP(N0);
8063   ConstantFPSDNode *N1CFP = isConstOrConstSplatFP(N1);
8064   EVT VT = N->getValueType(0);
8065   SDLoc DL(N);
8066   const TargetOptions &Options = DAG.getTarget().Options;
8067
8068   // fold vector ops
8069   if (VT.isVector()) {
8070     // This just handles C1 * C2 for vectors. Other vector folds are below.
8071     if (SDValue FoldedVOp = SimplifyVBinOp(N))
8072       return FoldedVOp;
8073   }
8074
8075   // fold (fmul c1, c2) -> c1*c2
8076   if (N0CFP && N1CFP)
8077     return DAG.getNode(ISD::FMUL, DL, VT, N0, N1);
8078
8079   // canonicalize constant to RHS
8080   if (isConstantFPBuildVectorOrConstantFP(N0) &&
8081      !isConstantFPBuildVectorOrConstantFP(N1))
8082     return DAG.getNode(ISD::FMUL, DL, VT, N1, N0);
8083
8084   // fold (fmul A, 1.0) -> A
8085   if (N1CFP && N1CFP->isExactlyValue(1.0))
8086     return N0;
8087
8088   if (Options.UnsafeFPMath) {
8089     // fold (fmul A, 0) -> 0
8090     if (N1CFP && N1CFP->isZero())
8091       return N1;
8092
8093     // fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
8094     if (N0.getOpcode() == ISD::FMUL) {
8095       // Fold scalars or any vector constants (not just splats).
8096       // This fold is done in general by InstCombine, but extra fmul insts
8097       // may have been generated during lowering.
8098       SDValue N00 = N0.getOperand(0);
8099       SDValue N01 = N0.getOperand(1);
8100       auto *BV1 = dyn_cast<BuildVectorSDNode>(N1);
8101       auto *BV00 = dyn_cast<BuildVectorSDNode>(N00);
8102       auto *BV01 = dyn_cast<BuildVectorSDNode>(N01);
8103
8104       // Check 1: Make sure that the first operand of the inner multiply is NOT
8105       // a constant. Otherwise, we may induce infinite looping.
8106       if (!(isConstOrConstSplatFP(N00) || (BV00 && BV00->isConstant()))) {
8107         // Check 2: Make sure that the second operand of the inner multiply and
8108         // the second operand of the outer multiply are constants.
8109         if ((N1CFP && isConstOrConstSplatFP(N01)) ||
8110             (BV1 && BV01 && BV1->isConstant() && BV01->isConstant())) {
8111           SDValue MulConsts = DAG.getNode(ISD::FMUL, DL, VT, N01, N1);
8112           return DAG.getNode(ISD::FMUL, DL, VT, N00, MulConsts);
8113         }
8114       }
8115     }
8116
8117     // fold (fmul (fadd x, x), c) -> (fmul x, (fmul 2.0, c))
8118     // Undo the fmul 2.0, x -> fadd x, x transformation, since if it occurs
8119     // during an early run of DAGCombiner can prevent folding with fmuls
8120     // inserted during lowering.
8121     if (N0.getOpcode() == ISD::FADD &&
8122         (N0.getOperand(0) == N0.getOperand(1)) &&
8123         N0.hasOneUse()) {
8124       const SDValue Two = DAG.getConstantFP(2.0, DL, VT);
8125       SDValue MulConsts = DAG.getNode(ISD::FMUL, DL, VT, Two, N1);
8126       return DAG.getNode(ISD::FMUL, DL, VT, N0.getOperand(0), MulConsts);
8127     }
8128   }
8129
8130   // fold (fmul X, 2.0) -> (fadd X, X)
8131   if (N1CFP && N1CFP->isExactlyValue(+2.0))
8132     return DAG.getNode(ISD::FADD, DL, VT, N0, N0);
8133
8134   // fold (fmul X, -1.0) -> (fneg X)
8135   if (N1CFP && N1CFP->isExactlyValue(-1.0))
8136     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
8137       return DAG.getNode(ISD::FNEG, DL, VT, N0);
8138
8139   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
8140   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI, &Options)) {
8141     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI, &Options)) {
8142       // Both can be negated for free, check to see if at least one is cheaper
8143       // negated.
8144       if (LHSNeg == 2 || RHSNeg == 2)
8145         return DAG.getNode(ISD::FMUL, DL, VT,
8146                            GetNegatedExpression(N0, DAG, LegalOperations),
8147                            GetNegatedExpression(N1, DAG, LegalOperations));
8148     }
8149   }
8150
8151   return SDValue();
8152 }
8153
8154 SDValue DAGCombiner::visitFMA(SDNode *N) {
8155   SDValue N0 = N->getOperand(0);
8156   SDValue N1 = N->getOperand(1);
8157   SDValue N2 = N->getOperand(2);
8158   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8159   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8160   EVT VT = N->getValueType(0);
8161   SDLoc dl(N);
8162   const TargetOptions &Options = DAG.getTarget().Options;
8163
8164   // Constant fold FMA.
8165   if (isa<ConstantFPSDNode>(N0) &&
8166       isa<ConstantFPSDNode>(N1) &&
8167       isa<ConstantFPSDNode>(N2)) {
8168     return DAG.getNode(ISD::FMA, dl, VT, N0, N1, N2);
8169   }
8170
8171   if (Options.UnsafeFPMath) {
8172     if (N0CFP && N0CFP->isZero())
8173       return N2;
8174     if (N1CFP && N1CFP->isZero())
8175       return N2;
8176   }
8177   if (N0CFP && N0CFP->isExactlyValue(1.0))
8178     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N2);
8179   if (N1CFP && N1CFP->isExactlyValue(1.0))
8180     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N2);
8181
8182   // Canonicalize (fma c, x, y) -> (fma x, c, y)
8183   if (N0CFP && !N1CFP)
8184     return DAG.getNode(ISD::FMA, SDLoc(N), VT, N1, N0, N2);
8185
8186   // (fma x, c1, (fmul x, c2)) -> (fmul x, c1+c2)
8187   if (Options.UnsafeFPMath && N1CFP &&
8188       N2.getOpcode() == ISD::FMUL &&
8189       N0 == N2.getOperand(0) &&
8190       N2.getOperand(1).getOpcode() == ISD::ConstantFP) {
8191     return DAG.getNode(ISD::FMUL, dl, VT, N0,
8192                        DAG.getNode(ISD::FADD, dl, VT, N1, N2.getOperand(1)));
8193   }
8194
8195
8196   // (fma (fmul x, c1), c2, y) -> (fma x, c1*c2, y)
8197   if (Options.UnsafeFPMath &&
8198       N0.getOpcode() == ISD::FMUL && N1CFP &&
8199       N0.getOperand(1).getOpcode() == ISD::ConstantFP) {
8200     return DAG.getNode(ISD::FMA, dl, VT,
8201                        N0.getOperand(0),
8202                        DAG.getNode(ISD::FMUL, dl, VT, N1, N0.getOperand(1)),
8203                        N2);
8204   }
8205
8206   // (fma x, 1, y) -> (fadd x, y)
8207   // (fma x, -1, y) -> (fadd (fneg x), y)
8208   if (N1CFP) {
8209     if (N1CFP->isExactlyValue(1.0))
8210       return DAG.getNode(ISD::FADD, dl, VT, N0, N2);
8211
8212     if (N1CFP->isExactlyValue(-1.0) &&
8213         (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))) {
8214       SDValue RHSNeg = DAG.getNode(ISD::FNEG, dl, VT, N0);
8215       AddToWorklist(RHSNeg.getNode());
8216       return DAG.getNode(ISD::FADD, dl, VT, N2, RHSNeg);
8217     }
8218   }
8219
8220   // (fma x, c, x) -> (fmul x, (c+1))
8221   if (Options.UnsafeFPMath && N1CFP && N0 == N2)
8222     return DAG.getNode(ISD::FMUL, dl, VT, N0,
8223                        DAG.getNode(ISD::FADD, dl, VT,
8224                                    N1, DAG.getConstantFP(1.0, dl, VT)));
8225
8226   // (fma x, c, (fneg x)) -> (fmul x, (c-1))
8227   if (Options.UnsafeFPMath && N1CFP &&
8228       N2.getOpcode() == ISD::FNEG && N2.getOperand(0) == N0)
8229     return DAG.getNode(ISD::FMUL, dl, VT, N0,
8230                        DAG.getNode(ISD::FADD, dl, VT,
8231                                    N1, DAG.getConstantFP(-1.0, dl, VT)));
8232
8233
8234   return SDValue();
8235 }
8236
8237 // Combine multiple FDIVs with the same divisor into multiple FMULs by the
8238 // reciprocal.
8239 // E.g., (a / D; b / D;) -> (recip = 1.0 / D; a * recip; b * recip)
8240 // Notice that this is not always beneficial. One reason is different target
8241 // may have different costs for FDIV and FMUL, so sometimes the cost of two
8242 // FDIVs may be lower than the cost of one FDIV and two FMULs. Another reason
8243 // is the critical path is increased from "one FDIV" to "one FDIV + one FMUL".
8244 SDValue DAGCombiner::combineRepeatedFPDivisors(SDNode *N) {
8245   if (!DAG.getTarget().Options.UnsafeFPMath)
8246     return SDValue();
8247
8248   // Skip if current node is a reciprocal.
8249   SDValue N0 = N->getOperand(0);
8250   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8251   if (N0CFP && N0CFP->isExactlyValue(1.0))
8252     return SDValue();
8253
8254   // Exit early if the target does not want this transform or if there can't
8255   // possibly be enough uses of the divisor to make the transform worthwhile.
8256   SDValue N1 = N->getOperand(1);
8257   unsigned MinUses = TLI.combineRepeatedFPDivisors();
8258   if (!MinUses || N1->use_size() < MinUses)
8259     return SDValue();
8260
8261   // Find all FDIV users of the same divisor.
8262   // Use a set because duplicates may be present in the user list.
8263   SetVector<SDNode *> Users;
8264   for (auto *U : N1->uses())
8265     if (U->getOpcode() == ISD::FDIV && U->getOperand(1) == N1)
8266       Users.insert(U);
8267
8268   // Now that we have the actual number of divisor uses, make sure it meets
8269   // the minimum threshold specified by the target.
8270   if (Users.size() < MinUses)
8271     return SDValue();
8272
8273   EVT VT = N->getValueType(0);
8274   SDLoc DL(N);
8275   SDValue FPOne = DAG.getConstantFP(1.0, DL, VT);
8276   // FIXME: This optimization requires some level of fast-math, so the
8277   // created reciprocal node should at least have the 'allowReciprocal'
8278   // fast-math-flag set.
8279   SDValue Reciprocal = DAG.getNode(ISD::FDIV, DL, VT, FPOne, N1);
8280
8281   // Dividend / Divisor -> Dividend * Reciprocal
8282   for (auto *U : Users) {
8283     SDValue Dividend = U->getOperand(0);
8284     if (Dividend != FPOne) {
8285       SDValue NewNode = DAG.getNode(ISD::FMUL, SDLoc(U), VT, Dividend,
8286                                     Reciprocal);
8287       CombineTo(U, NewNode);
8288     } else if (U != Reciprocal.getNode()) {
8289       // In the absence of fast-math-flags, this user node is always the
8290       // same node as Reciprocal, but with FMF they may be different nodes.
8291       CombineTo(U, Reciprocal);
8292     }
8293   }
8294   return SDValue(N, 0);  // N was replaced.
8295 }
8296
8297 SDValue DAGCombiner::visitFDIV(SDNode *N) {
8298   SDValue N0 = N->getOperand(0);
8299   SDValue N1 = N->getOperand(1);
8300   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8301   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8302   EVT VT = N->getValueType(0);
8303   SDLoc DL(N);
8304   const TargetOptions &Options = DAG.getTarget().Options;
8305
8306   // fold vector ops
8307   if (VT.isVector())
8308     if (SDValue FoldedVOp = SimplifyVBinOp(N))
8309       return FoldedVOp;
8310
8311   // fold (fdiv c1, c2) -> c1/c2
8312   if (N0CFP && N1CFP)
8313     return DAG.getNode(ISD::FDIV, SDLoc(N), VT, N0, N1);
8314
8315   if (Options.UnsafeFPMath) {
8316     // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
8317     if (N1CFP) {
8318       // Compute the reciprocal 1.0 / c2.
8319       APFloat N1APF = N1CFP->getValueAPF();
8320       APFloat Recip(N1APF.getSemantics(), 1); // 1.0
8321       APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
8322       // Only do the transform if the reciprocal is a legal fp immediate that
8323       // isn't too nasty (eg NaN, denormal, ...).
8324       if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
8325           (!LegalOperations ||
8326            // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
8327            // backend)... we should handle this gracefully after Legalize.
8328            // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
8329            TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
8330            TLI.isFPImmLegal(Recip, VT)))
8331         return DAG.getNode(ISD::FMUL, DL, VT, N0,
8332                            DAG.getConstantFP(Recip, DL, VT));
8333     }
8334
8335     // If this FDIV is part of a reciprocal square root, it may be folded
8336     // into a target-specific square root estimate instruction.
8337     if (N1.getOpcode() == ISD::FSQRT) {
8338       if (SDValue RV = BuildRsqrtEstimate(N1.getOperand(0))) {
8339         return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
8340       }
8341     } else if (N1.getOpcode() == ISD::FP_EXTEND &&
8342                N1.getOperand(0).getOpcode() == ISD::FSQRT) {
8343       if (SDValue RV = BuildRsqrtEstimate(N1.getOperand(0).getOperand(0))) {
8344         RV = DAG.getNode(ISD::FP_EXTEND, SDLoc(N1), VT, RV);
8345         AddToWorklist(RV.getNode());
8346         return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
8347       }
8348     } else if (N1.getOpcode() == ISD::FP_ROUND &&
8349                N1.getOperand(0).getOpcode() == ISD::FSQRT) {
8350       if (SDValue RV = BuildRsqrtEstimate(N1.getOperand(0).getOperand(0))) {
8351         RV = DAG.getNode(ISD::FP_ROUND, SDLoc(N1), VT, RV, N1.getOperand(1));
8352         AddToWorklist(RV.getNode());
8353         return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
8354       }
8355     } else if (N1.getOpcode() == ISD::FMUL) {
8356       // Look through an FMUL. Even though this won't remove the FDIV directly,
8357       // it's still worthwhile to get rid of the FSQRT if possible.
8358       SDValue SqrtOp;
8359       SDValue OtherOp;
8360       if (N1.getOperand(0).getOpcode() == ISD::FSQRT) {
8361         SqrtOp = N1.getOperand(0);
8362         OtherOp = N1.getOperand(1);
8363       } else if (N1.getOperand(1).getOpcode() == ISD::FSQRT) {
8364         SqrtOp = N1.getOperand(1);
8365         OtherOp = N1.getOperand(0);
8366       }
8367       if (SqrtOp.getNode()) {
8368         // We found a FSQRT, so try to make this fold:
8369         // x / (y * sqrt(z)) -> x * (rsqrt(z) / y)
8370         if (SDValue RV = BuildRsqrtEstimate(SqrtOp.getOperand(0))) {
8371           RV = DAG.getNode(ISD::FDIV, SDLoc(N1), VT, RV, OtherOp);
8372           AddToWorklist(RV.getNode());
8373           return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
8374         }
8375       }
8376     }
8377
8378     // Fold into a reciprocal estimate and multiply instead of a real divide.
8379     if (SDValue RV = BuildReciprocalEstimate(N1)) {
8380       AddToWorklist(RV.getNode());
8381       return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
8382     }
8383   }
8384
8385   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
8386   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI, &Options)) {
8387     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI, &Options)) {
8388       // Both can be negated for free, check to see if at least one is cheaper
8389       // negated.
8390       if (LHSNeg == 2 || RHSNeg == 2)
8391         return DAG.getNode(ISD::FDIV, SDLoc(N), VT,
8392                            GetNegatedExpression(N0, DAG, LegalOperations),
8393                            GetNegatedExpression(N1, DAG, LegalOperations));
8394     }
8395   }
8396
8397   if (SDValue CombineRepeatedDivisors = combineRepeatedFPDivisors(N))
8398     return CombineRepeatedDivisors;
8399
8400   return SDValue();
8401 }
8402
8403 SDValue DAGCombiner::visitFREM(SDNode *N) {
8404   SDValue N0 = N->getOperand(0);
8405   SDValue N1 = N->getOperand(1);
8406   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8407   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8408   EVT VT = N->getValueType(0);
8409
8410   // fold (frem c1, c2) -> fmod(c1,c2)
8411   if (N0CFP && N1CFP)
8412     return DAG.getNode(ISD::FREM, SDLoc(N), VT, N0, N1);
8413
8414   return SDValue();
8415 }
8416
8417 SDValue DAGCombiner::visitFSQRT(SDNode *N) {
8418   if (!DAG.getTarget().Options.UnsafeFPMath || TLI.isFsqrtCheap())
8419     return SDValue();
8420
8421   // Compute this as X * (1/sqrt(X)) = X * (X ** -0.5)
8422   SDValue RV = BuildRsqrtEstimate(N->getOperand(0));
8423   if (!RV)
8424     return SDValue();
8425
8426   EVT VT = RV.getValueType();
8427   SDLoc DL(N);
8428   RV = DAG.getNode(ISD::FMUL, DL, VT, N->getOperand(0), RV);
8429   AddToWorklist(RV.getNode());
8430
8431   // Unfortunately, RV is now NaN if the input was exactly 0.
8432   // Select out this case and force the answer to 0.
8433   SDValue Zero = DAG.getConstantFP(0.0, DL, VT);
8434   EVT CCVT = TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT);
8435   SDValue ZeroCmp = DAG.getSetCC(DL, CCVT, N->getOperand(0), Zero, ISD::SETEQ);
8436   AddToWorklist(ZeroCmp.getNode());
8437   AddToWorklist(RV.getNode());
8438
8439   return DAG.getNode(VT.isVector() ? ISD::VSELECT : ISD::SELECT, DL, VT,
8440                      ZeroCmp, Zero, RV);
8441 }
8442
8443 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
8444   SDValue N0 = N->getOperand(0);
8445   SDValue N1 = N->getOperand(1);
8446   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8447   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8448   EVT VT = N->getValueType(0);
8449
8450   if (N0CFP && N1CFP)  // Constant fold
8451     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT, N0, N1);
8452
8453   if (N1CFP) {
8454     const APFloat& V = N1CFP->getValueAPF();
8455     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
8456     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
8457     if (!V.isNegative()) {
8458       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
8459         return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
8460     } else {
8461       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
8462         return DAG.getNode(ISD::FNEG, SDLoc(N), VT,
8463                            DAG.getNode(ISD::FABS, SDLoc(N0), VT, N0));
8464     }
8465   }
8466
8467   // copysign(fabs(x), y) -> copysign(x, y)
8468   // copysign(fneg(x), y) -> copysign(x, y)
8469   // copysign(copysign(x,z), y) -> copysign(x, y)
8470   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
8471       N0.getOpcode() == ISD::FCOPYSIGN)
8472     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
8473                        N0.getOperand(0), N1);
8474
8475   // copysign(x, abs(y)) -> abs(x)
8476   if (N1.getOpcode() == ISD::FABS)
8477     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
8478
8479   // copysign(x, copysign(y,z)) -> copysign(x, z)
8480   if (N1.getOpcode() == ISD::FCOPYSIGN)
8481     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
8482                        N0, N1.getOperand(1));
8483
8484   // copysign(x, fp_extend(y)) -> copysign(x, y)
8485   // copysign(x, fp_round(y)) -> copysign(x, y)
8486   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
8487     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
8488                        N0, N1.getOperand(0));
8489
8490   return SDValue();
8491 }
8492
8493 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
8494   SDValue N0 = N->getOperand(0);
8495   EVT VT = N->getValueType(0);
8496   EVT OpVT = N0.getValueType();
8497
8498   // fold (sint_to_fp c1) -> c1fp
8499   if (isConstantIntBuildVectorOrConstantInt(N0) &&
8500       // ...but only if the target supports immediate floating-point values
8501       (!LegalOperations ||
8502        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
8503     return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
8504
8505   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
8506   // but UINT_TO_FP is legal on this target, try to convert.
8507   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
8508       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
8509     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
8510     if (DAG.SignBitIsZero(N0))
8511       return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
8512   }
8513
8514   // The next optimizations are desirable only if SELECT_CC can be lowered.
8515   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT) || !LegalOperations) {
8516     // fold (sint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
8517     if (N0.getOpcode() == ISD::SETCC && N0.getValueType() == MVT::i1 &&
8518         !VT.isVector() &&
8519         (!LegalOperations ||
8520          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
8521       SDLoc DL(N);
8522       SDValue Ops[] =
8523         { N0.getOperand(0), N0.getOperand(1),
8524           DAG.getConstantFP(-1.0, DL, VT), DAG.getConstantFP(0.0, DL, VT),
8525           N0.getOperand(2) };
8526       return DAG.getNode(ISD::SELECT_CC, DL, VT, Ops);
8527     }
8528
8529     // fold (sint_to_fp (zext (setcc x, y, cc))) ->
8530     //      (select_cc x, y, 1.0, 0.0,, cc)
8531     if (N0.getOpcode() == ISD::ZERO_EXTEND &&
8532         N0.getOperand(0).getOpcode() == ISD::SETCC &&!VT.isVector() &&
8533         (!LegalOperations ||
8534          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
8535       SDLoc DL(N);
8536       SDValue Ops[] =
8537         { N0.getOperand(0).getOperand(0), N0.getOperand(0).getOperand(1),
8538           DAG.getConstantFP(1.0, DL, VT), DAG.getConstantFP(0.0, DL, VT),
8539           N0.getOperand(0).getOperand(2) };
8540       return DAG.getNode(ISD::SELECT_CC, DL, VT, Ops);
8541     }
8542   }
8543
8544   return SDValue();
8545 }
8546
8547 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
8548   SDValue N0 = N->getOperand(0);
8549   EVT VT = N->getValueType(0);
8550   EVT OpVT = N0.getValueType();
8551
8552   // fold (uint_to_fp c1) -> c1fp
8553   if (isConstantIntBuildVectorOrConstantInt(N0) &&
8554       // ...but only if the target supports immediate floating-point values
8555       (!LegalOperations ||
8556        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
8557     return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
8558
8559   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
8560   // but SINT_TO_FP is legal on this target, try to convert.
8561   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
8562       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
8563     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
8564     if (DAG.SignBitIsZero(N0))
8565       return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
8566   }
8567
8568   // The next optimizations are desirable only if SELECT_CC can be lowered.
8569   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT) || !LegalOperations) {
8570     // fold (uint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
8571
8572     if (N0.getOpcode() == ISD::SETCC && !VT.isVector() &&
8573         (!LegalOperations ||
8574          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
8575       SDLoc DL(N);
8576       SDValue Ops[] =
8577         { N0.getOperand(0), N0.getOperand(1),
8578           DAG.getConstantFP(1.0, DL, VT), DAG.getConstantFP(0.0, DL, VT),
8579           N0.getOperand(2) };
8580       return DAG.getNode(ISD::SELECT_CC, DL, VT, Ops);
8581     }
8582   }
8583
8584   return SDValue();
8585 }
8586
8587 // Fold (fp_to_{s/u}int ({s/u}int_to_fpx)) -> zext x, sext x, trunc x, or x
8588 static SDValue FoldIntToFPToInt(SDNode *N, SelectionDAG &DAG) {
8589   SDValue N0 = N->getOperand(0);
8590   EVT VT = N->getValueType(0);
8591
8592   if (N0.getOpcode() != ISD::UINT_TO_FP && N0.getOpcode() != ISD::SINT_TO_FP)
8593     return SDValue();
8594
8595   SDValue Src = N0.getOperand(0);
8596   EVT SrcVT = Src.getValueType();
8597   bool IsInputSigned = N0.getOpcode() == ISD::SINT_TO_FP;
8598   bool IsOutputSigned = N->getOpcode() == ISD::FP_TO_SINT;
8599
8600   // We can safely assume the conversion won't overflow the output range,
8601   // because (for example) (uint8_t)18293.f is undefined behavior.
8602
8603   // Since we can assume the conversion won't overflow, our decision as to
8604   // whether the input will fit in the float should depend on the minimum
8605   // of the input range and output range.
8606
8607   // This means this is also safe for a signed input and unsigned output, since
8608   // a negative input would lead to undefined behavior.
8609   unsigned InputSize = (int)SrcVT.getScalarSizeInBits() - IsInputSigned;
8610   unsigned OutputSize = (int)VT.getScalarSizeInBits() - IsOutputSigned;
8611   unsigned ActualSize = std::min(InputSize, OutputSize);
8612   const fltSemantics &sem = DAG.EVTToAPFloatSemantics(N0.getValueType());
8613
8614   // We can only fold away the float conversion if the input range can be
8615   // represented exactly in the float range.
8616   if (APFloat::semanticsPrecision(sem) >= ActualSize) {
8617     if (VT.getScalarSizeInBits() > SrcVT.getScalarSizeInBits()) {
8618       unsigned ExtOp = IsInputSigned && IsOutputSigned ? ISD::SIGN_EXTEND
8619                                                        : ISD::ZERO_EXTEND;
8620       return DAG.getNode(ExtOp, SDLoc(N), VT, Src);
8621     }
8622     if (VT.getScalarSizeInBits() < SrcVT.getScalarSizeInBits())
8623       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Src);
8624     if (SrcVT == VT)
8625       return Src;
8626     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Src);
8627   }
8628   return SDValue();
8629 }
8630
8631 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
8632   SDValue N0 = N->getOperand(0);
8633   EVT VT = N->getValueType(0);
8634
8635   // fold (fp_to_sint c1fp) -> c1
8636   if (isConstantFPBuildVectorOrConstantFP(N0))
8637     return DAG.getNode(ISD::FP_TO_SINT, SDLoc(N), VT, N0);
8638
8639   return FoldIntToFPToInt(N, DAG);
8640 }
8641
8642 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
8643   SDValue N0 = N->getOperand(0);
8644   EVT VT = N->getValueType(0);
8645
8646   // fold (fp_to_uint c1fp) -> c1
8647   if (isConstantFPBuildVectorOrConstantFP(N0))
8648     return DAG.getNode(ISD::FP_TO_UINT, SDLoc(N), VT, N0);
8649
8650   return FoldIntToFPToInt(N, DAG);
8651 }
8652
8653 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
8654   SDValue N0 = N->getOperand(0);
8655   SDValue N1 = N->getOperand(1);
8656   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8657   EVT VT = N->getValueType(0);
8658
8659   // fold (fp_round c1fp) -> c1fp
8660   if (N0CFP)
8661     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0, N1);
8662
8663   // fold (fp_round (fp_extend x)) -> x
8664   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
8665     return N0.getOperand(0);
8666
8667   // fold (fp_round (fp_round x)) -> (fp_round x)
8668   if (N0.getOpcode() == ISD::FP_ROUND) {
8669     const bool NIsTrunc = N->getConstantOperandVal(1) == 1;
8670     const bool N0IsTrunc = N0.getNode()->getConstantOperandVal(1) == 1;
8671     // If the first fp_round isn't a value preserving truncation, it might
8672     // introduce a tie in the second fp_round, that wouldn't occur in the
8673     // single-step fp_round we want to fold to.
8674     // In other words, double rounding isn't the same as rounding.
8675     // Also, this is a value preserving truncation iff both fp_round's are.
8676     if (DAG.getTarget().Options.UnsafeFPMath || N0IsTrunc) {
8677       SDLoc DL(N);
8678       return DAG.getNode(ISD::FP_ROUND, DL, VT, N0.getOperand(0),
8679                          DAG.getIntPtrConstant(NIsTrunc && N0IsTrunc, DL));
8680     }
8681   }
8682
8683   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
8684   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
8685     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, SDLoc(N0), VT,
8686                               N0.getOperand(0), N1);
8687     AddToWorklist(Tmp.getNode());
8688     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
8689                        Tmp, N0.getOperand(1));
8690   }
8691
8692   return SDValue();
8693 }
8694
8695 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
8696   SDValue N0 = N->getOperand(0);
8697   EVT VT = N->getValueType(0);
8698   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
8699   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8700
8701   // fold (fp_round_inreg c1fp) -> c1fp
8702   if (N0CFP && isTypeLegal(EVT)) {
8703     SDLoc DL(N);
8704     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), DL, EVT);
8705     return DAG.getNode(ISD::FP_EXTEND, DL, VT, Round);
8706   }
8707
8708   return SDValue();
8709 }
8710
8711 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
8712   SDValue N0 = N->getOperand(0);
8713   EVT VT = N->getValueType(0);
8714
8715   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
8716   if (N->hasOneUse() &&
8717       N->use_begin()->getOpcode() == ISD::FP_ROUND)
8718     return SDValue();
8719
8720   // fold (fp_extend c1fp) -> c1fp
8721   if (isConstantFPBuildVectorOrConstantFP(N0))
8722     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, N0);
8723
8724   // fold (fp_extend (fp16_to_fp op)) -> (fp16_to_fp op)
8725   if (N0.getOpcode() == ISD::FP16_TO_FP &&
8726       TLI.getOperationAction(ISD::FP16_TO_FP, VT) == TargetLowering::Legal)
8727     return DAG.getNode(ISD::FP16_TO_FP, SDLoc(N), VT, N0.getOperand(0));
8728
8729   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
8730   // value of X.
8731   if (N0.getOpcode() == ISD::FP_ROUND
8732       && N0.getNode()->getConstantOperandVal(1) == 1) {
8733     SDValue In = N0.getOperand(0);
8734     if (In.getValueType() == VT) return In;
8735     if (VT.bitsLT(In.getValueType()))
8736       return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT,
8737                          In, N0.getOperand(1));
8738     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, In);
8739   }
8740
8741   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
8742   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
8743        TLI.isLoadExtLegal(ISD::EXTLOAD, VT, N0.getValueType())) {
8744     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
8745     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
8746                                      LN0->getChain(),
8747                                      LN0->getBasePtr(), N0.getValueType(),
8748                                      LN0->getMemOperand());
8749     CombineTo(N, ExtLoad);
8750     CombineTo(N0.getNode(),
8751               DAG.getNode(ISD::FP_ROUND, SDLoc(N0),
8752                           N0.getValueType(), ExtLoad,
8753                           DAG.getIntPtrConstant(1, SDLoc(N0))),
8754               ExtLoad.getValue(1));
8755     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
8756   }
8757
8758   return SDValue();
8759 }
8760
8761 SDValue DAGCombiner::visitFCEIL(SDNode *N) {
8762   SDValue N0 = N->getOperand(0);
8763   EVT VT = N->getValueType(0);
8764
8765   // fold (fceil c1) -> fceil(c1)
8766   if (isConstantFPBuildVectorOrConstantFP(N0))
8767     return DAG.getNode(ISD::FCEIL, SDLoc(N), VT, N0);
8768
8769   return SDValue();
8770 }
8771
8772 SDValue DAGCombiner::visitFTRUNC(SDNode *N) {
8773   SDValue N0 = N->getOperand(0);
8774   EVT VT = N->getValueType(0);
8775
8776   // fold (ftrunc c1) -> ftrunc(c1)
8777   if (isConstantFPBuildVectorOrConstantFP(N0))
8778     return DAG.getNode(ISD::FTRUNC, SDLoc(N), VT, N0);
8779
8780   return SDValue();
8781 }
8782
8783 SDValue DAGCombiner::visitFFLOOR(SDNode *N) {
8784   SDValue N0 = N->getOperand(0);
8785   EVT VT = N->getValueType(0);
8786
8787   // fold (ffloor c1) -> ffloor(c1)
8788   if (isConstantFPBuildVectorOrConstantFP(N0))
8789     return DAG.getNode(ISD::FFLOOR, SDLoc(N), VT, N0);
8790
8791   return SDValue();
8792 }
8793
8794 // FIXME: FNEG and FABS have a lot in common; refactor.
8795 SDValue DAGCombiner::visitFNEG(SDNode *N) {
8796   SDValue N0 = N->getOperand(0);
8797   EVT VT = N->getValueType(0);
8798
8799   // Constant fold FNEG.
8800   if (isConstantFPBuildVectorOrConstantFP(N0))
8801     return DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0);
8802
8803   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
8804                          &DAG.getTarget().Options))
8805     return GetNegatedExpression(N0, DAG, LegalOperations);
8806
8807   // Transform fneg(bitconvert(x)) -> bitconvert(x ^ sign) to avoid loading
8808   // constant pool values.
8809   if (!TLI.isFNegFree(VT) &&
8810       N0.getOpcode() == ISD::BITCAST &&
8811       N0.getNode()->hasOneUse()) {
8812     SDValue Int = N0.getOperand(0);
8813     EVT IntVT = Int.getValueType();
8814     if (IntVT.isInteger() && !IntVT.isVector()) {
8815       APInt SignMask;
8816       if (N0.getValueType().isVector()) {
8817         // For a vector, get a mask such as 0x80... per scalar element
8818         // and splat it.
8819         SignMask = APInt::getSignBit(N0.getValueType().getScalarSizeInBits());
8820         SignMask = APInt::getSplat(IntVT.getSizeInBits(), SignMask);
8821       } else {
8822         // For a scalar, just generate 0x80...
8823         SignMask = APInt::getSignBit(IntVT.getSizeInBits());
8824       }
8825       SDLoc DL0(N0);
8826       Int = DAG.getNode(ISD::XOR, DL0, IntVT, Int,
8827                         DAG.getConstant(SignMask, DL0, IntVT));
8828       AddToWorklist(Int.getNode());
8829       return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Int);
8830     }
8831   }
8832
8833   // (fneg (fmul c, x)) -> (fmul -c, x)
8834   if (N0.getOpcode() == ISD::FMUL &&
8835       (N0.getNode()->hasOneUse() || !TLI.isFNegFree(VT))) {
8836     ConstantFPSDNode *CFP1 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
8837     if (CFP1) {
8838       APFloat CVal = CFP1->getValueAPF();
8839       CVal.changeSign();
8840       if (Level >= AfterLegalizeDAG &&
8841           (TLI.isFPImmLegal(CVal, N->getValueType(0)) ||
8842            TLI.isOperationLegal(ISD::ConstantFP, N->getValueType(0))))
8843         return DAG.getNode(
8844             ISD::FMUL, SDLoc(N), VT, N0.getOperand(0),
8845             DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0.getOperand(1)));
8846     }
8847   }
8848
8849   return SDValue();
8850 }
8851
8852 SDValue DAGCombiner::visitFMINNUM(SDNode *N) {
8853   SDValue N0 = N->getOperand(0);
8854   SDValue N1 = N->getOperand(1);
8855   const ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8856   const ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8857
8858   if (N0CFP && N1CFP) {
8859     const APFloat &C0 = N0CFP->getValueAPF();
8860     const APFloat &C1 = N1CFP->getValueAPF();
8861     return DAG.getConstantFP(minnum(C0, C1), SDLoc(N), N->getValueType(0));
8862   }
8863
8864   if (N0CFP) {
8865     EVT VT = N->getValueType(0);
8866     // Canonicalize to constant on RHS.
8867     return DAG.getNode(ISD::FMINNUM, SDLoc(N), VT, N1, N0);
8868   }
8869
8870   return SDValue();
8871 }
8872
8873 SDValue DAGCombiner::visitFMAXNUM(SDNode *N) {
8874   SDValue N0 = N->getOperand(0);
8875   SDValue N1 = N->getOperand(1);
8876   const ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8877   const ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8878
8879   if (N0CFP && N1CFP) {
8880     const APFloat &C0 = N0CFP->getValueAPF();
8881     const APFloat &C1 = N1CFP->getValueAPF();
8882     return DAG.getConstantFP(maxnum(C0, C1), SDLoc(N), N->getValueType(0));
8883   }
8884
8885   if (N0CFP) {
8886     EVT VT = N->getValueType(0);
8887     // Canonicalize to constant on RHS.
8888     return DAG.getNode(ISD::FMAXNUM, SDLoc(N), VT, N1, N0);
8889   }
8890
8891   return SDValue();
8892 }
8893
8894 SDValue DAGCombiner::visitFABS(SDNode *N) {
8895   SDValue N0 = N->getOperand(0);
8896   EVT VT = N->getValueType(0);
8897
8898   // fold (fabs c1) -> fabs(c1)
8899   if (isConstantFPBuildVectorOrConstantFP(N0))
8900     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
8901
8902   // fold (fabs (fabs x)) -> (fabs x)
8903   if (N0.getOpcode() == ISD::FABS)
8904     return N->getOperand(0);
8905
8906   // fold (fabs (fneg x)) -> (fabs x)
8907   // fold (fabs (fcopysign x, y)) -> (fabs x)
8908   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
8909     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0.getOperand(0));
8910
8911   // Transform fabs(bitconvert(x)) -> bitconvert(x & ~sign) to avoid loading
8912   // constant pool values.
8913   if (!TLI.isFAbsFree(VT) &&
8914       N0.getOpcode() == ISD::BITCAST &&
8915       N0.getNode()->hasOneUse()) {
8916     SDValue Int = N0.getOperand(0);
8917     EVT IntVT = Int.getValueType();
8918     if (IntVT.isInteger() && !IntVT.isVector()) {
8919       APInt SignMask;
8920       if (N0.getValueType().isVector()) {
8921         // For a vector, get a mask such as 0x7f... per scalar element
8922         // and splat it.
8923         SignMask = ~APInt::getSignBit(N0.getValueType().getScalarSizeInBits());
8924         SignMask = APInt::getSplat(IntVT.getSizeInBits(), SignMask);
8925       } else {
8926         // For a scalar, just generate 0x7f...
8927         SignMask = ~APInt::getSignBit(IntVT.getSizeInBits());
8928       }
8929       SDLoc DL(N0);
8930       Int = DAG.getNode(ISD::AND, DL, IntVT, Int,
8931                         DAG.getConstant(SignMask, DL, IntVT));
8932       AddToWorklist(Int.getNode());
8933       return DAG.getNode(ISD::BITCAST, SDLoc(N), N->getValueType(0), Int);
8934     }
8935   }
8936
8937   return SDValue();
8938 }
8939
8940 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
8941   SDValue Chain = N->getOperand(0);
8942   SDValue N1 = N->getOperand(1);
8943   SDValue N2 = N->getOperand(2);
8944
8945   // If N is a constant we could fold this into a fallthrough or unconditional
8946   // branch. However that doesn't happen very often in normal code, because
8947   // Instcombine/SimplifyCFG should have handled the available opportunities.
8948   // If we did this folding here, it would be necessary to update the
8949   // MachineBasicBlock CFG, which is awkward.
8950
8951   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
8952   // on the target.
8953   if (N1.getOpcode() == ISD::SETCC &&
8954       TLI.isOperationLegalOrCustom(ISD::BR_CC,
8955                                    N1.getOperand(0).getValueType())) {
8956     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
8957                        Chain, N1.getOperand(2),
8958                        N1.getOperand(0), N1.getOperand(1), N2);
8959   }
8960
8961   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
8962       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
8963        (N1.getOperand(0).hasOneUse() &&
8964         N1.getOperand(0).getOpcode() == ISD::SRL))) {
8965     SDNode *Trunc = nullptr;
8966     if (N1.getOpcode() == ISD::TRUNCATE) {
8967       // Look pass the truncate.
8968       Trunc = N1.getNode();
8969       N1 = N1.getOperand(0);
8970     }
8971
8972     // Match this pattern so that we can generate simpler code:
8973     //
8974     //   %a = ...
8975     //   %b = and i32 %a, 2
8976     //   %c = srl i32 %b, 1
8977     //   brcond i32 %c ...
8978     //
8979     // into
8980     //
8981     //   %a = ...
8982     //   %b = and i32 %a, 2
8983     //   %c = setcc eq %b, 0
8984     //   brcond %c ...
8985     //
8986     // This applies only when the AND constant value has one bit set and the
8987     // SRL constant is equal to the log2 of the AND constant. The back-end is
8988     // smart enough to convert the result into a TEST/JMP sequence.
8989     SDValue Op0 = N1.getOperand(0);
8990     SDValue Op1 = N1.getOperand(1);
8991
8992     if (Op0.getOpcode() == ISD::AND &&
8993         Op1.getOpcode() == ISD::Constant) {
8994       SDValue AndOp1 = Op0.getOperand(1);
8995
8996       if (AndOp1.getOpcode() == ISD::Constant) {
8997         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
8998
8999         if (AndConst.isPowerOf2() &&
9000             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
9001           SDLoc DL(N);
9002           SDValue SetCC =
9003             DAG.getSetCC(DL,
9004                          getSetCCResultType(Op0.getValueType()),
9005                          Op0, DAG.getConstant(0, DL, Op0.getValueType()),
9006                          ISD::SETNE);
9007
9008           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, DL,
9009                                           MVT::Other, Chain, SetCC, N2);
9010           // Don't add the new BRCond into the worklist or else SimplifySelectCC
9011           // will convert it back to (X & C1) >> C2.
9012           CombineTo(N, NewBRCond, false);
9013           // Truncate is dead.
9014           if (Trunc)
9015             deleteAndRecombine(Trunc);
9016           // Replace the uses of SRL with SETCC
9017           WorklistRemover DeadNodes(*this);
9018           DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
9019           deleteAndRecombine(N1.getNode());
9020           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
9021         }
9022       }
9023     }
9024
9025     if (Trunc)
9026       // Restore N1 if the above transformation doesn't match.
9027       N1 = N->getOperand(1);
9028   }
9029
9030   // Transform br(xor(x, y)) -> br(x != y)
9031   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
9032   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
9033     SDNode *TheXor = N1.getNode();
9034     SDValue Op0 = TheXor->getOperand(0);
9035     SDValue Op1 = TheXor->getOperand(1);
9036     if (Op0.getOpcode() == Op1.getOpcode()) {
9037       // Avoid missing important xor optimizations.
9038       if (SDValue Tmp = visitXOR(TheXor)) {
9039         if (Tmp.getNode() != TheXor) {
9040           DEBUG(dbgs() << "\nReplacing.8 ";
9041                 TheXor->dump(&DAG);
9042                 dbgs() << "\nWith: ";
9043                 Tmp.getNode()->dump(&DAG);
9044                 dbgs() << '\n');
9045           WorklistRemover DeadNodes(*this);
9046           DAG.ReplaceAllUsesOfValueWith(N1, Tmp);
9047           deleteAndRecombine(TheXor);
9048           return DAG.getNode(ISD::BRCOND, SDLoc(N),
9049                              MVT::Other, Chain, Tmp, N2);
9050         }
9051
9052         // visitXOR has changed XOR's operands or replaced the XOR completely,
9053         // bail out.
9054         return SDValue(N, 0);
9055       }
9056     }
9057
9058     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
9059       bool Equal = false;
9060       if (isOneConstant(Op0) && Op0.hasOneUse() &&
9061           Op0.getOpcode() == ISD::XOR) {
9062         TheXor = Op0.getNode();
9063         Equal = true;
9064       }
9065
9066       EVT SetCCVT = N1.getValueType();
9067       if (LegalTypes)
9068         SetCCVT = getSetCCResultType(SetCCVT);
9069       SDValue SetCC = DAG.getSetCC(SDLoc(TheXor),
9070                                    SetCCVT,
9071                                    Op0, Op1,
9072                                    Equal ? ISD::SETEQ : ISD::SETNE);
9073       // Replace the uses of XOR with SETCC
9074       WorklistRemover DeadNodes(*this);
9075       DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
9076       deleteAndRecombine(N1.getNode());
9077       return DAG.getNode(ISD::BRCOND, SDLoc(N),
9078                          MVT::Other, Chain, SetCC, N2);
9079     }
9080   }
9081
9082   return SDValue();
9083 }
9084
9085 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
9086 //
9087 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
9088   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
9089   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
9090
9091   // If N is a constant we could fold this into a fallthrough or unconditional
9092   // branch. However that doesn't happen very often in normal code, because
9093   // Instcombine/SimplifyCFG should have handled the available opportunities.
9094   // If we did this folding here, it would be necessary to update the
9095   // MachineBasicBlock CFG, which is awkward.
9096
9097   // Use SimplifySetCC to simplify SETCC's.
9098   SDValue Simp = SimplifySetCC(getSetCCResultType(CondLHS.getValueType()),
9099                                CondLHS, CondRHS, CC->get(), SDLoc(N),
9100                                false);
9101   if (Simp.getNode()) AddToWorklist(Simp.getNode());
9102
9103   // fold to a simpler setcc
9104   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
9105     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
9106                        N->getOperand(0), Simp.getOperand(2),
9107                        Simp.getOperand(0), Simp.getOperand(1),
9108                        N->getOperand(4));
9109
9110   return SDValue();
9111 }
9112
9113 /// Return true if 'Use' is a load or a store that uses N as its base pointer
9114 /// and that N may be folded in the load / store addressing mode.
9115 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
9116                                     SelectionDAG &DAG,
9117                                     const TargetLowering &TLI) {
9118   EVT VT;
9119   unsigned AS;
9120
9121   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
9122     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
9123       return false;
9124     VT = LD->getMemoryVT();
9125     AS = LD->getAddressSpace();
9126   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
9127     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
9128       return false;
9129     VT = ST->getMemoryVT();
9130     AS = ST->getAddressSpace();
9131   } else
9132     return false;
9133
9134   TargetLowering::AddrMode AM;
9135   if (N->getOpcode() == ISD::ADD) {
9136     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
9137     if (Offset)
9138       // [reg +/- imm]
9139       AM.BaseOffs = Offset->getSExtValue();
9140     else
9141       // [reg +/- reg]
9142       AM.Scale = 1;
9143   } else if (N->getOpcode() == ISD::SUB) {
9144     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
9145     if (Offset)
9146       // [reg +/- imm]
9147       AM.BaseOffs = -Offset->getSExtValue();
9148     else
9149       // [reg +/- reg]
9150       AM.Scale = 1;
9151   } else
9152     return false;
9153
9154   return TLI.isLegalAddressingMode(DAG.getDataLayout(), AM,
9155                                    VT.getTypeForEVT(*DAG.getContext()), AS);
9156 }
9157
9158 /// Try turning a load/store into a pre-indexed load/store when the base
9159 /// pointer is an add or subtract and it has other uses besides the load/store.
9160 /// After the transformation, the new indexed load/store has effectively folded
9161 /// the add/subtract in and all of its other uses are redirected to the
9162 /// new load/store.
9163 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
9164   if (Level < AfterLegalizeDAG)
9165     return false;
9166
9167   bool isLoad = true;
9168   SDValue Ptr;
9169   EVT VT;
9170   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
9171     if (LD->isIndexed())
9172       return false;
9173     VT = LD->getMemoryVT();
9174     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
9175         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
9176       return false;
9177     Ptr = LD->getBasePtr();
9178   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
9179     if (ST->isIndexed())
9180       return false;
9181     VT = ST->getMemoryVT();
9182     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
9183         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
9184       return false;
9185     Ptr = ST->getBasePtr();
9186     isLoad = false;
9187   } else {
9188     return false;
9189   }
9190
9191   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
9192   // out.  There is no reason to make this a preinc/predec.
9193   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
9194       Ptr.getNode()->hasOneUse())
9195     return false;
9196
9197   // Ask the target to do addressing mode selection.
9198   SDValue BasePtr;
9199   SDValue Offset;
9200   ISD::MemIndexedMode AM = ISD::UNINDEXED;
9201   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
9202     return false;
9203
9204   // Backends without true r+i pre-indexed forms may need to pass a
9205   // constant base with a variable offset so that constant coercion
9206   // will work with the patterns in canonical form.
9207   bool Swapped = false;
9208   if (isa<ConstantSDNode>(BasePtr)) {
9209     std::swap(BasePtr, Offset);
9210     Swapped = true;
9211   }
9212
9213   // Don't create a indexed load / store with zero offset.
9214   if (isNullConstant(Offset))
9215     return false;
9216
9217   // Try turning it into a pre-indexed load / store except when:
9218   // 1) The new base ptr is a frame index.
9219   // 2) If N is a store and the new base ptr is either the same as or is a
9220   //    predecessor of the value being stored.
9221   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
9222   //    that would create a cycle.
9223   // 4) All uses are load / store ops that use it as old base ptr.
9224
9225   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
9226   // (plus the implicit offset) to a register to preinc anyway.
9227   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
9228     return false;
9229
9230   // Check #2.
9231   if (!isLoad) {
9232     SDValue Val = cast<StoreSDNode>(N)->getValue();
9233     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
9234       return false;
9235   }
9236
9237   // If the offset is a constant, there may be other adds of constants that
9238   // can be folded with this one. We should do this to avoid having to keep
9239   // a copy of the original base pointer.
9240   SmallVector<SDNode *, 16> OtherUses;
9241   if (isa<ConstantSDNode>(Offset))
9242     for (SDNode::use_iterator UI = BasePtr.getNode()->use_begin(),
9243                               UE = BasePtr.getNode()->use_end();
9244          UI != UE; ++UI) {
9245       SDUse &Use = UI.getUse();
9246       // Skip the use that is Ptr and uses of other results from BasePtr's
9247       // node (important for nodes that return multiple results).
9248       if (Use.getUser() == Ptr.getNode() || Use != BasePtr)
9249         continue;
9250
9251       if (Use.getUser()->isPredecessorOf(N))
9252         continue;
9253
9254       if (Use.getUser()->getOpcode() != ISD::ADD &&
9255           Use.getUser()->getOpcode() != ISD::SUB) {
9256         OtherUses.clear();
9257         break;
9258       }
9259
9260       SDValue Op1 = Use.getUser()->getOperand((UI.getOperandNo() + 1) & 1);
9261       if (!isa<ConstantSDNode>(Op1)) {
9262         OtherUses.clear();
9263         break;
9264       }
9265
9266       // FIXME: In some cases, we can be smarter about this.
9267       if (Op1.getValueType() != Offset.getValueType()) {
9268         OtherUses.clear();
9269         break;
9270       }
9271
9272       OtherUses.push_back(Use.getUser());
9273     }
9274
9275   if (Swapped)
9276     std::swap(BasePtr, Offset);
9277
9278   // Now check for #3 and #4.
9279   bool RealUse = false;
9280
9281   // Caches for hasPredecessorHelper
9282   SmallPtrSet<const SDNode *, 32> Visited;
9283   SmallVector<const SDNode *, 16> Worklist;
9284
9285   for (SDNode *Use : Ptr.getNode()->uses()) {
9286     if (Use == N)
9287       continue;
9288     if (N->hasPredecessorHelper(Use, Visited, Worklist))
9289       return false;
9290
9291     // If Ptr may be folded in addressing mode of other use, then it's
9292     // not profitable to do this transformation.
9293     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
9294       RealUse = true;
9295   }
9296
9297   if (!RealUse)
9298     return false;
9299
9300   SDValue Result;
9301   if (isLoad)
9302     Result = DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
9303                                 BasePtr, Offset, AM);
9304   else
9305     Result = DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
9306                                  BasePtr, Offset, AM);
9307   ++PreIndexedNodes;
9308   ++NodesCombined;
9309   DEBUG(dbgs() << "\nReplacing.4 ";
9310         N->dump(&DAG);
9311         dbgs() << "\nWith: ";
9312         Result.getNode()->dump(&DAG);
9313         dbgs() << '\n');
9314   WorklistRemover DeadNodes(*this);
9315   if (isLoad) {
9316     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
9317     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
9318   } else {
9319     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
9320   }
9321
9322   // Finally, since the node is now dead, remove it from the graph.
9323   deleteAndRecombine(N);
9324
9325   if (Swapped)
9326     std::swap(BasePtr, Offset);
9327
9328   // Replace other uses of BasePtr that can be updated to use Ptr
9329   for (unsigned i = 0, e = OtherUses.size(); i != e; ++i) {
9330     unsigned OffsetIdx = 1;
9331     if (OtherUses[i]->getOperand(OffsetIdx).getNode() == BasePtr.getNode())
9332       OffsetIdx = 0;
9333     assert(OtherUses[i]->getOperand(!OffsetIdx).getNode() ==
9334            BasePtr.getNode() && "Expected BasePtr operand");
9335
9336     // We need to replace ptr0 in the following expression:
9337     //   x0 * offset0 + y0 * ptr0 = t0
9338     // knowing that
9339     //   x1 * offset1 + y1 * ptr0 = t1 (the indexed load/store)
9340     //
9341     // where x0, x1, y0 and y1 in {-1, 1} are given by the types of the
9342     // indexed load/store and the expresion that needs to be re-written.
9343     //
9344     // Therefore, we have:
9345     //   t0 = (x0 * offset0 - x1 * y0 * y1 *offset1) + (y0 * y1) * t1
9346
9347     ConstantSDNode *CN =
9348       cast<ConstantSDNode>(OtherUses[i]->getOperand(OffsetIdx));
9349     int X0, X1, Y0, Y1;
9350     APInt Offset0 = CN->getAPIntValue();
9351     APInt Offset1 = cast<ConstantSDNode>(Offset)->getAPIntValue();
9352
9353     X0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 1) ? -1 : 1;
9354     Y0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 0) ? -1 : 1;
9355     X1 = (AM == ISD::PRE_DEC && !Swapped) ? -1 : 1;
9356     Y1 = (AM == ISD::PRE_DEC && Swapped) ? -1 : 1;
9357
9358     unsigned Opcode = (Y0 * Y1 < 0) ? ISD::SUB : ISD::ADD;
9359
9360     APInt CNV = Offset0;
9361     if (X0 < 0) CNV = -CNV;
9362     if (X1 * Y0 * Y1 < 0) CNV = CNV + Offset1;
9363     else CNV = CNV - Offset1;
9364
9365     SDLoc DL(OtherUses[i]);
9366
9367     // We can now generate the new expression.
9368     SDValue NewOp1 = DAG.getConstant(CNV, DL, CN->getValueType(0));
9369     SDValue NewOp2 = Result.getValue(isLoad ? 1 : 0);
9370
9371     SDValue NewUse = DAG.getNode(Opcode,
9372                                  DL,
9373                                  OtherUses[i]->getValueType(0), NewOp1, NewOp2);
9374     DAG.ReplaceAllUsesOfValueWith(SDValue(OtherUses[i], 0), NewUse);
9375     deleteAndRecombine(OtherUses[i]);
9376   }
9377
9378   // Replace the uses of Ptr with uses of the updated base value.
9379   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0));
9380   deleteAndRecombine(Ptr.getNode());
9381
9382   return true;
9383 }
9384
9385 /// Try to combine a load/store with a add/sub of the base pointer node into a
9386 /// post-indexed load/store. The transformation folded the add/subtract into the
9387 /// new indexed load/store effectively and all of its uses are redirected to the
9388 /// new load/store.
9389 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
9390   if (Level < AfterLegalizeDAG)
9391     return false;
9392
9393   bool isLoad = true;
9394   SDValue Ptr;
9395   EVT VT;
9396   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
9397     if (LD->isIndexed())
9398       return false;
9399     VT = LD->getMemoryVT();
9400     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
9401         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
9402       return false;
9403     Ptr = LD->getBasePtr();
9404   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
9405     if (ST->isIndexed())
9406       return false;
9407     VT = ST->getMemoryVT();
9408     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
9409         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
9410       return false;
9411     Ptr = ST->getBasePtr();
9412     isLoad = false;
9413   } else {
9414     return false;
9415   }
9416
9417   if (Ptr.getNode()->hasOneUse())
9418     return false;
9419
9420   for (SDNode *Op : Ptr.getNode()->uses()) {
9421     if (Op == N ||
9422         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
9423       continue;
9424
9425     SDValue BasePtr;
9426     SDValue Offset;
9427     ISD::MemIndexedMode AM = ISD::UNINDEXED;
9428     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
9429       // Don't create a indexed load / store with zero offset.
9430       if (isNullConstant(Offset))
9431         continue;
9432
9433       // Try turning it into a post-indexed load / store except when
9434       // 1) All uses are load / store ops that use it as base ptr (and
9435       //    it may be folded as addressing mmode).
9436       // 2) Op must be independent of N, i.e. Op is neither a predecessor
9437       //    nor a successor of N. Otherwise, if Op is folded that would
9438       //    create a cycle.
9439
9440       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
9441         continue;
9442
9443       // Check for #1.
9444       bool TryNext = false;
9445       for (SDNode *Use : BasePtr.getNode()->uses()) {
9446         if (Use == Ptr.getNode())
9447           continue;
9448
9449         // If all the uses are load / store addresses, then don't do the
9450         // transformation.
9451         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
9452           bool RealUse = false;
9453           for (SDNode *UseUse : Use->uses()) {
9454             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
9455               RealUse = true;
9456           }
9457
9458           if (!RealUse) {
9459             TryNext = true;
9460             break;
9461           }
9462         }
9463       }
9464
9465       if (TryNext)
9466         continue;
9467
9468       // Check for #2
9469       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
9470         SDValue Result = isLoad
9471           ? DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
9472                                BasePtr, Offset, AM)
9473           : DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
9474                                 BasePtr, Offset, AM);
9475         ++PostIndexedNodes;
9476         ++NodesCombined;
9477         DEBUG(dbgs() << "\nReplacing.5 ";
9478               N->dump(&DAG);
9479               dbgs() << "\nWith: ";
9480               Result.getNode()->dump(&DAG);
9481               dbgs() << '\n');
9482         WorklistRemover DeadNodes(*this);
9483         if (isLoad) {
9484           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
9485           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
9486         } else {
9487           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
9488         }
9489
9490         // Finally, since the node is now dead, remove it from the graph.
9491         deleteAndRecombine(N);
9492
9493         // Replace the uses of Use with uses of the updated base value.
9494         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
9495                                       Result.getValue(isLoad ? 1 : 0));
9496         deleteAndRecombine(Op);
9497         return true;
9498       }
9499     }
9500   }
9501
9502   return false;
9503 }
9504
9505 /// \brief Return the base-pointer arithmetic from an indexed \p LD.
9506 SDValue DAGCombiner::SplitIndexingFromLoad(LoadSDNode *LD) {
9507   ISD::MemIndexedMode AM = LD->getAddressingMode();
9508   assert(AM != ISD::UNINDEXED);
9509   SDValue BP = LD->getOperand(1);
9510   SDValue Inc = LD->getOperand(2);
9511
9512   // Some backends use TargetConstants for load offsets, but don't expect
9513   // TargetConstants in general ADD nodes. We can convert these constants into
9514   // regular Constants (if the constant is not opaque).
9515   assert((Inc.getOpcode() != ISD::TargetConstant ||
9516           !cast<ConstantSDNode>(Inc)->isOpaque()) &&
9517          "Cannot split out indexing using opaque target constants");
9518   if (Inc.getOpcode() == ISD::TargetConstant) {
9519     ConstantSDNode *ConstInc = cast<ConstantSDNode>(Inc);
9520     Inc = DAG.getConstant(*ConstInc->getConstantIntValue(), SDLoc(Inc),
9521                           ConstInc->getValueType(0));
9522   }
9523
9524   unsigned Opc =
9525       (AM == ISD::PRE_INC || AM == ISD::POST_INC ? ISD::ADD : ISD::SUB);
9526   return DAG.getNode(Opc, SDLoc(LD), BP.getSimpleValueType(), BP, Inc);
9527 }
9528
9529 SDValue DAGCombiner::visitLOAD(SDNode *N) {
9530   LoadSDNode *LD  = cast<LoadSDNode>(N);
9531   SDValue Chain = LD->getChain();
9532   SDValue Ptr   = LD->getBasePtr();
9533
9534   // If load is not volatile and there are no uses of the loaded value (and
9535   // the updated indexed value in case of indexed loads), change uses of the
9536   // chain value into uses of the chain input (i.e. delete the dead load).
9537   if (!LD->isVolatile()) {
9538     if (N->getValueType(1) == MVT::Other) {
9539       // Unindexed loads.
9540       if (!N->hasAnyUseOfValue(0)) {
9541         // It's not safe to use the two value CombineTo variant here. e.g.
9542         // v1, chain2 = load chain1, loc
9543         // v2, chain3 = load chain2, loc
9544         // v3         = add v2, c
9545         // Now we replace use of chain2 with chain1.  This makes the second load
9546         // isomorphic to the one we are deleting, and thus makes this load live.
9547         DEBUG(dbgs() << "\nReplacing.6 ";
9548               N->dump(&DAG);
9549               dbgs() << "\nWith chain: ";
9550               Chain.getNode()->dump(&DAG);
9551               dbgs() << "\n");
9552         WorklistRemover DeadNodes(*this);
9553         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
9554
9555         if (N->use_empty())
9556           deleteAndRecombine(N);
9557
9558         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
9559       }
9560     } else {
9561       // Indexed loads.
9562       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
9563
9564       // If this load has an opaque TargetConstant offset, then we cannot split
9565       // the indexing into an add/sub directly (that TargetConstant may not be
9566       // valid for a different type of node, and we cannot convert an opaque
9567       // target constant into a regular constant).
9568       bool HasOTCInc = LD->getOperand(2).getOpcode() == ISD::TargetConstant &&
9569                        cast<ConstantSDNode>(LD->getOperand(2))->isOpaque();
9570
9571       if (!N->hasAnyUseOfValue(0) &&
9572           ((MaySplitLoadIndex && !HasOTCInc) || !N->hasAnyUseOfValue(1))) {
9573         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
9574         SDValue Index;
9575         if (N->hasAnyUseOfValue(1) && MaySplitLoadIndex && !HasOTCInc) {
9576           Index = SplitIndexingFromLoad(LD);
9577           // Try to fold the base pointer arithmetic into subsequent loads and
9578           // stores.
9579           AddUsersToWorklist(N);
9580         } else
9581           Index = DAG.getUNDEF(N->getValueType(1));
9582         DEBUG(dbgs() << "\nReplacing.7 ";
9583               N->dump(&DAG);
9584               dbgs() << "\nWith: ";
9585               Undef.getNode()->dump(&DAG);
9586               dbgs() << " and 2 other values\n");
9587         WorklistRemover DeadNodes(*this);
9588         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef);
9589         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Index);
9590         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain);
9591         deleteAndRecombine(N);
9592         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
9593       }
9594     }
9595   }
9596
9597   // If this load is directly stored, replace the load value with the stored
9598   // value.
9599   // TODO: Handle store large -> read small portion.
9600   // TODO: Handle TRUNCSTORE/LOADEXT
9601   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
9602     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
9603       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
9604       if (PrevST->getBasePtr() == Ptr &&
9605           PrevST->getValue().getValueType() == N->getValueType(0))
9606       return CombineTo(N, Chain.getOperand(1), Chain);
9607     }
9608   }
9609
9610   // Try to infer better alignment information than the load already has.
9611   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
9612     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
9613       if (Align > LD->getMemOperand()->getBaseAlignment()) {
9614         SDValue NewLoad =
9615                DAG.getExtLoad(LD->getExtensionType(), SDLoc(N),
9616                               LD->getValueType(0),
9617                               Chain, Ptr, LD->getPointerInfo(),
9618                               LD->getMemoryVT(),
9619                               LD->isVolatile(), LD->isNonTemporal(),
9620                               LD->isInvariant(), Align, LD->getAAInfo());
9621         if (NewLoad.getNode() != N)
9622           return CombineTo(N, NewLoad, SDValue(NewLoad.getNode(), 1), true);
9623       }
9624     }
9625   }
9626
9627   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA
9628                                                   : DAG.getSubtarget().useAA();
9629 #ifndef NDEBUG
9630   if (CombinerAAOnlyFunc.getNumOccurrences() &&
9631       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
9632     UseAA = false;
9633 #endif
9634   if (UseAA && LD->isUnindexed()) {
9635     // Walk up chain skipping non-aliasing memory nodes.
9636     SDValue BetterChain = FindBetterChain(N, Chain);
9637
9638     // If there is a better chain.
9639     if (Chain != BetterChain) {
9640       SDValue ReplLoad;
9641
9642       // Replace the chain to void dependency.
9643       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
9644         ReplLoad = DAG.getLoad(N->getValueType(0), SDLoc(LD),
9645                                BetterChain, Ptr, LD->getMemOperand());
9646       } else {
9647         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD),
9648                                   LD->getValueType(0),
9649                                   BetterChain, Ptr, LD->getMemoryVT(),
9650                                   LD->getMemOperand());
9651       }
9652
9653       // Create token factor to keep old chain connected.
9654       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
9655                                   MVT::Other, Chain, ReplLoad.getValue(1));
9656
9657       // Make sure the new and old chains are cleaned up.
9658       AddToWorklist(Token.getNode());
9659
9660       // Replace uses with load result and token factor. Don't add users
9661       // to work list.
9662       return CombineTo(N, ReplLoad.getValue(0), Token, false);
9663     }
9664   }
9665
9666   // Try transforming N to an indexed load.
9667   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
9668     return SDValue(N, 0);
9669
9670   // Try to slice up N to more direct loads if the slices are mapped to
9671   // different register banks or pairing can take place.
9672   if (SliceUpLoad(N))
9673     return SDValue(N, 0);
9674
9675   return SDValue();
9676 }
9677
9678 namespace {
9679 /// \brief Helper structure used to slice a load in smaller loads.
9680 /// Basically a slice is obtained from the following sequence:
9681 /// Origin = load Ty1, Base
9682 /// Shift = srl Ty1 Origin, CstTy Amount
9683 /// Inst = trunc Shift to Ty2
9684 ///
9685 /// Then, it will be rewriten into:
9686 /// Slice = load SliceTy, Base + SliceOffset
9687 /// [Inst = zext Slice to Ty2], only if SliceTy <> Ty2
9688 ///
9689 /// SliceTy is deduced from the number of bits that are actually used to
9690 /// build Inst.
9691 struct LoadedSlice {
9692   /// \brief Helper structure used to compute the cost of a slice.
9693   struct Cost {
9694     /// Are we optimizing for code size.
9695     bool ForCodeSize;
9696     /// Various cost.
9697     unsigned Loads;
9698     unsigned Truncates;
9699     unsigned CrossRegisterBanksCopies;
9700     unsigned ZExts;
9701     unsigned Shift;
9702
9703     Cost(bool ForCodeSize = false)
9704         : ForCodeSize(ForCodeSize), Loads(0), Truncates(0),
9705           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {}
9706
9707     /// \brief Get the cost of one isolated slice.
9708     Cost(const LoadedSlice &LS, bool ForCodeSize = false)
9709         : ForCodeSize(ForCodeSize), Loads(1), Truncates(0),
9710           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {
9711       EVT TruncType = LS.Inst->getValueType(0);
9712       EVT LoadedType = LS.getLoadedType();
9713       if (TruncType != LoadedType &&
9714           !LS.DAG->getTargetLoweringInfo().isZExtFree(LoadedType, TruncType))
9715         ZExts = 1;
9716     }
9717
9718     /// \brief Account for slicing gain in the current cost.
9719     /// Slicing provide a few gains like removing a shift or a
9720     /// truncate. This method allows to grow the cost of the original
9721     /// load with the gain from this slice.
9722     void addSliceGain(const LoadedSlice &LS) {
9723       // Each slice saves a truncate.
9724       const TargetLowering &TLI = LS.DAG->getTargetLoweringInfo();
9725       if (!TLI.isTruncateFree(LS.Inst->getValueType(0),
9726                               LS.Inst->getOperand(0).getValueType()))
9727         ++Truncates;
9728       // If there is a shift amount, this slice gets rid of it.
9729       if (LS.Shift)
9730         ++Shift;
9731       // If this slice can merge a cross register bank copy, account for it.
9732       if (LS.canMergeExpensiveCrossRegisterBankCopy())
9733         ++CrossRegisterBanksCopies;
9734     }
9735
9736     Cost &operator+=(const Cost &RHS) {
9737       Loads += RHS.Loads;
9738       Truncates += RHS.Truncates;
9739       CrossRegisterBanksCopies += RHS.CrossRegisterBanksCopies;
9740       ZExts += RHS.ZExts;
9741       Shift += RHS.Shift;
9742       return *this;
9743     }
9744
9745     bool operator==(const Cost &RHS) const {
9746       return Loads == RHS.Loads && Truncates == RHS.Truncates &&
9747              CrossRegisterBanksCopies == RHS.CrossRegisterBanksCopies &&
9748              ZExts == RHS.ZExts && Shift == RHS.Shift;
9749     }
9750
9751     bool operator!=(const Cost &RHS) const { return !(*this == RHS); }
9752
9753     bool operator<(const Cost &RHS) const {
9754       // Assume cross register banks copies are as expensive as loads.
9755       // FIXME: Do we want some more target hooks?
9756       unsigned ExpensiveOpsLHS = Loads + CrossRegisterBanksCopies;
9757       unsigned ExpensiveOpsRHS = RHS.Loads + RHS.CrossRegisterBanksCopies;
9758       // Unless we are optimizing for code size, consider the
9759       // expensive operation first.
9760       if (!ForCodeSize && ExpensiveOpsLHS != ExpensiveOpsRHS)
9761         return ExpensiveOpsLHS < ExpensiveOpsRHS;
9762       return (Truncates + ZExts + Shift + ExpensiveOpsLHS) <
9763              (RHS.Truncates + RHS.ZExts + RHS.Shift + ExpensiveOpsRHS);
9764     }
9765
9766     bool operator>(const Cost &RHS) const { return RHS < *this; }
9767
9768     bool operator<=(const Cost &RHS) const { return !(RHS < *this); }
9769
9770     bool operator>=(const Cost &RHS) const { return !(*this < RHS); }
9771   };
9772   // The last instruction that represent the slice. This should be a
9773   // truncate instruction.
9774   SDNode *Inst;
9775   // The original load instruction.
9776   LoadSDNode *Origin;
9777   // The right shift amount in bits from the original load.
9778   unsigned Shift;
9779   // The DAG from which Origin came from.
9780   // This is used to get some contextual information about legal types, etc.
9781   SelectionDAG *DAG;
9782
9783   LoadedSlice(SDNode *Inst = nullptr, LoadSDNode *Origin = nullptr,
9784               unsigned Shift = 0, SelectionDAG *DAG = nullptr)
9785       : Inst(Inst), Origin(Origin), Shift(Shift), DAG(DAG) {}
9786
9787   /// \brief Get the bits used in a chunk of bits \p BitWidth large.
9788   /// \return Result is \p BitWidth and has used bits set to 1 and
9789   ///         not used bits set to 0.
9790   APInt getUsedBits() const {
9791     // Reproduce the trunc(lshr) sequence:
9792     // - Start from the truncated value.
9793     // - Zero extend to the desired bit width.
9794     // - Shift left.
9795     assert(Origin && "No original load to compare against.");
9796     unsigned BitWidth = Origin->getValueSizeInBits(0);
9797     assert(Inst && "This slice is not bound to an instruction");
9798     assert(Inst->getValueSizeInBits(0) <= BitWidth &&
9799            "Extracted slice is bigger than the whole type!");
9800     APInt UsedBits(Inst->getValueSizeInBits(0), 0);
9801     UsedBits.setAllBits();
9802     UsedBits = UsedBits.zext(BitWidth);
9803     UsedBits <<= Shift;
9804     return UsedBits;
9805   }
9806
9807   /// \brief Get the size of the slice to be loaded in bytes.
9808   unsigned getLoadedSize() const {
9809     unsigned SliceSize = getUsedBits().countPopulation();
9810     assert(!(SliceSize & 0x7) && "Size is not a multiple of a byte.");
9811     return SliceSize / 8;
9812   }
9813
9814   /// \brief Get the type that will be loaded for this slice.
9815   /// Note: This may not be the final type for the slice.
9816   EVT getLoadedType() const {
9817     assert(DAG && "Missing context");
9818     LLVMContext &Ctxt = *DAG->getContext();
9819     return EVT::getIntegerVT(Ctxt, getLoadedSize() * 8);
9820   }
9821
9822   /// \brief Get the alignment of the load used for this slice.
9823   unsigned getAlignment() const {
9824     unsigned Alignment = Origin->getAlignment();
9825     unsigned Offset = getOffsetFromBase();
9826     if (Offset != 0)
9827       Alignment = MinAlign(Alignment, Alignment + Offset);
9828     return Alignment;
9829   }
9830
9831   /// \brief Check if this slice can be rewritten with legal operations.
9832   bool isLegal() const {
9833     // An invalid slice is not legal.
9834     if (!Origin || !Inst || !DAG)
9835       return false;
9836
9837     // Offsets are for indexed load only, we do not handle that.
9838     if (Origin->getOffset().getOpcode() != ISD::UNDEF)
9839       return false;
9840
9841     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
9842
9843     // Check that the type is legal.
9844     EVT SliceType = getLoadedType();
9845     if (!TLI.isTypeLegal(SliceType))
9846       return false;
9847
9848     // Check that the load is legal for this type.
9849     if (!TLI.isOperationLegal(ISD::LOAD, SliceType))
9850       return false;
9851
9852     // Check that the offset can be computed.
9853     // 1. Check its type.
9854     EVT PtrType = Origin->getBasePtr().getValueType();
9855     if (PtrType == MVT::Untyped || PtrType.isExtended())
9856       return false;
9857
9858     // 2. Check that it fits in the immediate.
9859     if (!TLI.isLegalAddImmediate(getOffsetFromBase()))
9860       return false;
9861
9862     // 3. Check that the computation is legal.
9863     if (!TLI.isOperationLegal(ISD::ADD, PtrType))
9864       return false;
9865
9866     // Check that the zext is legal if it needs one.
9867     EVT TruncateType = Inst->getValueType(0);
9868     if (TruncateType != SliceType &&
9869         !TLI.isOperationLegal(ISD::ZERO_EXTEND, TruncateType))
9870       return false;
9871
9872     return true;
9873   }
9874
9875   /// \brief Get the offset in bytes of this slice in the original chunk of
9876   /// bits.
9877   /// \pre DAG != nullptr.
9878   uint64_t getOffsetFromBase() const {
9879     assert(DAG && "Missing context.");
9880     bool IsBigEndian = DAG->getDataLayout().isBigEndian();
9881     assert(!(Shift & 0x7) && "Shifts not aligned on Bytes are not supported.");
9882     uint64_t Offset = Shift / 8;
9883     unsigned TySizeInBytes = Origin->getValueSizeInBits(0) / 8;
9884     assert(!(Origin->getValueSizeInBits(0) & 0x7) &&
9885            "The size of the original loaded type is not a multiple of a"
9886            " byte.");
9887     // If Offset is bigger than TySizeInBytes, it means we are loading all
9888     // zeros. This should have been optimized before in the process.
9889     assert(TySizeInBytes > Offset &&
9890            "Invalid shift amount for given loaded size");
9891     if (IsBigEndian)
9892       Offset = TySizeInBytes - Offset - getLoadedSize();
9893     return Offset;
9894   }
9895
9896   /// \brief Generate the sequence of instructions to load the slice
9897   /// represented by this object and redirect the uses of this slice to
9898   /// this new sequence of instructions.
9899   /// \pre this->Inst && this->Origin are valid Instructions and this
9900   /// object passed the legal check: LoadedSlice::isLegal returned true.
9901   /// \return The last instruction of the sequence used to load the slice.
9902   SDValue loadSlice() const {
9903     assert(Inst && Origin && "Unable to replace a non-existing slice.");
9904     const SDValue &OldBaseAddr = Origin->getBasePtr();
9905     SDValue BaseAddr = OldBaseAddr;
9906     // Get the offset in that chunk of bytes w.r.t. the endianess.
9907     int64_t Offset = static_cast<int64_t>(getOffsetFromBase());
9908     assert(Offset >= 0 && "Offset too big to fit in int64_t!");
9909     if (Offset) {
9910       // BaseAddr = BaseAddr + Offset.
9911       EVT ArithType = BaseAddr.getValueType();
9912       SDLoc DL(Origin);
9913       BaseAddr = DAG->getNode(ISD::ADD, DL, ArithType, BaseAddr,
9914                               DAG->getConstant(Offset, DL, ArithType));
9915     }
9916
9917     // Create the type of the loaded slice according to its size.
9918     EVT SliceType = getLoadedType();
9919
9920     // Create the load for the slice.
9921     SDValue LastInst = DAG->getLoad(
9922         SliceType, SDLoc(Origin), Origin->getChain(), BaseAddr,
9923         Origin->getPointerInfo().getWithOffset(Offset), Origin->isVolatile(),
9924         Origin->isNonTemporal(), Origin->isInvariant(), getAlignment());
9925     // If the final type is not the same as the loaded type, this means that
9926     // we have to pad with zero. Create a zero extend for that.
9927     EVT FinalType = Inst->getValueType(0);
9928     if (SliceType != FinalType)
9929       LastInst =
9930           DAG->getNode(ISD::ZERO_EXTEND, SDLoc(LastInst), FinalType, LastInst);
9931     return LastInst;
9932   }
9933
9934   /// \brief Check if this slice can be merged with an expensive cross register
9935   /// bank copy. E.g.,
9936   /// i = load i32
9937   /// f = bitcast i32 i to float
9938   bool canMergeExpensiveCrossRegisterBankCopy() const {
9939     if (!Inst || !Inst->hasOneUse())
9940       return false;
9941     SDNode *Use = *Inst->use_begin();
9942     if (Use->getOpcode() != ISD::BITCAST)
9943       return false;
9944     assert(DAG && "Missing context");
9945     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
9946     EVT ResVT = Use->getValueType(0);
9947     const TargetRegisterClass *ResRC = TLI.getRegClassFor(ResVT.getSimpleVT());
9948     const TargetRegisterClass *ArgRC =
9949         TLI.getRegClassFor(Use->getOperand(0).getValueType().getSimpleVT());
9950     if (ArgRC == ResRC || !TLI.isOperationLegal(ISD::LOAD, ResVT))
9951       return false;
9952
9953     // At this point, we know that we perform a cross-register-bank copy.
9954     // Check if it is expensive.
9955     const TargetRegisterInfo *TRI = DAG->getSubtarget().getRegisterInfo();
9956     // Assume bitcasts are cheap, unless both register classes do not
9957     // explicitly share a common sub class.
9958     if (!TRI || TRI->getCommonSubClass(ArgRC, ResRC))
9959       return false;
9960
9961     // Check if it will be merged with the load.
9962     // 1. Check the alignment constraint.
9963     unsigned RequiredAlignment = DAG->getDataLayout().getABITypeAlignment(
9964         ResVT.getTypeForEVT(*DAG->getContext()));
9965
9966     if (RequiredAlignment > getAlignment())
9967       return false;
9968
9969     // 2. Check that the load is a legal operation for that type.
9970     if (!TLI.isOperationLegal(ISD::LOAD, ResVT))
9971       return false;
9972
9973     // 3. Check that we do not have a zext in the way.
9974     if (Inst->getValueType(0) != getLoadedType())
9975       return false;
9976
9977     return true;
9978   }
9979 };
9980 }
9981
9982 /// \brief Check that all bits set in \p UsedBits form a dense region, i.e.,
9983 /// \p UsedBits looks like 0..0 1..1 0..0.
9984 static bool areUsedBitsDense(const APInt &UsedBits) {
9985   // If all the bits are one, this is dense!
9986   if (UsedBits.isAllOnesValue())
9987     return true;
9988
9989   // Get rid of the unused bits on the right.
9990   APInt NarrowedUsedBits = UsedBits.lshr(UsedBits.countTrailingZeros());
9991   // Get rid of the unused bits on the left.
9992   if (NarrowedUsedBits.countLeadingZeros())
9993     NarrowedUsedBits = NarrowedUsedBits.trunc(NarrowedUsedBits.getActiveBits());
9994   // Check that the chunk of bits is completely used.
9995   return NarrowedUsedBits.isAllOnesValue();
9996 }
9997
9998 /// \brief Check whether or not \p First and \p Second are next to each other
9999 /// in memory. This means that there is no hole between the bits loaded
10000 /// by \p First and the bits loaded by \p Second.
10001 static bool areSlicesNextToEachOther(const LoadedSlice &First,
10002                                      const LoadedSlice &Second) {
10003   assert(First.Origin == Second.Origin && First.Origin &&
10004          "Unable to match different memory origins.");
10005   APInt UsedBits = First.getUsedBits();
10006   assert((UsedBits & Second.getUsedBits()) == 0 &&
10007          "Slices are not supposed to overlap.");
10008   UsedBits |= Second.getUsedBits();
10009   return areUsedBitsDense(UsedBits);
10010 }
10011
10012 /// \brief Adjust the \p GlobalLSCost according to the target
10013 /// paring capabilities and the layout of the slices.
10014 /// \pre \p GlobalLSCost should account for at least as many loads as
10015 /// there is in the slices in \p LoadedSlices.
10016 static void adjustCostForPairing(SmallVectorImpl<LoadedSlice> &LoadedSlices,
10017                                  LoadedSlice::Cost &GlobalLSCost) {
10018   unsigned NumberOfSlices = LoadedSlices.size();
10019   // If there is less than 2 elements, no pairing is possible.
10020   if (NumberOfSlices < 2)
10021     return;
10022
10023   // Sort the slices so that elements that are likely to be next to each
10024   // other in memory are next to each other in the list.
10025   std::sort(LoadedSlices.begin(), LoadedSlices.end(),
10026             [](const LoadedSlice &LHS, const LoadedSlice &RHS) {
10027     assert(LHS.Origin == RHS.Origin && "Different bases not implemented.");
10028     return LHS.getOffsetFromBase() < RHS.getOffsetFromBase();
10029   });
10030   const TargetLowering &TLI = LoadedSlices[0].DAG->getTargetLoweringInfo();
10031   // First (resp. Second) is the first (resp. Second) potentially candidate
10032   // to be placed in a paired load.
10033   const LoadedSlice *First = nullptr;
10034   const LoadedSlice *Second = nullptr;
10035   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice,
10036                 // Set the beginning of the pair.
10037                                                            First = Second) {
10038
10039     Second = &LoadedSlices[CurrSlice];
10040
10041     // If First is NULL, it means we start a new pair.
10042     // Get to the next slice.
10043     if (!First)
10044       continue;
10045
10046     EVT LoadedType = First->getLoadedType();
10047
10048     // If the types of the slices are different, we cannot pair them.
10049     if (LoadedType != Second->getLoadedType())
10050       continue;
10051
10052     // Check if the target supplies paired loads for this type.
10053     unsigned RequiredAlignment = 0;
10054     if (!TLI.hasPairedLoad(LoadedType, RequiredAlignment)) {
10055       // move to the next pair, this type is hopeless.
10056       Second = nullptr;
10057       continue;
10058     }
10059     // Check if we meet the alignment requirement.
10060     if (RequiredAlignment > First->getAlignment())
10061       continue;
10062
10063     // Check that both loads are next to each other in memory.
10064     if (!areSlicesNextToEachOther(*First, *Second))
10065       continue;
10066
10067     assert(GlobalLSCost.Loads > 0 && "We save more loads than we created!");
10068     --GlobalLSCost.Loads;
10069     // Move to the next pair.
10070     Second = nullptr;
10071   }
10072 }
10073
10074 /// \brief Check the profitability of all involved LoadedSlice.
10075 /// Currently, it is considered profitable if there is exactly two
10076 /// involved slices (1) which are (2) next to each other in memory, and
10077 /// whose cost (\see LoadedSlice::Cost) is smaller than the original load (3).
10078 ///
10079 /// Note: The order of the elements in \p LoadedSlices may be modified, but not
10080 /// the elements themselves.
10081 ///
10082 /// FIXME: When the cost model will be mature enough, we can relax
10083 /// constraints (1) and (2).
10084 static bool isSlicingProfitable(SmallVectorImpl<LoadedSlice> &LoadedSlices,
10085                                 const APInt &UsedBits, bool ForCodeSize) {
10086   unsigned NumberOfSlices = LoadedSlices.size();
10087   if (StressLoadSlicing)
10088     return NumberOfSlices > 1;
10089
10090   // Check (1).
10091   if (NumberOfSlices != 2)
10092     return false;
10093
10094   // Check (2).
10095   if (!areUsedBitsDense(UsedBits))
10096     return false;
10097
10098   // Check (3).
10099   LoadedSlice::Cost OrigCost(ForCodeSize), GlobalSlicingCost(ForCodeSize);
10100   // The original code has one big load.
10101   OrigCost.Loads = 1;
10102   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice) {
10103     const LoadedSlice &LS = LoadedSlices[CurrSlice];
10104     // Accumulate the cost of all the slices.
10105     LoadedSlice::Cost SliceCost(LS, ForCodeSize);
10106     GlobalSlicingCost += SliceCost;
10107
10108     // Account as cost in the original configuration the gain obtained
10109     // with the current slices.
10110     OrigCost.addSliceGain(LS);
10111   }
10112
10113   // If the target supports paired load, adjust the cost accordingly.
10114   adjustCostForPairing(LoadedSlices, GlobalSlicingCost);
10115   return OrigCost > GlobalSlicingCost;
10116 }
10117
10118 /// \brief If the given load, \p LI, is used only by trunc or trunc(lshr)
10119 /// operations, split it in the various pieces being extracted.
10120 ///
10121 /// This sort of thing is introduced by SROA.
10122 /// This slicing takes care not to insert overlapping loads.
10123 /// \pre LI is a simple load (i.e., not an atomic or volatile load).
10124 bool DAGCombiner::SliceUpLoad(SDNode *N) {
10125   if (Level < AfterLegalizeDAG)
10126     return false;
10127
10128   LoadSDNode *LD = cast<LoadSDNode>(N);
10129   if (LD->isVolatile() || !ISD::isNormalLoad(LD) ||
10130       !LD->getValueType(0).isInteger())
10131     return false;
10132
10133   // Keep track of already used bits to detect overlapping values.
10134   // In that case, we will just abort the transformation.
10135   APInt UsedBits(LD->getValueSizeInBits(0), 0);
10136
10137   SmallVector<LoadedSlice, 4> LoadedSlices;
10138
10139   // Check if this load is used as several smaller chunks of bits.
10140   // Basically, look for uses in trunc or trunc(lshr) and record a new chain
10141   // of computation for each trunc.
10142   for (SDNode::use_iterator UI = LD->use_begin(), UIEnd = LD->use_end();
10143        UI != UIEnd; ++UI) {
10144     // Skip the uses of the chain.
10145     if (UI.getUse().getResNo() != 0)
10146       continue;
10147
10148     SDNode *User = *UI;
10149     unsigned Shift = 0;
10150
10151     // Check if this is a trunc(lshr).
10152     if (User->getOpcode() == ISD::SRL && User->hasOneUse() &&
10153         isa<ConstantSDNode>(User->getOperand(1))) {
10154       Shift = cast<ConstantSDNode>(User->getOperand(1))->getZExtValue();
10155       User = *User->use_begin();
10156     }
10157
10158     // At this point, User is a Truncate, iff we encountered, trunc or
10159     // trunc(lshr).
10160     if (User->getOpcode() != ISD::TRUNCATE)
10161       return false;
10162
10163     // The width of the type must be a power of 2 and greater than 8-bits.
10164     // Otherwise the load cannot be represented in LLVM IR.
10165     // Moreover, if we shifted with a non-8-bits multiple, the slice
10166     // will be across several bytes. We do not support that.
10167     unsigned Width = User->getValueSizeInBits(0);
10168     if (Width < 8 || !isPowerOf2_32(Width) || (Shift & 0x7))
10169       return 0;
10170
10171     // Build the slice for this chain of computations.
10172     LoadedSlice LS(User, LD, Shift, &DAG);
10173     APInt CurrentUsedBits = LS.getUsedBits();
10174
10175     // Check if this slice overlaps with another.
10176     if ((CurrentUsedBits & UsedBits) != 0)
10177       return false;
10178     // Update the bits used globally.
10179     UsedBits |= CurrentUsedBits;
10180
10181     // Check if the new slice would be legal.
10182     if (!LS.isLegal())
10183       return false;
10184
10185     // Record the slice.
10186     LoadedSlices.push_back(LS);
10187   }
10188
10189   // Abort slicing if it does not seem to be profitable.
10190   if (!isSlicingProfitable(LoadedSlices, UsedBits, ForCodeSize))
10191     return false;
10192
10193   ++SlicedLoads;
10194
10195   // Rewrite each chain to use an independent load.
10196   // By construction, each chain can be represented by a unique load.
10197
10198   // Prepare the argument for the new token factor for all the slices.
10199   SmallVector<SDValue, 8> ArgChains;
10200   for (SmallVectorImpl<LoadedSlice>::const_iterator
10201            LSIt = LoadedSlices.begin(),
10202            LSItEnd = LoadedSlices.end();
10203        LSIt != LSItEnd; ++LSIt) {
10204     SDValue SliceInst = LSIt->loadSlice();
10205     CombineTo(LSIt->Inst, SliceInst, true);
10206     if (SliceInst.getNode()->getOpcode() != ISD::LOAD)
10207       SliceInst = SliceInst.getOperand(0);
10208     assert(SliceInst->getOpcode() == ISD::LOAD &&
10209            "It takes more than a zext to get to the loaded slice!!");
10210     ArgChains.push_back(SliceInst.getValue(1));
10211   }
10212
10213   SDValue Chain = DAG.getNode(ISD::TokenFactor, SDLoc(LD), MVT::Other,
10214                               ArgChains);
10215   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
10216   return true;
10217 }
10218
10219 /// Check to see if V is (and load (ptr), imm), where the load is having
10220 /// specific bytes cleared out.  If so, return the byte size being masked out
10221 /// and the shift amount.
10222 static std::pair<unsigned, unsigned>
10223 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
10224   std::pair<unsigned, unsigned> Result(0, 0);
10225
10226   // Check for the structure we're looking for.
10227   if (V->getOpcode() != ISD::AND ||
10228       !isa<ConstantSDNode>(V->getOperand(1)) ||
10229       !ISD::isNormalLoad(V->getOperand(0).getNode()))
10230     return Result;
10231
10232   // Check the chain and pointer.
10233   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
10234   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
10235
10236   // The store should be chained directly to the load or be an operand of a
10237   // tokenfactor.
10238   if (LD == Chain.getNode())
10239     ; // ok.
10240   else if (Chain->getOpcode() != ISD::TokenFactor)
10241     return Result; // Fail.
10242   else {
10243     bool isOk = false;
10244     for (const SDValue &ChainOp : Chain->op_values())
10245       if (ChainOp.getNode() == LD) {
10246         isOk = true;
10247         break;
10248       }
10249     if (!isOk) return Result;
10250   }
10251
10252   // This only handles simple types.
10253   if (V.getValueType() != MVT::i16 &&
10254       V.getValueType() != MVT::i32 &&
10255       V.getValueType() != MVT::i64)
10256     return Result;
10257
10258   // Check the constant mask.  Invert it so that the bits being masked out are
10259   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
10260   // follow the sign bit for uniformity.
10261   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
10262   unsigned NotMaskLZ = countLeadingZeros(NotMask);
10263   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
10264   unsigned NotMaskTZ = countTrailingZeros(NotMask);
10265   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
10266   if (NotMaskLZ == 64) return Result;  // All zero mask.
10267
10268   // See if we have a continuous run of bits.  If so, we have 0*1+0*
10269   if (countTrailingOnes(NotMask >> NotMaskTZ) + NotMaskTZ + NotMaskLZ != 64)
10270     return Result;
10271
10272   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
10273   if (V.getValueType() != MVT::i64 && NotMaskLZ)
10274     NotMaskLZ -= 64-V.getValueSizeInBits();
10275
10276   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
10277   switch (MaskedBytes) {
10278   case 1:
10279   case 2:
10280   case 4: break;
10281   default: return Result; // All one mask, or 5-byte mask.
10282   }
10283
10284   // Verify that the first bit starts at a multiple of mask so that the access
10285   // is aligned the same as the access width.
10286   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
10287
10288   Result.first = MaskedBytes;
10289   Result.second = NotMaskTZ/8;
10290   return Result;
10291 }
10292
10293
10294 /// Check to see if IVal is something that provides a value as specified by
10295 /// MaskInfo. If so, replace the specified store with a narrower store of
10296 /// truncated IVal.
10297 static SDNode *
10298 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
10299                                 SDValue IVal, StoreSDNode *St,
10300                                 DAGCombiner *DC) {
10301   unsigned NumBytes = MaskInfo.first;
10302   unsigned ByteShift = MaskInfo.second;
10303   SelectionDAG &DAG = DC->getDAG();
10304
10305   // Check to see if IVal is all zeros in the part being masked in by the 'or'
10306   // that uses this.  If not, this is not a replacement.
10307   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
10308                                   ByteShift*8, (ByteShift+NumBytes)*8);
10309   if (!DAG.MaskedValueIsZero(IVal, Mask)) return nullptr;
10310
10311   // Check that it is legal on the target to do this.  It is legal if the new
10312   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
10313   // legalization.
10314   MVT VT = MVT::getIntegerVT(NumBytes*8);
10315   if (!DC->isTypeLegal(VT))
10316     return nullptr;
10317
10318   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
10319   // shifted by ByteShift and truncated down to NumBytes.
10320   if (ByteShift) {
10321     SDLoc DL(IVal);
10322     IVal = DAG.getNode(ISD::SRL, DL, IVal.getValueType(), IVal,
10323                        DAG.getConstant(ByteShift*8, DL,
10324                                     DC->getShiftAmountTy(IVal.getValueType())));
10325   }
10326
10327   // Figure out the offset for the store and the alignment of the access.
10328   unsigned StOffset;
10329   unsigned NewAlign = St->getAlignment();
10330
10331   if (DAG.getDataLayout().isLittleEndian())
10332     StOffset = ByteShift;
10333   else
10334     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
10335
10336   SDValue Ptr = St->getBasePtr();
10337   if (StOffset) {
10338     SDLoc DL(IVal);
10339     Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(),
10340                       Ptr, DAG.getConstant(StOffset, DL, Ptr.getValueType()));
10341     NewAlign = MinAlign(NewAlign, StOffset);
10342   }
10343
10344   // Truncate down to the new size.
10345   IVal = DAG.getNode(ISD::TRUNCATE, SDLoc(IVal), VT, IVal);
10346
10347   ++OpsNarrowed;
10348   return DAG.getStore(St->getChain(), SDLoc(St), IVal, Ptr,
10349                       St->getPointerInfo().getWithOffset(StOffset),
10350                       false, false, NewAlign).getNode();
10351 }
10352
10353
10354 /// Look for sequence of load / op / store where op is one of 'or', 'xor', and
10355 /// 'and' of immediates. If 'op' is only touching some of the loaded bits, try
10356 /// narrowing the load and store if it would end up being a win for performance
10357 /// or code size.
10358 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
10359   StoreSDNode *ST  = cast<StoreSDNode>(N);
10360   if (ST->isVolatile())
10361     return SDValue();
10362
10363   SDValue Chain = ST->getChain();
10364   SDValue Value = ST->getValue();
10365   SDValue Ptr   = ST->getBasePtr();
10366   EVT VT = Value.getValueType();
10367
10368   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
10369     return SDValue();
10370
10371   unsigned Opc = Value.getOpcode();
10372
10373   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
10374   // is a byte mask indicating a consecutive number of bytes, check to see if
10375   // Y is known to provide just those bytes.  If so, we try to replace the
10376   // load + replace + store sequence with a single (narrower) store, which makes
10377   // the load dead.
10378   if (Opc == ISD::OR) {
10379     std::pair<unsigned, unsigned> MaskedLoad;
10380     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
10381     if (MaskedLoad.first)
10382       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
10383                                                   Value.getOperand(1), ST,this))
10384         return SDValue(NewST, 0);
10385
10386     // Or is commutative, so try swapping X and Y.
10387     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
10388     if (MaskedLoad.first)
10389       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
10390                                                   Value.getOperand(0), ST,this))
10391         return SDValue(NewST, 0);
10392   }
10393
10394   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
10395       Value.getOperand(1).getOpcode() != ISD::Constant)
10396     return SDValue();
10397
10398   SDValue N0 = Value.getOperand(0);
10399   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
10400       Chain == SDValue(N0.getNode(), 1)) {
10401     LoadSDNode *LD = cast<LoadSDNode>(N0);
10402     if (LD->getBasePtr() != Ptr ||
10403         LD->getPointerInfo().getAddrSpace() !=
10404         ST->getPointerInfo().getAddrSpace())
10405       return SDValue();
10406
10407     // Find the type to narrow it the load / op / store to.
10408     SDValue N1 = Value.getOperand(1);
10409     unsigned BitWidth = N1.getValueSizeInBits();
10410     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
10411     if (Opc == ISD::AND)
10412       Imm ^= APInt::getAllOnesValue(BitWidth);
10413     if (Imm == 0 || Imm.isAllOnesValue())
10414       return SDValue();
10415     unsigned ShAmt = Imm.countTrailingZeros();
10416     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
10417     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
10418     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
10419     // The narrowing should be profitable, the load/store operation should be
10420     // legal (or custom) and the store size should be equal to the NewVT width.
10421     while (NewBW < BitWidth &&
10422            (NewVT.getStoreSizeInBits() != NewBW ||
10423             !TLI.isOperationLegalOrCustom(Opc, NewVT) ||
10424             !TLI.isNarrowingProfitable(VT, NewVT))) {
10425       NewBW = NextPowerOf2(NewBW);
10426       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
10427     }
10428     if (NewBW >= BitWidth)
10429       return SDValue();
10430
10431     // If the lsb changed does not start at the type bitwidth boundary,
10432     // start at the previous one.
10433     if (ShAmt % NewBW)
10434       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
10435     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt,
10436                                    std::min(BitWidth, ShAmt + NewBW));
10437     if ((Imm & Mask) == Imm) {
10438       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
10439       if (Opc == ISD::AND)
10440         NewImm ^= APInt::getAllOnesValue(NewBW);
10441       uint64_t PtrOff = ShAmt / 8;
10442       // For big endian targets, we need to adjust the offset to the pointer to
10443       // load the correct bytes.
10444       if (DAG.getDataLayout().isBigEndian())
10445         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
10446
10447       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
10448       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
10449       if (NewAlign < DAG.getDataLayout().getABITypeAlignment(NewVTTy))
10450         return SDValue();
10451
10452       SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LD),
10453                                    Ptr.getValueType(), Ptr,
10454                                    DAG.getConstant(PtrOff, SDLoc(LD),
10455                                                    Ptr.getValueType()));
10456       SDValue NewLD = DAG.getLoad(NewVT, SDLoc(N0),
10457                                   LD->getChain(), NewPtr,
10458                                   LD->getPointerInfo().getWithOffset(PtrOff),
10459                                   LD->isVolatile(), LD->isNonTemporal(),
10460                                   LD->isInvariant(), NewAlign,
10461                                   LD->getAAInfo());
10462       SDValue NewVal = DAG.getNode(Opc, SDLoc(Value), NewVT, NewLD,
10463                                    DAG.getConstant(NewImm, SDLoc(Value),
10464                                                    NewVT));
10465       SDValue NewST = DAG.getStore(Chain, SDLoc(N),
10466                                    NewVal, NewPtr,
10467                                    ST->getPointerInfo().getWithOffset(PtrOff),
10468                                    false, false, NewAlign);
10469
10470       AddToWorklist(NewPtr.getNode());
10471       AddToWorklist(NewLD.getNode());
10472       AddToWorklist(NewVal.getNode());
10473       WorklistRemover DeadNodes(*this);
10474       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1));
10475       ++OpsNarrowed;
10476       return NewST;
10477     }
10478   }
10479
10480   return SDValue();
10481 }
10482
10483 /// For a given floating point load / store pair, if the load value isn't used
10484 /// by any other operations, then consider transforming the pair to integer
10485 /// load / store operations if the target deems the transformation profitable.
10486 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
10487   StoreSDNode *ST  = cast<StoreSDNode>(N);
10488   SDValue Chain = ST->getChain();
10489   SDValue Value = ST->getValue();
10490   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
10491       Value.hasOneUse() &&
10492       Chain == SDValue(Value.getNode(), 1)) {
10493     LoadSDNode *LD = cast<LoadSDNode>(Value);
10494     EVT VT = LD->getMemoryVT();
10495     if (!VT.isFloatingPoint() ||
10496         VT != ST->getMemoryVT() ||
10497         LD->isNonTemporal() ||
10498         ST->isNonTemporal() ||
10499         LD->getPointerInfo().getAddrSpace() != 0 ||
10500         ST->getPointerInfo().getAddrSpace() != 0)
10501       return SDValue();
10502
10503     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
10504     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
10505         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
10506         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
10507         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
10508       return SDValue();
10509
10510     unsigned LDAlign = LD->getAlignment();
10511     unsigned STAlign = ST->getAlignment();
10512     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
10513     unsigned ABIAlign = DAG.getDataLayout().getABITypeAlignment(IntVTTy);
10514     if (LDAlign < ABIAlign || STAlign < ABIAlign)
10515       return SDValue();
10516
10517     SDValue NewLD = DAG.getLoad(IntVT, SDLoc(Value),
10518                                 LD->getChain(), LD->getBasePtr(),
10519                                 LD->getPointerInfo(),
10520                                 false, false, false, LDAlign);
10521
10522     SDValue NewST = DAG.getStore(NewLD.getValue(1), SDLoc(N),
10523                                  NewLD, ST->getBasePtr(),
10524                                  ST->getPointerInfo(),
10525                                  false, false, STAlign);
10526
10527     AddToWorklist(NewLD.getNode());
10528     AddToWorklist(NewST.getNode());
10529     WorklistRemover DeadNodes(*this);
10530     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1));
10531     ++LdStFP2Int;
10532     return NewST;
10533   }
10534
10535   return SDValue();
10536 }
10537
10538 namespace {
10539 /// Helper struct to parse and store a memory address as base + index + offset.
10540 /// We ignore sign extensions when it is safe to do so.
10541 /// The following two expressions are not equivalent. To differentiate we need
10542 /// to store whether there was a sign extension involved in the index
10543 /// computation.
10544 ///  (load (i64 add (i64 copyfromreg %c)
10545 ///                 (i64 signextend (add (i8 load %index)
10546 ///                                      (i8 1))))
10547 /// vs
10548 ///
10549 /// (load (i64 add (i64 copyfromreg %c)
10550 ///                (i64 signextend (i32 add (i32 signextend (i8 load %index))
10551 ///                                         (i32 1)))))
10552 struct BaseIndexOffset {
10553   SDValue Base;
10554   SDValue Index;
10555   int64_t Offset;
10556   bool IsIndexSignExt;
10557
10558   BaseIndexOffset() : Offset(0), IsIndexSignExt(false) {}
10559
10560   BaseIndexOffset(SDValue Base, SDValue Index, int64_t Offset,
10561                   bool IsIndexSignExt) :
10562     Base(Base), Index(Index), Offset(Offset), IsIndexSignExt(IsIndexSignExt) {}
10563
10564   bool equalBaseIndex(const BaseIndexOffset &Other) {
10565     return Other.Base == Base && Other.Index == Index &&
10566       Other.IsIndexSignExt == IsIndexSignExt;
10567   }
10568
10569   /// Parses tree in Ptr for base, index, offset addresses.
10570   static BaseIndexOffset match(SDValue Ptr) {
10571     bool IsIndexSignExt = false;
10572
10573     // We only can pattern match BASE + INDEX + OFFSET. If Ptr is not an ADD
10574     // instruction, then it could be just the BASE or everything else we don't
10575     // know how to handle. Just use Ptr as BASE and give up.
10576     if (Ptr->getOpcode() != ISD::ADD)
10577       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
10578
10579     // We know that we have at least an ADD instruction. Try to pattern match
10580     // the simple case of BASE + OFFSET.
10581     if (isa<ConstantSDNode>(Ptr->getOperand(1))) {
10582       int64_t Offset = cast<ConstantSDNode>(Ptr->getOperand(1))->getSExtValue();
10583       return  BaseIndexOffset(Ptr->getOperand(0), SDValue(), Offset,
10584                               IsIndexSignExt);
10585     }
10586
10587     // Inside a loop the current BASE pointer is calculated using an ADD and a
10588     // MUL instruction. In this case Ptr is the actual BASE pointer.
10589     // (i64 add (i64 %array_ptr)
10590     //          (i64 mul (i64 %induction_var)
10591     //                   (i64 %element_size)))
10592     if (Ptr->getOperand(1)->getOpcode() == ISD::MUL)
10593       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
10594
10595     // Look at Base + Index + Offset cases.
10596     SDValue Base = Ptr->getOperand(0);
10597     SDValue IndexOffset = Ptr->getOperand(1);
10598
10599     // Skip signextends.
10600     if (IndexOffset->getOpcode() == ISD::SIGN_EXTEND) {
10601       IndexOffset = IndexOffset->getOperand(0);
10602       IsIndexSignExt = true;
10603     }
10604
10605     // Either the case of Base + Index (no offset) or something else.
10606     if (IndexOffset->getOpcode() != ISD::ADD)
10607       return BaseIndexOffset(Base, IndexOffset, 0, IsIndexSignExt);
10608
10609     // Now we have the case of Base + Index + offset.
10610     SDValue Index = IndexOffset->getOperand(0);
10611     SDValue Offset = IndexOffset->getOperand(1);
10612
10613     if (!isa<ConstantSDNode>(Offset))
10614       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
10615
10616     // Ignore signextends.
10617     if (Index->getOpcode() == ISD::SIGN_EXTEND) {
10618       Index = Index->getOperand(0);
10619       IsIndexSignExt = true;
10620     } else IsIndexSignExt = false;
10621
10622     int64_t Off = cast<ConstantSDNode>(Offset)->getSExtValue();
10623     return BaseIndexOffset(Base, Index, Off, IsIndexSignExt);
10624   }
10625 };
10626 } // namespace
10627
10628 SDValue DAGCombiner::getMergedConstantVectorStore(SelectionDAG &DAG,
10629                                                   SDLoc SL,
10630                                                   ArrayRef<MemOpLink> Stores,
10631                                                   EVT Ty) const {
10632   SmallVector<SDValue, 8> BuildVector;
10633
10634   for (unsigned I = 0, E = Ty.getVectorNumElements(); I != E; ++I)
10635     BuildVector.push_back(cast<StoreSDNode>(Stores[I].MemNode)->getValue());
10636
10637   return DAG.getNode(ISD::BUILD_VECTOR, SL, Ty, BuildVector);
10638 }
10639
10640 bool DAGCombiner::MergeStoresOfConstantsOrVecElts(
10641                   SmallVectorImpl<MemOpLink> &StoreNodes, EVT MemVT,
10642                   unsigned NumElem, bool IsConstantSrc, bool UseVector) {
10643   // Make sure we have something to merge.
10644   if (NumElem < 2)
10645     return false;
10646
10647   int64_t ElementSizeBytes = MemVT.getSizeInBits() / 8;
10648   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
10649   unsigned LatestNodeUsed = 0;
10650
10651   for (unsigned i=0; i < NumElem; ++i) {
10652     // Find a chain for the new wide-store operand. Notice that some
10653     // of the store nodes that we found may not be selected for inclusion
10654     // in the wide store. The chain we use needs to be the chain of the
10655     // latest store node which is *used* and replaced by the wide store.
10656     if (StoreNodes[i].SequenceNum < StoreNodes[LatestNodeUsed].SequenceNum)
10657       LatestNodeUsed = i;
10658   }
10659
10660   // The latest Node in the DAG.
10661   LSBaseSDNode *LatestOp = StoreNodes[LatestNodeUsed].MemNode;
10662   SDLoc DL(StoreNodes[0].MemNode);
10663
10664   SDValue StoredVal;
10665   if (UseVector) {
10666     // Find a legal type for the vector store.
10667     EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
10668     assert(TLI.isTypeLegal(Ty) && "Illegal vector store");
10669     if (IsConstantSrc) {
10670       StoredVal = getMergedConstantVectorStore(DAG, DL, StoreNodes, Ty);
10671     } else {
10672       SmallVector<SDValue, 8> Ops;
10673       for (unsigned i = 0; i < NumElem ; ++i) {
10674         StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
10675         SDValue Val = St->getValue();
10676         // All of the operands of a BUILD_VECTOR must have the same type.
10677         if (Val.getValueType() != MemVT)
10678           return false;
10679         Ops.push_back(Val);
10680       }
10681
10682       // Build the extracted vector elements back into a vector.
10683       StoredVal = DAG.getNode(ISD::BUILD_VECTOR, DL, Ty, Ops);
10684     }
10685   } else {
10686     // We should always use a vector store when merging extracted vector
10687     // elements, so this path implies a store of constants.
10688     assert(IsConstantSrc && "Merged vector elements should use vector store");
10689
10690     unsigned SizeInBits = NumElem * ElementSizeBytes * 8;
10691     APInt StoreInt(SizeInBits, 0);
10692
10693     // Construct a single integer constant which is made of the smaller
10694     // constant inputs.
10695     bool IsLE = DAG.getDataLayout().isLittleEndian();
10696     for (unsigned i = 0; i < NumElem ; ++i) {
10697       unsigned Idx = IsLE ? (NumElem - 1 - i) : i;
10698       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[Idx].MemNode);
10699       SDValue Val = St->getValue();
10700       StoreInt <<= ElementSizeBytes * 8;
10701       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Val)) {
10702         StoreInt |= C->getAPIntValue().zext(SizeInBits);
10703       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(Val)) {
10704         StoreInt |= C->getValueAPF().bitcastToAPInt().zext(SizeInBits);
10705       } else {
10706         llvm_unreachable("Invalid constant element type");
10707       }
10708     }
10709
10710     // Create the new Load and Store operations.
10711     EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), SizeInBits);
10712     StoredVal = DAG.getConstant(StoreInt, DL, StoreTy);
10713   }
10714
10715   SDValue NewStore = DAG.getStore(LatestOp->getChain(), DL, StoredVal,
10716                                   FirstInChain->getBasePtr(),
10717                                   FirstInChain->getPointerInfo(),
10718                                   false, false,
10719                                   FirstInChain->getAlignment());
10720
10721   // Replace the last store with the new store
10722   CombineTo(LatestOp, NewStore);
10723   // Erase all other stores.
10724   for (unsigned i = 0; i < NumElem ; ++i) {
10725     if (StoreNodes[i].MemNode == LatestOp)
10726       continue;
10727     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
10728     // ReplaceAllUsesWith will replace all uses that existed when it was
10729     // called, but graph optimizations may cause new ones to appear. For
10730     // example, the case in pr14333 looks like
10731     //
10732     //  St's chain -> St -> another store -> X
10733     //
10734     // And the only difference from St to the other store is the chain.
10735     // When we change it's chain to be St's chain they become identical,
10736     // get CSEed and the net result is that X is now a use of St.
10737     // Since we know that St is redundant, just iterate.
10738     while (!St->use_empty())
10739       DAG.ReplaceAllUsesWith(SDValue(St, 0), St->getChain());
10740     deleteAndRecombine(St);
10741   }
10742
10743   return true;
10744 }
10745
10746 void DAGCombiner::getStoreMergeAndAliasCandidates(
10747     StoreSDNode* St, SmallVectorImpl<MemOpLink> &StoreNodes,
10748     SmallVectorImpl<LSBaseSDNode*> &AliasLoadNodes) {
10749   // This holds the base pointer, index, and the offset in bytes from the base
10750   // pointer.
10751   BaseIndexOffset BasePtr = BaseIndexOffset::match(St->getBasePtr());
10752
10753   // We must have a base and an offset.
10754   if (!BasePtr.Base.getNode())
10755     return;
10756
10757   // Do not handle stores to undef base pointers.
10758   if (BasePtr.Base.getOpcode() == ISD::UNDEF)
10759     return;
10760
10761   // Walk up the chain and look for nodes with offsets from the same
10762   // base pointer. Stop when reaching an instruction with a different kind
10763   // or instruction which has a different base pointer.
10764   EVT MemVT = St->getMemoryVT();
10765   unsigned Seq = 0;
10766   StoreSDNode *Index = St;
10767   while (Index) {
10768     // If the chain has more than one use, then we can't reorder the mem ops.
10769     if (Index != St && !SDValue(Index, 0)->hasOneUse())
10770       break;
10771
10772     // Find the base pointer and offset for this memory node.
10773     BaseIndexOffset Ptr = BaseIndexOffset::match(Index->getBasePtr());
10774
10775     // Check that the base pointer is the same as the original one.
10776     if (!Ptr.equalBaseIndex(BasePtr))
10777       break;
10778
10779     // The memory operands must not be volatile.
10780     if (Index->isVolatile() || Index->isIndexed())
10781       break;
10782
10783     // No truncation.
10784     if (StoreSDNode *St = dyn_cast<StoreSDNode>(Index))
10785       if (St->isTruncatingStore())
10786         break;
10787
10788     // The stored memory type must be the same.
10789     if (Index->getMemoryVT() != MemVT)
10790       break;
10791
10792     // We found a potential memory operand to merge.
10793     StoreNodes.push_back(MemOpLink(Index, Ptr.Offset, Seq++));
10794
10795     // Find the next memory operand in the chain. If the next operand in the
10796     // chain is a store then move up and continue the scan with the next
10797     // memory operand. If the next operand is a load save it and use alias
10798     // information to check if it interferes with anything.
10799     SDNode *NextInChain = Index->getChain().getNode();
10800     while (1) {
10801       if (StoreSDNode *STn = dyn_cast<StoreSDNode>(NextInChain)) {
10802         // We found a store node. Use it for the next iteration.
10803         Index = STn;
10804         break;
10805       } else if (LoadSDNode *Ldn = dyn_cast<LoadSDNode>(NextInChain)) {
10806         if (Ldn->isVolatile()) {
10807           Index = nullptr;
10808           break;
10809         }
10810
10811         // Save the load node for later. Continue the scan.
10812         AliasLoadNodes.push_back(Ldn);
10813         NextInChain = Ldn->getChain().getNode();
10814         continue;
10815       } else {
10816         Index = nullptr;
10817         break;
10818       }
10819     }
10820   }
10821 }
10822
10823 bool DAGCombiner::MergeConsecutiveStores(StoreSDNode* St) {
10824   if (OptLevel == CodeGenOpt::None)
10825     return false;
10826
10827   EVT MemVT = St->getMemoryVT();
10828   int64_t ElementSizeBytes = MemVT.getSizeInBits() / 8;
10829   bool NoVectors = DAG.getMachineFunction().getFunction()->hasFnAttribute(
10830       Attribute::NoImplicitFloat);
10831
10832   // This function cannot currently deal with non-byte-sized memory sizes.
10833   if (ElementSizeBytes * 8 != MemVT.getSizeInBits())
10834     return false;
10835
10836   // Don't merge vectors into wider inputs.
10837   if (MemVT.isVector() || !MemVT.isSimple())
10838     return false;
10839
10840   // Perform an early exit check. Do not bother looking at stored values that
10841   // are not constants, loads, or extracted vector elements.
10842   SDValue StoredVal = St->getValue();
10843   bool IsLoadSrc = isa<LoadSDNode>(StoredVal);
10844   bool IsConstantSrc = isa<ConstantSDNode>(StoredVal) ||
10845                        isa<ConstantFPSDNode>(StoredVal);
10846   bool IsExtractVecEltSrc = (StoredVal.getOpcode() == ISD::EXTRACT_VECTOR_ELT);
10847
10848   if (!IsConstantSrc && !IsLoadSrc && !IsExtractVecEltSrc)
10849     return false;
10850
10851   // Only look at ends of store sequences.
10852   SDValue Chain = SDValue(St, 0);
10853   if (Chain->hasOneUse() && Chain->use_begin()->getOpcode() == ISD::STORE)
10854     return false;
10855
10856   // Save the LoadSDNodes that we find in the chain.
10857   // We need to make sure that these nodes do not interfere with
10858   // any of the store nodes.
10859   SmallVector<LSBaseSDNode*, 8> AliasLoadNodes;
10860
10861   // Save the StoreSDNodes that we find in the chain.
10862   SmallVector<MemOpLink, 8> StoreNodes;
10863
10864   getStoreMergeAndAliasCandidates(St, StoreNodes, AliasLoadNodes);
10865
10866   // Check if there is anything to merge.
10867   if (StoreNodes.size() < 2)
10868     return false;
10869
10870   // Sort the memory operands according to their distance from the base pointer.
10871   std::sort(StoreNodes.begin(), StoreNodes.end(),
10872             [](MemOpLink LHS, MemOpLink RHS) {
10873     return LHS.OffsetFromBase < RHS.OffsetFromBase ||
10874            (LHS.OffsetFromBase == RHS.OffsetFromBase &&
10875             LHS.SequenceNum > RHS.SequenceNum);
10876   });
10877
10878   // Scan the memory operations on the chain and find the first non-consecutive
10879   // store memory address.
10880   unsigned LastConsecutiveStore = 0;
10881   int64_t StartAddress = StoreNodes[0].OffsetFromBase;
10882   for (unsigned i = 0, e = StoreNodes.size(); i < e; ++i) {
10883
10884     // Check that the addresses are consecutive starting from the second
10885     // element in the list of stores.
10886     if (i > 0) {
10887       int64_t CurrAddress = StoreNodes[i].OffsetFromBase;
10888       if (CurrAddress - StartAddress != (ElementSizeBytes * i))
10889         break;
10890     }
10891
10892     bool Alias = false;
10893     // Check if this store interferes with any of the loads that we found.
10894     for (unsigned ld = 0, lde = AliasLoadNodes.size(); ld < lde; ++ld)
10895       if (isAlias(AliasLoadNodes[ld], StoreNodes[i].MemNode)) {
10896         Alias = true;
10897         break;
10898       }
10899     // We found a load that alias with this store. Stop the sequence.
10900     if (Alias)
10901       break;
10902
10903     // Mark this node as useful.
10904     LastConsecutiveStore = i;
10905   }
10906
10907   // The node with the lowest store address.
10908   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
10909   unsigned FirstStoreAS = FirstInChain->getAddressSpace();
10910   unsigned FirstStoreAlign = FirstInChain->getAlignment();
10911   LLVMContext &Context = *DAG.getContext();
10912   const DataLayout &DL = DAG.getDataLayout();
10913
10914   // Store the constants into memory as one consecutive store.
10915   if (IsConstantSrc) {
10916     unsigned LastLegalType = 0;
10917     unsigned LastLegalVectorType = 0;
10918     bool NonZero = false;
10919     for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
10920       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
10921       SDValue StoredVal = St->getValue();
10922
10923       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(StoredVal)) {
10924         NonZero |= !C->isNullValue();
10925       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(StoredVal)) {
10926         NonZero |= !C->getConstantFPValue()->isNullValue();
10927       } else {
10928         // Non-constant.
10929         break;
10930       }
10931
10932       // Find a legal type for the constant store.
10933       unsigned SizeInBits = (i+1) * ElementSizeBytes * 8;
10934       EVT StoreTy = EVT::getIntegerVT(Context, SizeInBits);
10935       if (TLI.isTypeLegal(StoreTy) &&
10936           TLI.allowsMemoryAccess(Context, DL, StoreTy, FirstStoreAS,
10937                                  FirstStoreAlign)) {
10938         LastLegalType = i+1;
10939       // Or check whether a truncstore is legal.
10940       } else if (TLI.getTypeAction(Context, StoreTy) ==
10941                  TargetLowering::TypePromoteInteger) {
10942         EVT LegalizedStoredValueTy =
10943           TLI.getTypeToTransformTo(Context, StoredVal.getValueType());
10944         if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy) &&
10945             TLI.allowsMemoryAccess(Context, DL, LegalizedStoredValueTy,
10946                                    FirstStoreAS, FirstStoreAlign)) {
10947           LastLegalType = i + 1;
10948         }
10949       }
10950
10951       // Find a legal type for the vector store.
10952       EVT Ty = EVT::getVectorVT(Context, MemVT, i+1);
10953       if (TLI.isTypeLegal(Ty) &&
10954           TLI.allowsMemoryAccess(Context, DL, Ty, FirstStoreAS,
10955                                  FirstStoreAlign)) {
10956         LastLegalVectorType = i + 1;
10957       }
10958     }
10959
10960
10961     // We only use vectors if the constant is known to be zero or the target
10962     // allows it and the function is not marked with the noimplicitfloat
10963     // attribute.
10964     if (NoVectors) {
10965       LastLegalVectorType = 0;
10966     } else if (NonZero && !TLI.storeOfVectorConstantIsCheap(MemVT,
10967                                                             LastLegalVectorType,
10968                                                             FirstStoreAS)) {
10969       LastLegalVectorType = 0;
10970     }
10971
10972     // Check if we found a legal integer type to store.
10973     if (LastLegalType == 0 && LastLegalVectorType == 0)
10974       return false;
10975
10976     bool UseVector = (LastLegalVectorType > LastLegalType) && !NoVectors;
10977     unsigned NumElem = UseVector ? LastLegalVectorType : LastLegalType;
10978
10979     return MergeStoresOfConstantsOrVecElts(StoreNodes, MemVT, NumElem,
10980                                            true, UseVector);
10981   }
10982
10983   // When extracting multiple vector elements, try to store them
10984   // in one vector store rather than a sequence of scalar stores.
10985   if (IsExtractVecEltSrc) {
10986     unsigned NumElem = 0;
10987     for (unsigned i = 0; i < LastConsecutiveStore + 1; ++i) {
10988       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
10989       SDValue StoredVal = St->getValue();
10990       // This restriction could be loosened.
10991       // Bail out if any stored values are not elements extracted from a vector.
10992       // It should be possible to handle mixed sources, but load sources need
10993       // more careful handling (see the block of code below that handles
10994       // consecutive loads).
10995       if (StoredVal.getOpcode() != ISD::EXTRACT_VECTOR_ELT)
10996         return false;
10997
10998       // Find a legal type for the vector store.
10999       EVT Ty = EVT::getVectorVT(Context, MemVT, i+1);
11000       if (TLI.isTypeLegal(Ty) &&
11001           TLI.allowsMemoryAccess(Context, DL, Ty, FirstStoreAS,
11002                                  FirstStoreAlign))
11003         NumElem = i + 1;
11004     }
11005
11006     return MergeStoresOfConstantsOrVecElts(StoreNodes, MemVT, NumElem,
11007                                            false, true);
11008   }
11009
11010   // Below we handle the case of multiple consecutive stores that
11011   // come from multiple consecutive loads. We merge them into a single
11012   // wide load and a single wide store.
11013
11014   // Look for load nodes which are used by the stored values.
11015   SmallVector<MemOpLink, 8> LoadNodes;
11016
11017   // Find acceptable loads. Loads need to have the same chain (token factor),
11018   // must not be zext, volatile, indexed, and they must be consecutive.
11019   BaseIndexOffset LdBasePtr;
11020   for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
11021     StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
11022     LoadSDNode *Ld = dyn_cast<LoadSDNode>(St->getValue());
11023     if (!Ld) break;
11024
11025     // Loads must only have one use.
11026     if (!Ld->hasNUsesOfValue(1, 0))
11027       break;
11028
11029     // The memory operands must not be volatile.
11030     if (Ld->isVolatile() || Ld->isIndexed())
11031       break;
11032
11033     // We do not accept ext loads.
11034     if (Ld->getExtensionType() != ISD::NON_EXTLOAD)
11035       break;
11036
11037     // The stored memory type must be the same.
11038     if (Ld->getMemoryVT() != MemVT)
11039       break;
11040
11041     BaseIndexOffset LdPtr = BaseIndexOffset::match(Ld->getBasePtr());
11042     // If this is not the first ptr that we check.
11043     if (LdBasePtr.Base.getNode()) {
11044       // The base ptr must be the same.
11045       if (!LdPtr.equalBaseIndex(LdBasePtr))
11046         break;
11047     } else {
11048       // Check that all other base pointers are the same as this one.
11049       LdBasePtr = LdPtr;
11050     }
11051
11052     // We found a potential memory operand to merge.
11053     LoadNodes.push_back(MemOpLink(Ld, LdPtr.Offset, 0));
11054   }
11055
11056   if (LoadNodes.size() < 2)
11057     return false;
11058
11059   // If we have load/store pair instructions and we only have two values,
11060   // don't bother.
11061   unsigned RequiredAlignment;
11062   if (LoadNodes.size() == 2 && TLI.hasPairedLoad(MemVT, RequiredAlignment) &&
11063       St->getAlignment() >= RequiredAlignment)
11064     return false;
11065
11066   LoadSDNode *FirstLoad = cast<LoadSDNode>(LoadNodes[0].MemNode);
11067   unsigned FirstLoadAS = FirstLoad->getAddressSpace();
11068   unsigned FirstLoadAlign = FirstLoad->getAlignment();
11069
11070   // Scan the memory operations on the chain and find the first non-consecutive
11071   // load memory address. These variables hold the index in the store node
11072   // array.
11073   unsigned LastConsecutiveLoad = 0;
11074   // This variable refers to the size and not index in the array.
11075   unsigned LastLegalVectorType = 0;
11076   unsigned LastLegalIntegerType = 0;
11077   StartAddress = LoadNodes[0].OffsetFromBase;
11078   SDValue FirstChain = FirstLoad->getChain();
11079   for (unsigned i = 1; i < LoadNodes.size(); ++i) {
11080     // All loads much share the same chain.
11081     if (LoadNodes[i].MemNode->getChain() != FirstChain)
11082       break;
11083
11084     int64_t CurrAddress = LoadNodes[i].OffsetFromBase;
11085     if (CurrAddress - StartAddress != (ElementSizeBytes * i))
11086       break;
11087     LastConsecutiveLoad = i;
11088
11089     // Find a legal type for the vector store.
11090     EVT StoreTy = EVT::getVectorVT(Context, MemVT, i+1);
11091     if (TLI.isTypeLegal(StoreTy) &&
11092         TLI.allowsMemoryAccess(Context, DL, StoreTy, FirstStoreAS,
11093                                FirstStoreAlign) &&
11094         TLI.allowsMemoryAccess(Context, DL, StoreTy, FirstLoadAS,
11095                                FirstLoadAlign)) {
11096       LastLegalVectorType = i + 1;
11097     }
11098
11099     // Find a legal type for the integer store.
11100     unsigned SizeInBits = (i+1) * ElementSizeBytes * 8;
11101     StoreTy = EVT::getIntegerVT(Context, SizeInBits);
11102     if (TLI.isTypeLegal(StoreTy) &&
11103         TLI.allowsMemoryAccess(Context, DL, StoreTy, FirstStoreAS,
11104                                FirstStoreAlign) &&
11105         TLI.allowsMemoryAccess(Context, DL, StoreTy, FirstLoadAS,
11106                                FirstLoadAlign))
11107       LastLegalIntegerType = i + 1;
11108     // Or check whether a truncstore and extload is legal.
11109     else if (TLI.getTypeAction(Context, StoreTy) ==
11110              TargetLowering::TypePromoteInteger) {
11111       EVT LegalizedStoredValueTy =
11112         TLI.getTypeToTransformTo(Context, StoreTy);
11113       if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy) &&
11114           TLI.isLoadExtLegal(ISD::ZEXTLOAD, LegalizedStoredValueTy, StoreTy) &&
11115           TLI.isLoadExtLegal(ISD::SEXTLOAD, LegalizedStoredValueTy, StoreTy) &&
11116           TLI.isLoadExtLegal(ISD::EXTLOAD, LegalizedStoredValueTy, StoreTy) &&
11117           TLI.allowsMemoryAccess(Context, DL, LegalizedStoredValueTy,
11118                                  FirstStoreAS, FirstStoreAlign) &&
11119           TLI.allowsMemoryAccess(Context, DL, LegalizedStoredValueTy,
11120                                  FirstLoadAS, FirstLoadAlign))
11121         LastLegalIntegerType = i+1;
11122     }
11123   }
11124
11125   // Only use vector types if the vector type is larger than the integer type.
11126   // If they are the same, use integers.
11127   bool UseVectorTy = LastLegalVectorType > LastLegalIntegerType && !NoVectors;
11128   unsigned LastLegalType = std::max(LastLegalVectorType, LastLegalIntegerType);
11129
11130   // We add +1 here because the LastXXX variables refer to location while
11131   // the NumElem refers to array/index size.
11132   unsigned NumElem = std::min(LastConsecutiveStore, LastConsecutiveLoad) + 1;
11133   NumElem = std::min(LastLegalType, NumElem);
11134
11135   if (NumElem < 2)
11136     return false;
11137
11138   // The latest Node in the DAG.
11139   unsigned LatestNodeUsed = 0;
11140   for (unsigned i=1; i<NumElem; ++i) {
11141     // Find a chain for the new wide-store operand. Notice that some
11142     // of the store nodes that we found may not be selected for inclusion
11143     // in the wide store. The chain we use needs to be the chain of the
11144     // latest store node which is *used* and replaced by the wide store.
11145     if (StoreNodes[i].SequenceNum < StoreNodes[LatestNodeUsed].SequenceNum)
11146       LatestNodeUsed = i;
11147   }
11148
11149   LSBaseSDNode *LatestOp = StoreNodes[LatestNodeUsed].MemNode;
11150
11151   // Find if it is better to use vectors or integers to load and store
11152   // to memory.
11153   EVT JointMemOpVT;
11154   if (UseVectorTy) {
11155     JointMemOpVT = EVT::getVectorVT(Context, MemVT, NumElem);
11156   } else {
11157     unsigned SizeInBits = NumElem * ElementSizeBytes * 8;
11158     JointMemOpVT = EVT::getIntegerVT(Context, SizeInBits);
11159   }
11160
11161   SDLoc LoadDL(LoadNodes[0].MemNode);
11162   SDLoc StoreDL(StoreNodes[0].MemNode);
11163
11164   SDValue NewLoad = DAG.getLoad(
11165       JointMemOpVT, LoadDL, FirstLoad->getChain(), FirstLoad->getBasePtr(),
11166       FirstLoad->getPointerInfo(), false, false, false, FirstLoadAlign);
11167
11168   SDValue NewStore = DAG.getStore(
11169       LatestOp->getChain(), StoreDL, NewLoad, FirstInChain->getBasePtr(),
11170       FirstInChain->getPointerInfo(), false, false, FirstStoreAlign);
11171
11172   // Replace one of the loads with the new load.
11173   LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[0].MemNode);
11174   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1),
11175                                 SDValue(NewLoad.getNode(), 1));
11176
11177   // Remove the rest of the load chains.
11178   for (unsigned i = 1; i < NumElem ; ++i) {
11179     // Replace all chain users of the old load nodes with the chain of the new
11180     // load node.
11181     LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[i].MemNode);
11182     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Ld->getChain());
11183   }
11184
11185   // Replace the last store with the new store.
11186   CombineTo(LatestOp, NewStore);
11187   // Erase all other stores.
11188   for (unsigned i = 0; i < NumElem ; ++i) {
11189     // Remove all Store nodes.
11190     if (StoreNodes[i].MemNode == LatestOp)
11191       continue;
11192     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
11193     DAG.ReplaceAllUsesOfValueWith(SDValue(St, 0), St->getChain());
11194     deleteAndRecombine(St);
11195   }
11196
11197   return true;
11198 }
11199
11200 SDValue DAGCombiner::visitSTORE(SDNode *N) {
11201   StoreSDNode *ST  = cast<StoreSDNode>(N);
11202   SDValue Chain = ST->getChain();
11203   SDValue Value = ST->getValue();
11204   SDValue Ptr   = ST->getBasePtr();
11205
11206   // If this is a store of a bit convert, store the input value if the
11207   // resultant store does not need a higher alignment than the original.
11208   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
11209       ST->isUnindexed()) {
11210     unsigned OrigAlign = ST->getAlignment();
11211     EVT SVT = Value.getOperand(0).getValueType();
11212     unsigned Align = DAG.getDataLayout().getABITypeAlignment(
11213         SVT.getTypeForEVT(*DAG.getContext()));
11214     if (Align <= OrigAlign &&
11215         ((!LegalOperations && !ST->isVolatile()) ||
11216          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
11217       return DAG.getStore(Chain, SDLoc(N), Value.getOperand(0),
11218                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
11219                           ST->isNonTemporal(), OrigAlign,
11220                           ST->getAAInfo());
11221   }
11222
11223   // Turn 'store undef, Ptr' -> nothing.
11224   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
11225     return Chain;
11226
11227   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
11228   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
11229     // NOTE: If the original store is volatile, this transform must not increase
11230     // the number of stores.  For example, on x86-32 an f64 can be stored in one
11231     // processor operation but an i64 (which is not legal) requires two.  So the
11232     // transform should not be done in this case.
11233     if (Value.getOpcode() != ISD::TargetConstantFP) {
11234       SDValue Tmp;
11235       switch (CFP->getSimpleValueType(0).SimpleTy) {
11236       default: llvm_unreachable("Unknown FP type");
11237       case MVT::f16:    // We don't do this for these yet.
11238       case MVT::f80:
11239       case MVT::f128:
11240       case MVT::ppcf128:
11241         break;
11242       case MVT::f32:
11243         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
11244             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
11245           ;
11246           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
11247                               bitcastToAPInt().getZExtValue(), SDLoc(CFP),
11248                               MVT::i32);
11249           return DAG.getStore(Chain, SDLoc(N), Tmp,
11250                               Ptr, ST->getMemOperand());
11251         }
11252         break;
11253       case MVT::f64:
11254         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
11255              !ST->isVolatile()) ||
11256             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
11257           ;
11258           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
11259                                 getZExtValue(), SDLoc(CFP), MVT::i64);
11260           return DAG.getStore(Chain, SDLoc(N), Tmp,
11261                               Ptr, ST->getMemOperand());
11262         }
11263
11264         if (!ST->isVolatile() &&
11265             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
11266           // Many FP stores are not made apparent until after legalize, e.g. for
11267           // argument passing.  Since this is so common, custom legalize the
11268           // 64-bit integer store into two 32-bit stores.
11269           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
11270           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, SDLoc(CFP), MVT::i32);
11271           SDValue Hi = DAG.getConstant(Val >> 32, SDLoc(CFP), MVT::i32);
11272           if (DAG.getDataLayout().isBigEndian())
11273             std::swap(Lo, Hi);
11274
11275           unsigned Alignment = ST->getAlignment();
11276           bool isVolatile = ST->isVolatile();
11277           bool isNonTemporal = ST->isNonTemporal();
11278           AAMDNodes AAInfo = ST->getAAInfo();
11279
11280           SDLoc DL(N);
11281
11282           SDValue St0 = DAG.getStore(Chain, SDLoc(ST), Lo,
11283                                      Ptr, ST->getPointerInfo(),
11284                                      isVolatile, isNonTemporal,
11285                                      ST->getAlignment(), AAInfo);
11286           Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
11287                             DAG.getConstant(4, DL, Ptr.getValueType()));
11288           Alignment = MinAlign(Alignment, 4U);
11289           SDValue St1 = DAG.getStore(Chain, SDLoc(ST), Hi,
11290                                      Ptr, ST->getPointerInfo().getWithOffset(4),
11291                                      isVolatile, isNonTemporal,
11292                                      Alignment, AAInfo);
11293           return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
11294                              St0, St1);
11295         }
11296
11297         break;
11298       }
11299     }
11300   }
11301
11302   // Try to infer better alignment information than the store already has.
11303   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
11304     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
11305       if (Align > ST->getAlignment()) {
11306         SDValue NewStore =
11307                DAG.getTruncStore(Chain, SDLoc(N), Value,
11308                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
11309                                  ST->isVolatile(), ST->isNonTemporal(), Align,
11310                                  ST->getAAInfo());
11311         if (NewStore.getNode() != N)
11312           return CombineTo(ST, NewStore, true);
11313       }
11314     }
11315   }
11316
11317   // Try transforming a pair floating point load / store ops to integer
11318   // load / store ops.
11319   if (SDValue NewST = TransformFPLoadStorePair(N))
11320     return NewST;
11321
11322   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA
11323                                                   : DAG.getSubtarget().useAA();
11324 #ifndef NDEBUG
11325   if (CombinerAAOnlyFunc.getNumOccurrences() &&
11326       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
11327     UseAA = false;
11328 #endif
11329   if (UseAA && ST->isUnindexed()) {
11330     // Walk up chain skipping non-aliasing memory nodes.
11331     SDValue BetterChain = FindBetterChain(N, Chain);
11332
11333     // If there is a better chain.
11334     if (Chain != BetterChain) {
11335       SDValue ReplStore;
11336
11337       // Replace the chain to avoid dependency.
11338       if (ST->isTruncatingStore()) {
11339         ReplStore = DAG.getTruncStore(BetterChain, SDLoc(N), Value, Ptr,
11340                                       ST->getMemoryVT(), ST->getMemOperand());
11341       } else {
11342         ReplStore = DAG.getStore(BetterChain, SDLoc(N), Value, Ptr,
11343                                  ST->getMemOperand());
11344       }
11345
11346       // Create token to keep both nodes around.
11347       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
11348                                   MVT::Other, Chain, ReplStore);
11349
11350       // Make sure the new and old chains are cleaned up.
11351       AddToWorklist(Token.getNode());
11352
11353       // Don't add users to work list.
11354       return CombineTo(N, Token, false);
11355     }
11356   }
11357
11358   // Try transforming N to an indexed store.
11359   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
11360     return SDValue(N, 0);
11361
11362   // FIXME: is there such a thing as a truncating indexed store?
11363   if (ST->isTruncatingStore() && ST->isUnindexed() &&
11364       Value.getValueType().isInteger()) {
11365     // See if we can simplify the input to this truncstore with knowledge that
11366     // only the low bits are being used.  For example:
11367     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
11368     SDValue Shorter =
11369       GetDemandedBits(Value,
11370                       APInt::getLowBitsSet(
11371                         Value.getValueType().getScalarType().getSizeInBits(),
11372                         ST->getMemoryVT().getScalarType().getSizeInBits()));
11373     AddToWorklist(Value.getNode());
11374     if (Shorter.getNode())
11375       return DAG.getTruncStore(Chain, SDLoc(N), Shorter,
11376                                Ptr, ST->getMemoryVT(), ST->getMemOperand());
11377
11378     // Otherwise, see if we can simplify the operation with
11379     // SimplifyDemandedBits, which only works if the value has a single use.
11380     if (SimplifyDemandedBits(Value,
11381                         APInt::getLowBitsSet(
11382                           Value.getValueType().getScalarType().getSizeInBits(),
11383                           ST->getMemoryVT().getScalarType().getSizeInBits())))
11384       return SDValue(N, 0);
11385   }
11386
11387   // If this is a load followed by a store to the same location, then the store
11388   // is dead/noop.
11389   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
11390     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
11391         ST->isUnindexed() && !ST->isVolatile() &&
11392         // There can't be any side effects between the load and store, such as
11393         // a call or store.
11394         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
11395       // The store is dead, remove it.
11396       return Chain;
11397     }
11398   }
11399
11400   // If this is a store followed by a store with the same value to the same
11401   // location, then the store is dead/noop.
11402   if (StoreSDNode *ST1 = dyn_cast<StoreSDNode>(Chain)) {
11403     if (ST1->getBasePtr() == Ptr && ST->getMemoryVT() == ST1->getMemoryVT() &&
11404         ST1->getValue() == Value && ST->isUnindexed() && !ST->isVolatile() &&
11405         ST1->isUnindexed() && !ST1->isVolatile()) {
11406       // The store is dead, remove it.
11407       return Chain;
11408     }
11409   }
11410
11411   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
11412   // truncating store.  We can do this even if this is already a truncstore.
11413   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
11414       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
11415       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
11416                             ST->getMemoryVT())) {
11417     return DAG.getTruncStore(Chain, SDLoc(N), Value.getOperand(0),
11418                              Ptr, ST->getMemoryVT(), ST->getMemOperand());
11419   }
11420
11421   // Only perform this optimization before the types are legal, because we
11422   // don't want to perform this optimization on every DAGCombine invocation.
11423   if (!LegalTypes) {
11424     bool EverChanged = false;
11425
11426     do {
11427       // There can be multiple store sequences on the same chain.
11428       // Keep trying to merge store sequences until we are unable to do so
11429       // or until we merge the last store on the chain.
11430       bool Changed = MergeConsecutiveStores(ST);
11431       EverChanged |= Changed;
11432       if (!Changed) break;
11433     } while (ST->getOpcode() != ISD::DELETED_NODE);
11434
11435     if (EverChanged)
11436       return SDValue(N, 0);
11437   }
11438
11439   return ReduceLoadOpStoreWidth(N);
11440 }
11441
11442 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
11443   SDValue InVec = N->getOperand(0);
11444   SDValue InVal = N->getOperand(1);
11445   SDValue EltNo = N->getOperand(2);
11446   SDLoc dl(N);
11447
11448   // If the inserted element is an UNDEF, just use the input vector.
11449   if (InVal.getOpcode() == ISD::UNDEF)
11450     return InVec;
11451
11452   EVT VT = InVec.getValueType();
11453
11454   // If we can't generate a legal BUILD_VECTOR, exit
11455   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
11456     return SDValue();
11457
11458   // Check that we know which element is being inserted
11459   if (!isa<ConstantSDNode>(EltNo))
11460     return SDValue();
11461   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
11462
11463   // Canonicalize insert_vector_elt dag nodes.
11464   // Example:
11465   // (insert_vector_elt (insert_vector_elt A, Idx0), Idx1)
11466   // -> (insert_vector_elt (insert_vector_elt A, Idx1), Idx0)
11467   //
11468   // Do this only if the child insert_vector node has one use; also
11469   // do this only if indices are both constants and Idx1 < Idx0.
11470   if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT && InVec.hasOneUse()
11471       && isa<ConstantSDNode>(InVec.getOperand(2))) {
11472     unsigned OtherElt =
11473       cast<ConstantSDNode>(InVec.getOperand(2))->getZExtValue();
11474     if (Elt < OtherElt) {
11475       // Swap nodes.
11476       SDValue NewOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(N), VT,
11477                                   InVec.getOperand(0), InVal, EltNo);
11478       AddToWorklist(NewOp.getNode());
11479       return DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(InVec.getNode()),
11480                          VT, NewOp, InVec.getOperand(1), InVec.getOperand(2));
11481     }
11482   }
11483
11484   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
11485   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
11486   // vector elements.
11487   SmallVector<SDValue, 8> Ops;
11488   // Do not combine these two vectors if the output vector will not replace
11489   // the input vector.
11490   if (InVec.getOpcode() == ISD::BUILD_VECTOR && InVec.hasOneUse()) {
11491     Ops.append(InVec.getNode()->op_begin(),
11492                InVec.getNode()->op_end());
11493   } else if (InVec.getOpcode() == ISD::UNDEF) {
11494     unsigned NElts = VT.getVectorNumElements();
11495     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
11496   } else {
11497     return SDValue();
11498   }
11499
11500   // Insert the element
11501   if (Elt < Ops.size()) {
11502     // All the operands of BUILD_VECTOR must have the same type;
11503     // we enforce that here.
11504     EVT OpVT = Ops[0].getValueType();
11505     if (InVal.getValueType() != OpVT)
11506       InVal = OpVT.bitsGT(InVal.getValueType()) ?
11507                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
11508                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
11509     Ops[Elt] = InVal;
11510   }
11511
11512   // Return the new vector
11513   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
11514 }
11515
11516 SDValue DAGCombiner::ReplaceExtractVectorEltOfLoadWithNarrowedLoad(
11517     SDNode *EVE, EVT InVecVT, SDValue EltNo, LoadSDNode *OriginalLoad) {
11518   EVT ResultVT = EVE->getValueType(0);
11519   EVT VecEltVT = InVecVT.getVectorElementType();
11520   unsigned Align = OriginalLoad->getAlignment();
11521   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
11522       VecEltVT.getTypeForEVT(*DAG.getContext()));
11523
11524   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VecEltVT))
11525     return SDValue();
11526
11527   Align = NewAlign;
11528
11529   SDValue NewPtr = OriginalLoad->getBasePtr();
11530   SDValue Offset;
11531   EVT PtrType = NewPtr.getValueType();
11532   MachinePointerInfo MPI;
11533   SDLoc DL(EVE);
11534   if (auto *ConstEltNo = dyn_cast<ConstantSDNode>(EltNo)) {
11535     int Elt = ConstEltNo->getZExtValue();
11536     unsigned PtrOff = VecEltVT.getSizeInBits() * Elt / 8;
11537     Offset = DAG.getConstant(PtrOff, DL, PtrType);
11538     MPI = OriginalLoad->getPointerInfo().getWithOffset(PtrOff);
11539   } else {
11540     Offset = DAG.getZExtOrTrunc(EltNo, DL, PtrType);
11541     Offset = DAG.getNode(
11542         ISD::MUL, DL, PtrType, Offset,
11543         DAG.getConstant(VecEltVT.getStoreSize(), DL, PtrType));
11544     MPI = OriginalLoad->getPointerInfo();
11545   }
11546   NewPtr = DAG.getNode(ISD::ADD, DL, PtrType, NewPtr, Offset);
11547
11548   // The replacement we need to do here is a little tricky: we need to
11549   // replace an extractelement of a load with a load.
11550   // Use ReplaceAllUsesOfValuesWith to do the replacement.
11551   // Note that this replacement assumes that the extractvalue is the only
11552   // use of the load; that's okay because we don't want to perform this
11553   // transformation in other cases anyway.
11554   SDValue Load;
11555   SDValue Chain;
11556   if (ResultVT.bitsGT(VecEltVT)) {
11557     // If the result type of vextract is wider than the load, then issue an
11558     // extending load instead.
11559     ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, ResultVT,
11560                                                   VecEltVT)
11561                                    ? ISD::ZEXTLOAD
11562                                    : ISD::EXTLOAD;
11563     Load = DAG.getExtLoad(
11564         ExtType, SDLoc(EVE), ResultVT, OriginalLoad->getChain(), NewPtr, MPI,
11565         VecEltVT, OriginalLoad->isVolatile(), OriginalLoad->isNonTemporal(),
11566         OriginalLoad->isInvariant(), Align, OriginalLoad->getAAInfo());
11567     Chain = Load.getValue(1);
11568   } else {
11569     Load = DAG.getLoad(
11570         VecEltVT, SDLoc(EVE), OriginalLoad->getChain(), NewPtr, MPI,
11571         OriginalLoad->isVolatile(), OriginalLoad->isNonTemporal(),
11572         OriginalLoad->isInvariant(), Align, OriginalLoad->getAAInfo());
11573     Chain = Load.getValue(1);
11574     if (ResultVT.bitsLT(VecEltVT))
11575       Load = DAG.getNode(ISD::TRUNCATE, SDLoc(EVE), ResultVT, Load);
11576     else
11577       Load = DAG.getNode(ISD::BITCAST, SDLoc(EVE), ResultVT, Load);
11578   }
11579   WorklistRemover DeadNodes(*this);
11580   SDValue From[] = { SDValue(EVE, 0), SDValue(OriginalLoad, 1) };
11581   SDValue To[] = { Load, Chain };
11582   DAG.ReplaceAllUsesOfValuesWith(From, To, 2);
11583   // Since we're explicitly calling ReplaceAllUses, add the new node to the
11584   // worklist explicitly as well.
11585   AddToWorklist(Load.getNode());
11586   AddUsersToWorklist(Load.getNode()); // Add users too
11587   // Make sure to revisit this node to clean it up; it will usually be dead.
11588   AddToWorklist(EVE);
11589   ++OpsNarrowed;
11590   return SDValue(EVE, 0);
11591 }
11592
11593 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
11594   // (vextract (scalar_to_vector val, 0) -> val
11595   SDValue InVec = N->getOperand(0);
11596   EVT VT = InVec.getValueType();
11597   EVT NVT = N->getValueType(0);
11598
11599   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
11600     // Check if the result type doesn't match the inserted element type. A
11601     // SCALAR_TO_VECTOR may truncate the inserted element and the
11602     // EXTRACT_VECTOR_ELT may widen the extracted vector.
11603     SDValue InOp = InVec.getOperand(0);
11604     if (InOp.getValueType() != NVT) {
11605       assert(InOp.getValueType().isInteger() && NVT.isInteger());
11606       return DAG.getSExtOrTrunc(InOp, SDLoc(InVec), NVT);
11607     }
11608     return InOp;
11609   }
11610
11611   SDValue EltNo = N->getOperand(1);
11612   bool ConstEltNo = isa<ConstantSDNode>(EltNo);
11613
11614   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
11615   // We only perform this optimization before the op legalization phase because
11616   // we may introduce new vector instructions which are not backed by TD
11617   // patterns. For example on AVX, extracting elements from a wide vector
11618   // without using extract_subvector. However, if we can find an underlying
11619   // scalar value, then we can always use that.
11620   if (InVec.getOpcode() == ISD::VECTOR_SHUFFLE
11621       && ConstEltNo) {
11622     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
11623     int NumElem = VT.getVectorNumElements();
11624     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
11625     // Find the new index to extract from.
11626     int OrigElt = SVOp->getMaskElt(Elt);
11627
11628     // Extracting an undef index is undef.
11629     if (OrigElt == -1)
11630       return DAG.getUNDEF(NVT);
11631
11632     // Select the right vector half to extract from.
11633     SDValue SVInVec;
11634     if (OrigElt < NumElem) {
11635       SVInVec = InVec->getOperand(0);
11636     } else {
11637       SVInVec = InVec->getOperand(1);
11638       OrigElt -= NumElem;
11639     }
11640
11641     if (SVInVec.getOpcode() == ISD::BUILD_VECTOR) {
11642       SDValue InOp = SVInVec.getOperand(OrigElt);
11643       if (InOp.getValueType() != NVT) {
11644         assert(InOp.getValueType().isInteger() && NVT.isInteger());
11645         InOp = DAG.getSExtOrTrunc(InOp, SDLoc(SVInVec), NVT);
11646       }
11647
11648       return InOp;
11649     }
11650
11651     // FIXME: We should handle recursing on other vector shuffles and
11652     // scalar_to_vector here as well.
11653
11654     if (!LegalOperations) {
11655       EVT IndexTy = TLI.getVectorIdxTy(DAG.getDataLayout());
11656       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(N), NVT, SVInVec,
11657                          DAG.getConstant(OrigElt, SDLoc(SVOp), IndexTy));
11658     }
11659   }
11660
11661   bool BCNumEltsChanged = false;
11662   EVT ExtVT = VT.getVectorElementType();
11663   EVT LVT = ExtVT;
11664
11665   // If the result of load has to be truncated, then it's not necessarily
11666   // profitable.
11667   if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
11668     return SDValue();
11669
11670   if (InVec.getOpcode() == ISD::BITCAST) {
11671     // Don't duplicate a load with other uses.
11672     if (!InVec.hasOneUse())
11673       return SDValue();
11674
11675     EVT BCVT = InVec.getOperand(0).getValueType();
11676     if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
11677       return SDValue();
11678     if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
11679       BCNumEltsChanged = true;
11680     InVec = InVec.getOperand(0);
11681     ExtVT = BCVT.getVectorElementType();
11682   }
11683
11684   // (vextract (vN[if]M load $addr), i) -> ([if]M load $addr + i * size)
11685   if (!LegalOperations && !ConstEltNo && InVec.hasOneUse() &&
11686       ISD::isNormalLoad(InVec.getNode()) &&
11687       !N->getOperand(1)->hasPredecessor(InVec.getNode())) {
11688     SDValue Index = N->getOperand(1);
11689     if (LoadSDNode *OrigLoad = dyn_cast<LoadSDNode>(InVec))
11690       return ReplaceExtractVectorEltOfLoadWithNarrowedLoad(N, VT, Index,
11691                                                            OrigLoad);
11692   }
11693
11694   // Perform only after legalization to ensure build_vector / vector_shuffle
11695   // optimizations have already been done.
11696   if (!LegalOperations) return SDValue();
11697
11698   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
11699   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
11700   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
11701
11702   if (ConstEltNo) {
11703     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
11704
11705     LoadSDNode *LN0 = nullptr;
11706     const ShuffleVectorSDNode *SVN = nullptr;
11707     if (ISD::isNormalLoad(InVec.getNode())) {
11708       LN0 = cast<LoadSDNode>(InVec);
11709     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
11710                InVec.getOperand(0).getValueType() == ExtVT &&
11711                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
11712       // Don't duplicate a load with other uses.
11713       if (!InVec.hasOneUse())
11714         return SDValue();
11715
11716       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
11717     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
11718       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
11719       // =>
11720       // (load $addr+1*size)
11721
11722       // Don't duplicate a load with other uses.
11723       if (!InVec.hasOneUse())
11724         return SDValue();
11725
11726       // If the bit convert changed the number of elements, it is unsafe
11727       // to examine the mask.
11728       if (BCNumEltsChanged)
11729         return SDValue();
11730
11731       // Select the input vector, guarding against out of range extract vector.
11732       unsigned NumElems = VT.getVectorNumElements();
11733       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
11734       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
11735
11736       if (InVec.getOpcode() == ISD::BITCAST) {
11737         // Don't duplicate a load with other uses.
11738         if (!InVec.hasOneUse())
11739           return SDValue();
11740
11741         InVec = InVec.getOperand(0);
11742       }
11743       if (ISD::isNormalLoad(InVec.getNode())) {
11744         LN0 = cast<LoadSDNode>(InVec);
11745         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
11746         EltNo = DAG.getConstant(Elt, SDLoc(EltNo), EltNo.getValueType());
11747       }
11748     }
11749
11750     // Make sure we found a non-volatile load and the extractelement is
11751     // the only use.
11752     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
11753       return SDValue();
11754
11755     // If Idx was -1 above, Elt is going to be -1, so just return undef.
11756     if (Elt == -1)
11757       return DAG.getUNDEF(LVT);
11758
11759     return ReplaceExtractVectorEltOfLoadWithNarrowedLoad(N, VT, EltNo, LN0);
11760   }
11761
11762   return SDValue();
11763 }
11764
11765 // Simplify (build_vec (ext )) to (bitcast (build_vec ))
11766 SDValue DAGCombiner::reduceBuildVecExtToExtBuildVec(SDNode *N) {
11767   // We perform this optimization post type-legalization because
11768   // the type-legalizer often scalarizes integer-promoted vectors.
11769   // Performing this optimization before may create bit-casts which
11770   // will be type-legalized to complex code sequences.
11771   // We perform this optimization only before the operation legalizer because we
11772   // may introduce illegal operations.
11773   if (Level != AfterLegalizeVectorOps && Level != AfterLegalizeTypes)
11774     return SDValue();
11775
11776   unsigned NumInScalars = N->getNumOperands();
11777   SDLoc dl(N);
11778   EVT VT = N->getValueType(0);
11779
11780   // Check to see if this is a BUILD_VECTOR of a bunch of values
11781   // which come from any_extend or zero_extend nodes. If so, we can create
11782   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
11783   // optimizations. We do not handle sign-extend because we can't fill the sign
11784   // using shuffles.
11785   EVT SourceType = MVT::Other;
11786   bool AllAnyExt = true;
11787
11788   for (unsigned i = 0; i != NumInScalars; ++i) {
11789     SDValue In = N->getOperand(i);
11790     // Ignore undef inputs.
11791     if (In.getOpcode() == ISD::UNDEF) continue;
11792
11793     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
11794     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
11795
11796     // Abort if the element is not an extension.
11797     if (!ZeroExt && !AnyExt) {
11798       SourceType = MVT::Other;
11799       break;
11800     }
11801
11802     // The input is a ZeroExt or AnyExt. Check the original type.
11803     EVT InTy = In.getOperand(0).getValueType();
11804
11805     // Check that all of the widened source types are the same.
11806     if (SourceType == MVT::Other)
11807       // First time.
11808       SourceType = InTy;
11809     else if (InTy != SourceType) {
11810       // Multiple income types. Abort.
11811       SourceType = MVT::Other;
11812       break;
11813     }
11814
11815     // Check if all of the extends are ANY_EXTENDs.
11816     AllAnyExt &= AnyExt;
11817   }
11818
11819   // In order to have valid types, all of the inputs must be extended from the
11820   // same source type and all of the inputs must be any or zero extend.
11821   // Scalar sizes must be a power of two.
11822   EVT OutScalarTy = VT.getScalarType();
11823   bool ValidTypes = SourceType != MVT::Other &&
11824                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
11825                  isPowerOf2_32(SourceType.getSizeInBits());
11826
11827   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
11828   // turn into a single shuffle instruction.
11829   if (!ValidTypes)
11830     return SDValue();
11831
11832   bool isLE = DAG.getDataLayout().isLittleEndian();
11833   unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
11834   assert(ElemRatio > 1 && "Invalid element size ratio");
11835   SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
11836                                DAG.getConstant(0, SDLoc(N), SourceType);
11837
11838   unsigned NewBVElems = ElemRatio * VT.getVectorNumElements();
11839   SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
11840
11841   // Populate the new build_vector
11842   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
11843     SDValue Cast = N->getOperand(i);
11844     assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
11845             Cast.getOpcode() == ISD::ZERO_EXTEND ||
11846             Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
11847     SDValue In;
11848     if (Cast.getOpcode() == ISD::UNDEF)
11849       In = DAG.getUNDEF(SourceType);
11850     else
11851       In = Cast->getOperand(0);
11852     unsigned Index = isLE ? (i * ElemRatio) :
11853                             (i * ElemRatio + (ElemRatio - 1));
11854
11855     assert(Index < Ops.size() && "Invalid index");
11856     Ops[Index] = In;
11857   }
11858
11859   // The type of the new BUILD_VECTOR node.
11860   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
11861   assert(VecVT.getSizeInBits() == VT.getSizeInBits() &&
11862          "Invalid vector size");
11863   // Check if the new vector type is legal.
11864   if (!isTypeLegal(VecVT)) return SDValue();
11865
11866   // Make the new BUILD_VECTOR.
11867   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
11868
11869   // The new BUILD_VECTOR node has the potential to be further optimized.
11870   AddToWorklist(BV.getNode());
11871   // Bitcast to the desired type.
11872   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
11873 }
11874
11875 SDValue DAGCombiner::reduceBuildVecConvertToConvertBuildVec(SDNode *N) {
11876   EVT VT = N->getValueType(0);
11877
11878   unsigned NumInScalars = N->getNumOperands();
11879   SDLoc dl(N);
11880
11881   EVT SrcVT = MVT::Other;
11882   unsigned Opcode = ISD::DELETED_NODE;
11883   unsigned NumDefs = 0;
11884
11885   for (unsigned i = 0; i != NumInScalars; ++i) {
11886     SDValue In = N->getOperand(i);
11887     unsigned Opc = In.getOpcode();
11888
11889     if (Opc == ISD::UNDEF)
11890       continue;
11891
11892     // If all scalar values are floats and converted from integers.
11893     if (Opcode == ISD::DELETED_NODE &&
11894         (Opc == ISD::UINT_TO_FP || Opc == ISD::SINT_TO_FP)) {
11895       Opcode = Opc;
11896     }
11897
11898     if (Opc != Opcode)
11899       return SDValue();
11900
11901     EVT InVT = In.getOperand(0).getValueType();
11902
11903     // If all scalar values are typed differently, bail out. It's chosen to
11904     // simplify BUILD_VECTOR of integer types.
11905     if (SrcVT == MVT::Other)
11906       SrcVT = InVT;
11907     if (SrcVT != InVT)
11908       return SDValue();
11909     NumDefs++;
11910   }
11911
11912   // If the vector has just one element defined, it's not worth to fold it into
11913   // a vectorized one.
11914   if (NumDefs < 2)
11915     return SDValue();
11916
11917   assert((Opcode == ISD::UINT_TO_FP || Opcode == ISD::SINT_TO_FP)
11918          && "Should only handle conversion from integer to float.");
11919   assert(SrcVT != MVT::Other && "Cannot determine source type!");
11920
11921   EVT NVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumInScalars);
11922
11923   if (!TLI.isOperationLegalOrCustom(Opcode, NVT))
11924     return SDValue();
11925
11926   // Just because the floating-point vector type is legal does not necessarily
11927   // mean that the corresponding integer vector type is.
11928   if (!isTypeLegal(NVT))
11929     return SDValue();
11930
11931   SmallVector<SDValue, 8> Opnds;
11932   for (unsigned i = 0; i != NumInScalars; ++i) {
11933     SDValue In = N->getOperand(i);
11934
11935     if (In.getOpcode() == ISD::UNDEF)
11936       Opnds.push_back(DAG.getUNDEF(SrcVT));
11937     else
11938       Opnds.push_back(In.getOperand(0));
11939   }
11940   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NVT, Opnds);
11941   AddToWorklist(BV.getNode());
11942
11943   return DAG.getNode(Opcode, dl, VT, BV);
11944 }
11945
11946 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
11947   unsigned NumInScalars = N->getNumOperands();
11948   SDLoc dl(N);
11949   EVT VT = N->getValueType(0);
11950
11951   // A vector built entirely of undefs is undef.
11952   if (ISD::allOperandsUndef(N))
11953     return DAG.getUNDEF(VT);
11954
11955   if (SDValue V = reduceBuildVecExtToExtBuildVec(N))
11956     return V;
11957
11958   if (SDValue V = reduceBuildVecConvertToConvertBuildVec(N))
11959     return V;
11960
11961   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
11962   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
11963   // at most two distinct vectors, turn this into a shuffle node.
11964
11965   // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
11966   if (!isTypeLegal(VT))
11967     return SDValue();
11968
11969   // May only combine to shuffle after legalize if shuffle is legal.
11970   if (LegalOperations && !TLI.isOperationLegal(ISD::VECTOR_SHUFFLE, VT))
11971     return SDValue();
11972
11973   SDValue VecIn1, VecIn2;
11974   bool UsesZeroVector = false;
11975   for (unsigned i = 0; i != NumInScalars; ++i) {
11976     SDValue Op = N->getOperand(i);
11977     // Ignore undef inputs.
11978     if (Op.getOpcode() == ISD::UNDEF) continue;
11979
11980     // See if we can combine this build_vector into a blend with a zero vector.
11981     if (!VecIn2.getNode() && (isNullConstant(Op) || isNullFPConstant(Op))) {
11982       UsesZeroVector = true;
11983       continue;
11984     }
11985
11986     // If this input is something other than a EXTRACT_VECTOR_ELT with a
11987     // constant index, bail out.
11988     if (Op.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
11989         !isa<ConstantSDNode>(Op.getOperand(1))) {
11990       VecIn1 = VecIn2 = SDValue(nullptr, 0);
11991       break;
11992     }
11993
11994     // We allow up to two distinct input vectors.
11995     SDValue ExtractedFromVec = Op.getOperand(0);
11996     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
11997       continue;
11998
11999     if (!VecIn1.getNode()) {
12000       VecIn1 = ExtractedFromVec;
12001     } else if (!VecIn2.getNode() && !UsesZeroVector) {
12002       VecIn2 = ExtractedFromVec;
12003     } else {
12004       // Too many inputs.
12005       VecIn1 = VecIn2 = SDValue(nullptr, 0);
12006       break;
12007     }
12008   }
12009
12010   // If everything is good, we can make a shuffle operation.
12011   if (VecIn1.getNode()) {
12012     unsigned InNumElements = VecIn1.getValueType().getVectorNumElements();
12013     SmallVector<int, 8> Mask;
12014     for (unsigned i = 0; i != NumInScalars; ++i) {
12015       unsigned Opcode = N->getOperand(i).getOpcode();
12016       if (Opcode == ISD::UNDEF) {
12017         Mask.push_back(-1);
12018         continue;
12019       }
12020
12021       // Operands can also be zero.
12022       if (Opcode != ISD::EXTRACT_VECTOR_ELT) {
12023         assert(UsesZeroVector &&
12024                (Opcode == ISD::Constant || Opcode == ISD::ConstantFP) &&
12025                "Unexpected node found!");
12026         Mask.push_back(NumInScalars+i);
12027         continue;
12028       }
12029
12030       // If extracting from the first vector, just use the index directly.
12031       SDValue Extract = N->getOperand(i);
12032       SDValue ExtVal = Extract.getOperand(1);
12033       unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
12034       if (Extract.getOperand(0) == VecIn1) {
12035         Mask.push_back(ExtIndex);
12036         continue;
12037       }
12038
12039       // Otherwise, use InIdx + InputVecSize
12040       Mask.push_back(InNumElements + ExtIndex);
12041     }
12042
12043     // Avoid introducing illegal shuffles with zero.
12044     if (UsesZeroVector && !TLI.isVectorClearMaskLegal(Mask, VT))
12045       return SDValue();
12046
12047     // We can't generate a shuffle node with mismatched input and output types.
12048     // Attempt to transform a single input vector to the correct type.
12049     if ((VT != VecIn1.getValueType())) {
12050       // If the input vector type has a different base type to the output
12051       // vector type, bail out.
12052       EVT VTElemType = VT.getVectorElementType();
12053       if ((VecIn1.getValueType().getVectorElementType() != VTElemType) ||
12054           (VecIn2.getNode() &&
12055            (VecIn2.getValueType().getVectorElementType() != VTElemType)))
12056         return SDValue();
12057
12058       // If the input vector is too small, widen it.
12059       // We only support widening of vectors which are half the size of the
12060       // output registers. For example XMM->YMM widening on X86 with AVX.
12061       EVT VecInT = VecIn1.getValueType();
12062       if (VecInT.getSizeInBits() * 2 == VT.getSizeInBits()) {
12063         // If we only have one small input, widen it by adding undef values.
12064         if (!VecIn2.getNode())
12065           VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, VecIn1,
12066                                DAG.getUNDEF(VecIn1.getValueType()));
12067         else if (VecIn1.getValueType() == VecIn2.getValueType()) {
12068           // If we have two small inputs of the same type, try to concat them.
12069           VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, VecIn1, VecIn2);
12070           VecIn2 = SDValue(nullptr, 0);
12071         } else
12072           return SDValue();
12073       } else if (VecInT.getSizeInBits() == VT.getSizeInBits() * 2) {
12074         // If the input vector is too large, try to split it.
12075         // We don't support having two input vectors that are too large.
12076         // If the zero vector was used, we can not split the vector,
12077         // since we'd need 3 inputs.
12078         if (UsesZeroVector || VecIn2.getNode())
12079           return SDValue();
12080
12081         if (!TLI.isExtractSubvectorCheap(VT, VT.getVectorNumElements()))
12082           return SDValue();
12083
12084         // Try to replace VecIn1 with two extract_subvectors
12085         // No need to update the masks, they should still be correct.
12086         VecIn2 = DAG.getNode(
12087             ISD::EXTRACT_SUBVECTOR, dl, VT, VecIn1,
12088             DAG.getConstant(VT.getVectorNumElements(), dl,
12089                             TLI.getVectorIdxTy(DAG.getDataLayout())));
12090         VecIn1 = DAG.getNode(
12091             ISD::EXTRACT_SUBVECTOR, dl, VT, VecIn1,
12092             DAG.getConstant(0, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
12093       } else
12094         return SDValue();
12095     }
12096
12097     if (UsesZeroVector)
12098       VecIn2 = VT.isInteger() ? DAG.getConstant(0, dl, VT) :
12099                                 DAG.getConstantFP(0.0, dl, VT);
12100     else
12101       // If VecIn2 is unused then change it to undef.
12102       VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
12103
12104     // Check that we were able to transform all incoming values to the same
12105     // type.
12106     if (VecIn2.getValueType() != VecIn1.getValueType() ||
12107         VecIn1.getValueType() != VT)
12108           return SDValue();
12109
12110     // Return the new VECTOR_SHUFFLE node.
12111     SDValue Ops[2];
12112     Ops[0] = VecIn1;
12113     Ops[1] = VecIn2;
12114     return DAG.getVectorShuffle(VT, dl, Ops[0], Ops[1], &Mask[0]);
12115   }
12116
12117   return SDValue();
12118 }
12119
12120 static SDValue combineConcatVectorOfScalars(SDNode *N, SelectionDAG &DAG) {
12121   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12122   EVT OpVT = N->getOperand(0).getValueType();
12123
12124   // If the operands are legal vectors, leave them alone.
12125   if (TLI.isTypeLegal(OpVT))
12126     return SDValue();
12127
12128   SDLoc DL(N);
12129   EVT VT = N->getValueType(0);
12130   SmallVector<SDValue, 8> Ops;
12131
12132   EVT SVT = EVT::getIntegerVT(*DAG.getContext(), OpVT.getSizeInBits());
12133   SDValue ScalarUndef = DAG.getNode(ISD::UNDEF, DL, SVT);
12134
12135   // Keep track of what we encounter.
12136   bool AnyInteger = false;
12137   bool AnyFP = false;
12138   for (const SDValue &Op : N->ops()) {
12139     if (ISD::BITCAST == Op.getOpcode() &&
12140         !Op.getOperand(0).getValueType().isVector())
12141       Ops.push_back(Op.getOperand(0));
12142     else if (ISD::UNDEF == Op.getOpcode())
12143       Ops.push_back(ScalarUndef);
12144     else
12145       return SDValue();
12146
12147     // Note whether we encounter an integer or floating point scalar.
12148     // If it's neither, bail out, it could be something weird like x86mmx.
12149     EVT LastOpVT = Ops.back().getValueType();
12150     if (LastOpVT.isFloatingPoint())
12151       AnyFP = true;
12152     else if (LastOpVT.isInteger())
12153       AnyInteger = true;
12154     else
12155       return SDValue();
12156   }
12157
12158   // If any of the operands is a floating point scalar bitcast to a vector,
12159   // use floating point types throughout, and bitcast everything.
12160   // Replace UNDEFs by another scalar UNDEF node, of the final desired type.
12161   if (AnyFP) {
12162     SVT = EVT::getFloatingPointVT(OpVT.getSizeInBits());
12163     ScalarUndef = DAG.getNode(ISD::UNDEF, DL, SVT);
12164     if (AnyInteger) {
12165       for (SDValue &Op : Ops) {
12166         if (Op.getValueType() == SVT)
12167           continue;
12168         if (Op.getOpcode() == ISD::UNDEF)
12169           Op = ScalarUndef;
12170         else
12171           Op = DAG.getNode(ISD::BITCAST, DL, SVT, Op);
12172       }
12173     }
12174   }
12175
12176   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SVT,
12177                                VT.getSizeInBits() / SVT.getSizeInBits());
12178   return DAG.getNode(ISD::BITCAST, DL, VT,
12179                      DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, Ops));
12180 }
12181
12182 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
12183   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
12184   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
12185   // inputs come from at most two distinct vectors, turn this into a shuffle
12186   // node.
12187
12188   // If we only have one input vector, we don't need to do any concatenation.
12189   if (N->getNumOperands() == 1)
12190     return N->getOperand(0);
12191
12192   // Check if all of the operands are undefs.
12193   EVT VT = N->getValueType(0);
12194   if (ISD::allOperandsUndef(N))
12195     return DAG.getUNDEF(VT);
12196
12197   // Optimize concat_vectors where all but the first of the vectors are undef.
12198   if (std::all_of(std::next(N->op_begin()), N->op_end(), [](const SDValue &Op) {
12199         return Op.getOpcode() == ISD::UNDEF;
12200       })) {
12201     SDValue In = N->getOperand(0);
12202     assert(In.getValueType().isVector() && "Must concat vectors");
12203
12204     // Transform: concat_vectors(scalar, undef) -> scalar_to_vector(sclr).
12205     if (In->getOpcode() == ISD::BITCAST &&
12206         !In->getOperand(0)->getValueType(0).isVector()) {
12207       SDValue Scalar = In->getOperand(0);
12208
12209       // If the bitcast type isn't legal, it might be a trunc of a legal type;
12210       // look through the trunc so we can still do the transform:
12211       //   concat_vectors(trunc(scalar), undef) -> scalar_to_vector(scalar)
12212       if (Scalar->getOpcode() == ISD::TRUNCATE &&
12213           !TLI.isTypeLegal(Scalar.getValueType()) &&
12214           TLI.isTypeLegal(Scalar->getOperand(0).getValueType()))
12215         Scalar = Scalar->getOperand(0);
12216
12217       EVT SclTy = Scalar->getValueType(0);
12218
12219       if (!SclTy.isFloatingPoint() && !SclTy.isInteger())
12220         return SDValue();
12221
12222       EVT NVT = EVT::getVectorVT(*DAG.getContext(), SclTy,
12223                                  VT.getSizeInBits() / SclTy.getSizeInBits());
12224       if (!TLI.isTypeLegal(NVT) || !TLI.isTypeLegal(Scalar.getValueType()))
12225         return SDValue();
12226
12227       SDLoc dl = SDLoc(N);
12228       SDValue Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, NVT, Scalar);
12229       return DAG.getNode(ISD::BITCAST, dl, VT, Res);
12230     }
12231   }
12232
12233   // Fold any combination of BUILD_VECTOR or UNDEF nodes into one BUILD_VECTOR.
12234   // We have already tested above for an UNDEF only concatenation.
12235   // fold (concat_vectors (BUILD_VECTOR A, B, ...), (BUILD_VECTOR C, D, ...))
12236   // -> (BUILD_VECTOR A, B, ..., C, D, ...)
12237   auto IsBuildVectorOrUndef = [](const SDValue &Op) {
12238     return ISD::UNDEF == Op.getOpcode() || ISD::BUILD_VECTOR == Op.getOpcode();
12239   };
12240   bool AllBuildVectorsOrUndefs =
12241       std::all_of(N->op_begin(), N->op_end(), IsBuildVectorOrUndef);
12242   if (AllBuildVectorsOrUndefs) {
12243     SmallVector<SDValue, 8> Opnds;
12244     EVT SVT = VT.getScalarType();
12245
12246     EVT MinVT = SVT;
12247     if (!SVT.isFloatingPoint()) {
12248       // If BUILD_VECTOR are from built from integer, they may have different
12249       // operand types. Get the smallest type and truncate all operands to it.
12250       bool FoundMinVT = false;
12251       for (const SDValue &Op : N->ops())
12252         if (ISD::BUILD_VECTOR == Op.getOpcode()) {
12253           EVT OpSVT = Op.getOperand(0)->getValueType(0);
12254           MinVT = (!FoundMinVT || OpSVT.bitsLE(MinVT)) ? OpSVT : MinVT;
12255           FoundMinVT = true;
12256         }
12257       assert(FoundMinVT && "Concat vector type mismatch");
12258     }
12259
12260     for (const SDValue &Op : N->ops()) {
12261       EVT OpVT = Op.getValueType();
12262       unsigned NumElts = OpVT.getVectorNumElements();
12263
12264       if (ISD::UNDEF == Op.getOpcode())
12265         Opnds.append(NumElts, DAG.getUNDEF(MinVT));
12266
12267       if (ISD::BUILD_VECTOR == Op.getOpcode()) {
12268         if (SVT.isFloatingPoint()) {
12269           assert(SVT == OpVT.getScalarType() && "Concat vector type mismatch");
12270           Opnds.append(Op->op_begin(), Op->op_begin() + NumElts);
12271         } else {
12272           for (unsigned i = 0; i != NumElts; ++i)
12273             Opnds.push_back(
12274                 DAG.getNode(ISD::TRUNCATE, SDLoc(N), MinVT, Op.getOperand(i)));
12275         }
12276       }
12277     }
12278
12279     assert(VT.getVectorNumElements() == Opnds.size() &&
12280            "Concat vector type mismatch");
12281     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Opnds);
12282   }
12283
12284   // Fold CONCAT_VECTORS of only bitcast scalars (or undef) to BUILD_VECTOR.
12285   if (SDValue V = combineConcatVectorOfScalars(N, DAG))
12286     return V;
12287
12288   // Type legalization of vectors and DAG canonicalization of SHUFFLE_VECTOR
12289   // nodes often generate nop CONCAT_VECTOR nodes.
12290   // Scan the CONCAT_VECTOR operands and look for a CONCAT operations that
12291   // place the incoming vectors at the exact same location.
12292   SDValue SingleSource = SDValue();
12293   unsigned PartNumElem = N->getOperand(0).getValueType().getVectorNumElements();
12294
12295   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
12296     SDValue Op = N->getOperand(i);
12297
12298     if (Op.getOpcode() == ISD::UNDEF)
12299       continue;
12300
12301     // Check if this is the identity extract:
12302     if (Op.getOpcode() != ISD::EXTRACT_SUBVECTOR)
12303       return SDValue();
12304
12305     // Find the single incoming vector for the extract_subvector.
12306     if (SingleSource.getNode()) {
12307       if (Op.getOperand(0) != SingleSource)
12308         return SDValue();
12309     } else {
12310       SingleSource = Op.getOperand(0);
12311
12312       // Check the source type is the same as the type of the result.
12313       // If not, this concat may extend the vector, so we can not
12314       // optimize it away.
12315       if (SingleSource.getValueType() != N->getValueType(0))
12316         return SDValue();
12317     }
12318
12319     unsigned IdentityIndex = i * PartNumElem;
12320     ConstantSDNode *CS = dyn_cast<ConstantSDNode>(Op.getOperand(1));
12321     // The extract index must be constant.
12322     if (!CS)
12323       return SDValue();
12324
12325     // Check that we are reading from the identity index.
12326     if (CS->getZExtValue() != IdentityIndex)
12327       return SDValue();
12328   }
12329
12330   if (SingleSource.getNode())
12331     return SingleSource;
12332
12333   return SDValue();
12334 }
12335
12336 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
12337   EVT NVT = N->getValueType(0);
12338   SDValue V = N->getOperand(0);
12339
12340   if (V->getOpcode() == ISD::CONCAT_VECTORS) {
12341     // Combine:
12342     //    (extract_subvec (concat V1, V2, ...), i)
12343     // Into:
12344     //    Vi if possible
12345     // Only operand 0 is checked as 'concat' assumes all inputs of the same
12346     // type.
12347     if (V->getOperand(0).getValueType() != NVT)
12348       return SDValue();
12349     unsigned Idx = N->getConstantOperandVal(1);
12350     unsigned NumElems = NVT.getVectorNumElements();
12351     assert((Idx % NumElems) == 0 &&
12352            "IDX in concat is not a multiple of the result vector length.");
12353     return V->getOperand(Idx / NumElems);
12354   }
12355
12356   // Skip bitcasting
12357   if (V->getOpcode() == ISD::BITCAST)
12358     V = V.getOperand(0);
12359
12360   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
12361     SDLoc dl(N);
12362     // Handle only simple case where vector being inserted and vector
12363     // being extracted are of same type, and are half size of larger vectors.
12364     EVT BigVT = V->getOperand(0).getValueType();
12365     EVT SmallVT = V->getOperand(1).getValueType();
12366     if (!NVT.bitsEq(SmallVT) || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
12367       return SDValue();
12368
12369     // Only handle cases where both indexes are constants with the same type.
12370     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
12371     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
12372
12373     if (InsIdx && ExtIdx &&
12374         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
12375         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
12376       // Combine:
12377       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
12378       // Into:
12379       //    indices are equal or bit offsets are equal => V1
12380       //    otherwise => (extract_subvec V1, ExtIdx)
12381       if (InsIdx->getZExtValue() * SmallVT.getScalarType().getSizeInBits() ==
12382           ExtIdx->getZExtValue() * NVT.getScalarType().getSizeInBits())
12383         return DAG.getNode(ISD::BITCAST, dl, NVT, V->getOperand(1));
12384       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NVT,
12385                          DAG.getNode(ISD::BITCAST, dl,
12386                                      N->getOperand(0).getValueType(),
12387                                      V->getOperand(0)), N->getOperand(1));
12388     }
12389   }
12390
12391   return SDValue();
12392 }
12393
12394 static SDValue simplifyShuffleOperandRecursively(SmallBitVector &UsedElements,
12395                                                  SDValue V, SelectionDAG &DAG) {
12396   SDLoc DL(V);
12397   EVT VT = V.getValueType();
12398
12399   switch (V.getOpcode()) {
12400   default:
12401     return V;
12402
12403   case ISD::CONCAT_VECTORS: {
12404     EVT OpVT = V->getOperand(0).getValueType();
12405     int OpSize = OpVT.getVectorNumElements();
12406     SmallBitVector OpUsedElements(OpSize, false);
12407     bool FoundSimplification = false;
12408     SmallVector<SDValue, 4> NewOps;
12409     NewOps.reserve(V->getNumOperands());
12410     for (int i = 0, NumOps = V->getNumOperands(); i < NumOps; ++i) {
12411       SDValue Op = V->getOperand(i);
12412       bool OpUsed = false;
12413       for (int j = 0; j < OpSize; ++j)
12414         if (UsedElements[i * OpSize + j]) {
12415           OpUsedElements[j] = true;
12416           OpUsed = true;
12417         }
12418       NewOps.push_back(
12419           OpUsed ? simplifyShuffleOperandRecursively(OpUsedElements, Op, DAG)
12420                  : DAG.getUNDEF(OpVT));
12421       FoundSimplification |= Op == NewOps.back();
12422       OpUsedElements.reset();
12423     }
12424     if (FoundSimplification)
12425       V = DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, NewOps);
12426     return V;
12427   }
12428
12429   case ISD::INSERT_SUBVECTOR: {
12430     SDValue BaseV = V->getOperand(0);
12431     SDValue SubV = V->getOperand(1);
12432     auto *IdxN = dyn_cast<ConstantSDNode>(V->getOperand(2));
12433     if (!IdxN)
12434       return V;
12435
12436     int SubSize = SubV.getValueType().getVectorNumElements();
12437     int Idx = IdxN->getZExtValue();
12438     bool SubVectorUsed = false;
12439     SmallBitVector SubUsedElements(SubSize, false);
12440     for (int i = 0; i < SubSize; ++i)
12441       if (UsedElements[i + Idx]) {
12442         SubVectorUsed = true;
12443         SubUsedElements[i] = true;
12444         UsedElements[i + Idx] = false;
12445       }
12446
12447     // Now recurse on both the base and sub vectors.
12448     SDValue SimplifiedSubV =
12449         SubVectorUsed
12450             ? simplifyShuffleOperandRecursively(SubUsedElements, SubV, DAG)
12451             : DAG.getUNDEF(SubV.getValueType());
12452     SDValue SimplifiedBaseV = simplifyShuffleOperandRecursively(UsedElements, BaseV, DAG);
12453     if (SimplifiedSubV != SubV || SimplifiedBaseV != BaseV)
12454       V = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, VT,
12455                       SimplifiedBaseV, SimplifiedSubV, V->getOperand(2));
12456     return V;
12457   }
12458   }
12459 }
12460
12461 static SDValue simplifyShuffleOperands(ShuffleVectorSDNode *SVN, SDValue N0,
12462                                        SDValue N1, SelectionDAG &DAG) {
12463   EVT VT = SVN->getValueType(0);
12464   int NumElts = VT.getVectorNumElements();
12465   SmallBitVector N0UsedElements(NumElts, false), N1UsedElements(NumElts, false);
12466   for (int M : SVN->getMask())
12467     if (M >= 0 && M < NumElts)
12468       N0UsedElements[M] = true;
12469     else if (M >= NumElts)
12470       N1UsedElements[M - NumElts] = true;
12471
12472   SDValue S0 = simplifyShuffleOperandRecursively(N0UsedElements, N0, DAG);
12473   SDValue S1 = simplifyShuffleOperandRecursively(N1UsedElements, N1, DAG);
12474   if (S0 == N0 && S1 == N1)
12475     return SDValue();
12476
12477   return DAG.getVectorShuffle(VT, SDLoc(SVN), S0, S1, SVN->getMask());
12478 }
12479
12480 // Tries to turn a shuffle of two CONCAT_VECTORS into a single concat,
12481 // or turn a shuffle of a single concat into simpler shuffle then concat.
12482 static SDValue partitionShuffleOfConcats(SDNode *N, SelectionDAG &DAG) {
12483   EVT VT = N->getValueType(0);
12484   unsigned NumElts = VT.getVectorNumElements();
12485
12486   SDValue N0 = N->getOperand(0);
12487   SDValue N1 = N->getOperand(1);
12488   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
12489
12490   SmallVector<SDValue, 4> Ops;
12491   EVT ConcatVT = N0.getOperand(0).getValueType();
12492   unsigned NumElemsPerConcat = ConcatVT.getVectorNumElements();
12493   unsigned NumConcats = NumElts / NumElemsPerConcat;
12494
12495   // Special case: shuffle(concat(A,B)) can be more efficiently represented
12496   // as concat(shuffle(A,B),UNDEF) if the shuffle doesn't set any of the high
12497   // half vector elements.
12498   if (NumElemsPerConcat * 2 == NumElts && N1.getOpcode() == ISD::UNDEF &&
12499       std::all_of(SVN->getMask().begin() + NumElemsPerConcat,
12500                   SVN->getMask().end(), [](int i) { return i == -1; })) {
12501     N0 = DAG.getVectorShuffle(ConcatVT, SDLoc(N), N0.getOperand(0), N0.getOperand(1),
12502                               ArrayRef<int>(SVN->getMask().begin(), NumElemsPerConcat));
12503     N1 = DAG.getUNDEF(ConcatVT);
12504     return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, N0, N1);
12505   }
12506
12507   // Look at every vector that's inserted. We're looking for exact
12508   // subvector-sized copies from a concatenated vector
12509   for (unsigned I = 0; I != NumConcats; ++I) {
12510     // Make sure we're dealing with a copy.
12511     unsigned Begin = I * NumElemsPerConcat;
12512     bool AllUndef = true, NoUndef = true;
12513     for (unsigned J = Begin; J != Begin + NumElemsPerConcat; ++J) {
12514       if (SVN->getMaskElt(J) >= 0)
12515         AllUndef = false;
12516       else
12517         NoUndef = false;
12518     }
12519
12520     if (NoUndef) {
12521       if (SVN->getMaskElt(Begin) % NumElemsPerConcat != 0)
12522         return SDValue();
12523
12524       for (unsigned J = 1; J != NumElemsPerConcat; ++J)
12525         if (SVN->getMaskElt(Begin + J - 1) + 1 != SVN->getMaskElt(Begin + J))
12526           return SDValue();
12527
12528       unsigned FirstElt = SVN->getMaskElt(Begin) / NumElemsPerConcat;
12529       if (FirstElt < N0.getNumOperands())
12530         Ops.push_back(N0.getOperand(FirstElt));
12531       else
12532         Ops.push_back(N1.getOperand(FirstElt - N0.getNumOperands()));
12533
12534     } else if (AllUndef) {
12535       Ops.push_back(DAG.getUNDEF(N0.getOperand(0).getValueType()));
12536     } else { // Mixed with general masks and undefs, can't do optimization.
12537       return SDValue();
12538     }
12539   }
12540
12541   return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Ops);
12542 }
12543
12544 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
12545   EVT VT = N->getValueType(0);
12546   unsigned NumElts = VT.getVectorNumElements();
12547
12548   SDValue N0 = N->getOperand(0);
12549   SDValue N1 = N->getOperand(1);
12550
12551   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
12552
12553   // Canonicalize shuffle undef, undef -> undef
12554   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
12555     return DAG.getUNDEF(VT);
12556
12557   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
12558
12559   // Canonicalize shuffle v, v -> v, undef
12560   if (N0 == N1) {
12561     SmallVector<int, 8> NewMask;
12562     for (unsigned i = 0; i != NumElts; ++i) {
12563       int Idx = SVN->getMaskElt(i);
12564       if (Idx >= (int)NumElts) Idx -= NumElts;
12565       NewMask.push_back(Idx);
12566     }
12567     return DAG.getVectorShuffle(VT, SDLoc(N), N0, DAG.getUNDEF(VT),
12568                                 &NewMask[0]);
12569   }
12570
12571   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
12572   if (N0.getOpcode() == ISD::UNDEF) {
12573     SmallVector<int, 8> NewMask;
12574     for (unsigned i = 0; i != NumElts; ++i) {
12575       int Idx = SVN->getMaskElt(i);
12576       if (Idx >= 0) {
12577         if (Idx >= (int)NumElts)
12578           Idx -= NumElts;
12579         else
12580           Idx = -1; // remove reference to lhs
12581       }
12582       NewMask.push_back(Idx);
12583     }
12584     return DAG.getVectorShuffle(VT, SDLoc(N), N1, DAG.getUNDEF(VT),
12585                                 &NewMask[0]);
12586   }
12587
12588   // Remove references to rhs if it is undef
12589   if (N1.getOpcode() == ISD::UNDEF) {
12590     bool Changed = false;
12591     SmallVector<int, 8> NewMask;
12592     for (unsigned i = 0; i != NumElts; ++i) {
12593       int Idx = SVN->getMaskElt(i);
12594       if (Idx >= (int)NumElts) {
12595         Idx = -1;
12596         Changed = true;
12597       }
12598       NewMask.push_back(Idx);
12599     }
12600     if (Changed)
12601       return DAG.getVectorShuffle(VT, SDLoc(N), N0, N1, &NewMask[0]);
12602   }
12603
12604   // If it is a splat, check if the argument vector is another splat or a
12605   // build_vector.
12606   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
12607     SDNode *V = N0.getNode();
12608
12609     // If this is a bit convert that changes the element type of the vector but
12610     // not the number of vector elements, look through it.  Be careful not to
12611     // look though conversions that change things like v4f32 to v2f64.
12612     if (V->getOpcode() == ISD::BITCAST) {
12613       SDValue ConvInput = V->getOperand(0);
12614       if (ConvInput.getValueType().isVector() &&
12615           ConvInput.getValueType().getVectorNumElements() == NumElts)
12616         V = ConvInput.getNode();
12617     }
12618
12619     if (V->getOpcode() == ISD::BUILD_VECTOR) {
12620       assert(V->getNumOperands() == NumElts &&
12621              "BUILD_VECTOR has wrong number of operands");
12622       SDValue Base;
12623       bool AllSame = true;
12624       for (unsigned i = 0; i != NumElts; ++i) {
12625         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
12626           Base = V->getOperand(i);
12627           break;
12628         }
12629       }
12630       // Splat of <u, u, u, u>, return <u, u, u, u>
12631       if (!Base.getNode())
12632         return N0;
12633       for (unsigned i = 0; i != NumElts; ++i) {
12634         if (V->getOperand(i) != Base) {
12635           AllSame = false;
12636           break;
12637         }
12638       }
12639       // Splat of <x, x, x, x>, return <x, x, x, x>
12640       if (AllSame)
12641         return N0;
12642
12643       // Canonicalize any other splat as a build_vector.
12644       const SDValue &Splatted = V->getOperand(SVN->getSplatIndex());
12645       SmallVector<SDValue, 8> Ops(NumElts, Splatted);
12646       SDValue NewBV = DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
12647                                   V->getValueType(0), Ops);
12648
12649       // We may have jumped through bitcasts, so the type of the
12650       // BUILD_VECTOR may not match the type of the shuffle.
12651       if (V->getValueType(0) != VT)
12652         NewBV = DAG.getNode(ISD::BITCAST, SDLoc(N), VT, NewBV);
12653       return NewBV;
12654     }
12655   }
12656
12657   // There are various patterns used to build up a vector from smaller vectors,
12658   // subvectors, or elements. Scan chains of these and replace unused insertions
12659   // or components with undef.
12660   if (SDValue S = simplifyShuffleOperands(SVN, N0, N1, DAG))
12661     return S;
12662
12663   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
12664       Level < AfterLegalizeVectorOps &&
12665       (N1.getOpcode() == ISD::UNDEF ||
12666       (N1.getOpcode() == ISD::CONCAT_VECTORS &&
12667        N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()))) {
12668     SDValue V = partitionShuffleOfConcats(N, DAG);
12669
12670     if (V.getNode())
12671       return V;
12672   }
12673
12674   // Attempt to combine a shuffle of 2 inputs of 'scalar sources' -
12675   // BUILD_VECTOR or SCALAR_TO_VECTOR into a single BUILD_VECTOR.
12676   if (Level < AfterLegalizeVectorOps && TLI.isTypeLegal(VT)) {
12677     SmallVector<SDValue, 8> Ops;
12678     for (int M : SVN->getMask()) {
12679       SDValue Op = DAG.getUNDEF(VT.getScalarType());
12680       if (M >= 0) {
12681         int Idx = M % NumElts;
12682         SDValue &S = (M < (int)NumElts ? N0 : N1);
12683         if (S.getOpcode() == ISD::BUILD_VECTOR && S.hasOneUse()) {
12684           Op = S.getOperand(Idx);
12685         } else if (S.getOpcode() == ISD::SCALAR_TO_VECTOR && S.hasOneUse()) {
12686           if (Idx == 0)
12687             Op = S.getOperand(0);
12688         } else {
12689           // Operand can't be combined - bail out.
12690           break;
12691         }
12692       }
12693       Ops.push_back(Op);
12694     }
12695     if (Ops.size() == VT.getVectorNumElements()) {
12696       // BUILD_VECTOR requires all inputs to be of the same type, find the
12697       // maximum type and extend them all.
12698       EVT SVT = VT.getScalarType();
12699       if (SVT.isInteger())
12700         for (SDValue &Op : Ops)
12701           SVT = (SVT.bitsLT(Op.getValueType()) ? Op.getValueType() : SVT);
12702       if (SVT != VT.getScalarType())
12703         for (SDValue &Op : Ops)
12704           Op = TLI.isZExtFree(Op.getValueType(), SVT)
12705                    ? DAG.getZExtOrTrunc(Op, SDLoc(N), SVT)
12706                    : DAG.getSExtOrTrunc(Op, SDLoc(N), SVT);
12707       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Ops);
12708     }
12709   }
12710
12711   // If this shuffle only has a single input that is a bitcasted shuffle,
12712   // attempt to merge the 2 shuffles and suitably bitcast the inputs/output
12713   // back to their original types.
12714   if (N0.getOpcode() == ISD::BITCAST && N0.hasOneUse() &&
12715       N1.getOpcode() == ISD::UNDEF && Level < AfterLegalizeVectorOps &&
12716       TLI.isTypeLegal(VT)) {
12717
12718     // Peek through the bitcast only if there is one user.
12719     SDValue BC0 = N0;
12720     while (BC0.getOpcode() == ISD::BITCAST) {
12721       if (!BC0.hasOneUse())
12722         break;
12723       BC0 = BC0.getOperand(0);
12724     }
12725
12726     auto ScaleShuffleMask = [](ArrayRef<int> Mask, int Scale) {
12727       if (Scale == 1)
12728         return SmallVector<int, 8>(Mask.begin(), Mask.end());
12729
12730       SmallVector<int, 8> NewMask;
12731       for (int M : Mask)
12732         for (int s = 0; s != Scale; ++s)
12733           NewMask.push_back(M < 0 ? -1 : Scale * M + s);
12734       return NewMask;
12735     };
12736
12737     if (BC0.getOpcode() == ISD::VECTOR_SHUFFLE && BC0.hasOneUse()) {
12738       EVT SVT = VT.getScalarType();
12739       EVT InnerVT = BC0->getValueType(0);
12740       EVT InnerSVT = InnerVT.getScalarType();
12741
12742       // Determine which shuffle works with the smaller scalar type.
12743       EVT ScaleVT = SVT.bitsLT(InnerSVT) ? VT : InnerVT;
12744       EVT ScaleSVT = ScaleVT.getScalarType();
12745
12746       if (TLI.isTypeLegal(ScaleVT) &&
12747           0 == (InnerSVT.getSizeInBits() % ScaleSVT.getSizeInBits()) &&
12748           0 == (SVT.getSizeInBits() % ScaleSVT.getSizeInBits())) {
12749
12750         int InnerScale = InnerSVT.getSizeInBits() / ScaleSVT.getSizeInBits();
12751         int OuterScale = SVT.getSizeInBits() / ScaleSVT.getSizeInBits();
12752
12753         // Scale the shuffle masks to the smaller scalar type.
12754         ShuffleVectorSDNode *InnerSVN = cast<ShuffleVectorSDNode>(BC0);
12755         SmallVector<int, 8> InnerMask =
12756             ScaleShuffleMask(InnerSVN->getMask(), InnerScale);
12757         SmallVector<int, 8> OuterMask =
12758             ScaleShuffleMask(SVN->getMask(), OuterScale);
12759
12760         // Merge the shuffle masks.
12761         SmallVector<int, 8> NewMask;
12762         for (int M : OuterMask)
12763           NewMask.push_back(M < 0 ? -1 : InnerMask[M]);
12764
12765         // Test for shuffle mask legality over both commutations.
12766         SDValue SV0 = BC0->getOperand(0);
12767         SDValue SV1 = BC0->getOperand(1);
12768         bool LegalMask = TLI.isShuffleMaskLegal(NewMask, ScaleVT);
12769         if (!LegalMask) {
12770           std::swap(SV0, SV1);
12771           ShuffleVectorSDNode::commuteMask(NewMask);
12772           LegalMask = TLI.isShuffleMaskLegal(NewMask, ScaleVT);
12773         }
12774
12775         if (LegalMask) {
12776           SV0 = DAG.getNode(ISD::BITCAST, SDLoc(N), ScaleVT, SV0);
12777           SV1 = DAG.getNode(ISD::BITCAST, SDLoc(N), ScaleVT, SV1);
12778           return DAG.getNode(
12779               ISD::BITCAST, SDLoc(N), VT,
12780               DAG.getVectorShuffle(ScaleVT, SDLoc(N), SV0, SV1, NewMask));
12781         }
12782       }
12783     }
12784   }
12785
12786   // Canonicalize shuffles according to rules:
12787   //  shuffle(A, shuffle(A, B)) -> shuffle(shuffle(A,B), A)
12788   //  shuffle(B, shuffle(A, B)) -> shuffle(shuffle(A,B), B)
12789   //  shuffle(B, shuffle(A, Undef)) -> shuffle(shuffle(A, Undef), B)
12790   if (N1.getOpcode() == ISD::VECTOR_SHUFFLE &&
12791       N0.getOpcode() != ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
12792       TLI.isTypeLegal(VT)) {
12793     // The incoming shuffle must be of the same type as the result of the
12794     // current shuffle.
12795     assert(N1->getOperand(0).getValueType() == VT &&
12796            "Shuffle types don't match");
12797
12798     SDValue SV0 = N1->getOperand(0);
12799     SDValue SV1 = N1->getOperand(1);
12800     bool HasSameOp0 = N0 == SV0;
12801     bool IsSV1Undef = SV1.getOpcode() == ISD::UNDEF;
12802     if (HasSameOp0 || IsSV1Undef || N0 == SV1)
12803       // Commute the operands of this shuffle so that next rule
12804       // will trigger.
12805       return DAG.getCommutedVectorShuffle(*SVN);
12806   }
12807
12808   // Try to fold according to rules:
12809   //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, B, M2)
12810   //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, C, M2)
12811   //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(B, C, M2)
12812   // Don't try to fold shuffles with illegal type.
12813   // Only fold if this shuffle is the only user of the other shuffle.
12814   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && N->isOnlyUserOf(N0.getNode()) &&
12815       Level < AfterLegalizeDAG && TLI.isTypeLegal(VT)) {
12816     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
12817
12818     // The incoming shuffle must be of the same type as the result of the
12819     // current shuffle.
12820     assert(OtherSV->getOperand(0).getValueType() == VT &&
12821            "Shuffle types don't match");
12822
12823     SDValue SV0, SV1;
12824     SmallVector<int, 4> Mask;
12825     // Compute the combined shuffle mask for a shuffle with SV0 as the first
12826     // operand, and SV1 as the second operand.
12827     for (unsigned i = 0; i != NumElts; ++i) {
12828       int Idx = SVN->getMaskElt(i);
12829       if (Idx < 0) {
12830         // Propagate Undef.
12831         Mask.push_back(Idx);
12832         continue;
12833       }
12834
12835       SDValue CurrentVec;
12836       if (Idx < (int)NumElts) {
12837         // This shuffle index refers to the inner shuffle N0. Lookup the inner
12838         // shuffle mask to identify which vector is actually referenced.
12839         Idx = OtherSV->getMaskElt(Idx);
12840         if (Idx < 0) {
12841           // Propagate Undef.
12842           Mask.push_back(Idx);
12843           continue;
12844         }
12845
12846         CurrentVec = (Idx < (int) NumElts) ? OtherSV->getOperand(0)
12847                                            : OtherSV->getOperand(1);
12848       } else {
12849         // This shuffle index references an element within N1.
12850         CurrentVec = N1;
12851       }
12852
12853       // Simple case where 'CurrentVec' is UNDEF.
12854       if (CurrentVec.getOpcode() == ISD::UNDEF) {
12855         Mask.push_back(-1);
12856         continue;
12857       }
12858
12859       // Canonicalize the shuffle index. We don't know yet if CurrentVec
12860       // will be the first or second operand of the combined shuffle.
12861       Idx = Idx % NumElts;
12862       if (!SV0.getNode() || SV0 == CurrentVec) {
12863         // Ok. CurrentVec is the left hand side.
12864         // Update the mask accordingly.
12865         SV0 = CurrentVec;
12866         Mask.push_back(Idx);
12867         continue;
12868       }
12869
12870       // Bail out if we cannot convert the shuffle pair into a single shuffle.
12871       if (SV1.getNode() && SV1 != CurrentVec)
12872         return SDValue();
12873
12874       // Ok. CurrentVec is the right hand side.
12875       // Update the mask accordingly.
12876       SV1 = CurrentVec;
12877       Mask.push_back(Idx + NumElts);
12878     }
12879
12880     // Check if all indices in Mask are Undef. In case, propagate Undef.
12881     bool isUndefMask = true;
12882     for (unsigned i = 0; i != NumElts && isUndefMask; ++i)
12883       isUndefMask &= Mask[i] < 0;
12884
12885     if (isUndefMask)
12886       return DAG.getUNDEF(VT);
12887
12888     if (!SV0.getNode())
12889       SV0 = DAG.getUNDEF(VT);
12890     if (!SV1.getNode())
12891       SV1 = DAG.getUNDEF(VT);
12892
12893     // Avoid introducing shuffles with illegal mask.
12894     if (!TLI.isShuffleMaskLegal(Mask, VT)) {
12895       ShuffleVectorSDNode::commuteMask(Mask);
12896
12897       if (!TLI.isShuffleMaskLegal(Mask, VT))
12898         return SDValue();
12899
12900       //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(B, A, M2)
12901       //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(C, A, M2)
12902       //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(C, B, M2)
12903       std::swap(SV0, SV1);
12904     }
12905
12906     //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, B, M2)
12907     //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, C, M2)
12908     //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(B, C, M2)
12909     return DAG.getVectorShuffle(VT, SDLoc(N), SV0, SV1, &Mask[0]);
12910   }
12911
12912   return SDValue();
12913 }
12914
12915 SDValue DAGCombiner::visitSCALAR_TO_VECTOR(SDNode *N) {
12916   SDValue InVal = N->getOperand(0);
12917   EVT VT = N->getValueType(0);
12918
12919   // Replace a SCALAR_TO_VECTOR(EXTRACT_VECTOR_ELT(V,C0)) pattern
12920   // with a VECTOR_SHUFFLE.
12921   if (InVal.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
12922     SDValue InVec = InVal->getOperand(0);
12923     SDValue EltNo = InVal->getOperand(1);
12924
12925     // FIXME: We could support implicit truncation if the shuffle can be
12926     // scaled to a smaller vector scalar type.
12927     ConstantSDNode *C0 = dyn_cast<ConstantSDNode>(EltNo);
12928     if (C0 && VT == InVec.getValueType() &&
12929         VT.getScalarType() == InVal.getValueType()) {
12930       SmallVector<int, 8> NewMask(VT.getVectorNumElements(), -1);
12931       int Elt = C0->getZExtValue();
12932       NewMask[0] = Elt;
12933
12934       if (TLI.isShuffleMaskLegal(NewMask, VT))
12935         return DAG.getVectorShuffle(VT, SDLoc(N), InVec, DAG.getUNDEF(VT),
12936                                     NewMask);
12937     }
12938   }
12939
12940   return SDValue();
12941 }
12942
12943 SDValue DAGCombiner::visitINSERT_SUBVECTOR(SDNode *N) {
12944   SDValue N0 = N->getOperand(0);
12945   SDValue N2 = N->getOperand(2);
12946
12947   // If the input vector is a concatenation, and the insert replaces
12948   // one of the halves, we can optimize into a single concat_vectors.
12949   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
12950       N0->getNumOperands() == 2 && N2.getOpcode() == ISD::Constant) {
12951     APInt InsIdx = cast<ConstantSDNode>(N2)->getAPIntValue();
12952     EVT VT = N->getValueType(0);
12953
12954     // Lower half: fold (insert_subvector (concat_vectors X, Y), Z) ->
12955     // (concat_vectors Z, Y)
12956     if (InsIdx == 0)
12957       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
12958                          N->getOperand(1), N0.getOperand(1));
12959
12960     // Upper half: fold (insert_subvector (concat_vectors X, Y), Z) ->
12961     // (concat_vectors X, Z)
12962     if (InsIdx == VT.getVectorNumElements()/2)
12963       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
12964                          N0.getOperand(0), N->getOperand(1));
12965   }
12966
12967   return SDValue();
12968 }
12969
12970 SDValue DAGCombiner::visitFP_TO_FP16(SDNode *N) {
12971   SDValue N0 = N->getOperand(0);
12972
12973   // fold (fp_to_fp16 (fp16_to_fp op)) -> op
12974   if (N0->getOpcode() == ISD::FP16_TO_FP)
12975     return N0->getOperand(0);
12976
12977   return SDValue();
12978 }
12979
12980 /// Returns a vector_shuffle if it able to transform an AND to a vector_shuffle
12981 /// with the destination vector and a zero vector.
12982 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
12983 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
12984 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
12985   EVT VT = N->getValueType(0);
12986   SDValue LHS = N->getOperand(0);
12987   SDValue RHS = N->getOperand(1);
12988   SDLoc dl(N);
12989
12990   // Make sure we're not running after operation legalization where it
12991   // may have custom lowered the vector shuffles.
12992   if (LegalOperations)
12993     return SDValue();
12994
12995   if (N->getOpcode() != ISD::AND)
12996     return SDValue();
12997
12998   if (RHS.getOpcode() == ISD::BITCAST)
12999     RHS = RHS.getOperand(0);
13000
13001   if (RHS.getOpcode() != ISD::BUILD_VECTOR)
13002     return SDValue();
13003
13004   EVT RVT = RHS.getValueType();
13005   unsigned NumElts = RHS.getNumOperands();
13006
13007   // Attempt to create a valid clear mask, splitting the mask into
13008   // sub elements and checking to see if each is
13009   // all zeros or all ones - suitable for shuffle masking.
13010   auto BuildClearMask = [&](int Split) {
13011     int NumSubElts = NumElts * Split;
13012     int NumSubBits = RVT.getScalarSizeInBits() / Split;
13013
13014     SmallVector<int, 8> Indices;
13015     for (int i = 0; i != NumSubElts; ++i) {
13016       int EltIdx = i / Split;
13017       int SubIdx = i % Split;
13018       SDValue Elt = RHS.getOperand(EltIdx);
13019       if (Elt.getOpcode() == ISD::UNDEF) {
13020         Indices.push_back(-1);
13021         continue;
13022       }
13023
13024       APInt Bits;
13025       if (isa<ConstantSDNode>(Elt))
13026         Bits = cast<ConstantSDNode>(Elt)->getAPIntValue();
13027       else if (isa<ConstantFPSDNode>(Elt))
13028         Bits = cast<ConstantFPSDNode>(Elt)->getValueAPF().bitcastToAPInt();
13029       else
13030         return SDValue();
13031
13032       // Extract the sub element from the constant bit mask.
13033       if (DAG.getDataLayout().isBigEndian()) {
13034         Bits = Bits.lshr((Split - SubIdx - 1) * NumSubBits);
13035       } else {
13036         Bits = Bits.lshr(SubIdx * NumSubBits);
13037       }
13038
13039       if (Split > 1)
13040         Bits = Bits.trunc(NumSubBits);
13041
13042       if (Bits.isAllOnesValue())
13043         Indices.push_back(i);
13044       else if (Bits == 0)
13045         Indices.push_back(i + NumSubElts);
13046       else
13047         return SDValue();
13048     }
13049
13050     // Let's see if the target supports this vector_shuffle.
13051     EVT ClearSVT = EVT::getIntegerVT(*DAG.getContext(), NumSubBits);
13052     EVT ClearVT = EVT::getVectorVT(*DAG.getContext(), ClearSVT, NumSubElts);
13053     if (!TLI.isVectorClearMaskLegal(Indices, ClearVT))
13054       return SDValue();
13055
13056     SDValue Zero = DAG.getConstant(0, dl, ClearVT);
13057     return DAG.getBitcast(VT, DAG.getVectorShuffle(ClearVT, dl,
13058                                                    DAG.getBitcast(ClearVT, LHS),
13059                                                    Zero, &Indices[0]));
13060   };
13061
13062   // Determine maximum split level (byte level masking).
13063   int MaxSplit = 1;
13064   if (RVT.getScalarSizeInBits() % 8 == 0)
13065     MaxSplit = RVT.getScalarSizeInBits() / 8;
13066
13067   for (int Split = 1; Split <= MaxSplit; ++Split)
13068     if (RVT.getScalarSizeInBits() % Split == 0)
13069       if (SDValue S = BuildClearMask(Split))
13070         return S;
13071
13072   return SDValue();
13073 }
13074
13075 /// Visit a binary vector operation, like ADD.
13076 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
13077   assert(N->getValueType(0).isVector() &&
13078          "SimplifyVBinOp only works on vectors!");
13079
13080   SDValue LHS = N->getOperand(0);
13081   SDValue RHS = N->getOperand(1);
13082
13083   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
13084   // this operation.
13085   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
13086       RHS.getOpcode() == ISD::BUILD_VECTOR) {
13087     // Check if both vectors are constants. If not bail out.
13088     if (!(cast<BuildVectorSDNode>(LHS)->isConstant() &&
13089           cast<BuildVectorSDNode>(RHS)->isConstant()))
13090       return SDValue();
13091
13092     SmallVector<SDValue, 8> Ops;
13093     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
13094       SDValue LHSOp = LHS.getOperand(i);
13095       SDValue RHSOp = RHS.getOperand(i);
13096
13097       // Can't fold divide by zero.
13098       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
13099           N->getOpcode() == ISD::FDIV) {
13100         if (isNullConstant(RHSOp) || (RHSOp.getOpcode() == ISD::ConstantFP &&
13101              cast<ConstantFPSDNode>(RHSOp.getNode())->isZero()))
13102           break;
13103       }
13104
13105       EVT VT = LHSOp.getValueType();
13106       EVT RVT = RHSOp.getValueType();
13107       if (RVT != VT) {
13108         // Integer BUILD_VECTOR operands may have types larger than the element
13109         // size (e.g., when the element type is not legal).  Prior to type
13110         // legalization, the types may not match between the two BUILD_VECTORS.
13111         // Truncate one of the operands to make them match.
13112         if (RVT.getSizeInBits() > VT.getSizeInBits()) {
13113           RHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, RHSOp);
13114         } else {
13115           LHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), RVT, LHSOp);
13116           VT = RVT;
13117         }
13118       }
13119       SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(LHS), VT,
13120                                    LHSOp, RHSOp);
13121       if (FoldOp.getOpcode() != ISD::UNDEF &&
13122           FoldOp.getOpcode() != ISD::Constant &&
13123           FoldOp.getOpcode() != ISD::ConstantFP)
13124         break;
13125       Ops.push_back(FoldOp);
13126       AddToWorklist(FoldOp.getNode());
13127     }
13128
13129     if (Ops.size() == LHS.getNumOperands())
13130       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), LHS.getValueType(), Ops);
13131   }
13132
13133   // Try to convert a constant mask AND into a shuffle clear mask.
13134   if (SDValue Shuffle = XformToShuffleWithZero(N))
13135     return Shuffle;
13136
13137   // Type legalization might introduce new shuffles in the DAG.
13138   // Fold (VBinOp (shuffle (A, Undef, Mask)), (shuffle (B, Undef, Mask)))
13139   //   -> (shuffle (VBinOp (A, B)), Undef, Mask).
13140   if (LegalTypes && isa<ShuffleVectorSDNode>(LHS) &&
13141       isa<ShuffleVectorSDNode>(RHS) && LHS.hasOneUse() && RHS.hasOneUse() &&
13142       LHS.getOperand(1).getOpcode() == ISD::UNDEF &&
13143       RHS.getOperand(1).getOpcode() == ISD::UNDEF) {
13144     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(LHS);
13145     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(RHS);
13146
13147     if (SVN0->getMask().equals(SVN1->getMask())) {
13148       EVT VT = N->getValueType(0);
13149       SDValue UndefVector = LHS.getOperand(1);
13150       SDValue NewBinOp = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
13151                                      LHS.getOperand(0), RHS.getOperand(0));
13152       AddUsersToWorklist(N);
13153       return DAG.getVectorShuffle(VT, SDLoc(N), NewBinOp, UndefVector,
13154                                   &SVN0->getMask()[0]);
13155     }
13156   }
13157
13158   return SDValue();
13159 }
13160
13161 SDValue DAGCombiner::SimplifySelect(SDLoc DL, SDValue N0,
13162                                     SDValue N1, SDValue N2){
13163   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
13164
13165   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
13166                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
13167
13168   // If we got a simplified select_cc node back from SimplifySelectCC, then
13169   // break it down into a new SETCC node, and a new SELECT node, and then return
13170   // the SELECT node, since we were called with a SELECT node.
13171   if (SCC.getNode()) {
13172     // Check to see if we got a select_cc back (to turn into setcc/select).
13173     // Otherwise, just return whatever node we got back, like fabs.
13174     if (SCC.getOpcode() == ISD::SELECT_CC) {
13175       SDValue SETCC = DAG.getNode(ISD::SETCC, SDLoc(N0),
13176                                   N0.getValueType(),
13177                                   SCC.getOperand(0), SCC.getOperand(1),
13178                                   SCC.getOperand(4));
13179       AddToWorklist(SETCC.getNode());
13180       return DAG.getSelect(SDLoc(SCC), SCC.getValueType(), SETCC,
13181                            SCC.getOperand(2), SCC.getOperand(3));
13182     }
13183
13184     return SCC;
13185   }
13186   return SDValue();
13187 }
13188
13189 /// Given a SELECT or a SELECT_CC node, where LHS and RHS are the two values
13190 /// being selected between, see if we can simplify the select.  Callers of this
13191 /// should assume that TheSelect is deleted if this returns true.  As such, they
13192 /// should return the appropriate thing (e.g. the node) back to the top-level of
13193 /// the DAG combiner loop to avoid it being looked at.
13194 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
13195                                     SDValue RHS) {
13196
13197   // fold (select (setcc x, -0.0, *lt), NaN, (fsqrt x))
13198   // The select + setcc is redundant, because fsqrt returns NaN for X < -0.
13199   if (const ConstantFPSDNode *NaN = isConstOrConstSplatFP(LHS)) {
13200     if (NaN->isNaN() && RHS.getOpcode() == ISD::FSQRT) {
13201       // We have: (select (setcc ?, ?, ?), NaN, (fsqrt ?))
13202       SDValue Sqrt = RHS;
13203       ISD::CondCode CC;
13204       SDValue CmpLHS;
13205       const ConstantFPSDNode *NegZero = nullptr;
13206
13207       if (TheSelect->getOpcode() == ISD::SELECT_CC) {
13208         CC = dyn_cast<CondCodeSDNode>(TheSelect->getOperand(4))->get();
13209         CmpLHS = TheSelect->getOperand(0);
13210         NegZero = isConstOrConstSplatFP(TheSelect->getOperand(1));
13211       } else {
13212         // SELECT or VSELECT
13213         SDValue Cmp = TheSelect->getOperand(0);
13214         if (Cmp.getOpcode() == ISD::SETCC) {
13215           CC = dyn_cast<CondCodeSDNode>(Cmp.getOperand(2))->get();
13216           CmpLHS = Cmp.getOperand(0);
13217           NegZero = isConstOrConstSplatFP(Cmp.getOperand(1));
13218         }
13219       }
13220       if (NegZero && NegZero->isNegative() && NegZero->isZero() &&
13221           Sqrt.getOperand(0) == CmpLHS && (CC == ISD::SETOLT ||
13222           CC == ISD::SETULT || CC == ISD::SETLT)) {
13223         // We have: (select (setcc x, -0.0, *lt), NaN, (fsqrt x))
13224         CombineTo(TheSelect, Sqrt);
13225         return true;
13226       }
13227     }
13228   }
13229   // Cannot simplify select with vector condition
13230   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
13231
13232   // If this is a select from two identical things, try to pull the operation
13233   // through the select.
13234   if (LHS.getOpcode() != RHS.getOpcode() ||
13235       !LHS.hasOneUse() || !RHS.hasOneUse())
13236     return false;
13237
13238   // If this is a load and the token chain is identical, replace the select
13239   // of two loads with a load through a select of the address to load from.
13240   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
13241   // constants have been dropped into the constant pool.
13242   if (LHS.getOpcode() == ISD::LOAD) {
13243     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
13244     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
13245
13246     // Token chains must be identical.
13247     if (LHS.getOperand(0) != RHS.getOperand(0) ||
13248         // Do not let this transformation reduce the number of volatile loads.
13249         LLD->isVolatile() || RLD->isVolatile() ||
13250         // FIXME: If either is a pre/post inc/dec load,
13251         // we'd need to split out the address adjustment.
13252         LLD->isIndexed() || RLD->isIndexed() ||
13253         // If this is an EXTLOAD, the VT's must match.
13254         LLD->getMemoryVT() != RLD->getMemoryVT() ||
13255         // If this is an EXTLOAD, the kind of extension must match.
13256         (LLD->getExtensionType() != RLD->getExtensionType() &&
13257          // The only exception is if one of the extensions is anyext.
13258          LLD->getExtensionType() != ISD::EXTLOAD &&
13259          RLD->getExtensionType() != ISD::EXTLOAD) ||
13260         // FIXME: this discards src value information.  This is
13261         // over-conservative. It would be beneficial to be able to remember
13262         // both potential memory locations.  Since we are discarding
13263         // src value info, don't do the transformation if the memory
13264         // locations are not in the default address space.
13265         LLD->getPointerInfo().getAddrSpace() != 0 ||
13266         RLD->getPointerInfo().getAddrSpace() != 0 ||
13267         !TLI.isOperationLegalOrCustom(TheSelect->getOpcode(),
13268                                       LLD->getBasePtr().getValueType()))
13269       return false;
13270
13271     // Check that the select condition doesn't reach either load.  If so,
13272     // folding this will induce a cycle into the DAG.  If not, this is safe to
13273     // xform, so create a select of the addresses.
13274     SDValue Addr;
13275     if (TheSelect->getOpcode() == ISD::SELECT) {
13276       SDNode *CondNode = TheSelect->getOperand(0).getNode();
13277       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
13278           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
13279         return false;
13280       // The loads must not depend on one another.
13281       if (LLD->isPredecessorOf(RLD) ||
13282           RLD->isPredecessorOf(LLD))
13283         return false;
13284       Addr = DAG.getSelect(SDLoc(TheSelect),
13285                            LLD->getBasePtr().getValueType(),
13286                            TheSelect->getOperand(0), LLD->getBasePtr(),
13287                            RLD->getBasePtr());
13288     } else {  // Otherwise SELECT_CC
13289       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
13290       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
13291
13292       if ((LLD->hasAnyUseOfValue(1) &&
13293            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
13294           (RLD->hasAnyUseOfValue(1) &&
13295            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
13296         return false;
13297
13298       Addr = DAG.getNode(ISD::SELECT_CC, SDLoc(TheSelect),
13299                          LLD->getBasePtr().getValueType(),
13300                          TheSelect->getOperand(0),
13301                          TheSelect->getOperand(1),
13302                          LLD->getBasePtr(), RLD->getBasePtr(),
13303                          TheSelect->getOperand(4));
13304     }
13305
13306     SDValue Load;
13307     // It is safe to replace the two loads if they have different alignments,
13308     // but the new load must be the minimum (most restrictive) alignment of the
13309     // inputs.
13310     bool isInvariant = LLD->isInvariant() & RLD->isInvariant();
13311     unsigned Alignment = std::min(LLD->getAlignment(), RLD->getAlignment());
13312     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
13313       Load = DAG.getLoad(TheSelect->getValueType(0),
13314                          SDLoc(TheSelect),
13315                          // FIXME: Discards pointer and AA info.
13316                          LLD->getChain(), Addr, MachinePointerInfo(),
13317                          LLD->isVolatile(), LLD->isNonTemporal(),
13318                          isInvariant, Alignment);
13319     } else {
13320       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
13321                             RLD->getExtensionType() : LLD->getExtensionType(),
13322                             SDLoc(TheSelect),
13323                             TheSelect->getValueType(0),
13324                             // FIXME: Discards pointer and AA info.
13325                             LLD->getChain(), Addr, MachinePointerInfo(),
13326                             LLD->getMemoryVT(), LLD->isVolatile(),
13327                             LLD->isNonTemporal(), isInvariant, Alignment);
13328     }
13329
13330     // Users of the select now use the result of the load.
13331     CombineTo(TheSelect, Load);
13332
13333     // Users of the old loads now use the new load's chain.  We know the
13334     // old-load value is dead now.
13335     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
13336     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
13337     return true;
13338   }
13339
13340   return false;
13341 }
13342
13343 /// Simplify an expression of the form (N0 cond N1) ? N2 : N3
13344 /// where 'cond' is the comparison specified by CC.
13345 SDValue DAGCombiner::SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1,
13346                                       SDValue N2, SDValue N3,
13347                                       ISD::CondCode CC, bool NotExtCompare) {
13348   // (x ? y : y) -> y.
13349   if (N2 == N3) return N2;
13350
13351   EVT VT = N2.getValueType();
13352   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
13353   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
13354
13355   // Determine if the condition we're dealing with is constant
13356   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
13357                               N0, N1, CC, DL, false);
13358   if (SCC.getNode()) AddToWorklist(SCC.getNode());
13359
13360   if (ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode())) {
13361     // fold select_cc true, x, y -> x
13362     // fold select_cc false, x, y -> y
13363     return !SCCC->isNullValue() ? N2 : N3;
13364   }
13365
13366   // Check to see if we can simplify the select into an fabs node
13367   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
13368     // Allow either -0.0 or 0.0
13369     if (CFP->isZero()) {
13370       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
13371       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
13372           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
13373           N2 == N3.getOperand(0))
13374         return DAG.getNode(ISD::FABS, DL, VT, N0);
13375
13376       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
13377       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
13378           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
13379           N2.getOperand(0) == N3)
13380         return DAG.getNode(ISD::FABS, DL, VT, N3);
13381     }
13382   }
13383
13384   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
13385   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
13386   // in it.  This is a win when the constant is not otherwise available because
13387   // it replaces two constant pool loads with one.  We only do this if the FP
13388   // type is known to be legal, because if it isn't, then we are before legalize
13389   // types an we want the other legalization to happen first (e.g. to avoid
13390   // messing with soft float) and if the ConstantFP is not legal, because if
13391   // it is legal, we may not need to store the FP constant in a constant pool.
13392   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
13393     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
13394       if (TLI.isTypeLegal(N2.getValueType()) &&
13395           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
13396                TargetLowering::Legal &&
13397            !TLI.isFPImmLegal(TV->getValueAPF(), TV->getValueType(0)) &&
13398            !TLI.isFPImmLegal(FV->getValueAPF(), FV->getValueType(0))) &&
13399           // If both constants have multiple uses, then we won't need to do an
13400           // extra load, they are likely around in registers for other users.
13401           (TV->hasOneUse() || FV->hasOneUse())) {
13402         Constant *Elts[] = {
13403           const_cast<ConstantFP*>(FV->getConstantFPValue()),
13404           const_cast<ConstantFP*>(TV->getConstantFPValue())
13405         };
13406         Type *FPTy = Elts[0]->getType();
13407         const DataLayout &TD = DAG.getDataLayout();
13408
13409         // Create a ConstantArray of the two constants.
13410         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
13411         SDValue CPIdx =
13412             DAG.getConstantPool(CA, TLI.getPointerTy(DAG.getDataLayout()),
13413                                 TD.getPrefTypeAlignment(FPTy));
13414         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13415
13416         // Get the offsets to the 0 and 1 element of the array so that we can
13417         // select between them.
13418         SDValue Zero = DAG.getIntPtrConstant(0, DL);
13419         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
13420         SDValue One = DAG.getIntPtrConstant(EltSize, SDLoc(FV));
13421
13422         SDValue Cond = DAG.getSetCC(DL,
13423                                     getSetCCResultType(N0.getValueType()),
13424                                     N0, N1, CC);
13425         AddToWorklist(Cond.getNode());
13426         SDValue CstOffset = DAG.getSelect(DL, Zero.getValueType(),
13427                                           Cond, One, Zero);
13428         AddToWorklist(CstOffset.getNode());
13429         CPIdx = DAG.getNode(ISD::ADD, DL, CPIdx.getValueType(), CPIdx,
13430                             CstOffset);
13431         AddToWorklist(CPIdx.getNode());
13432         return DAG.getLoad(
13433             TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
13434             MachinePointerInfo::getConstantPool(DAG.getMachineFunction()),
13435             false, false, false, Alignment);
13436       }
13437     }
13438
13439   // Check to see if we can perform the "gzip trick", transforming
13440   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
13441   if (isNullConstant(N3) && CC == ISD::SETLT &&
13442       (isNullConstant(N1) ||                 // (a < 0) ? b : 0
13443        (isOneConstant(N1) && N0 == N2))) {   // (a < 1) ? a : 0
13444     EVT XType = N0.getValueType();
13445     EVT AType = N2.getValueType();
13446     if (XType.bitsGE(AType)) {
13447       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
13448       // single-bit constant.
13449       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue() - 1)) == 0)) {
13450         unsigned ShCtV = N2C->getAPIntValue().logBase2();
13451         ShCtV = XType.getSizeInBits() - ShCtV - 1;
13452         SDValue ShCt = DAG.getConstant(ShCtV, SDLoc(N0),
13453                                        getShiftAmountTy(N0.getValueType()));
13454         SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0),
13455                                     XType, N0, ShCt);
13456         AddToWorklist(Shift.getNode());
13457
13458         if (XType.bitsGT(AType)) {
13459           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
13460           AddToWorklist(Shift.getNode());
13461         }
13462
13463         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
13464       }
13465
13466       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0),
13467                                   XType, N0,
13468                                   DAG.getConstant(XType.getSizeInBits() - 1,
13469                                                   SDLoc(N0),
13470                                          getShiftAmountTy(N0.getValueType())));
13471       AddToWorklist(Shift.getNode());
13472
13473       if (XType.bitsGT(AType)) {
13474         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
13475         AddToWorklist(Shift.getNode());
13476       }
13477
13478       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
13479     }
13480   }
13481
13482   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
13483   // where y is has a single bit set.
13484   // A plaintext description would be, we can turn the SELECT_CC into an AND
13485   // when the condition can be materialized as an all-ones register.  Any
13486   // single bit-test can be materialized as an all-ones register with
13487   // shift-left and shift-right-arith.
13488   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
13489       N0->getValueType(0) == VT && isNullConstant(N1) && isNullConstant(N2)) {
13490     SDValue AndLHS = N0->getOperand(0);
13491     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
13492     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
13493       // Shift the tested bit over the sign bit.
13494       APInt AndMask = ConstAndRHS->getAPIntValue();
13495       SDValue ShlAmt =
13496         DAG.getConstant(AndMask.countLeadingZeros(), SDLoc(AndLHS),
13497                         getShiftAmountTy(AndLHS.getValueType()));
13498       SDValue Shl = DAG.getNode(ISD::SHL, SDLoc(N0), VT, AndLHS, ShlAmt);
13499
13500       // Now arithmetic right shift it all the way over, so the result is either
13501       // all-ones, or zero.
13502       SDValue ShrAmt =
13503         DAG.getConstant(AndMask.getBitWidth() - 1, SDLoc(Shl),
13504                         getShiftAmountTy(Shl.getValueType()));
13505       SDValue Shr = DAG.getNode(ISD::SRA, SDLoc(N0), VT, Shl, ShrAmt);
13506
13507       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
13508     }
13509   }
13510
13511   // fold select C, 16, 0 -> shl C, 4
13512   if (N2C && isNullConstant(N3) && N2C->getAPIntValue().isPowerOf2() &&
13513       TLI.getBooleanContents(N0.getValueType()) ==
13514           TargetLowering::ZeroOrOneBooleanContent) {
13515
13516     // If the caller doesn't want us to simplify this into a zext of a compare,
13517     // don't do it.
13518     if (NotExtCompare && N2C->isOne())
13519       return SDValue();
13520
13521     // Get a SetCC of the condition
13522     // NOTE: Don't create a SETCC if it's not legal on this target.
13523     if (!LegalOperations ||
13524         TLI.isOperationLegal(ISD::SETCC,
13525           LegalTypes ? getSetCCResultType(N0.getValueType()) : MVT::i1)) {
13526       SDValue Temp, SCC;
13527       // cast from setcc result type to select result type
13528       if (LegalTypes) {
13529         SCC  = DAG.getSetCC(DL, getSetCCResultType(N0.getValueType()),
13530                             N0, N1, CC);
13531         if (N2.getValueType().bitsLT(SCC.getValueType()))
13532           Temp = DAG.getZeroExtendInReg(SCC, SDLoc(N2),
13533                                         N2.getValueType());
13534         else
13535           Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
13536                              N2.getValueType(), SCC);
13537       } else {
13538         SCC  = DAG.getSetCC(SDLoc(N0), MVT::i1, N0, N1, CC);
13539         Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
13540                            N2.getValueType(), SCC);
13541       }
13542
13543       AddToWorklist(SCC.getNode());
13544       AddToWorklist(Temp.getNode());
13545
13546       if (N2C->isOne())
13547         return Temp;
13548
13549       // shl setcc result by log2 n2c
13550       return DAG.getNode(
13551           ISD::SHL, DL, N2.getValueType(), Temp,
13552           DAG.getConstant(N2C->getAPIntValue().logBase2(), SDLoc(Temp),
13553                           getShiftAmountTy(Temp.getValueType())));
13554     }
13555   }
13556
13557   // Check to see if this is the equivalent of setcc
13558   // FIXME: Turn all of these into setcc if setcc if setcc is legal
13559   // otherwise, go ahead with the folds.
13560   if (0 && isNullConstant(N3) && isOneConstant(N2)) {
13561     EVT XType = N0.getValueType();
13562     if (!LegalOperations ||
13563         TLI.isOperationLegal(ISD::SETCC, getSetCCResultType(XType))) {
13564       SDValue Res = DAG.getSetCC(DL, getSetCCResultType(XType), N0, N1, CC);
13565       if (Res.getValueType() != VT)
13566         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
13567       return Res;
13568     }
13569
13570     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
13571     if (isNullConstant(N1) && CC == ISD::SETEQ &&
13572         (!LegalOperations ||
13573          TLI.isOperationLegal(ISD::CTLZ, XType))) {
13574       SDValue Ctlz = DAG.getNode(ISD::CTLZ, SDLoc(N0), XType, N0);
13575       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
13576                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
13577                                          SDLoc(Ctlz),
13578                                        getShiftAmountTy(Ctlz.getValueType())));
13579     }
13580     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
13581     if (isNullConstant(N1) && CC == ISD::SETGT) {
13582       SDLoc DL(N0);
13583       SDValue NegN0 = DAG.getNode(ISD::SUB, DL,
13584                                   XType, DAG.getConstant(0, DL, XType), N0);
13585       SDValue NotN0 = DAG.getNOT(DL, N0, XType);
13586       return DAG.getNode(ISD::SRL, DL, XType,
13587                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
13588                          DAG.getConstant(XType.getSizeInBits() - 1, DL,
13589                                          getShiftAmountTy(XType)));
13590     }
13591     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
13592     if (isAllOnesConstant(N1) && CC == ISD::SETGT) {
13593       SDLoc DL(N0);
13594       SDValue Sign = DAG.getNode(ISD::SRL, DL, XType, N0,
13595                                  DAG.getConstant(XType.getSizeInBits() - 1, DL,
13596                                          getShiftAmountTy(N0.getValueType())));
13597       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, DL,
13598                                                                     XType));
13599     }
13600   }
13601
13602   // Check to see if this is an integer abs.
13603   // select_cc setg[te] X,  0,  X, -X ->
13604   // select_cc setgt    X, -1,  X, -X ->
13605   // select_cc setl[te] X,  0, -X,  X ->
13606   // select_cc setlt    X,  1, -X,  X ->
13607   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
13608   if (N1C) {
13609     ConstantSDNode *SubC = nullptr;
13610     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
13611          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
13612         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
13613       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
13614     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
13615               (N1C->isOne() && CC == ISD::SETLT)) &&
13616              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
13617       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
13618
13619     EVT XType = N0.getValueType();
13620     if (SubC && SubC->isNullValue() && XType.isInteger()) {
13621       SDLoc DL(N0);
13622       SDValue Shift = DAG.getNode(ISD::SRA, DL, XType,
13623                                   N0,
13624                                   DAG.getConstant(XType.getSizeInBits() - 1, DL,
13625                                          getShiftAmountTy(N0.getValueType())));
13626       SDValue Add = DAG.getNode(ISD::ADD, DL,
13627                                 XType, N0, Shift);
13628       AddToWorklist(Shift.getNode());
13629       AddToWorklist(Add.getNode());
13630       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
13631     }
13632   }
13633
13634   return SDValue();
13635 }
13636
13637 /// This is a stub for TargetLowering::SimplifySetCC.
13638 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
13639                                    SDValue N1, ISD::CondCode Cond,
13640                                    SDLoc DL, bool foldBooleans) {
13641   TargetLowering::DAGCombinerInfo
13642     DagCombineInfo(DAG, Level, false, this);
13643   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
13644 }
13645
13646 /// Given an ISD::SDIV node expressing a divide by constant, return
13647 /// a DAG expression to select that will generate the same value by multiplying
13648 /// by a magic number.
13649 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
13650 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
13651   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
13652   if (!C)
13653     return SDValue();
13654
13655   // Avoid division by zero.
13656   if (C->isNullValue())
13657     return SDValue();
13658
13659   std::vector<SDNode*> Built;
13660   SDValue S =
13661       TLI.BuildSDIV(N, C->getAPIntValue(), DAG, LegalOperations, &Built);
13662
13663   for (SDNode *N : Built)
13664     AddToWorklist(N);
13665   return S;
13666 }
13667
13668 /// Given an ISD::SDIV node expressing a divide by constant power of 2, return a
13669 /// DAG expression that will generate the same value by right shifting.
13670 SDValue DAGCombiner::BuildSDIVPow2(SDNode *N) {
13671   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
13672   if (!C)
13673     return SDValue();
13674
13675   // Avoid division by zero.
13676   if (C->isNullValue())
13677     return SDValue();
13678
13679   std::vector<SDNode *> Built;
13680   SDValue S = TLI.BuildSDIVPow2(N, C->getAPIntValue(), DAG, &Built);
13681
13682   for (SDNode *N : Built)
13683     AddToWorklist(N);
13684   return S;
13685 }
13686
13687 /// Given an ISD::UDIV node expressing a divide by constant, return a DAG
13688 /// expression that will generate the same value by multiplying by a magic
13689 /// number.
13690 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
13691 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
13692   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
13693   if (!C)
13694     return SDValue();
13695
13696   // Avoid division by zero.
13697   if (C->isNullValue())
13698     return SDValue();
13699
13700   std::vector<SDNode*> Built;
13701   SDValue S =
13702       TLI.BuildUDIV(N, C->getAPIntValue(), DAG, LegalOperations, &Built);
13703
13704   for (SDNode *N : Built)
13705     AddToWorklist(N);
13706   return S;
13707 }
13708
13709 SDValue DAGCombiner::BuildReciprocalEstimate(SDValue Op) {
13710   if (Level >= AfterLegalizeDAG)
13711     return SDValue();
13712
13713   // Expose the DAG combiner to the target combiner implementations.
13714   TargetLowering::DAGCombinerInfo DCI(DAG, Level, false, this);
13715
13716   unsigned Iterations = 0;
13717   if (SDValue Est = TLI.getRecipEstimate(Op, DCI, Iterations)) {
13718     if (Iterations) {
13719       // Newton iteration for a function: F(X) is X_{i+1} = X_i - F(X_i)/F'(X_i)
13720       // For the reciprocal, we need to find the zero of the function:
13721       //   F(X) = A X - 1 [which has a zero at X = 1/A]
13722       //     =>
13723       //   X_{i+1} = X_i (2 - A X_i) = X_i + X_i (1 - A X_i) [this second form
13724       //     does not require additional intermediate precision]
13725       EVT VT = Op.getValueType();
13726       SDLoc DL(Op);
13727       SDValue FPOne = DAG.getConstantFP(1.0, DL, VT);
13728
13729       AddToWorklist(Est.getNode());
13730
13731       // Newton iterations: Est = Est + Est (1 - Arg * Est)
13732       for (unsigned i = 0; i < Iterations; ++i) {
13733         SDValue NewEst = DAG.getNode(ISD::FMUL, DL, VT, Op, Est);
13734         AddToWorklist(NewEst.getNode());
13735
13736         NewEst = DAG.getNode(ISD::FSUB, DL, VT, FPOne, NewEst);
13737         AddToWorklist(NewEst.getNode());
13738
13739         NewEst = DAG.getNode(ISD::FMUL, DL, VT, Est, NewEst);
13740         AddToWorklist(NewEst.getNode());
13741
13742         Est = DAG.getNode(ISD::FADD, DL, VT, Est, NewEst);
13743         AddToWorklist(Est.getNode());
13744       }
13745     }
13746     return Est;
13747   }
13748
13749   return SDValue();
13750 }
13751
13752 /// Newton iteration for a function: F(X) is X_{i+1} = X_i - F(X_i)/F'(X_i)
13753 /// For the reciprocal sqrt, we need to find the zero of the function:
13754 ///   F(X) = 1/X^2 - A [which has a zero at X = 1/sqrt(A)]
13755 ///     =>
13756 ///   X_{i+1} = X_i (1.5 - A X_i^2 / 2)
13757 /// As a result, we precompute A/2 prior to the iteration loop.
13758 SDValue DAGCombiner::BuildRsqrtNROneConst(SDValue Arg, SDValue Est,
13759                                           unsigned Iterations) {
13760   EVT VT = Arg.getValueType();
13761   SDLoc DL(Arg);
13762   SDValue ThreeHalves = DAG.getConstantFP(1.5, DL, VT);
13763
13764   // We now need 0.5 * Arg which we can write as (1.5 * Arg - Arg) so that
13765   // this entire sequence requires only one FP constant.
13766   SDValue HalfArg = DAG.getNode(ISD::FMUL, DL, VT, ThreeHalves, Arg);
13767   AddToWorklist(HalfArg.getNode());
13768
13769   HalfArg = DAG.getNode(ISD::FSUB, DL, VT, HalfArg, Arg);
13770   AddToWorklist(HalfArg.getNode());
13771
13772   // Newton iterations: Est = Est * (1.5 - HalfArg * Est * Est)
13773   for (unsigned i = 0; i < Iterations; ++i) {
13774     SDValue NewEst = DAG.getNode(ISD::FMUL, DL, VT, Est, Est);
13775     AddToWorklist(NewEst.getNode());
13776
13777     NewEst = DAG.getNode(ISD::FMUL, DL, VT, HalfArg, NewEst);
13778     AddToWorklist(NewEst.getNode());
13779
13780     NewEst = DAG.getNode(ISD::FSUB, DL, VT, ThreeHalves, NewEst);
13781     AddToWorklist(NewEst.getNode());
13782
13783     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, NewEst);
13784     AddToWorklist(Est.getNode());
13785   }
13786   return Est;
13787 }
13788
13789 /// Newton iteration for a function: F(X) is X_{i+1} = X_i - F(X_i)/F'(X_i)
13790 /// For the reciprocal sqrt, we need to find the zero of the function:
13791 ///   F(X) = 1/X^2 - A [which has a zero at X = 1/sqrt(A)]
13792 ///     =>
13793 ///   X_{i+1} = (-0.5 * X_i) * (A * X_i * X_i + (-3.0))
13794 SDValue DAGCombiner::BuildRsqrtNRTwoConst(SDValue Arg, SDValue Est,
13795                                           unsigned Iterations) {
13796   EVT VT = Arg.getValueType();
13797   SDLoc DL(Arg);
13798   SDValue MinusThree = DAG.getConstantFP(-3.0, DL, VT);
13799   SDValue MinusHalf = DAG.getConstantFP(-0.5, DL, VT);
13800
13801   // Newton iterations: Est = -0.5 * Est * (-3.0 + Arg * Est * Est)
13802   for (unsigned i = 0; i < Iterations; ++i) {
13803     SDValue HalfEst = DAG.getNode(ISD::FMUL, DL, VT, Est, MinusHalf);
13804     AddToWorklist(HalfEst.getNode());
13805
13806     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, Est);
13807     AddToWorklist(Est.getNode());
13808
13809     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, Arg);
13810     AddToWorklist(Est.getNode());
13811
13812     Est = DAG.getNode(ISD::FADD, DL, VT, Est, MinusThree);
13813     AddToWorklist(Est.getNode());
13814
13815     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, HalfEst);
13816     AddToWorklist(Est.getNode());
13817   }
13818   return Est;
13819 }
13820
13821 SDValue DAGCombiner::BuildRsqrtEstimate(SDValue Op) {
13822   if (Level >= AfterLegalizeDAG)
13823     return SDValue();
13824
13825   // Expose the DAG combiner to the target combiner implementations.
13826   TargetLowering::DAGCombinerInfo DCI(DAG, Level, false, this);
13827   unsigned Iterations = 0;
13828   bool UseOneConstNR = false;
13829   if (SDValue Est = TLI.getRsqrtEstimate(Op, DCI, Iterations, UseOneConstNR)) {
13830     AddToWorklist(Est.getNode());
13831     if (Iterations) {
13832       Est = UseOneConstNR ?
13833         BuildRsqrtNROneConst(Op, Est, Iterations) :
13834         BuildRsqrtNRTwoConst(Op, Est, Iterations);
13835     }
13836     return Est;
13837   }
13838
13839   return SDValue();
13840 }
13841
13842 /// Return true if base is a frame index, which is known not to alias with
13843 /// anything but itself.  Provides base object and offset as results.
13844 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
13845                            const GlobalValue *&GV, const void *&CV) {
13846   // Assume it is a primitive operation.
13847   Base = Ptr; Offset = 0; GV = nullptr; CV = nullptr;
13848
13849   // If it's an adding a simple constant then integrate the offset.
13850   if (Base.getOpcode() == ISD::ADD) {
13851     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
13852       Base = Base.getOperand(0);
13853       Offset += C->getZExtValue();
13854     }
13855   }
13856
13857   // Return the underlying GlobalValue, and update the Offset.  Return false
13858   // for GlobalAddressSDNode since the same GlobalAddress may be represented
13859   // by multiple nodes with different offsets.
13860   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
13861     GV = G->getGlobal();
13862     Offset += G->getOffset();
13863     return false;
13864   }
13865
13866   // Return the underlying Constant value, and update the Offset.  Return false
13867   // for ConstantSDNodes since the same constant pool entry may be represented
13868   // by multiple nodes with different offsets.
13869   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
13870     CV = C->isMachineConstantPoolEntry() ? (const void *)C->getMachineCPVal()
13871                                          : (const void *)C->getConstVal();
13872     Offset += C->getOffset();
13873     return false;
13874   }
13875   // If it's any of the following then it can't alias with anything but itself.
13876   return isa<FrameIndexSDNode>(Base);
13877 }
13878
13879 /// Return true if there is any possibility that the two addresses overlap.
13880 bool DAGCombiner::isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) const {
13881   // If they are the same then they must be aliases.
13882   if (Op0->getBasePtr() == Op1->getBasePtr()) return true;
13883
13884   // If they are both volatile then they cannot be reordered.
13885   if (Op0->isVolatile() && Op1->isVolatile()) return true;
13886
13887   // If one operation reads from invariant memory, and the other may store, they
13888   // cannot alias. These should really be checking the equivalent of mayWrite,
13889   // but it only matters for memory nodes other than load /store.
13890   if (Op0->isInvariant() && Op1->writeMem())
13891     return false;
13892
13893   if (Op1->isInvariant() && Op0->writeMem())
13894     return false;
13895
13896   // Gather base node and offset information.
13897   SDValue Base1, Base2;
13898   int64_t Offset1, Offset2;
13899   const GlobalValue *GV1, *GV2;
13900   const void *CV1, *CV2;
13901   bool isFrameIndex1 = FindBaseOffset(Op0->getBasePtr(),
13902                                       Base1, Offset1, GV1, CV1);
13903   bool isFrameIndex2 = FindBaseOffset(Op1->getBasePtr(),
13904                                       Base2, Offset2, GV2, CV2);
13905
13906   // If they have a same base address then check to see if they overlap.
13907   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
13908     return !((Offset1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= Offset2 ||
13909              (Offset2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= Offset1);
13910
13911   // It is possible for different frame indices to alias each other, mostly
13912   // when tail call optimization reuses return address slots for arguments.
13913   // To catch this case, look up the actual index of frame indices to compute
13914   // the real alias relationship.
13915   if (isFrameIndex1 && isFrameIndex2) {
13916     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
13917     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
13918     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
13919     return !((Offset1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= Offset2 ||
13920              (Offset2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= Offset1);
13921   }
13922
13923   // Otherwise, if we know what the bases are, and they aren't identical, then
13924   // we know they cannot alias.
13925   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
13926     return false;
13927
13928   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
13929   // compared to the size and offset of the access, we may be able to prove they
13930   // do not alias.  This check is conservative for now to catch cases created by
13931   // splitting vector types.
13932   if ((Op0->getOriginalAlignment() == Op1->getOriginalAlignment()) &&
13933       (Op0->getSrcValueOffset() != Op1->getSrcValueOffset()) &&
13934       (Op0->getMemoryVT().getSizeInBits() >> 3 ==
13935        Op1->getMemoryVT().getSizeInBits() >> 3) &&
13936       (Op0->getOriginalAlignment() > Op0->getMemoryVT().getSizeInBits()) >> 3) {
13937     int64_t OffAlign1 = Op0->getSrcValueOffset() % Op0->getOriginalAlignment();
13938     int64_t OffAlign2 = Op1->getSrcValueOffset() % Op1->getOriginalAlignment();
13939
13940     // There is no overlap between these relatively aligned accesses of similar
13941     // size, return no alias.
13942     if ((OffAlign1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= OffAlign2 ||
13943         (OffAlign2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= OffAlign1)
13944       return false;
13945   }
13946
13947   bool UseAA = CombinerGlobalAA.getNumOccurrences() > 0
13948                    ? CombinerGlobalAA
13949                    : DAG.getSubtarget().useAA();
13950 #ifndef NDEBUG
13951   if (CombinerAAOnlyFunc.getNumOccurrences() &&
13952       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
13953     UseAA = false;
13954 #endif
13955   if (UseAA &&
13956       Op0->getMemOperand()->getValue() && Op1->getMemOperand()->getValue()) {
13957     // Use alias analysis information.
13958     int64_t MinOffset = std::min(Op0->getSrcValueOffset(),
13959                                  Op1->getSrcValueOffset());
13960     int64_t Overlap1 = (Op0->getMemoryVT().getSizeInBits() >> 3) +
13961         Op0->getSrcValueOffset() - MinOffset;
13962     int64_t Overlap2 = (Op1->getMemoryVT().getSizeInBits() >> 3) +
13963         Op1->getSrcValueOffset() - MinOffset;
13964     AliasResult AAResult =
13965         AA.alias(MemoryLocation(Op0->getMemOperand()->getValue(), Overlap1,
13966                                 UseTBAA ? Op0->getAAInfo() : AAMDNodes()),
13967                  MemoryLocation(Op1->getMemOperand()->getValue(), Overlap2,
13968                                 UseTBAA ? Op1->getAAInfo() : AAMDNodes()));
13969     if (AAResult == NoAlias)
13970       return false;
13971   }
13972
13973   // Otherwise we have to assume they alias.
13974   return true;
13975 }
13976
13977 /// Walk up chain skipping non-aliasing memory nodes,
13978 /// looking for aliasing nodes and adding them to the Aliases vector.
13979 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
13980                                    SmallVectorImpl<SDValue> &Aliases) {
13981   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
13982   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
13983
13984   // Get alias information for node.
13985   bool IsLoad = isa<LoadSDNode>(N) && !cast<LSBaseSDNode>(N)->isVolatile();
13986
13987   // Starting off.
13988   Chains.push_back(OriginalChain);
13989   unsigned Depth = 0;
13990
13991   // Look at each chain and determine if it is an alias.  If so, add it to the
13992   // aliases list.  If not, then continue up the chain looking for the next
13993   // candidate.
13994   while (!Chains.empty()) {
13995     SDValue Chain = Chains.pop_back_val();
13996
13997     // For TokenFactor nodes, look at each operand and only continue up the
13998     // chain until we find two aliases.  If we've seen two aliases, assume we'll
13999     // find more and revert to original chain since the xform is unlikely to be
14000     // profitable.
14001     //
14002     // FIXME: The depth check could be made to return the last non-aliasing
14003     // chain we found before we hit a tokenfactor rather than the original
14004     // chain.
14005     if (Depth > 6 || Aliases.size() == 2) {
14006       Aliases.clear();
14007       Aliases.push_back(OriginalChain);
14008       return;
14009     }
14010
14011     // Don't bother if we've been before.
14012     if (!Visited.insert(Chain.getNode()).second)
14013       continue;
14014
14015     switch (Chain.getOpcode()) {
14016     case ISD::EntryToken:
14017       // Entry token is ideal chain operand, but handled in FindBetterChain.
14018       break;
14019
14020     case ISD::LOAD:
14021     case ISD::STORE: {
14022       // Get alias information for Chain.
14023       bool IsOpLoad = isa<LoadSDNode>(Chain.getNode()) &&
14024           !cast<LSBaseSDNode>(Chain.getNode())->isVolatile();
14025
14026       // If chain is alias then stop here.
14027       if (!(IsLoad && IsOpLoad) &&
14028           isAlias(cast<LSBaseSDNode>(N), cast<LSBaseSDNode>(Chain.getNode()))) {
14029         Aliases.push_back(Chain);
14030       } else {
14031         // Look further up the chain.
14032         Chains.push_back(Chain.getOperand(0));
14033         ++Depth;
14034       }
14035       break;
14036     }
14037
14038     case ISD::TokenFactor:
14039       // We have to check each of the operands of the token factor for "small"
14040       // token factors, so we queue them up.  Adding the operands to the queue
14041       // (stack) in reverse order maintains the original order and increases the
14042       // likelihood that getNode will find a matching token factor (CSE.)
14043       if (Chain.getNumOperands() > 16) {
14044         Aliases.push_back(Chain);
14045         break;
14046       }
14047       for (unsigned n = Chain.getNumOperands(); n;)
14048         Chains.push_back(Chain.getOperand(--n));
14049       ++Depth;
14050       break;
14051
14052     default:
14053       // For all other instructions we will just have to take what we can get.
14054       Aliases.push_back(Chain);
14055       break;
14056     }
14057   }
14058
14059   // We need to be careful here to also search for aliases through the
14060   // value operand of a store, etc. Consider the following situation:
14061   //   Token1 = ...
14062   //   L1 = load Token1, %52
14063   //   S1 = store Token1, L1, %51
14064   //   L2 = load Token1, %52+8
14065   //   S2 = store Token1, L2, %51+8
14066   //   Token2 = Token(S1, S2)
14067   //   L3 = load Token2, %53
14068   //   S3 = store Token2, L3, %52
14069   //   L4 = load Token2, %53+8
14070   //   S4 = store Token2, L4, %52+8
14071   // If we search for aliases of S3 (which loads address %52), and we look
14072   // only through the chain, then we'll miss the trivial dependence on L1
14073   // (which also loads from %52). We then might change all loads and
14074   // stores to use Token1 as their chain operand, which could result in
14075   // copying %53 into %52 before copying %52 into %51 (which should
14076   // happen first).
14077   //
14078   // The problem is, however, that searching for such data dependencies
14079   // can become expensive, and the cost is not directly related to the
14080   // chain depth. Instead, we'll rule out such configurations here by
14081   // insisting that we've visited all chain users (except for users
14082   // of the original chain, which is not necessary). When doing this,
14083   // we need to look through nodes we don't care about (otherwise, things
14084   // like register copies will interfere with trivial cases).
14085
14086   SmallVector<const SDNode *, 16> Worklist;
14087   for (const SDNode *N : Visited)
14088     if (N != OriginalChain.getNode())
14089       Worklist.push_back(N);
14090
14091   while (!Worklist.empty()) {
14092     const SDNode *M = Worklist.pop_back_val();
14093
14094     // We have already visited M, and want to make sure we've visited any uses
14095     // of M that we care about. For uses that we've not visisted, and don't
14096     // care about, queue them to the worklist.
14097
14098     for (SDNode::use_iterator UI = M->use_begin(),
14099          UIE = M->use_end(); UI != UIE; ++UI)
14100       if (UI.getUse().getValueType() == MVT::Other &&
14101           Visited.insert(*UI).second) {
14102         if (isa<MemSDNode>(*UI)) {
14103           // We've not visited this use, and we care about it (it could have an
14104           // ordering dependency with the original node).
14105           Aliases.clear();
14106           Aliases.push_back(OriginalChain);
14107           return;
14108         }
14109
14110         // We've not visited this use, but we don't care about it. Mark it as
14111         // visited and enqueue it to the worklist.
14112         Worklist.push_back(*UI);
14113       }
14114   }
14115 }
14116
14117 /// Walk up chain skipping non-aliasing memory nodes, looking for a better chain
14118 /// (aliasing node.)
14119 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
14120   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
14121
14122   // Accumulate all the aliases to this node.
14123   GatherAllAliases(N, OldChain, Aliases);
14124
14125   // If no operands then chain to entry token.
14126   if (Aliases.size() == 0)
14127     return DAG.getEntryNode();
14128
14129   // If a single operand then chain to it.  We don't need to revisit it.
14130   if (Aliases.size() == 1)
14131     return Aliases[0];
14132
14133   // Construct a custom tailored token factor.
14134   return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other, Aliases);
14135 }
14136
14137 /// This is the entry point for the file.
14138 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
14139                            CodeGenOpt::Level OptLevel) {
14140   /// This is the main entry point to this class.
14141   DAGCombiner(*this, AA, OptLevel).Run(Level);
14142 }