lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/ADT/SetVector.h"
  21 #include "llvm/ADT/SmallBitVector.h"
  22 #include "llvm/ADT/SmallPtrSet.h"
  23 #include "llvm/ADT/Statistic.h"
  24 #include "llvm/Analysis/AliasAnalysis.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/IR/DataLayout.h"
  28 #include "llvm/IR/DerivedTypes.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/LLVMContext.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetLowering.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/Target/TargetRegisterInfo.h"
  39 #include "llvm/Target/TargetSubtargetInfo.h"
  40 #include <algorithm>
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "dagcombine"
  44
  45 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  46 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  47 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  48 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  49 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
  50 STATISTIC(SlicedLoads, "Number of load sliced");
  51
  52 namespace {
  53   static cl::opt<bool>
  54     CombinerAA("combiner-alias-analysis", cl::Hidden,
  55                cl::desc("Enable DAG combiner alias-analysis heuristics"));
  56
  57   static cl::opt<bool>
  58     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  59                cl::desc("Enable DAG combiner's use of IR alias analysis"));
  60
  61   static cl::opt<bool>
  62     UseTBAA("combiner-use-tbaa", cl::Hidden, cl::init(true),
  63                cl::desc("Enable DAG combiner's use of TBAA"));
  64
  65 #ifndef NDEBUG
  66   static cl::opt<std::string>
  67     CombinerAAOnlyFunc("combiner-aa-only-func", cl::Hidden,
  68                cl::desc("Only use DAG-combiner alias analysis in this"
  69                         " function"));
  70 #endif
  71
  72   /// Hidden option to stress test load slicing, i.e., when this option
  73   /// is enabled, load slicing bypasses most of its profitability guards.
  74   static cl::opt<bool>
  75   StressLoadSlicing("combiner-stress-load-slicing", cl::Hidden,
  76                     cl::desc("Bypass the profitability model of load "
  77                              "slicing"),
  78                     cl::init(false));
  79
  80   static cl::opt<bool>
  81     MaySplitLoadIndex("combiner-split-load-index", cl::Hidden, cl::init(true),
  82                       cl::desc("DAG combiner may split indexing from loads"));
  83
  84 //------------------------------ DAGCombiner ---------------------------------//
  85
  86   class DAGCombiner {
  87     SelectionDAG &DAG;
  88     const TargetLowering &TLI;
  89     CombineLevel Level;
  90     CodeGenOpt::Level OptLevel;
  91     bool LegalOperations;
  92     bool LegalTypes;
  93     bool ForCodeSize;
  94
  95     /// \brief Worklist of all of the nodes that need to be simplified.
  96     ///
  97     /// This must behave as a stack -- new nodes to process are pushed onto the
  98     /// back and when processing we pop off of the back.
  99     ///
 100     /// The worklist will not contain duplicates but may contain null entries
 101     /// due to nodes being deleted from the underlying DAG.
 102     SmallVector<SDNode *, 64> Worklist;
 103
 104     /// \brief Mapping from an SDNode to its position on the worklist.
 105     ///
 106     /// This is used to find and remove nodes from the worklist (by nulling
 107     /// them) when they are deleted from the underlying DAG. It relies on
 108     /// stable indices of nodes within the worklist.
 109     DenseMap<SDNode *, unsigned> WorklistMap;
 110
 111     /// \brief Set of nodes which have been combined (at least once).
 112     ///
 113     /// This is used to allow us to reliably add any operands of a DAG node
 114     /// which have not yet been combined to the worklist.
 115     SmallPtrSet<SDNode *, 64> CombinedNodes;
 116
 117     // AA - Used for DAG load/store alias analysis.
 118     AliasAnalysis &AA;
 119
 120     /// When an instruction is simplified, add all users of the instruction to
 121     /// the work lists because they might get more simplified now.
 122     void AddUsersToWorklist(SDNode *N) {
 123       for (SDNode *Node : N->uses())
 124         AddToWorklist(Node);
 125     }
 126
 127     /// Call the node-specific routine that folds each particular type of node.
 128     SDValue visit(SDNode *N);
 129
 130   public:
 131     /// Add to the worklist making sure its instance is at the back (next to be
 132     /// processed.)
 133     void AddToWorklist(SDNode *N) {
 134       // Skip handle nodes as they can't usefully be combined and confuse the
 135       // zero-use deletion strategy.
 136       if (N->getOpcode() == ISD::HANDLENODE)
 137         return;
 138
 139       if (WorklistMap.insert(std::make_pair(N, Worklist.size())).second)
 140         Worklist.push_back(N);
 141     }
 142
 143     /// Remove all instances of N from the worklist.
 144     void removeFromWorklist(SDNode *N) {
 145       CombinedNodes.erase(N);
 146
 147       auto It = WorklistMap.find(N);
 148       if (It == WorklistMap.end())
 149         return; // Not in the worklist.
 150
 151       // Null out the entry rather than erasing it to avoid a linear operation.
 152       Worklist[It->second] = nullptr;
 153       WorklistMap.erase(It);
 154     }
 155
 156     void deleteAndRecombine(SDNode *N);
 157     bool recursivelyDeleteUnusedNodes(SDNode *N);
 158
 159     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 160                       bool AddTo = true);
 161
 162     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 163       return CombineTo(N, &Res, 1, AddTo);
 164     }
 165
 166     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 167                       bool AddTo = true) {
 168       SDValue To[] = { Res0, Res1 };
 169       return CombineTo(N, To, 2, AddTo);
 170     }
 171
 172     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 173
 174   private:
 175
 176     /// Check the specified integer node value to see if it can be simplified or
 177     /// if things it uses can be simplified by bit propagation.
 178     /// If so, return true.
 179     bool SimplifyDemandedBits(SDValue Op) {
 180       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 181       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 182       return SimplifyDemandedBits(Op, Demanded);
 183     }
 184
 185     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 186
 187     bool CombineToPreIndexedLoadStore(SDNode *N);
 188     bool CombineToPostIndexedLoadStore(SDNode *N);
 189     SDValue SplitIndexingFromLoad(LoadSDNode *LD);
 190     bool SliceUpLoad(SDNode *N);
 191
 192     /// \brief Replace an ISD::EXTRACT_VECTOR_ELT of a load with a narrowed
 193     ///   load.
 194     ///
 195     /// \param EVE ISD::EXTRACT_VECTOR_ELT to be replaced.
 196     /// \param InVecVT type of the input vector to EVE with bitcasts resolved.
 197     /// \param EltNo index of the vector element to load.
 198     /// \param OriginalLoad load that EVE came from to be replaced.
 199     /// \returns EVE on success SDValue() on failure.
 200     SDValue ReplaceExtractVectorEltOfLoadWithNarrowedLoad(
 201         SDNode *EVE, EVT InVecVT, SDValue EltNo, LoadSDNode *OriginalLoad);
 202     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 203     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 204     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 205     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 206     SDValue PromoteIntBinOp(SDValue Op);
 207     SDValue PromoteIntShiftOp(SDValue Op);
 208     SDValue PromoteExtend(SDValue Op);
 209     bool PromoteLoad(SDValue Op);
 210
 211     void ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
 212                          SDValue Trunc, SDValue ExtLoad, SDLoc DL,
 213                          ISD::NodeType ExtType);
 214
 215     /// Call the node-specific routine that knows how to fold each
 216     /// particular type of node. If that doesn't do anything, try the
 217     /// target-specific DAG combines.
 218     SDValue combine(SDNode *N);
 219
 220     // Visitation implementation - Implement dag node combining for different
 221     // node types.  The semantics are as follows:
 222     // Return Value:
 223     //   SDValue.getNode() == 0 - No change was made
 224     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 225     //   otherwise              - N should be replaced by the returned Operand.
 226     //
 227     SDValue visitTokenFactor(SDNode *N);
 228     SDValue visitMERGE_VALUES(SDNode *N);
 229     SDValue visitADD(SDNode *N);
 230     SDValue visitSUB(SDNode *N);
 231     SDValue visitADDC(SDNode *N);
 232     SDValue visitSUBC(SDNode *N);
 233     SDValue visitADDE(SDNode *N);
 234     SDValue visitSUBE(SDNode *N);
 235     SDValue visitMUL(SDNode *N);
 236     SDValue visitSDIV(SDNode *N);
 237     SDValue visitUDIV(SDNode *N);
 238     SDValue visitSREM(SDNode *N);
 239     SDValue visitUREM(SDNode *N);
 240     SDValue visitMULHU(SDNode *N);
 241     SDValue visitMULHS(SDNode *N);
 242     SDValue visitSMUL_LOHI(SDNode *N);
 243     SDValue visitUMUL_LOHI(SDNode *N);
 244     SDValue visitSMULO(SDNode *N);
 245     SDValue visitUMULO(SDNode *N);
 246     SDValue visitSDIVREM(SDNode *N);
 247     SDValue visitUDIVREM(SDNode *N);
 248     SDValue visitAND(SDNode *N);
 249     SDValue visitANDLike(SDValue N0, SDValue N1, SDNode *LocReference);
 250     SDValue visitOR(SDNode *N);
 251     SDValue visitORLike(SDValue N0, SDValue N1, SDNode *LocReference);
 252     SDValue visitXOR(SDNode *N);
 253     SDValue SimplifyVBinOp(SDNode *N);
 254     SDValue visitSHL(SDNode *N);
 255     SDValue visitSRA(SDNode *N);
 256     SDValue visitSRL(SDNode *N);
 257     SDValue visitRotate(SDNode *N);
 258     SDValue visitBSWAP(SDNode *N);
 259     SDValue visitCTLZ(SDNode *N);
 260     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
 261     SDValue visitCTTZ(SDNode *N);
 262     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
 263     SDValue visitCTPOP(SDNode *N);
 264     SDValue visitSELECT(SDNode *N);
 265     SDValue visitVSELECT(SDNode *N);
 266     SDValue visitSELECT_CC(SDNode *N);
 267     SDValue visitSETCC(SDNode *N);
 268     SDValue visitSIGN_EXTEND(SDNode *N);
 269     SDValue visitZERO_EXTEND(SDNode *N);
 270     SDValue visitANY_EXTEND(SDNode *N);
 271     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 272     SDValue visitSIGN_EXTEND_VECTOR_INREG(SDNode *N);
 273     SDValue visitTRUNCATE(SDNode *N);
 274     SDValue visitBITCAST(SDNode *N);
 275     SDValue visitBUILD_PAIR(SDNode *N);
 276     SDValue visitFADD(SDNode *N);
 277     SDValue visitFSUB(SDNode *N);
 278     SDValue visitFMUL(SDNode *N);
 279     SDValue visitFMA(SDNode *N);
 280     SDValue visitFDIV(SDNode *N);
 281     SDValue visitFREM(SDNode *N);
 282     SDValue visitFSQRT(SDNode *N);
 283     SDValue visitFCOPYSIGN(SDNode *N);
 284     SDValue visitSINT_TO_FP(SDNode *N);
 285     SDValue visitUINT_TO_FP(SDNode *N);
 286     SDValue visitFP_TO_SINT(SDNode *N);
 287     SDValue visitFP_TO_UINT(SDNode *N);
 288     SDValue visitFP_ROUND(SDNode *N);
 289     SDValue visitFP_ROUND_INREG(SDNode *N);
 290     SDValue visitFP_EXTEND(SDNode *N);
 291     SDValue visitFNEG(SDNode *N);
 292     SDValue visitFABS(SDNode *N);
 293     SDValue visitFCEIL(SDNode *N);
 294     SDValue visitFTRUNC(SDNode *N);
 295     SDValue visitFFLOOR(SDNode *N);
 296     SDValue visitFMINNUM(SDNode *N);
 297     SDValue visitFMAXNUM(SDNode *N);
 298     SDValue visitBRCOND(SDNode *N);
 299     SDValue visitBR_CC(SDNode *N);
 300     SDValue visitLOAD(SDNode *N);
 301     SDValue visitSTORE(SDNode *N);
 302     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 303     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 304     SDValue visitBUILD_VECTOR(SDNode *N);
 305     SDValue visitCONCAT_VECTORS(SDNode *N);
 306     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
 307     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 308     SDValue visitSCALAR_TO_VECTOR(SDNode *N);
 309     SDValue visitINSERT_SUBVECTOR(SDNode *N);
 310     SDValue visitMLOAD(SDNode *N);
 311     SDValue visitMSTORE(SDNode *N);
 312     SDValue visitMGATHER(SDNode *N);
 313     SDValue visitMSCATTER(SDNode *N);
 314     SDValue visitFP_TO_FP16(SDNode *N);
 315
 316     SDValue visitFADDForFMACombine(SDNode *N);
 317     SDValue visitFSUBForFMACombine(SDNode *N);
 318
 319     SDValue XformToShuffleWithZero(SDNode *N);
 320     SDValue ReassociateOps(unsigned Opc, SDLoc DL, SDValue LHS, SDValue RHS);
 321
 322     SDValue visitShiftByConstant(SDNode *N, ConstantSDNode *Amt);
 323
 324     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 325     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 326     SDValue SimplifySelect(SDLoc DL, SDValue N0, SDValue N1, SDValue N2);
 327     SDValue SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1, SDValue N2,
 328                              SDValue N3, ISD::CondCode CC,
 329                              bool NotExtCompare = false);
 330     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 331                           SDLoc DL, bool foldBooleans = true);
 332
 333     bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 334                            SDValue &CC) const;
 335     bool isOneUseSetCC(SDValue N) const;
 336
 337     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 338                                          unsigned HiOp);
 339     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 340     SDValue CombineExtLoad(SDNode *N);
 341     SDValue combineRepeatedFPDivisors(SDNode *N);
 342     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 343     SDValue BuildSDIV(SDNode *N);
 344     SDValue BuildSDIVPow2(SDNode *N);
 345     SDValue BuildUDIV(SDNode *N);
 346     SDValue BuildReciprocalEstimate(SDValue Op);
 347     SDValue BuildRsqrtEstimate(SDValue Op);
 348     SDValue BuildRsqrtNROneConst(SDValue Op, SDValue Est, unsigned Iterations);
 349     SDValue BuildRsqrtNRTwoConst(SDValue Op, SDValue Est, unsigned Iterations);
 350     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
 351                                bool DemandHighBits = true);
 352     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
 353     SDNode *MatchRotatePosNeg(SDValue Shifted, SDValue Pos, SDValue Neg,
 354                               SDValue InnerPos, SDValue InnerNeg,
 355                               unsigned PosOpcode, unsigned NegOpcode,
 356                               SDLoc DL);
 357     SDNode *MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL);
 358     SDValue ReduceLoadWidth(SDNode *N);
 359     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 360     SDValue TransformFPLoadStorePair(SDNode *N);
 361     SDValue reduceBuildVecExtToExtBuildVec(SDNode *N);
 362     SDValue reduceBuildVecConvertToConvertBuildVec(SDNode *N);
 363
 364     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 365
 366     /// Walk up chain skipping non-aliasing memory nodes,
 367     /// looking for aliasing nodes and adding them to the Aliases vector.
 368     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 369                           SmallVectorImpl<SDValue> &Aliases);
 370
 371     /// Return true if there is any possibility that the two addresses overlap.
 372     bool isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) const;
 373
 374     /// Walk up chain skipping non-aliasing memory nodes, looking for a better
 375     /// chain (aliasing node.)
 376     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 377
 378     /// Holds a pointer to an LSBaseSDNode as well as information on where it
 379     /// is located in a sequence of memory operations connected by a chain.
 380     struct MemOpLink {
 381       MemOpLink (LSBaseSDNode *N, int64_t Offset, unsigned Seq):
 382       MemNode(N), OffsetFromBase(Offset), SequenceNum(Seq) { }
 383       // Ptr to the mem node.
 384       LSBaseSDNode *MemNode;
 385       // Offset from the base ptr.
 386       int64_t OffsetFromBase;
 387       // What is the sequence number of this mem node.
 388       // Lowest mem operand in the DAG starts at zero.
 389       unsigned SequenceNum;
 390     };
 391
 392     /// This is a helper function for MergeStoresOfConstantsOrVecElts. Returns a
 393     /// constant build_vector of the stored constant values in Stores.
 394     SDValue getMergedConstantVectorStore(SelectionDAG &DAG,
 395                                          SDLoc SL,
 396                                          ArrayRef<MemOpLink> Stores,
 397                                          EVT Ty) const;
 398
 399     /// This is a helper function for MergeConsecutiveStores. When the source
 400     /// elements of the consecutive stores are all constants or all extracted
 401     /// vector elements, try to merge them into one larger store.
 402     /// \return True if a merged store was created.
 403     bool MergeStoresOfConstantsOrVecElts(SmallVectorImpl<MemOpLink> &StoreNodes,
 404                                          EVT MemVT, unsigned NumElem,
 405                                          bool IsConstantSrc, bool UseVector);
 406
 407     /// This is a helper function for MergeConsecutiveStores.
 408     /// Stores that may be merged are placed in StoreNodes.
 409     /// Loads that may alias with those stores are placed in AliasLoadNodes.
 410     void getStoreMergeAndAliasCandidates(
 411         StoreSDNode* St, SmallVectorImpl<MemOpLink> &StoreNodes,
 412         SmallVectorImpl<LSBaseSDNode*> &AliasLoadNodes);
 413
 414     /// Merge consecutive store operations into a wide store.
 415     /// This optimization uses wide integers or vectors when possible.
 416     /// \return True if some memory operations were changed.
 417     bool MergeConsecutiveStores(StoreSDNode *N);
 418
 419     /// \brief Try to transform a truncation where C is a constant:
 420     ///     (trunc (and X, C)) -> (and (trunc X), (trunc C))
 421     ///
 422     /// \p N needs to be a truncation and its first operand an AND. Other
 423     /// requirements are checked by the function (e.g. that trunc is
 424     /// single-use) and if missed an empty SDValue is returned.
 425     SDValue distributeTruncateThroughAnd(SDNode *N);
 426
 427   public:
 428     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 429         : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
 430           OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {
 431       auto *F = DAG.getMachineFunction().getFunction();
 432       ForCodeSize = F->hasFnAttribute(Attribute::OptimizeForSize) ||
 433                     F->hasFnAttribute(Attribute::MinSize);
 434     }
 435
 436     /// Runs the dag combiner on all nodes in the work list
 437     void Run(CombineLevel AtLevel);
 438
 439     SelectionDAG &getDAG() const { return DAG; }
 440
 441     /// Returns a type large enough to hold any valid shift amount - before type
 442     /// legalization these can be huge.
 443     EVT getShiftAmountTy(EVT LHSTy) {
 444       assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 445       if (LHSTy.isVector())
 446         return LHSTy;
 447       auto &DL = DAG.getDataLayout();
 448       return LegalTypes ? TLI.getScalarShiftAmountTy(DL, LHSTy)
 449                         : TLI.getPointerTy(DL);
 450     }
 451
 452     /// This method returns true if we are running before type legalization or
 453     /// if the specified VT is legal.
 454     bool isTypeLegal(const EVT &VT) {
 455       if (!LegalTypes) return true;
 456       return TLI.isTypeLegal(VT);
 457     }
 458
 459     /// Convenience wrapper around TargetLowering::getSetCCResultType
 460     EVT getSetCCResultType(EVT VT) const {
 461       return TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT);
 462     }
 463   };
 464 }
 465
 466
 467 namespace {
 468 /// This class is a DAGUpdateListener that removes any deleted
 469 /// nodes from the worklist.
 470 class WorklistRemover : public SelectionDAG::DAGUpdateListener {
 471   DAGCombiner &DC;
 472 public:
 473   explicit WorklistRemover(DAGCombiner &dc)
 474     : SelectionDAG::DAGUpdateListener(dc.getDAG()), DC(dc) {}
 475
 476   void NodeDeleted(SDNode *N, SDNode *E) override {
 477     DC.removeFromWorklist(N);
 478   }
 479 };
 480 }
 481
 482 //===----------------------------------------------------------------------===//
 483 //  TargetLowering::DAGCombinerInfo implementation
 484 //===----------------------------------------------------------------------===//
 485
 486 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 487   ((DAGCombiner*)DC)->AddToWorklist(N);
 488 }
 489
 490 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
 491   ((DAGCombiner*)DC)->removeFromWorklist(N);
 492 }
 493
 494 SDValue TargetLowering::DAGCombinerInfo::
 495 CombineTo(SDNode *N, ArrayRef<SDValue> To, bool AddTo) {
 496   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 497 }
 498
 499 SDValue TargetLowering::DAGCombinerInfo::
 500 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 501   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 502 }
 503
 504
 505 SDValue TargetLowering::DAGCombinerInfo::
 506 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 507   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 508 }
 509
 510 void TargetLowering::DAGCombinerInfo::
 511 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 512   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 513 }
 514
 515 //===----------------------------------------------------------------------===//
 516 // Helper Functions
 517 //===----------------------------------------------------------------------===//
 518
 519 void DAGCombiner::deleteAndRecombine(SDNode *N) {
 520   removeFromWorklist(N);
 521
 522   // If the operands of this node are only used by the node, they will now be
 523   // dead. Make sure to re-visit them and recursively delete dead nodes.
 524   for (const SDValue &Op : N->ops())
 525     // For an operand generating multiple values, one of the values may
 526     // become dead allowing further simplification (e.g. split index
 527     // arithmetic from an indexed load).
 528     if (Op->hasOneUse() || Op->getNumValues() > 1)
 529       AddToWorklist(Op.getNode());
 530
 531   DAG.DeleteNode(N);
 532 }
 533
 534 /// Return 1 if we can compute the negated form of the specified expression for
 535 /// the same cost as the expression itself, or 2 if we can compute the negated
 536 /// form more cheaply than the expression itself.
 537 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 538                                const TargetLowering &TLI,
 539                                const TargetOptions *Options,
 540                                unsigned Depth = 0) {
 541   // fneg is removable even if it has multiple uses.
 542   if (Op.getOpcode() == ISD::FNEG) return 2;
 543
 544   // Don't allow anything with multiple uses.
 545   if (!Op.hasOneUse()) return 0;
 546
 547   // Don't recurse exponentially.
 548   if (Depth > 6) return 0;
 549
 550   switch (Op.getOpcode()) {
 551   default: return false;
 552   case ISD::ConstantFP:
 553     // Don't invert constant FP values after legalize.  The negated constant
 554     // isn't necessarily legal.
 555     return LegalOperations ? 0 : 1;
 556   case ISD::FADD:
 557     // FIXME: determine better conditions for this xform.
 558     if (!Options->UnsafeFPMath) return 0;
 559
 560     // After operation legalization, it might not be legal to create new FSUBs.
 561     if (LegalOperations &&
 562         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
 563       return 0;
 564
 565     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 566     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 567                                     Options, Depth + 1))
 568       return V;
 569     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 570     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 571                               Depth + 1);
 572   case ISD::FSUB:
 573     // We can't turn -(A-B) into B-A when we honor signed zeros.
 574     if (!Options->UnsafeFPMath) return 0;
 575
 576     // fold (fneg (fsub A, B)) -> (fsub B, A)
 577     return 1;
 578
 579   case ISD::FMUL:
 580   case ISD::FDIV:
 581     if (Options->HonorSignDependentRoundingFPMath()) return 0;
 582
 583     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 584     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 585                                     Options, Depth + 1))
 586       return V;
 587
 588     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 589                               Depth + 1);
 590
 591   case ISD::FP_EXTEND:
 592   case ISD::FP_ROUND:
 593   case ISD::FSIN:
 594     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
 595                               Depth + 1);
 596   }
 597 }
 598
 599 /// If isNegatibleForFree returns true, return the newly negated expression.
 600 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 601                                     bool LegalOperations, unsigned Depth = 0) {
 602   const TargetOptions &Options = DAG.getTarget().Options;
 603   // fneg is removable even if it has multiple uses.
 604   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 605
 606   // Don't allow anything with multiple uses.
 607   assert(Op.hasOneUse() && "Unknown reuse!");
 608
 609   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 610   switch (Op.getOpcode()) {
 611   default: llvm_unreachable("Unknown code");
 612   case ISD::ConstantFP: {
 613     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 614     V.changeSign();
 615     return DAG.getConstantFP(V, SDLoc(Op), Op.getValueType());
 616   }
 617   case ISD::FADD:
 618     // FIXME: determine better conditions for this xform.
 619     assert(Options.UnsafeFPMath);
 620
 621     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 622     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 623                            DAG.getTargetLoweringInfo(), &Options, Depth+1))
 624       return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 625                          GetNegatedExpression(Op.getOperand(0), DAG,
 626                                               LegalOperations, Depth+1),
 627                          Op.getOperand(1));
 628     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 629     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 630                        GetNegatedExpression(Op.getOperand(1), DAG,
 631                                             LegalOperations, Depth+1),
 632                        Op.getOperand(0));
 633   case ISD::FSUB:
 634     // We can't turn -(A-B) into B-A when we honor signed zeros.
 635     assert(Options.UnsafeFPMath);
 636
 637     // fold (fneg (fsub 0, B)) -> B
 638     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 639       if (N0CFP->isZero())
 640         return Op.getOperand(1);
 641
 642     // fold (fneg (fsub A, B)) -> (fsub B, A)
 643     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 644                        Op.getOperand(1), Op.getOperand(0));
 645
 646   case ISD::FMUL:
 647   case ISD::FDIV:
 648     assert(!Options.HonorSignDependentRoundingFPMath());
 649
 650     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 651     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 652                            DAG.getTargetLoweringInfo(), &Options, Depth+1))
 653       return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 654                          GetNegatedExpression(Op.getOperand(0), DAG,
 655                                               LegalOperations, Depth+1),
 656                          Op.getOperand(1));
 657
 658     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 659     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 660                        Op.getOperand(0),
 661                        GetNegatedExpression(Op.getOperand(1), DAG,
 662                                             LegalOperations, Depth+1));
 663
 664   case ISD::FP_EXTEND:
 665   case ISD::FSIN:
 666     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 667                        GetNegatedExpression(Op.getOperand(0), DAG,
 668                                             LegalOperations, Depth+1));
 669   case ISD::FP_ROUND:
 670       return DAG.getNode(ISD::FP_ROUND, SDLoc(Op), Op.getValueType(),
 671                          GetNegatedExpression(Op.getOperand(0), DAG,
 672                                               LegalOperations, Depth+1),
 673                          Op.getOperand(1));
 674   }
 675 }
 676
 677 // Return true if this node is a setcc, or is a select_cc
 678 // that selects between the target values used for true and false, making it
 679 // equivalent to a setcc. Also, set the incoming LHS, RHS, and CC references to
 680 // the appropriate nodes based on the type of node we are checking. This
 681 // simplifies life a bit for the callers.
 682 bool DAGCombiner::isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 683                                     SDValue &CC) const {
 684   if (N.getOpcode() == ISD::SETCC) {
 685     LHS = N.getOperand(0);
 686     RHS = N.getOperand(1);
 687     CC  = N.getOperand(2);
 688     return true;
 689   }
 690
 691   if (N.getOpcode() != ISD::SELECT_CC ||
 692       !TLI.isConstTrueVal(N.getOperand(2).getNode()) ||
 693       !TLI.isConstFalseVal(N.getOperand(3).getNode()))
 694     return false;
 695
 696   if (TLI.getBooleanContents(N.getValueType()) ==
 697       TargetLowering::UndefinedBooleanContent)
 698     return false;
 699
 700   LHS = N.getOperand(0);
 701   RHS = N.getOperand(1);
 702   CC  = N.getOperand(4);
 703   return true;
 704 }
 705
 706 /// Return true if this is a SetCC-equivalent operation with only one use.
 707 /// If this is true, it allows the users to invert the operation for free when
 708 /// it is profitable to do so.
 709 bool DAGCombiner::isOneUseSetCC(SDValue N) const {
 710   SDValue N0, N1, N2;
 711   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 712     return true;
 713   return false;
 714 }
 715
 716 /// Returns true if N is a BUILD_VECTOR node whose
 717 /// elements are all the same constant or undefined.
 718 static bool isConstantSplatVector(SDNode *N, APInt& SplatValue) {
 719   BuildVectorSDNode *C = dyn_cast<BuildVectorSDNode>(N);
 720   if (!C)
 721     return false;
 722
 723   APInt SplatUndef;
 724   unsigned SplatBitSize;
 725   bool HasAnyUndefs;
 726   EVT EltVT = N->getValueType(0).getVectorElementType();
 727   return (C->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
 728                              HasAnyUndefs) &&
 729           EltVT.getSizeInBits() >= SplatBitSize);
 730 }
 731
 732 // \brief Returns the SDNode if it is a constant integer BuildVector
 733 // or constant integer.
 734 static SDNode *isConstantIntBuildVectorOrConstantInt(SDValue N) {
 735   if (isa<ConstantSDNode>(N))
 736     return N.getNode();
 737   if (ISD::isBuildVectorOfConstantSDNodes(N.getNode()))
 738     return N.getNode();
 739   return nullptr;
 740 }
 741
 742 // \brief Returns the SDNode if it is a constant float BuildVector
 743 // or constant float.
 744 static SDNode *isConstantFPBuildVectorOrConstantFP(SDValue N) {
 745   if (isa<ConstantFPSDNode>(N))
 746     return N.getNode();
 747   if (ISD::isBuildVectorOfConstantFPSDNodes(N.getNode()))
 748     return N.getNode();
 749   return nullptr;
 750 }
 751
 752 // \brief Returns the SDNode if it is a constant splat BuildVector or constant
 753 // int.
 754 static ConstantSDNode *isConstOrConstSplat(SDValue N) {
 755   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N))
 756     return CN;
 757
 758   if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N)) {
 759     BitVector UndefElements;
 760     ConstantSDNode *CN = BV->getConstantSplatNode(&UndefElements);
 761
 762     // BuildVectors can truncate their operands. Ignore that case here.
 763     // FIXME: We blindly ignore splats which include undef which is overly
 764     // pessimistic.
 765     if (CN && UndefElements.none() &&
 766         CN->getValueType(0) == N.getValueType().getScalarType())
 767       return CN;
 768   }
 769
 770   return nullptr;
 771 }
 772
 773 // \brief Returns the SDNode if it is a constant splat BuildVector or constant
 774 // float.
 775 static ConstantFPSDNode *isConstOrConstSplatFP(SDValue N) {
 776   if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(N))
 777     return CN;
 778
 779   if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N)) {
 780     BitVector UndefElements;
 781     ConstantFPSDNode *CN = BV->getConstantFPSplatNode(&UndefElements);
 782
 783     if (CN && UndefElements.none())
 784       return CN;
 785   }
 786
 787   return nullptr;
 788 }
 789
 790 SDValue DAGCombiner::ReassociateOps(unsigned Opc, SDLoc DL,
 791                                     SDValue N0, SDValue N1) {
 792   EVT VT = N0.getValueType();
 793   if (N0.getOpcode() == Opc) {
 794     if (SDNode *L = isConstantIntBuildVectorOrConstantInt(N0.getOperand(1))) {
 795       if (SDNode *R = isConstantIntBuildVectorOrConstantInt(N1)) {
 796         // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 797         if (SDValue OpNode = DAG.FoldConstantArithmetic(Opc, DL, VT, L, R))
 798           return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 799         return SDValue();
 800       }
 801       if (N0.hasOneUse()) {
 802         // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one
 803         // use
 804         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N0.getOperand(0), N1);
 805         if (!OpNode.getNode())
 806           return SDValue();
 807         AddToWorklist(OpNode.getNode());
 808         return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 809       }
 810     }
 811   }
 812
 813   if (N1.getOpcode() == Opc) {
 814     if (SDNode *R = isConstantIntBuildVectorOrConstantInt(N1.getOperand(1))) {
 815       if (SDNode *L = isConstantIntBuildVectorOrConstantInt(N0)) {
 816         // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 817         if (SDValue OpNode = DAG.FoldConstantArithmetic(Opc, DL, VT, R, L))
 818           return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 819         return SDValue();
 820       }
 821       if (N1.hasOneUse()) {
 822         // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one
 823         // use
 824         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N1.getOperand(0), N0);
 825         if (!OpNode.getNode())
 826           return SDValue();
 827         AddToWorklist(OpNode.getNode());
 828         return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 829       }
 830     }
 831   }
 832
 833   return SDValue();
 834 }
 835
 836 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 837                                bool AddTo) {
 838   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 839   ++NodesCombined;
 840   DEBUG(dbgs() << "\nReplacing.1 ";
 841         N->dump(&DAG);
 842         dbgs() << "\nWith: ";
 843         To[0].getNode()->dump(&DAG);
 844         dbgs() << " and " << NumTo-1 << " other values\n");
 845   for (unsigned i = 0, e = NumTo; i != e; ++i)
 846     assert((!To[i].getNode() ||
 847             N->getValueType(i) == To[i].getValueType()) &&
 848            "Cannot combine value to value of different type!");
 849
 850   WorklistRemover DeadNodes(*this);
 851   DAG.ReplaceAllUsesWith(N, To);
 852   if (AddTo) {
 853     // Push the new nodes and any users onto the worklist
 854     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 855       if (To[i].getNode()) {
 856         AddToWorklist(To[i].getNode());
 857         AddUsersToWorklist(To[i].getNode());
 858       }
 859     }
 860   }
 861
 862   // Finally, if the node is now dead, remove it from the graph.  The node
 863   // may not be dead if the replacement process recursively simplified to
 864   // something else needing this node.
 865   if (N->use_empty())
 866     deleteAndRecombine(N);
 867   return SDValue(N, 0);
 868 }
 869
 870 void DAGCombiner::
 871 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 872   // Replace all uses.  If any nodes become isomorphic to other nodes and
 873   // are deleted, make sure to remove them from our worklist.
 874   WorklistRemover DeadNodes(*this);
 875   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
 876
 877   // Push the new node and any (possibly new) users onto the worklist.
 878   AddToWorklist(TLO.New.getNode());
 879   AddUsersToWorklist(TLO.New.getNode());
 880
 881   // Finally, if the node is now dead, remove it from the graph.  The node
 882   // may not be dead if the replacement process recursively simplified to
 883   // something else needing this node.
 884   if (TLO.Old.getNode()->use_empty())
 885     deleteAndRecombine(TLO.Old.getNode());
 886 }
 887
 888 /// Check the specified integer node value to see if it can be simplified or if
 889 /// things it uses can be simplified by bit propagation. If so, return true.
 890 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 891   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 892   APInt KnownZero, KnownOne;
 893   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 894     return false;
 895
 896   // Revisit the node.
 897   AddToWorklist(Op.getNode());
 898
 899   // Replace the old value with the new one.
 900   ++NodesCombined;
 901   DEBUG(dbgs() << "\nReplacing.2 ";
 902         TLO.Old.getNode()->dump(&DAG);
 903         dbgs() << "\nWith: ";
 904         TLO.New.getNode()->dump(&DAG);
 905         dbgs() << '\n');
 906
 907   CommitTargetLoweringOpt(TLO);
 908   return true;
 909 }
 910
 911 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 912   SDLoc dl(Load);
 913   EVT VT = Load->getValueType(0);
 914   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 915
 916   DEBUG(dbgs() << "\nReplacing.9 ";
 917         Load->dump(&DAG);
 918         dbgs() << "\nWith: ";
 919         Trunc.getNode()->dump(&DAG);
 920         dbgs() << '\n');
 921   WorklistRemover DeadNodes(*this);
 922   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc);
 923   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1));
 924   deleteAndRecombine(Load);
 925   AddToWorklist(Trunc.getNode());
 926 }
 927
 928 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 929   Replace = false;
 930   SDLoc dl(Op);
 931   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 932     EVT MemVT = LD->getMemoryVT();
 933     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 934       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, PVT, MemVT) ? ISD::ZEXTLOAD
 935                                                        : ISD::EXTLOAD)
 936       : LD->getExtensionType();
 937     Replace = true;
 938     return DAG.getExtLoad(ExtType, dl, PVT,
 939                           LD->getChain(), LD->getBasePtr(),
 940                           MemVT, LD->getMemOperand());
 941   }
 942
 943   unsigned Opc = Op.getOpcode();
 944   switch (Opc) {
 945   default: break;
 946   case ISD::AssertSext:
 947     return DAG.getNode(ISD::AssertSext, dl, PVT,
 948                        SExtPromoteOperand(Op.getOperand(0), PVT),
 949                        Op.getOperand(1));
 950   case ISD::AssertZext:
 951     return DAG.getNode(ISD::AssertZext, dl, PVT,
 952                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 953                        Op.getOperand(1));
 954   case ISD::Constant: {
 955     unsigned ExtOpc =
 956       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 957     return DAG.getNode(ExtOpc, dl, PVT, Op);
 958   }
 959   }
 960
 961   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 962     return SDValue();
 963   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 964 }
 965
 966 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
 967   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
 968     return SDValue();
 969   EVT OldVT = Op.getValueType();
 970   SDLoc dl(Op);
 971   bool Replace = false;
 972   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 973   if (!NewOp.getNode())
 974     return SDValue();
 975   AddToWorklist(NewOp.getNode());
 976
 977   if (Replace)
 978     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 979   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
 980                      DAG.getValueType(OldVT));
 981 }
 982
 983 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
 984   EVT OldVT = Op.getValueType();
 985   SDLoc dl(Op);
 986   bool Replace = false;
 987   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 988   if (!NewOp.getNode())
 989     return SDValue();
 990   AddToWorklist(NewOp.getNode());
 991
 992   if (Replace)
 993     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 994   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
 995 }
 996
 997 /// Promote the specified integer binary operation if the target indicates it is
 998 /// beneficial. e.g. On x86, it's usually better to promote i16 operations to
 999 /// i32 since i16 instructions are longer.
1000 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
1001   if (!LegalOperations)
1002     return SDValue();
1003
1004   EVT VT = Op.getValueType();
1005   if (VT.isVector() || !VT.isInteger())
1006     return SDValue();
1007
1008   // If operation type is 'undesirable', e.g. i16 on x86, consider
1009   // promoting it.
1010   unsigned Opc = Op.getOpcode();
1011   if (TLI.isTypeDesirableForOp(Opc, VT))
1012     return SDValue();
1013
1014   EVT PVT = VT;
1015   // Consult target whether it is a good idea to promote this operation and
1016   // what's the right type to promote it to.
1017   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1018     assert(PVT != VT && "Don't know what type to promote to!");
1019
1020     bool Replace0 = false;
1021     SDValue N0 = Op.getOperand(0);
1022     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
1023     if (!NN0.getNode())
1024       return SDValue();
1025
1026     bool Replace1 = false;
1027     SDValue N1 = Op.getOperand(1);
1028     SDValue NN1;
1029     if (N0 == N1)
1030       NN1 = NN0;
1031     else {
1032       NN1 = PromoteOperand(N1, PVT, Replace1);
1033       if (!NN1.getNode())
1034         return SDValue();
1035     }
1036
1037     AddToWorklist(NN0.getNode());
1038     if (NN1.getNode())
1039       AddToWorklist(NN1.getNode());
1040
1041     if (Replace0)
1042       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
1043     if (Replace1)
1044       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
1045
1046     DEBUG(dbgs() << "\nPromoting ";
1047           Op.getNode()->dump(&DAG));
1048     SDLoc dl(Op);
1049     return DAG.getNode(ISD::TRUNCATE, dl, VT,
1050                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
1051   }
1052   return SDValue();
1053 }
1054
1055 /// Promote the specified integer shift operation if the target indicates it is
1056 /// beneficial. e.g. On x86, it's usually better to promote i16 operations to
1057 /// i32 since i16 instructions are longer.
1058 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
1059   if (!LegalOperations)
1060     return SDValue();
1061
1062   EVT VT = Op.getValueType();
1063   if (VT.isVector() || !VT.isInteger())
1064     return SDValue();
1065
1066   // If operation type is 'undesirable', e.g. i16 on x86, consider
1067   // promoting it.
1068   unsigned Opc = Op.getOpcode();
1069   if (TLI.isTypeDesirableForOp(Opc, VT))
1070     return SDValue();
1071
1072   EVT PVT = VT;
1073   // Consult target whether it is a good idea to promote this operation and
1074   // what's the right type to promote it to.
1075   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1076     assert(PVT != VT && "Don't know what type to promote to!");
1077
1078     bool Replace = false;
1079     SDValue N0 = Op.getOperand(0);
1080     if (Opc == ISD::SRA)
1081       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
1082     else if (Opc == ISD::SRL)
1083       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
1084     else
1085       N0 = PromoteOperand(N0, PVT, Replace);
1086     if (!N0.getNode())
1087       return SDValue();
1088
1089     AddToWorklist(N0.getNode());
1090     if (Replace)
1091       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
1092
1093     DEBUG(dbgs() << "\nPromoting ";
1094           Op.getNode()->dump(&DAG));
1095     SDLoc dl(Op);
1096     return DAG.getNode(ISD::TRUNCATE, dl, VT,
1097                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
1098   }
1099   return SDValue();
1100 }
1101
1102 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
1103   if (!LegalOperations)
1104     return SDValue();
1105
1106   EVT VT = Op.getValueType();
1107   if (VT.isVector() || !VT.isInteger())
1108     return SDValue();
1109
1110   // If operation type is 'undesirable', e.g. i16 on x86, consider
1111   // promoting it.
1112   unsigned Opc = Op.getOpcode();
1113   if (TLI.isTypeDesirableForOp(Opc, VT))
1114     return SDValue();
1115
1116   EVT PVT = VT;
1117   // Consult target whether it is a good idea to promote this operation and
1118   // what's the right type to promote it to.
1119   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1120     assert(PVT != VT && "Don't know what type to promote to!");
1121     // fold (aext (aext x)) -> (aext x)
1122     // fold (aext (zext x)) -> (zext x)
1123     // fold (aext (sext x)) -> (sext x)
1124     DEBUG(dbgs() << "\nPromoting ";
1125           Op.getNode()->dump(&DAG));
1126     return DAG.getNode(Op.getOpcode(), SDLoc(Op), VT, Op.getOperand(0));
1127   }
1128   return SDValue();
1129 }
1130
1131 bool DAGCombiner::PromoteLoad(SDValue Op) {
1132   if (!LegalOperations)
1133     return false;
1134
1135   EVT VT = Op.getValueType();
1136   if (VT.isVector() || !VT.isInteger())
1137     return false;
1138
1139   // If operation type is 'undesirable', e.g. i16 on x86, consider
1140   // promoting it.
1141   unsigned Opc = Op.getOpcode();
1142   if (TLI.isTypeDesirableForOp(Opc, VT))
1143     return false;
1144
1145   EVT PVT = VT;
1146   // Consult target whether it is a good idea to promote this operation and
1147   // what's the right type to promote it to.
1148   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1149     assert(PVT != VT && "Don't know what type to promote to!");
1150
1151     SDLoc dl(Op);
1152     SDNode *N = Op.getNode();
1153     LoadSDNode *LD = cast<LoadSDNode>(N);
1154     EVT MemVT = LD->getMemoryVT();
1155     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
1156       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, PVT, MemVT) ? ISD::ZEXTLOAD
1157                                                        : ISD::EXTLOAD)
1158       : LD->getExtensionType();
1159     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
1160                                    LD->getChain(), LD->getBasePtr(),
1161                                    MemVT, LD->getMemOperand());
1162     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
1163
1164     DEBUG(dbgs() << "\nPromoting ";
1165           N->dump(&DAG);
1166           dbgs() << "\nTo: ";
1167           Result.getNode()->dump(&DAG);
1168           dbgs() << '\n');
1169     WorklistRemover DeadNodes(*this);
1170     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
1171     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1));
1172     deleteAndRecombine(N);
1173     AddToWorklist(Result.getNode());
1174     return true;
1175   }
1176   return false;
1177 }
1178
1179 /// \brief Recursively delete a node which has no uses and any operands for
1180 /// which it is the only use.
1181 ///
1182 /// Note that this both deletes the nodes and removes them from the worklist.
1183 /// It also adds any nodes who have had a user deleted to the worklist as they
1184 /// may now have only one use and subject to other combines.
1185 bool DAGCombiner::recursivelyDeleteUnusedNodes(SDNode *N) {
1186   if (!N->use_empty())
1187     return false;
1188
1189   SmallSetVector<SDNode *, 16> Nodes;
1190   Nodes.insert(N);
1191   do {
1192     N = Nodes.pop_back_val();
1193     if (!N)
1194       continue;
1195
1196     if (N->use_empty()) {
1197       for (const SDValue &ChildN : N->op_values())
1198         Nodes.insert(ChildN.getNode());
1199
1200       removeFromWorklist(N);
1201       DAG.DeleteNode(N);
1202     } else {
1203       AddToWorklist(N);
1204     }
1205   } while (!Nodes.empty());
1206   return true;
1207 }
1208
1209 //===----------------------------------------------------------------------===//
1210 //  Main DAG Combiner implementation
1211 //===----------------------------------------------------------------------===//
1212
1213 void DAGCombiner::Run(CombineLevel AtLevel) {
1214   // set the instance variables, so that the various visit routines may use it.
1215   Level = AtLevel;
1216   LegalOperations = Level >= AfterLegalizeVectorOps;
1217   LegalTypes = Level >= AfterLegalizeTypes;
1218
1219   // Add all the dag nodes to the worklist.
1220   for (SDNode &Node : DAG.allnodes())
1221     AddToWorklist(&Node);
1222
1223   // Create a dummy node (which is not added to allnodes), that adds a reference
1224   // to the root node, preventing it from being deleted, and tracking any
1225   // changes of the root.
1226   HandleSDNode Dummy(DAG.getRoot());
1227
1228   // while the worklist isn't empty, find a node and
1229   // try and combine it.
1230   while (!WorklistMap.empty()) {
1231     SDNode *N;
1232     // The Worklist holds the SDNodes in order, but it may contain null entries.
1233     do {
1234       N = Worklist.pop_back_val();
1235     } while (!N);
1236
1237     bool GoodWorklistEntry = WorklistMap.erase(N);
1238     (void)GoodWorklistEntry;
1239     assert(GoodWorklistEntry &&
1240            "Found a worklist entry without a corresponding map entry!");
1241
1242     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1243     // N is deleted from the DAG, since they too may now be dead or may have a
1244     // reduced number of uses, allowing other xforms.
1245     if (recursivelyDeleteUnusedNodes(N))
1246       continue;
1247
1248     WorklistRemover DeadNodes(*this);
1249
1250     // If this combine is running after legalizing the DAG, re-legalize any
1251     // nodes pulled off the worklist.
1252     if (Level == AfterLegalizeDAG) {
1253       SmallSetVector<SDNode *, 16> UpdatedNodes;
1254       bool NIsValid = DAG.LegalizeOp(N, UpdatedNodes);
1255
1256       for (SDNode *LN : UpdatedNodes) {
1257         AddToWorklist(LN);
1258         AddUsersToWorklist(LN);
1259       }
1260       if (!NIsValid)
1261         continue;
1262     }
1263
1264     DEBUG(dbgs() << "\nCombining: "; N->dump(&DAG));
1265
1266     // Add any operands of the new node which have not yet been combined to the
1267     // worklist as well. Because the worklist uniques things already, this
1268     // won't repeatedly process the same operand.
1269     CombinedNodes.insert(N);
1270     for (const SDValue &ChildN : N->op_values())
1271       if (!CombinedNodes.count(ChildN.getNode()))
1272         AddToWorklist(ChildN.getNode());
1273
1274     SDValue RV = combine(N);
1275
1276     if (!RV.getNode())
1277       continue;
1278
1279     ++NodesCombined;
1280
1281     // If we get back the same node we passed in, rather than a new node or
1282     // zero, we know that the node must have defined multiple values and
1283     // CombineTo was used.  Since CombineTo takes care of the worklist
1284     // mechanics for us, we have no work to do in this case.
1285     if (RV.getNode() == N)
1286       continue;
1287
1288     assert(N->getOpcode() != ISD::DELETED_NODE &&
1289            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1290            "Node was deleted but visit returned new node!");
1291
1292     DEBUG(dbgs() << " ... into: ";
1293           RV.getNode()->dump(&DAG));
1294
1295     // Transfer debug value.
1296     DAG.TransferDbgValues(SDValue(N, 0), RV);
1297     if (N->getNumValues() == RV.getNode()->getNumValues())
1298       DAG.ReplaceAllUsesWith(N, RV.getNode());
1299     else {
1300       assert(N->getValueType(0) == RV.getValueType() &&
1301              N->getNumValues() == 1 && "Type mismatch");
1302       SDValue OpV = RV;
1303       DAG.ReplaceAllUsesWith(N, &OpV);
1304     }
1305
1306     // Push the new node and any users onto the worklist
1307     AddToWorklist(RV.getNode());
1308     AddUsersToWorklist(RV.getNode());
1309
1310     // Finally, if the node is now dead, remove it from the graph.  The node
1311     // may not be dead if the replacement process recursively simplified to
1312     // something else needing this node. This will also take care of adding any
1313     // operands which have lost a user to the worklist.
1314     recursivelyDeleteUnusedNodes(N);
1315   }
1316
1317   // If the root changed (e.g. it was a dead load, update the root).
1318   DAG.setRoot(Dummy.getValue());
1319   DAG.RemoveDeadNodes();
1320 }
1321
1322 SDValue DAGCombiner::visit(SDNode *N) {
1323   switch (N->getOpcode()) {
1324   default: break;
1325   case ISD::TokenFactor:        return visitTokenFactor(N);
1326   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1327   case ISD::ADD:                return visitADD(N);
1328   case ISD::SUB:                return visitSUB(N);
1329   case ISD::ADDC:               return visitADDC(N);
1330   case ISD::SUBC:               return visitSUBC(N);
1331   case ISD::ADDE:               return visitADDE(N);
1332   case ISD::SUBE:               return visitSUBE(N);
1333   case ISD::MUL:                return visitMUL(N);
1334   case ISD::SDIV:               return visitSDIV(N);
1335   case ISD::UDIV:               return visitUDIV(N);
1336   case ISD::SREM:               return visitSREM(N);
1337   case ISD::UREM:               return visitUREM(N);
1338   case ISD::MULHU:              return visitMULHU(N);
1339   case ISD::MULHS:              return visitMULHS(N);
1340   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1341   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1342   case ISD::SMULO:              return visitSMULO(N);
1343   case ISD::UMULO:              return visitUMULO(N);
1344   case ISD::SDIVREM:            return visitSDIVREM(N);
1345   case ISD::UDIVREM:            return visitUDIVREM(N);
1346   case ISD::AND:                return visitAND(N);
1347   case ISD::OR:                 return visitOR(N);
1348   case ISD::XOR:                return visitXOR(N);
1349   case ISD::SHL:                return visitSHL(N);
1350   case ISD::SRA:                return visitSRA(N);
1351   case ISD::SRL:                return visitSRL(N);
1352   case ISD::ROTR:
1353   case ISD::ROTL:               return visitRotate(N);
1354   case ISD::BSWAP:              return visitBSWAP(N);
1355   case ISD::CTLZ:               return visitCTLZ(N);
1356   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1357   case ISD::CTTZ:               return visitCTTZ(N);
1358   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1359   case ISD::CTPOP:              return visitCTPOP(N);
1360   case ISD::SELECT:             return visitSELECT(N);
1361   case ISD::VSELECT:            return visitVSELECT(N);
1362   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1363   case ISD::SETCC:              return visitSETCC(N);
1364   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1365   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1366   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1367   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1368   case ISD::SIGN_EXTEND_VECTOR_INREG: return visitSIGN_EXTEND_VECTOR_INREG(N);
1369   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1370   case ISD::BITCAST:            return visitBITCAST(N);
1371   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1372   case ISD::FADD:               return visitFADD(N);
1373   case ISD::FSUB:               return visitFSUB(N);
1374   case ISD::FMUL:               return visitFMUL(N);
1375   case ISD::FMA:                return visitFMA(N);
1376   case ISD::FDIV:               return visitFDIV(N);
1377   case ISD::FREM:               return visitFREM(N);
1378   case ISD::FSQRT:              return visitFSQRT(N);
1379   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1380   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1381   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1382   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1383   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1384   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1385   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1386   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1387   case ISD::FNEG:               return visitFNEG(N);
1388   case ISD::FABS:               return visitFABS(N);
1389   case ISD::FFLOOR:             return visitFFLOOR(N);
1390   case ISD::FMINNUM:            return visitFMINNUM(N);
1391   case ISD::FMAXNUM:            return visitFMAXNUM(N);
1392   case ISD::FCEIL:              return visitFCEIL(N);
1393   case ISD::FTRUNC:             return visitFTRUNC(N);
1394   case ISD::BRCOND:             return visitBRCOND(N);
1395   case ISD::BR_CC:              return visitBR_CC(N);
1396   case ISD::LOAD:               return visitLOAD(N);
1397   case ISD::STORE:              return visitSTORE(N);
1398   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1399   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1400   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1401   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1402   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1403   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1404   case ISD::SCALAR_TO_VECTOR:   return visitSCALAR_TO_VECTOR(N);
1405   case ISD::INSERT_SUBVECTOR:   return visitINSERT_SUBVECTOR(N);
1406   case ISD::MGATHER:            return visitMGATHER(N);
1407   case ISD::MLOAD:              return visitMLOAD(N);
1408   case ISD::MSCATTER:           return visitMSCATTER(N);
1409   case ISD::MSTORE:             return visitMSTORE(N);
1410   case ISD::FP_TO_FP16:         return visitFP_TO_FP16(N);
1411   }
1412   return SDValue();
1413 }
1414
1415 SDValue DAGCombiner::combine(SDNode *N) {
1416   SDValue RV = visit(N);
1417
1418   // If nothing happened, try a target-specific DAG combine.
1419   if (!RV.getNode()) {
1420     assert(N->getOpcode() != ISD::DELETED_NODE &&
1421            "Node was deleted but visit returned NULL!");
1422
1423     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1424         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1425
1426       // Expose the DAG combiner to the target combiner impls.
1427       TargetLowering::DAGCombinerInfo
1428         DagCombineInfo(DAG, Level, false, this);
1429
1430       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1431     }
1432   }
1433
1434   // If nothing happened still, try promoting the operation.
1435   if (!RV.getNode()) {
1436     switch (N->getOpcode()) {
1437     default: break;
1438     case ISD::ADD:
1439     case ISD::SUB:
1440     case ISD::MUL:
1441     case ISD::AND:
1442     case ISD::OR:
1443     case ISD::XOR:
1444       RV = PromoteIntBinOp(SDValue(N, 0));
1445       break;
1446     case ISD::SHL:
1447     case ISD::SRA:
1448     case ISD::SRL:
1449       RV = PromoteIntShiftOp(SDValue(N, 0));
1450       break;
1451     case ISD::SIGN_EXTEND:
1452     case ISD::ZERO_EXTEND:
1453     case ISD::ANY_EXTEND:
1454       RV = PromoteExtend(SDValue(N, 0));
1455       break;
1456     case ISD::LOAD:
1457       if (PromoteLoad(SDValue(N, 0)))
1458         RV = SDValue(N, 0);
1459       break;
1460     }
1461   }
1462
1463   // If N is a commutative binary node, try commuting it to enable more
1464   // sdisel CSE.
1465   if (!RV.getNode() && SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1466       N->getNumValues() == 1) {
1467     SDValue N0 = N->getOperand(0);
1468     SDValue N1 = N->getOperand(1);
1469
1470     // Constant operands are canonicalized to RHS.
1471     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1472       SDValue Ops[] = {N1, N0};
1473       SDNode *CSENode;
1474       if (const auto *BinNode = dyn_cast<BinaryWithFlagsSDNode>(N)) {
1475         CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(), Ops,
1476                                       &BinNode->Flags);
1477       } else {
1478         CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(), Ops);
1479       }
1480       if (CSENode)
1481         return SDValue(CSENode, 0);
1482     }
1483   }
1484
1485   return RV;
1486 }
1487
1488 /// Given a node, return its input chain if it has one, otherwise return a null
1489 /// sd operand.
1490 static SDValue getInputChainForNode(SDNode *N) {
1491   if (unsigned NumOps = N->getNumOperands()) {
1492     if (N->getOperand(0).getValueType() == MVT::Other)
1493       return N->getOperand(0);
1494     if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1495       return N->getOperand(NumOps-1);
1496     for (unsigned i = 1; i < NumOps-1; ++i)
1497       if (N->getOperand(i).getValueType() == MVT::Other)
1498         return N->getOperand(i);
1499   }
1500   return SDValue();
1501 }
1502
1503 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1504   // If N has two operands, where one has an input chain equal to the other,
1505   // the 'other' chain is redundant.
1506   if (N->getNumOperands() == 2) {
1507     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1508       return N->getOperand(0);
1509     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1510       return N->getOperand(1);
1511   }
1512
1513   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1514   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1515   SmallPtrSet<SDNode*, 16> SeenOps;
1516   bool Changed = false;             // If we should replace this token factor.
1517
1518   // Start out with this token factor.
1519   TFs.push_back(N);
1520
1521   // Iterate through token factors.  The TFs grows when new token factors are
1522   // encountered.
1523   for (unsigned i = 0; i < TFs.size(); ++i) {
1524     SDNode *TF = TFs[i];
1525
1526     // Check each of the operands.
1527     for (const SDValue &Op : TF->op_values()) {
1528
1529       switch (Op.getOpcode()) {
1530       case ISD::EntryToken:
1531         // Entry tokens don't need to be added to the list. They are
1532         // redundant.
1533         Changed = true;
1534         break;
1535
1536       case ISD::TokenFactor:
1537         if (Op.hasOneUse() &&
1538             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1539           // Queue up for processing.
1540           TFs.push_back(Op.getNode());
1541           // Clean up in case the token factor is removed.
1542           AddToWorklist(Op.getNode());
1543           Changed = true;
1544           break;
1545         }
1546         // Fall thru
1547
1548       default:
1549         // Only add if it isn't already in the list.
1550         if (SeenOps.insert(Op.getNode()).second)
1551           Ops.push_back(Op);
1552         else
1553           Changed = true;
1554         break;
1555       }
1556     }
1557   }
1558
1559   SDValue Result;
1560
1561   // If we've changed things around then replace token factor.
1562   if (Changed) {
1563     if (Ops.empty()) {
1564       // The entry token is the only possible outcome.
1565       Result = DAG.getEntryNode();
1566     } else {
1567       // New and improved token factor.
1568       Result = DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other, Ops);
1569     }
1570
1571     // Add users to worklist if AA is enabled, since it may introduce
1572     // a lot of new chained token factors while removing memory deps.
1573     bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA
1574       : DAG.getSubtarget().useAA();
1575     return CombineTo(N, Result, UseAA /*add to worklist*/);
1576   }
1577
1578   return Result;
1579 }
1580
1581 /// MERGE_VALUES can always be eliminated.
1582 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1583   WorklistRemover DeadNodes(*this);
1584   // Replacing results may cause a different MERGE_VALUES to suddenly
1585   // be CSE'd with N, and carry its uses with it. Iterate until no
1586   // uses remain, to ensure that the node can be safely deleted.
1587   // First add the users of this node to the work list so that they
1588   // can be tried again once they have new operands.
1589   AddUsersToWorklist(N);
1590   do {
1591     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1592       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i));
1593   } while (!N->use_empty());
1594   deleteAndRecombine(N);
1595   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1596 }
1597
1598 static bool isNullConstant(SDValue V) {
1599   ConstantSDNode *Const = dyn_cast<ConstantSDNode>(V);
1600   return Const != nullptr && Const->isNullValue();
1601 }
1602
1603 static bool isNullFPConstant(SDValue V) {
1604   ConstantFPSDNode *Const = dyn_cast<ConstantFPSDNode>(V);
1605   return Const != nullptr && Const->isZero() && !Const->isNegative();
1606 }
1607
1608 static bool isAllOnesConstant(SDValue V) {
1609   ConstantSDNode *Const = dyn_cast<ConstantSDNode>(V);
1610   return Const != nullptr && Const->isAllOnesValue();
1611 }
1612
1613 static bool isOneConstant(SDValue V) {
1614   ConstantSDNode *Const = dyn_cast<ConstantSDNode>(V);
1615   return Const != nullptr && Const->isOne();
1616 }
1617
1618 /// If \p N is a ContantSDNode with isOpaque() == false return it casted to a
1619 /// ContantSDNode pointer else nullptr.
1620 static ConstantSDNode *getAsNonOpaqueConstant(SDValue N) {
1621   ConstantSDNode *Const = dyn_cast<ConstantSDNode>(N);
1622   return Const != nullptr && !Const->isOpaque() ? Const : nullptr;
1623 }
1624
1625 SDValue DAGCombiner::visitADD(SDNode *N) {
1626   SDValue N0 = N->getOperand(0);
1627   SDValue N1 = N->getOperand(1);
1628   EVT VT = N0.getValueType();
1629
1630   // fold vector ops
1631   if (VT.isVector()) {
1632     if (SDValue FoldedVOp = SimplifyVBinOp(N))
1633       return FoldedVOp;
1634
1635     // fold (add x, 0) -> x, vector edition
1636     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1637       return N0;
1638     if (ISD::isBuildVectorAllZeros(N0.getNode()))
1639       return N1;
1640   }
1641
1642   // fold (add x, undef) -> undef
1643   if (N0.getOpcode() == ISD::UNDEF)
1644     return N0;
1645   if (N1.getOpcode() == ISD::UNDEF)
1646     return N1;
1647   // fold (add c1, c2) -> c1+c2
1648   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
1649   ConstantSDNode *N1C = getAsNonOpaqueConstant(N1);
1650   if (N0C && N1C)
1651     return DAG.FoldConstantArithmetic(ISD::ADD, SDLoc(N), VT, N0C, N1C);
1652   // canonicalize constant to RHS
1653   if (isConstantIntBuildVectorOrConstantInt(N0) &&
1654      !isConstantIntBuildVectorOrConstantInt(N1))
1655     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N1, N0);
1656   // fold (add x, 0) -> x
1657   if (isNullConstant(N1))
1658     return N0;
1659   // fold (add Sym, c) -> Sym+c
1660   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1661     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1662         GA->getOpcode() == ISD::GlobalAddress)
1663       return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1664                                   GA->getOffset() +
1665                                     (uint64_t)N1C->getSExtValue());
1666   // fold ((c1-A)+c2) -> (c1+c2)-A
1667   if (N1C && N0.getOpcode() == ISD::SUB)
1668     if (ConstantSDNode *N0C = getAsNonOpaqueConstant(N0.getOperand(0))) {
1669       SDLoc DL(N);
1670       return DAG.getNode(ISD::SUB, DL, VT,
1671                          DAG.getConstant(N1C->getAPIntValue()+
1672                                          N0C->getAPIntValue(), DL, VT),
1673                          N0.getOperand(1));
1674     }
1675   // reassociate add
1676   if (SDValue RADD = ReassociateOps(ISD::ADD, SDLoc(N), N0, N1))
1677     return RADD;
1678   // fold ((0-A) + B) -> B-A
1679   if (N0.getOpcode() == ISD::SUB && isNullConstant(N0.getOperand(0)))
1680     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1, N0.getOperand(1));
1681   // fold (A + (0-B)) -> A-B
1682   if (N1.getOpcode() == ISD::SUB && isNullConstant(N1.getOperand(0)))
1683     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1.getOperand(1));
1684   // fold (A+(B-A)) -> B
1685   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1686     return N1.getOperand(0);
1687   // fold ((B-A)+A) -> B
1688   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1689     return N0.getOperand(0);
1690   // fold (A+(B-(A+C))) to (B-C)
1691   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1692       N0 == N1.getOperand(1).getOperand(0))
1693     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1694                        N1.getOperand(1).getOperand(1));
1695   // fold (A+(B-(C+A))) to (B-C)
1696   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1697       N0 == N1.getOperand(1).getOperand(1))
1698     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1699                        N1.getOperand(1).getOperand(0));
1700   // fold (A+((B-A)+or-C)) to (B+or-C)
1701   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1702       N1.getOperand(0).getOpcode() == ISD::SUB &&
1703       N0 == N1.getOperand(0).getOperand(1))
1704     return DAG.getNode(N1.getOpcode(), SDLoc(N), VT,
1705                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1706
1707   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1708   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1709     SDValue N00 = N0.getOperand(0);
1710     SDValue N01 = N0.getOperand(1);
1711     SDValue N10 = N1.getOperand(0);
1712     SDValue N11 = N1.getOperand(1);
1713
1714     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1715       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1716                          DAG.getNode(ISD::ADD, SDLoc(N0), VT, N00, N10),
1717                          DAG.getNode(ISD::ADD, SDLoc(N1), VT, N01, N11));
1718   }
1719
1720   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1721     return SDValue(N, 0);
1722
1723   // fold (a+b) -> (a|b) iff a and b share no bits.
1724   if (VT.isInteger() && !VT.isVector()) {
1725     APInt LHSZero, LHSOne;
1726     APInt RHSZero, RHSOne;
1727     DAG.computeKnownBits(N0, LHSZero, LHSOne);
1728
1729     if (LHSZero.getBoolValue()) {
1730       DAG.computeKnownBits(N1, RHSZero, RHSOne);
1731
1732       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1733       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1734       if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero){
1735         if (!LegalOperations || TLI.isOperationLegal(ISD::OR, VT))
1736           return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1);
1737       }
1738     }
1739   }
1740
1741   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1742   if (N1.getOpcode() == ISD::SHL && N1.getOperand(0).getOpcode() == ISD::SUB &&
1743       isNullConstant(N1.getOperand(0).getOperand(0)))
1744     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0,
1745                        DAG.getNode(ISD::SHL, SDLoc(N), VT,
1746                                    N1.getOperand(0).getOperand(1),
1747                                    N1.getOperand(1)));
1748   if (N0.getOpcode() == ISD::SHL && N0.getOperand(0).getOpcode() == ISD::SUB &&
1749       isNullConstant(N0.getOperand(0).getOperand(0)))
1750     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1,
1751                        DAG.getNode(ISD::SHL, SDLoc(N), VT,
1752                                    N0.getOperand(0).getOperand(1),
1753                                    N0.getOperand(1)));
1754
1755   if (N1.getOpcode() == ISD::AND) {
1756     SDValue AndOp0 = N1.getOperand(0);
1757     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1758     unsigned DestBits = VT.getScalarType().getSizeInBits();
1759
1760     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1761     // and similar xforms where the inner op is either ~0 or 0.
1762     if (NumSignBits == DestBits && isOneConstant(N1->getOperand(1))) {
1763       SDLoc DL(N);
1764       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1765     }
1766   }
1767
1768   // add (sext i1), X -> sub X, (zext i1)
1769   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1770       N0.getOperand(0).getValueType() == MVT::i1 &&
1771       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1772     SDLoc DL(N);
1773     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1774     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1775   }
1776
1777   // add X, (sextinreg Y i1) -> sub X, (and Y 1)
1778   if (N1.getOpcode() == ISD::SIGN_EXTEND_INREG) {
1779     VTSDNode *TN = cast<VTSDNode>(N1.getOperand(1));
1780     if (TN->getVT() == MVT::i1) {
1781       SDLoc DL(N);
1782       SDValue ZExt = DAG.getNode(ISD::AND, DL, VT, N1.getOperand(0),
1783                                  DAG.getConstant(1, DL, VT));
1784       return DAG.getNode(ISD::SUB, DL, VT, N0, ZExt);
1785     }
1786   }
1787
1788   return SDValue();
1789 }
1790
1791 SDValue DAGCombiner::visitADDC(SDNode *N) {
1792   SDValue N0 = N->getOperand(0);
1793   SDValue N1 = N->getOperand(1);
1794   EVT VT = N0.getValueType();
1795
1796   // If the flag result is dead, turn this into an ADD.
1797   if (!N->hasAnyUseOfValue(1))
1798     return CombineTo(N, DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N1),
1799                      DAG.getNode(ISD::CARRY_FALSE,
1800                                  SDLoc(N), MVT::Glue));
1801
1802   // canonicalize constant to RHS.
1803   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1804   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1805   if (N0C && !N1C)
1806     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N1, N0);
1807
1808   // fold (addc x, 0) -> x + no carry out
1809   if (isNullConstant(N1))
1810     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1811                                         SDLoc(N), MVT::Glue));
1812
1813   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1814   APInt LHSZero, LHSOne;
1815   APInt RHSZero, RHSOne;
1816   DAG.computeKnownBits(N0, LHSZero, LHSOne);
1817
1818   if (LHSZero.getBoolValue()) {
1819     DAG.computeKnownBits(N1, RHSZero, RHSOne);
1820
1821     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1822     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1823     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1824       return CombineTo(N, DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1),
1825                        DAG.getNode(ISD::CARRY_FALSE,
1826                                    SDLoc(N), MVT::Glue));
1827   }
1828
1829   return SDValue();
1830 }
1831
1832 SDValue DAGCombiner::visitADDE(SDNode *N) {
1833   SDValue N0 = N->getOperand(0);
1834   SDValue N1 = N->getOperand(1);
1835   SDValue CarryIn = N->getOperand(2);
1836
1837   // canonicalize constant to RHS
1838   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1839   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1840   if (N0C && !N1C)
1841     return DAG.getNode(ISD::ADDE, SDLoc(N), N->getVTList(),
1842                        N1, N0, CarryIn);
1843
1844   // fold (adde x, y, false) -> (addc x, y)
1845   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1846     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N0, N1);
1847
1848   return SDValue();
1849 }
1850
1851 // Since it may not be valid to emit a fold to zero for vector initializers
1852 // check if we can before folding.
1853 static SDValue tryFoldToZero(SDLoc DL, const TargetLowering &TLI, EVT VT,
1854                              SelectionDAG &DAG,
1855                              bool LegalOperations, bool LegalTypes) {
1856   if (!VT.isVector())
1857     return DAG.getConstant(0, DL, VT);
1858   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
1859     return DAG.getConstant(0, DL, VT);
1860   return SDValue();
1861 }
1862
1863 SDValue DAGCombiner::visitSUB(SDNode *N) {
1864   SDValue N0 = N->getOperand(0);
1865   SDValue N1 = N->getOperand(1);
1866   EVT VT = N0.getValueType();
1867
1868   // fold vector ops
1869   if (VT.isVector()) {
1870     if (SDValue FoldedVOp = SimplifyVBinOp(N))
1871       return FoldedVOp;
1872
1873     // fold (sub x, 0) -> x, vector edition
1874     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1875       return N0;
1876   }
1877
1878   // fold (sub x, x) -> 0
1879   // FIXME: Refactor this and xor and other similar operations together.
1880   if (N0 == N1)
1881     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
1882   // fold (sub c1, c2) -> c1-c2
1883   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
1884   ConstantSDNode *N1C = getAsNonOpaqueConstant(N1);
1885   if (N0C && N1C)
1886     return DAG.FoldConstantArithmetic(ISD::SUB, SDLoc(N), VT, N0C, N1C);
1887   // fold (sub x, c) -> (add x, -c)
1888   if (N1C) {
1889     SDLoc DL(N);
1890     return DAG.getNode(ISD::ADD, DL, VT, N0,
1891                        DAG.getConstant(-N1C->getAPIntValue(), DL, VT));
1892   }
1893   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1894   if (isAllOnesConstant(N0))
1895     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
1896   // fold A-(A-B) -> B
1897   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1898     return N1.getOperand(1);
1899   // fold (A+B)-A -> B
1900   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1901     return N0.getOperand(1);
1902   // fold (A+B)-B -> A
1903   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1904     return N0.getOperand(0);
1905   // fold C2-(A+C1) -> (C2-C1)-A
1906   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? nullptr :
1907     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1908   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1909     SDLoc DL(N);
1910     SDValue NewC = DAG.getConstant(N0C->getAPIntValue() - N1C1->getAPIntValue(),
1911                                    DL, VT);
1912     return DAG.getNode(ISD::SUB, DL, VT, NewC,
1913                        N1.getOperand(0));
1914   }
1915   // fold ((A+(B+or-C))-B) -> A+or-C
1916   if (N0.getOpcode() == ISD::ADD &&
1917       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1918        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1919       N0.getOperand(1).getOperand(0) == N1)
1920     return DAG.getNode(N0.getOperand(1).getOpcode(), SDLoc(N), VT,
1921                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1922   // fold ((A+(C+B))-B) -> A+C
1923   if (N0.getOpcode() == ISD::ADD &&
1924       N0.getOperand(1).getOpcode() == ISD::ADD &&
1925       N0.getOperand(1).getOperand(1) == N1)
1926     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1927                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1928   // fold ((A-(B-C))-C) -> A-B
1929   if (N0.getOpcode() == ISD::SUB &&
1930       N0.getOperand(1).getOpcode() == ISD::SUB &&
1931       N0.getOperand(1).getOperand(1) == N1)
1932     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1933                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1934
1935   // If either operand of a sub is undef, the result is undef
1936   if (N0.getOpcode() == ISD::UNDEF)
1937     return N0;
1938   if (N1.getOpcode() == ISD::UNDEF)
1939     return N1;
1940
1941   // If the relocation model supports it, consider symbol offsets.
1942   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1943     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1944       // fold (sub Sym, c) -> Sym-c
1945       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1946         return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1947                                     GA->getOffset() -
1948                                       (uint64_t)N1C->getSExtValue());
1949       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1950       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1951         if (GA->getGlobal() == GB->getGlobal())
1952           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1953                                  SDLoc(N), VT);
1954     }
1955
1956   // sub X, (sextinreg Y i1) -> add X, (and Y 1)
1957   if (N1.getOpcode() == ISD::SIGN_EXTEND_INREG) {
1958     VTSDNode *TN = cast<VTSDNode>(N1.getOperand(1));
1959     if (TN->getVT() == MVT::i1) {
1960       SDLoc DL(N);
1961       SDValue ZExt = DAG.getNode(ISD::AND, DL, VT, N1.getOperand(0),
1962                                  DAG.getConstant(1, DL, VT));
1963       return DAG.getNode(ISD::ADD, DL, VT, N0, ZExt);
1964     }
1965   }
1966
1967   return SDValue();
1968 }
1969
1970 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1971   SDValue N0 = N->getOperand(0);
1972   SDValue N1 = N->getOperand(1);
1973   EVT VT = N0.getValueType();
1974
1975   // If the flag result is dead, turn this into an SUB.
1976   if (!N->hasAnyUseOfValue(1))
1977     return CombineTo(N, DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1),
1978                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1979                                  MVT::Glue));
1980
1981   // fold (subc x, x) -> 0 + no borrow
1982   if (N0 == N1) {
1983     SDLoc DL(N);
1984     return CombineTo(N, DAG.getConstant(0, DL, VT),
1985                      DAG.getNode(ISD::CARRY_FALSE, DL,
1986                                  MVT::Glue));
1987   }
1988
1989   // fold (subc x, 0) -> x + no borrow
1990   if (isNullConstant(N1))
1991     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1992                                         MVT::Glue));
1993
1994   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1995   if (isAllOnesConstant(N0))
1996     return CombineTo(N, DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0),
1997                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1998                                  MVT::Glue));
1999
2000   return SDValue();
2001 }
2002
2003 SDValue DAGCombiner::visitSUBE(SDNode *N) {
2004   SDValue N0 = N->getOperand(0);
2005   SDValue N1 = N->getOperand(1);
2006   SDValue CarryIn = N->getOperand(2);
2007
2008   // fold (sube x, y, false) -> (subc x, y)
2009   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
2010     return DAG.getNode(ISD::SUBC, SDLoc(N), N->getVTList(), N0, N1);
2011
2012   return SDValue();
2013 }
2014
2015 SDValue DAGCombiner::visitMUL(SDNode *N) {
2016   SDValue N0 = N->getOperand(0);
2017   SDValue N1 = N->getOperand(1);
2018   EVT VT = N0.getValueType();
2019
2020   // fold (mul x, undef) -> 0
2021   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2022     return DAG.getConstant(0, SDLoc(N), VT);
2023
2024   bool N0IsConst = false;
2025   bool N1IsConst = false;
2026   bool N1IsOpaqueConst = false;
2027   bool N0IsOpaqueConst = false;
2028   APInt ConstValue0, ConstValue1;
2029   // fold vector ops
2030   if (VT.isVector()) {
2031     if (SDValue FoldedVOp = SimplifyVBinOp(N))
2032       return FoldedVOp;
2033
2034     N0IsConst = isConstantSplatVector(N0.getNode(), ConstValue0);
2035     N1IsConst = isConstantSplatVector(N1.getNode(), ConstValue1);
2036   } else {
2037     N0IsConst = isa<ConstantSDNode>(N0);
2038     if (N0IsConst) {
2039       ConstValue0 = cast<ConstantSDNode>(N0)->getAPIntValue();
2040       N0IsOpaqueConst = cast<ConstantSDNode>(N0)->isOpaque();
2041     }
2042     N1IsConst = isa<ConstantSDNode>(N1);
2043     if (N1IsConst) {
2044       ConstValue1 = cast<ConstantSDNode>(N1)->getAPIntValue();
2045       N1IsOpaqueConst = cast<ConstantSDNode>(N1)->isOpaque();
2046     }
2047   }
2048
2049   // fold (mul c1, c2) -> c1*c2
2050   if (N0IsConst && N1IsConst && !N0IsOpaqueConst && !N1IsOpaqueConst)
2051     return DAG.FoldConstantArithmetic(ISD::MUL, SDLoc(N), VT,
2052                                       N0.getNode(), N1.getNode());
2053
2054   // canonicalize constant to RHS (vector doesn't have to splat)
2055   if (isConstantIntBuildVectorOrConstantInt(N0) &&
2056      !isConstantIntBuildVectorOrConstantInt(N1))
2057     return DAG.getNode(ISD::MUL, SDLoc(N), VT, N1, N0);
2058   // fold (mul x, 0) -> 0
2059   if (N1IsConst && ConstValue1 == 0)
2060     return N1;
2061   // We require a splat of the entire scalar bit width for non-contiguous
2062   // bit patterns.
2063   bool IsFullSplat =
2064     ConstValue1.getBitWidth() == VT.getScalarType().getSizeInBits();
2065   // fold (mul x, 1) -> x
2066   if (N1IsConst && ConstValue1 == 1 && IsFullSplat)
2067     return N0;
2068   // fold (mul x, -1) -> 0-x
2069   if (N1IsConst && ConstValue1.isAllOnesValue()) {
2070     SDLoc DL(N);
2071     return DAG.getNode(ISD::SUB, DL, VT,
2072                        DAG.getConstant(0, DL, VT), N0);
2073   }
2074   // fold (mul x, (1 << c)) -> x << c
2075   if (N1IsConst && !N1IsOpaqueConst && ConstValue1.isPowerOf2() &&
2076       IsFullSplat) {
2077     SDLoc DL(N);
2078     return DAG.getNode(ISD::SHL, DL, VT, N0,
2079                        DAG.getConstant(ConstValue1.logBase2(), DL,
2080                                        getShiftAmountTy(N0.getValueType())));
2081   }
2082   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
2083   if (N1IsConst && !N1IsOpaqueConst && (-ConstValue1).isPowerOf2() &&
2084       IsFullSplat) {
2085     unsigned Log2Val = (-ConstValue1).logBase2();
2086     SDLoc DL(N);
2087     // FIXME: If the input is something that is easily negated (e.g. a
2088     // single-use add), we should put the negate there.
2089     return DAG.getNode(ISD::SUB, DL, VT,
2090                        DAG.getConstant(0, DL, VT),
2091                        DAG.getNode(ISD::SHL, DL, VT, N0,
2092                             DAG.getConstant(Log2Val, DL,
2093                                       getShiftAmountTy(N0.getValueType()))));
2094   }
2095
2096   APInt Val;
2097   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
2098   if (N1IsConst && N0.getOpcode() == ISD::SHL &&
2099       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
2100                      isa<ConstantSDNode>(N0.getOperand(1)))) {
2101     SDValue C3 = DAG.getNode(ISD::SHL, SDLoc(N), VT,
2102                              N1, N0.getOperand(1));
2103     AddToWorklist(C3.getNode());
2104     return DAG.getNode(ISD::MUL, SDLoc(N), VT,
2105                        N0.getOperand(0), C3);
2106   }
2107
2108   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
2109   // use.
2110   {
2111     SDValue Sh(nullptr,0), Y(nullptr,0);
2112     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
2113     if (N0.getOpcode() == ISD::SHL &&
2114         (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
2115                        isa<ConstantSDNode>(N0.getOperand(1))) &&
2116         N0.getNode()->hasOneUse()) {
2117       Sh = N0; Y = N1;
2118     } else if (N1.getOpcode() == ISD::SHL &&
2119                isa<ConstantSDNode>(N1.getOperand(1)) &&
2120                N1.getNode()->hasOneUse()) {
2121       Sh = N1; Y = N0;
2122     }
2123
2124     if (Sh.getNode()) {
2125       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2126                                 Sh.getOperand(0), Y);
2127       return DAG.getNode(ISD::SHL, SDLoc(N), VT,
2128                          Mul, Sh.getOperand(1));
2129     }
2130   }
2131
2132   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
2133   if (N1IsConst && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
2134       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
2135                      isa<ConstantSDNode>(N0.getOperand(1))))
2136     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
2137                        DAG.getNode(ISD::MUL, SDLoc(N0), VT,
2138                                    N0.getOperand(0), N1),
2139                        DAG.getNode(ISD::MUL, SDLoc(N1), VT,
2140                                    N0.getOperand(1), N1));
2141
2142   // reassociate mul
2143   if (SDValue RMUL = ReassociateOps(ISD::MUL, SDLoc(N), N0, N1))
2144     return RMUL;
2145
2146   return SDValue();
2147 }
2148
2149 SDValue DAGCombiner::visitSDIV(SDNode *N) {
2150   SDValue N0 = N->getOperand(0);
2151   SDValue N1 = N->getOperand(1);
2152   EVT VT = N->getValueType(0);
2153
2154   // fold vector ops
2155   if (VT.isVector())
2156     if (SDValue FoldedVOp = SimplifyVBinOp(N))
2157       return FoldedVOp;
2158
2159   // fold (sdiv c1, c2) -> c1/c2
2160   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2161   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2162   if (N0C && N1C && !N0C->isOpaque() && !N1C->isOpaque())
2163     return DAG.FoldConstantArithmetic(ISD::SDIV, SDLoc(N), VT, N0C, N1C);
2164   // fold (sdiv X, 1) -> X
2165   if (N1C && N1C->isOne())
2166     return N0;
2167   // fold (sdiv X, -1) -> 0-X
2168   if (N1C && N1C->isAllOnesValue()) {
2169     SDLoc DL(N);
2170     return DAG.getNode(ISD::SUB, DL, VT,
2171                        DAG.getConstant(0, DL, VT), N0);
2172   }
2173   // If we know the sign bits of both operands are zero, strength reduce to a
2174   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
2175   if (!VT.isVector()) {
2176     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2177       return DAG.getNode(ISD::UDIV, SDLoc(N), N1.getValueType(),
2178                          N0, N1);
2179   }
2180
2181   // fold (sdiv X, pow2) -> simple ops after legalize
2182   // FIXME: We check for the exact bit here because the generic lowering gives
2183   // better results in that case. The target-specific lowering should learn how
2184   // to handle exact sdivs efficiently.
2185   if (N1C && !N1C->isNullValue() && !N1C->isOpaque() &&
2186       !cast<BinaryWithFlagsSDNode>(N)->Flags.hasExact() &&
2187       (N1C->getAPIntValue().isPowerOf2() ||
2188        (-N1C->getAPIntValue()).isPowerOf2())) {
2189     // If dividing by powers of two is cheap, then don't perform the following
2190     // fold.
2191     if (TLI.isPow2SDivCheap())
2192       return SDValue();
2193
2194     // Target-specific implementation of sdiv x, pow2.
2195     if (SDValue Res = BuildSDIVPow2(N))
2196       return Res;
2197
2198     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
2199     SDLoc DL(N);
2200
2201     // Splat the sign bit into the register
2202     SDValue SGN =
2203         DAG.getNode(ISD::SRA, DL, VT, N0,
2204                     DAG.getConstant(VT.getScalarSizeInBits() - 1, DL,
2205                                     getShiftAmountTy(N0.getValueType())));
2206     AddToWorklist(SGN.getNode());
2207
2208     // Add (N0 < 0) ? abs2 - 1 : 0;
2209     SDValue SRL =
2210         DAG.getNode(ISD::SRL, DL, VT, SGN,
2211                     DAG.getConstant(VT.getScalarSizeInBits() - lg2, DL,
2212                                     getShiftAmountTy(SGN.getValueType())));
2213     SDValue ADD = DAG.getNode(ISD::ADD, DL, VT, N0, SRL);
2214     AddToWorklist(SRL.getNode());
2215     AddToWorklist(ADD.getNode());    // Divide by pow2
2216     SDValue SRA = DAG.getNode(ISD::SRA, DL, VT, ADD,
2217                   DAG.getConstant(lg2, DL,
2218                                   getShiftAmountTy(ADD.getValueType())));
2219
2220     // If we're dividing by a positive value, we're done.  Otherwise, we must
2221     // negate the result.
2222     if (N1C->getAPIntValue().isNonNegative())
2223       return SRA;
2224
2225     AddToWorklist(SRA.getNode());
2226     return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, DL, VT), SRA);
2227   }
2228
2229   // If integer divide is expensive and we satisfy the requirements, emit an
2230   // alternate sequence.
2231   if (N1C && !TLI.isIntDivCheap())
2232     if (SDValue Op = BuildSDIV(N))
2233       return Op;
2234
2235   // undef / X -> 0
2236   if (N0.getOpcode() == ISD::UNDEF)
2237     return DAG.getConstant(0, SDLoc(N), VT);
2238   // X / undef -> undef
2239   if (N1.getOpcode() == ISD::UNDEF)
2240     return N1;
2241
2242   return SDValue();
2243 }
2244
2245 SDValue DAGCombiner::visitUDIV(SDNode *N) {
2246   SDValue N0 = N->getOperand(0);
2247   SDValue N1 = N->getOperand(1);
2248   EVT VT = N->getValueType(0);
2249
2250   // fold vector ops
2251   if (VT.isVector())
2252     if (SDValue FoldedVOp = SimplifyVBinOp(N))
2253       return FoldedVOp;
2254
2255   // fold (udiv c1, c2) -> c1/c2
2256   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2257   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2258   if (N0C && N1C)
2259     if (SDValue Folded = DAG.FoldConstantArithmetic(ISD::UDIV, SDLoc(N), VT,
2260                                                     N0C, N1C))
2261       return Folded;
2262   // fold (udiv x, (1 << c)) -> x >>u c
2263   if (N1C && !N1C->isOpaque() && N1C->getAPIntValue().isPowerOf2()) {
2264     SDLoc DL(N);
2265     return DAG.getNode(ISD::SRL, DL, VT, N0,
2266                        DAG.getConstant(N1C->getAPIntValue().logBase2(), DL,
2267                                        getShiftAmountTy(N0.getValueType())));
2268   }
2269   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
2270   if (N1.getOpcode() == ISD::SHL) {
2271     if (ConstantSDNode *SHC = getAsNonOpaqueConstant(N1.getOperand(0))) {
2272       if (SHC->getAPIntValue().isPowerOf2()) {
2273         EVT ADDVT = N1.getOperand(1).getValueType();
2274         SDLoc DL(N);
2275         SDValue Add = DAG.getNode(ISD::ADD, DL, ADDVT,
2276                                   N1.getOperand(1),
2277                                   DAG.getConstant(SHC->getAPIntValue()
2278                                                                   .logBase2(),
2279                                                   DL, ADDVT));
2280         AddToWorklist(Add.getNode());
2281         return DAG.getNode(ISD::SRL, DL, VT, N0, Add);
2282       }
2283     }
2284   }
2285   // fold (udiv x, c) -> alternate
2286   if (N1C && !TLI.isIntDivCheap())
2287     if (SDValue Op = BuildUDIV(N))
2288       return Op;
2289
2290   // undef / X -> 0
2291   if (N0.getOpcode() == ISD::UNDEF)
2292     return DAG.getConstant(0, SDLoc(N), VT);
2293   // X / undef -> undef
2294   if (N1.getOpcode() == ISD::UNDEF)
2295     return N1;
2296
2297   return SDValue();
2298 }
2299
2300 SDValue DAGCombiner::visitSREM(SDNode *N) {
2301   SDValue N0 = N->getOperand(0);
2302   SDValue N1 = N->getOperand(1);
2303   EVT VT = N->getValueType(0);
2304
2305   // fold (srem c1, c2) -> c1%c2
2306   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2307   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2308   if (N0C && N1C)
2309     if (SDValue Folded = DAG.FoldConstantArithmetic(ISD::SREM, SDLoc(N), VT,
2310                                                     N0C, N1C))
2311       return Folded;
2312   // If we know the sign bits of both operands are zero, strength reduce to a
2313   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
2314   if (!VT.isVector()) {
2315     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2316       return DAG.getNode(ISD::UREM, SDLoc(N), VT, N0, N1);
2317   }
2318
2319   // If X/C can be simplified by the division-by-constant logic, lower
2320   // X%C to the equivalent of X-X/C*C.
2321   if (N1C && !N1C->isNullValue()) {
2322     SDValue Div = DAG.getNode(ISD::SDIV, SDLoc(N), VT, N0, N1);
2323     AddToWorklist(Div.getNode());
2324     SDValue OptimizedDiv = combine(Div.getNode());
2325     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2326       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2327                                 OptimizedDiv, N1);
2328       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2329       AddToWorklist(Mul.getNode());
2330       return Sub;
2331     }
2332   }
2333
2334   // undef % X -> 0
2335   if (N0.getOpcode() == ISD::UNDEF)
2336     return DAG.getConstant(0, SDLoc(N), VT);
2337   // X % undef -> undef
2338   if (N1.getOpcode() == ISD::UNDEF)
2339     return N1;
2340
2341   return SDValue();
2342 }
2343
2344 SDValue DAGCombiner::visitUREM(SDNode *N) {
2345   SDValue N0 = N->getOperand(0);
2346   SDValue N1 = N->getOperand(1);
2347   EVT VT = N->getValueType(0);
2348
2349   // fold (urem c1, c2) -> c1%c2
2350   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2351   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2352   if (N0C && N1C)
2353     if (SDValue Folded = DAG.FoldConstantArithmetic(ISD::UREM, SDLoc(N), VT,
2354                                                     N0C, N1C))
2355       return Folded;
2356   // fold (urem x, pow2) -> (and x, pow2-1)
2357   if (N1C && !N1C->isNullValue() && !N1C->isOpaque() &&
2358       N1C->getAPIntValue().isPowerOf2()) {
2359     SDLoc DL(N);
2360     return DAG.getNode(ISD::AND, DL, VT, N0,
2361                        DAG.getConstant(N1C->getAPIntValue() - 1, DL, VT));
2362   }
2363   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2364   if (N1.getOpcode() == ISD::SHL) {
2365     if (ConstantSDNode *SHC = getAsNonOpaqueConstant(N1.getOperand(0))) {
2366       if (SHC->getAPIntValue().isPowerOf2()) {
2367         SDLoc DL(N);
2368         SDValue Add =
2369           DAG.getNode(ISD::ADD, DL, VT, N1,
2370                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), DL,
2371                                  VT));
2372         AddToWorklist(Add.getNode());
2373         return DAG.getNode(ISD::AND, DL, VT, N0, Add);
2374       }
2375     }
2376   }
2377
2378   // If X/C can be simplified by the division-by-constant logic, lower
2379   // X%C to the equivalent of X-X/C*C.
2380   if (N1C && !N1C->isNullValue()) {
2381     SDValue Div = DAG.getNode(ISD::UDIV, SDLoc(N), VT, N0, N1);
2382     AddToWorklist(Div.getNode());
2383     SDValue OptimizedDiv = combine(Div.getNode());
2384     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2385       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2386                                 OptimizedDiv, N1);
2387       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2388       AddToWorklist(Mul.getNode());
2389       return Sub;
2390     }
2391   }
2392
2393   // undef % X -> 0
2394   if (N0.getOpcode() == ISD::UNDEF)
2395     return DAG.getConstant(0, SDLoc(N), VT);
2396   // X % undef -> undef
2397   if (N1.getOpcode() == ISD::UNDEF)
2398     return N1;
2399
2400   return SDValue();
2401 }
2402
2403 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2404   SDValue N0 = N->getOperand(0);
2405   SDValue N1 = N->getOperand(1);
2406   EVT VT = N->getValueType(0);
2407   SDLoc DL(N);
2408
2409   // fold (mulhs x, 0) -> 0
2410   if (isNullConstant(N1))
2411     return N1;
2412   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2413   if (isOneConstant(N1)) {
2414     SDLoc DL(N);
2415     return DAG.getNode(ISD::SRA, DL, N0.getValueType(), N0,
2416                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2417                                        DL,
2418                                        getShiftAmountTy(N0.getValueType())));
2419   }
2420   // fold (mulhs x, undef) -> 0
2421   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2422     return DAG.getConstant(0, SDLoc(N), VT);
2423
2424   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2425   // plus a shift.
2426   if (VT.isSimple() && !VT.isVector()) {
2427     MVT Simple = VT.getSimpleVT();
2428     unsigned SimpleSize = Simple.getSizeInBits();
2429     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2430     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2431       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2432       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2433       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2434       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2435             DAG.getConstant(SimpleSize, DL,
2436                             getShiftAmountTy(N1.getValueType())));
2437       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2438     }
2439   }
2440
2441   return SDValue();
2442 }
2443
2444 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2445   SDValue N0 = N->getOperand(0);
2446   SDValue N1 = N->getOperand(1);
2447   EVT VT = N->getValueType(0);
2448   SDLoc DL(N);
2449
2450   // fold (mulhu x, 0) -> 0
2451   if (isNullConstant(N1))
2452     return N1;
2453   // fold (mulhu x, 1) -> 0
2454   if (isOneConstant(N1))
2455     return DAG.getConstant(0, DL, N0.getValueType());
2456   // fold (mulhu x, undef) -> 0
2457   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2458     return DAG.getConstant(0, DL, VT);
2459
2460   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2461   // plus a shift.
2462   if (VT.isSimple() && !VT.isVector()) {
2463     MVT Simple = VT.getSimpleVT();
2464     unsigned SimpleSize = Simple.getSizeInBits();
2465     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2466     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2467       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2468       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2469       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2470       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2471             DAG.getConstant(SimpleSize, DL,
2472                             getShiftAmountTy(N1.getValueType())));
2473       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2474     }
2475   }
2476
2477   return SDValue();
2478 }
2479
2480 /// Perform optimizations common to nodes that compute two values. LoOp and HiOp
2481 /// give the opcodes for the two computations that are being performed. Return
2482 /// true if a simplification was made.
2483 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2484                                                 unsigned HiOp) {
2485   // If the high half is not needed, just compute the low half.
2486   bool HiExists = N->hasAnyUseOfValue(1);
2487   if (!HiExists &&
2488       (!LegalOperations ||
2489        TLI.isOperationLegalOrCustom(LoOp, N->getValueType(0)))) {
2490     SDValue Res = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0), N->ops());
2491     return CombineTo(N, Res, Res);
2492   }
2493
2494   // If the low half is not needed, just compute the high half.
2495   bool LoExists = N->hasAnyUseOfValue(0);
2496   if (!LoExists &&
2497       (!LegalOperations ||
2498        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2499     SDValue Res = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1), N->ops());
2500     return CombineTo(N, Res, Res);
2501   }
2502
2503   // If both halves are used, return as it is.
2504   if (LoExists && HiExists)
2505     return SDValue();
2506
2507   // If the two computed results can be simplified separately, separate them.
2508   if (LoExists) {
2509     SDValue Lo = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0), N->ops());
2510     AddToWorklist(Lo.getNode());
2511     SDValue LoOpt = combine(Lo.getNode());
2512     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2513         (!LegalOperations ||
2514          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2515       return CombineTo(N, LoOpt, LoOpt);
2516   }
2517
2518   if (HiExists) {
2519     SDValue Hi = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1), N->ops());
2520     AddToWorklist(Hi.getNode());
2521     SDValue HiOpt = combine(Hi.getNode());
2522     if (HiOpt.getNode() && HiOpt != Hi &&
2523         (!LegalOperations ||
2524          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2525       return CombineTo(N, HiOpt, HiOpt);
2526   }
2527
2528   return SDValue();
2529 }
2530
2531 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2532   if (SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS))
2533     return Res;
2534
2535   EVT VT = N->getValueType(0);
2536   SDLoc DL(N);
2537
2538   // If the type is twice as wide is legal, transform the mulhu to a wider
2539   // multiply plus a shift.
2540   if (VT.isSimple() && !VT.isVector()) {
2541     MVT Simple = VT.getSimpleVT();
2542     unsigned SimpleSize = Simple.getSizeInBits();
2543     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2544     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2545       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2546       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2547       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2548       // Compute the high part as N1.
2549       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2550             DAG.getConstant(SimpleSize, DL,
2551                             getShiftAmountTy(Lo.getValueType())));
2552       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2553       // Compute the low part as N0.
2554       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2555       return CombineTo(N, Lo, Hi);
2556     }
2557   }
2558
2559   return SDValue();
2560 }
2561
2562 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2563   if (SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU))
2564     return Res;
2565
2566   EVT VT = N->getValueType(0);
2567   SDLoc DL(N);
2568
2569   // If the type is twice as wide is legal, transform the mulhu to a wider
2570   // multiply plus a shift.
2571   if (VT.isSimple() && !VT.isVector()) {
2572     MVT Simple = VT.getSimpleVT();
2573     unsigned SimpleSize = Simple.getSizeInBits();
2574     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2575     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2576       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2577       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2578       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2579       // Compute the high part as N1.
2580       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2581             DAG.getConstant(SimpleSize, DL,
2582                             getShiftAmountTy(Lo.getValueType())));
2583       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2584       // Compute the low part as N0.
2585       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2586       return CombineTo(N, Lo, Hi);
2587     }
2588   }
2589
2590   return SDValue();
2591 }
2592
2593 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2594   // (smulo x, 2) -> (saddo x, x)
2595   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2596     if (C2->getAPIntValue() == 2)
2597       return DAG.getNode(ISD::SADDO, SDLoc(N), N->getVTList(),
2598                          N->getOperand(0), N->getOperand(0));
2599
2600   return SDValue();
2601 }
2602
2603 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2604   // (umulo x, 2) -> (uaddo x, x)
2605   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2606     if (C2->getAPIntValue() == 2)
2607       return DAG.getNode(ISD::UADDO, SDLoc(N), N->getVTList(),
2608                          N->getOperand(0), N->getOperand(0));
2609
2610   return SDValue();
2611 }
2612
2613 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2614   if (SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM))
2615     return Res;
2616
2617   return SDValue();
2618 }
2619
2620 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2621   if (SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM))
2622     return Res;
2623
2624   return SDValue();
2625 }
2626
2627 /// If this is a binary operator with two operands of the same opcode, try to
2628 /// simplify it.
2629 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2630   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2631   EVT VT = N0.getValueType();
2632   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2633
2634   // Bail early if none of these transforms apply.
2635   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2636
2637   // For each of OP in AND/OR/XOR:
2638   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2639   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2640   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2641   // fold (OP (bswap x), (bswap y)) -> (bswap (OP x, y))
2642   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2643   //
2644   // do not sink logical op inside of a vector extend, since it may combine
2645   // into a vsetcc.
2646   EVT Op0VT = N0.getOperand(0).getValueType();
2647   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2648        N0.getOpcode() == ISD::SIGN_EXTEND ||
2649        N0.getOpcode() == ISD::BSWAP ||
2650        // Avoid infinite looping with PromoteIntBinOp.
2651        (N0.getOpcode() == ISD::ANY_EXTEND &&
2652         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2653        (N0.getOpcode() == ISD::TRUNCATE &&
2654         (!TLI.isZExtFree(VT, Op0VT) ||
2655          !TLI.isTruncateFree(Op0VT, VT)) &&
2656         TLI.isTypeLegal(Op0VT))) &&
2657       !VT.isVector() &&
2658       Op0VT == N1.getOperand(0).getValueType() &&
2659       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2660     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2661                                  N0.getOperand(0).getValueType(),
2662                                  N0.getOperand(0), N1.getOperand(0));
2663     AddToWorklist(ORNode.getNode());
2664     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, ORNode);
2665   }
2666
2667   // For each of OP in SHL/SRL/SRA/AND...
2668   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2669   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2670   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2671   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2672        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2673       N0.getOperand(1) == N1.getOperand(1)) {
2674     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2675                                  N0.getOperand(0).getValueType(),
2676                                  N0.getOperand(0), N1.getOperand(0));
2677     AddToWorklist(ORNode.getNode());
2678     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
2679                        ORNode, N0.getOperand(1));
2680   }
2681
2682   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2683   // Only perform this optimization after type legalization and before
2684   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2685   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2686   // we don't want to undo this promotion.
2687   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2688   // on scalars.
2689   if ((N0.getOpcode() == ISD::BITCAST ||
2690        N0.getOpcode() == ISD::SCALAR_TO_VECTOR) &&
2691       Level == AfterLegalizeTypes) {
2692     SDValue In0 = N0.getOperand(0);
2693     SDValue In1 = N1.getOperand(0);
2694     EVT In0Ty = In0.getValueType();
2695     EVT In1Ty = In1.getValueType();
2696     SDLoc DL(N);
2697     // If both incoming values are integers, and the original types are the
2698     // same.
2699     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2700       SDValue Op = DAG.getNode(N->getOpcode(), DL, In0Ty, In0, In1);
2701       SDValue BC = DAG.getNode(N0.getOpcode(), DL, VT, Op);
2702       AddToWorklist(Op.getNode());
2703       return BC;
2704     }
2705   }
2706
2707   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2708   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2709   // If both shuffles use the same mask, and both shuffle within a single
2710   // vector, then it is worthwhile to move the swizzle after the operation.
2711   // The type-legalizer generates this pattern when loading illegal
2712   // vector types from memory. In many cases this allows additional shuffle
2713   // optimizations.
2714   // There are other cases where moving the shuffle after the xor/and/or
2715   // is profitable even if shuffles don't perform a swizzle.
2716   // If both shuffles use the same mask, and both shuffles have the same first
2717   // or second operand, then it might still be profitable to move the shuffle
2718   // after the xor/and/or operation.
2719   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG) {
2720     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2721     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2722
2723     assert(N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType() &&
2724            "Inputs to shuffles are not the same type");
2725
2726     // Check that both shuffles use the same mask. The masks are known to be of
2727     // the same length because the result vector type is the same.
2728     // Check also that shuffles have only one use to avoid introducing extra
2729     // instructions.
2730     if (SVN0->hasOneUse() && SVN1->hasOneUse() &&
2731         SVN0->getMask().equals(SVN1->getMask())) {
2732       SDValue ShOp = N0->getOperand(1);
2733
2734       // Don't try to fold this node if it requires introducing a
2735       // build vector of all zeros that might be illegal at this stage.
2736       if (N->getOpcode() == ISD::XOR && ShOp.getOpcode() != ISD::UNDEF) {
2737         if (!LegalTypes)
2738           ShOp = DAG.getConstant(0, SDLoc(N), VT);
2739         else
2740           ShOp = SDValue();
2741       }
2742
2743       // (AND (shuf (A, C), shuf (B, C)) -> shuf (AND (A, B), C)
2744       // (OR  (shuf (A, C), shuf (B, C)) -> shuf (OR  (A, B), C)
2745       // (XOR (shuf (A, C), shuf (B, C)) -> shuf (XOR (A, B), V_0)
2746       if (N0.getOperand(1) == N1.getOperand(1) && ShOp.getNode()) {
2747         SDValue NewNode = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2748                                       N0->getOperand(0), N1->getOperand(0));
2749         AddToWorklist(NewNode.getNode());
2750         return DAG.getVectorShuffle(VT, SDLoc(N), NewNode, ShOp,
2751                                     &SVN0->getMask()[0]);
2752       }
2753
2754       // Don't try to fold this node if it requires introducing a
2755       // build vector of all zeros that might be illegal at this stage.
2756       ShOp = N0->getOperand(0);
2757       if (N->getOpcode() == ISD::XOR && ShOp.getOpcode() != ISD::UNDEF) {
2758         if (!LegalTypes)
2759           ShOp = DAG.getConstant(0, SDLoc(N), VT);
2760         else
2761           ShOp = SDValue();
2762       }
2763
2764       // (AND (shuf (C, A), shuf (C, B)) -> shuf (C, AND (A, B))
2765       // (OR  (shuf (C, A), shuf (C, B)) -> shuf (C, OR  (A, B))
2766       // (XOR (shuf (C, A), shuf (C, B)) -> shuf (V_0, XOR (A, B))
2767       if (N0->getOperand(0) == N1->getOperand(0) && ShOp.getNode()) {
2768         SDValue NewNode = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2769                                       N0->getOperand(1), N1->getOperand(1));
2770         AddToWorklist(NewNode.getNode());
2771         return DAG.getVectorShuffle(VT, SDLoc(N), ShOp, NewNode,
2772                                     &SVN0->getMask()[0]);
2773       }
2774     }
2775   }
2776
2777   return SDValue();
2778 }
2779
2780 /// This contains all DAGCombine rules which reduce two values combined by
2781 /// an And operation to a single value. This makes them reusable in the context
2782 /// of visitSELECT(). Rules involving constants are not included as
2783 /// visitSELECT() already handles those cases.
2784 SDValue DAGCombiner::visitANDLike(SDValue N0, SDValue N1,
2785                                   SDNode *LocReference) {
2786   EVT VT = N1.getValueType();
2787
2788   // fold (and x, undef) -> 0
2789   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2790     return DAG.getConstant(0, SDLoc(LocReference), VT);
2791   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2792   SDValue LL, LR, RL, RR, CC0, CC1;
2793   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2794     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2795     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2796
2797     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2798         LL.getValueType().isInteger()) {
2799       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2800       if (isNullConstant(LR) && Op1 == ISD::SETEQ) {
2801         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2802                                      LR.getValueType(), LL, RL);
2803         AddToWorklist(ORNode.getNode());
2804         return DAG.getSetCC(SDLoc(LocReference), VT, ORNode, LR, Op1);
2805       }
2806       if (isAllOnesConstant(LR)) {
2807         // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2808         if (Op1 == ISD::SETEQ) {
2809           SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(N0),
2810                                         LR.getValueType(), LL, RL);
2811           AddToWorklist(ANDNode.getNode());
2812           return DAG.getSetCC(SDLoc(LocReference), VT, ANDNode, LR, Op1);
2813         }
2814         // fold (and (setgt X, -1), (setgt Y, -1)) -> (setgt (or X, Y), -1)
2815         if (Op1 == ISD::SETGT) {
2816           SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2817                                        LR.getValueType(), LL, RL);
2818           AddToWorklist(ORNode.getNode());
2819           return DAG.getSetCC(SDLoc(LocReference), VT, ORNode, LR, Op1);
2820         }
2821       }
2822     }
2823     // Simplify (and (setne X, 0), (setne X, -1)) -> (setuge (add X, 1), 2)
2824     if (LL == RL && isa<ConstantSDNode>(LR) && isa<ConstantSDNode>(RR) &&
2825         Op0 == Op1 && LL.getValueType().isInteger() &&
2826       Op0 == ISD::SETNE && ((isNullConstant(LR) && isAllOnesConstant(RR)) ||
2827                             (isAllOnesConstant(LR) && isNullConstant(RR)))) {
2828       SDLoc DL(N0);
2829       SDValue ADDNode = DAG.getNode(ISD::ADD, DL, LL.getValueType(),
2830                                     LL, DAG.getConstant(1, DL,
2831                                                         LL.getValueType()));
2832       AddToWorklist(ADDNode.getNode());
2833       return DAG.getSetCC(SDLoc(LocReference), VT, ADDNode,
2834                           DAG.getConstant(2, DL, LL.getValueType()),
2835                           ISD::SETUGE);
2836     }
2837     // canonicalize equivalent to ll == rl
2838     if (LL == RR && LR == RL) {
2839       Op1 = ISD::getSetCCSwappedOperands(Op1);
2840       std::swap(RL, RR);
2841     }
2842     if (LL == RL && LR == RR) {
2843       bool isInteger = LL.getValueType().isInteger();
2844       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2845       if (Result != ISD::SETCC_INVALID &&
2846           (!LegalOperations ||
2847            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
2848             TLI.isOperationLegal(ISD::SETCC,
2849                             getSetCCResultType(N0.getSimpleValueType())))))
2850         return DAG.getSetCC(SDLoc(LocReference), N0.getValueType(),
2851                             LL, LR, Result);
2852     }
2853   }
2854
2855   if (N0.getOpcode() == ISD::ADD && N1.getOpcode() == ISD::SRL &&
2856       VT.getSizeInBits() <= 64) {
2857     if (ConstantSDNode *ADDI = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2858       APInt ADDC = ADDI->getAPIntValue();
2859       if (!TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2860         // Look for (and (add x, c1), (lshr y, c2)). If C1 wasn't a legal
2861         // immediate for an add, but it is legal if its top c2 bits are set,
2862         // transform the ADD so the immediate doesn't need to be materialized
2863         // in a register.
2864         if (ConstantSDNode *SRLI = dyn_cast<ConstantSDNode>(N1.getOperand(1))) {
2865           APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
2866                                              SRLI->getZExtValue());
2867           if (DAG.MaskedValueIsZero(N0.getOperand(1), Mask)) {
2868             ADDC |= Mask;
2869             if (TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2870               SDLoc DL(N0);
2871               SDValue NewAdd =
2872                 DAG.getNode(ISD::ADD, DL, VT,
2873                             N0.getOperand(0), DAG.getConstant(ADDC, DL, VT));
2874               CombineTo(N0.getNode(), NewAdd);
2875               // Return N so it doesn't get rechecked!
2876               return SDValue(LocReference, 0);
2877             }
2878           }
2879         }
2880       }
2881     }
2882   }
2883
2884   return SDValue();
2885 }
2886
2887 SDValue DAGCombiner::visitAND(SDNode *N) {
2888   SDValue N0 = N->getOperand(0);
2889   SDValue N1 = N->getOperand(1);
2890   EVT VT = N1.getValueType();
2891
2892   // fold vector ops
2893   if (VT.isVector()) {
2894     if (SDValue FoldedVOp = SimplifyVBinOp(N))
2895       return FoldedVOp;
2896
2897     // fold (and x, 0) -> 0, vector edition
2898     if (ISD::isBuildVectorAllZeros(N0.getNode()))
2899       // do not return N0, because undef node may exist in N0
2900       return DAG.getConstant(
2901           APInt::getNullValue(
2902               N0.getValueType().getScalarType().getSizeInBits()),
2903           SDLoc(N), N0.getValueType());
2904     if (ISD::isBuildVectorAllZeros(N1.getNode()))
2905       // do not return N1, because undef node may exist in N1
2906       return DAG.getConstant(
2907           APInt::getNullValue(
2908               N1.getValueType().getScalarType().getSizeInBits()),
2909           SDLoc(N), N1.getValueType());
2910
2911     // fold (and x, -1) -> x, vector edition
2912     if (ISD::isBuildVectorAllOnes(N0.getNode()))
2913       return N1;
2914     if (ISD::isBuildVectorAllOnes(N1.getNode()))
2915       return N0;
2916   }
2917
2918   // fold (and c1, c2) -> c1&c2
2919   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
2920   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2921   if (N0C && N1C && !N1C->isOpaque())
2922     return DAG.FoldConstantArithmetic(ISD::AND, SDLoc(N), VT, N0C, N1C);
2923   // canonicalize constant to RHS
2924   if (isConstantIntBuildVectorOrConstantInt(N0) &&
2925      !isConstantIntBuildVectorOrConstantInt(N1))
2926     return DAG.getNode(ISD::AND, SDLoc(N), VT, N1, N0);
2927   // fold (and x, -1) -> x
2928   if (isAllOnesConstant(N1))
2929     return N0;
2930   // if (and x, c) is known to be zero, return 0
2931   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2932   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2933                                    APInt::getAllOnesValue(BitWidth)))
2934     return DAG.getConstant(0, SDLoc(N), VT);
2935   // reassociate and
2936   if (SDValue RAND = ReassociateOps(ISD::AND, SDLoc(N), N0, N1))
2937     return RAND;
2938   // fold (and (or x, C), D) -> D if (C & D) == D
2939   if (N1C && N0.getOpcode() == ISD::OR)
2940     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2941       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2942         return N1;
2943   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2944   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2945     SDValue N0Op0 = N0.getOperand(0);
2946     APInt Mask = ~N1C->getAPIntValue();
2947     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2948     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2949       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N),
2950                                  N0.getValueType(), N0Op0);
2951
2952       // Replace uses of the AND with uses of the Zero extend node.
2953       CombineTo(N, Zext);
2954
2955       // We actually want to replace all uses of the any_extend with the
2956       // zero_extend, to avoid duplicating things.  This will later cause this
2957       // AND to be folded.
2958       CombineTo(N0.getNode(), Zext);
2959       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2960     }
2961   }
2962   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
2963   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
2964   // already be zero by virtue of the width of the base type of the load.
2965   //
2966   // the 'X' node here can either be nothing or an extract_vector_elt to catch
2967   // more cases.
2968   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
2969        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
2970       N0.getOpcode() == ISD::LOAD) {
2971     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
2972                                          N0 : N0.getOperand(0) );
2973
2974     // Get the constant (if applicable) the zero'th operand is being ANDed with.
2975     // This can be a pure constant or a vector splat, in which case we treat the
2976     // vector as a scalar and use the splat value.
2977     APInt Constant = APInt::getNullValue(1);
2978     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
2979       Constant = C->getAPIntValue();
2980     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
2981       APInt SplatValue, SplatUndef;
2982       unsigned SplatBitSize;
2983       bool HasAnyUndefs;
2984       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
2985                                              SplatBitSize, HasAnyUndefs);
2986       if (IsSplat) {
2987         // Undef bits can contribute to a possible optimisation if set, so
2988         // set them.
2989         SplatValue |= SplatUndef;
2990
2991         // The splat value may be something like "0x00FFFFFF", which means 0 for
2992         // the first vector value and FF for the rest, repeating. We need a mask
2993         // that will apply equally to all members of the vector, so AND all the
2994         // lanes of the constant together.
2995         EVT VT = Vector->getValueType(0);
2996         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
2997
2998         // If the splat value has been compressed to a bitlength lower
2999         // than the size of the vector lane, we need to re-expand it to
3000         // the lane size.
3001         if (BitWidth > SplatBitSize)
3002           for (SplatValue = SplatValue.zextOrTrunc(BitWidth);
3003                SplatBitSize < BitWidth;
3004                SplatBitSize = SplatBitSize * 2)
3005             SplatValue |= SplatValue.shl(SplatBitSize);
3006
3007         // Make sure that variable 'Constant' is only set if 'SplatBitSize' is a
3008         // multiple of 'BitWidth'. Otherwise, we could propagate a wrong value.
3009         if (SplatBitSize % BitWidth == 0) {
3010           Constant = APInt::getAllOnesValue(BitWidth);
3011           for (unsigned i = 0, n = SplatBitSize/BitWidth; i < n; ++i)
3012             Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
3013         }
3014       }
3015     }
3016
3017     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
3018     // actually legal and isn't going to get expanded, else this is a false
3019     // optimisation.
3020     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
3021                                                     Load->getValueType(0),
3022                                                     Load->getMemoryVT());
3023
3024     // Resize the constant to the same size as the original memory access before
3025     // extension. If it is still the AllOnesValue then this AND is completely
3026     // unneeded.
3027     Constant =
3028       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
3029
3030     bool B;
3031     switch (Load->getExtensionType()) {
3032     default: B = false; break;
3033     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
3034     case ISD::ZEXTLOAD:
3035     case ISD::NON_EXTLOAD: B = true; break;
3036     }
3037
3038     if (B && Constant.isAllOnesValue()) {
3039       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
3040       // preserve semantics once we get rid of the AND.
3041       SDValue NewLoad(Load, 0);
3042       if (Load->getExtensionType() == ISD::EXTLOAD) {
3043         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
3044                               Load->getValueType(0), SDLoc(Load),
3045                               Load->getChain(), Load->getBasePtr(),
3046                               Load->getOffset(), Load->getMemoryVT(),
3047                               Load->getMemOperand());
3048         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
3049         if (Load->getNumValues() == 3) {
3050           // PRE/POST_INC loads have 3 values.
3051           SDValue To[] = { NewLoad.getValue(0), NewLoad.getValue(1),
3052                            NewLoad.getValue(2) };
3053           CombineTo(Load, To, 3, true);
3054         } else {
3055           CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
3056         }
3057       }
3058
3059       // Fold the AND away, taking care not to fold to the old load node if we
3060       // replaced it.
3061       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
3062
3063       return SDValue(N, 0); // Return N so it doesn't get rechecked!
3064     }
3065   }
3066
3067   // fold (and (load x), 255) -> (zextload x, i8)
3068   // fold (and (extload x, i16), 255) -> (zextload x, i8)
3069   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
3070   if (N1C && (N0.getOpcode() == ISD::LOAD ||
3071               (N0.getOpcode() == ISD::ANY_EXTEND &&
3072                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
3073     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
3074     LoadSDNode *LN0 = HasAnyExt
3075       ? cast<LoadSDNode>(N0.getOperand(0))
3076       : cast<LoadSDNode>(N0);
3077     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
3078         LN0->isUnindexed() && N0.hasOneUse() && SDValue(LN0, 0).hasOneUse()) {
3079       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
3080       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
3081         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
3082         EVT LoadedVT = LN0->getMemoryVT();
3083         EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
3084
3085         if (ExtVT == LoadedVT &&
3086             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, LoadResultTy,
3087                                                     ExtVT))) {
3088
3089           SDValue NewLoad =
3090             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
3091                            LN0->getChain(), LN0->getBasePtr(), ExtVT,
3092                            LN0->getMemOperand());
3093           AddToWorklist(N);
3094           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
3095           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3096         }
3097
3098         // Do not change the width of a volatile load.
3099         // Do not generate loads of non-round integer types since these can
3100         // be expensive (and would be wrong if the type is not byte sized).
3101         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
3102             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, LoadResultTy,
3103                                                     ExtVT))) {
3104           EVT PtrType = LN0->getOperand(1).getValueType();
3105
3106           unsigned Alignment = LN0->getAlignment();
3107           SDValue NewPtr = LN0->getBasePtr();
3108
3109           // For big endian targets, we need to add an offset to the pointer
3110           // to load the correct bytes.  For little endian systems, we merely
3111           // need to read fewer bytes from the same pointer.
3112           if (DAG.getDataLayout().isBigEndian()) {
3113             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
3114             unsigned EVTStoreBytes = ExtVT.getStoreSize();
3115             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
3116             SDLoc DL(LN0);
3117             NewPtr = DAG.getNode(ISD::ADD, DL, PtrType,
3118                                  NewPtr, DAG.getConstant(PtrOff, DL, PtrType));
3119             Alignment = MinAlign(Alignment, PtrOff);
3120           }
3121
3122           AddToWorklist(NewPtr.getNode());
3123
3124           SDValue Load =
3125             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
3126                            LN0->getChain(), NewPtr,
3127                            LN0->getPointerInfo(),
3128                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
3129                            LN0->isInvariant(), Alignment, LN0->getAAInfo());
3130           AddToWorklist(N);
3131           CombineTo(LN0, Load, Load.getValue(1));
3132           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3133         }
3134       }
3135     }
3136   }
3137
3138   if (SDValue Combined = visitANDLike(N0, N1, N))
3139     return Combined;
3140
3141   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
3142   if (N0.getOpcode() == N1.getOpcode())
3143     if (SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N))
3144       return Tmp;
3145
3146   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
3147   // fold (and (sra)) -> (and (srl)) when possible.
3148   if (!VT.isVector() &&
3149       SimplifyDemandedBits(SDValue(N, 0)))
3150     return SDValue(N, 0);
3151
3152   // fold (zext_inreg (extload x)) -> (zextload x)
3153   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
3154     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
3155     EVT MemVT = LN0->getMemoryVT();
3156     // If we zero all the possible extended bits, then we can turn this into
3157     // a zextload if we are running before legalize or the operation is legal.
3158     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
3159     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
3160                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
3161         ((!LegalOperations && !LN0->isVolatile()) ||
3162          TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, MemVT))) {
3163       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
3164                                        LN0->getChain(), LN0->getBasePtr(),
3165                                        MemVT, LN0->getMemOperand());
3166       AddToWorklist(N);
3167       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
3168       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3169     }
3170   }
3171   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
3172   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
3173       N0.hasOneUse()) {
3174     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
3175     EVT MemVT = LN0->getMemoryVT();
3176     // If we zero all the possible extended bits, then we can turn this into
3177     // a zextload if we are running before legalize or the operation is legal.
3178     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
3179     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
3180                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
3181         ((!LegalOperations && !LN0->isVolatile()) ||
3182          TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, MemVT))) {
3183       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
3184                                        LN0->getChain(), LN0->getBasePtr(),
3185                                        MemVT, LN0->getMemOperand());
3186       AddToWorklist(N);
3187       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
3188       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3189     }
3190   }
3191   // fold (and (or (srl N, 8), (shl N, 8)), 0xffff) -> (srl (bswap N), const)
3192   if (N1C && N1C->getAPIntValue() == 0xffff && N0.getOpcode() == ISD::OR) {
3193     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
3194                                        N0.getOperand(1), false);
3195     if (BSwap.getNode())
3196       return BSwap;
3197   }
3198
3199   return SDValue();
3200 }
3201
3202 /// Match (a >> 8) | (a << 8) as (bswap a) >> 16.
3203 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
3204                                         bool DemandHighBits) {
3205   if (!LegalOperations)
3206     return SDValue();
3207
3208   EVT VT = N->getValueType(0);
3209   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
3210     return SDValue();
3211   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3212     return SDValue();
3213
3214   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
3215   bool LookPassAnd0 = false;
3216   bool LookPassAnd1 = false;
3217   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
3218       std::swap(N0, N1);
3219   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
3220       std::swap(N0, N1);
3221   if (N0.getOpcode() == ISD::AND) {
3222     if (!N0.getNode()->hasOneUse())
3223       return SDValue();
3224     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3225     if (!N01C || N01C->getZExtValue() != 0xFF00)
3226       return SDValue();
3227     N0 = N0.getOperand(0);
3228     LookPassAnd0 = true;
3229   }
3230
3231   if (N1.getOpcode() == ISD::AND) {
3232     if (!N1.getNode()->hasOneUse())
3233       return SDValue();
3234     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
3235     if (!N11C || N11C->getZExtValue() != 0xFF)
3236       return SDValue();
3237     N1 = N1.getOperand(0);
3238     LookPassAnd1 = true;
3239   }
3240
3241   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
3242     std::swap(N0, N1);
3243   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
3244     return SDValue();
3245   if (!N0.getNode()->hasOneUse() ||
3246       !N1.getNode()->hasOneUse())
3247     return SDValue();
3248
3249   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3250   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
3251   if (!N01C || !N11C)
3252     return SDValue();
3253   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
3254     return SDValue();
3255
3256   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
3257   SDValue N00 = N0->getOperand(0);
3258   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
3259     if (!N00.getNode()->hasOneUse())
3260       return SDValue();
3261     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
3262     if (!N001C || N001C->getZExtValue() != 0xFF)
3263       return SDValue();
3264     N00 = N00.getOperand(0);
3265     LookPassAnd0 = true;
3266   }
3267
3268   SDValue N10 = N1->getOperand(0);
3269   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
3270     if (!N10.getNode()->hasOneUse())
3271       return SDValue();
3272     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
3273     if (!N101C || N101C->getZExtValue() != 0xFF00)
3274       return SDValue();
3275     N10 = N10.getOperand(0);
3276     LookPassAnd1 = true;
3277   }
3278
3279   if (N00 != N10)
3280     return SDValue();
3281
3282   // Make sure everything beyond the low halfword gets set to zero since the SRL
3283   // 16 will clear the top bits.
3284   unsigned OpSizeInBits = VT.getSizeInBits();
3285   if (DemandHighBits && OpSizeInBits > 16) {
3286     // If the left-shift isn't masked out then the only way this is a bswap is
3287     // if all bits beyond the low 8 are 0. In that case the entire pattern
3288     // reduces to a left shift anyway: leave it for other parts of the combiner.
3289     if (!LookPassAnd0)
3290       return SDValue();
3291
3292     // However, if the right shift isn't masked out then it might be because
3293     // it's not needed. See if we can spot that too.
3294     if (!LookPassAnd1 &&
3295         !DAG.MaskedValueIsZero(
3296             N10, APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - 16)))
3297       return SDValue();
3298   }
3299
3300   SDValue Res = DAG.getNode(ISD::BSWAP, SDLoc(N), VT, N00);
3301   if (OpSizeInBits > 16) {
3302     SDLoc DL(N);
3303     Res = DAG.getNode(ISD::SRL, DL, VT, Res,
3304                       DAG.getConstant(OpSizeInBits - 16, DL,
3305                                       getShiftAmountTy(VT)));
3306   }
3307   return Res;
3308 }
3309
3310 /// Return true if the specified node is an element that makes up a 32-bit
3311 /// packed halfword byteswap.
3312 /// ((x & 0x000000ff) << 8) |
3313 /// ((x & 0x0000ff00) >> 8) |
3314 /// ((x & 0x00ff0000) << 8) |
3315 /// ((x & 0xff000000) >> 8)
3316 static bool isBSwapHWordElement(SDValue N, MutableArrayRef<SDNode *> Parts) {
3317   if (!N.getNode()->hasOneUse())
3318     return false;
3319
3320   unsigned Opc = N.getOpcode();
3321   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
3322     return false;
3323
3324   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3325   if (!N1C)
3326     return false;
3327
3328   unsigned Num;
3329   switch (N1C->getZExtValue()) {
3330   default:
3331     return false;
3332   case 0xFF:       Num = 0; break;
3333   case 0xFF00:     Num = 1; break;
3334   case 0xFF0000:   Num = 2; break;
3335   case 0xFF000000: Num = 3; break;
3336   }
3337
3338   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
3339   SDValue N0 = N.getOperand(0);
3340   if (Opc == ISD::AND) {
3341     if (Num == 0 || Num == 2) {
3342       // (x >> 8) & 0xff
3343       // (x >> 8) & 0xff0000
3344       if (N0.getOpcode() != ISD::SRL)
3345         return false;
3346       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3347       if (!C || C->getZExtValue() != 8)
3348         return false;
3349     } else {
3350       // (x << 8) & 0xff00
3351       // (x << 8) & 0xff000000
3352       if (N0.getOpcode() != ISD::SHL)
3353         return false;
3354       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3355       if (!C || C->getZExtValue() != 8)
3356         return false;
3357     }
3358   } else if (Opc == ISD::SHL) {
3359     // (x & 0xff) << 8
3360     // (x & 0xff0000) << 8
3361     if (Num != 0 && Num != 2)
3362       return false;
3363     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3364     if (!C || C->getZExtValue() != 8)
3365       return false;
3366   } else { // Opc == ISD::SRL
3367     // (x & 0xff00) >> 8
3368     // (x & 0xff000000) >> 8
3369     if (Num != 1 && Num != 3)
3370       return false;
3371     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3372     if (!C || C->getZExtValue() != 8)
3373       return false;
3374   }
3375
3376   if (Parts[Num])
3377     return false;
3378
3379   Parts[Num] = N0.getOperand(0).getNode();
3380   return true;
3381 }
3382
3383 /// Match a 32-bit packed halfword bswap. That is
3384 /// ((x & 0x000000ff) << 8) |
3385 /// ((x & 0x0000ff00) >> 8) |
3386 /// ((x & 0x00ff0000) << 8) |
3387 /// ((x & 0xff000000) >> 8)
3388 /// => (rotl (bswap x), 16)
3389 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
3390   if (!LegalOperations)
3391     return SDValue();
3392
3393   EVT VT = N->getValueType(0);
3394   if (VT != MVT::i32)
3395     return SDValue();
3396   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3397     return SDValue();
3398
3399   // Look for either
3400   // (or (or (and), (and)), (or (and), (and)))
3401   // (or (or (or (and), (and)), (and)), (and))
3402   if (N0.getOpcode() != ISD::OR)
3403     return SDValue();
3404   SDValue N00 = N0.getOperand(0);
3405   SDValue N01 = N0.getOperand(1);
3406   SDNode *Parts[4] = {};
3407
3408   if (N1.getOpcode() == ISD::OR &&
3409       N00.getNumOperands() == 2 && N01.getNumOperands() == 2) {
3410     // (or (or (and), (and)), (or (and), (and)))
3411     SDValue N000 = N00.getOperand(0);
3412     if (!isBSwapHWordElement(N000, Parts))
3413       return SDValue();
3414
3415     SDValue N001 = N00.getOperand(1);
3416     if (!isBSwapHWordElement(N001, Parts))
3417       return SDValue();
3418     SDValue N010 = N01.getOperand(0);
3419     if (!isBSwapHWordElement(N010, Parts))
3420       return SDValue();
3421     SDValue N011 = N01.getOperand(1);
3422     if (!isBSwapHWordElement(N011, Parts))
3423       return SDValue();
3424   } else {
3425     // (or (or (or (and), (and)), (and)), (and))
3426     if (!isBSwapHWordElement(N1, Parts))
3427       return SDValue();
3428     if (!isBSwapHWordElement(N01, Parts))
3429       return SDValue();
3430     if (N00.getOpcode() != ISD::OR)
3431       return SDValue();
3432     SDValue N000 = N00.getOperand(0);
3433     if (!isBSwapHWordElement(N000, Parts))
3434       return SDValue();
3435     SDValue N001 = N00.getOperand(1);
3436     if (!isBSwapHWordElement(N001, Parts))
3437       return SDValue();
3438   }
3439
3440   // Make sure the parts are all coming from the same node.
3441   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
3442     return SDValue();
3443
3444   SDLoc DL(N);
3445   SDValue BSwap = DAG.getNode(ISD::BSWAP, DL, VT,
3446                               SDValue(Parts[0], 0));
3447
3448   // Result of the bswap should be rotated by 16. If it's not legal, then
3449   // do  (x << 16) | (x >> 16).
3450   SDValue ShAmt = DAG.getConstant(16, DL, getShiftAmountTy(VT));
3451   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
3452     return DAG.getNode(ISD::ROTL, DL, VT, BSwap, ShAmt);
3453   if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
3454     return DAG.getNode(ISD::ROTR, DL, VT, BSwap, ShAmt);
3455   return DAG.getNode(ISD::OR, DL, VT,
3456                      DAG.getNode(ISD::SHL, DL, VT, BSwap, ShAmt),
3457                      DAG.getNode(ISD::SRL, DL, VT, BSwap, ShAmt));
3458 }
3459
3460 /// This contains all DAGCombine rules which reduce two values combined by
3461 /// an Or operation to a single value \see visitANDLike().
3462 SDValue DAGCombiner::visitORLike(SDValue N0, SDValue N1, SDNode *LocReference) {
3463   EVT VT = N1.getValueType();
3464   // fold (or x, undef) -> -1
3465   if (!LegalOperations &&
3466       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
3467     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
3468     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()),
3469                            SDLoc(LocReference), VT);
3470   }
3471   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3472   SDValue LL, LR, RL, RR, CC0, CC1;
3473   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3474     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3475     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3476
3477     if (LR == RR && Op0 == Op1 && LL.getValueType().isInteger()) {
3478       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3479       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3480       if (isNullConstant(LR) && (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3481         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(LR),
3482                                      LR.getValueType(), LL, RL);
3483         AddToWorklist(ORNode.getNode());
3484         return DAG.getSetCC(SDLoc(LocReference), VT, ORNode, LR, Op1);
3485       }
3486       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3487       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3488       if (isAllOnesConstant(LR) && (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3489         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(LR),
3490                                       LR.getValueType(), LL, RL);
3491         AddToWorklist(ANDNode.getNode());
3492         return DAG.getSetCC(SDLoc(LocReference), VT, ANDNode, LR, Op1);
3493       }
3494     }
3495     // canonicalize equivalent to ll == rl
3496     if (LL == RR && LR == RL) {
3497       Op1 = ISD::getSetCCSwappedOperands(Op1);
3498       std::swap(RL, RR);
3499     }
3500     if (LL == RL && LR == RR) {
3501       bool isInteger = LL.getValueType().isInteger();
3502       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3503       if (Result != ISD::SETCC_INVALID &&
3504           (!LegalOperations ||
3505            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
3506             TLI.isOperationLegal(ISD::SETCC,
3507               getSetCCResultType(N0.getValueType())))))
3508         return DAG.getSetCC(SDLoc(LocReference), N0.getValueType(),
3509                             LL, LR, Result);
3510     }
3511   }
3512
3513   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3514   if (N0.getOpcode() == ISD::AND && N1.getOpcode() == ISD::AND &&
3515       // Don't increase # computations.
3516       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3517     // We can only do this xform if we know that bits from X that are set in C2
3518     // but not in C1 are already zero.  Likewise for Y.
3519     if (const ConstantSDNode *N0O1C =
3520         getAsNonOpaqueConstant(N0.getOperand(1))) {
3521       if (const ConstantSDNode *N1O1C =
3522           getAsNonOpaqueConstant(N1.getOperand(1))) {
3523         // We can only do this xform if we know that bits from X that are set in
3524         // C2 but not in C1 are already zero.  Likewise for Y.
3525         const APInt &LHSMask = N0O1C->getAPIntValue();
3526         const APInt &RHSMask = N1O1C->getAPIntValue();
3527
3528         if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3529             DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3530           SDValue X = DAG.getNode(ISD::OR, SDLoc(N0), VT,
3531                                   N0.getOperand(0), N1.getOperand(0));
3532           SDLoc DL(LocReference);
3533           return DAG.getNode(ISD::AND, DL, VT, X,
3534                              DAG.getConstant(LHSMask | RHSMask, DL, VT));
3535         }
3536       }
3537     }
3538   }
3539
3540   // (or (and X, M), (and X, N)) -> (and X, (or M, N))
3541   if (N0.getOpcode() == ISD::AND &&
3542       N1.getOpcode() == ISD::AND &&
3543       N0.getOperand(0) == N1.getOperand(0) &&
3544       // Don't increase # computations.
3545       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3546     SDValue X = DAG.getNode(ISD::OR, SDLoc(N0), VT,
3547                             N0.getOperand(1), N1.getOperand(1));
3548     return DAG.getNode(ISD::AND, SDLoc(LocReference), VT, N0.getOperand(0), X);
3549   }
3550
3551   return SDValue();
3552 }
3553
3554 SDValue DAGCombiner::visitOR(SDNode *N) {
3555   SDValue N0 = N->getOperand(0);
3556   SDValue N1 = N->getOperand(1);
3557   EVT VT = N1.getValueType();
3558
3559   // fold vector ops
3560   if (VT.isVector()) {
3561     if (SDValue FoldedVOp = SimplifyVBinOp(N))
3562       return FoldedVOp;
3563
3564     // fold (or x, 0) -> x, vector edition
3565     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3566       return N1;
3567     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3568       return N0;
3569
3570     // fold (or x, -1) -> -1, vector edition
3571     if (ISD::isBuildVectorAllOnes(N0.getNode()))
3572       // do not return N0, because undef node may exist in N0
3573       return DAG.getConstant(
3574           APInt::getAllOnesValue(
3575               N0.getValueType().getScalarType().getSizeInBits()),
3576           SDLoc(N), N0.getValueType());
3577     if (ISD::isBuildVectorAllOnes(N1.getNode()))
3578       // do not return N1, because undef node may exist in N1
3579       return DAG.getConstant(
3580           APInt::getAllOnesValue(
3581               N1.getValueType().getScalarType().getSizeInBits()),
3582           SDLoc(N), N1.getValueType());
3583
3584     // fold (or (shuf A, V_0, MA), (shuf B, V_0, MB)) -> (shuf A, B, Mask1)
3585     // fold (or (shuf A, V_0, MA), (shuf B, V_0, MB)) -> (shuf B, A, Mask2)
3586     // Do this only if the resulting shuffle is legal.
3587     if (isa<ShuffleVectorSDNode>(N0) &&
3588         isa<ShuffleVectorSDNode>(N1) &&
3589         // Avoid folding a node with illegal type.
3590         TLI.isTypeLegal(VT) &&
3591         N0->getOperand(1) == N1->getOperand(1) &&
3592         ISD::isBuildVectorAllZeros(N0.getOperand(1).getNode())) {
3593       bool CanFold = true;
3594       unsigned NumElts = VT.getVectorNumElements();
3595       const ShuffleVectorSDNode *SV0 = cast<ShuffleVectorSDNode>(N0);
3596       const ShuffleVectorSDNode *SV1 = cast<ShuffleVectorSDNode>(N1);
3597       // We construct two shuffle masks:
3598       // - Mask1 is a shuffle mask for a shuffle with N0 as the first operand
3599       // and N1 as the second operand.
3600       // - Mask2 is a shuffle mask for a shuffle with N1 as the first operand
3601       // and N0 as the second operand.
3602       // We do this because OR is commutable and therefore there might be
3603       // two ways to fold this node into a shuffle.
3604       SmallVector<int,4> Mask1;
3605       SmallVector<int,4> Mask2;
3606
3607       for (unsigned i = 0; i != NumElts && CanFold; ++i) {
3608         int M0 = SV0->getMaskElt(i);
3609         int M1 = SV1->getMaskElt(i);
3610
3611         // Both shuffle indexes are undef. Propagate Undef.
3612         if (M0 < 0 && M1 < 0) {
3613           Mask1.push_back(M0);
3614           Mask2.push_back(M0);
3615           continue;
3616         }
3617
3618         if (M0 < 0 || M1 < 0 ||
3619             (M0 < (int)NumElts && M1 < (int)NumElts) ||
3620             (M0 >= (int)NumElts && M1 >= (int)NumElts)) {
3621           CanFold = false;
3622           break;
3623         }
3624
3625         Mask1.push_back(M0 < (int)NumElts ? M0 : M1 + NumElts);
3626         Mask2.push_back(M1 < (int)NumElts ? M1 : M0 + NumElts);
3627       }
3628
3629       if (CanFold) {
3630         // Fold this sequence only if the resulting shuffle is 'legal'.
3631         if (TLI.isShuffleMaskLegal(Mask1, VT))
3632           return DAG.getVectorShuffle(VT, SDLoc(N), N0->getOperand(0),
3633                                       N1->getOperand(0), &Mask1[0]);
3634         if (TLI.isShuffleMaskLegal(Mask2, VT))
3635           return DAG.getVectorShuffle(VT, SDLoc(N), N1->getOperand(0),
3636                                       N0->getOperand(0), &Mask2[0]);
3637       }
3638     }
3639   }
3640
3641   // fold (or c1, c2) -> c1|c2
3642   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
3643   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3644   if (N0C && N1C && !N1C->isOpaque())
3645     return DAG.FoldConstantArithmetic(ISD::OR, SDLoc(N), VT, N0C, N1C);
3646   // canonicalize constant to RHS
3647   if (isConstantIntBuildVectorOrConstantInt(N0) &&
3648      !isConstantIntBuildVectorOrConstantInt(N1))
3649     return DAG.getNode(ISD::OR, SDLoc(N), VT, N1, N0);
3650   // fold (or x, 0) -> x
3651   if (isNullConstant(N1))
3652     return N0;
3653   // fold (or x, -1) -> -1
3654   if (isAllOnesConstant(N1))
3655     return N1;
3656   // fold (or x, c) -> c iff (x & ~c) == 0
3657   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
3658     return N1;
3659
3660   if (SDValue Combined = visitORLike(N0, N1, N))
3661     return Combined;
3662
3663   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
3664   if (SDValue BSwap = MatchBSwapHWord(N, N0, N1))
3665     return BSwap;
3666   if (SDValue BSwap = MatchBSwapHWordLow(N, N0, N1))
3667     return BSwap;
3668
3669   // reassociate or
3670   if (SDValue ROR = ReassociateOps(ISD::OR, SDLoc(N), N0, N1))
3671     return ROR;
3672   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3673   // iff (c1 & c2) == 0.
3674   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3675              isa<ConstantSDNode>(N0.getOperand(1))) {
3676     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3677     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0) {
3678       if (SDValue COR = DAG.FoldConstantArithmetic(ISD::OR, SDLoc(N1), VT,
3679                                                    N1C, C1))
3680         return DAG.getNode(
3681             ISD::AND, SDLoc(N), VT,
3682             DAG.getNode(ISD::OR, SDLoc(N0), VT, N0.getOperand(0), N1), COR);
3683       return SDValue();
3684     }
3685   }
3686   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3687   if (N0.getOpcode() == N1.getOpcode())
3688     if (SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N))
3689       return Tmp;
3690
3691   // See if this is some rotate idiom.
3692   if (SDNode *Rot = MatchRotate(N0, N1, SDLoc(N)))
3693     return SDValue(Rot, 0);
3694
3695   // Simplify the operands using demanded-bits information.
3696   if (!VT.isVector() &&
3697       SimplifyDemandedBits(SDValue(N, 0)))
3698     return SDValue(N, 0);
3699
3700   return SDValue();
3701 }
3702
3703 /// Match "(X shl/srl V1) & V2" where V2 may not be present.
3704 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3705   if (Op.getOpcode() == ISD::AND) {
3706     if (isa<ConstantSDNode>(Op.getOperand(1))) {
3707       Mask = Op.getOperand(1);
3708       Op = Op.getOperand(0);
3709     } else {
3710       return false;
3711     }
3712   }
3713
3714   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3715     Shift = Op;
3716     return true;
3717   }
3718
3719   return false;
3720 }
3721
3722 // Return true if we can prove that, whenever Neg and Pos are both in the
3723 // range [0, OpSize), Neg == (Pos == 0 ? 0 : OpSize - Pos).  This means that
3724 // for two opposing shifts shift1 and shift2 and a value X with OpBits bits:
3725 //
3726 //     (or (shift1 X, Neg), (shift2 X, Pos))
3727 //
3728 // reduces to a rotate in direction shift2 by Pos or (equivalently) a rotate
3729 // in direction shift1 by Neg.  The range [0, OpSize) means that we only need
3730 // to consider shift amounts with defined behavior.
3731 static bool matchRotateSub(SDValue Pos, SDValue Neg, unsigned OpSize) {
3732   // If OpSize is a power of 2 then:
3733   //
3734   //  (a) (Pos == 0 ? 0 : OpSize - Pos) == (OpSize - Pos) & (OpSize - 1)
3735   //  (b) Neg == Neg & (OpSize - 1) whenever Neg is in [0, OpSize).
3736   //
3737   // So if OpSize is a power of 2 and Neg is (and Neg', OpSize-1), we check
3738   // for the stronger condition:
3739   //
3740   //     Neg & (OpSize - 1) == (OpSize - Pos) & (OpSize - 1)    [A]
3741   //
3742   // for all Neg and Pos.  Since Neg & (OpSize - 1) == Neg' & (OpSize - 1)
3743   // we can just replace Neg with Neg' for the rest of the function.
3744   //
3745   // In other cases we check for the even stronger condition:
3746   //
3747   //     Neg == OpSize - Pos                                    [B]
3748   //
3749   // for all Neg and Pos.  Note that the (or ...) then invokes undefined
3750   // behavior if Pos == 0 (and consequently Neg == OpSize).
3751   //
3752   // We could actually use [A] whenever OpSize is a power of 2, but the
3753   // only extra cases that it would match are those uninteresting ones
3754   // where Neg and Pos are never in range at the same time.  E.g. for
3755   // OpSize == 32, using [A] would allow a Neg of the form (sub 64, Pos)
3756   // as well as (sub 32, Pos), but:
3757   //
3758   //     (or (shift1 X, (sub 64, Pos)), (shift2 X, Pos))
3759   //
3760   // always invokes undefined behavior for 32-bit X.
3761   //
3762   // Below, Mask == OpSize - 1 when using [A] and is all-ones otherwise.
3763   unsigned MaskLoBits = 0;
3764   if (Neg.getOpcode() == ISD::AND &&
3765       isPowerOf2_64(OpSize) &&
3766       Neg.getOperand(1).getOpcode() == ISD::Constant &&
3767       cast<ConstantSDNode>(Neg.getOperand(1))->getAPIntValue() == OpSize - 1) {
3768     Neg = Neg.getOperand(0);
3769     MaskLoBits = Log2_64(OpSize);
3770   }
3771
3772   // Check whether Neg has the form (sub NegC, NegOp1) for some NegC and NegOp1.
3773   if (Neg.getOpcode() != ISD::SUB)
3774     return 0;
3775   ConstantSDNode *NegC = dyn_cast<ConstantSDNode>(Neg.getOperand(0));
3776   if (!NegC)
3777     return 0;
3778   SDValue NegOp1 = Neg.getOperand(1);
3779
3780   // On the RHS of [A], if Pos is Pos' & (OpSize - 1), just replace Pos with
3781   // Pos'.  The truncation is redundant for the purpose of the equality.
3782   if (MaskLoBits &&
3783       Pos.getOpcode() == ISD::AND &&
3784       Pos.getOperand(1).getOpcode() == ISD::Constant &&
3785       cast<ConstantSDNode>(Pos.getOperand(1))->getAPIntValue() == OpSize - 1)
3786     Pos = Pos.getOperand(0);
3787
3788   // The condition we need is now:
3789   //
3790   //     (NegC - NegOp1) & Mask == (OpSize - Pos) & Mask
3791   //
3792   // If NegOp1 == Pos then we need:
3793   //
3794   //              OpSize & Mask == NegC & Mask
3795   //
3796   // (because "x & Mask" is a truncation and distributes through subtraction).
3797   APInt Width;
3798   if (Pos == NegOp1)
3799     Width = NegC->getAPIntValue();
3800   // Check for cases where Pos has the form (add NegOp1, PosC) for some PosC.
3801   // Then the condition we want to prove becomes:
3802   //
3803   //     (NegC - NegOp1) & Mask == (OpSize - (NegOp1 + PosC)) & Mask
3804   //
3805   // which, again because "x & Mask" is a truncation, becomes:
3806   //
3807   //                NegC & Mask == (OpSize - PosC) & Mask
3808   //              OpSize & Mask == (NegC + PosC) & Mask
3809   else if (Pos.getOpcode() == ISD::ADD &&
3810            Pos.getOperand(0) == NegOp1 &&
3811            Pos.getOperand(1).getOpcode() == ISD::Constant)
3812     Width = (cast<ConstantSDNode>(Pos.getOperand(1))->getAPIntValue() +
3813              NegC->getAPIntValue());
3814   else
3815     return false;
3816
3817   // Now we just need to check that OpSize & Mask == Width & Mask.
3818   if (MaskLoBits)
3819     // Opsize & Mask is 0 since Mask is Opsize - 1.
3820     return Width.getLoBits(MaskLoBits) == 0;
3821   return Width == OpSize;
3822 }
3823
3824 // A subroutine of MatchRotate used once we have found an OR of two opposite
3825 // shifts of Shifted.  If Neg == <operand size> - Pos then the OR reduces
3826 // to both (PosOpcode Shifted, Pos) and (NegOpcode Shifted, Neg), with the
3827 // former being preferred if supported.  InnerPos and InnerNeg are Pos and
3828 // Neg with outer conversions stripped away.
3829 SDNode *DAGCombiner::MatchRotatePosNeg(SDValue Shifted, SDValue Pos,
3830                                        SDValue Neg, SDValue InnerPos,
3831                                        SDValue InnerNeg, unsigned PosOpcode,
3832                                        unsigned NegOpcode, SDLoc DL) {
3833   // fold (or (shl x, (*ext y)),
3834   //          (srl x, (*ext (sub 32, y)))) ->
3835   //   (rotl x, y) or (rotr x, (sub 32, y))
3836   //
3837   // fold (or (shl x, (*ext (sub 32, y))),
3838   //          (srl x, (*ext y))) ->
3839   //   (rotr x, y) or (rotl x, (sub 32, y))
3840   EVT VT = Shifted.getValueType();
3841   if (matchRotateSub(InnerPos, InnerNeg, VT.getSizeInBits())) {
3842     bool HasPos = TLI.isOperationLegalOrCustom(PosOpcode, VT);
3843     return DAG.getNode(HasPos ? PosOpcode : NegOpcode, DL, VT, Shifted,
3844                        HasPos ? Pos : Neg).getNode();
3845   }
3846
3847   return nullptr;
3848 }
3849
3850 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3851 // idioms for rotate, and if the target supports rotation instructions, generate
3852 // a rot[lr].
3853 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL) {
3854   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3855   EVT VT = LHS.getValueType();
3856   if (!TLI.isTypeLegal(VT)) return nullptr;
3857
3858   // The target must have at least one rotate flavor.
3859   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3860   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3861   if (!HasROTL && !HasROTR) return nullptr;
3862
3863   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3864   SDValue LHSShift;   // The shift.
3865   SDValue LHSMask;    // AND value if any.
3866   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3867     return nullptr; // Not part of a rotate.
3868
3869   SDValue RHSShift;   // The shift.
3870   SDValue RHSMask;    // AND value if any.
3871   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3872     return nullptr; // Not part of a rotate.
3873
3874   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3875     return nullptr;   // Not shifting the same value.
3876
3877   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3878     return nullptr;   // Shifts must disagree.
3879
3880   // Canonicalize shl to left side in a shl/srl pair.
3881   if (RHSShift.getOpcode() == ISD::SHL) {
3882     std::swap(LHS, RHS);
3883     std::swap(LHSShift, RHSShift);
3884     std::swap(LHSMask , RHSMask );
3885   }
3886
3887   unsigned OpSizeInBits = VT.getSizeInBits();
3888   SDValue LHSShiftArg = LHSShift.getOperand(0);
3889   SDValue LHSShiftAmt = LHSShift.getOperand(1);
3890   SDValue RHSShiftArg = RHSShift.getOperand(0);
3891   SDValue RHSShiftAmt = RHSShift.getOperand(1);
3892
3893   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
3894   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
3895   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
3896       RHSShiftAmt.getOpcode() == ISD::Constant) {
3897     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
3898     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
3899     if ((LShVal + RShVal) != OpSizeInBits)
3900       return nullptr;
3901
3902     SDValue Rot = DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3903                               LHSShiftArg, HasROTL ? LHSShiftAmt : RHSShiftAmt);
3904
3905     // If there is an AND of either shifted operand, apply it to the result.
3906     if (LHSMask.getNode() || RHSMask.getNode()) {
3907       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
3908
3909       if (LHSMask.getNode()) {
3910         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
3911         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
3912       }
3913       if (RHSMask.getNode()) {
3914         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
3915         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
3916       }
3917
3918       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, DL, VT));
3919     }
3920
3921     return Rot.getNode();
3922   }
3923
3924   // If there is a mask here, and we have a variable shift, we can't be sure
3925   // that we're masking out the right stuff.
3926   if (LHSMask.getNode() || RHSMask.getNode())
3927     return nullptr;
3928
3929   // If the shift amount is sign/zext/any-extended just peel it off.
3930   SDValue LExtOp0 = LHSShiftAmt;
3931   SDValue RExtOp0 = RHSShiftAmt;
3932   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3933        LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3934        LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3935        LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
3936       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3937        RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3938        RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3939        RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
3940     LExtOp0 = LHSShiftAmt.getOperand(0);
3941     RExtOp0 = RHSShiftAmt.getOperand(0);
3942   }
3943
3944   SDNode *TryL = MatchRotatePosNeg(LHSShiftArg, LHSShiftAmt, RHSShiftAmt,
3945                                    LExtOp0, RExtOp0, ISD::ROTL, ISD::ROTR, DL);
3946   if (TryL)
3947     return TryL;
3948
3949   SDNode *TryR = MatchRotatePosNeg(RHSShiftArg, RHSShiftAmt, LHSShiftAmt,
3950                                    RExtOp0, LExtOp0, ISD::ROTR, ISD::ROTL, DL);
3951   if (TryR)
3952     return TryR;
3953
3954   return nullptr;
3955 }
3956
3957 SDValue DAGCombiner::visitXOR(SDNode *N) {
3958   SDValue N0 = N->getOperand(0);
3959   SDValue N1 = N->getOperand(1);
3960   EVT VT = N0.getValueType();
3961
3962   // fold vector ops
3963   if (VT.isVector()) {
3964     if (SDValue FoldedVOp = SimplifyVBinOp(N))
3965       return FoldedVOp;
3966
3967     // fold (xor x, 0) -> x, vector edition
3968     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3969       return N1;
3970     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3971       return N0;
3972   }
3973
3974   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
3975   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
3976     return DAG.getConstant(0, SDLoc(N), VT);
3977   // fold (xor x, undef) -> undef
3978   if (N0.getOpcode() == ISD::UNDEF)
3979     return N0;
3980   if (N1.getOpcode() == ISD::UNDEF)
3981     return N1;
3982   // fold (xor c1, c2) -> c1^c2
3983   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
3984   ConstantSDNode *N1C = getAsNonOpaqueConstant(N1);
3985   if (N0C && N1C)
3986     return DAG.FoldConstantArithmetic(ISD::XOR, SDLoc(N), VT, N0C, N1C);
3987   // canonicalize constant to RHS
3988   if (isConstantIntBuildVectorOrConstantInt(N0) &&
3989      !isConstantIntBuildVectorOrConstantInt(N1))
3990     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
3991   // fold (xor x, 0) -> x
3992   if (isNullConstant(N1))
3993     return N0;
3994   // reassociate xor
3995   if (SDValue RXOR = ReassociateOps(ISD::XOR, SDLoc(N), N0, N1))
3996     return RXOR;
3997
3998   // fold !(x cc y) -> (x !cc y)
3999   SDValue LHS, RHS, CC;
4000   if (TLI.isConstTrueVal(N1.getNode()) && isSetCCEquivalent(N0, LHS, RHS, CC)) {
4001     bool isInt = LHS.getValueType().isInteger();
4002     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
4003                                                isInt);
4004
4005     if (!LegalOperations ||
4006         TLI.isCondCodeLegal(NotCC, LHS.getSimpleValueType())) {
4007       switch (N0.getOpcode()) {
4008       default:
4009         llvm_unreachable("Unhandled SetCC Equivalent!");
4010       case ISD::SETCC:
4011         return DAG.getSetCC(SDLoc(N), VT, LHS, RHS, NotCC);
4012       case ISD::SELECT_CC:
4013         return DAG.getSelectCC(SDLoc(N), LHS, RHS, N0.getOperand(2),
4014                                N0.getOperand(3), NotCC);
4015       }
4016     }
4017   }
4018
4019   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
4020   if (isOneConstant(N1) && N0.getOpcode() == ISD::ZERO_EXTEND &&
4021       N0.getNode()->hasOneUse() &&
4022       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
4023     SDValue V = N0.getOperand(0);
4024     SDLoc DL(N0);
4025     V = DAG.getNode(ISD::XOR, DL, V.getValueType(), V,
4026                     DAG.getConstant(1, DL, V.getValueType()));
4027     AddToWorklist(V.getNode());
4028     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, V);
4029   }
4030
4031   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
4032   if (isOneConstant(N1) && VT == MVT::i1 &&
4033       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
4034     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
4035     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
4036       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
4037       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
4038       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
4039       AddToWorklist(LHS.getNode()); AddToWorklist(RHS.getNode());
4040       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
4041     }
4042   }
4043   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
4044   if (isAllOnesConstant(N1) &&
4045       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
4046     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
4047     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
4048       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
4049       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
4050       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
4051       AddToWorklist(LHS.getNode()); AddToWorklist(RHS.getNode());
4052       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
4053     }
4054   }
4055   // fold (xor (and x, y), y) -> (and (not x), y)
4056   if (N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
4057       N0->getOperand(1) == N1) {
4058     SDValue X = N0->getOperand(0);
4059     SDValue NotX = DAG.getNOT(SDLoc(X), X, VT);
4060     AddToWorklist(NotX.getNode());
4061     return DAG.getNode(ISD::AND, SDLoc(N), VT, NotX, N1);
4062   }
4063   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
4064   if (N1C && N0.getOpcode() == ISD::XOR) {
4065     if (const ConstantSDNode *N00C = getAsNonOpaqueConstant(N0.getOperand(0))) {
4066       SDLoc DL(N);
4067       return DAG.getNode(ISD::XOR, DL, VT, N0.getOperand(1),
4068                          DAG.getConstant(N1C->getAPIntValue() ^
4069                                          N00C->getAPIntValue(), DL, VT));
4070     }
4071     if (const ConstantSDNode *N01C = getAsNonOpaqueConstant(N0.getOperand(1))) {
4072       SDLoc DL(N);
4073       return DAG.getNode(ISD::XOR, DL, VT, N0.getOperand(0),
4074                          DAG.getConstant(N1C->getAPIntValue() ^
4075                                          N01C->getAPIntValue(), DL, VT));
4076     }
4077   }
4078   // fold (xor x, x) -> 0
4079   if (N0 == N1)
4080     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
4081
4082   // fold (xor (shl 1, x), -1) -> (rotl ~1, x)
4083   // Here is a concrete example of this equivalence:
4084   // i16   x ==  14
4085   // i16 shl ==   1 << 14  == 16384 == 0b0100000000000000
4086   // i16 xor == ~(1 << 14) == 49151 == 0b1011111111111111
4087   //
4088   // =>
4089   //
4090   // i16     ~1      == 0b1111111111111110
4091   // i16 rol(~1, 14) == 0b1011111111111111
4092   //
4093   // Some additional tips to help conceptualize this transform:
4094   // - Try to see the operation as placing a single zero in a value of all ones.
4095   // - There exists no value for x which would allow the result to contain zero.
4096   // - Values of x larger than the bitwidth are undefined and do not require a
4097   //   consistent result.
4098   // - Pushing the zero left requires shifting one bits in from the right.
4099   // A rotate left of ~1 is a nice way of achieving the desired result.
4100   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT) && N0.getOpcode() == ISD::SHL
4101       && isAllOnesConstant(N1) && isOneConstant(N0.getOperand(0))) {
4102     SDLoc DL(N);
4103     return DAG.getNode(ISD::ROTL, DL, VT, DAG.getConstant(~1, DL, VT),
4104                        N0.getOperand(1));
4105   }
4106
4107   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
4108   if (N0.getOpcode() == N1.getOpcode())
4109     if (SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N))
4110       return Tmp;
4111
4112   // Simplify the expression using non-local knowledge.
4113   if (!VT.isVector() &&
4114       SimplifyDemandedBits(SDValue(N, 0)))
4115     return SDValue(N, 0);
4116
4117   return SDValue();
4118 }
4119
4120 /// Handle transforms common to the three shifts, when the shift amount is a
4121 /// constant.
4122 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, ConstantSDNode *Amt) {
4123   SDNode *LHS = N->getOperand(0).getNode();
4124   if (!LHS->hasOneUse()) return SDValue();
4125
4126   // We want to pull some binops through shifts, so that we have (and (shift))
4127   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
4128   // thing happens with address calculations, so it's important to canonicalize
4129   // it.
4130   bool HighBitSet = false;  // Can we transform this if the high bit is set?
4131
4132   switch (LHS->getOpcode()) {
4133   default: return SDValue();
4134   case ISD::OR:
4135   case ISD::XOR:
4136     HighBitSet = false; // We can only transform sra if the high bit is clear.
4137     break;
4138   case ISD::AND:
4139     HighBitSet = true;  // We can only transform sra if the high bit is set.
4140     break;
4141   case ISD::ADD:
4142     if (N->getOpcode() != ISD::SHL)
4143       return SDValue(); // only shl(add) not sr[al](add).
4144     HighBitSet = false; // We can only transform sra if the high bit is clear.
4145     break;
4146   }
4147
4148   // We require the RHS of the binop to be a constant and not opaque as well.
4149   ConstantSDNode *BinOpCst = getAsNonOpaqueConstant(LHS->getOperand(1));
4150   if (!BinOpCst) return SDValue();
4151
4152   // FIXME: disable this unless the input to the binop is a shift by a constant.
4153   // If it is not a shift, it pessimizes some common cases like:
4154   //
4155   //    void foo(int *X, int i) { X[i & 1235] = 1; }
4156   //    int bar(int *X, int i) { return X[i & 255]; }
4157   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
4158   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
4159        BinOpLHSVal->getOpcode() != ISD::SRA &&
4160        BinOpLHSVal->getOpcode() != ISD::SRL) ||
4161       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
4162     return SDValue();
4163
4164   EVT VT = N->getValueType(0);
4165
4166   // If this is a signed shift right, and the high bit is modified by the
4167   // logical operation, do not perform the transformation. The highBitSet
4168   // boolean indicates the value of the high bit of the constant which would
4169   // cause it to be modified for this operation.
4170   if (N->getOpcode() == ISD::SRA) {
4171     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
4172     if (BinOpRHSSignSet != HighBitSet)
4173       return SDValue();
4174   }
4175
4176   if (!TLI.isDesirableToCommuteWithShift(LHS))
4177     return SDValue();
4178
4179   // Fold the constants, shifting the binop RHS by the shift amount.
4180   SDValue NewRHS = DAG.getNode(N->getOpcode(), SDLoc(LHS->getOperand(1)),
4181                                N->getValueType(0),
4182                                LHS->getOperand(1), N->getOperand(1));
4183   assert(isa<ConstantSDNode>(NewRHS) && "Folding was not successful!");
4184
4185   // Create the new shift.
4186   SDValue NewShift = DAG.getNode(N->getOpcode(),
4187                                  SDLoc(LHS->getOperand(0)),
4188                                  VT, LHS->getOperand(0), N->getOperand(1));
4189
4190   // Create the new binop.
4191   return DAG.getNode(LHS->getOpcode(), SDLoc(N), VT, NewShift, NewRHS);
4192 }
4193
4194 SDValue DAGCombiner::distributeTruncateThroughAnd(SDNode *N) {
4195   assert(N->getOpcode() == ISD::TRUNCATE);
4196   assert(N->getOperand(0).getOpcode() == ISD::AND);
4197
4198   // (truncate:TruncVT (and N00, N01C)) -> (and (truncate:TruncVT N00), TruncC)
4199   if (N->hasOneUse() && N->getOperand(0).hasOneUse()) {
4200     SDValue N01 = N->getOperand(0).getOperand(1);
4201
4202     if (ConstantSDNode *N01C = isConstOrConstSplat(N01)) {
4203       if (!N01C->isOpaque()) {
4204         EVT TruncVT = N->getValueType(0);
4205         SDValue N00 = N->getOperand(0).getOperand(0);
4206         APInt TruncC = N01C->getAPIntValue();
4207         TruncC = TruncC.trunc(TruncVT.getScalarSizeInBits());
4208         SDLoc DL(N);
4209
4210         return DAG.getNode(ISD::AND, DL, TruncVT,
4211                            DAG.getNode(ISD::TRUNCATE, DL, TruncVT, N00),
4212                            DAG.getConstant(TruncC, DL, TruncVT));
4213       }
4214     }
4215   }
4216
4217   return SDValue();
4218 }
4219
4220 SDValue DAGCombiner::visitRotate(SDNode *N) {
4221   // fold (rot* x, (trunc (and y, c))) -> (rot* x, (and (trunc y), (trunc c))).
4222   if (N->getOperand(1).getOpcode() == ISD::TRUNCATE &&
4223       N->getOperand(1).getOperand(0).getOpcode() == ISD::AND) {
4224     SDValue NewOp1 = distributeTruncateThroughAnd(N->getOperand(1).getNode());
4225     if (NewOp1.getNode())
4226       return DAG.getNode(N->getOpcode(), SDLoc(N), N->getValueType(0),
4227                          N->getOperand(0), NewOp1);
4228   }
4229   return SDValue();
4230 }
4231
4232 SDValue DAGCombiner::visitSHL(SDNode *N) {
4233   SDValue N0 = N->getOperand(0);
4234   SDValue N1 = N->getOperand(1);
4235   EVT VT = N0.getValueType();
4236   unsigned OpSizeInBits = VT.getScalarSizeInBits();
4237
4238   // fold vector ops
4239   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4240   if (VT.isVector()) {
4241     if (SDValue FoldedVOp = SimplifyVBinOp(N))
4242       return FoldedVOp;
4243
4244     BuildVectorSDNode *N1CV = dyn_cast<BuildVectorSDNode>(N1);
4245     // If setcc produces all-one true value then:
4246     // (shl (and (setcc) N01CV) N1CV) -> (and (setcc) N01CV<<N1CV)
4247     if (N1CV && N1CV->isConstant()) {
4248       if (N0.getOpcode() == ISD::AND) {
4249         SDValue N00 = N0->getOperand(0);
4250         SDValue N01 = N0->getOperand(1);
4251         BuildVectorSDNode *N01CV = dyn_cast<BuildVectorSDNode>(N01);
4252
4253         if (N01CV && N01CV->isConstant() && N00.getOpcode() == ISD::SETCC &&
4254             TLI.getBooleanContents(N00.getOperand(0).getValueType()) ==
4255                 TargetLowering::ZeroOrNegativeOneBooleanContent) {
4256           if (SDValue C = DAG.FoldConstantArithmetic(ISD::SHL, SDLoc(N), VT,
4257                                                      N01CV, N1CV))
4258             return DAG.getNode(ISD::AND, SDLoc(N), VT, N00, C);
4259         }
4260       } else {
4261         N1C = isConstOrConstSplat(N1);
4262       }
4263     }
4264   }
4265
4266   // fold (shl c1, c2) -> c1<<c2
4267   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
4268   if (N0C && N1C && !N1C->isOpaque())
4269     return DAG.FoldConstantArithmetic(ISD::SHL, SDLoc(N), VT, N0C, N1C);
4270   // fold (shl 0, x) -> 0
4271   if (isNullConstant(N0))
4272     return N0;
4273   // fold (shl x, c >= size(x)) -> undef
4274   if (N1C && N1C->getAPIntValue().uge(OpSizeInBits))
4275     return DAG.getUNDEF(VT);
4276   // fold (shl x, 0) -> x
4277   if (N1C && N1C->isNullValue())
4278     return N0;
4279   // fold (shl undef, x) -> 0
4280   if (N0.getOpcode() == ISD::UNDEF)
4281     return DAG.getConstant(0, SDLoc(N), VT);
4282   // if (shl x, c) is known to be zero, return 0
4283   if (DAG.MaskedValueIsZero(SDValue(N, 0),
4284                             APInt::getAllOnesValue(OpSizeInBits)))
4285     return DAG.getConstant(0, SDLoc(N), VT);
4286   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
4287   if (N1.getOpcode() == ISD::TRUNCATE &&
4288       N1.getOperand(0).getOpcode() == ISD::AND) {
4289     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4290     if (NewOp1.getNode())
4291       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0, NewOp1);
4292   }
4293
4294   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4295     return SDValue(N, 0);
4296
4297   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
4298   if (N1C && N0.getOpcode() == ISD::SHL) {
4299     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4300       uint64_t c1 = N0C1->getZExtValue();
4301       uint64_t c2 = N1C->getZExtValue();
4302       SDLoc DL(N);
4303       if (c1 + c2 >= OpSizeInBits)
4304         return DAG.getConstant(0, DL, VT);
4305       return DAG.getNode(ISD::SHL, DL, VT, N0.getOperand(0),
4306                          DAG.getConstant(c1 + c2, DL, N1.getValueType()));
4307     }
4308   }
4309
4310   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
4311   // For this to be valid, the second form must not preserve any of the bits
4312   // that are shifted out by the inner shift in the first form.  This means
4313   // the outer shift size must be >= the number of bits added by the ext.
4314   // As a corollary, we don't care what kind of ext it is.
4315   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
4316               N0.getOpcode() == ISD::ANY_EXTEND ||
4317               N0.getOpcode() == ISD::SIGN_EXTEND) &&
4318       N0.getOperand(0).getOpcode() == ISD::SHL) {
4319     SDValue N0Op0 = N0.getOperand(0);
4320     if (ConstantSDNode *N0Op0C1 = isConstOrConstSplat(N0Op0.getOperand(1))) {
4321       uint64_t c1 = N0Op0C1->getZExtValue();
4322       uint64_t c2 = N1C->getZExtValue();
4323       EVT InnerShiftVT = N0Op0.getValueType();
4324       uint64_t InnerShiftSize = InnerShiftVT.getScalarSizeInBits();
4325       if (c2 >= OpSizeInBits - InnerShiftSize) {
4326         SDLoc DL(N0);
4327         if (c1 + c2 >= OpSizeInBits)
4328           return DAG.getConstant(0, DL, VT);
4329         return DAG.getNode(ISD::SHL, DL, VT,
4330                            DAG.getNode(N0.getOpcode(), DL, VT,
4331                                        N0Op0->getOperand(0)),
4332                            DAG.getConstant(c1 + c2, DL, N1.getValueType()));
4333       }
4334     }
4335   }
4336
4337   // fold (shl (zext (srl x, C)), C) -> (zext (shl (srl x, C), C))
4338   // Only fold this if the inner zext has no other uses to avoid increasing
4339   // the total number of instructions.
4340   if (N1C && N0.getOpcode() == ISD::ZERO_EXTEND && N0.hasOneUse() &&
4341       N0.getOperand(0).getOpcode() == ISD::SRL) {
4342     SDValue N0Op0 = N0.getOperand(0);
4343     if (ConstantSDNode *N0Op0C1 = isConstOrConstSplat(N0Op0.getOperand(1))) {
4344       uint64_t c1 = N0Op0C1->getZExtValue();
4345       if (c1 < VT.getScalarSizeInBits()) {
4346         uint64_t c2 = N1C->getZExtValue();
4347         if (c1 == c2) {
4348           SDValue NewOp0 = N0.getOperand(0);
4349           EVT CountVT = NewOp0.getOperand(1).getValueType();
4350           SDLoc DL(N);
4351           SDValue NewSHL = DAG.getNode(ISD::SHL, DL, NewOp0.getValueType(),
4352                                        NewOp0,
4353                                        DAG.getConstant(c2, DL, CountVT));
4354           AddToWorklist(NewSHL.getNode());
4355           return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N0), VT, NewSHL);
4356         }
4357       }
4358     }
4359   }
4360
4361   // fold (shl (sr[la] exact X,  C1), C2) -> (shl    X, (C2-C1)) if C1 <= C2
4362   // fold (shl (sr[la] exact X,  C1), C2) -> (sr[la] X, (C2-C1)) if C1  > C2
4363   if (N1C && (N0.getOpcode() == ISD::SRL || N0.getOpcode() == ISD::SRA) &&
4364       cast<BinaryWithFlagsSDNode>(N0)->Flags.hasExact()) {
4365     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4366       uint64_t C1 = N0C1->getZExtValue();
4367       uint64_t C2 = N1C->getZExtValue();
4368       SDLoc DL(N);
4369       if (C1 <= C2)
4370         return DAG.getNode(ISD::SHL, DL, VT, N0.getOperand(0),
4371                            DAG.getConstant(C2 - C1, DL, N1.getValueType()));
4372       return DAG.getNode(N0.getOpcode(), DL, VT, N0.getOperand(0),
4373                          DAG.getConstant(C1 - C2, DL, N1.getValueType()));
4374     }
4375   }
4376
4377   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
4378   //                               (and (srl x, (sub c1, c2), MASK)
4379   // Only fold this if the inner shift has no other uses -- if it does, folding
4380   // this will increase the total number of instructions.
4381   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
4382     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4383       uint64_t c1 = N0C1->getZExtValue();
4384       if (c1 < OpSizeInBits) {
4385         uint64_t c2 = N1C->getZExtValue();
4386         APInt Mask = APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - c1);
4387         SDValue Shift;
4388         if (c2 > c1) {
4389           Mask = Mask.shl(c2 - c1);
4390           SDLoc DL(N);
4391           Shift = DAG.getNode(ISD::SHL, DL, VT, N0.getOperand(0),
4392                               DAG.getConstant(c2 - c1, DL, N1.getValueType()));
4393         } else {
4394           Mask = Mask.lshr(c1 - c2);
4395           SDLoc DL(N);
4396           Shift = DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4397                               DAG.getConstant(c1 - c2, DL, N1.getValueType()));
4398         }
4399         SDLoc DL(N0);
4400         return DAG.getNode(ISD::AND, DL, VT, Shift,
4401                            DAG.getConstant(Mask, DL, VT));
4402       }
4403     }
4404   }
4405   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
4406   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
4407     unsigned BitSize = VT.getScalarSizeInBits();
4408     SDLoc DL(N);
4409     SDValue HiBitsMask =
4410       DAG.getConstant(APInt::getHighBitsSet(BitSize,
4411                                             BitSize - N1C->getZExtValue()),
4412                       DL, VT);
4413     return DAG.getNode(ISD::AND, DL, VT, N0.getOperand(0),
4414                        HiBitsMask);
4415   }
4416
4417   // fold (shl (add x, c1), c2) -> (add (shl x, c2), c1 << c2)
4418   // Variant of version done on multiply, except mul by a power of 2 is turned
4419   // into a shift.
4420   APInt Val;
4421   if (N1C && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
4422       (isa<ConstantSDNode>(N0.getOperand(1)) ||
4423        isConstantSplatVector(N0.getOperand(1).getNode(), Val))) {
4424     SDValue Shl0 = DAG.getNode(ISD::SHL, SDLoc(N0), VT, N0.getOperand(0), N1);
4425     SDValue Shl1 = DAG.getNode(ISD::SHL, SDLoc(N1), VT, N0.getOperand(1), N1);
4426     return DAG.getNode(ISD::ADD, SDLoc(N), VT, Shl0, Shl1);
4427   }
4428
4429   if (N1C && !N1C->isOpaque())
4430     if (SDValue NewSHL = visitShiftByConstant(N, N1C))
4431       return NewSHL;
4432
4433   return SDValue();
4434 }
4435
4436 SDValue DAGCombiner::visitSRA(SDNode *N) {
4437   SDValue N0 = N->getOperand(0);
4438   SDValue N1 = N->getOperand(1);
4439   EVT VT = N0.getValueType();
4440   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4441
4442   // fold vector ops
4443   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4444   if (VT.isVector()) {
4445     if (SDValue FoldedVOp = SimplifyVBinOp(N))
4446       return FoldedVOp;
4447
4448     N1C = isConstOrConstSplat(N1);
4449   }
4450
4451   // fold (sra c1, c2) -> (sra c1, c2)
4452   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
4453   if (N0C && N1C && !N1C->isOpaque())
4454     return DAG.FoldConstantArithmetic(ISD::SRA, SDLoc(N), VT, N0C, N1C);
4455   // fold (sra 0, x) -> 0
4456   if (isNullConstant(N0))
4457     return N0;
4458   // fold (sra -1, x) -> -1
4459   if (isAllOnesConstant(N0))
4460     return N0;
4461   // fold (sra x, (setge c, size(x))) -> undef
4462   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4463     return DAG.getUNDEF(VT);
4464   // fold (sra x, 0) -> x
4465   if (N1C && N1C->isNullValue())
4466     return N0;
4467   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
4468   // sext_inreg.
4469   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
4470     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
4471     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
4472     if (VT.isVector())
4473       ExtVT = EVT::getVectorVT(*DAG.getContext(),
4474                                ExtVT, VT.getVectorNumElements());
4475     if ((!LegalOperations ||
4476          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
4477       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
4478                          N0.getOperand(0), DAG.getValueType(ExtVT));
4479   }
4480
4481   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
4482   if (N1C && N0.getOpcode() == ISD::SRA) {
4483     if (ConstantSDNode *C1 = isConstOrConstSplat(N0.getOperand(1))) {
4484       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
4485       if (Sum >= OpSizeInBits)
4486         Sum = OpSizeInBits - 1;
4487       SDLoc DL(N);
4488       return DAG.getNode(ISD::SRA, DL, VT, N0.getOperand(0),
4489                          DAG.getConstant(Sum, DL, N1.getValueType()));
4490     }
4491   }
4492
4493   // fold (sra (shl X, m), (sub result_size, n))
4494   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
4495   // result_size - n != m.
4496   // If truncate is free for the target sext(shl) is likely to result in better
4497   // code.
4498   if (N0.getOpcode() == ISD::SHL && N1C) {
4499     // Get the two constanst of the shifts, CN0 = m, CN = n.
4500     const ConstantSDNode *N01C = isConstOrConstSplat(N0.getOperand(1));
4501     if (N01C) {
4502       LLVMContext &Ctx = *DAG.getContext();
4503       // Determine what the truncate's result bitsize and type would be.
4504       EVT TruncVT = EVT::getIntegerVT(Ctx, OpSizeInBits - N1C->getZExtValue());
4505
4506       if (VT.isVector())
4507         TruncVT = EVT::getVectorVT(Ctx, TruncVT, VT.getVectorNumElements());
4508
4509       // Determine the residual right-shift amount.
4510       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
4511
4512       // If the shift is not a no-op (in which case this should be just a sign
4513       // extend already), the truncated to type is legal, sign_extend is legal
4514       // on that type, and the truncate to that type is both legal and free,
4515       // perform the transform.
4516       if ((ShiftAmt > 0) &&
4517           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
4518           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
4519           TLI.isTruncateFree(VT, TruncVT)) {
4520
4521         SDLoc DL(N);
4522         SDValue Amt = DAG.getConstant(ShiftAmt, DL,
4523             getShiftAmountTy(N0.getOperand(0).getValueType()));
4524         SDValue Shift = DAG.getNode(ISD::SRL, DL, VT,
4525                                     N0.getOperand(0), Amt);
4526         SDValue Trunc = DAG.getNode(ISD::TRUNCATE, DL, TruncVT,
4527                                     Shift);
4528         return DAG.getNode(ISD::SIGN_EXTEND, DL,
4529                            N->getValueType(0), Trunc);
4530       }
4531     }
4532   }
4533
4534   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
4535   if (N1.getOpcode() == ISD::TRUNCATE &&
4536       N1.getOperand(0).getOpcode() == ISD::AND) {
4537     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4538     if (NewOp1.getNode())
4539       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0, NewOp1);
4540   }
4541
4542   // fold (sra (trunc (srl x, c1)), c2) -> (trunc (sra x, c1 + c2))
4543   //      if c1 is equal to the number of bits the trunc removes
4544   if (N0.getOpcode() == ISD::TRUNCATE &&
4545       (N0.getOperand(0).getOpcode() == ISD::SRL ||
4546        N0.getOperand(0).getOpcode() == ISD::SRA) &&
4547       N0.getOperand(0).hasOneUse() &&
4548       N0.getOperand(0).getOperand(1).hasOneUse() &&
4549       N1C) {
4550     SDValue N0Op0 = N0.getOperand(0);
4551     if (ConstantSDNode *LargeShift = isConstOrConstSplat(N0Op0.getOperand(1))) {
4552       unsigned LargeShiftVal = LargeShift->getZExtValue();
4553       EVT LargeVT = N0Op0.getValueType();
4554
4555       if (LargeVT.getScalarSizeInBits() - OpSizeInBits == LargeShiftVal) {
4556         SDLoc DL(N);
4557         SDValue Amt =
4558           DAG.getConstant(LargeShiftVal + N1C->getZExtValue(), DL,
4559                           getShiftAmountTy(N0Op0.getOperand(0).getValueType()));
4560         SDValue SRA = DAG.getNode(ISD::SRA, DL, LargeVT,
4561                                   N0Op0.getOperand(0), Amt);
4562         return DAG.getNode(ISD::TRUNCATE, DL, VT, SRA);
4563       }
4564     }
4565   }
4566
4567   // Simplify, based on bits shifted out of the LHS.
4568   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4569     return SDValue(N, 0);
4570
4571
4572   // If the sign bit is known to be zero, switch this to a SRL.
4573   if (DAG.SignBitIsZero(N0))
4574     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, N1);
4575
4576   if (N1C && !N1C->isOpaque())
4577     if (SDValue NewSRA = visitShiftByConstant(N, N1C))
4578       return NewSRA;
4579
4580   return SDValue();
4581 }
4582
4583 SDValue DAGCombiner::visitSRL(SDNode *N) {
4584   SDValue N0 = N->getOperand(0);
4585   SDValue N1 = N->getOperand(1);
4586   EVT VT = N0.getValueType();
4587   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4588
4589   // fold vector ops
4590   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4591   if (VT.isVector()) {
4592     if (SDValue FoldedVOp = SimplifyVBinOp(N))
4593       return FoldedVOp;
4594
4595     N1C = isConstOrConstSplat(N1);
4596   }
4597
4598   // fold (srl c1, c2) -> c1 >>u c2
4599   ConstantSDNode *N0C = getAsNonOpaqueConstant(N0);
4600   if (N0C && N1C && !N1C->isOpaque())
4601     return DAG.FoldConstantArithmetic(ISD::SRL, SDLoc(N), VT, N0C, N1C);
4602   // fold (srl 0, x) -> 0
4603   if (isNullConstant(N0))
4604     return N0;
4605   // fold (srl x, c >= size(x)) -> undef
4606   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4607     return DAG.getUNDEF(VT);
4608   // fold (srl x, 0) -> x
4609   if (N1C && N1C->isNullValue())
4610     return N0;
4611   // if (srl x, c) is known to be zero, return 0
4612   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
4613                                    APInt::getAllOnesValue(OpSizeInBits)))
4614     return DAG.getConstant(0, SDLoc(N), VT);
4615
4616   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
4617   if (N1C && N0.getOpcode() == ISD::SRL) {
4618     if (ConstantSDNode *N01C = isConstOrConstSplat(N0.getOperand(1))) {
4619       uint64_t c1 = N01C->getZExtValue();
4620       uint64_t c2 = N1C->getZExtValue();
4621       SDLoc DL(N);
4622       if (c1 + c2 >= OpSizeInBits)
4623         return DAG.getConstant(0, DL, VT);
4624       return DAG.getNode(ISD::SRL, DL, VT, N0.getOperand(0),
4625                          DAG.getConstant(c1 + c2, DL, N1.getValueType()));
4626     }
4627   }
4628
4629   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
4630   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
4631       N0.getOperand(0).getOpcode() == ISD::SRL &&
4632       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
4633     uint64_t c1 =
4634       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
4635     uint64_t c2 = N1C->getZExtValue();
4636     EVT InnerShiftVT = N0.getOperand(0).getValueType();
4637     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
4638     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
4639     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
4640     if (c1 + OpSizeInBits == InnerShiftSize) {
4641       SDLoc DL(N0);
4642       if (c1 + c2 >= InnerShiftSize)
4643         return DAG.getConstant(0, DL, VT);
4644       return DAG.getNode(ISD::TRUNCATE, DL, VT,
4645                          DAG.getNode(ISD::SRL, DL, InnerShiftVT,
4646                                      N0.getOperand(0)->getOperand(0),
4647                                      DAG.getConstant(c1 + c2, DL,
4648                                                      ShiftCountVT)));
4649     }
4650   }
4651
4652   // fold (srl (shl x, c), c) -> (and x, cst2)
4653   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1) {
4654     unsigned BitSize = N0.getScalarValueSizeInBits();
4655     if (BitSize <= 64) {
4656       uint64_t ShAmt = N1C->getZExtValue() + 64 - BitSize;
4657       SDLoc DL(N);
4658       return DAG.getNode(ISD::AND, DL, VT, N0.getOperand(0),
4659                          DAG.getConstant(~0ULL >> ShAmt, DL, VT));
4660     }
4661   }
4662
4663   // fold (srl (anyextend x), c) -> (and (anyextend (srl x, c)), mask)
4664   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
4665     // Shifting in all undef bits?
4666     EVT SmallVT = N0.getOperand(0).getValueType();
4667     unsigned BitSize = SmallVT.getScalarSizeInBits();
4668     if (N1C->getZExtValue() >= BitSize)
4669       return DAG.getUNDEF(VT);
4670
4671     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
4672       uint64_t ShiftAmt = N1C->getZExtValue();
4673       SDLoc DL0(N0);
4674       SDValue SmallShift = DAG.getNode(ISD::SRL, DL0, SmallVT,
4675                                        N0.getOperand(0),
4676                           DAG.getConstant(ShiftAmt, DL0,
4677                                           getShiftAmountTy(SmallVT)));
4678       AddToWorklist(SmallShift.getNode());
4679       APInt Mask = APInt::getAllOnesValue(OpSizeInBits).lshr(ShiftAmt);
4680       SDLoc DL(N);
4681       return DAG.getNode(ISD::AND, DL, VT,
4682                          DAG.getNode(ISD::ANY_EXTEND, DL, VT, SmallShift),
4683                          DAG.getConstant(Mask, DL, VT));
4684     }
4685   }
4686
4687   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
4688   // bit, which is unmodified by sra.
4689   if (N1C && N1C->getZExtValue() + 1 == OpSizeInBits) {
4690     if (N0.getOpcode() == ISD::SRA)
4691       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0), N1);
4692   }
4693
4694   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
4695   if (N1C && N0.getOpcode() == ISD::CTLZ &&
4696       N1C->getAPIntValue() == Log2_32(OpSizeInBits)) {
4697     APInt KnownZero, KnownOne;
4698     DAG.computeKnownBits(N0.getOperand(0), KnownZero, KnownOne);
4699
4700     // If any of the input bits are KnownOne, then the input couldn't be all
4701     // zeros, thus the result of the srl will always be zero.
4702     if (KnownOne.getBoolValue()) return DAG.getConstant(0, SDLoc(N0), VT);
4703
4704     // If all of the bits input the to ctlz node are known to be zero, then
4705     // the result of the ctlz is "32" and the result of the shift is one.
4706     APInt UnknownBits = ~KnownZero;
4707     if (UnknownBits == 0) return DAG.getConstant(1, SDLoc(N0), VT);
4708
4709     // Otherwise, check to see if there is exactly one bit input to the ctlz.
4710     if ((UnknownBits & (UnknownBits - 1)) == 0) {
4711       // Okay, we know that only that the single bit specified by UnknownBits
4712       // could be set on input to the CTLZ node. If this bit is set, the SRL
4713       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
4714       // to an SRL/XOR pair, which is likely to simplify more.
4715       unsigned ShAmt = UnknownBits.countTrailingZeros();
4716       SDValue Op = N0.getOperand(0);
4717
4718       if (ShAmt) {
4719         SDLoc DL(N0);
4720         Op = DAG.getNode(ISD::SRL, DL, VT, Op,
4721                   DAG.getConstant(ShAmt, DL,
4722                                   getShiftAmountTy(Op.getValueType())));
4723         AddToWorklist(Op.getNode());
4724       }
4725
4726       SDLoc DL(N);
4727       return DAG.getNode(ISD::XOR, DL, VT,
4728                          Op, DAG.getConstant(1, DL, VT));
4729     }
4730   }
4731
4732   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
4733   if (N1.getOpcode() == ISD::TRUNCATE &&
4734       N1.getOperand(0).getOpcode() == ISD::AND) {
4735     if (SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode()))
4736       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, NewOp1);
4737   }
4738
4739   // fold operands of srl based on knowledge that the low bits are not
4740   // demanded.
4741   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4742     return SDValue(N, 0);
4743
4744   if (N1C && !N1C->isOpaque())
4745     if (SDValue NewSRL = visitShiftByConstant(N, N1C))
4746       return NewSRL;
4747
4748   // Attempt to convert a srl of a load into a narrower zero-extending load.
4749   if (SDValue NarrowLoad = ReduceLoadWidth(N))
4750     return NarrowLoad;
4751
4752   // Here is a common situation. We want to optimize:
4753   //
4754   //   %a = ...
4755   //   %b = and i32 %a, 2
4756   //   %c = srl i32 %b, 1
4757   //   brcond i32 %c ...
4758   //
4759   // into
4760   //
4761   //   %a = ...
4762   //   %b = and %a, 2
4763   //   %c = setcc eq %b, 0
4764   //   brcond %c ...
4765   //
4766   // However when after the source operand of SRL is optimized into AND, the SRL
4767   // itself may not be optimized further. Look for it and add the BRCOND into
4768   // the worklist.
4769   if (N->hasOneUse()) {
4770     SDNode *Use = *N->use_begin();
4771     if (Use->getOpcode() == ISD::BRCOND)
4772       AddToWorklist(Use);
4773     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
4774       // Also look pass the truncate.
4775       Use = *Use->use_begin();
4776       if (Use->getOpcode() == ISD::BRCOND)
4777         AddToWorklist(Use);
4778     }
4779   }
4780
4781   return SDValue();
4782 }
4783
4784 SDValue DAGCombiner::visitBSWAP(SDNode *N) {
4785   SDValue N0 = N->getOperand(0);
4786   EVT VT = N->getValueType(0);
4787
4788   // fold (bswap c1) -> c2
4789   if (isConstantIntBuildVectorOrConstantInt(N0))
4790     return DAG.getNode(ISD::BSWAP, SDLoc(N), VT, N0);
4791   // fold (bswap (bswap x)) -> x
4792   if (N0.getOpcode() == ISD::BSWAP)
4793     return N0->getOperand(0);
4794   return SDValue();
4795 }
4796
4797 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
4798   SDValue N0 = N->getOperand(0);
4799   EVT VT = N->getValueType(0);
4800
4801   // fold (ctlz c1) -> c2
4802   if (isConstantIntBuildVectorOrConstantInt(N0))
4803     return DAG.getNode(ISD::CTLZ, SDLoc(N), VT, N0);
4804   return SDValue();
4805 }
4806
4807 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
4808   SDValue N0 = N->getOperand(0);
4809   EVT VT = N->getValueType(0);
4810
4811   // fold (ctlz_zero_undef c1) -> c2
4812   if (isConstantIntBuildVectorOrConstantInt(N0))
4813     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4814   return SDValue();
4815 }
4816
4817 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
4818   SDValue N0 = N->getOperand(0);
4819   EVT VT = N->getValueType(0);
4820
4821   // fold (cttz c1) -> c2
4822   if (isConstantIntBuildVectorOrConstantInt(N0))
4823     return DAG.getNode(ISD::CTTZ, SDLoc(N), VT, N0);
4824   return SDValue();
4825 }
4826
4827 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
4828   SDValue N0 = N->getOperand(0);
4829   EVT VT = N->getValueType(0);
4830
4831   // fold (cttz_zero_undef c1) -> c2
4832   if (isConstantIntBuildVectorOrConstantInt(N0))
4833     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4834   return SDValue();
4835 }
4836
4837 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
4838   SDValue N0 = N->getOperand(0);
4839   EVT VT = N->getValueType(0);
4840
4841   // fold (ctpop c1) -> c2
4842   if (isConstantIntBuildVectorOrConstantInt(N0))
4843     return DAG.getNode(ISD::CTPOP, SDLoc(N), VT, N0);
4844   return SDValue();
4845 }
4846
4847
4848 /// \brief Generate Min/Max node
4849 static SDValue combineMinNumMaxNum(SDLoc DL, EVT VT, SDValue LHS, SDValue RHS,
4850                                    SDValue True, SDValue False,
4851                                    ISD::CondCode CC, const TargetLowering &TLI,
4852                                    SelectionDAG &DAG) {
4853   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
4854     return SDValue();
4855
4856   switch (CC) {
4857   case ISD::SETOLT:
4858   case ISD::SETOLE:
4859   case ISD::SETLT:
4860   case ISD::SETLE:
4861   case ISD::SETULT:
4862   case ISD::SETULE: {
4863     unsigned Opcode = (LHS == True) ? ISD::FMINNUM : ISD::FMAXNUM;
4864     if (TLI.isOperationLegal(Opcode, VT))
4865       return DAG.getNode(Opcode, DL, VT, LHS, RHS);
4866     return SDValue();
4867   }
4868   case ISD::SETOGT:
4869   case ISD::SETOGE:
4870   case ISD::SETGT:
4871   case ISD::SETGE:
4872   case ISD::SETUGT:
4873   case ISD::SETUGE: {
4874     unsigned Opcode = (LHS == True) ? ISD::FMAXNUM : ISD::FMINNUM;
4875     if (TLI.isOperationLegal(Opcode, VT))
4876       return DAG.getNode(Opcode, DL, VT, LHS, RHS);
4877     return SDValue();
4878   }
4879   default:
4880     return SDValue();
4881   }
4882 }
4883
4884 SDValue DAGCombiner::visitSELECT(SDNode *N) {
4885   SDValue N0 = N->getOperand(0);
4886   SDValue N1 = N->getOperand(1);
4887   SDValue N2 = N->getOperand(2);
4888   EVT VT = N->getValueType(0);
4889   EVT VT0 = N0.getValueType();
4890
4891   // fold (select C, X, X) -> X
4892   if (N1 == N2)
4893     return N1;
4894   if (const ConstantSDNode *N0C = dyn_cast<const ConstantSDNode>(N0)) {
4895     // fold (select true, X, Y) -> X
4896     // fold (select false, X, Y) -> Y
4897     return !N0C->isNullValue() ? N1 : N2;
4898   }
4899   // fold (select C, 1, X) -> (or C, X)
4900   if (VT == MVT::i1 && isOneConstant(N1))
4901     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4902   // fold (select C, 0, 1) -> (xor C, 1)
4903   // We can't do this reliably if integer based booleans have different contents
4904   // to floating point based booleans. This is because we can't tell whether we
4905   // have an integer-based boolean or a floating-point-based boolean unless we
4906   // can find the SETCC that produced it and inspect its operands. This is
4907   // fairly easy if C is the SETCC node, but it can potentially be
4908   // undiscoverable (or not reasonably discoverable). For example, it could be
4909   // in another basic block or it could require searching a complicated
4910   // expression.
4911   if (VT.isInteger() &&
4912       (VT0 == MVT::i1 || (VT0.isInteger() &&
4913                           TLI.getBooleanContents(false, false) ==
4914                               TLI.getBooleanContents(false, true) &&
4915                           TLI.getBooleanContents(false, false) ==
4916                               TargetLowering::ZeroOrOneBooleanContent)) &&
4917       isNullConstant(N1) && isOneConstant(N2)) {
4918     SDValue XORNode;
4919     if (VT == VT0) {
4920       SDLoc DL(N);
4921       return DAG.getNode(ISD::XOR, DL, VT0,
4922                          N0, DAG.getConstant(1, DL, VT0));
4923     }
4924     SDLoc DL0(N0);
4925     XORNode = DAG.getNode(ISD::XOR, DL0, VT0,
4926                           N0, DAG.getConstant(1, DL0, VT0));
4927     AddToWorklist(XORNode.getNode());
4928     if (VT.bitsGT(VT0))
4929       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, XORNode);
4930     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, XORNode);
4931   }
4932   // fold (select C, 0, X) -> (and (not C), X)
4933   if (VT == VT0 && VT == MVT::i1 && isNullConstant(N1)) {
4934     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4935     AddToWorklist(NOTNode.getNode());
4936     return DAG.getNode(ISD::AND, SDLoc(N), VT, NOTNode, N2);
4937   }
4938   // fold (select C, X, 1) -> (or (not C), X)
4939   if (VT == VT0 && VT == MVT::i1 && isOneConstant(N2)) {
4940     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4941     AddToWorklist(NOTNode.getNode());
4942     return DAG.getNode(ISD::OR, SDLoc(N), VT, NOTNode, N1);
4943   }
4944   // fold (select C, X, 0) -> (and C, X)
4945   if (VT == MVT::i1 && isNullConstant(N2))
4946     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4947   // fold (select X, X, Y) -> (or X, Y)
4948   // fold (select X, 1, Y) -> (or X, Y)
4949   if (VT == MVT::i1 && (N0 == N1 || isOneConstant(N1)))
4950     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4951   // fold (select X, Y, X) -> (and X, Y)
4952   // fold (select X, Y, 0) -> (and X, Y)
4953   if (VT == MVT::i1 && (N0 == N2 || isNullConstant(N2)))
4954     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4955
4956   // If we can fold this based on the true/false value, do so.
4957   if (SimplifySelectOps(N, N1, N2))
4958     return SDValue(N, 0);  // Don't revisit N.
4959
4960   // fold selects based on a setcc into other things, such as min/max/abs
4961   if (N0.getOpcode() == ISD::SETCC) {
4962     // select x, y (fcmp lt x, y) -> fminnum x, y
4963     // select x, y (fcmp gt x, y) -> fmaxnum x, y
4964     //
4965     // This is OK if we don't care about what happens if either operand is a
4966     // NaN.
4967     //
4968
4969     // FIXME: Instead of testing for UnsafeFPMath, this should be checking for
4970     // no signed zeros as well as no nans.
4971     const TargetOptions &Options = DAG.getTarget().Options;
4972     if (Options.UnsafeFPMath &&
4973         VT.isFloatingPoint() && N0.hasOneUse() &&
4974         DAG.isKnownNeverNaN(N1) && DAG.isKnownNeverNaN(N2)) {
4975       ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
4976
4977       SDValue FMinMax =
4978           combineMinNumMaxNum(SDLoc(N), VT, N0.getOperand(0), N0.getOperand(1),
4979                               N1, N2, CC, TLI, DAG);
4980       if (FMinMax)
4981         return FMinMax;
4982     }
4983
4984     if ((!LegalOperations &&
4985          TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT)) ||
4986         TLI.isOperationLegal(ISD::SELECT_CC, VT))
4987       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT,
4988                          N0.getOperand(0), N0.getOperand(1),
4989                          N1, N2, N0.getOperand(2));
4990     return SimplifySelect(SDLoc(N), N0, N1, N2);
4991   }
4992
4993   if (VT0 == MVT::i1) {
4994     if (TLI.shouldNormalizeToSelectSequence(*DAG.getContext(), VT)) {
4995       // select (and Cond0, Cond1), X, Y
4996       //   -> select Cond0, (select Cond1, X, Y), Y
4997       if (N0->getOpcode() == ISD::AND && N0->hasOneUse()) {
4998         SDValue Cond0 = N0->getOperand(0);
4999         SDValue Cond1 = N0->getOperand(1);
5000         SDValue InnerSelect = DAG.getNode(ISD::SELECT, SDLoc(N),
5001                                           N1.getValueType(), Cond1, N1, N2);
5002         return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), Cond0,
5003                            InnerSelect, N2);
5004       }
5005       // select (or Cond0, Cond1), X, Y -> select Cond0, X, (select Cond1, X, Y)
5006       if (N0->getOpcode() == ISD::OR && N0->hasOneUse()) {
5007         SDValue Cond0 = N0->getOperand(0);
5008         SDValue Cond1 = N0->getOperand(1);
5009         SDValue InnerSelect = DAG.getNode(ISD::SELECT, SDLoc(N),
5010                                           N1.getValueType(), Cond1, N1, N2);
5011         return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), Cond0, N1,
5012                            InnerSelect);
5013       }
5014     }
5015
5016     // select Cond0, (select Cond1, X, Y), Y -> select (and Cond0, Cond1), X, Y
5017     if (N1->getOpcode() == ISD::SELECT) {
5018       SDValue N1_0 = N1->getOperand(0);
5019       SDValue N1_1 = N1->getOperand(1);
5020       SDValue N1_2 = N1->getOperand(2);
5021       if (N1_2 == N2 && N0.getValueType() == N1_0.getValueType()) {
5022         // Create the actual and node if we can generate good code for it.
5023         if (!TLI.shouldNormalizeToSelectSequence(*DAG.getContext(), VT)) {
5024           SDValue And = DAG.getNode(ISD::AND, SDLoc(N), N0.getValueType(),
5025                                     N0, N1_0);
5026           return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), And,
5027                              N1_1, N2);
5028         }
5029         // Otherwise see if we can optimize the "and" to a better pattern.
5030         if (SDValue Combined = visitANDLike(N0, N1_0, N))
5031           return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), Combined,
5032                              N1_1, N2);
5033       }
5034     }
5035     // select Cond0, X, (select Cond1, X, Y) -> select (or Cond0, Cond1), X, Y
5036     if (N2->getOpcode() == ISD::SELECT) {
5037       SDValue N2_0 = N2->getOperand(0);
5038       SDValue N2_1 = N2->getOperand(1);
5039       SDValue N2_2 = N2->getOperand(2);
5040       if (N2_1 == N1 && N0.getValueType() == N2_0.getValueType()) {
5041         // Create the actual or node if we can generate good code for it.
5042         if (!TLI.shouldNormalizeToSelectSequence(*DAG.getContext(), VT)) {
5043           SDValue Or = DAG.getNode(ISD::OR, SDLoc(N), N0.getValueType(),
5044                                    N0, N2_0);
5045           return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), Or,
5046                              N1, N2_2);
5047         }
5048         // Otherwise see if we can optimize to a better pattern.
5049         if (SDValue Combined = visitORLike(N0, N2_0, N))
5050           return DAG.getNode(ISD::SELECT, SDLoc(N), N1.getValueType(), Combined,
5051                              N1, N2_2);
5052       }
5053     }
5054   }
5055
5056   return SDValue();
5057 }
5058
5059 static
5060 std::pair<SDValue, SDValue> SplitVSETCC(const SDNode *N, SelectionDAG &DAG) {
5061   SDLoc DL(N);
5062   EVT LoVT, HiVT;
5063   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(N->getValueType(0));
5064
5065   // Split the inputs.
5066   SDValue Lo, Hi, LL, LH, RL, RH;
5067   std::tie(LL, LH) = DAG.SplitVectorOperand(N, 0);
5068   std::tie(RL, RH) = DAG.SplitVectorOperand(N, 1);
5069
5070   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, LL, RL, N->getOperand(2));
5071   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, LH, RH, N->getOperand(2));
5072
5073   return std::make_pair(Lo, Hi);
5074 }
5075
5076 // This function assumes all the vselect's arguments are CONCAT_VECTOR
5077 // nodes and that the condition is a BV of ConstantSDNodes (or undefs).
5078 static SDValue ConvertSelectToConcatVector(SDNode *N, SelectionDAG &DAG) {
5079   SDLoc dl(N);
5080   SDValue Cond = N->getOperand(0);
5081   SDValue LHS = N->getOperand(1);
5082   SDValue RHS = N->getOperand(2);
5083   EVT VT = N->getValueType(0);
5084   int NumElems = VT.getVectorNumElements();
5085   assert(LHS.getOpcode() == ISD::CONCAT_VECTORS &&
5086          RHS.getOpcode() == ISD::CONCAT_VECTORS &&
5087          Cond.getOpcode() == ISD::BUILD_VECTOR);
5088
5089   // CONCAT_VECTOR can take an arbitrary number of arguments. We only care about
5090   // binary ones here.
5091   if (LHS->getNumOperands() != 2 || RHS->getNumOperands() != 2)
5092     return SDValue();
5093
5094   // We're sure we have an even number of elements due to the
5095   // concat_vectors we have as arguments to vselect.
5096   // Skip BV elements until we find one that's not an UNDEF
5097   // After we find an UNDEF element, keep looping until we get to half the
5098   // length of the BV and see if all the non-undef nodes are the same.
5099   ConstantSDNode *BottomHalf = nullptr;
5100   for (int i = 0; i < NumElems / 2; ++i) {
5101     if (Cond->getOperand(i)->getOpcode() == ISD::UNDEF)
5102       continue;
5103
5104     if (BottomHalf == nullptr)
5105       BottomHalf = cast<ConstantSDNode>(Cond.getOperand(i));
5106     else if (Cond->getOperand(i).getNode() != BottomHalf)
5107       return SDValue();
5108   }
5109
5110   // Do the same for the second half of the BuildVector
5111   ConstantSDNode *TopHalf = nullptr;
5112   for (int i = NumElems / 2; i < NumElems; ++i) {
5113     if (Cond->getOperand(i)->getOpcode() == ISD::UNDEF)
5114       continue;
5115
5116     if (TopHalf == nullptr)
5117       TopHalf = cast<ConstantSDNode>(Cond.getOperand(i));
5118     else if (Cond->getOperand(i).getNode() != TopHalf)
5119       return SDValue();
5120   }
5121
5122   assert(TopHalf && BottomHalf &&
5123          "One half of the selector was all UNDEFs and the other was all the "
5124          "same value. This should have been addressed before this function.");
5125   return DAG.getNode(
5126       ISD::CONCAT_VECTORS, dl, VT,
5127       BottomHalf->isNullValue() ? RHS->getOperand(0) : LHS->getOperand(0),
5128       TopHalf->isNullValue() ? RHS->getOperand(1) : LHS->getOperand(1));
5129 }
5130
5131 SDValue DAGCombiner::visitMSCATTER(SDNode *N) {
5132
5133   if (Level >= AfterLegalizeTypes)
5134     return SDValue();
5135
5136   MaskedScatterSDNode *MSC = cast<MaskedScatterSDNode>(N);
5137   SDValue Mask = MSC->getMask();
5138   SDValue Data  = MSC->getValue();
5139   SDLoc DL(N);
5140
5141   // If the MSCATTER data type requires splitting and the mask is provided by a
5142   // SETCC, then split both nodes and its operands before legalization. This
5143   // prevents the type legalizer from unrolling SETCC into scalar comparisons
5144   // and enables future optimizations (e.g. min/max pattern matching on X86).
5145   if (Mask.getOpcode() != ISD::SETCC)
5146     return SDValue();
5147
5148   // Check if any splitting is required.
5149   if (TLI.getTypeAction(*DAG.getContext(), Data.getValueType()) !=
5150       TargetLowering::TypeSplitVector)
5151     return SDValue();
5152   SDValue MaskLo, MaskHi, Lo, Hi;
5153   std::tie(MaskLo, MaskHi) = SplitVSETCC(Mask.getNode(), DAG);
5154
5155   EVT LoVT, HiVT;
5156   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(MSC->getValueType(0));
5157
5158   SDValue Chain = MSC->getChain();
5159
5160   EVT MemoryVT = MSC->getMemoryVT();
5161   unsigned Alignment = MSC->getOriginalAlignment();
5162
5163   EVT LoMemVT, HiMemVT;
5164   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemoryVT);
5165
5166   SDValue DataLo, DataHi;
5167   std::tie(DataLo, DataHi) = DAG.SplitVector(Data, DL);
5168
5169   SDValue BasePtr = MSC->getBasePtr();
5170   SDValue IndexLo, IndexHi;
5171   std::tie(IndexLo, IndexHi) = DAG.SplitVector(MSC->getIndex(), DL);
5172
5173   MachineMemOperand *MMO = DAG.getMachineFunction().
5174     getMachineMemOperand(MSC->getPointerInfo(),
5175                           MachineMemOperand::MOStore,  LoMemVT.getStoreSize(),
5176                           Alignment, MSC->getAAInfo(), MSC->getRanges());
5177
5178   SDValue OpsLo[] = { Chain, DataLo, MaskLo, BasePtr, IndexLo };
5179   Lo = DAG.getMaskedScatter(DAG.getVTList(MVT::Other), DataLo.getValueType(),
5180                             DL, OpsLo, MMO);
5181
5182   SDValue OpsHi[] = {Chain, DataHi, MaskHi, BasePtr, IndexHi};
5183   Hi = DAG.getMaskedScatter(DAG.getVTList(MVT::Other), DataHi.getValueType(),
5184                             DL, OpsHi, MMO);
5185
5186   AddToWorklist(Lo.getNode());
5187   AddToWorklist(Hi.getNode());
5188
5189   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Lo, Hi);
5190 }
5191
5192 SDValue DAGCombiner::visitMSTORE(SDNode *N) {
5193
5194   if (Level >= AfterLegalizeTypes)
5195     return SDValue();
5196
5197   MaskedStoreSDNode *MST = dyn_cast<MaskedStoreSDNode>(N);
5198   SDValue Mask = MST->getMask();
5199   SDValue Data  = MST->getValue();
5200   SDLoc DL(N);
5201
5202   // If the MSTORE data type requires splitting and the mask is provided by a
5203   // SETCC, then split both nodes and its operands before legalization. This
5204   // prevents the type legalizer from unrolling SETCC into scalar comparisons
5205   // and enables future optimizations (e.g. min/max pattern matching on X86).
5206   if (Mask.getOpcode() == ISD::SETCC) {
5207
5208     // Check if any splitting is required.
5209     if (TLI.getTypeAction(*DAG.getContext(), Data.getValueType()) !=
5210         TargetLowering::TypeSplitVector)
5211       return SDValue();
5212
5213     SDValue MaskLo, MaskHi, Lo, Hi;
5214     std::tie(MaskLo, MaskHi) = SplitVSETCC(Mask.getNode(), DAG);
5215
5216     EVT LoVT, HiVT;
5217     std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(MST->getValueType(0));
5218
5219     SDValue Chain = MST->getChain();
5220     SDValue Ptr   = MST->getBasePtr();
5221
5222     EVT MemoryVT = MST->getMemoryVT();
5223     unsigned Alignment = MST->getOriginalAlignment();
5224
5225     // if Alignment is equal to the vector size,
5226     // take the half of it for the second part
5227     unsigned SecondHalfAlignment =
5228       (Alignment == Data->getValueType(0).getSizeInBits()/8) ?
5229          Alignment/2 : Alignment;
5230
5231     EVT LoMemVT, HiMemVT;
5232     std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemoryVT);
5233
5234     SDValue DataLo, DataHi;
5235     std::tie(DataLo, DataHi) = DAG.SplitVector(Data, DL);
5236
5237     MachineMemOperand *MMO = DAG.getMachineFunction().
5238       getMachineMemOperand(MST->getPointerInfo(),
5239                            MachineMemOperand::MOStore,  LoMemVT.getStoreSize(),
5240                            Alignment, MST->getAAInfo(), MST->getRanges());
5241
5242     Lo = DAG.getMaskedStore(Chain, DL, DataLo, Ptr, MaskLo, LoMemVT, MMO,
5243                             MST->isTruncatingStore());
5244
5245     unsigned IncrementSize = LoMemVT.getSizeInBits()/8;
5246     Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5247                       DAG.getConstant(IncrementSize, DL, Ptr.getValueType()));
5248
5249     MMO = DAG.getMachineFunction().
5250       getMachineMemOperand(MST->getPointerInfo(),
5251                            MachineMemOperand::MOStore,  HiMemVT.getStoreSize(),
5252                            SecondHalfAlignment, MST->getAAInfo(),
5253                            MST->getRanges());
5254
5255     Hi = DAG.getMaskedStore(Chain, DL, DataHi, Ptr, MaskHi, HiMemVT, MMO,
5256                             MST->isTruncatingStore());
5257
5258     AddToWorklist(Lo.getNode());
5259     AddToWorklist(Hi.getNode());
5260
5261     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Lo, Hi);
5262   }
5263   return SDValue();
5264 }
5265
5266 SDValue DAGCombiner::visitMGATHER(SDNode *N) {
5267
5268   if (Level >= AfterLegalizeTypes)
5269     return SDValue();
5270
5271   MaskedGatherSDNode *MGT = dyn_cast<MaskedGatherSDNode>(N);
5272   SDValue Mask = MGT->getMask();
5273   SDLoc DL(N);
5274
5275   // If the MGATHER result requires splitting and the mask is provided by a
5276   // SETCC, then split both nodes and its operands before legalization. This
5277   // prevents the type legalizer from unrolling SETCC into scalar comparisons
5278   // and enables future optimizations (e.g. min/max pattern matching on X86).
5279
5280   if (Mask.getOpcode() != ISD::SETCC)
5281     return SDValue();
5282
5283   EVT VT = N->getValueType(0);
5284
5285   // Check if any splitting is required.
5286   if (TLI.getTypeAction(*DAG.getContext(), VT) !=
5287       TargetLowering::TypeSplitVector)
5288     return SDValue();
5289
5290   SDValue MaskLo, MaskHi, Lo, Hi;
5291   std::tie(MaskLo, MaskHi) = SplitVSETCC(Mask.getNode(), DAG);
5292
5293   SDValue Src0 = MGT->getValue();
5294   SDValue Src0Lo, Src0Hi;
5295   std::tie(Src0Lo, Src0Hi) = DAG.SplitVector(Src0, DL);
5296
5297   EVT LoVT, HiVT;
5298   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
5299
5300   SDValue Chain = MGT->getChain();
5301   EVT MemoryVT = MGT->getMemoryVT();
5302   unsigned Alignment = MGT->getOriginalAlignment();
5303
5304   EVT LoMemVT, HiMemVT;
5305   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemoryVT);
5306
5307   SDValue BasePtr = MGT->getBasePtr();
5308   SDValue Index = MGT->getIndex();
5309   SDValue IndexLo, IndexHi;
5310   std::tie(IndexLo, IndexHi) = DAG.SplitVector(Index, DL);
5311
5312   MachineMemOperand *MMO = DAG.getMachineFunction().
5313     getMachineMemOperand(MGT->getPointerInfo(),
5314                           MachineMemOperand::MOLoad,  LoMemVT.getStoreSize(),
5315                           Alignment, MGT->getAAInfo(), MGT->getRanges());
5316
5317   SDValue OpsLo[] = { Chain, Src0Lo, MaskLo, BasePtr, IndexLo };
5318   Lo = DAG.getMaskedGather(DAG.getVTList(LoVT, MVT::Other), LoVT, DL, OpsLo,
5319                             MMO);
5320
5321   SDValue OpsHi[] = {Chain, Src0Hi, MaskHi, BasePtr, IndexHi};
5322   Hi = DAG.getMaskedGather(DAG.getVTList(HiVT, MVT::Other), HiVT, DL, OpsHi,
5323                             MMO);
5324
5325   AddToWorklist(Lo.getNode());
5326   AddToWorklist(Hi.getNode());
5327
5328   // Build a factor node to remember that this load is independent of the
5329   // other one.
5330   Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Lo.getValue(1),
5331                       Hi.getValue(1));
5332
5333   // Legalized the chain result - switch anything that used the old chain to
5334   // use the new one.
5335   DAG.ReplaceAllUsesOfValueWith(SDValue(MGT, 1), Chain);
5336
5337   SDValue GatherRes = DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
5338
5339   SDValue RetOps[] = { GatherRes, Chain };
5340   return DAG.getMergeValues(RetOps, DL);
5341 }
5342
5343 SDValue DAGCombiner::visitMLOAD(SDNode *N) {
5344
5345   if (Level >= AfterLegalizeTypes)
5346     return SDValue();
5347
5348   MaskedLoadSDNode *MLD = dyn_cast<MaskedLoadSDNode>(N);
5349   SDValue Mask = MLD->getMask();
5350   SDLoc DL(N);
5351
5352   // If the MLOAD result requires splitting and the mask is provided by a
5353   // SETCC, then split both nodes and its operands before legalization. This
5354   // prevents the type legalizer from unrolling SETCC into scalar comparisons
5355   // and enables future optimizations (e.g. min/max pattern matching on X86).
5356
5357   if (Mask.getOpcode() == ISD::SETCC) {
5358     EVT VT = N->getValueType(0);
5359
5360     // Check if any splitting is required.
5361     if (TLI.getTypeAction(*DAG.getContext(), VT) !=
5362         TargetLowering::TypeSplitVector)
5363       return SDValue();
5364
5365     SDValue MaskLo, MaskHi, Lo, Hi;
5366     std::tie(MaskLo, MaskHi) = SplitVSETCC(Mask.getNode(), DAG);
5367
5368     SDValue Src0 = MLD->getSrc0();
5369     SDValue Src0Lo, Src0Hi;
5370     std::tie(Src0Lo, Src0Hi) = DAG.SplitVector(Src0, DL);
5371
5372     EVT LoVT, HiVT;
5373     std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(MLD->getValueType(0));
5374
5375     SDValue Chain = MLD->getChain();
5376     SDValue Ptr   = MLD->getBasePtr();
5377     EVT MemoryVT = MLD->getMemoryVT();
5378     unsigned Alignment = MLD->getOriginalAlignment();
5379
5380     // if Alignment is equal to the vector size,
5381     // take the half of it for the second part
5382     unsigned SecondHalfAlignment =
5383       (Alignment == MLD->getValueType(0).getSizeInBits()/8) ?
5384          Alignment/2 : Alignment;
5385
5386     EVT LoMemVT, HiMemVT;
5387     std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemoryVT);
5388
5389     MachineMemOperand *MMO = DAG.getMachineFunction().
5390     getMachineMemOperand(MLD->getPointerInfo(),
5391                          MachineMemOperand::MOLoad,  LoMemVT.getStoreSize(),
5392                          Alignment, MLD->getAAInfo(), MLD->getRanges());
5393
5394     Lo = DAG.getMaskedLoad(LoVT, DL, Chain, Ptr, MaskLo, Src0Lo, LoMemVT, MMO,
5395                            ISD::NON_EXTLOAD);
5396
5397     unsigned IncrementSize = LoMemVT.getSizeInBits()/8;
5398     Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
5399                       DAG.getConstant(IncrementSize, DL, Ptr.getValueType()));
5400
5401     MMO = DAG.getMachineFunction().
5402     getMachineMemOperand(MLD->getPointerInfo(),
5403                          MachineMemOperand::MOLoad,  HiMemVT.getStoreSize(),
5404                          SecondHalfAlignment, MLD->getAAInfo(), MLD->getRanges());
5405
5406     Hi = DAG.getMaskedLoad(HiVT, DL, Chain, Ptr, MaskHi, Src0Hi, HiMemVT, MMO,
5407                            ISD::NON_EXTLOAD);
5408
5409     AddToWorklist(Lo.getNode());
5410     AddToWorklist(Hi.getNode());
5411
5412     // Build a factor node to remember that this load is independent of the
5413     // other one.
5414     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Lo.getValue(1),
5415                         Hi.getValue(1));
5416
5417     // Legalized the chain result - switch anything that used the old chain to
5418     // use the new one.
5419     DAG.ReplaceAllUsesOfValueWith(SDValue(MLD, 1), Chain);
5420
5421     SDValue LoadRes = DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
5422
5423     SDValue RetOps[] = { LoadRes, Chain };
5424     return DAG.getMergeValues(RetOps, DL);
5425   }
5426   return SDValue();
5427 }
5428
5429 SDValue DAGCombiner::visitVSELECT(SDNode *N) {
5430   SDValue N0 = N->getOperand(0);
5431   SDValue N1 = N->getOperand(1);
5432   SDValue N2 = N->getOperand(2);
5433   SDLoc DL(N);
5434
5435   // Canonicalize integer abs.
5436   // vselect (setg[te] X,  0),  X, -X ->
5437   // vselect (setgt    X, -1),  X, -X ->
5438   // vselect (setl[te] X,  0), -X,  X ->
5439   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
5440   if (N0.getOpcode() == ISD::SETCC) {
5441     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
5442     ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
5443     bool isAbs = false;
5444     bool RHSIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
5445
5446     if (((RHSIsAllZeros && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
5447          (ISD::isBuildVectorAllOnes(RHS.getNode()) && CC == ISD::SETGT)) &&
5448         N1 == LHS && N2.getOpcode() == ISD::SUB && N1 == N2.getOperand(1))
5449       isAbs = ISD::isBuildVectorAllZeros(N2.getOperand(0).getNode());
5450     else if ((RHSIsAllZeros && (CC == ISD::SETLT || CC == ISD::SETLE)) &&
5451              N2 == LHS && N1.getOpcode() == ISD::SUB && N2 == N1.getOperand(1))
5452       isAbs = ISD::isBuildVectorAllZeros(N1.getOperand(0).getNode());
5453
5454     if (isAbs) {
5455       EVT VT = LHS.getValueType();
5456       SDValue Shift = DAG.getNode(
5457           ISD::SRA, DL, VT, LHS,
5458           DAG.getConstant(VT.getScalarType().getSizeInBits() - 1, DL, VT));
5459       SDValue Add = DAG.getNode(ISD::ADD, DL, VT, LHS, Shift);
5460       AddToWorklist(Shift.getNode());
5461       AddToWorklist(Add.getNode());
5462       return DAG.getNode(ISD::XOR, DL, VT, Add, Shift);
5463     }
5464   }
5465
5466   if (SimplifySelectOps(N, N1, N2))
5467     return SDValue(N, 0);  // Don't revisit N.
5468
5469   // If the VSELECT result requires splitting and the mask is provided by a
5470   // SETCC, then split both nodes and its operands before legalization. This
5471   // prevents the type legalizer from unrolling SETCC into scalar comparisons
5472   // and enables future optimizations (e.g. min/max pattern matching on X86).
5473   if (N0.getOpcode() == ISD::SETCC) {
5474     EVT VT = N->getValueType(0);
5475
5476     // Check if any splitting is required.
5477     if (TLI.getTypeAction(*DAG.getContext(), VT) !=
5478         TargetLowering::TypeSplitVector)
5479       return SDValue();
5480
5481     SDValue Lo, Hi, CCLo, CCHi, LL, LH, RL, RH;
5482     std::tie(CCLo, CCHi) = SplitVSETCC(N0.getNode(), DAG);
5483     std::tie(LL, LH) = DAG.SplitVectorOperand(N, 1);
5484     std::tie(RL, RH) = DAG.SplitVectorOperand(N, 2);
5485
5486     Lo = DAG.getNode(N->getOpcode(), DL, LL.getValueType(), CCLo, LL, RL);
5487     Hi = DAG.getNode(N->getOpcode(), DL, LH.getValueType(), CCHi, LH, RH);
5488
5489     // Add the new VSELECT nodes to the work list in case they need to be split
5490     // again.
5491     AddToWorklist(Lo.getNode());
5492     AddToWorklist(Hi.getNode());
5493
5494     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
5495   }
5496
5497   // Fold (vselect (build_vector all_ones), N1, N2) -> N1
5498   if (ISD::isBuildVectorAllOnes(N0.getNode()))
5499     return N1;
5500   // Fold (vselect (build_vector all_zeros), N1, N2) -> N2
5501   if (ISD::isBuildVectorAllZeros(N0.getNode()))
5502     return N2;
5503
5504   // The ConvertSelectToConcatVector function is assuming both the above
5505   // checks for (vselect (build_vector all{ones,zeros) ...) have been made
5506   // and addressed.
5507   if (N1.getOpcode() == ISD::CONCAT_VECTORS &&
5508       N2.getOpcode() == ISD::CONCAT_VECTORS &&
5509       ISD::isBuildVectorOfConstantSDNodes(N0.getNode())) {
5510     if (SDValue CV = ConvertSelectToConcatVector(N, DAG))
5511       return CV;
5512   }
5513
5514   return SDValue();
5515 }
5516
5517 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
5518   SDValue N0 = N->getOperand(0);
5519   SDValue N1 = N->getOperand(1);
5520   SDValue N2 = N->getOperand(2);
5521   SDValue N3 = N->getOperand(3);
5522   SDValue N4 = N->getOperand(4);
5523   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
5524
5525   // fold select_cc lhs, rhs, x, x, cc -> x
5526   if (N2 == N3)
5527     return N2;
5528
5529   // Determine if the condition we're dealing with is constant
5530   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
5531                               N0, N1, CC, SDLoc(N), false);
5532   if (SCC.getNode()) {
5533     AddToWorklist(SCC.getNode());
5534
5535     if (ConstantSDNode *SCCC = dyn_cast<ConstantSDNode>(SCC.getNode())) {
5536       if (!SCCC->isNullValue())
5537         return N2;    // cond always true -> true val
5538       else
5539         return N3;    // cond always false -> false val
5540     } else if (SCC->getOpcode() == ISD::UNDEF) {
5541       // When the condition is UNDEF, just return the first operand. This is
5542       // coherent the DAG creation, no setcc node is created in this case
5543       return N2;
5544     } else if (SCC.getOpcode() == ISD::SETCC) {
5545       // Fold to a simpler select_cc
5546       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), N2.getValueType(),
5547                          SCC.getOperand(0), SCC.getOperand(1), N2, N3,
5548                          SCC.getOperand(2));
5549     }
5550   }
5551
5552   // If we can fold this based on the true/false value, do so.
5553   if (SimplifySelectOps(N, N2, N3))
5554     return SDValue(N, 0);  // Don't revisit N.
5555
5556   // fold select_cc into other things, such as min/max/abs
5557   return SimplifySelectCC(SDLoc(N), N0, N1, N2, N3, CC);
5558 }
5559
5560 SDValue DAGCombiner::visitSETCC(SDNode *N) {
5561   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
5562                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
5563                        SDLoc(N));
5564 }
5565
5566 /// Try to fold a sext/zext/aext dag node into a ConstantSDNode or
5567 /// a build_vector of constants.
5568 /// This function is called by the DAGCombiner when visiting sext/zext/aext
5569 /// dag nodes (see for example method DAGCombiner::visitSIGN_EXTEND).
5570 /// Vector extends are not folded if operations are legal; this is to
5571 /// avoid introducing illegal build_vector dag nodes.
5572 static SDNode *tryToFoldExtendOfConstant(SDNode *N, const TargetLowering &TLI,
5573                                          SelectionDAG &DAG, bool LegalTypes,
5574                                          bool LegalOperations) {
5575   unsigned Opcode = N->getOpcode();
5576   SDValue N0 = N->getOperand(0);
5577   EVT VT = N->getValueType(0);
5578
5579   assert((Opcode == ISD::SIGN_EXTEND || Opcode == ISD::ZERO_EXTEND ||
5580          Opcode == ISD::ANY_EXTEND || Opcode == ISD::SIGN_EXTEND_VECTOR_INREG)
5581          && "Expected EXTEND dag node in input!");
5582
5583   // fold (sext c1) -> c1
5584   // fold (zext c1) -> c1
5585   // fold (aext c1) -> c1
5586   if (isa<ConstantSDNode>(N0))
5587     return DAG.getNode(Opcode, SDLoc(N), VT, N0).getNode();
5588
5589   // fold (sext (build_vector AllConstants) -> (build_vector AllConstants)
5590   // fold (zext (build_vector AllConstants) -> (build_vector AllConstants)
5591   // fold (aext (build_vector AllConstants) -> (build_vector AllConstants)
5592   EVT SVT = VT.getScalarType();
5593   if (!(VT.isVector() &&
5594       (!LegalTypes || (!LegalOperations && TLI.isTypeLegal(SVT))) &&
5595       ISD::isBuildVectorOfConstantSDNodes(N0.getNode())))
5596     return nullptr;
5597
5598   // We can fold this node into a build_vector.
5599   unsigned VTBits = SVT.getSizeInBits();
5600   unsigned EVTBits = N0->getValueType(0).getScalarType().getSizeInBits();
5601   SmallVector<SDValue, 8> Elts;
5602   unsigned NumElts = VT.getVectorNumElements();
5603   SDLoc DL(N);
5604
5605   for (unsigned i=0; i != NumElts; ++i) {
5606     SDValue Op = N0->getOperand(i);
5607     if (Op->getOpcode() == ISD::UNDEF) {
5608       Elts.push_back(DAG.getUNDEF(SVT));
5609       continue;
5610     }
5611
5612     SDLoc DL(Op);
5613     // Get the constant value and if needed trunc it to the size of the type.
5614     // Nodes like build_vector might have constants wider than the scalar type.
5615     APInt C = cast<ConstantSDNode>(Op)->getAPIntValue().zextOrTrunc(EVTBits);
5616     if (Opcode == ISD::SIGN_EXTEND || Opcode == ISD::SIGN_EXTEND_VECTOR_INREG)
5617       Elts.push_back(DAG.getConstant(C.sext(VTBits), DL, SVT));
5618     else
5619       Elts.push_back(DAG.getConstant(C.zext(VTBits), DL, SVT));
5620   }
5621
5622   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Elts).getNode();
5623 }
5624
5625 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
5626 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
5627 // transformation. Returns true if extension are possible and the above
5628 // mentioned transformation is profitable.
5629 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
5630                                     unsigned ExtOpc,
5631                                     SmallVectorImpl<SDNode *> &ExtendNodes,
5632                                     const TargetLowering &TLI) {
5633   bool HasCopyToRegUses = false;
5634   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
5635   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
5636                             UE = N0.getNode()->use_end();
5637        UI != UE; ++UI) {
5638     SDNode *User = *UI;
5639     if (User == N)
5640       continue;
5641     if (UI.getUse().getResNo() != N0.getResNo())
5642       continue;
5643     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
5644     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
5645       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
5646       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
5647         // Sign bits will be lost after a zext.
5648         return false;
5649       bool Add = false;
5650       for (unsigned i = 0; i != 2; ++i) {
5651         SDValue UseOp = User->getOperand(i);
5652         if (UseOp == N0)
5653           continue;
5654         if (!isa<ConstantSDNode>(UseOp))
5655           return false;
5656         Add = true;
5657       }
5658       if (Add)
5659         ExtendNodes.push_back(User);
5660       continue;
5661     }
5662     // If truncates aren't free and there are users we can't
5663     // extend, it isn't worthwhile.
5664     if (!isTruncFree)
5665       return false;
5666     // Remember if this value is live-out.
5667     if (User->getOpcode() == ISD::CopyToReg)
5668       HasCopyToRegUses = true;
5669   }
5670
5671   if (HasCopyToRegUses) {
5672     bool BothLiveOut = false;
5673     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
5674          UI != UE; ++UI) {
5675       SDUse &Use = UI.getUse();
5676       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
5677         BothLiveOut = true;
5678         break;
5679       }
5680     }
5681     if (BothLiveOut)
5682       // Both unextended and extended values are live out. There had better be
5683       // a good reason for the transformation.
5684       return ExtendNodes.size();
5685   }
5686   return true;
5687 }
5688
5689 void DAGCombiner::ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
5690                                   SDValue Trunc, SDValue ExtLoad, SDLoc DL,
5691                                   ISD::NodeType ExtType) {
5692   // Extend SetCC uses if necessary.
5693   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
5694     SDNode *SetCC = SetCCs[i];
5695     SmallVector<SDValue, 4> Ops;
5696
5697     for (unsigned j = 0; j != 2; ++j) {
5698       SDValue SOp = SetCC->getOperand(j);
5699       if (SOp == Trunc)
5700         Ops.push_back(ExtLoad);
5701       else
5702         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
5703     }
5704
5705     Ops.push_back(SetCC->getOperand(2));
5706     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0), Ops));
5707   }
5708 }
5709
5710 // FIXME: Bring more similar combines here, common to sext/zext (maybe aext?).
5711 SDValue DAGCombiner::CombineExtLoad(SDNode *N) {
5712   SDValue N0 = N->getOperand(0);
5713   EVT DstVT = N->getValueType(0);
5714   EVT SrcVT = N0.getValueType();
5715
5716   assert((N->getOpcode() == ISD::SIGN_EXTEND ||
5717           N->getOpcode() == ISD::ZERO_EXTEND) &&
5718          "Unexpected node type (not an extend)!");
5719
5720   // fold (sext (load x)) to multiple smaller sextloads; same for zext.
5721   // For example, on a target with legal v4i32, but illegal v8i32, turn:
5722   //   (v8i32 (sext (v8i16 (load x))))
5723   // into:
5724   //   (v8i32 (concat_vectors (v4i32 (sextload x)),
5725   //                          (v4i32 (sextload (x + 16)))))
5726   // Where uses of the original load, i.e.:
5727   //   (v8i16 (load x))
5728   // are replaced with:
5729   //   (v8i16 (truncate
5730   //     (v8i32 (concat_vectors (v4i32 (sextload x)),
5731   //                            (v4i32 (sextload (x + 16)))))))
5732   //
5733   // This combine is only applicable to illegal, but splittable, vectors.
5734   // All legal types, and illegal non-vector types, are handled elsewhere.
5735   // This combine is controlled by TargetLowering::isVectorLoadExtDesirable.
5736   //
5737   if (N0->getOpcode() != ISD::LOAD)
5738     return SDValue();
5739
5740   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5741
5742   if (!ISD::isNON_EXTLoad(LN0) || !ISD::isUNINDEXEDLoad(LN0) ||
5743       !N0.hasOneUse() || LN0->isVolatile() || !DstVT.isVector() ||
5744       !DstVT.isPow2VectorType() || !TLI.isVectorLoadExtDesirable(SDValue(N, 0)))
5745     return SDValue();
5746
5747   SmallVector<SDNode *, 4> SetCCs;
5748   if (!ExtendUsesToFormExtLoad(N, N0, N->getOpcode(), SetCCs, TLI))
5749     return SDValue();
5750
5751   ISD::LoadExtType ExtType =
5752       N->getOpcode() == ISD::SIGN_EXTEND ? ISD::SEXTLOAD : ISD::ZEXTLOAD;
5753
5754   // Try to split the vector types to get down to legal types.
5755   EVT SplitSrcVT = SrcVT;
5756   EVT SplitDstVT = DstVT;
5757   while (!TLI.isLoadExtLegalOrCustom(ExtType, SplitDstVT, SplitSrcVT) &&
5758          SplitSrcVT.getVectorNumElements() > 1) {
5759     SplitDstVT = DAG.GetSplitDestVTs(SplitDstVT).first;
5760     SplitSrcVT = DAG.GetSplitDestVTs(SplitSrcVT).first;
5761   }
5762
5763   if (!TLI.isLoadExtLegalOrCustom(ExtType, SplitDstVT, SplitSrcVT))
5764     return SDValue();
5765
5766   SDLoc DL(N);
5767   const unsigned NumSplits =
5768       DstVT.getVectorNumElements() / SplitDstVT.getVectorNumElements();
5769   const unsigned Stride = SplitSrcVT.getStoreSize();
5770   SmallVector<SDValue, 4> Loads;
5771   SmallVector<SDValue, 4> Chains;
5772
5773   SDValue BasePtr = LN0->getBasePtr();
5774   for (unsigned Idx = 0; Idx < NumSplits; Idx++) {
5775     const unsigned Offset = Idx * Stride;
5776     const unsigned Align = MinAlign(LN0->getAlignment(), Offset);
5777
5778     SDValue SplitLoad = DAG.getExtLoad(
5779         ExtType, DL, SplitDstVT, LN0->getChain(), BasePtr,
5780         LN0->getPointerInfo().getWithOffset(Offset), SplitSrcVT,
5781         LN0->isVolatile(), LN0->isNonTemporal(), LN0->isInvariant(),
5782         Align, LN0->getAAInfo());
5783
5784     BasePtr = DAG.getNode(ISD::ADD, DL, BasePtr.getValueType(), BasePtr,
5785                           DAG.getConstant(Stride, DL, BasePtr.getValueType()));
5786
5787     Loads.push_back(SplitLoad.getValue(0));
5788     Chains.push_back(SplitLoad.getValue(1));
5789   }
5790
5791   SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
5792   SDValue NewValue = DAG.getNode(ISD::CONCAT_VECTORS, DL, DstVT, Loads);
5793
5794   CombineTo(N, NewValue);
5795
5796   // Replace uses of the original load (before extension)
5797   // with a truncate of the concatenated sextloaded vectors.
5798   SDValue Trunc =
5799       DAG.getNode(ISD::TRUNCATE, SDLoc(N0), N0.getValueType(), NewValue);
5800   CombineTo(N0.getNode(), Trunc, NewChain);
5801   ExtendSetCCUses(SetCCs, Trunc, NewValue, DL,
5802                   (ISD::NodeType)N->getOpcode());
5803   return SDValue(N, 0); // Return N so it doesn't get rechecked!
5804 }
5805
5806 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
5807   SDValue N0 = N->getOperand(0);
5808   EVT VT = N->getValueType(0);
5809
5810   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
5811                                               LegalOperations))
5812     return SDValue(Res, 0);
5813
5814   // fold (sext (sext x)) -> (sext x)
5815   // fold (sext (aext x)) -> (sext x)
5816   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
5817     return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT,
5818                        N0.getOperand(0));
5819
5820   if (N0.getOpcode() == ISD::TRUNCATE) {
5821     // fold (sext (truncate (load x))) -> (sext (smaller load x))
5822     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
5823     if (SDValue NarrowLoad = ReduceLoadWidth(N0.getNode())) {
5824       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5825       if (NarrowLoad.getNode() != N0.getNode()) {
5826         CombineTo(N0.getNode(), NarrowLoad);
5827         // CombineTo deleted the truncate, if needed, but not what's under it.
5828         AddToWorklist(oye);
5829       }
5830       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5831     }
5832
5833     // See if the value being truncated is already sign extended.  If so, just
5834     // eliminate the trunc/sext pair.
5835     SDValue Op = N0.getOperand(0);
5836     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
5837     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
5838     unsigned DestBits = VT.getScalarType().getSizeInBits();
5839     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
5840
5841     if (OpBits == DestBits) {
5842       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
5843       // bits, it is already ready.
5844       if (NumSignBits > DestBits-MidBits)
5845         return Op;
5846     } else if (OpBits < DestBits) {
5847       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
5848       // bits, just sext from i32.
5849       if (NumSignBits > OpBits-MidBits)
5850         return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, Op);
5851     } else {
5852       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
5853       // bits, just truncate to i32.
5854       if (NumSignBits > OpBits-MidBits)
5855         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5856     }
5857
5858     // fold (sext (truncate x)) -> (sextinreg x).
5859     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
5860                                                  N0.getValueType())) {
5861       if (OpBits < DestBits)
5862         Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N0), VT, Op);
5863       else if (OpBits > DestBits)
5864         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT, Op);
5865       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, Op,
5866                          DAG.getValueType(N0.getValueType()));
5867     }
5868   }
5869
5870   // fold (sext (load x)) -> (sext (truncate (sextload x)))
5871   // Only generate vector extloads when 1) they're legal, and 2) they are
5872   // deemed desirable by the target.
5873   if (ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5874       ((!LegalOperations && !VT.isVector() &&
5875         !cast<LoadSDNode>(N0)->isVolatile()) ||
5876        TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, N0.getValueType()))) {
5877     bool DoXform = true;
5878     SmallVector<SDNode*, 4> SetCCs;
5879     if (!N0.hasOneUse())
5880       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
5881     if (VT.isVector())
5882       DoXform &= TLI.isVectorLoadExtDesirable(SDValue(N, 0));
5883     if (DoXform) {
5884       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5885       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5886                                        LN0->getChain(),
5887                                        LN0->getBasePtr(), N0.getValueType(),
5888                                        LN0->getMemOperand());
5889       CombineTo(N, ExtLoad);
5890       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5891                                   N0.getValueType(), ExtLoad);
5892       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5893       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5894                       ISD::SIGN_EXTEND);
5895       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5896     }
5897   }
5898
5899   // fold (sext (load x)) to multiple smaller sextloads.
5900   // Only on illegal but splittable vectors.
5901   if (SDValue ExtLoad = CombineExtLoad(N))
5902     return ExtLoad;
5903
5904   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
5905   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
5906   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
5907       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
5908     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5909     EVT MemVT = LN0->getMemoryVT();
5910     if ((!LegalOperations && !LN0->isVolatile()) ||
5911         TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, MemVT)) {
5912       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5913                                        LN0->getChain(),
5914                                        LN0->getBasePtr(), MemVT,
5915                                        LN0->getMemOperand());
5916       CombineTo(N, ExtLoad);
5917       CombineTo(N0.getNode(),
5918                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5919                             N0.getValueType(), ExtLoad),
5920                 ExtLoad.getValue(1));
5921       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5922     }
5923   }
5924
5925   // fold (sext (and/or/xor (load x), cst)) ->
5926   //      (and/or/xor (sextload x), (sext cst))
5927   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
5928        N0.getOpcode() == ISD::XOR) &&
5929       isa<LoadSDNode>(N0.getOperand(0)) &&
5930       N0.getOperand(1).getOpcode() == ISD::Constant &&
5931       TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, N0.getValueType()) &&
5932       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
5933     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
5934     if (LN0->getExtensionType() != ISD::ZEXTLOAD && LN0->isUnindexed()) {
5935       bool DoXform = true;
5936       SmallVector<SDNode*, 4> SetCCs;
5937       if (!N0.hasOneUse())
5938         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
5939                                           SetCCs, TLI);
5940       if (DoXform) {
5941         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(LN0), VT,
5942                                          LN0->getChain(), LN0->getBasePtr(),
5943                                          LN0->getMemoryVT(),
5944                                          LN0->getMemOperand());
5945         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5946         Mask = Mask.sext(VT.getSizeInBits());
5947         SDLoc DL(N);
5948         SDValue And = DAG.getNode(N0.getOpcode(), DL, VT,
5949                                   ExtLoad, DAG.getConstant(Mask, DL, VT));
5950         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
5951                                     SDLoc(N0.getOperand(0)),
5952                                     N0.getOperand(0).getValueType(), ExtLoad);
5953         CombineTo(N, And);
5954         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
5955         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, DL,
5956                         ISD::SIGN_EXTEND);
5957         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5958       }
5959     }
5960   }
5961
5962   if (N0.getOpcode() == ISD::SETCC) {
5963     EVT N0VT = N0.getOperand(0).getValueType();
5964     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
5965     // Only do this before legalize for now.
5966     if (VT.isVector() && !LegalOperations &&
5967         TLI.getBooleanContents(N0VT) ==
5968             TargetLowering::ZeroOrNegativeOneBooleanContent) {
5969       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
5970       // of the same size as the compared operands. Only optimize sext(setcc())
5971       // if this is the case.
5972       EVT SVT = getSetCCResultType(N0VT);
5973
5974       // We know that the # elements of the results is the same as the
5975       // # elements of the compare (and the # elements of the compare result
5976       // for that matter).  Check to see that they are the same size.  If so,
5977       // we know that the element size of the sext'd result matches the
5978       // element size of the compare operands.
5979       if (VT.getSizeInBits() == SVT.getSizeInBits())
5980         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5981                              N0.getOperand(1),
5982                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
5983
5984       // If the desired elements are smaller or larger than the source
5985       // elements we can use a matching integer vector type and then
5986       // truncate/sign extend
5987       EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
5988       if (SVT == MatchingVectorType) {
5989         SDValue VsetCC = DAG.getSetCC(SDLoc(N), MatchingVectorType,
5990                                N0.getOperand(0), N0.getOperand(1),
5991                                cast<CondCodeSDNode>(N0.getOperand(2))->get());
5992         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
5993       }
5994     }
5995
5996     // sext(setcc x, y, cc) -> (select (setcc x, y, cc), -1, 0)
5997     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
5998     SDLoc DL(N);
5999     SDValue NegOne =
6000       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), DL, VT);
6001     SDValue SCC =
6002       SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1),
6003                        NegOne, DAG.getConstant(0, DL, VT),
6004                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
6005     if (SCC.getNode()) return SCC;
6006
6007     if (!VT.isVector()) {
6008       EVT SetCCVT = getSetCCResultType(N0.getOperand(0).getValueType());
6009       if (!LegalOperations || TLI.isOperationLegal(ISD::SETCC, SetCCVT)) {
6010         SDLoc DL(N);
6011         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
6012         SDValue SetCC = DAG.getSetCC(DL, SetCCVT,
6013                                      N0.getOperand(0), N0.getOperand(1), CC);
6014         return DAG.getSelect(DL, VT, SetCC,
6015                              NegOne, DAG.getConstant(0, DL, VT));
6016       }
6017     }
6018   }
6019
6020   // fold (sext x) -> (zext x) if the sign bit is known zero.
6021   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
6022       DAG.SignBitIsZero(N0))
6023     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, N0);
6024
6025   return SDValue();
6026 }
6027
6028 // isTruncateOf - If N is a truncate of some other value, return true, record
6029 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
6030 // This function computes KnownZero to avoid a duplicated call to
6031 // computeKnownBits in the caller.
6032 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
6033                          APInt &KnownZero) {
6034   APInt KnownOne;
6035   if (N->getOpcode() == ISD::TRUNCATE) {
6036     Op = N->getOperand(0);
6037     DAG.computeKnownBits(Op, KnownZero, KnownOne);
6038     return true;
6039   }
6040
6041   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
6042       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
6043     return false;
6044
6045   SDValue Op0 = N->getOperand(0);
6046   SDValue Op1 = N->getOperand(1);
6047   assert(Op0.getValueType() == Op1.getValueType());
6048
6049   if (isNullConstant(Op0))
6050     Op = Op1;
6051   else if (isNullConstant(Op1))
6052     Op = Op0;
6053   else
6054     return false;
6055
6056   DAG.computeKnownBits(Op, KnownZero, KnownOne);
6057
6058   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
6059     return false;
6060
6061   return true;
6062 }
6063
6064 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
6065   SDValue N0 = N->getOperand(0);
6066   EVT VT = N->getValueType(0);
6067
6068   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
6069                                               LegalOperations))
6070     return SDValue(Res, 0);
6071
6072   // fold (zext (zext x)) -> (zext x)
6073   // fold (zext (aext x)) -> (zext x)
6074   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
6075     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT,
6076                        N0.getOperand(0));
6077
6078   // fold (zext (truncate x)) -> (zext x) or
6079   //      (zext (truncate x)) -> (truncate x)
6080   // This is valid when the truncated bits of x are already zero.
6081   // FIXME: We should extend this to work for vectors too.
6082   SDValue Op;
6083   APInt KnownZero;
6084   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
6085     APInt TruncatedBits =
6086       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
6087       APInt(Op.getValueSizeInBits(), 0) :
6088       APInt::getBitsSet(Op.getValueSizeInBits(),
6089                         N0.getValueSizeInBits(),
6090                         std::min(Op.getValueSizeInBits(),
6091                                  VT.getSizeInBits()));
6092     if (TruncatedBits == (KnownZero & TruncatedBits)) {
6093       if (VT.bitsGT(Op.getValueType()))
6094         return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, Op);
6095       if (VT.bitsLT(Op.getValueType()))
6096         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
6097
6098       return Op;
6099     }
6100   }
6101
6102   // fold (zext (truncate (load x))) -> (zext (smaller load x))
6103   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
6104   if (N0.getOpcode() == ISD::TRUNCATE) {
6105     if (SDValue NarrowLoad = ReduceLoadWidth(N0.getNode())) {
6106       SDNode* oye = N0.getNode()->getOperand(0).getNode();
6107       if (NarrowLoad.getNode() != N0.getNode()) {
6108         CombineTo(N0.getNode(), NarrowLoad);
6109         // CombineTo deleted the truncate, if needed, but not what's under it.
6110         AddToWorklist(oye);
6111       }
6112       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6113     }
6114   }
6115
6116   // fold (zext (truncate x)) -> (and x, mask)
6117   if (N0.getOpcode() == ISD::TRUNCATE &&
6118       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
6119
6120     // fold (zext (truncate (load x))) -> (zext (smaller load x))
6121     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
6122     if (SDValue NarrowLoad = ReduceLoadWidth(N0.getNode())) {
6123       SDNode* oye = N0.getNode()->getOperand(0).getNode();
6124       if (NarrowLoad.getNode() != N0.getNode()) {
6125         CombineTo(N0.getNode(), NarrowLoad);
6126         // CombineTo deleted the truncate, if needed, but not what's under it.
6127         AddToWorklist(oye);
6128       }
6129       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6130     }
6131
6132     SDValue Op = N0.getOperand(0);
6133     if (Op.getValueType().bitsLT(VT)) {
6134       Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, Op);
6135       AddToWorklist(Op.getNode());
6136     } else if (Op.getValueType().bitsGT(VT)) {
6137       Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
6138       AddToWorklist(Op.getNode());
6139     }
6140     return DAG.getZeroExtendInReg(Op, SDLoc(N),
6141                                   N0.getValueType().getScalarType());
6142   }
6143
6144   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
6145   // if either of the casts is not free.
6146   if (N0.getOpcode() == ISD::AND &&
6147       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
6148       N0.getOperand(1).getOpcode() == ISD::Constant &&
6149       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
6150                            N0.getValueType()) ||
6151        !TLI.isZExtFree(N0.getValueType(), VT))) {
6152     SDValue X = N0.getOperand(0).getOperand(0);
6153     if (X.getValueType().bitsLT(VT)) {
6154       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(X), VT, X);
6155     } else if (X.getValueType().bitsGT(VT)) {
6156       X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
6157     }
6158     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
6159     Mask = Mask.zext(VT.getSizeInBits());
6160     SDLoc DL(N);
6161     return DAG.getNode(ISD::AND, DL, VT,
6162                        X, DAG.getConstant(Mask, DL, VT));
6163   }
6164
6165   // fold (zext (load x)) -> (zext (truncate (zextload x)))
6166   // Only generate vector extloads when 1) they're legal, and 2) they are
6167   // deemed desirable by the target.
6168   if (ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
6169       ((!LegalOperations && !VT.isVector() &&
6170         !cast<LoadSDNode>(N0)->isVolatile()) ||
6171        TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, N0.getValueType()))) {
6172     bool DoXform = true;
6173     SmallVector<SDNode*, 4> SetCCs;
6174     if (!N0.hasOneUse())
6175       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
6176     if (VT.isVector())
6177       DoXform &= TLI.isVectorLoadExtDesirable(SDValue(N, 0));
6178     if (DoXform) {
6179       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6180       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
6181                                        LN0->getChain(),
6182                                        LN0->getBasePtr(), N0.getValueType(),
6183                                        LN0->getMemOperand());
6184       CombineTo(N, ExtLoad);
6185       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
6186                                   N0.getValueType(), ExtLoad);
6187       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
6188
6189       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
6190                       ISD::ZERO_EXTEND);
6191       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6192     }
6193   }
6194
6195   // fold (zext (load x)) to multiple smaller zextloads.
6196   // Only on illegal but splittable vectors.
6197   if (SDValue ExtLoad = CombineExtLoad(N))
6198     return ExtLoad;
6199
6200   // fold (zext (and/or/xor (load x), cst)) ->
6201   //      (and/or/xor (zextload x), (zext cst))
6202   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
6203        N0.getOpcode() == ISD::XOR) &&
6204       isa<LoadSDNode>(N0.getOperand(0)) &&
6205       N0.getOperand(1).getOpcode() == ISD::Constant &&
6206       TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, N0.getValueType()) &&
6207       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
6208     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
6209     if (LN0->getExtensionType() != ISD::SEXTLOAD && LN0->isUnindexed()) {
6210       bool DoXform = true;
6211       SmallVector<SDNode*, 4> SetCCs;
6212       if (!N0.hasOneUse())
6213         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::ZERO_EXTEND,
6214                                           SetCCs, TLI);
6215       if (DoXform) {
6216         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), VT,
6217                                          LN0->getChain(), LN0->getBasePtr(),
6218                                          LN0->getMemoryVT(),
6219                                          LN0->getMemOperand());
6220         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
6221         Mask = Mask.zext(VT.getSizeInBits());
6222         SDLoc DL(N);
6223         SDValue And = DAG.getNode(N0.getOpcode(), DL, VT,
6224                                   ExtLoad, DAG.getConstant(Mask, DL, VT));
6225         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
6226                                     SDLoc(N0.getOperand(0)),
6227                                     N0.getOperand(0).getValueType(), ExtLoad);
6228         CombineTo(N, And);
6229         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
6230         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, DL,
6231                         ISD::ZERO_EXTEND);
6232         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6233       }
6234     }
6235   }
6236
6237   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
6238   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
6239   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
6240       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
6241     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6242     EVT MemVT = LN0->getMemoryVT();
6243     if ((!LegalOperations && !LN0->isVolatile()) ||
6244         TLI.isLoadExtLegal(ISD::ZEXTLOAD, VT, MemVT)) {
6245       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
6246                                        LN0->getChain(),
6247                                        LN0->getBasePtr(), MemVT,
6248                                        LN0->getMemOperand());
6249       CombineTo(N, ExtLoad);
6250       CombineTo(N0.getNode(),
6251                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0), N0.getValueType(),
6252                             ExtLoad),
6253                 ExtLoad.getValue(1));
6254       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6255     }
6256   }
6257
6258   if (N0.getOpcode() == ISD::SETCC) {
6259     if (!LegalOperations && VT.isVector() &&
6260         N0.getValueType().getVectorElementType() == MVT::i1) {
6261       EVT N0VT = N0.getOperand(0).getValueType();
6262       if (getSetCCResultType(N0VT) == N0.getValueType())
6263         return SDValue();
6264
6265       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
6266       // Only do this before legalize for now.
6267       EVT EltVT = VT.getVectorElementType();
6268       SDLoc DL(N);
6269       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
6270                                     DAG.getConstant(1, DL, EltVT));
6271       if (VT.getSizeInBits() == N0VT.getSizeInBits())
6272         // We know that the # elements of the results is the same as the
6273         // # elements of the compare (and the # elements of the compare result
6274         // for that matter).  Check to see that they are the same size.  If so,
6275         // we know that the element size of the sext'd result matches the
6276         // element size of the compare operands.
6277         return DAG.getNode(ISD::AND, DL, VT,
6278                            DAG.getSetCC(DL, VT, N0.getOperand(0),
6279                                          N0.getOperand(1),
6280                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
6281                            DAG.getNode(ISD::BUILD_VECTOR, DL, VT,
6282                                        OneOps));
6283
6284       // If the desired elements are smaller or larger than the source
6285       // elements we can use a matching integer vector type and then
6286       // truncate/sign extend
6287       EVT MatchingElementType =
6288         EVT::getIntegerVT(*DAG.getContext(),
6289                           N0VT.getScalarType().getSizeInBits());
6290       EVT MatchingVectorType =
6291         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
6292                          N0VT.getVectorNumElements());
6293       SDValue VsetCC =
6294         DAG.getSetCC(DL, MatchingVectorType, N0.getOperand(0),
6295                       N0.getOperand(1),
6296                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
6297       return DAG.getNode(ISD::AND, DL, VT,
6298                          DAG.getSExtOrTrunc(VsetCC, DL, VT),
6299                          DAG.getNode(ISD::BUILD_VECTOR, DL, VT, OneOps));
6300     }
6301
6302     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
6303     SDLoc DL(N);
6304     SDValue SCC =
6305       SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1),
6306                        DAG.getConstant(1, DL, VT), DAG.getConstant(0, DL, VT),
6307                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
6308     if (SCC.getNode()) return SCC;
6309   }
6310
6311   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
6312   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
6313       isa<ConstantSDNode>(N0.getOperand(1)) &&
6314       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
6315       N0.hasOneUse()) {
6316     SDValue ShAmt = N0.getOperand(1);
6317     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
6318     if (N0.getOpcode() == ISD::SHL) {
6319       SDValue InnerZExt = N0.getOperand(0);
6320       // If the original shl may be shifting out bits, do not perform this
6321       // transformation.
6322       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
6323         InnerZExt.getOperand(0).getValueType().getSizeInBits();
6324       if (ShAmtVal > KnownZeroBits)
6325         return SDValue();
6326     }
6327
6328     SDLoc DL(N);
6329
6330     // Ensure that the shift amount is wide enough for the shifted value.
6331     if (VT.getSizeInBits() >= 256)
6332       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
6333
6334     return DAG.getNode(N0.getOpcode(), DL, VT,
6335                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
6336                        ShAmt);
6337   }
6338
6339   return SDValue();
6340 }
6341
6342 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
6343   SDValue N0 = N->getOperand(0);
6344   EVT VT = N->getValueType(0);
6345
6346   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
6347                                               LegalOperations))
6348     return SDValue(Res, 0);
6349
6350   // fold (aext (aext x)) -> (aext x)
6351   // fold (aext (zext x)) -> (zext x)
6352   // fold (aext (sext x)) -> (sext x)
6353   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
6354       N0.getOpcode() == ISD::ZERO_EXTEND ||
6355       N0.getOpcode() == ISD::SIGN_EXTEND)
6356     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, N0.getOperand(0));
6357
6358   // fold (aext (truncate (load x))) -> (aext (smaller load x))
6359   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
6360   if (N0.getOpcode() == ISD::TRUNCATE) {
6361     if (SDValue NarrowLoad = ReduceLoadWidth(N0.getNode())) {
6362       SDNode* oye = N0.getNode()->getOperand(0).getNode();
6363       if (NarrowLoad.getNode() != N0.getNode()) {
6364         CombineTo(N0.getNode(), NarrowLoad);
6365         // CombineTo deleted the truncate, if needed, but not what's under it.
6366         AddToWorklist(oye);
6367       }
6368       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6369     }
6370   }
6371
6372   // fold (aext (truncate x))
6373   if (N0.getOpcode() == ISD::TRUNCATE) {
6374     SDValue TruncOp = N0.getOperand(0);
6375     if (TruncOp.getValueType() == VT)
6376       return TruncOp; // x iff x size == zext size.
6377     if (TruncOp.getValueType().bitsGT(VT))
6378       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, TruncOp);
6379     return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, TruncOp);
6380   }
6381
6382   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
6383   // if the trunc is not free.
6384   if (N0.getOpcode() == ISD::AND &&
6385       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
6386       N0.getOperand(1).getOpcode() == ISD::Constant &&
6387       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
6388                           N0.getValueType())) {
6389     SDValue X = N0.getOperand(0).getOperand(0);
6390     if (X.getValueType().bitsLT(VT)) {
6391       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, X);
6392     } else if (X.getValueType().bitsGT(VT)) {
6393       X = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, X);
6394     }
6395     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
6396     Mask = Mask.zext(VT.getSizeInBits());
6397     SDLoc DL(N);
6398     return DAG.getNode(ISD::AND, DL, VT,
6399                        X, DAG.getConstant(Mask, DL, VT));
6400   }
6401
6402   // fold (aext (load x)) -> (aext (truncate (extload x)))
6403   // None of the supported targets knows how to perform load and any_ext
6404   // on vectors in one instruction.  We only perform this transformation on
6405   // scalars.
6406   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
6407       ISD::isUNINDEXEDLoad(N0.getNode()) &&
6408       TLI.isLoadExtLegal(ISD::EXTLOAD, VT, N0.getValueType())) {
6409     bool DoXform = true;
6410     SmallVector<SDNode*, 4> SetCCs;
6411     if (!N0.hasOneUse())
6412       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
6413     if (DoXform) {
6414       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6415       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
6416                                        LN0->getChain(),
6417                                        LN0->getBasePtr(), N0.getValueType(),
6418                                        LN0->getMemOperand());
6419       CombineTo(N, ExtLoad);
6420       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
6421                                   N0.getValueType(), ExtLoad);
6422       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
6423       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
6424                       ISD::ANY_EXTEND);
6425       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6426     }
6427   }
6428
6429   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
6430   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
6431   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
6432   if (N0.getOpcode() == ISD::LOAD &&
6433       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
6434       N0.hasOneUse()) {
6435     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6436     ISD::LoadExtType ExtType = LN0->getExtensionType();
6437     EVT MemVT = LN0->getMemoryVT();
6438     if (!LegalOperations || TLI.isLoadExtLegal(ExtType, VT, MemVT)) {
6439       SDValue ExtLoad = DAG.getExtLoad(ExtType, SDLoc(N),
6440                                        VT, LN0->getChain(), LN0->getBasePtr(),
6441                                        MemVT, LN0->getMemOperand());
6442       CombineTo(N, ExtLoad);
6443       CombineTo(N0.getNode(),
6444                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
6445                             N0.getValueType(), ExtLoad),
6446                 ExtLoad.getValue(1));
6447       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6448     }
6449   }
6450
6451   if (N0.getOpcode() == ISD::SETCC) {
6452     // For vectors:
6453     // aext(setcc) -> vsetcc
6454     // aext(setcc) -> truncate(vsetcc)
6455     // aext(setcc) -> aext(vsetcc)
6456     // Only do this before legalize for now.
6457     if (VT.isVector() && !LegalOperations) {
6458       EVT N0VT = N0.getOperand(0).getValueType();
6459         // We know that the # elements of the results is the same as the
6460         // # elements of the compare (and the # elements of the compare result
6461         // for that matter).  Check to see that they are the same size.  If so,
6462         // we know that the element size of the sext'd result matches the
6463         // element size of the compare operands.
6464       if (VT.getSizeInBits() == N0VT.getSizeInBits())
6465         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
6466                              N0.getOperand(1),
6467                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
6468       // If the desired elements are smaller or larger than the source
6469       // elements we can use a matching integer vector type and then
6470       // truncate/any extend
6471       else {
6472         EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
6473         SDValue VsetCC =
6474           DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
6475                         N0.getOperand(1),
6476                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
6477         return DAG.getAnyExtOrTrunc(VsetCC, SDLoc(N), VT);
6478       }
6479     }
6480
6481     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
6482     SDLoc DL(N);
6483     SDValue SCC =
6484       SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1),
6485                        DAG.getConstant(1, DL, VT), DAG.getConstant(0, DL, VT),
6486                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
6487     if (SCC.getNode())
6488       return SCC;
6489   }
6490
6491   return SDValue();
6492 }
6493
6494 /// See if the specified operand can be simplified with the knowledge that only
6495 /// the bits specified by Mask are used.  If so, return the simpler operand,
6496 /// otherwise return a null SDValue.
6497 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
6498   switch (V.getOpcode()) {
6499   default: break;
6500   case ISD::Constant: {
6501     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
6502     assert(CV && "Const value should be ConstSDNode.");
6503     const APInt &CVal = CV->getAPIntValue();
6504     APInt NewVal = CVal & Mask;
6505     if (NewVal != CVal)
6506       return DAG.getConstant(NewVal, SDLoc(V), V.getValueType());
6507     break;
6508   }
6509   case ISD::OR:
6510   case ISD::XOR:
6511     // If the LHS or RHS don't contribute bits to the or, drop them.
6512     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
6513       return V.getOperand(1);
6514     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
6515       return V.getOperand(0);
6516     break;
6517   case ISD::SRL:
6518     // Only look at single-use SRLs.
6519     if (!V.getNode()->hasOneUse())
6520       break;
6521     if (ConstantSDNode *RHSC = getAsNonOpaqueConstant(V.getOperand(1))) {
6522       // See if we can recursively simplify the LHS.
6523       unsigned Amt = RHSC->getZExtValue();
6524
6525       // Watch out for shift count overflow though.
6526       if (Amt >= Mask.getBitWidth()) break;
6527       APInt NewMask = Mask << Amt;
6528       if (SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask))
6529         return DAG.getNode(ISD::SRL, SDLoc(V), V.getValueType(),
6530                            SimplifyLHS, V.getOperand(1));
6531     }
6532   }
6533   return SDValue();
6534 }
6535
6536 /// If the result of a wider load is shifted to right of N  bits and then
6537 /// truncated to a narrower type and where N is a multiple of number of bits of
6538 /// the narrower type, transform it to a narrower load from address + N / num of
6539 /// bits of new type. If the result is to be extended, also fold the extension
6540 /// to form a extending load.
6541 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
6542   unsigned Opc = N->getOpcode();
6543
6544   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
6545   SDValue N0 = N->getOperand(0);
6546   EVT VT = N->getValueType(0);
6547   EVT ExtVT = VT;
6548
6549   // This transformation isn't valid for vector loads.
6550   if (VT.isVector())
6551     return SDValue();
6552
6553   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
6554   // extended to VT.
6555   if (Opc == ISD::SIGN_EXTEND_INREG) {
6556     ExtType = ISD::SEXTLOAD;
6557     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
6558   } else if (Opc == ISD::SRL) {
6559     // Another special-case: SRL is basically zero-extending a narrower value.
6560     ExtType = ISD::ZEXTLOAD;
6561     N0 = SDValue(N, 0);
6562     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
6563     if (!N01) return SDValue();
6564     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
6565                               VT.getSizeInBits() - N01->getZExtValue());
6566   }
6567   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, VT, ExtVT))
6568     return SDValue();
6569
6570   unsigned EVTBits = ExtVT.getSizeInBits();
6571
6572   // Do not generate loads of non-round integer types since these can
6573   // be expensive (and would be wrong if the type is not byte sized).
6574   if (!ExtVT.isRound())
6575     return SDValue();
6576
6577   unsigned ShAmt = 0;
6578   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
6579     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
6580       ShAmt = N01->getZExtValue();
6581       // Is the shift amount a multiple of size of VT?
6582       if ((ShAmt & (EVTBits-1)) == 0) {
6583         N0 = N0.getOperand(0);
6584         // Is the load width a multiple of size of VT?
6585         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
6586           return SDValue();
6587       }
6588
6589       // At this point, we must have a load or else we can't do the transform.
6590       if (!isa<LoadSDNode>(N0)) return SDValue();
6591
6592       // Because a SRL must be assumed to *need* to zero-extend the high bits
6593       // (as opposed to anyext the high bits), we can't combine the zextload
6594       // lowering of SRL and an sextload.
6595       if (cast<LoadSDNode>(N0)->getExtensionType() == ISD::SEXTLOAD)
6596         return SDValue();
6597
6598       // If the shift amount is larger than the input type then we're not
6599       // accessing any of the loaded bytes.  If the load was a zextload/extload
6600       // then the result of the shift+trunc is zero/undef (handled elsewhere).
6601       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
6602         return SDValue();
6603     }
6604   }
6605
6606   // If the load is shifted left (and the result isn't shifted back right),
6607   // we can fold the truncate through the shift.
6608   unsigned ShLeftAmt = 0;
6609   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
6610       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
6611     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
6612       ShLeftAmt = N01->getZExtValue();
6613       N0 = N0.getOperand(0);
6614     }
6615   }
6616
6617   // If we haven't found a load, we can't narrow it.  Don't transform one with
6618   // multiple uses, this would require adding a new load.
6619   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse())
6620     return SDValue();
6621
6622   // Don't change the width of a volatile load.
6623   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6624   if (LN0->isVolatile())
6625     return SDValue();
6626
6627   // Verify that we are actually reducing a load width here.
6628   if (LN0->getMemoryVT().getSizeInBits() < EVTBits)
6629     return SDValue();
6630
6631   // For the transform to be legal, the load must produce only two values
6632   // (the value loaded and the chain).  Don't transform a pre-increment
6633   // load, for example, which produces an extra value.  Otherwise the
6634   // transformation is not equivalent, and the downstream logic to replace
6635   // uses gets things wrong.
6636   if (LN0->getNumValues() > 2)
6637     return SDValue();
6638
6639   // If the load that we're shrinking is an extload and we're not just
6640   // discarding the extension we can't simply shrink the load. Bail.
6641   // TODO: It would be possible to merge the extensions in some cases.
6642   if (LN0->getExtensionType() != ISD::NON_EXTLOAD &&
6643       LN0->getMemoryVT().getSizeInBits() < ExtVT.getSizeInBits() + ShAmt)
6644     return SDValue();
6645
6646   if (!TLI.shouldReduceLoadWidth(LN0, ExtType, ExtVT))
6647     return SDValue();
6648
6649   EVT PtrType = N0.getOperand(1).getValueType();
6650
6651   if (PtrType == MVT::Untyped || PtrType.isExtended())
6652     // It's not possible to generate a constant of extended or untyped type.
6653     return SDValue();
6654
6655   // For big endian targets, we need to adjust the offset to the pointer to
6656   // load the correct bytes.
6657   if (DAG.getDataLayout().isBigEndian()) {
6658     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
6659     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
6660     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
6661   }
6662
6663   uint64_t PtrOff = ShAmt / 8;
6664   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
6665   SDLoc DL(LN0);
6666   SDValue NewPtr = DAG.getNode(ISD::ADD, DL,
6667                                PtrType, LN0->getBasePtr(),
6668                                DAG.getConstant(PtrOff, DL, PtrType));
6669   AddToWorklist(NewPtr.getNode());
6670
6671   SDValue Load;
6672   if (ExtType == ISD::NON_EXTLOAD)
6673     Load =  DAG.getLoad(VT, SDLoc(N0), LN0->getChain(), NewPtr,
6674                         LN0->getPointerInfo().getWithOffset(PtrOff),
6675                         LN0->isVolatile(), LN0->isNonTemporal(),
6676                         LN0->isInvariant(), NewAlign, LN0->getAAInfo());
6677   else
6678     Load = DAG.getExtLoad(ExtType, SDLoc(N0), VT, LN0->getChain(),NewPtr,
6679                           LN0->getPointerInfo().getWithOffset(PtrOff),
6680                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
6681                           LN0->isInvariant(), NewAlign, LN0->getAAInfo());
6682
6683   // Replace the old load's chain with the new load's chain.
6684   WorklistRemover DeadNodes(*this);
6685   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
6686
6687   // Shift the result left, if we've swallowed a left shift.
6688   SDValue Result = Load;
6689   if (ShLeftAmt != 0) {
6690     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
6691     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
6692       ShImmTy = VT;
6693     // If the shift amount is as large as the result size (but, presumably,
6694     // no larger than the source) then the useful bits of the result are
6695     // zero; we can't simply return the shortened shift, because the result
6696     // of that operation is undefined.
6697     SDLoc DL(N0);
6698     if (ShLeftAmt >= VT.getSizeInBits())
6699       Result = DAG.getConstant(0, DL, VT);
6700     else
6701       Result = DAG.getNode(ISD::SHL, DL, VT,
6702                           Result, DAG.getConstant(ShLeftAmt, DL, ShImmTy));
6703   }
6704
6705   // Return the new loaded value.
6706   return Result;
6707 }
6708
6709 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
6710   SDValue N0 = N->getOperand(0);
6711   SDValue N1 = N->getOperand(1);
6712   EVT VT = N->getValueType(0);
6713   EVT EVT = cast<VTSDNode>(N1)->getVT();
6714   unsigned VTBits = VT.getScalarType().getSizeInBits();
6715   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
6716
6717   // fold (sext_in_reg c1) -> c1
6718   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
6719     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, N0, N1);
6720
6721   // If the input is already sign extended, just drop the extension.
6722   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
6723     return N0;
6724
6725   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
6726   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
6727       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT()))
6728     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
6729                        N0.getOperand(0), N1);
6730
6731   // fold (sext_in_reg (sext x)) -> (sext x)
6732   // fold (sext_in_reg (aext x)) -> (sext x)
6733   // if x is small enough.
6734   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
6735     SDValue N00 = N0.getOperand(0);
6736     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
6737         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
6738       return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, N00, N1);
6739   }
6740
6741   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
6742   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
6743     return DAG.getZeroExtendInReg(N0, SDLoc(N), EVT);
6744
6745   // fold operands of sext_in_reg based on knowledge that the top bits are not
6746   // demanded.
6747   if (SimplifyDemandedBits(SDValue(N, 0)))
6748     return SDValue(N, 0);
6749
6750   // fold (sext_in_reg (load x)) -> (smaller sextload x)
6751   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
6752   if (SDValue NarrowLoad = ReduceLoadWidth(N))
6753     return NarrowLoad;
6754
6755   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
6756   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
6757   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
6758   if (N0.getOpcode() == ISD::SRL) {
6759     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
6760       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
6761         // We can turn this into an SRA iff the input to the SRL is already sign
6762         // extended enough.
6763         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
6764         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
6765           return DAG.getNode(ISD::SRA, SDLoc(N), VT,
6766                              N0.getOperand(0), N0.getOperand(1));
6767       }
6768   }
6769
6770   // fold (sext_inreg (extload x)) -> (sextload x)
6771   if (ISD::isEXTLoad(N0.getNode()) &&
6772       ISD::isUNINDEXEDLoad(N0.getNode()) &&
6773       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
6774       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6775        TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, EVT))) {
6776     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6777     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
6778                                      LN0->getChain(),
6779                                      LN0->getBasePtr(), EVT,
6780                                      LN0->getMemOperand());
6781     CombineTo(N, ExtLoad);
6782     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
6783     AddToWorklist(ExtLoad.getNode());
6784     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6785   }
6786   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
6787   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
6788       N0.hasOneUse() &&
6789       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
6790       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6791        TLI.isLoadExtLegal(ISD::SEXTLOAD, VT, EVT))) {
6792     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6793     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
6794                                      LN0->getChain(),
6795                                      LN0->getBasePtr(), EVT,
6796                                      LN0->getMemOperand());
6797     CombineTo(N, ExtLoad);
6798     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
6799     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6800   }
6801
6802   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
6803   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
6804     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
6805                                        N0.getOperand(1), false);
6806     if (BSwap.getNode())
6807       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
6808                          BSwap, N1);
6809   }
6810
6811   // Fold a sext_inreg of a build_vector of ConstantSDNodes or undefs
6812   // into a build_vector.
6813   if (ISD::isBuildVectorOfConstantSDNodes(N0.getNode())) {
6814     SmallVector<SDValue, 8> Elts;
6815     unsigned NumElts = N0->getNumOperands();
6816     unsigned ShAmt = VTBits - EVTBits;
6817
6818     for (unsigned i = 0; i != NumElts; ++i) {
6819       SDValue Op = N0->getOperand(i);
6820       if (Op->getOpcode() == ISD::UNDEF) {
6821         Elts.push_back(Op);
6822         continue;
6823       }
6824
6825       ConstantSDNode *CurrentND = cast<ConstantSDNode>(Op);
6826       const APInt &C = APInt(VTBits, CurrentND->getAPIntValue().getZExtValue());
6827       Elts.push_back(DAG.getConstant(C.shl(ShAmt).ashr(ShAmt).getZExtValue(),
6828                                      SDLoc(Op), Op.getValueType()));
6829     }
6830
6831     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Elts);
6832   }
6833
6834   return SDValue();
6835 }
6836
6837 SDValue DAGCombiner::visitSIGN_EXTEND_VECTOR_INREG(SDNode *N) {
6838   SDValue N0 = N->getOperand(0);
6839   EVT VT = N->getValueType(0);
6840
6841   if (N0.getOpcode() == ISD::UNDEF)
6842     return DAG.getUNDEF(VT);
6843
6844   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
6845                                               LegalOperations))
6846     return SDValue(Res, 0);
6847
6848   return SDValue();
6849 }
6850
6851 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
6852   SDValue N0 = N->getOperand(0);
6853   EVT VT = N->getValueType(0);
6854   bool isLE = DAG.getDataLayout().isLittleEndian();
6855
6856   // noop truncate
6857   if (N0.getValueType() == N->getValueType(0))
6858     return N0;
6859   // fold (truncate c1) -> c1
6860   if (isConstantIntBuildVectorOrConstantInt(N0))
6861     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0);
6862   // fold (truncate (truncate x)) -> (truncate x)
6863   if (N0.getOpcode() == ISD::TRUNCATE)
6864     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
6865   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
6866   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
6867       N0.getOpcode() == ISD::SIGN_EXTEND ||
6868       N0.getOpcode() == ISD::ANY_EXTEND) {
6869     if (N0.getOperand(0).getValueType().bitsLT(VT))
6870       // if the source is smaller than the dest, we still need an extend
6871       return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
6872                          N0.getOperand(0));
6873     if (N0.getOperand(0).getValueType().bitsGT(VT))
6874       // if the source is larger than the dest, than we just need the truncate
6875       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
6876     // if the source and dest are the same type, we can drop both the extend
6877     // and the truncate.
6878     return N0.getOperand(0);
6879   }
6880
6881   // Fold extract-and-trunc into a narrow extract. For example:
6882   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
6883   //   i32 y = TRUNCATE(i64 x)
6884   //        -- becomes --
6885   //   v16i8 b = BITCAST (v2i64 val)
6886   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
6887   //
6888   // Note: We only run this optimization after type legalization (which often
6889   // creates this pattern) and before operation legalization after which
6890   // we need to be more careful about the vector instructions that we generate.
6891   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
6892       LegalTypes && !LegalOperations && N0->hasOneUse() && VT != MVT::i1) {
6893
6894     EVT VecTy = N0.getOperand(0).getValueType();
6895     EVT ExTy = N0.getValueType();
6896     EVT TrTy = N->getValueType(0);
6897
6898     unsigned NumElem = VecTy.getVectorNumElements();
6899     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
6900
6901     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
6902     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
6903
6904     SDValue EltNo = N0->getOperand(1);
6905     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
6906       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
6907       EVT IndexTy = TLI.getVectorIdxTy(DAG.getDataLayout());
6908       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
6909
6910       SDValue V = DAG.getNode(ISD::BITCAST, SDLoc(N),
6911                               NVT, N0.getOperand(0));
6912
6913       SDLoc DL(N);
6914       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
6915                          DL, TrTy, V,
6916                          DAG.getConstant(Index, DL, IndexTy));
6917     }
6918   }
6919
6920   // trunc (select c, a, b) -> select c, (trunc a), (trunc b)
6921   if (N0.getOpcode() == ISD::SELECT) {
6922     EVT SrcVT = N0.getValueType();
6923     if ((!LegalOperations || TLI.isOperationLegal(ISD::SELECT, SrcVT)) &&
6924         TLI.isTruncateFree(SrcVT, VT)) {
6925       SDLoc SL(N0);
6926       SDValue Cond = N0.getOperand(0);
6927       SDValue TruncOp0 = DAG.getNode(ISD::TRUNCATE, SL, VT, N0.getOperand(1));
6928       SDValue TruncOp1 = DAG.getNode(ISD::TRUNCATE, SL, VT, N0.getOperand(2));
6929       return DAG.getNode(ISD::SELECT, SDLoc(N), VT, Cond, TruncOp0, TruncOp1);
6930     }
6931   }
6932
6933   // Fold a series of buildvector, bitcast, and truncate if possible.
6934   // For example fold
6935   //   (2xi32 trunc (bitcast ((4xi32)buildvector x, x, y, y) 2xi64)) to
6936   //   (2xi32 (buildvector x, y)).
6937   if (Level == AfterLegalizeVectorOps && VT.isVector() &&
6938       N0.getOpcode() == ISD::BITCAST && N0.hasOneUse() &&
6939       N0.getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
6940       N0.getOperand(0).hasOneUse()) {
6941
6942     SDValue BuildVect = N0.getOperand(0);
6943     EVT BuildVectEltTy = BuildVect.getValueType().getVectorElementType();
6944     EVT TruncVecEltTy = VT.getVectorElementType();
6945
6946     // Check that the element types match.
6947     if (BuildVectEltTy == TruncVecEltTy) {
6948       // Now we only need to compute the offset of the truncated elements.
6949       unsigned BuildVecNumElts =  BuildVect.getNumOperands();
6950       unsigned TruncVecNumElts = VT.getVectorNumElements();
6951       unsigned TruncEltOffset = BuildVecNumElts / TruncVecNumElts;
6952
6953       assert((BuildVecNumElts % TruncVecNumElts) == 0 &&
6954              "Invalid number of elements");
6955
6956       SmallVector<SDValue, 8> Opnds;
6957       for (unsigned i = 0, e = BuildVecNumElts; i != e; i += TruncEltOffset)
6958         Opnds.push_back(BuildVect.getOperand(i));
6959
6960       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Opnds);
6961     }
6962   }
6963
6964   // See if we can simplify the input to this truncate through knowledge that
6965   // only the low bits are being used.
6966   // For example "trunc (or (shl x, 8), y)" // -> trunc y
6967   // Currently we only perform this optimization on scalars because vectors
6968   // may have different active low bits.
6969   if (!VT.isVector()) {
6970     SDValue Shorter =
6971       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
6972                                                VT.getSizeInBits()));
6973     if (Shorter.getNode())
6974       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Shorter);
6975   }
6976   // fold (truncate (load x)) -> (smaller load x)
6977   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
6978   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
6979     if (SDValue Reduced = ReduceLoadWidth(N))
6980       return Reduced;
6981
6982     // Handle the case where the load remains an extending load even
6983     // after truncation.
6984     if (N0.hasOneUse() && ISD::isUNINDEXEDLoad(N0.getNode())) {
6985       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6986       if (!LN0->isVolatile() &&
6987           LN0->getMemoryVT().getStoreSizeInBits() < VT.getSizeInBits()) {
6988         SDValue NewLoad = DAG.getExtLoad(LN0->getExtensionType(), SDLoc(LN0),
6989                                          VT, LN0->getChain(), LN0->getBasePtr(),
6990                                          LN0->getMemoryVT(),
6991                                          LN0->getMemOperand());
6992         DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLoad.getValue(1));
6993         return NewLoad;
6994       }
6995     }
6996   }
6997   // fold (trunc (concat ... x ...)) -> (concat ..., (trunc x), ...)),
6998   // where ... are all 'undef'.
6999   if (N0.getOpcode() == ISD::CONCAT_VECTORS && !LegalTypes) {
7000     SmallVector<EVT, 8> VTs;
7001     SDValue V;
7002     unsigned Idx = 0;
7003     unsigned NumDefs = 0;
7004
7005     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
7006       SDValue X = N0.getOperand(i);
7007       if (X.getOpcode() != ISD::UNDEF) {
7008         V = X;
7009         Idx = i;
7010         NumDefs++;
7011       }
7012       // Stop if more than one members are non-undef.
7013       if (NumDefs > 1)
7014         break;
7015       VTs.push_back(EVT::getVectorVT(*DAG.getContext(),
7016                                      VT.getVectorElementType(),
7017                                      X.getValueType().getVectorNumElements()));
7018     }
7019
7020     if (NumDefs == 0)
7021       return DAG.getUNDEF(VT);
7022
7023     if (NumDefs == 1) {
7024       assert(V.getNode() && "The single defined operand is empty!");
7025       SmallVector<SDValue, 8> Opnds;
7026       for (unsigned i = 0, e = VTs.size(); i != e; ++i) {
7027         if (i != Idx) {
7028           Opnds.push_back(DAG.getUNDEF(VTs[i]));
7029           continue;
7030         }
7031         SDValue NV = DAG.getNode(ISD::TRUNCATE, SDLoc(V), VTs[i], V);
7032         AddToWorklist(NV.getNode());
7033         Opnds.push_back(NV);
7034       }
7035       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Opnds);
7036     }
7037   }
7038
7039   // Simplify the operands using demanded-bits information.
7040   if (!VT.isVector() &&
7041       SimplifyDemandedBits(SDValue(N, 0)))
7042     return SDValue(N, 0);
7043
7044   return SDValue();
7045 }
7046
7047 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
7048   SDValue Elt = N->getOperand(i);
7049   if (Elt.getOpcode() != ISD::MERGE_VALUES)
7050     return Elt.getNode();
7051   return Elt.getOperand(Elt.getResNo()).getNode();
7052 }
7053
7054 /// build_pair (load, load) -> load
7055 /// if load locations are consecutive.
7056 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
7057   assert(N->getOpcode() == ISD::BUILD_PAIR);
7058
7059   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
7060   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
7061   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
7062       LD1->getAddressSpace() != LD2->getAddressSpace())
7063     return SDValue();
7064   EVT LD1VT = LD1->getValueType(0);
7065
7066   if (ISD::isNON_EXTLoad(LD2) &&
7067       LD2->hasOneUse() &&
7068       // If both are volatile this would reduce the number of volatile loads.
7069       // If one is volatile it might be ok, but play conservative and bail out.
7070       !LD1->isVolatile() &&
7071       !LD2->isVolatile() &&
7072       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
7073     unsigned Align = LD1->getAlignment();
7074     unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
7075         VT.getTypeForEVT(*DAG.getContext()));
7076
7077     if (NewAlign <= Align &&
7078         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
7079       return DAG.getLoad(VT, SDLoc(N), LD1->getChain(),
7080                          LD1->getBasePtr(), LD1->getPointerInfo(),
7081                          false, false, false, Align);
7082   }
7083
7084   return SDValue();
7085 }
7086
7087 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
7088   SDValue N0 = N->getOperand(0);
7089   EVT VT = N->getValueType(0);
7090
7091   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
7092   // Only do this before legalize, since afterward the target may be depending
7093   // on the bitconvert.
7094   // First check to see if this is all constant.
7095   if (!LegalTypes &&
7096       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
7097       VT.isVector()) {
7098     bool isSimple = cast<BuildVectorSDNode>(N0)->isConstant();
7099
7100     EVT DestEltVT = N->getValueType(0).getVectorElementType();
7101     assert(!DestEltVT.isVector() &&
7102            "Element type of vector ValueType must not be vector!");
7103     if (isSimple)
7104       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
7105   }
7106
7107   // If the input is a constant, let getNode fold it.
7108   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
7109     // If we can't allow illegal operations, we need to check that this is just
7110     // a fp -> int or int -> conversion and that the resulting operation will
7111     // be legal.
7112     if (!LegalOperations ||
7113         (isa<ConstantSDNode>(N0) && VT.isFloatingPoint() && !VT.isVector() &&
7114          TLI.isOperationLegal(ISD::ConstantFP, VT)) ||
7115         (isa<ConstantFPSDNode>(N0) && VT.isInteger() && !VT.isVector() &&
7116          TLI.isOperationLegal(ISD::Constant, VT)))
7117       return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, N0);
7118   }
7119
7120   // (conv (conv x, t1), t2) -> (conv x, t2)
7121   if (N0.getOpcode() == ISD::BITCAST)
7122     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT,
7123                        N0.getOperand(0));
7124
7125   // fold (conv (load x)) -> (load (conv*)x)
7126   // If the resultant load doesn't need a higher alignment than the original!
7127   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7128       // Do not change the width of a volatile load.
7129       !cast<LoadSDNode>(N0)->isVolatile() &&
7130       // Do not remove the cast if the types differ in endian layout.
7131       TLI.hasBigEndianPartOrdering(N0.getValueType(), DAG.getDataLayout()) ==
7132           TLI.hasBigEndianPartOrdering(VT, DAG.getDataLayout()) &&
7133       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)) &&
7134       TLI.isLoadBitCastBeneficial(N0.getValueType(), VT)) {
7135     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7136     unsigned Align = DAG.getDataLayout().getABITypeAlignment(
7137         VT.getTypeForEVT(*DAG.getContext()));
7138     unsigned OrigAlign = LN0->getAlignment();
7139
7140     if (Align <= OrigAlign) {
7141       SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(),
7142                                  LN0->getBasePtr(), LN0->getPointerInfo(),
7143                                  LN0->isVolatile(), LN0->isNonTemporal(),
7144                                  LN0->isInvariant(), OrigAlign,
7145                                  LN0->getAAInfo());
7146       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
7147       return Load;
7148     }
7149   }
7150
7151   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
7152   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
7153   // This often reduces constant pool loads.
7154   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(N0.getValueType())) ||
7155        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(N0.getValueType()))) &&
7156       N0.getNode()->hasOneUse() && VT.isInteger() &&
7157       !VT.isVector() && !N0.getValueType().isVector()) {
7158     SDValue NewConv = DAG.getNode(ISD::BITCAST, SDLoc(N0), VT,
7159                                   N0.getOperand(0));
7160     AddToWorklist(NewConv.getNode());
7161
7162     SDLoc DL(N);
7163     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
7164     if (N0.getOpcode() == ISD::FNEG)
7165       return DAG.getNode(ISD::XOR, DL, VT,
7166                          NewConv, DAG.getConstant(SignBit, DL, VT));
7167     assert(N0.getOpcode() == ISD::FABS);
7168     return DAG.getNode(ISD::AND, DL, VT,
7169                        NewConv, DAG.getConstant(~SignBit, DL, VT));
7170   }
7171
7172   // fold (bitconvert (fcopysign cst, x)) ->
7173   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
7174   // Note that we don't handle (copysign x, cst) because this can always be
7175   // folded to an fneg or fabs.
7176   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
7177       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
7178       VT.isInteger() && !VT.isVector()) {
7179     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
7180     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
7181     if (isTypeLegal(IntXVT)) {
7182       SDValue X = DAG.getNode(ISD::BITCAST, SDLoc(N0),
7183                               IntXVT, N0.getOperand(1));
7184       AddToWorklist(X.getNode());
7185
7186       // If X has a different width than the result/lhs, sext it or truncate it.
7187       unsigned VTWidth = VT.getSizeInBits();
7188       if (OrigXWidth < VTWidth) {
7189         X = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, X);
7190         AddToWorklist(X.getNode());
7191       } else if (OrigXWidth > VTWidth) {
7192         // To get the sign bit in the right place, we have to shift it right
7193         // before truncating.
7194         SDLoc DL(X);
7195         X = DAG.getNode(ISD::SRL, DL,
7196                         X.getValueType(), X,
7197                         DAG.getConstant(OrigXWidth-VTWidth, DL,
7198                                         X.getValueType()));
7199         AddToWorklist(X.getNode());
7200         X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
7201         AddToWorklist(X.getNode());
7202       }
7203
7204       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
7205       X = DAG.getNode(ISD::AND, SDLoc(X), VT,
7206                       X, DAG.getConstant(SignBit, SDLoc(X), VT));
7207       AddToWorklist(X.getNode());
7208
7209       SDValue Cst = DAG.getNode(ISD::BITCAST, SDLoc(N0),
7210                                 VT, N0.getOperand(0));
7211       Cst = DAG.getNode(ISD::AND, SDLoc(Cst), VT,
7212                         Cst, DAG.getConstant(~SignBit, SDLoc(Cst), VT));
7213       AddToWorklist(Cst.getNode());
7214
7215       return DAG.getNode(ISD::OR, SDLoc(N), VT, X, Cst);
7216     }
7217   }
7218
7219   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
7220   if (N0.getOpcode() == ISD::BUILD_PAIR)
7221     if (SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT))
7222       return CombineLD;
7223
7224   // Remove double bitcasts from shuffles - this is often a legacy of
7225   // XformToShuffleWithZero being used to combine bitmaskings (of
7226   // float vectors bitcast to integer vectors) into shuffles.
7227   // bitcast(shuffle(bitcast(s0),bitcast(s1))) -> shuffle(s0,s1)
7228   if (Level < AfterLegalizeDAG && TLI.isTypeLegal(VT) && VT.isVector() &&
7229       N0->getOpcode() == ISD::VECTOR_SHUFFLE &&
7230       VT.getVectorNumElements() >= N0.getValueType().getVectorNumElements() &&
7231       !(VT.getVectorNumElements() % N0.getValueType().getVectorNumElements())) {
7232     ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N0);
7233
7234     // If operands are a bitcast, peek through if it casts the original VT.
7235     // If operands are a constant, just bitcast back to original VT.
7236     auto PeekThroughBitcast = [&](SDValue Op) {
7237       if (Op.getOpcode() == ISD::BITCAST &&
7238           Op.getOperand(0).getValueType() == VT)
7239         return SDValue(Op.getOperand(0));
7240       if (ISD::isBuildVectorOfConstantSDNodes(Op.getNode()) ||
7241           ISD::isBuildVectorOfConstantFPSDNodes(Op.getNode()))
7242         return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
7243       return SDValue();
7244     };
7245
7246     SDValue SV0 = PeekThroughBitcast(N0->getOperand(0));
7247     SDValue SV1 = PeekThroughBitcast(N0->getOperand(1));
7248     if (!(SV0 && SV1))
7249       return SDValue();
7250
7251     int MaskScale =
7252         VT.getVectorNumElements() / N0.getValueType().getVectorNumElements();
7253     SmallVector<int, 8> NewMask;
7254     for (int M : SVN->getMask())
7255       for (int i = 0; i != MaskScale; ++i)
7256         NewMask.push_back(M < 0 ? -1 : M * MaskScale + i);
7257
7258     bool LegalMask = TLI.isShuffleMaskLegal(NewMask, VT);
7259     if (!LegalMask) {
7260       std::swap(SV0, SV1);
7261       ShuffleVectorSDNode::commuteMask(NewMask);
7262       LegalMask = TLI.isShuffleMaskLegal(NewMask, VT);
7263     }
7264
7265     if (LegalMask)
7266       return DAG.getVectorShuffle(VT, SDLoc(N), SV0, SV1, NewMask);
7267   }
7268
7269   return SDValue();
7270 }
7271
7272 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
7273   EVT VT = N->getValueType(0);
7274   return CombineConsecutiveLoads(N, VT);
7275 }
7276
7277 /// We know that BV is a build_vector node with Constant, ConstantFP or Undef
7278 /// operands. DstEltVT indicates the destination element value type.
7279 SDValue DAGCombiner::
7280 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
7281   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
7282
7283   // If this is already the right type, we're done.
7284   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
7285
7286   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
7287   unsigned DstBitSize = DstEltVT.getSizeInBits();
7288
7289   // If this is a conversion of N elements of one type to N elements of another
7290   // type, convert each element.  This handles FP<->INT cases.
7291   if (SrcBitSize == DstBitSize) {
7292     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
7293                               BV->getValueType(0).getVectorNumElements());
7294
7295     // Due to the FP element handling below calling this routine recursively,
7296     // we can end up with a scalar-to-vector node here.
7297     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
7298       return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
7299                          DAG.getNode(ISD::BITCAST, SDLoc(BV),
7300                                      DstEltVT, BV->getOperand(0)));
7301
7302     SmallVector<SDValue, 8> Ops;
7303     for (SDValue Op : BV->op_values()) {
7304       // If the vector element type is not legal, the BUILD_VECTOR operands
7305       // are promoted and implicitly truncated.  Make that explicit here.
7306       if (Op.getValueType() != SrcEltVT)
7307         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(BV), SrcEltVT, Op);
7308       Ops.push_back(DAG.getNode(ISD::BITCAST, SDLoc(BV),
7309                                 DstEltVT, Op));
7310       AddToWorklist(Ops.back().getNode());
7311     }
7312     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
7313   }
7314
7315   // Otherwise, we're growing or shrinking the elements.  To avoid having to
7316   // handle annoying details of growing/shrinking FP values, we convert them to
7317   // int first.
7318   if (SrcEltVT.isFloatingPoint()) {
7319     // Convert the input float vector to a int vector where the elements are the
7320     // same sizes.
7321     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
7322     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
7323     SrcEltVT = IntVT;
7324   }
7325
7326   // Now we know the input is an integer vector.  If the output is a FP type,
7327   // convert to integer first, then to FP of the right size.
7328   if (DstEltVT.isFloatingPoint()) {
7329     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
7330     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
7331
7332     // Next, convert to FP elements of the same size.
7333     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
7334   }
7335
7336   SDLoc DL(BV);
7337
7338   // Okay, we know the src/dst types are both integers of differing types.
7339   // Handling growing first.
7340   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
7341   if (SrcBitSize < DstBitSize) {
7342     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
7343
7344     SmallVector<SDValue, 8> Ops;
7345     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
7346          i += NumInputsPerOutput) {
7347       bool isLE = DAG.getDataLayout().isLittleEndian();
7348       APInt NewBits = APInt(DstBitSize, 0);
7349       bool EltIsUndef = true;
7350       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
7351         // Shift the previously computed bits over.
7352         NewBits <<= SrcBitSize;
7353         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
7354         if (Op.getOpcode() == ISD::UNDEF) continue;
7355         EltIsUndef = false;
7356
7357         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
7358                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
7359       }
7360
7361       if (EltIsUndef)
7362         Ops.push_back(DAG.getUNDEF(DstEltVT));
7363       else
7364         Ops.push_back(DAG.getConstant(NewBits, DL, DstEltVT));
7365     }
7366
7367     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
7368     return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Ops);
7369   }
7370
7371   // Finally, this must be the case where we are shrinking elements: each input
7372   // turns into multiple outputs.
7373   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
7374   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
7375                             NumOutputsPerInput*BV->getNumOperands());
7376   SmallVector<SDValue, 8> Ops;
7377
7378   for (const SDValue &Op : BV->op_values()) {
7379     if (Op.getOpcode() == ISD::UNDEF) {
7380       Ops.append(NumOutputsPerInput, DAG.getUNDEF(DstEltVT));
7381       continue;
7382     }
7383
7384     APInt OpVal = cast<ConstantSDNode>(Op)->
7385                   getAPIntValue().zextOrTrunc(SrcBitSize);
7386
7387     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
7388       APInt ThisVal = OpVal.trunc(DstBitSize);
7389       Ops.push_back(DAG.getConstant(ThisVal, DL, DstEltVT));
7390       OpVal = OpVal.lshr(DstBitSize);
7391     }
7392
7393     // For big endian targets, swap the order of the pieces of each element.
7394     if (DAG.getDataLayout().isBigEndian())
7395       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
7396   }
7397
7398   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Ops);
7399 }
7400
7401 /// Try to perform FMA combining on a given FADD node.
7402 SDValue DAGCombiner::visitFADDForFMACombine(SDNode *N) {
7403   SDValue N0 = N->getOperand(0);
7404   SDValue N1 = N->getOperand(1);
7405   EVT VT = N->getValueType(0);
7406   SDLoc SL(N);
7407
7408   const TargetOptions &Options = DAG.getTarget().Options;
7409   bool UnsafeFPMath = (Options.AllowFPOpFusion == FPOpFusion::Fast ||
7410                        Options.UnsafeFPMath);
7411
7412   // Floating-point multiply-add with intermediate rounding.
7413   bool HasFMAD = (LegalOperations &&
7414                   TLI.isOperationLegal(ISD::FMAD, VT));
7415
7416   // Floating-point multiply-add without intermediate rounding.
7417   bool HasFMA = ((!LegalOperations ||
7418                   TLI.isOperationLegalOrCustom(ISD::FMA, VT)) &&
7419                  TLI.isFMAFasterThanFMulAndFAdd(VT) &&
7420                  UnsafeFPMath);
7421
7422   // No valid opcode, do not combine.
7423   if (!HasFMAD && !HasFMA)
7424     return SDValue();
7425
7426   // Always prefer FMAD to FMA for precision.
7427   unsigned int PreferredFusedOpcode = HasFMAD ? ISD::FMAD : ISD::FMA;
7428   bool Aggressive = TLI.enableAggressiveFMAFusion(VT);
7429   bool LookThroughFPExt = TLI.isFPExtFree(VT);
7430
7431   // fold (fadd (fmul x, y), z) -> (fma x, y, z)
7432   if (N0.getOpcode() == ISD::FMUL &&
7433       (Aggressive || N0->hasOneUse())) {
7434     return DAG.getNode(PreferredFusedOpcode, SL, VT,
7435                        N0.getOperand(0), N0.getOperand(1), N1);
7436   }
7437
7438   // fold (fadd x, (fmul y, z)) -> (fma y, z, x)
7439   // Note: Commutes FADD operands.
7440   if (N1.getOpcode() == ISD::FMUL &&
7441       (Aggressive || N1->hasOneUse())) {
7442     return DAG.getNode(PreferredFusedOpcode, SL, VT,
7443                        N1.getOperand(0), N1.getOperand(1), N0);
7444   }
7445
7446   // Look through FP_EXTEND nodes to do more combining.
7447   if (UnsafeFPMath && LookThroughFPExt) {
7448     // fold (fadd (fpext (fmul x, y)), z) -> (fma (fpext x), (fpext y), z)
7449     if (N0.getOpcode() == ISD::FP_EXTEND) {
7450       SDValue N00 = N0.getOperand(0);
7451       if (N00.getOpcode() == ISD::FMUL)
7452         return DAG.getNode(PreferredFusedOpcode, SL, VT,
7453                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7454                                        N00.getOperand(0)),
7455                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7456                                        N00.getOperand(1)), N1);
7457     }
7458
7459     // fold (fadd x, (fpext (fmul y, z))) -> (fma (fpext y), (fpext z), x)
7460     // Note: Commutes FADD operands.
7461     if (N1.getOpcode() == ISD::FP_EXTEND) {
7462       SDValue N10 = N1.getOperand(0);
7463       if (N10.getOpcode() == ISD::FMUL)
7464         return DAG.getNode(PreferredFusedOpcode, SL, VT,
7465                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7466                                        N10.getOperand(0)),
7467                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7468                                        N10.getOperand(1)), N0);
7469     }
7470   }
7471
7472   // More folding opportunities when target permits.
7473   if ((UnsafeFPMath || HasFMAD)  && Aggressive) {
7474     // fold (fadd (fma x, y, (fmul u, v)), z) -> (fma x, y (fma u, v, z))
7475     if (N0.getOpcode() == PreferredFusedOpcode &&
7476         N0.getOperand(2).getOpcode() == ISD::FMUL) {
7477       return DAG.getNode(PreferredFusedOpcode, SL, VT,
7478                          N0.getOperand(0), N0.getOperand(1),
7479                          DAG.getNode(PreferredFusedOpcode, SL, VT,
7480                                      N0.getOperand(2).getOperand(0),
7481                                      N0.getOperand(2).getOperand(1),
7482                                      N1));
7483     }
7484
7485     // fold (fadd x, (fma y, z, (fmul u, v)) -> (fma y, z (fma u, v, x))
7486     if (N1->getOpcode() == PreferredFusedOpcode &&
7487         N1.getOperand(2).getOpcode() == ISD::FMUL) {
7488       return DAG.getNode(PreferredFusedOpcode, SL, VT,
7489                          N1.getOperand(0), N1.getOperand(1),
7490                          DAG.getNode(PreferredFusedOpcode, SL, VT,
7491                                      N1.getOperand(2).getOperand(0),
7492                                      N1.getOperand(2).getOperand(1),
7493                                      N0));
7494     }
7495
7496     if (UnsafeFPMath && LookThroughFPExt) {
7497       // fold (fadd (fma x, y, (fpext (fmul u, v))), z)
7498       //   -> (fma x, y, (fma (fpext u), (fpext v), z))
7499       auto FoldFAddFMAFPExtFMul = [&] (
7500           SDValue X, SDValue Y, SDValue U, SDValue V, SDValue Z) {
7501         return DAG.getNode(PreferredFusedOpcode, SL, VT, X, Y,
7502                            DAG.getNode(PreferredFusedOpcode, SL, VT,
7503                                        DAG.getNode(ISD::FP_EXTEND, SL, VT, U),
7504                                        DAG.getNode(ISD::FP_EXTEND, SL, VT, V),
7505                                        Z));
7506       };
7507       if (N0.getOpcode() == PreferredFusedOpcode) {
7508         SDValue N02 = N0.getOperand(2);
7509         if (N02.getOpcode() == ISD::FP_EXTEND) {
7510           SDValue N020 = N02.getOperand(0);
7511           if (N020.getOpcode() == ISD::FMUL)
7512             return FoldFAddFMAFPExtFMul(N0.getOperand(0), N0.getOperand(1),
7513                                         N020.getOperand(0), N020.getOperand(1),
7514                                         N1);
7515         }
7516       }
7517
7518       // fold (fadd (fpext (fma x, y, (fmul u, v))), z)
7519       //   -> (fma (fpext x), (fpext y), (fma (fpext u), (fpext v), z))
7520       // FIXME: This turns two single-precision and one double-precision
7521       // operation into two double-precision operations, which might not be
7522       // interesting for all targets, especially GPUs.
7523       auto FoldFAddFPExtFMAFMul = [&] (
7524           SDValue X, SDValue Y, SDValue U, SDValue V, SDValue Z) {
7525         return DAG.getNode(PreferredFusedOpcode, SL, VT,
7526                            DAG.getNode(ISD::FP_EXTEND, SL, VT, X),
7527                            DAG.getNode(ISD::FP_EXTEND, SL, VT, Y),
7528                            DAG.getNode(PreferredFusedOpcode, SL, VT,
7529                                        DAG.getNode(ISD::FP_EXTEND, SL, VT, U),
7530                                        DAG.getNode(ISD::FP_EXTEND, SL, VT, V),
7531                                        Z));
7532       };
7533       if (N0.getOpcode() == ISD::FP_EXTEND) {
7534         SDValue N00 = N0.getOperand(0);
7535         if (N00.getOpcode() == PreferredFusedOpcode) {
7536           SDValue N002 = N00.getOperand(2);
7537           if (N002.getOpcode() == ISD::FMUL)
7538             return FoldFAddFPExtFMAFMul(N00.getOperand(0), N00.getOperand(1),
7539                                         N002.getOperand(0), N002.getOperand(1),
7540                                         N1);
7541         }
7542       }
7543
7544       // fold (fadd x, (fma y, z, (fpext (fmul u, v)))
7545       //   -> (fma y, z, (fma (fpext u), (fpext v), x))
7546       if (N1.getOpcode() == PreferredFusedOpcode) {
7547         SDValue N12 = N1.getOperand(2);
7548         if (N12.getOpcode() == ISD::FP_EXTEND) {
7549           SDValue N120 = N12.getOperand(0);
7550           if (N120.getOpcode() == ISD::FMUL)
7551             return FoldFAddFMAFPExtFMul(N1.getOperand(0), N1.getOperand(1),
7552                                         N120.getOperand(0), N120.getOperand(1),
7553                                         N0);
7554         }
7555       }
7556
7557       // fold (fadd x, (fpext (fma y, z, (fmul u, v)))
7558       //   -> (fma (fpext y), (fpext z), (fma (fpext u), (fpext v), x))
7559       // FIXME: This turns two single-precision and one double-precision
7560       // operation into two double-precision operations, which might not be
7561       // interesting for all targets, especially GPUs.
7562       if (N1.getOpcode() == ISD::FP_EXTEND) {
7563         SDValue N10 = N1.getOperand(0);
7564         if (N10.getOpcode() == PreferredFusedOpcode) {
7565           SDValue N102 = N10.getOperand(2);
7566           if (N102.getOpcode() == ISD::FMUL)
7567             return FoldFAddFPExtFMAFMul(N10.getOperand(0), N10.getOperand(1),
7568                                         N102.getOperand(0), N102.getOperand(1),
7569                                         N0);
7570         }
7571       }
7572     }
7573   }
7574
7575   return SDValue();
7576 }
7577
7578 /// Try to perform FMA combining on a given FSUB node.
7579 SDValue DAGCombiner::visitFSUBForFMACombine(SDNode *N) {
7580   SDValue N0 = N->getOperand(0);
7581   SDValue N1 = N->getOperand(1);
7582   EVT VT = N->getValueType(0);
7583   SDLoc SL(N);
7584
7585   const TargetOptions &Options = DAG.getTarget().Options;
7586   bool UnsafeFPMath = (Options.AllowFPOpFusion == FPOpFusion::Fast ||
7587                        Options.UnsafeFPMath);
7588
7589   // Floating-point multiply-add with intermediate rounding.
7590   bool HasFMAD = (LegalOperations &&
7591                   TLI.isOperationLegal(ISD::FMAD, VT));
7592
7593   // Floating-point multiply-add without intermediate rounding.
7594   bool HasFMA = ((!LegalOperations ||
7595                   TLI.isOperationLegalOrCustom(ISD::FMA, VT)) &&
7596                  TLI.isFMAFasterThanFMulAndFAdd(VT) &&
7597                  UnsafeFPMath);
7598
7599   // No valid opcode, do not combine.
7600   if (!HasFMAD && !HasFMA)
7601     return SDValue();
7602
7603   // Always prefer FMAD to FMA for precision.
7604   unsigned int PreferredFusedOpcode = HasFMAD ? ISD::FMAD : ISD::FMA;
7605   bool Aggressive = TLI.enableAggressiveFMAFusion(VT);
7606   bool LookThroughFPExt = TLI.isFPExtFree(VT);
7607
7608   // fold (fsub (fmul x, y), z) -> (fma x, y, (fneg z))
7609   if (N0.getOpcode() == ISD::FMUL &&
7610       (Aggressive || N0->hasOneUse())) {
7611     return DAG.getNode(PreferredFusedOpcode, SL, VT,
7612                        N0.getOperand(0), N0.getOperand(1),
7613                        DAG.getNode(ISD::FNEG, SL, VT, N1));
7614   }
7615
7616   // fold (fsub x, (fmul y, z)) -> (fma (fneg y), z, x)
7617   // Note: Commutes FSUB operands.
7618   if (N1.getOpcode() == ISD::FMUL &&
7619       (Aggressive || N1->hasOneUse()))
7620     return DAG.getNode(PreferredFusedOpcode, SL, VT,
7621                        DAG.getNode(ISD::FNEG, SL, VT,
7622                                    N1.getOperand(0)),
7623                        N1.getOperand(1), N0);
7624
7625   // fold (fsub (fneg (fmul, x, y)), z) -> (fma (fneg x), y, (fneg z))
7626   if (N0.getOpcode() == ISD::FNEG &&
7627       N0.getOperand(0).getOpcode() == ISD::FMUL &&
7628       (Aggressive || (N0->hasOneUse() && N0.getOperand(0).hasOneUse()))) {
7629     SDValue N00 = N0.getOperand(0).getOperand(0);
7630     SDValue N01 = N0.getOperand(0).getOperand(1);
7631     return DAG.getNode(PreferredFusedOpcode, SL, VT,
7632                        DAG.getNode(ISD::FNEG, SL, VT, N00), N01,
7633                        DAG.getNode(ISD::FNEG, SL, VT, N1));
7634   }
7635
7636   // Look through FP_EXTEND nodes to do more combining.
7637   if (UnsafeFPMath && LookThroughFPExt) {
7638     // fold (fsub (fpext (fmul x, y)), z)
7639     //   -> (fma (fpext x), (fpext y), (fneg z))
7640     if (N0.getOpcode() == ISD::FP_EXTEND) {
7641       SDValue N00 = N0.getOperand(0);
7642       if (N00.getOpcode() == ISD::FMUL)
7643         return DAG.getNode(PreferredFusedOpcode, SL, VT,
7644                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7645                                        N00.getOperand(0)),
7646                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7647                                        N00.getOperand(1)),
7648                            DAG.getNode(ISD::FNEG, SL, VT, N1));
7649     }
7650
7651     // fold (fsub x, (fpext (fmul y, z)))
7652     //   -> (fma (fneg (fpext y)), (fpext z), x)
7653     // Note: Commutes FSUB operands.
7654     if (N1.getOpcode() == ISD::FP_EXTEND) {
7655       SDValue N10 = N1.getOperand(0);
7656       if (N10.getOpcode() == ISD::FMUL)
7657         return DAG.getNode(PreferredFusedOpcode, SL, VT,
7658                            DAG.getNode(ISD::FNEG, SL, VT,
7659                                        DAG.getNode(ISD::FP_EXTEND, SL, VT,
7660                                                    N10.getOperand(0))),
7661                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7662                                        N10.getOperand(1)),
7663                            N0);
7664     }
7665
7666     // fold (fsub (fpext (fneg (fmul, x, y))), z)
7667     //   -> (fneg (fma (fpext x), (fpext y), z))
7668     // Note: This could be removed with appropriate canonicalization of the
7669     // input expression into (fneg (fadd (fpext (fmul, x, y)), z). However, the
7670     // orthogonal flags -fp-contract=fast and -enable-unsafe-fp-math prevent
7671     // from implementing the canonicalization in visitFSUB.
7672     if (N0.getOpcode() == ISD::FP_EXTEND) {
7673       SDValue N00 = N0.getOperand(0);
7674       if (N00.getOpcode() == ISD::FNEG) {
7675         SDValue N000 = N00.getOperand(0);
7676         if (N000.getOpcode() == ISD::FMUL) {
7677           return DAG.getNode(ISD::FNEG, SL, VT,
7678                              DAG.getNode(PreferredFusedOpcode, SL, VT,
7679                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7680                                                      N000.getOperand(0)),
7681                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7682                                                      N000.getOperand(1)),
7683                                          N1));
7684         }
7685       }
7686     }
7687
7688     // fold (fsub (fneg (fpext (fmul, x, y))), z)
7689     //   -> (fneg (fma (fpext x)), (fpext y), z)
7690     // Note: This could be removed with appropriate canonicalization of the
7691     // input expression into (fneg (fadd (fpext (fmul, x, y)), z). However, the
7692     // orthogonal flags -fp-contract=fast and -enable-unsafe-fp-math prevent
7693     // from implementing the canonicalization in visitFSUB.
7694     if (N0.getOpcode() == ISD::FNEG) {
7695       SDValue N00 = N0.getOperand(0);
7696       if (N00.getOpcode() == ISD::FP_EXTEND) {
7697         SDValue N000 = N00.getOperand(0);
7698         if (N000.getOpcode() == ISD::FMUL) {
7699           return DAG.getNode(ISD::FNEG, SL, VT,
7700                              DAG.getNode(PreferredFusedOpcode, SL, VT,
7701                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7702                                                      N000.getOperand(0)),
7703                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7704                                                      N000.getOperand(1)),
7705                                          N1));
7706         }
7707       }
7708     }
7709
7710   }
7711
7712   // More folding opportunities when target permits.
7713   if ((UnsafeFPMath || HasFMAD) && Aggressive) {
7714     // fold (fsub (fma x, y, (fmul u, v)), z)
7715     //   -> (fma x, y (fma u, v, (fneg z)))
7716     if (N0.getOpcode() == PreferredFusedOpcode &&
7717         N0.getOperand(2).getOpcode() == ISD::FMUL) {
7718       return DAG.getNode(PreferredFusedOpcode, SL, VT,
7719                          N0.getOperand(0), N0.getOperand(1),
7720                          DAG.getNode(PreferredFusedOpcode, SL, VT,
7721                                      N0.getOperand(2).getOperand(0),
7722                                      N0.getOperand(2).getOperand(1),
7723                                      DAG.getNode(ISD::FNEG, SL, VT,
7724                                                  N1)));
7725     }
7726
7727     // fold (fsub x, (fma y, z, (fmul u, v)))
7728     //   -> (fma (fneg y), z, (fma (fneg u), v, x))
7729     if (N1.getOpcode() == PreferredFusedOpcode &&
7730         N1.getOperand(2).getOpcode() == ISD::FMUL) {
7731       SDValue N20 = N1.getOperand(2).getOperand(0);
7732       SDValue N21 = N1.getOperand(2).getOperand(1);
7733       return DAG.getNode(PreferredFusedOpcode, SL, VT,
7734                          DAG.getNode(ISD::FNEG, SL, VT,
7735                                      N1.getOperand(0)),
7736                          N1.getOperand(1),
7737                          DAG.getNode(PreferredFusedOpcode, SL, VT,
7738                                      DAG.getNode(ISD::FNEG, SL, VT, N20),
7739
7740                                      N21, N0));
7741     }
7742
7743     if (UnsafeFPMath && LookThroughFPExt) {
7744       // fold (fsub (fma x, y, (fpext (fmul u, v))), z)
7745       //   -> (fma x, y (fma (fpext u), (fpext v), (fneg z)))
7746       if (N0.getOpcode() == PreferredFusedOpcode) {
7747         SDValue N02 = N0.getOperand(2);
7748         if (N02.getOpcode() == ISD::FP_EXTEND) {
7749           SDValue N020 = N02.getOperand(0);
7750           if (N020.getOpcode() == ISD::FMUL)
7751             return DAG.getNode(PreferredFusedOpcode, SL, VT,
7752                                N0.getOperand(0), N0.getOperand(1),
7753                                DAG.getNode(PreferredFusedOpcode, SL, VT,
7754                                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7755                                                        N020.getOperand(0)),
7756                                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7757                                                        N020.getOperand(1)),
7758                                            DAG.getNode(ISD::FNEG, SL, VT,
7759                                                        N1)));
7760         }
7761       }
7762
7763       // fold (fsub (fpext (fma x, y, (fmul u, v))), z)
7764       //   -> (fma (fpext x), (fpext y),
7765       //           (fma (fpext u), (fpext v), (fneg z)))
7766       // FIXME: This turns two single-precision and one double-precision
7767       // operation into two double-precision operations, which might not be
7768       // interesting for all targets, especially GPUs.
7769       if (N0.getOpcode() == ISD::FP_EXTEND) {
7770         SDValue N00 = N0.getOperand(0);
7771         if (N00.getOpcode() == PreferredFusedOpcode) {
7772           SDValue N002 = N00.getOperand(2);
7773           if (N002.getOpcode() == ISD::FMUL)
7774             return DAG.getNode(PreferredFusedOpcode, SL, VT,
7775                                DAG.getNode(ISD::FP_EXTEND, SL, VT,
7776                                            N00.getOperand(0)),
7777                                DAG.getNode(ISD::FP_EXTEND, SL, VT,
7778                                            N00.getOperand(1)),
7779                                DAG.getNode(PreferredFusedOpcode, SL, VT,
7780                                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7781                                                        N002.getOperand(0)),
7782                                            DAG.getNode(ISD::FP_EXTEND, SL, VT,
7783                                                        N002.getOperand(1)),
7784                                            DAG.getNode(ISD::FNEG, SL, VT,
7785                                                        N1)));
7786         }
7787       }
7788
7789       // fold (fsub x, (fma y, z, (fpext (fmul u, v))))
7790       //   -> (fma (fneg y), z, (fma (fneg (fpext u)), (fpext v), x))
7791       if (N1.getOpcode() == PreferredFusedOpcode &&
7792         N1.getOperand(2).getOpcode() == ISD::FP_EXTEND) {
7793         SDValue N120 = N1.getOperand(2).getOperand(0);
7794         if (N120.getOpcode() == ISD::FMUL) {
7795           SDValue N1200 = N120.getOperand(0);
7796           SDValue N1201 = N120.getOperand(1);
7797           return DAG.getNode(PreferredFusedOpcode, SL, VT,
7798                              DAG.getNode(ISD::FNEG, SL, VT, N1.getOperand(0)),
7799                              N1.getOperand(1),
7800                              DAG.getNode(PreferredFusedOpcode, SL, VT,
7801                                          DAG.getNode(ISD::FNEG, SL, VT,
7802                                              DAG.getNode(ISD::FP_EXTEND, SL,
7803                                                          VT, N1200)),
7804                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7805                                                      N1201),
7806                                          N0));
7807         }
7808       }
7809
7810       // fold (fsub x, (fpext (fma y, z, (fmul u, v))))
7811       //   -> (fma (fneg (fpext y)), (fpext z),
7812       //           (fma (fneg (fpext u)), (fpext v), x))
7813       // FIXME: This turns two single-precision and one double-precision
7814       // operation into two double-precision operations, which might not be
7815       // interesting for all targets, especially GPUs.
7816       if (N1.getOpcode() == ISD::FP_EXTEND &&
7817         N1.getOperand(0).getOpcode() == PreferredFusedOpcode) {
7818         SDValue N100 = N1.getOperand(0).getOperand(0);
7819         SDValue N101 = N1.getOperand(0).getOperand(1);
7820         SDValue N102 = N1.getOperand(0).getOperand(2);
7821         if (N102.getOpcode() == ISD::FMUL) {
7822           SDValue N1020 = N102.getOperand(0);
7823           SDValue N1021 = N102.getOperand(1);
7824           return DAG.getNode(PreferredFusedOpcode, SL, VT,
7825                              DAG.getNode(ISD::FNEG, SL, VT,
7826                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7827                                                      N100)),
7828                              DAG.getNode(ISD::FP_EXTEND, SL, VT, N101),
7829                              DAG.getNode(PreferredFusedOpcode, SL, VT,
7830                                          DAG.getNode(ISD::FNEG, SL, VT,
7831                                              DAG.getNode(ISD::FP_EXTEND, SL,
7832                                                          VT, N1020)),
7833                                          DAG.getNode(ISD::FP_EXTEND, SL, VT,
7834                                                      N1021),
7835                                          N0));
7836         }
7837       }
7838     }
7839   }
7840
7841   return SDValue();
7842 }
7843
7844 SDValue DAGCombiner::visitFADD(SDNode *N) {
7845   SDValue N0 = N->getOperand(0);
7846   SDValue N1 = N->getOperand(1);
7847   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7848   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
7849   EVT VT = N->getValueType(0);
7850   SDLoc DL(N);
7851   const TargetOptions &Options = DAG.getTarget().Options;
7852
7853   // fold vector ops
7854   if (VT.isVector())
7855     if (SDValue FoldedVOp = SimplifyVBinOp(N))
7856       return FoldedVOp;
7857
7858   // fold (fadd c1, c2) -> c1 + c2
7859   if (N0CFP && N1CFP)
7860     return DAG.getNode(ISD::FADD, DL, VT, N0, N1);
7861
7862   // canonicalize constant to RHS
7863   if (N0CFP && !N1CFP)
7864     return DAG.getNode(ISD::FADD, DL, VT, N1, N0);
7865
7866   // fold (fadd A, (fneg B)) -> (fsub A, B)
7867   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
7868       isNegatibleForFree(N1, LegalOperations, TLI, &Options) == 2)
7869     return DAG.getNode(ISD::FSUB, DL, VT, N0,
7870                        GetNegatedExpression(N1, DAG, LegalOperations));
7871
7872   // fold (fadd (fneg A), B) -> (fsub B, A)
7873   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
7874       isNegatibleForFree(N0, LegalOperations, TLI, &Options) == 2)
7875     return DAG.getNode(ISD::FSUB, DL, VT, N1,
7876                        GetNegatedExpression(N0, DAG, LegalOperations));
7877
7878   // If 'unsafe math' is enabled, fold lots of things.
7879   if (Options.UnsafeFPMath) {
7880     // No FP constant should be created after legalization as Instruction
7881     // Selection pass has a hard time dealing with FP constants.
7882     bool AllowNewConst = (Level < AfterLegalizeDAG);
7883
7884     // fold (fadd A, 0) -> A
7885     if (N1CFP && N1CFP->isZero())
7886       return N0;
7887
7888     // fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
7889     if (N1CFP && N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
7890         isa<ConstantFPSDNode>(N0.getOperand(1)))
7891       return DAG.getNode(ISD::FADD, DL, VT, N0.getOperand(0),
7892                          DAG.getNode(ISD::FADD, DL, VT, N0.getOperand(1), N1));
7893
7894     // If allowed, fold (fadd (fneg x), x) -> 0.0
7895     if (AllowNewConst && N0.getOpcode() == ISD::FNEG && N0.getOperand(0) == N1)
7896       return DAG.getConstantFP(0.0, DL, VT);
7897
7898     // If allowed, fold (fadd x, (fneg x)) -> 0.0
7899     if (AllowNewConst && N1.getOpcode() == ISD::FNEG && N1.getOperand(0) == N0)
7900       return DAG.getConstantFP(0.0, DL, VT);
7901
7902     // We can fold chains of FADD's of the same value into multiplications.
7903     // This transform is not safe in general because we are reducing the number
7904     // of rounding steps.
7905     if (TLI.isOperationLegalOrCustom(ISD::FMUL, VT) && !N0CFP && !N1CFP) {
7906       if (N0.getOpcode() == ISD::FMUL) {
7907         ConstantFPSDNode *CFP00 = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
7908         ConstantFPSDNode *CFP01 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
7909
7910         // (fadd (fmul x, c), x) -> (fmul x, c+1)
7911         if (CFP01 && !CFP00 && N0.getOperand(0) == N1) {
7912           SDValue NewCFP = DAG.getNode(ISD::FADD, DL, VT, SDValue(CFP01, 0),
7913                                        DAG.getConstantFP(1.0, DL, VT));
7914           return DAG.getNode(ISD::FMUL, DL, VT, N1, NewCFP);
7915         }
7916
7917         // (fadd (fmul x, c), (fadd x, x)) -> (fmul x, c+2)
7918         if (CFP01 && !CFP00 && N1.getOpcode() == ISD::FADD &&
7919             N1.getOperand(0) == N1.getOperand(1) &&
7920             N0.getOperand(0) == N1.getOperand(0)) {
7921           SDValue NewCFP = DAG.getNode(ISD::FADD, DL, VT, SDValue(CFP01, 0),
7922                                        DAG.getConstantFP(2.0, DL, VT));
7923           return DAG.getNode(ISD::FMUL, DL, VT, N0.getOperand(0), NewCFP);
7924         }
7925       }
7926
7927       if (N1.getOpcode() == ISD::FMUL) {
7928         ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
7929         ConstantFPSDNode *CFP11 = dyn_cast<ConstantFPSDNode>(N1.getOperand(1));
7930
7931         // (fadd x, (fmul x, c)) -> (fmul x, c+1)
7932         if (CFP11 && !CFP10 && N1.getOperand(0) == N0) {
7933           SDValue NewCFP = DAG.getNode(ISD::FADD, DL, VT, SDValue(CFP11, 0),
7934                                        DAG.getConstantFP(1.0, DL, VT));
7935           return DAG.getNode(ISD::FMUL, DL, VT, N0, NewCFP);
7936         }
7937
7938         // (fadd (fadd x, x), (fmul x, c)) -> (fmul x, c+2)
7939         if (CFP11 && !CFP10 && N0.getOpcode() == ISD::FADD &&
7940             N0.getOperand(0) == N0.getOperand(1) &&
7941             N1.getOperand(0) == N0.getOperand(0)) {
7942           SDValue NewCFP = DAG.getNode(ISD::FADD, DL, VT, SDValue(CFP11, 0),
7943                                        DAG.getConstantFP(2.0, DL, VT));
7944           return DAG.getNode(ISD::FMUL, DL, VT, N1.getOperand(0), NewCFP);
7945         }
7946       }
7947
7948       if (N0.getOpcode() == ISD::FADD && AllowNewConst) {
7949         ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
7950         // (fadd (fadd x, x), x) -> (fmul x, 3.0)
7951         if (!CFP && N0.getOperand(0) == N0.getOperand(1) &&
7952             (N0.getOperand(0) == N1)) {
7953           return DAG.getNode(ISD::FMUL, DL, VT,
7954                              N1, DAG.getConstantFP(3.0, DL, VT));
7955         }
7956       }
7957
7958       if (N1.getOpcode() == ISD::FADD && AllowNewConst) {
7959         ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
7960         // (fadd x, (fadd x, x)) -> (fmul x, 3.0)
7961         if (!CFP10 && N1.getOperand(0) == N1.getOperand(1) &&
7962             N1.getOperand(0) == N0) {
7963           return DAG.getNode(ISD::FMUL, DL, VT,
7964                              N0, DAG.getConstantFP(3.0, DL, VT));
7965         }
7966       }
7967
7968       // (fadd (fadd x, x), (fadd x, x)) -> (fmul x, 4.0)
7969       if (AllowNewConst &&
7970           N0.getOpcode() == ISD::FADD && N1.getOpcode() == ISD::FADD &&
7971           N0.getOperand(0) == N0.getOperand(1) &&
7972           N1.getOperand(0) == N1.getOperand(1) &&
7973           N0.getOperand(0) == N1.getOperand(0)) {
7974         return DAG.getNode(ISD::FMUL, DL, VT,
7975                            N0.getOperand(0), DAG.getConstantFP(4.0, DL, VT));
7976       }
7977     }
7978   } // enable-unsafe-fp-math
7979
7980   // FADD -> FMA combines:
7981   if (SDValue Fused = visitFADDForFMACombine(N)) {
7982     AddToWorklist(Fused.getNode());
7983     return Fused;
7984   }
7985
7986   return SDValue();
7987 }
7988
7989 SDValue DAGCombiner::visitFSUB(SDNode *N) {
7990   SDValue N0 = N->getOperand(0);
7991   SDValue N1 = N->getOperand(1);
7992   ConstantFPSDNode *N0CFP = isConstOrConstSplatFP(N0);
7993   ConstantFPSDNode *N1CFP = isConstOrConstSplatFP(N1);
7994   EVT VT = N->getValueType(0);
7995   SDLoc dl(N);
7996   const TargetOptions &Options = DAG.getTarget().Options;
7997
7998   // fold vector ops
7999   if (VT.isVector())
8000     if (SDValue FoldedVOp = SimplifyVBinOp(N))
8001       return FoldedVOp;
8002
8003   // fold (fsub c1, c2) -> c1-c2
8004   if (N0CFP && N1CFP)
8005     return DAG.getNode(ISD::FSUB, dl, VT, N0, N1);
8006
8007   // fold (fsub A, (fneg B)) -> (fadd A, B)
8008   if (isNegatibleForFree(N1, LegalOperations, TLI, &Options))
8009     return DAG.getNode(ISD::FADD, dl, VT, N0,
8010                        GetNegatedExpression(N1, DAG, LegalOperations));
8011
8012   // If 'unsafe math' is enabled, fold lots of things.
8013   if (Options.UnsafeFPMath) {
8014     // (fsub A, 0) -> A
8015     if (N1CFP && N1CFP->isZero())
8016       return N0;
8017
8018     // (fsub 0, B) -> -B
8019     if (N0CFP && N0CFP->isZero()) {
8020       if (isNegatibleForFree(N1, LegalOperations, TLI, &Options))
8021         return GetNegatedExpression(N1, DAG, LegalOperations);
8022       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
8023         return DAG.getNode(ISD::FNEG, dl, VT, N1);
8024     }
8025
8026     // (fsub x, x) -> 0.0
8027     if (N0 == N1)
8028       return DAG.getConstantFP(0.0f, dl, VT);
8029
8030     // (fsub x, (fadd x, y)) -> (fneg y)
8031     // (fsub x, (fadd y, x)) -> (fneg y)
8032     if (N1.getOpcode() == ISD::FADD) {
8033       SDValue N10 = N1->getOperand(0);
8034       SDValue N11 = N1->getOperand(1);
8035
8036       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI, &Options))
8037         return GetNegatedExpression(N11, DAG, LegalOperations);
8038
8039       if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI, &Options))
8040         return GetNegatedExpression(N10, DAG, LegalOperations);
8041     }
8042   }
8043
8044   // FSUB -> FMA combines:
8045   if (SDValue Fused = visitFSUBForFMACombine(N)) {
8046     AddToWorklist(Fused.getNode());
8047     return Fused;
8048   }
8049
8050   return SDValue();
8051 }
8052
8053 SDValue DAGCombiner::visitFMUL(SDNode *N) {
8054   SDValue N0 = N->getOperand(0);
8055   SDValue N1 = N->getOperand(1);
8056   ConstantFPSDNode *N0CFP = isConstOrConstSplatFP(N0);
8057   ConstantFPSDNode *N1CFP = isConstOrConstSplatFP(N1);
8058   EVT VT = N->getValueType(0);
8059   SDLoc DL(N);
8060   const TargetOptions &Options = DAG.getTarget().Options;
8061
8062   // fold vector ops
8063   if (VT.isVector()) {
8064     // This just handles C1 * C2 for vectors. Other vector folds are below.
8065     if (SDValue FoldedVOp = SimplifyVBinOp(N))
8066       return FoldedVOp;
8067   }
8068
8069   // fold (fmul c1, c2) -> c1*c2
8070   if (N0CFP && N1CFP)
8071     return DAG.getNode(ISD::FMUL, DL, VT, N0, N1);
8072
8073   // canonicalize constant to RHS
8074   if (isConstantFPBuildVectorOrConstantFP(N0) &&
8075      !isConstantFPBuildVectorOrConstantFP(N1))
8076     return DAG.getNode(ISD::FMUL, DL, VT, N1, N0);
8077
8078   // fold (fmul A, 1.0) -> A
8079   if (N1CFP && N1CFP->isExactlyValue(1.0))
8080     return N0;
8081
8082   if (Options.UnsafeFPMath) {
8083     // fold (fmul A, 0) -> 0
8084     if (N1CFP && N1CFP->isZero())
8085       return N1;
8086
8087     // fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
8088     if (N0.getOpcode() == ISD::FMUL) {
8089       // Fold scalars or any vector constants (not just splats).
8090       // This fold is done in general by InstCombine, but extra fmul insts
8091       // may have been generated during lowering.
8092       SDValue N00 = N0.getOperand(0);
8093       SDValue N01 = N0.getOperand(1);
8094       auto *BV1 = dyn_cast<BuildVectorSDNode>(N1);
8095       auto *BV00 = dyn_cast<BuildVectorSDNode>(N00);
8096       auto *BV01 = dyn_cast<BuildVectorSDNode>(N01);
8097
8098       // Check 1: Make sure that the first operand of the inner multiply is NOT
8099       // a constant. Otherwise, we may induce infinite looping.
8100       if (!(isConstOrConstSplatFP(N00) || (BV00 && BV00->isConstant()))) {
8101         // Check 2: Make sure that the second operand of the inner multiply and
8102         // the second operand of the outer multiply are constants.
8103         if ((N1CFP && isConstOrConstSplatFP(N01)) ||
8104             (BV1 && BV01 && BV1->isConstant() && BV01->isConstant())) {
8105           SDValue MulConsts = DAG.getNode(ISD::FMUL, DL, VT, N01, N1);
8106           return DAG.getNode(ISD::FMUL, DL, VT, N00, MulConsts);
8107         }
8108       }
8109     }
8110
8111     // fold (fmul (fadd x, x), c) -> (fmul x, (fmul 2.0, c))
8112     // Undo the fmul 2.0, x -> fadd x, x transformation, since if it occurs
8113     // during an early run of DAGCombiner can prevent folding with fmuls
8114     // inserted during lowering.
8115     if (N0.getOpcode() == ISD::FADD &&
8116         (N0.getOperand(0) == N0.getOperand(1)) &&
8117         N0.hasOneUse()) {
8118       const SDValue Two = DAG.getConstantFP(2.0, DL, VT);
8119       SDValue MulConsts = DAG.getNode(ISD::FMUL, DL, VT, Two, N1);
8120       return DAG.getNode(ISD::FMUL, DL, VT, N0.getOperand(0), MulConsts);
8121     }
8122   }
8123
8124   // fold (fmul X, 2.0) -> (fadd X, X)
8125   if (N1CFP && N1CFP->isExactlyValue(+2.0))
8126     return DAG.getNode(ISD::FADD, DL, VT, N0, N0);
8127
8128   // fold (fmul X, -1.0) -> (fneg X)
8129   if (N1CFP && N1CFP->isExactlyValue(-1.0))
8130     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
8131       return DAG.getNode(ISD::FNEG, DL, VT, N0);
8132
8133   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
8134   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI, &Options)) {
8135     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI, &Options)) {
8136       // Both can be negated for free, check to see if at least one is cheaper
8137       // negated.
8138       if (LHSNeg == 2 || RHSNeg == 2)
8139         return DAG.getNode(ISD::FMUL, DL, VT,
8140                            GetNegatedExpression(N0, DAG, LegalOperations),
8141                            GetNegatedExpression(N1, DAG, LegalOperations));
8142     }
8143   }
8144
8145   return SDValue();
8146 }
8147
8148 SDValue DAGCombiner::visitFMA(SDNode *N) {
8149   SDValue N0 = N->getOperand(0);
8150   SDValue N1 = N->getOperand(1);
8151   SDValue N2 = N->getOperand(2);
8152   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8153   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8154   EVT VT = N->getValueType(0);
8155   SDLoc dl(N);
8156   const TargetOptions &Options = DAG.getTarget().Options;
8157
8158   // Constant fold FMA.
8159   if (isa<ConstantFPSDNode>(N0) &&
8160       isa<ConstantFPSDNode>(N1) &&
8161       isa<ConstantFPSDNode>(N2)) {
8162     return DAG.getNode(ISD::FMA, dl, VT, N0, N1, N2);
8163   }
8164
8165   if (Options.UnsafeFPMath) {
8166     if (N0CFP && N0CFP->isZero())
8167       return N2;
8168     if (N1CFP && N1CFP->isZero())
8169       return N2;
8170   }
8171   if (N0CFP && N0CFP->isExactlyValue(1.0))
8172     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N2);
8173   if (N1CFP && N1CFP->isExactlyValue(1.0))
8174     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N2);
8175
8176   // Canonicalize (fma c, x, y) -> (fma x, c, y)
8177   if (N0CFP && !N1CFP)
8178     return DAG.getNode(ISD::FMA, SDLoc(N), VT, N1, N0, N2);
8179
8180   // (fma x, c1, (fmul x, c2)) -> (fmul x, c1+c2)
8181   if (Options.UnsafeFPMath && N1CFP &&
8182       N2.getOpcode() == ISD::FMUL &&
8183       N0 == N2.getOperand(0) &&
8184       N2.getOperand(1).getOpcode() == ISD::ConstantFP) {
8185     return DAG.getNode(ISD::FMUL, dl, VT, N0,
8186                        DAG.getNode(ISD::FADD, dl, VT, N1, N2.getOperand(1)));
8187   }
8188
8189
8190   // (fma (fmul x, c1), c2, y) -> (fma x, c1*c2, y)
8191   if (Options.UnsafeFPMath &&
8192       N0.getOpcode() == ISD::FMUL && N1CFP &&
8193       N0.getOperand(1).getOpcode() == ISD::ConstantFP) {
8194     return DAG.getNode(ISD::FMA, dl, VT,
8195                        N0.getOperand(0),
8196                        DAG.getNode(ISD::FMUL, dl, VT, N1, N0.getOperand(1)),
8197                        N2);
8198   }
8199
8200   // (fma x, 1, y) -> (fadd x, y)
8201   // (fma x, -1, y) -> (fadd (fneg x), y)
8202   if (N1CFP) {
8203     if (N1CFP->isExactlyValue(1.0))
8204       return DAG.getNode(ISD::FADD, dl, VT, N0, N2);
8205
8206     if (N1CFP->isExactlyValue(-1.0) &&
8207         (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))) {
8208       SDValue RHSNeg = DAG.getNode(ISD::FNEG, dl, VT, N0);
8209       AddToWorklist(RHSNeg.getNode());
8210       return DAG.getNode(ISD::FADD, dl, VT, N2, RHSNeg);
8211     }
8212   }
8213
8214   // (fma x, c, x) -> (fmul x, (c+1))
8215   if (Options.UnsafeFPMath && N1CFP && N0 == N2)
8216     return DAG.getNode(ISD::FMUL, dl, VT, N0,
8217                        DAG.getNode(ISD::FADD, dl, VT,
8218                                    N1, DAG.getConstantFP(1.0, dl, VT)));
8219
8220   // (fma x, c, (fneg x)) -> (fmul x, (c-1))
8221   if (Options.UnsafeFPMath && N1CFP &&
8222       N2.getOpcode() == ISD::FNEG && N2.getOperand(0) == N0)
8223     return DAG.getNode(ISD::FMUL, dl, VT, N0,
8224                        DAG.getNode(ISD::FADD, dl, VT,
8225                                    N1, DAG.getConstantFP(-1.0, dl, VT)));
8226
8227
8228   return SDValue();
8229 }
8230
8231 // Combine multiple FDIVs with the same divisor into multiple FMULs by the
8232 // reciprocal.
8233 // E.g., (a / D; b / D;) -> (recip = 1.0 / D; a * recip; b * recip)
8234 // Notice that this is not always beneficial. One reason is different target
8235 // may have different costs for FDIV and FMUL, so sometimes the cost of two
8236 // FDIVs may be lower than the cost of one FDIV and two FMULs. Another reason
8237 // is the critical path is increased from "one FDIV" to "one FDIV + one FMUL".
8238 SDValue DAGCombiner::combineRepeatedFPDivisors(SDNode *N) {
8239   if (!DAG.getTarget().Options.UnsafeFPMath)
8240     return SDValue();
8241
8242   // Skip if current node is a reciprocal.
8243   SDValue N0 = N->getOperand(0);
8244   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8245   if (N0CFP && N0CFP->isExactlyValue(1.0))
8246     return SDValue();
8247
8248   // Exit early if the target does not want this transform or if there can't
8249   // possibly be enough uses of the divisor to make the transform worthwhile.
8250   SDValue N1 = N->getOperand(1);
8251   unsigned MinUses = TLI.combineRepeatedFPDivisors();
8252   if (!MinUses || N1->use_size() < MinUses)
8253     return SDValue();
8254
8255   // Find all FDIV users of the same divisor.
8256   // Use a set because duplicates may be present in the user list.
8257   SetVector<SDNode *> Users;
8258   for (auto *U : N1->uses())
8259     if (U->getOpcode() == ISD::FDIV && U->getOperand(1) == N1)
8260       Users.insert(U);
8261
8262   // Now that we have the actual number of divisor uses, make sure it meets
8263   // the minimum threshold specified by the target.
8264   if (Users.size() < MinUses)
8265     return SDValue();
8266
8267   EVT VT = N->getValueType(0);
8268   SDLoc DL(N);
8269   SDValue FPOne = DAG.getConstantFP(1.0, DL, VT);
8270   // FIXME: This optimization requires some level of fast-math, so the
8271   // created reciprocal node should at least have the 'allowReciprocal'
8272   // fast-math-flag set.
8273   SDValue Reciprocal = DAG.getNode(ISD::FDIV, DL, VT, FPOne, N1);
8274
8275   // Dividend / Divisor -> Dividend * Reciprocal
8276   for (auto *U : Users) {
8277     SDValue Dividend = U->getOperand(0);
8278     if (Dividend != FPOne) {
8279       SDValue NewNode = DAG.getNode(ISD::FMUL, SDLoc(U), VT, Dividend,
8280                                     Reciprocal);
8281       CombineTo(U, NewNode);
8282     } else if (U != Reciprocal.getNode()) {
8283       // In the absence of fast-math-flags, this user node is always the
8284       // same node as Reciprocal, but with FMF they may be different nodes.
8285       CombineTo(U, Reciprocal);
8286     }
8287   }
8288   return SDValue(N, 0);  // N was replaced.
8289 }
8290
8291 SDValue DAGCombiner::visitFDIV(SDNode *N) {
8292   SDValue N0 = N->getOperand(0);
8293   SDValue N1 = N->getOperand(1);
8294   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8295   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8296   EVT VT = N->getValueType(0);
8297   SDLoc DL(N);
8298   const TargetOptions &Options = DAG.getTarget().Options;
8299
8300   // fold vector ops
8301   if (VT.isVector())
8302     if (SDValue FoldedVOp = SimplifyVBinOp(N))
8303       return FoldedVOp;
8304
8305   // fold (fdiv c1, c2) -> c1/c2
8306   if (N0CFP && N1CFP)
8307     return DAG.getNode(ISD::FDIV, SDLoc(N), VT, N0, N1);
8308
8309   if (Options.UnsafeFPMath) {
8310     // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
8311     if (N1CFP) {
8312       // Compute the reciprocal 1.0 / c2.
8313       APFloat N1APF = N1CFP->getValueAPF();
8314       APFloat Recip(N1APF.getSemantics(), 1); // 1.0
8315       APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
8316       // Only do the transform if the reciprocal is a legal fp immediate that
8317       // isn't too nasty (eg NaN, denormal, ...).
8318       if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
8319           (!LegalOperations ||
8320            // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
8321            // backend)... we should handle this gracefully after Legalize.
8322            // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
8323            TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
8324            TLI.isFPImmLegal(Recip, VT)))
8325         return DAG.getNode(ISD::FMUL, DL, VT, N0,
8326                            DAG.getConstantFP(Recip, DL, VT));
8327     }
8328
8329     // If this FDIV is part of a reciprocal square root, it may be folded
8330     // into a target-specific square root estimate instruction.
8331     if (N1.getOpcode() == ISD::FSQRT) {
8332       if (SDValue RV = BuildRsqrtEstimate(N1.getOperand(0))) {
8333         return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
8334       }
8335     } else if (N1.getOpcode() == ISD::FP_EXTEND &&
8336                N1.getOperand(0).getOpcode() == ISD::FSQRT) {
8337       if (SDValue RV = BuildRsqrtEstimate(N1.getOperand(0).getOperand(0))) {
8338         RV = DAG.getNode(ISD::FP_EXTEND, SDLoc(N1), VT, RV);
8339         AddToWorklist(RV.getNode());
8340         return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
8341       }
8342     } else if (N1.getOpcode() == ISD::FP_ROUND &&
8343                N1.getOperand(0).getOpcode() == ISD::FSQRT) {
8344       if (SDValue RV = BuildRsqrtEstimate(N1.getOperand(0).getOperand(0))) {
8345         RV = DAG.getNode(ISD::FP_ROUND, SDLoc(N1), VT, RV, N1.getOperand(1));
8346         AddToWorklist(RV.getNode());
8347         return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
8348       }
8349     } else if (N1.getOpcode() == ISD::FMUL) {
8350       // Look through an FMUL. Even though this won't remove the FDIV directly,
8351       // it's still worthwhile to get rid of the FSQRT if possible.
8352       SDValue SqrtOp;
8353       SDValue OtherOp;
8354       if (N1.getOperand(0).getOpcode() == ISD::FSQRT) {
8355         SqrtOp = N1.getOperand(0);
8356         OtherOp = N1.getOperand(1);
8357       } else if (N1.getOperand(1).getOpcode() == ISD::FSQRT) {
8358         SqrtOp = N1.getOperand(1);
8359         OtherOp = N1.getOperand(0);
8360       }
8361       if (SqrtOp.getNode()) {
8362         // We found a FSQRT, so try to make this fold:
8363         // x / (y * sqrt(z)) -> x * (rsqrt(z) / y)
8364         if (SDValue RV = BuildRsqrtEstimate(SqrtOp.getOperand(0))) {
8365           RV = DAG.getNode(ISD::FDIV, SDLoc(N1), VT, RV, OtherOp);
8366           AddToWorklist(RV.getNode());
8367           return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
8368         }
8369       }
8370     }
8371
8372     // Fold into a reciprocal estimate and multiply instead of a real divide.
8373     if (SDValue RV = BuildReciprocalEstimate(N1)) {
8374       AddToWorklist(RV.getNode());
8375       return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
8376     }
8377   }
8378
8379   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
8380   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI, &Options)) {
8381     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI, &Options)) {
8382       // Both can be negated for free, check to see if at least one is cheaper
8383       // negated.
8384       if (LHSNeg == 2 || RHSNeg == 2)
8385         return DAG.getNode(ISD::FDIV, SDLoc(N), VT,
8386                            GetNegatedExpression(N0, DAG, LegalOperations),
8387                            GetNegatedExpression(N1, DAG, LegalOperations));
8388     }
8389   }
8390
8391   if (SDValue CombineRepeatedDivisors = combineRepeatedFPDivisors(N))
8392     return CombineRepeatedDivisors;
8393
8394   return SDValue();
8395 }
8396
8397 SDValue DAGCombiner::visitFREM(SDNode *N) {
8398   SDValue N0 = N->getOperand(0);
8399   SDValue N1 = N->getOperand(1);
8400   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8401   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8402   EVT VT = N->getValueType(0);
8403
8404   // fold (frem c1, c2) -> fmod(c1,c2)
8405   if (N0CFP && N1CFP)
8406     return DAG.getNode(ISD::FREM, SDLoc(N), VT, N0, N1);
8407
8408   return SDValue();
8409 }
8410
8411 SDValue DAGCombiner::visitFSQRT(SDNode *N) {
8412   if (!DAG.getTarget().Options.UnsafeFPMath || TLI.isFsqrtCheap())
8413     return SDValue();
8414
8415   // Compute this as X * (1/sqrt(X)) = X * (X ** -0.5)
8416   SDValue RV = BuildRsqrtEstimate(N->getOperand(0));
8417   if (!RV)
8418     return SDValue();
8419
8420   EVT VT = RV.getValueType();
8421   SDLoc DL(N);
8422   RV = DAG.getNode(ISD::FMUL, DL, VT, N->getOperand(0), RV);
8423   AddToWorklist(RV.getNode());
8424
8425   // Unfortunately, RV is now NaN if the input was exactly 0.
8426   // Select out this case and force the answer to 0.
8427   SDValue Zero = DAG.getConstantFP(0.0, DL, VT);
8428   EVT CCVT = TLI.getSetCCResultType(DAG.getDataLayout(), *DAG.getContext(), VT);
8429   SDValue ZeroCmp = DAG.getSetCC(DL, CCVT, N->getOperand(0), Zero, ISD::SETEQ);
8430   AddToWorklist(ZeroCmp.getNode());
8431   AddToWorklist(RV.getNode());
8432
8433   return DAG.getNode(VT.isVector() ? ISD::VSELECT : ISD::SELECT, DL, VT,
8434                      ZeroCmp, Zero, RV);
8435 }
8436
8437 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
8438   SDValue N0 = N->getOperand(0);
8439   SDValue N1 = N->getOperand(1);
8440   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8441   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8442   EVT VT = N->getValueType(0);
8443
8444   if (N0CFP && N1CFP)  // Constant fold
8445     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT, N0, N1);
8446
8447   if (N1CFP) {
8448     const APFloat& V = N1CFP->getValueAPF();
8449     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
8450     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
8451     if (!V.isNegative()) {
8452       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
8453         return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
8454     } else {
8455       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
8456         return DAG.getNode(ISD::FNEG, SDLoc(N), VT,
8457                            DAG.getNode(ISD::FABS, SDLoc(N0), VT, N0));
8458     }
8459   }
8460
8461   // copysign(fabs(x), y) -> copysign(x, y)
8462   // copysign(fneg(x), y) -> copysign(x, y)
8463   // copysign(copysign(x,z), y) -> copysign(x, y)
8464   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
8465       N0.getOpcode() == ISD::FCOPYSIGN)
8466     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
8467                        N0.getOperand(0), N1);
8468
8469   // copysign(x, abs(y)) -> abs(x)
8470   if (N1.getOpcode() == ISD::FABS)
8471     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
8472
8473   // copysign(x, copysign(y,z)) -> copysign(x, z)
8474   if (N1.getOpcode() == ISD::FCOPYSIGN)
8475     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
8476                        N0, N1.getOperand(1));
8477
8478   // copysign(x, fp_extend(y)) -> copysign(x, y)
8479   // copysign(x, fp_round(y)) -> copysign(x, y)
8480   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
8481     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
8482                        N0, N1.getOperand(0));
8483
8484   return SDValue();
8485 }
8486
8487 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
8488   SDValue N0 = N->getOperand(0);
8489   EVT VT = N->getValueType(0);
8490   EVT OpVT = N0.getValueType();
8491
8492   // fold (sint_to_fp c1) -> c1fp
8493   if (isConstantIntBuildVectorOrConstantInt(N0) &&
8494       // ...but only if the target supports immediate floating-point values
8495       (!LegalOperations ||
8496        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
8497     return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
8498
8499   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
8500   // but UINT_TO_FP is legal on this target, try to convert.
8501   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
8502       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
8503     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
8504     if (DAG.SignBitIsZero(N0))
8505       return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
8506   }
8507
8508   // The next optimizations are desirable only if SELECT_CC can be lowered.
8509   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT) || !LegalOperations) {
8510     // fold (sint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
8511     if (N0.getOpcode() == ISD::SETCC && N0.getValueType() == MVT::i1 &&
8512         !VT.isVector() &&
8513         (!LegalOperations ||
8514          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
8515       SDLoc DL(N);
8516       SDValue Ops[] =
8517         { N0.getOperand(0), N0.getOperand(1),
8518           DAG.getConstantFP(-1.0, DL, VT), DAG.getConstantFP(0.0, DL, VT),
8519           N0.getOperand(2) };
8520       return DAG.getNode(ISD::SELECT_CC, DL, VT, Ops);
8521     }
8522
8523     // fold (sint_to_fp (zext (setcc x, y, cc))) ->
8524     //      (select_cc x, y, 1.0, 0.0,, cc)
8525     if (N0.getOpcode() == ISD::ZERO_EXTEND &&
8526         N0.getOperand(0).getOpcode() == ISD::SETCC &&!VT.isVector() &&
8527         (!LegalOperations ||
8528          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
8529       SDLoc DL(N);
8530       SDValue Ops[] =
8531         { N0.getOperand(0).getOperand(0), N0.getOperand(0).getOperand(1),
8532           DAG.getConstantFP(1.0, DL, VT), DAG.getConstantFP(0.0, DL, VT),
8533           N0.getOperand(0).getOperand(2) };
8534       return DAG.getNode(ISD::SELECT_CC, DL, VT, Ops);
8535     }
8536   }
8537
8538   return SDValue();
8539 }
8540
8541 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
8542   SDValue N0 = N->getOperand(0);
8543   EVT VT = N->getValueType(0);
8544   EVT OpVT = N0.getValueType();
8545
8546   // fold (uint_to_fp c1) -> c1fp
8547   if (isConstantIntBuildVectorOrConstantInt(N0) &&
8548       // ...but only if the target supports immediate floating-point values
8549       (!LegalOperations ||
8550        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
8551     return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
8552
8553   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
8554   // but SINT_TO_FP is legal on this target, try to convert.
8555   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
8556       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
8557     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
8558     if (DAG.SignBitIsZero(N0))
8559       return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
8560   }
8561
8562   // The next optimizations are desirable only if SELECT_CC can be lowered.
8563   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT) || !LegalOperations) {
8564     // fold (uint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
8565
8566     if (N0.getOpcode() == ISD::SETCC && !VT.isVector() &&
8567         (!LegalOperations ||
8568          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
8569       SDLoc DL(N);
8570       SDValue Ops[] =
8571         { N0.getOperand(0), N0.getOperand(1),
8572           DAG.getConstantFP(1.0, DL, VT), DAG.getConstantFP(0.0, DL, VT),
8573           N0.getOperand(2) };
8574       return DAG.getNode(ISD::SELECT_CC, DL, VT, Ops);
8575     }
8576   }
8577
8578   return SDValue();
8579 }
8580
8581 // Fold (fp_to_{s/u}int ({s/u}int_to_fpx)) -> zext x, sext x, trunc x, or x
8582 static SDValue FoldIntToFPToInt(SDNode *N, SelectionDAG &DAG) {
8583   SDValue N0 = N->getOperand(0);
8584   EVT VT = N->getValueType(0);
8585
8586   if (N0.getOpcode() != ISD::UINT_TO_FP && N0.getOpcode() != ISD::SINT_TO_FP)
8587     return SDValue();
8588
8589   SDValue Src = N0.getOperand(0);
8590   EVT SrcVT = Src.getValueType();
8591   bool IsInputSigned = N0.getOpcode() == ISD::SINT_TO_FP;
8592   bool IsOutputSigned = N->getOpcode() == ISD::FP_TO_SINT;
8593
8594   // We can safely assume the conversion won't overflow the output range,
8595   // because (for example) (uint8_t)18293.f is undefined behavior.
8596
8597   // Since we can assume the conversion won't overflow, our decision as to
8598   // whether the input will fit in the float should depend on the minimum
8599   // of the input range and output range.
8600
8601   // This means this is also safe for a signed input and unsigned output, since
8602   // a negative input would lead to undefined behavior.
8603   unsigned InputSize = (int)SrcVT.getScalarSizeInBits() - IsInputSigned;
8604   unsigned OutputSize = (int)VT.getScalarSizeInBits() - IsOutputSigned;
8605   unsigned ActualSize = std::min(InputSize, OutputSize);
8606   const fltSemantics &sem = DAG.EVTToAPFloatSemantics(N0.getValueType());
8607
8608   // We can only fold away the float conversion if the input range can be
8609   // represented exactly in the float range.
8610   if (APFloat::semanticsPrecision(sem) >= ActualSize) {
8611     if (VT.getScalarSizeInBits() > SrcVT.getScalarSizeInBits()) {
8612       unsigned ExtOp = IsInputSigned && IsOutputSigned ? ISD::SIGN_EXTEND
8613                                                        : ISD::ZERO_EXTEND;
8614       return DAG.getNode(ExtOp, SDLoc(N), VT, Src);
8615     }
8616     if (VT.getScalarSizeInBits() < SrcVT.getScalarSizeInBits())
8617       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Src);
8618     if (SrcVT == VT)
8619       return Src;
8620     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Src);
8621   }
8622   return SDValue();
8623 }
8624
8625 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
8626   SDValue N0 = N->getOperand(0);
8627   EVT VT = N->getValueType(0);
8628
8629   // fold (fp_to_sint c1fp) -> c1
8630   if (isConstantFPBuildVectorOrConstantFP(N0))
8631     return DAG.getNode(ISD::FP_TO_SINT, SDLoc(N), VT, N0);
8632
8633   return FoldIntToFPToInt(N, DAG);
8634 }
8635
8636 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
8637   SDValue N0 = N->getOperand(0);
8638   EVT VT = N->getValueType(0);
8639
8640   // fold (fp_to_uint c1fp) -> c1
8641   if (isConstantFPBuildVectorOrConstantFP(N0))
8642     return DAG.getNode(ISD::FP_TO_UINT, SDLoc(N), VT, N0);
8643
8644   return FoldIntToFPToInt(N, DAG);
8645 }
8646
8647 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
8648   SDValue N0 = N->getOperand(0);
8649   SDValue N1 = N->getOperand(1);
8650   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8651   EVT VT = N->getValueType(0);
8652
8653   // fold (fp_round c1fp) -> c1fp
8654   if (N0CFP)
8655     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0, N1);
8656
8657   // fold (fp_round (fp_extend x)) -> x
8658   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
8659     return N0.getOperand(0);
8660
8661   // fold (fp_round (fp_round x)) -> (fp_round x)
8662   if (N0.getOpcode() == ISD::FP_ROUND) {
8663     const bool NIsTrunc = N->getConstantOperandVal(1) == 1;
8664     const bool N0IsTrunc = N0.getNode()->getConstantOperandVal(1) == 1;
8665     // If the first fp_round isn't a value preserving truncation, it might
8666     // introduce a tie in the second fp_round, that wouldn't occur in the
8667     // single-step fp_round we want to fold to.
8668     // In other words, double rounding isn't the same as rounding.
8669     // Also, this is a value preserving truncation iff both fp_round's are.
8670     if (DAG.getTarget().Options.UnsafeFPMath || N0IsTrunc) {
8671       SDLoc DL(N);
8672       return DAG.getNode(ISD::FP_ROUND, DL, VT, N0.getOperand(0),
8673                          DAG.getIntPtrConstant(NIsTrunc && N0IsTrunc, DL));
8674     }
8675   }
8676
8677   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
8678   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
8679     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, SDLoc(N0), VT,
8680                               N0.getOperand(0), N1);
8681     AddToWorklist(Tmp.getNode());
8682     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
8683                        Tmp, N0.getOperand(1));
8684   }
8685
8686   return SDValue();
8687 }
8688
8689 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
8690   SDValue N0 = N->getOperand(0);
8691   EVT VT = N->getValueType(0);
8692   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
8693   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8694
8695   // fold (fp_round_inreg c1fp) -> c1fp
8696   if (N0CFP && isTypeLegal(EVT)) {
8697     SDLoc DL(N);
8698     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), DL, EVT);
8699     return DAG.getNode(ISD::FP_EXTEND, DL, VT, Round);
8700   }
8701
8702   return SDValue();
8703 }
8704
8705 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
8706   SDValue N0 = N->getOperand(0);
8707   EVT VT = N->getValueType(0);
8708
8709   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
8710   if (N->hasOneUse() &&
8711       N->use_begin()->getOpcode() == ISD::FP_ROUND)
8712     return SDValue();
8713
8714   // fold (fp_extend c1fp) -> c1fp
8715   if (isConstantFPBuildVectorOrConstantFP(N0))
8716     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, N0);
8717
8718   // fold (fp_extend (fp16_to_fp op)) -> (fp16_to_fp op)
8719   if (N0.getOpcode() == ISD::FP16_TO_FP &&
8720       TLI.getOperationAction(ISD::FP16_TO_FP, VT) == TargetLowering::Legal)
8721     return DAG.getNode(ISD::FP16_TO_FP, SDLoc(N), VT, N0.getOperand(0));
8722
8723   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
8724   // value of X.
8725   if (N0.getOpcode() == ISD::FP_ROUND
8726       && N0.getNode()->getConstantOperandVal(1) == 1) {
8727     SDValue In = N0.getOperand(0);
8728     if (In.getValueType() == VT) return In;
8729     if (VT.bitsLT(In.getValueType()))
8730       return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT,
8731                          In, N0.getOperand(1));
8732     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, In);
8733   }
8734
8735   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
8736   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
8737        TLI.isLoadExtLegal(ISD::EXTLOAD, VT, N0.getValueType())) {
8738     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
8739     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
8740                                      LN0->getChain(),
8741                                      LN0->getBasePtr(), N0.getValueType(),
8742                                      LN0->getMemOperand());
8743     CombineTo(N, ExtLoad);
8744     CombineTo(N0.getNode(),
8745               DAG.getNode(ISD::FP_ROUND, SDLoc(N0),
8746                           N0.getValueType(), ExtLoad,
8747                           DAG.getIntPtrConstant(1, SDLoc(N0))),
8748               ExtLoad.getValue(1));
8749     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
8750   }
8751
8752   return SDValue();
8753 }
8754
8755 SDValue DAGCombiner::visitFCEIL(SDNode *N) {
8756   SDValue N0 = N->getOperand(0);
8757   EVT VT = N->getValueType(0);
8758
8759   // fold (fceil c1) -> fceil(c1)
8760   if (isConstantFPBuildVectorOrConstantFP(N0))
8761     return DAG.getNode(ISD::FCEIL, SDLoc(N), VT, N0);
8762
8763   return SDValue();
8764 }
8765
8766 SDValue DAGCombiner::visitFTRUNC(SDNode *N) {
8767   SDValue N0 = N->getOperand(0);
8768   EVT VT = N->getValueType(0);
8769
8770   // fold (ftrunc c1) -> ftrunc(c1)
8771   if (isConstantFPBuildVectorOrConstantFP(N0))
8772     return DAG.getNode(ISD::FTRUNC, SDLoc(N), VT, N0);
8773
8774   return SDValue();
8775 }
8776
8777 SDValue DAGCombiner::visitFFLOOR(SDNode *N) {
8778   SDValue N0 = N->getOperand(0);
8779   EVT VT = N->getValueType(0);
8780
8781   // fold (ffloor c1) -> ffloor(c1)
8782   if (isConstantFPBuildVectorOrConstantFP(N0))
8783     return DAG.getNode(ISD::FFLOOR, SDLoc(N), VT, N0);
8784
8785   return SDValue();
8786 }
8787
8788 // FIXME: FNEG and FABS have a lot in common; refactor.
8789 SDValue DAGCombiner::visitFNEG(SDNode *N) {
8790   SDValue N0 = N->getOperand(0);
8791   EVT VT = N->getValueType(0);
8792
8793   // Constant fold FNEG.
8794   if (isConstantFPBuildVectorOrConstantFP(N0))
8795     return DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0);
8796
8797   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
8798                          &DAG.getTarget().Options))
8799     return GetNegatedExpression(N0, DAG, LegalOperations);
8800
8801   // Transform fneg(bitconvert(x)) -> bitconvert(x ^ sign) to avoid loading
8802   // constant pool values.
8803   if (!TLI.isFNegFree(VT) &&
8804       N0.getOpcode() == ISD::BITCAST &&
8805       N0.getNode()->hasOneUse()) {
8806     SDValue Int = N0.getOperand(0);
8807     EVT IntVT = Int.getValueType();
8808     if (IntVT.isInteger() && !IntVT.isVector()) {
8809       APInt SignMask;
8810       if (N0.getValueType().isVector()) {
8811         // For a vector, get a mask such as 0x80... per scalar element
8812         // and splat it.
8813         SignMask = APInt::getSignBit(N0.getValueType().getScalarSizeInBits());
8814         SignMask = APInt::getSplat(IntVT.getSizeInBits(), SignMask);
8815       } else {
8816         // For a scalar, just generate 0x80...
8817         SignMask = APInt::getSignBit(IntVT.getSizeInBits());
8818       }
8819       SDLoc DL0(N0);
8820       Int = DAG.getNode(ISD::XOR, DL0, IntVT, Int,
8821                         DAG.getConstant(SignMask, DL0, IntVT));
8822       AddToWorklist(Int.getNode());
8823       return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Int);
8824     }
8825   }
8826
8827   // (fneg (fmul c, x)) -> (fmul -c, x)
8828   if (N0.getOpcode() == ISD::FMUL &&
8829       (N0.getNode()->hasOneUse() || !TLI.isFNegFree(VT))) {
8830     ConstantFPSDNode *CFP1 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
8831     if (CFP1) {
8832       APFloat CVal = CFP1->getValueAPF();
8833       CVal.changeSign();
8834       if (Level >= AfterLegalizeDAG &&
8835           (TLI.isFPImmLegal(CVal, N->getValueType(0)) ||
8836            TLI.isOperationLegal(ISD::ConstantFP, N->getValueType(0))))
8837         return DAG.getNode(
8838             ISD::FMUL, SDLoc(N), VT, N0.getOperand(0),
8839             DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0.getOperand(1)));
8840     }
8841   }
8842
8843   return SDValue();
8844 }
8845
8846 SDValue DAGCombiner::visitFMINNUM(SDNode *N) {
8847   SDValue N0 = N->getOperand(0);
8848   SDValue N1 = N->getOperand(1);
8849   const ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8850   const ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8851
8852   if (N0CFP && N1CFP) {
8853     const APFloat &C0 = N0CFP->getValueAPF();
8854     const APFloat &C1 = N1CFP->getValueAPF();
8855     return DAG.getConstantFP(minnum(C0, C1), SDLoc(N), N->getValueType(0));
8856   }
8857
8858   if (N0CFP) {
8859     EVT VT = N->getValueType(0);
8860     // Canonicalize to constant on RHS.
8861     return DAG.getNode(ISD::FMINNUM, SDLoc(N), VT, N1, N0);
8862   }
8863
8864   return SDValue();
8865 }
8866
8867 SDValue DAGCombiner::visitFMAXNUM(SDNode *N) {
8868   SDValue N0 = N->getOperand(0);
8869   SDValue N1 = N->getOperand(1);
8870   const ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
8871   const ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
8872
8873   if (N0CFP && N1CFP) {
8874     const APFloat &C0 = N0CFP->getValueAPF();
8875     const APFloat &C1 = N1CFP->getValueAPF();
8876     return DAG.getConstantFP(maxnum(C0, C1), SDLoc(N), N->getValueType(0));
8877   }
8878
8879   if (N0CFP) {
8880     EVT VT = N->getValueType(0);
8881     // Canonicalize to constant on RHS.
8882     return DAG.getNode(ISD::FMAXNUM, SDLoc(N), VT, N1, N0);
8883   }
8884
8885   return SDValue();
8886 }
8887
8888 SDValue DAGCombiner::visitFABS(SDNode *N) {
8889   SDValue N0 = N->getOperand(0);
8890   EVT VT = N->getValueType(0);
8891
8892   // fold (fabs c1) -> fabs(c1)
8893   if (isConstantFPBuildVectorOrConstantFP(N0))
8894     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
8895
8896   // fold (fabs (fabs x)) -> (fabs x)
8897   if (N0.getOpcode() == ISD::FABS)
8898     return N->getOperand(0);
8899
8900   // fold (fabs (fneg x)) -> (fabs x)
8901   // fold (fabs (fcopysign x, y)) -> (fabs x)
8902   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
8903     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0.getOperand(0));
8904
8905   // Transform fabs(bitconvert(x)) -> bitconvert(x & ~sign) to avoid loading
8906   // constant pool values.
8907   if (!TLI.isFAbsFree(VT) &&
8908       N0.getOpcode() == ISD::BITCAST &&
8909       N0.getNode()->hasOneUse()) {
8910     SDValue Int = N0.getOperand(0);
8911     EVT IntVT = Int.getValueType();
8912     if (IntVT.isInteger() && !IntVT.isVector()) {
8913       APInt SignMask;
8914       if (N0.getValueType().isVector()) {
8915         // For a vector, get a mask such as 0x7f... per scalar element
8916         // and splat it.
8917         SignMask = ~APInt::getSignBit(N0.getValueType().getScalarSizeInBits());
8918         SignMask = APInt::getSplat(IntVT.getSizeInBits(), SignMask);
8919       } else {
8920         // For a scalar, just generate 0x7f...
8921         SignMask = ~APInt::getSignBit(IntVT.getSizeInBits());
8922       }
8923       SDLoc DL(N0);
8924       Int = DAG.getNode(ISD::AND, DL, IntVT, Int,
8925                         DAG.getConstant(SignMask, DL, IntVT));
8926       AddToWorklist(Int.getNode());
8927       return DAG.getNode(ISD::BITCAST, SDLoc(N), N->getValueType(0), Int);
8928     }
8929   }
8930
8931   return SDValue();
8932 }
8933
8934 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
8935   SDValue Chain = N->getOperand(0);
8936   SDValue N1 = N->getOperand(1);
8937   SDValue N2 = N->getOperand(2);
8938
8939   // If N is a constant we could fold this into a fallthrough or unconditional
8940   // branch. However that doesn't happen very often in normal code, because
8941   // Instcombine/SimplifyCFG should have handled the available opportunities.
8942   // If we did this folding here, it would be necessary to update the
8943   // MachineBasicBlock CFG, which is awkward.
8944
8945   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
8946   // on the target.
8947   if (N1.getOpcode() == ISD::SETCC &&
8948       TLI.isOperationLegalOrCustom(ISD::BR_CC,
8949                                    N1.getOperand(0).getValueType())) {
8950     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
8951                        Chain, N1.getOperand(2),
8952                        N1.getOperand(0), N1.getOperand(1), N2);
8953   }
8954
8955   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
8956       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
8957        (N1.getOperand(0).hasOneUse() &&
8958         N1.getOperand(0).getOpcode() == ISD::SRL))) {
8959     SDNode *Trunc = nullptr;
8960     if (N1.getOpcode() == ISD::TRUNCATE) {
8961       // Look pass the truncate.
8962       Trunc = N1.getNode();
8963       N1 = N1.getOperand(0);
8964     }
8965
8966     // Match this pattern so that we can generate simpler code:
8967     //
8968     //   %a = ...
8969     //   %b = and i32 %a, 2
8970     //   %c = srl i32 %b, 1
8971     //   brcond i32 %c ...
8972     //
8973     // into
8974     //
8975     //   %a = ...
8976     //   %b = and i32 %a, 2
8977     //   %c = setcc eq %b, 0
8978     //   brcond %c ...
8979     //
8980     // This applies only when the AND constant value has one bit set and the
8981     // SRL constant is equal to the log2 of the AND constant. The back-end is
8982     // smart enough to convert the result into a TEST/JMP sequence.
8983     SDValue Op0 = N1.getOperand(0);
8984     SDValue Op1 = N1.getOperand(1);
8985
8986     if (Op0.getOpcode() == ISD::AND &&
8987         Op1.getOpcode() == ISD::Constant) {
8988       SDValue AndOp1 = Op0.getOperand(1);
8989
8990       if (AndOp1.getOpcode() == ISD::Constant) {
8991         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
8992
8993         if (AndConst.isPowerOf2() &&
8994             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
8995           SDLoc DL(N);
8996           SDValue SetCC =
8997             DAG.getSetCC(DL,
8998                          getSetCCResultType(Op0.getValueType()),
8999                          Op0, DAG.getConstant(0, DL, Op0.getValueType()),
9000                          ISD::SETNE);
9001
9002           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, DL,
9003                                           MVT::Other, Chain, SetCC, N2);
9004           // Don't add the new BRCond into the worklist or else SimplifySelectCC
9005           // will convert it back to (X & C1) >> C2.
9006           CombineTo(N, NewBRCond, false);
9007           // Truncate is dead.
9008           if (Trunc)
9009             deleteAndRecombine(Trunc);
9010           // Replace the uses of SRL with SETCC
9011           WorklistRemover DeadNodes(*this);
9012           DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
9013           deleteAndRecombine(N1.getNode());
9014           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
9015         }
9016       }
9017     }
9018
9019     if (Trunc)
9020       // Restore N1 if the above transformation doesn't match.
9021       N1 = N->getOperand(1);
9022   }
9023
9024   // Transform br(xor(x, y)) -> br(x != y)
9025   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
9026   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
9027     SDNode *TheXor = N1.getNode();
9028     SDValue Op0 = TheXor->getOperand(0);
9029     SDValue Op1 = TheXor->getOperand(1);
9030     if (Op0.getOpcode() == Op1.getOpcode()) {
9031       // Avoid missing important xor optimizations.
9032       if (SDValue Tmp = visitXOR(TheXor)) {
9033         if (Tmp.getNode() != TheXor) {
9034           DEBUG(dbgs() << "\nReplacing.8 ";
9035                 TheXor->dump(&DAG);
9036                 dbgs() << "\nWith: ";
9037                 Tmp.getNode()->dump(&DAG);
9038                 dbgs() << '\n');
9039           WorklistRemover DeadNodes(*this);
9040           DAG.ReplaceAllUsesOfValueWith(N1, Tmp);
9041           deleteAndRecombine(TheXor);
9042           return DAG.getNode(ISD::BRCOND, SDLoc(N),
9043                              MVT::Other, Chain, Tmp, N2);
9044         }
9045
9046         // visitXOR has changed XOR's operands or replaced the XOR completely,
9047         // bail out.
9048         return SDValue(N, 0);
9049       }
9050     }
9051
9052     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
9053       bool Equal = false;
9054       if (isOneConstant(Op0) && Op0.hasOneUse() &&
9055           Op0.getOpcode() == ISD::XOR) {
9056         TheXor = Op0.getNode();
9057         Equal = true;
9058       }
9059
9060       EVT SetCCVT = N1.getValueType();
9061       if (LegalTypes)
9062         SetCCVT = getSetCCResultType(SetCCVT);
9063       SDValue SetCC = DAG.getSetCC(SDLoc(TheXor),
9064                                    SetCCVT,
9065                                    Op0, Op1,
9066                                    Equal ? ISD::SETEQ : ISD::SETNE);
9067       // Replace the uses of XOR with SETCC
9068       WorklistRemover DeadNodes(*this);
9069       DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
9070       deleteAndRecombine(N1.getNode());
9071       return DAG.getNode(ISD::BRCOND, SDLoc(N),
9072                          MVT::Other, Chain, SetCC, N2);
9073     }
9074   }
9075
9076   return SDValue();
9077 }
9078
9079 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
9080 //
9081 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
9082   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
9083   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
9084
9085   // If N is a constant we could fold this into a fallthrough or unconditional
9086   // branch. However that doesn't happen very often in normal code, because
9087   // Instcombine/SimplifyCFG should have handled the available opportunities.
9088   // If we did this folding here, it would be necessary to update the
9089   // MachineBasicBlock CFG, which is awkward.
9090
9091   // Use SimplifySetCC to simplify SETCC's.
9092   SDValue Simp = SimplifySetCC(getSetCCResultType(CondLHS.getValueType()),
9093                                CondLHS, CondRHS, CC->get(), SDLoc(N),
9094                                false);
9095   if (Simp.getNode()) AddToWorklist(Simp.getNode());
9096
9097   // fold to a simpler setcc
9098   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
9099     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
9100                        N->getOperand(0), Simp.getOperand(2),
9101                        Simp.getOperand(0), Simp.getOperand(1),
9102                        N->getOperand(4));
9103
9104   return SDValue();
9105 }
9106
9107 /// Return true if 'Use' is a load or a store that uses N as its base pointer
9108 /// and that N may be folded in the load / store addressing mode.
9109 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
9110                                     SelectionDAG &DAG,
9111                                     const TargetLowering &TLI) {
9112   EVT VT;
9113   unsigned AS;
9114
9115   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
9116     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
9117       return false;
9118     VT = LD->getMemoryVT();
9119     AS = LD->getAddressSpace();
9120   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
9121     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
9122       return false;
9123     VT = ST->getMemoryVT();
9124     AS = ST->getAddressSpace();
9125   } else
9126     return false;
9127
9128   TargetLowering::AddrMode AM;
9129   if (N->getOpcode() == ISD::ADD) {
9130     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
9131     if (Offset)
9132       // [reg +/- imm]
9133       AM.BaseOffs = Offset->getSExtValue();
9134     else
9135       // [reg +/- reg]
9136       AM.Scale = 1;
9137   } else if (N->getOpcode() == ISD::SUB) {
9138     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
9139     if (Offset)
9140       // [reg +/- imm]
9141       AM.BaseOffs = -Offset->getSExtValue();
9142     else
9143       // [reg +/- reg]
9144       AM.Scale = 1;
9145   } else
9146     return false;
9147
9148   return TLI.isLegalAddressingMode(DAG.getDataLayout(), AM,
9149                                    VT.getTypeForEVT(*DAG.getContext()), AS);
9150 }
9151
9152 /// Try turning a load/store into a pre-indexed load/store when the base
9153 /// pointer is an add or subtract and it has other uses besides the load/store.
9154 /// After the transformation, the new indexed load/store has effectively folded
9155 /// the add/subtract in and all of its other uses are redirected to the
9156 /// new load/store.
9157 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
9158   if (Level < AfterLegalizeDAG)
9159     return false;
9160
9161   bool isLoad = true;
9162   SDValue Ptr;
9163   EVT VT;
9164   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
9165     if (LD->isIndexed())
9166       return false;
9167     VT = LD->getMemoryVT();
9168     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
9169         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
9170       return false;
9171     Ptr = LD->getBasePtr();
9172   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
9173     if (ST->isIndexed())
9174       return false;
9175     VT = ST->getMemoryVT();
9176     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
9177         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
9178       return false;
9179     Ptr = ST->getBasePtr();
9180     isLoad = false;
9181   } else {
9182     return false;
9183   }
9184
9185   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
9186   // out.  There is no reason to make this a preinc/predec.
9187   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
9188       Ptr.getNode()->hasOneUse())
9189     return false;
9190
9191   // Ask the target to do addressing mode selection.
9192   SDValue BasePtr;
9193   SDValue Offset;
9194   ISD::MemIndexedMode AM = ISD::UNINDEXED;
9195   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
9196     return false;
9197
9198   // Backends without true r+i pre-indexed forms may need to pass a
9199   // constant base with a variable offset so that constant coercion
9200   // will work with the patterns in canonical form.
9201   bool Swapped = false;
9202   if (isa<ConstantSDNode>(BasePtr)) {
9203     std::swap(BasePtr, Offset);
9204     Swapped = true;
9205   }
9206
9207   // Don't create a indexed load / store with zero offset.
9208   if (isNullConstant(Offset))
9209     return false;
9210
9211   // Try turning it into a pre-indexed load / store except when:
9212   // 1) The new base ptr is a frame index.
9213   // 2) If N is a store and the new base ptr is either the same as or is a
9214   //    predecessor of the value being stored.
9215   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
9216   //    that would create a cycle.
9217   // 4) All uses are load / store ops that use it as old base ptr.
9218
9219   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
9220   // (plus the implicit offset) to a register to preinc anyway.
9221   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
9222     return false;
9223
9224   // Check #2.
9225   if (!isLoad) {
9226     SDValue Val = cast<StoreSDNode>(N)->getValue();
9227     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
9228       return false;
9229   }
9230
9231   // If the offset is a constant, there may be other adds of constants that
9232   // can be folded with this one. We should do this to avoid having to keep
9233   // a copy of the original base pointer.
9234   SmallVector<SDNode *, 16> OtherUses;
9235   if (isa<ConstantSDNode>(Offset))
9236     for (SDNode::use_iterator UI = BasePtr.getNode()->use_begin(),
9237                               UE = BasePtr.getNode()->use_end();
9238          UI != UE; ++UI) {
9239       SDUse &Use = UI.getUse();
9240       // Skip the use that is Ptr and uses of other results from BasePtr's
9241       // node (important for nodes that return multiple results).
9242       if (Use.getUser() == Ptr.getNode() || Use != BasePtr)
9243         continue;
9244
9245       if (Use.getUser()->isPredecessorOf(N))
9246         continue;
9247
9248       if (Use.getUser()->getOpcode() != ISD::ADD &&
9249           Use.getUser()->getOpcode() != ISD::SUB) {
9250         OtherUses.clear();
9251         break;
9252       }
9253
9254       SDValue Op1 = Use.getUser()->getOperand((UI.getOperandNo() + 1) & 1);
9255       if (!isa<ConstantSDNode>(Op1)) {
9256         OtherUses.clear();
9257         break;
9258       }
9259
9260       // FIXME: In some cases, we can be smarter about this.
9261       if (Op1.getValueType() != Offset.getValueType()) {
9262         OtherUses.clear();
9263         break;
9264       }
9265
9266       OtherUses.push_back(Use.getUser());
9267     }
9268
9269   if (Swapped)
9270     std::swap(BasePtr, Offset);
9271
9272   // Now check for #3 and #4.
9273   bool RealUse = false;
9274
9275   // Caches for hasPredecessorHelper
9276   SmallPtrSet<const SDNode *, 32> Visited;
9277   SmallVector<const SDNode *, 16> Worklist;
9278
9279   for (SDNode *Use : Ptr.getNode()->uses()) {
9280     if (Use == N)
9281       continue;
9282     if (N->hasPredecessorHelper(Use, Visited, Worklist))
9283       return false;
9284
9285     // If Ptr may be folded in addressing mode of other use, then it's
9286     // not profitable to do this transformation.
9287     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
9288       RealUse = true;
9289   }
9290
9291   if (!RealUse)
9292     return false;
9293
9294   SDValue Result;
9295   if (isLoad)
9296     Result = DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
9297                                 BasePtr, Offset, AM);
9298   else
9299     Result = DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
9300                                  BasePtr, Offset, AM);
9301   ++PreIndexedNodes;
9302   ++NodesCombined;
9303   DEBUG(dbgs() << "\nReplacing.4 ";
9304         N->dump(&DAG);
9305         dbgs() << "\nWith: ";
9306         Result.getNode()->dump(&DAG);
9307         dbgs() << '\n');
9308   WorklistRemover DeadNodes(*this);
9309   if (isLoad) {
9310     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
9311     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
9312   } else {
9313     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
9314   }
9315
9316   // Finally, since the node is now dead, remove it from the graph.
9317   deleteAndRecombine(N);
9318
9319   if (Swapped)
9320     std::swap(BasePtr, Offset);
9321
9322   // Replace other uses of BasePtr that can be updated to use Ptr
9323   for (unsigned i = 0, e = OtherUses.size(); i != e; ++i) {
9324     unsigned OffsetIdx = 1;
9325     if (OtherUses[i]->getOperand(OffsetIdx).getNode() == BasePtr.getNode())
9326       OffsetIdx = 0;
9327     assert(OtherUses[i]->getOperand(!OffsetIdx).getNode() ==
9328            BasePtr.getNode() && "Expected BasePtr operand");
9329
9330     // We need to replace ptr0 in the following expression:
9331     //   x0 * offset0 + y0 * ptr0 = t0
9332     // knowing that
9333     //   x1 * offset1 + y1 * ptr0 = t1 (the indexed load/store)
9334     //
9335     // where x0, x1, y0 and y1 in {-1, 1} are given by the types of the
9336     // indexed load/store and the expresion that needs to be re-written.
9337     //
9338     // Therefore, we have:
9339     //   t0 = (x0 * offset0 - x1 * y0 * y1 *offset1) + (y0 * y1) * t1
9340
9341     ConstantSDNode *CN =
9342       cast<ConstantSDNode>(OtherUses[i]->getOperand(OffsetIdx));
9343     int X0, X1, Y0, Y1;
9344     APInt Offset0 = CN->getAPIntValue();
9345     APInt Offset1 = cast<ConstantSDNode>(Offset)->getAPIntValue();
9346
9347     X0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 1) ? -1 : 1;
9348     Y0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 0) ? -1 : 1;
9349     X1 = (AM == ISD::PRE_DEC && !Swapped) ? -1 : 1;
9350     Y1 = (AM == ISD::PRE_DEC && Swapped) ? -1 : 1;
9351
9352     unsigned Opcode = (Y0 * Y1 < 0) ? ISD::SUB : ISD::ADD;
9353
9354     APInt CNV = Offset0;
9355     if (X0 < 0) CNV = -CNV;
9356     if (X1 * Y0 * Y1 < 0) CNV = CNV + Offset1;
9357     else CNV = CNV - Offset1;
9358
9359     SDLoc DL(OtherUses[i]);
9360
9361     // We can now generate the new expression.
9362     SDValue NewOp1 = DAG.getConstant(CNV, DL, CN->getValueType(0));
9363     SDValue NewOp2 = Result.getValue(isLoad ? 1 : 0);
9364
9365     SDValue NewUse = DAG.getNode(Opcode,
9366                                  DL,
9367                                  OtherUses[i]->getValueType(0), NewOp1, NewOp2);
9368     DAG.ReplaceAllUsesOfValueWith(SDValue(OtherUses[i], 0), NewUse);
9369     deleteAndRecombine(OtherUses[i]);
9370   }
9371
9372   // Replace the uses of Ptr with uses of the updated base value.
9373   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0));
9374   deleteAndRecombine(Ptr.getNode());
9375
9376   return true;
9377 }
9378
9379 /// Try to combine a load/store with a add/sub of the base pointer node into a
9380 /// post-indexed load/store. The transformation folded the add/subtract into the
9381 /// new indexed load/store effectively and all of its uses are redirected to the
9382 /// new load/store.
9383 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
9384   if (Level < AfterLegalizeDAG)
9385     return false;
9386
9387   bool isLoad = true;
9388   SDValue Ptr;
9389   EVT VT;
9390   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
9391     if (LD->isIndexed())
9392       return false;
9393     VT = LD->getMemoryVT();
9394     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
9395         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
9396       return false;
9397     Ptr = LD->getBasePtr();
9398   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
9399     if (ST->isIndexed())
9400       return false;
9401     VT = ST->getMemoryVT();
9402     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
9403         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
9404       return false;
9405     Ptr = ST->getBasePtr();
9406     isLoad = false;
9407   } else {
9408     return false;
9409   }
9410
9411   if (Ptr.getNode()->hasOneUse())
9412     return false;
9413
9414   for (SDNode *Op : Ptr.getNode()->uses()) {
9415     if (Op == N ||
9416         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
9417       continue;
9418
9419     SDValue BasePtr;
9420     SDValue Offset;
9421     ISD::MemIndexedMode AM = ISD::UNINDEXED;
9422     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
9423       // Don't create a indexed load / store with zero offset.
9424       if (isNullConstant(Offset))
9425         continue;
9426
9427       // Try turning it into a post-indexed load / store except when
9428       // 1) All uses are load / store ops that use it as base ptr (and
9429       //    it may be folded as addressing mmode).
9430       // 2) Op must be independent of N, i.e. Op is neither a predecessor
9431       //    nor a successor of N. Otherwise, if Op is folded that would
9432       //    create a cycle.
9433
9434       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
9435         continue;
9436
9437       // Check for #1.
9438       bool TryNext = false;
9439       for (SDNode *Use : BasePtr.getNode()->uses()) {
9440         if (Use == Ptr.getNode())
9441           continue;
9442
9443         // If all the uses are load / store addresses, then don't do the
9444         // transformation.
9445         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
9446           bool RealUse = false;
9447           for (SDNode *UseUse : Use->uses()) {
9448             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
9449               RealUse = true;
9450           }
9451
9452           if (!RealUse) {
9453             TryNext = true;
9454             break;
9455           }
9456         }
9457       }
9458
9459       if (TryNext)
9460         continue;
9461
9462       // Check for #2
9463       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
9464         SDValue Result = isLoad
9465           ? DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
9466                                BasePtr, Offset, AM)
9467           : DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
9468                                 BasePtr, Offset, AM);
9469         ++PostIndexedNodes;
9470         ++NodesCombined;
9471         DEBUG(dbgs() << "\nReplacing.5 ";
9472               N->dump(&DAG);
9473               dbgs() << "\nWith: ";
9474               Result.getNode()->dump(&DAG);
9475               dbgs() << '\n');
9476         WorklistRemover DeadNodes(*this);
9477         if (isLoad) {
9478           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
9479           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
9480         } else {
9481           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
9482         }
9483
9484         // Finally, since the node is now dead, remove it from the graph.
9485         deleteAndRecombine(N);
9486
9487         // Replace the uses of Use with uses of the updated base value.
9488         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
9489                                       Result.getValue(isLoad ? 1 : 0));
9490         deleteAndRecombine(Op);
9491         return true;
9492       }
9493     }
9494   }
9495
9496   return false;
9497 }
9498
9499 /// \brief Return the base-pointer arithmetic from an indexed \p LD.
9500 SDValue DAGCombiner::SplitIndexingFromLoad(LoadSDNode *LD) {
9501   ISD::MemIndexedMode AM = LD->getAddressingMode();
9502   assert(AM != ISD::UNINDEXED);
9503   SDValue BP = LD->getOperand(1);
9504   SDValue Inc = LD->getOperand(2);
9505
9506   // Some backends use TargetConstants for load offsets, but don't expect
9507   // TargetConstants in general ADD nodes. We can convert these constants into
9508   // regular Constants (if the constant is not opaque).
9509   assert((Inc.getOpcode() != ISD::TargetConstant ||
9510           !cast<ConstantSDNode>(Inc)->isOpaque()) &&
9511          "Cannot split out indexing using opaque target constants");
9512   if (Inc.getOpcode() == ISD::TargetConstant) {
9513     ConstantSDNode *ConstInc = cast<ConstantSDNode>(Inc);
9514     Inc = DAG.getConstant(*ConstInc->getConstantIntValue(), SDLoc(Inc),
9515                           ConstInc->getValueType(0));
9516   }
9517
9518   unsigned Opc =
9519       (AM == ISD::PRE_INC || AM == ISD::POST_INC ? ISD::ADD : ISD::SUB);
9520   return DAG.getNode(Opc, SDLoc(LD), BP.getSimpleValueType(), BP, Inc);
9521 }
9522
9523 SDValue DAGCombiner::visitLOAD(SDNode *N) {
9524   LoadSDNode *LD  = cast<LoadSDNode>(N);
9525   SDValue Chain = LD->getChain();
9526   SDValue Ptr   = LD->getBasePtr();
9527
9528   // If load is not volatile and there are no uses of the loaded value (and
9529   // the updated indexed value in case of indexed loads), change uses of the
9530   // chain value into uses of the chain input (i.e. delete the dead load).
9531   if (!LD->isVolatile()) {
9532     if (N->getValueType(1) == MVT::Other) {
9533       // Unindexed loads.
9534       if (!N->hasAnyUseOfValue(0)) {
9535         // It's not safe to use the two value CombineTo variant here. e.g.
9536         // v1, chain2 = load chain1, loc
9537         // v2, chain3 = load chain2, loc
9538         // v3         = add v2, c
9539         // Now we replace use of chain2 with chain1.  This makes the second load
9540         // isomorphic to the one we are deleting, and thus makes this load live.
9541         DEBUG(dbgs() << "\nReplacing.6 ";
9542               N->dump(&DAG);
9543               dbgs() << "\nWith chain: ";
9544               Chain.getNode()->dump(&DAG);
9545               dbgs() << "\n");
9546         WorklistRemover DeadNodes(*this);
9547         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
9548
9549         if (N->use_empty())
9550           deleteAndRecombine(N);
9551
9552         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
9553       }
9554     } else {
9555       // Indexed loads.
9556       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
9557
9558       // If this load has an opaque TargetConstant offset, then we cannot split
9559       // the indexing into an add/sub directly (that TargetConstant may not be
9560       // valid for a different type of node, and we cannot convert an opaque
9561       // target constant into a regular constant).
9562       bool HasOTCInc = LD->getOperand(2).getOpcode() == ISD::TargetConstant &&
9563                        cast<ConstantSDNode>(LD->getOperand(2))->isOpaque();
9564
9565       if (!N->hasAnyUseOfValue(0) &&
9566           ((MaySplitLoadIndex && !HasOTCInc) || !N->hasAnyUseOfValue(1))) {
9567         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
9568         SDValue Index;
9569         if (N->hasAnyUseOfValue(1) && MaySplitLoadIndex && !HasOTCInc) {
9570           Index = SplitIndexingFromLoad(LD);
9571           // Try to fold the base pointer arithmetic into subsequent loads and
9572           // stores.
9573           AddUsersToWorklist(N);
9574         } else
9575           Index = DAG.getUNDEF(N->getValueType(1));
9576         DEBUG(dbgs() << "\nReplacing.7 ";
9577               N->dump(&DAG);
9578               dbgs() << "\nWith: ";
9579               Undef.getNode()->dump(&DAG);
9580               dbgs() << " and 2 other values\n");
9581         WorklistRemover DeadNodes(*this);
9582         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef);
9583         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Index);
9584         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain);
9585         deleteAndRecombine(N);
9586         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
9587       }
9588     }
9589   }
9590
9591   // If this load is directly stored, replace the load value with the stored
9592   // value.
9593   // TODO: Handle store large -> read small portion.
9594   // TODO: Handle TRUNCSTORE/LOADEXT
9595   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
9596     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
9597       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
9598       if (PrevST->getBasePtr() == Ptr &&
9599           PrevST->getValue().getValueType() == N->getValueType(0))
9600       return CombineTo(N, Chain.getOperand(1), Chain);
9601     }
9602   }
9603
9604   // Try to infer better alignment information than the load already has.
9605   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
9606     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
9607       if (Align > LD->getMemOperand()->getBaseAlignment()) {
9608         SDValue NewLoad =
9609                DAG.getExtLoad(LD->getExtensionType(), SDLoc(N),
9610                               LD->getValueType(0),
9611                               Chain, Ptr, LD->getPointerInfo(),
9612                               LD->getMemoryVT(),
9613                               LD->isVolatile(), LD->isNonTemporal(),
9614                               LD->isInvariant(), Align, LD->getAAInfo());
9615         if (NewLoad.getNode() != N)
9616           return CombineTo(N, NewLoad, SDValue(NewLoad.getNode(), 1), true);
9617       }
9618     }
9619   }
9620
9621   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA
9622                                                   : DAG.getSubtarget().useAA();
9623 #ifndef NDEBUG
9624   if (CombinerAAOnlyFunc.getNumOccurrences() &&
9625       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
9626     UseAA = false;
9627 #endif
9628   if (UseAA && LD->isUnindexed()) {
9629     // Walk up chain skipping non-aliasing memory nodes.
9630     SDValue BetterChain = FindBetterChain(N, Chain);
9631
9632     // If there is a better chain.
9633     if (Chain != BetterChain) {
9634       SDValue ReplLoad;
9635
9636       // Replace the chain to void dependency.
9637       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
9638         ReplLoad = DAG.getLoad(N->getValueType(0), SDLoc(LD),
9639                                BetterChain, Ptr, LD->getMemOperand());
9640       } else {
9641         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD),
9642                                   LD->getValueType(0),
9643                                   BetterChain, Ptr, LD->getMemoryVT(),
9644                                   LD->getMemOperand());
9645       }
9646
9647       // Create token factor to keep old chain connected.
9648       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
9649                                   MVT::Other, Chain, ReplLoad.getValue(1));
9650
9651       // Make sure the new and old chains are cleaned up.
9652       AddToWorklist(Token.getNode());
9653
9654       // Replace uses with load result and token factor. Don't add users
9655       // to work list.
9656       return CombineTo(N, ReplLoad.getValue(0), Token, false);
9657     }
9658   }
9659
9660   // Try transforming N to an indexed load.
9661   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
9662     return SDValue(N, 0);
9663
9664   // Try to slice up N to more direct loads if the slices are mapped to
9665   // different register banks or pairing can take place.
9666   if (SliceUpLoad(N))
9667     return SDValue(N, 0);
9668
9669   return SDValue();
9670 }
9671
9672 namespace {
9673 /// \brief Helper structure used to slice a load in smaller loads.
9674 /// Basically a slice is obtained from the following sequence:
9675 /// Origin = load Ty1, Base
9676 /// Shift = srl Ty1 Origin, CstTy Amount
9677 /// Inst = trunc Shift to Ty2
9678 ///
9679 /// Then, it will be rewriten into:
9680 /// Slice = load SliceTy, Base + SliceOffset
9681 /// [Inst = zext Slice to Ty2], only if SliceTy <> Ty2
9682 ///
9683 /// SliceTy is deduced from the number of bits that are actually used to
9684 /// build Inst.
9685 struct LoadedSlice {
9686   /// \brief Helper structure used to compute the cost of a slice.
9687   struct Cost {
9688     /// Are we optimizing for code size.
9689     bool ForCodeSize;
9690     /// Various cost.
9691     unsigned Loads;
9692     unsigned Truncates;
9693     unsigned CrossRegisterBanksCopies;
9694     unsigned ZExts;
9695     unsigned Shift;
9696
9697     Cost(bool ForCodeSize = false)
9698         : ForCodeSize(ForCodeSize), Loads(0), Truncates(0),
9699           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {}
9700
9701     /// \brief Get the cost of one isolated slice.
9702     Cost(const LoadedSlice &LS, bool ForCodeSize = false)
9703         : ForCodeSize(ForCodeSize), Loads(1), Truncates(0),
9704           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {
9705       EVT TruncType = LS.Inst->getValueType(0);
9706       EVT LoadedType = LS.getLoadedType();
9707       if (TruncType != LoadedType &&
9708           !LS.DAG->getTargetLoweringInfo().isZExtFree(LoadedType, TruncType))
9709         ZExts = 1;
9710     }
9711
9712     /// \brief Account for slicing gain in the current cost.
9713     /// Slicing provide a few gains like removing a shift or a
9714     /// truncate. This method allows to grow the cost of the original
9715     /// load with the gain from this slice.
9716     void addSliceGain(const LoadedSlice &LS) {
9717       // Each slice saves a truncate.
9718       const TargetLowering &TLI = LS.DAG->getTargetLoweringInfo();
9719       if (!TLI.isTruncateFree(LS.Inst->getValueType(0),
9720                               LS.Inst->getOperand(0).getValueType()))
9721         ++Truncates;
9722       // If there is a shift amount, this slice gets rid of it.
9723       if (LS.Shift)
9724         ++Shift;
9725       // If this slice can merge a cross register bank copy, account for it.
9726       if (LS.canMergeExpensiveCrossRegisterBankCopy())
9727         ++CrossRegisterBanksCopies;
9728     }
9729
9730     Cost &operator+=(const Cost &RHS) {
9731       Loads += RHS.Loads;
9732       Truncates += RHS.Truncates;
9733       CrossRegisterBanksCopies += RHS.CrossRegisterBanksCopies;
9734       ZExts += RHS.ZExts;
9735       Shift += RHS.Shift;
9736       return *this;
9737     }
9738
9739     bool operator==(const Cost &RHS) const {
9740       return Loads == RHS.Loads && Truncates == RHS.Truncates &&
9741              CrossRegisterBanksCopies == RHS.CrossRegisterBanksCopies &&
9742              ZExts == RHS.ZExts && Shift == RHS.Shift;
9743     }
9744
9745     bool operator!=(const Cost &RHS) const { return !(*this == RHS); }
9746
9747     bool operator<(const Cost &RHS) const {
9748       // Assume cross register banks copies are as expensive as loads.
9749       // FIXME: Do we want some more target hooks?
9750       unsigned ExpensiveOpsLHS = Loads + CrossRegisterBanksCopies;
9751       unsigned ExpensiveOpsRHS = RHS.Loads + RHS.CrossRegisterBanksCopies;
9752       // Unless we are optimizing for code size, consider the
9753       // expensive operation first.
9754       if (!ForCodeSize && ExpensiveOpsLHS != ExpensiveOpsRHS)
9755         return ExpensiveOpsLHS < ExpensiveOpsRHS;
9756       return (Truncates + ZExts + Shift + ExpensiveOpsLHS) <
9757              (RHS.Truncates + RHS.ZExts + RHS.Shift + ExpensiveOpsRHS);
9758     }
9759
9760     bool operator>(const Cost &RHS) const { return RHS < *this; }
9761
9762     bool operator<=(const Cost &RHS) const { return !(RHS < *this); }
9763
9764     bool operator>=(const Cost &RHS) const { return !(*this < RHS); }
9765   };
9766   // The last instruction that represent the slice. This should be a
9767   // truncate instruction.
9768   SDNode *Inst;
9769   // The original load instruction.
9770   LoadSDNode *Origin;
9771   // The right shift amount in bits from the original load.
9772   unsigned Shift;
9773   // The DAG from which Origin came from.
9774   // This is used to get some contextual information about legal types, etc.
9775   SelectionDAG *DAG;
9776
9777   LoadedSlice(SDNode *Inst = nullptr, LoadSDNode *Origin = nullptr,
9778               unsigned Shift = 0, SelectionDAG *DAG = nullptr)
9779       : Inst(Inst), Origin(Origin), Shift(Shift), DAG(DAG) {}
9780
9781   /// \brief Get the bits used in a chunk of bits \p BitWidth large.
9782   /// \return Result is \p BitWidth and has used bits set to 1 and
9783   ///         not used bits set to 0.
9784   APInt getUsedBits() const {
9785     // Reproduce the trunc(lshr) sequence:
9786     // - Start from the truncated value.
9787     // - Zero extend to the desired bit width.
9788     // - Shift left.
9789     assert(Origin && "No original load to compare against.");
9790     unsigned BitWidth = Origin->getValueSizeInBits(0);
9791     assert(Inst && "This slice is not bound to an instruction");
9792     assert(Inst->getValueSizeInBits(0) <= BitWidth &&
9793            "Extracted slice is bigger than the whole type!");
9794     APInt UsedBits(Inst->getValueSizeInBits(0), 0);
9795     UsedBits.setAllBits();
9796     UsedBits = UsedBits.zext(BitWidth);
9797     UsedBits <<= Shift;
9798     return UsedBits;
9799   }
9800
9801   /// \brief Get the size of the slice to be loaded in bytes.
9802   unsigned getLoadedSize() const {
9803     unsigned SliceSize = getUsedBits().countPopulation();
9804     assert(!(SliceSize & 0x7) && "Size is not a multiple of a byte.");
9805     return SliceSize / 8;
9806   }
9807
9808   /// \brief Get the type that will be loaded for this slice.
9809   /// Note: This may not be the final type for the slice.
9810   EVT getLoadedType() const {
9811     assert(DAG && "Missing context");
9812     LLVMContext &Ctxt = *DAG->getContext();
9813     return EVT::getIntegerVT(Ctxt, getLoadedSize() * 8);
9814   }
9815
9816   /// \brief Get the alignment of the load used for this slice.
9817   unsigned getAlignment() const {
9818     unsigned Alignment = Origin->getAlignment();
9819     unsigned Offset = getOffsetFromBase();
9820     if (Offset != 0)
9821       Alignment = MinAlign(Alignment, Alignment + Offset);
9822     return Alignment;
9823   }
9824
9825   /// \brief Check if this slice can be rewritten with legal operations.
9826   bool isLegal() const {
9827     // An invalid slice is not legal.
9828     if (!Origin || !Inst || !DAG)
9829       return false;
9830
9831     // Offsets are for indexed load only, we do not handle that.
9832     if (Origin->getOffset().getOpcode() != ISD::UNDEF)
9833       return false;
9834
9835     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
9836
9837     // Check that the type is legal.
9838     EVT SliceType = getLoadedType();
9839     if (!TLI.isTypeLegal(SliceType))
9840       return false;
9841
9842     // Check that the load is legal for this type.
9843     if (!TLI.isOperationLegal(ISD::LOAD, SliceType))
9844       return false;
9845
9846     // Check that the offset can be computed.
9847     // 1. Check its type.
9848     EVT PtrType = Origin->getBasePtr().getValueType();
9849     if (PtrType == MVT::Untyped || PtrType.isExtended())
9850       return false;
9851
9852     // 2. Check that it fits in the immediate.
9853     if (!TLI.isLegalAddImmediate(getOffsetFromBase()))
9854       return false;
9855
9856     // 3. Check that the computation is legal.
9857     if (!TLI.isOperationLegal(ISD::ADD, PtrType))
9858       return false;
9859
9860     // Check that the zext is legal if it needs one.
9861     EVT TruncateType = Inst->getValueType(0);
9862     if (TruncateType != SliceType &&
9863         !TLI.isOperationLegal(ISD::ZERO_EXTEND, TruncateType))
9864       return false;
9865
9866     return true;
9867   }
9868
9869   /// \brief Get the offset in bytes of this slice in the original chunk of
9870   /// bits.
9871   /// \pre DAG != nullptr.
9872   uint64_t getOffsetFromBase() const {
9873     assert(DAG && "Missing context.");
9874     bool IsBigEndian = DAG->getDataLayout().isBigEndian();
9875     assert(!(Shift & 0x7) && "Shifts not aligned on Bytes are not supported.");
9876     uint64_t Offset = Shift / 8;
9877     unsigned TySizeInBytes = Origin->getValueSizeInBits(0) / 8;
9878     assert(!(Origin->getValueSizeInBits(0) & 0x7) &&
9879            "The size of the original loaded type is not a multiple of a"
9880            " byte.");
9881     // If Offset is bigger than TySizeInBytes, it means we are loading all
9882     // zeros. This should have been optimized before in the process.
9883     assert(TySizeInBytes > Offset &&
9884            "Invalid shift amount for given loaded size");
9885     if (IsBigEndian)
9886       Offset = TySizeInBytes - Offset - getLoadedSize();
9887     return Offset;
9888   }
9889
9890   /// \brief Generate the sequence of instructions to load the slice
9891   /// represented by this object and redirect the uses of this slice to
9892   /// this new sequence of instructions.
9893   /// \pre this->Inst && this->Origin are valid Instructions and this
9894   /// object passed the legal check: LoadedSlice::isLegal returned true.
9895   /// \return The last instruction of the sequence used to load the slice.
9896   SDValue loadSlice() const {
9897     assert(Inst && Origin && "Unable to replace a non-existing slice.");
9898     const SDValue &OldBaseAddr = Origin->getBasePtr();
9899     SDValue BaseAddr = OldBaseAddr;
9900     // Get the offset in that chunk of bytes w.r.t. the endianess.
9901     int64_t Offset = static_cast<int64_t>(getOffsetFromBase());
9902     assert(Offset >= 0 && "Offset too big to fit in int64_t!");
9903     if (Offset) {
9904       // BaseAddr = BaseAddr + Offset.
9905       EVT ArithType = BaseAddr.getValueType();
9906       SDLoc DL(Origin);
9907       BaseAddr = DAG->getNode(ISD::ADD, DL, ArithType, BaseAddr,
9908                               DAG->getConstant(Offset, DL, ArithType));
9909     }
9910
9911     // Create the type of the loaded slice according to its size.
9912     EVT SliceType = getLoadedType();
9913
9914     // Create the load for the slice.
9915     SDValue LastInst = DAG->getLoad(
9916         SliceType, SDLoc(Origin), Origin->getChain(), BaseAddr,
9917         Origin->getPointerInfo().getWithOffset(Offset), Origin->isVolatile(),
9918         Origin->isNonTemporal(), Origin->isInvariant(), getAlignment());
9919     // If the final type is not the same as the loaded type, this means that
9920     // we have to pad with zero. Create a zero extend for that.
9921     EVT FinalType = Inst->getValueType(0);
9922     if (SliceType != FinalType)
9923       LastInst =
9924           DAG->getNode(ISD::ZERO_EXTEND, SDLoc(LastInst), FinalType, LastInst);
9925     return LastInst;
9926   }
9927
9928   /// \brief Check if this slice can be merged with an expensive cross register
9929   /// bank copy. E.g.,
9930   /// i = load i32
9931   /// f = bitcast i32 i to float
9932   bool canMergeExpensiveCrossRegisterBankCopy() const {
9933     if (!Inst || !Inst->hasOneUse())
9934       return false;
9935     SDNode *Use = *Inst->use_begin();
9936     if (Use->getOpcode() != ISD::BITCAST)
9937       return false;
9938     assert(DAG && "Missing context");
9939     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
9940     EVT ResVT = Use->getValueType(0);
9941     const TargetRegisterClass *ResRC = TLI.getRegClassFor(ResVT.getSimpleVT());
9942     const TargetRegisterClass *ArgRC =
9943         TLI.getRegClassFor(Use->getOperand(0).getValueType().getSimpleVT());
9944     if (ArgRC == ResRC || !TLI.isOperationLegal(ISD::LOAD, ResVT))
9945       return false;
9946
9947     // At this point, we know that we perform a cross-register-bank copy.
9948     // Check if it is expensive.
9949     const TargetRegisterInfo *TRI = DAG->getSubtarget().getRegisterInfo();
9950     // Assume bitcasts are cheap, unless both register classes do not
9951     // explicitly share a common sub class.
9952     if (!TRI || TRI->getCommonSubClass(ArgRC, ResRC))
9953       return false;
9954
9955     // Check if it will be merged with the load.
9956     // 1. Check the alignment constraint.
9957     unsigned RequiredAlignment = DAG->getDataLayout().getABITypeAlignment(
9958         ResVT.getTypeForEVT(*DAG->getContext()));
9959
9960     if (RequiredAlignment > getAlignment())
9961       return false;
9962
9963     // 2. Check that the load is a legal operation for that type.
9964     if (!TLI.isOperationLegal(ISD::LOAD, ResVT))
9965       return false;
9966
9967     // 3. Check that we do not have a zext in the way.
9968     if (Inst->getValueType(0) != getLoadedType())
9969       return false;
9970
9971     return true;
9972   }
9973 };
9974 }
9975
9976 /// \brief Check that all bits set in \p UsedBits form a dense region, i.e.,
9977 /// \p UsedBits looks like 0..0 1..1 0..0.
9978 static bool areUsedBitsDense(const APInt &UsedBits) {
9979   // If all the bits are one, this is dense!
9980   if (UsedBits.isAllOnesValue())
9981     return true;
9982
9983   // Get rid of the unused bits on the right.
9984   APInt NarrowedUsedBits = UsedBits.lshr(UsedBits.countTrailingZeros());
9985   // Get rid of the unused bits on the left.
9986   if (NarrowedUsedBits.countLeadingZeros())
9987     NarrowedUsedBits = NarrowedUsedBits.trunc(NarrowedUsedBits.getActiveBits());
9988   // Check that the chunk of bits is completely used.
9989   return NarrowedUsedBits.isAllOnesValue();
9990 }
9991
9992 /// \brief Check whether or not \p First and \p Second are next to each other
9993 /// in memory. This means that there is no hole between the bits loaded
9994 /// by \p First and the bits loaded by \p Second.
9995 static bool areSlicesNextToEachOther(const LoadedSlice &First,
9996                                      const LoadedSlice &Second) {
9997   assert(First.Origin == Second.Origin && First.Origin &&
9998          "Unable to match different memory origins.");
9999   APInt UsedBits = First.getUsedBits();
10000   assert((UsedBits & Second.getUsedBits()) == 0 &&
10001          "Slices are not supposed to overlap.");
10002   UsedBits |= Second.getUsedBits();
10003   return areUsedBitsDense(UsedBits);
10004 }
10005
10006 /// \brief Adjust the \p GlobalLSCost according to the target
10007 /// paring capabilities and the layout of the slices.
10008 /// \pre \p GlobalLSCost should account for at least as many loads as
10009 /// there is in the slices in \p LoadedSlices.
10010 static void adjustCostForPairing(SmallVectorImpl<LoadedSlice> &LoadedSlices,
10011                                  LoadedSlice::Cost &GlobalLSCost) {
10012   unsigned NumberOfSlices = LoadedSlices.size();
10013   // If there is less than 2 elements, no pairing is possible.
10014   if (NumberOfSlices < 2)
10015     return;
10016
10017   // Sort the slices so that elements that are likely to be next to each
10018   // other in memory are next to each other in the list.
10019   std::sort(LoadedSlices.begin(), LoadedSlices.end(),
10020             [](const LoadedSlice &LHS, const LoadedSlice &RHS) {
10021     assert(LHS.Origin == RHS.Origin && "Different bases not implemented.");
10022     return LHS.getOffsetFromBase() < RHS.getOffsetFromBase();
10023   });
10024   const TargetLowering &TLI = LoadedSlices[0].DAG->getTargetLoweringInfo();
10025   // First (resp. Second) is the first (resp. Second) potentially candidate
10026   // to be placed in a paired load.
10027   const LoadedSlice *First = nullptr;
10028   const LoadedSlice *Second = nullptr;
10029   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice,
10030                 // Set the beginning of the pair.
10031                                                            First = Second) {
10032
10033     Second = &LoadedSlices[CurrSlice];
10034
10035     // If First is NULL, it means we start a new pair.
10036     // Get to the next slice.
10037     if (!First)
10038       continue;
10039
10040     EVT LoadedType = First->getLoadedType();
10041
10042     // If the types of the slices are different, we cannot pair them.
10043     if (LoadedType != Second->getLoadedType())
10044       continue;
10045
10046     // Check if the target supplies paired loads for this type.
10047     unsigned RequiredAlignment = 0;
10048     if (!TLI.hasPairedLoad(LoadedType, RequiredAlignment)) {
10049       // move to the next pair, this type is hopeless.
10050       Second = nullptr;
10051       continue;
10052     }
10053     // Check if we meet the alignment requirement.
10054     if (RequiredAlignment > First->getAlignment())
10055       continue;
10056
10057     // Check that both loads are next to each other in memory.
10058     if (!areSlicesNextToEachOther(*First, *Second))
10059       continue;
10060
10061     assert(GlobalLSCost.Loads > 0 && "We save more loads than we created!");
10062     --GlobalLSCost.Loads;
10063     // Move to the next pair.
10064     Second = nullptr;
10065   }
10066 }
10067
10068 /// \brief Check the profitability of all involved LoadedSlice.
10069 /// Currently, it is considered profitable if there is exactly two
10070 /// involved slices (1) which are (2) next to each other in memory, and
10071 /// whose cost (\see LoadedSlice::Cost) is smaller than the original load (3).
10072 ///
10073 /// Note: The order of the elements in \p LoadedSlices may be modified, but not
10074 /// the elements themselves.
10075 ///
10076 /// FIXME: When the cost model will be mature enough, we can relax
10077 /// constraints (1) and (2).
10078 static bool isSlicingProfitable(SmallVectorImpl<LoadedSlice> &LoadedSlices,
10079                                 const APInt &UsedBits, bool ForCodeSize) {
10080   unsigned NumberOfSlices = LoadedSlices.size();
10081   if (StressLoadSlicing)
10082     return NumberOfSlices > 1;
10083
10084   // Check (1).
10085   if (NumberOfSlices != 2)
10086     return false;
10087
10088   // Check (2).
10089   if (!areUsedBitsDense(UsedBits))
10090     return false;
10091
10092   // Check (3).
10093   LoadedSlice::Cost OrigCost(ForCodeSize), GlobalSlicingCost(ForCodeSize);
10094   // The original code has one big load.
10095   OrigCost.Loads = 1;
10096   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice) {
10097     const LoadedSlice &LS = LoadedSlices[CurrSlice];
10098     // Accumulate the cost of all the slices.
10099     LoadedSlice::Cost SliceCost(LS, ForCodeSize);
10100     GlobalSlicingCost += SliceCost;
10101
10102     // Account as cost in the original configuration the gain obtained
10103     // with the current slices.
10104     OrigCost.addSliceGain(LS);
10105   }
10106
10107   // If the target supports paired load, adjust the cost accordingly.
10108   adjustCostForPairing(LoadedSlices, GlobalSlicingCost);
10109   return OrigCost > GlobalSlicingCost;
10110 }
10111
10112 /// \brief If the given load, \p LI, is used only by trunc or trunc(lshr)
10113 /// operations, split it in the various pieces being extracted.
10114 ///
10115 /// This sort of thing is introduced by SROA.
10116 /// This slicing takes care not to insert overlapping loads.
10117 /// \pre LI is a simple load (i.e., not an atomic or volatile load).
10118 bool DAGCombiner::SliceUpLoad(SDNode *N) {
10119   if (Level < AfterLegalizeDAG)
10120     return false;
10121
10122   LoadSDNode *LD = cast<LoadSDNode>(N);
10123   if (LD->isVolatile() || !ISD::isNormalLoad(LD) ||
10124       !LD->getValueType(0).isInteger())
10125     return false;
10126
10127   // Keep track of already used bits to detect overlapping values.
10128   // In that case, we will just abort the transformation.
10129   APInt UsedBits(LD->getValueSizeInBits(0), 0);
10130
10131   SmallVector<LoadedSlice, 4> LoadedSlices;
10132
10133   // Check if this load is used as several smaller chunks of bits.
10134   // Basically, look for uses in trunc or trunc(lshr) and record a new chain
10135   // of computation for each trunc.
10136   for (SDNode::use_iterator UI = LD->use_begin(), UIEnd = LD->use_end();
10137        UI != UIEnd; ++UI) {
10138     // Skip the uses of the chain.
10139     if (UI.getUse().getResNo() != 0)
10140       continue;
10141
10142     SDNode *User = *UI;
10143     unsigned Shift = 0;
10144
10145     // Check if this is a trunc(lshr).
10146     if (User->getOpcode() == ISD::SRL && User->hasOneUse() &&
10147         isa<ConstantSDNode>(User->getOperand(1))) {
10148       Shift = cast<ConstantSDNode>(User->getOperand(1))->getZExtValue();
10149       User = *User->use_begin();
10150     }
10151
10152     // At this point, User is a Truncate, iff we encountered, trunc or
10153     // trunc(lshr).
10154     if (User->getOpcode() != ISD::TRUNCATE)
10155       return false;
10156
10157     // The width of the type must be a power of 2 and greater than 8-bits.
10158     // Otherwise the load cannot be represented in LLVM IR.
10159     // Moreover, if we shifted with a non-8-bits multiple, the slice
10160     // will be across several bytes. We do not support that.
10161     unsigned Width = User->getValueSizeInBits(0);
10162     if (Width < 8 || !isPowerOf2_32(Width) || (Shift & 0x7))
10163       return 0;
10164
10165     // Build the slice for this chain of computations.
10166     LoadedSlice LS(User, LD, Shift, &DAG);
10167     APInt CurrentUsedBits = LS.getUsedBits();
10168
10169     // Check if this slice overlaps with another.
10170     if ((CurrentUsedBits & UsedBits) != 0)
10171       return false;
10172     // Update the bits used globally.
10173     UsedBits |= CurrentUsedBits;
10174
10175     // Check if the new slice would be legal.
10176     if (!LS.isLegal())
10177       return false;
10178
10179     // Record the slice.
10180     LoadedSlices.push_back(LS);
10181   }
10182
10183   // Abort slicing if it does not seem to be profitable.
10184   if (!isSlicingProfitable(LoadedSlices, UsedBits, ForCodeSize))
10185     return false;
10186
10187   ++SlicedLoads;
10188
10189   // Rewrite each chain to use an independent load.
10190   // By construction, each chain can be represented by a unique load.
10191
10192   // Prepare the argument for the new token factor for all the slices.
10193   SmallVector<SDValue, 8> ArgChains;
10194   for (SmallVectorImpl<LoadedSlice>::const_iterator
10195            LSIt = LoadedSlices.begin(),
10196            LSItEnd = LoadedSlices.end();
10197        LSIt != LSItEnd; ++LSIt) {
10198     SDValue SliceInst = LSIt->loadSlice();
10199     CombineTo(LSIt->Inst, SliceInst, true);
10200     if (SliceInst.getNode()->getOpcode() != ISD::LOAD)
10201       SliceInst = SliceInst.getOperand(0);
10202     assert(SliceInst->getOpcode() == ISD::LOAD &&
10203            "It takes more than a zext to get to the loaded slice!!");
10204     ArgChains.push_back(SliceInst.getValue(1));
10205   }
10206
10207   SDValue Chain = DAG.getNode(ISD::TokenFactor, SDLoc(LD), MVT::Other,
10208                               ArgChains);
10209   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
10210   return true;
10211 }
10212
10213 /// Check to see if V is (and load (ptr), imm), where the load is having
10214 /// specific bytes cleared out.  If so, return the byte size being masked out
10215 /// and the shift amount.
10216 static std::pair<unsigned, unsigned>
10217 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
10218   std::pair<unsigned, unsigned> Result(0, 0);
10219
10220   // Check for the structure we're looking for.
10221   if (V->getOpcode() != ISD::AND ||
10222       !isa<ConstantSDNode>(V->getOperand(1)) ||
10223       !ISD::isNormalLoad(V->getOperand(0).getNode()))
10224     return Result;
10225
10226   // Check the chain and pointer.
10227   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
10228   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
10229
10230   // The store should be chained directly to the load or be an operand of a
10231   // tokenfactor.
10232   if (LD == Chain.getNode())
10233     ; // ok.
10234   else if (Chain->getOpcode() != ISD::TokenFactor)
10235     return Result; // Fail.
10236   else {
10237     bool isOk = false;
10238     for (const SDValue &ChainOp : Chain->op_values())
10239       if (ChainOp.getNode() == LD) {
10240         isOk = true;
10241         break;
10242       }
10243     if (!isOk) return Result;
10244   }
10245
10246   // This only handles simple types.
10247   if (V.getValueType() != MVT::i16 &&
10248       V.getValueType() != MVT::i32 &&
10249       V.getValueType() != MVT::i64)
10250     return Result;
10251
10252   // Check the constant mask.  Invert it so that the bits being masked out are
10253   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
10254   // follow the sign bit for uniformity.
10255   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
10256   unsigned NotMaskLZ = countLeadingZeros(NotMask);
10257   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
10258   unsigned NotMaskTZ = countTrailingZeros(NotMask);
10259   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
10260   if (NotMaskLZ == 64) return Result;  // All zero mask.
10261
10262   // See if we have a continuous run of bits.  If so, we have 0*1+0*
10263   if (countTrailingOnes(NotMask >> NotMaskTZ) + NotMaskTZ + NotMaskLZ != 64)
10264     return Result;
10265
10266   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
10267   if (V.getValueType() != MVT::i64 && NotMaskLZ)
10268     NotMaskLZ -= 64-V.getValueSizeInBits();
10269
10270   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
10271   switch (MaskedBytes) {
10272   case 1:
10273   case 2:
10274   case 4: break;
10275   default: return Result; // All one mask, or 5-byte mask.
10276   }
10277
10278   // Verify that the first bit starts at a multiple of mask so that the access
10279   // is aligned the same as the access width.
10280   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
10281
10282   Result.first = MaskedBytes;
10283   Result.second = NotMaskTZ/8;
10284   return Result;
10285 }
10286
10287
10288 /// Check to see if IVal is something that provides a value as specified by
10289 /// MaskInfo. If so, replace the specified store with a narrower store of
10290 /// truncated IVal.
10291 static SDNode *
10292 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
10293                                 SDValue IVal, StoreSDNode *St,
10294                                 DAGCombiner *DC) {
10295   unsigned NumBytes = MaskInfo.first;
10296   unsigned ByteShift = MaskInfo.second;
10297   SelectionDAG &DAG = DC->getDAG();
10298
10299   // Check to see if IVal is all zeros in the part being masked in by the 'or'
10300   // that uses this.  If not, this is not a replacement.
10301   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
10302                                   ByteShift*8, (ByteShift+NumBytes)*8);
10303   if (!DAG.MaskedValueIsZero(IVal, Mask)) return nullptr;
10304
10305   // Check that it is legal on the target to do this.  It is legal if the new
10306   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
10307   // legalization.
10308   MVT VT = MVT::getIntegerVT(NumBytes*8);
10309   if (!DC->isTypeLegal(VT))
10310     return nullptr;
10311
10312   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
10313   // shifted by ByteShift and truncated down to NumBytes.
10314   if (ByteShift) {
10315     SDLoc DL(IVal);
10316     IVal = DAG.getNode(ISD::SRL, DL, IVal.getValueType(), IVal,
10317                        DAG.getConstant(ByteShift*8, DL,
10318                                     DC->getShiftAmountTy(IVal.getValueType())));
10319   }
10320
10321   // Figure out the offset for the store and the alignment of the access.
10322   unsigned StOffset;
10323   unsigned NewAlign = St->getAlignment();
10324
10325   if (DAG.getDataLayout().isLittleEndian())
10326     StOffset = ByteShift;
10327   else
10328     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
10329
10330   SDValue Ptr = St->getBasePtr();
10331   if (StOffset) {
10332     SDLoc DL(IVal);
10333     Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(),
10334                       Ptr, DAG.getConstant(StOffset, DL, Ptr.getValueType()));
10335     NewAlign = MinAlign(NewAlign, StOffset);
10336   }
10337
10338   // Truncate down to the new size.
10339   IVal = DAG.getNode(ISD::TRUNCATE, SDLoc(IVal), VT, IVal);
10340
10341   ++OpsNarrowed;
10342   return DAG.getStore(St->getChain(), SDLoc(St), IVal, Ptr,
10343                       St->getPointerInfo().getWithOffset(StOffset),
10344                       false, false, NewAlign).getNode();
10345 }
10346
10347
10348 /// Look for sequence of load / op / store where op is one of 'or', 'xor', and
10349 /// 'and' of immediates. If 'op' is only touching some of the loaded bits, try
10350 /// narrowing the load and store if it would end up being a win for performance
10351 /// or code size.
10352 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
10353   StoreSDNode *ST  = cast<StoreSDNode>(N);
10354   if (ST->isVolatile())
10355     return SDValue();
10356
10357   SDValue Chain = ST->getChain();
10358   SDValue Value = ST->getValue();
10359   SDValue Ptr   = ST->getBasePtr();
10360   EVT VT = Value.getValueType();
10361
10362   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
10363     return SDValue();
10364
10365   unsigned Opc = Value.getOpcode();
10366
10367   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
10368   // is a byte mask indicating a consecutive number of bytes, check to see if
10369   // Y is known to provide just those bytes.  If so, we try to replace the
10370   // load + replace + store sequence with a single (narrower) store, which makes
10371   // the load dead.
10372   if (Opc == ISD::OR) {
10373     std::pair<unsigned, unsigned> MaskedLoad;
10374     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
10375     if (MaskedLoad.first)
10376       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
10377                                                   Value.getOperand(1), ST,this))
10378         return SDValue(NewST, 0);
10379
10380     // Or is commutative, so try swapping X and Y.
10381     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
10382     if (MaskedLoad.first)
10383       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
10384                                                   Value.getOperand(0), ST,this))
10385         return SDValue(NewST, 0);
10386   }
10387
10388   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
10389       Value.getOperand(1).getOpcode() != ISD::Constant)
10390     return SDValue();
10391
10392   SDValue N0 = Value.getOperand(0);
10393   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
10394       Chain == SDValue(N0.getNode(), 1)) {
10395     LoadSDNode *LD = cast<LoadSDNode>(N0);
10396     if (LD->getBasePtr() != Ptr ||
10397         LD->getPointerInfo().getAddrSpace() !=
10398         ST->getPointerInfo().getAddrSpace())
10399       return SDValue();
10400
10401     // Find the type to narrow it the load / op / store to.
10402     SDValue N1 = Value.getOperand(1);
10403     unsigned BitWidth = N1.getValueSizeInBits();
10404     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
10405     if (Opc == ISD::AND)
10406       Imm ^= APInt::getAllOnesValue(BitWidth);
10407     if (Imm == 0 || Imm.isAllOnesValue())
10408       return SDValue();
10409     unsigned ShAmt = Imm.countTrailingZeros();
10410     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
10411     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
10412     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
10413     // The narrowing should be profitable, the load/store operation should be
10414     // legal (or custom) and the store size should be equal to the NewVT width.
10415     while (NewBW < BitWidth &&
10416            (NewVT.getStoreSizeInBits() != NewBW ||
10417             !TLI.isOperationLegalOrCustom(Opc, NewVT) ||
10418             !TLI.isNarrowingProfitable(VT, NewVT))) {
10419       NewBW = NextPowerOf2(NewBW);
10420       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
10421     }
10422     if (NewBW >= BitWidth)
10423       return SDValue();
10424
10425     // If the lsb changed does not start at the type bitwidth boundary,
10426     // start at the previous one.
10427     if (ShAmt % NewBW)
10428       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
10429     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt,
10430                                    std::min(BitWidth, ShAmt + NewBW));
10431     if ((Imm & Mask) == Imm) {
10432       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
10433       if (Opc == ISD::AND)
10434         NewImm ^= APInt::getAllOnesValue(NewBW);
10435       uint64_t PtrOff = ShAmt / 8;
10436       // For big endian targets, we need to adjust the offset to the pointer to
10437       // load the correct bytes.
10438       if (DAG.getDataLayout().isBigEndian())
10439         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
10440
10441       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
10442       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
10443       if (NewAlign < DAG.getDataLayout().getABITypeAlignment(NewVTTy))
10444         return SDValue();
10445
10446       SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LD),
10447                                    Ptr.getValueType(), Ptr,
10448                                    DAG.getConstant(PtrOff, SDLoc(LD),
10449                                                    Ptr.getValueType()));
10450       SDValue NewLD = DAG.getLoad(NewVT, SDLoc(N0),
10451                                   LD->getChain(), NewPtr,
10452                                   LD->getPointerInfo().getWithOffset(PtrOff),
10453                                   LD->isVolatile(), LD->isNonTemporal(),
10454                                   LD->isInvariant(), NewAlign,
10455                                   LD->getAAInfo());
10456       SDValue NewVal = DAG.getNode(Opc, SDLoc(Value), NewVT, NewLD,
10457                                    DAG.getConstant(NewImm, SDLoc(Value),
10458                                                    NewVT));
10459       SDValue NewST = DAG.getStore(Chain, SDLoc(N),
10460                                    NewVal, NewPtr,
10461                                    ST->getPointerInfo().getWithOffset(PtrOff),
10462                                    false, false, NewAlign);
10463
10464       AddToWorklist(NewPtr.getNode());
10465       AddToWorklist(NewLD.getNode());
10466       AddToWorklist(NewVal.getNode());
10467       WorklistRemover DeadNodes(*this);
10468       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1));
10469       ++OpsNarrowed;
10470       return NewST;
10471     }
10472   }
10473
10474   return SDValue();
10475 }
10476
10477 /// For a given floating point load / store pair, if the load value isn't used
10478 /// by any other operations, then consider transforming the pair to integer
10479 /// load / store operations if the target deems the transformation profitable.
10480 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
10481   StoreSDNode *ST  = cast<StoreSDNode>(N);
10482   SDValue Chain = ST->getChain();
10483   SDValue Value = ST->getValue();
10484   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
10485       Value.hasOneUse() &&
10486       Chain == SDValue(Value.getNode(), 1)) {
10487     LoadSDNode *LD = cast<LoadSDNode>(Value);
10488     EVT VT = LD->getMemoryVT();
10489     if (!VT.isFloatingPoint() ||
10490         VT != ST->getMemoryVT() ||
10491         LD->isNonTemporal() ||
10492         ST->isNonTemporal() ||
10493         LD->getPointerInfo().getAddrSpace() != 0 ||
10494         ST->getPointerInfo().getAddrSpace() != 0)
10495       return SDValue();
10496
10497     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
10498     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
10499         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
10500         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
10501         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
10502       return SDValue();
10503
10504     unsigned LDAlign = LD->getAlignment();
10505     unsigned STAlign = ST->getAlignment();
10506     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
10507     unsigned ABIAlign = DAG.getDataLayout().getABITypeAlignment(IntVTTy);
10508     if (LDAlign < ABIAlign || STAlign < ABIAlign)
10509       return SDValue();
10510
10511     SDValue NewLD = DAG.getLoad(IntVT, SDLoc(Value),
10512                                 LD->getChain(), LD->getBasePtr(),
10513                                 LD->getPointerInfo(),
10514                                 false, false, false, LDAlign);
10515
10516     SDValue NewST = DAG.getStore(NewLD.getValue(1), SDLoc(N),
10517                                  NewLD, ST->getBasePtr(),
10518                                  ST->getPointerInfo(),
10519                                  false, false, STAlign);
10520
10521     AddToWorklist(NewLD.getNode());
10522     AddToWorklist(NewST.getNode());
10523     WorklistRemover DeadNodes(*this);
10524     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1));
10525     ++LdStFP2Int;
10526     return NewST;
10527   }
10528
10529   return SDValue();
10530 }
10531
10532 namespace {
10533 /// Helper struct to parse and store a memory address as base + index + offset.
10534 /// We ignore sign extensions when it is safe to do so.
10535 /// The following two expressions are not equivalent. To differentiate we need
10536 /// to store whether there was a sign extension involved in the index
10537 /// computation.
10538 ///  (load (i64 add (i64 copyfromreg %c)
10539 ///                 (i64 signextend (add (i8 load %index)
10540 ///                                      (i8 1))))
10541 /// vs
10542 ///
10543 /// (load (i64 add (i64 copyfromreg %c)
10544 ///                (i64 signextend (i32 add (i32 signextend (i8 load %index))
10545 ///                                         (i32 1)))))
10546 struct BaseIndexOffset {
10547   SDValue Base;
10548   SDValue Index;
10549   int64_t Offset;
10550   bool IsIndexSignExt;
10551
10552   BaseIndexOffset() : Offset(0), IsIndexSignExt(false) {}
10553
10554   BaseIndexOffset(SDValue Base, SDValue Index, int64_t Offset,
10555                   bool IsIndexSignExt) :
10556     Base(Base), Index(Index), Offset(Offset), IsIndexSignExt(IsIndexSignExt) {}
10557
10558   bool equalBaseIndex(const BaseIndexOffset &Other) {
10559     return Other.Base == Base && Other.Index == Index &&
10560       Other.IsIndexSignExt == IsIndexSignExt;
10561   }
10562
10563   /// Parses tree in Ptr for base, index, offset addresses.
10564   static BaseIndexOffset match(SDValue Ptr) {
10565     bool IsIndexSignExt = false;
10566
10567     // We only can pattern match BASE + INDEX + OFFSET. If Ptr is not an ADD
10568     // instruction, then it could be just the BASE or everything else we don't
10569     // know how to handle. Just use Ptr as BASE and give up.
10570     if (Ptr->getOpcode() != ISD::ADD)
10571       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
10572
10573     // We know that we have at least an ADD instruction. Try to pattern match
10574     // the simple case of BASE + OFFSET.
10575     if (isa<ConstantSDNode>(Ptr->getOperand(1))) {
10576       int64_t Offset = cast<ConstantSDNode>(Ptr->getOperand(1))->getSExtValue();
10577       return  BaseIndexOffset(Ptr->getOperand(0), SDValue(), Offset,
10578                               IsIndexSignExt);
10579     }
10580
10581     // Inside a loop the current BASE pointer is calculated using an ADD and a
10582     // MUL instruction. In this case Ptr is the actual BASE pointer.
10583     // (i64 add (i64 %array_ptr)
10584     //          (i64 mul (i64 %induction_var)
10585     //                   (i64 %element_size)))
10586     if (Ptr->getOperand(1)->getOpcode() == ISD::MUL)
10587       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
10588
10589     // Look at Base + Index + Offset cases.
10590     SDValue Base = Ptr->getOperand(0);
10591     SDValue IndexOffset = Ptr->getOperand(1);
10592
10593     // Skip signextends.
10594     if (IndexOffset->getOpcode() == ISD::SIGN_EXTEND) {
10595       IndexOffset = IndexOffset->getOperand(0);
10596       IsIndexSignExt = true;
10597     }
10598
10599     // Either the case of Base + Index (no offset) or something else.
10600     if (IndexOffset->getOpcode() != ISD::ADD)
10601       return BaseIndexOffset(Base, IndexOffset, 0, IsIndexSignExt);
10602
10603     // Now we have the case of Base + Index + offset.
10604     SDValue Index = IndexOffset->getOperand(0);
10605     SDValue Offset = IndexOffset->getOperand(1);
10606
10607     if (!isa<ConstantSDNode>(Offset))
10608       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
10609
10610     // Ignore signextends.
10611     if (Index->getOpcode() == ISD::SIGN_EXTEND) {
10612       Index = Index->getOperand(0);
10613       IsIndexSignExt = true;
10614     } else IsIndexSignExt = false;
10615
10616     int64_t Off = cast<ConstantSDNode>(Offset)->getSExtValue();
10617     return BaseIndexOffset(Base, Index, Off, IsIndexSignExt);
10618   }
10619 };
10620 } // namespace
10621
10622 SDValue DAGCombiner::getMergedConstantVectorStore(SelectionDAG &DAG,
10623                                                   SDLoc SL,
10624                                                   ArrayRef<MemOpLink> Stores,
10625                                                   EVT Ty) const {
10626   SmallVector<SDValue, 8> BuildVector;
10627
10628   for (unsigned I = 0, E = Ty.getVectorNumElements(); I != E; ++I)
10629     BuildVector.push_back(cast<StoreSDNode>(Stores[I].MemNode)->getValue());
10630
10631   return DAG.getNode(ISD::BUILD_VECTOR, SL, Ty, BuildVector);
10632 }
10633
10634 bool DAGCombiner::MergeStoresOfConstantsOrVecElts(
10635                   SmallVectorImpl<MemOpLink> &StoreNodes, EVT MemVT,
10636                   unsigned NumElem, bool IsConstantSrc, bool UseVector) {
10637   // Make sure we have something to merge.
10638   if (NumElem < 2)
10639     return false;
10640
10641   int64_t ElementSizeBytes = MemVT.getSizeInBits() / 8;
10642   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
10643   unsigned LatestNodeUsed = 0;
10644
10645   for (unsigned i=0; i < NumElem; ++i) {
10646     // Find a chain for the new wide-store operand. Notice that some
10647     // of the store nodes that we found may not be selected for inclusion
10648     // in the wide store. The chain we use needs to be the chain of the
10649     // latest store node which is *used* and replaced by the wide store.
10650     if (StoreNodes[i].SequenceNum < StoreNodes[LatestNodeUsed].SequenceNum)
10651       LatestNodeUsed = i;
10652   }
10653
10654   // The latest Node in the DAG.
10655   LSBaseSDNode *LatestOp = StoreNodes[LatestNodeUsed].MemNode;
10656   SDLoc DL(StoreNodes[0].MemNode);
10657
10658   SDValue StoredVal;
10659   if (UseVector) {
10660     // Find a legal type for the vector store.
10661     EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
10662     assert(TLI.isTypeLegal(Ty) && "Illegal vector store");
10663     if (IsConstantSrc) {
10664       StoredVal = getMergedConstantVectorStore(DAG, DL, StoreNodes, Ty);
10665     } else {
10666       SmallVector<SDValue, 8> Ops;
10667       for (unsigned i = 0; i < NumElem ; ++i) {
10668         StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
10669         SDValue Val = St->getValue();
10670         // All of the operands of a BUILD_VECTOR must have the same type.
10671         if (Val.getValueType() != MemVT)
10672           return false;
10673         Ops.push_back(Val);
10674       }
10675
10676       // Build the extracted vector elements back into a vector.
10677       StoredVal = DAG.getNode(ISD::BUILD_VECTOR, DL, Ty, Ops);
10678     }
10679   } else {
10680     // We should always use a vector store when merging extracted vector
10681     // elements, so this path implies a store of constants.
10682     assert(IsConstantSrc && "Merged vector elements should use vector store");
10683
10684     unsigned SizeInBits = NumElem * ElementSizeBytes * 8;
10685     APInt StoreInt(SizeInBits, 0);
10686
10687     // Construct a single integer constant which is made of the smaller
10688     // constant inputs.
10689     bool IsLE = DAG.getDataLayout().isLittleEndian();
10690     for (unsigned i = 0; i < NumElem ; ++i) {
10691       unsigned Idx = IsLE ? (NumElem - 1 - i) : i;
10692       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[Idx].MemNode);
10693       SDValue Val = St->getValue();
10694       StoreInt <<= ElementSizeBytes * 8;
10695       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Val)) {
10696         StoreInt |= C->getAPIntValue().zext(SizeInBits);
10697       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(Val)) {
10698         StoreInt |= C->getValueAPF().bitcastToAPInt().zext(SizeInBits);
10699       } else {
10700         llvm_unreachable("Invalid constant element type");
10701       }
10702     }
10703
10704     // Create the new Load and Store operations.
10705     EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), SizeInBits);
10706     StoredVal = DAG.getConstant(StoreInt, DL, StoreTy);
10707   }
10708
10709   SDValue NewStore = DAG.getStore(LatestOp->getChain(), DL, StoredVal,
10710                                   FirstInChain->getBasePtr(),
10711                                   FirstInChain->getPointerInfo(),
10712                                   false, false,
10713                                   FirstInChain->getAlignment());
10714
10715   // Replace the last store with the new store
10716   CombineTo(LatestOp, NewStore);
10717   // Erase all other stores.
10718   for (unsigned i = 0; i < NumElem ; ++i) {
10719     if (StoreNodes[i].MemNode == LatestOp)
10720       continue;
10721     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
10722     // ReplaceAllUsesWith will replace all uses that existed when it was
10723     // called, but graph optimizations may cause new ones to appear. For
10724     // example, the case in pr14333 looks like
10725     //
10726     //  St's chain -> St -> another store -> X
10727     //
10728     // And the only difference from St to the other store is the chain.
10729     // When we change it's chain to be St's chain they become identical,
10730     // get CSEed and the net result is that X is now a use of St.
10731     // Since we know that St is redundant, just iterate.
10732     while (!St->use_empty())
10733       DAG.ReplaceAllUsesWith(SDValue(St, 0), St->getChain());
10734     deleteAndRecombine(St);
10735   }
10736
10737   return true;
10738 }
10739
10740 void DAGCombiner::getStoreMergeAndAliasCandidates(
10741     StoreSDNode* St, SmallVectorImpl<MemOpLink> &StoreNodes,
10742     SmallVectorImpl<LSBaseSDNode*> &AliasLoadNodes) {
10743   // This holds the base pointer, index, and the offset in bytes from the base
10744   // pointer.
10745   BaseIndexOffset BasePtr = BaseIndexOffset::match(St->getBasePtr());
10746
10747   // We must have a base and an offset.
10748   if (!BasePtr.Base.getNode())
10749     return;
10750
10751   // Do not handle stores to undef base pointers.
10752   if (BasePtr.Base.getOpcode() == ISD::UNDEF)
10753     return;
10754
10755   // Walk up the chain and look for nodes with offsets from the same
10756   // base pointer. Stop when reaching an instruction with a different kind
10757   // or instruction which has a different base pointer.
10758   EVT MemVT = St->getMemoryVT();
10759   unsigned Seq = 0;
10760   StoreSDNode *Index = St;
10761   while (Index) {
10762     // If the chain has more than one use, then we can't reorder the mem ops.
10763     if (Index != St && !SDValue(Index, 0)->hasOneUse())
10764       break;
10765
10766     // Find the base pointer and offset for this memory node.
10767     BaseIndexOffset Ptr = BaseIndexOffset::match(Index->getBasePtr());
10768
10769     // Check that the base pointer is the same as the original one.
10770     if (!Ptr.equalBaseIndex(BasePtr))
10771       break;
10772
10773     // The memory operands must not be volatile.
10774     if (Index->isVolatile() || Index->isIndexed())
10775       break;
10776
10777     // No truncation.
10778     if (StoreSDNode *St = dyn_cast<StoreSDNode>(Index))
10779       if (St->isTruncatingStore())
10780         break;
10781
10782     // The stored memory type must be the same.
10783     if (Index->getMemoryVT() != MemVT)
10784       break;
10785
10786     // We found a potential memory operand to merge.
10787     StoreNodes.push_back(MemOpLink(Index, Ptr.Offset, Seq++));
10788
10789     // Find the next memory operand in the chain. If the next operand in the
10790     // chain is a store then move up and continue the scan with the next
10791     // memory operand. If the next operand is a load save it and use alias
10792     // information to check if it interferes with anything.
10793     SDNode *NextInChain = Index->getChain().getNode();
10794     while (1) {
10795       if (StoreSDNode *STn = dyn_cast<StoreSDNode>(NextInChain)) {
10796         // We found a store node. Use it for the next iteration.
10797         Index = STn;
10798         break;
10799       } else if (LoadSDNode *Ldn = dyn_cast<LoadSDNode>(NextInChain)) {
10800         if (Ldn->isVolatile()) {
10801           Index = nullptr;
10802           break;
10803         }
10804
10805         // Save the load node for later. Continue the scan.
10806         AliasLoadNodes.push_back(Ldn);
10807         NextInChain = Ldn->getChain().getNode();
10808         continue;
10809       } else {
10810         Index = nullptr;
10811         break;
10812       }
10813     }
10814   }
10815 }
10816
10817 bool DAGCombiner::MergeConsecutiveStores(StoreSDNode* St) {
10818   if (OptLevel == CodeGenOpt::None)
10819     return false;
10820
10821   EVT MemVT = St->getMemoryVT();
10822   int64_t ElementSizeBytes = MemVT.getSizeInBits() / 8;
10823   bool NoVectors = DAG.getMachineFunction().getFunction()->hasFnAttribute(
10824       Attribute::NoImplicitFloat);
10825
10826   // This function cannot currently deal with non-byte-sized memory sizes.
10827   if (ElementSizeBytes * 8 != MemVT.getSizeInBits())
10828     return false;
10829
10830   // Don't merge vectors into wider inputs.
10831   if (MemVT.isVector() || !MemVT.isSimple())
10832     return false;
10833
10834   // Perform an early exit check. Do not bother looking at stored values that
10835   // are not constants, loads, or extracted vector elements.
10836   SDValue StoredVal = St->getValue();
10837   bool IsLoadSrc = isa<LoadSDNode>(StoredVal);
10838   bool IsConstantSrc = isa<ConstantSDNode>(StoredVal) ||
10839                        isa<ConstantFPSDNode>(StoredVal);
10840   bool IsExtractVecEltSrc = (StoredVal.getOpcode() == ISD::EXTRACT_VECTOR_ELT);
10841
10842   if (!IsConstantSrc && !IsLoadSrc && !IsExtractVecEltSrc)
10843     return false;
10844
10845   // Only look at ends of store sequences.
10846   SDValue Chain = SDValue(St, 0);
10847   if (Chain->hasOneUse() && Chain->use_begin()->getOpcode() == ISD::STORE)
10848     return false;
10849
10850   // Save the LoadSDNodes that we find in the chain.
10851   // We need to make sure that these nodes do not interfere with
10852   // any of the store nodes.
10853   SmallVector<LSBaseSDNode*, 8> AliasLoadNodes;
10854
10855   // Save the StoreSDNodes that we find in the chain.
10856   SmallVector<MemOpLink, 8> StoreNodes;
10857
10858   getStoreMergeAndAliasCandidates(St, StoreNodes, AliasLoadNodes);
10859
10860   // Check if there is anything to merge.
10861   if (StoreNodes.size() < 2)
10862     return false;
10863
10864   // Sort the memory operands according to their distance from the base pointer.
10865   std::sort(StoreNodes.begin(), StoreNodes.end(),
10866             [](MemOpLink LHS, MemOpLink RHS) {
10867     return LHS.OffsetFromBase < RHS.OffsetFromBase ||
10868            (LHS.OffsetFromBase == RHS.OffsetFromBase &&
10869             LHS.SequenceNum > RHS.SequenceNum);
10870   });
10871
10872   // Scan the memory operations on the chain and find the first non-consecutive
10873   // store memory address.
10874   unsigned LastConsecutiveStore = 0;
10875   int64_t StartAddress = StoreNodes[0].OffsetFromBase;
10876   for (unsigned i = 0, e = StoreNodes.size(); i < e; ++i) {
10877
10878     // Check that the addresses are consecutive starting from the second
10879     // element in the list of stores.
10880     if (i > 0) {
10881       int64_t CurrAddress = StoreNodes[i].OffsetFromBase;
10882       if (CurrAddress - StartAddress != (ElementSizeBytes * i))
10883         break;
10884     }
10885
10886     bool Alias = false;
10887     // Check if this store interferes with any of the loads that we found.
10888     for (unsigned ld = 0, lde = AliasLoadNodes.size(); ld < lde; ++ld)
10889       if (isAlias(AliasLoadNodes[ld], StoreNodes[i].MemNode)) {
10890         Alias = true;
10891         break;
10892       }
10893     // We found a load that alias with this store. Stop the sequence.
10894     if (Alias)
10895       break;
10896
10897     // Mark this node as useful.
10898     LastConsecutiveStore = i;
10899   }
10900
10901   // The node with the lowest store address.
10902   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
10903   unsigned FirstStoreAS = FirstInChain->getAddressSpace();
10904   unsigned FirstStoreAlign = FirstInChain->getAlignment();
10905   LLVMContext &Context = *DAG.getContext();
10906   const DataLayout &DL = DAG.getDataLayout();
10907
10908   // Store the constants into memory as one consecutive store.
10909   if (IsConstantSrc) {
10910     unsigned LastLegalType = 0;
10911     unsigned LastLegalVectorType = 0;
10912     bool NonZero = false;
10913     for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
10914       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
10915       SDValue StoredVal = St->getValue();
10916
10917       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(StoredVal)) {
10918         NonZero |= !C->isNullValue();
10919       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(StoredVal)) {
10920         NonZero |= !C->getConstantFPValue()->isNullValue();
10921       } else {
10922         // Non-constant.
10923         break;
10924       }
10925
10926       // Find a legal type for the constant store.
10927       unsigned SizeInBits = (i+1) * ElementSizeBytes * 8;
10928       EVT StoreTy = EVT::getIntegerVT(Context, SizeInBits);
10929       if (TLI.isTypeLegal(StoreTy) &&
10930           TLI.allowsMemoryAccess(Context, DL, StoreTy, FirstStoreAS,
10931                                  FirstStoreAlign)) {
10932         LastLegalType = i+1;
10933       // Or check whether a truncstore is legal.
10934       } else if (TLI.getTypeAction(Context, StoreTy) ==
10935                  TargetLowering::TypePromoteInteger) {
10936         EVT LegalizedStoredValueTy =
10937           TLI.getTypeToTransformTo(Context, StoredVal.getValueType());
10938         if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy) &&
10939             TLI.allowsMemoryAccess(Context, DL, LegalizedStoredValueTy,
10940                                    FirstStoreAS, FirstStoreAlign)) {
10941           LastLegalType = i + 1;
10942         }
10943       }
10944
10945       // Find a legal type for the vector store.
10946       EVT Ty = EVT::getVectorVT(Context, MemVT, i+1);
10947       if (TLI.isTypeLegal(Ty) &&
10948           TLI.allowsMemoryAccess(Context, DL, Ty, FirstStoreAS,
10949                                  FirstStoreAlign)) {
10950         LastLegalVectorType = i + 1;
10951       }
10952     }
10953
10954
10955     // We only use vectors if the constant is known to be zero or the target
10956     // allows it and the function is not marked with the noimplicitfloat
10957     // attribute.
10958     if (NoVectors) {
10959       LastLegalVectorType = 0;
10960     } else if (NonZero && !TLI.storeOfVectorConstantIsCheap(MemVT,
10961                                                             LastLegalVectorType,
10962                                                             FirstStoreAS)) {
10963       LastLegalVectorType = 0;
10964     }
10965
10966     // Check if we found a legal integer type to store.
10967     if (LastLegalType == 0 && LastLegalVectorType == 0)
10968       return false;
10969
10970     bool UseVector = (LastLegalVectorType > LastLegalType) && !NoVectors;
10971     unsigned NumElem = UseVector ? LastLegalVectorType : LastLegalType;
10972
10973     return MergeStoresOfConstantsOrVecElts(StoreNodes, MemVT, NumElem,
10974                                            true, UseVector);
10975   }
10976
10977   // When extracting multiple vector elements, try to store them
10978   // in one vector store rather than a sequence of scalar stores.
10979   if (IsExtractVecEltSrc) {
10980     unsigned NumElem = 0;
10981     for (unsigned i = 0; i < LastConsecutiveStore + 1; ++i) {
10982       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
10983       SDValue StoredVal = St->getValue();
10984       // This restriction could be loosened.
10985       // Bail out if any stored values are not elements extracted from a vector.
10986       // It should be possible to handle mixed sources, but load sources need
10987       // more careful handling (see the block of code below that handles
10988       // consecutive loads).
10989       if (StoredVal.getOpcode() != ISD::EXTRACT_VECTOR_ELT)
10990         return false;
10991
10992       // Find a legal type for the vector store.
10993       EVT Ty = EVT::getVectorVT(Context, MemVT, i+1);
10994       if (TLI.isTypeLegal(Ty) &&
10995           TLI.allowsMemoryAccess(Context, DL, Ty, FirstStoreAS,
10996                                  FirstStoreAlign))
10997         NumElem = i + 1;
10998     }
10999
11000     return MergeStoresOfConstantsOrVecElts(StoreNodes, MemVT, NumElem,
11001                                            false, true);
11002   }
11003
11004   // Below we handle the case of multiple consecutive stores that
11005   // come from multiple consecutive loads. We merge them into a single
11006   // wide load and a single wide store.
11007
11008   // Look for load nodes which are used by the stored values.
11009   SmallVector<MemOpLink, 8> LoadNodes;
11010
11011   // Find acceptable loads. Loads need to have the same chain (token factor),
11012   // must not be zext, volatile, indexed, and they must be consecutive.
11013   BaseIndexOffset LdBasePtr;
11014   for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
11015     StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
11016     LoadSDNode *Ld = dyn_cast<LoadSDNode>(St->getValue());
11017     if (!Ld) break;
11018
11019     // Loads must only have one use.
11020     if (!Ld->hasNUsesOfValue(1, 0))
11021       break;
11022
11023     // The memory operands must not be volatile.
11024     if (Ld->isVolatile() || Ld->isIndexed())
11025       break;
11026
11027     // We do not accept ext loads.
11028     if (Ld->getExtensionType() != ISD::NON_EXTLOAD)
11029       break;
11030
11031     // The stored memory type must be the same.
11032     if (Ld->getMemoryVT() != MemVT)
11033       break;
11034
11035     BaseIndexOffset LdPtr = BaseIndexOffset::match(Ld->getBasePtr());
11036     // If this is not the first ptr that we check.
11037     if (LdBasePtr.Base.getNode()) {
11038       // The base ptr must be the same.
11039       if (!LdPtr.equalBaseIndex(LdBasePtr))
11040         break;
11041     } else {
11042       // Check that all other base pointers are the same as this one.
11043       LdBasePtr = LdPtr;
11044     }
11045
11046     // We found a potential memory operand to merge.
11047     LoadNodes.push_back(MemOpLink(Ld, LdPtr.Offset, 0));
11048   }
11049
11050   if (LoadNodes.size() < 2)
11051     return false;
11052
11053   // If we have load/store pair instructions and we only have two values,
11054   // don't bother.
11055   unsigned RequiredAlignment;
11056   if (LoadNodes.size() == 2 && TLI.hasPairedLoad(MemVT, RequiredAlignment) &&
11057       St->getAlignment() >= RequiredAlignment)
11058     return false;
11059
11060   LoadSDNode *FirstLoad = cast<LoadSDNode>(LoadNodes[0].MemNode);
11061   unsigned FirstLoadAS = FirstLoad->getAddressSpace();
11062   unsigned FirstLoadAlign = FirstLoad->getAlignment();
11063
11064   // Scan the memory operations on the chain and find the first non-consecutive
11065   // load memory address. These variables hold the index in the store node
11066   // array.
11067   unsigned LastConsecutiveLoad = 0;
11068   // This variable refers to the size and not index in the array.
11069   unsigned LastLegalVectorType = 0;
11070   unsigned LastLegalIntegerType = 0;
11071   StartAddress = LoadNodes[0].OffsetFromBase;
11072   SDValue FirstChain = FirstLoad->getChain();
11073   for (unsigned i = 1; i < LoadNodes.size(); ++i) {
11074     // All loads much share the same chain.
11075     if (LoadNodes[i].MemNode->getChain() != FirstChain)
11076       break;
11077
11078     int64_t CurrAddress = LoadNodes[i].OffsetFromBase;
11079     if (CurrAddress - StartAddress != (ElementSizeBytes * i))
11080       break;
11081     LastConsecutiveLoad = i;
11082
11083     // Find a legal type for the vector store.
11084     EVT StoreTy = EVT::getVectorVT(Context, MemVT, i+1);
11085     if (TLI.isTypeLegal(StoreTy) &&
11086         TLI.allowsMemoryAccess(Context, DL, StoreTy, FirstStoreAS,
11087                                FirstStoreAlign) &&
11088         TLI.allowsMemoryAccess(Context, DL, StoreTy, FirstLoadAS,
11089                                FirstLoadAlign)) {
11090       LastLegalVectorType = i + 1;
11091     }
11092
11093     // Find a legal type for the integer store.
11094     unsigned SizeInBits = (i+1) * ElementSizeBytes * 8;
11095     StoreTy = EVT::getIntegerVT(Context, SizeInBits);
11096     if (TLI.isTypeLegal(StoreTy) &&
11097         TLI.allowsMemoryAccess(Context, DL, StoreTy, FirstStoreAS,
11098                                FirstStoreAlign) &&
11099         TLI.allowsMemoryAccess(Context, DL, StoreTy, FirstLoadAS,
11100                                FirstLoadAlign))
11101       LastLegalIntegerType = i + 1;
11102     // Or check whether a truncstore and extload is legal.
11103     else if (TLI.getTypeAction(Context, StoreTy) ==
11104              TargetLowering::TypePromoteInteger) {
11105       EVT LegalizedStoredValueTy =
11106         TLI.getTypeToTransformTo(Context, StoreTy);
11107       if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy) &&
11108           TLI.isLoadExtLegal(ISD::ZEXTLOAD, LegalizedStoredValueTy, StoreTy) &&
11109           TLI.isLoadExtLegal(ISD::SEXTLOAD, LegalizedStoredValueTy, StoreTy) &&
11110           TLI.isLoadExtLegal(ISD::EXTLOAD, LegalizedStoredValueTy, StoreTy) &&
11111           TLI.allowsMemoryAccess(Context, DL, LegalizedStoredValueTy,
11112                                  FirstStoreAS, FirstStoreAlign) &&
11113           TLI.allowsMemoryAccess(Context, DL, LegalizedStoredValueTy,
11114                                  FirstLoadAS, FirstLoadAlign))
11115         LastLegalIntegerType = i+1;
11116     }
11117   }
11118
11119   // Only use vector types if the vector type is larger than the integer type.
11120   // If they are the same, use integers.
11121   bool UseVectorTy = LastLegalVectorType > LastLegalIntegerType && !NoVectors;
11122   unsigned LastLegalType = std::max(LastLegalVectorType, LastLegalIntegerType);
11123
11124   // We add +1 here because the LastXXX variables refer to location while
11125   // the NumElem refers to array/index size.
11126   unsigned NumElem = std::min(LastConsecutiveStore, LastConsecutiveLoad) + 1;
11127   NumElem = std::min(LastLegalType, NumElem);
11128
11129   if (NumElem < 2)
11130     return false;
11131
11132   // The latest Node in the DAG.
11133   unsigned LatestNodeUsed = 0;
11134   for (unsigned i=1; i<NumElem; ++i) {
11135     // Find a chain for the new wide-store operand. Notice that some
11136     // of the store nodes that we found may not be selected for inclusion
11137     // in the wide store. The chain we use needs to be the chain of the
11138     // latest store node which is *used* and replaced by the wide store.
11139     if (StoreNodes[i].SequenceNum < StoreNodes[LatestNodeUsed].SequenceNum)
11140       LatestNodeUsed = i;
11141   }
11142
11143   LSBaseSDNode *LatestOp = StoreNodes[LatestNodeUsed].MemNode;
11144
11145   // Find if it is better to use vectors or integers to load and store
11146   // to memory.
11147   EVT JointMemOpVT;
11148   if (UseVectorTy) {
11149     JointMemOpVT = EVT::getVectorVT(Context, MemVT, NumElem);
11150   } else {
11151     unsigned SizeInBits = NumElem * ElementSizeBytes * 8;
11152     JointMemOpVT = EVT::getIntegerVT(Context, SizeInBits);
11153   }
11154
11155   SDLoc LoadDL(LoadNodes[0].MemNode);
11156   SDLoc StoreDL(StoreNodes[0].MemNode);
11157
11158   SDValue NewLoad = DAG.getLoad(
11159       JointMemOpVT, LoadDL, FirstLoad->getChain(), FirstLoad->getBasePtr(),
11160       FirstLoad->getPointerInfo(), false, false, false, FirstLoadAlign);
11161
11162   SDValue NewStore = DAG.getStore(
11163       LatestOp->getChain(), StoreDL, NewLoad, FirstInChain->getBasePtr(),
11164       FirstInChain->getPointerInfo(), false, false, FirstStoreAlign);
11165
11166   // Replace one of the loads with the new load.
11167   LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[0].MemNode);
11168   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1),
11169                                 SDValue(NewLoad.getNode(), 1));
11170
11171   // Remove the rest of the load chains.
11172   for (unsigned i = 1; i < NumElem ; ++i) {
11173     // Replace all chain users of the old load nodes with the chain of the new
11174     // load node.
11175     LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[i].MemNode);
11176     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Ld->getChain());
11177   }
11178
11179   // Replace the last store with the new store.
11180   CombineTo(LatestOp, NewStore);
11181   // Erase all other stores.
11182   for (unsigned i = 0; i < NumElem ; ++i) {
11183     // Remove all Store nodes.
11184     if (StoreNodes[i].MemNode == LatestOp)
11185       continue;
11186     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
11187     DAG.ReplaceAllUsesOfValueWith(SDValue(St, 0), St->getChain());
11188     deleteAndRecombine(St);
11189   }
11190
11191   return true;
11192 }
11193
11194 SDValue DAGCombiner::visitSTORE(SDNode *N) {
11195   StoreSDNode *ST  = cast<StoreSDNode>(N);
11196   SDValue Chain = ST->getChain();
11197   SDValue Value = ST->getValue();
11198   SDValue Ptr   = ST->getBasePtr();
11199
11200   // If this is a store of a bit convert, store the input value if the
11201   // resultant store does not need a higher alignment than the original.
11202   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
11203       ST->isUnindexed()) {
11204     unsigned OrigAlign = ST->getAlignment();
11205     EVT SVT = Value.getOperand(0).getValueType();
11206     unsigned Align = DAG.getDataLayout().getABITypeAlignment(
11207         SVT.getTypeForEVT(*DAG.getContext()));
11208     if (Align <= OrigAlign &&
11209         ((!LegalOperations && !ST->isVolatile()) ||
11210          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
11211       return DAG.getStore(Chain, SDLoc(N), Value.getOperand(0),
11212                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
11213                           ST->isNonTemporal(), OrigAlign,
11214                           ST->getAAInfo());
11215   }
11216
11217   // Turn 'store undef, Ptr' -> nothing.
11218   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
11219     return Chain;
11220
11221   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
11222   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
11223     // NOTE: If the original store is volatile, this transform must not increase
11224     // the number of stores.  For example, on x86-32 an f64 can be stored in one
11225     // processor operation but an i64 (which is not legal) requires two.  So the
11226     // transform should not be done in this case.
11227     if (Value.getOpcode() != ISD::TargetConstantFP) {
11228       SDValue Tmp;
11229       switch (CFP->getSimpleValueType(0).SimpleTy) {
11230       default: llvm_unreachable("Unknown FP type");
11231       case MVT::f16:    // We don't do this for these yet.
11232       case MVT::f80:
11233       case MVT::f128:
11234       case MVT::ppcf128:
11235         break;
11236       case MVT::f32:
11237         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
11238             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
11239           ;
11240           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
11241                               bitcastToAPInt().getZExtValue(), SDLoc(CFP),
11242                               MVT::i32);
11243           return DAG.getStore(Chain, SDLoc(N), Tmp,
11244                               Ptr, ST->getMemOperand());
11245         }
11246         break;
11247       case MVT::f64:
11248         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
11249              !ST->isVolatile()) ||
11250             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
11251           ;
11252           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
11253                                 getZExtValue(), SDLoc(CFP), MVT::i64);
11254           return DAG.getStore(Chain, SDLoc(N), Tmp,
11255                               Ptr, ST->getMemOperand());
11256         }
11257
11258         if (!ST->isVolatile() &&
11259             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
11260           // Many FP stores are not made apparent until after legalize, e.g. for
11261           // argument passing.  Since this is so common, custom legalize the
11262           // 64-bit integer store into two 32-bit stores.
11263           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
11264           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, SDLoc(CFP), MVT::i32);
11265           SDValue Hi = DAG.getConstant(Val >> 32, SDLoc(CFP), MVT::i32);
11266           if (DAG.getDataLayout().isBigEndian())
11267             std::swap(Lo, Hi);
11268
11269           unsigned Alignment = ST->getAlignment();
11270           bool isVolatile = ST->isVolatile();
11271           bool isNonTemporal = ST->isNonTemporal();
11272           AAMDNodes AAInfo = ST->getAAInfo();
11273
11274           SDLoc DL(N);
11275
11276           SDValue St0 = DAG.getStore(Chain, SDLoc(ST), Lo,
11277                                      Ptr, ST->getPointerInfo(),
11278                                      isVolatile, isNonTemporal,
11279                                      ST->getAlignment(), AAInfo);
11280           Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
11281                             DAG.getConstant(4, DL, Ptr.getValueType()));
11282           Alignment = MinAlign(Alignment, 4U);
11283           SDValue St1 = DAG.getStore(Chain, SDLoc(ST), Hi,
11284                                      Ptr, ST->getPointerInfo().getWithOffset(4),
11285                                      isVolatile, isNonTemporal,
11286                                      Alignment, AAInfo);
11287           return DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
11288                              St0, St1);
11289         }
11290
11291         break;
11292       }
11293     }
11294   }
11295
11296   // Try to infer better alignment information than the store already has.
11297   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
11298     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
11299       if (Align > ST->getAlignment()) {
11300         SDValue NewStore =
11301                DAG.getTruncStore(Chain, SDLoc(N), Value,
11302                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
11303                                  ST->isVolatile(), ST->isNonTemporal(), Align,
11304                                  ST->getAAInfo());
11305         if (NewStore.getNode() != N)
11306           return CombineTo(ST, NewStore, true);
11307       }
11308     }
11309   }
11310
11311   // Try transforming a pair floating point load / store ops to integer
11312   // load / store ops.
11313   if (SDValue NewST = TransformFPLoadStorePair(N))
11314     return NewST;
11315
11316   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA
11317                                                   : DAG.getSubtarget().useAA();
11318 #ifndef NDEBUG
11319   if (CombinerAAOnlyFunc.getNumOccurrences() &&
11320       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
11321     UseAA = false;
11322 #endif
11323   if (UseAA && ST->isUnindexed()) {
11324     // Walk up chain skipping non-aliasing memory nodes.
11325     SDValue BetterChain = FindBetterChain(N, Chain);
11326
11327     // If there is a better chain.
11328     if (Chain != BetterChain) {
11329       SDValue ReplStore;
11330
11331       // Replace the chain to avoid dependency.
11332       if (ST->isTruncatingStore()) {
11333         ReplStore = DAG.getTruncStore(BetterChain, SDLoc(N), Value, Ptr,
11334                                       ST->getMemoryVT(), ST->getMemOperand());
11335       } else {
11336         ReplStore = DAG.getStore(BetterChain, SDLoc(N), Value, Ptr,
11337                                  ST->getMemOperand());
11338       }
11339
11340       // Create token to keep both nodes around.
11341       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
11342                                   MVT::Other, Chain, ReplStore);
11343
11344       // Make sure the new and old chains are cleaned up.
11345       AddToWorklist(Token.getNode());
11346
11347       // Don't add users to work list.
11348       return CombineTo(N, Token, false);
11349     }
11350   }
11351
11352   // Try transforming N to an indexed store.
11353   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
11354     return SDValue(N, 0);
11355
11356   // FIXME: is there such a thing as a truncating indexed store?
11357   if (ST->isTruncatingStore() && ST->isUnindexed() &&
11358       Value.getValueType().isInteger()) {
11359     // See if we can simplify the input to this truncstore with knowledge that
11360     // only the low bits are being used.  For example:
11361     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
11362     SDValue Shorter =
11363       GetDemandedBits(Value,
11364                       APInt::getLowBitsSet(
11365                         Value.getValueType().getScalarType().getSizeInBits(),
11366                         ST->getMemoryVT().getScalarType().getSizeInBits()));
11367     AddToWorklist(Value.getNode());
11368     if (Shorter.getNode())
11369       return DAG.getTruncStore(Chain, SDLoc(N), Shorter,
11370                                Ptr, ST->getMemoryVT(), ST->getMemOperand());
11371
11372     // Otherwise, see if we can simplify the operation with
11373     // SimplifyDemandedBits, which only works if the value has a single use.
11374     if (SimplifyDemandedBits(Value,
11375                         APInt::getLowBitsSet(
11376                           Value.getValueType().getScalarType().getSizeInBits(),
11377                           ST->getMemoryVT().getScalarType().getSizeInBits())))
11378       return SDValue(N, 0);
11379   }
11380
11381   // If this is a load followed by a store to the same location, then the store
11382   // is dead/noop.
11383   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
11384     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
11385         ST->isUnindexed() && !ST->isVolatile() &&
11386         // There can't be any side effects between the load and store, such as
11387         // a call or store.
11388         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
11389       // The store is dead, remove it.
11390       return Chain;
11391     }
11392   }
11393
11394   // If this is a store followed by a store with the same value to the same
11395   // location, then the store is dead/noop.
11396   if (StoreSDNode *ST1 = dyn_cast<StoreSDNode>(Chain)) {
11397     if (ST1->getBasePtr() == Ptr && ST->getMemoryVT() == ST1->getMemoryVT() &&
11398         ST1->getValue() == Value && ST->isUnindexed() && !ST->isVolatile() &&
11399         ST1->isUnindexed() && !ST1->isVolatile()) {
11400       // The store is dead, remove it.
11401       return Chain;
11402     }
11403   }
11404
11405   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
11406   // truncating store.  We can do this even if this is already a truncstore.
11407   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
11408       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
11409       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
11410                             ST->getMemoryVT())) {
11411     return DAG.getTruncStore(Chain, SDLoc(N), Value.getOperand(0),
11412                              Ptr, ST->getMemoryVT(), ST->getMemOperand());
11413   }
11414
11415   // Only perform this optimization before the types are legal, because we
11416   // don't want to perform this optimization on every DAGCombine invocation.
11417   if (!LegalTypes) {
11418     bool EverChanged = false;
11419
11420     do {
11421       // There can be multiple store sequences on the same chain.
11422       // Keep trying to merge store sequences until we are unable to do so
11423       // or until we merge the last store on the chain.
11424       bool Changed = MergeConsecutiveStores(ST);
11425       EverChanged |= Changed;
11426       if (!Changed) break;
11427     } while (ST->getOpcode() != ISD::DELETED_NODE);
11428
11429     if (EverChanged)
11430       return SDValue(N, 0);
11431   }
11432
11433   return ReduceLoadOpStoreWidth(N);
11434 }
11435
11436 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
11437   SDValue InVec = N->getOperand(0);
11438   SDValue InVal = N->getOperand(1);
11439   SDValue EltNo = N->getOperand(2);
11440   SDLoc dl(N);
11441
11442   // If the inserted element is an UNDEF, just use the input vector.
11443   if (InVal.getOpcode() == ISD::UNDEF)
11444     return InVec;
11445
11446   EVT VT = InVec.getValueType();
11447
11448   // If we can't generate a legal BUILD_VECTOR, exit
11449   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
11450     return SDValue();
11451
11452   // Check that we know which element is being inserted
11453   if (!isa<ConstantSDNode>(EltNo))
11454     return SDValue();
11455   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
11456
11457   // Canonicalize insert_vector_elt dag nodes.
11458   // Example:
11459   // (insert_vector_elt (insert_vector_elt A, Idx0), Idx1)
11460   // -> (insert_vector_elt (insert_vector_elt A, Idx1), Idx0)
11461   //
11462   // Do this only if the child insert_vector node has one use; also
11463   // do this only if indices are both constants and Idx1 < Idx0.
11464   if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT && InVec.hasOneUse()
11465       && isa<ConstantSDNode>(InVec.getOperand(2))) {
11466     unsigned OtherElt =
11467       cast<ConstantSDNode>(InVec.getOperand(2))->getZExtValue();
11468     if (Elt < OtherElt) {
11469       // Swap nodes.
11470       SDValue NewOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(N), VT,
11471                                   InVec.getOperand(0), InVal, EltNo);
11472       AddToWorklist(NewOp.getNode());
11473       return DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(InVec.getNode()),
11474                          VT, NewOp, InVec.getOperand(1), InVec.getOperand(2));
11475     }
11476   }
11477
11478   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
11479   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
11480   // vector elements.
11481   SmallVector<SDValue, 8> Ops;
11482   // Do not combine these two vectors if the output vector will not replace
11483   // the input vector.
11484   if (InVec.getOpcode() == ISD::BUILD_VECTOR && InVec.hasOneUse()) {
11485     Ops.append(InVec.getNode()->op_begin(),
11486                InVec.getNode()->op_end());
11487   } else if (InVec.getOpcode() == ISD::UNDEF) {
11488     unsigned NElts = VT.getVectorNumElements();
11489     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
11490   } else {
11491     return SDValue();
11492   }
11493
11494   // Insert the element
11495   if (Elt < Ops.size()) {
11496     // All the operands of BUILD_VECTOR must have the same type;
11497     // we enforce that here.
11498     EVT OpVT = Ops[0].getValueType();
11499     if (InVal.getValueType() != OpVT)
11500       InVal = OpVT.bitsGT(InVal.getValueType()) ?
11501                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
11502                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
11503     Ops[Elt] = InVal;
11504   }
11505
11506   // Return the new vector
11507   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
11508 }
11509
11510 SDValue DAGCombiner::ReplaceExtractVectorEltOfLoadWithNarrowedLoad(
11511     SDNode *EVE, EVT InVecVT, SDValue EltNo, LoadSDNode *OriginalLoad) {
11512   EVT ResultVT = EVE->getValueType(0);
11513   EVT VecEltVT = InVecVT.getVectorElementType();
11514   unsigned Align = OriginalLoad->getAlignment();
11515   unsigned NewAlign = DAG.getDataLayout().getABITypeAlignment(
11516       VecEltVT.getTypeForEVT(*DAG.getContext()));
11517
11518   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VecEltVT))
11519     return SDValue();
11520
11521   Align = NewAlign;
11522
11523   SDValue NewPtr = OriginalLoad->getBasePtr();
11524   SDValue Offset;
11525   EVT PtrType = NewPtr.getValueType();
11526   MachinePointerInfo MPI;
11527   SDLoc DL(EVE);
11528   if (auto *ConstEltNo = dyn_cast<ConstantSDNode>(EltNo)) {
11529     int Elt = ConstEltNo->getZExtValue();
11530     unsigned PtrOff = VecEltVT.getSizeInBits() * Elt / 8;
11531     Offset = DAG.getConstant(PtrOff, DL, PtrType);
11532     MPI = OriginalLoad->getPointerInfo().getWithOffset(PtrOff);
11533   } else {
11534     Offset = DAG.getZExtOrTrunc(EltNo, DL, PtrType);
11535     Offset = DAG.getNode(
11536         ISD::MUL, DL, PtrType, Offset,
11537         DAG.getConstant(VecEltVT.getStoreSize(), DL, PtrType));
11538     MPI = OriginalLoad->getPointerInfo();
11539   }
11540   NewPtr = DAG.getNode(ISD::ADD, DL, PtrType, NewPtr, Offset);
11541
11542   // The replacement we need to do here is a little tricky: we need to
11543   // replace an extractelement of a load with a load.
11544   // Use ReplaceAllUsesOfValuesWith to do the replacement.
11545   // Note that this replacement assumes that the extractvalue is the only
11546   // use of the load; that's okay because we don't want to perform this
11547   // transformation in other cases anyway.
11548   SDValue Load;
11549   SDValue Chain;
11550   if (ResultVT.bitsGT(VecEltVT)) {
11551     // If the result type of vextract is wider than the load, then issue an
11552     // extending load instead.
11553     ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, ResultVT,
11554                                                   VecEltVT)
11555                                    ? ISD::ZEXTLOAD
11556                                    : ISD::EXTLOAD;
11557     Load = DAG.getExtLoad(
11558         ExtType, SDLoc(EVE), ResultVT, OriginalLoad->getChain(), NewPtr, MPI,
11559         VecEltVT, OriginalLoad->isVolatile(), OriginalLoad->isNonTemporal(),
11560         OriginalLoad->isInvariant(), Align, OriginalLoad->getAAInfo());
11561     Chain = Load.getValue(1);
11562   } else {
11563     Load = DAG.getLoad(
11564         VecEltVT, SDLoc(EVE), OriginalLoad->getChain(), NewPtr, MPI,
11565         OriginalLoad->isVolatile(), OriginalLoad->isNonTemporal(),
11566         OriginalLoad->isInvariant(), Align, OriginalLoad->getAAInfo());
11567     Chain = Load.getValue(1);
11568     if (ResultVT.bitsLT(VecEltVT))
11569       Load = DAG.getNode(ISD::TRUNCATE, SDLoc(EVE), ResultVT, Load);
11570     else
11571       Load = DAG.getNode(ISD::BITCAST, SDLoc(EVE), ResultVT, Load);
11572   }
11573   WorklistRemover DeadNodes(*this);
11574   SDValue From[] = { SDValue(EVE, 0), SDValue(OriginalLoad, 1) };
11575   SDValue To[] = { Load, Chain };
11576   DAG.ReplaceAllUsesOfValuesWith(From, To, 2);
11577   // Since we're explicitly calling ReplaceAllUses, add the new node to the
11578   // worklist explicitly as well.
11579   AddToWorklist(Load.getNode());
11580   AddUsersToWorklist(Load.getNode()); // Add users too
11581   // Make sure to revisit this node to clean it up; it will usually be dead.
11582   AddToWorklist(EVE);
11583   ++OpsNarrowed;
11584   return SDValue(EVE, 0);
11585 }
11586
11587 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
11588   // (vextract (scalar_to_vector val, 0) -> val
11589   SDValue InVec = N->getOperand(0);
11590   EVT VT = InVec.getValueType();
11591   EVT NVT = N->getValueType(0);
11592
11593   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
11594     // Check if the result type doesn't match the inserted element type. A
11595     // SCALAR_TO_VECTOR may truncate the inserted element and the
11596     // EXTRACT_VECTOR_ELT may widen the extracted vector.
11597     SDValue InOp = InVec.getOperand(0);
11598     if (InOp.getValueType() != NVT) {
11599       assert(InOp.getValueType().isInteger() && NVT.isInteger());
11600       return DAG.getSExtOrTrunc(InOp, SDLoc(InVec), NVT);
11601     }
11602     return InOp;
11603   }
11604
11605   SDValue EltNo = N->getOperand(1);
11606   bool ConstEltNo = isa<ConstantSDNode>(EltNo);
11607
11608   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
11609   // We only perform this optimization before the op legalization phase because
11610   // we may introduce new vector instructions which are not backed by TD
11611   // patterns. For example on AVX, extracting elements from a wide vector
11612   // without using extract_subvector. However, if we can find an underlying
11613   // scalar value, then we can always use that.
11614   if (InVec.getOpcode() == ISD::VECTOR_SHUFFLE
11615       && ConstEltNo) {
11616     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
11617     int NumElem = VT.getVectorNumElements();
11618     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
11619     // Find the new index to extract from.
11620     int OrigElt = SVOp->getMaskElt(Elt);
11621
11622     // Extracting an undef index is undef.
11623     if (OrigElt == -1)
11624       return DAG.getUNDEF(NVT);
11625
11626     // Select the right vector half to extract from.
11627     SDValue SVInVec;
11628     if (OrigElt < NumElem) {
11629       SVInVec = InVec->getOperand(0);
11630     } else {
11631       SVInVec = InVec->getOperand(1);
11632       OrigElt -= NumElem;
11633     }
11634
11635     if (SVInVec.getOpcode() == ISD::BUILD_VECTOR) {
11636       SDValue InOp = SVInVec.getOperand(OrigElt);
11637       if (InOp.getValueType() != NVT) {
11638         assert(InOp.getValueType().isInteger() && NVT.isInteger());
11639         InOp = DAG.getSExtOrTrunc(InOp, SDLoc(SVInVec), NVT);
11640       }
11641
11642       return InOp;
11643     }
11644
11645     // FIXME: We should handle recursing on other vector shuffles and
11646     // scalar_to_vector here as well.
11647
11648     if (!LegalOperations) {
11649       EVT IndexTy = TLI.getVectorIdxTy(DAG.getDataLayout());
11650       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(N), NVT, SVInVec,
11651                          DAG.getConstant(OrigElt, SDLoc(SVOp), IndexTy));
11652     }
11653   }
11654
11655   bool BCNumEltsChanged = false;
11656   EVT ExtVT = VT.getVectorElementType();
11657   EVT LVT = ExtVT;
11658
11659   // If the result of load has to be truncated, then it's not necessarily
11660   // profitable.
11661   if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
11662     return SDValue();
11663
11664   if (InVec.getOpcode() == ISD::BITCAST) {
11665     // Don't duplicate a load with other uses.
11666     if (!InVec.hasOneUse())
11667       return SDValue();
11668
11669     EVT BCVT = InVec.getOperand(0).getValueType();
11670     if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
11671       return SDValue();
11672     if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
11673       BCNumEltsChanged = true;
11674     InVec = InVec.getOperand(0);
11675     ExtVT = BCVT.getVectorElementType();
11676   }
11677
11678   // (vextract (vN[if]M load $addr), i) -> ([if]M load $addr + i * size)
11679   if (!LegalOperations && !ConstEltNo && InVec.hasOneUse() &&
11680       ISD::isNormalLoad(InVec.getNode()) &&
11681       !N->getOperand(1)->hasPredecessor(InVec.getNode())) {
11682     SDValue Index = N->getOperand(1);
11683     if (LoadSDNode *OrigLoad = dyn_cast<LoadSDNode>(InVec))
11684       return ReplaceExtractVectorEltOfLoadWithNarrowedLoad(N, VT, Index,
11685                                                            OrigLoad);
11686   }
11687
11688   // Perform only after legalization to ensure build_vector / vector_shuffle
11689   // optimizations have already been done.
11690   if (!LegalOperations) return SDValue();
11691
11692   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
11693   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
11694   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
11695
11696   if (ConstEltNo) {
11697     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
11698
11699     LoadSDNode *LN0 = nullptr;
11700     const ShuffleVectorSDNode *SVN = nullptr;
11701     if (ISD::isNormalLoad(InVec.getNode())) {
11702       LN0 = cast<LoadSDNode>(InVec);
11703     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
11704                InVec.getOperand(0).getValueType() == ExtVT &&
11705                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
11706       // Don't duplicate a load with other uses.
11707       if (!InVec.hasOneUse())
11708         return SDValue();
11709
11710       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
11711     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
11712       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
11713       // =>
11714       // (load $addr+1*size)
11715
11716       // Don't duplicate a load with other uses.
11717       if (!InVec.hasOneUse())
11718         return SDValue();
11719
11720       // If the bit convert changed the number of elements, it is unsafe
11721       // to examine the mask.
11722       if (BCNumEltsChanged)
11723         return SDValue();
11724
11725       // Select the input vector, guarding against out of range extract vector.
11726       unsigned NumElems = VT.getVectorNumElements();
11727       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
11728       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
11729
11730       if (InVec.getOpcode() == ISD::BITCAST) {
11731         // Don't duplicate a load with other uses.
11732         if (!InVec.hasOneUse())
11733           return SDValue();
11734
11735         InVec = InVec.getOperand(0);
11736       }
11737       if (ISD::isNormalLoad(InVec.getNode())) {
11738         LN0 = cast<LoadSDNode>(InVec);
11739         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
11740         EltNo = DAG.getConstant(Elt, SDLoc(EltNo), EltNo.getValueType());
11741       }
11742     }
11743
11744     // Make sure we found a non-volatile load and the extractelement is
11745     // the only use.
11746     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
11747       return SDValue();
11748
11749     // If Idx was -1 above, Elt is going to be -1, so just return undef.
11750     if (Elt == -1)
11751       return DAG.getUNDEF(LVT);
11752
11753     return ReplaceExtractVectorEltOfLoadWithNarrowedLoad(N, VT, EltNo, LN0);
11754   }
11755
11756   return SDValue();
11757 }
11758
11759 // Simplify (build_vec (ext )) to (bitcast (build_vec ))
11760 SDValue DAGCombiner::reduceBuildVecExtToExtBuildVec(SDNode *N) {
11761   // We perform this optimization post type-legalization because
11762   // the type-legalizer often scalarizes integer-promoted vectors.
11763   // Performing this optimization before may create bit-casts which
11764   // will be type-legalized to complex code sequences.
11765   // We perform this optimization only before the operation legalizer because we
11766   // may introduce illegal operations.
11767   if (Level != AfterLegalizeVectorOps && Level != AfterLegalizeTypes)
11768     return SDValue();
11769
11770   unsigned NumInScalars = N->getNumOperands();
11771   SDLoc dl(N);
11772   EVT VT = N->getValueType(0);
11773
11774   // Check to see if this is a BUILD_VECTOR of a bunch of values
11775   // which come from any_extend or zero_extend nodes. If so, we can create
11776   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
11777   // optimizations. We do not handle sign-extend because we can't fill the sign
11778   // using shuffles.
11779   EVT SourceType = MVT::Other;
11780   bool AllAnyExt = true;
11781
11782   for (unsigned i = 0; i != NumInScalars; ++i) {
11783     SDValue In = N->getOperand(i);
11784     // Ignore undef inputs.
11785     if (In.getOpcode() == ISD::UNDEF) continue;
11786
11787     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
11788     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
11789
11790     // Abort if the element is not an extension.
11791     if (!ZeroExt && !AnyExt) {
11792       SourceType = MVT::Other;
11793       break;
11794     }
11795
11796     // The input is a ZeroExt or AnyExt. Check the original type.
11797     EVT InTy = In.getOperand(0).getValueType();
11798
11799     // Check that all of the widened source types are the same.
11800     if (SourceType == MVT::Other)
11801       // First time.
11802       SourceType = InTy;
11803     else if (InTy != SourceType) {
11804       // Multiple income types. Abort.
11805       SourceType = MVT::Other;
11806       break;
11807     }
11808
11809     // Check if all of the extends are ANY_EXTENDs.
11810     AllAnyExt &= AnyExt;
11811   }
11812
11813   // In order to have valid types, all of the inputs must be extended from the
11814   // same source type and all of the inputs must be any or zero extend.
11815   // Scalar sizes must be a power of two.
11816   EVT OutScalarTy = VT.getScalarType();
11817   bool ValidTypes = SourceType != MVT::Other &&
11818                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
11819                  isPowerOf2_32(SourceType.getSizeInBits());
11820
11821   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
11822   // turn into a single shuffle instruction.
11823   if (!ValidTypes)
11824     return SDValue();
11825
11826   bool isLE = DAG.getDataLayout().isLittleEndian();
11827   unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
11828   assert(ElemRatio > 1 && "Invalid element size ratio");
11829   SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
11830                                DAG.getConstant(0, SDLoc(N), SourceType);
11831
11832   unsigned NewBVElems = ElemRatio * VT.getVectorNumElements();
11833   SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
11834
11835   // Populate the new build_vector
11836   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
11837     SDValue Cast = N->getOperand(i);
11838     assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
11839             Cast.getOpcode() == ISD::ZERO_EXTEND ||
11840             Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
11841     SDValue In;
11842     if (Cast.getOpcode() == ISD::UNDEF)
11843       In = DAG.getUNDEF(SourceType);
11844     else
11845       In = Cast->getOperand(0);
11846     unsigned Index = isLE ? (i * ElemRatio) :
11847                             (i * ElemRatio + (ElemRatio - 1));
11848
11849     assert(Index < Ops.size() && "Invalid index");
11850     Ops[Index] = In;
11851   }
11852
11853   // The type of the new BUILD_VECTOR node.
11854   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
11855   assert(VecVT.getSizeInBits() == VT.getSizeInBits() &&
11856          "Invalid vector size");
11857   // Check if the new vector type is legal.
11858   if (!isTypeLegal(VecVT)) return SDValue();
11859
11860   // Make the new BUILD_VECTOR.
11861   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
11862
11863   // The new BUILD_VECTOR node has the potential to be further optimized.
11864   AddToWorklist(BV.getNode());
11865   // Bitcast to the desired type.
11866   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
11867 }
11868
11869 SDValue DAGCombiner::reduceBuildVecConvertToConvertBuildVec(SDNode *N) {
11870   EVT VT = N->getValueType(0);
11871
11872   unsigned NumInScalars = N->getNumOperands();
11873   SDLoc dl(N);
11874
11875   EVT SrcVT = MVT::Other;
11876   unsigned Opcode = ISD::DELETED_NODE;
11877   unsigned NumDefs = 0;
11878
11879   for (unsigned i = 0; i != NumInScalars; ++i) {
11880     SDValue In = N->getOperand(i);
11881     unsigned Opc = In.getOpcode();
11882
11883     if (Opc == ISD::UNDEF)
11884       continue;
11885
11886     // If all scalar values are floats and converted from integers.
11887     if (Opcode == ISD::DELETED_NODE &&
11888         (Opc == ISD::UINT_TO_FP || Opc == ISD::SINT_TO_FP)) {
11889       Opcode = Opc;
11890     }
11891
11892     if (Opc != Opcode)
11893       return SDValue();
11894
11895     EVT InVT = In.getOperand(0).getValueType();
11896
11897     // If all scalar values are typed differently, bail out. It's chosen to
11898     // simplify BUILD_VECTOR of integer types.
11899     if (SrcVT == MVT::Other)
11900       SrcVT = InVT;
11901     if (SrcVT != InVT)
11902       return SDValue();
11903     NumDefs++;
11904   }
11905
11906   // If the vector has just one element defined, it's not worth to fold it into
11907   // a vectorized one.
11908   if (NumDefs < 2)
11909     return SDValue();
11910
11911   assert((Opcode == ISD::UINT_TO_FP || Opcode == ISD::SINT_TO_FP)
11912          && "Should only handle conversion from integer to float.");
11913   assert(SrcVT != MVT::Other && "Cannot determine source type!");
11914
11915   EVT NVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumInScalars);
11916
11917   if (!TLI.isOperationLegalOrCustom(Opcode, NVT))
11918     return SDValue();
11919
11920   // Just because the floating-point vector type is legal does not necessarily
11921   // mean that the corresponding integer vector type is.
11922   if (!isTypeLegal(NVT))
11923     return SDValue();
11924
11925   SmallVector<SDValue, 8> Opnds;
11926   for (unsigned i = 0; i != NumInScalars; ++i) {
11927     SDValue In = N->getOperand(i);
11928
11929     if (In.getOpcode() == ISD::UNDEF)
11930       Opnds.push_back(DAG.getUNDEF(SrcVT));
11931     else
11932       Opnds.push_back(In.getOperand(0));
11933   }
11934   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NVT, Opnds);
11935   AddToWorklist(BV.getNode());
11936
11937   return DAG.getNode(Opcode, dl, VT, BV);
11938 }
11939
11940 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
11941   unsigned NumInScalars = N->getNumOperands();
11942   SDLoc dl(N);
11943   EVT VT = N->getValueType(0);
11944
11945   // A vector built entirely of undefs is undef.
11946   if (ISD::allOperandsUndef(N))
11947     return DAG.getUNDEF(VT);
11948
11949   if (SDValue V = reduceBuildVecExtToExtBuildVec(N))
11950     return V;
11951
11952   if (SDValue V = reduceBuildVecConvertToConvertBuildVec(N))
11953     return V;
11954
11955   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
11956   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
11957   // at most two distinct vectors, turn this into a shuffle node.
11958
11959   // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
11960   if (!isTypeLegal(VT))
11961     return SDValue();
11962
11963   // May only combine to shuffle after legalize if shuffle is legal.
11964   if (LegalOperations && !TLI.isOperationLegal(ISD::VECTOR_SHUFFLE, VT))
11965     return SDValue();
11966
11967   SDValue VecIn1, VecIn2;
11968   bool UsesZeroVector = false;
11969   for (unsigned i = 0; i != NumInScalars; ++i) {
11970     SDValue Op = N->getOperand(i);
11971     // Ignore undef inputs.
11972     if (Op.getOpcode() == ISD::UNDEF) continue;
11973
11974     // See if we can combine this build_vector into a blend with a zero vector.
11975     if (!VecIn2.getNode() && (isNullConstant(Op) || isNullFPConstant(Op))) {
11976       UsesZeroVector = true;
11977       continue;
11978     }
11979
11980     // If this input is something other than a EXTRACT_VECTOR_ELT with a
11981     // constant index, bail out.
11982     if (Op.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
11983         !isa<ConstantSDNode>(Op.getOperand(1))) {
11984       VecIn1 = VecIn2 = SDValue(nullptr, 0);
11985       break;
11986     }
11987
11988     // We allow up to two distinct input vectors.
11989     SDValue ExtractedFromVec = Op.getOperand(0);
11990     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
11991       continue;
11992
11993     if (!VecIn1.getNode()) {
11994       VecIn1 = ExtractedFromVec;
11995     } else if (!VecIn2.getNode() && !UsesZeroVector) {
11996       VecIn2 = ExtractedFromVec;
11997     } else {
11998       // Too many inputs.
11999       VecIn1 = VecIn2 = SDValue(nullptr, 0);
12000       break;
12001     }
12002   }
12003
12004   // If everything is good, we can make a shuffle operation.
12005   if (VecIn1.getNode()) {
12006     unsigned InNumElements = VecIn1.getValueType().getVectorNumElements();
12007     SmallVector<int, 8> Mask;
12008     for (unsigned i = 0; i != NumInScalars; ++i) {
12009       unsigned Opcode = N->getOperand(i).getOpcode();
12010       if (Opcode == ISD::UNDEF) {
12011         Mask.push_back(-1);
12012         continue;
12013       }
12014
12015       // Operands can also be zero.
12016       if (Opcode != ISD::EXTRACT_VECTOR_ELT) {
12017         assert(UsesZeroVector &&
12018                (Opcode == ISD::Constant || Opcode == ISD::ConstantFP) &&
12019                "Unexpected node found!");
12020         Mask.push_back(NumInScalars+i);
12021         continue;
12022       }
12023
12024       // If extracting from the first vector, just use the index directly.
12025       SDValue Extract = N->getOperand(i);
12026       SDValue ExtVal = Extract.getOperand(1);
12027       unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
12028       if (Extract.getOperand(0) == VecIn1) {
12029         Mask.push_back(ExtIndex);
12030         continue;
12031       }
12032
12033       // Otherwise, use InIdx + InputVecSize
12034       Mask.push_back(InNumElements + ExtIndex);
12035     }
12036
12037     // Avoid introducing illegal shuffles with zero.
12038     if (UsesZeroVector && !TLI.isVectorClearMaskLegal(Mask, VT))
12039       return SDValue();
12040
12041     // We can't generate a shuffle node with mismatched input and output types.
12042     // Attempt to transform a single input vector to the correct type.
12043     if ((VT != VecIn1.getValueType())) {
12044       // If the input vector type has a different base type to the output
12045       // vector type, bail out.
12046       EVT VTElemType = VT.getVectorElementType();
12047       if ((VecIn1.getValueType().getVectorElementType() != VTElemType) ||
12048           (VecIn2.getNode() &&
12049            (VecIn2.getValueType().getVectorElementType() != VTElemType)))
12050         return SDValue();
12051
12052       // If the input vector is too small, widen it.
12053       // We only support widening of vectors which are half the size of the
12054       // output registers. For example XMM->YMM widening on X86 with AVX.
12055       EVT VecInT = VecIn1.getValueType();
12056       if (VecInT.getSizeInBits() * 2 == VT.getSizeInBits()) {
12057         // If we only have one small input, widen it by adding undef values.
12058         if (!VecIn2.getNode())
12059           VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, VecIn1,
12060                                DAG.getUNDEF(VecIn1.getValueType()));
12061         else if (VecIn1.getValueType() == VecIn2.getValueType()) {
12062           // If we have two small inputs of the same type, try to concat them.
12063           VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, VecIn1, VecIn2);
12064           VecIn2 = SDValue(nullptr, 0);
12065         } else
12066           return SDValue();
12067       } else if (VecInT.getSizeInBits() == VT.getSizeInBits() * 2) {
12068         // If the input vector is too large, try to split it.
12069         // We don't support having two input vectors that are too large.
12070         // If the zero vector was used, we can not split the vector,
12071         // since we'd need 3 inputs.
12072         if (UsesZeroVector || VecIn2.getNode())
12073           return SDValue();
12074
12075         if (!TLI.isExtractSubvectorCheap(VT, VT.getVectorNumElements()))
12076           return SDValue();
12077
12078         // Try to replace VecIn1 with two extract_subvectors
12079         // No need to update the masks, they should still be correct.
12080         VecIn2 = DAG.getNode(
12081             ISD::EXTRACT_SUBVECTOR, dl, VT, VecIn1,
12082             DAG.getConstant(VT.getVectorNumElements(), dl,
12083                             TLI.getVectorIdxTy(DAG.getDataLayout())));
12084         VecIn1 = DAG.getNode(
12085             ISD::EXTRACT_SUBVECTOR, dl, VT, VecIn1,
12086             DAG.getConstant(0, dl, TLI.getVectorIdxTy(DAG.getDataLayout())));
12087       } else
12088         return SDValue();
12089     }
12090
12091     if (UsesZeroVector)
12092       VecIn2 = VT.isInteger() ? DAG.getConstant(0, dl, VT) :
12093                                 DAG.getConstantFP(0.0, dl, VT);
12094     else
12095       // If VecIn2 is unused then change it to undef.
12096       VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
12097
12098     // Check that we were able to transform all incoming values to the same
12099     // type.
12100     if (VecIn2.getValueType() != VecIn1.getValueType() ||
12101         VecIn1.getValueType() != VT)
12102           return SDValue();
12103
12104     // Return the new VECTOR_SHUFFLE node.
12105     SDValue Ops[2];
12106     Ops[0] = VecIn1;
12107     Ops[1] = VecIn2;
12108     return DAG.getVectorShuffle(VT, dl, Ops[0], Ops[1], &Mask[0]);
12109   }
12110
12111   return SDValue();
12112 }
12113
12114 static SDValue combineConcatVectorOfScalars(SDNode *N, SelectionDAG &DAG) {
12115   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12116   EVT OpVT = N->getOperand(0).getValueType();
12117
12118   // If the operands are legal vectors, leave them alone.
12119   if (TLI.isTypeLegal(OpVT))
12120     return SDValue();
12121
12122   SDLoc DL(N);
12123   EVT VT = N->getValueType(0);
12124   SmallVector<SDValue, 8> Ops;
12125
12126   EVT SVT = EVT::getIntegerVT(*DAG.getContext(), OpVT.getSizeInBits());
12127   SDValue ScalarUndef = DAG.getNode(ISD::UNDEF, DL, SVT);
12128
12129   // Keep track of what we encounter.
12130   bool AnyInteger = false;
12131   bool AnyFP = false;
12132   for (const SDValue &Op : N->ops()) {
12133     if (ISD::BITCAST == Op.getOpcode() &&
12134         !Op.getOperand(0).getValueType().isVector())
12135       Ops.push_back(Op.getOperand(0));
12136     else if (ISD::UNDEF == Op.getOpcode())
12137       Ops.push_back(ScalarUndef);
12138     else
12139       return SDValue();
12140
12141     // Note whether we encounter an integer or floating point scalar.
12142     // If it's neither, bail out, it could be something weird like x86mmx.
12143     EVT LastOpVT = Ops.back().getValueType();
12144     if (LastOpVT.isFloatingPoint())
12145       AnyFP = true;
12146     else if (LastOpVT.isInteger())
12147       AnyInteger = true;
12148     else
12149       return SDValue();
12150   }
12151
12152   // If any of the operands is a floating point scalar bitcast to a vector,
12153   // use floating point types throughout, and bitcast everything.
12154   // Replace UNDEFs by another scalar UNDEF node, of the final desired type.
12155   if (AnyFP) {
12156     SVT = EVT::getFloatingPointVT(OpVT.getSizeInBits());
12157     ScalarUndef = DAG.getNode(ISD::UNDEF, DL, SVT);
12158     if (AnyInteger) {
12159       for (SDValue &Op : Ops) {
12160         if (Op.getValueType() == SVT)
12161           continue;
12162         if (Op.getOpcode() == ISD::UNDEF)
12163           Op = ScalarUndef;
12164         else
12165           Op = DAG.getNode(ISD::BITCAST, DL, SVT, Op);
12166       }
12167     }
12168   }
12169
12170   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SVT,
12171                                VT.getSizeInBits() / SVT.getSizeInBits());
12172   return DAG.getNode(ISD::BITCAST, DL, VT,
12173                      DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, Ops));
12174 }
12175
12176 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
12177   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
12178   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
12179   // inputs come from at most two distinct vectors, turn this into a shuffle
12180   // node.
12181
12182   // If we only have one input vector, we don't need to do any concatenation.
12183   if (N->getNumOperands() == 1)
12184     return N->getOperand(0);
12185
12186   // Check if all of the operands are undefs.
12187   EVT VT = N->getValueType(0);
12188   if (ISD::allOperandsUndef(N))
12189     return DAG.getUNDEF(VT);
12190
12191   // Optimize concat_vectors where all but the first of the vectors are undef.
12192   if (std::all_of(std::next(N->op_begin()), N->op_end(), [](const SDValue &Op) {
12193         return Op.getOpcode() == ISD::UNDEF;
12194       })) {
12195     SDValue In = N->getOperand(0);
12196     assert(In.getValueType().isVector() && "Must concat vectors");
12197
12198     // Transform: concat_vectors(scalar, undef) -> scalar_to_vector(sclr).
12199     if (In->getOpcode() == ISD::BITCAST &&
12200         !In->getOperand(0)->getValueType(0).isVector()) {
12201       SDValue Scalar = In->getOperand(0);
12202
12203       // If the bitcast type isn't legal, it might be a trunc of a legal type;
12204       // look through the trunc so we can still do the transform:
12205       //   concat_vectors(trunc(scalar), undef) -> scalar_to_vector(scalar)
12206       if (Scalar->getOpcode() == ISD::TRUNCATE &&
12207           !TLI.isTypeLegal(Scalar.getValueType()) &&
12208           TLI.isTypeLegal(Scalar->getOperand(0).getValueType()))
12209         Scalar = Scalar->getOperand(0);
12210
12211       EVT SclTy = Scalar->getValueType(0);
12212
12213       if (!SclTy.isFloatingPoint() && !SclTy.isInteger())
12214         return SDValue();
12215
12216       EVT NVT = EVT::getVectorVT(*DAG.getContext(), SclTy,
12217                                  VT.getSizeInBits() / SclTy.getSizeInBits());
12218       if (!TLI.isTypeLegal(NVT) || !TLI.isTypeLegal(Scalar.getValueType()))
12219         return SDValue();
12220
12221       SDLoc dl = SDLoc(N);
12222       SDValue Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, NVT, Scalar);
12223       return DAG.getNode(ISD::BITCAST, dl, VT, Res);
12224     }
12225   }
12226
12227   // Fold any combination of BUILD_VECTOR or UNDEF nodes into one BUILD_VECTOR.
12228   // We have already tested above for an UNDEF only concatenation.
12229   // fold (concat_vectors (BUILD_VECTOR A, B, ...), (BUILD_VECTOR C, D, ...))
12230   // -> (BUILD_VECTOR A, B, ..., C, D, ...)
12231   auto IsBuildVectorOrUndef = [](const SDValue &Op) {
12232     return ISD::UNDEF == Op.getOpcode() || ISD::BUILD_VECTOR == Op.getOpcode();
12233   };
12234   bool AllBuildVectorsOrUndefs =
12235       std::all_of(N->op_begin(), N->op_end(), IsBuildVectorOrUndef);
12236   if (AllBuildVectorsOrUndefs) {
12237     SmallVector<SDValue, 8> Opnds;
12238     EVT SVT = VT.getScalarType();
12239
12240     EVT MinVT = SVT;
12241     if (!SVT.isFloatingPoint()) {
12242       // If BUILD_VECTOR are from built from integer, they may have different
12243       // operand types. Get the smallest type and truncate all operands to it.
12244       bool FoundMinVT = false;
12245       for (const SDValue &Op : N->ops())
12246         if (ISD::BUILD_VECTOR == Op.getOpcode()) {
12247           EVT OpSVT = Op.getOperand(0)->getValueType(0);
12248           MinVT = (!FoundMinVT || OpSVT.bitsLE(MinVT)) ? OpSVT : MinVT;
12249           FoundMinVT = true;
12250         }
12251       assert(FoundMinVT && "Concat vector type mismatch");
12252     }
12253
12254     for (const SDValue &Op : N->ops()) {
12255       EVT OpVT = Op.getValueType();
12256       unsigned NumElts = OpVT.getVectorNumElements();
12257
12258       if (ISD::UNDEF == Op.getOpcode())
12259         Opnds.append(NumElts, DAG.getUNDEF(MinVT));
12260
12261       if (ISD::BUILD_VECTOR == Op.getOpcode()) {
12262         if (SVT.isFloatingPoint()) {
12263           assert(SVT == OpVT.getScalarType() && "Concat vector type mismatch");
12264           Opnds.append(Op->op_begin(), Op->op_begin() + NumElts);
12265         } else {
12266           for (unsigned i = 0; i != NumElts; ++i)
12267             Opnds.push_back(
12268                 DAG.getNode(ISD::TRUNCATE, SDLoc(N), MinVT, Op.getOperand(i)));
12269         }
12270       }
12271     }
12272
12273     assert(VT.getVectorNumElements() == Opnds.size() &&
12274            "Concat vector type mismatch");
12275     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Opnds);
12276   }
12277
12278   // Fold CONCAT_VECTORS of only bitcast scalars (or undef) to BUILD_VECTOR.
12279   if (SDValue V = combineConcatVectorOfScalars(N, DAG))
12280     return V;
12281
12282   // Type legalization of vectors and DAG canonicalization of SHUFFLE_VECTOR
12283   // nodes often generate nop CONCAT_VECTOR nodes.
12284   // Scan the CONCAT_VECTOR operands and look for a CONCAT operations that
12285   // place the incoming vectors at the exact same location.
12286   SDValue SingleSource = SDValue();
12287   unsigned PartNumElem = N->getOperand(0).getValueType().getVectorNumElements();
12288
12289   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
12290     SDValue Op = N->getOperand(i);
12291
12292     if (Op.getOpcode() == ISD::UNDEF)
12293       continue;
12294
12295     // Check if this is the identity extract:
12296     if (Op.getOpcode() != ISD::EXTRACT_SUBVECTOR)
12297       return SDValue();
12298
12299     // Find the single incoming vector for the extract_subvector.
12300     if (SingleSource.getNode()) {
12301       if (Op.getOperand(0) != SingleSource)
12302         return SDValue();
12303     } else {
12304       SingleSource = Op.getOperand(0);
12305
12306       // Check the source type is the same as the type of the result.
12307       // If not, this concat may extend the vector, so we can not
12308       // optimize it away.
12309       if (SingleSource.getValueType() != N->getValueType(0))
12310         return SDValue();
12311     }
12312
12313     unsigned IdentityIndex = i * PartNumElem;
12314     ConstantSDNode *CS = dyn_cast<ConstantSDNode>(Op.getOperand(1));
12315     // The extract index must be constant.
12316     if (!CS)
12317       return SDValue();
12318
12319     // Check that we are reading from the identity index.
12320     if (CS->getZExtValue() != IdentityIndex)
12321       return SDValue();
12322   }
12323
12324   if (SingleSource.getNode())
12325     return SingleSource;
12326
12327   return SDValue();
12328 }
12329
12330 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
12331   EVT NVT = N->getValueType(0);
12332   SDValue V = N->getOperand(0);
12333
12334   if (V->getOpcode() == ISD::CONCAT_VECTORS) {
12335     // Combine:
12336     //    (extract_subvec (concat V1, V2, ...), i)
12337     // Into:
12338     //    Vi if possible
12339     // Only operand 0 is checked as 'concat' assumes all inputs of the same
12340     // type.
12341     if (V->getOperand(0).getValueType() != NVT)
12342       return SDValue();
12343     unsigned Idx = N->getConstantOperandVal(1);
12344     unsigned NumElems = NVT.getVectorNumElements();
12345     assert((Idx % NumElems) == 0 &&
12346            "IDX in concat is not a multiple of the result vector length.");
12347     return V->getOperand(Idx / NumElems);
12348   }
12349
12350   // Skip bitcasting
12351   if (V->getOpcode() == ISD::BITCAST)
12352     V = V.getOperand(0);
12353
12354   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
12355     SDLoc dl(N);
12356     // Handle only simple case where vector being inserted and vector
12357     // being extracted are of same type, and are half size of larger vectors.
12358     EVT BigVT = V->getOperand(0).getValueType();
12359     EVT SmallVT = V->getOperand(1).getValueType();
12360     if (!NVT.bitsEq(SmallVT) || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
12361       return SDValue();
12362
12363     // Only handle cases where both indexes are constants with the same type.
12364     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
12365     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
12366
12367     if (InsIdx && ExtIdx &&
12368         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
12369         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
12370       // Combine:
12371       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
12372       // Into:
12373       //    indices are equal or bit offsets are equal => V1
12374       //    otherwise => (extract_subvec V1, ExtIdx)
12375       if (InsIdx->getZExtValue() * SmallVT.getScalarType().getSizeInBits() ==
12376           ExtIdx->getZExtValue() * NVT.getScalarType().getSizeInBits())
12377         return DAG.getNode(ISD::BITCAST, dl, NVT, V->getOperand(1));
12378       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NVT,
12379                          DAG.getNode(ISD::BITCAST, dl,
12380                                      N->getOperand(0).getValueType(),
12381                                      V->getOperand(0)), N->getOperand(1));
12382     }
12383   }
12384
12385   return SDValue();
12386 }
12387
12388 static SDValue simplifyShuffleOperandRecursively(SmallBitVector &UsedElements,
12389                                                  SDValue V, SelectionDAG &DAG) {
12390   SDLoc DL(V);
12391   EVT VT = V.getValueType();
12392
12393   switch (V.getOpcode()) {
12394   default:
12395     return V;
12396
12397   case ISD::CONCAT_VECTORS: {
12398     EVT OpVT = V->getOperand(0).getValueType();
12399     int OpSize = OpVT.getVectorNumElements();
12400     SmallBitVector OpUsedElements(OpSize, false);
12401     bool FoundSimplification = false;
12402     SmallVector<SDValue, 4> NewOps;
12403     NewOps.reserve(V->getNumOperands());
12404     for (int i = 0, NumOps = V->getNumOperands(); i < NumOps; ++i) {
12405       SDValue Op = V->getOperand(i);
12406       bool OpUsed = false;
12407       for (int j = 0; j < OpSize; ++j)
12408         if (UsedElements[i * OpSize + j]) {
12409           OpUsedElements[j] = true;
12410           OpUsed = true;
12411         }
12412       NewOps.push_back(
12413           OpUsed ? simplifyShuffleOperandRecursively(OpUsedElements, Op, DAG)
12414                  : DAG.getUNDEF(OpVT));
12415       FoundSimplification |= Op == NewOps.back();
12416       OpUsedElements.reset();
12417     }
12418     if (FoundSimplification)
12419       V = DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, NewOps);
12420     return V;
12421   }
12422
12423   case ISD::INSERT_SUBVECTOR: {
12424     SDValue BaseV = V->getOperand(0);
12425     SDValue SubV = V->getOperand(1);
12426     auto *IdxN = dyn_cast<ConstantSDNode>(V->getOperand(2));
12427     if (!IdxN)
12428       return V;
12429
12430     int SubSize = SubV.getValueType().getVectorNumElements();
12431     int Idx = IdxN->getZExtValue();
12432     bool SubVectorUsed = false;
12433     SmallBitVector SubUsedElements(SubSize, false);
12434     for (int i = 0; i < SubSize; ++i)
12435       if (UsedElements[i + Idx]) {
12436         SubVectorUsed = true;
12437         SubUsedElements[i] = true;
12438         UsedElements[i + Idx] = false;
12439       }
12440
12441     // Now recurse on both the base and sub vectors.
12442     SDValue SimplifiedSubV =
12443         SubVectorUsed
12444             ? simplifyShuffleOperandRecursively(SubUsedElements, SubV, DAG)
12445             : DAG.getUNDEF(SubV.getValueType());
12446     SDValue SimplifiedBaseV = simplifyShuffleOperandRecursively(UsedElements, BaseV, DAG);
12447     if (SimplifiedSubV != SubV || SimplifiedBaseV != BaseV)
12448       V = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, VT,
12449                       SimplifiedBaseV, SimplifiedSubV, V->getOperand(2));
12450     return V;
12451   }
12452   }
12453 }
12454
12455 static SDValue simplifyShuffleOperands(ShuffleVectorSDNode *SVN, SDValue N0,
12456                                        SDValue N1, SelectionDAG &DAG) {
12457   EVT VT = SVN->getValueType(0);
12458   int NumElts = VT.getVectorNumElements();
12459   SmallBitVector N0UsedElements(NumElts, false), N1UsedElements(NumElts, false);
12460   for (int M : SVN->getMask())
12461     if (M >= 0 && M < NumElts)
12462       N0UsedElements[M] = true;
12463     else if (M >= NumElts)
12464       N1UsedElements[M - NumElts] = true;
12465
12466   SDValue S0 = simplifyShuffleOperandRecursively(N0UsedElements, N0, DAG);
12467   SDValue S1 = simplifyShuffleOperandRecursively(N1UsedElements, N1, DAG);
12468   if (S0 == N0 && S1 == N1)
12469     return SDValue();
12470
12471   return DAG.getVectorShuffle(VT, SDLoc(SVN), S0, S1, SVN->getMask());
12472 }
12473
12474 // Tries to turn a shuffle of two CONCAT_VECTORS into a single concat,
12475 // or turn a shuffle of a single concat into simpler shuffle then concat.
12476 static SDValue partitionShuffleOfConcats(SDNode *N, SelectionDAG &DAG) {
12477   EVT VT = N->getValueType(0);
12478   unsigned NumElts = VT.getVectorNumElements();
12479
12480   SDValue N0 = N->getOperand(0);
12481   SDValue N1 = N->getOperand(1);
12482   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
12483
12484   SmallVector<SDValue, 4> Ops;
12485   EVT ConcatVT = N0.getOperand(0).getValueType();
12486   unsigned NumElemsPerConcat = ConcatVT.getVectorNumElements();
12487   unsigned NumConcats = NumElts / NumElemsPerConcat;
12488
12489   // Special case: shuffle(concat(A,B)) can be more efficiently represented
12490   // as concat(shuffle(A,B),UNDEF) if the shuffle doesn't set any of the high
12491   // half vector elements.
12492   if (NumElemsPerConcat * 2 == NumElts && N1.getOpcode() == ISD::UNDEF &&
12493       std::all_of(SVN->getMask().begin() + NumElemsPerConcat,
12494                   SVN->getMask().end(), [](int i) { return i == -1; })) {
12495     N0 = DAG.getVectorShuffle(ConcatVT, SDLoc(N), N0.getOperand(0), N0.getOperand(1),
12496                               ArrayRef<int>(SVN->getMask().begin(), NumElemsPerConcat));
12497     N1 = DAG.getUNDEF(ConcatVT);
12498     return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, N0, N1);
12499   }
12500
12501   // Look at every vector that's inserted. We're looking for exact
12502   // subvector-sized copies from a concatenated vector
12503   for (unsigned I = 0; I != NumConcats; ++I) {
12504     // Make sure we're dealing with a copy.
12505     unsigned Begin = I * NumElemsPerConcat;
12506     bool AllUndef = true, NoUndef = true;
12507     for (unsigned J = Begin; J != Begin + NumElemsPerConcat; ++J) {
12508       if (SVN->getMaskElt(J) >= 0)
12509         AllUndef = false;
12510       else
12511         NoUndef = false;
12512     }
12513
12514     if (NoUndef) {
12515       if (SVN->getMaskElt(Begin) % NumElemsPerConcat != 0)
12516         return SDValue();
12517
12518       for (unsigned J = 1; J != NumElemsPerConcat; ++J)
12519         if (SVN->getMaskElt(Begin + J - 1) + 1 != SVN->getMaskElt(Begin + J))
12520           return SDValue();
12521
12522       unsigned FirstElt = SVN->getMaskElt(Begin) / NumElemsPerConcat;
12523       if (FirstElt < N0.getNumOperands())
12524         Ops.push_back(N0.getOperand(FirstElt));
12525       else
12526         Ops.push_back(N1.getOperand(FirstElt - N0.getNumOperands()));
12527
12528     } else if (AllUndef) {
12529       Ops.push_back(DAG.getUNDEF(N0.getOperand(0).getValueType()));
12530     } else { // Mixed with general masks and undefs, can't do optimization.
12531       return SDValue();
12532     }
12533   }
12534
12535   return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Ops);
12536 }
12537
12538 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
12539   EVT VT = N->getValueType(0);
12540   unsigned NumElts = VT.getVectorNumElements();
12541
12542   SDValue N0 = N->getOperand(0);
12543   SDValue N1 = N->getOperand(1);
12544
12545   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
12546
12547   // Canonicalize shuffle undef, undef -> undef
12548   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
12549     return DAG.getUNDEF(VT);
12550
12551   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
12552
12553   // Canonicalize shuffle v, v -> v, undef
12554   if (N0 == N1) {
12555     SmallVector<int, 8> NewMask;
12556     for (unsigned i = 0; i != NumElts; ++i) {
12557       int Idx = SVN->getMaskElt(i);
12558       if (Idx >= (int)NumElts) Idx -= NumElts;
12559       NewMask.push_back(Idx);
12560     }
12561     return DAG.getVectorShuffle(VT, SDLoc(N), N0, DAG.getUNDEF(VT),
12562                                 &NewMask[0]);
12563   }
12564
12565   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
12566   if (N0.getOpcode() == ISD::UNDEF) {
12567     SmallVector<int, 8> NewMask;
12568     for (unsigned i = 0; i != NumElts; ++i) {
12569       int Idx = SVN->getMaskElt(i);
12570       if (Idx >= 0) {
12571         if (Idx >= (int)NumElts)
12572           Idx -= NumElts;
12573         else
12574           Idx = -1; // remove reference to lhs
12575       }
12576       NewMask.push_back(Idx);
12577     }
12578     return DAG.getVectorShuffle(VT, SDLoc(N), N1, DAG.getUNDEF(VT),
12579                                 &NewMask[0]);
12580   }
12581
12582   // Remove references to rhs if it is undef
12583   if (N1.getOpcode() == ISD::UNDEF) {
12584     bool Changed = false;
12585     SmallVector<int, 8> NewMask;
12586     for (unsigned i = 0; i != NumElts; ++i) {
12587       int Idx = SVN->getMaskElt(i);
12588       if (Idx >= (int)NumElts) {
12589         Idx = -1;
12590         Changed = true;
12591       }
12592       NewMask.push_back(Idx);
12593     }
12594     if (Changed)
12595       return DAG.getVectorShuffle(VT, SDLoc(N), N0, N1, &NewMask[0]);
12596   }
12597
12598   // If it is a splat, check if the argument vector is another splat or a
12599   // build_vector.
12600   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
12601     SDNode *V = N0.getNode();
12602
12603     // If this is a bit convert that changes the element type of the vector but
12604     // not the number of vector elements, look through it.  Be careful not to
12605     // look though conversions that change things like v4f32 to v2f64.
12606     if (V->getOpcode() == ISD::BITCAST) {
12607       SDValue ConvInput = V->getOperand(0);
12608       if (ConvInput.getValueType().isVector() &&
12609           ConvInput.getValueType().getVectorNumElements() == NumElts)
12610         V = ConvInput.getNode();
12611     }
12612
12613     if (V->getOpcode() == ISD::BUILD_VECTOR) {
12614       assert(V->getNumOperands() == NumElts &&
12615              "BUILD_VECTOR has wrong number of operands");
12616       SDValue Base;
12617       bool AllSame = true;
12618       for (unsigned i = 0; i != NumElts; ++i) {
12619         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
12620           Base = V->getOperand(i);
12621           break;
12622         }
12623       }
12624       // Splat of <u, u, u, u>, return <u, u, u, u>
12625       if (!Base.getNode())
12626         return N0;
12627       for (unsigned i = 0; i != NumElts; ++i) {
12628         if (V->getOperand(i) != Base) {
12629           AllSame = false;
12630           break;
12631         }
12632       }
12633       // Splat of <x, x, x, x>, return <x, x, x, x>
12634       if (AllSame)
12635         return N0;
12636
12637       // Canonicalize any other splat as a build_vector.
12638       const SDValue &Splatted = V->getOperand(SVN->getSplatIndex());
12639       SmallVector<SDValue, 8> Ops(NumElts, Splatted);
12640       SDValue NewBV = DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
12641                                   V->getValueType(0), Ops);
12642
12643       // We may have jumped through bitcasts, so the type of the
12644       // BUILD_VECTOR may not match the type of the shuffle.
12645       if (V->getValueType(0) != VT)
12646         NewBV = DAG.getNode(ISD::BITCAST, SDLoc(N), VT, NewBV);
12647       return NewBV;
12648     }
12649   }
12650
12651   // There are various patterns used to build up a vector from smaller vectors,
12652   // subvectors, or elements. Scan chains of these and replace unused insertions
12653   // or components with undef.
12654   if (SDValue S = simplifyShuffleOperands(SVN, N0, N1, DAG))
12655     return S;
12656
12657   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
12658       Level < AfterLegalizeVectorOps &&
12659       (N1.getOpcode() == ISD::UNDEF ||
12660       (N1.getOpcode() == ISD::CONCAT_VECTORS &&
12661        N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()))) {
12662     SDValue V = partitionShuffleOfConcats(N, DAG);
12663
12664     if (V.getNode())
12665       return V;
12666   }
12667
12668   // Attempt to combine a shuffle of 2 inputs of 'scalar sources' -
12669   // BUILD_VECTOR or SCALAR_TO_VECTOR into a single BUILD_VECTOR.
12670   if (Level < AfterLegalizeVectorOps && TLI.isTypeLegal(VT)) {
12671     SmallVector<SDValue, 8> Ops;
12672     for (int M : SVN->getMask()) {
12673       SDValue Op = DAG.getUNDEF(VT.getScalarType());
12674       if (M >= 0) {
12675         int Idx = M % NumElts;
12676         SDValue &S = (M < (int)NumElts ? N0 : N1);
12677         if (S.getOpcode() == ISD::BUILD_VECTOR && S.hasOneUse()) {
12678           Op = S.getOperand(Idx);
12679         } else if (S.getOpcode() == ISD::SCALAR_TO_VECTOR && S.hasOneUse()) {
12680           if (Idx == 0)
12681             Op = S.getOperand(0);
12682         } else {
12683           // Operand can't be combined - bail out.
12684           break;
12685         }
12686       }
12687       Ops.push_back(Op);
12688     }
12689     if (Ops.size() == VT.getVectorNumElements()) {
12690       // BUILD_VECTOR requires all inputs to be of the same type, find the
12691       // maximum type and extend them all.
12692       EVT SVT = VT.getScalarType();
12693       if (SVT.isInteger())
12694         for (SDValue &Op : Ops)
12695           SVT = (SVT.bitsLT(Op.getValueType()) ? Op.getValueType() : SVT);
12696       if (SVT != VT.getScalarType())
12697         for (SDValue &Op : Ops)
12698           Op = TLI.isZExtFree(Op.getValueType(), SVT)
12699                    ? DAG.getZExtOrTrunc(Op, SDLoc(N), SVT)
12700                    : DAG.getSExtOrTrunc(Op, SDLoc(N), SVT);
12701       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Ops);
12702     }
12703   }
12704
12705   // If this shuffle only has a single input that is a bitcasted shuffle,
12706   // attempt to merge the 2 shuffles and suitably bitcast the inputs/output
12707   // back to their original types.
12708   if (N0.getOpcode() == ISD::BITCAST && N0.hasOneUse() &&
12709       N1.getOpcode() == ISD::UNDEF && Level < AfterLegalizeVectorOps &&
12710       TLI.isTypeLegal(VT)) {
12711
12712     // Peek through the bitcast only if there is one user.
12713     SDValue BC0 = N0;
12714     while (BC0.getOpcode() == ISD::BITCAST) {
12715       if (!BC0.hasOneUse())
12716         break;
12717       BC0 = BC0.getOperand(0);
12718     }
12719
12720     auto ScaleShuffleMask = [](ArrayRef<int> Mask, int Scale) {
12721       if (Scale == 1)
12722         return SmallVector<int, 8>(Mask.begin(), Mask.end());
12723
12724       SmallVector<int, 8> NewMask;
12725       for (int M : Mask)
12726         for (int s = 0; s != Scale; ++s)
12727           NewMask.push_back(M < 0 ? -1 : Scale * M + s);
12728       return NewMask;
12729     };
12730
12731     if (BC0.getOpcode() == ISD::VECTOR_SHUFFLE && BC0.hasOneUse()) {
12732       EVT SVT = VT.getScalarType();
12733       EVT InnerVT = BC0->getValueType(0);
12734       EVT InnerSVT = InnerVT.getScalarType();
12735
12736       // Determine which shuffle works with the smaller scalar type.
12737       EVT ScaleVT = SVT.bitsLT(InnerSVT) ? VT : InnerVT;
12738       EVT ScaleSVT = ScaleVT.getScalarType();
12739
12740       if (TLI.isTypeLegal(ScaleVT) &&
12741           0 == (InnerSVT.getSizeInBits() % ScaleSVT.getSizeInBits()) &&
12742           0 == (SVT.getSizeInBits() % ScaleSVT.getSizeInBits())) {
12743
12744         int InnerScale = InnerSVT.getSizeInBits() / ScaleSVT.getSizeInBits();
12745         int OuterScale = SVT.getSizeInBits() / ScaleSVT.getSizeInBits();
12746
12747         // Scale the shuffle masks to the smaller scalar type.
12748         ShuffleVectorSDNode *InnerSVN = cast<ShuffleVectorSDNode>(BC0);
12749         SmallVector<int, 8> InnerMask =
12750             ScaleShuffleMask(InnerSVN->getMask(), InnerScale);
12751         SmallVector<int, 8> OuterMask =
12752             ScaleShuffleMask(SVN->getMask(), OuterScale);
12753
12754         // Merge the shuffle masks.
12755         SmallVector<int, 8> NewMask;
12756         for (int M : OuterMask)
12757           NewMask.push_back(M < 0 ? -1 : InnerMask[M]);
12758
12759         // Test for shuffle mask legality over both commutations.
12760         SDValue SV0 = BC0->getOperand(0);
12761         SDValue SV1 = BC0->getOperand(1);
12762         bool LegalMask = TLI.isShuffleMaskLegal(NewMask, ScaleVT);
12763         if (!LegalMask) {
12764           std::swap(SV0, SV1);
12765           ShuffleVectorSDNode::commuteMask(NewMask);
12766           LegalMask = TLI.isShuffleMaskLegal(NewMask, ScaleVT);
12767         }
12768
12769         if (LegalMask) {
12770           SV0 = DAG.getNode(ISD::BITCAST, SDLoc(N), ScaleVT, SV0);
12771           SV1 = DAG.getNode(ISD::BITCAST, SDLoc(N), ScaleVT, SV1);
12772           return DAG.getNode(
12773               ISD::BITCAST, SDLoc(N), VT,
12774               DAG.getVectorShuffle(ScaleVT, SDLoc(N), SV0, SV1, NewMask));
12775         }
12776       }
12777     }
12778   }
12779
12780   // Canonicalize shuffles according to rules:
12781   //  shuffle(A, shuffle(A, B)) -> shuffle(shuffle(A,B), A)
12782   //  shuffle(B, shuffle(A, B)) -> shuffle(shuffle(A,B), B)
12783   //  shuffle(B, shuffle(A, Undef)) -> shuffle(shuffle(A, Undef), B)
12784   if (N1.getOpcode() == ISD::VECTOR_SHUFFLE &&
12785       N0.getOpcode() != ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
12786       TLI.isTypeLegal(VT)) {
12787     // The incoming shuffle must be of the same type as the result of the
12788     // current shuffle.
12789     assert(N1->getOperand(0).getValueType() == VT &&
12790            "Shuffle types don't match");
12791
12792     SDValue SV0 = N1->getOperand(0);
12793     SDValue SV1 = N1->getOperand(1);
12794     bool HasSameOp0 = N0 == SV0;
12795     bool IsSV1Undef = SV1.getOpcode() == ISD::UNDEF;
12796     if (HasSameOp0 || IsSV1Undef || N0 == SV1)
12797       // Commute the operands of this shuffle so that next rule
12798       // will trigger.
12799       return DAG.getCommutedVectorShuffle(*SVN);
12800   }
12801
12802   // Try to fold according to rules:
12803   //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, B, M2)
12804   //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, C, M2)
12805   //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(B, C, M2)
12806   // Don't try to fold shuffles with illegal type.
12807   // Only fold if this shuffle is the only user of the other shuffle.
12808   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && N->isOnlyUserOf(N0.getNode()) &&
12809       Level < AfterLegalizeDAG && TLI.isTypeLegal(VT)) {
12810     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
12811
12812     // The incoming shuffle must be of the same type as the result of the
12813     // current shuffle.
12814     assert(OtherSV->getOperand(0).getValueType() == VT &&
12815            "Shuffle types don't match");
12816
12817     SDValue SV0, SV1;
12818     SmallVector<int, 4> Mask;
12819     // Compute the combined shuffle mask for a shuffle with SV0 as the first
12820     // operand, and SV1 as the second operand.
12821     for (unsigned i = 0; i != NumElts; ++i) {
12822       int Idx = SVN->getMaskElt(i);
12823       if (Idx < 0) {
12824         // Propagate Undef.
12825         Mask.push_back(Idx);
12826         continue;
12827       }
12828
12829       SDValue CurrentVec;
12830       if (Idx < (int)NumElts) {
12831         // This shuffle index refers to the inner shuffle N0. Lookup the inner
12832         // shuffle mask to identify which vector is actually referenced.
12833         Idx = OtherSV->getMaskElt(Idx);
12834         if (Idx < 0) {
12835           // Propagate Undef.
12836           Mask.push_back(Idx);
12837           continue;
12838         }
12839
12840         CurrentVec = (Idx < (int) NumElts) ? OtherSV->getOperand(0)
12841                                            : OtherSV->getOperand(1);
12842       } else {
12843         // This shuffle index references an element within N1.
12844         CurrentVec = N1;
12845       }
12846
12847       // Simple case where 'CurrentVec' is UNDEF.
12848       if (CurrentVec.getOpcode() == ISD::UNDEF) {
12849         Mask.push_back(-1);
12850         continue;
12851       }
12852
12853       // Canonicalize the shuffle index. We don't know yet if CurrentVec
12854       // will be the first or second operand of the combined shuffle.
12855       Idx = Idx % NumElts;
12856       if (!SV0.getNode() || SV0 == CurrentVec) {
12857         // Ok. CurrentVec is the left hand side.
12858         // Update the mask accordingly.
12859         SV0 = CurrentVec;
12860         Mask.push_back(Idx);
12861         continue;
12862       }
12863
12864       // Bail out if we cannot convert the shuffle pair into a single shuffle.
12865       if (SV1.getNode() && SV1 != CurrentVec)
12866         return SDValue();
12867
12868       // Ok. CurrentVec is the right hand side.
12869       // Update the mask accordingly.
12870       SV1 = CurrentVec;
12871       Mask.push_back(Idx + NumElts);
12872     }
12873
12874     // Check if all indices in Mask are Undef. In case, propagate Undef.
12875     bool isUndefMask = true;
12876     for (unsigned i = 0; i != NumElts && isUndefMask; ++i)
12877       isUndefMask &= Mask[i] < 0;
12878
12879     if (isUndefMask)
12880       return DAG.getUNDEF(VT);
12881
12882     if (!SV0.getNode())
12883       SV0 = DAG.getUNDEF(VT);
12884     if (!SV1.getNode())
12885       SV1 = DAG.getUNDEF(VT);
12886
12887     // Avoid introducing shuffles with illegal mask.
12888     if (!TLI.isShuffleMaskLegal(Mask, VT)) {
12889       ShuffleVectorSDNode::commuteMask(Mask);
12890
12891       if (!TLI.isShuffleMaskLegal(Mask, VT))
12892         return SDValue();
12893
12894       //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(B, A, M2)
12895       //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(C, A, M2)
12896       //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(C, B, M2)
12897       std::swap(SV0, SV1);
12898     }
12899
12900     //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, B, M2)
12901     //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, C, M2)
12902     //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(B, C, M2)
12903     return DAG.getVectorShuffle(VT, SDLoc(N), SV0, SV1, &Mask[0]);
12904   }
12905
12906   return SDValue();
12907 }
12908
12909 SDValue DAGCombiner::visitSCALAR_TO_VECTOR(SDNode *N) {
12910   SDValue InVal = N->getOperand(0);
12911   EVT VT = N->getValueType(0);
12912
12913   // Replace a SCALAR_TO_VECTOR(EXTRACT_VECTOR_ELT(V,C0)) pattern
12914   // with a VECTOR_SHUFFLE.
12915   if (InVal.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
12916     SDValue InVec = InVal->getOperand(0);
12917     SDValue EltNo = InVal->getOperand(1);
12918
12919     // FIXME: We could support implicit truncation if the shuffle can be
12920     // scaled to a smaller vector scalar type.
12921     ConstantSDNode *C0 = dyn_cast<ConstantSDNode>(EltNo);
12922     if (C0 && VT == InVec.getValueType() &&
12923         VT.getScalarType() == InVal.getValueType()) {
12924       SmallVector<int, 8> NewMask(VT.getVectorNumElements(), -1);
12925       int Elt = C0->getZExtValue();
12926       NewMask[0] = Elt;
12927
12928       if (TLI.isShuffleMaskLegal(NewMask, VT))
12929         return DAG.getVectorShuffle(VT, SDLoc(N), InVec, DAG.getUNDEF(VT),
12930                                     NewMask);
12931     }
12932   }
12933
12934   return SDValue();
12935 }
12936
12937 SDValue DAGCombiner::visitINSERT_SUBVECTOR(SDNode *N) {
12938   SDValue N0 = N->getOperand(0);
12939   SDValue N2 = N->getOperand(2);
12940
12941   // If the input vector is a concatenation, and the insert replaces
12942   // one of the halves, we can optimize into a single concat_vectors.
12943   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
12944       N0->getNumOperands() == 2 && N2.getOpcode() == ISD::Constant) {
12945     APInt InsIdx = cast<ConstantSDNode>(N2)->getAPIntValue();
12946     EVT VT = N->getValueType(0);
12947
12948     // Lower half: fold (insert_subvector (concat_vectors X, Y), Z) ->
12949     // (concat_vectors Z, Y)
12950     if (InsIdx == 0)
12951       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
12952                          N->getOperand(1), N0.getOperand(1));
12953
12954     // Upper half: fold (insert_subvector (concat_vectors X, Y), Z) ->
12955     // (concat_vectors X, Z)
12956     if (InsIdx == VT.getVectorNumElements()/2)
12957       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
12958                          N0.getOperand(0), N->getOperand(1));
12959   }
12960
12961   return SDValue();
12962 }
12963
12964 SDValue DAGCombiner::visitFP_TO_FP16(SDNode *N) {
12965   SDValue N0 = N->getOperand(0);
12966
12967   // fold (fp_to_fp16 (fp16_to_fp op)) -> op
12968   if (N0->getOpcode() == ISD::FP16_TO_FP)
12969     return N0->getOperand(0);
12970
12971   return SDValue();
12972 }
12973
12974 /// Returns a vector_shuffle if it able to transform an AND to a vector_shuffle
12975 /// with the destination vector and a zero vector.
12976 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
12977 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
12978 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
12979   EVT VT = N->getValueType(0);
12980   SDValue LHS = N->getOperand(0);
12981   SDValue RHS = N->getOperand(1);
12982   SDLoc dl(N);
12983
12984   // Make sure we're not running after operation legalization where it
12985   // may have custom lowered the vector shuffles.
12986   if (LegalOperations)
12987     return SDValue();
12988
12989   if (N->getOpcode() != ISD::AND)
12990     return SDValue();
12991
12992   if (RHS.getOpcode() == ISD::BITCAST)
12993     RHS = RHS.getOperand(0);
12994
12995   if (RHS.getOpcode() != ISD::BUILD_VECTOR)
12996     return SDValue();
12997
12998   EVT RVT = RHS.getValueType();
12999   unsigned NumElts = RHS.getNumOperands();
13000
13001   // Attempt to create a valid clear mask, splitting the mask into
13002   // sub elements and checking to see if each is
13003   // all zeros or all ones - suitable for shuffle masking.
13004   auto BuildClearMask = [&](int Split) {
13005     int NumSubElts = NumElts * Split;
13006     int NumSubBits = RVT.getScalarSizeInBits() / Split;
13007
13008     SmallVector<int, 8> Indices;
13009     for (int i = 0; i != NumSubElts; ++i) {
13010       int EltIdx = i / Split;
13011       int SubIdx = i % Split;
13012       SDValue Elt = RHS.getOperand(EltIdx);
13013       if (Elt.getOpcode() == ISD::UNDEF) {
13014         Indices.push_back(-1);
13015         continue;
13016       }
13017
13018       APInt Bits;
13019       if (isa<ConstantSDNode>(Elt))
13020         Bits = cast<ConstantSDNode>(Elt)->getAPIntValue();
13021       else if (isa<ConstantFPSDNode>(Elt))
13022         Bits = cast<ConstantFPSDNode>(Elt)->getValueAPF().bitcastToAPInt();
13023       else
13024         return SDValue();
13025
13026       // Extract the sub element from the constant bit mask.
13027       if (DAG.getDataLayout().isBigEndian()) {
13028         Bits = Bits.lshr((Split - SubIdx - 1) * NumSubBits);
13029       } else {
13030         Bits = Bits.lshr(SubIdx * NumSubBits);
13031       }
13032
13033       if (Split > 1)
13034         Bits = Bits.trunc(NumSubBits);
13035
13036       if (Bits.isAllOnesValue())
13037         Indices.push_back(i);
13038       else if (Bits == 0)
13039         Indices.push_back(i + NumSubElts);
13040       else
13041         return SDValue();
13042     }
13043
13044     // Let's see if the target supports this vector_shuffle.
13045     EVT ClearSVT = EVT::getIntegerVT(*DAG.getContext(), NumSubBits);
13046     EVT ClearVT = EVT::getVectorVT(*DAG.getContext(), ClearSVT, NumSubElts);
13047     if (!TLI.isVectorClearMaskLegal(Indices, ClearVT))
13048       return SDValue();
13049
13050     SDValue Zero = DAG.getConstant(0, dl, ClearVT);
13051     return DAG.getBitcast(VT, DAG.getVectorShuffle(ClearVT, dl,
13052                                                    DAG.getBitcast(ClearVT, LHS),
13053                                                    Zero, &Indices[0]));
13054   };
13055
13056   // Determine maximum split level (byte level masking).
13057   int MaxSplit = 1;
13058   if (RVT.getScalarSizeInBits() % 8 == 0)
13059     MaxSplit = RVT.getScalarSizeInBits() / 8;
13060
13061   for (int Split = 1; Split <= MaxSplit; ++Split)
13062     if (RVT.getScalarSizeInBits() % Split == 0)
13063       if (SDValue S = BuildClearMask(Split))
13064         return S;
13065
13066   return SDValue();
13067 }
13068
13069 /// Visit a binary vector operation, like ADD.
13070 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
13071   assert(N->getValueType(0).isVector() &&
13072          "SimplifyVBinOp only works on vectors!");
13073
13074   SDValue LHS = N->getOperand(0);
13075   SDValue RHS = N->getOperand(1);
13076
13077   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
13078   // this operation.
13079   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
13080       RHS.getOpcode() == ISD::BUILD_VECTOR) {
13081     // Check if both vectors are constants. If not bail out.
13082     if (!(cast<BuildVectorSDNode>(LHS)->isConstant() &&
13083           cast<BuildVectorSDNode>(RHS)->isConstant()))
13084       return SDValue();
13085
13086     SmallVector<SDValue, 8> Ops;
13087     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
13088       SDValue LHSOp = LHS.getOperand(i);
13089       SDValue RHSOp = RHS.getOperand(i);
13090
13091       // Can't fold divide by zero.
13092       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
13093           N->getOpcode() == ISD::FDIV) {
13094         if (isNullConstant(RHSOp) || (RHSOp.getOpcode() == ISD::ConstantFP &&
13095              cast<ConstantFPSDNode>(RHSOp.getNode())->isZero()))
13096           break;
13097       }
13098
13099       EVT VT = LHSOp.getValueType();
13100       EVT RVT = RHSOp.getValueType();
13101       if (RVT != VT) {
13102         // Integer BUILD_VECTOR operands may have types larger than the element
13103         // size (e.g., when the element type is not legal).  Prior to type
13104         // legalization, the types may not match between the two BUILD_VECTORS.
13105         // Truncate one of the operands to make them match.
13106         if (RVT.getSizeInBits() > VT.getSizeInBits()) {
13107           RHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, RHSOp);
13108         } else {
13109           LHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), RVT, LHSOp);
13110           VT = RVT;
13111         }
13112       }
13113       SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(LHS), VT,
13114                                    LHSOp, RHSOp);
13115       if (FoldOp.getOpcode() != ISD::UNDEF &&
13116           FoldOp.getOpcode() != ISD::Constant &&
13117           FoldOp.getOpcode() != ISD::ConstantFP)
13118         break;
13119       Ops.push_back(FoldOp);
13120       AddToWorklist(FoldOp.getNode());
13121     }
13122
13123     if (Ops.size() == LHS.getNumOperands())
13124       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), LHS.getValueType(), Ops);
13125   }
13126
13127   // Try to convert a constant mask AND into a shuffle clear mask.
13128   if (SDValue Shuffle = XformToShuffleWithZero(N))
13129     return Shuffle;
13130
13131   // Type legalization might introduce new shuffles in the DAG.
13132   // Fold (VBinOp (shuffle (A, Undef, Mask)), (shuffle (B, Undef, Mask)))
13133   //   -> (shuffle (VBinOp (A, B)), Undef, Mask).
13134   if (LegalTypes && isa<ShuffleVectorSDNode>(LHS) &&
13135       isa<ShuffleVectorSDNode>(RHS) && LHS.hasOneUse() && RHS.hasOneUse() &&
13136       LHS.getOperand(1).getOpcode() == ISD::UNDEF &&
13137       RHS.getOperand(1).getOpcode() == ISD::UNDEF) {
13138     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(LHS);
13139     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(RHS);
13140
13141     if (SVN0->getMask().equals(SVN1->getMask())) {
13142       EVT VT = N->getValueType(0);
13143       SDValue UndefVector = LHS.getOperand(1);
13144       SDValue NewBinOp = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
13145                                      LHS.getOperand(0), RHS.getOperand(0));
13146       AddUsersToWorklist(N);
13147       return DAG.getVectorShuffle(VT, SDLoc(N), NewBinOp, UndefVector,
13148                                   &SVN0->getMask()[0]);
13149     }
13150   }
13151
13152   return SDValue();
13153 }
13154
13155 SDValue DAGCombiner::SimplifySelect(SDLoc DL, SDValue N0,
13156                                     SDValue N1, SDValue N2){
13157   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
13158
13159   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
13160                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
13161
13162   // If we got a simplified select_cc node back from SimplifySelectCC, then
13163   // break it down into a new SETCC node, and a new SELECT node, and then return
13164   // the SELECT node, since we were called with a SELECT node.
13165   if (SCC.getNode()) {
13166     // Check to see if we got a select_cc back (to turn into setcc/select).
13167     // Otherwise, just return whatever node we got back, like fabs.
13168     if (SCC.getOpcode() == ISD::SELECT_CC) {
13169       SDValue SETCC = DAG.getNode(ISD::SETCC, SDLoc(N0),
13170                                   N0.getValueType(),
13171                                   SCC.getOperand(0), SCC.getOperand(1),
13172                                   SCC.getOperand(4));
13173       AddToWorklist(SETCC.getNode());
13174       return DAG.getSelect(SDLoc(SCC), SCC.getValueType(), SETCC,
13175                            SCC.getOperand(2), SCC.getOperand(3));
13176     }
13177
13178     return SCC;
13179   }
13180   return SDValue();
13181 }
13182
13183 /// Given a SELECT or a SELECT_CC node, where LHS and RHS are the two values
13184 /// being selected between, see if we can simplify the select.  Callers of this
13185 /// should assume that TheSelect is deleted if this returns true.  As such, they
13186 /// should return the appropriate thing (e.g. the node) back to the top-level of
13187 /// the DAG combiner loop to avoid it being looked at.
13188 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
13189                                     SDValue RHS) {
13190
13191   // fold (select (setcc x, -0.0, *lt), NaN, (fsqrt x))
13192   // The select + setcc is redundant, because fsqrt returns NaN for X < -0.
13193   if (const ConstantFPSDNode *NaN = isConstOrConstSplatFP(LHS)) {
13194     if (NaN->isNaN() && RHS.getOpcode() == ISD::FSQRT) {
13195       // We have: (select (setcc ?, ?, ?), NaN, (fsqrt ?))
13196       SDValue Sqrt = RHS;
13197       ISD::CondCode CC;
13198       SDValue CmpLHS;
13199       const ConstantFPSDNode *NegZero = nullptr;
13200
13201       if (TheSelect->getOpcode() == ISD::SELECT_CC) {
13202         CC = dyn_cast<CondCodeSDNode>(TheSelect->getOperand(4))->get();
13203         CmpLHS = TheSelect->getOperand(0);
13204         NegZero = isConstOrConstSplatFP(TheSelect->getOperand(1));
13205       } else {
13206         // SELECT or VSELECT
13207         SDValue Cmp = TheSelect->getOperand(0);
13208         if (Cmp.getOpcode() == ISD::SETCC) {
13209           CC = dyn_cast<CondCodeSDNode>(Cmp.getOperand(2))->get();
13210           CmpLHS = Cmp.getOperand(0);
13211           NegZero = isConstOrConstSplatFP(Cmp.getOperand(1));
13212         }
13213       }
13214       if (NegZero && NegZero->isNegative() && NegZero->isZero() &&
13215           Sqrt.getOperand(0) == CmpLHS && (CC == ISD::SETOLT ||
13216           CC == ISD::SETULT || CC == ISD::SETLT)) {
13217         // We have: (select (setcc x, -0.0, *lt), NaN, (fsqrt x))
13218         CombineTo(TheSelect, Sqrt);
13219         return true;
13220       }
13221     }
13222   }
13223   // Cannot simplify select with vector condition
13224   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
13225
13226   // If this is a select from two identical things, try to pull the operation
13227   // through the select.
13228   if (LHS.getOpcode() != RHS.getOpcode() ||
13229       !LHS.hasOneUse() || !RHS.hasOneUse())
13230     return false;
13231
13232   // If this is a load and the token chain is identical, replace the select
13233   // of two loads with a load through a select of the address to load from.
13234   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
13235   // constants have been dropped into the constant pool.
13236   if (LHS.getOpcode() == ISD::LOAD) {
13237     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
13238     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
13239
13240     // Token chains must be identical.
13241     if (LHS.getOperand(0) != RHS.getOperand(0) ||
13242         // Do not let this transformation reduce the number of volatile loads.
13243         LLD->isVolatile() || RLD->isVolatile() ||
13244         // FIXME: If either is a pre/post inc/dec load,
13245         // we'd need to split out the address adjustment.
13246         LLD->isIndexed() || RLD->isIndexed() ||
13247         // If this is an EXTLOAD, the VT's must match.
13248         LLD->getMemoryVT() != RLD->getMemoryVT() ||
13249         // If this is an EXTLOAD, the kind of extension must match.
13250         (LLD->getExtensionType() != RLD->getExtensionType() &&
13251          // The only exception is if one of the extensions is anyext.
13252          LLD->getExtensionType() != ISD::EXTLOAD &&
13253          RLD->getExtensionType() != ISD::EXTLOAD) ||
13254         // FIXME: this discards src value information.  This is
13255         // over-conservative. It would be beneficial to be able to remember
13256         // both potential memory locations.  Since we are discarding
13257         // src value info, don't do the transformation if the memory
13258         // locations are not in the default address space.
13259         LLD->getPointerInfo().getAddrSpace() != 0 ||
13260         RLD->getPointerInfo().getAddrSpace() != 0 ||
13261         !TLI.isOperationLegalOrCustom(TheSelect->getOpcode(),
13262                                       LLD->getBasePtr().getValueType()))
13263       return false;
13264
13265     // Check that the select condition doesn't reach either load.  If so,
13266     // folding this will induce a cycle into the DAG.  If not, this is safe to
13267     // xform, so create a select of the addresses.
13268     SDValue Addr;
13269     if (TheSelect->getOpcode() == ISD::SELECT) {
13270       SDNode *CondNode = TheSelect->getOperand(0).getNode();
13271       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
13272           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
13273         return false;
13274       // The loads must not depend on one another.
13275       if (LLD->isPredecessorOf(RLD) ||
13276           RLD->isPredecessorOf(LLD))
13277         return false;
13278       Addr = DAG.getSelect(SDLoc(TheSelect),
13279                            LLD->getBasePtr().getValueType(),
13280                            TheSelect->getOperand(0), LLD->getBasePtr(),
13281                            RLD->getBasePtr());
13282     } else {  // Otherwise SELECT_CC
13283       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
13284       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
13285
13286       if ((LLD->hasAnyUseOfValue(1) &&
13287            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
13288           (RLD->hasAnyUseOfValue(1) &&
13289            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
13290         return false;
13291
13292       Addr = DAG.getNode(ISD::SELECT_CC, SDLoc(TheSelect),
13293                          LLD->getBasePtr().getValueType(),
13294                          TheSelect->getOperand(0),
13295                          TheSelect->getOperand(1),
13296                          LLD->getBasePtr(), RLD->getBasePtr(),
13297                          TheSelect->getOperand(4));
13298     }
13299
13300     SDValue Load;
13301     // It is safe to replace the two loads if they have different alignments,
13302     // but the new load must be the minimum (most restrictive) alignment of the
13303     // inputs.
13304     bool isInvariant = LLD->isInvariant() & RLD->isInvariant();
13305     unsigned Alignment = std::min(LLD->getAlignment(), RLD->getAlignment());
13306     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
13307       Load = DAG.getLoad(TheSelect->getValueType(0),
13308                          SDLoc(TheSelect),
13309                          // FIXME: Discards pointer and AA info.
13310                          LLD->getChain(), Addr, MachinePointerInfo(),
13311                          LLD->isVolatile(), LLD->isNonTemporal(),
13312                          isInvariant, Alignment);
13313     } else {
13314       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
13315                             RLD->getExtensionType() : LLD->getExtensionType(),
13316                             SDLoc(TheSelect),
13317                             TheSelect->getValueType(0),
13318                             // FIXME: Discards pointer and AA info.
13319                             LLD->getChain(), Addr, MachinePointerInfo(),
13320                             LLD->getMemoryVT(), LLD->isVolatile(),
13321                             LLD->isNonTemporal(), isInvariant, Alignment);
13322     }
13323
13324     // Users of the select now use the result of the load.
13325     CombineTo(TheSelect, Load);
13326
13327     // Users of the old loads now use the new load's chain.  We know the
13328     // old-load value is dead now.
13329     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
13330     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
13331     return true;
13332   }
13333
13334   return false;
13335 }
13336
13337 /// Simplify an expression of the form (N0 cond N1) ? N2 : N3
13338 /// where 'cond' is the comparison specified by CC.
13339 SDValue DAGCombiner::SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1,
13340                                       SDValue N2, SDValue N3,
13341                                       ISD::CondCode CC, bool NotExtCompare) {
13342   // (x ? y : y) -> y.
13343   if (N2 == N3) return N2;
13344
13345   EVT VT = N2.getValueType();
13346   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
13347   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
13348
13349   // Determine if the condition we're dealing with is constant
13350   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
13351                               N0, N1, CC, DL, false);
13352   if (SCC.getNode()) AddToWorklist(SCC.getNode());
13353
13354   if (ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode())) {
13355     // fold select_cc true, x, y -> x
13356     // fold select_cc false, x, y -> y
13357     return !SCCC->isNullValue() ? N2 : N3;
13358   }
13359
13360   // Check to see if we can simplify the select into an fabs node
13361   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
13362     // Allow either -0.0 or 0.0
13363     if (CFP->isZero()) {
13364       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
13365       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
13366           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
13367           N2 == N3.getOperand(0))
13368         return DAG.getNode(ISD::FABS, DL, VT, N0);
13369
13370       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
13371       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
13372           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
13373           N2.getOperand(0) == N3)
13374         return DAG.getNode(ISD::FABS, DL, VT, N3);
13375     }
13376   }
13377
13378   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
13379   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
13380   // in it.  This is a win when the constant is not otherwise available because
13381   // it replaces two constant pool loads with one.  We only do this if the FP
13382   // type is known to be legal, because if it isn't, then we are before legalize
13383   // types an we want the other legalization to happen first (e.g. to avoid
13384   // messing with soft float) and if the ConstantFP is not legal, because if
13385   // it is legal, we may not need to store the FP constant in a constant pool.
13386   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
13387     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
13388       if (TLI.isTypeLegal(N2.getValueType()) &&
13389           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
13390                TargetLowering::Legal &&
13391            !TLI.isFPImmLegal(TV->getValueAPF(), TV->getValueType(0)) &&
13392            !TLI.isFPImmLegal(FV->getValueAPF(), FV->getValueType(0))) &&
13393           // If both constants have multiple uses, then we won't need to do an
13394           // extra load, they are likely around in registers for other users.
13395           (TV->hasOneUse() || FV->hasOneUse())) {
13396         Constant *Elts[] = {
13397           const_cast<ConstantFP*>(FV->getConstantFPValue()),
13398           const_cast<ConstantFP*>(TV->getConstantFPValue())
13399         };
13400         Type *FPTy = Elts[0]->getType();
13401         const DataLayout &TD = DAG.getDataLayout();
13402
13403         // Create a ConstantArray of the two constants.
13404         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
13405         SDValue CPIdx =
13406             DAG.getConstantPool(CA, TLI.getPointerTy(DAG.getDataLayout()),
13407                                 TD.getPrefTypeAlignment(FPTy));
13408         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
13409
13410         // Get the offsets to the 0 and 1 element of the array so that we can
13411         // select between them.
13412         SDValue Zero = DAG.getIntPtrConstant(0, DL);
13413         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
13414         SDValue One = DAG.getIntPtrConstant(EltSize, SDLoc(FV));
13415
13416         SDValue Cond = DAG.getSetCC(DL,
13417                                     getSetCCResultType(N0.getValueType()),
13418                                     N0, N1, CC);
13419         AddToWorklist(Cond.getNode());
13420         SDValue CstOffset = DAG.getSelect(DL, Zero.getValueType(),
13421                                           Cond, One, Zero);
13422         AddToWorklist(CstOffset.getNode());
13423         CPIdx = DAG.getNode(ISD::ADD, DL, CPIdx.getValueType(), CPIdx,
13424                             CstOffset);
13425         AddToWorklist(CPIdx.getNode());
13426         return DAG.getLoad(TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
13427                            MachinePointerInfo::getConstantPool(), false,
13428                            false, false, Alignment);
13429       }
13430     }
13431
13432   // Check to see if we can perform the "gzip trick", transforming
13433   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
13434   if (isNullConstant(N3) && CC == ISD::SETLT &&
13435       (isNullConstant(N1) ||                 // (a < 0) ? b : 0
13436        (isOneConstant(N1) && N0 == N2))) {   // (a < 1) ? a : 0
13437     EVT XType = N0.getValueType();
13438     EVT AType = N2.getValueType();
13439     if (XType.bitsGE(AType)) {
13440       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
13441       // single-bit constant.
13442       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue() - 1)) == 0)) {
13443         unsigned ShCtV = N2C->getAPIntValue().logBase2();
13444         ShCtV = XType.getSizeInBits() - ShCtV - 1;
13445         SDValue ShCt = DAG.getConstant(ShCtV, SDLoc(N0),
13446                                        getShiftAmountTy(N0.getValueType()));
13447         SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0),
13448                                     XType, N0, ShCt);
13449         AddToWorklist(Shift.getNode());
13450
13451         if (XType.bitsGT(AType)) {
13452           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
13453           AddToWorklist(Shift.getNode());
13454         }
13455
13456         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
13457       }
13458
13459       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0),
13460                                   XType, N0,
13461                                   DAG.getConstant(XType.getSizeInBits() - 1,
13462                                                   SDLoc(N0),
13463                                          getShiftAmountTy(N0.getValueType())));
13464       AddToWorklist(Shift.getNode());
13465
13466       if (XType.bitsGT(AType)) {
13467         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
13468         AddToWorklist(Shift.getNode());
13469       }
13470
13471       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
13472     }
13473   }
13474
13475   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
13476   // where y is has a single bit set.
13477   // A plaintext description would be, we can turn the SELECT_CC into an AND
13478   // when the condition can be materialized as an all-ones register.  Any
13479   // single bit-test can be materialized as an all-ones register with
13480   // shift-left and shift-right-arith.
13481   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
13482       N0->getValueType(0) == VT && isNullConstant(N1) && isNullConstant(N2)) {
13483     SDValue AndLHS = N0->getOperand(0);
13484     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
13485     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
13486       // Shift the tested bit over the sign bit.
13487       APInt AndMask = ConstAndRHS->getAPIntValue();
13488       SDValue ShlAmt =
13489         DAG.getConstant(AndMask.countLeadingZeros(), SDLoc(AndLHS),
13490                         getShiftAmountTy(AndLHS.getValueType()));
13491       SDValue Shl = DAG.getNode(ISD::SHL, SDLoc(N0), VT, AndLHS, ShlAmt);
13492
13493       // Now arithmetic right shift it all the way over, so the result is either
13494       // all-ones, or zero.
13495       SDValue ShrAmt =
13496         DAG.getConstant(AndMask.getBitWidth() - 1, SDLoc(Shl),
13497                         getShiftAmountTy(Shl.getValueType()));
13498       SDValue Shr = DAG.getNode(ISD::SRA, SDLoc(N0), VT, Shl, ShrAmt);
13499
13500       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
13501     }
13502   }
13503
13504   // fold select C, 16, 0 -> shl C, 4
13505   if (N2C && isNullConstant(N3) && N2C->getAPIntValue().isPowerOf2() &&
13506       TLI.getBooleanContents(N0.getValueType()) ==
13507           TargetLowering::ZeroOrOneBooleanContent) {
13508
13509     // If the caller doesn't want us to simplify this into a zext of a compare,
13510     // don't do it.
13511     if (NotExtCompare && N2C->isOne())
13512       return SDValue();
13513
13514     // Get a SetCC of the condition
13515     // NOTE: Don't create a SETCC if it's not legal on this target.
13516     if (!LegalOperations ||
13517         TLI.isOperationLegal(ISD::SETCC,
13518           LegalTypes ? getSetCCResultType(N0.getValueType()) : MVT::i1)) {
13519       SDValue Temp, SCC;
13520       // cast from setcc result type to select result type
13521       if (LegalTypes) {
13522         SCC  = DAG.getSetCC(DL, getSetCCResultType(N0.getValueType()),
13523                             N0, N1, CC);
13524         if (N2.getValueType().bitsLT(SCC.getValueType()))
13525           Temp = DAG.getZeroExtendInReg(SCC, SDLoc(N2),
13526                                         N2.getValueType());
13527         else
13528           Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
13529                              N2.getValueType(), SCC);
13530       } else {
13531         SCC  = DAG.getSetCC(SDLoc(N0), MVT::i1, N0, N1, CC);
13532         Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
13533                            N2.getValueType(), SCC);
13534       }
13535
13536       AddToWorklist(SCC.getNode());
13537       AddToWorklist(Temp.getNode());
13538
13539       if (N2C->isOne())
13540         return Temp;
13541
13542       // shl setcc result by log2 n2c
13543       return DAG.getNode(
13544           ISD::SHL, DL, N2.getValueType(), Temp,
13545           DAG.getConstant(N2C->getAPIntValue().logBase2(), SDLoc(Temp),
13546                           getShiftAmountTy(Temp.getValueType())));
13547     }
13548   }
13549
13550   // Check to see if this is the equivalent of setcc
13551   // FIXME: Turn all of these into setcc if setcc if setcc is legal
13552   // otherwise, go ahead with the folds.
13553   if (0 && isNullConstant(N3) && isOneConstant(N2)) {
13554     EVT XType = N0.getValueType();
13555     if (!LegalOperations ||
13556         TLI.isOperationLegal(ISD::SETCC, getSetCCResultType(XType))) {
13557       SDValue Res = DAG.getSetCC(DL, getSetCCResultType(XType), N0, N1, CC);
13558       if (Res.getValueType() != VT)
13559         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
13560       return Res;
13561     }
13562
13563     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
13564     if (isNullConstant(N1) && CC == ISD::SETEQ &&
13565         (!LegalOperations ||
13566          TLI.isOperationLegal(ISD::CTLZ, XType))) {
13567       SDValue Ctlz = DAG.getNode(ISD::CTLZ, SDLoc(N0), XType, N0);
13568       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
13569                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
13570                                          SDLoc(Ctlz),
13571                                        getShiftAmountTy(Ctlz.getValueType())));
13572     }
13573     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
13574     if (isNullConstant(N1) && CC == ISD::SETGT) {
13575       SDLoc DL(N0);
13576       SDValue NegN0 = DAG.getNode(ISD::SUB, DL,
13577                                   XType, DAG.getConstant(0, DL, XType), N0);
13578       SDValue NotN0 = DAG.getNOT(DL, N0, XType);
13579       return DAG.getNode(ISD::SRL, DL, XType,
13580                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
13581                          DAG.getConstant(XType.getSizeInBits() - 1, DL,
13582                                          getShiftAmountTy(XType)));
13583     }
13584     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
13585     if (isAllOnesConstant(N1) && CC == ISD::SETGT) {
13586       SDLoc DL(N0);
13587       SDValue Sign = DAG.getNode(ISD::SRL, DL, XType, N0,
13588                                  DAG.getConstant(XType.getSizeInBits() - 1, DL,
13589                                          getShiftAmountTy(N0.getValueType())));
13590       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, DL,
13591                                                                     XType));
13592     }
13593   }
13594
13595   // Check to see if this is an integer abs.
13596   // select_cc setg[te] X,  0,  X, -X ->
13597   // select_cc setgt    X, -1,  X, -X ->
13598   // select_cc setl[te] X,  0, -X,  X ->
13599   // select_cc setlt    X,  1, -X,  X ->
13600   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
13601   if (N1C) {
13602     ConstantSDNode *SubC = nullptr;
13603     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
13604          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
13605         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
13606       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
13607     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
13608               (N1C->isOne() && CC == ISD::SETLT)) &&
13609              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
13610       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
13611
13612     EVT XType = N0.getValueType();
13613     if (SubC && SubC->isNullValue() && XType.isInteger()) {
13614       SDLoc DL(N0);
13615       SDValue Shift = DAG.getNode(ISD::SRA, DL, XType,
13616                                   N0,
13617                                   DAG.getConstant(XType.getSizeInBits() - 1, DL,
13618                                          getShiftAmountTy(N0.getValueType())));
13619       SDValue Add = DAG.getNode(ISD::ADD, DL,
13620                                 XType, N0, Shift);
13621       AddToWorklist(Shift.getNode());
13622       AddToWorklist(Add.getNode());
13623       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
13624     }
13625   }
13626
13627   return SDValue();
13628 }
13629
13630 /// This is a stub for TargetLowering::SimplifySetCC.
13631 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
13632                                    SDValue N1, ISD::CondCode Cond,
13633                                    SDLoc DL, bool foldBooleans) {
13634   TargetLowering::DAGCombinerInfo
13635     DagCombineInfo(DAG, Level, false, this);
13636   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
13637 }
13638
13639 /// Given an ISD::SDIV node expressing a divide by constant, return
13640 /// a DAG expression to select that will generate the same value by multiplying
13641 /// by a magic number.
13642 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
13643 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
13644   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
13645   if (!C)
13646     return SDValue();
13647
13648   // Avoid division by zero.
13649   if (C->isNullValue())
13650     return SDValue();
13651
13652   std::vector<SDNode*> Built;
13653   SDValue S =
13654       TLI.BuildSDIV(N, C->getAPIntValue(), DAG, LegalOperations, &Built);
13655
13656   for (SDNode *N : Built)
13657     AddToWorklist(N);
13658   return S;
13659 }
13660
13661 /// Given an ISD::SDIV node expressing a divide by constant power of 2, return a
13662 /// DAG expression that will generate the same value by right shifting.
13663 SDValue DAGCombiner::BuildSDIVPow2(SDNode *N) {
13664   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
13665   if (!C)
13666     return SDValue();
13667
13668   // Avoid division by zero.
13669   if (C->isNullValue())
13670     return SDValue();
13671
13672   std::vector<SDNode *> Built;
13673   SDValue S = TLI.BuildSDIVPow2(N, C->getAPIntValue(), DAG, &Built);
13674
13675   for (SDNode *N : Built)
13676     AddToWorklist(N);
13677   return S;
13678 }
13679
13680 /// Given an ISD::UDIV node expressing a divide by constant, return a DAG
13681 /// expression that will generate the same value by multiplying by a magic
13682 /// number.
13683 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
13684 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
13685   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
13686   if (!C)
13687     return SDValue();
13688
13689   // Avoid division by zero.
13690   if (C->isNullValue())
13691     return SDValue();
13692
13693   std::vector<SDNode*> Built;
13694   SDValue S =
13695       TLI.BuildUDIV(N, C->getAPIntValue(), DAG, LegalOperations, &Built);
13696
13697   for (SDNode *N : Built)
13698     AddToWorklist(N);
13699   return S;
13700 }
13701
13702 SDValue DAGCombiner::BuildReciprocalEstimate(SDValue Op) {
13703   if (Level >= AfterLegalizeDAG)
13704     return SDValue();
13705
13706   // Expose the DAG combiner to the target combiner implementations.
13707   TargetLowering::DAGCombinerInfo DCI(DAG, Level, false, this);
13708
13709   unsigned Iterations = 0;
13710   if (SDValue Est = TLI.getRecipEstimate(Op, DCI, Iterations)) {
13711     if (Iterations) {
13712       // Newton iteration for a function: F(X) is X_{i+1} = X_i - F(X_i)/F'(X_i)
13713       // For the reciprocal, we need to find the zero of the function:
13714       //   F(X) = A X - 1 [which has a zero at X = 1/A]
13715       //     =>
13716       //   X_{i+1} = X_i (2 - A X_i) = X_i + X_i (1 - A X_i) [this second form
13717       //     does not require additional intermediate precision]
13718       EVT VT = Op.getValueType();
13719       SDLoc DL(Op);
13720       SDValue FPOne = DAG.getConstantFP(1.0, DL, VT);
13721
13722       AddToWorklist(Est.getNode());
13723
13724       // Newton iterations: Est = Est + Est (1 - Arg * Est)
13725       for (unsigned i = 0; i < Iterations; ++i) {
13726         SDValue NewEst = DAG.getNode(ISD::FMUL, DL, VT, Op, Est);
13727         AddToWorklist(NewEst.getNode());
13728
13729         NewEst = DAG.getNode(ISD::FSUB, DL, VT, FPOne, NewEst);
13730         AddToWorklist(NewEst.getNode());
13731
13732         NewEst = DAG.getNode(ISD::FMUL, DL, VT, Est, NewEst);
13733         AddToWorklist(NewEst.getNode());
13734
13735         Est = DAG.getNode(ISD::FADD, DL, VT, Est, NewEst);
13736         AddToWorklist(Est.getNode());
13737       }
13738     }
13739     return Est;
13740   }
13741
13742   return SDValue();
13743 }
13744
13745 /// Newton iteration for a function: F(X) is X_{i+1} = X_i - F(X_i)/F'(X_i)
13746 /// For the reciprocal sqrt, we need to find the zero of the function:
13747 ///   F(X) = 1/X^2 - A [which has a zero at X = 1/sqrt(A)]
13748 ///     =>
13749 ///   X_{i+1} = X_i (1.5 - A X_i^2 / 2)
13750 /// As a result, we precompute A/2 prior to the iteration loop.
13751 SDValue DAGCombiner::BuildRsqrtNROneConst(SDValue Arg, SDValue Est,
13752                                           unsigned Iterations) {
13753   EVT VT = Arg.getValueType();
13754   SDLoc DL(Arg);
13755   SDValue ThreeHalves = DAG.getConstantFP(1.5, DL, VT);
13756
13757   // We now need 0.5 * Arg which we can write as (1.5 * Arg - Arg) so that
13758   // this entire sequence requires only one FP constant.
13759   SDValue HalfArg = DAG.getNode(ISD::FMUL, DL, VT, ThreeHalves, Arg);
13760   AddToWorklist(HalfArg.getNode());
13761
13762   HalfArg = DAG.getNode(ISD::FSUB, DL, VT, HalfArg, Arg);
13763   AddToWorklist(HalfArg.getNode());
13764
13765   // Newton iterations: Est = Est * (1.5 - HalfArg * Est * Est)
13766   for (unsigned i = 0; i < Iterations; ++i) {
13767     SDValue NewEst = DAG.getNode(ISD::FMUL, DL, VT, Est, Est);
13768     AddToWorklist(NewEst.getNode());
13769
13770     NewEst = DAG.getNode(ISD::FMUL, DL, VT, HalfArg, NewEst);
13771     AddToWorklist(NewEst.getNode());
13772
13773     NewEst = DAG.getNode(ISD::FSUB, DL, VT, ThreeHalves, NewEst);
13774     AddToWorklist(NewEst.getNode());
13775
13776     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, NewEst);
13777     AddToWorklist(Est.getNode());
13778   }
13779   return Est;
13780 }
13781
13782 /// Newton iteration for a function: F(X) is X_{i+1} = X_i - F(X_i)/F'(X_i)
13783 /// For the reciprocal sqrt, we need to find the zero of the function:
13784 ///   F(X) = 1/X^2 - A [which has a zero at X = 1/sqrt(A)]
13785 ///     =>
13786 ///   X_{i+1} = (-0.5 * X_i) * (A * X_i * X_i + (-3.0))
13787 SDValue DAGCombiner::BuildRsqrtNRTwoConst(SDValue Arg, SDValue Est,
13788                                           unsigned Iterations) {
13789   EVT VT = Arg.getValueType();
13790   SDLoc DL(Arg);
13791   SDValue MinusThree = DAG.getConstantFP(-3.0, DL, VT);
13792   SDValue MinusHalf = DAG.getConstantFP(-0.5, DL, VT);
13793
13794   // Newton iterations: Est = -0.5 * Est * (-3.0 + Arg * Est * Est)
13795   for (unsigned i = 0; i < Iterations; ++i) {
13796     SDValue HalfEst = DAG.getNode(ISD::FMUL, DL, VT, Est, MinusHalf);
13797     AddToWorklist(HalfEst.getNode());
13798
13799     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, Est);
13800     AddToWorklist(Est.getNode());
13801
13802     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, Arg);
13803     AddToWorklist(Est.getNode());
13804
13805     Est = DAG.getNode(ISD::FADD, DL, VT, Est, MinusThree);
13806     AddToWorklist(Est.getNode());
13807
13808     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, HalfEst);
13809     AddToWorklist(Est.getNode());
13810   }
13811   return Est;
13812 }
13813
13814 SDValue DAGCombiner::BuildRsqrtEstimate(SDValue Op) {
13815   if (Level >= AfterLegalizeDAG)
13816     return SDValue();
13817
13818   // Expose the DAG combiner to the target combiner implementations.
13819   TargetLowering::DAGCombinerInfo DCI(DAG, Level, false, this);
13820   unsigned Iterations = 0;
13821   bool UseOneConstNR = false;
13822   if (SDValue Est = TLI.getRsqrtEstimate(Op, DCI, Iterations, UseOneConstNR)) {
13823     AddToWorklist(Est.getNode());
13824     if (Iterations) {
13825       Est = UseOneConstNR ?
13826         BuildRsqrtNROneConst(Op, Est, Iterations) :
13827         BuildRsqrtNRTwoConst(Op, Est, Iterations);
13828     }
13829     return Est;
13830   }
13831
13832   return SDValue();
13833 }
13834
13835 /// Return true if base is a frame index, which is known not to alias with
13836 /// anything but itself.  Provides base object and offset as results.
13837 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
13838                            const GlobalValue *&GV, const void *&CV) {
13839   // Assume it is a primitive operation.
13840   Base = Ptr; Offset = 0; GV = nullptr; CV = nullptr;
13841
13842   // If it's an adding a simple constant then integrate the offset.
13843   if (Base.getOpcode() == ISD::ADD) {
13844     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
13845       Base = Base.getOperand(0);
13846       Offset += C->getZExtValue();
13847     }
13848   }
13849
13850   // Return the underlying GlobalValue, and update the Offset.  Return false
13851   // for GlobalAddressSDNode since the same GlobalAddress may be represented
13852   // by multiple nodes with different offsets.
13853   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
13854     GV = G->getGlobal();
13855     Offset += G->getOffset();
13856     return false;
13857   }
13858
13859   // Return the underlying Constant value, and update the Offset.  Return false
13860   // for ConstantSDNodes since the same constant pool entry may be represented
13861   // by multiple nodes with different offsets.
13862   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
13863     CV = C->isMachineConstantPoolEntry() ? (const void *)C->getMachineCPVal()
13864                                          : (const void *)C->getConstVal();
13865     Offset += C->getOffset();
13866     return false;
13867   }
13868   // If it's any of the following then it can't alias with anything but itself.
13869   return isa<FrameIndexSDNode>(Base);
13870 }
13871
13872 /// Return true if there is any possibility that the two addresses overlap.
13873 bool DAGCombiner::isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) const {
13874   // If they are the same then they must be aliases.
13875   if (Op0->getBasePtr() == Op1->getBasePtr()) return true;
13876
13877   // If they are both volatile then they cannot be reordered.
13878   if (Op0->isVolatile() && Op1->isVolatile()) return true;
13879
13880   // If one operation reads from invariant memory, and the other may store, they
13881   // cannot alias. These should really be checking the equivalent of mayWrite,
13882   // but it only matters for memory nodes other than load /store.
13883   if (Op0->isInvariant() && Op1->writeMem())
13884     return false;
13885
13886   if (Op1->isInvariant() && Op0->writeMem())
13887     return false;
13888
13889   // Gather base node and offset information.
13890   SDValue Base1, Base2;
13891   int64_t Offset1, Offset2;
13892   const GlobalValue *GV1, *GV2;
13893   const void *CV1, *CV2;
13894   bool isFrameIndex1 = FindBaseOffset(Op0->getBasePtr(),
13895                                       Base1, Offset1, GV1, CV1);
13896   bool isFrameIndex2 = FindBaseOffset(Op1->getBasePtr(),
13897                                       Base2, Offset2, GV2, CV2);
13898
13899   // If they have a same base address then check to see if they overlap.
13900   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
13901     return !((Offset1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= Offset2 ||
13902              (Offset2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= Offset1);
13903
13904   // It is possible for different frame indices to alias each other, mostly
13905   // when tail call optimization reuses return address slots for arguments.
13906   // To catch this case, look up the actual index of frame indices to compute
13907   // the real alias relationship.
13908   if (isFrameIndex1 && isFrameIndex2) {
13909     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
13910     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
13911     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
13912     return !((Offset1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= Offset2 ||
13913              (Offset2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= Offset1);
13914   }
13915
13916   // Otherwise, if we know what the bases are, and they aren't identical, then
13917   // we know they cannot alias.
13918   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
13919     return false;
13920
13921   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
13922   // compared to the size and offset of the access, we may be able to prove they
13923   // do not alias.  This check is conservative for now to catch cases created by
13924   // splitting vector types.
13925   if ((Op0->getOriginalAlignment() == Op1->getOriginalAlignment()) &&
13926       (Op0->getSrcValueOffset() != Op1->getSrcValueOffset()) &&
13927       (Op0->getMemoryVT().getSizeInBits() >> 3 ==
13928        Op1->getMemoryVT().getSizeInBits() >> 3) &&
13929       (Op0->getOriginalAlignment() > Op0->getMemoryVT().getSizeInBits()) >> 3) {
13930     int64_t OffAlign1 = Op0->getSrcValueOffset() % Op0->getOriginalAlignment();
13931     int64_t OffAlign2 = Op1->getSrcValueOffset() % Op1->getOriginalAlignment();
13932
13933     // There is no overlap between these relatively aligned accesses of similar
13934     // size, return no alias.
13935     if ((OffAlign1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= OffAlign2 ||
13936         (OffAlign2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= OffAlign1)
13937       return false;
13938   }
13939
13940   bool UseAA = CombinerGlobalAA.getNumOccurrences() > 0
13941                    ? CombinerGlobalAA
13942                    : DAG.getSubtarget().useAA();
13943 #ifndef NDEBUG
13944   if (CombinerAAOnlyFunc.getNumOccurrences() &&
13945       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
13946     UseAA = false;
13947 #endif
13948   if (UseAA &&
13949       Op0->getMemOperand()->getValue() && Op1->getMemOperand()->getValue()) {
13950     // Use alias analysis information.
13951     int64_t MinOffset = std::min(Op0->getSrcValueOffset(),
13952                                  Op1->getSrcValueOffset());
13953     int64_t Overlap1 = (Op0->getMemoryVT().getSizeInBits() >> 3) +
13954         Op0->getSrcValueOffset() - MinOffset;
13955     int64_t Overlap2 = (Op1->getMemoryVT().getSizeInBits() >> 3) +
13956         Op1->getSrcValueOffset() - MinOffset;
13957     AliasResult AAResult =
13958         AA.alias(MemoryLocation(Op0->getMemOperand()->getValue(), Overlap1,
13959                                 UseTBAA ? Op0->getAAInfo() : AAMDNodes()),
13960                  MemoryLocation(Op1->getMemOperand()->getValue(), Overlap2,
13961                                 UseTBAA ? Op1->getAAInfo() : AAMDNodes()));
13962     if (AAResult == NoAlias)
13963       return false;
13964   }
13965
13966   // Otherwise we have to assume they alias.
13967   return true;
13968 }
13969
13970 /// Walk up chain skipping non-aliasing memory nodes,
13971 /// looking for aliasing nodes and adding them to the Aliases vector.
13972 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
13973                                    SmallVectorImpl<SDValue> &Aliases) {
13974   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
13975   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
13976
13977   // Get alias information for node.
13978   bool IsLoad = isa<LoadSDNode>(N) && !cast<LSBaseSDNode>(N)->isVolatile();
13979
13980   // Starting off.
13981   Chains.push_back(OriginalChain);
13982   unsigned Depth = 0;
13983
13984   // Look at each chain and determine if it is an alias.  If so, add it to the
13985   // aliases list.  If not, then continue up the chain looking for the next
13986   // candidate.
13987   while (!Chains.empty()) {
13988     SDValue Chain = Chains.pop_back_val();
13989
13990     // For TokenFactor nodes, look at each operand and only continue up the
13991     // chain until we find two aliases.  If we've seen two aliases, assume we'll
13992     // find more and revert to original chain since the xform is unlikely to be
13993     // profitable.
13994     //
13995     // FIXME: The depth check could be made to return the last non-aliasing
13996     // chain we found before we hit a tokenfactor rather than the original
13997     // chain.
13998     if (Depth > 6 || Aliases.size() == 2) {
13999       Aliases.clear();
14000       Aliases.push_back(OriginalChain);
14001       return;
14002     }
14003
14004     // Don't bother if we've been before.
14005     if (!Visited.insert(Chain.getNode()).second)
14006       continue;
14007
14008     switch (Chain.getOpcode()) {
14009     case ISD::EntryToken:
14010       // Entry token is ideal chain operand, but handled in FindBetterChain.
14011       break;
14012
14013     case ISD::LOAD:
14014     case ISD::STORE: {
14015       // Get alias information for Chain.
14016       bool IsOpLoad = isa<LoadSDNode>(Chain.getNode()) &&
14017           !cast<LSBaseSDNode>(Chain.getNode())->isVolatile();
14018
14019       // If chain is alias then stop here.
14020       if (!(IsLoad && IsOpLoad) &&
14021           isAlias(cast<LSBaseSDNode>(N), cast<LSBaseSDNode>(Chain.getNode()))) {
14022         Aliases.push_back(Chain);
14023       } else {
14024         // Look further up the chain.
14025         Chains.push_back(Chain.getOperand(0));
14026         ++Depth;
14027       }
14028       break;
14029     }
14030
14031     case ISD::TokenFactor:
14032       // We have to check each of the operands of the token factor for "small"
14033       // token factors, so we queue them up.  Adding the operands to the queue
14034       // (stack) in reverse order maintains the original order and increases the
14035       // likelihood that getNode will find a matching token factor (CSE.)
14036       if (Chain.getNumOperands() > 16) {
14037         Aliases.push_back(Chain);
14038         break;
14039       }
14040       for (unsigned n = Chain.getNumOperands(); n;)
14041         Chains.push_back(Chain.getOperand(--n));
14042       ++Depth;
14043       break;
14044
14045     default:
14046       // For all other instructions we will just have to take what we can get.
14047       Aliases.push_back(Chain);
14048       break;
14049     }
14050   }
14051
14052   // We need to be careful here to also search for aliases through the
14053   // value operand of a store, etc. Consider the following situation:
14054   //   Token1 = ...
14055   //   L1 = load Token1, %52
14056   //   S1 = store Token1, L1, %51
14057   //   L2 = load Token1, %52+8
14058   //   S2 = store Token1, L2, %51+8
14059   //   Token2 = Token(S1, S2)
14060   //   L3 = load Token2, %53
14061   //   S3 = store Token2, L3, %52
14062   //   L4 = load Token2, %53+8
14063   //   S4 = store Token2, L4, %52+8
14064   // If we search for aliases of S3 (which loads address %52), and we look
14065   // only through the chain, then we'll miss the trivial dependence on L1
14066   // (which also loads from %52). We then might change all loads and
14067   // stores to use Token1 as their chain operand, which could result in
14068   // copying %53 into %52 before copying %52 into %51 (which should
14069   // happen first).
14070   //
14071   // The problem is, however, that searching for such data dependencies
14072   // can become expensive, and the cost is not directly related to the
14073   // chain depth. Instead, we'll rule out such configurations here by
14074   // insisting that we've visited all chain users (except for users
14075   // of the original chain, which is not necessary). When doing this,
14076   // we need to look through nodes we don't care about (otherwise, things
14077   // like register copies will interfere with trivial cases).
14078
14079   SmallVector<const SDNode *, 16> Worklist;
14080   for (const SDNode *N : Visited)
14081     if (N != OriginalChain.getNode())
14082       Worklist.push_back(N);
14083
14084   while (!Worklist.empty()) {
14085     const SDNode *M = Worklist.pop_back_val();
14086
14087     // We have already visited M, and want to make sure we've visited any uses
14088     // of M that we care about. For uses that we've not visisted, and don't
14089     // care about, queue them to the worklist.
14090
14091     for (SDNode::use_iterator UI = M->use_begin(),
14092          UIE = M->use_end(); UI != UIE; ++UI)
14093       if (UI.getUse().getValueType() == MVT::Other &&
14094           Visited.insert(*UI).second) {
14095         if (isa<MemSDNode>(*UI)) {
14096           // We've not visited this use, and we care about it (it could have an
14097           // ordering dependency with the original node).
14098           Aliases.clear();
14099           Aliases.push_back(OriginalChain);
14100           return;
14101         }
14102
14103         // We've not visited this use, but we don't care about it. Mark it as
14104         // visited and enqueue it to the worklist.
14105         Worklist.push_back(*UI);
14106       }
14107   }
14108 }
14109
14110 /// Walk up chain skipping non-aliasing memory nodes, looking for a better chain
14111 /// (aliasing node.)
14112 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
14113   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
14114
14115   // Accumulate all the aliases to this node.
14116   GatherAllAliases(N, OldChain, Aliases);
14117
14118   // If no operands then chain to entry token.
14119   if (Aliases.size() == 0)
14120     return DAG.getEntryNode();
14121
14122   // If a single operand then chain to it.  We don't need to revisit it.
14123   if (Aliases.size() == 1)
14124     return Aliases[0];
14125
14126   // Construct a custom tailored token factor.
14127   return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other, Aliases);
14128 }
14129
14130 /// This is the entry point for the file.
14131 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
14132                            CodeGenOpt::Level OptLevel) {
14133   /// This is the main entry point to this class.
14134   DAGCombiner(*this, AA, OptLevel).Run(Level);
14135 }