Test commit
[oota-llvm.git] / lib / CodeGen / SelectionDAG / DAGCombiner.cpp
1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
11 // both before and after the DAG is legalized.
12 //
13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
14 // primarily intended to handle simplification opportunities that are implicit
15 // in the LLVM IR and exposed by the various codegen lowering phases.
16 //
17 //===----------------------------------------------------------------------===//
18
19 #include "llvm/CodeGen/SelectionDAG.h"
20 #include "llvm/ADT/SmallBitVector.h"
21 #include "llvm/ADT/SmallPtrSet.h"
22 #include "llvm/ADT/SetVector.h"
23 #include "llvm/ADT/Statistic.h"
24 #include "llvm/Analysis/AliasAnalysis.h"
25 #include "llvm/CodeGen/MachineFrameInfo.h"
26 #include "llvm/CodeGen/MachineFunction.h"
27 #include "llvm/IR/DataLayout.h"
28 #include "llvm/IR/DerivedTypes.h"
29 #include "llvm/IR/Function.h"
30 #include "llvm/IR/LLVMContext.h"
31 #include "llvm/Support/CommandLine.h"
32 #include "llvm/Support/Debug.h"
33 #include "llvm/Support/ErrorHandling.h"
34 #include "llvm/Support/MathExtras.h"
35 #include "llvm/Support/raw_ostream.h"
36 #include "llvm/Target/TargetLowering.h"
37 #include "llvm/Target/TargetOptions.h"
38 #include "llvm/Target/TargetRegisterInfo.h"
39 #include "llvm/Target/TargetSubtargetInfo.h"
40 #include <algorithm>
41 using namespace llvm;
42
43 #define DEBUG_TYPE "dagcombine"
44
45 STATISTIC(NodesCombined   , "Number of dag nodes combined");
46 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
47 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
48 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
49 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
50 STATISTIC(SlicedLoads, "Number of load sliced");
51
52 namespace {
53   static cl::opt<bool>
54     CombinerAA("combiner-alias-analysis", cl::Hidden,
55                cl::desc("Enable DAG combiner alias-analysis heuristics"));
56
57   static cl::opt<bool>
58     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
59                cl::desc("Enable DAG combiner's use of IR alias analysis"));
60
61   static cl::opt<bool>
62     UseTBAA("combiner-use-tbaa", cl::Hidden, cl::init(true),
63                cl::desc("Enable DAG combiner's use of TBAA"));
64
65 #ifndef NDEBUG
66   static cl::opt<std::string>
67     CombinerAAOnlyFunc("combiner-aa-only-func", cl::Hidden,
68                cl::desc("Only use DAG-combiner alias analysis in this"
69                         " function"));
70 #endif
71
72   /// Hidden option to stress test load slicing, i.e., when this option
73   /// is enabled, load slicing bypasses most of its profitability guards.
74   static cl::opt<bool>
75   StressLoadSlicing("combiner-stress-load-slicing", cl::Hidden,
76                     cl::desc("Bypass the profitability model of load "
77                              "slicing"),
78                     cl::init(false));
79
80   static cl::opt<bool>
81     MaySplitLoadIndex("combiner-split-load-index", cl::Hidden, cl::init(true),
82                       cl::desc("DAG combiner may split indexing from loads"));
83
84 //------------------------------ DAGCombiner ---------------------------------//
85
86   class DAGCombiner {
87     SelectionDAG &DAG;
88     const TargetLowering &TLI;
89     CombineLevel Level;
90     CodeGenOpt::Level OptLevel;
91     bool LegalOperations;
92     bool LegalTypes;
93     bool ForCodeSize;
94
95     /// \brief Worklist of all of the nodes that need to be simplified.
96     ///
97     /// This must behave as a stack -- new nodes to process are pushed onto the
98     /// back and when processing we pop off of the back.
99     ///
100     /// The worklist will not contain duplicates but may contain null entries
101     /// due to nodes being deleted from the underlying DAG.
102     SmallVector<SDNode *, 64> Worklist;
103
104     /// \brief Mapping from an SDNode to its position on the worklist.
105     ///
106     /// This is used to find and remove nodes from the worklist (by nulling
107     /// them) when they are deleted from the underlying DAG. It relies on
108     /// stable indices of nodes within the worklist.
109     DenseMap<SDNode *, unsigned> WorklistMap;
110
111     /// \brief Set of nodes which have been combined (at least once).
112     ///
113     /// This is used to allow us to reliably add any operands of a DAG node
114     /// which have not yet been combined to the worklist.
115     SmallPtrSet<SDNode *, 64> CombinedNodes;
116
117     // AA - Used for DAG load/store alias analysis.
118     AliasAnalysis &AA;
119
120     /// When an instruction is simplified, add all users of the instruction to
121     /// the work lists because they might get more simplified now.
122     void AddUsersToWorklist(SDNode *N) {
123       for (SDNode *Node : N->uses())
124         AddToWorklist(Node);
125     }
126
127     /// Call the node-specific routine that folds each particular type of node.
128     SDValue visit(SDNode *N);
129
130   public:
131     /// Add to the worklist making sure its instance is at the back (next to be
132     /// processed.)
133     void AddToWorklist(SDNode *N) {
134       // Skip handle nodes as they can't usefully be combined and confuse the
135       // zero-use deletion strategy.
136       if (N->getOpcode() == ISD::HANDLENODE)
137         return;
138
139       if (WorklistMap.insert(std::make_pair(N, Worklist.size())).second)
140         Worklist.push_back(N);
141     }
142
143     /// Remove all instances of N from the worklist.
144     void removeFromWorklist(SDNode *N) {
145       CombinedNodes.erase(N);
146
147       auto It = WorklistMap.find(N);
148       if (It == WorklistMap.end())
149         return; // Not in the worklist.
150
151       // Null out the entry rather than erasing it to avoid a linear operation.
152       Worklist[It->second] = nullptr;
153       WorklistMap.erase(It);
154     }
155
156     void deleteAndRecombine(SDNode *N);
157     bool recursivelyDeleteUnusedNodes(SDNode *N);
158
159     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
160                       bool AddTo = true);
161
162     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
163       return CombineTo(N, &Res, 1, AddTo);
164     }
165
166     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
167                       bool AddTo = true) {
168       SDValue To[] = { Res0, Res1 };
169       return CombineTo(N, To, 2, AddTo);
170     }
171
172     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
173
174   private:
175
176     /// Check the specified integer node value to see if it can be simplified or
177     /// if things it uses can be simplified by bit propagation.
178     /// If so, return true.
179     bool SimplifyDemandedBits(SDValue Op) {
180       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
181       APInt Demanded = APInt::getAllOnesValue(BitWidth);
182       return SimplifyDemandedBits(Op, Demanded);
183     }
184
185     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
186
187     bool CombineToPreIndexedLoadStore(SDNode *N);
188     bool CombineToPostIndexedLoadStore(SDNode *N);
189     SDValue SplitIndexingFromLoad(LoadSDNode *LD);
190     bool SliceUpLoad(SDNode *N);
191
192     /// \brief Replace an ISD::EXTRACT_VECTOR_ELT of a load with a narrowed
193     ///   load.
194     ///
195     /// \param EVE ISD::EXTRACT_VECTOR_ELT to be replaced.
196     /// \param InVecVT type of the input vector to EVE with bitcasts resolved.
197     /// \param EltNo index of the vector element to load.
198     /// \param OriginalLoad load that EVE came from to be replaced.
199     /// \returns EVE on success SDValue() on failure.
200     SDValue ReplaceExtractVectorEltOfLoadWithNarrowedLoad(
201         SDNode *EVE, EVT InVecVT, SDValue EltNo, LoadSDNode *OriginalLoad);
202     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
203     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
204     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
205     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
206     SDValue PromoteIntBinOp(SDValue Op);
207     SDValue PromoteIntShiftOp(SDValue Op);
208     SDValue PromoteExtend(SDValue Op);
209     bool PromoteLoad(SDValue Op);
210
211     void ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
212                          SDValue Trunc, SDValue ExtLoad, SDLoc DL,
213                          ISD::NodeType ExtType);
214
215     /// Call the node-specific routine that knows how to fold each
216     /// particular type of node. If that doesn't do anything, try the
217     /// target-specific DAG combines.
218     SDValue combine(SDNode *N);
219
220     // Visitation implementation - Implement dag node combining for different
221     // node types.  The semantics are as follows:
222     // Return Value:
223     //   SDValue.getNode() == 0 - No change was made
224     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
225     //   otherwise              - N should be replaced by the returned Operand.
226     //
227     SDValue visitTokenFactor(SDNode *N);
228     SDValue visitMERGE_VALUES(SDNode *N);
229     SDValue visitADD(SDNode *N);
230     SDValue visitSUB(SDNode *N);
231     SDValue visitADDC(SDNode *N);
232     SDValue visitSUBC(SDNode *N);
233     SDValue visitADDE(SDNode *N);
234     SDValue visitSUBE(SDNode *N);
235     SDValue visitMUL(SDNode *N);
236     SDValue visitSDIV(SDNode *N);
237     SDValue visitUDIV(SDNode *N);
238     SDValue visitSREM(SDNode *N);
239     SDValue visitUREM(SDNode *N);
240     SDValue visitMULHU(SDNode *N);
241     SDValue visitMULHS(SDNode *N);
242     SDValue visitSMUL_LOHI(SDNode *N);
243     SDValue visitUMUL_LOHI(SDNode *N);
244     SDValue visitSMULO(SDNode *N);
245     SDValue visitUMULO(SDNode *N);
246     SDValue visitSDIVREM(SDNode *N);
247     SDValue visitUDIVREM(SDNode *N);
248     SDValue visitAND(SDNode *N);
249     SDValue visitOR(SDNode *N);
250     SDValue visitXOR(SDNode *N);
251     SDValue SimplifyVBinOp(SDNode *N);
252     SDValue SimplifyVUnaryOp(SDNode *N);
253     SDValue visitSHL(SDNode *N);
254     SDValue visitSRA(SDNode *N);
255     SDValue visitSRL(SDNode *N);
256     SDValue visitRotate(SDNode *N);
257     SDValue visitCTLZ(SDNode *N);
258     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
259     SDValue visitCTTZ(SDNode *N);
260     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
261     SDValue visitCTPOP(SDNode *N);
262     SDValue visitSELECT(SDNode *N);
263     SDValue visitVSELECT(SDNode *N);
264     SDValue visitSELECT_CC(SDNode *N);
265     SDValue visitSETCC(SDNode *N);
266     SDValue visitSIGN_EXTEND(SDNode *N);
267     SDValue visitZERO_EXTEND(SDNode *N);
268     SDValue visitANY_EXTEND(SDNode *N);
269     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
270     SDValue visitTRUNCATE(SDNode *N);
271     SDValue visitBITCAST(SDNode *N);
272     SDValue visitBUILD_PAIR(SDNode *N);
273     SDValue visitFADD(SDNode *N);
274     SDValue visitFSUB(SDNode *N);
275     SDValue visitFMUL(SDNode *N);
276     SDValue visitFMA(SDNode *N);
277     SDValue visitFDIV(SDNode *N);
278     SDValue visitFREM(SDNode *N);
279     SDValue visitFSQRT(SDNode *N);
280     SDValue visitFCOPYSIGN(SDNode *N);
281     SDValue visitSINT_TO_FP(SDNode *N);
282     SDValue visitUINT_TO_FP(SDNode *N);
283     SDValue visitFP_TO_SINT(SDNode *N);
284     SDValue visitFP_TO_UINT(SDNode *N);
285     SDValue visitFP_ROUND(SDNode *N);
286     SDValue visitFP_ROUND_INREG(SDNode *N);
287     SDValue visitFP_EXTEND(SDNode *N);
288     SDValue visitFNEG(SDNode *N);
289     SDValue visitFABS(SDNode *N);
290     SDValue visitFCEIL(SDNode *N);
291     SDValue visitFTRUNC(SDNode *N);
292     SDValue visitFFLOOR(SDNode *N);
293     SDValue visitFMINNUM(SDNode *N);
294     SDValue visitFMAXNUM(SDNode *N);
295     SDValue visitBRCOND(SDNode *N);
296     SDValue visitBR_CC(SDNode *N);
297     SDValue visitLOAD(SDNode *N);
298     SDValue visitSTORE(SDNode *N);
299     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
300     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
301     SDValue visitBUILD_VECTOR(SDNode *N);
302     SDValue visitCONCAT_VECTORS(SDNode *N);
303     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
304     SDValue visitVECTOR_SHUFFLE(SDNode *N);
305     SDValue visitINSERT_SUBVECTOR(SDNode *N);
306     SDValue visitMLOAD(SDNode *N);
307     SDValue visitMSTORE(SDNode *N);
308
309     SDValue XformToShuffleWithZero(SDNode *N);
310     SDValue ReassociateOps(unsigned Opc, SDLoc DL, SDValue LHS, SDValue RHS);
311
312     SDValue visitShiftByConstant(SDNode *N, ConstantSDNode *Amt);
313
314     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
315     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
316     SDValue SimplifySelect(SDLoc DL, SDValue N0, SDValue N1, SDValue N2);
317     SDValue SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1, SDValue N2,
318                              SDValue N3, ISD::CondCode CC,
319                              bool NotExtCompare = false);
320     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
321                           SDLoc DL, bool foldBooleans = true);
322
323     bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
324                            SDValue &CC) const;
325     bool isOneUseSetCC(SDValue N) const;
326
327     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
328                                          unsigned HiOp);
329     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
330     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
331     SDValue BuildSDIV(SDNode *N);
332     SDValue BuildSDIVPow2(SDNode *N);
333     SDValue BuildUDIV(SDNode *N);
334     SDValue BuildReciprocalEstimate(SDValue Op);
335     SDValue BuildRsqrtEstimate(SDValue Op);
336     SDValue BuildRsqrtNROneConst(SDValue Op, SDValue Est, unsigned Iterations);
337     SDValue BuildRsqrtNRTwoConst(SDValue Op, SDValue Est, unsigned Iterations);
338     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
339                                bool DemandHighBits = true);
340     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
341     SDNode *MatchRotatePosNeg(SDValue Shifted, SDValue Pos, SDValue Neg,
342                               SDValue InnerPos, SDValue InnerNeg,
343                               unsigned PosOpcode, unsigned NegOpcode,
344                               SDLoc DL);
345     SDNode *MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL);
346     SDValue ReduceLoadWidth(SDNode *N);
347     SDValue ReduceLoadOpStoreWidth(SDNode *N);
348     SDValue TransformFPLoadStorePair(SDNode *N);
349     SDValue reduceBuildVecExtToExtBuildVec(SDNode *N);
350     SDValue reduceBuildVecConvertToConvertBuildVec(SDNode *N);
351
352     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
353
354     /// Walk up chain skipping non-aliasing memory nodes,
355     /// looking for aliasing nodes and adding them to the Aliases vector.
356     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
357                           SmallVectorImpl<SDValue> &Aliases);
358
359     /// Return true if there is any possibility that the two addresses overlap.
360     bool isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) const;
361
362     /// Walk up chain skipping non-aliasing memory nodes, looking for a better
363     /// chain (aliasing node.)
364     SDValue FindBetterChain(SDNode *N, SDValue Chain);
365
366     /// Merge consecutive store operations into a wide store.
367     /// This optimization uses wide integers or vectors when possible.
368     /// \return True if some memory operations were changed.
369     bool MergeConsecutiveStores(StoreSDNode *N);
370
371     /// \brief Try to transform a truncation where C is a constant:
372     ///     (trunc (and X, C)) -> (and (trunc X), (trunc C))
373     ///
374     /// \p N needs to be a truncation and its first operand an AND. Other
375     /// requirements are checked by the function (e.g. that trunc is
376     /// single-use) and if missed an empty SDValue is returned.
377     SDValue distributeTruncateThroughAnd(SDNode *N);
378
379   public:
380     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
381         : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
382           OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {
383       AttributeSet FnAttrs =
384           DAG.getMachineFunction().getFunction()->getAttributes();
385       ForCodeSize =
386           FnAttrs.hasAttribute(AttributeSet::FunctionIndex,
387                                Attribute::OptimizeForSize) ||
388           FnAttrs.hasAttribute(AttributeSet::FunctionIndex, Attribute::MinSize);
389     }
390
391     /// Runs the dag combiner on all nodes in the work list
392     void Run(CombineLevel AtLevel);
393
394     SelectionDAG &getDAG() const { return DAG; }
395
396     /// Returns a type large enough to hold any valid shift amount - before type
397     /// legalization these can be huge.
398     EVT getShiftAmountTy(EVT LHSTy) {
399       assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
400       if (LHSTy.isVector())
401         return LHSTy;
402       return LegalTypes ? TLI.getScalarShiftAmountTy(LHSTy)
403                         : TLI.getPointerTy();
404     }
405
406     /// This method returns true if we are running before type legalization or
407     /// if the specified VT is legal.
408     bool isTypeLegal(const EVT &VT) {
409       if (!LegalTypes) return true;
410       return TLI.isTypeLegal(VT);
411     }
412
413     /// Convenience wrapper around TargetLowering::getSetCCResultType
414     EVT getSetCCResultType(EVT VT) const {
415       return TLI.getSetCCResultType(*DAG.getContext(), VT);
416     }
417   };
418 }
419
420
421 namespace {
422 /// This class is a DAGUpdateListener that removes any deleted
423 /// nodes from the worklist.
424 class WorklistRemover : public SelectionDAG::DAGUpdateListener {
425   DAGCombiner &DC;
426 public:
427   explicit WorklistRemover(DAGCombiner &dc)
428     : SelectionDAG::DAGUpdateListener(dc.getDAG()), DC(dc) {}
429
430   void NodeDeleted(SDNode *N, SDNode *E) override {
431     DC.removeFromWorklist(N);
432   }
433 };
434 }
435
436 //===----------------------------------------------------------------------===//
437 //  TargetLowering::DAGCombinerInfo implementation
438 //===----------------------------------------------------------------------===//
439
440 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
441   ((DAGCombiner*)DC)->AddToWorklist(N);
442 }
443
444 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
445   ((DAGCombiner*)DC)->removeFromWorklist(N);
446 }
447
448 SDValue TargetLowering::DAGCombinerInfo::
449 CombineTo(SDNode *N, const std::vector<SDValue> &To, bool AddTo) {
450   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
451 }
452
453 SDValue TargetLowering::DAGCombinerInfo::
454 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
455   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
456 }
457
458
459 SDValue TargetLowering::DAGCombinerInfo::
460 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
461   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
462 }
463
464 void TargetLowering::DAGCombinerInfo::
465 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
466   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
467 }
468
469 //===----------------------------------------------------------------------===//
470 // Helper Functions
471 //===----------------------------------------------------------------------===//
472
473 void DAGCombiner::deleteAndRecombine(SDNode *N) {
474   removeFromWorklist(N);
475
476   // If the operands of this node are only used by the node, they will now be
477   // dead. Make sure to re-visit them and recursively delete dead nodes.
478   for (const SDValue &Op : N->ops())
479     // For an operand generating multiple values, one of the values may
480     // become dead allowing further simplification (e.g. split index
481     // arithmetic from an indexed load).
482     if (Op->hasOneUse() || Op->getNumValues() > 1)
483       AddToWorklist(Op.getNode());
484
485   DAG.DeleteNode(N);
486 }
487
488 /// Return 1 if we can compute the negated form of the specified expression for
489 /// the same cost as the expression itself, or 2 if we can compute the negated
490 /// form more cheaply than the expression itself.
491 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
492                                const TargetLowering &TLI,
493                                const TargetOptions *Options,
494                                unsigned Depth = 0) {
495   // fneg is removable even if it has multiple uses.
496   if (Op.getOpcode() == ISD::FNEG) return 2;
497
498   // Don't allow anything with multiple uses.
499   if (!Op.hasOneUse()) return 0;
500
501   // Don't recurse exponentially.
502   if (Depth > 6) return 0;
503
504   switch (Op.getOpcode()) {
505   default: return false;
506   case ISD::ConstantFP:
507     // Don't invert constant FP values after legalize.  The negated constant
508     // isn't necessarily legal.
509     return LegalOperations ? 0 : 1;
510   case ISD::FADD:
511     // FIXME: determine better conditions for this xform.
512     if (!Options->UnsafeFPMath) return 0;
513
514     // After operation legalization, it might not be legal to create new FSUBs.
515     if (LegalOperations &&
516         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
517       return 0;
518
519     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
520     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
521                                     Options, Depth + 1))
522       return V;
523     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
524     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
525                               Depth + 1);
526   case ISD::FSUB:
527     // We can't turn -(A-B) into B-A when we honor signed zeros.
528     if (!Options->UnsafeFPMath) return 0;
529
530     // fold (fneg (fsub A, B)) -> (fsub B, A)
531     return 1;
532
533   case ISD::FMUL:
534   case ISD::FDIV:
535     if (Options->HonorSignDependentRoundingFPMath()) return 0;
536
537     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
538     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
539                                     Options, Depth + 1))
540       return V;
541
542     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
543                               Depth + 1);
544
545   case ISD::FP_EXTEND:
546   case ISD::FP_ROUND:
547   case ISD::FSIN:
548     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
549                               Depth + 1);
550   }
551 }
552
553 /// If isNegatibleForFree returns true, return the newly negated expression.
554 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
555                                     bool LegalOperations, unsigned Depth = 0) {
556   const TargetOptions &Options = DAG.getTarget().Options;
557   // fneg is removable even if it has multiple uses.
558   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
559
560   // Don't allow anything with multiple uses.
561   assert(Op.hasOneUse() && "Unknown reuse!");
562
563   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
564   switch (Op.getOpcode()) {
565   default: llvm_unreachable("Unknown code");
566   case ISD::ConstantFP: {
567     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
568     V.changeSign();
569     return DAG.getConstantFP(V, Op.getValueType());
570   }
571   case ISD::FADD:
572     // FIXME: determine better conditions for this xform.
573     assert(Options.UnsafeFPMath);
574
575     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
576     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
577                            DAG.getTargetLoweringInfo(), &Options, Depth+1))
578       return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
579                          GetNegatedExpression(Op.getOperand(0), DAG,
580                                               LegalOperations, Depth+1),
581                          Op.getOperand(1));
582     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
583     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
584                        GetNegatedExpression(Op.getOperand(1), DAG,
585                                             LegalOperations, Depth+1),
586                        Op.getOperand(0));
587   case ISD::FSUB:
588     // We can't turn -(A-B) into B-A when we honor signed zeros.
589     assert(Options.UnsafeFPMath);
590
591     // fold (fneg (fsub 0, B)) -> B
592     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
593       if (N0CFP->getValueAPF().isZero())
594         return Op.getOperand(1);
595
596     // fold (fneg (fsub A, B)) -> (fsub B, A)
597     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
598                        Op.getOperand(1), Op.getOperand(0));
599
600   case ISD::FMUL:
601   case ISD::FDIV:
602     assert(!Options.HonorSignDependentRoundingFPMath());
603
604     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
605     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
606                            DAG.getTargetLoweringInfo(), &Options, Depth+1))
607       return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
608                          GetNegatedExpression(Op.getOperand(0), DAG,
609                                               LegalOperations, Depth+1),
610                          Op.getOperand(1));
611
612     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
613     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
614                        Op.getOperand(0),
615                        GetNegatedExpression(Op.getOperand(1), DAG,
616                                             LegalOperations, Depth+1));
617
618   case ISD::FP_EXTEND:
619   case ISD::FSIN:
620     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
621                        GetNegatedExpression(Op.getOperand(0), DAG,
622                                             LegalOperations, Depth+1));
623   case ISD::FP_ROUND:
624       return DAG.getNode(ISD::FP_ROUND, SDLoc(Op), Op.getValueType(),
625                          GetNegatedExpression(Op.getOperand(0), DAG,
626                                               LegalOperations, Depth+1),
627                          Op.getOperand(1));
628   }
629 }
630
631 // Return true if this node is a setcc, or is a select_cc
632 // that selects between the target values used for true and false, making it
633 // equivalent to a setcc. Also, set the incoming LHS, RHS, and CC references to
634 // the appropriate nodes based on the type of node we are checking. This
635 // simplifies life a bit for the callers.
636 bool DAGCombiner::isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
637                                     SDValue &CC) const {
638   if (N.getOpcode() == ISD::SETCC) {
639     LHS = N.getOperand(0);
640     RHS = N.getOperand(1);
641     CC  = N.getOperand(2);
642     return true;
643   }
644
645   if (N.getOpcode() != ISD::SELECT_CC ||
646       !TLI.isConstTrueVal(N.getOperand(2).getNode()) ||
647       !TLI.isConstFalseVal(N.getOperand(3).getNode()))
648     return false;
649
650   if (TLI.getBooleanContents(N.getValueType()) ==
651       TargetLowering::UndefinedBooleanContent)
652     return false;
653
654   LHS = N.getOperand(0);
655   RHS = N.getOperand(1);
656   CC  = N.getOperand(4);
657   return true;
658 }
659
660 /// Return true if this is a SetCC-equivalent operation with only one use.
661 /// If this is true, it allows the users to invert the operation for free when
662 /// it is profitable to do so.
663 bool DAGCombiner::isOneUseSetCC(SDValue N) const {
664   SDValue N0, N1, N2;
665   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
666     return true;
667   return false;
668 }
669
670 /// Returns true if N is a BUILD_VECTOR node whose
671 /// elements are all the same constant or undefined.
672 static bool isConstantSplatVector(SDNode *N, APInt& SplatValue) {
673   BuildVectorSDNode *C = dyn_cast<BuildVectorSDNode>(N);
674   if (!C)
675     return false;
676
677   APInt SplatUndef;
678   unsigned SplatBitSize;
679   bool HasAnyUndefs;
680   EVT EltVT = N->getValueType(0).getVectorElementType();
681   return (C->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
682                              HasAnyUndefs) &&
683           EltVT.getSizeInBits() >= SplatBitSize);
684 }
685
686 // \brief Returns the SDNode if it is a constant BuildVector or constant.
687 static SDNode *isConstantBuildVectorOrConstantInt(SDValue N) {
688   if (isa<ConstantSDNode>(N))
689     return N.getNode();
690   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
691   if (BV && BV->isConstant())
692     return BV;
693   return nullptr;
694 }
695
696 // \brief Returns the SDNode if it is a constant splat BuildVector or constant
697 // int.
698 static ConstantSDNode *isConstOrConstSplat(SDValue N) {
699   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N))
700     return CN;
701
702   if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N)) {
703     BitVector UndefElements;
704     ConstantSDNode *CN = BV->getConstantSplatNode(&UndefElements);
705
706     // BuildVectors can truncate their operands. Ignore that case here.
707     // FIXME: We blindly ignore splats which include undef which is overly
708     // pessimistic.
709     if (CN && UndefElements.none() &&
710         CN->getValueType(0) == N.getValueType().getScalarType())
711       return CN;
712   }
713
714   return nullptr;
715 }
716
717 // \brief Returns the SDNode if it is a constant splat BuildVector or constant
718 // float.
719 static ConstantFPSDNode *isConstOrConstSplatFP(SDValue N) {
720   if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(N))
721     return CN;
722
723   if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N)) {
724     BitVector UndefElements;
725     ConstantFPSDNode *CN = BV->getConstantFPSplatNode(&UndefElements);
726
727     if (CN && UndefElements.none())
728       return CN;
729   }
730
731   return nullptr;
732 }
733
734 SDValue DAGCombiner::ReassociateOps(unsigned Opc, SDLoc DL,
735                                     SDValue N0, SDValue N1) {
736   EVT VT = N0.getValueType();
737   if (N0.getOpcode() == Opc) {
738     if (SDNode *L = isConstantBuildVectorOrConstantInt(N0.getOperand(1))) {
739       if (SDNode *R = isConstantBuildVectorOrConstantInt(N1)) {
740         // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
741         SDValue OpNode = DAG.FoldConstantArithmetic(Opc, VT, L, R);
742         if (!OpNode.getNode())
743           return SDValue();
744         return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
745       }
746       if (N0.hasOneUse()) {
747         // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one
748         // use
749         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N0.getOperand(0), N1);
750         if (!OpNode.getNode())
751           return SDValue();
752         AddToWorklist(OpNode.getNode());
753         return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
754       }
755     }
756   }
757
758   if (N1.getOpcode() == Opc) {
759     if (SDNode *R = isConstantBuildVectorOrConstantInt(N1.getOperand(1))) {
760       if (SDNode *L = isConstantBuildVectorOrConstantInt(N0)) {
761         // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
762         SDValue OpNode = DAG.FoldConstantArithmetic(Opc, VT, R, L);
763         if (!OpNode.getNode())
764           return SDValue();
765         return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
766       }
767       if (N1.hasOneUse()) {
768         // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one
769         // use
770         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N1.getOperand(0), N0);
771         if (!OpNode.getNode())
772           return SDValue();
773         AddToWorklist(OpNode.getNode());
774         return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
775       }
776     }
777   }
778
779   return SDValue();
780 }
781
782 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
783                                bool AddTo) {
784   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
785   ++NodesCombined;
786   DEBUG(dbgs() << "\nReplacing.1 ";
787         N->dump(&DAG);
788         dbgs() << "\nWith: ";
789         To[0].getNode()->dump(&DAG);
790         dbgs() << " and " << NumTo-1 << " other values\n");
791   for (unsigned i = 0, e = NumTo; i != e; ++i)
792     assert((!To[i].getNode() ||
793             N->getValueType(i) == To[i].getValueType()) &&
794            "Cannot combine value to value of different type!");
795
796   WorklistRemover DeadNodes(*this);
797   DAG.ReplaceAllUsesWith(N, To);
798   if (AddTo) {
799     // Push the new nodes and any users onto the worklist
800     for (unsigned i = 0, e = NumTo; i != e; ++i) {
801       if (To[i].getNode()) {
802         AddToWorklist(To[i].getNode());
803         AddUsersToWorklist(To[i].getNode());
804       }
805     }
806   }
807
808   // Finally, if the node is now dead, remove it from the graph.  The node
809   // may not be dead if the replacement process recursively simplified to
810   // something else needing this node.
811   if (N->use_empty())
812     deleteAndRecombine(N);
813   return SDValue(N, 0);
814 }
815
816 void DAGCombiner::
817 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
818   // Replace all uses.  If any nodes become isomorphic to other nodes and
819   // are deleted, make sure to remove them from our worklist.
820   WorklistRemover DeadNodes(*this);
821   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
822
823   // Push the new node and any (possibly new) users onto the worklist.
824   AddToWorklist(TLO.New.getNode());
825   AddUsersToWorklist(TLO.New.getNode());
826
827   // Finally, if the node is now dead, remove it from the graph.  The node
828   // may not be dead if the replacement process recursively simplified to
829   // something else needing this node.
830   if (TLO.Old.getNode()->use_empty())
831     deleteAndRecombine(TLO.Old.getNode());
832 }
833
834 /// Check the specified integer node value to see if it can be simplified or if
835 /// things it uses can be simplified by bit propagation. If so, return true.
836 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
837   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
838   APInt KnownZero, KnownOne;
839   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
840     return false;
841
842   // Revisit the node.
843   AddToWorklist(Op.getNode());
844
845   // Replace the old value with the new one.
846   ++NodesCombined;
847   DEBUG(dbgs() << "\nReplacing.2 ";
848         TLO.Old.getNode()->dump(&DAG);
849         dbgs() << "\nWith: ";
850         TLO.New.getNode()->dump(&DAG);
851         dbgs() << '\n');
852
853   CommitTargetLoweringOpt(TLO);
854   return true;
855 }
856
857 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
858   SDLoc dl(Load);
859   EVT VT = Load->getValueType(0);
860   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
861
862   DEBUG(dbgs() << "\nReplacing.9 ";
863         Load->dump(&DAG);
864         dbgs() << "\nWith: ";
865         Trunc.getNode()->dump(&DAG);
866         dbgs() << '\n');
867   WorklistRemover DeadNodes(*this);
868   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc);
869   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1));
870   deleteAndRecombine(Load);
871   AddToWorklist(Trunc.getNode());
872 }
873
874 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
875   Replace = false;
876   SDLoc dl(Op);
877   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
878     EVT MemVT = LD->getMemoryVT();
879     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
880       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
881                                                   : ISD::EXTLOAD)
882       : LD->getExtensionType();
883     Replace = true;
884     return DAG.getExtLoad(ExtType, dl, PVT,
885                           LD->getChain(), LD->getBasePtr(),
886                           MemVT, LD->getMemOperand());
887   }
888
889   unsigned Opc = Op.getOpcode();
890   switch (Opc) {
891   default: break;
892   case ISD::AssertSext:
893     return DAG.getNode(ISD::AssertSext, dl, PVT,
894                        SExtPromoteOperand(Op.getOperand(0), PVT),
895                        Op.getOperand(1));
896   case ISD::AssertZext:
897     return DAG.getNode(ISD::AssertZext, dl, PVT,
898                        ZExtPromoteOperand(Op.getOperand(0), PVT),
899                        Op.getOperand(1));
900   case ISD::Constant: {
901     unsigned ExtOpc =
902       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
903     return DAG.getNode(ExtOpc, dl, PVT, Op);
904   }
905   }
906
907   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
908     return SDValue();
909   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
910 }
911
912 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
913   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
914     return SDValue();
915   EVT OldVT = Op.getValueType();
916   SDLoc dl(Op);
917   bool Replace = false;
918   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
919   if (!NewOp.getNode())
920     return SDValue();
921   AddToWorklist(NewOp.getNode());
922
923   if (Replace)
924     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
925   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
926                      DAG.getValueType(OldVT));
927 }
928
929 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
930   EVT OldVT = Op.getValueType();
931   SDLoc dl(Op);
932   bool Replace = false;
933   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
934   if (!NewOp.getNode())
935     return SDValue();
936   AddToWorklist(NewOp.getNode());
937
938   if (Replace)
939     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
940   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
941 }
942
943 /// Promote the specified integer binary operation if the target indicates it is
944 /// beneficial. e.g. On x86, it's usually better to promote i16 operations to
945 /// i32 since i16 instructions are longer.
946 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
947   if (!LegalOperations)
948     return SDValue();
949
950   EVT VT = Op.getValueType();
951   if (VT.isVector() || !VT.isInteger())
952     return SDValue();
953
954   // If operation type is 'undesirable', e.g. i16 on x86, consider
955   // promoting it.
956   unsigned Opc = Op.getOpcode();
957   if (TLI.isTypeDesirableForOp(Opc, VT))
958     return SDValue();
959
960   EVT PVT = VT;
961   // Consult target whether it is a good idea to promote this operation and
962   // what's the right type to promote it to.
963   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
964     assert(PVT != VT && "Don't know what type to promote to!");
965
966     bool Replace0 = false;
967     SDValue N0 = Op.getOperand(0);
968     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
969     if (!NN0.getNode())
970       return SDValue();
971
972     bool Replace1 = false;
973     SDValue N1 = Op.getOperand(1);
974     SDValue NN1;
975     if (N0 == N1)
976       NN1 = NN0;
977     else {
978       NN1 = PromoteOperand(N1, PVT, Replace1);
979       if (!NN1.getNode())
980         return SDValue();
981     }
982
983     AddToWorklist(NN0.getNode());
984     if (NN1.getNode())
985       AddToWorklist(NN1.getNode());
986
987     if (Replace0)
988       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
989     if (Replace1)
990       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
991
992     DEBUG(dbgs() << "\nPromoting ";
993           Op.getNode()->dump(&DAG));
994     SDLoc dl(Op);
995     return DAG.getNode(ISD::TRUNCATE, dl, VT,
996                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
997   }
998   return SDValue();
999 }
1000
1001 /// Promote the specified integer shift operation if the target indicates it is
1002 /// beneficial. e.g. On x86, it's usually better to promote i16 operations to
1003 /// i32 since i16 instructions are longer.
1004 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
1005   if (!LegalOperations)
1006     return SDValue();
1007
1008   EVT VT = Op.getValueType();
1009   if (VT.isVector() || !VT.isInteger())
1010     return SDValue();
1011
1012   // If operation type is 'undesirable', e.g. i16 on x86, consider
1013   // promoting it.
1014   unsigned Opc = Op.getOpcode();
1015   if (TLI.isTypeDesirableForOp(Opc, VT))
1016     return SDValue();
1017
1018   EVT PVT = VT;
1019   // Consult target whether it is a good idea to promote this operation and
1020   // what's the right type to promote it to.
1021   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1022     assert(PVT != VT && "Don't know what type to promote to!");
1023
1024     bool Replace = false;
1025     SDValue N0 = Op.getOperand(0);
1026     if (Opc == ISD::SRA)
1027       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
1028     else if (Opc == ISD::SRL)
1029       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
1030     else
1031       N0 = PromoteOperand(N0, PVT, Replace);
1032     if (!N0.getNode())
1033       return SDValue();
1034
1035     AddToWorklist(N0.getNode());
1036     if (Replace)
1037       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
1038
1039     DEBUG(dbgs() << "\nPromoting ";
1040           Op.getNode()->dump(&DAG));
1041     SDLoc dl(Op);
1042     return DAG.getNode(ISD::TRUNCATE, dl, VT,
1043                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
1044   }
1045   return SDValue();
1046 }
1047
1048 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
1049   if (!LegalOperations)
1050     return SDValue();
1051
1052   EVT VT = Op.getValueType();
1053   if (VT.isVector() || !VT.isInteger())
1054     return SDValue();
1055
1056   // If operation type is 'undesirable', e.g. i16 on x86, consider
1057   // promoting it.
1058   unsigned Opc = Op.getOpcode();
1059   if (TLI.isTypeDesirableForOp(Opc, VT))
1060     return SDValue();
1061
1062   EVT PVT = VT;
1063   // Consult target whether it is a good idea to promote this operation and
1064   // what's the right type to promote it to.
1065   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1066     assert(PVT != VT && "Don't know what type to promote to!");
1067     // fold (aext (aext x)) -> (aext x)
1068     // fold (aext (zext x)) -> (zext x)
1069     // fold (aext (sext x)) -> (sext x)
1070     DEBUG(dbgs() << "\nPromoting ";
1071           Op.getNode()->dump(&DAG));
1072     return DAG.getNode(Op.getOpcode(), SDLoc(Op), VT, Op.getOperand(0));
1073   }
1074   return SDValue();
1075 }
1076
1077 bool DAGCombiner::PromoteLoad(SDValue Op) {
1078   if (!LegalOperations)
1079     return false;
1080
1081   EVT VT = Op.getValueType();
1082   if (VT.isVector() || !VT.isInteger())
1083     return false;
1084
1085   // If operation type is 'undesirable', e.g. i16 on x86, consider
1086   // promoting it.
1087   unsigned Opc = Op.getOpcode();
1088   if (TLI.isTypeDesirableForOp(Opc, VT))
1089     return false;
1090
1091   EVT PVT = VT;
1092   // Consult target whether it is a good idea to promote this operation and
1093   // what's the right type to promote it to.
1094   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1095     assert(PVT != VT && "Don't know what type to promote to!");
1096
1097     SDLoc dl(Op);
1098     SDNode *N = Op.getNode();
1099     LoadSDNode *LD = cast<LoadSDNode>(N);
1100     EVT MemVT = LD->getMemoryVT();
1101     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
1102       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
1103                                                   : ISD::EXTLOAD)
1104       : LD->getExtensionType();
1105     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
1106                                    LD->getChain(), LD->getBasePtr(),
1107                                    MemVT, LD->getMemOperand());
1108     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
1109
1110     DEBUG(dbgs() << "\nPromoting ";
1111           N->dump(&DAG);
1112           dbgs() << "\nTo: ";
1113           Result.getNode()->dump(&DAG);
1114           dbgs() << '\n');
1115     WorklistRemover DeadNodes(*this);
1116     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
1117     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1));
1118     deleteAndRecombine(N);
1119     AddToWorklist(Result.getNode());
1120     return true;
1121   }
1122   return false;
1123 }
1124
1125 /// \brief Recursively delete a node which has no uses and any operands for
1126 /// which it is the only use.
1127 ///
1128 /// Note that this both deletes the nodes and removes them from the worklist.
1129 /// It also adds any nodes who have had a user deleted to the worklist as they
1130 /// may now have only one use and subject to other combines.
1131 bool DAGCombiner::recursivelyDeleteUnusedNodes(SDNode *N) {
1132   if (!N->use_empty())
1133     return false;
1134
1135   SmallSetVector<SDNode *, 16> Nodes;
1136   Nodes.insert(N);
1137   do {
1138     N = Nodes.pop_back_val();
1139     if (!N)
1140       continue;
1141
1142     if (N->use_empty()) {
1143       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1144         Nodes.insert(N->getOperand(i).getNode());
1145
1146       removeFromWorklist(N);
1147       DAG.DeleteNode(N);
1148     } else {
1149       AddToWorklist(N);
1150     }
1151   } while (!Nodes.empty());
1152   return true;
1153 }
1154
1155 //===----------------------------------------------------------------------===//
1156 //  Main DAG Combiner implementation
1157 //===----------------------------------------------------------------------===//
1158
1159 void DAGCombiner::Run(CombineLevel AtLevel) {
1160   // set the instance variables, so that the various visit routines may use it.
1161   Level = AtLevel;
1162   LegalOperations = Level >= AfterLegalizeVectorOps;
1163   LegalTypes = Level >= AfterLegalizeTypes;
1164
1165   // Early exit if this basic block is in an optnone function.
1166   AttributeSet FnAttrs =
1167     DAG.getMachineFunction().getFunction()->getAttributes();
1168   if (FnAttrs.hasAttribute(AttributeSet::FunctionIndex,
1169                            Attribute::OptimizeNone))
1170     return;
1171
1172   // Add all the dag nodes to the worklist.
1173   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
1174        E = DAG.allnodes_end(); I != E; ++I)
1175     AddToWorklist(I);
1176
1177   // Create a dummy node (which is not added to allnodes), that adds a reference
1178   // to the root node, preventing it from being deleted, and tracking any
1179   // changes of the root.
1180   HandleSDNode Dummy(DAG.getRoot());
1181
1182   // while the worklist isn't empty, find a node and
1183   // try and combine it.
1184   while (!WorklistMap.empty()) {
1185     SDNode *N;
1186     // The Worklist holds the SDNodes in order, but it may contain null entries.
1187     do {
1188       N = Worklist.pop_back_val();
1189     } while (!N);
1190
1191     bool GoodWorklistEntry = WorklistMap.erase(N);
1192     (void)GoodWorklistEntry;
1193     assert(GoodWorklistEntry &&
1194            "Found a worklist entry without a corresponding map entry!");
1195
1196     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1197     // N is deleted from the DAG, since they too may now be dead or may have a
1198     // reduced number of uses, allowing other xforms.
1199     if (recursivelyDeleteUnusedNodes(N))
1200       continue;
1201
1202     WorklistRemover DeadNodes(*this);
1203
1204     // If this combine is running after legalizing the DAG, re-legalize any
1205     // nodes pulled off the worklist.
1206     if (Level == AfterLegalizeDAG) {
1207       SmallSetVector<SDNode *, 16> UpdatedNodes;
1208       bool NIsValid = DAG.LegalizeOp(N, UpdatedNodes);
1209
1210       for (SDNode *LN : UpdatedNodes) {
1211         AddToWorklist(LN);
1212         AddUsersToWorklist(LN);
1213       }
1214       if (!NIsValid)
1215         continue;
1216     }
1217
1218     DEBUG(dbgs() << "\nCombining: "; N->dump(&DAG));
1219
1220     // Add any operands of the new node which have not yet been combined to the
1221     // worklist as well. Because the worklist uniques things already, this
1222     // won't repeatedly process the same operand.
1223     CombinedNodes.insert(N);
1224     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1225       if (!CombinedNodes.count(N->getOperand(i).getNode()))
1226         AddToWorklist(N->getOperand(i).getNode());
1227
1228     SDValue RV = combine(N);
1229
1230     if (!RV.getNode())
1231       continue;
1232
1233     ++NodesCombined;
1234
1235     // If we get back the same node we passed in, rather than a new node or
1236     // zero, we know that the node must have defined multiple values and
1237     // CombineTo was used.  Since CombineTo takes care of the worklist
1238     // mechanics for us, we have no work to do in this case.
1239     if (RV.getNode() == N)
1240       continue;
1241
1242     assert(N->getOpcode() != ISD::DELETED_NODE &&
1243            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1244            "Node was deleted but visit returned new node!");
1245
1246     DEBUG(dbgs() << " ... into: ";
1247           RV.getNode()->dump(&DAG));
1248
1249     // Transfer debug value.
1250     DAG.TransferDbgValues(SDValue(N, 0), RV);
1251     if (N->getNumValues() == RV.getNode()->getNumValues())
1252       DAG.ReplaceAllUsesWith(N, RV.getNode());
1253     else {
1254       assert(N->getValueType(0) == RV.getValueType() &&
1255              N->getNumValues() == 1 && "Type mismatch");
1256       SDValue OpV = RV;
1257       DAG.ReplaceAllUsesWith(N, &OpV);
1258     }
1259
1260     // Push the new node and any users onto the worklist
1261     AddToWorklist(RV.getNode());
1262     AddUsersToWorklist(RV.getNode());
1263
1264     // Finally, if the node is now dead, remove it from the graph.  The node
1265     // may not be dead if the replacement process recursively simplified to
1266     // something else needing this node. This will also take care of adding any
1267     // operands which have lost a user to the worklist.
1268     recursivelyDeleteUnusedNodes(N);
1269   }
1270
1271   // If the root changed (e.g. it was a dead load, update the root).
1272   DAG.setRoot(Dummy.getValue());
1273   DAG.RemoveDeadNodes();
1274 }
1275
1276 SDValue DAGCombiner::visit(SDNode *N) {
1277   switch (N->getOpcode()) {
1278   default: break;
1279   case ISD::TokenFactor:        return visitTokenFactor(N);
1280   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1281   case ISD::ADD:                return visitADD(N);
1282   case ISD::SUB:                return visitSUB(N);
1283   case ISD::ADDC:               return visitADDC(N);
1284   case ISD::SUBC:               return visitSUBC(N);
1285   case ISD::ADDE:               return visitADDE(N);
1286   case ISD::SUBE:               return visitSUBE(N);
1287   case ISD::MUL:                return visitMUL(N);
1288   case ISD::SDIV:               return visitSDIV(N);
1289   case ISD::UDIV:               return visitUDIV(N);
1290   case ISD::SREM:               return visitSREM(N);
1291   case ISD::UREM:               return visitUREM(N);
1292   case ISD::MULHU:              return visitMULHU(N);
1293   case ISD::MULHS:              return visitMULHS(N);
1294   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1295   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1296   case ISD::SMULO:              return visitSMULO(N);
1297   case ISD::UMULO:              return visitUMULO(N);
1298   case ISD::SDIVREM:            return visitSDIVREM(N);
1299   case ISD::UDIVREM:            return visitUDIVREM(N);
1300   case ISD::AND:                return visitAND(N);
1301   case ISD::OR:                 return visitOR(N);
1302   case ISD::XOR:                return visitXOR(N);
1303   case ISD::SHL:                return visitSHL(N);
1304   case ISD::SRA:                return visitSRA(N);
1305   case ISD::SRL:                return visitSRL(N);
1306   case ISD::ROTR:
1307   case ISD::ROTL:               return visitRotate(N);
1308   case ISD::CTLZ:               return visitCTLZ(N);
1309   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1310   case ISD::CTTZ:               return visitCTTZ(N);
1311   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1312   case ISD::CTPOP:              return visitCTPOP(N);
1313   case ISD::SELECT:             return visitSELECT(N);
1314   case ISD::VSELECT:            return visitVSELECT(N);
1315   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1316   case ISD::SETCC:              return visitSETCC(N);
1317   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1318   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1319   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1320   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1321   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1322   case ISD::BITCAST:            return visitBITCAST(N);
1323   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1324   case ISD::FADD:               return visitFADD(N);
1325   case ISD::FSUB:               return visitFSUB(N);
1326   case ISD::FMUL:               return visitFMUL(N);
1327   case ISD::FMA:                return visitFMA(N);
1328   case ISD::FDIV:               return visitFDIV(N);
1329   case ISD::FREM:               return visitFREM(N);
1330   case ISD::FSQRT:              return visitFSQRT(N);
1331   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1332   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1333   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1334   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1335   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1336   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1337   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1338   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1339   case ISD::FNEG:               return visitFNEG(N);
1340   case ISD::FABS:               return visitFABS(N);
1341   case ISD::FFLOOR:             return visitFFLOOR(N);
1342   case ISD::FMINNUM:            return visitFMINNUM(N);
1343   case ISD::FMAXNUM:            return visitFMAXNUM(N);
1344   case ISD::FCEIL:              return visitFCEIL(N);
1345   case ISD::FTRUNC:             return visitFTRUNC(N);
1346   case ISD::BRCOND:             return visitBRCOND(N);
1347   case ISD::BR_CC:              return visitBR_CC(N);
1348   case ISD::LOAD:               return visitLOAD(N);
1349   case ISD::STORE:              return visitSTORE(N);
1350   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1351   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1352   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1353   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1354   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1355   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1356   case ISD::INSERT_SUBVECTOR:   return visitINSERT_SUBVECTOR(N);
1357   case ISD::MLOAD:              return visitMLOAD(N);
1358   case ISD::MSTORE:             return visitMSTORE(N);
1359   }
1360   return SDValue();
1361 }
1362
1363 SDValue DAGCombiner::combine(SDNode *N) {
1364   SDValue RV = visit(N);
1365
1366   // If nothing happened, try a target-specific DAG combine.
1367   if (!RV.getNode()) {
1368     assert(N->getOpcode() != ISD::DELETED_NODE &&
1369            "Node was deleted but visit returned NULL!");
1370
1371     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1372         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1373
1374       // Expose the DAG combiner to the target combiner impls.
1375       TargetLowering::DAGCombinerInfo
1376         DagCombineInfo(DAG, Level, false, this);
1377
1378       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1379     }
1380   }
1381
1382   // If nothing happened still, try promoting the operation.
1383   if (!RV.getNode()) {
1384     switch (N->getOpcode()) {
1385     default: break;
1386     case ISD::ADD:
1387     case ISD::SUB:
1388     case ISD::MUL:
1389     case ISD::AND:
1390     case ISD::OR:
1391     case ISD::XOR:
1392       RV = PromoteIntBinOp(SDValue(N, 0));
1393       break;
1394     case ISD::SHL:
1395     case ISD::SRA:
1396     case ISD::SRL:
1397       RV = PromoteIntShiftOp(SDValue(N, 0));
1398       break;
1399     case ISD::SIGN_EXTEND:
1400     case ISD::ZERO_EXTEND:
1401     case ISD::ANY_EXTEND:
1402       RV = PromoteExtend(SDValue(N, 0));
1403       break;
1404     case ISD::LOAD:
1405       if (PromoteLoad(SDValue(N, 0)))
1406         RV = SDValue(N, 0);
1407       break;
1408     }
1409   }
1410
1411   // If N is a commutative binary node, try commuting it to enable more
1412   // sdisel CSE.
1413   if (!RV.getNode() && SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1414       N->getNumValues() == 1) {
1415     SDValue N0 = N->getOperand(0);
1416     SDValue N1 = N->getOperand(1);
1417
1418     // Constant operands are canonicalized to RHS.
1419     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1420       SDValue Ops[] = {N1, N0};
1421       SDNode *CSENode;
1422       if (const BinaryWithFlagsSDNode *BinNode =
1423               dyn_cast<BinaryWithFlagsSDNode>(N)) {
1424         CSENode = DAG.getNodeIfExists(
1425             N->getOpcode(), N->getVTList(), Ops, BinNode->hasNoUnsignedWrap(),
1426             BinNode->hasNoSignedWrap(), BinNode->isExact());
1427       } else {
1428         CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(), Ops);
1429       }
1430       if (CSENode)
1431         return SDValue(CSENode, 0);
1432     }
1433   }
1434
1435   return RV;
1436 }
1437
1438 /// Given a node, return its input chain if it has one, otherwise return a null
1439 /// sd operand.
1440 static SDValue getInputChainForNode(SDNode *N) {
1441   if (unsigned NumOps = N->getNumOperands()) {
1442     if (N->getOperand(0).getValueType() == MVT::Other)
1443       return N->getOperand(0);
1444     if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1445       return N->getOperand(NumOps-1);
1446     for (unsigned i = 1; i < NumOps-1; ++i)
1447       if (N->getOperand(i).getValueType() == MVT::Other)
1448         return N->getOperand(i);
1449   }
1450   return SDValue();
1451 }
1452
1453 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1454   // If N has two operands, where one has an input chain equal to the other,
1455   // the 'other' chain is redundant.
1456   if (N->getNumOperands() == 2) {
1457     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1458       return N->getOperand(0);
1459     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1460       return N->getOperand(1);
1461   }
1462
1463   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1464   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1465   SmallPtrSet<SDNode*, 16> SeenOps;
1466   bool Changed = false;             // If we should replace this token factor.
1467
1468   // Start out with this token factor.
1469   TFs.push_back(N);
1470
1471   // Iterate through token factors.  The TFs grows when new token factors are
1472   // encountered.
1473   for (unsigned i = 0; i < TFs.size(); ++i) {
1474     SDNode *TF = TFs[i];
1475
1476     // Check each of the operands.
1477     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
1478       SDValue Op = TF->getOperand(i);
1479
1480       switch (Op.getOpcode()) {
1481       case ISD::EntryToken:
1482         // Entry tokens don't need to be added to the list. They are
1483         // rededundant.
1484         Changed = true;
1485         break;
1486
1487       case ISD::TokenFactor:
1488         if (Op.hasOneUse() &&
1489             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1490           // Queue up for processing.
1491           TFs.push_back(Op.getNode());
1492           // Clean up in case the token factor is removed.
1493           AddToWorklist(Op.getNode());
1494           Changed = true;
1495           break;
1496         }
1497         // Fall thru
1498
1499       default:
1500         // Only add if it isn't already in the list.
1501         if (SeenOps.insert(Op.getNode()).second)
1502           Ops.push_back(Op);
1503         else
1504           Changed = true;
1505         break;
1506       }
1507     }
1508   }
1509
1510   SDValue Result;
1511
1512   // If we've change things around then replace token factor.
1513   if (Changed) {
1514     if (Ops.empty()) {
1515       // The entry token is the only possible outcome.
1516       Result = DAG.getEntryNode();
1517     } else {
1518       // New and improved token factor.
1519       Result = DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other, Ops);
1520     }
1521
1522     // Don't add users to work list.
1523     return CombineTo(N, Result, false);
1524   }
1525
1526   return Result;
1527 }
1528
1529 /// MERGE_VALUES can always be eliminated.
1530 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1531   WorklistRemover DeadNodes(*this);
1532   // Replacing results may cause a different MERGE_VALUES to suddenly
1533   // be CSE'd with N, and carry its uses with it. Iterate until no
1534   // uses remain, to ensure that the node can be safely deleted.
1535   // First add the users of this node to the work list so that they
1536   // can be tried again once they have new operands.
1537   AddUsersToWorklist(N);
1538   do {
1539     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1540       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i));
1541   } while (!N->use_empty());
1542   deleteAndRecombine(N);
1543   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1544 }
1545
1546 SDValue DAGCombiner::visitADD(SDNode *N) {
1547   SDValue N0 = N->getOperand(0);
1548   SDValue N1 = N->getOperand(1);
1549   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1550   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1551   EVT VT = N0.getValueType();
1552
1553   // fold vector ops
1554   if (VT.isVector()) {
1555     SDValue FoldedVOp = SimplifyVBinOp(N);
1556     if (FoldedVOp.getNode()) return FoldedVOp;
1557
1558     // fold (add x, 0) -> x, vector edition
1559     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1560       return N0;
1561     if (ISD::isBuildVectorAllZeros(N0.getNode()))
1562       return N1;
1563   }
1564
1565   // fold (add x, undef) -> undef
1566   if (N0.getOpcode() == ISD::UNDEF)
1567     return N0;
1568   if (N1.getOpcode() == ISD::UNDEF)
1569     return N1;
1570   // fold (add c1, c2) -> c1+c2
1571   if (N0C && N1C)
1572     return DAG.FoldConstantArithmetic(ISD::ADD, VT, N0C, N1C);
1573   // canonicalize constant to RHS
1574   if (N0C && !N1C)
1575     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N1, N0);
1576   // fold (add x, 0) -> x
1577   if (N1C && N1C->isNullValue())
1578     return N0;
1579   // fold (add Sym, c) -> Sym+c
1580   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1581     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1582         GA->getOpcode() == ISD::GlobalAddress)
1583       return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1584                                   GA->getOffset() +
1585                                     (uint64_t)N1C->getSExtValue());
1586   // fold ((c1-A)+c2) -> (c1+c2)-A
1587   if (N1C && N0.getOpcode() == ISD::SUB)
1588     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
1589       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1590                          DAG.getConstant(N1C->getAPIntValue()+
1591                                          N0C->getAPIntValue(), VT),
1592                          N0.getOperand(1));
1593   // reassociate add
1594   SDValue RADD = ReassociateOps(ISD::ADD, SDLoc(N), N0, N1);
1595   if (RADD.getNode())
1596     return RADD;
1597   // fold ((0-A) + B) -> B-A
1598   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
1599       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
1600     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1, N0.getOperand(1));
1601   // fold (A + (0-B)) -> A-B
1602   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
1603       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
1604     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1.getOperand(1));
1605   // fold (A+(B-A)) -> B
1606   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1607     return N1.getOperand(0);
1608   // fold ((B-A)+A) -> B
1609   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1610     return N0.getOperand(0);
1611   // fold (A+(B-(A+C))) to (B-C)
1612   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1613       N0 == N1.getOperand(1).getOperand(0))
1614     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1615                        N1.getOperand(1).getOperand(1));
1616   // fold (A+(B-(C+A))) to (B-C)
1617   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1618       N0 == N1.getOperand(1).getOperand(1))
1619     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1620                        N1.getOperand(1).getOperand(0));
1621   // fold (A+((B-A)+or-C)) to (B+or-C)
1622   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1623       N1.getOperand(0).getOpcode() == ISD::SUB &&
1624       N0 == N1.getOperand(0).getOperand(1))
1625     return DAG.getNode(N1.getOpcode(), SDLoc(N), VT,
1626                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1627
1628   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1629   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1630     SDValue N00 = N0.getOperand(0);
1631     SDValue N01 = N0.getOperand(1);
1632     SDValue N10 = N1.getOperand(0);
1633     SDValue N11 = N1.getOperand(1);
1634
1635     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1636       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1637                          DAG.getNode(ISD::ADD, SDLoc(N0), VT, N00, N10),
1638                          DAG.getNode(ISD::ADD, SDLoc(N1), VT, N01, N11));
1639   }
1640
1641   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1642     return SDValue(N, 0);
1643
1644   // fold (a+b) -> (a|b) iff a and b share no bits.
1645   if (VT.isInteger() && !VT.isVector()) {
1646     APInt LHSZero, LHSOne;
1647     APInt RHSZero, RHSOne;
1648     DAG.computeKnownBits(N0, LHSZero, LHSOne);
1649
1650     if (LHSZero.getBoolValue()) {
1651       DAG.computeKnownBits(N1, RHSZero, RHSOne);
1652
1653       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1654       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1655       if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero){
1656         if (!LegalOperations || TLI.isOperationLegal(ISD::OR, VT))
1657           return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1);
1658       }
1659     }
1660   }
1661
1662   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1663   if (N1.getOpcode() == ISD::SHL &&
1664       N1.getOperand(0).getOpcode() == ISD::SUB)
1665     if (ConstantSDNode *C =
1666           dyn_cast<ConstantSDNode>(N1.getOperand(0).getOperand(0)))
1667       if (C->getAPIntValue() == 0)
1668         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0,
1669                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1670                                        N1.getOperand(0).getOperand(1),
1671                                        N1.getOperand(1)));
1672   if (N0.getOpcode() == ISD::SHL &&
1673       N0.getOperand(0).getOpcode() == ISD::SUB)
1674     if (ConstantSDNode *C =
1675           dyn_cast<ConstantSDNode>(N0.getOperand(0).getOperand(0)))
1676       if (C->getAPIntValue() == 0)
1677         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1,
1678                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1679                                        N0.getOperand(0).getOperand(1),
1680                                        N0.getOperand(1)));
1681
1682   if (N1.getOpcode() == ISD::AND) {
1683     SDValue AndOp0 = N1.getOperand(0);
1684     ConstantSDNode *AndOp1 = dyn_cast<ConstantSDNode>(N1->getOperand(1));
1685     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1686     unsigned DestBits = VT.getScalarType().getSizeInBits();
1687
1688     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1689     // and similar xforms where the inner op is either ~0 or 0.
1690     if (NumSignBits == DestBits && AndOp1 && AndOp1->isOne()) {
1691       SDLoc DL(N);
1692       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1693     }
1694   }
1695
1696   // add (sext i1), X -> sub X, (zext i1)
1697   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1698       N0.getOperand(0).getValueType() == MVT::i1 &&
1699       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1700     SDLoc DL(N);
1701     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1702     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1703   }
1704
1705   // add X, (sextinreg Y i1) -> sub X, (and Y 1)
1706   if (N1.getOpcode() == ISD::SIGN_EXTEND_INREG) {
1707     VTSDNode *TN = cast<VTSDNode>(N1.getOperand(1));
1708     if (TN->getVT() == MVT::i1) {
1709       SDLoc DL(N);
1710       SDValue ZExt = DAG.getNode(ISD::AND, DL, VT, N1.getOperand(0),
1711                                  DAG.getConstant(1, VT));
1712       return DAG.getNode(ISD::SUB, DL, VT, N0, ZExt);
1713     }
1714   }
1715
1716   return SDValue();
1717 }
1718
1719 SDValue DAGCombiner::visitADDC(SDNode *N) {
1720   SDValue N0 = N->getOperand(0);
1721   SDValue N1 = N->getOperand(1);
1722   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1723   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1724   EVT VT = N0.getValueType();
1725
1726   // If the flag result is dead, turn this into an ADD.
1727   if (!N->hasAnyUseOfValue(1))
1728     return CombineTo(N, DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N1),
1729                      DAG.getNode(ISD::CARRY_FALSE,
1730                                  SDLoc(N), MVT::Glue));
1731
1732   // canonicalize constant to RHS.
1733   if (N0C && !N1C)
1734     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N1, N0);
1735
1736   // fold (addc x, 0) -> x + no carry out
1737   if (N1C && N1C->isNullValue())
1738     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1739                                         SDLoc(N), MVT::Glue));
1740
1741   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1742   APInt LHSZero, LHSOne;
1743   APInt RHSZero, RHSOne;
1744   DAG.computeKnownBits(N0, LHSZero, LHSOne);
1745
1746   if (LHSZero.getBoolValue()) {
1747     DAG.computeKnownBits(N1, RHSZero, RHSOne);
1748
1749     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1750     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1751     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1752       return CombineTo(N, DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1),
1753                        DAG.getNode(ISD::CARRY_FALSE,
1754                                    SDLoc(N), MVT::Glue));
1755   }
1756
1757   return SDValue();
1758 }
1759
1760 SDValue DAGCombiner::visitADDE(SDNode *N) {
1761   SDValue N0 = N->getOperand(0);
1762   SDValue N1 = N->getOperand(1);
1763   SDValue CarryIn = N->getOperand(2);
1764   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1765   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1766
1767   // canonicalize constant to RHS
1768   if (N0C && !N1C)
1769     return DAG.getNode(ISD::ADDE, SDLoc(N), N->getVTList(),
1770                        N1, N0, CarryIn);
1771
1772   // fold (adde x, y, false) -> (addc x, y)
1773   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1774     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N0, N1);
1775
1776   return SDValue();
1777 }
1778
1779 // Since it may not be valid to emit a fold to zero for vector initializers
1780 // check if we can before folding.
1781 static SDValue tryFoldToZero(SDLoc DL, const TargetLowering &TLI, EVT VT,
1782                              SelectionDAG &DAG,
1783                              bool LegalOperations, bool LegalTypes) {
1784   if (!VT.isVector())
1785     return DAG.getConstant(0, VT);
1786   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
1787     return DAG.getConstant(0, VT);
1788   return SDValue();
1789 }
1790
1791 SDValue DAGCombiner::visitSUB(SDNode *N) {
1792   SDValue N0 = N->getOperand(0);
1793   SDValue N1 = N->getOperand(1);
1794   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1795   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1796   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? nullptr :
1797     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1798   EVT VT = N0.getValueType();
1799
1800   // fold vector ops
1801   if (VT.isVector()) {
1802     SDValue FoldedVOp = SimplifyVBinOp(N);
1803     if (FoldedVOp.getNode()) return FoldedVOp;
1804
1805     // fold (sub x, 0) -> x, vector edition
1806     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1807       return N0;
1808   }
1809
1810   // fold (sub x, x) -> 0
1811   // FIXME: Refactor this and xor and other similar operations together.
1812   if (N0 == N1)
1813     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
1814   // fold (sub c1, c2) -> c1-c2
1815   if (N0C && N1C)
1816     return DAG.FoldConstantArithmetic(ISD::SUB, VT, N0C, N1C);
1817   // fold (sub x, c) -> (add x, -c)
1818   if (N1C)
1819     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0,
1820                        DAG.getConstant(-N1C->getAPIntValue(), VT));
1821   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1822   if (N0C && N0C->isAllOnesValue())
1823     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
1824   // fold A-(A-B) -> B
1825   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1826     return N1.getOperand(1);
1827   // fold (A+B)-A -> B
1828   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1829     return N0.getOperand(1);
1830   // fold (A+B)-B -> A
1831   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1832     return N0.getOperand(0);
1833   // fold C2-(A+C1) -> (C2-C1)-A
1834   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1835     SDValue NewC = DAG.getConstant(N0C->getAPIntValue() - N1C1->getAPIntValue(),
1836                                    VT);
1837     return DAG.getNode(ISD::SUB, SDLoc(N), VT, NewC,
1838                        N1.getOperand(0));
1839   }
1840   // fold ((A+(B+or-C))-B) -> A+or-C
1841   if (N0.getOpcode() == ISD::ADD &&
1842       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1843        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1844       N0.getOperand(1).getOperand(0) == N1)
1845     return DAG.getNode(N0.getOperand(1).getOpcode(), SDLoc(N), VT,
1846                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1847   // fold ((A+(C+B))-B) -> A+C
1848   if (N0.getOpcode() == ISD::ADD &&
1849       N0.getOperand(1).getOpcode() == ISD::ADD &&
1850       N0.getOperand(1).getOperand(1) == N1)
1851     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1852                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1853   // fold ((A-(B-C))-C) -> A-B
1854   if (N0.getOpcode() == ISD::SUB &&
1855       N0.getOperand(1).getOpcode() == ISD::SUB &&
1856       N0.getOperand(1).getOperand(1) == N1)
1857     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1858                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1859
1860   // If either operand of a sub is undef, the result is undef
1861   if (N0.getOpcode() == ISD::UNDEF)
1862     return N0;
1863   if (N1.getOpcode() == ISD::UNDEF)
1864     return N1;
1865
1866   // If the relocation model supports it, consider symbol offsets.
1867   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1868     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1869       // fold (sub Sym, c) -> Sym-c
1870       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1871         return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1872                                     GA->getOffset() -
1873                                       (uint64_t)N1C->getSExtValue());
1874       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1875       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1876         if (GA->getGlobal() == GB->getGlobal())
1877           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1878                                  VT);
1879     }
1880
1881   // sub X, (sextinreg Y i1) -> add X, (and Y 1)
1882   if (N1.getOpcode() == ISD::SIGN_EXTEND_INREG) {
1883     VTSDNode *TN = cast<VTSDNode>(N1.getOperand(1));
1884     if (TN->getVT() == MVT::i1) {
1885       SDLoc DL(N);
1886       SDValue ZExt = DAG.getNode(ISD::AND, DL, VT, N1.getOperand(0),
1887                                  DAG.getConstant(1, VT));
1888       return DAG.getNode(ISD::ADD, DL, VT, N0, ZExt);
1889     }
1890   }
1891
1892   return SDValue();
1893 }
1894
1895 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1896   SDValue N0 = N->getOperand(0);
1897   SDValue N1 = N->getOperand(1);
1898   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1899   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1900   EVT VT = N0.getValueType();
1901
1902   // If the flag result is dead, turn this into an SUB.
1903   if (!N->hasAnyUseOfValue(1))
1904     return CombineTo(N, DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1),
1905                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1906                                  MVT::Glue));
1907
1908   // fold (subc x, x) -> 0 + no borrow
1909   if (N0 == N1)
1910     return CombineTo(N, DAG.getConstant(0, VT),
1911                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1912                                  MVT::Glue));
1913
1914   // fold (subc x, 0) -> x + no borrow
1915   if (N1C && N1C->isNullValue())
1916     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1917                                         MVT::Glue));
1918
1919   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1920   if (N0C && N0C->isAllOnesValue())
1921     return CombineTo(N, DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0),
1922                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1923                                  MVT::Glue));
1924
1925   return SDValue();
1926 }
1927
1928 SDValue DAGCombiner::visitSUBE(SDNode *N) {
1929   SDValue N0 = N->getOperand(0);
1930   SDValue N1 = N->getOperand(1);
1931   SDValue CarryIn = N->getOperand(2);
1932
1933   // fold (sube x, y, false) -> (subc x, y)
1934   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1935     return DAG.getNode(ISD::SUBC, SDLoc(N), N->getVTList(), N0, N1);
1936
1937   return SDValue();
1938 }
1939
1940 SDValue DAGCombiner::visitMUL(SDNode *N) {
1941   SDValue N0 = N->getOperand(0);
1942   SDValue N1 = N->getOperand(1);
1943   EVT VT = N0.getValueType();
1944
1945   // fold (mul x, undef) -> 0
1946   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1947     return DAG.getConstant(0, VT);
1948
1949   bool N0IsConst = false;
1950   bool N1IsConst = false;
1951   APInt ConstValue0, ConstValue1;
1952   // fold vector ops
1953   if (VT.isVector()) {
1954     SDValue FoldedVOp = SimplifyVBinOp(N);
1955     if (FoldedVOp.getNode()) return FoldedVOp;
1956
1957     N0IsConst = isConstantSplatVector(N0.getNode(), ConstValue0);
1958     N1IsConst = isConstantSplatVector(N1.getNode(), ConstValue1);
1959   } else {
1960     N0IsConst = dyn_cast<ConstantSDNode>(N0) != nullptr;
1961     ConstValue0 = N0IsConst ? (dyn_cast<ConstantSDNode>(N0))->getAPIntValue()
1962                             : APInt();
1963     N1IsConst = dyn_cast<ConstantSDNode>(N1) != nullptr;
1964     ConstValue1 = N1IsConst ? (dyn_cast<ConstantSDNode>(N1))->getAPIntValue()
1965                             : APInt();
1966   }
1967
1968   // fold (mul c1, c2) -> c1*c2
1969   if (N0IsConst && N1IsConst)
1970     return DAG.FoldConstantArithmetic(ISD::MUL, VT, N0.getNode(), N1.getNode());
1971
1972   // canonicalize constant to RHS
1973   if (N0IsConst && !N1IsConst)
1974     return DAG.getNode(ISD::MUL, SDLoc(N), VT, N1, N0);
1975   // fold (mul x, 0) -> 0
1976   if (N1IsConst && ConstValue1 == 0)
1977     return N1;
1978   // We require a splat of the entire scalar bit width for non-contiguous
1979   // bit patterns.
1980   bool IsFullSplat =
1981     ConstValue1.getBitWidth() == VT.getScalarType().getSizeInBits();
1982   // fold (mul x, 1) -> x
1983   if (N1IsConst && ConstValue1 == 1 && IsFullSplat)
1984     return N0;
1985   // fold (mul x, -1) -> 0-x
1986   if (N1IsConst && ConstValue1.isAllOnesValue())
1987     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1988                        DAG.getConstant(0, VT), N0);
1989   // fold (mul x, (1 << c)) -> x << c
1990   if (N1IsConst && ConstValue1.isPowerOf2() && IsFullSplat)
1991     return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
1992                        DAG.getConstant(ConstValue1.logBase2(),
1993                                        getShiftAmountTy(N0.getValueType())));
1994   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
1995   if (N1IsConst && (-ConstValue1).isPowerOf2() && IsFullSplat) {
1996     unsigned Log2Val = (-ConstValue1).logBase2();
1997     // FIXME: If the input is something that is easily negated (e.g. a
1998     // single-use add), we should put the negate there.
1999     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
2000                        DAG.getConstant(0, VT),
2001                        DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
2002                             DAG.getConstant(Log2Val,
2003                                       getShiftAmountTy(N0.getValueType()))));
2004   }
2005
2006   APInt Val;
2007   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
2008   if (N1IsConst && N0.getOpcode() == ISD::SHL &&
2009       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
2010                      isa<ConstantSDNode>(N0.getOperand(1)))) {
2011     SDValue C3 = DAG.getNode(ISD::SHL, SDLoc(N), VT,
2012                              N1, N0.getOperand(1));
2013     AddToWorklist(C3.getNode());
2014     return DAG.getNode(ISD::MUL, SDLoc(N), VT,
2015                        N0.getOperand(0), C3);
2016   }
2017
2018   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
2019   // use.
2020   {
2021     SDValue Sh(nullptr,0), Y(nullptr,0);
2022     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
2023     if (N0.getOpcode() == ISD::SHL &&
2024         (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
2025                        isa<ConstantSDNode>(N0.getOperand(1))) &&
2026         N0.getNode()->hasOneUse()) {
2027       Sh = N0; Y = N1;
2028     } else if (N1.getOpcode() == ISD::SHL &&
2029                isa<ConstantSDNode>(N1.getOperand(1)) &&
2030                N1.getNode()->hasOneUse()) {
2031       Sh = N1; Y = N0;
2032     }
2033
2034     if (Sh.getNode()) {
2035       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2036                                 Sh.getOperand(0), Y);
2037       return DAG.getNode(ISD::SHL, SDLoc(N), VT,
2038                          Mul, Sh.getOperand(1));
2039     }
2040   }
2041
2042   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
2043   if (N1IsConst && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
2044       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
2045                      isa<ConstantSDNode>(N0.getOperand(1))))
2046     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
2047                        DAG.getNode(ISD::MUL, SDLoc(N0), VT,
2048                                    N0.getOperand(0), N1),
2049                        DAG.getNode(ISD::MUL, SDLoc(N1), VT,
2050                                    N0.getOperand(1), N1));
2051
2052   // reassociate mul
2053   SDValue RMUL = ReassociateOps(ISD::MUL, SDLoc(N), N0, N1);
2054   if (RMUL.getNode())
2055     return RMUL;
2056
2057   return SDValue();
2058 }
2059
2060 SDValue DAGCombiner::visitSDIV(SDNode *N) {
2061   SDValue N0 = N->getOperand(0);
2062   SDValue N1 = N->getOperand(1);
2063   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2064   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2065   EVT VT = N->getValueType(0);
2066
2067   // fold vector ops
2068   if (VT.isVector()) {
2069     SDValue FoldedVOp = SimplifyVBinOp(N);
2070     if (FoldedVOp.getNode()) return FoldedVOp;
2071   }
2072
2073   // fold (sdiv c1, c2) -> c1/c2
2074   if (N0C && N1C && !N1C->isNullValue())
2075     return DAG.FoldConstantArithmetic(ISD::SDIV, VT, N0C, N1C);
2076   // fold (sdiv X, 1) -> X
2077   if (N1C && N1C->getAPIntValue() == 1LL)
2078     return N0;
2079   // fold (sdiv X, -1) -> 0-X
2080   if (N1C && N1C->isAllOnesValue())
2081     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
2082                        DAG.getConstant(0, VT), N0);
2083   // If we know the sign bits of both operands are zero, strength reduce to a
2084   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
2085   if (!VT.isVector()) {
2086     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2087       return DAG.getNode(ISD::UDIV, SDLoc(N), N1.getValueType(),
2088                          N0, N1);
2089   }
2090
2091   // fold (sdiv X, pow2) -> simple ops after legalize
2092   if (N1C && !N1C->isNullValue() && (N1C->getAPIntValue().isPowerOf2() ||
2093                                      (-N1C->getAPIntValue()).isPowerOf2())) {
2094     // If dividing by powers of two is cheap, then don't perform the following
2095     // fold.
2096     if (TLI.isPow2SDivCheap())
2097       return SDValue();
2098
2099     // Target-specific implementation of sdiv x, pow2.
2100     SDValue Res = BuildSDIVPow2(N);
2101     if (Res.getNode())
2102       return Res;
2103
2104     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
2105
2106     // Splat the sign bit into the register
2107     SDValue SGN =
2108         DAG.getNode(ISD::SRA, SDLoc(N), VT, N0,
2109                     DAG.getConstant(VT.getScalarSizeInBits() - 1,
2110                                     getShiftAmountTy(N0.getValueType())));
2111     AddToWorklist(SGN.getNode());
2112
2113     // Add (N0 < 0) ? abs2 - 1 : 0;
2114     SDValue SRL =
2115         DAG.getNode(ISD::SRL, SDLoc(N), VT, SGN,
2116                     DAG.getConstant(VT.getScalarSizeInBits() - lg2,
2117                                     getShiftAmountTy(SGN.getValueType())));
2118     SDValue ADD = DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, SRL);
2119     AddToWorklist(SRL.getNode());
2120     AddToWorklist(ADD.getNode());    // Divide by pow2
2121     SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), VT, ADD,
2122                   DAG.getConstant(lg2, getShiftAmountTy(ADD.getValueType())));
2123
2124     // If we're dividing by a positive value, we're done.  Otherwise, we must
2125     // negate the result.
2126     if (N1C->getAPIntValue().isNonNegative())
2127       return SRA;
2128
2129     AddToWorklist(SRA.getNode());
2130     return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), SRA);
2131   }
2132
2133   // if integer divide is expensive and we satisfy the requirements, emit an
2134   // alternate sequence.
2135   if (N1C && !TLI.isIntDivCheap()) {
2136     SDValue Op = BuildSDIV(N);
2137     if (Op.getNode()) return Op;
2138   }
2139
2140   // undef / X -> 0
2141   if (N0.getOpcode() == ISD::UNDEF)
2142     return DAG.getConstant(0, VT);
2143   // X / undef -> undef
2144   if (N1.getOpcode() == ISD::UNDEF)
2145     return N1;
2146
2147   return SDValue();
2148 }
2149
2150 SDValue DAGCombiner::visitUDIV(SDNode *N) {
2151   SDValue N0 = N->getOperand(0);
2152   SDValue N1 = N->getOperand(1);
2153   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2154   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2155   EVT VT = N->getValueType(0);
2156
2157   // fold vector ops
2158   if (VT.isVector()) {
2159     SDValue FoldedVOp = SimplifyVBinOp(N);
2160     if (FoldedVOp.getNode()) return FoldedVOp;
2161   }
2162
2163   // fold (udiv c1, c2) -> c1/c2
2164   if (N0C && N1C && !N1C->isNullValue())
2165     return DAG.FoldConstantArithmetic(ISD::UDIV, VT, N0C, N1C);
2166   // fold (udiv x, (1 << c)) -> x >>u c
2167   if (N1C && N1C->getAPIntValue().isPowerOf2())
2168     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0,
2169                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
2170                                        getShiftAmountTy(N0.getValueType())));
2171   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
2172   if (N1.getOpcode() == ISD::SHL) {
2173     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2174       if (SHC->getAPIntValue().isPowerOf2()) {
2175         EVT ADDVT = N1.getOperand(1).getValueType();
2176         SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N), ADDVT,
2177                                   N1.getOperand(1),
2178                                   DAG.getConstant(SHC->getAPIntValue()
2179                                                                   .logBase2(),
2180                                                   ADDVT));
2181         AddToWorklist(Add.getNode());
2182         return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, Add);
2183       }
2184     }
2185   }
2186   // fold (udiv x, c) -> alternate
2187   if (N1C && !TLI.isIntDivCheap()) {
2188     SDValue Op = BuildUDIV(N);
2189     if (Op.getNode()) return Op;
2190   }
2191
2192   // undef / X -> 0
2193   if (N0.getOpcode() == ISD::UNDEF)
2194     return DAG.getConstant(0, VT);
2195   // X / undef -> undef
2196   if (N1.getOpcode() == ISD::UNDEF)
2197     return N1;
2198
2199   return SDValue();
2200 }
2201
2202 SDValue DAGCombiner::visitSREM(SDNode *N) {
2203   SDValue N0 = N->getOperand(0);
2204   SDValue N1 = N->getOperand(1);
2205   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2206   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2207   EVT VT = N->getValueType(0);
2208
2209   // fold (srem c1, c2) -> c1%c2
2210   if (N0C && N1C && !N1C->isNullValue())
2211     return DAG.FoldConstantArithmetic(ISD::SREM, VT, N0C, N1C);
2212   // If we know the sign bits of both operands are zero, strength reduce to a
2213   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
2214   if (!VT.isVector()) {
2215     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2216       return DAG.getNode(ISD::UREM, SDLoc(N), VT, N0, N1);
2217   }
2218
2219   // If X/C can be simplified by the division-by-constant logic, lower
2220   // X%C to the equivalent of X-X/C*C.
2221   if (N1C && !N1C->isNullValue()) {
2222     SDValue Div = DAG.getNode(ISD::SDIV, SDLoc(N), VT, N0, N1);
2223     AddToWorklist(Div.getNode());
2224     SDValue OptimizedDiv = combine(Div.getNode());
2225     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2226       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2227                                 OptimizedDiv, N1);
2228       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2229       AddToWorklist(Mul.getNode());
2230       return Sub;
2231     }
2232   }
2233
2234   // undef % X -> 0
2235   if (N0.getOpcode() == ISD::UNDEF)
2236     return DAG.getConstant(0, VT);
2237   // X % undef -> undef
2238   if (N1.getOpcode() == ISD::UNDEF)
2239     return N1;
2240
2241   return SDValue();
2242 }
2243
2244 SDValue DAGCombiner::visitUREM(SDNode *N) {
2245   SDValue N0 = N->getOperand(0);
2246   SDValue N1 = N->getOperand(1);
2247   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2248   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2249   EVT VT = N->getValueType(0);
2250
2251   // fold (urem c1, c2) -> c1%c2
2252   if (N0C && N1C && !N1C->isNullValue())
2253     return DAG.FoldConstantArithmetic(ISD::UREM, VT, N0C, N1C);
2254   // fold (urem x, pow2) -> (and x, pow2-1)
2255   if (N1C && !N1C->isNullValue() && N1C->getAPIntValue().isPowerOf2())
2256     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0,
2257                        DAG.getConstant(N1C->getAPIntValue()-1,VT));
2258   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2259   if (N1.getOpcode() == ISD::SHL) {
2260     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2261       if (SHC->getAPIntValue().isPowerOf2()) {
2262         SDValue Add =
2263           DAG.getNode(ISD::ADD, SDLoc(N), VT, N1,
2264                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()),
2265                                  VT));
2266         AddToWorklist(Add.getNode());
2267         return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, Add);
2268       }
2269     }
2270   }
2271
2272   // If X/C can be simplified by the division-by-constant logic, lower
2273   // X%C to the equivalent of X-X/C*C.
2274   if (N1C && !N1C->isNullValue()) {
2275     SDValue Div = DAG.getNode(ISD::UDIV, SDLoc(N), VT, N0, N1);
2276     AddToWorklist(Div.getNode());
2277     SDValue OptimizedDiv = combine(Div.getNode());
2278     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2279       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2280                                 OptimizedDiv, N1);
2281       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2282       AddToWorklist(Mul.getNode());
2283       return Sub;
2284     }
2285   }
2286
2287   // undef % X -> 0
2288   if (N0.getOpcode() == ISD::UNDEF)
2289     return DAG.getConstant(0, VT);
2290   // X % undef -> undef
2291   if (N1.getOpcode() == ISD::UNDEF)
2292     return N1;
2293
2294   return SDValue();
2295 }
2296
2297 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2298   SDValue N0 = N->getOperand(0);
2299   SDValue N1 = N->getOperand(1);
2300   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2301   EVT VT = N->getValueType(0);
2302   SDLoc DL(N);
2303
2304   // fold (mulhs x, 0) -> 0
2305   if (N1C && N1C->isNullValue())
2306     return N1;
2307   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2308   if (N1C && N1C->getAPIntValue() == 1)
2309     return DAG.getNode(ISD::SRA, SDLoc(N), N0.getValueType(), N0,
2310                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2311                                        getShiftAmountTy(N0.getValueType())));
2312   // fold (mulhs x, undef) -> 0
2313   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2314     return DAG.getConstant(0, VT);
2315
2316   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2317   // plus a shift.
2318   if (VT.isSimple() && !VT.isVector()) {
2319     MVT Simple = VT.getSimpleVT();
2320     unsigned SimpleSize = Simple.getSizeInBits();
2321     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2322     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2323       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2324       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2325       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2326       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2327             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2328       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2329     }
2330   }
2331
2332   return SDValue();
2333 }
2334
2335 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2336   SDValue N0 = N->getOperand(0);
2337   SDValue N1 = N->getOperand(1);
2338   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2339   EVT VT = N->getValueType(0);
2340   SDLoc DL(N);
2341
2342   // fold (mulhu x, 0) -> 0
2343   if (N1C && N1C->isNullValue())
2344     return N1;
2345   // fold (mulhu x, 1) -> 0
2346   if (N1C && N1C->getAPIntValue() == 1)
2347     return DAG.getConstant(0, N0.getValueType());
2348   // fold (mulhu x, undef) -> 0
2349   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2350     return DAG.getConstant(0, VT);
2351
2352   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2353   // plus a shift.
2354   if (VT.isSimple() && !VT.isVector()) {
2355     MVT Simple = VT.getSimpleVT();
2356     unsigned SimpleSize = Simple.getSizeInBits();
2357     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2358     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2359       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2360       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2361       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2362       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2363             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2364       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2365     }
2366   }
2367
2368   return SDValue();
2369 }
2370
2371 /// Perform optimizations common to nodes that compute two values. LoOp and HiOp
2372 /// give the opcodes for the two computations that are being performed. Return
2373 /// true if a simplification was made.
2374 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2375                                                 unsigned HiOp) {
2376   // If the high half is not needed, just compute the low half.
2377   bool HiExists = N->hasAnyUseOfValue(1);
2378   if (!HiExists &&
2379       (!LegalOperations ||
2380        TLI.isOperationLegalOrCustom(LoOp, N->getValueType(0)))) {
2381     SDValue Res = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0), N->ops());
2382     return CombineTo(N, Res, Res);
2383   }
2384
2385   // If the low half is not needed, just compute the high half.
2386   bool LoExists = N->hasAnyUseOfValue(0);
2387   if (!LoExists &&
2388       (!LegalOperations ||
2389        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2390     SDValue Res = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1), N->ops());
2391     return CombineTo(N, Res, Res);
2392   }
2393
2394   // If both halves are used, return as it is.
2395   if (LoExists && HiExists)
2396     return SDValue();
2397
2398   // If the two computed results can be simplified separately, separate them.
2399   if (LoExists) {
2400     SDValue Lo = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0), N->ops());
2401     AddToWorklist(Lo.getNode());
2402     SDValue LoOpt = combine(Lo.getNode());
2403     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2404         (!LegalOperations ||
2405          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2406       return CombineTo(N, LoOpt, LoOpt);
2407   }
2408
2409   if (HiExists) {
2410     SDValue Hi = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1), N->ops());
2411     AddToWorklist(Hi.getNode());
2412     SDValue HiOpt = combine(Hi.getNode());
2413     if (HiOpt.getNode() && HiOpt != Hi &&
2414         (!LegalOperations ||
2415          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2416       return CombineTo(N, HiOpt, HiOpt);
2417   }
2418
2419   return SDValue();
2420 }
2421
2422 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2423   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS);
2424   if (Res.getNode()) return Res;
2425
2426   EVT VT = N->getValueType(0);
2427   SDLoc DL(N);
2428
2429   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2430   // plus a shift.
2431   if (VT.isSimple() && !VT.isVector()) {
2432     MVT Simple = VT.getSimpleVT();
2433     unsigned SimpleSize = Simple.getSizeInBits();
2434     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2435     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2436       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2437       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2438       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2439       // Compute the high part as N1.
2440       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2441             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2442       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2443       // Compute the low part as N0.
2444       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2445       return CombineTo(N, Lo, Hi);
2446     }
2447   }
2448
2449   return SDValue();
2450 }
2451
2452 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2453   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU);
2454   if (Res.getNode()) return Res;
2455
2456   EVT VT = N->getValueType(0);
2457   SDLoc DL(N);
2458
2459   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2460   // plus a shift.
2461   if (VT.isSimple() && !VT.isVector()) {
2462     MVT Simple = VT.getSimpleVT();
2463     unsigned SimpleSize = Simple.getSizeInBits();
2464     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2465     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2466       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2467       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2468       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2469       // Compute the high part as N1.
2470       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2471             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2472       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2473       // Compute the low part as N0.
2474       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2475       return CombineTo(N, Lo, Hi);
2476     }
2477   }
2478
2479   return SDValue();
2480 }
2481
2482 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2483   // (smulo x, 2) -> (saddo x, x)
2484   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2485     if (C2->getAPIntValue() == 2)
2486       return DAG.getNode(ISD::SADDO, SDLoc(N), N->getVTList(),
2487                          N->getOperand(0), N->getOperand(0));
2488
2489   return SDValue();
2490 }
2491
2492 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2493   // (umulo x, 2) -> (uaddo x, x)
2494   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2495     if (C2->getAPIntValue() == 2)
2496       return DAG.getNode(ISD::UADDO, SDLoc(N), N->getVTList(),
2497                          N->getOperand(0), N->getOperand(0));
2498
2499   return SDValue();
2500 }
2501
2502 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2503   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM);
2504   if (Res.getNode()) return Res;
2505
2506   return SDValue();
2507 }
2508
2509 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2510   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM);
2511   if (Res.getNode()) return Res;
2512
2513   return SDValue();
2514 }
2515
2516 /// If this is a binary operator with two operands of the same opcode, try to
2517 /// simplify it.
2518 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2519   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2520   EVT VT = N0.getValueType();
2521   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2522
2523   // Bail early if none of these transforms apply.
2524   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2525
2526   // For each of OP in AND/OR/XOR:
2527   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2528   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2529   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2530   // fold (OP (bswap x), (bswap y)) -> (bswap (OP x, y))
2531   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2532   //
2533   // do not sink logical op inside of a vector extend, since it may combine
2534   // into a vsetcc.
2535   EVT Op0VT = N0.getOperand(0).getValueType();
2536   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2537        N0.getOpcode() == ISD::SIGN_EXTEND ||
2538        N0.getOpcode() == ISD::BSWAP ||
2539        // Avoid infinite looping with PromoteIntBinOp.
2540        (N0.getOpcode() == ISD::ANY_EXTEND &&
2541         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2542        (N0.getOpcode() == ISD::TRUNCATE &&
2543         (!TLI.isZExtFree(VT, Op0VT) ||
2544          !TLI.isTruncateFree(Op0VT, VT)) &&
2545         TLI.isTypeLegal(Op0VT))) &&
2546       !VT.isVector() &&
2547       Op0VT == N1.getOperand(0).getValueType() &&
2548       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2549     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2550                                  N0.getOperand(0).getValueType(),
2551                                  N0.getOperand(0), N1.getOperand(0));
2552     AddToWorklist(ORNode.getNode());
2553     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, ORNode);
2554   }
2555
2556   // For each of OP in SHL/SRL/SRA/AND...
2557   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2558   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2559   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2560   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2561        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2562       N0.getOperand(1) == N1.getOperand(1)) {
2563     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2564                                  N0.getOperand(0).getValueType(),
2565                                  N0.getOperand(0), N1.getOperand(0));
2566     AddToWorklist(ORNode.getNode());
2567     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
2568                        ORNode, N0.getOperand(1));
2569   }
2570
2571   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2572   // Only perform this optimization after type legalization and before
2573   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2574   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2575   // we don't want to undo this promotion.
2576   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2577   // on scalars.
2578   if ((N0.getOpcode() == ISD::BITCAST ||
2579        N0.getOpcode() == ISD::SCALAR_TO_VECTOR) &&
2580       Level == AfterLegalizeTypes) {
2581     SDValue In0 = N0.getOperand(0);
2582     SDValue In1 = N1.getOperand(0);
2583     EVT In0Ty = In0.getValueType();
2584     EVT In1Ty = In1.getValueType();
2585     SDLoc DL(N);
2586     // If both incoming values are integers, and the original types are the
2587     // same.
2588     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2589       SDValue Op = DAG.getNode(N->getOpcode(), DL, In0Ty, In0, In1);
2590       SDValue BC = DAG.getNode(N0.getOpcode(), DL, VT, Op);
2591       AddToWorklist(Op.getNode());
2592       return BC;
2593     }
2594   }
2595
2596   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2597   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2598   // If both shuffles use the same mask, and both shuffle within a single
2599   // vector, then it is worthwhile to move the swizzle after the operation.
2600   // The type-legalizer generates this pattern when loading illegal
2601   // vector types from memory. In many cases this allows additional shuffle
2602   // optimizations.
2603   // There are other cases where moving the shuffle after the xor/and/or
2604   // is profitable even if shuffles don't perform a swizzle.
2605   // If both shuffles use the same mask, and both shuffles have the same first
2606   // or second operand, then it might still be profitable to move the shuffle
2607   // after the xor/and/or operation.
2608   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG) {
2609     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2610     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2611
2612     assert(N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType() &&
2613            "Inputs to shuffles are not the same type");
2614
2615     // Check that both shuffles use the same mask. The masks are known to be of
2616     // the same length because the result vector type is the same.
2617     // Check also that shuffles have only one use to avoid introducing extra
2618     // instructions.
2619     if (SVN0->hasOneUse() && SVN1->hasOneUse() &&
2620         SVN0->getMask().equals(SVN1->getMask())) {
2621       SDValue ShOp = N0->getOperand(1);
2622
2623       // Don't try to fold this node if it requires introducing a
2624       // build vector of all zeros that might be illegal at this stage.
2625       if (N->getOpcode() == ISD::XOR && ShOp.getOpcode() != ISD::UNDEF) {
2626         if (!LegalTypes)
2627           ShOp = DAG.getConstant(0, VT);
2628         else
2629           ShOp = SDValue();
2630       }
2631
2632       // (AND (shuf (A, C), shuf (B, C)) -> shuf (AND (A, B), C)
2633       // (OR  (shuf (A, C), shuf (B, C)) -> shuf (OR  (A, B), C)
2634       // (XOR (shuf (A, C), shuf (B, C)) -> shuf (XOR (A, B), V_0)
2635       if (N0.getOperand(1) == N1.getOperand(1) && ShOp.getNode()) {
2636         SDValue NewNode = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2637                                       N0->getOperand(0), N1->getOperand(0));
2638         AddToWorklist(NewNode.getNode());
2639         return DAG.getVectorShuffle(VT, SDLoc(N), NewNode, ShOp,
2640                                     &SVN0->getMask()[0]);
2641       }
2642
2643       // Don't try to fold this node if it requires introducing a
2644       // build vector of all zeros that might be illegal at this stage.
2645       ShOp = N0->getOperand(0);
2646       if (N->getOpcode() == ISD::XOR && ShOp.getOpcode() != ISD::UNDEF) {
2647         if (!LegalTypes)
2648           ShOp = DAG.getConstant(0, VT);
2649         else
2650           ShOp = SDValue();
2651       }
2652
2653       // (AND (shuf (C, A), shuf (C, B)) -> shuf (C, AND (A, B))
2654       // (OR  (shuf (C, A), shuf (C, B)) -> shuf (C, OR  (A, B))
2655       // (XOR (shuf (C, A), shuf (C, B)) -> shuf (V_0, XOR (A, B))
2656       if (N0->getOperand(0) == N1->getOperand(0) && ShOp.getNode()) {
2657         SDValue NewNode = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2658                                       N0->getOperand(1), N1->getOperand(1));
2659         AddToWorklist(NewNode.getNode());
2660         return DAG.getVectorShuffle(VT, SDLoc(N), ShOp, NewNode,
2661                                     &SVN0->getMask()[0]);
2662       }
2663     }
2664   }
2665
2666   return SDValue();
2667 }
2668
2669 SDValue DAGCombiner::visitAND(SDNode *N) {
2670   SDValue N0 = N->getOperand(0);
2671   SDValue N1 = N->getOperand(1);
2672   SDValue LL, LR, RL, RR, CC0, CC1;
2673   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2674   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2675   EVT VT = N1.getValueType();
2676   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2677
2678   // fold vector ops
2679   if (VT.isVector()) {
2680     SDValue FoldedVOp = SimplifyVBinOp(N);
2681     if (FoldedVOp.getNode()) return FoldedVOp;
2682
2683     // fold (and x, 0) -> 0, vector edition
2684     if (ISD::isBuildVectorAllZeros(N0.getNode()))
2685       // do not return N0, because undef node may exist in N0
2686       return DAG.getConstant(
2687           APInt::getNullValue(
2688               N0.getValueType().getScalarType().getSizeInBits()),
2689           N0.getValueType());
2690     if (ISD::isBuildVectorAllZeros(N1.getNode()))
2691       // do not return N1, because undef node may exist in N1
2692       return DAG.getConstant(
2693           APInt::getNullValue(
2694               N1.getValueType().getScalarType().getSizeInBits()),
2695           N1.getValueType());
2696
2697     // fold (and x, -1) -> x, vector edition
2698     if (ISD::isBuildVectorAllOnes(N0.getNode()))
2699       return N1;
2700     if (ISD::isBuildVectorAllOnes(N1.getNode()))
2701       return N0;
2702   }
2703
2704   // fold (and x, undef) -> 0
2705   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2706     return DAG.getConstant(0, VT);
2707   // fold (and c1, c2) -> c1&c2
2708   if (N0C && N1C)
2709     return DAG.FoldConstantArithmetic(ISD::AND, VT, N0C, N1C);
2710   // canonicalize constant to RHS
2711   if (N0C && !N1C)
2712     return DAG.getNode(ISD::AND, SDLoc(N), VT, N1, N0);
2713   // fold (and x, -1) -> x
2714   if (N1C && N1C->isAllOnesValue())
2715     return N0;
2716   // if (and x, c) is known to be zero, return 0
2717   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2718                                    APInt::getAllOnesValue(BitWidth)))
2719     return DAG.getConstant(0, VT);
2720   // reassociate and
2721   SDValue RAND = ReassociateOps(ISD::AND, SDLoc(N), N0, N1);
2722   if (RAND.getNode())
2723     return RAND;
2724   // fold (and (or x, C), D) -> D if (C & D) == D
2725   if (N1C && N0.getOpcode() == ISD::OR)
2726     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2727       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2728         return N1;
2729   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2730   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2731     SDValue N0Op0 = N0.getOperand(0);
2732     APInt Mask = ~N1C->getAPIntValue();
2733     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2734     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2735       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N),
2736                                  N0.getValueType(), N0Op0);
2737
2738       // Replace uses of the AND with uses of the Zero extend node.
2739       CombineTo(N, Zext);
2740
2741       // We actually want to replace all uses of the any_extend with the
2742       // zero_extend, to avoid duplicating things.  This will later cause this
2743       // AND to be folded.
2744       CombineTo(N0.getNode(), Zext);
2745       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2746     }
2747   }
2748   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
2749   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
2750   // already be zero by virtue of the width of the base type of the load.
2751   //
2752   // the 'X' node here can either be nothing or an extract_vector_elt to catch
2753   // more cases.
2754   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
2755        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
2756       N0.getOpcode() == ISD::LOAD) {
2757     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
2758                                          N0 : N0.getOperand(0) );
2759
2760     // Get the constant (if applicable) the zero'th operand is being ANDed with.
2761     // This can be a pure constant or a vector splat, in which case we treat the
2762     // vector as a scalar and use the splat value.
2763     APInt Constant = APInt::getNullValue(1);
2764     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
2765       Constant = C->getAPIntValue();
2766     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
2767       APInt SplatValue, SplatUndef;
2768       unsigned SplatBitSize;
2769       bool HasAnyUndefs;
2770       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
2771                                              SplatBitSize, HasAnyUndefs);
2772       if (IsSplat) {
2773         // Undef bits can contribute to a possible optimisation if set, so
2774         // set them.
2775         SplatValue |= SplatUndef;
2776
2777         // The splat value may be something like "0x00FFFFFF", which means 0 for
2778         // the first vector value and FF for the rest, repeating. We need a mask
2779         // that will apply equally to all members of the vector, so AND all the
2780         // lanes of the constant together.
2781         EVT VT = Vector->getValueType(0);
2782         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
2783
2784         // If the splat value has been compressed to a bitlength lower
2785         // than the size of the vector lane, we need to re-expand it to
2786         // the lane size.
2787         if (BitWidth > SplatBitSize)
2788           for (SplatValue = SplatValue.zextOrTrunc(BitWidth);
2789                SplatBitSize < BitWidth;
2790                SplatBitSize = SplatBitSize * 2)
2791             SplatValue |= SplatValue.shl(SplatBitSize);
2792
2793         Constant = APInt::getAllOnesValue(BitWidth);
2794         for (unsigned i = 0, n = SplatBitSize/BitWidth; i < n; ++i)
2795           Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
2796       }
2797     }
2798
2799     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
2800     // actually legal and isn't going to get expanded, else this is a false
2801     // optimisation.
2802     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
2803                                                     Load->getMemoryVT());
2804
2805     // Resize the constant to the same size as the original memory access before
2806     // extension. If it is still the AllOnesValue then this AND is completely
2807     // unneeded.
2808     Constant =
2809       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
2810
2811     bool B;
2812     switch (Load->getExtensionType()) {
2813     default: B = false; break;
2814     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
2815     case ISD::ZEXTLOAD:
2816     case ISD::NON_EXTLOAD: B = true; break;
2817     }
2818
2819     if (B && Constant.isAllOnesValue()) {
2820       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
2821       // preserve semantics once we get rid of the AND.
2822       SDValue NewLoad(Load, 0);
2823       if (Load->getExtensionType() == ISD::EXTLOAD) {
2824         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
2825                               Load->getValueType(0), SDLoc(Load),
2826                               Load->getChain(), Load->getBasePtr(),
2827                               Load->getOffset(), Load->getMemoryVT(),
2828                               Load->getMemOperand());
2829         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
2830         if (Load->getNumValues() == 3) {
2831           // PRE/POST_INC loads have 3 values.
2832           SDValue To[] = { NewLoad.getValue(0), NewLoad.getValue(1),
2833                            NewLoad.getValue(2) };
2834           CombineTo(Load, To, 3, true);
2835         } else {
2836           CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
2837         }
2838       }
2839
2840       // Fold the AND away, taking care not to fold to the old load node if we
2841       // replaced it.
2842       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
2843
2844       return SDValue(N, 0); // Return N so it doesn't get rechecked!
2845     }
2846   }
2847   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2848   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2849     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2850     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2851
2852     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2853         LL.getValueType().isInteger()) {
2854       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2855       if (cast<ConstantSDNode>(LR)->isNullValue() && Op1 == ISD::SETEQ) {
2856         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2857                                      LR.getValueType(), LL, RL);
2858         AddToWorklist(ORNode.getNode());
2859         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2860       }
2861       // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2862       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
2863         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(N0),
2864                                       LR.getValueType(), LL, RL);
2865         AddToWorklist(ANDNode.getNode());
2866         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
2867       }
2868       // fold (and (setgt X,  -1), (setgt Y,  -1)) -> (setgt (or X, Y), -1)
2869       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
2870         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2871                                      LR.getValueType(), LL, RL);
2872         AddToWorklist(ORNode.getNode());
2873         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2874       }
2875     }
2876     // Simplify (and (setne X, 0), (setne X, -1)) -> (setuge (add X, 1), 2)
2877     if (LL == RL && isa<ConstantSDNode>(LR) && isa<ConstantSDNode>(RR) &&
2878         Op0 == Op1 && LL.getValueType().isInteger() &&
2879       Op0 == ISD::SETNE && ((cast<ConstantSDNode>(LR)->isNullValue() &&
2880                                  cast<ConstantSDNode>(RR)->isAllOnesValue()) ||
2881                                 (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
2882                                  cast<ConstantSDNode>(RR)->isNullValue()))) {
2883       SDValue ADDNode = DAG.getNode(ISD::ADD, SDLoc(N0), LL.getValueType(),
2884                                     LL, DAG.getConstant(1, LL.getValueType()));
2885       AddToWorklist(ADDNode.getNode());
2886       return DAG.getSetCC(SDLoc(N), VT, ADDNode,
2887                           DAG.getConstant(2, LL.getValueType()), ISD::SETUGE);
2888     }
2889     // canonicalize equivalent to ll == rl
2890     if (LL == RR && LR == RL) {
2891       Op1 = ISD::getSetCCSwappedOperands(Op1);
2892       std::swap(RL, RR);
2893     }
2894     if (LL == RL && LR == RR) {
2895       bool isInteger = LL.getValueType().isInteger();
2896       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2897       if (Result != ISD::SETCC_INVALID &&
2898           (!LegalOperations ||
2899            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
2900             TLI.isOperationLegal(ISD::SETCC,
2901                             getSetCCResultType(N0.getSimpleValueType())))))
2902         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
2903                             LL, LR, Result);
2904     }
2905   }
2906
2907   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
2908   if (N0.getOpcode() == N1.getOpcode()) {
2909     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2910     if (Tmp.getNode()) return Tmp;
2911   }
2912
2913   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
2914   // fold (and (sra)) -> (and (srl)) when possible.
2915   if (!VT.isVector() &&
2916       SimplifyDemandedBits(SDValue(N, 0)))
2917     return SDValue(N, 0);
2918
2919   // fold (zext_inreg (extload x)) -> (zextload x)
2920   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
2921     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2922     EVT MemVT = LN0->getMemoryVT();
2923     // If we zero all the possible extended bits, then we can turn this into
2924     // a zextload if we are running before legalize or the operation is legal.
2925     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2926     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2927                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2928         ((!LegalOperations && !LN0->isVolatile()) ||
2929          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2930       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2931                                        LN0->getChain(), LN0->getBasePtr(),
2932                                        MemVT, LN0->getMemOperand());
2933       AddToWorklist(N);
2934       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2935       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2936     }
2937   }
2938   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
2939   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
2940       N0.hasOneUse()) {
2941     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2942     EVT MemVT = LN0->getMemoryVT();
2943     // If we zero all the possible extended bits, then we can turn this into
2944     // a zextload if we are running before legalize or the operation is legal.
2945     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2946     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2947                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2948         ((!LegalOperations && !LN0->isVolatile()) ||
2949          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2950       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2951                                        LN0->getChain(), LN0->getBasePtr(),
2952                                        MemVT, LN0->getMemOperand());
2953       AddToWorklist(N);
2954       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2955       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2956     }
2957   }
2958
2959   // fold (and (load x), 255) -> (zextload x, i8)
2960   // fold (and (extload x, i16), 255) -> (zextload x, i8)
2961   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
2962   if (N1C && (N0.getOpcode() == ISD::LOAD ||
2963               (N0.getOpcode() == ISD::ANY_EXTEND &&
2964                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
2965     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
2966     LoadSDNode *LN0 = HasAnyExt
2967       ? cast<LoadSDNode>(N0.getOperand(0))
2968       : cast<LoadSDNode>(N0);
2969     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
2970         LN0->isUnindexed() && N0.hasOneUse() && SDValue(LN0, 0).hasOneUse()) {
2971       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
2972       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
2973         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
2974         EVT LoadedVT = LN0->getMemoryVT();
2975
2976         if (ExtVT == LoadedVT &&
2977             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2978           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2979
2980           SDValue NewLoad =
2981             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
2982                            LN0->getChain(), LN0->getBasePtr(), ExtVT,
2983                            LN0->getMemOperand());
2984           AddToWorklist(N);
2985           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
2986           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2987         }
2988
2989         // Do not change the width of a volatile load.
2990         // Do not generate loads of non-round integer types since these can
2991         // be expensive (and would be wrong if the type is not byte sized).
2992         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
2993             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2994           EVT PtrType = LN0->getOperand(1).getValueType();
2995
2996           unsigned Alignment = LN0->getAlignment();
2997           SDValue NewPtr = LN0->getBasePtr();
2998
2999           // For big endian targets, we need to add an offset to the pointer
3000           // to load the correct bytes.  For little endian systems, we merely
3001           // need to read fewer bytes from the same pointer.
3002           if (TLI.isBigEndian()) {
3003             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
3004             unsigned EVTStoreBytes = ExtVT.getStoreSize();
3005             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
3006             NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0), PtrType,
3007                                  NewPtr, DAG.getConstant(PtrOff, PtrType));
3008             Alignment = MinAlign(Alignment, PtrOff);
3009           }
3010
3011           AddToWorklist(NewPtr.getNode());
3012
3013           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
3014           SDValue Load =
3015             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
3016                            LN0->getChain(), NewPtr,
3017                            LN0->getPointerInfo(),
3018                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
3019                            LN0->isInvariant(), Alignment, LN0->getAAInfo());
3020           AddToWorklist(N);
3021           CombineTo(LN0, Load, Load.getValue(1));
3022           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3023         }
3024       }
3025     }
3026   }
3027
3028   if (N0.getOpcode() == ISD::ADD && N1.getOpcode() == ISD::SRL &&
3029       VT.getSizeInBits() <= 64) {
3030     if (ConstantSDNode *ADDI = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3031       APInt ADDC = ADDI->getAPIntValue();
3032       if (!TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
3033         // Look for (and (add x, c1), (lshr y, c2)). If C1 wasn't a legal
3034         // immediate for an add, but it is legal if its top c2 bits are set,
3035         // transform the ADD so the immediate doesn't need to be materialized
3036         // in a register.
3037         if (ConstantSDNode *SRLI = dyn_cast<ConstantSDNode>(N1.getOperand(1))) {
3038           APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
3039                                              SRLI->getZExtValue());
3040           if (DAG.MaskedValueIsZero(N0.getOperand(1), Mask)) {
3041             ADDC |= Mask;
3042             if (TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
3043               SDValue NewAdd =
3044                 DAG.getNode(ISD::ADD, SDLoc(N0), VT,
3045                             N0.getOperand(0), DAG.getConstant(ADDC, VT));
3046               CombineTo(N0.getNode(), NewAdd);
3047               return SDValue(N, 0); // Return N so it doesn't get rechecked!
3048             }
3049           }
3050         }
3051       }
3052     }
3053   }
3054
3055   // fold (and (or (srl N, 8), (shl N, 8)), 0xffff) -> (srl (bswap N), const)
3056   if (N1C && N1C->getAPIntValue() == 0xffff && N0.getOpcode() == ISD::OR) {
3057     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
3058                                        N0.getOperand(1), false);
3059     if (BSwap.getNode())
3060       return BSwap;
3061   }
3062
3063   return SDValue();
3064 }
3065
3066 /// Match (a >> 8) | (a << 8) as (bswap a) >> 16.
3067 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
3068                                         bool DemandHighBits) {
3069   if (!LegalOperations)
3070     return SDValue();
3071
3072   EVT VT = N->getValueType(0);
3073   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
3074     return SDValue();
3075   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3076     return SDValue();
3077
3078   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
3079   bool LookPassAnd0 = false;
3080   bool LookPassAnd1 = false;
3081   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
3082       std::swap(N0, N1);
3083   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
3084       std::swap(N0, N1);
3085   if (N0.getOpcode() == ISD::AND) {
3086     if (!N0.getNode()->hasOneUse())
3087       return SDValue();
3088     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3089     if (!N01C || N01C->getZExtValue() != 0xFF00)
3090       return SDValue();
3091     N0 = N0.getOperand(0);
3092     LookPassAnd0 = true;
3093   }
3094
3095   if (N1.getOpcode() == ISD::AND) {
3096     if (!N1.getNode()->hasOneUse())
3097       return SDValue();
3098     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
3099     if (!N11C || N11C->getZExtValue() != 0xFF)
3100       return SDValue();
3101     N1 = N1.getOperand(0);
3102     LookPassAnd1 = true;
3103   }
3104
3105   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
3106     std::swap(N0, N1);
3107   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
3108     return SDValue();
3109   if (!N0.getNode()->hasOneUse() ||
3110       !N1.getNode()->hasOneUse())
3111     return SDValue();
3112
3113   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3114   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
3115   if (!N01C || !N11C)
3116     return SDValue();
3117   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
3118     return SDValue();
3119
3120   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
3121   SDValue N00 = N0->getOperand(0);
3122   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
3123     if (!N00.getNode()->hasOneUse())
3124       return SDValue();
3125     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
3126     if (!N001C || N001C->getZExtValue() != 0xFF)
3127       return SDValue();
3128     N00 = N00.getOperand(0);
3129     LookPassAnd0 = true;
3130   }
3131
3132   SDValue N10 = N1->getOperand(0);
3133   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
3134     if (!N10.getNode()->hasOneUse())
3135       return SDValue();
3136     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
3137     if (!N101C || N101C->getZExtValue() != 0xFF00)
3138       return SDValue();
3139     N10 = N10.getOperand(0);
3140     LookPassAnd1 = true;
3141   }
3142
3143   if (N00 != N10)
3144     return SDValue();
3145
3146   // Make sure everything beyond the low halfword gets set to zero since the SRL
3147   // 16 will clear the top bits.
3148   unsigned OpSizeInBits = VT.getSizeInBits();
3149   if (DemandHighBits && OpSizeInBits > 16) {
3150     // If the left-shift isn't masked out then the only way this is a bswap is
3151     // if all bits beyond the low 8 are 0. In that case the entire pattern
3152     // reduces to a left shift anyway: leave it for other parts of the combiner.
3153     if (!LookPassAnd0)
3154       return SDValue();
3155
3156     // However, if the right shift isn't masked out then it might be because
3157     // it's not needed. See if we can spot that too.
3158     if (!LookPassAnd1 &&
3159         !DAG.MaskedValueIsZero(
3160             N10, APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - 16)))
3161       return SDValue();
3162   }
3163
3164   SDValue Res = DAG.getNode(ISD::BSWAP, SDLoc(N), VT, N00);
3165   if (OpSizeInBits > 16)
3166     Res = DAG.getNode(ISD::SRL, SDLoc(N), VT, Res,
3167                       DAG.getConstant(OpSizeInBits-16, getShiftAmountTy(VT)));
3168   return Res;
3169 }
3170
3171 /// Return true if the specified node is an element that makes up a 32-bit
3172 /// packed halfword byteswap.
3173 /// ((x & 0x000000ff) << 8) |
3174 /// ((x & 0x0000ff00) >> 8) |
3175 /// ((x & 0x00ff0000) << 8) |
3176 /// ((x & 0xff000000) >> 8)
3177 static bool isBSwapHWordElement(SDValue N, MutableArrayRef<SDNode *> Parts) {
3178   if (!N.getNode()->hasOneUse())
3179     return false;
3180
3181   unsigned Opc = N.getOpcode();
3182   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
3183     return false;
3184
3185   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3186   if (!N1C)
3187     return false;
3188
3189   unsigned Num;
3190   switch (N1C->getZExtValue()) {
3191   default:
3192     return false;
3193   case 0xFF:       Num = 0; break;
3194   case 0xFF00:     Num = 1; break;
3195   case 0xFF0000:   Num = 2; break;
3196   case 0xFF000000: Num = 3; break;
3197   }
3198
3199   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
3200   SDValue N0 = N.getOperand(0);
3201   if (Opc == ISD::AND) {
3202     if (Num == 0 || Num == 2) {
3203       // (x >> 8) & 0xff
3204       // (x >> 8) & 0xff0000
3205       if (N0.getOpcode() != ISD::SRL)
3206         return false;
3207       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3208       if (!C || C->getZExtValue() != 8)
3209         return false;
3210     } else {
3211       // (x << 8) & 0xff00
3212       // (x << 8) & 0xff000000
3213       if (N0.getOpcode() != ISD::SHL)
3214         return false;
3215       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3216       if (!C || C->getZExtValue() != 8)
3217         return false;
3218     }
3219   } else if (Opc == ISD::SHL) {
3220     // (x & 0xff) << 8
3221     // (x & 0xff0000) << 8
3222     if (Num != 0 && Num != 2)
3223       return false;
3224     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3225     if (!C || C->getZExtValue() != 8)
3226       return false;
3227   } else { // Opc == ISD::SRL
3228     // (x & 0xff00) >> 8
3229     // (x & 0xff000000) >> 8
3230     if (Num != 1 && Num != 3)
3231       return false;
3232     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3233     if (!C || C->getZExtValue() != 8)
3234       return false;
3235   }
3236
3237   if (Parts[Num])
3238     return false;
3239
3240   Parts[Num] = N0.getOperand(0).getNode();
3241   return true;
3242 }
3243
3244 /// Match a 32-bit packed halfword bswap. That is
3245 /// ((x & 0x000000ff) << 8) |
3246 /// ((x & 0x0000ff00) >> 8) |
3247 /// ((x & 0x00ff0000) << 8) |
3248 /// ((x & 0xff000000) >> 8)
3249 /// => (rotl (bswap x), 16)
3250 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
3251   if (!LegalOperations)
3252     return SDValue();
3253
3254   EVT VT = N->getValueType(0);
3255   if (VT != MVT::i32)
3256     return SDValue();
3257   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3258     return SDValue();
3259
3260   // Look for either
3261   // (or (or (and), (and)), (or (and), (and)))
3262   // (or (or (or (and), (and)), (and)), (and))
3263   if (N0.getOpcode() != ISD::OR)
3264     return SDValue();
3265   SDValue N00 = N0.getOperand(0);
3266   SDValue N01 = N0.getOperand(1);
3267   SDNode *Parts[4] = {};
3268
3269   if (N1.getOpcode() == ISD::OR &&
3270       N00.getNumOperands() == 2 && N01.getNumOperands() == 2) {
3271     // (or (or (and), (and)), (or (and), (and)))
3272     SDValue N000 = N00.getOperand(0);
3273     if (!isBSwapHWordElement(N000, Parts))
3274       return SDValue();
3275
3276     SDValue N001 = N00.getOperand(1);
3277     if (!isBSwapHWordElement(N001, Parts))
3278       return SDValue();
3279     SDValue N010 = N01.getOperand(0);
3280     if (!isBSwapHWordElement(N010, Parts))
3281       return SDValue();
3282     SDValue N011 = N01.getOperand(1);
3283     if (!isBSwapHWordElement(N011, Parts))
3284       return SDValue();
3285   } else {
3286     // (or (or (or (and), (and)), (and)), (and))
3287     if (!isBSwapHWordElement(N1, Parts))
3288       return SDValue();
3289     if (!isBSwapHWordElement(N01, Parts))
3290       return SDValue();
3291     if (N00.getOpcode() != ISD::OR)
3292       return SDValue();
3293     SDValue N000 = N00.getOperand(0);
3294     if (!isBSwapHWordElement(N000, Parts))
3295       return SDValue();
3296     SDValue N001 = N00.getOperand(1);
3297     if (!isBSwapHWordElement(N001, Parts))
3298       return SDValue();
3299   }
3300
3301   // Make sure the parts are all coming from the same node.
3302   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
3303     return SDValue();
3304
3305   SDValue BSwap = DAG.getNode(ISD::BSWAP, SDLoc(N), VT,
3306                               SDValue(Parts[0],0));
3307
3308   // Result of the bswap should be rotated by 16. If it's not legal, then
3309   // do  (x << 16) | (x >> 16).
3310   SDValue ShAmt = DAG.getConstant(16, getShiftAmountTy(VT));
3311   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
3312     return DAG.getNode(ISD::ROTL, SDLoc(N), VT, BSwap, ShAmt);
3313   if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
3314     return DAG.getNode(ISD::ROTR, SDLoc(N), VT, BSwap, ShAmt);
3315   return DAG.getNode(ISD::OR, SDLoc(N), VT,
3316                      DAG.getNode(ISD::SHL, SDLoc(N), VT, BSwap, ShAmt),
3317                      DAG.getNode(ISD::SRL, SDLoc(N), VT, BSwap, ShAmt));
3318 }
3319
3320 SDValue DAGCombiner::visitOR(SDNode *N) {
3321   SDValue N0 = N->getOperand(0);
3322   SDValue N1 = N->getOperand(1);
3323   SDValue LL, LR, RL, RR, CC0, CC1;
3324   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3325   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3326   EVT VT = N1.getValueType();
3327
3328   // fold vector ops
3329   if (VT.isVector()) {
3330     SDValue FoldedVOp = SimplifyVBinOp(N);
3331     if (FoldedVOp.getNode()) return FoldedVOp;
3332
3333     // fold (or x, 0) -> x, vector edition
3334     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3335       return N1;
3336     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3337       return N0;
3338
3339     // fold (or x, -1) -> -1, vector edition
3340     if (ISD::isBuildVectorAllOnes(N0.getNode()))
3341       // do not return N0, because undef node may exist in N0
3342       return DAG.getConstant(
3343           APInt::getAllOnesValue(
3344               N0.getValueType().getScalarType().getSizeInBits()),
3345           N0.getValueType());
3346     if (ISD::isBuildVectorAllOnes(N1.getNode()))
3347       // do not return N1, because undef node may exist in N1
3348       return DAG.getConstant(
3349           APInt::getAllOnesValue(
3350               N1.getValueType().getScalarType().getSizeInBits()),
3351           N1.getValueType());
3352
3353     // fold (or (shuf A, V_0, MA), (shuf B, V_0, MB)) -> (shuf A, B, Mask1)
3354     // fold (or (shuf A, V_0, MA), (shuf B, V_0, MB)) -> (shuf B, A, Mask2)
3355     // Do this only if the resulting shuffle is legal.
3356     if (isa<ShuffleVectorSDNode>(N0) &&
3357         isa<ShuffleVectorSDNode>(N1) &&
3358         // Avoid folding a node with illegal type.
3359         TLI.isTypeLegal(VT) &&
3360         N0->getOperand(1) == N1->getOperand(1) &&
3361         ISD::isBuildVectorAllZeros(N0.getOperand(1).getNode())) {
3362       bool CanFold = true;
3363       unsigned NumElts = VT.getVectorNumElements();
3364       const ShuffleVectorSDNode *SV0 = cast<ShuffleVectorSDNode>(N0);
3365       const ShuffleVectorSDNode *SV1 = cast<ShuffleVectorSDNode>(N1);
3366       // We construct two shuffle masks:
3367       // - Mask1 is a shuffle mask for a shuffle with N0 as the first operand
3368       // and N1 as the second operand.
3369       // - Mask2 is a shuffle mask for a shuffle with N1 as the first operand
3370       // and N0 as the second operand.
3371       // We do this because OR is commutable and therefore there might be
3372       // two ways to fold this node into a shuffle.
3373       SmallVector<int,4> Mask1;
3374       SmallVector<int,4> Mask2;
3375
3376       for (unsigned i = 0; i != NumElts && CanFold; ++i) {
3377         int M0 = SV0->getMaskElt(i);
3378         int M1 = SV1->getMaskElt(i);
3379
3380         // Both shuffle indexes are undef. Propagate Undef.
3381         if (M0 < 0 && M1 < 0) {
3382           Mask1.push_back(M0);
3383           Mask2.push_back(M0);
3384           continue;
3385         }
3386
3387         if (M0 < 0 || M1 < 0 ||
3388             (M0 < (int)NumElts && M1 < (int)NumElts) ||
3389             (M0 >= (int)NumElts && M1 >= (int)NumElts)) {
3390           CanFold = false;
3391           break;
3392         }
3393
3394         Mask1.push_back(M0 < (int)NumElts ? M0 : M1 + NumElts);
3395         Mask2.push_back(M1 < (int)NumElts ? M1 : M0 + NumElts);
3396       }
3397
3398       if (CanFold) {
3399         // Fold this sequence only if the resulting shuffle is 'legal'.
3400         if (TLI.isShuffleMaskLegal(Mask1, VT))
3401           return DAG.getVectorShuffle(VT, SDLoc(N), N0->getOperand(0),
3402                                       N1->getOperand(0), &Mask1[0]);
3403         if (TLI.isShuffleMaskLegal(Mask2, VT))
3404           return DAG.getVectorShuffle(VT, SDLoc(N), N1->getOperand(0),
3405                                       N0->getOperand(0), &Mask2[0]);
3406       }
3407     }
3408   }
3409
3410   // fold (or x, undef) -> -1
3411   if (!LegalOperations &&
3412       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
3413     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
3414     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()), VT);
3415   }
3416   // fold (or c1, c2) -> c1|c2
3417   if (N0C && N1C)
3418     return DAG.FoldConstantArithmetic(ISD::OR, VT, N0C, N1C);
3419   // canonicalize constant to RHS
3420   if (N0C && !N1C)
3421     return DAG.getNode(ISD::OR, SDLoc(N), VT, N1, N0);
3422   // fold (or x, 0) -> x
3423   if (N1C && N1C->isNullValue())
3424     return N0;
3425   // fold (or x, -1) -> -1
3426   if (N1C && N1C->isAllOnesValue())
3427     return N1;
3428   // fold (or x, c) -> c iff (x & ~c) == 0
3429   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
3430     return N1;
3431
3432   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
3433   SDValue BSwap = MatchBSwapHWord(N, N0, N1);
3434   if (BSwap.getNode())
3435     return BSwap;
3436   BSwap = MatchBSwapHWordLow(N, N0, N1);
3437   if (BSwap.getNode())
3438     return BSwap;
3439
3440   // reassociate or
3441   SDValue ROR = ReassociateOps(ISD::OR, SDLoc(N), N0, N1);
3442   if (ROR.getNode())
3443     return ROR;
3444   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3445   // iff (c1 & c2) == 0.
3446   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3447              isa<ConstantSDNode>(N0.getOperand(1))) {
3448     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3449     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0) {
3450       SDValue COR = DAG.FoldConstantArithmetic(ISD::OR, VT, N1C, C1);
3451       if (!COR.getNode())
3452         return SDValue();
3453       return DAG.getNode(ISD::AND, SDLoc(N), VT,
3454                          DAG.getNode(ISD::OR, SDLoc(N0), VT,
3455                                      N0.getOperand(0), N1), COR);
3456     }
3457   }
3458   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3459   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3460     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3461     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3462
3463     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
3464         LL.getValueType().isInteger()) {
3465       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3466       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3467       if (cast<ConstantSDNode>(LR)->isNullValue() &&
3468           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3469         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(LR),
3470                                      LR.getValueType(), LL, RL);
3471         AddToWorklist(ORNode.getNode());
3472         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
3473       }
3474       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3475       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3476       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
3477           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3478         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(LR),
3479                                       LR.getValueType(), LL, RL);
3480         AddToWorklist(ANDNode.getNode());
3481         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
3482       }
3483     }
3484     // canonicalize equivalent to ll == rl
3485     if (LL == RR && LR == RL) {
3486       Op1 = ISD::getSetCCSwappedOperands(Op1);
3487       std::swap(RL, RR);
3488     }
3489     if (LL == RL && LR == RR) {
3490       bool isInteger = LL.getValueType().isInteger();
3491       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3492       if (Result != ISD::SETCC_INVALID &&
3493           (!LegalOperations ||
3494            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
3495             TLI.isOperationLegal(ISD::SETCC,
3496               getSetCCResultType(N0.getValueType())))))
3497         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
3498                             LL, LR, Result);
3499     }
3500   }
3501
3502   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3503   if (N0.getOpcode() == N1.getOpcode()) {
3504     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3505     if (Tmp.getNode()) return Tmp;
3506   }
3507
3508   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3509   if (N0.getOpcode() == ISD::AND &&
3510       N1.getOpcode() == ISD::AND &&
3511       N0.getOperand(1).getOpcode() == ISD::Constant &&
3512       N1.getOperand(1).getOpcode() == ISD::Constant &&
3513       // Don't increase # computations.
3514       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3515     // We can only do this xform if we know that bits from X that are set in C2
3516     // but not in C1 are already zero.  Likewise for Y.
3517     const APInt &LHSMask =
3518       cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
3519     const APInt &RHSMask =
3520       cast<ConstantSDNode>(N1.getOperand(1))->getAPIntValue();
3521
3522     if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3523         DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3524       SDValue X = DAG.getNode(ISD::OR, SDLoc(N0), VT,
3525                               N0.getOperand(0), N1.getOperand(0));
3526       return DAG.getNode(ISD::AND, SDLoc(N), VT, X,
3527                          DAG.getConstant(LHSMask | RHSMask, VT));
3528     }
3529   }
3530
3531   // See if this is some rotate idiom.
3532   if (SDNode *Rot = MatchRotate(N0, N1, SDLoc(N)))
3533     return SDValue(Rot, 0);
3534
3535   // Simplify the operands using demanded-bits information.
3536   if (!VT.isVector() &&
3537       SimplifyDemandedBits(SDValue(N, 0)))
3538     return SDValue(N, 0);
3539
3540   return SDValue();
3541 }
3542
3543 /// Match "(X shl/srl V1) & V2" where V2 may not be present.
3544 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3545   if (Op.getOpcode() == ISD::AND) {
3546     if (isa<ConstantSDNode>(Op.getOperand(1))) {
3547       Mask = Op.getOperand(1);
3548       Op = Op.getOperand(0);
3549     } else {
3550       return false;
3551     }
3552   }
3553
3554   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3555     Shift = Op;
3556     return true;
3557   }
3558
3559   return false;
3560 }
3561
3562 // Return true if we can prove that, whenever Neg and Pos are both in the
3563 // range [0, OpSize), Neg == (Pos == 0 ? 0 : OpSize - Pos).  This means that
3564 // for two opposing shifts shift1 and shift2 and a value X with OpBits bits:
3565 //
3566 //     (or (shift1 X, Neg), (shift2 X, Pos))
3567 //
3568 // reduces to a rotate in direction shift2 by Pos or (equivalently) a rotate
3569 // in direction shift1 by Neg.  The range [0, OpSize) means that we only need
3570 // to consider shift amounts with defined behavior.
3571 static bool matchRotateSub(SDValue Pos, SDValue Neg, unsigned OpSize) {
3572   // If OpSize is a power of 2 then:
3573   //
3574   //  (a) (Pos == 0 ? 0 : OpSize - Pos) == (OpSize - Pos) & (OpSize - 1)
3575   //  (b) Neg == Neg & (OpSize - 1) whenever Neg is in [0, OpSize).
3576   //
3577   // So if OpSize is a power of 2 and Neg is (and Neg', OpSize-1), we check
3578   // for the stronger condition:
3579   //
3580   //     Neg & (OpSize - 1) == (OpSize - Pos) & (OpSize - 1)    [A]
3581   //
3582   // for all Neg and Pos.  Since Neg & (OpSize - 1) == Neg' & (OpSize - 1)
3583   // we can just replace Neg with Neg' for the rest of the function.
3584   //
3585   // In other cases we check for the even stronger condition:
3586   //
3587   //     Neg == OpSize - Pos                                    [B]
3588   //
3589   // for all Neg and Pos.  Note that the (or ...) then invokes undefined
3590   // behavior if Pos == 0 (and consequently Neg == OpSize).
3591   //
3592   // We could actually use [A] whenever OpSize is a power of 2, but the
3593   // only extra cases that it would match are those uninteresting ones
3594   // where Neg and Pos are never in range at the same time.  E.g. for
3595   // OpSize == 32, using [A] would allow a Neg of the form (sub 64, Pos)
3596   // as well as (sub 32, Pos), but:
3597   //
3598   //     (or (shift1 X, (sub 64, Pos)), (shift2 X, Pos))
3599   //
3600   // always invokes undefined behavior for 32-bit X.
3601   //
3602   // Below, Mask == OpSize - 1 when using [A] and is all-ones otherwise.
3603   unsigned MaskLoBits = 0;
3604   if (Neg.getOpcode() == ISD::AND &&
3605       isPowerOf2_64(OpSize) &&
3606       Neg.getOperand(1).getOpcode() == ISD::Constant &&
3607       cast<ConstantSDNode>(Neg.getOperand(1))->getAPIntValue() == OpSize - 1) {
3608     Neg = Neg.getOperand(0);
3609     MaskLoBits = Log2_64(OpSize);
3610   }
3611
3612   // Check whether Neg has the form (sub NegC, NegOp1) for some NegC and NegOp1.
3613   if (Neg.getOpcode() != ISD::SUB)
3614     return 0;
3615   ConstantSDNode *NegC = dyn_cast<ConstantSDNode>(Neg.getOperand(0));
3616   if (!NegC)
3617     return 0;
3618   SDValue NegOp1 = Neg.getOperand(1);
3619
3620   // On the RHS of [A], if Pos is Pos' & (OpSize - 1), just replace Pos with
3621   // Pos'.  The truncation is redundant for the purpose of the equality.
3622   if (MaskLoBits &&
3623       Pos.getOpcode() == ISD::AND &&
3624       Pos.getOperand(1).getOpcode() == ISD::Constant &&
3625       cast<ConstantSDNode>(Pos.getOperand(1))->getAPIntValue() == OpSize - 1)
3626     Pos = Pos.getOperand(0);
3627
3628   // The condition we need is now:
3629   //
3630   //     (NegC - NegOp1) & Mask == (OpSize - Pos) & Mask
3631   //
3632   // If NegOp1 == Pos then we need:
3633   //
3634   //              OpSize & Mask == NegC & Mask
3635   //
3636   // (because "x & Mask" is a truncation and distributes through subtraction).
3637   APInt Width;
3638   if (Pos == NegOp1)
3639     Width = NegC->getAPIntValue();
3640   // Check for cases where Pos has the form (add NegOp1, PosC) for some PosC.
3641   // Then the condition we want to prove becomes:
3642   //
3643   //     (NegC - NegOp1) & Mask == (OpSize - (NegOp1 + PosC)) & Mask
3644   //
3645   // which, again because "x & Mask" is a truncation, becomes:
3646   //
3647   //                NegC & Mask == (OpSize - PosC) & Mask
3648   //              OpSize & Mask == (NegC + PosC) & Mask
3649   else if (Pos.getOpcode() == ISD::ADD &&
3650            Pos.getOperand(0) == NegOp1 &&
3651            Pos.getOperand(1).getOpcode() == ISD::Constant)
3652     Width = (cast<ConstantSDNode>(Pos.getOperand(1))->getAPIntValue() +
3653              NegC->getAPIntValue());
3654   else
3655     return false;
3656
3657   // Now we just need to check that OpSize & Mask == Width & Mask.
3658   if (MaskLoBits)
3659     // Opsize & Mask is 0 since Mask is Opsize - 1.
3660     return Width.getLoBits(MaskLoBits) == 0;
3661   return Width == OpSize;
3662 }
3663
3664 // A subroutine of MatchRotate used once we have found an OR of two opposite
3665 // shifts of Shifted.  If Neg == <operand size> - Pos then the OR reduces
3666 // to both (PosOpcode Shifted, Pos) and (NegOpcode Shifted, Neg), with the
3667 // former being preferred if supported.  InnerPos and InnerNeg are Pos and
3668 // Neg with outer conversions stripped away.
3669 SDNode *DAGCombiner::MatchRotatePosNeg(SDValue Shifted, SDValue Pos,
3670                                        SDValue Neg, SDValue InnerPos,
3671                                        SDValue InnerNeg, unsigned PosOpcode,
3672                                        unsigned NegOpcode, SDLoc DL) {
3673   // fold (or (shl x, (*ext y)),
3674   //          (srl x, (*ext (sub 32, y)))) ->
3675   //   (rotl x, y) or (rotr x, (sub 32, y))
3676   //
3677   // fold (or (shl x, (*ext (sub 32, y))),
3678   //          (srl x, (*ext y))) ->
3679   //   (rotr x, y) or (rotl x, (sub 32, y))
3680   EVT VT = Shifted.getValueType();
3681   if (matchRotateSub(InnerPos, InnerNeg, VT.getSizeInBits())) {
3682     bool HasPos = TLI.isOperationLegalOrCustom(PosOpcode, VT);
3683     return DAG.getNode(HasPos ? PosOpcode : NegOpcode, DL, VT, Shifted,
3684                        HasPos ? Pos : Neg).getNode();
3685   }
3686
3687   return nullptr;
3688 }
3689
3690 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3691 // idioms for rotate, and if the target supports rotation instructions, generate
3692 // a rot[lr].
3693 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL) {
3694   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3695   EVT VT = LHS.getValueType();
3696   if (!TLI.isTypeLegal(VT)) return nullptr;
3697
3698   // The target must have at least one rotate flavor.
3699   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3700   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3701   if (!HasROTL && !HasROTR) return nullptr;
3702
3703   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3704   SDValue LHSShift;   // The shift.
3705   SDValue LHSMask;    // AND value if any.
3706   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3707     return nullptr; // Not part of a rotate.
3708
3709   SDValue RHSShift;   // The shift.
3710   SDValue RHSMask;    // AND value if any.
3711   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3712     return nullptr; // Not part of a rotate.
3713
3714   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3715     return nullptr;   // Not shifting the same value.
3716
3717   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3718     return nullptr;   // Shifts must disagree.
3719
3720   // Canonicalize shl to left side in a shl/srl pair.
3721   if (RHSShift.getOpcode() == ISD::SHL) {
3722     std::swap(LHS, RHS);
3723     std::swap(LHSShift, RHSShift);
3724     std::swap(LHSMask , RHSMask );
3725   }
3726
3727   unsigned OpSizeInBits = VT.getSizeInBits();
3728   SDValue LHSShiftArg = LHSShift.getOperand(0);
3729   SDValue LHSShiftAmt = LHSShift.getOperand(1);
3730   SDValue RHSShiftArg = RHSShift.getOperand(0);
3731   SDValue RHSShiftAmt = RHSShift.getOperand(1);
3732
3733   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
3734   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
3735   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
3736       RHSShiftAmt.getOpcode() == ISD::Constant) {
3737     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
3738     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
3739     if ((LShVal + RShVal) != OpSizeInBits)
3740       return nullptr;
3741
3742     SDValue Rot = DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3743                               LHSShiftArg, HasROTL ? LHSShiftAmt : RHSShiftAmt);
3744
3745     // If there is an AND of either shifted operand, apply it to the result.
3746     if (LHSMask.getNode() || RHSMask.getNode()) {
3747       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
3748
3749       if (LHSMask.getNode()) {
3750         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
3751         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
3752       }
3753       if (RHSMask.getNode()) {
3754         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
3755         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
3756       }
3757
3758       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, VT));
3759     }
3760
3761     return Rot.getNode();
3762   }
3763
3764   // If there is a mask here, and we have a variable shift, we can't be sure
3765   // that we're masking out the right stuff.
3766   if (LHSMask.getNode() || RHSMask.getNode())
3767     return nullptr;
3768
3769   // If the shift amount is sign/zext/any-extended just peel it off.
3770   SDValue LExtOp0 = LHSShiftAmt;
3771   SDValue RExtOp0 = RHSShiftAmt;
3772   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3773        LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3774        LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3775        LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
3776       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3777        RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3778        RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3779        RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
3780     LExtOp0 = LHSShiftAmt.getOperand(0);
3781     RExtOp0 = RHSShiftAmt.getOperand(0);
3782   }
3783
3784   SDNode *TryL = MatchRotatePosNeg(LHSShiftArg, LHSShiftAmt, RHSShiftAmt,
3785                                    LExtOp0, RExtOp0, ISD::ROTL, ISD::ROTR, DL);
3786   if (TryL)
3787     return TryL;
3788
3789   SDNode *TryR = MatchRotatePosNeg(RHSShiftArg, RHSShiftAmt, LHSShiftAmt,
3790                                    RExtOp0, LExtOp0, ISD::ROTR, ISD::ROTL, DL);
3791   if (TryR)
3792     return TryR;
3793
3794   return nullptr;
3795 }
3796
3797 SDValue DAGCombiner::visitXOR(SDNode *N) {
3798   SDValue N0 = N->getOperand(0);
3799   SDValue N1 = N->getOperand(1);
3800   SDValue LHS, RHS, CC;
3801   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3802   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3803   EVT VT = N0.getValueType();
3804
3805   // fold vector ops
3806   if (VT.isVector()) {
3807     SDValue FoldedVOp = SimplifyVBinOp(N);
3808     if (FoldedVOp.getNode()) return FoldedVOp;
3809
3810     // fold (xor x, 0) -> x, vector edition
3811     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3812       return N1;
3813     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3814       return N0;
3815   }
3816
3817   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
3818   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
3819     return DAG.getConstant(0, VT);
3820   // fold (xor x, undef) -> undef
3821   if (N0.getOpcode() == ISD::UNDEF)
3822     return N0;
3823   if (N1.getOpcode() == ISD::UNDEF)
3824     return N1;
3825   // fold (xor c1, c2) -> c1^c2
3826   if (N0C && N1C)
3827     return DAG.FoldConstantArithmetic(ISD::XOR, VT, N0C, N1C);
3828   // canonicalize constant to RHS
3829   if (N0C && !N1C)
3830     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
3831   // fold (xor x, 0) -> x
3832   if (N1C && N1C->isNullValue())
3833     return N0;
3834   // reassociate xor
3835   SDValue RXOR = ReassociateOps(ISD::XOR, SDLoc(N), N0, N1);
3836   if (RXOR.getNode())
3837     return RXOR;
3838
3839   // fold !(x cc y) -> (x !cc y)
3840   if (TLI.isConstTrueVal(N1.getNode()) && isSetCCEquivalent(N0, LHS, RHS, CC)) {
3841     bool isInt = LHS.getValueType().isInteger();
3842     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
3843                                                isInt);
3844
3845     if (!LegalOperations ||
3846         TLI.isCondCodeLegal(NotCC, LHS.getSimpleValueType())) {
3847       switch (N0.getOpcode()) {
3848       default:
3849         llvm_unreachable("Unhandled SetCC Equivalent!");
3850       case ISD::SETCC:
3851         return DAG.getSetCC(SDLoc(N), VT, LHS, RHS, NotCC);
3852       case ISD::SELECT_CC:
3853         return DAG.getSelectCC(SDLoc(N), LHS, RHS, N0.getOperand(2),
3854                                N0.getOperand(3), NotCC);
3855       }
3856     }
3857   }
3858
3859   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
3860   if (N1C && N1C->getAPIntValue() == 1 && N0.getOpcode() == ISD::ZERO_EXTEND &&
3861       N0.getNode()->hasOneUse() &&
3862       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
3863     SDValue V = N0.getOperand(0);
3864     V = DAG.getNode(ISD::XOR, SDLoc(N0), V.getValueType(), V,
3865                     DAG.getConstant(1, V.getValueType()));
3866     AddToWorklist(V.getNode());
3867     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, V);
3868   }
3869
3870   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
3871   if (N1C && N1C->getAPIntValue() == 1 && VT == MVT::i1 &&
3872       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3873     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3874     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
3875       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3876       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3877       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3878       AddToWorklist(LHS.getNode()); AddToWorklist(RHS.getNode());
3879       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3880     }
3881   }
3882   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
3883   if (N1C && N1C->isAllOnesValue() &&
3884       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3885     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3886     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
3887       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3888       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3889       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3890       AddToWorklist(LHS.getNode()); AddToWorklist(RHS.getNode());
3891       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3892     }
3893   }
3894   // fold (xor (and x, y), y) -> (and (not x), y)
3895   if (N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3896       N0->getOperand(1) == N1) {
3897     SDValue X = N0->getOperand(0);
3898     SDValue NotX = DAG.getNOT(SDLoc(X), X, VT);
3899     AddToWorklist(NotX.getNode());
3900     return DAG.getNode(ISD::AND, SDLoc(N), VT, NotX, N1);
3901   }
3902   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
3903   if (N1C && N0.getOpcode() == ISD::XOR) {
3904     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
3905     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3906     if (N00C)
3907       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(1),
3908                          DAG.getConstant(N1C->getAPIntValue() ^
3909                                          N00C->getAPIntValue(), VT));
3910     if (N01C)
3911       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(0),
3912                          DAG.getConstant(N1C->getAPIntValue() ^
3913                                          N01C->getAPIntValue(), VT));
3914   }
3915   // fold (xor x, x) -> 0
3916   if (N0 == N1)
3917     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
3918
3919   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
3920   if (N0.getOpcode() == N1.getOpcode()) {
3921     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3922     if (Tmp.getNode()) return Tmp;
3923   }
3924
3925   // Simplify the expression using non-local knowledge.
3926   if (!VT.isVector() &&
3927       SimplifyDemandedBits(SDValue(N, 0)))
3928     return SDValue(N, 0);
3929
3930   return SDValue();
3931 }
3932
3933 /// Handle transforms common to the three shifts, when the shift amount is a
3934 /// constant.
3935 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, ConstantSDNode *Amt) {
3936   // We can't and shouldn't fold opaque constants.
3937   if (Amt->isOpaque())
3938     return SDValue();
3939
3940   SDNode *LHS = N->getOperand(0).getNode();
3941   if (!LHS->hasOneUse()) return SDValue();
3942
3943   // We want to pull some binops through shifts, so that we have (and (shift))
3944   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
3945   // thing happens with address calculations, so it's important to canonicalize
3946   // it.
3947   bool HighBitSet = false;  // Can we transform this if the high bit is set?
3948
3949   switch (LHS->getOpcode()) {
3950   default: return SDValue();
3951   case ISD::OR:
3952   case ISD::XOR:
3953     HighBitSet = false; // We can only transform sra if the high bit is clear.
3954     break;
3955   case ISD::AND:
3956     HighBitSet = true;  // We can only transform sra if the high bit is set.
3957     break;
3958   case ISD::ADD:
3959     if (N->getOpcode() != ISD::SHL)
3960       return SDValue(); // only shl(add) not sr[al](add).
3961     HighBitSet = false; // We can only transform sra if the high bit is clear.
3962     break;
3963   }
3964
3965   // We require the RHS of the binop to be a constant and not opaque as well.
3966   ConstantSDNode *BinOpCst = dyn_cast<ConstantSDNode>(LHS->getOperand(1));
3967   if (!BinOpCst || BinOpCst->isOpaque()) return SDValue();
3968
3969   // FIXME: disable this unless the input to the binop is a shift by a constant.
3970   // If it is not a shift, it pessimizes some common cases like:
3971   //
3972   //    void foo(int *X, int i) { X[i & 1235] = 1; }
3973   //    int bar(int *X, int i) { return X[i & 255]; }
3974   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
3975   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
3976        BinOpLHSVal->getOpcode() != ISD::SRA &&
3977        BinOpLHSVal->getOpcode() != ISD::SRL) ||
3978       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
3979     return SDValue();
3980
3981   EVT VT = N->getValueType(0);
3982
3983   // If this is a signed shift right, and the high bit is modified by the
3984   // logical operation, do not perform the transformation. The highBitSet
3985   // boolean indicates the value of the high bit of the constant which would
3986   // cause it to be modified for this operation.
3987   if (N->getOpcode() == ISD::SRA) {
3988     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
3989     if (BinOpRHSSignSet != HighBitSet)
3990       return SDValue();
3991   }
3992
3993   if (!TLI.isDesirableToCommuteWithShift(LHS))
3994     return SDValue();
3995
3996   // Fold the constants, shifting the binop RHS by the shift amount.
3997   SDValue NewRHS = DAG.getNode(N->getOpcode(), SDLoc(LHS->getOperand(1)),
3998                                N->getValueType(0),
3999                                LHS->getOperand(1), N->getOperand(1));
4000   assert(isa<ConstantSDNode>(NewRHS) && "Folding was not successful!");
4001
4002   // Create the new shift.
4003   SDValue NewShift = DAG.getNode(N->getOpcode(),
4004                                  SDLoc(LHS->getOperand(0)),
4005                                  VT, LHS->getOperand(0), N->getOperand(1));
4006
4007   // Create the new binop.
4008   return DAG.getNode(LHS->getOpcode(), SDLoc(N), VT, NewShift, NewRHS);
4009 }
4010
4011 SDValue DAGCombiner::distributeTruncateThroughAnd(SDNode *N) {
4012   assert(N->getOpcode() == ISD::TRUNCATE);
4013   assert(N->getOperand(0).getOpcode() == ISD::AND);
4014
4015   // (truncate:TruncVT (and N00, N01C)) -> (and (truncate:TruncVT N00), TruncC)
4016   if (N->hasOneUse() && N->getOperand(0).hasOneUse()) {
4017     SDValue N01 = N->getOperand(0).getOperand(1);
4018
4019     if (ConstantSDNode *N01C = isConstOrConstSplat(N01)) {
4020       EVT TruncVT = N->getValueType(0);
4021       SDValue N00 = N->getOperand(0).getOperand(0);
4022       APInt TruncC = N01C->getAPIntValue();
4023       TruncC = TruncC.trunc(TruncVT.getScalarSizeInBits());
4024
4025       return DAG.getNode(ISD::AND, SDLoc(N), TruncVT,
4026                          DAG.getNode(ISD::TRUNCATE, SDLoc(N), TruncVT, N00),
4027                          DAG.getConstant(TruncC, TruncVT));
4028     }
4029   }
4030
4031   return SDValue();
4032 }
4033
4034 SDValue DAGCombiner::visitRotate(SDNode *N) {
4035   // fold (rot* x, (trunc (and y, c))) -> (rot* x, (and (trunc y), (trunc c))).
4036   if (N->getOperand(1).getOpcode() == ISD::TRUNCATE &&
4037       N->getOperand(1).getOperand(0).getOpcode() == ISD::AND) {
4038     SDValue NewOp1 = distributeTruncateThroughAnd(N->getOperand(1).getNode());
4039     if (NewOp1.getNode())
4040       return DAG.getNode(N->getOpcode(), SDLoc(N), N->getValueType(0),
4041                          N->getOperand(0), NewOp1);
4042   }
4043   return SDValue();
4044 }
4045
4046 SDValue DAGCombiner::visitSHL(SDNode *N) {
4047   SDValue N0 = N->getOperand(0);
4048   SDValue N1 = N->getOperand(1);
4049   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4050   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4051   EVT VT = N0.getValueType();
4052   unsigned OpSizeInBits = VT.getScalarSizeInBits();
4053
4054   // fold vector ops
4055   if (VT.isVector()) {
4056     SDValue FoldedVOp = SimplifyVBinOp(N);
4057     if (FoldedVOp.getNode()) return FoldedVOp;
4058
4059     BuildVectorSDNode *N1CV = dyn_cast<BuildVectorSDNode>(N1);
4060     // If setcc produces all-one true value then:
4061     // (shl (and (setcc) N01CV) N1CV) -> (and (setcc) N01CV<<N1CV)
4062     if (N1CV && N1CV->isConstant()) {
4063       if (N0.getOpcode() == ISD::AND) {
4064         SDValue N00 = N0->getOperand(0);
4065         SDValue N01 = N0->getOperand(1);
4066         BuildVectorSDNode *N01CV = dyn_cast<BuildVectorSDNode>(N01);
4067
4068         if (N01CV && N01CV->isConstant() && N00.getOpcode() == ISD::SETCC &&
4069             TLI.getBooleanContents(N00.getOperand(0).getValueType()) ==
4070                 TargetLowering::ZeroOrNegativeOneBooleanContent) {
4071           SDValue C = DAG.FoldConstantArithmetic(ISD::SHL, VT, N01CV, N1CV);
4072           if (C.getNode())
4073             return DAG.getNode(ISD::AND, SDLoc(N), VT, N00, C);
4074         }
4075       } else {
4076         N1C = isConstOrConstSplat(N1);
4077       }
4078     }
4079   }
4080
4081   // fold (shl c1, c2) -> c1<<c2
4082   if (N0C && N1C)
4083     return DAG.FoldConstantArithmetic(ISD::SHL, VT, N0C, N1C);
4084   // fold (shl 0, x) -> 0
4085   if (N0C && N0C->isNullValue())
4086     return N0;
4087   // fold (shl x, c >= size(x)) -> undef
4088   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4089     return DAG.getUNDEF(VT);
4090   // fold (shl x, 0) -> x
4091   if (N1C && N1C->isNullValue())
4092     return N0;
4093   // fold (shl undef, x) -> 0
4094   if (N0.getOpcode() == ISD::UNDEF)
4095     return DAG.getConstant(0, VT);
4096   // if (shl x, c) is known to be zero, return 0
4097   if (DAG.MaskedValueIsZero(SDValue(N, 0),
4098                             APInt::getAllOnesValue(OpSizeInBits)))
4099     return DAG.getConstant(0, VT);
4100   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
4101   if (N1.getOpcode() == ISD::TRUNCATE &&
4102       N1.getOperand(0).getOpcode() == ISD::AND) {
4103     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4104     if (NewOp1.getNode())
4105       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0, NewOp1);
4106   }
4107
4108   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4109     return SDValue(N, 0);
4110
4111   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
4112   if (N1C && N0.getOpcode() == ISD::SHL) {
4113     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4114       uint64_t c1 = N0C1->getZExtValue();
4115       uint64_t c2 = N1C->getZExtValue();
4116       if (c1 + c2 >= OpSizeInBits)
4117         return DAG.getConstant(0, VT);
4118       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
4119                          DAG.getConstant(c1 + c2, N1.getValueType()));
4120     }
4121   }
4122
4123   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
4124   // For this to be valid, the second form must not preserve any of the bits
4125   // that are shifted out by the inner shift in the first form.  This means
4126   // the outer shift size must be >= the number of bits added by the ext.
4127   // As a corollary, we don't care what kind of ext it is.
4128   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
4129               N0.getOpcode() == ISD::ANY_EXTEND ||
4130               N0.getOpcode() == ISD::SIGN_EXTEND) &&
4131       N0.getOperand(0).getOpcode() == ISD::SHL) {
4132     SDValue N0Op0 = N0.getOperand(0);
4133     if (ConstantSDNode *N0Op0C1 = isConstOrConstSplat(N0Op0.getOperand(1))) {
4134       uint64_t c1 = N0Op0C1->getZExtValue();
4135       uint64_t c2 = N1C->getZExtValue();
4136       EVT InnerShiftVT = N0Op0.getValueType();
4137       uint64_t InnerShiftSize = InnerShiftVT.getScalarSizeInBits();
4138       if (c2 >= OpSizeInBits - InnerShiftSize) {
4139         if (c1 + c2 >= OpSizeInBits)
4140           return DAG.getConstant(0, VT);
4141         return DAG.getNode(ISD::SHL, SDLoc(N0), VT,
4142                            DAG.getNode(N0.getOpcode(), SDLoc(N0), VT,
4143                                        N0Op0->getOperand(0)),
4144                            DAG.getConstant(c1 + c2, N1.getValueType()));
4145       }
4146     }
4147   }
4148
4149   // fold (shl (zext (srl x, C)), C) -> (zext (shl (srl x, C), C))
4150   // Only fold this if the inner zext has no other uses to avoid increasing
4151   // the total number of instructions.
4152   if (N1C && N0.getOpcode() == ISD::ZERO_EXTEND && N0.hasOneUse() &&
4153       N0.getOperand(0).getOpcode() == ISD::SRL) {
4154     SDValue N0Op0 = N0.getOperand(0);
4155     if (ConstantSDNode *N0Op0C1 = isConstOrConstSplat(N0Op0.getOperand(1))) {
4156       uint64_t c1 = N0Op0C1->getZExtValue();
4157       if (c1 < VT.getScalarSizeInBits()) {
4158         uint64_t c2 = N1C->getZExtValue();
4159         if (c1 == c2) {
4160           SDValue NewOp0 = N0.getOperand(0);
4161           EVT CountVT = NewOp0.getOperand(1).getValueType();
4162           SDValue NewSHL = DAG.getNode(ISD::SHL, SDLoc(N), NewOp0.getValueType(),
4163                                        NewOp0, DAG.getConstant(c2, CountVT));
4164           AddToWorklist(NewSHL.getNode());
4165           return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N0), VT, NewSHL);
4166         }
4167       }
4168     }
4169   }
4170
4171   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
4172   //                               (and (srl x, (sub c1, c2), MASK)
4173   // Only fold this if the inner shift has no other uses -- if it does, folding
4174   // this will increase the total number of instructions.
4175   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
4176     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4177       uint64_t c1 = N0C1->getZExtValue();
4178       if (c1 < OpSizeInBits) {
4179         uint64_t c2 = N1C->getZExtValue();
4180         APInt Mask = APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - c1);
4181         SDValue Shift;
4182         if (c2 > c1) {
4183           Mask = Mask.shl(c2 - c1);
4184           Shift = DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
4185                               DAG.getConstant(c2 - c1, N1.getValueType()));
4186         } else {
4187           Mask = Mask.lshr(c1 - c2);
4188           Shift = DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
4189                               DAG.getConstant(c1 - c2, N1.getValueType()));
4190         }
4191         return DAG.getNode(ISD::AND, SDLoc(N0), VT, Shift,
4192                            DAG.getConstant(Mask, VT));
4193       }
4194     }
4195   }
4196   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
4197   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
4198     unsigned BitSize = VT.getScalarSizeInBits();
4199     SDValue HiBitsMask =
4200       DAG.getConstant(APInt::getHighBitsSet(BitSize,
4201                                             BitSize - N1C->getZExtValue()), VT);
4202     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
4203                        HiBitsMask);
4204   }
4205
4206   // fold (shl (add x, c1), c2) -> (add (shl x, c2), c1 << c2)
4207   // Variant of version done on multiply, except mul by a power of 2 is turned
4208   // into a shift.
4209   APInt Val;
4210   if (N1C && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
4211       (isa<ConstantSDNode>(N0.getOperand(1)) ||
4212        isConstantSplatVector(N0.getOperand(1).getNode(), Val))) {
4213     SDValue Shl0 = DAG.getNode(ISD::SHL, SDLoc(N0), VT, N0.getOperand(0), N1);
4214     SDValue Shl1 = DAG.getNode(ISD::SHL, SDLoc(N1), VT, N0.getOperand(1), N1);
4215     return DAG.getNode(ISD::ADD, SDLoc(N), VT, Shl0, Shl1);
4216   }
4217
4218   if (N1C) {
4219     SDValue NewSHL = visitShiftByConstant(N, N1C);
4220     if (NewSHL.getNode())
4221       return NewSHL;
4222   }
4223
4224   return SDValue();
4225 }
4226
4227 SDValue DAGCombiner::visitSRA(SDNode *N) {
4228   SDValue N0 = N->getOperand(0);
4229   SDValue N1 = N->getOperand(1);
4230   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4231   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4232   EVT VT = N0.getValueType();
4233   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4234
4235   // fold vector ops
4236   if (VT.isVector()) {
4237     SDValue FoldedVOp = SimplifyVBinOp(N);
4238     if (FoldedVOp.getNode()) return FoldedVOp;
4239
4240     N1C = isConstOrConstSplat(N1);
4241   }
4242
4243   // fold (sra c1, c2) -> (sra c1, c2)
4244   if (N0C && N1C)
4245     return DAG.FoldConstantArithmetic(ISD::SRA, VT, N0C, N1C);
4246   // fold (sra 0, x) -> 0
4247   if (N0C && N0C->isNullValue())
4248     return N0;
4249   // fold (sra -1, x) -> -1
4250   if (N0C && N0C->isAllOnesValue())
4251     return N0;
4252   // fold (sra x, (setge c, size(x))) -> undef
4253   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4254     return DAG.getUNDEF(VT);
4255   // fold (sra x, 0) -> x
4256   if (N1C && N1C->isNullValue())
4257     return N0;
4258   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
4259   // sext_inreg.
4260   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
4261     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
4262     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
4263     if (VT.isVector())
4264       ExtVT = EVT::getVectorVT(*DAG.getContext(),
4265                                ExtVT, VT.getVectorNumElements());
4266     if ((!LegalOperations ||
4267          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
4268       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
4269                          N0.getOperand(0), DAG.getValueType(ExtVT));
4270   }
4271
4272   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
4273   if (N1C && N0.getOpcode() == ISD::SRA) {
4274     if (ConstantSDNode *C1 = isConstOrConstSplat(N0.getOperand(1))) {
4275       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
4276       if (Sum >= OpSizeInBits)
4277         Sum = OpSizeInBits - 1;
4278       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0.getOperand(0),
4279                          DAG.getConstant(Sum, N1.getValueType()));
4280     }
4281   }
4282
4283   // fold (sra (shl X, m), (sub result_size, n))
4284   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
4285   // result_size - n != m.
4286   // If truncate is free for the target sext(shl) is likely to result in better
4287   // code.
4288   if (N0.getOpcode() == ISD::SHL && N1C) {
4289     // Get the two constanst of the shifts, CN0 = m, CN = n.
4290     const ConstantSDNode *N01C = isConstOrConstSplat(N0.getOperand(1));
4291     if (N01C) {
4292       LLVMContext &Ctx = *DAG.getContext();
4293       // Determine what the truncate's result bitsize and type would be.
4294       EVT TruncVT = EVT::getIntegerVT(Ctx, OpSizeInBits - N1C->getZExtValue());
4295
4296       if (VT.isVector())
4297         TruncVT = EVT::getVectorVT(Ctx, TruncVT, VT.getVectorNumElements());
4298
4299       // Determine the residual right-shift amount.
4300       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
4301
4302       // If the shift is not a no-op (in which case this should be just a sign
4303       // extend already), the truncated to type is legal, sign_extend is legal
4304       // on that type, and the truncate to that type is both legal and free,
4305       // perform the transform.
4306       if ((ShiftAmt > 0) &&
4307           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
4308           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
4309           TLI.isTruncateFree(VT, TruncVT)) {
4310
4311           SDValue Amt = DAG.getConstant(ShiftAmt,
4312               getShiftAmountTy(N0.getOperand(0).getValueType()));
4313           SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0), VT,
4314                                       N0.getOperand(0), Amt);
4315           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), TruncVT,
4316                                       Shift);
4317           return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N),
4318                              N->getValueType(0), Trunc);
4319       }
4320     }
4321   }
4322
4323   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
4324   if (N1.getOpcode() == ISD::TRUNCATE &&
4325       N1.getOperand(0).getOpcode() == ISD::AND) {
4326     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4327     if (NewOp1.getNode())
4328       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0, NewOp1);
4329   }
4330
4331   // fold (sra (trunc (srl x, c1)), c2) -> (trunc (sra x, c1 + c2))
4332   //      if c1 is equal to the number of bits the trunc removes
4333   if (N0.getOpcode() == ISD::TRUNCATE &&
4334       (N0.getOperand(0).getOpcode() == ISD::SRL ||
4335        N0.getOperand(0).getOpcode() == ISD::SRA) &&
4336       N0.getOperand(0).hasOneUse() &&
4337       N0.getOperand(0).getOperand(1).hasOneUse() &&
4338       N1C) {
4339     SDValue N0Op0 = N0.getOperand(0);
4340     if (ConstantSDNode *LargeShift = isConstOrConstSplat(N0Op0.getOperand(1))) {
4341       unsigned LargeShiftVal = LargeShift->getZExtValue();
4342       EVT LargeVT = N0Op0.getValueType();
4343
4344       if (LargeVT.getScalarSizeInBits() - OpSizeInBits == LargeShiftVal) {
4345         SDValue Amt =
4346           DAG.getConstant(LargeShiftVal + N1C->getZExtValue(),
4347                           getShiftAmountTy(N0Op0.getOperand(0).getValueType()));
4348         SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), LargeVT,
4349                                   N0Op0.getOperand(0), Amt);
4350         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, SRA);
4351       }
4352     }
4353   }
4354
4355   // Simplify, based on bits shifted out of the LHS.
4356   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4357     return SDValue(N, 0);
4358
4359
4360   // If the sign bit is known to be zero, switch this to a SRL.
4361   if (DAG.SignBitIsZero(N0))
4362     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, N1);
4363
4364   if (N1C) {
4365     SDValue NewSRA = visitShiftByConstant(N, N1C);
4366     if (NewSRA.getNode())
4367       return NewSRA;
4368   }
4369
4370   return SDValue();
4371 }
4372
4373 SDValue DAGCombiner::visitSRL(SDNode *N) {
4374   SDValue N0 = N->getOperand(0);
4375   SDValue N1 = N->getOperand(1);
4376   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4377   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4378   EVT VT = N0.getValueType();
4379   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4380
4381   // fold vector ops
4382   if (VT.isVector()) {
4383     SDValue FoldedVOp = SimplifyVBinOp(N);
4384     if (FoldedVOp.getNode()) return FoldedVOp;
4385
4386     N1C = isConstOrConstSplat(N1);
4387   }
4388
4389   // fold (srl c1, c2) -> c1 >>u c2
4390   if (N0C && N1C)
4391     return DAG.FoldConstantArithmetic(ISD::SRL, VT, N0C, N1C);
4392   // fold (srl 0, x) -> 0
4393   if (N0C && N0C->isNullValue())
4394     return N0;
4395   // fold (srl x, c >= size(x)) -> undef
4396   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4397     return DAG.getUNDEF(VT);
4398   // fold (srl x, 0) -> x
4399   if (N1C && N1C->isNullValue())
4400     return N0;
4401   // if (srl x, c) is known to be zero, return 0
4402   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
4403                                    APInt::getAllOnesValue(OpSizeInBits)))
4404     return DAG.getConstant(0, VT);
4405
4406   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
4407   if (N1C && N0.getOpcode() == ISD::SRL) {
4408     if (ConstantSDNode *N01C = isConstOrConstSplat(N0.getOperand(1))) {
4409       uint64_t c1 = N01C->getZExtValue();
4410       uint64_t c2 = N1C->getZExtValue();
4411       if (c1 + c2 >= OpSizeInBits)
4412         return DAG.getConstant(0, VT);
4413       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
4414                          DAG.getConstant(c1 + c2, N1.getValueType()));
4415     }
4416   }
4417
4418   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
4419   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
4420       N0.getOperand(0).getOpcode() == ISD::SRL &&
4421       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
4422     uint64_t c1 =
4423       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
4424     uint64_t c2 = N1C->getZExtValue();
4425     EVT InnerShiftVT = N0.getOperand(0).getValueType();
4426     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
4427     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
4428     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
4429     if (c1 + OpSizeInBits == InnerShiftSize) {
4430       if (c1 + c2 >= InnerShiftSize)
4431         return DAG.getConstant(0, VT);
4432       return DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT,
4433                          DAG.getNode(ISD::SRL, SDLoc(N0), InnerShiftVT,
4434                                      N0.getOperand(0)->getOperand(0),
4435                                      DAG.getConstant(c1 + c2, ShiftCountVT)));
4436     }
4437   }
4438
4439   // fold (srl (shl x, c), c) -> (and x, cst2)
4440   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1) {
4441     unsigned BitSize = N0.getScalarValueSizeInBits();
4442     if (BitSize <= 64) {
4443       uint64_t ShAmt = N1C->getZExtValue() + 64 - BitSize;
4444       return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
4445                          DAG.getConstant(~0ULL >> ShAmt, VT));
4446     }
4447   }
4448
4449   // fold (srl (anyextend x), c) -> (and (anyextend (srl x, c)), mask)
4450   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
4451     // Shifting in all undef bits?
4452     EVT SmallVT = N0.getOperand(0).getValueType();
4453     unsigned BitSize = SmallVT.getScalarSizeInBits();
4454     if (N1C->getZExtValue() >= BitSize)
4455       return DAG.getUNDEF(VT);
4456
4457     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
4458       uint64_t ShiftAmt = N1C->getZExtValue();
4459       SDValue SmallShift = DAG.getNode(ISD::SRL, SDLoc(N0), SmallVT,
4460                                        N0.getOperand(0),
4461                           DAG.getConstant(ShiftAmt, getShiftAmountTy(SmallVT)));
4462       AddToWorklist(SmallShift.getNode());
4463       APInt Mask = APInt::getAllOnesValue(OpSizeInBits).lshr(ShiftAmt);
4464       return DAG.getNode(ISD::AND, SDLoc(N), VT,
4465                          DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, SmallShift),
4466                          DAG.getConstant(Mask, VT));
4467     }
4468   }
4469
4470   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
4471   // bit, which is unmodified by sra.
4472   if (N1C && N1C->getZExtValue() + 1 == OpSizeInBits) {
4473     if (N0.getOpcode() == ISD::SRA)
4474       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0), N1);
4475   }
4476
4477   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
4478   if (N1C && N0.getOpcode() == ISD::CTLZ &&
4479       N1C->getAPIntValue() == Log2_32(OpSizeInBits)) {
4480     APInt KnownZero, KnownOne;
4481     DAG.computeKnownBits(N0.getOperand(0), KnownZero, KnownOne);
4482
4483     // If any of the input bits are KnownOne, then the input couldn't be all
4484     // zeros, thus the result of the srl will always be zero.
4485     if (KnownOne.getBoolValue()) return DAG.getConstant(0, VT);
4486
4487     // If all of the bits input the to ctlz node are known to be zero, then
4488     // the result of the ctlz is "32" and the result of the shift is one.
4489     APInt UnknownBits = ~KnownZero;
4490     if (UnknownBits == 0) return DAG.getConstant(1, VT);
4491
4492     // Otherwise, check to see if there is exactly one bit input to the ctlz.
4493     if ((UnknownBits & (UnknownBits - 1)) == 0) {
4494       // Okay, we know that only that the single bit specified by UnknownBits
4495       // could be set on input to the CTLZ node. If this bit is set, the SRL
4496       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
4497       // to an SRL/XOR pair, which is likely to simplify more.
4498       unsigned ShAmt = UnknownBits.countTrailingZeros();
4499       SDValue Op = N0.getOperand(0);
4500
4501       if (ShAmt) {
4502         Op = DAG.getNode(ISD::SRL, SDLoc(N0), VT, Op,
4503                   DAG.getConstant(ShAmt, getShiftAmountTy(Op.getValueType())));
4504         AddToWorklist(Op.getNode());
4505       }
4506
4507       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
4508                          Op, DAG.getConstant(1, VT));
4509     }
4510   }
4511
4512   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
4513   if (N1.getOpcode() == ISD::TRUNCATE &&
4514       N1.getOperand(0).getOpcode() == ISD::AND) {
4515     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4516     if (NewOp1.getNode())
4517       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, NewOp1);
4518   }
4519
4520   // fold operands of srl based on knowledge that the low bits are not
4521   // demanded.
4522   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4523     return SDValue(N, 0);
4524
4525   if (N1C) {
4526     SDValue NewSRL = visitShiftByConstant(N, N1C);
4527     if (NewSRL.getNode())
4528       return NewSRL;
4529   }
4530
4531   // Attempt to convert a srl of a load into a narrower zero-extending load.
4532   SDValue NarrowLoad = ReduceLoadWidth(N);
4533   if (NarrowLoad.getNode())
4534     return NarrowLoad;
4535
4536   // Here is a common situation. We want to optimize:
4537   //
4538   //   %a = ...
4539   //   %b = and i32 %a, 2
4540   //   %c = srl i32 %b, 1
4541   //   brcond i32 %c ...
4542   //
4543   // into
4544   //
4545   //   %a = ...
4546   //   %b = and %a, 2
4547   //   %c = setcc eq %b, 0
4548   //   brcond %c ...
4549   //
4550   // However when after the source operand of SRL is optimized into AND, the SRL
4551   // itself may not be optimized further. Look for it and add the BRCOND into
4552   // the worklist.
4553   if (N->hasOneUse()) {
4554     SDNode *Use = *N->use_begin();
4555     if (Use->getOpcode() == ISD::BRCOND)
4556       AddToWorklist(Use);
4557     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
4558       // Also look pass the truncate.
4559       Use = *Use->use_begin();
4560       if (Use->getOpcode() == ISD::BRCOND)
4561         AddToWorklist(Use);
4562     }
4563   }
4564
4565   return SDValue();
4566 }
4567
4568 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
4569   SDValue N0 = N->getOperand(0);
4570   EVT VT = N->getValueType(0);
4571
4572   // fold (ctlz c1) -> c2
4573   if (isa<ConstantSDNode>(N0))
4574     return DAG.getNode(ISD::CTLZ, SDLoc(N), VT, N0);
4575   return SDValue();
4576 }
4577
4578 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
4579   SDValue N0 = N->getOperand(0);
4580   EVT VT = N->getValueType(0);
4581
4582   // fold (ctlz_zero_undef c1) -> c2
4583   if (isa<ConstantSDNode>(N0))
4584     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4585   return SDValue();
4586 }
4587
4588 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
4589   SDValue N0 = N->getOperand(0);
4590   EVT VT = N->getValueType(0);
4591
4592   // fold (cttz c1) -> c2
4593   if (isa<ConstantSDNode>(N0))
4594     return DAG.getNode(ISD::CTTZ, SDLoc(N), VT, N0);
4595   return SDValue();
4596 }
4597
4598 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
4599   SDValue N0 = N->getOperand(0);
4600   EVT VT = N->getValueType(0);
4601
4602   // fold (cttz_zero_undef c1) -> c2
4603   if (isa<ConstantSDNode>(N0))
4604     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4605   return SDValue();
4606 }
4607
4608 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
4609   SDValue N0 = N->getOperand(0);
4610   EVT VT = N->getValueType(0);
4611
4612   // fold (ctpop c1) -> c2
4613   if (isa<ConstantSDNode>(N0))
4614     return DAG.getNode(ISD::CTPOP, SDLoc(N), VT, N0);
4615   return SDValue();
4616 }
4617
4618 SDValue DAGCombiner::visitSELECT(SDNode *N) {
4619   SDValue N0 = N->getOperand(0);
4620   SDValue N1 = N->getOperand(1);
4621   SDValue N2 = N->getOperand(2);
4622   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4623   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4624   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
4625   EVT VT = N->getValueType(0);
4626   EVT VT0 = N0.getValueType();
4627
4628   // fold (select C, X, X) -> X
4629   if (N1 == N2)
4630     return N1;
4631   // fold (select true, X, Y) -> X
4632   if (N0C && !N0C->isNullValue())
4633     return N1;
4634   // fold (select false, X, Y) -> Y
4635   if (N0C && N0C->isNullValue())
4636     return N2;
4637   // fold (select C, 1, X) -> (or C, X)
4638   if (VT == MVT::i1 && N1C && N1C->getAPIntValue() == 1)
4639     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4640   // fold (select C, 0, 1) -> (xor C, 1)
4641   // We can't do this reliably if integer based booleans have different contents
4642   // to floating point based booleans. This is because we can't tell whether we
4643   // have an integer-based boolean or a floating-point-based boolean unless we
4644   // can find the SETCC that produced it and inspect its operands. This is
4645   // fairly easy if C is the SETCC node, but it can potentially be
4646   // undiscoverable (or not reasonably discoverable). For example, it could be
4647   // in another basic block or it could require searching a complicated
4648   // expression.
4649   if (VT.isInteger() &&
4650       (VT0 == MVT::i1 || (VT0.isInteger() &&
4651                           TLI.getBooleanContents(false, false) ==
4652                               TLI.getBooleanContents(false, true) &&
4653                           TLI.getBooleanContents(false, false) ==
4654                               TargetLowering::ZeroOrOneBooleanContent)) &&
4655       N1C && N2C && N1C->isNullValue() && N2C->getAPIntValue() == 1) {
4656     SDValue XORNode;
4657     if (VT == VT0)
4658       return DAG.getNode(ISD::XOR, SDLoc(N), VT0,
4659                          N0, DAG.getConstant(1, VT0));
4660     XORNode = DAG.getNode(ISD::XOR, SDLoc(N0), VT0,
4661                           N0, DAG.getConstant(1, VT0));
4662     AddToWorklist(XORNode.getNode());
4663     if (VT.bitsGT(VT0))
4664       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, XORNode);
4665     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, XORNode);
4666   }
4667   // fold (select C, 0, X) -> (and (not C), X)
4668   if (VT == VT0 && VT == MVT::i1 && N1C && N1C->isNullValue()) {
4669     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4670     AddToWorklist(NOTNode.getNode());
4671     return DAG.getNode(ISD::AND, SDLoc(N), VT, NOTNode, N2);
4672   }
4673   // fold (select C, X, 1) -> (or (not C), X)
4674   if (VT == VT0 && VT == MVT::i1 && N2C && N2C->getAPIntValue() == 1) {
4675     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4676     AddToWorklist(NOTNode.getNode());
4677     return DAG.getNode(ISD::OR, SDLoc(N), VT, NOTNode, N1);
4678   }
4679   // fold (select C, X, 0) -> (and C, X)
4680   if (VT == MVT::i1 && N2C && N2C->isNullValue())
4681     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4682   // fold (select X, X, Y) -> (or X, Y)
4683   // fold (select X, 1, Y) -> (or X, Y)
4684   if (VT == MVT::i1 && (N0 == N1 || (N1C && N1C->getAPIntValue() == 1)))
4685     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4686   // fold (select X, Y, X) -> (and X, Y)
4687   // fold (select X, Y, 0) -> (and X, Y)
4688   if (VT == MVT::i1 && (N0 == N2 || (N2C && N2C->getAPIntValue() == 0)))
4689     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4690
4691   // If we can fold this based on the true/false value, do so.
4692   if (SimplifySelectOps(N, N1, N2))
4693     return SDValue(N, 0);  // Don't revisit N.
4694
4695   // fold selects based on a setcc into other things, such as min/max/abs
4696   if (N0.getOpcode() == ISD::SETCC) {
4697     if ((!LegalOperations &&
4698          TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT)) ||
4699         TLI.isOperationLegal(ISD::SELECT_CC, VT))
4700       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT,
4701                          N0.getOperand(0), N0.getOperand(1),
4702                          N1, N2, N0.getOperand(2));
4703     return SimplifySelect(SDLoc(N), N0, N1, N2);
4704   }
4705
4706   return SDValue();
4707 }
4708
4709 static
4710 std::pair<SDValue, SDValue> SplitVSETCC(const SDNode *N, SelectionDAG &DAG) {
4711   SDLoc DL(N);
4712   EVT LoVT, HiVT;
4713   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(N->getValueType(0));
4714
4715   // Split the inputs.
4716   SDValue Lo, Hi, LL, LH, RL, RH;
4717   std::tie(LL, LH) = DAG.SplitVectorOperand(N, 0);
4718   std::tie(RL, RH) = DAG.SplitVectorOperand(N, 1);
4719
4720   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, LL, RL, N->getOperand(2));
4721   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, LH, RH, N->getOperand(2));
4722
4723   return std::make_pair(Lo, Hi);
4724 }
4725
4726 // This function assumes all the vselect's arguments are CONCAT_VECTOR
4727 // nodes and that the condition is a BV of ConstantSDNodes (or undefs).
4728 static SDValue ConvertSelectToConcatVector(SDNode *N, SelectionDAG &DAG) {
4729   SDLoc dl(N);
4730   SDValue Cond = N->getOperand(0);
4731   SDValue LHS = N->getOperand(1);
4732   SDValue RHS = N->getOperand(2);
4733   EVT VT = N->getValueType(0);
4734   int NumElems = VT.getVectorNumElements();
4735   assert(LHS.getOpcode() == ISD::CONCAT_VECTORS &&
4736          RHS.getOpcode() == ISD::CONCAT_VECTORS &&
4737          Cond.getOpcode() == ISD::BUILD_VECTOR);
4738
4739   // CONCAT_VECTOR can take an arbitrary number of arguments. We only care about
4740   // binary ones here.
4741   if (LHS->getNumOperands() != 2 || RHS->getNumOperands() != 2)
4742     return SDValue();
4743
4744   // We're sure we have an even number of elements due to the
4745   // concat_vectors we have as arguments to vselect.
4746   // Skip BV elements until we find one that's not an UNDEF
4747   // After we find an UNDEF element, keep looping until we get to half the
4748   // length of the BV and see if all the non-undef nodes are the same.
4749   ConstantSDNode *BottomHalf = nullptr;
4750   for (int i = 0; i < NumElems / 2; ++i) {
4751     if (Cond->getOperand(i)->getOpcode() == ISD::UNDEF)
4752       continue;
4753
4754     if (BottomHalf == nullptr)
4755       BottomHalf = cast<ConstantSDNode>(Cond.getOperand(i));
4756     else if (Cond->getOperand(i).getNode() != BottomHalf)
4757       return SDValue();
4758   }
4759
4760   // Do the same for the second half of the BuildVector
4761   ConstantSDNode *TopHalf = nullptr;
4762   for (int i = NumElems / 2; i < NumElems; ++i) {
4763     if (Cond->getOperand(i)->getOpcode() == ISD::UNDEF)
4764       continue;
4765
4766     if (TopHalf == nullptr)
4767       TopHalf = cast<ConstantSDNode>(Cond.getOperand(i));
4768     else if (Cond->getOperand(i).getNode() != TopHalf)
4769       return SDValue();
4770   }
4771
4772   assert(TopHalf && BottomHalf &&
4773          "One half of the selector was all UNDEFs and the other was all the "
4774          "same value. This should have been addressed before this function.");
4775   return DAG.getNode(
4776       ISD::CONCAT_VECTORS, dl, VT,
4777       BottomHalf->isNullValue() ? RHS->getOperand(0) : LHS->getOperand(0),
4778       TopHalf->isNullValue() ? RHS->getOperand(1) : LHS->getOperand(1));
4779 }
4780
4781 SDValue DAGCombiner::visitMSTORE(SDNode *N) {
4782
4783   if (Level >= AfterLegalizeTypes)
4784     return SDValue();
4785
4786   MaskedStoreSDNode *MST = dyn_cast<MaskedStoreSDNode>(N);
4787   SDValue Mask = MST->getMask();
4788   SDValue Data  = MST->getData();
4789   SDLoc DL(N);
4790
4791   // If the MSTORE data type requires splitting and the mask is provided by a
4792   // SETCC, then split both nodes and its operands before legalization. This
4793   // prevents the type legalizer from unrolling SETCC into scalar comparisons
4794   // and enables future optimizations (e.g. min/max pattern matching on X86).
4795   if (Mask.getOpcode() == ISD::SETCC) {
4796
4797     // Check if any splitting is required.
4798     if (TLI.getTypeAction(*DAG.getContext(), Data.getValueType()) !=
4799         TargetLowering::TypeSplitVector)
4800       return SDValue();
4801
4802     SDValue MaskLo, MaskHi, Lo, Hi;
4803     std::tie(MaskLo, MaskHi) = SplitVSETCC(Mask.getNode(), DAG);
4804
4805     EVT LoVT, HiVT;
4806     std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(MST->getValueType(0));
4807
4808     SDValue Chain = MST->getChain();
4809     SDValue Ptr   = MST->getBasePtr();
4810
4811     EVT MemoryVT = MST->getMemoryVT();
4812     unsigned Alignment = MST->getOriginalAlignment();
4813
4814     // if Alignment is equal to the vector size,
4815     // take the half of it for the second part
4816     unsigned SecondHalfAlignment =
4817       (Alignment == Data->getValueType(0).getSizeInBits()/8) ?
4818          Alignment/2 : Alignment;
4819
4820     EVT LoMemVT, HiMemVT;
4821     std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemoryVT);
4822
4823     SDValue DataLo, DataHi;
4824     std::tie(DataLo, DataHi) = DAG.SplitVector(Data, DL);
4825
4826     MachineMemOperand *MMO = DAG.getMachineFunction().
4827       getMachineMemOperand(MST->getPointerInfo(), 
4828                            MachineMemOperand::MOStore,  LoMemVT.getStoreSize(),
4829                            Alignment, MST->getAAInfo(), MST->getRanges());
4830
4831     Lo = DAG.getMaskedStore(Chain, DL, DataLo, Ptr, MaskLo, MMO);
4832
4833     unsigned IncrementSize = LoMemVT.getSizeInBits()/8;
4834     Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
4835                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
4836
4837     MMO = DAG.getMachineFunction().
4838       getMachineMemOperand(MST->getPointerInfo(), 
4839                            MachineMemOperand::MOStore,  HiMemVT.getStoreSize(),
4840                            SecondHalfAlignment, MST->getAAInfo(),
4841                            MST->getRanges());
4842
4843     Hi = DAG.getMaskedStore(Chain, DL, DataHi, Ptr, MaskHi, MMO);
4844
4845     AddToWorklist(Lo.getNode());
4846     AddToWorklist(Hi.getNode());
4847
4848     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Lo, Hi);
4849   }
4850   return SDValue();
4851 }
4852
4853 SDValue DAGCombiner::visitMLOAD(SDNode *N) {
4854
4855   if (Level >= AfterLegalizeTypes)
4856     return SDValue();
4857
4858   MaskedLoadSDNode *MLD = dyn_cast<MaskedLoadSDNode>(N);
4859   SDValue Mask = MLD->getMask();
4860   SDLoc DL(N);
4861
4862   // If the MLOAD result requires splitting and the mask is provided by a
4863   // SETCC, then split both nodes and its operands before legalization. This
4864   // prevents the type legalizer from unrolling SETCC into scalar comparisons
4865   // and enables future optimizations (e.g. min/max pattern matching on X86).
4866
4867   if (Mask.getOpcode() == ISD::SETCC) {
4868     EVT VT = N->getValueType(0);
4869
4870     // Check if any splitting is required.
4871     if (TLI.getTypeAction(*DAG.getContext(), VT) !=
4872         TargetLowering::TypeSplitVector)
4873       return SDValue();
4874
4875     SDValue MaskLo, MaskHi, Lo, Hi;
4876     std::tie(MaskLo, MaskHi) = SplitVSETCC(Mask.getNode(), DAG);
4877
4878     SDValue Src0 = MLD->getSrc0();
4879     SDValue Src0Lo, Src0Hi;
4880     std::tie(Src0Lo, Src0Hi) = DAG.SplitVector(Src0, DL);
4881
4882     EVT LoVT, HiVT;
4883     std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(MLD->getValueType(0));
4884
4885     SDValue Chain = MLD->getChain();
4886     SDValue Ptr   = MLD->getBasePtr();
4887     EVT MemoryVT = MLD->getMemoryVT();
4888     unsigned Alignment = MLD->getOriginalAlignment();
4889
4890     // if Alignment is equal to the vector size,
4891     // take the half of it for the second part
4892     unsigned SecondHalfAlignment =
4893       (Alignment == MLD->getValueType(0).getSizeInBits()/8) ?
4894          Alignment/2 : Alignment;
4895
4896     EVT LoMemVT, HiMemVT;
4897     std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemoryVT);
4898
4899     MachineMemOperand *MMO = DAG.getMachineFunction().
4900     getMachineMemOperand(MLD->getPointerInfo(), 
4901                          MachineMemOperand::MOLoad,  LoMemVT.getStoreSize(),
4902                          Alignment, MLD->getAAInfo(), MLD->getRanges());
4903
4904     Lo = DAG.getMaskedLoad(LoVT, DL, Chain, Ptr, MaskLo, Src0Lo, MMO);
4905
4906     unsigned IncrementSize = LoMemVT.getSizeInBits()/8;
4907     Ptr = DAG.getNode(ISD::ADD, DL, Ptr.getValueType(), Ptr,
4908                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
4909
4910     MMO = DAG.getMachineFunction().
4911     getMachineMemOperand(MLD->getPointerInfo(), 
4912                          MachineMemOperand::MOLoad,  HiMemVT.getStoreSize(),
4913                          SecondHalfAlignment, MLD->getAAInfo(), MLD->getRanges());
4914
4915     Hi = DAG.getMaskedLoad(HiVT, DL, Chain, Ptr, MaskHi, Src0Hi, MMO);
4916
4917     AddToWorklist(Lo.getNode());
4918     AddToWorklist(Hi.getNode());
4919
4920     // Build a factor node to remember that this load is independent of the
4921     // other one.
4922     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Lo.getValue(1),
4923                         Hi.getValue(1));
4924
4925     // Legalized the chain result - switch anything that used the old chain to
4926     // use the new one.
4927     DAG.ReplaceAllUsesOfValueWith(SDValue(MLD, 1), Chain);
4928
4929     SDValue LoadRes = DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
4930
4931     SDValue RetOps[] = { LoadRes, Chain };
4932     return DAG.getMergeValues(RetOps, DL);
4933   }
4934   return SDValue();
4935 }
4936
4937 SDValue DAGCombiner::visitVSELECT(SDNode *N) {
4938   SDValue N0 = N->getOperand(0);
4939   SDValue N1 = N->getOperand(1);
4940   SDValue N2 = N->getOperand(2);
4941   SDLoc DL(N);
4942
4943   // Canonicalize integer abs.
4944   // vselect (setg[te] X,  0),  X, -X ->
4945   // vselect (setgt    X, -1),  X, -X ->
4946   // vselect (setl[te] X,  0), -X,  X ->
4947   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
4948   if (N0.getOpcode() == ISD::SETCC) {
4949     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
4950     ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
4951     bool isAbs = false;
4952     bool RHSIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
4953
4954     if (((RHSIsAllZeros && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
4955          (ISD::isBuildVectorAllOnes(RHS.getNode()) && CC == ISD::SETGT)) &&
4956         N1 == LHS && N2.getOpcode() == ISD::SUB && N1 == N2.getOperand(1))
4957       isAbs = ISD::isBuildVectorAllZeros(N2.getOperand(0).getNode());
4958     else if ((RHSIsAllZeros && (CC == ISD::SETLT || CC == ISD::SETLE)) &&
4959              N2 == LHS && N1.getOpcode() == ISD::SUB && N2 == N1.getOperand(1))
4960       isAbs = ISD::isBuildVectorAllZeros(N1.getOperand(0).getNode());
4961
4962     if (isAbs) {
4963       EVT VT = LHS.getValueType();
4964       SDValue Shift = DAG.getNode(
4965           ISD::SRA, DL, VT, LHS,
4966           DAG.getConstant(VT.getScalarType().getSizeInBits() - 1, VT));
4967       SDValue Add = DAG.getNode(ISD::ADD, DL, VT, LHS, Shift);
4968       AddToWorklist(Shift.getNode());
4969       AddToWorklist(Add.getNode());
4970       return DAG.getNode(ISD::XOR, DL, VT, Add, Shift);
4971     }
4972   }
4973
4974   // If the VSELECT result requires splitting and the mask is provided by a
4975   // SETCC, then split both nodes and its operands before legalization. This
4976   // prevents the type legalizer from unrolling SETCC into scalar comparisons
4977   // and enables future optimizations (e.g. min/max pattern matching on X86).
4978   if (N0.getOpcode() == ISD::SETCC) {
4979     EVT VT = N->getValueType(0);
4980
4981     // Check if any splitting is required.
4982     if (TLI.getTypeAction(*DAG.getContext(), VT) !=
4983         TargetLowering::TypeSplitVector)
4984       return SDValue();
4985
4986     SDValue Lo, Hi, CCLo, CCHi, LL, LH, RL, RH;
4987     std::tie(CCLo, CCHi) = SplitVSETCC(N0.getNode(), DAG);
4988     std::tie(LL, LH) = DAG.SplitVectorOperand(N, 1);
4989     std::tie(RL, RH) = DAG.SplitVectorOperand(N, 2);
4990
4991     Lo = DAG.getNode(N->getOpcode(), DL, LL.getValueType(), CCLo, LL, RL);
4992     Hi = DAG.getNode(N->getOpcode(), DL, LH.getValueType(), CCHi, LH, RH);
4993
4994     // Add the new VSELECT nodes to the work list in case they need to be split
4995     // again.
4996     AddToWorklist(Lo.getNode());
4997     AddToWorklist(Hi.getNode());
4998
4999     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
5000   }
5001
5002   // Fold (vselect (build_vector all_ones), N1, N2) -> N1
5003   if (ISD::isBuildVectorAllOnes(N0.getNode()))
5004     return N1;
5005   // Fold (vselect (build_vector all_zeros), N1, N2) -> N2
5006   if (ISD::isBuildVectorAllZeros(N0.getNode()))
5007     return N2;
5008
5009   // The ConvertSelectToConcatVector function is assuming both the above
5010   // checks for (vselect (build_vector all{ones,zeros) ...) have been made
5011   // and addressed.
5012   if (N1.getOpcode() == ISD::CONCAT_VECTORS &&
5013       N2.getOpcode() == ISD::CONCAT_VECTORS &&
5014       ISD::isBuildVectorOfConstantSDNodes(N0.getNode())) {
5015     SDValue CV = ConvertSelectToConcatVector(N, DAG);
5016     if (CV.getNode())
5017       return CV;
5018   }
5019
5020   return SDValue();
5021 }
5022
5023 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
5024   SDValue N0 = N->getOperand(0);
5025   SDValue N1 = N->getOperand(1);
5026   SDValue N2 = N->getOperand(2);
5027   SDValue N3 = N->getOperand(3);
5028   SDValue N4 = N->getOperand(4);
5029   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
5030
5031   // fold select_cc lhs, rhs, x, x, cc -> x
5032   if (N2 == N3)
5033     return N2;
5034
5035   // Determine if the condition we're dealing with is constant
5036   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
5037                               N0, N1, CC, SDLoc(N), false);
5038   if (SCC.getNode()) {
5039     AddToWorklist(SCC.getNode());
5040
5041     if (ConstantSDNode *SCCC = dyn_cast<ConstantSDNode>(SCC.getNode())) {
5042       if (!SCCC->isNullValue())
5043         return N2;    // cond always true -> true val
5044       else
5045         return N3;    // cond always false -> false val
5046     }
5047
5048     // Fold to a simpler select_cc
5049     if (SCC.getOpcode() == ISD::SETCC)
5050       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), N2.getValueType(),
5051                          SCC.getOperand(0), SCC.getOperand(1), N2, N3,
5052                          SCC.getOperand(2));
5053   }
5054
5055   // If we can fold this based on the true/false value, do so.
5056   if (SimplifySelectOps(N, N2, N3))
5057     return SDValue(N, 0);  // Don't revisit N.
5058
5059   // fold select_cc into other things, such as min/max/abs
5060   return SimplifySelectCC(SDLoc(N), N0, N1, N2, N3, CC);
5061 }
5062
5063 SDValue DAGCombiner::visitSETCC(SDNode *N) {
5064   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
5065                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
5066                        SDLoc(N));
5067 }
5068
5069 // tryToFoldExtendOfConstant - Try to fold a sext/zext/aext
5070 // dag node into a ConstantSDNode or a build_vector of constants.
5071 // This function is called by the DAGCombiner when visiting sext/zext/aext
5072 // dag nodes (see for example method DAGCombiner::visitSIGN_EXTEND).
5073 // Vector extends are not folded if operations are legal; this is to
5074 // avoid introducing illegal build_vector dag nodes.
5075 static SDNode *tryToFoldExtendOfConstant(SDNode *N, const TargetLowering &TLI,
5076                                          SelectionDAG &DAG, bool LegalTypes,
5077                                          bool LegalOperations) {
5078   unsigned Opcode = N->getOpcode();
5079   SDValue N0 = N->getOperand(0);
5080   EVT VT = N->getValueType(0);
5081
5082   assert((Opcode == ISD::SIGN_EXTEND || Opcode == ISD::ZERO_EXTEND ||
5083          Opcode == ISD::ANY_EXTEND) && "Expected EXTEND dag node in input!");
5084
5085   // fold (sext c1) -> c1
5086   // fold (zext c1) -> c1
5087   // fold (aext c1) -> c1
5088   if (isa<ConstantSDNode>(N0))
5089     return DAG.getNode(Opcode, SDLoc(N), VT, N0).getNode();
5090
5091   // fold (sext (build_vector AllConstants) -> (build_vector AllConstants)
5092   // fold (zext (build_vector AllConstants) -> (build_vector AllConstants)
5093   // fold (aext (build_vector AllConstants) -> (build_vector AllConstants)
5094   EVT SVT = VT.getScalarType();
5095   if (!(VT.isVector() &&
5096       (!LegalTypes || (!LegalOperations && TLI.isTypeLegal(SVT))) &&
5097       ISD::isBuildVectorOfConstantSDNodes(N0.getNode())))
5098     return nullptr;
5099
5100   // We can fold this node into a build_vector.
5101   unsigned VTBits = SVT.getSizeInBits();
5102   unsigned EVTBits = N0->getValueType(0).getScalarType().getSizeInBits();
5103   unsigned ShAmt = VTBits - EVTBits;
5104   SmallVector<SDValue, 8> Elts;
5105   unsigned NumElts = N0->getNumOperands();
5106   SDLoc DL(N);
5107
5108   for (unsigned i=0; i != NumElts; ++i) {
5109     SDValue Op = N0->getOperand(i);
5110     if (Op->getOpcode() == ISD::UNDEF) {
5111       Elts.push_back(DAG.getUNDEF(SVT));
5112       continue;
5113     }
5114
5115     ConstantSDNode *CurrentND = cast<ConstantSDNode>(Op);
5116     const APInt &C = APInt(VTBits, CurrentND->getAPIntValue().getZExtValue());
5117     if (Opcode == ISD::SIGN_EXTEND)
5118       Elts.push_back(DAG.getConstant(C.shl(ShAmt).ashr(ShAmt).getZExtValue(),
5119                                      SVT));
5120     else
5121       Elts.push_back(DAG.getConstant(C.shl(ShAmt).lshr(ShAmt).getZExtValue(),
5122                                      SVT));
5123   }
5124
5125   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Elts).getNode();
5126 }
5127
5128 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
5129 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
5130 // transformation. Returns true if extension are possible and the above
5131 // mentioned transformation is profitable.
5132 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
5133                                     unsigned ExtOpc,
5134                                     SmallVectorImpl<SDNode *> &ExtendNodes,
5135                                     const TargetLowering &TLI) {
5136   bool HasCopyToRegUses = false;
5137   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
5138   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
5139                             UE = N0.getNode()->use_end();
5140        UI != UE; ++UI) {
5141     SDNode *User = *UI;
5142     if (User == N)
5143       continue;
5144     if (UI.getUse().getResNo() != N0.getResNo())
5145       continue;
5146     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
5147     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
5148       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
5149       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
5150         // Sign bits will be lost after a zext.
5151         return false;
5152       bool Add = false;
5153       for (unsigned i = 0; i != 2; ++i) {
5154         SDValue UseOp = User->getOperand(i);
5155         if (UseOp == N0)
5156           continue;
5157         if (!isa<ConstantSDNode>(UseOp))
5158           return false;
5159         Add = true;
5160       }
5161       if (Add)
5162         ExtendNodes.push_back(User);
5163       continue;
5164     }
5165     // If truncates aren't free and there are users we can't
5166     // extend, it isn't worthwhile.
5167     if (!isTruncFree)
5168       return false;
5169     // Remember if this value is live-out.
5170     if (User->getOpcode() == ISD::CopyToReg)
5171       HasCopyToRegUses = true;
5172   }
5173
5174   if (HasCopyToRegUses) {
5175     bool BothLiveOut = false;
5176     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
5177          UI != UE; ++UI) {
5178       SDUse &Use = UI.getUse();
5179       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
5180         BothLiveOut = true;
5181         break;
5182       }
5183     }
5184     if (BothLiveOut)
5185       // Both unextended and extended values are live out. There had better be
5186       // a good reason for the transformation.
5187       return ExtendNodes.size();
5188   }
5189   return true;
5190 }
5191
5192 void DAGCombiner::ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
5193                                   SDValue Trunc, SDValue ExtLoad, SDLoc DL,
5194                                   ISD::NodeType ExtType) {
5195   // Extend SetCC uses if necessary.
5196   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
5197     SDNode *SetCC = SetCCs[i];
5198     SmallVector<SDValue, 4> Ops;
5199
5200     for (unsigned j = 0; j != 2; ++j) {
5201       SDValue SOp = SetCC->getOperand(j);
5202       if (SOp == Trunc)
5203         Ops.push_back(ExtLoad);
5204       else
5205         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
5206     }
5207
5208     Ops.push_back(SetCC->getOperand(2));
5209     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0), Ops));
5210   }
5211 }
5212
5213 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
5214   SDValue N0 = N->getOperand(0);
5215   EVT VT = N->getValueType(0);
5216
5217   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
5218                                               LegalOperations))
5219     return SDValue(Res, 0);
5220
5221   // fold (sext (sext x)) -> (sext x)
5222   // fold (sext (aext x)) -> (sext x)
5223   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
5224     return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT,
5225                        N0.getOperand(0));
5226
5227   if (N0.getOpcode() == ISD::TRUNCATE) {
5228     // fold (sext (truncate (load x))) -> (sext (smaller load x))
5229     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
5230     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5231     if (NarrowLoad.getNode()) {
5232       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5233       if (NarrowLoad.getNode() != N0.getNode()) {
5234         CombineTo(N0.getNode(), NarrowLoad);
5235         // CombineTo deleted the truncate, if needed, but not what's under it.
5236         AddToWorklist(oye);
5237       }
5238       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5239     }
5240
5241     // See if the value being truncated is already sign extended.  If so, just
5242     // eliminate the trunc/sext pair.
5243     SDValue Op = N0.getOperand(0);
5244     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
5245     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
5246     unsigned DestBits = VT.getScalarType().getSizeInBits();
5247     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
5248
5249     if (OpBits == DestBits) {
5250       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
5251       // bits, it is already ready.
5252       if (NumSignBits > DestBits-MidBits)
5253         return Op;
5254     } else if (OpBits < DestBits) {
5255       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
5256       // bits, just sext from i32.
5257       if (NumSignBits > OpBits-MidBits)
5258         return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, Op);
5259     } else {
5260       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
5261       // bits, just truncate to i32.
5262       if (NumSignBits > OpBits-MidBits)
5263         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5264     }
5265
5266     // fold (sext (truncate x)) -> (sextinreg x).
5267     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
5268                                                  N0.getValueType())) {
5269       if (OpBits < DestBits)
5270         Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N0), VT, Op);
5271       else if (OpBits > DestBits)
5272         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT, Op);
5273       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, Op,
5274                          DAG.getValueType(N0.getValueType()));
5275     }
5276   }
5277
5278   // fold (sext (load x)) -> (sext (truncate (sextload x)))
5279   // None of the supported targets knows how to perform load and sign extend
5280   // on vectors in one instruction.  We only perform this transformation on
5281   // scalars.
5282   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
5283       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5284       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5285        TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()))) {
5286     bool DoXform = true;
5287     SmallVector<SDNode*, 4> SetCCs;
5288     if (!N0.hasOneUse())
5289       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
5290     if (DoXform) {
5291       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5292       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5293                                        LN0->getChain(),
5294                                        LN0->getBasePtr(), N0.getValueType(),
5295                                        LN0->getMemOperand());
5296       CombineTo(N, ExtLoad);
5297       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5298                                   N0.getValueType(), ExtLoad);
5299       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5300       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5301                       ISD::SIGN_EXTEND);
5302       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5303     }
5304   }
5305
5306   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
5307   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
5308   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
5309       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
5310     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5311     EVT MemVT = LN0->getMemoryVT();
5312     if ((!LegalOperations && !LN0->isVolatile()) ||
5313         TLI.isLoadExtLegal(ISD::SEXTLOAD, MemVT)) {
5314       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5315                                        LN0->getChain(),
5316                                        LN0->getBasePtr(), MemVT,
5317                                        LN0->getMemOperand());
5318       CombineTo(N, ExtLoad);
5319       CombineTo(N0.getNode(),
5320                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5321                             N0.getValueType(), ExtLoad),
5322                 ExtLoad.getValue(1));
5323       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5324     }
5325   }
5326
5327   // fold (sext (and/or/xor (load x), cst)) ->
5328   //      (and/or/xor (sextload x), (sext cst))
5329   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
5330        N0.getOpcode() == ISD::XOR) &&
5331       isa<LoadSDNode>(N0.getOperand(0)) &&
5332       N0.getOperand(1).getOpcode() == ISD::Constant &&
5333       TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()) &&
5334       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
5335     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
5336     if (LN0->getExtensionType() != ISD::ZEXTLOAD && LN0->isUnindexed()) {
5337       bool DoXform = true;
5338       SmallVector<SDNode*, 4> SetCCs;
5339       if (!N0.hasOneUse())
5340         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
5341                                           SetCCs, TLI);
5342       if (DoXform) {
5343         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(LN0), VT,
5344                                          LN0->getChain(), LN0->getBasePtr(),
5345                                          LN0->getMemoryVT(),
5346                                          LN0->getMemOperand());
5347         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5348         Mask = Mask.sext(VT.getSizeInBits());
5349         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5350                                   ExtLoad, DAG.getConstant(Mask, VT));
5351         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
5352                                     SDLoc(N0.getOperand(0)),
5353                                     N0.getOperand(0).getValueType(), ExtLoad);
5354         CombineTo(N, And);
5355         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
5356         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5357                         ISD::SIGN_EXTEND);
5358         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5359       }
5360     }
5361   }
5362
5363   if (N0.getOpcode() == ISD::SETCC) {
5364     EVT N0VT = N0.getOperand(0).getValueType();
5365     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
5366     // Only do this before legalize for now.
5367     if (VT.isVector() && !LegalOperations &&
5368         TLI.getBooleanContents(N0VT) ==
5369             TargetLowering::ZeroOrNegativeOneBooleanContent) {
5370       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
5371       // of the same size as the compared operands. Only optimize sext(setcc())
5372       // if this is the case.
5373       EVT SVT = getSetCCResultType(N0VT);
5374
5375       // We know that the # elements of the results is the same as the
5376       // # elements of the compare (and the # elements of the compare result
5377       // for that matter).  Check to see that they are the same size.  If so,
5378       // we know that the element size of the sext'd result matches the
5379       // element size of the compare operands.
5380       if (VT.getSizeInBits() == SVT.getSizeInBits())
5381         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5382                              N0.getOperand(1),
5383                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
5384
5385       // If the desired elements are smaller or larger than the source
5386       // elements we can use a matching integer vector type and then
5387       // truncate/sign extend
5388       EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
5389       if (SVT == MatchingVectorType) {
5390         SDValue VsetCC = DAG.getSetCC(SDLoc(N), MatchingVectorType,
5391                                N0.getOperand(0), N0.getOperand(1),
5392                                cast<CondCodeSDNode>(N0.getOperand(2))->get());
5393         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
5394       }
5395     }
5396
5397     // sext(setcc x, y, cc) -> (select (setcc x, y, cc), -1, 0)
5398     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
5399     SDValue NegOne =
5400       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), VT);
5401     SDValue SCC =
5402       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5403                        NegOne, DAG.getConstant(0, VT),
5404                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5405     if (SCC.getNode()) return SCC;
5406
5407     if (!VT.isVector()) {
5408       EVT SetCCVT = getSetCCResultType(N0.getOperand(0).getValueType());
5409       if (!LegalOperations || TLI.isOperationLegal(ISD::SETCC, SetCCVT)) {
5410         SDLoc DL(N);
5411         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
5412         SDValue SetCC = DAG.getSetCC(DL, SetCCVT,
5413                                      N0.getOperand(0), N0.getOperand(1), CC);
5414         return DAG.getSelect(DL, VT, SetCC,
5415                              NegOne, DAG.getConstant(0, VT));
5416       }
5417     }
5418   }
5419
5420   // fold (sext x) -> (zext x) if the sign bit is known zero.
5421   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
5422       DAG.SignBitIsZero(N0))
5423     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, N0);
5424
5425   return SDValue();
5426 }
5427
5428 // isTruncateOf - If N is a truncate of some other value, return true, record
5429 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
5430 // This function computes KnownZero to avoid a duplicated call to
5431 // computeKnownBits in the caller.
5432 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
5433                          APInt &KnownZero) {
5434   APInt KnownOne;
5435   if (N->getOpcode() == ISD::TRUNCATE) {
5436     Op = N->getOperand(0);
5437     DAG.computeKnownBits(Op, KnownZero, KnownOne);
5438     return true;
5439   }
5440
5441   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
5442       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
5443     return false;
5444
5445   SDValue Op0 = N->getOperand(0);
5446   SDValue Op1 = N->getOperand(1);
5447   assert(Op0.getValueType() == Op1.getValueType());
5448
5449   ConstantSDNode *COp0 = dyn_cast<ConstantSDNode>(Op0);
5450   ConstantSDNode *COp1 = dyn_cast<ConstantSDNode>(Op1);
5451   if (COp0 && COp0->isNullValue())
5452     Op = Op1;
5453   else if (COp1 && COp1->isNullValue())
5454     Op = Op0;
5455   else
5456     return false;
5457
5458   DAG.computeKnownBits(Op, KnownZero, KnownOne);
5459
5460   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
5461     return false;
5462
5463   return true;
5464 }
5465
5466 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
5467   SDValue N0 = N->getOperand(0);
5468   EVT VT = N->getValueType(0);
5469
5470   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
5471                                               LegalOperations))
5472     return SDValue(Res, 0);
5473
5474   // fold (zext (zext x)) -> (zext x)
5475   // fold (zext (aext x)) -> (zext x)
5476   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
5477     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT,
5478                        N0.getOperand(0));
5479
5480   // fold (zext (truncate x)) -> (zext x) or
5481   //      (zext (truncate x)) -> (truncate x)
5482   // This is valid when the truncated bits of x are already zero.
5483   // FIXME: We should extend this to work for vectors too.
5484   SDValue Op;
5485   APInt KnownZero;
5486   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
5487     APInt TruncatedBits =
5488       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
5489       APInt(Op.getValueSizeInBits(), 0) :
5490       APInt::getBitsSet(Op.getValueSizeInBits(),
5491                         N0.getValueSizeInBits(),
5492                         std::min(Op.getValueSizeInBits(),
5493                                  VT.getSizeInBits()));
5494     if (TruncatedBits == (KnownZero & TruncatedBits)) {
5495       if (VT.bitsGT(Op.getValueType()))
5496         return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, Op);
5497       if (VT.bitsLT(Op.getValueType()))
5498         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5499
5500       return Op;
5501     }
5502   }
5503
5504   // fold (zext (truncate (load x))) -> (zext (smaller load x))
5505   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
5506   if (N0.getOpcode() == ISD::TRUNCATE) {
5507     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5508     if (NarrowLoad.getNode()) {
5509       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5510       if (NarrowLoad.getNode() != N0.getNode()) {
5511         CombineTo(N0.getNode(), NarrowLoad);
5512         // CombineTo deleted the truncate, if needed, but not what's under it.
5513         AddToWorklist(oye);
5514       }
5515       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5516     }
5517   }
5518
5519   // fold (zext (truncate x)) -> (and x, mask)
5520   if (N0.getOpcode() == ISD::TRUNCATE &&
5521       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
5522
5523     // fold (zext (truncate (load x))) -> (zext (smaller load x))
5524     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
5525     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5526     if (NarrowLoad.getNode()) {
5527       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5528       if (NarrowLoad.getNode() != N0.getNode()) {
5529         CombineTo(N0.getNode(), NarrowLoad);
5530         // CombineTo deleted the truncate, if needed, but not what's under it.
5531         AddToWorklist(oye);
5532       }
5533       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5534     }
5535
5536     SDValue Op = N0.getOperand(0);
5537     if (Op.getValueType().bitsLT(VT)) {
5538       Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, Op);
5539       AddToWorklist(Op.getNode());
5540     } else if (Op.getValueType().bitsGT(VT)) {
5541       Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5542       AddToWorklist(Op.getNode());
5543     }
5544     return DAG.getZeroExtendInReg(Op, SDLoc(N),
5545                                   N0.getValueType().getScalarType());
5546   }
5547
5548   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
5549   // if either of the casts is not free.
5550   if (N0.getOpcode() == ISD::AND &&
5551       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
5552       N0.getOperand(1).getOpcode() == ISD::Constant &&
5553       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
5554                            N0.getValueType()) ||
5555        !TLI.isZExtFree(N0.getValueType(), VT))) {
5556     SDValue X = N0.getOperand(0).getOperand(0);
5557     if (X.getValueType().bitsLT(VT)) {
5558       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(X), VT, X);
5559     } else if (X.getValueType().bitsGT(VT)) {
5560       X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
5561     }
5562     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5563     Mask = Mask.zext(VT.getSizeInBits());
5564     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5565                        X, DAG.getConstant(Mask, VT));
5566   }
5567
5568   // fold (zext (load x)) -> (zext (truncate (zextload x)))
5569   // None of the supported targets knows how to perform load and vector_zext
5570   // on vectors in one instruction.  We only perform this transformation on
5571   // scalars.
5572   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
5573       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5574       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5575        TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
5576     bool DoXform = true;
5577     SmallVector<SDNode*, 4> SetCCs;
5578     if (!N0.hasOneUse())
5579       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
5580     if (DoXform) {
5581       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5582       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
5583                                        LN0->getChain(),
5584                                        LN0->getBasePtr(), N0.getValueType(),
5585                                        LN0->getMemOperand());
5586       CombineTo(N, ExtLoad);
5587       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5588                                   N0.getValueType(), ExtLoad);
5589       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5590
5591       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5592                       ISD::ZERO_EXTEND);
5593       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5594     }
5595   }
5596
5597   // fold (zext (and/or/xor (load x), cst)) ->
5598   //      (and/or/xor (zextload x), (zext cst))
5599   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
5600        N0.getOpcode() == ISD::XOR) &&
5601       isa<LoadSDNode>(N0.getOperand(0)) &&
5602       N0.getOperand(1).getOpcode() == ISD::Constant &&
5603       TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()) &&
5604       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
5605     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
5606     if (LN0->getExtensionType() != ISD::SEXTLOAD && LN0->isUnindexed()) {
5607       bool DoXform = true;
5608       SmallVector<SDNode*, 4> SetCCs;
5609       if (!N0.hasOneUse())
5610         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::ZERO_EXTEND,
5611                                           SetCCs, TLI);
5612       if (DoXform) {
5613         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), VT,
5614                                          LN0->getChain(), LN0->getBasePtr(),
5615                                          LN0->getMemoryVT(),
5616                                          LN0->getMemOperand());
5617         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5618         Mask = Mask.zext(VT.getSizeInBits());
5619         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5620                                   ExtLoad, DAG.getConstant(Mask, VT));
5621         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
5622                                     SDLoc(N0.getOperand(0)),
5623                                     N0.getOperand(0).getValueType(), ExtLoad);
5624         CombineTo(N, And);
5625         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
5626         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5627                         ISD::ZERO_EXTEND);
5628         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5629       }
5630     }
5631   }
5632
5633   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
5634   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
5635   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
5636       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
5637     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5638     EVT MemVT = LN0->getMemoryVT();
5639     if ((!LegalOperations && !LN0->isVolatile()) ||
5640         TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT)) {
5641       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
5642                                        LN0->getChain(),
5643                                        LN0->getBasePtr(), MemVT,
5644                                        LN0->getMemOperand());
5645       CombineTo(N, ExtLoad);
5646       CombineTo(N0.getNode(),
5647                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0), N0.getValueType(),
5648                             ExtLoad),
5649                 ExtLoad.getValue(1));
5650       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5651     }
5652   }
5653
5654   if (N0.getOpcode() == ISD::SETCC) {
5655     if (!LegalOperations && VT.isVector() &&
5656         N0.getValueType().getVectorElementType() == MVT::i1) {
5657       EVT N0VT = N0.getOperand(0).getValueType();
5658       if (getSetCCResultType(N0VT) == N0.getValueType())
5659         return SDValue();
5660
5661       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
5662       // Only do this before legalize for now.
5663       EVT EltVT = VT.getVectorElementType();
5664       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
5665                                     DAG.getConstant(1, EltVT));
5666       if (VT.getSizeInBits() == N0VT.getSizeInBits())
5667         // We know that the # elements of the results is the same as the
5668         // # elements of the compare (and the # elements of the compare result
5669         // for that matter).  Check to see that they are the same size.  If so,
5670         // we know that the element size of the sext'd result matches the
5671         // element size of the compare operands.
5672         return DAG.getNode(ISD::AND, SDLoc(N), VT,
5673                            DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5674                                          N0.getOperand(1),
5675                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
5676                            DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT,
5677                                        OneOps));
5678
5679       // If the desired elements are smaller or larger than the source
5680       // elements we can use a matching integer vector type and then
5681       // truncate/sign extend
5682       EVT MatchingElementType =
5683         EVT::getIntegerVT(*DAG.getContext(),
5684                           N0VT.getScalarType().getSizeInBits());
5685       EVT MatchingVectorType =
5686         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
5687                          N0VT.getVectorNumElements());
5688       SDValue VsetCC =
5689         DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
5690                       N0.getOperand(1),
5691                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
5692       return DAG.getNode(ISD::AND, SDLoc(N), VT,
5693                          DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT),
5694                          DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, OneOps));
5695     }
5696
5697     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
5698     SDValue SCC =
5699       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5700                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
5701                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5702     if (SCC.getNode()) return SCC;
5703   }
5704
5705   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
5706   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
5707       isa<ConstantSDNode>(N0.getOperand(1)) &&
5708       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
5709       N0.hasOneUse()) {
5710     SDValue ShAmt = N0.getOperand(1);
5711     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
5712     if (N0.getOpcode() == ISD::SHL) {
5713       SDValue InnerZExt = N0.getOperand(0);
5714       // If the original shl may be shifting out bits, do not perform this
5715       // transformation.
5716       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
5717         InnerZExt.getOperand(0).getValueType().getSizeInBits();
5718       if (ShAmtVal > KnownZeroBits)
5719         return SDValue();
5720     }
5721
5722     SDLoc DL(N);
5723
5724     // Ensure that the shift amount is wide enough for the shifted value.
5725     if (VT.getSizeInBits() >= 256)
5726       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
5727
5728     return DAG.getNode(N0.getOpcode(), DL, VT,
5729                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
5730                        ShAmt);
5731   }
5732
5733   return SDValue();
5734 }
5735
5736 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
5737   SDValue N0 = N->getOperand(0);
5738   EVT VT = N->getValueType(0);
5739
5740   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
5741                                               LegalOperations))
5742     return SDValue(Res, 0);
5743
5744   // fold (aext (aext x)) -> (aext x)
5745   // fold (aext (zext x)) -> (zext x)
5746   // fold (aext (sext x)) -> (sext x)
5747   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
5748       N0.getOpcode() == ISD::ZERO_EXTEND ||
5749       N0.getOpcode() == ISD::SIGN_EXTEND)
5750     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, N0.getOperand(0));
5751
5752   // fold (aext (truncate (load x))) -> (aext (smaller load x))
5753   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
5754   if (N0.getOpcode() == ISD::TRUNCATE) {
5755     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5756     if (NarrowLoad.getNode()) {
5757       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5758       if (NarrowLoad.getNode() != N0.getNode()) {
5759         CombineTo(N0.getNode(), NarrowLoad);
5760         // CombineTo deleted the truncate, if needed, but not what's under it.
5761         AddToWorklist(oye);
5762       }
5763       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5764     }
5765   }
5766
5767   // fold (aext (truncate x))
5768   if (N0.getOpcode() == ISD::TRUNCATE) {
5769     SDValue TruncOp = N0.getOperand(0);
5770     if (TruncOp.getValueType() == VT)
5771       return TruncOp; // x iff x size == zext size.
5772     if (TruncOp.getValueType().bitsGT(VT))
5773       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, TruncOp);
5774     return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, TruncOp);
5775   }
5776
5777   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
5778   // if the trunc is not free.
5779   if (N0.getOpcode() == ISD::AND &&
5780       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
5781       N0.getOperand(1).getOpcode() == ISD::Constant &&
5782       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
5783                           N0.getValueType())) {
5784     SDValue X = N0.getOperand(0).getOperand(0);
5785     if (X.getValueType().bitsLT(VT)) {
5786       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, X);
5787     } else if (X.getValueType().bitsGT(VT)) {
5788       X = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, X);
5789     }
5790     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5791     Mask = Mask.zext(VT.getSizeInBits());
5792     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5793                        X, DAG.getConstant(Mask, VT));
5794   }
5795
5796   // fold (aext (load x)) -> (aext (truncate (extload x)))
5797   // None of the supported targets knows how to perform load and any_ext
5798   // on vectors in one instruction.  We only perform this transformation on
5799   // scalars.
5800   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
5801       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5802       TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType())) {
5803     bool DoXform = true;
5804     SmallVector<SDNode*, 4> SetCCs;
5805     if (!N0.hasOneUse())
5806       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
5807     if (DoXform) {
5808       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5809       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
5810                                        LN0->getChain(),
5811                                        LN0->getBasePtr(), N0.getValueType(),
5812                                        LN0->getMemOperand());
5813       CombineTo(N, ExtLoad);
5814       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5815                                   N0.getValueType(), ExtLoad);
5816       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5817       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5818                       ISD::ANY_EXTEND);
5819       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5820     }
5821   }
5822
5823   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
5824   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
5825   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
5826   if (N0.getOpcode() == ISD::LOAD &&
5827       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5828       N0.hasOneUse()) {
5829     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5830     ISD::LoadExtType ExtType = LN0->getExtensionType();
5831     EVT MemVT = LN0->getMemoryVT();
5832     if (!LegalOperations || TLI.isLoadExtLegal(ExtType, MemVT)) {
5833       SDValue ExtLoad = DAG.getExtLoad(ExtType, SDLoc(N),
5834                                        VT, LN0->getChain(), LN0->getBasePtr(),
5835                                        MemVT, LN0->getMemOperand());
5836       CombineTo(N, ExtLoad);
5837       CombineTo(N0.getNode(),
5838                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5839                             N0.getValueType(), ExtLoad),
5840                 ExtLoad.getValue(1));
5841       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5842     }
5843   }
5844
5845   if (N0.getOpcode() == ISD::SETCC) {
5846     // For vectors:
5847     // aext(setcc) -> vsetcc
5848     // aext(setcc) -> truncate(vsetcc)
5849     // aext(setcc) -> aext(vsetcc)
5850     // Only do this before legalize for now.
5851     if (VT.isVector() && !LegalOperations) {
5852       EVT N0VT = N0.getOperand(0).getValueType();
5853         // We know that the # elements of the results is the same as the
5854         // # elements of the compare (and the # elements of the compare result
5855         // for that matter).  Check to see that they are the same size.  If so,
5856         // we know that the element size of the sext'd result matches the
5857         // element size of the compare operands.
5858       if (VT.getSizeInBits() == N0VT.getSizeInBits())
5859         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5860                              N0.getOperand(1),
5861                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
5862       // If the desired elements are smaller or larger than the source
5863       // elements we can use a matching integer vector type and then
5864       // truncate/any extend
5865       else {
5866         EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
5867         SDValue VsetCC =
5868           DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
5869                         N0.getOperand(1),
5870                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
5871         return DAG.getAnyExtOrTrunc(VsetCC, SDLoc(N), VT);
5872       }
5873     }
5874
5875     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
5876     SDValue SCC =
5877       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5878                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
5879                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5880     if (SCC.getNode())
5881       return SCC;
5882   }
5883
5884   return SDValue();
5885 }
5886
5887 /// See if the specified operand can be simplified with the knowledge that only
5888 /// the bits specified by Mask are used.  If so, return the simpler operand,
5889 /// otherwise return a null SDValue.
5890 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
5891   switch (V.getOpcode()) {
5892   default: break;
5893   case ISD::Constant: {
5894     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
5895     assert(CV && "Const value should be ConstSDNode.");
5896     const APInt &CVal = CV->getAPIntValue();
5897     APInt NewVal = CVal & Mask;
5898     if (NewVal != CVal)
5899       return DAG.getConstant(NewVal, V.getValueType());
5900     break;
5901   }
5902   case ISD::OR:
5903   case ISD::XOR:
5904     // If the LHS or RHS don't contribute bits to the or, drop them.
5905     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
5906       return V.getOperand(1);
5907     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
5908       return V.getOperand(0);
5909     break;
5910   case ISD::SRL:
5911     // Only look at single-use SRLs.
5912     if (!V.getNode()->hasOneUse())
5913       break;
5914     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(V.getOperand(1))) {
5915       // See if we can recursively simplify the LHS.
5916       unsigned Amt = RHSC->getZExtValue();
5917
5918       // Watch out for shift count overflow though.
5919       if (Amt >= Mask.getBitWidth()) break;
5920       APInt NewMask = Mask << Amt;
5921       SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask);
5922       if (SimplifyLHS.getNode())
5923         return DAG.getNode(ISD::SRL, SDLoc(V), V.getValueType(),
5924                            SimplifyLHS, V.getOperand(1));
5925     }
5926   }
5927   return SDValue();
5928 }
5929
5930 /// If the result of a wider load is shifted to right of N  bits and then
5931 /// truncated to a narrower type and where N is a multiple of number of bits of
5932 /// the narrower type, transform it to a narrower load from address + N / num of
5933 /// bits of new type. If the result is to be extended, also fold the extension
5934 /// to form a extending load.
5935 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
5936   unsigned Opc = N->getOpcode();
5937
5938   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
5939   SDValue N0 = N->getOperand(0);
5940   EVT VT = N->getValueType(0);
5941   EVT ExtVT = VT;
5942
5943   // This transformation isn't valid for vector loads.
5944   if (VT.isVector())
5945     return SDValue();
5946
5947   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
5948   // extended to VT.
5949   if (Opc == ISD::SIGN_EXTEND_INREG) {
5950     ExtType = ISD::SEXTLOAD;
5951     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
5952   } else if (Opc == ISD::SRL) {
5953     // Another special-case: SRL is basically zero-extending a narrower value.
5954     ExtType = ISD::ZEXTLOAD;
5955     N0 = SDValue(N, 0);
5956     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
5957     if (!N01) return SDValue();
5958     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
5959                               VT.getSizeInBits() - N01->getZExtValue());
5960   }
5961   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, ExtVT))
5962     return SDValue();
5963
5964   unsigned EVTBits = ExtVT.getSizeInBits();
5965
5966   // Do not generate loads of non-round integer types since these can
5967   // be expensive (and would be wrong if the type is not byte sized).
5968   if (!ExtVT.isRound())
5969     return SDValue();
5970
5971   unsigned ShAmt = 0;
5972   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
5973     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5974       ShAmt = N01->getZExtValue();
5975       // Is the shift amount a multiple of size of VT?
5976       if ((ShAmt & (EVTBits-1)) == 0) {
5977         N0 = N0.getOperand(0);
5978         // Is the load width a multiple of size of VT?
5979         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
5980           return SDValue();
5981       }
5982
5983       // At this point, we must have a load or else we can't do the transform.
5984       if (!isa<LoadSDNode>(N0)) return SDValue();
5985
5986       // Because a SRL must be assumed to *need* to zero-extend the high bits
5987       // (as opposed to anyext the high bits), we can't combine the zextload
5988       // lowering of SRL and an sextload.
5989       if (cast<LoadSDNode>(N0)->getExtensionType() == ISD::SEXTLOAD)
5990         return SDValue();
5991
5992       // If the shift amount is larger than the input type then we're not
5993       // accessing any of the loaded bytes.  If the load was a zextload/extload
5994       // then the result of the shift+trunc is zero/undef (handled elsewhere).
5995       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
5996         return SDValue();
5997     }
5998   }
5999
6000   // If the load is shifted left (and the result isn't shifted back right),
6001   // we can fold the truncate through the shift.
6002   unsigned ShLeftAmt = 0;
6003   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
6004       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
6005     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
6006       ShLeftAmt = N01->getZExtValue();
6007       N0 = N0.getOperand(0);
6008     }
6009   }
6010
6011   // If we haven't found a load, we can't narrow it.  Don't transform one with
6012   // multiple uses, this would require adding a new load.
6013   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse())
6014     return SDValue();
6015
6016   // Don't change the width of a volatile load.
6017   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6018   if (LN0->isVolatile())
6019     return SDValue();
6020
6021   // Verify that we are actually reducing a load width here.
6022   if (LN0->getMemoryVT().getSizeInBits() < EVTBits)
6023     return SDValue();
6024
6025   // For the transform to be legal, the load must produce only two values
6026   // (the value loaded and the chain).  Don't transform a pre-increment
6027   // load, for example, which produces an extra value.  Otherwise the
6028   // transformation is not equivalent, and the downstream logic to replace
6029   // uses gets things wrong.
6030   if (LN0->getNumValues() > 2)
6031     return SDValue();
6032
6033   // If the load that we're shrinking is an extload and we're not just
6034   // discarding the extension we can't simply shrink the load. Bail.
6035   // TODO: It would be possible to merge the extensions in some cases.
6036   if (LN0->getExtensionType() != ISD::NON_EXTLOAD &&
6037       LN0->getMemoryVT().getSizeInBits() < ExtVT.getSizeInBits() + ShAmt)
6038     return SDValue();
6039
6040   if (!TLI.shouldReduceLoadWidth(LN0, ExtType, ExtVT))
6041     return SDValue();
6042
6043   EVT PtrType = N0.getOperand(1).getValueType();
6044
6045   if (PtrType == MVT::Untyped || PtrType.isExtended())
6046     // It's not possible to generate a constant of extended or untyped type.
6047     return SDValue();
6048
6049   // For big endian targets, we need to adjust the offset to the pointer to
6050   // load the correct bytes.
6051   if (TLI.isBigEndian()) {
6052     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
6053     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
6054     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
6055   }
6056
6057   uint64_t PtrOff = ShAmt / 8;
6058   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
6059   SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0),
6060                                PtrType, LN0->getBasePtr(),
6061                                DAG.getConstant(PtrOff, PtrType));
6062   AddToWorklist(NewPtr.getNode());
6063
6064   SDValue Load;
6065   if (ExtType == ISD::NON_EXTLOAD)
6066     Load =  DAG.getLoad(VT, SDLoc(N0), LN0->getChain(), NewPtr,
6067                         LN0->getPointerInfo().getWithOffset(PtrOff),
6068                         LN0->isVolatile(), LN0->isNonTemporal(),
6069                         LN0->isInvariant(), NewAlign, LN0->getAAInfo());
6070   else
6071     Load = DAG.getExtLoad(ExtType, SDLoc(N0), VT, LN0->getChain(),NewPtr,
6072                           LN0->getPointerInfo().getWithOffset(PtrOff),
6073                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
6074                           LN0->isInvariant(), NewAlign, LN0->getAAInfo());
6075
6076   // Replace the old load's chain with the new load's chain.
6077   WorklistRemover DeadNodes(*this);
6078   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
6079
6080   // Shift the result left, if we've swallowed a left shift.
6081   SDValue Result = Load;
6082   if (ShLeftAmt != 0) {
6083     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
6084     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
6085       ShImmTy = VT;
6086     // If the shift amount is as large as the result size (but, presumably,
6087     // no larger than the source) then the useful bits of the result are
6088     // zero; we can't simply return the shortened shift, because the result
6089     // of that operation is undefined.
6090     if (ShLeftAmt >= VT.getSizeInBits())
6091       Result = DAG.getConstant(0, VT);
6092     else
6093       Result = DAG.getNode(ISD::SHL, SDLoc(N0), VT,
6094                           Result, DAG.getConstant(ShLeftAmt, ShImmTy));
6095   }
6096
6097   // Return the new loaded value.
6098   return Result;
6099 }
6100
6101 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
6102   SDValue N0 = N->getOperand(0);
6103   SDValue N1 = N->getOperand(1);
6104   EVT VT = N->getValueType(0);
6105   EVT EVT = cast<VTSDNode>(N1)->getVT();
6106   unsigned VTBits = VT.getScalarType().getSizeInBits();
6107   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
6108
6109   // fold (sext_in_reg c1) -> c1
6110   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
6111     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, N0, N1);
6112
6113   // If the input is already sign extended, just drop the extension.
6114   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
6115     return N0;
6116
6117   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
6118   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
6119       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT()))
6120     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
6121                        N0.getOperand(0), N1);
6122
6123   // fold (sext_in_reg (sext x)) -> (sext x)
6124   // fold (sext_in_reg (aext x)) -> (sext x)
6125   // if x is small enough.
6126   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
6127     SDValue N00 = N0.getOperand(0);
6128     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
6129         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
6130       return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, N00, N1);
6131   }
6132
6133   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
6134   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
6135     return DAG.getZeroExtendInReg(N0, SDLoc(N), EVT);
6136
6137   // fold operands of sext_in_reg based on knowledge that the top bits are not
6138   // demanded.
6139   if (SimplifyDemandedBits(SDValue(N, 0)))
6140     return SDValue(N, 0);
6141
6142   // fold (sext_in_reg (load x)) -> (smaller sextload x)
6143   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
6144   SDValue NarrowLoad = ReduceLoadWidth(N);
6145   if (NarrowLoad.getNode())
6146     return NarrowLoad;
6147
6148   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
6149   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
6150   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
6151   if (N0.getOpcode() == ISD::SRL) {
6152     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
6153       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
6154         // We can turn this into an SRA iff the input to the SRL is already sign
6155         // extended enough.
6156         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
6157         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
6158           return DAG.getNode(ISD::SRA, SDLoc(N), VT,
6159                              N0.getOperand(0), N0.getOperand(1));
6160       }
6161   }
6162
6163   // fold (sext_inreg (extload x)) -> (sextload x)
6164   if (ISD::isEXTLoad(N0.getNode()) &&
6165       ISD::isUNINDEXEDLoad(N0.getNode()) &&
6166       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
6167       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6168        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
6169     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6170     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
6171                                      LN0->getChain(),
6172                                      LN0->getBasePtr(), EVT,
6173                                      LN0->getMemOperand());
6174     CombineTo(N, ExtLoad);
6175     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
6176     AddToWorklist(ExtLoad.getNode());
6177     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6178   }
6179   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
6180   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
6181       N0.hasOneUse() &&
6182       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
6183       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6184        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
6185     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6186     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
6187                                      LN0->getChain(),
6188                                      LN0->getBasePtr(), EVT,
6189                                      LN0->getMemOperand());
6190     CombineTo(N, ExtLoad);
6191     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
6192     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6193   }
6194
6195   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
6196   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
6197     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
6198                                        N0.getOperand(1), false);
6199     if (BSwap.getNode())
6200       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
6201                          BSwap, N1);
6202   }
6203
6204   // Fold a sext_inreg of a build_vector of ConstantSDNodes or undefs
6205   // into a build_vector.
6206   if (ISD::isBuildVectorOfConstantSDNodes(N0.getNode())) {
6207     SmallVector<SDValue, 8> Elts;
6208     unsigned NumElts = N0->getNumOperands();
6209     unsigned ShAmt = VTBits - EVTBits;
6210
6211     for (unsigned i = 0; i != NumElts; ++i) {
6212       SDValue Op = N0->getOperand(i);
6213       if (Op->getOpcode() == ISD::UNDEF) {
6214         Elts.push_back(Op);
6215         continue;
6216       }
6217
6218       ConstantSDNode *CurrentND = cast<ConstantSDNode>(Op);
6219       const APInt &C = APInt(VTBits, CurrentND->getAPIntValue().getZExtValue());
6220       Elts.push_back(DAG.getConstant(C.shl(ShAmt).ashr(ShAmt).getZExtValue(),
6221                                      Op.getValueType()));
6222     }
6223
6224     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Elts);
6225   }
6226
6227   return SDValue();
6228 }
6229
6230 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
6231   SDValue N0 = N->getOperand(0);
6232   EVT VT = N->getValueType(0);
6233   bool isLE = TLI.isLittleEndian();
6234
6235   // noop truncate
6236   if (N0.getValueType() == N->getValueType(0))
6237     return N0;
6238   // fold (truncate c1) -> c1
6239   if (isa<ConstantSDNode>(N0))
6240     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0);
6241   // fold (truncate (truncate x)) -> (truncate x)
6242   if (N0.getOpcode() == ISD::TRUNCATE)
6243     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
6244   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
6245   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
6246       N0.getOpcode() == ISD::SIGN_EXTEND ||
6247       N0.getOpcode() == ISD::ANY_EXTEND) {
6248     if (N0.getOperand(0).getValueType().bitsLT(VT))
6249       // if the source is smaller than the dest, we still need an extend
6250       return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
6251                          N0.getOperand(0));
6252     if (N0.getOperand(0).getValueType().bitsGT(VT))
6253       // if the source is larger than the dest, than we just need the truncate
6254       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
6255     // if the source and dest are the same type, we can drop both the extend
6256     // and the truncate.
6257     return N0.getOperand(0);
6258   }
6259
6260   // Fold extract-and-trunc into a narrow extract. For example:
6261   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
6262   //   i32 y = TRUNCATE(i64 x)
6263   //        -- becomes --
6264   //   v16i8 b = BITCAST (v2i64 val)
6265   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
6266   //
6267   // Note: We only run this optimization after type legalization (which often
6268   // creates this pattern) and before operation legalization after which
6269   // we need to be more careful about the vector instructions that we generate.
6270   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
6271       LegalTypes && !LegalOperations && N0->hasOneUse() && VT != MVT::i1) {
6272
6273     EVT VecTy = N0.getOperand(0).getValueType();
6274     EVT ExTy = N0.getValueType();
6275     EVT TrTy = N->getValueType(0);
6276
6277     unsigned NumElem = VecTy.getVectorNumElements();
6278     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
6279
6280     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
6281     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
6282
6283     SDValue EltNo = N0->getOperand(1);
6284     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
6285       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
6286       EVT IndexTy = TLI.getVectorIdxTy();
6287       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
6288
6289       SDValue V = DAG.getNode(ISD::BITCAST, SDLoc(N),
6290                               NVT, N0.getOperand(0));
6291
6292       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
6293                          SDLoc(N), TrTy, V,
6294                          DAG.getConstant(Index, IndexTy));
6295     }
6296   }
6297
6298   // trunc (select c, a, b) -> select c, (trunc a), (trunc b)
6299   if (N0.getOpcode() == ISD::SELECT) {
6300     EVT SrcVT = N0.getValueType();
6301     if ((!LegalOperations || TLI.isOperationLegal(ISD::SELECT, SrcVT)) &&
6302         TLI.isTruncateFree(SrcVT, VT)) {
6303       SDLoc SL(N0);
6304       SDValue Cond = N0.getOperand(0);
6305       SDValue TruncOp0 = DAG.getNode(ISD::TRUNCATE, SL, VT, N0.getOperand(1));
6306       SDValue TruncOp1 = DAG.getNode(ISD::TRUNCATE, SL, VT, N0.getOperand(2));
6307       return DAG.getNode(ISD::SELECT, SDLoc(N), VT, Cond, TruncOp0, TruncOp1);
6308     }
6309   }
6310
6311   // Fold a series of buildvector, bitcast, and truncate if possible.
6312   // For example fold
6313   //   (2xi32 trunc (bitcast ((4xi32)buildvector x, x, y, y) 2xi64)) to
6314   //   (2xi32 (buildvector x, y)).
6315   if (Level == AfterLegalizeVectorOps && VT.isVector() &&
6316       N0.getOpcode() == ISD::BITCAST && N0.hasOneUse() &&
6317       N0.getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
6318       N0.getOperand(0).hasOneUse()) {
6319
6320     SDValue BuildVect = N0.getOperand(0);
6321     EVT BuildVectEltTy = BuildVect.getValueType().getVectorElementType();
6322     EVT TruncVecEltTy = VT.getVectorElementType();
6323
6324     // Check that the element types match.
6325     if (BuildVectEltTy == TruncVecEltTy) {
6326       // Now we only need to compute the offset of the truncated elements.
6327       unsigned BuildVecNumElts =  BuildVect.getNumOperands();
6328       unsigned TruncVecNumElts = VT.getVectorNumElements();
6329       unsigned TruncEltOffset = BuildVecNumElts / TruncVecNumElts;
6330
6331       assert((BuildVecNumElts % TruncVecNumElts) == 0 &&
6332              "Invalid number of elements");
6333
6334       SmallVector<SDValue, 8> Opnds;
6335       for (unsigned i = 0, e = BuildVecNumElts; i != e; i += TruncEltOffset)
6336         Opnds.push_back(BuildVect.getOperand(i));
6337
6338       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Opnds);
6339     }
6340   }
6341
6342   // See if we can simplify the input to this truncate through knowledge that
6343   // only the low bits are being used.
6344   // For example "trunc (or (shl x, 8), y)" // -> trunc y
6345   // Currently we only perform this optimization on scalars because vectors
6346   // may have different active low bits.
6347   if (!VT.isVector()) {
6348     SDValue Shorter =
6349       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
6350                                                VT.getSizeInBits()));
6351     if (Shorter.getNode())
6352       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Shorter);
6353   }
6354   // fold (truncate (load x)) -> (smaller load x)
6355   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
6356   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
6357     SDValue Reduced = ReduceLoadWidth(N);
6358     if (Reduced.getNode())
6359       return Reduced;
6360     // Handle the case where the load remains an extending load even
6361     // after truncation.
6362     if (N0.hasOneUse() && ISD::isUNINDEXEDLoad(N0.getNode())) {
6363       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6364       if (!LN0->isVolatile() &&
6365           LN0->getMemoryVT().getStoreSizeInBits() < VT.getSizeInBits()) {
6366         SDValue NewLoad = DAG.getExtLoad(LN0->getExtensionType(), SDLoc(LN0),
6367                                          VT, LN0->getChain(), LN0->getBasePtr(),
6368                                          LN0->getMemoryVT(),
6369                                          LN0->getMemOperand());
6370         DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLoad.getValue(1));
6371         return NewLoad;
6372       }
6373     }
6374   }
6375   // fold (trunc (concat ... x ...)) -> (concat ..., (trunc x), ...)),
6376   // where ... are all 'undef'.
6377   if (N0.getOpcode() == ISD::CONCAT_VECTORS && !LegalTypes) {
6378     SmallVector<EVT, 8> VTs;
6379     SDValue V;
6380     unsigned Idx = 0;
6381     unsigned NumDefs = 0;
6382
6383     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
6384       SDValue X = N0.getOperand(i);
6385       if (X.getOpcode() != ISD::UNDEF) {
6386         V = X;
6387         Idx = i;
6388         NumDefs++;
6389       }
6390       // Stop if more than one members are non-undef.
6391       if (NumDefs > 1)
6392         break;
6393       VTs.push_back(EVT::getVectorVT(*DAG.getContext(),
6394                                      VT.getVectorElementType(),
6395                                      X.getValueType().getVectorNumElements()));
6396     }
6397
6398     if (NumDefs == 0)
6399       return DAG.getUNDEF(VT);
6400
6401     if (NumDefs == 1) {
6402       assert(V.getNode() && "The single defined operand is empty!");
6403       SmallVector<SDValue, 8> Opnds;
6404       for (unsigned i = 0, e = VTs.size(); i != e; ++i) {
6405         if (i != Idx) {
6406           Opnds.push_back(DAG.getUNDEF(VTs[i]));
6407           continue;
6408         }
6409         SDValue NV = DAG.getNode(ISD::TRUNCATE, SDLoc(V), VTs[i], V);
6410         AddToWorklist(NV.getNode());
6411         Opnds.push_back(NV);
6412       }
6413       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Opnds);
6414     }
6415   }
6416
6417   // Simplify the operands using demanded-bits information.
6418   if (!VT.isVector() &&
6419       SimplifyDemandedBits(SDValue(N, 0)))
6420     return SDValue(N, 0);
6421
6422   return SDValue();
6423 }
6424
6425 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
6426   SDValue Elt = N->getOperand(i);
6427   if (Elt.getOpcode() != ISD::MERGE_VALUES)
6428     return Elt.getNode();
6429   return Elt.getOperand(Elt.getResNo()).getNode();
6430 }
6431
6432 /// build_pair (load, load) -> load
6433 /// if load locations are consecutive.
6434 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
6435   assert(N->getOpcode() == ISD::BUILD_PAIR);
6436
6437   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
6438   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
6439   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
6440       LD1->getAddressSpace() != LD2->getAddressSpace())
6441     return SDValue();
6442   EVT LD1VT = LD1->getValueType(0);
6443
6444   if (ISD::isNON_EXTLoad(LD2) &&
6445       LD2->hasOneUse() &&
6446       // If both are volatile this would reduce the number of volatile loads.
6447       // If one is volatile it might be ok, but play conservative and bail out.
6448       !LD1->isVolatile() &&
6449       !LD2->isVolatile() &&
6450       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
6451     unsigned Align = LD1->getAlignment();
6452     unsigned NewAlign = TLI.getDataLayout()->
6453       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
6454
6455     if (NewAlign <= Align &&
6456         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
6457       return DAG.getLoad(VT, SDLoc(N), LD1->getChain(),
6458                          LD1->getBasePtr(), LD1->getPointerInfo(),
6459                          false, false, false, Align);
6460   }
6461
6462   return SDValue();
6463 }
6464
6465 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
6466   SDValue N0 = N->getOperand(0);
6467   EVT VT = N->getValueType(0);
6468
6469   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
6470   // Only do this before legalize, since afterward the target may be depending
6471   // on the bitconvert.
6472   // First check to see if this is all constant.
6473   if (!LegalTypes &&
6474       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
6475       VT.isVector()) {
6476     bool isSimple = cast<BuildVectorSDNode>(N0)->isConstant();
6477
6478     EVT DestEltVT = N->getValueType(0).getVectorElementType();
6479     assert(!DestEltVT.isVector() &&
6480            "Element type of vector ValueType must not be vector!");
6481     if (isSimple)
6482       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
6483   }
6484
6485   // If the input is a constant, let getNode fold it.
6486   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
6487     SDValue Res = DAG.getNode(ISD::BITCAST, SDLoc(N), VT, N0);
6488     if (Res.getNode() != N) {
6489       if (!LegalOperations ||
6490           TLI.isOperationLegal(Res.getNode()->getOpcode(), VT))
6491         return Res;
6492
6493       // Folding it resulted in an illegal node, and it's too late to
6494       // do that. Clean up the old node and forego the transformation.
6495       // Ideally this won't happen very often, because instcombine
6496       // and the earlier dagcombine runs (where illegal nodes are
6497       // permitted) should have folded most of them already.
6498       deleteAndRecombine(Res.getNode());
6499     }
6500   }
6501
6502   // (conv (conv x, t1), t2) -> (conv x, t2)
6503   if (N0.getOpcode() == ISD::BITCAST)
6504     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT,
6505                        N0.getOperand(0));
6506
6507   // fold (conv (load x)) -> (load (conv*)x)
6508   // If the resultant load doesn't need a higher alignment than the original!
6509   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6510       // Do not change the width of a volatile load.
6511       !cast<LoadSDNode>(N0)->isVolatile() &&
6512       // Do not remove the cast if the types differ in endian layout.
6513       TLI.hasBigEndianPartOrdering(N0.getValueType()) ==
6514       TLI.hasBigEndianPartOrdering(VT) &&
6515       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)) &&
6516       TLI.isLoadBitCastBeneficial(N0.getValueType(), VT)) {
6517     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6518     unsigned Align = TLI.getDataLayout()->
6519       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
6520     unsigned OrigAlign = LN0->getAlignment();
6521
6522     if (Align <= OrigAlign) {
6523       SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(),
6524                                  LN0->getBasePtr(), LN0->getPointerInfo(),
6525                                  LN0->isVolatile(), LN0->isNonTemporal(),
6526                                  LN0->isInvariant(), OrigAlign,
6527                                  LN0->getAAInfo());
6528       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
6529       return Load;
6530     }
6531   }
6532
6533   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
6534   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
6535   // This often reduces constant pool loads.
6536   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(N0.getValueType())) ||
6537        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(N0.getValueType()))) &&
6538       N0.getNode()->hasOneUse() && VT.isInteger() &&
6539       !VT.isVector() && !N0.getValueType().isVector()) {
6540     SDValue NewConv = DAG.getNode(ISD::BITCAST, SDLoc(N0), VT,
6541                                   N0.getOperand(0));
6542     AddToWorklist(NewConv.getNode());
6543
6544     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
6545     if (N0.getOpcode() == ISD::FNEG)
6546       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
6547                          NewConv, DAG.getConstant(SignBit, VT));
6548     assert(N0.getOpcode() == ISD::FABS);
6549     return DAG.getNode(ISD::AND, SDLoc(N), VT,
6550                        NewConv, DAG.getConstant(~SignBit, VT));
6551   }
6552
6553   // fold (bitconvert (fcopysign cst, x)) ->
6554   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
6555   // Note that we don't handle (copysign x, cst) because this can always be
6556   // folded to an fneg or fabs.
6557   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
6558       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
6559       VT.isInteger() && !VT.isVector()) {
6560     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
6561     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
6562     if (isTypeLegal(IntXVT)) {
6563       SDValue X = DAG.getNode(ISD::BITCAST, SDLoc(N0),
6564                               IntXVT, N0.getOperand(1));
6565       AddToWorklist(X.getNode());
6566
6567       // If X has a different width than the result/lhs, sext it or truncate it.
6568       unsigned VTWidth = VT.getSizeInBits();
6569       if (OrigXWidth < VTWidth) {
6570         X = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, X);
6571         AddToWorklist(X.getNode());
6572       } else if (OrigXWidth > VTWidth) {
6573         // To get the sign bit in the right place, we have to shift it right
6574         // before truncating.
6575         X = DAG.getNode(ISD::SRL, SDLoc(X),
6576                         X.getValueType(), X,
6577                         DAG.getConstant(OrigXWidth-VTWidth, X.getValueType()));
6578         AddToWorklist(X.getNode());
6579         X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
6580         AddToWorklist(X.getNode());
6581       }
6582
6583       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
6584       X = DAG.getNode(ISD::AND, SDLoc(X), VT,
6585                       X, DAG.getConstant(SignBit, VT));
6586       AddToWorklist(X.getNode());
6587
6588       SDValue Cst = DAG.getNode(ISD::BITCAST, SDLoc(N0),
6589                                 VT, N0.getOperand(0));
6590       Cst = DAG.getNode(ISD::AND, SDLoc(Cst), VT,
6591                         Cst, DAG.getConstant(~SignBit, VT));
6592       AddToWorklist(Cst.getNode());
6593
6594       return DAG.getNode(ISD::OR, SDLoc(N), VT, X, Cst);
6595     }
6596   }
6597
6598   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
6599   if (N0.getOpcode() == ISD::BUILD_PAIR) {
6600     SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT);
6601     if (CombineLD.getNode())
6602       return CombineLD;
6603   }
6604
6605   return SDValue();
6606 }
6607
6608 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
6609   EVT VT = N->getValueType(0);
6610   return CombineConsecutiveLoads(N, VT);
6611 }
6612
6613 /// We know that BV is a build_vector node with Constant, ConstantFP or Undef
6614 /// operands. DstEltVT indicates the destination element value type.
6615 SDValue DAGCombiner::
6616 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
6617   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
6618
6619   // If this is already the right type, we're done.
6620   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
6621
6622   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
6623   unsigned DstBitSize = DstEltVT.getSizeInBits();
6624
6625   // If this is a conversion of N elements of one type to N elements of another
6626   // type, convert each element.  This handles FP<->INT cases.
6627   if (SrcBitSize == DstBitSize) {
6628     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
6629                               BV->getValueType(0).getVectorNumElements());
6630
6631     // Due to the FP element handling below calling this routine recursively,
6632     // we can end up with a scalar-to-vector node here.
6633     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
6634       return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
6635                          DAG.getNode(ISD::BITCAST, SDLoc(BV),
6636                                      DstEltVT, BV->getOperand(0)));
6637
6638     SmallVector<SDValue, 8> Ops;
6639     for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
6640       SDValue Op = BV->getOperand(i);
6641       // If the vector element type is not legal, the BUILD_VECTOR operands
6642       // are promoted and implicitly truncated.  Make that explicit here.
6643       if (Op.getValueType() != SrcEltVT)
6644         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(BV), SrcEltVT, Op);
6645       Ops.push_back(DAG.getNode(ISD::BITCAST, SDLoc(BV),
6646                                 DstEltVT, Op));
6647       AddToWorklist(Ops.back().getNode());
6648     }
6649     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
6650   }
6651
6652   // Otherwise, we're growing or shrinking the elements.  To avoid having to
6653   // handle annoying details of growing/shrinking FP values, we convert them to
6654   // int first.
6655   if (SrcEltVT.isFloatingPoint()) {
6656     // Convert the input float vector to a int vector where the elements are the
6657     // same sizes.
6658     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
6659     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
6660     SrcEltVT = IntVT;
6661   }
6662
6663   // Now we know the input is an integer vector.  If the output is a FP type,
6664   // convert to integer first, then to FP of the right size.
6665   if (DstEltVT.isFloatingPoint()) {
6666     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
6667     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
6668
6669     // Next, convert to FP elements of the same size.
6670     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
6671   }
6672
6673   // Okay, we know the src/dst types are both integers of differing types.
6674   // Handling growing first.
6675   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
6676   if (SrcBitSize < DstBitSize) {
6677     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
6678
6679     SmallVector<SDValue, 8> Ops;
6680     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
6681          i += NumInputsPerOutput) {
6682       bool isLE = TLI.isLittleEndian();
6683       APInt NewBits = APInt(DstBitSize, 0);
6684       bool EltIsUndef = true;
6685       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
6686         // Shift the previously computed bits over.
6687         NewBits <<= SrcBitSize;
6688         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
6689         if (Op.getOpcode() == ISD::UNDEF) continue;
6690         EltIsUndef = false;
6691
6692         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
6693                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
6694       }
6695
6696       if (EltIsUndef)
6697         Ops.push_back(DAG.getUNDEF(DstEltVT));
6698       else
6699         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
6700     }
6701
6702     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
6703     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
6704   }
6705
6706   // Finally, this must be the case where we are shrinking elements: each input
6707   // turns into multiple outputs.
6708   bool isS2V = ISD::isScalarToVector(BV);
6709   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
6710   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
6711                             NumOutputsPerInput*BV->getNumOperands());
6712   SmallVector<SDValue, 8> Ops;
6713
6714   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
6715     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
6716       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
6717         Ops.push_back(DAG.getUNDEF(DstEltVT));
6718       continue;
6719     }
6720
6721     APInt OpVal = cast<ConstantSDNode>(BV->getOperand(i))->
6722                   getAPIntValue().zextOrTrunc(SrcBitSize);
6723
6724     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
6725       APInt ThisVal = OpVal.trunc(DstBitSize);
6726       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
6727       if (isS2V && i == 0 && j == 0 && ThisVal.zext(SrcBitSize) == OpVal)
6728         // Simply turn this into a SCALAR_TO_VECTOR of the new type.
6729         return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
6730                            Ops[0]);
6731       OpVal = OpVal.lshr(DstBitSize);
6732     }
6733
6734     // For big endian targets, swap the order of the pieces of each element.
6735     if (TLI.isBigEndian())
6736       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
6737   }
6738
6739   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
6740 }
6741
6742 SDValue DAGCombiner::visitFADD(SDNode *N) {
6743   SDValue N0 = N->getOperand(0);
6744   SDValue N1 = N->getOperand(1);
6745   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6746   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6747   EVT VT = N->getValueType(0);
6748   const TargetOptions &Options = DAG.getTarget().Options;
6749
6750   // fold vector ops
6751   if (VT.isVector()) {
6752     SDValue FoldedVOp = SimplifyVBinOp(N);
6753     if (FoldedVOp.getNode()) return FoldedVOp;
6754   }
6755
6756   // fold (fadd c1, c2) -> c1 + c2
6757   if (N0CFP && N1CFP)
6758     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N1);
6759
6760   // canonicalize constant to RHS
6761   if (N0CFP && !N1CFP)
6762     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N0);
6763
6764   // fold (fadd A, (fneg B)) -> (fsub A, B)
6765   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
6766       isNegatibleForFree(N1, LegalOperations, TLI, &Options) == 2)
6767     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0,
6768                        GetNegatedExpression(N1, DAG, LegalOperations));
6769
6770   // fold (fadd (fneg A), B) -> (fsub B, A)
6771   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
6772       isNegatibleForFree(N0, LegalOperations, TLI, &Options) == 2)
6773     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N1,
6774                        GetNegatedExpression(N0, DAG, LegalOperations));
6775
6776   // If 'unsafe math' is enabled, fold lots of things.
6777   if (Options.UnsafeFPMath) {
6778     // No FP constant should be created after legalization as Instruction
6779     // Selection pass has a hard time dealing with FP constants.
6780     bool AllowNewConst = (Level < AfterLegalizeDAG);
6781
6782     // fold (fadd A, 0) -> A
6783     if (N1CFP && N1CFP->getValueAPF().isZero())
6784       return N0;
6785
6786     // fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
6787     if (N1CFP && N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
6788         isa<ConstantFPSDNode>(N0.getOperand(1)))
6789       return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0.getOperand(0),
6790                          DAG.getNode(ISD::FADD, SDLoc(N), VT,
6791                                      N0.getOperand(1), N1));
6792
6793     // If allowed, fold (fadd (fneg x), x) -> 0.0
6794     if (AllowNewConst && N0.getOpcode() == ISD::FNEG && N0.getOperand(0) == N1)
6795       return DAG.getConstantFP(0.0, VT);
6796
6797     // If allowed, fold (fadd x, (fneg x)) -> 0.0
6798     if (AllowNewConst && N1.getOpcode() == ISD::FNEG && N1.getOperand(0) == N0)
6799       return DAG.getConstantFP(0.0, VT);
6800
6801     // We can fold chains of FADD's of the same value into multiplications.
6802     // This transform is not safe in general because we are reducing the number
6803     // of rounding steps.
6804     if (TLI.isOperationLegalOrCustom(ISD::FMUL, VT) && !N0CFP && !N1CFP) {
6805       if (N0.getOpcode() == ISD::FMUL) {
6806         ConstantFPSDNode *CFP00 = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
6807         ConstantFPSDNode *CFP01 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
6808
6809         // (fadd (fmul x, c), x) -> (fmul x, c+1)
6810         if (CFP01 && !CFP00 && N0.getOperand(0) == N1) {
6811           SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6812                                        SDValue(CFP01, 0),
6813                                        DAG.getConstantFP(1.0, VT));
6814           return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N1, NewCFP);
6815         }
6816
6817         // (fadd (fmul x, c), (fadd x, x)) -> (fmul x, c+2)
6818         if (CFP01 && !CFP00 && N1.getOpcode() == ISD::FADD &&
6819             N1.getOperand(0) == N1.getOperand(1) &&
6820             N0.getOperand(0) == N1.getOperand(0)) {
6821           SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6822                                        SDValue(CFP01, 0),
6823                                        DAG.getConstantFP(2.0, VT));
6824           return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6825                              N0.getOperand(0), NewCFP);
6826         }
6827       }
6828
6829       if (N1.getOpcode() == ISD::FMUL) {
6830         ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6831         ConstantFPSDNode *CFP11 = dyn_cast<ConstantFPSDNode>(N1.getOperand(1));
6832
6833         // (fadd x, (fmul x, c)) -> (fmul x, c+1)
6834         if (CFP11 && !CFP10 && N1.getOperand(0) == N0) {
6835           SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6836                                        SDValue(CFP11, 0),
6837                                        DAG.getConstantFP(1.0, VT));
6838           return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0, NewCFP);
6839         }
6840
6841         // (fadd (fadd x, x), (fmul x, c)) -> (fmul x, c+2)
6842         if (CFP11 && !CFP10 && N0.getOpcode() == ISD::FADD &&
6843             N0.getOperand(0) == N0.getOperand(1) &&
6844             N1.getOperand(0) == N0.getOperand(0)) {
6845           SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6846                                        SDValue(CFP11, 0),
6847                                        DAG.getConstantFP(2.0, VT));
6848           return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N1.getOperand(0), NewCFP);
6849         }
6850       }
6851
6852       if (N0.getOpcode() == ISD::FADD && AllowNewConst) {
6853         ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
6854         // (fadd (fadd x, x), x) -> (fmul x, 3.0)
6855         if (!CFP && N0.getOperand(0) == N0.getOperand(1) &&
6856             (N0.getOperand(0) == N1))
6857           return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6858                              N1, DAG.getConstantFP(3.0, VT));
6859       }
6860
6861       if (N1.getOpcode() == ISD::FADD && AllowNewConst) {
6862         ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6863         // (fadd x, (fadd x, x)) -> (fmul x, 3.0)
6864         if (!CFP10 && N1.getOperand(0) == N1.getOperand(1) &&
6865             N1.getOperand(0) == N0)
6866           return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6867                              N0, DAG.getConstantFP(3.0, VT));
6868       }
6869
6870       // (fadd (fadd x, x), (fadd x, x)) -> (fmul x, 4.0)
6871       if (AllowNewConst &&
6872           N0.getOpcode() == ISD::FADD && N1.getOpcode() == ISD::FADD &&
6873           N0.getOperand(0) == N0.getOperand(1) &&
6874           N1.getOperand(0) == N1.getOperand(1) &&
6875           N0.getOperand(0) == N1.getOperand(0))
6876         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6877                            N0.getOperand(0), DAG.getConstantFP(4.0, VT));
6878     }
6879   } // enable-unsafe-fp-math
6880
6881
6882   // FADD -> FMA combines:
6883   if ((Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath) &&
6884       TLI.isFMAFasterThanFMulAndFAdd(VT) &&
6885       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6886
6887     // fold (fadd (fmul x, y), z) -> (fma x, y, z)
6888     if (N0.getOpcode() == ISD::FMUL &&
6889         (N0->hasOneUse() || TLI.enableAggressiveFMAFusion(VT)))
6890       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6891                          N0.getOperand(0), N0.getOperand(1), N1);
6892
6893     // fold (fadd x, (fmul y, z)) -> (fma y, z, x)
6894     // Note: Commutes FADD operands.
6895     if (N1.getOpcode() == ISD::FMUL &&
6896         (N1->hasOneUse() || TLI.enableAggressiveFMAFusion(VT)))
6897       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6898                          N1.getOperand(0), N1.getOperand(1), N0);
6899   }
6900
6901   return SDValue();
6902 }
6903
6904 SDValue DAGCombiner::visitFSUB(SDNode *N) {
6905   SDValue N0 = N->getOperand(0);
6906   SDValue N1 = N->getOperand(1);
6907   ConstantFPSDNode *N0CFP = isConstOrConstSplatFP(N0);
6908   ConstantFPSDNode *N1CFP = isConstOrConstSplatFP(N1);
6909   EVT VT = N->getValueType(0);
6910   SDLoc dl(N);
6911   const TargetOptions &Options = DAG.getTarget().Options;
6912
6913   // fold vector ops
6914   if (VT.isVector()) {
6915     SDValue FoldedVOp = SimplifyVBinOp(N);
6916     if (FoldedVOp.getNode()) return FoldedVOp;
6917   }
6918
6919   // fold (fsub c1, c2) -> c1-c2
6920   if (N0CFP && N1CFP)
6921     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0, N1);
6922
6923   // fold (fsub A, (fneg B)) -> (fadd A, B)
6924   if (isNegatibleForFree(N1, LegalOperations, TLI, &Options))
6925     return DAG.getNode(ISD::FADD, dl, VT, N0,
6926                        GetNegatedExpression(N1, DAG, LegalOperations));
6927
6928   // If 'unsafe math' is enabled, fold lots of things.
6929   if (Options.UnsafeFPMath) {
6930     // (fsub A, 0) -> A
6931     if (N1CFP && N1CFP->getValueAPF().isZero())
6932       return N0;
6933
6934     // (fsub 0, B) -> -B
6935     if (N0CFP && N0CFP->getValueAPF().isZero()) {
6936       if (isNegatibleForFree(N1, LegalOperations, TLI, &Options))
6937         return GetNegatedExpression(N1, DAG, LegalOperations);
6938       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6939         return DAG.getNode(ISD::FNEG, dl, VT, N1);
6940     }
6941
6942     // (fsub x, x) -> 0.0
6943     if (N0 == N1)
6944       return DAG.getConstantFP(0.0f, VT);
6945
6946     // (fsub x, (fadd x, y)) -> (fneg y)
6947     // (fsub x, (fadd y, x)) -> (fneg y)
6948     if (N1.getOpcode() == ISD::FADD) {
6949       SDValue N10 = N1->getOperand(0);
6950       SDValue N11 = N1->getOperand(1);
6951
6952       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI, &Options))
6953         return GetNegatedExpression(N11, DAG, LegalOperations);
6954
6955       if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI, &Options))
6956         return GetNegatedExpression(N10, DAG, LegalOperations);
6957     }
6958   }
6959
6960   // FSUB -> FMA combines:
6961   if ((Options.AllowFPOpFusion == FPOpFusion::Fast || Options.UnsafeFPMath) &&
6962       TLI.isFMAFasterThanFMulAndFAdd(VT) &&
6963       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6964
6965     // fold (fsub (fmul x, y), z) -> (fma x, y, (fneg z))
6966     if (N0.getOpcode() == ISD::FMUL &&
6967         (N0->hasOneUse() || TLI.enableAggressiveFMAFusion(VT)))
6968       return DAG.getNode(ISD::FMA, dl, VT,
6969                          N0.getOperand(0), N0.getOperand(1),
6970                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6971
6972     // fold (fsub x, (fmul y, z)) -> (fma (fneg y), z, x)
6973     // Note: Commutes FSUB operands.
6974     if (N1.getOpcode() == ISD::FMUL &&
6975         (N1->hasOneUse() || TLI.enableAggressiveFMAFusion(VT)))
6976       return DAG.getNode(ISD::FMA, dl, VT,
6977                          DAG.getNode(ISD::FNEG, dl, VT,
6978                          N1.getOperand(0)),
6979                          N1.getOperand(1), N0);
6980
6981     // fold (fsub (fneg (fmul, x, y)), z) -> (fma (fneg x), y, (fneg z))
6982     if (N0.getOpcode() == ISD::FNEG &&
6983         N0.getOperand(0).getOpcode() == ISD::FMUL &&
6984         ((N0->hasOneUse() && N0.getOperand(0).hasOneUse()) ||
6985             TLI.enableAggressiveFMAFusion(VT))) {
6986       SDValue N00 = N0.getOperand(0).getOperand(0);
6987       SDValue N01 = N0.getOperand(0).getOperand(1);
6988       return DAG.getNode(ISD::FMA, dl, VT,
6989                          DAG.getNode(ISD::FNEG, dl, VT, N00), N01,
6990                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6991     }
6992   }
6993
6994   return SDValue();
6995 }
6996
6997 SDValue DAGCombiner::visitFMUL(SDNode *N) {
6998   SDValue N0 = N->getOperand(0);
6999   SDValue N1 = N->getOperand(1);
7000   ConstantFPSDNode *N0CFP = isConstOrConstSplatFP(N0);
7001   ConstantFPSDNode *N1CFP = isConstOrConstSplatFP(N1);
7002   EVT VT = N->getValueType(0);
7003   const TargetOptions &Options = DAG.getTarget().Options;
7004
7005   // fold vector ops
7006   if (VT.isVector()) {
7007     // This just handles C1 * C2 for vectors. Other vector folds are below.
7008     SDValue FoldedVOp = SimplifyVBinOp(N);
7009     if (FoldedVOp.getNode())
7010       return FoldedVOp;
7011     // Canonicalize vector constant to RHS.
7012     if (N0.getOpcode() == ISD::BUILD_VECTOR &&
7013         N1.getOpcode() != ISD::BUILD_VECTOR)
7014       if (auto *BV0 = dyn_cast<BuildVectorSDNode>(N0))
7015         if (BV0->isConstant())
7016           return DAG.getNode(N->getOpcode(), SDLoc(N), VT, N1, N0);
7017   }
7018
7019   // fold (fmul c1, c2) -> c1*c2
7020   if (N0CFP && N1CFP)
7021     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0, N1);
7022
7023   // canonicalize constant to RHS
7024   if (N0CFP && !N1CFP)
7025     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N1, N0);
7026
7027   // fold (fmul A, 1.0) -> A
7028   if (N1CFP && N1CFP->isExactlyValue(1.0))
7029     return N0;
7030
7031   if (Options.UnsafeFPMath) {
7032     // fold (fmul A, 0) -> 0
7033     if (N1CFP && N1CFP->getValueAPF().isZero())
7034       return N1;
7035
7036     // fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
7037     if (N0.getOpcode() == ISD::FMUL) {
7038       // Fold scalars or any vector constants (not just splats).
7039       // This fold is done in general by InstCombine, but extra fmul insts
7040       // may have been generated during lowering.
7041       SDValue N01 = N0.getOperand(1);
7042       auto *BV1 = dyn_cast<BuildVectorSDNode>(N1);
7043       auto *BV01 = dyn_cast<BuildVectorSDNode>(N01);
7044       if ((N1CFP && isConstOrConstSplatFP(N01)) ||
7045           (BV1 && BV01 && BV1->isConstant() && BV01->isConstant())) {
7046         SDLoc SL(N);
7047         SDValue MulConsts = DAG.getNode(ISD::FMUL, SL, VT, N01, N1);
7048         return DAG.getNode(ISD::FMUL, SL, VT, N0.getOperand(0), MulConsts);
7049       }
7050     }
7051
7052     // fold (fmul (fadd x, x), c) -> (fmul x, (fmul 2.0, c))
7053     // Undo the fmul 2.0, x -> fadd x, x transformation, since if it occurs
7054     // during an early run of DAGCombiner can prevent folding with fmuls
7055     // inserted during lowering.
7056     if (N0.getOpcode() == ISD::FADD && N0.getOperand(0) == N0.getOperand(1)) {
7057       SDLoc SL(N);
7058       const SDValue Two = DAG.getConstantFP(2.0, VT);
7059       SDValue MulConsts = DAG.getNode(ISD::FMUL, SL, VT, Two, N1);
7060       return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0.getOperand(0), MulConsts);
7061     }
7062   }
7063
7064   // fold (fmul X, 2.0) -> (fadd X, X)
7065   if (N1CFP && N1CFP->isExactlyValue(+2.0))
7066     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N0);
7067
7068   // fold (fmul X, -1.0) -> (fneg X)
7069   if (N1CFP && N1CFP->isExactlyValue(-1.0))
7070     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
7071       return DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0);
7072
7073   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
7074   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI, &Options)) {
7075     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI, &Options)) {
7076       // Both can be negated for free, check to see if at least one is cheaper
7077       // negated.
7078       if (LHSNeg == 2 || RHSNeg == 2)
7079         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
7080                            GetNegatedExpression(N0, DAG, LegalOperations),
7081                            GetNegatedExpression(N1, DAG, LegalOperations));
7082     }
7083   }
7084
7085   return SDValue();
7086 }
7087
7088 SDValue DAGCombiner::visitFMA(SDNode *N) {
7089   SDValue N0 = N->getOperand(0);
7090   SDValue N1 = N->getOperand(1);
7091   SDValue N2 = N->getOperand(2);
7092   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7093   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
7094   EVT VT = N->getValueType(0);
7095   SDLoc dl(N);
7096   const TargetOptions &Options = DAG.getTarget().Options;
7097
7098   // Constant fold FMA.
7099   if (isa<ConstantFPSDNode>(N0) &&
7100       isa<ConstantFPSDNode>(N1) &&
7101       isa<ConstantFPSDNode>(N2)) {
7102     return DAG.getNode(ISD::FMA, dl, VT, N0, N1, N2);
7103   }
7104
7105   if (Options.UnsafeFPMath) {
7106     if (N0CFP && N0CFP->isZero())
7107       return N2;
7108     if (N1CFP && N1CFP->isZero())
7109       return N2;
7110   }
7111   if (N0CFP && N0CFP->isExactlyValue(1.0))
7112     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N2);
7113   if (N1CFP && N1CFP->isExactlyValue(1.0))
7114     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N2);
7115
7116   // Canonicalize (fma c, x, y) -> (fma x, c, y)
7117   if (N0CFP && !N1CFP)
7118     return DAG.getNode(ISD::FMA, SDLoc(N), VT, N1, N0, N2);
7119
7120   // (fma x, c1, (fmul x, c2)) -> (fmul x, c1+c2)
7121   if (Options.UnsafeFPMath && N1CFP &&
7122       N2.getOpcode() == ISD::FMUL &&
7123       N0 == N2.getOperand(0) &&
7124       N2.getOperand(1).getOpcode() == ISD::ConstantFP) {
7125     return DAG.getNode(ISD::FMUL, dl, VT, N0,
7126                        DAG.getNode(ISD::FADD, dl, VT, N1, N2.getOperand(1)));
7127   }
7128
7129
7130   // (fma (fmul x, c1), c2, y) -> (fma x, c1*c2, y)
7131   if (Options.UnsafeFPMath &&
7132       N0.getOpcode() == ISD::FMUL && N1CFP &&
7133       N0.getOperand(1).getOpcode() == ISD::ConstantFP) {
7134     return DAG.getNode(ISD::FMA, dl, VT,
7135                        N0.getOperand(0),
7136                        DAG.getNode(ISD::FMUL, dl, VT, N1, N0.getOperand(1)),
7137                        N2);
7138   }
7139
7140   // (fma x, 1, y) -> (fadd x, y)
7141   // (fma x, -1, y) -> (fadd (fneg x), y)
7142   if (N1CFP) {
7143     if (N1CFP->isExactlyValue(1.0))
7144       return DAG.getNode(ISD::FADD, dl, VT, N0, N2);
7145
7146     if (N1CFP->isExactlyValue(-1.0) &&
7147         (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))) {
7148       SDValue RHSNeg = DAG.getNode(ISD::FNEG, dl, VT, N0);
7149       AddToWorklist(RHSNeg.getNode());
7150       return DAG.getNode(ISD::FADD, dl, VT, N2, RHSNeg);
7151     }
7152   }
7153
7154   // (fma x, c, x) -> (fmul x, (c+1))
7155   if (Options.UnsafeFPMath && N1CFP && N0 == N2)
7156     return DAG.getNode(ISD::FMUL, dl, VT, N0,
7157                        DAG.getNode(ISD::FADD, dl, VT,
7158                                    N1, DAG.getConstantFP(1.0, VT)));
7159
7160   // (fma x, c, (fneg x)) -> (fmul x, (c-1))
7161   if (Options.UnsafeFPMath && N1CFP &&
7162       N2.getOpcode() == ISD::FNEG && N2.getOperand(0) == N0)
7163     return DAG.getNode(ISD::FMUL, dl, VT, N0,
7164                        DAG.getNode(ISD::FADD, dl, VT,
7165                                    N1, DAG.getConstantFP(-1.0, VT)));
7166
7167
7168   return SDValue();
7169 }
7170
7171 SDValue DAGCombiner::visitFDIV(SDNode *N) {
7172   SDValue N0 = N->getOperand(0);
7173   SDValue N1 = N->getOperand(1);
7174   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7175   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
7176   EVT VT = N->getValueType(0);
7177   SDLoc DL(N);
7178   const TargetOptions &Options = DAG.getTarget().Options;
7179
7180   // fold vector ops
7181   if (VT.isVector()) {
7182     SDValue FoldedVOp = SimplifyVBinOp(N);
7183     if (FoldedVOp.getNode()) return FoldedVOp;
7184   }
7185
7186   // fold (fdiv c1, c2) -> c1/c2
7187   if (N0CFP && N1CFP)
7188     return DAG.getNode(ISD::FDIV, SDLoc(N), VT, N0, N1);
7189
7190   if (Options.UnsafeFPMath) {
7191     // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
7192     if (N1CFP) {
7193       // Compute the reciprocal 1.0 / c2.
7194       APFloat N1APF = N1CFP->getValueAPF();
7195       APFloat Recip(N1APF.getSemantics(), 1); // 1.0
7196       APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
7197       // Only do the transform if the reciprocal is a legal fp immediate that
7198       // isn't too nasty (eg NaN, denormal, ...).
7199       if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
7200           (!LegalOperations ||
7201            // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
7202            // backend)... we should handle this gracefully after Legalize.
7203            // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
7204            TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
7205            TLI.isFPImmLegal(Recip, VT)))
7206         return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0,
7207                            DAG.getConstantFP(Recip, VT));
7208     }
7209
7210     // If this FDIV is part of a reciprocal square root, it may be folded
7211     // into a target-specific square root estimate instruction.
7212     if (N1.getOpcode() == ISD::FSQRT) {
7213       if (SDValue RV = BuildRsqrtEstimate(N1.getOperand(0))) {
7214         return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
7215       }
7216     } else if (N1.getOpcode() == ISD::FP_EXTEND &&
7217                N1.getOperand(0).getOpcode() == ISD::FSQRT) {
7218       if (SDValue RV = BuildRsqrtEstimate(N1.getOperand(0).getOperand(0))) {
7219         RV = DAG.getNode(ISD::FP_EXTEND, SDLoc(N1), VT, RV);
7220         AddToWorklist(RV.getNode());
7221         return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
7222       }
7223     } else if (N1.getOpcode() == ISD::FP_ROUND &&
7224                N1.getOperand(0).getOpcode() == ISD::FSQRT) {
7225       if (SDValue RV = BuildRsqrtEstimate(N1.getOperand(0).getOperand(0))) {
7226         RV = DAG.getNode(ISD::FP_ROUND, SDLoc(N1), VT, RV, N1.getOperand(1));
7227         AddToWorklist(RV.getNode());
7228         return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
7229       }
7230     } else if (N1.getOpcode() == ISD::FMUL) {
7231       // Look through an FMUL. Even though this won't remove the FDIV directly,
7232       // it's still worthwhile to get rid of the FSQRT if possible.
7233       SDValue SqrtOp;
7234       SDValue OtherOp;
7235       if (N1.getOperand(0).getOpcode() == ISD::FSQRT) {
7236         SqrtOp = N1.getOperand(0);
7237         OtherOp = N1.getOperand(1);
7238       } else if (N1.getOperand(1).getOpcode() == ISD::FSQRT) {
7239         SqrtOp = N1.getOperand(1);
7240         OtherOp = N1.getOperand(0);
7241       }
7242       if (SqrtOp.getNode()) {
7243         // We found a FSQRT, so try to make this fold:
7244         // x / (y * sqrt(z)) -> x * (rsqrt(z) / y)
7245         if (SDValue RV = BuildRsqrtEstimate(SqrtOp.getOperand(0))) {
7246           RV = DAG.getNode(ISD::FDIV, SDLoc(N1), VT, RV, OtherOp);
7247           AddToWorklist(RV.getNode());
7248           return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
7249         }
7250       }
7251     }
7252
7253     // Fold into a reciprocal estimate and multiply instead of a real divide.
7254     if (SDValue RV = BuildReciprocalEstimate(N1)) {
7255       AddToWorklist(RV.getNode());
7256       return DAG.getNode(ISD::FMUL, DL, VT, N0, RV);
7257     }
7258   }
7259
7260   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
7261   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI, &Options)) {
7262     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI, &Options)) {
7263       // Both can be negated for free, check to see if at least one is cheaper
7264       // negated.
7265       if (LHSNeg == 2 || RHSNeg == 2)
7266         return DAG.getNode(ISD::FDIV, SDLoc(N), VT,
7267                            GetNegatedExpression(N0, DAG, LegalOperations),
7268                            GetNegatedExpression(N1, DAG, LegalOperations));
7269     }
7270   }
7271
7272   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
7273   // reciprocal.
7274   // E.g., (a / D; b / D;) -> (recip = 1.0 / D; a * recip; b * recip)
7275   // Notice that this is not always beneficial. One reason is different target
7276   // may have different costs for FDIV and FMUL, so sometimes the cost of two
7277   // FDIVs may be lower than the cost of one FDIV and two FMULs. Another reason
7278   // is the critical path is increased from "one FDIV" to "one FDIV + one FMUL".
7279   if (Options.UnsafeFPMath) {
7280     // Skip if current node is a reciprocal.
7281     if (N0CFP && N0CFP->isExactlyValue(1.0))
7282       return SDValue();
7283
7284     SmallVector<SDNode *, 4> Users;
7285     // Find all FDIV users of the same divisor.
7286     for (SDNode::use_iterator UI = N1.getNode()->use_begin(),
7287                               UE = N1.getNode()->use_end();
7288          UI != UE; ++UI) {
7289       SDNode *User = UI.getUse().getUser();
7290       if (User->getOpcode() == ISD::FDIV && User->getOperand(1) == N1)
7291         Users.push_back(User);
7292     }
7293
7294     if (TLI.combineRepeatedFPDivisors(Users.size())) {
7295       SDValue FPOne = DAG.getConstantFP(1.0, VT); // floating point 1.0
7296       SDValue Reciprocal = DAG.getNode(ISD::FDIV, SDLoc(N), VT, FPOne, N1);
7297
7298       // Dividend / Divisor -> Dividend * Reciprocal
7299       for (auto I = Users.begin(), E = Users.end(); I != E; ++I) {
7300         if ((*I)->getOperand(0) != FPOne) {
7301           SDValue NewNode = DAG.getNode(ISD::FMUL, SDLoc(*I), VT,
7302                                         (*I)->getOperand(0), Reciprocal);
7303           DAG.ReplaceAllUsesWith(*I, NewNode.getNode());
7304         }
7305       }
7306       return SDValue();
7307     }
7308   }
7309
7310   return SDValue();
7311 }
7312
7313 SDValue DAGCombiner::visitFREM(SDNode *N) {
7314   SDValue N0 = N->getOperand(0);
7315   SDValue N1 = N->getOperand(1);
7316   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7317   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
7318   EVT VT = N->getValueType(0);
7319
7320   // fold (frem c1, c2) -> fmod(c1,c2)
7321   if (N0CFP && N1CFP)
7322     return DAG.getNode(ISD::FREM, SDLoc(N), VT, N0, N1);
7323
7324   return SDValue();
7325 }
7326
7327 SDValue DAGCombiner::visitFSQRT(SDNode *N) {
7328   if (DAG.getTarget().Options.UnsafeFPMath) {
7329     // Compute this as X * (1/sqrt(X)) = X * (X ** -0.5)
7330     if (SDValue RV = BuildRsqrtEstimate(N->getOperand(0))) {
7331       EVT VT = RV.getValueType();
7332       RV = DAG.getNode(ISD::FMUL, SDLoc(N), VT, N->getOperand(0), RV);
7333       AddToWorklist(RV.getNode());
7334
7335       // Unfortunately, RV is now NaN if the input was exactly 0.
7336       // Select out this case and force the answer to 0.
7337       SDValue Zero = DAG.getConstantFP(0.0, VT);
7338       SDValue ZeroCmp =
7339         DAG.getSetCC(SDLoc(N), TLI.getSetCCResultType(*DAG.getContext(), VT),
7340                      N->getOperand(0), Zero, ISD::SETEQ);
7341       AddToWorklist(ZeroCmp.getNode());
7342       AddToWorklist(RV.getNode());
7343
7344       RV = DAG.getNode(VT.isVector() ? ISD::VSELECT : ISD::SELECT,
7345                        SDLoc(N), VT, ZeroCmp, Zero, RV);
7346       return RV;
7347     }
7348   }
7349   return SDValue();
7350 }
7351
7352 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
7353   SDValue N0 = N->getOperand(0);
7354   SDValue N1 = N->getOperand(1);
7355   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7356   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
7357   EVT VT = N->getValueType(0);
7358
7359   if (N0CFP && N1CFP)  // Constant fold
7360     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT, N0, N1);
7361
7362   if (N1CFP) {
7363     const APFloat& V = N1CFP->getValueAPF();
7364     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
7365     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
7366     if (!V.isNegative()) {
7367       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
7368         return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
7369     } else {
7370       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
7371         return DAG.getNode(ISD::FNEG, SDLoc(N), VT,
7372                            DAG.getNode(ISD::FABS, SDLoc(N0), VT, N0));
7373     }
7374   }
7375
7376   // copysign(fabs(x), y) -> copysign(x, y)
7377   // copysign(fneg(x), y) -> copysign(x, y)
7378   // copysign(copysign(x,z), y) -> copysign(x, y)
7379   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
7380       N0.getOpcode() == ISD::FCOPYSIGN)
7381     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
7382                        N0.getOperand(0), N1);
7383
7384   // copysign(x, abs(y)) -> abs(x)
7385   if (N1.getOpcode() == ISD::FABS)
7386     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
7387
7388   // copysign(x, copysign(y,z)) -> copysign(x, z)
7389   if (N1.getOpcode() == ISD::FCOPYSIGN)
7390     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
7391                        N0, N1.getOperand(1));
7392
7393   // copysign(x, fp_extend(y)) -> copysign(x, y)
7394   // copysign(x, fp_round(y)) -> copysign(x, y)
7395   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
7396     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
7397                        N0, N1.getOperand(0));
7398
7399   return SDValue();
7400 }
7401
7402 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
7403   SDValue N0 = N->getOperand(0);
7404   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
7405   EVT VT = N->getValueType(0);
7406   EVT OpVT = N0.getValueType();
7407
7408   // fold (sint_to_fp c1) -> c1fp
7409   if (N0C &&
7410       // ...but only if the target supports immediate floating-point values
7411       (!LegalOperations ||
7412        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
7413     return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
7414
7415   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
7416   // but UINT_TO_FP is legal on this target, try to convert.
7417   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
7418       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
7419     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
7420     if (DAG.SignBitIsZero(N0))
7421       return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
7422   }
7423
7424   // The next optimizations are desirable only if SELECT_CC can be lowered.
7425   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT) || !LegalOperations) {
7426     // fold (sint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
7427     if (N0.getOpcode() == ISD::SETCC && N0.getValueType() == MVT::i1 &&
7428         !VT.isVector() &&
7429         (!LegalOperations ||
7430          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
7431       SDValue Ops[] =
7432         { N0.getOperand(0), N0.getOperand(1),
7433           DAG.getConstantFP(-1.0, VT) , DAG.getConstantFP(0.0, VT),
7434           N0.getOperand(2) };
7435       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops);
7436     }
7437
7438     // fold (sint_to_fp (zext (setcc x, y, cc))) ->
7439     //      (select_cc x, y, 1.0, 0.0,, cc)
7440     if (N0.getOpcode() == ISD::ZERO_EXTEND &&
7441         N0.getOperand(0).getOpcode() == ISD::SETCC &&!VT.isVector() &&
7442         (!LegalOperations ||
7443          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
7444       SDValue Ops[] =
7445         { N0.getOperand(0).getOperand(0), N0.getOperand(0).getOperand(1),
7446           DAG.getConstantFP(1.0, VT) , DAG.getConstantFP(0.0, VT),
7447           N0.getOperand(0).getOperand(2) };
7448       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops);
7449     }
7450   }
7451
7452   return SDValue();
7453 }
7454
7455 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
7456   SDValue N0 = N->getOperand(0);
7457   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
7458   EVT VT = N->getValueType(0);
7459   EVT OpVT = N0.getValueType();
7460
7461   // fold (uint_to_fp c1) -> c1fp
7462   if (N0C &&
7463       // ...but only if the target supports immediate floating-point values
7464       (!LegalOperations ||
7465        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
7466     return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
7467
7468   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
7469   // but SINT_TO_FP is legal on this target, try to convert.
7470   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
7471       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
7472     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
7473     if (DAG.SignBitIsZero(N0))
7474       return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
7475   }
7476
7477   // The next optimizations are desirable only if SELECT_CC can be lowered.
7478   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT) || !LegalOperations) {
7479     // fold (uint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
7480
7481     if (N0.getOpcode() == ISD::SETCC && !VT.isVector() &&
7482         (!LegalOperations ||
7483          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
7484       SDValue Ops[] =
7485         { N0.getOperand(0), N0.getOperand(1),
7486           DAG.getConstantFP(1.0, VT),  DAG.getConstantFP(0.0, VT),
7487           N0.getOperand(2) };
7488       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops);
7489     }
7490   }
7491
7492   return SDValue();
7493 }
7494
7495 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
7496   SDValue N0 = N->getOperand(0);
7497   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7498   EVT VT = N->getValueType(0);
7499
7500   // fold (fp_to_sint c1fp) -> c1
7501   if (N0CFP)
7502     return DAG.getNode(ISD::FP_TO_SINT, SDLoc(N), VT, N0);
7503
7504   return SDValue();
7505 }
7506
7507 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
7508   SDValue N0 = N->getOperand(0);
7509   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7510   EVT VT = N->getValueType(0);
7511
7512   // fold (fp_to_uint c1fp) -> c1
7513   if (N0CFP)
7514     return DAG.getNode(ISD::FP_TO_UINT, SDLoc(N), VT, N0);
7515
7516   return SDValue();
7517 }
7518
7519 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
7520   SDValue N0 = N->getOperand(0);
7521   SDValue N1 = N->getOperand(1);
7522   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7523   EVT VT = N->getValueType(0);
7524
7525   // fold (fp_round c1fp) -> c1fp
7526   if (N0CFP)
7527     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0, N1);
7528
7529   // fold (fp_round (fp_extend x)) -> x
7530   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
7531     return N0.getOperand(0);
7532
7533   // fold (fp_round (fp_round x)) -> (fp_round x)
7534   if (N0.getOpcode() == ISD::FP_ROUND) {
7535     // This is a value preserving truncation if both round's are.
7536     bool IsTrunc = N->getConstantOperandVal(1) == 1 &&
7537                    N0.getNode()->getConstantOperandVal(1) == 1;
7538     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0.getOperand(0),
7539                        DAG.getIntPtrConstant(IsTrunc));
7540   }
7541
7542   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
7543   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
7544     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, SDLoc(N0), VT,
7545                               N0.getOperand(0), N1);
7546     AddToWorklist(Tmp.getNode());
7547     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
7548                        Tmp, N0.getOperand(1));
7549   }
7550
7551   return SDValue();
7552 }
7553
7554 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
7555   SDValue N0 = N->getOperand(0);
7556   EVT VT = N->getValueType(0);
7557   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
7558   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7559
7560   // fold (fp_round_inreg c1fp) -> c1fp
7561   if (N0CFP && isTypeLegal(EVT)) {
7562     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), EVT);
7563     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, Round);
7564   }
7565
7566   return SDValue();
7567 }
7568
7569 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
7570   SDValue N0 = N->getOperand(0);
7571   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7572   EVT VT = N->getValueType(0);
7573
7574   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
7575   if (N->hasOneUse() &&
7576       N->use_begin()->getOpcode() == ISD::FP_ROUND)
7577     return SDValue();
7578
7579   // fold (fp_extend c1fp) -> c1fp
7580   if (N0CFP)
7581     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, N0);
7582
7583   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
7584   // value of X.
7585   if (N0.getOpcode() == ISD::FP_ROUND
7586       && N0.getNode()->getConstantOperandVal(1) == 1) {
7587     SDValue In = N0.getOperand(0);
7588     if (In.getValueType() == VT) return In;
7589     if (VT.bitsLT(In.getValueType()))
7590       return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT,
7591                          In, N0.getOperand(1));
7592     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, In);
7593   }
7594
7595   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
7596   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7597        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType())) {
7598     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7599     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
7600                                      LN0->getChain(),
7601                                      LN0->getBasePtr(), N0.getValueType(),
7602                                      LN0->getMemOperand());
7603     CombineTo(N, ExtLoad);
7604     CombineTo(N0.getNode(),
7605               DAG.getNode(ISD::FP_ROUND, SDLoc(N0),
7606                           N0.getValueType(), ExtLoad, DAG.getIntPtrConstant(1)),
7607               ExtLoad.getValue(1));
7608     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7609   }
7610
7611   return SDValue();
7612 }
7613
7614 SDValue DAGCombiner::visitFCEIL(SDNode *N) {
7615   SDValue N0 = N->getOperand(0);
7616   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7617   EVT VT = N->getValueType(0);
7618
7619   // fold (fceil c1) -> fceil(c1)
7620   if (N0CFP)
7621     return DAG.getNode(ISD::FCEIL, SDLoc(N), VT, N0);
7622
7623   return SDValue();
7624 }
7625
7626 SDValue DAGCombiner::visitFTRUNC(SDNode *N) {
7627   SDValue N0 = N->getOperand(0);
7628   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7629   EVT VT = N->getValueType(0);
7630
7631   // fold (ftrunc c1) -> ftrunc(c1)
7632   if (N0CFP)
7633     return DAG.getNode(ISD::FTRUNC, SDLoc(N), VT, N0);
7634
7635   return SDValue();
7636 }
7637
7638 SDValue DAGCombiner::visitFFLOOR(SDNode *N) {
7639   SDValue N0 = N->getOperand(0);
7640   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7641   EVT VT = N->getValueType(0);
7642
7643   // fold (ffloor c1) -> ffloor(c1)
7644   if (N0CFP)
7645     return DAG.getNode(ISD::FFLOOR, SDLoc(N), VT, N0);
7646
7647   return SDValue();
7648 }
7649
7650 // FIXME: FNEG and FABS have a lot in common; refactor.
7651 SDValue DAGCombiner::visitFNEG(SDNode *N) {
7652   SDValue N0 = N->getOperand(0);
7653   EVT VT = N->getValueType(0);
7654
7655   if (VT.isVector()) {
7656     SDValue FoldedVOp = SimplifyVUnaryOp(N);
7657     if (FoldedVOp.getNode()) return FoldedVOp;
7658   }
7659
7660   // Constant fold FNEG.
7661   if (isa<ConstantFPSDNode>(N0))
7662     return DAG.getNode(ISD::FNEG, SDLoc(N), VT, N->getOperand(0));
7663
7664   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
7665                          &DAG.getTarget().Options))
7666     return GetNegatedExpression(N0, DAG, LegalOperations);
7667
7668   // Transform fneg(bitconvert(x)) -> bitconvert(x ^ sign) to avoid loading
7669   // constant pool values.
7670   if (!TLI.isFNegFree(VT) &&
7671       N0.getOpcode() == ISD::BITCAST &&
7672       N0.getNode()->hasOneUse()) {
7673     SDValue Int = N0.getOperand(0);
7674     EVT IntVT = Int.getValueType();
7675     if (IntVT.isInteger() && !IntVT.isVector()) {
7676       APInt SignMask;
7677       if (N0.getValueType().isVector()) {
7678         // For a vector, get a mask such as 0x80... per scalar element
7679         // and splat it.
7680         SignMask = APInt::getSignBit(N0.getValueType().getScalarSizeInBits());
7681         SignMask = APInt::getSplat(IntVT.getSizeInBits(), SignMask);
7682       } else {
7683         // For a scalar, just generate 0x80...
7684         SignMask = APInt::getSignBit(IntVT.getSizeInBits());
7685       }
7686       Int = DAG.getNode(ISD::XOR, SDLoc(N0), IntVT, Int,
7687                         DAG.getConstant(SignMask, IntVT));
7688       AddToWorklist(Int.getNode());
7689       return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Int);
7690     }
7691   }
7692
7693   // (fneg (fmul c, x)) -> (fmul -c, x)
7694   if (N0.getOpcode() == ISD::FMUL) {
7695     ConstantFPSDNode *CFP1 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
7696     if (CFP1) {
7697       APFloat CVal = CFP1->getValueAPF();
7698       CVal.changeSign();
7699       if (Level >= AfterLegalizeDAG &&
7700           (TLI.isFPImmLegal(CVal, N->getValueType(0)) ||
7701            TLI.isOperationLegal(ISD::ConstantFP, N->getValueType(0))))
7702         return DAG.getNode(
7703             ISD::FMUL, SDLoc(N), VT, N0.getOperand(0),
7704             DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0.getOperand(1)));
7705     }
7706   }
7707
7708   return SDValue();
7709 }
7710
7711 SDValue DAGCombiner::visitFMINNUM(SDNode *N) {
7712   SDValue N0 = N->getOperand(0);
7713   SDValue N1 = N->getOperand(1);
7714   const ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7715   const ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
7716
7717   if (N0CFP && N1CFP) {
7718     const APFloat &C0 = N0CFP->getValueAPF();
7719     const APFloat &C1 = N1CFP->getValueAPF();
7720     return DAG.getConstantFP(minnum(C0, C1), N->getValueType(0));
7721   }
7722
7723   if (N0CFP) {
7724     EVT VT = N->getValueType(0);
7725     // Canonicalize to constant on RHS.
7726     return DAG.getNode(ISD::FMINNUM, SDLoc(N), VT, N1, N0);
7727   }
7728
7729   return SDValue();
7730 }
7731
7732 SDValue DAGCombiner::visitFMAXNUM(SDNode *N) {
7733   SDValue N0 = N->getOperand(0);
7734   SDValue N1 = N->getOperand(1);
7735   const ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7736   const ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
7737
7738   if (N0CFP && N1CFP) {
7739     const APFloat &C0 = N0CFP->getValueAPF();
7740     const APFloat &C1 = N1CFP->getValueAPF();
7741     return DAG.getConstantFP(maxnum(C0, C1), N->getValueType(0));
7742   }
7743
7744   if (N0CFP) {
7745     EVT VT = N->getValueType(0);
7746     // Canonicalize to constant on RHS.
7747     return DAG.getNode(ISD::FMAXNUM, SDLoc(N), VT, N1, N0);
7748   }
7749
7750   return SDValue();
7751 }
7752
7753 SDValue DAGCombiner::visitFABS(SDNode *N) {
7754   SDValue N0 = N->getOperand(0);
7755   EVT VT = N->getValueType(0);
7756
7757   if (VT.isVector()) {
7758     SDValue FoldedVOp = SimplifyVUnaryOp(N);
7759     if (FoldedVOp.getNode()) return FoldedVOp;
7760   }
7761
7762   // fold (fabs c1) -> fabs(c1)
7763   if (isa<ConstantFPSDNode>(N0))
7764     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
7765
7766   // fold (fabs (fabs x)) -> (fabs x)
7767   if (N0.getOpcode() == ISD::FABS)
7768     return N->getOperand(0);
7769
7770   // fold (fabs (fneg x)) -> (fabs x)
7771   // fold (fabs (fcopysign x, y)) -> (fabs x)
7772   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
7773     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0.getOperand(0));
7774
7775   // Transform fabs(bitconvert(x)) -> bitconvert(x & ~sign) to avoid loading
7776   // constant pool values.
7777   if (!TLI.isFAbsFree(VT) &&
7778       N0.getOpcode() == ISD::BITCAST &&
7779       N0.getNode()->hasOneUse()) {
7780     SDValue Int = N0.getOperand(0);
7781     EVT IntVT = Int.getValueType();
7782     if (IntVT.isInteger() && !IntVT.isVector()) {
7783       APInt SignMask;
7784       if (N0.getValueType().isVector()) {
7785         // For a vector, get a mask such as 0x7f... per scalar element
7786         // and splat it.
7787         SignMask = ~APInt::getSignBit(N0.getValueType().getScalarSizeInBits());
7788         SignMask = APInt::getSplat(IntVT.getSizeInBits(), SignMask);
7789       } else {
7790         // For a scalar, just generate 0x7f...
7791         SignMask = ~APInt::getSignBit(IntVT.getSizeInBits());
7792       }
7793       Int = DAG.getNode(ISD::AND, SDLoc(N0), IntVT, Int,
7794                         DAG.getConstant(SignMask, IntVT));
7795       AddToWorklist(Int.getNode());
7796       return DAG.getNode(ISD::BITCAST, SDLoc(N), N->getValueType(0), Int);
7797     }
7798   }
7799
7800   return SDValue();
7801 }
7802
7803 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
7804   SDValue Chain = N->getOperand(0);
7805   SDValue N1 = N->getOperand(1);
7806   SDValue N2 = N->getOperand(2);
7807
7808   // If N is a constant we could fold this into a fallthrough or unconditional
7809   // branch. However that doesn't happen very often in normal code, because
7810   // Instcombine/SimplifyCFG should have handled the available opportunities.
7811   // If we did this folding here, it would be necessary to update the
7812   // MachineBasicBlock CFG, which is awkward.
7813
7814   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
7815   // on the target.
7816   if (N1.getOpcode() == ISD::SETCC &&
7817       TLI.isOperationLegalOrCustom(ISD::BR_CC,
7818                                    N1.getOperand(0).getValueType())) {
7819     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
7820                        Chain, N1.getOperand(2),
7821                        N1.getOperand(0), N1.getOperand(1), N2);
7822   }
7823
7824   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
7825       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
7826        (N1.getOperand(0).hasOneUse() &&
7827         N1.getOperand(0).getOpcode() == ISD::SRL))) {
7828     SDNode *Trunc = nullptr;
7829     if (N1.getOpcode() == ISD::TRUNCATE) {
7830       // Look pass the truncate.
7831       Trunc = N1.getNode();
7832       N1 = N1.getOperand(0);
7833     }
7834
7835     // Match this pattern so that we can generate simpler code:
7836     //
7837     //   %a = ...
7838     //   %b = and i32 %a, 2
7839     //   %c = srl i32 %b, 1
7840     //   brcond i32 %c ...
7841     //
7842     // into
7843     //
7844     //   %a = ...
7845     //   %b = and i32 %a, 2
7846     //   %c = setcc eq %b, 0
7847     //   brcond %c ...
7848     //
7849     // This applies only when the AND constant value has one bit set and the
7850     // SRL constant is equal to the log2 of the AND constant. The back-end is
7851     // smart enough to convert the result into a TEST/JMP sequence.
7852     SDValue Op0 = N1.getOperand(0);
7853     SDValue Op1 = N1.getOperand(1);
7854
7855     if (Op0.getOpcode() == ISD::AND &&
7856         Op1.getOpcode() == ISD::Constant) {
7857       SDValue AndOp1 = Op0.getOperand(1);
7858
7859       if (AndOp1.getOpcode() == ISD::Constant) {
7860         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
7861
7862         if (AndConst.isPowerOf2() &&
7863             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
7864           SDValue SetCC =
7865             DAG.getSetCC(SDLoc(N),
7866                          getSetCCResultType(Op0.getValueType()),
7867                          Op0, DAG.getConstant(0, Op0.getValueType()),
7868                          ISD::SETNE);
7869
7870           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, SDLoc(N),
7871                                           MVT::Other, Chain, SetCC, N2);
7872           // Don't add the new BRCond into the worklist or else SimplifySelectCC
7873           // will convert it back to (X & C1) >> C2.
7874           CombineTo(N, NewBRCond, false);
7875           // Truncate is dead.
7876           if (Trunc)
7877             deleteAndRecombine(Trunc);
7878           // Replace the uses of SRL with SETCC
7879           WorklistRemover DeadNodes(*this);
7880           DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
7881           deleteAndRecombine(N1.getNode());
7882           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7883         }
7884       }
7885     }
7886
7887     if (Trunc)
7888       // Restore N1 if the above transformation doesn't match.
7889       N1 = N->getOperand(1);
7890   }
7891
7892   // Transform br(xor(x, y)) -> br(x != y)
7893   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
7894   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
7895     SDNode *TheXor = N1.getNode();
7896     SDValue Op0 = TheXor->getOperand(0);
7897     SDValue Op1 = TheXor->getOperand(1);
7898     if (Op0.getOpcode() == Op1.getOpcode()) {
7899       // Avoid missing important xor optimizations.
7900       SDValue Tmp = visitXOR(TheXor);
7901       if (Tmp.getNode()) {
7902         if (Tmp.getNode() != TheXor) {
7903           DEBUG(dbgs() << "\nReplacing.8 ";
7904                 TheXor->dump(&DAG);
7905                 dbgs() << "\nWith: ";
7906                 Tmp.getNode()->dump(&DAG);
7907                 dbgs() << '\n');
7908           WorklistRemover DeadNodes(*this);
7909           DAG.ReplaceAllUsesOfValueWith(N1, Tmp);
7910           deleteAndRecombine(TheXor);
7911           return DAG.getNode(ISD::BRCOND, SDLoc(N),
7912                              MVT::Other, Chain, Tmp, N2);
7913         }
7914
7915         // visitXOR has changed XOR's operands or replaced the XOR completely,
7916         // bail out.
7917         return SDValue(N, 0);
7918       }
7919     }
7920
7921     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
7922       bool Equal = false;
7923       if (ConstantSDNode *RHSCI = dyn_cast<ConstantSDNode>(Op0))
7924         if (RHSCI->getAPIntValue() == 1 && Op0.hasOneUse() &&
7925             Op0.getOpcode() == ISD::XOR) {
7926           TheXor = Op0.getNode();
7927           Equal = true;
7928         }
7929
7930       EVT SetCCVT = N1.getValueType();
7931       if (LegalTypes)
7932         SetCCVT = getSetCCResultType(SetCCVT);
7933       SDValue SetCC = DAG.getSetCC(SDLoc(TheXor),
7934                                    SetCCVT,
7935                                    Op0, Op1,
7936                                    Equal ? ISD::SETEQ : ISD::SETNE);
7937       // Replace the uses of XOR with SETCC
7938       WorklistRemover DeadNodes(*this);
7939       DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
7940       deleteAndRecombine(N1.getNode());
7941       return DAG.getNode(ISD::BRCOND, SDLoc(N),
7942                          MVT::Other, Chain, SetCC, N2);
7943     }
7944   }
7945
7946   return SDValue();
7947 }
7948
7949 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
7950 //
7951 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
7952   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
7953   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
7954
7955   // If N is a constant we could fold this into a fallthrough or unconditional
7956   // branch. However that doesn't happen very often in normal code, because
7957   // Instcombine/SimplifyCFG should have handled the available opportunities.
7958   // If we did this folding here, it would be necessary to update the
7959   // MachineBasicBlock CFG, which is awkward.
7960
7961   // Use SimplifySetCC to simplify SETCC's.
7962   SDValue Simp = SimplifySetCC(getSetCCResultType(CondLHS.getValueType()),
7963                                CondLHS, CondRHS, CC->get(), SDLoc(N),
7964                                false);
7965   if (Simp.getNode()) AddToWorklist(Simp.getNode());
7966
7967   // fold to a simpler setcc
7968   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
7969     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
7970                        N->getOperand(0), Simp.getOperand(2),
7971                        Simp.getOperand(0), Simp.getOperand(1),
7972                        N->getOperand(4));
7973
7974   return SDValue();
7975 }
7976
7977 /// Return true if 'Use' is a load or a store that uses N as its base pointer
7978 /// and that N may be folded in the load / store addressing mode.
7979 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
7980                                     SelectionDAG &DAG,
7981                                     const TargetLowering &TLI) {
7982   EVT VT;
7983   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
7984     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
7985       return false;
7986     VT = Use->getValueType(0);
7987   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
7988     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
7989       return false;
7990     VT = ST->getValue().getValueType();
7991   } else
7992     return false;
7993
7994   TargetLowering::AddrMode AM;
7995   if (N->getOpcode() == ISD::ADD) {
7996     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
7997     if (Offset)
7998       // [reg +/- imm]
7999       AM.BaseOffs = Offset->getSExtValue();
8000     else
8001       // [reg +/- reg]
8002       AM.Scale = 1;
8003   } else if (N->getOpcode() == ISD::SUB) {
8004     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
8005     if (Offset)
8006       // [reg +/- imm]
8007       AM.BaseOffs = -Offset->getSExtValue();
8008     else
8009       // [reg +/- reg]
8010       AM.Scale = 1;
8011   } else
8012     return false;
8013
8014   return TLI.isLegalAddressingMode(AM, VT.getTypeForEVT(*DAG.getContext()));
8015 }
8016
8017 /// Try turning a load/store into a pre-indexed load/store when the base
8018 /// pointer is an add or subtract and it has other uses besides the load/store.
8019 /// After the transformation, the new indexed load/store has effectively folded
8020 /// the add/subtract in and all of its other uses are redirected to the
8021 /// new load/store.
8022 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
8023   if (Level < AfterLegalizeDAG)
8024     return false;
8025
8026   bool isLoad = true;
8027   SDValue Ptr;
8028   EVT VT;
8029   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
8030     if (LD->isIndexed())
8031       return false;
8032     VT = LD->getMemoryVT();
8033     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
8034         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
8035       return false;
8036     Ptr = LD->getBasePtr();
8037   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
8038     if (ST->isIndexed())
8039       return false;
8040     VT = ST->getMemoryVT();
8041     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
8042         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
8043       return false;
8044     Ptr = ST->getBasePtr();
8045     isLoad = false;
8046   } else {
8047     return false;
8048   }
8049
8050   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
8051   // out.  There is no reason to make this a preinc/predec.
8052   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
8053       Ptr.getNode()->hasOneUse())
8054     return false;
8055
8056   // Ask the target to do addressing mode selection.
8057   SDValue BasePtr;
8058   SDValue Offset;
8059   ISD::MemIndexedMode AM = ISD::UNINDEXED;
8060   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
8061     return false;
8062
8063   // Backends without true r+i pre-indexed forms may need to pass a
8064   // constant base with a variable offset so that constant coercion
8065   // will work with the patterns in canonical form.
8066   bool Swapped = false;
8067   if (isa<ConstantSDNode>(BasePtr)) {
8068     std::swap(BasePtr, Offset);
8069     Swapped = true;
8070   }
8071
8072   // Don't create a indexed load / store with zero offset.
8073   if (isa<ConstantSDNode>(Offset) &&
8074       cast<ConstantSDNode>(Offset)->isNullValue())
8075     return false;
8076
8077   // Try turning it into a pre-indexed load / store except when:
8078   // 1) The new base ptr is a frame index.
8079   // 2) If N is a store and the new base ptr is either the same as or is a
8080   //    predecessor of the value being stored.
8081   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
8082   //    that would create a cycle.
8083   // 4) All uses are load / store ops that use it as old base ptr.
8084
8085   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
8086   // (plus the implicit offset) to a register to preinc anyway.
8087   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
8088     return false;
8089
8090   // Check #2.
8091   if (!isLoad) {
8092     SDValue Val = cast<StoreSDNode>(N)->getValue();
8093     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
8094       return false;
8095   }
8096
8097   // If the offset is a constant, there may be other adds of constants that
8098   // can be folded with this one. We should do this to avoid having to keep
8099   // a copy of the original base pointer.
8100   SmallVector<SDNode *, 16> OtherUses;
8101   if (isa<ConstantSDNode>(Offset))
8102     for (SDNode *Use : BasePtr.getNode()->uses()) {
8103       if (Use == Ptr.getNode())
8104         continue;
8105
8106       if (Use->isPredecessorOf(N))
8107         continue;
8108
8109       if (Use->getOpcode() != ISD::ADD && Use->getOpcode() != ISD::SUB) {
8110         OtherUses.clear();
8111         break;
8112       }
8113
8114       SDValue Op0 = Use->getOperand(0), Op1 = Use->getOperand(1);
8115       if (Op1.getNode() == BasePtr.getNode())
8116         std::swap(Op0, Op1);
8117       assert(Op0.getNode() == BasePtr.getNode() &&
8118              "Use of ADD/SUB but not an operand");
8119
8120       if (!isa<ConstantSDNode>(Op1)) {
8121         OtherUses.clear();
8122         break;
8123       }
8124
8125       // FIXME: In some cases, we can be smarter about this.
8126       if (Op1.getValueType() != Offset.getValueType()) {
8127         OtherUses.clear();
8128         break;
8129       }
8130
8131       OtherUses.push_back(Use);
8132     }
8133
8134   if (Swapped)
8135     std::swap(BasePtr, Offset);
8136
8137   // Now check for #3 and #4.
8138   bool RealUse = false;
8139
8140   // Caches for hasPredecessorHelper
8141   SmallPtrSet<const SDNode *, 32> Visited;
8142   SmallVector<const SDNode *, 16> Worklist;
8143
8144   for (SDNode *Use : Ptr.getNode()->uses()) {
8145     if (Use == N)
8146       continue;
8147     if (N->hasPredecessorHelper(Use, Visited, Worklist))
8148       return false;
8149
8150     // If Ptr may be folded in addressing mode of other use, then it's
8151     // not profitable to do this transformation.
8152     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
8153       RealUse = true;
8154   }
8155
8156   if (!RealUse)
8157     return false;
8158
8159   SDValue Result;
8160   if (isLoad)
8161     Result = DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
8162                                 BasePtr, Offset, AM);
8163   else
8164     Result = DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
8165                                  BasePtr, Offset, AM);
8166   ++PreIndexedNodes;
8167   ++NodesCombined;
8168   DEBUG(dbgs() << "\nReplacing.4 ";
8169         N->dump(&DAG);
8170         dbgs() << "\nWith: ";
8171         Result.getNode()->dump(&DAG);
8172         dbgs() << '\n');
8173   WorklistRemover DeadNodes(*this);
8174   if (isLoad) {
8175     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
8176     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
8177   } else {
8178     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
8179   }
8180
8181   // Finally, since the node is now dead, remove it from the graph.
8182   deleteAndRecombine(N);
8183
8184   if (Swapped)
8185     std::swap(BasePtr, Offset);
8186
8187   // Replace other uses of BasePtr that can be updated to use Ptr
8188   for (unsigned i = 0, e = OtherUses.size(); i != e; ++i) {
8189     unsigned OffsetIdx = 1;
8190     if (OtherUses[i]->getOperand(OffsetIdx).getNode() == BasePtr.getNode())
8191       OffsetIdx = 0;
8192     assert(OtherUses[i]->getOperand(!OffsetIdx).getNode() ==
8193            BasePtr.getNode() && "Expected BasePtr operand");
8194
8195     // We need to replace ptr0 in the following expression:
8196     //   x0 * offset0 + y0 * ptr0 = t0
8197     // knowing that
8198     //   x1 * offset1 + y1 * ptr0 = t1 (the indexed load/store)
8199     //
8200     // where x0, x1, y0 and y1 in {-1, 1} are given by the types of the
8201     // indexed load/store and the expresion that needs to be re-written.
8202     //
8203     // Therefore, we have:
8204     //   t0 = (x0 * offset0 - x1 * y0 * y1 *offset1) + (y0 * y1) * t1
8205
8206     ConstantSDNode *CN =
8207       cast<ConstantSDNode>(OtherUses[i]->getOperand(OffsetIdx));
8208     int X0, X1, Y0, Y1;
8209     APInt Offset0 = CN->getAPIntValue();
8210     APInt Offset1 = cast<ConstantSDNode>(Offset)->getAPIntValue();
8211
8212     X0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 1) ? -1 : 1;
8213     Y0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 0) ? -1 : 1;
8214     X1 = (AM == ISD::PRE_DEC && !Swapped) ? -1 : 1;
8215     Y1 = (AM == ISD::PRE_DEC && Swapped) ? -1 : 1;
8216
8217     unsigned Opcode = (Y0 * Y1 < 0) ? ISD::SUB : ISD::ADD;
8218
8219     APInt CNV = Offset0;
8220     if (X0 < 0) CNV = -CNV;
8221     if (X1 * Y0 * Y1 < 0) CNV = CNV + Offset1;
8222     else CNV = CNV - Offset1;
8223
8224     // We can now generate the new expression.
8225     SDValue NewOp1 = DAG.getConstant(CNV, CN->getValueType(0));
8226     SDValue NewOp2 = Result.getValue(isLoad ? 1 : 0);
8227
8228     SDValue NewUse = DAG.getNode(Opcode,
8229                                  SDLoc(OtherUses[i]),
8230                                  OtherUses[i]->getValueType(0), NewOp1, NewOp2);
8231     DAG.ReplaceAllUsesOfValueWith(SDValue(OtherUses[i], 0), NewUse);
8232     deleteAndRecombine(OtherUses[i]);
8233   }
8234
8235   // Replace the uses of Ptr with uses of the updated base value.
8236   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0));
8237   deleteAndRecombine(Ptr.getNode());
8238
8239   return true;
8240 }
8241
8242 /// Try to combine a load/store with a add/sub of the base pointer node into a
8243 /// post-indexed load/store. The transformation folded the add/subtract into the
8244 /// new indexed load/store effectively and all of its uses are redirected to the
8245 /// new load/store.
8246 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
8247   if (Level < AfterLegalizeDAG)
8248     return false;
8249
8250   bool isLoad = true;
8251   SDValue Ptr;
8252   EVT VT;
8253   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
8254     if (LD->isIndexed())
8255       return false;
8256     VT = LD->getMemoryVT();
8257     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
8258         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
8259       return false;
8260     Ptr = LD->getBasePtr();
8261   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
8262     if (ST->isIndexed())
8263       return false;
8264     VT = ST->getMemoryVT();
8265     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
8266         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
8267       return false;
8268     Ptr = ST->getBasePtr();
8269     isLoad = false;
8270   } else {
8271     return false;
8272   }
8273
8274   if (Ptr.getNode()->hasOneUse())
8275     return false;
8276
8277   for (SDNode *Op : Ptr.getNode()->uses()) {
8278     if (Op == N ||
8279         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
8280       continue;
8281
8282     SDValue BasePtr;
8283     SDValue Offset;
8284     ISD::MemIndexedMode AM = ISD::UNINDEXED;
8285     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
8286       // Don't create a indexed load / store with zero offset.
8287       if (isa<ConstantSDNode>(Offset) &&
8288           cast<ConstantSDNode>(Offset)->isNullValue())
8289         continue;
8290
8291       // Try turning it into a post-indexed load / store except when
8292       // 1) All uses are load / store ops that use it as base ptr (and
8293       //    it may be folded as addressing mmode).
8294       // 2) Op must be independent of N, i.e. Op is neither a predecessor
8295       //    nor a successor of N. Otherwise, if Op is folded that would
8296       //    create a cycle.
8297
8298       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
8299         continue;
8300
8301       // Check for #1.
8302       bool TryNext = false;
8303       for (SDNode *Use : BasePtr.getNode()->uses()) {
8304         if (Use == Ptr.getNode())
8305           continue;
8306
8307         // If all the uses are load / store addresses, then don't do the
8308         // transformation.
8309         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
8310           bool RealUse = false;
8311           for (SDNode *UseUse : Use->uses()) {
8312             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
8313               RealUse = true;
8314           }
8315
8316           if (!RealUse) {
8317             TryNext = true;
8318             break;
8319           }
8320         }
8321       }
8322
8323       if (TryNext)
8324         continue;
8325
8326       // Check for #2
8327       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
8328         SDValue Result = isLoad
8329           ? DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
8330                                BasePtr, Offset, AM)
8331           : DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
8332                                 BasePtr, Offset, AM);
8333         ++PostIndexedNodes;
8334         ++NodesCombined;
8335         DEBUG(dbgs() << "\nReplacing.5 ";
8336               N->dump(&DAG);
8337               dbgs() << "\nWith: ";
8338               Result.getNode()->dump(&DAG);
8339               dbgs() << '\n');
8340         WorklistRemover DeadNodes(*this);
8341         if (isLoad) {
8342           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
8343           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
8344         } else {
8345           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
8346         }
8347
8348         // Finally, since the node is now dead, remove it from the graph.
8349         deleteAndRecombine(N);
8350
8351         // Replace the uses of Use with uses of the updated base value.
8352         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
8353                                       Result.getValue(isLoad ? 1 : 0));
8354         deleteAndRecombine(Op);
8355         return true;
8356       }
8357     }
8358   }
8359
8360   return false;
8361 }
8362
8363 /// \brief Return the base-pointer arithmetic from an indexed \p LD.
8364 SDValue DAGCombiner::SplitIndexingFromLoad(LoadSDNode *LD) {
8365   ISD::MemIndexedMode AM = LD->getAddressingMode();
8366   assert(AM != ISD::UNINDEXED);
8367   SDValue BP = LD->getOperand(1);
8368   SDValue Inc = LD->getOperand(2);
8369
8370   // Some backends use TargetConstants for load offsets, but don't expect
8371   // TargetConstants in general ADD nodes. We can convert these constants into
8372   // regular Constants (if the constant is not opaque).
8373   assert((Inc.getOpcode() != ISD::TargetConstant ||
8374           !cast<ConstantSDNode>(Inc)->isOpaque()) &&
8375          "Cannot split out indexing using opaque target constants");
8376   if (Inc.getOpcode() == ISD::TargetConstant) {
8377     ConstantSDNode *ConstInc = cast<ConstantSDNode>(Inc);
8378     Inc = DAG.getConstant(*ConstInc->getConstantIntValue(),
8379                           ConstInc->getValueType(0));
8380   }
8381
8382   unsigned Opc =
8383       (AM == ISD::PRE_INC || AM == ISD::POST_INC ? ISD::ADD : ISD::SUB);
8384   return DAG.getNode(Opc, SDLoc(LD), BP.getSimpleValueType(), BP, Inc);
8385 }
8386
8387 SDValue DAGCombiner::visitLOAD(SDNode *N) {
8388   LoadSDNode *LD  = cast<LoadSDNode>(N);
8389   SDValue Chain = LD->getChain();
8390   SDValue Ptr   = LD->getBasePtr();
8391
8392   // If load is not volatile and there are no uses of the loaded value (and
8393   // the updated indexed value in case of indexed loads), change uses of the
8394   // chain value into uses of the chain input (i.e. delete the dead load).
8395   if (!LD->isVolatile()) {
8396     if (N->getValueType(1) == MVT::Other) {
8397       // Unindexed loads.
8398       if (!N->hasAnyUseOfValue(0)) {
8399         // It's not safe to use the two value CombineTo variant here. e.g.
8400         // v1, chain2 = load chain1, loc
8401         // v2, chain3 = load chain2, loc
8402         // v3         = add v2, c
8403         // Now we replace use of chain2 with chain1.  This makes the second load
8404         // isomorphic to the one we are deleting, and thus makes this load live.
8405         DEBUG(dbgs() << "\nReplacing.6 ";
8406               N->dump(&DAG);
8407               dbgs() << "\nWith chain: ";
8408               Chain.getNode()->dump(&DAG);
8409               dbgs() << "\n");
8410         WorklistRemover DeadNodes(*this);
8411         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
8412
8413         if (N->use_empty())
8414           deleteAndRecombine(N);
8415
8416         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
8417       }
8418     } else {
8419       // Indexed loads.
8420       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
8421
8422       // If this load has an opaque TargetConstant offset, then we cannot split
8423       // the indexing into an add/sub directly (that TargetConstant may not be
8424       // valid for a different type of node, and we cannot convert an opaque
8425       // target constant into a regular constant).
8426       bool HasOTCInc = LD->getOperand(2).getOpcode() == ISD::TargetConstant &&
8427                        cast<ConstantSDNode>(LD->getOperand(2))->isOpaque();
8428
8429       if (!N->hasAnyUseOfValue(0) &&
8430           ((MaySplitLoadIndex && !HasOTCInc) || !N->hasAnyUseOfValue(1))) {
8431         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
8432         SDValue Index;
8433         if (N->hasAnyUseOfValue(1) && MaySplitLoadIndex && !HasOTCInc) {
8434           Index = SplitIndexingFromLoad(LD);
8435           // Try to fold the base pointer arithmetic into subsequent loads and
8436           // stores.
8437           AddUsersToWorklist(N);
8438         } else
8439           Index = DAG.getUNDEF(N->getValueType(1));
8440         DEBUG(dbgs() << "\nReplacing.7 ";
8441               N->dump(&DAG);
8442               dbgs() << "\nWith: ";
8443               Undef.getNode()->dump(&DAG);
8444               dbgs() << " and 2 other values\n");
8445         WorklistRemover DeadNodes(*this);
8446         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef);
8447         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Index);
8448         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain);
8449         deleteAndRecombine(N);
8450         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
8451       }
8452     }
8453   }
8454
8455   // If this load is directly stored, replace the load value with the stored
8456   // value.
8457   // TODO: Handle store large -> read small portion.
8458   // TODO: Handle TRUNCSTORE/LOADEXT
8459   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
8460     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
8461       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
8462       if (PrevST->getBasePtr() == Ptr &&
8463           PrevST->getValue().getValueType() == N->getValueType(0))
8464       return CombineTo(N, Chain.getOperand(1), Chain);
8465     }
8466   }
8467
8468   // Try to infer better alignment information than the load already has.
8469   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
8470     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
8471       if (Align > LD->getMemOperand()->getBaseAlignment()) {
8472         SDValue NewLoad =
8473                DAG.getExtLoad(LD->getExtensionType(), SDLoc(N),
8474                               LD->getValueType(0),
8475                               Chain, Ptr, LD->getPointerInfo(),
8476                               LD->getMemoryVT(),
8477                               LD->isVolatile(), LD->isNonTemporal(),
8478                               LD->isInvariant(), Align, LD->getAAInfo());
8479         return CombineTo(N, NewLoad, SDValue(NewLoad.getNode(), 1), true);
8480       }
8481     }
8482   }
8483
8484   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA
8485                                                   : DAG.getSubtarget().useAA();
8486 #ifndef NDEBUG
8487   if (CombinerAAOnlyFunc.getNumOccurrences() &&
8488       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
8489     UseAA = false;
8490 #endif
8491   if (UseAA && LD->isUnindexed()) {
8492     // Walk up chain skipping non-aliasing memory nodes.
8493     SDValue BetterChain = FindBetterChain(N, Chain);
8494
8495     // If there is a better chain.
8496     if (Chain != BetterChain) {
8497       SDValue ReplLoad;
8498
8499       // Replace the chain to void dependency.
8500       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
8501         ReplLoad = DAG.getLoad(N->getValueType(0), SDLoc(LD),
8502                                BetterChain, Ptr, LD->getMemOperand());
8503       } else {
8504         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD),
8505                                   LD->getValueType(0),
8506                                   BetterChain, Ptr, LD->getMemoryVT(),
8507                                   LD->getMemOperand());
8508       }
8509
8510       // Create token factor to keep old chain connected.
8511       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
8512                                   MVT::Other, Chain, ReplLoad.getValue(1));
8513
8514       // Make sure the new and old chains are cleaned up.
8515       AddToWorklist(Token.getNode());
8516
8517       // Replace uses with load result and token factor. Don't add users
8518       // to work list.
8519       return CombineTo(N, ReplLoad.getValue(0), Token, false);
8520     }
8521   }
8522
8523   // Try transforming N to an indexed load.
8524   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
8525     return SDValue(N, 0);
8526
8527   // Try to slice up N to more direct loads if the slices are mapped to
8528   // different register banks or pairing can take place.
8529   if (SliceUpLoad(N))
8530     return SDValue(N, 0);
8531
8532   return SDValue();
8533 }
8534
8535 namespace {
8536 /// \brief Helper structure used to slice a load in smaller loads.
8537 /// Basically a slice is obtained from the following sequence:
8538 /// Origin = load Ty1, Base
8539 /// Shift = srl Ty1 Origin, CstTy Amount
8540 /// Inst = trunc Shift to Ty2
8541 ///
8542 /// Then, it will be rewriten into:
8543 /// Slice = load SliceTy, Base + SliceOffset
8544 /// [Inst = zext Slice to Ty2], only if SliceTy <> Ty2
8545 ///
8546 /// SliceTy is deduced from the number of bits that are actually used to
8547 /// build Inst.
8548 struct LoadedSlice {
8549   /// \brief Helper structure used to compute the cost of a slice.
8550   struct Cost {
8551     /// Are we optimizing for code size.
8552     bool ForCodeSize;
8553     /// Various cost.
8554     unsigned Loads;
8555     unsigned Truncates;
8556     unsigned CrossRegisterBanksCopies;
8557     unsigned ZExts;
8558     unsigned Shift;
8559
8560     Cost(bool ForCodeSize = false)
8561         : ForCodeSize(ForCodeSize), Loads(0), Truncates(0),
8562           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {}
8563
8564     /// \brief Get the cost of one isolated slice.
8565     Cost(const LoadedSlice &LS, bool ForCodeSize = false)
8566         : ForCodeSize(ForCodeSize), Loads(1), Truncates(0),
8567           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {
8568       EVT TruncType = LS.Inst->getValueType(0);
8569       EVT LoadedType = LS.getLoadedType();
8570       if (TruncType != LoadedType &&
8571           !LS.DAG->getTargetLoweringInfo().isZExtFree(LoadedType, TruncType))
8572         ZExts = 1;
8573     }
8574
8575     /// \brief Account for slicing gain in the current cost.
8576     /// Slicing provide a few gains like removing a shift or a
8577     /// truncate. This method allows to grow the cost of the original
8578     /// load with the gain from this slice.
8579     void addSliceGain(const LoadedSlice &LS) {
8580       // Each slice saves a truncate.
8581       const TargetLowering &TLI = LS.DAG->getTargetLoweringInfo();
8582       if (!TLI.isTruncateFree(LS.Inst->getValueType(0),
8583                               LS.Inst->getOperand(0).getValueType()))
8584         ++Truncates;
8585       // If there is a shift amount, this slice gets rid of it.
8586       if (LS.Shift)
8587         ++Shift;
8588       // If this slice can merge a cross register bank copy, account for it.
8589       if (LS.canMergeExpensiveCrossRegisterBankCopy())
8590         ++CrossRegisterBanksCopies;
8591     }
8592
8593     Cost &operator+=(const Cost &RHS) {
8594       Loads += RHS.Loads;
8595       Truncates += RHS.Truncates;
8596       CrossRegisterBanksCopies += RHS.CrossRegisterBanksCopies;
8597       ZExts += RHS.ZExts;
8598       Shift += RHS.Shift;
8599       return *this;
8600     }
8601
8602     bool operator==(const Cost &RHS) const {
8603       return Loads == RHS.Loads && Truncates == RHS.Truncates &&
8604              CrossRegisterBanksCopies == RHS.CrossRegisterBanksCopies &&
8605              ZExts == RHS.ZExts && Shift == RHS.Shift;
8606     }
8607
8608     bool operator!=(const Cost &RHS) const { return !(*this == RHS); }
8609
8610     bool operator<(const Cost &RHS) const {
8611       // Assume cross register banks copies are as expensive as loads.
8612       // FIXME: Do we want some more target hooks?
8613       unsigned ExpensiveOpsLHS = Loads + CrossRegisterBanksCopies;
8614       unsigned ExpensiveOpsRHS = RHS.Loads + RHS.CrossRegisterBanksCopies;
8615       // Unless we are optimizing for code size, consider the
8616       // expensive operation first.
8617       if (!ForCodeSize && ExpensiveOpsLHS != ExpensiveOpsRHS)
8618         return ExpensiveOpsLHS < ExpensiveOpsRHS;
8619       return (Truncates + ZExts + Shift + ExpensiveOpsLHS) <
8620              (RHS.Truncates + RHS.ZExts + RHS.Shift + ExpensiveOpsRHS);
8621     }
8622
8623     bool operator>(const Cost &RHS) const { return RHS < *this; }
8624
8625     bool operator<=(const Cost &RHS) const { return !(RHS < *this); }
8626
8627     bool operator>=(const Cost &RHS) const { return !(*this < RHS); }
8628   };
8629   // The last instruction that represent the slice. This should be a
8630   // truncate instruction.
8631   SDNode *Inst;
8632   // The original load instruction.
8633   LoadSDNode *Origin;
8634   // The right shift amount in bits from the original load.
8635   unsigned Shift;
8636   // The DAG from which Origin came from.
8637   // This is used to get some contextual information about legal types, etc.
8638   SelectionDAG *DAG;
8639
8640   LoadedSlice(SDNode *Inst = nullptr, LoadSDNode *Origin = nullptr,
8641               unsigned Shift = 0, SelectionDAG *DAG = nullptr)
8642       : Inst(Inst), Origin(Origin), Shift(Shift), DAG(DAG) {}
8643
8644   LoadedSlice(const LoadedSlice &LS)
8645       : Inst(LS.Inst), Origin(LS.Origin), Shift(LS.Shift), DAG(LS.DAG) {}
8646
8647   /// \brief Get the bits used in a chunk of bits \p BitWidth large.
8648   /// \return Result is \p BitWidth and has used bits set to 1 and
8649   ///         not used bits set to 0.
8650   APInt getUsedBits() const {
8651     // Reproduce the trunc(lshr) sequence:
8652     // - Start from the truncated value.
8653     // - Zero extend to the desired bit width.
8654     // - Shift left.
8655     assert(Origin && "No original load to compare against.");
8656     unsigned BitWidth = Origin->getValueSizeInBits(0);
8657     assert(Inst && "This slice is not bound to an instruction");
8658     assert(Inst->getValueSizeInBits(0) <= BitWidth &&
8659            "Extracted slice is bigger than the whole type!");
8660     APInt UsedBits(Inst->getValueSizeInBits(0), 0);
8661     UsedBits.setAllBits();
8662     UsedBits = UsedBits.zext(BitWidth);
8663     UsedBits <<= Shift;
8664     return UsedBits;
8665   }
8666
8667   /// \brief Get the size of the slice to be loaded in bytes.
8668   unsigned getLoadedSize() const {
8669     unsigned SliceSize = getUsedBits().countPopulation();
8670     assert(!(SliceSize & 0x7) && "Size is not a multiple of a byte.");
8671     return SliceSize / 8;
8672   }
8673
8674   /// \brief Get the type that will be loaded for this slice.
8675   /// Note: This may not be the final type for the slice.
8676   EVT getLoadedType() const {
8677     assert(DAG && "Missing context");
8678     LLVMContext &Ctxt = *DAG->getContext();
8679     return EVT::getIntegerVT(Ctxt, getLoadedSize() * 8);
8680   }
8681
8682   /// \brief Get the alignment of the load used for this slice.
8683   unsigned getAlignment() const {
8684     unsigned Alignment = Origin->getAlignment();
8685     unsigned Offset = getOffsetFromBase();
8686     if (Offset != 0)
8687       Alignment = MinAlign(Alignment, Alignment + Offset);
8688     return Alignment;
8689   }
8690
8691   /// \brief Check if this slice can be rewritten with legal operations.
8692   bool isLegal() const {
8693     // An invalid slice is not legal.
8694     if (!Origin || !Inst || !DAG)
8695       return false;
8696
8697     // Offsets are for indexed load only, we do not handle that.
8698     if (Origin->getOffset().getOpcode() != ISD::UNDEF)
8699       return false;
8700
8701     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
8702
8703     // Check that the type is legal.
8704     EVT SliceType = getLoadedType();
8705     if (!TLI.isTypeLegal(SliceType))
8706       return false;
8707
8708     // Check that the load is legal for this type.
8709     if (!TLI.isOperationLegal(ISD::LOAD, SliceType))
8710       return false;
8711
8712     // Check that the offset can be computed.
8713     // 1. Check its type.
8714     EVT PtrType = Origin->getBasePtr().getValueType();
8715     if (PtrType == MVT::Untyped || PtrType.isExtended())
8716       return false;
8717
8718     // 2. Check that it fits in the immediate.
8719     if (!TLI.isLegalAddImmediate(getOffsetFromBase()))
8720       return false;
8721
8722     // 3. Check that the computation is legal.
8723     if (!TLI.isOperationLegal(ISD::ADD, PtrType))
8724       return false;
8725
8726     // Check that the zext is legal if it needs one.
8727     EVT TruncateType = Inst->getValueType(0);
8728     if (TruncateType != SliceType &&
8729         !TLI.isOperationLegal(ISD::ZERO_EXTEND, TruncateType))
8730       return false;
8731
8732     return true;
8733   }
8734
8735   /// \brief Get the offset in bytes of this slice in the original chunk of
8736   /// bits.
8737   /// \pre DAG != nullptr.
8738   uint64_t getOffsetFromBase() const {
8739     assert(DAG && "Missing context.");
8740     bool IsBigEndian =
8741         DAG->getTargetLoweringInfo().getDataLayout()->isBigEndian();
8742     assert(!(Shift & 0x7) && "Shifts not aligned on Bytes are not supported.");
8743     uint64_t Offset = Shift / 8;
8744     unsigned TySizeInBytes = Origin->getValueSizeInBits(0) / 8;
8745     assert(!(Origin->getValueSizeInBits(0) & 0x7) &&
8746            "The size of the original loaded type is not a multiple of a"
8747            " byte.");
8748     // If Offset is bigger than TySizeInBytes, it means we are loading all
8749     // zeros. This should have been optimized before in the process.
8750     assert(TySizeInBytes > Offset &&
8751            "Invalid shift amount for given loaded size");
8752     if (IsBigEndian)
8753       Offset = TySizeInBytes - Offset - getLoadedSize();
8754     return Offset;
8755   }
8756
8757   /// \brief Generate the sequence of instructions to load the slice
8758   /// represented by this object and redirect the uses of this slice to
8759   /// this new sequence of instructions.
8760   /// \pre this->Inst && this->Origin are valid Instructions and this
8761   /// object passed the legal check: LoadedSlice::isLegal returned true.
8762   /// \return The last instruction of the sequence used to load the slice.
8763   SDValue loadSlice() const {
8764     assert(Inst && Origin && "Unable to replace a non-existing slice.");
8765     const SDValue &OldBaseAddr = Origin->getBasePtr();
8766     SDValue BaseAddr = OldBaseAddr;
8767     // Get the offset in that chunk of bytes w.r.t. the endianess.
8768     int64_t Offset = static_cast<int64_t>(getOffsetFromBase());
8769     assert(Offset >= 0 && "Offset too big to fit in int64_t!");
8770     if (Offset) {
8771       // BaseAddr = BaseAddr + Offset.
8772       EVT ArithType = BaseAddr.getValueType();
8773       BaseAddr = DAG->getNode(ISD::ADD, SDLoc(Origin), ArithType, BaseAddr,
8774                               DAG->getConstant(Offset, ArithType));
8775     }
8776
8777     // Create the type of the loaded slice according to its size.
8778     EVT SliceType = getLoadedType();
8779
8780     // Create the load for the slice.
8781     SDValue LastInst = DAG->getLoad(
8782         SliceType, SDLoc(Origin), Origin->getChain(), BaseAddr,
8783         Origin->getPointerInfo().getWithOffset(Offset), Origin->isVolatile(),
8784         Origin->isNonTemporal(), Origin->isInvariant(), getAlignment());
8785     // If the final type is not the same as the loaded type, this means that
8786     // we have to pad with zero. Create a zero extend for that.
8787     EVT FinalType = Inst->getValueType(0);
8788     if (SliceType != FinalType)
8789       LastInst =
8790           DAG->getNode(ISD::ZERO_EXTEND, SDLoc(LastInst), FinalType, LastInst);
8791     return LastInst;
8792   }
8793
8794   /// \brief Check if this slice can be merged with an expensive cross register
8795   /// bank copy. E.g.,
8796   /// i = load i32
8797   /// f = bitcast i32 i to float
8798   bool canMergeExpensiveCrossRegisterBankCopy() const {
8799     if (!Inst || !Inst->hasOneUse())
8800       return false;
8801     SDNode *Use = *Inst->use_begin();
8802     if (Use->getOpcode() != ISD::BITCAST)
8803       return false;
8804     assert(DAG && "Missing context");
8805     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
8806     EVT ResVT = Use->getValueType(0);
8807     const TargetRegisterClass *ResRC = TLI.getRegClassFor(ResVT.getSimpleVT());
8808     const TargetRegisterClass *ArgRC =
8809         TLI.getRegClassFor(Use->getOperand(0).getValueType().getSimpleVT());
8810     if (ArgRC == ResRC || !TLI.isOperationLegal(ISD::LOAD, ResVT))
8811       return false;
8812
8813     // At this point, we know that we perform a cross-register-bank copy.
8814     // Check if it is expensive.
8815     const TargetRegisterInfo *TRI = DAG->getSubtarget().getRegisterInfo();
8816     // Assume bitcasts are cheap, unless both register classes do not
8817     // explicitly share a common sub class.
8818     if (!TRI || TRI->getCommonSubClass(ArgRC, ResRC))
8819       return false;
8820
8821     // Check if it will be merged with the load.
8822     // 1. Check the alignment constraint.
8823     unsigned RequiredAlignment = TLI.getDataLayout()->getABITypeAlignment(
8824         ResVT.getTypeForEVT(*DAG->getContext()));
8825
8826     if (RequiredAlignment > getAlignment())
8827       return false;
8828
8829     // 2. Check that the load is a legal operation for that type.
8830     if (!TLI.isOperationLegal(ISD::LOAD, ResVT))
8831       return false;
8832
8833     // 3. Check that we do not have a zext in the way.
8834     if (Inst->getValueType(0) != getLoadedType())
8835       return false;
8836
8837     return true;
8838   }
8839 };
8840 }
8841
8842 /// \brief Check that all bits set in \p UsedBits form a dense region, i.e.,
8843 /// \p UsedBits looks like 0..0 1..1 0..0.
8844 static bool areUsedBitsDense(const APInt &UsedBits) {
8845   // If all the bits are one, this is dense!
8846   if (UsedBits.isAllOnesValue())
8847     return true;
8848
8849   // Get rid of the unused bits on the right.
8850   APInt NarrowedUsedBits = UsedBits.lshr(UsedBits.countTrailingZeros());
8851   // Get rid of the unused bits on the left.
8852   if (NarrowedUsedBits.countLeadingZeros())
8853     NarrowedUsedBits = NarrowedUsedBits.trunc(NarrowedUsedBits.getActiveBits());
8854   // Check that the chunk of bits is completely used.
8855   return NarrowedUsedBits.isAllOnesValue();
8856 }
8857
8858 /// \brief Check whether or not \p First and \p Second are next to each other
8859 /// in memory. This means that there is no hole between the bits loaded
8860 /// by \p First and the bits loaded by \p Second.
8861 static bool areSlicesNextToEachOther(const LoadedSlice &First,
8862                                      const LoadedSlice &Second) {
8863   assert(First.Origin == Second.Origin && First.Origin &&
8864          "Unable to match different memory origins.");
8865   APInt UsedBits = First.getUsedBits();
8866   assert((UsedBits & Second.getUsedBits()) == 0 &&
8867          "Slices are not supposed to overlap.");
8868   UsedBits |= Second.getUsedBits();
8869   return areUsedBitsDense(UsedBits);
8870 }
8871
8872 /// \brief Adjust the \p GlobalLSCost according to the target
8873 /// paring capabilities and the layout of the slices.
8874 /// \pre \p GlobalLSCost should account for at least as many loads as
8875 /// there is in the slices in \p LoadedSlices.
8876 static void adjustCostForPairing(SmallVectorImpl<LoadedSlice> &LoadedSlices,
8877                                  LoadedSlice::Cost &GlobalLSCost) {
8878   unsigned NumberOfSlices = LoadedSlices.size();
8879   // If there is less than 2 elements, no pairing is possible.
8880   if (NumberOfSlices < 2)
8881     return;
8882
8883   // Sort the slices so that elements that are likely to be next to each
8884   // other in memory are next to each other in the list.
8885   std::sort(LoadedSlices.begin(), LoadedSlices.end(),
8886             [](const LoadedSlice &LHS, const LoadedSlice &RHS) {
8887     assert(LHS.Origin == RHS.Origin && "Different bases not implemented.");
8888     return LHS.getOffsetFromBase() < RHS.getOffsetFromBase();
8889   });
8890   const TargetLowering &TLI = LoadedSlices[0].DAG->getTargetLoweringInfo();
8891   // First (resp. Second) is the first (resp. Second) potentially candidate
8892   // to be placed in a paired load.
8893   const LoadedSlice *First = nullptr;
8894   const LoadedSlice *Second = nullptr;
8895   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice,
8896                 // Set the beginning of the pair.
8897                                                            First = Second) {
8898
8899     Second = &LoadedSlices[CurrSlice];
8900
8901     // If First is NULL, it means we start a new pair.
8902     // Get to the next slice.
8903     if (!First)
8904       continue;
8905
8906     EVT LoadedType = First->getLoadedType();
8907
8908     // If the types of the slices are different, we cannot pair them.
8909     if (LoadedType != Second->getLoadedType())
8910       continue;
8911
8912     // Check if the target supplies paired loads for this type.
8913     unsigned RequiredAlignment = 0;
8914     if (!TLI.hasPairedLoad(LoadedType, RequiredAlignment)) {
8915       // move to the next pair, this type is hopeless.
8916       Second = nullptr;
8917       continue;
8918     }
8919     // Check if we meet the alignment requirement.
8920     if (RequiredAlignment > First->getAlignment())
8921       continue;
8922
8923     // Check that both loads are next to each other in memory.
8924     if (!areSlicesNextToEachOther(*First, *Second))
8925       continue;
8926
8927     assert(GlobalLSCost.Loads > 0 && "We save more loads than we created!");
8928     --GlobalLSCost.Loads;
8929     // Move to the next pair.
8930     Second = nullptr;
8931   }
8932 }
8933
8934 /// \brief Check the profitability of all involved LoadedSlice.
8935 /// Currently, it is considered profitable if there is exactly two
8936 /// involved slices (1) which are (2) next to each other in memory, and
8937 /// whose cost (\see LoadedSlice::Cost) is smaller than the original load (3).
8938 ///
8939 /// Note: The order of the elements in \p LoadedSlices may be modified, but not
8940 /// the elements themselves.
8941 ///
8942 /// FIXME: When the cost model will be mature enough, we can relax
8943 /// constraints (1) and (2).
8944 static bool isSlicingProfitable(SmallVectorImpl<LoadedSlice> &LoadedSlices,
8945                                 const APInt &UsedBits, bool ForCodeSize) {
8946   unsigned NumberOfSlices = LoadedSlices.size();
8947   if (StressLoadSlicing)
8948     return NumberOfSlices > 1;
8949
8950   // Check (1).
8951   if (NumberOfSlices != 2)
8952     return false;
8953
8954   // Check (2).
8955   if (!areUsedBitsDense(UsedBits))
8956     return false;
8957
8958   // Check (3).
8959   LoadedSlice::Cost OrigCost(ForCodeSize), GlobalSlicingCost(ForCodeSize);
8960   // The original code has one big load.
8961   OrigCost.Loads = 1;
8962   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice) {
8963     const LoadedSlice &LS = LoadedSlices[CurrSlice];
8964     // Accumulate the cost of all the slices.
8965     LoadedSlice::Cost SliceCost(LS, ForCodeSize);
8966     GlobalSlicingCost += SliceCost;
8967
8968     // Account as cost in the original configuration the gain obtained
8969     // with the current slices.
8970     OrigCost.addSliceGain(LS);
8971   }
8972
8973   // If the target supports paired load, adjust the cost accordingly.
8974   adjustCostForPairing(LoadedSlices, GlobalSlicingCost);
8975   return OrigCost > GlobalSlicingCost;
8976 }
8977
8978 /// \brief If the given load, \p LI, is used only by trunc or trunc(lshr)
8979 /// operations, split it in the various pieces being extracted.
8980 ///
8981 /// This sort of thing is introduced by SROA.
8982 /// This slicing takes care not to insert overlapping loads.
8983 /// \pre LI is a simple load (i.e., not an atomic or volatile load).
8984 bool DAGCombiner::SliceUpLoad(SDNode *N) {
8985   if (Level < AfterLegalizeDAG)
8986     return false;
8987
8988   LoadSDNode *LD = cast<LoadSDNode>(N);
8989   if (LD->isVolatile() || !ISD::isNormalLoad(LD) ||
8990       !LD->getValueType(0).isInteger())
8991     return false;
8992
8993   // Keep track of already used bits to detect overlapping values.
8994   // In that case, we will just abort the transformation.
8995   APInt UsedBits(LD->getValueSizeInBits(0), 0);
8996
8997   SmallVector<LoadedSlice, 4> LoadedSlices;
8998
8999   // Check if this load is used as several smaller chunks of bits.
9000   // Basically, look for uses in trunc or trunc(lshr) and record a new chain
9001   // of computation for each trunc.
9002   for (SDNode::use_iterator UI = LD->use_begin(), UIEnd = LD->use_end();
9003        UI != UIEnd; ++UI) {
9004     // Skip the uses of the chain.
9005     if (UI.getUse().getResNo() != 0)
9006       continue;
9007
9008     SDNode *User = *UI;
9009     unsigned Shift = 0;
9010
9011     // Check if this is a trunc(lshr).
9012     if (User->getOpcode() == ISD::SRL && User->hasOneUse() &&
9013         isa<ConstantSDNode>(User->getOperand(1))) {
9014       Shift = cast<ConstantSDNode>(User->getOperand(1))->getZExtValue();
9015       User = *User->use_begin();
9016     }
9017
9018     // At this point, User is a Truncate, iff we encountered, trunc or
9019     // trunc(lshr).
9020     if (User->getOpcode() != ISD::TRUNCATE)
9021       return false;
9022
9023     // The width of the type must be a power of 2 and greater than 8-bits.
9024     // Otherwise the load cannot be represented in LLVM IR.
9025     // Moreover, if we shifted with a non-8-bits multiple, the slice
9026     // will be across several bytes. We do not support that.
9027     unsigned Width = User->getValueSizeInBits(0);
9028     if (Width < 8 || !isPowerOf2_32(Width) || (Shift & 0x7))
9029       return 0;
9030
9031     // Build the slice for this chain of computations.
9032     LoadedSlice LS(User, LD, Shift, &DAG);
9033     APInt CurrentUsedBits = LS.getUsedBits();
9034
9035     // Check if this slice overlaps with another.
9036     if ((CurrentUsedBits & UsedBits) != 0)
9037       return false;
9038     // Update the bits used globally.
9039     UsedBits |= CurrentUsedBits;
9040
9041     // Check if the new slice would be legal.
9042     if (!LS.isLegal())
9043       return false;
9044
9045     // Record the slice.
9046     LoadedSlices.push_back(LS);
9047   }
9048
9049   // Abort slicing if it does not seem to be profitable.
9050   if (!isSlicingProfitable(LoadedSlices, UsedBits, ForCodeSize))
9051     return false;
9052
9053   ++SlicedLoads;
9054
9055   // Rewrite each chain to use an independent load.
9056   // By construction, each chain can be represented by a unique load.
9057
9058   // Prepare the argument for the new token factor for all the slices.
9059   SmallVector<SDValue, 8> ArgChains;
9060   for (SmallVectorImpl<LoadedSlice>::const_iterator
9061            LSIt = LoadedSlices.begin(),
9062            LSItEnd = LoadedSlices.end();
9063        LSIt != LSItEnd; ++LSIt) {
9064     SDValue SliceInst = LSIt->loadSlice();
9065     CombineTo(LSIt->Inst, SliceInst, true);
9066     if (SliceInst.getNode()->getOpcode() != ISD::LOAD)
9067       SliceInst = SliceInst.getOperand(0);
9068     assert(SliceInst->getOpcode() == ISD::LOAD &&
9069            "It takes more than a zext to get to the loaded slice!!");
9070     ArgChains.push_back(SliceInst.getValue(1));
9071   }
9072
9073   SDValue Chain = DAG.getNode(ISD::TokenFactor, SDLoc(LD), MVT::Other,
9074                               ArgChains);
9075   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
9076   return true;
9077 }
9078
9079 /// Check to see if V is (and load (ptr), imm), where the load is having
9080 /// specific bytes cleared out.  If so, return the byte size being masked out
9081 /// and the shift amount.
9082 static std::pair<unsigned, unsigned>
9083 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
9084   std::pair<unsigned, unsigned> Result(0, 0);
9085
9086   // Check for the structure we're looking for.
9087   if (V->getOpcode() != ISD::AND ||
9088       !isa<ConstantSDNode>(V->getOperand(1)) ||
9089       !ISD::isNormalLoad(V->getOperand(0).getNode()))
9090     return Result;
9091
9092   // Check the chain and pointer.
9093   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
9094   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
9095
9096   // The store should be chained directly to the load or be an operand of a
9097   // tokenfactor.
9098   if (LD == Chain.getNode())
9099     ; // ok.
9100   else if (Chain->getOpcode() != ISD::TokenFactor)
9101     return Result; // Fail.
9102   else {
9103     bool isOk = false;
9104     for (unsigned i = 0, e = Chain->getNumOperands(); i != e; ++i)
9105       if (Chain->getOperand(i).getNode() == LD) {
9106         isOk = true;
9107         break;
9108       }
9109     if (!isOk) return Result;
9110   }
9111
9112   // This only handles simple types.
9113   if (V.getValueType() != MVT::i16 &&
9114       V.getValueType() != MVT::i32 &&
9115       V.getValueType() != MVT::i64)
9116     return Result;
9117
9118   // Check the constant mask.  Invert it so that the bits being masked out are
9119   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
9120   // follow the sign bit for uniformity.
9121   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
9122   unsigned NotMaskLZ = countLeadingZeros(NotMask);
9123   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
9124   unsigned NotMaskTZ = countTrailingZeros(NotMask);
9125   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
9126   if (NotMaskLZ == 64) return Result;  // All zero mask.
9127
9128   // See if we have a continuous run of bits.  If so, we have 0*1+0*
9129   if (CountTrailingOnes_64(NotMask >> NotMaskTZ)+NotMaskTZ+NotMaskLZ != 64)
9130     return Result;
9131
9132   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
9133   if (V.getValueType() != MVT::i64 && NotMaskLZ)
9134     NotMaskLZ -= 64-V.getValueSizeInBits();
9135
9136   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
9137   switch (MaskedBytes) {
9138   case 1:
9139   case 2:
9140   case 4: break;
9141   default: return Result; // All one mask, or 5-byte mask.
9142   }
9143
9144   // Verify that the first bit starts at a multiple of mask so that the access
9145   // is aligned the same as the access width.
9146   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
9147
9148   Result.first = MaskedBytes;
9149   Result.second = NotMaskTZ/8;
9150   return Result;
9151 }
9152
9153
9154 /// Check to see if IVal is something that provides a value as specified by
9155 /// MaskInfo. If so, replace the specified store with a narrower store of
9156 /// truncated IVal.
9157 static SDNode *
9158 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
9159                                 SDValue IVal, StoreSDNode *St,
9160                                 DAGCombiner *DC) {
9161   unsigned NumBytes = MaskInfo.first;
9162   unsigned ByteShift = MaskInfo.second;
9163   SelectionDAG &DAG = DC->getDAG();
9164
9165   // Check to see if IVal is all zeros in the part being masked in by the 'or'
9166   // that uses this.  If not, this is not a replacement.
9167   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
9168                                   ByteShift*8, (ByteShift+NumBytes)*8);
9169   if (!DAG.MaskedValueIsZero(IVal, Mask)) return nullptr;
9170
9171   // Check that it is legal on the target to do this.  It is legal if the new
9172   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
9173   // legalization.
9174   MVT VT = MVT::getIntegerVT(NumBytes*8);
9175   if (!DC->isTypeLegal(VT))
9176     return nullptr;
9177
9178   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
9179   // shifted by ByteShift and truncated down to NumBytes.
9180   if (ByteShift)
9181     IVal = DAG.getNode(ISD::SRL, SDLoc(IVal), IVal.getValueType(), IVal,
9182                        DAG.getConstant(ByteShift*8,
9183                                     DC->getShiftAmountTy(IVal.getValueType())));
9184
9185   // Figure out the offset for the store and the alignment of the access.
9186   unsigned StOffset;
9187   unsigned NewAlign = St->getAlignment();
9188
9189   if (DAG.getTargetLoweringInfo().isLittleEndian())
9190     StOffset = ByteShift;
9191   else
9192     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
9193
9194   SDValue Ptr = St->getBasePtr();
9195   if (StOffset) {
9196     Ptr = DAG.getNode(ISD::ADD, SDLoc(IVal), Ptr.getValueType(),
9197                       Ptr, DAG.getConstant(StOffset, Ptr.getValueType()));
9198     NewAlign = MinAlign(NewAlign, StOffset);
9199   }
9200
9201   // Truncate down to the new size.
9202   IVal = DAG.getNode(ISD::TRUNCATE, SDLoc(IVal), VT, IVal);
9203
9204   ++OpsNarrowed;
9205   return DAG.getStore(St->getChain(), SDLoc(St), IVal, Ptr,
9206                       St->getPointerInfo().getWithOffset(StOffset),
9207                       false, false, NewAlign).getNode();
9208 }
9209
9210
9211 /// Look for sequence of load / op / store where op is one of 'or', 'xor', and
9212 /// 'and' of immediates. If 'op' is only touching some of the loaded bits, try
9213 /// narrowing the load and store if it would end up being a win for performance
9214 /// or code size.
9215 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
9216   StoreSDNode *ST  = cast<StoreSDNode>(N);
9217   if (ST->isVolatile())
9218     return SDValue();
9219
9220   SDValue Chain = ST->getChain();
9221   SDValue Value = ST->getValue();
9222   SDValue Ptr   = ST->getBasePtr();
9223   EVT VT = Value.getValueType();
9224
9225   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
9226     return SDValue();
9227
9228   unsigned Opc = Value.getOpcode();
9229
9230   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
9231   // is a byte mask indicating a consecutive number of bytes, check to see if
9232   // Y is known to provide just those bytes.  If so, we try to replace the
9233   // load + replace + store sequence with a single (narrower) store, which makes
9234   // the load dead.
9235   if (Opc == ISD::OR) {
9236     std::pair<unsigned, unsigned> MaskedLoad;
9237     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
9238     if (MaskedLoad.first)
9239       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
9240                                                   Value.getOperand(1), ST,this))
9241         return SDValue(NewST, 0);
9242
9243     // Or is commutative, so try swapping X and Y.
9244     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
9245     if (MaskedLoad.first)
9246       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
9247                                                   Value.getOperand(0), ST,this))
9248         return SDValue(NewST, 0);
9249   }
9250
9251   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
9252       Value.getOperand(1).getOpcode() != ISD::Constant)
9253     return SDValue();
9254
9255   SDValue N0 = Value.getOperand(0);
9256   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
9257       Chain == SDValue(N0.getNode(), 1)) {
9258     LoadSDNode *LD = cast<LoadSDNode>(N0);
9259     if (LD->getBasePtr() != Ptr ||
9260         LD->getPointerInfo().getAddrSpace() !=
9261         ST->getPointerInfo().getAddrSpace())
9262       return SDValue();
9263
9264     // Find the type to narrow it the load / op / store to.
9265     SDValue N1 = Value.getOperand(1);
9266     unsigned BitWidth = N1.getValueSizeInBits();
9267     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
9268     if (Opc == ISD::AND)
9269       Imm ^= APInt::getAllOnesValue(BitWidth);
9270     if (Imm == 0 || Imm.isAllOnesValue())
9271       return SDValue();
9272     unsigned ShAmt = Imm.countTrailingZeros();
9273     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
9274     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
9275     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
9276     while (NewBW < BitWidth &&
9277            !(TLI.isOperationLegalOrCustom(Opc, NewVT) &&
9278              TLI.isNarrowingProfitable(VT, NewVT))) {
9279       NewBW = NextPowerOf2(NewBW);
9280       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
9281     }
9282     if (NewBW >= BitWidth)
9283       return SDValue();
9284
9285     // If the lsb changed does not start at the type bitwidth boundary,
9286     // start at the previous one.
9287     if (ShAmt % NewBW)
9288       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
9289     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt,
9290                                    std::min(BitWidth, ShAmt + NewBW));
9291     if ((Imm & Mask) == Imm) {
9292       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
9293       if (Opc == ISD::AND)
9294         NewImm ^= APInt::getAllOnesValue(NewBW);
9295       uint64_t PtrOff = ShAmt / 8;
9296       // For big endian targets, we need to adjust the offset to the pointer to
9297       // load the correct bytes.
9298       if (TLI.isBigEndian())
9299         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
9300
9301       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
9302       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
9303       if (NewAlign < TLI.getDataLayout()->getABITypeAlignment(NewVTTy))
9304         return SDValue();
9305
9306       SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LD),
9307                                    Ptr.getValueType(), Ptr,
9308                                    DAG.getConstant(PtrOff, Ptr.getValueType()));
9309       SDValue NewLD = DAG.getLoad(NewVT, SDLoc(N0),
9310                                   LD->getChain(), NewPtr,
9311                                   LD->getPointerInfo().getWithOffset(PtrOff),
9312                                   LD->isVolatile(), LD->isNonTemporal(),
9313                                   LD->isInvariant(), NewAlign,
9314                                   LD->getAAInfo());
9315       SDValue NewVal = DAG.getNode(Opc, SDLoc(Value), NewVT, NewLD,
9316                                    DAG.getConstant(NewImm, NewVT));
9317       SDValue NewST = DAG.getStore(Chain, SDLoc(N),
9318                                    NewVal, NewPtr,
9319                                    ST->getPointerInfo().getWithOffset(PtrOff),
9320                                    false, false, NewAlign);
9321
9322       AddToWorklist(NewPtr.getNode());
9323       AddToWorklist(NewLD.getNode());
9324       AddToWorklist(NewVal.getNode());
9325       WorklistRemover DeadNodes(*this);
9326       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1));
9327       ++OpsNarrowed;
9328       return NewST;
9329     }
9330   }
9331
9332   return SDValue();
9333 }
9334
9335 /// For a given floating point load / store pair, if the load value isn't used
9336 /// by any other operations, then consider transforming the pair to integer
9337 /// load / store operations if the target deems the transformation profitable.
9338 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
9339   StoreSDNode *ST  = cast<StoreSDNode>(N);
9340   SDValue Chain = ST->getChain();
9341   SDValue Value = ST->getValue();
9342   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
9343       Value.hasOneUse() &&
9344       Chain == SDValue(Value.getNode(), 1)) {
9345     LoadSDNode *LD = cast<LoadSDNode>(Value);
9346     EVT VT = LD->getMemoryVT();
9347     if (!VT.isFloatingPoint() ||
9348         VT != ST->getMemoryVT() ||
9349         LD->isNonTemporal() ||
9350         ST->isNonTemporal() ||
9351         LD->getPointerInfo().getAddrSpace() != 0 ||
9352         ST->getPointerInfo().getAddrSpace() != 0)
9353       return SDValue();
9354
9355     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
9356     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
9357         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
9358         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
9359         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
9360       return SDValue();
9361
9362     unsigned LDAlign = LD->getAlignment();
9363     unsigned STAlign = ST->getAlignment();
9364     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
9365     unsigned ABIAlign = TLI.getDataLayout()->getABITypeAlignment(IntVTTy);
9366     if (LDAlign < ABIAlign || STAlign < ABIAlign)
9367       return SDValue();
9368
9369     SDValue NewLD = DAG.getLoad(IntVT, SDLoc(Value),
9370                                 LD->getChain(), LD->getBasePtr(),
9371                                 LD->getPointerInfo(),
9372                                 false, false, false, LDAlign);
9373
9374     SDValue NewST = DAG.getStore(NewLD.getValue(1), SDLoc(N),
9375                                  NewLD, ST->getBasePtr(),
9376                                  ST->getPointerInfo(),
9377                                  false, false, STAlign);
9378
9379     AddToWorklist(NewLD.getNode());
9380     AddToWorklist(NewST.getNode());
9381     WorklistRemover DeadNodes(*this);
9382     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1));
9383     ++LdStFP2Int;
9384     return NewST;
9385   }
9386
9387   return SDValue();
9388 }
9389
9390 /// Helper struct to parse and store a memory address as base + index + offset.
9391 /// We ignore sign extensions when it is safe to do so.
9392 /// The following two expressions are not equivalent. To differentiate we need
9393 /// to store whether there was a sign extension involved in the index
9394 /// computation.
9395 ///  (load (i64 add (i64 copyfromreg %c)
9396 ///                 (i64 signextend (add (i8 load %index)
9397 ///                                      (i8 1))))
9398 /// vs
9399 ///
9400 /// (load (i64 add (i64 copyfromreg %c)
9401 ///                (i64 signextend (i32 add (i32 signextend (i8 load %index))
9402 ///                                         (i32 1)))))
9403 struct BaseIndexOffset {
9404   SDValue Base;
9405   SDValue Index;
9406   int64_t Offset;
9407   bool IsIndexSignExt;
9408
9409   BaseIndexOffset() : Offset(0), IsIndexSignExt(false) {}
9410
9411   BaseIndexOffset(SDValue Base, SDValue Index, int64_t Offset,
9412                   bool IsIndexSignExt) :
9413     Base(Base), Index(Index), Offset(Offset), IsIndexSignExt(IsIndexSignExt) {}
9414
9415   bool equalBaseIndex(const BaseIndexOffset &Other) {
9416     return Other.Base == Base && Other.Index == Index &&
9417       Other.IsIndexSignExt == IsIndexSignExt;
9418   }
9419
9420   /// Parses tree in Ptr for base, index, offset addresses.
9421   static BaseIndexOffset match(SDValue Ptr) {
9422     bool IsIndexSignExt = false;
9423
9424     // We only can pattern match BASE + INDEX + OFFSET. If Ptr is not an ADD
9425     // instruction, then it could be just the BASE or everything else we don't
9426     // know how to handle. Just use Ptr as BASE and give up.
9427     if (Ptr->getOpcode() != ISD::ADD)
9428       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
9429
9430     // We know that we have at least an ADD instruction. Try to pattern match
9431     // the simple case of BASE + OFFSET.
9432     if (isa<ConstantSDNode>(Ptr->getOperand(1))) {
9433       int64_t Offset = cast<ConstantSDNode>(Ptr->getOperand(1))->getSExtValue();
9434       return  BaseIndexOffset(Ptr->getOperand(0), SDValue(), Offset,
9435                               IsIndexSignExt);
9436     }
9437
9438     // Inside a loop the current BASE pointer is calculated using an ADD and a
9439     // MUL instruction. In this case Ptr is the actual BASE pointer.
9440     // (i64 add (i64 %array_ptr)
9441     //          (i64 mul (i64 %induction_var)
9442     //                   (i64 %element_size)))
9443     if (Ptr->getOperand(1)->getOpcode() == ISD::MUL)
9444       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
9445
9446     // Look at Base + Index + Offset cases.
9447     SDValue Base = Ptr->getOperand(0);
9448     SDValue IndexOffset = Ptr->getOperand(1);
9449
9450     // Skip signextends.
9451     if (IndexOffset->getOpcode() == ISD::SIGN_EXTEND) {
9452       IndexOffset = IndexOffset->getOperand(0);
9453       IsIndexSignExt = true;
9454     }
9455
9456     // Either the case of Base + Index (no offset) or something else.
9457     if (IndexOffset->getOpcode() != ISD::ADD)
9458       return BaseIndexOffset(Base, IndexOffset, 0, IsIndexSignExt);
9459
9460     // Now we have the case of Base + Index + offset.
9461     SDValue Index = IndexOffset->getOperand(0);
9462     SDValue Offset = IndexOffset->getOperand(1);
9463
9464     if (!isa<ConstantSDNode>(Offset))
9465       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
9466
9467     // Ignore signextends.
9468     if (Index->getOpcode() == ISD::SIGN_EXTEND) {
9469       Index = Index->getOperand(0);
9470       IsIndexSignExt = true;
9471     } else IsIndexSignExt = false;
9472
9473     int64_t Off = cast<ConstantSDNode>(Offset)->getSExtValue();
9474     return BaseIndexOffset(Base, Index, Off, IsIndexSignExt);
9475   }
9476 };
9477
9478 /// Holds a pointer to an LSBaseSDNode as well as information on where it
9479 /// is located in a sequence of memory operations connected by a chain.
9480 struct MemOpLink {
9481   MemOpLink (LSBaseSDNode *N, int64_t Offset, unsigned Seq):
9482     MemNode(N), OffsetFromBase(Offset), SequenceNum(Seq) { }
9483   // Ptr to the mem node.
9484   LSBaseSDNode *MemNode;
9485   // Offset from the base ptr.
9486   int64_t OffsetFromBase;
9487   // What is the sequence number of this mem node.
9488   // Lowest mem operand in the DAG starts at zero.
9489   unsigned SequenceNum;
9490 };
9491
9492 bool DAGCombiner::MergeConsecutiveStores(StoreSDNode* St) {
9493   EVT MemVT = St->getMemoryVT();
9494   int64_t ElementSizeBytes = MemVT.getSizeInBits()/8;
9495   bool NoVectors = DAG.getMachineFunction().getFunction()->getAttributes().
9496     hasAttribute(AttributeSet::FunctionIndex, Attribute::NoImplicitFloat);
9497
9498   // Don't merge vectors into wider inputs.
9499   if (MemVT.isVector() || !MemVT.isSimple())
9500     return false;
9501
9502   // Perform an early exit check. Do not bother looking at stored values that
9503   // are not constants or loads.
9504   SDValue StoredVal = St->getValue();
9505   bool IsLoadSrc = isa<LoadSDNode>(StoredVal);
9506   if (!isa<ConstantSDNode>(StoredVal) && !isa<ConstantFPSDNode>(StoredVal) &&
9507       !IsLoadSrc)
9508     return false;
9509
9510   // Only look at ends of store sequences.
9511   SDValue Chain = SDValue(St, 0);
9512   if (Chain->hasOneUse() && Chain->use_begin()->getOpcode() == ISD::STORE)
9513     return false;
9514
9515   // This holds the base pointer, index, and the offset in bytes from the base
9516   // pointer.
9517   BaseIndexOffset BasePtr = BaseIndexOffset::match(St->getBasePtr());
9518
9519   // We must have a base and an offset.
9520   if (!BasePtr.Base.getNode())
9521     return false;
9522
9523   // Do not handle stores to undef base pointers.
9524   if (BasePtr.Base.getOpcode() == ISD::UNDEF)
9525     return false;
9526
9527   // Save the LoadSDNodes that we find in the chain.
9528   // We need to make sure that these nodes do not interfere with
9529   // any of the store nodes.
9530   SmallVector<LSBaseSDNode*, 8> AliasLoadNodes;
9531
9532   // Save the StoreSDNodes that we find in the chain.
9533   SmallVector<MemOpLink, 8> StoreNodes;
9534
9535   // Walk up the chain and look for nodes with offsets from the same
9536   // base pointer. Stop when reaching an instruction with a different kind
9537   // or instruction which has a different base pointer.
9538   unsigned Seq = 0;
9539   StoreSDNode *Index = St;
9540   while (Index) {
9541     // If the chain has more than one use, then we can't reorder the mem ops.
9542     if (Index != St && !SDValue(Index, 0)->hasOneUse())
9543       break;
9544
9545     // Find the base pointer and offset for this memory node.
9546     BaseIndexOffset Ptr = BaseIndexOffset::match(Index->getBasePtr());
9547
9548     // Check that the base pointer is the same as the original one.
9549     if (!Ptr.equalBaseIndex(BasePtr))
9550       break;
9551
9552     // Check that the alignment is the same.
9553     if (Index->getAlignment() != St->getAlignment())
9554       break;
9555
9556     // The memory operands must not be volatile.
9557     if (Index->isVolatile() || Index->isIndexed())
9558       break;
9559
9560     // No truncation.
9561     if (StoreSDNode *St = dyn_cast<StoreSDNode>(Index))
9562       if (St->isTruncatingStore())
9563         break;
9564
9565     // The stored memory type must be the same.
9566     if (Index->getMemoryVT() != MemVT)
9567       break;
9568
9569     // We do not allow unaligned stores because we want to prevent overriding
9570     // stores.
9571     if (Index->getAlignment()*8 != MemVT.getSizeInBits())
9572       break;
9573
9574     // We found a potential memory operand to merge.
9575     StoreNodes.push_back(MemOpLink(Index, Ptr.Offset, Seq++));
9576
9577     // Find the next memory operand in the chain. If the next operand in the
9578     // chain is a store then move up and continue the scan with the next
9579     // memory operand. If the next operand is a load save it and use alias
9580     // information to check if it interferes with anything.
9581     SDNode *NextInChain = Index->getChain().getNode();
9582     while (1) {
9583       if (StoreSDNode *STn = dyn_cast<StoreSDNode>(NextInChain)) {
9584         // We found a store node. Use it for the next iteration.
9585         Index = STn;
9586         break;
9587       } else if (LoadSDNode *Ldn = dyn_cast<LoadSDNode>(NextInChain)) {
9588         if (Ldn->isVolatile()) {
9589           Index = nullptr;
9590           break;
9591         }
9592
9593         // Save the load node for later. Continue the scan.
9594         AliasLoadNodes.push_back(Ldn);
9595         NextInChain = Ldn->getChain().getNode();
9596         continue;
9597       } else {
9598         Index = nullptr;
9599         break;
9600       }
9601     }
9602   }
9603
9604   // Check if there is anything to merge.
9605   if (StoreNodes.size() < 2)
9606     return false;
9607
9608   // Sort the memory operands according to their distance from the base pointer.
9609   std::sort(StoreNodes.begin(), StoreNodes.end(),
9610             [](MemOpLink LHS, MemOpLink RHS) {
9611     return LHS.OffsetFromBase < RHS.OffsetFromBase ||
9612            (LHS.OffsetFromBase == RHS.OffsetFromBase &&
9613             LHS.SequenceNum > RHS.SequenceNum);
9614   });
9615
9616   // Scan the memory operations on the chain and find the first non-consecutive
9617   // store memory address.
9618   unsigned LastConsecutiveStore = 0;
9619   int64_t StartAddress = StoreNodes[0].OffsetFromBase;
9620   for (unsigned i = 0, e = StoreNodes.size(); i < e; ++i) {
9621
9622     // Check that the addresses are consecutive starting from the second
9623     // element in the list of stores.
9624     if (i > 0) {
9625       int64_t CurrAddress = StoreNodes[i].OffsetFromBase;
9626       if (CurrAddress - StartAddress != (ElementSizeBytes * i))
9627         break;
9628     }
9629
9630     bool Alias = false;
9631     // Check if this store interferes with any of the loads that we found.
9632     for (unsigned ld = 0, lde = AliasLoadNodes.size(); ld < lde; ++ld)
9633       if (isAlias(AliasLoadNodes[ld], StoreNodes[i].MemNode)) {
9634         Alias = true;
9635         break;
9636       }
9637     // We found a load that alias with this store. Stop the sequence.
9638     if (Alias)
9639       break;
9640
9641     // Mark this node as useful.
9642     LastConsecutiveStore = i;
9643   }
9644
9645   // The node with the lowest store address.
9646   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
9647
9648   // Store the constants into memory as one consecutive store.
9649   if (!IsLoadSrc) {
9650     unsigned LastLegalType = 0;
9651     unsigned LastLegalVectorType = 0;
9652     bool NonZero = false;
9653     for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
9654       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
9655       SDValue StoredVal = St->getValue();
9656
9657       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(StoredVal)) {
9658         NonZero |= !C->isNullValue();
9659       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(StoredVal)) {
9660         NonZero |= !C->getConstantFPValue()->isNullValue();
9661       } else {
9662         // Non-constant.
9663         break;
9664       }
9665
9666       // Find a legal type for the constant store.
9667       unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
9668       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9669       if (TLI.isTypeLegal(StoreTy))
9670         LastLegalType = i+1;
9671       // Or check whether a truncstore is legal.
9672       else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
9673                TargetLowering::TypePromoteInteger) {
9674         EVT LegalizedStoredValueTy =
9675           TLI.getTypeToTransformTo(*DAG.getContext(), StoredVal.getValueType());
9676         if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy))
9677           LastLegalType = i+1;
9678       }
9679
9680       // Find a legal type for the vector store.
9681       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
9682       if (TLI.isTypeLegal(Ty))
9683         LastLegalVectorType = i + 1;
9684     }
9685
9686     // We only use vectors if the constant is known to be zero and the
9687     // function is not marked with the noimplicitfloat attribute.
9688     if (NonZero || NoVectors)
9689       LastLegalVectorType = 0;
9690
9691     // Check if we found a legal integer type to store.
9692     if (LastLegalType == 0 && LastLegalVectorType == 0)
9693       return false;
9694
9695     bool UseVector = (LastLegalVectorType > LastLegalType) && !NoVectors;
9696     unsigned NumElem = UseVector ? LastLegalVectorType : LastLegalType;
9697
9698     // Make sure we have something to merge.
9699     if (NumElem < 2)
9700       return false;
9701
9702     unsigned EarliestNodeUsed = 0;
9703     for (unsigned i=0; i < NumElem; ++i) {
9704       // Find a chain for the new wide-store operand. Notice that some
9705       // of the store nodes that we found may not be selected for inclusion
9706       // in the wide store. The chain we use needs to be the chain of the
9707       // earliest store node which is *used* and replaced by the wide store.
9708       if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
9709         EarliestNodeUsed = i;
9710     }
9711
9712     // The earliest Node in the DAG.
9713     LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
9714     SDLoc DL(StoreNodes[0].MemNode);
9715
9716     SDValue StoredVal;
9717     if (UseVector) {
9718       // Find a legal type for the vector store.
9719       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
9720       assert(TLI.isTypeLegal(Ty) && "Illegal vector store");
9721       StoredVal = DAG.getConstant(0, Ty);
9722     } else {
9723       unsigned StoreBW = NumElem * ElementSizeBytes * 8;
9724       APInt StoreInt(StoreBW, 0);
9725
9726       // Construct a single integer constant which is made of the smaller
9727       // constant inputs.
9728       bool IsLE = TLI.isLittleEndian();
9729       for (unsigned i = 0; i < NumElem ; ++i) {
9730         unsigned Idx = IsLE ?(NumElem - 1 - i) : i;
9731         StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[Idx].MemNode);
9732         SDValue Val = St->getValue();
9733         StoreInt<<=ElementSizeBytes*8;
9734         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Val)) {
9735           StoreInt|=C->getAPIntValue().zext(StoreBW);
9736         } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(Val)) {
9737           StoreInt|= C->getValueAPF().bitcastToAPInt().zext(StoreBW);
9738         } else {
9739           llvm_unreachable("Invalid constant element type");
9740         }
9741       }
9742
9743       // Create the new Load and Store operations.
9744       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9745       StoredVal = DAG.getConstant(StoreInt, StoreTy);
9746     }
9747
9748     SDValue NewStore = DAG.getStore(EarliestOp->getChain(), DL, StoredVal,
9749                                     FirstInChain->getBasePtr(),
9750                                     FirstInChain->getPointerInfo(),
9751                                     false, false,
9752                                     FirstInChain->getAlignment());
9753
9754     // Replace the first store with the new store
9755     CombineTo(EarliestOp, NewStore);
9756     // Erase all other stores.
9757     for (unsigned i = 0; i < NumElem ; ++i) {
9758       if (StoreNodes[i].MemNode == EarliestOp)
9759         continue;
9760       StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
9761       // ReplaceAllUsesWith will replace all uses that existed when it was
9762       // called, but graph optimizations may cause new ones to appear. For
9763       // example, the case in pr14333 looks like
9764       //
9765       //  St's chain -> St -> another store -> X
9766       //
9767       // And the only difference from St to the other store is the chain.
9768       // When we change it's chain to be St's chain they become identical,
9769       // get CSEed and the net result is that X is now a use of St.
9770       // Since we know that St is redundant, just iterate.
9771       while (!St->use_empty())
9772         DAG.ReplaceAllUsesWith(SDValue(St, 0), St->getChain());
9773       deleteAndRecombine(St);
9774     }
9775
9776     return true;
9777   }
9778
9779   // Below we handle the case of multiple consecutive stores that
9780   // come from multiple consecutive loads. We merge them into a single
9781   // wide load and a single wide store.
9782
9783   // Look for load nodes which are used by the stored values.
9784   SmallVector<MemOpLink, 8> LoadNodes;
9785
9786   // Find acceptable loads. Loads need to have the same chain (token factor),
9787   // must not be zext, volatile, indexed, and they must be consecutive.
9788   BaseIndexOffset LdBasePtr;
9789   for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
9790     StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
9791     LoadSDNode *Ld = dyn_cast<LoadSDNode>(St->getValue());
9792     if (!Ld) break;
9793
9794     // Loads must only have one use.
9795     if (!Ld->hasNUsesOfValue(1, 0))
9796       break;
9797
9798     // Check that the alignment is the same as the stores.
9799     if (Ld->getAlignment() != St->getAlignment())
9800       break;
9801
9802     // The memory operands must not be volatile.
9803     if (Ld->isVolatile() || Ld->isIndexed())
9804       break;
9805
9806     // We do not accept ext loads.
9807     if (Ld->getExtensionType() != ISD::NON_EXTLOAD)
9808       break;
9809
9810     // The stored memory type must be the same.
9811     if (Ld->getMemoryVT() != MemVT)
9812       break;
9813
9814     BaseIndexOffset LdPtr = BaseIndexOffset::match(Ld->getBasePtr());
9815     // If this is not the first ptr that we check.
9816     if (LdBasePtr.Base.getNode()) {
9817       // The base ptr must be the same.
9818       if (!LdPtr.equalBaseIndex(LdBasePtr))
9819         break;
9820     } else {
9821       // Check that all other base pointers are the same as this one.
9822       LdBasePtr = LdPtr;
9823     }
9824
9825     // We found a potential memory operand to merge.
9826     LoadNodes.push_back(MemOpLink(Ld, LdPtr.Offset, 0));
9827   }
9828
9829   if (LoadNodes.size() < 2)
9830     return false;
9831
9832   // If we have load/store pair instructions and we only have two values,
9833   // don't bother.
9834   unsigned RequiredAlignment;
9835   if (LoadNodes.size() == 2 && TLI.hasPairedLoad(MemVT, RequiredAlignment) &&
9836       St->getAlignment() >= RequiredAlignment)
9837     return false;
9838
9839   // Scan the memory operations on the chain and find the first non-consecutive
9840   // load memory address. These variables hold the index in the store node
9841   // array.
9842   unsigned LastConsecutiveLoad = 0;
9843   // This variable refers to the size and not index in the array.
9844   unsigned LastLegalVectorType = 0;
9845   unsigned LastLegalIntegerType = 0;
9846   StartAddress = LoadNodes[0].OffsetFromBase;
9847   SDValue FirstChain = LoadNodes[0].MemNode->getChain();
9848   for (unsigned i = 1; i < LoadNodes.size(); ++i) {
9849     // All loads much share the same chain.
9850     if (LoadNodes[i].MemNode->getChain() != FirstChain)
9851       break;
9852
9853     int64_t CurrAddress = LoadNodes[i].OffsetFromBase;
9854     if (CurrAddress - StartAddress != (ElementSizeBytes * i))
9855       break;
9856     LastConsecutiveLoad = i;
9857
9858     // Find a legal type for the vector store.
9859     EVT StoreTy = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
9860     if (TLI.isTypeLegal(StoreTy))
9861       LastLegalVectorType = i + 1;
9862
9863     // Find a legal type for the integer store.
9864     unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
9865     StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9866     if (TLI.isTypeLegal(StoreTy))
9867       LastLegalIntegerType = i + 1;
9868     // Or check whether a truncstore and extload is legal.
9869     else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
9870              TargetLowering::TypePromoteInteger) {
9871       EVT LegalizedStoredValueTy =
9872         TLI.getTypeToTransformTo(*DAG.getContext(), StoreTy);
9873       if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy) &&
9874           TLI.isLoadExtLegal(ISD::ZEXTLOAD, StoreTy) &&
9875           TLI.isLoadExtLegal(ISD::SEXTLOAD, StoreTy) &&
9876           TLI.isLoadExtLegal(ISD::EXTLOAD, StoreTy))
9877         LastLegalIntegerType = i+1;
9878     }
9879   }
9880
9881   // Only use vector types if the vector type is larger than the integer type.
9882   // If they are the same, use integers.
9883   bool UseVectorTy = LastLegalVectorType > LastLegalIntegerType && !NoVectors;
9884   unsigned LastLegalType = std::max(LastLegalVectorType, LastLegalIntegerType);
9885
9886   // We add +1 here because the LastXXX variables refer to location while
9887   // the NumElem refers to array/index size.
9888   unsigned NumElem = std::min(LastConsecutiveStore, LastConsecutiveLoad) + 1;
9889   NumElem = std::min(LastLegalType, NumElem);
9890
9891   if (NumElem < 2)
9892     return false;
9893
9894   // The earliest Node in the DAG.
9895   unsigned EarliestNodeUsed = 0;
9896   LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
9897   for (unsigned i=1; i<NumElem; ++i) {
9898     // Find a chain for the new wide-store operand. Notice that some
9899     // of the store nodes that we found may not be selected for inclusion
9900     // in the wide store. The chain we use needs to be the chain of the
9901     // earliest store node which is *used* and replaced by the wide store.
9902     if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
9903       EarliestNodeUsed = i;
9904   }
9905
9906   // Find if it is better to use vectors or integers to load and store
9907   // to memory.
9908   EVT JointMemOpVT;
9909   if (UseVectorTy) {
9910     JointMemOpVT = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
9911   } else {
9912     unsigned StoreBW = NumElem * ElementSizeBytes * 8;
9913     JointMemOpVT = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9914   }
9915
9916   SDLoc LoadDL(LoadNodes[0].MemNode);
9917   SDLoc StoreDL(StoreNodes[0].MemNode);
9918
9919   LoadSDNode *FirstLoad = cast<LoadSDNode>(LoadNodes[0].MemNode);
9920   SDValue NewLoad = DAG.getLoad(JointMemOpVT, LoadDL,
9921                                 FirstLoad->getChain(),
9922                                 FirstLoad->getBasePtr(),
9923                                 FirstLoad->getPointerInfo(),
9924                                 false, false, false,
9925                                 FirstLoad->getAlignment());
9926
9927   SDValue NewStore = DAG.getStore(EarliestOp->getChain(), StoreDL, NewLoad,
9928                                   FirstInChain->getBasePtr(),
9929                                   FirstInChain->getPointerInfo(), false, false,
9930                                   FirstInChain->getAlignment());
9931
9932   // Replace one of the loads with the new load.
9933   LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[0].MemNode);
9934   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1),
9935                                 SDValue(NewLoad.getNode(), 1));
9936
9937   // Remove the rest of the load chains.
9938   for (unsigned i = 1; i < NumElem ; ++i) {
9939     // Replace all chain users of the old load nodes with the chain of the new
9940     // load node.
9941     LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[i].MemNode);
9942     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Ld->getChain());
9943   }
9944
9945   // Replace the first store with the new store.
9946   CombineTo(EarliestOp, NewStore);
9947   // Erase all other stores.
9948   for (unsigned i = 0; i < NumElem ; ++i) {
9949     // Remove all Store nodes.
9950     if (StoreNodes[i].MemNode == EarliestOp)
9951       continue;
9952     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
9953     DAG.ReplaceAllUsesOfValueWith(SDValue(St, 0), St->getChain());
9954     deleteAndRecombine(St);
9955   }
9956
9957   return true;
9958 }
9959
9960 SDValue DAGCombiner::visitSTORE(SDNode *N) {
9961   StoreSDNode *ST  = cast<StoreSDNode>(N);
9962   SDValue Chain = ST->getChain();
9963   SDValue Value = ST->getValue();
9964   SDValue Ptr   = ST->getBasePtr();
9965
9966   // If this is a store of a bit convert, store the input value if the
9967   // resultant store does not need a higher alignment than the original.
9968   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
9969       ST->isUnindexed()) {
9970     unsigned OrigAlign = ST->getAlignment();
9971     EVT SVT = Value.getOperand(0).getValueType();
9972     unsigned Align = TLI.getDataLayout()->
9973       getABITypeAlignment(SVT.getTypeForEVT(*DAG.getContext()));
9974     if (Align <= OrigAlign &&
9975         ((!LegalOperations && !ST->isVolatile()) ||
9976          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
9977       return DAG.getStore(Chain, SDLoc(N), Value.getOperand(0),
9978                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
9979                           ST->isNonTemporal(), OrigAlign,
9980                           ST->getAAInfo());
9981   }
9982
9983   // Turn 'store undef, Ptr' -> nothing.
9984   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
9985     return Chain;
9986
9987   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
9988   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
9989     // NOTE: If the original store is volatile, this transform must not increase
9990     // the number of stores.  For example, on x86-32 an f64 can be stored in one
9991     // processor operation but an i64 (which is not legal) requires two.  So the
9992     // transform should not be done in this case.
9993     if (Value.getOpcode() != ISD::TargetConstantFP) {
9994       SDValue Tmp;
9995       switch (CFP->getSimpleValueType(0).SimpleTy) {
9996       default: llvm_unreachable("Unknown FP type");
9997       case MVT::f16:    // We don't do this for these yet.
9998       case MVT::f80:
9999       case MVT::f128:
10000       case MVT::ppcf128:
10001         break;
10002       case MVT::f32:
10003         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
10004             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
10005           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
10006                               bitcastToAPInt().getZExtValue(), MVT::i32);
10007           return DAG.getStore(Chain, SDLoc(N), Tmp,
10008                               Ptr, ST->getMemOperand());
10009         }
10010         break;
10011       case MVT::f64:
10012         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
10013              !ST->isVolatile()) ||
10014             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
10015           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
10016                                 getZExtValue(), MVT::i64);
10017           return DAG.getStore(Chain, SDLoc(N), Tmp,
10018                               Ptr, ST->getMemOperand());
10019         }
10020
10021         if (!ST->isVolatile() &&
10022             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
10023           // Many FP stores are not made apparent until after legalize, e.g. for
10024           // argument passing.  Since this is so common, custom legalize the
10025           // 64-bit integer store into two 32-bit stores.
10026           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
10027           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, MVT::i32);
10028           SDValue Hi = DAG.getConstant(Val >> 32, MVT::i32);
10029           if (TLI.isBigEndian()) std::swap(Lo, Hi);
10030
10031           unsigned Alignment = ST->getAlignment();
10032           bool isVolatile = ST->isVolatile();
10033           bool isNonTemporal = ST->isNonTemporal();
10034           AAMDNodes AAInfo = ST->getAAInfo();
10035
10036           SDValue St0 = DAG.getStore(Chain, SDLoc(ST), Lo,
10037                                      Ptr, ST->getPointerInfo(),
10038                                      isVolatile, isNonTemporal,
10039                                      ST->getAlignment(), AAInfo);
10040           Ptr = DAG.getNode(ISD::ADD, SDLoc(N), Ptr.getValueType(), Ptr,
10041                             DAG.getConstant(4, Ptr.getValueType()));
10042           Alignment = MinAlign(Alignment, 4U);
10043           SDValue St1 = DAG.getStore(Chain, SDLoc(ST), Hi,
10044                                      Ptr, ST->getPointerInfo().getWithOffset(4),
10045                                      isVolatile, isNonTemporal,
10046                                      Alignment, AAInfo);
10047           return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other,
10048                              St0, St1);
10049         }
10050
10051         break;
10052       }
10053     }
10054   }
10055
10056   // Try to infer better alignment information than the store already has.
10057   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
10058     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
10059       if (Align > ST->getAlignment())
10060         return DAG.getTruncStore(Chain, SDLoc(N), Value,
10061                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
10062                                  ST->isVolatile(), ST->isNonTemporal(), Align,
10063                                  ST->getAAInfo());
10064     }
10065   }
10066
10067   // Try transforming a pair floating point load / store ops to integer
10068   // load / store ops.
10069   SDValue NewST = TransformFPLoadStorePair(N);
10070   if (NewST.getNode())
10071     return NewST;
10072
10073   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA
10074                                                   : DAG.getSubtarget().useAA();
10075 #ifndef NDEBUG
10076   if (CombinerAAOnlyFunc.getNumOccurrences() &&
10077       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
10078     UseAA = false;
10079 #endif
10080   if (UseAA && ST->isUnindexed()) {
10081     // Walk up chain skipping non-aliasing memory nodes.
10082     SDValue BetterChain = FindBetterChain(N, Chain);
10083
10084     // If there is a better chain.
10085     if (Chain != BetterChain) {
10086       SDValue ReplStore;
10087
10088       // Replace the chain to avoid dependency.
10089       if (ST->isTruncatingStore()) {
10090         ReplStore = DAG.getTruncStore(BetterChain, SDLoc(N), Value, Ptr,
10091                                       ST->getMemoryVT(), ST->getMemOperand());
10092       } else {
10093         ReplStore = DAG.getStore(BetterChain, SDLoc(N), Value, Ptr,
10094                                  ST->getMemOperand());
10095       }
10096
10097       // Create token to keep both nodes around.
10098       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
10099                                   MVT::Other, Chain, ReplStore);
10100
10101       // Make sure the new and old chains are cleaned up.
10102       AddToWorklist(Token.getNode());
10103
10104       // Don't add users to work list.
10105       return CombineTo(N, Token, false);
10106     }
10107   }
10108
10109   // Try transforming N to an indexed store.
10110   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
10111     return SDValue(N, 0);
10112
10113   // FIXME: is there such a thing as a truncating indexed store?
10114   if (ST->isTruncatingStore() && ST->isUnindexed() &&
10115       Value.getValueType().isInteger()) {
10116     // See if we can simplify the input to this truncstore with knowledge that
10117     // only the low bits are being used.  For example:
10118     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
10119     SDValue Shorter =
10120       GetDemandedBits(Value,
10121                       APInt::getLowBitsSet(
10122                         Value.getValueType().getScalarType().getSizeInBits(),
10123                         ST->getMemoryVT().getScalarType().getSizeInBits()));
10124     AddToWorklist(Value.getNode());
10125     if (Shorter.getNode())
10126       return DAG.getTruncStore(Chain, SDLoc(N), Shorter,
10127                                Ptr, ST->getMemoryVT(), ST->getMemOperand());
10128
10129     // Otherwise, see if we can simplify the operation with
10130     // SimplifyDemandedBits, which only works if the value has a single use.
10131     if (SimplifyDemandedBits(Value,
10132                         APInt::getLowBitsSet(
10133                           Value.getValueType().getScalarType().getSizeInBits(),
10134                           ST->getMemoryVT().getScalarType().getSizeInBits())))
10135       return SDValue(N, 0);
10136   }
10137
10138   // If this is a load followed by a store to the same location, then the store
10139   // is dead/noop.
10140   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
10141     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
10142         ST->isUnindexed() && !ST->isVolatile() &&
10143         // There can't be any side effects between the load and store, such as
10144         // a call or store.
10145         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
10146       // The store is dead, remove it.
10147       return Chain;
10148     }
10149   }
10150
10151   // If this is a store followed by a store with the same value to the same
10152   // location, then the store is dead/noop.
10153   if (StoreSDNode *ST1 = dyn_cast<StoreSDNode>(Chain)) {
10154     if (ST1->getBasePtr() == Ptr && ST->getMemoryVT() == ST1->getMemoryVT() &&
10155         ST1->getValue() == Value && ST->isUnindexed() && !ST->isVolatile() &&
10156         ST1->isUnindexed() && !ST1->isVolatile()) {
10157       // The store is dead, remove it.
10158       return Chain;
10159     }
10160   }
10161
10162   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
10163   // truncating store.  We can do this even if this is already a truncstore.
10164   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
10165       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
10166       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
10167                             ST->getMemoryVT())) {
10168     return DAG.getTruncStore(Chain, SDLoc(N), Value.getOperand(0),
10169                              Ptr, ST->getMemoryVT(), ST->getMemOperand());
10170   }
10171
10172   // Only perform this optimization before the types are legal, because we
10173   // don't want to perform this optimization on every DAGCombine invocation.
10174   if (!LegalTypes) {
10175     bool EverChanged = false;
10176
10177     do {
10178       // There can be multiple store sequences on the same chain.
10179       // Keep trying to merge store sequences until we are unable to do so
10180       // or until we merge the last store on the chain.
10181       bool Changed = MergeConsecutiveStores(ST);
10182       EverChanged |= Changed;
10183       if (!Changed) break;
10184     } while (ST->getOpcode() != ISD::DELETED_NODE);
10185
10186     if (EverChanged)
10187       return SDValue(N, 0);
10188   }
10189
10190   return ReduceLoadOpStoreWidth(N);
10191 }
10192
10193 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
10194   SDValue InVec = N->getOperand(0);
10195   SDValue InVal = N->getOperand(1);
10196   SDValue EltNo = N->getOperand(2);
10197   SDLoc dl(N);
10198
10199   // If the inserted element is an UNDEF, just use the input vector.
10200   if (InVal.getOpcode() == ISD::UNDEF)
10201     return InVec;
10202
10203   EVT VT = InVec.getValueType();
10204
10205   // If we can't generate a legal BUILD_VECTOR, exit
10206   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
10207     return SDValue();
10208
10209   // Check that we know which element is being inserted
10210   if (!isa<ConstantSDNode>(EltNo))
10211     return SDValue();
10212   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
10213
10214   // Canonicalize insert_vector_elt dag nodes.
10215   // Example:
10216   // (insert_vector_elt (insert_vector_elt A, Idx0), Idx1)
10217   // -> (insert_vector_elt (insert_vector_elt A, Idx1), Idx0)
10218   //
10219   // Do this only if the child insert_vector node has one use; also
10220   // do this only if indices are both constants and Idx1 < Idx0.
10221   if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT && InVec.hasOneUse()
10222       && isa<ConstantSDNode>(InVec.getOperand(2))) {
10223     unsigned OtherElt =
10224       cast<ConstantSDNode>(InVec.getOperand(2))->getZExtValue();
10225     if (Elt < OtherElt) {
10226       // Swap nodes.
10227       SDValue NewOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(N), VT,
10228                                   InVec.getOperand(0), InVal, EltNo);
10229       AddToWorklist(NewOp.getNode());
10230       return DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(InVec.getNode()),
10231                          VT, NewOp, InVec.getOperand(1), InVec.getOperand(2));
10232     }
10233   }
10234
10235   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
10236   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
10237   // vector elements.
10238   SmallVector<SDValue, 8> Ops;
10239   // Do not combine these two vectors if the output vector will not replace
10240   // the input vector.
10241   if (InVec.getOpcode() == ISD::BUILD_VECTOR && InVec.hasOneUse()) {
10242     Ops.append(InVec.getNode()->op_begin(),
10243                InVec.getNode()->op_end());
10244   } else if (InVec.getOpcode() == ISD::UNDEF) {
10245     unsigned NElts = VT.getVectorNumElements();
10246     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
10247   } else {
10248     return SDValue();
10249   }
10250
10251   // Insert the element
10252   if (Elt < Ops.size()) {
10253     // All the operands of BUILD_VECTOR must have the same type;
10254     // we enforce that here.
10255     EVT OpVT = Ops[0].getValueType();
10256     if (InVal.getValueType() != OpVT)
10257       InVal = OpVT.bitsGT(InVal.getValueType()) ?
10258                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
10259                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
10260     Ops[Elt] = InVal;
10261   }
10262
10263   // Return the new vector
10264   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
10265 }
10266
10267 SDValue DAGCombiner::ReplaceExtractVectorEltOfLoadWithNarrowedLoad(
10268     SDNode *EVE, EVT InVecVT, SDValue EltNo, LoadSDNode *OriginalLoad) {
10269   EVT ResultVT = EVE->getValueType(0);
10270   EVT VecEltVT = InVecVT.getVectorElementType();
10271   unsigned Align = OriginalLoad->getAlignment();
10272   unsigned NewAlign = TLI.getDataLayout()->getABITypeAlignment(
10273       VecEltVT.getTypeForEVT(*DAG.getContext()));
10274
10275   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VecEltVT))
10276     return SDValue();
10277
10278   Align = NewAlign;
10279
10280   SDValue NewPtr = OriginalLoad->getBasePtr();
10281   SDValue Offset;
10282   EVT PtrType = NewPtr.getValueType();
10283   MachinePointerInfo MPI;
10284   if (auto *ConstEltNo = dyn_cast<ConstantSDNode>(EltNo)) {
10285     int Elt = ConstEltNo->getZExtValue();
10286     unsigned PtrOff = VecEltVT.getSizeInBits() * Elt / 8;
10287     if (TLI.isBigEndian())
10288       PtrOff = InVecVT.getSizeInBits() / 8 - PtrOff;
10289     Offset = DAG.getConstant(PtrOff, PtrType);
10290     MPI = OriginalLoad->getPointerInfo().getWithOffset(PtrOff);
10291   } else {
10292     Offset = DAG.getNode(
10293         ISD::MUL, SDLoc(EVE), EltNo.getValueType(), EltNo,
10294         DAG.getConstant(VecEltVT.getStoreSize(), EltNo.getValueType()));
10295     if (TLI.isBigEndian())
10296       Offset = DAG.getNode(
10297           ISD::SUB, SDLoc(EVE), EltNo.getValueType(),
10298           DAG.getConstant(InVecVT.getStoreSize(), EltNo.getValueType()), Offset);
10299     MPI = OriginalLoad->getPointerInfo();
10300   }
10301   NewPtr = DAG.getNode(ISD::ADD, SDLoc(EVE), PtrType, NewPtr, Offset);
10302
10303   // The replacement we need to do here is a little tricky: we need to
10304   // replace an extractelement of a load with a load.
10305   // Use ReplaceAllUsesOfValuesWith to do the replacement.
10306   // Note that this replacement assumes that the extractvalue is the only
10307   // use of the load; that's okay because we don't want to perform this
10308   // transformation in other cases anyway.
10309   SDValue Load;
10310   SDValue Chain;
10311   if (ResultVT.bitsGT(VecEltVT)) {
10312     // If the result type of vextract is wider than the load, then issue an
10313     // extending load instead.
10314     ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, VecEltVT)
10315                                    ? ISD::ZEXTLOAD
10316                                    : ISD::EXTLOAD;
10317     Load = DAG.getExtLoad(
10318         ExtType, SDLoc(EVE), ResultVT, OriginalLoad->getChain(), NewPtr, MPI,
10319         VecEltVT, OriginalLoad->isVolatile(), OriginalLoad->isNonTemporal(),
10320         OriginalLoad->isInvariant(), Align, OriginalLoad->getAAInfo());
10321     Chain = Load.getValue(1);
10322   } else {
10323     Load = DAG.getLoad(
10324         VecEltVT, SDLoc(EVE), OriginalLoad->getChain(), NewPtr, MPI,
10325         OriginalLoad->isVolatile(), OriginalLoad->isNonTemporal(),
10326         OriginalLoad->isInvariant(), Align, OriginalLoad->getAAInfo());
10327     Chain = Load.getValue(1);
10328     if (ResultVT.bitsLT(VecEltVT))
10329       Load = DAG.getNode(ISD::TRUNCATE, SDLoc(EVE), ResultVT, Load);
10330     else
10331       Load = DAG.getNode(ISD::BITCAST, SDLoc(EVE), ResultVT, Load);
10332   }
10333   WorklistRemover DeadNodes(*this);
10334   SDValue From[] = { SDValue(EVE, 0), SDValue(OriginalLoad, 1) };
10335   SDValue To[] = { Load, Chain };
10336   DAG.ReplaceAllUsesOfValuesWith(From, To, 2);
10337   // Since we're explicitly calling ReplaceAllUses, add the new node to the
10338   // worklist explicitly as well.
10339   AddToWorklist(Load.getNode());
10340   AddUsersToWorklist(Load.getNode()); // Add users too
10341   // Make sure to revisit this node to clean it up; it will usually be dead.
10342   AddToWorklist(EVE);
10343   ++OpsNarrowed;
10344   return SDValue(EVE, 0);
10345 }
10346
10347 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
10348   // (vextract (scalar_to_vector val, 0) -> val
10349   SDValue InVec = N->getOperand(0);
10350   EVT VT = InVec.getValueType();
10351   EVT NVT = N->getValueType(0);
10352
10353   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
10354     // Check if the result type doesn't match the inserted element type. A
10355     // SCALAR_TO_VECTOR may truncate the inserted element and the
10356     // EXTRACT_VECTOR_ELT may widen the extracted vector.
10357     SDValue InOp = InVec.getOperand(0);
10358     if (InOp.getValueType() != NVT) {
10359       assert(InOp.getValueType().isInteger() && NVT.isInteger());
10360       return DAG.getSExtOrTrunc(InOp, SDLoc(InVec), NVT);
10361     }
10362     return InOp;
10363   }
10364
10365   SDValue EltNo = N->getOperand(1);
10366   bool ConstEltNo = isa<ConstantSDNode>(EltNo);
10367
10368   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
10369   // We only perform this optimization before the op legalization phase because
10370   // we may introduce new vector instructions which are not backed by TD
10371   // patterns. For example on AVX, extracting elements from a wide vector
10372   // without using extract_subvector. However, if we can find an underlying
10373   // scalar value, then we can always use that.
10374   if (InVec.getOpcode() == ISD::VECTOR_SHUFFLE
10375       && ConstEltNo) {
10376     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
10377     int NumElem = VT.getVectorNumElements();
10378     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
10379     // Find the new index to extract from.
10380     int OrigElt = SVOp->getMaskElt(Elt);
10381
10382     // Extracting an undef index is undef.
10383     if (OrigElt == -1)
10384       return DAG.getUNDEF(NVT);
10385
10386     // Select the right vector half to extract from.
10387     SDValue SVInVec;
10388     if (OrigElt < NumElem) {
10389       SVInVec = InVec->getOperand(0);
10390     } else {
10391       SVInVec = InVec->getOperand(1);
10392       OrigElt -= NumElem;
10393     }
10394
10395     if (SVInVec.getOpcode() == ISD::BUILD_VECTOR) {
10396       SDValue InOp = SVInVec.getOperand(OrigElt);
10397       if (InOp.getValueType() != NVT) {
10398         assert(InOp.getValueType().isInteger() && NVT.isInteger());
10399         InOp = DAG.getSExtOrTrunc(InOp, SDLoc(SVInVec), NVT);
10400       }
10401
10402       return InOp;
10403     }
10404
10405     // FIXME: We should handle recursing on other vector shuffles and
10406     // scalar_to_vector here as well.
10407
10408     if (!LegalOperations) {
10409       EVT IndexTy = TLI.getVectorIdxTy();
10410       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(N), NVT,
10411                          SVInVec, DAG.getConstant(OrigElt, IndexTy));
10412     }
10413   }
10414
10415   bool BCNumEltsChanged = false;
10416   EVT ExtVT = VT.getVectorElementType();
10417   EVT LVT = ExtVT;
10418
10419   // If the result of load has to be truncated, then it's not necessarily
10420   // profitable.
10421   if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
10422     return SDValue();
10423
10424   if (InVec.getOpcode() == ISD::BITCAST) {
10425     // Don't duplicate a load with other uses.
10426     if (!InVec.hasOneUse())
10427       return SDValue();
10428
10429     EVT BCVT = InVec.getOperand(0).getValueType();
10430     if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
10431       return SDValue();
10432     if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
10433       BCNumEltsChanged = true;
10434     InVec = InVec.getOperand(0);
10435     ExtVT = BCVT.getVectorElementType();
10436   }
10437
10438   // (vextract (vN[if]M load $addr), i) -> ([if]M load $addr + i * size)
10439   if (!LegalOperations && !ConstEltNo && InVec.hasOneUse() &&
10440       ISD::isNormalLoad(InVec.getNode()) &&
10441       !N->getOperand(1)->hasPredecessor(InVec.getNode())) {
10442     SDValue Index = N->getOperand(1);
10443     if (LoadSDNode *OrigLoad = dyn_cast<LoadSDNode>(InVec))
10444       return ReplaceExtractVectorEltOfLoadWithNarrowedLoad(N, VT, Index,
10445                                                            OrigLoad);
10446   }
10447
10448   // Perform only after legalization to ensure build_vector / vector_shuffle
10449   // optimizations have already been done.
10450   if (!LegalOperations) return SDValue();
10451
10452   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
10453   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
10454   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
10455
10456   if (ConstEltNo) {
10457     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
10458
10459     LoadSDNode *LN0 = nullptr;
10460     const ShuffleVectorSDNode *SVN = nullptr;
10461     if (ISD::isNormalLoad(InVec.getNode())) {
10462       LN0 = cast<LoadSDNode>(InVec);
10463     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
10464                InVec.getOperand(0).getValueType() == ExtVT &&
10465                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
10466       // Don't duplicate a load with other uses.
10467       if (!InVec.hasOneUse())
10468         return SDValue();
10469
10470       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
10471     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
10472       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
10473       // =>
10474       // (load $addr+1*size)
10475
10476       // Don't duplicate a load with other uses.
10477       if (!InVec.hasOneUse())
10478         return SDValue();
10479
10480       // If the bit convert changed the number of elements, it is unsafe
10481       // to examine the mask.
10482       if (BCNumEltsChanged)
10483         return SDValue();
10484
10485       // Select the input vector, guarding against out of range extract vector.
10486       unsigned NumElems = VT.getVectorNumElements();
10487       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
10488       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
10489
10490       if (InVec.getOpcode() == ISD::BITCAST) {
10491         // Don't duplicate a load with other uses.
10492         if (!InVec.hasOneUse())
10493           return SDValue();
10494
10495         InVec = InVec.getOperand(0);
10496       }
10497       if (ISD::isNormalLoad(InVec.getNode())) {
10498         LN0 = cast<LoadSDNode>(InVec);
10499         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
10500         EltNo = DAG.getConstant(Elt, EltNo.getValueType());
10501       }
10502     }
10503
10504     // Make sure we found a non-volatile load and the extractelement is
10505     // the only use.
10506     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
10507       return SDValue();
10508
10509     // If Idx was -1 above, Elt is going to be -1, so just return undef.
10510     if (Elt == -1)
10511       return DAG.getUNDEF(LVT);
10512
10513     return ReplaceExtractVectorEltOfLoadWithNarrowedLoad(N, VT, EltNo, LN0);
10514   }
10515
10516   return SDValue();
10517 }
10518
10519 // Simplify (build_vec (ext )) to (bitcast (build_vec ))
10520 SDValue DAGCombiner::reduceBuildVecExtToExtBuildVec(SDNode *N) {
10521   // We perform this optimization post type-legalization because
10522   // the type-legalizer often scalarizes integer-promoted vectors.
10523   // Performing this optimization before may create bit-casts which
10524   // will be type-legalized to complex code sequences.
10525   // We perform this optimization only before the operation legalizer because we
10526   // may introduce illegal operations.
10527   if (Level != AfterLegalizeVectorOps && Level != AfterLegalizeTypes)
10528     return SDValue();
10529
10530   unsigned NumInScalars = N->getNumOperands();
10531   SDLoc dl(N);
10532   EVT VT = N->getValueType(0);
10533
10534   // Check to see if this is a BUILD_VECTOR of a bunch of values
10535   // which come from any_extend or zero_extend nodes. If so, we can create
10536   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
10537   // optimizations. We do not handle sign-extend because we can't fill the sign
10538   // using shuffles.
10539   EVT SourceType = MVT::Other;
10540   bool AllAnyExt = true;
10541
10542   for (unsigned i = 0; i != NumInScalars; ++i) {
10543     SDValue In = N->getOperand(i);
10544     // Ignore undef inputs.
10545     if (In.getOpcode() == ISD::UNDEF) continue;
10546
10547     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
10548     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
10549
10550     // Abort if the element is not an extension.
10551     if (!ZeroExt && !AnyExt) {
10552       SourceType = MVT::Other;
10553       break;
10554     }
10555
10556     // The input is a ZeroExt or AnyExt. Check the original type.
10557     EVT InTy = In.getOperand(0).getValueType();
10558
10559     // Check that all of the widened source types are the same.
10560     if (SourceType == MVT::Other)
10561       // First time.
10562       SourceType = InTy;
10563     else if (InTy != SourceType) {
10564       // Multiple income types. Abort.
10565       SourceType = MVT::Other;
10566       break;
10567     }
10568
10569     // Check if all of the extends are ANY_EXTENDs.
10570     AllAnyExt &= AnyExt;
10571   }
10572
10573   // In order to have valid types, all of the inputs must be extended from the
10574   // same source type and all of the inputs must be any or zero extend.
10575   // Scalar sizes must be a power of two.
10576   EVT OutScalarTy = VT.getScalarType();
10577   bool ValidTypes = SourceType != MVT::Other &&
10578                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
10579                  isPowerOf2_32(SourceType.getSizeInBits());
10580
10581   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
10582   // turn into a single shuffle instruction.
10583   if (!ValidTypes)
10584     return SDValue();
10585
10586   bool isLE = TLI.isLittleEndian();
10587   unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
10588   assert(ElemRatio > 1 && "Invalid element size ratio");
10589   SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
10590                                DAG.getConstant(0, SourceType);
10591
10592   unsigned NewBVElems = ElemRatio * VT.getVectorNumElements();
10593   SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
10594
10595   // Populate the new build_vector
10596   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
10597     SDValue Cast = N->getOperand(i);
10598     assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
10599             Cast.getOpcode() == ISD::ZERO_EXTEND ||
10600             Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
10601     SDValue In;
10602     if (Cast.getOpcode() == ISD::UNDEF)
10603       In = DAG.getUNDEF(SourceType);
10604     else
10605       In = Cast->getOperand(0);
10606     unsigned Index = isLE ? (i * ElemRatio) :
10607                             (i * ElemRatio + (ElemRatio - 1));
10608
10609     assert(Index < Ops.size() && "Invalid index");
10610     Ops[Index] = In;
10611   }
10612
10613   // The type of the new BUILD_VECTOR node.
10614   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
10615   assert(VecVT.getSizeInBits() == VT.getSizeInBits() &&
10616          "Invalid vector size");
10617   // Check if the new vector type is legal.
10618   if (!isTypeLegal(VecVT)) return SDValue();
10619
10620   // Make the new BUILD_VECTOR.
10621   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
10622
10623   // The new BUILD_VECTOR node has the potential to be further optimized.
10624   AddToWorklist(BV.getNode());
10625   // Bitcast to the desired type.
10626   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
10627 }
10628
10629 SDValue DAGCombiner::reduceBuildVecConvertToConvertBuildVec(SDNode *N) {
10630   EVT VT = N->getValueType(0);
10631
10632   unsigned NumInScalars = N->getNumOperands();
10633   SDLoc dl(N);
10634
10635   EVT SrcVT = MVT::Other;
10636   unsigned Opcode = ISD::DELETED_NODE;
10637   unsigned NumDefs = 0;
10638
10639   for (unsigned i = 0; i != NumInScalars; ++i) {
10640     SDValue In = N->getOperand(i);
10641     unsigned Opc = In.getOpcode();
10642
10643     if (Opc == ISD::UNDEF)
10644       continue;
10645
10646     // If all scalar values are floats and converted from integers.
10647     if (Opcode == ISD::DELETED_NODE &&
10648         (Opc == ISD::UINT_TO_FP || Opc == ISD::SINT_TO_FP)) {
10649       Opcode = Opc;
10650     }
10651
10652     if (Opc != Opcode)
10653       return SDValue();
10654
10655     EVT InVT = In.getOperand(0).getValueType();
10656
10657     // If all scalar values are typed differently, bail out. It's chosen to
10658     // simplify BUILD_VECTOR of integer types.
10659     if (SrcVT == MVT::Other)
10660       SrcVT = InVT;
10661     if (SrcVT != InVT)
10662       return SDValue();
10663     NumDefs++;
10664   }
10665
10666   // If the vector has just one element defined, it's not worth to fold it into
10667   // a vectorized one.
10668   if (NumDefs < 2)
10669     return SDValue();
10670
10671   assert((Opcode == ISD::UINT_TO_FP || Opcode == ISD::SINT_TO_FP)
10672          && "Should only handle conversion from integer to float.");
10673   assert(SrcVT != MVT::Other && "Cannot determine source type!");
10674
10675   EVT NVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumInScalars);
10676
10677   if (!TLI.isOperationLegalOrCustom(Opcode, NVT))
10678     return SDValue();
10679
10680   SmallVector<SDValue, 8> Opnds;
10681   for (unsigned i = 0; i != NumInScalars; ++i) {
10682     SDValue In = N->getOperand(i);
10683
10684     if (In.getOpcode() == ISD::UNDEF)
10685       Opnds.push_back(DAG.getUNDEF(SrcVT));
10686     else
10687       Opnds.push_back(In.getOperand(0));
10688   }
10689   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NVT, Opnds);
10690   AddToWorklist(BV.getNode());
10691
10692   return DAG.getNode(Opcode, dl, VT, BV);
10693 }
10694
10695 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
10696   unsigned NumInScalars = N->getNumOperands();
10697   SDLoc dl(N);
10698   EVT VT = N->getValueType(0);
10699
10700   // A vector built entirely of undefs is undef.
10701   if (ISD::allOperandsUndef(N))
10702     return DAG.getUNDEF(VT);
10703
10704   SDValue V = reduceBuildVecExtToExtBuildVec(N);
10705   if (V.getNode())
10706     return V;
10707
10708   V = reduceBuildVecConvertToConvertBuildVec(N);
10709   if (V.getNode())
10710     return V;
10711
10712   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
10713   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
10714   // at most two distinct vectors, turn this into a shuffle node.
10715
10716   // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
10717   if (!isTypeLegal(VT))
10718     return SDValue();
10719
10720   // May only combine to shuffle after legalize if shuffle is legal.
10721   if (LegalOperations && !TLI.isOperationLegal(ISD::VECTOR_SHUFFLE, VT))
10722     return SDValue();
10723
10724   SDValue VecIn1, VecIn2;
10725   bool UsesZeroVector = false;
10726   for (unsigned i = 0; i != NumInScalars; ++i) {
10727     SDValue Op = N->getOperand(i);
10728     // Ignore undef inputs.
10729     if (Op.getOpcode() == ISD::UNDEF) continue;
10730
10731     // See if we can combine this build_vector into a blend with a zero vector.
10732     if (!VecIn2.getNode() && ((Op.getOpcode() == ISD::Constant &&
10733         cast<ConstantSDNode>(Op.getNode())->isNullValue()) ||
10734         (Op.getOpcode() == ISD::ConstantFP &&
10735         cast<ConstantFPSDNode>(Op.getNode())->getValueAPF().isZero()))) {
10736       UsesZeroVector = true;
10737       continue;
10738     }
10739
10740     // If this input is something other than a EXTRACT_VECTOR_ELT with a
10741     // constant index, bail out.
10742     if (Op.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
10743         !isa<ConstantSDNode>(Op.getOperand(1))) {
10744       VecIn1 = VecIn2 = SDValue(nullptr, 0);
10745       break;
10746     }
10747
10748     // We allow up to two distinct input vectors.
10749     SDValue ExtractedFromVec = Op.getOperand(0);
10750     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
10751       continue;
10752
10753     if (!VecIn1.getNode()) {
10754       VecIn1 = ExtractedFromVec;
10755     } else if (!VecIn2.getNode() && !UsesZeroVector) {
10756       VecIn2 = ExtractedFromVec;
10757     } else {
10758       // Too many inputs.
10759       VecIn1 = VecIn2 = SDValue(nullptr, 0);
10760       break;
10761     }
10762   }
10763
10764   // If everything is good, we can make a shuffle operation.
10765   if (VecIn1.getNode()) {
10766     unsigned InNumElements = VecIn1.getValueType().getVectorNumElements();
10767     SmallVector<int, 8> Mask;
10768     for (unsigned i = 0; i != NumInScalars; ++i) {
10769       unsigned Opcode = N->getOperand(i).getOpcode();
10770       if (Opcode == ISD::UNDEF) {
10771         Mask.push_back(-1);
10772         continue;
10773       }
10774
10775       // Operands can also be zero.
10776       if (Opcode != ISD::EXTRACT_VECTOR_ELT) {
10777         assert(UsesZeroVector &&
10778                (Opcode == ISD::Constant || Opcode == ISD::ConstantFP) &&
10779                "Unexpected node found!");
10780         Mask.push_back(NumInScalars+i);
10781         continue;
10782       }
10783
10784       // If extracting from the first vector, just use the index directly.
10785       SDValue Extract = N->getOperand(i);
10786       SDValue ExtVal = Extract.getOperand(1);
10787       unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
10788       if (Extract.getOperand(0) == VecIn1) {
10789         Mask.push_back(ExtIndex);
10790         continue;
10791       }
10792
10793       // Otherwise, use InIdx + InputVecSize
10794       Mask.push_back(InNumElements + ExtIndex);
10795     }
10796
10797     // Avoid introducing illegal shuffles with zero.
10798     if (UsesZeroVector && !TLI.isVectorClearMaskLegal(Mask, VT))
10799       return SDValue();
10800
10801     // We can't generate a shuffle node with mismatched input and output types.
10802     // Attempt to transform a single input vector to the correct type.
10803     if ((VT != VecIn1.getValueType())) {
10804       // If the input vector type has a different base type to the output
10805       // vector type, bail out.
10806       EVT VTElemType = VT.getVectorElementType();
10807       if ((VecIn1.getValueType().getVectorElementType() != VTElemType) ||
10808           (VecIn2.getNode() &&
10809            (VecIn2.getValueType().getVectorElementType() != VTElemType)))
10810         return SDValue();
10811
10812       // If the input vector is too small, widen it.
10813       // We only support widening of vectors which are half the size of the
10814       // output registers. For example XMM->YMM widening on X86 with AVX.
10815       EVT VecInT = VecIn1.getValueType();
10816       if (VecInT.getSizeInBits() * 2 == VT.getSizeInBits()) {
10817         // If we only have one small input, widen it by adding undef values.
10818         if (!VecIn2.getNode())
10819           VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, VecIn1,
10820                                DAG.getUNDEF(VecIn1.getValueType()));
10821         else if (VecIn1.getValueType() == VecIn2.getValueType()) {
10822           // If we have two small inputs of the same type, try to concat them.
10823           VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, VecIn1, VecIn2);
10824           VecIn2 = SDValue(nullptr, 0);
10825         } else
10826           return SDValue();
10827       } else if (VecInT.getSizeInBits() == VT.getSizeInBits() * 2) {
10828         // If the input vector is too large, try to split it.
10829         // We don't support having two input vectors that are too large.
10830         if (VecIn2.getNode())
10831           return SDValue();
10832
10833         if (!TLI.isExtractSubvectorCheap(VT, VT.getVectorNumElements()))
10834           return SDValue();
10835         
10836         // Try to replace VecIn1 with two extract_subvectors
10837         // No need to update the masks, they should still be correct.
10838         VecIn2 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, VecIn1, 
10839           DAG.getConstant(VT.getVectorNumElements(), TLI.getVectorIdxTy()));
10840         VecIn1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, VecIn1,
10841           DAG.getConstant(0, TLI.getVectorIdxTy()));
10842         UsesZeroVector = false;
10843       } else
10844         return SDValue();
10845     }
10846
10847     if (UsesZeroVector)
10848       VecIn2 = VT.isInteger() ? DAG.getConstant(0, VT) :
10849                                 DAG.getConstantFP(0.0, VT);
10850     else
10851       // If VecIn2 is unused then change it to undef.
10852       VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
10853
10854     // Check that we were able to transform all incoming values to the same
10855     // type.
10856     if (VecIn2.getValueType() != VecIn1.getValueType() ||
10857         VecIn1.getValueType() != VT)
10858           return SDValue();
10859
10860     // Return the new VECTOR_SHUFFLE node.
10861     SDValue Ops[2];
10862     Ops[0] = VecIn1;
10863     Ops[1] = VecIn2;
10864     return DAG.getVectorShuffle(VT, dl, Ops[0], Ops[1], &Mask[0]);
10865   }
10866
10867   return SDValue();
10868 }
10869
10870 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
10871   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
10872   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
10873   // inputs come from at most two distinct vectors, turn this into a shuffle
10874   // node.
10875
10876   // If we only have one input vector, we don't need to do any concatenation.
10877   if (N->getNumOperands() == 1)
10878     return N->getOperand(0);
10879
10880   // Check if all of the operands are undefs.
10881   EVT VT = N->getValueType(0);
10882   if (ISD::allOperandsUndef(N))
10883     return DAG.getUNDEF(VT);
10884
10885   // Optimize concat_vectors where one of the vectors is undef.
10886   if (N->getNumOperands() == 2 &&
10887       N->getOperand(1)->getOpcode() == ISD::UNDEF) {
10888     SDValue In = N->getOperand(0);
10889     assert(In.getValueType().isVector() && "Must concat vectors");
10890
10891     // Transform: concat_vectors(scalar, undef) -> scalar_to_vector(sclr).
10892     if (In->getOpcode() == ISD::BITCAST &&
10893         !In->getOperand(0)->getValueType(0).isVector()) {
10894       SDValue Scalar = In->getOperand(0);
10895       EVT SclTy = Scalar->getValueType(0);
10896
10897       if (!SclTy.isFloatingPoint() && !SclTy.isInteger())
10898         return SDValue();
10899
10900       EVT NVT = EVT::getVectorVT(*DAG.getContext(), SclTy,
10901                                  VT.getSizeInBits() / SclTy.getSizeInBits());
10902       if (!TLI.isTypeLegal(NVT) || !TLI.isTypeLegal(Scalar.getValueType()))
10903         return SDValue();
10904
10905       SDLoc dl = SDLoc(N);
10906       SDValue Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, NVT, Scalar);
10907       return DAG.getNode(ISD::BITCAST, dl, VT, Res);
10908     }
10909   }
10910
10911   // fold (concat_vectors (BUILD_VECTOR A, B, ...), (BUILD_VECTOR C, D, ...))
10912   // -> (BUILD_VECTOR A, B, ..., C, D, ...)
10913   if (N->getNumOperands() == 2 &&
10914       N->getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
10915       N->getOperand(1).getOpcode() == ISD::BUILD_VECTOR) {
10916     EVT VT = N->getValueType(0);
10917     SDValue N0 = N->getOperand(0);
10918     SDValue N1 = N->getOperand(1);
10919     SmallVector<SDValue, 8> Opnds;
10920     unsigned BuildVecNumElts =  N0.getNumOperands();
10921
10922     EVT SclTy0 = N0.getOperand(0)->getValueType(0);
10923     EVT SclTy1 = N1.getOperand(0)->getValueType(0);
10924     if (SclTy0.isFloatingPoint()) {
10925       for (unsigned i = 0; i != BuildVecNumElts; ++i)
10926         Opnds.push_back(N0.getOperand(i));
10927       for (unsigned i = 0; i != BuildVecNumElts; ++i)
10928         Opnds.push_back(N1.getOperand(i));
10929     } else {
10930       // If BUILD_VECTOR are from built from integer, they may have different
10931       // operand types. Get the smaller type and truncate all operands to it.
10932       EVT MinTy = SclTy0.bitsLE(SclTy1) ? SclTy0 : SclTy1;
10933       for (unsigned i = 0; i != BuildVecNumElts; ++i)
10934         Opnds.push_back(DAG.getNode(ISD::TRUNCATE, SDLoc(N), MinTy,
10935                         N0.getOperand(i)));
10936       for (unsigned i = 0; i != BuildVecNumElts; ++i)
10937         Opnds.push_back(DAG.getNode(ISD::TRUNCATE, SDLoc(N), MinTy,
10938                         N1.getOperand(i)));
10939     }
10940
10941     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Opnds);
10942   }
10943
10944   // Type legalization of vectors and DAG canonicalization of SHUFFLE_VECTOR
10945   // nodes often generate nop CONCAT_VECTOR nodes.
10946   // Scan the CONCAT_VECTOR operands and look for a CONCAT operations that
10947   // place the incoming vectors at the exact same location.
10948   SDValue SingleSource = SDValue();
10949   unsigned PartNumElem = N->getOperand(0).getValueType().getVectorNumElements();
10950
10951   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
10952     SDValue Op = N->getOperand(i);
10953
10954     if (Op.getOpcode() == ISD::UNDEF)
10955       continue;
10956
10957     // Check if this is the identity extract:
10958     if (Op.getOpcode() != ISD::EXTRACT_SUBVECTOR)
10959       return SDValue();
10960
10961     // Find the single incoming vector for the extract_subvector.
10962     if (SingleSource.getNode()) {
10963       if (Op.getOperand(0) != SingleSource)
10964         return SDValue();
10965     } else {
10966       SingleSource = Op.getOperand(0);
10967
10968       // Check the source type is the same as the type of the result.
10969       // If not, this concat may extend the vector, so we can not
10970       // optimize it away.
10971       if (SingleSource.getValueType() != N->getValueType(0))
10972         return SDValue();
10973     }
10974
10975     unsigned IdentityIndex = i * PartNumElem;
10976     ConstantSDNode *CS = dyn_cast<ConstantSDNode>(Op.getOperand(1));
10977     // The extract index must be constant.
10978     if (!CS)
10979       return SDValue();
10980
10981     // Check that we are reading from the identity index.
10982     if (CS->getZExtValue() != IdentityIndex)
10983       return SDValue();
10984   }
10985
10986   if (SingleSource.getNode())
10987     return SingleSource;
10988
10989   return SDValue();
10990 }
10991
10992 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
10993   EVT NVT = N->getValueType(0);
10994   SDValue V = N->getOperand(0);
10995
10996   if (V->getOpcode() == ISD::CONCAT_VECTORS) {
10997     // Combine:
10998     //    (extract_subvec (concat V1, V2, ...), i)
10999     // Into:
11000     //    Vi if possible
11001     // Only operand 0 is checked as 'concat' assumes all inputs of the same
11002     // type.
11003     if (V->getOperand(0).getValueType() != NVT)
11004       return SDValue();
11005     unsigned Idx = dyn_cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
11006     unsigned NumElems = NVT.getVectorNumElements();
11007     assert((Idx % NumElems) == 0 &&
11008            "IDX in concat is not a multiple of the result vector length.");
11009     return V->getOperand(Idx / NumElems);
11010   }
11011
11012   // Skip bitcasting
11013   if (V->getOpcode() == ISD::BITCAST)
11014     V = V.getOperand(0);
11015
11016   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
11017     SDLoc dl(N);
11018     // Handle only simple case where vector being inserted and vector
11019     // being extracted are of same type, and are half size of larger vectors.
11020     EVT BigVT = V->getOperand(0).getValueType();
11021     EVT SmallVT = V->getOperand(1).getValueType();
11022     if (!NVT.bitsEq(SmallVT) || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
11023       return SDValue();
11024
11025     // Only handle cases where both indexes are constants with the same type.
11026     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
11027     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
11028
11029     if (InsIdx && ExtIdx &&
11030         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
11031         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
11032       // Combine:
11033       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
11034       // Into:
11035       //    indices are equal or bit offsets are equal => V1
11036       //    otherwise => (extract_subvec V1, ExtIdx)
11037       if (InsIdx->getZExtValue() * SmallVT.getScalarType().getSizeInBits() ==
11038           ExtIdx->getZExtValue() * NVT.getScalarType().getSizeInBits())
11039         return DAG.getNode(ISD::BITCAST, dl, NVT, V->getOperand(1));
11040       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NVT,
11041                          DAG.getNode(ISD::BITCAST, dl,
11042                                      N->getOperand(0).getValueType(),
11043                                      V->getOperand(0)), N->getOperand(1));
11044     }
11045   }
11046
11047   return SDValue();
11048 }
11049
11050 static SDValue simplifyShuffleOperandRecursively(SmallBitVector &UsedElements,
11051                                                  SDValue V, SelectionDAG &DAG) {
11052   SDLoc DL(V);
11053   EVT VT = V.getValueType();
11054
11055   switch (V.getOpcode()) {
11056   default:
11057     return V;
11058
11059   case ISD::CONCAT_VECTORS: {
11060     EVT OpVT = V->getOperand(0).getValueType();
11061     int OpSize = OpVT.getVectorNumElements();
11062     SmallBitVector OpUsedElements(OpSize, false);
11063     bool FoundSimplification = false;
11064     SmallVector<SDValue, 4> NewOps;
11065     NewOps.reserve(V->getNumOperands());
11066     for (int i = 0, NumOps = V->getNumOperands(); i < NumOps; ++i) {
11067       SDValue Op = V->getOperand(i);
11068       bool OpUsed = false;
11069       for (int j = 0; j < OpSize; ++j)
11070         if (UsedElements[i * OpSize + j]) {
11071           OpUsedElements[j] = true;
11072           OpUsed = true;
11073         }
11074       NewOps.push_back(
11075           OpUsed ? simplifyShuffleOperandRecursively(OpUsedElements, Op, DAG)
11076                  : DAG.getUNDEF(OpVT));
11077       FoundSimplification |= Op == NewOps.back();
11078       OpUsedElements.reset();
11079     }
11080     if (FoundSimplification)
11081       V = DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, NewOps);
11082     return V;
11083   }
11084
11085   case ISD::INSERT_SUBVECTOR: {
11086     SDValue BaseV = V->getOperand(0);
11087     SDValue SubV = V->getOperand(1);
11088     auto *IdxN = dyn_cast<ConstantSDNode>(V->getOperand(2));
11089     if (!IdxN)
11090       return V;
11091
11092     int SubSize = SubV.getValueType().getVectorNumElements();
11093     int Idx = IdxN->getZExtValue();
11094     bool SubVectorUsed = false;
11095     SmallBitVector SubUsedElements(SubSize, false);
11096     for (int i = 0; i < SubSize; ++i)
11097       if (UsedElements[i + Idx]) {
11098         SubVectorUsed = true;
11099         SubUsedElements[i] = true;
11100         UsedElements[i + Idx] = false;
11101       }
11102
11103     // Now recurse on both the base and sub vectors.
11104     SDValue SimplifiedSubV =
11105         SubVectorUsed
11106             ? simplifyShuffleOperandRecursively(SubUsedElements, SubV, DAG)
11107             : DAG.getUNDEF(SubV.getValueType());
11108     SDValue SimplifiedBaseV = simplifyShuffleOperandRecursively(UsedElements, BaseV, DAG);
11109     if (SimplifiedSubV != SubV || SimplifiedBaseV != BaseV)
11110       V = DAG.getNode(ISD::INSERT_SUBVECTOR, DL, VT,
11111                       SimplifiedBaseV, SimplifiedSubV, V->getOperand(2));
11112     return V;
11113   }
11114   }
11115 }
11116
11117 static SDValue simplifyShuffleOperands(ShuffleVectorSDNode *SVN, SDValue N0,
11118                                        SDValue N1, SelectionDAG &DAG) {
11119   EVT VT = SVN->getValueType(0);
11120   int NumElts = VT.getVectorNumElements();
11121   SmallBitVector N0UsedElements(NumElts, false), N1UsedElements(NumElts, false);
11122   for (int M : SVN->getMask())
11123     if (M >= 0 && M < NumElts)
11124       N0UsedElements[M] = true;
11125     else if (M >= NumElts)
11126       N1UsedElements[M - NumElts] = true;
11127
11128   SDValue S0 = simplifyShuffleOperandRecursively(N0UsedElements, N0, DAG);
11129   SDValue S1 = simplifyShuffleOperandRecursively(N1UsedElements, N1, DAG);
11130   if (S0 == N0 && S1 == N1)
11131     return SDValue();
11132
11133   return DAG.getVectorShuffle(VT, SDLoc(SVN), S0, S1, SVN->getMask());
11134 }
11135
11136 // Tries to turn a shuffle of two CONCAT_VECTORS into a single concat.
11137 static SDValue partitionShuffleOfConcats(SDNode *N, SelectionDAG &DAG) {
11138   EVT VT = N->getValueType(0);
11139   unsigned NumElts = VT.getVectorNumElements();
11140
11141   SDValue N0 = N->getOperand(0);
11142   SDValue N1 = N->getOperand(1);
11143   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
11144
11145   SmallVector<SDValue, 4> Ops;
11146   EVT ConcatVT = N0.getOperand(0).getValueType();
11147   unsigned NumElemsPerConcat = ConcatVT.getVectorNumElements();
11148   unsigned NumConcats = NumElts / NumElemsPerConcat;
11149
11150   // Look at every vector that's inserted. We're looking for exact
11151   // subvector-sized copies from a concatenated vector
11152   for (unsigned I = 0; I != NumConcats; ++I) {
11153     // Make sure we're dealing with a copy.
11154     unsigned Begin = I * NumElemsPerConcat;
11155     bool AllUndef = true, NoUndef = true;
11156     for (unsigned J = Begin; J != Begin + NumElemsPerConcat; ++J) {
11157       if (SVN->getMaskElt(J) >= 0)
11158         AllUndef = false;
11159       else
11160         NoUndef = false;
11161     }
11162
11163     if (NoUndef) {
11164       if (SVN->getMaskElt(Begin) % NumElemsPerConcat != 0)
11165         return SDValue();
11166
11167       for (unsigned J = 1; J != NumElemsPerConcat; ++J)
11168         if (SVN->getMaskElt(Begin + J - 1) + 1 != SVN->getMaskElt(Begin + J))
11169           return SDValue();
11170
11171       unsigned FirstElt = SVN->getMaskElt(Begin) / NumElemsPerConcat;
11172       if (FirstElt < N0.getNumOperands())
11173         Ops.push_back(N0.getOperand(FirstElt));
11174       else
11175         Ops.push_back(N1.getOperand(FirstElt - N0.getNumOperands()));
11176
11177     } else if (AllUndef) {
11178       Ops.push_back(DAG.getUNDEF(N0.getOperand(0).getValueType()));
11179     } else { // Mixed with general masks and undefs, can't do optimization.
11180       return SDValue();
11181     }
11182   }
11183
11184   return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Ops);
11185 }
11186
11187 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
11188   EVT VT = N->getValueType(0);
11189   unsigned NumElts = VT.getVectorNumElements();
11190
11191   SDValue N0 = N->getOperand(0);
11192   SDValue N1 = N->getOperand(1);
11193
11194   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
11195
11196   // Canonicalize shuffle undef, undef -> undef
11197   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
11198     return DAG.getUNDEF(VT);
11199
11200   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
11201
11202   // Canonicalize shuffle v, v -> v, undef
11203   if (N0 == N1) {
11204     SmallVector<int, 8> NewMask;
11205     for (unsigned i = 0; i != NumElts; ++i) {
11206       int Idx = SVN->getMaskElt(i);
11207       if (Idx >= (int)NumElts) Idx -= NumElts;
11208       NewMask.push_back(Idx);
11209     }
11210     return DAG.getVectorShuffle(VT, SDLoc(N), N0, DAG.getUNDEF(VT),
11211                                 &NewMask[0]);
11212   }
11213
11214   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
11215   if (N0.getOpcode() == ISD::UNDEF) {
11216     SmallVector<int, 8> NewMask;
11217     for (unsigned i = 0; i != NumElts; ++i) {
11218       int Idx = SVN->getMaskElt(i);
11219       if (Idx >= 0) {
11220         if (Idx >= (int)NumElts)
11221           Idx -= NumElts;
11222         else
11223           Idx = -1; // remove reference to lhs
11224       }
11225       NewMask.push_back(Idx);
11226     }
11227     return DAG.getVectorShuffle(VT, SDLoc(N), N1, DAG.getUNDEF(VT),
11228                                 &NewMask[0]);
11229   }
11230
11231   // Remove references to rhs if it is undef
11232   if (N1.getOpcode() == ISD::UNDEF) {
11233     bool Changed = false;
11234     SmallVector<int, 8> NewMask;
11235     for (unsigned i = 0; i != NumElts; ++i) {
11236       int Idx = SVN->getMaskElt(i);
11237       if (Idx >= (int)NumElts) {
11238         Idx = -1;
11239         Changed = true;
11240       }
11241       NewMask.push_back(Idx);
11242     }
11243     if (Changed)
11244       return DAG.getVectorShuffle(VT, SDLoc(N), N0, N1, &NewMask[0]);
11245   }
11246
11247   // If it is a splat, check if the argument vector is another splat or a
11248   // build_vector with all scalar elements the same.
11249   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
11250     SDNode *V = N0.getNode();
11251
11252     // If this is a bit convert that changes the element type of the vector but
11253     // not the number of vector elements, look through it.  Be careful not to
11254     // look though conversions that change things like v4f32 to v2f64.
11255     if (V->getOpcode() == ISD::BITCAST) {
11256       SDValue ConvInput = V->getOperand(0);
11257       if (ConvInput.getValueType().isVector() &&
11258           ConvInput.getValueType().getVectorNumElements() == NumElts)
11259         V = ConvInput.getNode();
11260     }
11261
11262     if (V->getOpcode() == ISD::BUILD_VECTOR) {
11263       assert(V->getNumOperands() == NumElts &&
11264              "BUILD_VECTOR has wrong number of operands");
11265       SDValue Base;
11266       bool AllSame = true;
11267       for (unsigned i = 0; i != NumElts; ++i) {
11268         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
11269           Base = V->getOperand(i);
11270           break;
11271         }
11272       }
11273       // Splat of <u, u, u, u>, return <u, u, u, u>
11274       if (!Base.getNode())
11275         return N0;
11276       for (unsigned i = 0; i != NumElts; ++i) {
11277         if (V->getOperand(i) != Base) {
11278           AllSame = false;
11279           break;
11280         }
11281       }
11282       // Splat of <x, x, x, x>, return <x, x, x, x>
11283       if (AllSame)
11284         return N0;
11285     }
11286   }
11287
11288   // There are various patterns used to build up a vector from smaller vectors,
11289   // subvectors, or elements. Scan chains of these and replace unused insertions
11290   // or components with undef.
11291   if (SDValue S = simplifyShuffleOperands(SVN, N0, N1, DAG))
11292     return S;
11293
11294   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
11295       Level < AfterLegalizeVectorOps &&
11296       (N1.getOpcode() == ISD::UNDEF ||
11297       (N1.getOpcode() == ISD::CONCAT_VECTORS &&
11298        N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()))) {
11299     SDValue V = partitionShuffleOfConcats(N, DAG);
11300
11301     if (V.getNode())
11302       return V;
11303   }
11304
11305   // Canonicalize shuffles according to rules:
11306   //  shuffle(A, shuffle(A, B)) -> shuffle(shuffle(A,B), A)
11307   //  shuffle(B, shuffle(A, B)) -> shuffle(shuffle(A,B), B)
11308   //  shuffle(B, shuffle(A, Undef)) -> shuffle(shuffle(A, Undef), B)
11309   if (N1.getOpcode() == ISD::VECTOR_SHUFFLE &&
11310       N0.getOpcode() != ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
11311       TLI.isTypeLegal(VT)) {
11312     // The incoming shuffle must be of the same type as the result of the
11313     // current shuffle.
11314     assert(N1->getOperand(0).getValueType() == VT &&
11315            "Shuffle types don't match");
11316
11317     SDValue SV0 = N1->getOperand(0);
11318     SDValue SV1 = N1->getOperand(1);
11319     bool HasSameOp0 = N0 == SV0;
11320     bool IsSV1Undef = SV1.getOpcode() == ISD::UNDEF;
11321     if (HasSameOp0 || IsSV1Undef || N0 == SV1)
11322       // Commute the operands of this shuffle so that next rule
11323       // will trigger.
11324       return DAG.getCommutedVectorShuffle(*SVN);
11325   }
11326
11327   // Try to fold according to rules:
11328   //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, B, M2)
11329   //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, C, M2)
11330   //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(B, C, M2)
11331   // Don't try to fold shuffles with illegal type.
11332   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
11333       TLI.isTypeLegal(VT)) {
11334     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
11335
11336     // The incoming shuffle must be of the same type as the result of the
11337     // current shuffle.
11338     assert(OtherSV->getOperand(0).getValueType() == VT &&
11339            "Shuffle types don't match");
11340
11341     SDValue SV0, SV1;
11342     SmallVector<int, 4> Mask;
11343     // Compute the combined shuffle mask for a shuffle with SV0 as the first
11344     // operand, and SV1 as the second operand.
11345     for (unsigned i = 0; i != NumElts; ++i) {
11346       int Idx = SVN->getMaskElt(i);
11347       if (Idx < 0) {
11348         // Propagate Undef.
11349         Mask.push_back(Idx);
11350         continue;
11351       }
11352
11353       SDValue CurrentVec;
11354       if (Idx < (int)NumElts) {
11355         // This shuffle index refers to the inner shuffle N0. Lookup the inner
11356         // shuffle mask to identify which vector is actually referenced.
11357         Idx = OtherSV->getMaskElt(Idx);
11358         if (Idx < 0) {
11359           // Propagate Undef.
11360           Mask.push_back(Idx);
11361           continue;
11362         }
11363
11364         CurrentVec = (Idx < (int) NumElts) ? OtherSV->getOperand(0)
11365                                            : OtherSV->getOperand(1);
11366       } else {
11367         // This shuffle index references an element within N1.
11368         CurrentVec = N1;
11369       }
11370
11371       // Simple case where 'CurrentVec' is UNDEF.
11372       if (CurrentVec.getOpcode() == ISD::UNDEF) {
11373         Mask.push_back(-1);
11374         continue;
11375       }
11376
11377       // Canonicalize the shuffle index. We don't know yet if CurrentVec
11378       // will be the first or second operand of the combined shuffle.
11379       Idx = Idx % NumElts;
11380       if (!SV0.getNode() || SV0 == CurrentVec) {
11381         // Ok. CurrentVec is the left hand side.
11382         // Update the mask accordingly.
11383         SV0 = CurrentVec;
11384         Mask.push_back(Idx);
11385         continue;
11386       }
11387
11388       // Bail out if we cannot convert the shuffle pair into a single shuffle.
11389       if (SV1.getNode() && SV1 != CurrentVec)
11390         return SDValue();
11391
11392       // Ok. CurrentVec is the right hand side.
11393       // Update the mask accordingly.
11394       SV1 = CurrentVec;
11395       Mask.push_back(Idx + NumElts);
11396     }
11397
11398     // Check if all indices in Mask are Undef. In case, propagate Undef.
11399     bool isUndefMask = true;
11400     for (unsigned i = 0; i != NumElts && isUndefMask; ++i)
11401       isUndefMask &= Mask[i] < 0;
11402
11403     if (isUndefMask)
11404       return DAG.getUNDEF(VT);
11405
11406     if (!SV0.getNode())
11407       SV0 = DAG.getUNDEF(VT);
11408     if (!SV1.getNode())
11409       SV1 = DAG.getUNDEF(VT);
11410
11411     // Avoid introducing shuffles with illegal mask.
11412     if (!TLI.isShuffleMaskLegal(Mask, VT)) {
11413       // Compute the commuted shuffle mask and test again.
11414       for (unsigned i = 0; i != NumElts; ++i) {
11415         int idx = Mask[i];
11416         if (idx < 0)
11417           continue;
11418         else if (idx < (int)NumElts)
11419           Mask[i] = idx + NumElts;
11420         else
11421           Mask[i] = idx - NumElts;
11422       }
11423
11424       if (!TLI.isShuffleMaskLegal(Mask, VT))
11425         return SDValue();
11426  
11427       //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(B, A, M2)
11428       //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(C, A, M2)
11429       //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(C, B, M2)
11430       std::swap(SV0, SV1);
11431     }
11432
11433     //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, B, M2)
11434     //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(A, C, M2)
11435     //   shuffle(shuffle(A, B, M0), C, M1) -> shuffle(B, C, M2)
11436     return DAG.getVectorShuffle(VT, SDLoc(N), SV0, SV1, &Mask[0]);
11437   }
11438
11439   return SDValue();
11440 }
11441
11442 SDValue DAGCombiner::visitINSERT_SUBVECTOR(SDNode *N) {
11443   SDValue N0 = N->getOperand(0);
11444   SDValue N2 = N->getOperand(2);
11445
11446   // If the input vector is a concatenation, and the insert replaces
11447   // one of the halves, we can optimize into a single concat_vectors.
11448   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
11449       N0->getNumOperands() == 2 && N2.getOpcode() == ISD::Constant) {
11450     APInt InsIdx = cast<ConstantSDNode>(N2)->getAPIntValue();
11451     EVT VT = N->getValueType(0);
11452
11453     // Lower half: fold (insert_subvector (concat_vectors X, Y), Z) ->
11454     // (concat_vectors Z, Y)
11455     if (InsIdx == 0)
11456       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
11457                          N->getOperand(1), N0.getOperand(1));
11458
11459     // Upper half: fold (insert_subvector (concat_vectors X, Y), Z) ->
11460     // (concat_vectors X, Z)
11461     if (InsIdx == VT.getVectorNumElements()/2)
11462       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
11463                          N0.getOperand(0), N->getOperand(1));
11464   }
11465
11466   return SDValue();
11467 }
11468
11469 /// Returns a vector_shuffle if it able to transform an AND to a vector_shuffle
11470 /// with the destination vector and a zero vector.
11471 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
11472 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
11473 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
11474   EVT VT = N->getValueType(0);
11475   SDLoc dl(N);
11476   SDValue LHS = N->getOperand(0);
11477   SDValue RHS = N->getOperand(1);
11478   if (N->getOpcode() == ISD::AND) {
11479     if (RHS.getOpcode() == ISD::BITCAST)
11480       RHS = RHS.getOperand(0);
11481     if (RHS.getOpcode() == ISD::BUILD_VECTOR) {
11482       SmallVector<int, 8> Indices;
11483       unsigned NumElts = RHS.getNumOperands();
11484       for (unsigned i = 0; i != NumElts; ++i) {
11485         SDValue Elt = RHS.getOperand(i);
11486         if (!isa<ConstantSDNode>(Elt))
11487           return SDValue();
11488
11489         if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
11490           Indices.push_back(i);
11491         else if (cast<ConstantSDNode>(Elt)->isNullValue())
11492           Indices.push_back(NumElts+i);
11493         else
11494           return SDValue();
11495       }
11496
11497       // Let's see if the target supports this vector_shuffle.
11498       EVT RVT = RHS.getValueType();
11499       if (!TLI.isVectorClearMaskLegal(Indices, RVT))
11500         return SDValue();
11501
11502       // Return the new VECTOR_SHUFFLE node.
11503       EVT EltVT = RVT.getVectorElementType();
11504       SmallVector<SDValue,8> ZeroOps(RVT.getVectorNumElements(),
11505                                      DAG.getConstant(0, EltVT));
11506       SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), RVT, ZeroOps);
11507       LHS = DAG.getNode(ISD::BITCAST, dl, RVT, LHS);
11508       SDValue Shuf = DAG.getVectorShuffle(RVT, dl, LHS, Zero, &Indices[0]);
11509       return DAG.getNode(ISD::BITCAST, dl, VT, Shuf);
11510     }
11511   }
11512
11513   return SDValue();
11514 }
11515
11516 /// Visit a binary vector operation, like ADD.
11517 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
11518   assert(N->getValueType(0).isVector() &&
11519          "SimplifyVBinOp only works on vectors!");
11520
11521   SDValue LHS = N->getOperand(0);
11522   SDValue RHS = N->getOperand(1);
11523   SDValue Shuffle = XformToShuffleWithZero(N);
11524   if (Shuffle.getNode()) return Shuffle;
11525
11526   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
11527   // this operation.
11528   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
11529       RHS.getOpcode() == ISD::BUILD_VECTOR) {
11530     // Check if both vectors are constants. If not bail out.
11531     if (!(cast<BuildVectorSDNode>(LHS)->isConstant() &&
11532           cast<BuildVectorSDNode>(RHS)->isConstant()))
11533       return SDValue();
11534
11535     SmallVector<SDValue, 8> Ops;
11536     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
11537       SDValue LHSOp = LHS.getOperand(i);
11538       SDValue RHSOp = RHS.getOperand(i);
11539
11540       // Can't fold divide by zero.
11541       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
11542           N->getOpcode() == ISD::FDIV) {
11543         if ((RHSOp.getOpcode() == ISD::Constant &&
11544              cast<ConstantSDNode>(RHSOp.getNode())->isNullValue()) ||
11545             (RHSOp.getOpcode() == ISD::ConstantFP &&
11546              cast<ConstantFPSDNode>(RHSOp.getNode())->getValueAPF().isZero()))
11547           break;
11548       }
11549
11550       EVT VT = LHSOp.getValueType();
11551       EVT RVT = RHSOp.getValueType();
11552       if (RVT != VT) {
11553         // Integer BUILD_VECTOR operands may have types larger than the element
11554         // size (e.g., when the element type is not legal).  Prior to type
11555         // legalization, the types may not match between the two BUILD_VECTORS.
11556         // Truncate one of the operands to make them match.
11557         if (RVT.getSizeInBits() > VT.getSizeInBits()) {
11558           RHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, RHSOp);
11559         } else {
11560           LHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), RVT, LHSOp);
11561           VT = RVT;
11562         }
11563       }
11564       SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(LHS), VT,
11565                                    LHSOp, RHSOp);
11566       if (FoldOp.getOpcode() != ISD::UNDEF &&
11567           FoldOp.getOpcode() != ISD::Constant &&
11568           FoldOp.getOpcode() != ISD::ConstantFP)
11569         break;
11570       Ops.push_back(FoldOp);
11571       AddToWorklist(FoldOp.getNode());
11572     }
11573
11574     if (Ops.size() == LHS.getNumOperands())
11575       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), LHS.getValueType(), Ops);
11576   }
11577
11578   // Type legalization might introduce new shuffles in the DAG.
11579   // Fold (VBinOp (shuffle (A, Undef, Mask)), (shuffle (B, Undef, Mask)))
11580   //   -> (shuffle (VBinOp (A, B)), Undef, Mask).
11581   if (LegalTypes && isa<ShuffleVectorSDNode>(LHS) &&
11582       isa<ShuffleVectorSDNode>(RHS) && LHS.hasOneUse() && RHS.hasOneUse() &&
11583       LHS.getOperand(1).getOpcode() == ISD::UNDEF &&
11584       RHS.getOperand(1).getOpcode() == ISD::UNDEF) {
11585     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(LHS);
11586     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(RHS);
11587
11588     if (SVN0->getMask().equals(SVN1->getMask())) {
11589       EVT VT = N->getValueType(0);
11590       SDValue UndefVector = LHS.getOperand(1);
11591       SDValue NewBinOp = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
11592                                      LHS.getOperand(0), RHS.getOperand(0));
11593       AddUsersToWorklist(N);
11594       return DAG.getVectorShuffle(VT, SDLoc(N), NewBinOp, UndefVector,
11595                                   &SVN0->getMask()[0]);
11596     }
11597   }
11598
11599   return SDValue();
11600 }
11601
11602 /// Visit a binary vector operation, like FABS/FNEG.
11603 SDValue DAGCombiner::SimplifyVUnaryOp(SDNode *N) {
11604   assert(N->getValueType(0).isVector() &&
11605          "SimplifyVUnaryOp only works on vectors!");
11606
11607   SDValue N0 = N->getOperand(0);
11608
11609   if (N0.getOpcode() != ISD::BUILD_VECTOR)
11610     return SDValue();
11611
11612   // Operand is a BUILD_VECTOR node, see if we can constant fold it.
11613   SmallVector<SDValue, 8> Ops;
11614   for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
11615     SDValue Op = N0.getOperand(i);
11616     if (Op.getOpcode() != ISD::UNDEF &&
11617         Op.getOpcode() != ISD::ConstantFP)
11618       break;
11619     EVT EltVT = Op.getValueType();
11620     SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(N0), EltVT, Op);
11621     if (FoldOp.getOpcode() != ISD::UNDEF &&
11622         FoldOp.getOpcode() != ISD::ConstantFP)
11623       break;
11624     Ops.push_back(FoldOp);
11625     AddToWorklist(FoldOp.getNode());
11626   }
11627
11628   if (Ops.size() != N0.getNumOperands())
11629     return SDValue();
11630
11631   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), N0.getValueType(), Ops);
11632 }
11633
11634 SDValue DAGCombiner::SimplifySelect(SDLoc DL, SDValue N0,
11635                                     SDValue N1, SDValue N2){
11636   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
11637
11638   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
11639                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
11640
11641   // If we got a simplified select_cc node back from SimplifySelectCC, then
11642   // break it down into a new SETCC node, and a new SELECT node, and then return
11643   // the SELECT node, since we were called with a SELECT node.
11644   if (SCC.getNode()) {
11645     // Check to see if we got a select_cc back (to turn into setcc/select).
11646     // Otherwise, just return whatever node we got back, like fabs.
11647     if (SCC.getOpcode() == ISD::SELECT_CC) {
11648       SDValue SETCC = DAG.getNode(ISD::SETCC, SDLoc(N0),
11649                                   N0.getValueType(),
11650                                   SCC.getOperand(0), SCC.getOperand(1),
11651                                   SCC.getOperand(4));
11652       AddToWorklist(SETCC.getNode());
11653       return DAG.getSelect(SDLoc(SCC), SCC.getValueType(), SETCC,
11654                            SCC.getOperand(2), SCC.getOperand(3));
11655     }
11656
11657     return SCC;
11658   }
11659   return SDValue();
11660 }
11661
11662 /// Given a SELECT or a SELECT_CC node, where LHS and RHS are the two values
11663 /// being selected between, see if we can simplify the select.  Callers of this
11664 /// should assume that TheSelect is deleted if this returns true.  As such, they
11665 /// should return the appropriate thing (e.g. the node) back to the top-level of
11666 /// the DAG combiner loop to avoid it being looked at.
11667 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
11668                                     SDValue RHS) {
11669
11670   // Cannot simplify select with vector condition
11671   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
11672
11673   // If this is a select from two identical things, try to pull the operation
11674   // through the select.
11675   if (LHS.getOpcode() != RHS.getOpcode() ||
11676       !LHS.hasOneUse() || !RHS.hasOneUse())
11677     return false;
11678
11679   // If this is a load and the token chain is identical, replace the select
11680   // of two loads with a load through a select of the address to load from.
11681   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
11682   // constants have been dropped into the constant pool.
11683   if (LHS.getOpcode() == ISD::LOAD) {
11684     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
11685     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
11686
11687     // Token chains must be identical.
11688     if (LHS.getOperand(0) != RHS.getOperand(0) ||
11689         // Do not let this transformation reduce the number of volatile loads.
11690         LLD->isVolatile() || RLD->isVolatile() ||
11691         // If this is an EXTLOAD, the VT's must match.
11692         LLD->getMemoryVT() != RLD->getMemoryVT() ||
11693         // If this is an EXTLOAD, the kind of extension must match.
11694         (LLD->getExtensionType() != RLD->getExtensionType() &&
11695          // The only exception is if one of the extensions is anyext.
11696          LLD->getExtensionType() != ISD::EXTLOAD &&
11697          RLD->getExtensionType() != ISD::EXTLOAD) ||
11698         // FIXME: this discards src value information.  This is
11699         // over-conservative. It would be beneficial to be able to remember
11700         // both potential memory locations.  Since we are discarding
11701         // src value info, don't do the transformation if the memory
11702         // locations are not in the default address space.
11703         LLD->getPointerInfo().getAddrSpace() != 0 ||
11704         RLD->getPointerInfo().getAddrSpace() != 0 ||
11705         !TLI.isOperationLegalOrCustom(TheSelect->getOpcode(),
11706                                       LLD->getBasePtr().getValueType()))
11707       return false;
11708
11709     // Check that the select condition doesn't reach either load.  If so,
11710     // folding this will induce a cycle into the DAG.  If not, this is safe to
11711     // xform, so create a select of the addresses.
11712     SDValue Addr;
11713     if (TheSelect->getOpcode() == ISD::SELECT) {
11714       SDNode *CondNode = TheSelect->getOperand(0).getNode();
11715       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
11716           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
11717         return false;
11718       // The loads must not depend on one another.
11719       if (LLD->isPredecessorOf(RLD) ||
11720           RLD->isPredecessorOf(LLD))
11721         return false;
11722       Addr = DAG.getSelect(SDLoc(TheSelect),
11723                            LLD->getBasePtr().getValueType(),
11724                            TheSelect->getOperand(0), LLD->getBasePtr(),
11725                            RLD->getBasePtr());
11726     } else {  // Otherwise SELECT_CC
11727       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
11728       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
11729
11730       if ((LLD->hasAnyUseOfValue(1) &&
11731            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
11732           (RLD->hasAnyUseOfValue(1) &&
11733            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
11734         return false;
11735
11736       Addr = DAG.getNode(ISD::SELECT_CC, SDLoc(TheSelect),
11737                          LLD->getBasePtr().getValueType(),
11738                          TheSelect->getOperand(0),
11739                          TheSelect->getOperand(1),
11740                          LLD->getBasePtr(), RLD->getBasePtr(),
11741                          TheSelect->getOperand(4));
11742     }
11743
11744     SDValue Load;
11745     // It is safe to replace the two loads if they have different alignments,
11746     // but the new load must be the minimum (most restrictive) alignment of the
11747     // inputs.
11748     bool isInvariant = LLD->isInvariant() & RLD->isInvariant();
11749     unsigned Alignment = std::min(LLD->getAlignment(), RLD->getAlignment());
11750     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
11751       Load = DAG.getLoad(TheSelect->getValueType(0),
11752                          SDLoc(TheSelect),
11753                          // FIXME: Discards pointer and AA info.
11754                          LLD->getChain(), Addr, MachinePointerInfo(),
11755                          LLD->isVolatile(), LLD->isNonTemporal(),
11756                          isInvariant, Alignment);
11757     } else {
11758       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
11759                             RLD->getExtensionType() : LLD->getExtensionType(),
11760                             SDLoc(TheSelect),
11761                             TheSelect->getValueType(0),
11762                             // FIXME: Discards pointer and AA info.
11763                             LLD->getChain(), Addr, MachinePointerInfo(),
11764                             LLD->getMemoryVT(), LLD->isVolatile(),
11765                             LLD->isNonTemporal(), isInvariant, Alignment);
11766     }
11767
11768     // Users of the select now use the result of the load.
11769     CombineTo(TheSelect, Load);
11770
11771     // Users of the old loads now use the new load's chain.  We know the
11772     // old-load value is dead now.
11773     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
11774     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
11775     return true;
11776   }
11777
11778   return false;
11779 }
11780
11781 /// Simplify an expression of the form (N0 cond N1) ? N2 : N3
11782 /// where 'cond' is the comparison specified by CC.
11783 SDValue DAGCombiner::SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1,
11784                                       SDValue N2, SDValue N3,
11785                                       ISD::CondCode CC, bool NotExtCompare) {
11786   // (x ? y : y) -> y.
11787   if (N2 == N3) return N2;
11788
11789   EVT VT = N2.getValueType();
11790   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
11791   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
11792   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.getNode());
11793
11794   // Determine if the condition we're dealing with is constant
11795   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
11796                               N0, N1, CC, DL, false);
11797   if (SCC.getNode()) AddToWorklist(SCC.getNode());
11798   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode());
11799
11800   // fold select_cc true, x, y -> x
11801   if (SCCC && !SCCC->isNullValue())
11802     return N2;
11803   // fold select_cc false, x, y -> y
11804   if (SCCC && SCCC->isNullValue())
11805     return N3;
11806
11807   // Check to see if we can simplify the select into an fabs node
11808   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
11809     // Allow either -0.0 or 0.0
11810     if (CFP->getValueAPF().isZero()) {
11811       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
11812       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
11813           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
11814           N2 == N3.getOperand(0))
11815         return DAG.getNode(ISD::FABS, DL, VT, N0);
11816
11817       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
11818       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
11819           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
11820           N2.getOperand(0) == N3)
11821         return DAG.getNode(ISD::FABS, DL, VT, N3);
11822     }
11823   }
11824
11825   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
11826   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
11827   // in it.  This is a win when the constant is not otherwise available because
11828   // it replaces two constant pool loads with one.  We only do this if the FP
11829   // type is known to be legal, because if it isn't, then we are before legalize
11830   // types an we want the other legalization to happen first (e.g. to avoid
11831   // messing with soft float) and if the ConstantFP is not legal, because if
11832   // it is legal, we may not need to store the FP constant in a constant pool.
11833   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
11834     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
11835       if (TLI.isTypeLegal(N2.getValueType()) &&
11836           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
11837                TargetLowering::Legal &&
11838            !TLI.isFPImmLegal(TV->getValueAPF(), TV->getValueType(0)) &&
11839            !TLI.isFPImmLegal(FV->getValueAPF(), FV->getValueType(0))) &&
11840           // If both constants have multiple uses, then we won't need to do an
11841           // extra load, they are likely around in registers for other users.
11842           (TV->hasOneUse() || FV->hasOneUse())) {
11843         Constant *Elts[] = {
11844           const_cast<ConstantFP*>(FV->getConstantFPValue()),
11845           const_cast<ConstantFP*>(TV->getConstantFPValue())
11846         };
11847         Type *FPTy = Elts[0]->getType();
11848         const DataLayout &TD = *TLI.getDataLayout();
11849
11850         // Create a ConstantArray of the two constants.
11851         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
11852         SDValue CPIdx = DAG.getConstantPool(CA, TLI.getPointerTy(),
11853                                             TD.getPrefTypeAlignment(FPTy));
11854         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
11855
11856         // Get the offsets to the 0 and 1 element of the array so that we can
11857         // select between them.
11858         SDValue Zero = DAG.getIntPtrConstant(0);
11859         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
11860         SDValue One = DAG.getIntPtrConstant(EltSize);
11861
11862         SDValue Cond = DAG.getSetCC(DL,
11863                                     getSetCCResultType(N0.getValueType()),
11864                                     N0, N1, CC);
11865         AddToWorklist(Cond.getNode());
11866         SDValue CstOffset = DAG.getSelect(DL, Zero.getValueType(),
11867                                           Cond, One, Zero);
11868         AddToWorklist(CstOffset.getNode());
11869         CPIdx = DAG.getNode(ISD::ADD, DL, CPIdx.getValueType(), CPIdx,
11870                             CstOffset);
11871         AddToWorklist(CPIdx.getNode());
11872         return DAG.getLoad(TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
11873                            MachinePointerInfo::getConstantPool(), false,
11874                            false, false, Alignment);
11875
11876       }
11877     }
11878
11879   // Check to see if we can perform the "gzip trick", transforming
11880   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
11881   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
11882       (N1C->isNullValue() ||                         // (a < 0) ? b : 0
11883        (N1C->getAPIntValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
11884     EVT XType = N0.getValueType();
11885     EVT AType = N2.getValueType();
11886     if (XType.bitsGE(AType)) {
11887       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
11888       // single-bit constant.
11889       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue()-1)) == 0)) {
11890         unsigned ShCtV = N2C->getAPIntValue().logBase2();
11891         ShCtV = XType.getSizeInBits()-ShCtV-1;
11892         SDValue ShCt = DAG.getConstant(ShCtV,
11893                                        getShiftAmountTy(N0.getValueType()));
11894         SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0),
11895                                     XType, N0, ShCt);
11896         AddToWorklist(Shift.getNode());
11897
11898         if (XType.bitsGT(AType)) {
11899           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
11900           AddToWorklist(Shift.getNode());
11901         }
11902
11903         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
11904       }
11905
11906       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0),
11907                                   XType, N0,
11908                                   DAG.getConstant(XType.getSizeInBits()-1,
11909                                          getShiftAmountTy(N0.getValueType())));
11910       AddToWorklist(Shift.getNode());
11911
11912       if (XType.bitsGT(AType)) {
11913         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
11914         AddToWorklist(Shift.getNode());
11915       }
11916
11917       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
11918     }
11919   }
11920
11921   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
11922   // where y is has a single bit set.
11923   // A plaintext description would be, we can turn the SELECT_CC into an AND
11924   // when the condition can be materialized as an all-ones register.  Any
11925   // single bit-test can be materialized as an all-ones register with
11926   // shift-left and shift-right-arith.
11927   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
11928       N0->getValueType(0) == VT &&
11929       N1C && N1C->isNullValue() &&
11930       N2C && N2C->isNullValue()) {
11931     SDValue AndLHS = N0->getOperand(0);
11932     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
11933     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
11934       // Shift the tested bit over the sign bit.
11935       APInt AndMask = ConstAndRHS->getAPIntValue();
11936       SDValue ShlAmt =
11937         DAG.getConstant(AndMask.countLeadingZeros(),
11938                         getShiftAmountTy(AndLHS.getValueType()));
11939       SDValue Shl = DAG.getNode(ISD::SHL, SDLoc(N0), VT, AndLHS, ShlAmt);
11940
11941       // Now arithmetic right shift it all the way over, so the result is either
11942       // all-ones, or zero.
11943       SDValue ShrAmt =
11944         DAG.getConstant(AndMask.getBitWidth()-1,
11945                         getShiftAmountTy(Shl.getValueType()));
11946       SDValue Shr = DAG.getNode(ISD::SRA, SDLoc(N0), VT, Shl, ShrAmt);
11947
11948       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
11949     }
11950   }
11951
11952   // fold select C, 16, 0 -> shl C, 4
11953   if (N2C && N3C && N3C->isNullValue() && N2C->getAPIntValue().isPowerOf2() &&
11954       TLI.getBooleanContents(N0.getValueType()) ==
11955           TargetLowering::ZeroOrOneBooleanContent) {
11956
11957     // If the caller doesn't want us to simplify this into a zext of a compare,
11958     // don't do it.
11959     if (NotExtCompare && N2C->getAPIntValue() == 1)
11960       return SDValue();
11961
11962     // Get a SetCC of the condition
11963     // NOTE: Don't create a SETCC if it's not legal on this target.
11964     if (!LegalOperations ||
11965         TLI.isOperationLegal(ISD::SETCC,
11966           LegalTypes ? getSetCCResultType(N0.getValueType()) : MVT::i1)) {
11967       SDValue Temp, SCC;
11968       // cast from setcc result type to select result type
11969       if (LegalTypes) {
11970         SCC  = DAG.getSetCC(DL, getSetCCResultType(N0.getValueType()),
11971                             N0, N1, CC);
11972         if (N2.getValueType().bitsLT(SCC.getValueType()))
11973           Temp = DAG.getZeroExtendInReg(SCC, SDLoc(N2),
11974                                         N2.getValueType());
11975         else
11976           Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
11977                              N2.getValueType(), SCC);
11978       } else {
11979         SCC  = DAG.getSetCC(SDLoc(N0), MVT::i1, N0, N1, CC);
11980         Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
11981                            N2.getValueType(), SCC);
11982       }
11983
11984       AddToWorklist(SCC.getNode());
11985       AddToWorklist(Temp.getNode());
11986
11987       if (N2C->getAPIntValue() == 1)
11988         return Temp;
11989
11990       // shl setcc result by log2 n2c
11991       return DAG.getNode(
11992           ISD::SHL, DL, N2.getValueType(), Temp,
11993           DAG.getConstant(N2C->getAPIntValue().logBase2(),
11994                           getShiftAmountTy(Temp.getValueType())));
11995     }
11996   }
11997
11998   // Check to see if this is the equivalent of setcc
11999   // FIXME: Turn all of these into setcc if setcc if setcc is legal
12000   // otherwise, go ahead with the folds.
12001   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getAPIntValue() == 1ULL)) {
12002     EVT XType = N0.getValueType();
12003     if (!LegalOperations ||
12004         TLI.isOperationLegal(ISD::SETCC, getSetCCResultType(XType))) {
12005       SDValue Res = DAG.getSetCC(DL, getSetCCResultType(XType), N0, N1, CC);
12006       if (Res.getValueType() != VT)
12007         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
12008       return Res;
12009     }
12010
12011     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
12012     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
12013         (!LegalOperations ||
12014          TLI.isOperationLegal(ISD::CTLZ, XType))) {
12015       SDValue Ctlz = DAG.getNode(ISD::CTLZ, SDLoc(N0), XType, N0);
12016       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
12017                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
12018                                        getShiftAmountTy(Ctlz.getValueType())));
12019     }
12020     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
12021     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
12022       SDValue NegN0 = DAG.getNode(ISD::SUB, SDLoc(N0),
12023                                   XType, DAG.getConstant(0, XType), N0);
12024       SDValue NotN0 = DAG.getNOT(SDLoc(N0), N0, XType);
12025       return DAG.getNode(ISD::SRL, DL, XType,
12026                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
12027                          DAG.getConstant(XType.getSizeInBits()-1,
12028                                          getShiftAmountTy(XType)));
12029     }
12030     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
12031     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
12032       SDValue Sign = DAG.getNode(ISD::SRL, SDLoc(N0), XType, N0,
12033                                  DAG.getConstant(XType.getSizeInBits()-1,
12034                                          getShiftAmountTy(N0.getValueType())));
12035       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, XType));
12036     }
12037   }
12038
12039   // Check to see if this is an integer abs.
12040   // select_cc setg[te] X,  0,  X, -X ->
12041   // select_cc setgt    X, -1,  X, -X ->
12042   // select_cc setl[te] X,  0, -X,  X ->
12043   // select_cc setlt    X,  1, -X,  X ->
12044   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
12045   if (N1C) {
12046     ConstantSDNode *SubC = nullptr;
12047     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
12048          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
12049         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
12050       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
12051     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
12052               (N1C->isOne() && CC == ISD::SETLT)) &&
12053              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
12054       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
12055
12056     EVT XType = N0.getValueType();
12057     if (SubC && SubC->isNullValue() && XType.isInteger()) {
12058       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0), XType,
12059                                   N0,
12060                                   DAG.getConstant(XType.getSizeInBits()-1,
12061                                          getShiftAmountTy(N0.getValueType())));
12062       SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N0),
12063                                 XType, N0, Shift);
12064       AddToWorklist(Shift.getNode());
12065       AddToWorklist(Add.getNode());
12066       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
12067     }
12068   }
12069
12070   return SDValue();
12071 }
12072
12073 /// This is a stub for TargetLowering::SimplifySetCC.
12074 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
12075                                    SDValue N1, ISD::CondCode Cond,
12076                                    SDLoc DL, bool foldBooleans) {
12077   TargetLowering::DAGCombinerInfo
12078     DagCombineInfo(DAG, Level, false, this);
12079   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
12080 }
12081
12082 /// Given an ISD::SDIV node expressing a divide by constant, return
12083 /// a DAG expression to select that will generate the same value by multiplying
12084 /// by a magic number.
12085 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
12086 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
12087   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
12088   if (!C)
12089     return SDValue();
12090
12091   // Avoid division by zero.
12092   if (!C->getAPIntValue())
12093     return SDValue();
12094
12095   std::vector<SDNode*> Built;
12096   SDValue S =
12097       TLI.BuildSDIV(N, C->getAPIntValue(), DAG, LegalOperations, &Built);
12098
12099   for (SDNode *N : Built)
12100     AddToWorklist(N);
12101   return S;
12102 }
12103
12104 /// Given an ISD::SDIV node expressing a divide by constant power of 2, return a
12105 /// DAG expression that will generate the same value by right shifting.
12106 SDValue DAGCombiner::BuildSDIVPow2(SDNode *N) {
12107   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
12108   if (!C)
12109     return SDValue();
12110
12111   // Avoid division by zero.
12112   if (!C->getAPIntValue())
12113     return SDValue();
12114
12115   std::vector<SDNode *> Built;
12116   SDValue S = TLI.BuildSDIVPow2(N, C->getAPIntValue(), DAG, &Built);
12117
12118   for (SDNode *N : Built)
12119     AddToWorklist(N);
12120   return S;
12121 }
12122
12123 /// Given an ISD::UDIV node expressing a divide by constant, return a DAG
12124 /// expression that will generate the same value by multiplying by a magic
12125 /// number.
12126 /// Ref: "Hacker's Delight" or "The PowerPC Compiler Writer's Guide".
12127 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
12128   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
12129   if (!C)
12130     return SDValue();
12131
12132   // Avoid division by zero.
12133   if (!C->getAPIntValue())
12134     return SDValue();
12135
12136   std::vector<SDNode*> Built;
12137   SDValue S =
12138       TLI.BuildUDIV(N, C->getAPIntValue(), DAG, LegalOperations, &Built);
12139
12140   for (SDNode *N : Built)
12141     AddToWorklist(N);
12142   return S;
12143 }
12144
12145 SDValue DAGCombiner::BuildReciprocalEstimate(SDValue Op) {
12146   if (Level >= AfterLegalizeDAG)
12147     return SDValue();
12148
12149   // Expose the DAG combiner to the target combiner implementations.
12150   TargetLowering::DAGCombinerInfo DCI(DAG, Level, false, this);
12151
12152   unsigned Iterations = 0;
12153   if (SDValue Est = TLI.getRecipEstimate(Op, DCI, Iterations)) {
12154     if (Iterations) {
12155       // Newton iteration for a function: F(X) is X_{i+1} = X_i - F(X_i)/F'(X_i)
12156       // For the reciprocal, we need to find the zero of the function:
12157       //   F(X) = A X - 1 [which has a zero at X = 1/A]
12158       //     =>
12159       //   X_{i+1} = X_i (2 - A X_i) = X_i + X_i (1 - A X_i) [this second form
12160       //     does not require additional intermediate precision]
12161       EVT VT = Op.getValueType();
12162       SDLoc DL(Op);
12163       SDValue FPOne = DAG.getConstantFP(1.0, VT);
12164
12165       AddToWorklist(Est.getNode());
12166
12167       // Newton iterations: Est = Est + Est (1 - Arg * Est)
12168       for (unsigned i = 0; i < Iterations; ++i) {
12169         SDValue NewEst = DAG.getNode(ISD::FMUL, DL, VT, Op, Est);
12170         AddToWorklist(NewEst.getNode());
12171
12172         NewEst = DAG.getNode(ISD::FSUB, DL, VT, FPOne, NewEst);
12173         AddToWorklist(NewEst.getNode());
12174
12175         NewEst = DAG.getNode(ISD::FMUL, DL, VT, Est, NewEst);
12176         AddToWorklist(NewEst.getNode());
12177
12178         Est = DAG.getNode(ISD::FADD, DL, VT, Est, NewEst);
12179         AddToWorklist(Est.getNode());
12180       }
12181     }
12182     return Est;
12183   }
12184
12185   return SDValue();
12186 }
12187
12188 /// Newton iteration for a function: F(X) is X_{i+1} = X_i - F(X_i)/F'(X_i)
12189 /// For the reciprocal sqrt, we need to find the zero of the function:
12190 ///   F(X) = 1/X^2 - A [which has a zero at X = 1/sqrt(A)]
12191 ///     =>
12192 ///   X_{i+1} = X_i (1.5 - A X_i^2 / 2)
12193 /// As a result, we precompute A/2 prior to the iteration loop.
12194 SDValue DAGCombiner::BuildRsqrtNROneConst(SDValue Arg, SDValue Est,
12195                                           unsigned Iterations) {
12196   EVT VT = Arg.getValueType();
12197   SDLoc DL(Arg);
12198   SDValue ThreeHalves = DAG.getConstantFP(1.5, VT);
12199
12200   // We now need 0.5 * Arg which we can write as (1.5 * Arg - Arg) so that
12201   // this entire sequence requires only one FP constant.
12202   SDValue HalfArg = DAG.getNode(ISD::FMUL, DL, VT, ThreeHalves, Arg);
12203   AddToWorklist(HalfArg.getNode());
12204
12205   HalfArg = DAG.getNode(ISD::FSUB, DL, VT, HalfArg, Arg);
12206   AddToWorklist(HalfArg.getNode());
12207
12208   // Newton iterations: Est = Est * (1.5 - HalfArg * Est * Est)
12209   for (unsigned i = 0; i < Iterations; ++i) {
12210     SDValue NewEst = DAG.getNode(ISD::FMUL, DL, VT, Est, Est);
12211     AddToWorklist(NewEst.getNode());
12212
12213     NewEst = DAG.getNode(ISD::FMUL, DL, VT, HalfArg, NewEst);
12214     AddToWorklist(NewEst.getNode());
12215
12216     NewEst = DAG.getNode(ISD::FSUB, DL, VT, ThreeHalves, NewEst);
12217     AddToWorklist(NewEst.getNode());
12218
12219     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, NewEst);
12220     AddToWorklist(Est.getNode());
12221   }
12222   return Est;
12223 }
12224
12225 /// Newton iteration for a function: F(X) is X_{i+1} = X_i - F(X_i)/F'(X_i)
12226 /// For the reciprocal sqrt, we need to find the zero of the function:
12227 ///   F(X) = 1/X^2 - A [which has a zero at X = 1/sqrt(A)]
12228 ///     =>
12229 ///   X_{i+1} = (-0.5 * X_i) * (A * X_i * X_i + (-3.0))
12230 SDValue DAGCombiner::BuildRsqrtNRTwoConst(SDValue Arg, SDValue Est,
12231                                           unsigned Iterations) {
12232   EVT VT = Arg.getValueType();
12233   SDLoc DL(Arg);
12234   SDValue MinusThree = DAG.getConstantFP(-3.0, VT);
12235   SDValue MinusHalf = DAG.getConstantFP(-0.5, VT);
12236
12237   // Newton iterations: Est = -0.5 * Est * (-3.0 + Arg * Est * Est)
12238   for (unsigned i = 0; i < Iterations; ++i) {
12239     SDValue HalfEst = DAG.getNode(ISD::FMUL, DL, VT, Est, MinusHalf);
12240     AddToWorklist(HalfEst.getNode());
12241
12242     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, Est);
12243     AddToWorklist(Est.getNode());
12244
12245     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, Arg);
12246     AddToWorklist(Est.getNode());
12247
12248     Est = DAG.getNode(ISD::FADD, DL, VT, Est, MinusThree);
12249     AddToWorklist(Est.getNode());
12250
12251     Est = DAG.getNode(ISD::FMUL, DL, VT, Est, HalfEst);
12252     AddToWorklist(Est.getNode());
12253   }
12254   return Est;
12255 }
12256
12257 SDValue DAGCombiner::BuildRsqrtEstimate(SDValue Op) {
12258   if (Level >= AfterLegalizeDAG)
12259     return SDValue();
12260
12261   // Expose the DAG combiner to the target combiner implementations.
12262   TargetLowering::DAGCombinerInfo DCI(DAG, Level, false, this);
12263   unsigned Iterations = 0;
12264   bool UseOneConstNR = false;
12265   if (SDValue Est = TLI.getRsqrtEstimate(Op, DCI, Iterations, UseOneConstNR)) {
12266     AddToWorklist(Est.getNode());
12267     if (Iterations) {
12268       Est = UseOneConstNR ?
12269         BuildRsqrtNROneConst(Op, Est, Iterations) :
12270         BuildRsqrtNRTwoConst(Op, Est, Iterations);
12271     }
12272     return Est;
12273   }
12274
12275   return SDValue();
12276 }
12277
12278 /// Return true if base is a frame index, which is known not to alias with
12279 /// anything but itself.  Provides base object and offset as results.
12280 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
12281                            const GlobalValue *&GV, const void *&CV) {
12282   // Assume it is a primitive operation.
12283   Base = Ptr; Offset = 0; GV = nullptr; CV = nullptr;
12284
12285   // If it's an adding a simple constant then integrate the offset.
12286   if (Base.getOpcode() == ISD::ADD) {
12287     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
12288       Base = Base.getOperand(0);
12289       Offset += C->getZExtValue();
12290     }
12291   }
12292
12293   // Return the underlying GlobalValue, and update the Offset.  Return false
12294   // for GlobalAddressSDNode since the same GlobalAddress may be represented
12295   // by multiple nodes with different offsets.
12296   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
12297     GV = G->getGlobal();
12298     Offset += G->getOffset();
12299     return false;
12300   }
12301
12302   // Return the underlying Constant value, and update the Offset.  Return false
12303   // for ConstantSDNodes since the same constant pool entry may be represented
12304   // by multiple nodes with different offsets.
12305   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
12306     CV = C->isMachineConstantPoolEntry() ? (const void *)C->getMachineCPVal()
12307                                          : (const void *)C->getConstVal();
12308     Offset += C->getOffset();
12309     return false;
12310   }
12311   // If it's any of the following then it can't alias with anything but itself.
12312   return isa<FrameIndexSDNode>(Base);
12313 }
12314
12315 /// Return true if there is any possibility that the two addresses overlap.
12316 bool DAGCombiner::isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) const {
12317   // If they are the same then they must be aliases.
12318   if (Op0->getBasePtr() == Op1->getBasePtr()) return true;
12319
12320   // If they are both volatile then they cannot be reordered.
12321   if (Op0->isVolatile() && Op1->isVolatile()) return true;
12322
12323   // Gather base node and offset information.
12324   SDValue Base1, Base2;
12325   int64_t Offset1, Offset2;
12326   const GlobalValue *GV1, *GV2;
12327   const void *CV1, *CV2;
12328   bool isFrameIndex1 = FindBaseOffset(Op0->getBasePtr(),
12329                                       Base1, Offset1, GV1, CV1);
12330   bool isFrameIndex2 = FindBaseOffset(Op1->getBasePtr(),
12331                                       Base2, Offset2, GV2, CV2);
12332
12333   // If they have a same base address then check to see if they overlap.
12334   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
12335     return !((Offset1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= Offset2 ||
12336              (Offset2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= Offset1);
12337
12338   // It is possible for different frame indices to alias each other, mostly
12339   // when tail call optimization reuses return address slots for arguments.
12340   // To catch this case, look up the actual index of frame indices to compute
12341   // the real alias relationship.
12342   if (isFrameIndex1 && isFrameIndex2) {
12343     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
12344     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
12345     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
12346     return !((Offset1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= Offset2 ||
12347              (Offset2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= Offset1);
12348   }
12349
12350   // Otherwise, if we know what the bases are, and they aren't identical, then
12351   // we know they cannot alias.
12352   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
12353     return false;
12354
12355   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
12356   // compared to the size and offset of the access, we may be able to prove they
12357   // do not alias.  This check is conservative for now to catch cases created by
12358   // splitting vector types.
12359   if ((Op0->getOriginalAlignment() == Op1->getOriginalAlignment()) &&
12360       (Op0->getSrcValueOffset() != Op1->getSrcValueOffset()) &&
12361       (Op0->getMemoryVT().getSizeInBits() >> 3 ==
12362        Op1->getMemoryVT().getSizeInBits() >> 3) &&
12363       (Op0->getOriginalAlignment() > Op0->getMemoryVT().getSizeInBits()) >> 3) {
12364     int64_t OffAlign1 = Op0->getSrcValueOffset() % Op0->getOriginalAlignment();
12365     int64_t OffAlign2 = Op1->getSrcValueOffset() % Op1->getOriginalAlignment();
12366
12367     // There is no overlap between these relatively aligned accesses of similar
12368     // size, return no alias.
12369     if ((OffAlign1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= OffAlign2 ||
12370         (OffAlign2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= OffAlign1)
12371       return false;
12372   }
12373
12374   bool UseAA = CombinerGlobalAA.getNumOccurrences() > 0
12375                    ? CombinerGlobalAA
12376                    : DAG.getSubtarget().useAA();
12377 #ifndef NDEBUG
12378   if (CombinerAAOnlyFunc.getNumOccurrences() &&
12379       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
12380     UseAA = false;
12381 #endif
12382   if (UseAA &&
12383       Op0->getMemOperand()->getValue() && Op1->getMemOperand()->getValue()) {
12384     // Use alias analysis information.
12385     int64_t MinOffset = std::min(Op0->getSrcValueOffset(),
12386                                  Op1->getSrcValueOffset());
12387     int64_t Overlap1 = (Op0->getMemoryVT().getSizeInBits() >> 3) +
12388         Op0->getSrcValueOffset() - MinOffset;
12389     int64_t Overlap2 = (Op1->getMemoryVT().getSizeInBits() >> 3) +
12390         Op1->getSrcValueOffset() - MinOffset;
12391     AliasAnalysis::AliasResult AAResult =
12392         AA.alias(AliasAnalysis::Location(Op0->getMemOperand()->getValue(),
12393                                          Overlap1,
12394                                          UseTBAA ? Op0->getAAInfo() : AAMDNodes()),
12395                  AliasAnalysis::Location(Op1->getMemOperand()->getValue(),
12396                                          Overlap2,
12397                                          UseTBAA ? Op1->getAAInfo() : AAMDNodes()));
12398     if (AAResult == AliasAnalysis::NoAlias)
12399       return false;
12400   }
12401
12402   // Otherwise we have to assume they alias.
12403   return true;
12404 }
12405
12406 /// Walk up chain skipping non-aliasing memory nodes,
12407 /// looking for aliasing nodes and adding them to the Aliases vector.
12408 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
12409                                    SmallVectorImpl<SDValue> &Aliases) {
12410   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
12411   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
12412
12413   // Get alias information for node.
12414   bool IsLoad = isa<LoadSDNode>(N) && !cast<LSBaseSDNode>(N)->isVolatile();
12415
12416   // Starting off.
12417   Chains.push_back(OriginalChain);
12418   unsigned Depth = 0;
12419
12420   // Look at each chain and determine if it is an alias.  If so, add it to the
12421   // aliases list.  If not, then continue up the chain looking for the next
12422   // candidate.
12423   while (!Chains.empty()) {
12424     SDValue Chain = Chains.back();
12425     Chains.pop_back();
12426
12427     // For TokenFactor nodes, look at each operand and only continue up the
12428     // chain until we find two aliases.  If we've seen two aliases, assume we'll
12429     // find more and revert to original chain since the xform is unlikely to be
12430     // profitable.
12431     //
12432     // FIXME: The depth check could be made to return the last non-aliasing
12433     // chain we found before we hit a tokenfactor rather than the original
12434     // chain.
12435     if (Depth > 6 || Aliases.size() == 2) {
12436       Aliases.clear();
12437       Aliases.push_back(OriginalChain);
12438       return;
12439     }
12440
12441     // Don't bother if we've been before.
12442     if (!Visited.insert(Chain.getNode()).second)
12443       continue;
12444
12445     switch (Chain.getOpcode()) {
12446     case ISD::EntryToken:
12447       // Entry token is ideal chain operand, but handled in FindBetterChain.
12448       break;
12449
12450     case ISD::LOAD:
12451     case ISD::STORE: {
12452       // Get alias information for Chain.
12453       bool IsOpLoad = isa<LoadSDNode>(Chain.getNode()) &&
12454           !cast<LSBaseSDNode>(Chain.getNode())->isVolatile();
12455
12456       // If chain is alias then stop here.
12457       if (!(IsLoad && IsOpLoad) &&
12458           isAlias(cast<LSBaseSDNode>(N), cast<LSBaseSDNode>(Chain.getNode()))) {
12459         Aliases.push_back(Chain);
12460       } else {
12461         // Look further up the chain.
12462         Chains.push_back(Chain.getOperand(0));
12463         ++Depth;
12464       }
12465       break;
12466     }
12467
12468     case ISD::TokenFactor:
12469       // We have to check each of the operands of the token factor for "small"
12470       // token factors, so we queue them up.  Adding the operands to the queue
12471       // (stack) in reverse order maintains the original order and increases the
12472       // likelihood that getNode will find a matching token factor (CSE.)
12473       if (Chain.getNumOperands() > 16) {
12474         Aliases.push_back(Chain);
12475         break;
12476       }
12477       for (unsigned n = Chain.getNumOperands(); n;)
12478         Chains.push_back(Chain.getOperand(--n));
12479       ++Depth;
12480       break;
12481
12482     default:
12483       // For all other instructions we will just have to take what we can get.
12484       Aliases.push_back(Chain);
12485       break;
12486     }
12487   }
12488
12489   // We need to be careful here to also search for aliases through the
12490   // value operand of a store, etc. Consider the following situation:
12491   //   Token1 = ...
12492   //   L1 = load Token1, %52
12493   //   S1 = store Token1, L1, %51
12494   //   L2 = load Token1, %52+8
12495   //   S2 = store Token1, L2, %51+8
12496   //   Token2 = Token(S1, S2)
12497   //   L3 = load Token2, %53
12498   //   S3 = store Token2, L3, %52
12499   //   L4 = load Token2, %53+8
12500   //   S4 = store Token2, L4, %52+8
12501   // If we search for aliases of S3 (which loads address %52), and we look
12502   // only through the chain, then we'll miss the trivial dependence on L1
12503   // (which also loads from %52). We then might change all loads and
12504   // stores to use Token1 as their chain operand, which could result in
12505   // copying %53 into %52 before copying %52 into %51 (which should
12506   // happen first).
12507   //
12508   // The problem is, however, that searching for such data dependencies
12509   // can become expensive, and the cost is not directly related to the
12510   // chain depth. Instead, we'll rule out such configurations here by
12511   // insisting that we've visited all chain users (except for users
12512   // of the original chain, which is not necessary). When doing this,
12513   // we need to look through nodes we don't care about (otherwise, things
12514   // like register copies will interfere with trivial cases).
12515
12516   SmallVector<const SDNode *, 16> Worklist;
12517   for (const SDNode *N : Visited)
12518     if (N != OriginalChain.getNode())
12519       Worklist.push_back(N);
12520
12521   while (!Worklist.empty()) {
12522     const SDNode *M = Worklist.pop_back_val();
12523
12524     // We have already visited M, and want to make sure we've visited any uses
12525     // of M that we care about. For uses that we've not visisted, and don't
12526     // care about, queue them to the worklist.
12527
12528     for (SDNode::use_iterator UI = M->use_begin(),
12529          UIE = M->use_end(); UI != UIE; ++UI)
12530       if (UI.getUse().getValueType() == MVT::Other &&
12531           Visited.insert(*UI).second) {
12532         if (isa<MemIntrinsicSDNode>(*UI) || isa<MemSDNode>(*UI)) {
12533           // We've not visited this use, and we care about it (it could have an
12534           // ordering dependency with the original node).
12535           Aliases.clear();
12536           Aliases.push_back(OriginalChain);
12537           return;
12538         }
12539
12540         // We've not visited this use, but we don't care about it. Mark it as
12541         // visited and enqueue it to the worklist.
12542         Worklist.push_back(*UI);
12543       }
12544   }
12545 }
12546
12547 /// Walk up chain skipping non-aliasing memory nodes, looking for a better chain
12548 /// (aliasing node.)
12549 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
12550   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
12551
12552   // Accumulate all the aliases to this node.
12553   GatherAllAliases(N, OldChain, Aliases);
12554
12555   // If no operands then chain to entry token.
12556   if (Aliases.size() == 0)
12557     return DAG.getEntryNode();
12558
12559   // If a single operand then chain to it.  We don't need to revisit it.
12560   if (Aliases.size() == 1)
12561     return Aliases[0];
12562
12563   // Construct a custom tailored token factor.
12564   return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other, Aliases);
12565 }
12566
12567 /// This is the entry point for the file.
12568 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
12569                            CodeGenOpt::Level OptLevel) {
12570   /// This is the main entry point to this class.
12571   DAGCombiner(*this, AA, OptLevel).Run(Level);
12572 }