lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/ADT/SmallPtrSet.h"
  21 #include "llvm/ADT/SetVector.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/Analysis/AliasAnalysis.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/IR/DataLayout.h"
  27 #include "llvm/IR/DerivedTypes.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/LLVMContext.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetLowering.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/Target/TargetRegisterInfo.h"
  39 #include "llvm/Target/TargetSubtargetInfo.h"
  40 #include <algorithm>
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "dagcombine"
  44
  45 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  46 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  47 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  48 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  49 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
  50 STATISTIC(SlicedLoads, "Number of load sliced");
  51
  52 namespace {
  53   static cl::opt<bool>
  54     CombinerAA("combiner-alias-analysis", cl::Hidden,
  55                cl::desc("Enable DAG combiner alias-analysis heuristics"));
  56
  57   static cl::opt<bool>
  58     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  59                cl::desc("Enable DAG combiner's use of IR alias analysis"));
  60
  61   static cl::opt<bool>
  62     UseTBAA("combiner-use-tbaa", cl::Hidden, cl::init(true),
  63                cl::desc("Enable DAG combiner's use of TBAA"));
  64
  65 #ifndef NDEBUG
  66   static cl::opt<std::string>
  67     CombinerAAOnlyFunc("combiner-aa-only-func", cl::Hidden,
  68                cl::desc("Only use DAG-combiner alias analysis in this"
  69                         " function"));
  70 #endif
  71
  72   /// Hidden option to stress test load slicing, i.e., when this option
  73   /// is enabled, load slicing bypasses most of its profitability guards.
  74   static cl::opt<bool>
  75   StressLoadSlicing("combiner-stress-load-slicing", cl::Hidden,
  76                     cl::desc("Bypass the profitability model of load "
  77                              "slicing"),
  78                     cl::init(false));
  79
  80 //------------------------------ DAGCombiner ---------------------------------//
  81
  82   class DAGCombiner {
  83     SelectionDAG &DAG;
  84     const TargetLowering &TLI;
  85     CombineLevel Level;
  86     CodeGenOpt::Level OptLevel;
  87     bool LegalOperations;
  88     bool LegalTypes;
  89     bool ForCodeSize;
  90
  91     /// \brief Worklist of all of the nodes that need to be simplified.
  92     ///
  93     /// This must behave as a stack -- new nodes to process are pushed onto the
  94     /// back and when processing we pop off of the back.
  95     ///
  96     /// The worklist will not contain duplicates but may contain null entries
  97     /// due to nodes being deleted from the underlying DAG.
  98     SmallVector<SDNode *, 64> Worklist;
  99
 100     /// \brief Mapping from an SDNode to its position on the worklist.
 101     ///
 102     /// This is used to find and remove nodes from the worklist (by nulling
 103     /// them) when they are deleted from the underlying DAG. It relies on
 104     /// stable indices of nodes within the worklist.
 105     DenseMap<SDNode *, unsigned> WorklistMap;
 106
 107     /// \brief Set of nodes which have been combined (at least once).
 108     ///
 109     /// This is used to allow us to reliably add any operands of a DAG node
 110     /// which have not yet been combined to the worklist.
 111     SmallPtrSet<SDNode *, 64> CombinedNodes;
 112
 113     // AA - Used for DAG load/store alias analysis.
 114     AliasAnalysis &AA;
 115
 116     /// AddUsersToWorklist - When an instruction is simplified, add all users of
 117     /// the instruction to the work lists because they might get more simplified
 118     /// now.
 119     ///
 120     void AddUsersToWorklist(SDNode *N) {
 121       for (SDNode *Node : N->uses())
 122         AddToWorklist(Node);
 123     }
 124
 125     /// visit - call the node-specific routine that knows how to fold each
 126     /// particular type of node.
 127     SDValue visit(SDNode *N);
 128
 129   public:
 130     /// AddToWorklist - Add to the work list making sure its instance is at the
 131     /// back (next to be processed.)
 132     void AddToWorklist(SDNode *N) {
 133       // Skip handle nodes as they can't usefully be combined and confuse the
 134       // zero-use deletion strategy.
 135       if (N->getOpcode() == ISD::HANDLENODE)
 136         return;
 137
 138       if (WorklistMap.insert(std::make_pair(N, Worklist.size())).second)
 139         Worklist.push_back(N);
 140     }
 141
 142     /// removeFromWorklist - remove all instances of N from the worklist.
 143     ///
 144     void removeFromWorklist(SDNode *N) {
 145       CombinedNodes.erase(N);
 146
 147       auto It = WorklistMap.find(N);
 148       if (It == WorklistMap.end())
 149         return; // Not in the worklist.
 150
 151       // Null out the entry rather than erasing it to avoid a linear operation.
 152       Worklist[It->second] = nullptr;
 153       WorklistMap.erase(It);
 154     }
 155
 156     void deleteAndRecombine(SDNode *N);
 157     bool recursivelyDeleteUnusedNodes(SDNode *N);
 158
 159     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 160                       bool AddTo = true);
 161
 162     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 163       return CombineTo(N, &Res, 1, AddTo);
 164     }
 165
 166     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 167                       bool AddTo = true) {
 168       SDValue To[] = { Res0, Res1 };
 169       return CombineTo(N, To, 2, AddTo);
 170     }
 171
 172     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 173
 174   private:
 175
 176     /// SimplifyDemandedBits - Check the specified integer node value to see if
 177     /// it can be simplified or if things it uses can be simplified by bit
 178     /// propagation.  If so, return true.
 179     bool SimplifyDemandedBits(SDValue Op) {
 180       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 181       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 182       return SimplifyDemandedBits(Op, Demanded);
 183     }
 184
 185     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 186
 187     bool CombineToPreIndexedLoadStore(SDNode *N);
 188     bool CombineToPostIndexedLoadStore(SDNode *N);
 189     bool SliceUpLoad(SDNode *N);
 190
 191     /// \brief Replace an ISD::EXTRACT_VECTOR_ELT of a load with a narrowed
 192     ///   load.
 193     ///
 194     /// \param EVE ISD::EXTRACT_VECTOR_ELT to be replaced.
 195     /// \param InVecVT type of the input vector to EVE with bitcasts resolved.
 196     /// \param EltNo index of the vector element to load.
 197     /// \param OriginalLoad load that EVE came from to be replaced.
 198     /// \returns EVE on success SDValue() on failure.
 199     SDValue ReplaceExtractVectorEltOfLoadWithNarrowedLoad(
 200         SDNode *EVE, EVT InVecVT, SDValue EltNo, LoadSDNode *OriginalLoad);
 201     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 202     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 203     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 204     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 205     SDValue PromoteIntBinOp(SDValue Op);
 206     SDValue PromoteIntShiftOp(SDValue Op);
 207     SDValue PromoteExtend(SDValue Op);
 208     bool PromoteLoad(SDValue Op);
 209
 210     void ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
 211                          SDValue Trunc, SDValue ExtLoad, SDLoc DL,
 212                          ISD::NodeType ExtType);
 213
 214     /// combine - call the node-specific routine that knows how to fold each
 215     /// particular type of node. If that doesn't do anything, try the
 216     /// target-specific DAG combines.
 217     SDValue combine(SDNode *N);
 218
 219     // Visitation implementation - Implement dag node combining for different
 220     // node types.  The semantics are as follows:
 221     // Return Value:
 222     //   SDValue.getNode() == 0 - No change was made
 223     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 224     //   otherwise              - N should be replaced by the returned Operand.
 225     //
 226     SDValue visitTokenFactor(SDNode *N);
 227     SDValue visitMERGE_VALUES(SDNode *N);
 228     SDValue visitADD(SDNode *N);
 229     SDValue visitSUB(SDNode *N);
 230     SDValue visitADDC(SDNode *N);
 231     SDValue visitSUBC(SDNode *N);
 232     SDValue visitADDE(SDNode *N);
 233     SDValue visitSUBE(SDNode *N);
 234     SDValue visitMUL(SDNode *N);
 235     SDValue visitSDIV(SDNode *N);
 236     SDValue visitUDIV(SDNode *N);
 237     SDValue visitSREM(SDNode *N);
 238     SDValue visitUREM(SDNode *N);
 239     SDValue visitMULHU(SDNode *N);
 240     SDValue visitMULHS(SDNode *N);
 241     SDValue visitSMUL_LOHI(SDNode *N);
 242     SDValue visitUMUL_LOHI(SDNode *N);
 243     SDValue visitSMULO(SDNode *N);
 244     SDValue visitUMULO(SDNode *N);
 245     SDValue visitSDIVREM(SDNode *N);
 246     SDValue visitUDIVREM(SDNode *N);
 247     SDValue visitAND(SDNode *N);
 248     SDValue visitOR(SDNode *N);
 249     SDValue visitXOR(SDNode *N);
 250     SDValue SimplifyVBinOp(SDNode *N);
 251     SDValue SimplifyVUnaryOp(SDNode *N);
 252     SDValue visitSHL(SDNode *N);
 253     SDValue visitSRA(SDNode *N);
 254     SDValue visitSRL(SDNode *N);
 255     SDValue visitRotate(SDNode *N);
 256     SDValue visitCTLZ(SDNode *N);
 257     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
 258     SDValue visitCTTZ(SDNode *N);
 259     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
 260     SDValue visitCTPOP(SDNode *N);
 261     SDValue visitSELECT(SDNode *N);
 262     SDValue visitVSELECT(SDNode *N);
 263     SDValue visitSELECT_CC(SDNode *N);
 264     SDValue visitSETCC(SDNode *N);
 265     SDValue visitSIGN_EXTEND(SDNode *N);
 266     SDValue visitZERO_EXTEND(SDNode *N);
 267     SDValue visitANY_EXTEND(SDNode *N);
 268     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 269     SDValue visitTRUNCATE(SDNode *N);
 270     SDValue visitBITCAST(SDNode *N);
 271     SDValue visitBUILD_PAIR(SDNode *N);
 272     SDValue visitFADD(SDNode *N);
 273     SDValue visitFSUB(SDNode *N);
 274     SDValue visitFMUL(SDNode *N);
 275     SDValue visitFMA(SDNode *N);
 276     SDValue visitFDIV(SDNode *N);
 277     SDValue visitFREM(SDNode *N);
 278     SDValue visitFCOPYSIGN(SDNode *N);
 279     SDValue visitSINT_TO_FP(SDNode *N);
 280     SDValue visitUINT_TO_FP(SDNode *N);
 281     SDValue visitFP_TO_SINT(SDNode *N);
 282     SDValue visitFP_TO_UINT(SDNode *N);
 283     SDValue visitFP_ROUND(SDNode *N);
 284     SDValue visitFP_ROUND_INREG(SDNode *N);
 285     SDValue visitFP_EXTEND(SDNode *N);
 286     SDValue visitFNEG(SDNode *N);
 287     SDValue visitFABS(SDNode *N);
 288     SDValue visitFCEIL(SDNode *N);
 289     SDValue visitFTRUNC(SDNode *N);
 290     SDValue visitFFLOOR(SDNode *N);
 291     SDValue visitBRCOND(SDNode *N);
 292     SDValue visitBR_CC(SDNode *N);
 293     SDValue visitLOAD(SDNode *N);
 294     SDValue visitSTORE(SDNode *N);
 295     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 296     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 297     SDValue visitBUILD_VECTOR(SDNode *N);
 298     SDValue visitCONCAT_VECTORS(SDNode *N);
 299     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
 300     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 301     SDValue visitINSERT_SUBVECTOR(SDNode *N);
 302
 303     SDValue XformToShuffleWithZero(SDNode *N);
 304     SDValue ReassociateOps(unsigned Opc, SDLoc DL, SDValue LHS, SDValue RHS);
 305
 306     SDValue visitShiftByConstant(SDNode *N, ConstantSDNode *Amt);
 307
 308     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 309     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 310     SDValue SimplifySelect(SDLoc DL, SDValue N0, SDValue N1, SDValue N2);
 311     SDValue SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1, SDValue N2,
 312                              SDValue N3, ISD::CondCode CC,
 313                              bool NotExtCompare = false);
 314     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 315                           SDLoc DL, bool foldBooleans = true);
 316
 317     bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 318                            SDValue &CC) const;
 319     bool isOneUseSetCC(SDValue N) const;
 320
 321     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 322                                          unsigned HiOp);
 323     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 324     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 325     SDValue BuildSDIV(SDNode *N);
 326     SDValue BuildSDIVPow2(SDNode *N);
 327     SDValue BuildUDIV(SDNode *N);
 328     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
 329                                bool DemandHighBits = true);
 330     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
 331     SDNode *MatchRotatePosNeg(SDValue Shifted, SDValue Pos, SDValue Neg,
 332                               SDValue InnerPos, SDValue InnerNeg,
 333                               unsigned PosOpcode, unsigned NegOpcode,
 334                               SDLoc DL);
 335     SDNode *MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL);
 336     SDValue ReduceLoadWidth(SDNode *N);
 337     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 338     SDValue TransformFPLoadStorePair(SDNode *N);
 339     SDValue reduceBuildVecExtToExtBuildVec(SDNode *N);
 340     SDValue reduceBuildVecConvertToConvertBuildVec(SDNode *N);
 341
 342     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 343
 344     /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
 345     /// looking for aliasing nodes and adding them to the Aliases vector.
 346     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 347                           SmallVectorImpl<SDValue> &Aliases);
 348
 349     /// isAlias - Return true if there is any possibility that the two addresses
 350     /// overlap.
 351     bool isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) const;
 352
 353     /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes,
 354     /// looking for a better chain (aliasing node.)
 355     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 356
 357     /// Merge consecutive store operations into a wide store.
 358     /// This optimization uses wide integers or vectors when possible.
 359     /// \return True if some memory operations were changed.
 360     bool MergeConsecutiveStores(StoreSDNode *N);
 361
 362     /// \brief Try to transform a truncation where C is a constant:
 363     ///     (trunc (and X, C)) -> (and (trunc X), (trunc C))
 364     ///
 365     /// \p N needs to be a truncation and its first operand an AND. Other
 366     /// requirements are checked by the function (e.g. that trunc is
 367     /// single-use) and if missed an empty SDValue is returned.
 368     SDValue distributeTruncateThroughAnd(SDNode *N);
 369
 370   public:
 371     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 372         : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
 373           OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {
 374       AttributeSet FnAttrs =
 375           DAG.getMachineFunction().getFunction()->getAttributes();
 376       ForCodeSize =
 377           FnAttrs.hasAttribute(AttributeSet::FunctionIndex,
 378                                Attribute::OptimizeForSize) ||
 379           FnAttrs.hasAttribute(AttributeSet::FunctionIndex, Attribute::MinSize);
 380     }
 381
 382     /// Run - runs the dag combiner on all nodes in the work list
 383     void Run(CombineLevel AtLevel);
 384
 385     SelectionDAG &getDAG() const { return DAG; }
 386
 387     /// getShiftAmountTy - Returns a type large enough to hold any valid
 388     /// shift amount - before type legalization these can be huge.
 389     EVT getShiftAmountTy(EVT LHSTy) {
 390       assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 391       if (LHSTy.isVector())
 392         return LHSTy;
 393       return LegalTypes ? TLI.getScalarShiftAmountTy(LHSTy)
 394                         : TLI.getPointerTy();
 395     }
 396
 397     /// isTypeLegal - This method returns true if we are running before type
 398     /// legalization or if the specified VT is legal.
 399     bool isTypeLegal(const EVT &VT) {
 400       if (!LegalTypes) return true;
 401       return TLI.isTypeLegal(VT);
 402     }
 403
 404     /// getSetCCResultType - Convenience wrapper around
 405     /// TargetLowering::getSetCCResultType
 406     EVT getSetCCResultType(EVT VT) const {
 407       return TLI.getSetCCResultType(*DAG.getContext(), VT);
 408     }
 409   };
 410 }
 411
 412
 413 namespace {
 414 /// WorklistRemover - This class is a DAGUpdateListener that removes any deleted
 415 /// nodes from the worklist.
 416 class WorklistRemover : public SelectionDAG::DAGUpdateListener {
 417   DAGCombiner &DC;
 418 public:
 419   explicit WorklistRemover(DAGCombiner &dc)
 420     : SelectionDAG::DAGUpdateListener(dc.getDAG()), DC(dc) {}
 421
 422   void NodeDeleted(SDNode *N, SDNode *E) override {
 423     DC.removeFromWorklist(N);
 424   }
 425 };
 426 }
 427
 428 //===----------------------------------------------------------------------===//
 429 //  TargetLowering::DAGCombinerInfo implementation
 430 //===----------------------------------------------------------------------===//
 431
 432 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 433   ((DAGCombiner*)DC)->AddToWorklist(N);
 434 }
 435
 436 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
 437   ((DAGCombiner*)DC)->removeFromWorklist(N);
 438 }
 439
 440 SDValue TargetLowering::DAGCombinerInfo::
 441 CombineTo(SDNode *N, const std::vector<SDValue> &To, bool AddTo) {
 442   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 443 }
 444
 445 SDValue TargetLowering::DAGCombinerInfo::
 446 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 447   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 448 }
 449
 450
 451 SDValue TargetLowering::DAGCombinerInfo::
 452 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 453   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 454 }
 455
 456 void TargetLowering::DAGCombinerInfo::
 457 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 458   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 459 }
 460
 461 //===----------------------------------------------------------------------===//
 462 // Helper Functions
 463 //===----------------------------------------------------------------------===//
 464
 465 void DAGCombiner::deleteAndRecombine(SDNode *N) {
 466   removeFromWorklist(N);
 467
 468   // If the operands of this node are only used by the node, they will now be
 469   // dead. Make sure to re-visit them and recursively delete dead nodes.
 470   for (const SDValue &Op : N->ops())
 471     if (Op->hasOneUse())
 472       AddToWorklist(Op.getNode());
 473
 474   DAG.DeleteNode(N);
 475 }
 476
 477 /// isNegatibleForFree - Return 1 if we can compute the negated form of the
 478 /// specified expression for the same cost as the expression itself, or 2 if we
 479 /// can compute the negated form more cheaply than the expression itself.
 480 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 481                                const TargetLowering &TLI,
 482                                const TargetOptions *Options,
 483                                unsigned Depth = 0) {
 484   // fneg is removable even if it has multiple uses.
 485   if (Op.getOpcode() == ISD::FNEG) return 2;
 486
 487   // Don't allow anything with multiple uses.
 488   if (!Op.hasOneUse()) return 0;
 489
 490   // Don't recurse exponentially.
 491   if (Depth > 6) return 0;
 492
 493   switch (Op.getOpcode()) {
 494   default: return false;
 495   case ISD::ConstantFP:
 496     // Don't invert constant FP values after legalize.  The negated constant
 497     // isn't necessarily legal.
 498     return LegalOperations ? 0 : 1;
 499   case ISD::FADD:
 500     // FIXME: determine better conditions for this xform.
 501     if (!Options->UnsafeFPMath) return 0;
 502
 503     // After operation legalization, it might not be legal to create new FSUBs.
 504     if (LegalOperations &&
 505         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
 506       return 0;
 507
 508     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 509     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 510                                     Options, Depth + 1))
 511       return V;
 512     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 513     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 514                               Depth + 1);
 515   case ISD::FSUB:
 516     // We can't turn -(A-B) into B-A when we honor signed zeros.
 517     if (!Options->UnsafeFPMath) return 0;
 518
 519     // fold (fneg (fsub A, B)) -> (fsub B, A)
 520     return 1;
 521
 522   case ISD::FMUL:
 523   case ISD::FDIV:
 524     if (Options->HonorSignDependentRoundingFPMath()) return 0;
 525
 526     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 527     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 528                                     Options, Depth + 1))
 529       return V;
 530
 531     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 532                               Depth + 1);
 533
 534   case ISD::FP_EXTEND:
 535   case ISD::FP_ROUND:
 536   case ISD::FSIN:
 537     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
 538                               Depth + 1);
 539   }
 540 }
 541
 542 /// GetNegatedExpression - If isNegatibleForFree returns true, this function
 543 /// returns the newly negated expression.
 544 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 545                                     bool LegalOperations, unsigned Depth = 0) {
 546   // fneg is removable even if it has multiple uses.
 547   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 548
 549   // Don't allow anything with multiple uses.
 550   assert(Op.hasOneUse() && "Unknown reuse!");
 551
 552   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 553   switch (Op.getOpcode()) {
 554   default: llvm_unreachable("Unknown code");
 555   case ISD::ConstantFP: {
 556     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 557     V.changeSign();
 558     return DAG.getConstantFP(V, Op.getValueType());
 559   }
 560   case ISD::FADD:
 561     // FIXME: determine better conditions for this xform.
 562     assert(DAG.getTarget().Options.UnsafeFPMath);
 563
 564     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 565     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 566                            DAG.getTargetLoweringInfo(),
 567                            &DAG.getTarget().Options, Depth+1))
 568       return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 569                          GetNegatedExpression(Op.getOperand(0), DAG,
 570                                               LegalOperations, Depth+1),
 571                          Op.getOperand(1));
 572     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 573     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 574                        GetNegatedExpression(Op.getOperand(1), DAG,
 575                                             LegalOperations, Depth+1),
 576                        Op.getOperand(0));
 577   case ISD::FSUB:
 578     // We can't turn -(A-B) into B-A when we honor signed zeros.
 579     assert(DAG.getTarget().Options.UnsafeFPMath);
 580
 581     // fold (fneg (fsub 0, B)) -> B
 582     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 583       if (N0CFP->getValueAPF().isZero())
 584         return Op.getOperand(1);
 585
 586     // fold (fneg (fsub A, B)) -> (fsub B, A)
 587     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 588                        Op.getOperand(1), Op.getOperand(0));
 589
 590   case ISD::FMUL:
 591   case ISD::FDIV:
 592     assert(!DAG.getTarget().Options.HonorSignDependentRoundingFPMath());
 593
 594     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 595     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 596                            DAG.getTargetLoweringInfo(),
 597                            &DAG.getTarget().Options, Depth+1))
 598       return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 599                          GetNegatedExpression(Op.getOperand(0), DAG,
 600                                               LegalOperations, Depth+1),
 601                          Op.getOperand(1));
 602
 603     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 604     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 605                        Op.getOperand(0),
 606                        GetNegatedExpression(Op.getOperand(1), DAG,
 607                                             LegalOperations, Depth+1));
 608
 609   case ISD::FP_EXTEND:
 610   case ISD::FSIN:
 611     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 612                        GetNegatedExpression(Op.getOperand(0), DAG,
 613                                             LegalOperations, Depth+1));
 614   case ISD::FP_ROUND:
 615       return DAG.getNode(ISD::FP_ROUND, SDLoc(Op), Op.getValueType(),
 616                          GetNegatedExpression(Op.getOperand(0), DAG,
 617                                               LegalOperations, Depth+1),
 618                          Op.getOperand(1));
 619   }
 620 }
 621
 622 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 623 // that selects between the target values used for true and false, making it
 624 // equivalent to a setcc. Also, set the incoming LHS, RHS, and CC references to
 625 // the appropriate nodes based on the type of node we are checking. This
 626 // simplifies life a bit for the callers.
 627 bool DAGCombiner::isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 628                                     SDValue &CC) const {
 629   if (N.getOpcode() == ISD::SETCC) {
 630     LHS = N.getOperand(0);
 631     RHS = N.getOperand(1);
 632     CC  = N.getOperand(2);
 633     return true;
 634   }
 635
 636   if (N.getOpcode() != ISD::SELECT_CC ||
 637       !TLI.isConstTrueVal(N.getOperand(2).getNode()) ||
 638       !TLI.isConstFalseVal(N.getOperand(3).getNode()))
 639     return false;
 640
 641   LHS = N.getOperand(0);
 642   RHS = N.getOperand(1);
 643   CC  = N.getOperand(4);
 644   return true;
 645 }
 646
 647 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 648 // one use.  If this is true, it allows the users to invert the operation for
 649 // free when it is profitable to do so.
 650 bool DAGCombiner::isOneUseSetCC(SDValue N) const {
 651   SDValue N0, N1, N2;
 652   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 653     return true;
 654   return false;
 655 }
 656
 657 /// isConstantSplatVector - Returns true if N is a BUILD_VECTOR node whose
 658 /// elements are all the same constant or undefined.
 659 static bool isConstantSplatVector(SDNode *N, APInt& SplatValue) {
 660   BuildVectorSDNode *C = dyn_cast<BuildVectorSDNode>(N);
 661   if (!C)
 662     return false;
 663
 664   APInt SplatUndef;
 665   unsigned SplatBitSize;
 666   bool HasAnyUndefs;
 667   EVT EltVT = N->getValueType(0).getVectorElementType();
 668   return (C->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
 669                              HasAnyUndefs) &&
 670           EltVT.getSizeInBits() >= SplatBitSize);
 671 }
 672
 673 // \brief Returns the SDNode if it is a constant BuildVector or constant.
 674 static SDNode *isConstantBuildVectorOrConstantInt(SDValue N) {
 675   if (isa<ConstantSDNode>(N))
 676     return N.getNode();
 677   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
 678   if(BV && BV->isConstant())
 679     return BV;
 680   return nullptr;
 681 }
 682
 683 // \brief Returns the SDNode if it is a constant splat BuildVector or constant
 684 // int.
 685 static ConstantSDNode *isConstOrConstSplat(SDValue N) {
 686   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N))
 687     return CN;
 688
 689   if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N)) {
 690     BitVector UndefElements;
 691     ConstantSDNode *CN = BV->getConstantSplatNode(&UndefElements);
 692
 693     // BuildVectors can truncate their operands. Ignore that case here.
 694     // FIXME: We blindly ignore splats which include undef which is overly
 695     // pessimistic.
 696     if (CN && UndefElements.none() &&
 697         CN->getValueType(0) == N.getValueType().getScalarType())
 698       return CN;
 699   }
 700
 701   return nullptr;
 702 }
 703
 704 // \brief Returns the SDNode if it is a constant splat BuildVector or constant
 705 // float.
 706 static ConstantFPSDNode *isConstOrConstSplatFP(SDValue N) {
 707   if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(N))
 708     return CN;
 709
 710   if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N)) {
 711     BitVector UndefElements;
 712     ConstantFPSDNode *CN = BV->getConstantFPSplatNode(&UndefElements);
 713
 714     // BuildVectors can truncate their operands. Ignore that case here.
 715     // FIXME: We blindly ignore splats which include undef which is overly
 716     // pessimistic.
 717     if (CN && UndefElements.none() &&
 718         CN->getValueType(0) == N.getValueType().getScalarType())
 719       return CN;
 720   }
 721
 722   return nullptr;
 723 }
 724
 725 SDValue DAGCombiner::ReassociateOps(unsigned Opc, SDLoc DL,
 726                                     SDValue N0, SDValue N1) {
 727   EVT VT = N0.getValueType();
 728   if (N0.getOpcode() == Opc) {
 729     if (SDNode *L = isConstantBuildVectorOrConstantInt(N0.getOperand(1))) {
 730       if (SDNode *R = isConstantBuildVectorOrConstantInt(N1)) {
 731         // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 732         SDValue OpNode = DAG.FoldConstantArithmetic(Opc, VT, L, R);
 733         if (!OpNode.getNode())
 734           return SDValue();
 735         return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 736       }
 737       if (N0.hasOneUse()) {
 738         // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one
 739         // use
 740         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N0.getOperand(0), N1);
 741         if (!OpNode.getNode())
 742           return SDValue();
 743         AddToWorklist(OpNode.getNode());
 744         return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 745       }
 746     }
 747   }
 748
 749   if (N1.getOpcode() == Opc) {
 750     if (SDNode *R = isConstantBuildVectorOrConstantInt(N1.getOperand(1))) {
 751       if (SDNode *L = isConstantBuildVectorOrConstantInt(N0)) {
 752         // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 753         SDValue OpNode = DAG.FoldConstantArithmetic(Opc, VT, R, L);
 754         if (!OpNode.getNode())
 755           return SDValue();
 756         return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 757       }
 758       if (N1.hasOneUse()) {
 759         // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one
 760         // use
 761         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N1.getOperand(0), N0);
 762         if (!OpNode.getNode())
 763           return SDValue();
 764         AddToWorklist(OpNode.getNode());
 765         return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 766       }
 767     }
 768   }
 769
 770   return SDValue();
 771 }
 772
 773 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 774                                bool AddTo) {
 775   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 776   ++NodesCombined;
 777   DEBUG(dbgs() << "\nReplacing.1 ";
 778         N->dump(&DAG);
 779         dbgs() << "\nWith: ";
 780         To[0].getNode()->dump(&DAG);
 781         dbgs() << " and " << NumTo-1 << " other values\n";
 782         for (unsigned i = 0, e = NumTo; i != e; ++i)
 783           assert((!To[i].getNode() ||
 784                   N->getValueType(i) == To[i].getValueType()) &&
 785                  "Cannot combine value to value of different type!"));
 786   WorklistRemover DeadNodes(*this);
 787   DAG.ReplaceAllUsesWith(N, To);
 788   if (AddTo) {
 789     // Push the new nodes and any users onto the worklist
 790     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 791       if (To[i].getNode()) {
 792         AddToWorklist(To[i].getNode());
 793         AddUsersToWorklist(To[i].getNode());
 794       }
 795     }
 796   }
 797
 798   // Finally, if the node is now dead, remove it from the graph.  The node
 799   // may not be dead if the replacement process recursively simplified to
 800   // something else needing this node.
 801   if (N->use_empty())
 802     deleteAndRecombine(N);
 803   return SDValue(N, 0);
 804 }
 805
 806 void DAGCombiner::
 807 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 808   // Replace all uses.  If any nodes become isomorphic to other nodes and
 809   // are deleted, make sure to remove them from our worklist.
 810   WorklistRemover DeadNodes(*this);
 811   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
 812
 813   // Push the new node and any (possibly new) users onto the worklist.
 814   AddToWorklist(TLO.New.getNode());
 815   AddUsersToWorklist(TLO.New.getNode());
 816
 817   // Finally, if the node is now dead, remove it from the graph.  The node
 818   // may not be dead if the replacement process recursively simplified to
 819   // something else needing this node.
 820   if (TLO.Old.getNode()->use_empty())
 821     deleteAndRecombine(TLO.Old.getNode());
 822 }
 823
 824 /// SimplifyDemandedBits - Check the specified integer node value to see if
 825 /// it can be simplified or if things it uses can be simplified by bit
 826 /// propagation.  If so, return true.
 827 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 828   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 829   APInt KnownZero, KnownOne;
 830   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 831     return false;
 832
 833   // Revisit the node.
 834   AddToWorklist(Op.getNode());
 835
 836   // Replace the old value with the new one.
 837   ++NodesCombined;
 838   DEBUG(dbgs() << "\nReplacing.2 ";
 839         TLO.Old.getNode()->dump(&DAG);
 840         dbgs() << "\nWith: ";
 841         TLO.New.getNode()->dump(&DAG);
 842         dbgs() << '\n');
 843
 844   CommitTargetLoweringOpt(TLO);
 845   return true;
 846 }
 847
 848 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 849   SDLoc dl(Load);
 850   EVT VT = Load->getValueType(0);
 851   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 852
 853   DEBUG(dbgs() << "\nReplacing.9 ";
 854         Load->dump(&DAG);
 855         dbgs() << "\nWith: ";
 856         Trunc.getNode()->dump(&DAG);
 857         dbgs() << '\n');
 858   WorklistRemover DeadNodes(*this);
 859   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc);
 860   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1));
 861   deleteAndRecombine(Load);
 862   AddToWorklist(Trunc.getNode());
 863 }
 864
 865 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 866   Replace = false;
 867   SDLoc dl(Op);
 868   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 869     EVT MemVT = LD->getMemoryVT();
 870     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 871       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 872                                                   : ISD::EXTLOAD)
 873       : LD->getExtensionType();
 874     Replace = true;
 875     return DAG.getExtLoad(ExtType, dl, PVT,
 876                           LD->getChain(), LD->getBasePtr(),
 877                           MemVT, LD->getMemOperand());
 878   }
 879
 880   unsigned Opc = Op.getOpcode();
 881   switch (Opc) {
 882   default: break;
 883   case ISD::AssertSext:
 884     return DAG.getNode(ISD::AssertSext, dl, PVT,
 885                        SExtPromoteOperand(Op.getOperand(0), PVT),
 886                        Op.getOperand(1));
 887   case ISD::AssertZext:
 888     return DAG.getNode(ISD::AssertZext, dl, PVT,
 889                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 890                        Op.getOperand(1));
 891   case ISD::Constant: {
 892     unsigned ExtOpc =
 893       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 894     return DAG.getNode(ExtOpc, dl, PVT, Op);
 895   }
 896   }
 897
 898   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 899     return SDValue();
 900   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 901 }
 902
 903 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
 904   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
 905     return SDValue();
 906   EVT OldVT = Op.getValueType();
 907   SDLoc dl(Op);
 908   bool Replace = false;
 909   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 910   if (!NewOp.getNode())
 911     return SDValue();
 912   AddToWorklist(NewOp.getNode());
 913
 914   if (Replace)
 915     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 916   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
 917                      DAG.getValueType(OldVT));
 918 }
 919
 920 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
 921   EVT OldVT = Op.getValueType();
 922   SDLoc dl(Op);
 923   bool Replace = false;
 924   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 925   if (!NewOp.getNode())
 926     return SDValue();
 927   AddToWorklist(NewOp.getNode());
 928
 929   if (Replace)
 930     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 931   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
 932 }
 933
 934 /// PromoteIntBinOp - Promote the specified integer binary operation if the
 935 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 936 /// promote i16 operations to i32 since i16 instructions are longer.
 937 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
 938   if (!LegalOperations)
 939     return SDValue();
 940
 941   EVT VT = Op.getValueType();
 942   if (VT.isVector() || !VT.isInteger())
 943     return SDValue();
 944
 945   // If operation type is 'undesirable', e.g. i16 on x86, consider
 946   // promoting it.
 947   unsigned Opc = Op.getOpcode();
 948   if (TLI.isTypeDesirableForOp(Opc, VT))
 949     return SDValue();
 950
 951   EVT PVT = VT;
 952   // Consult target whether it is a good idea to promote this operation and
 953   // what's the right type to promote it to.
 954   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 955     assert(PVT != VT && "Don't know what type to promote to!");
 956
 957     bool Replace0 = false;
 958     SDValue N0 = Op.getOperand(0);
 959     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
 960     if (!NN0.getNode())
 961       return SDValue();
 962
 963     bool Replace1 = false;
 964     SDValue N1 = Op.getOperand(1);
 965     SDValue NN1;
 966     if (N0 == N1)
 967       NN1 = NN0;
 968     else {
 969       NN1 = PromoteOperand(N1, PVT, Replace1);
 970       if (!NN1.getNode())
 971         return SDValue();
 972     }
 973
 974     AddToWorklist(NN0.getNode());
 975     if (NN1.getNode())
 976       AddToWorklist(NN1.getNode());
 977
 978     if (Replace0)
 979       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
 980     if (Replace1)
 981       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
 982
 983     DEBUG(dbgs() << "\nPromoting ";
 984           Op.getNode()->dump(&DAG));
 985     SDLoc dl(Op);
 986     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 987                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
 988   }
 989   return SDValue();
 990 }
 991
 992 /// PromoteIntShiftOp - Promote the specified integer shift operation if the
 993 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 994 /// promote i16 operations to i32 since i16 instructions are longer.
 995 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
 996   if (!LegalOperations)
 997     return SDValue();
 998
 999   EVT VT = Op.getValueType();
1000   if (VT.isVector() || !VT.isInteger())
1001     return SDValue();
1002
1003   // If operation type is 'undesirable', e.g. i16 on x86, consider
1004   // promoting it.
1005   unsigned Opc = Op.getOpcode();
1006   if (TLI.isTypeDesirableForOp(Opc, VT))
1007     return SDValue();
1008
1009   EVT PVT = VT;
1010   // Consult target whether it is a good idea to promote this operation and
1011   // what's the right type to promote it to.
1012   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1013     assert(PVT != VT && "Don't know what type to promote to!");
1014
1015     bool Replace = false;
1016     SDValue N0 = Op.getOperand(0);
1017     if (Opc == ISD::SRA)
1018       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
1019     else if (Opc == ISD::SRL)
1020       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
1021     else
1022       N0 = PromoteOperand(N0, PVT, Replace);
1023     if (!N0.getNode())
1024       return SDValue();
1025
1026     AddToWorklist(N0.getNode());
1027     if (Replace)
1028       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
1029
1030     DEBUG(dbgs() << "\nPromoting ";
1031           Op.getNode()->dump(&DAG));
1032     SDLoc dl(Op);
1033     return DAG.getNode(ISD::TRUNCATE, dl, VT,
1034                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
1035   }
1036   return SDValue();
1037 }
1038
1039 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
1040   if (!LegalOperations)
1041     return SDValue();
1042
1043   EVT VT = Op.getValueType();
1044   if (VT.isVector() || !VT.isInteger())
1045     return SDValue();
1046
1047   // If operation type is 'undesirable', e.g. i16 on x86, consider
1048   // promoting it.
1049   unsigned Opc = Op.getOpcode();
1050   if (TLI.isTypeDesirableForOp(Opc, VT))
1051     return SDValue();
1052
1053   EVT PVT = VT;
1054   // Consult target whether it is a good idea to promote this operation and
1055   // what's the right type to promote it to.
1056   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1057     assert(PVT != VT && "Don't know what type to promote to!");
1058     // fold (aext (aext x)) -> (aext x)
1059     // fold (aext (zext x)) -> (zext x)
1060     // fold (aext (sext x)) -> (sext x)
1061     DEBUG(dbgs() << "\nPromoting ";
1062           Op.getNode()->dump(&DAG));
1063     return DAG.getNode(Op.getOpcode(), SDLoc(Op), VT, Op.getOperand(0));
1064   }
1065   return SDValue();
1066 }
1067
1068 bool DAGCombiner::PromoteLoad(SDValue Op) {
1069   if (!LegalOperations)
1070     return false;
1071
1072   EVT VT = Op.getValueType();
1073   if (VT.isVector() || !VT.isInteger())
1074     return false;
1075
1076   // If operation type is 'undesirable', e.g. i16 on x86, consider
1077   // promoting it.
1078   unsigned Opc = Op.getOpcode();
1079   if (TLI.isTypeDesirableForOp(Opc, VT))
1080     return false;
1081
1082   EVT PVT = VT;
1083   // Consult target whether it is a good idea to promote this operation and
1084   // what's the right type to promote it to.
1085   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1086     assert(PVT != VT && "Don't know what type to promote to!");
1087
1088     SDLoc dl(Op);
1089     SDNode *N = Op.getNode();
1090     LoadSDNode *LD = cast<LoadSDNode>(N);
1091     EVT MemVT = LD->getMemoryVT();
1092     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
1093       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
1094                                                   : ISD::EXTLOAD)
1095       : LD->getExtensionType();
1096     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
1097                                    LD->getChain(), LD->getBasePtr(),
1098                                    MemVT, LD->getMemOperand());
1099     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
1100
1101     DEBUG(dbgs() << "\nPromoting ";
1102           N->dump(&DAG);
1103           dbgs() << "\nTo: ";
1104           Result.getNode()->dump(&DAG);
1105           dbgs() << '\n');
1106     WorklistRemover DeadNodes(*this);
1107     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
1108     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1));
1109     deleteAndRecombine(N);
1110     AddToWorklist(Result.getNode());
1111     return true;
1112   }
1113   return false;
1114 }
1115
1116 /// \brief Recursively delete a node which has no uses and any operands for
1117 /// which it is the only use.
1118 ///
1119 /// Note that this both deletes the nodes and removes them from the worklist.
1120 /// It also adds any nodes who have had a user deleted to the worklist as they
1121 /// may now have only one use and subject to other combines.
1122 bool DAGCombiner::recursivelyDeleteUnusedNodes(SDNode *N) {
1123   if (!N->use_empty())
1124     return false;
1125
1126   SmallSetVector<SDNode *, 16> Nodes;
1127   Nodes.insert(N);
1128   do {
1129     N = Nodes.pop_back_val();
1130     if (!N)
1131       continue;
1132
1133     if (N->use_empty()) {
1134       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1135         Nodes.insert(N->getOperand(i).getNode());
1136
1137       removeFromWorklist(N);
1138       DAG.DeleteNode(N);
1139     } else {
1140       AddToWorklist(N);
1141     }
1142   } while (!Nodes.empty());
1143   return true;
1144 }
1145
1146 //===----------------------------------------------------------------------===//
1147 //  Main DAG Combiner implementation
1148 //===----------------------------------------------------------------------===//
1149
1150 void DAGCombiner::Run(CombineLevel AtLevel) {
1151   // set the instance variables, so that the various visit routines may use it.
1152   Level = AtLevel;
1153   LegalOperations = Level >= AfterLegalizeVectorOps;
1154   LegalTypes = Level >= AfterLegalizeTypes;
1155
1156   // Add all the dag nodes to the worklist.
1157   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
1158        E = DAG.allnodes_end(); I != E; ++I)
1159     AddToWorklist(I);
1160
1161   // Create a dummy node (which is not added to allnodes), that adds a reference
1162   // to the root node, preventing it from being deleted, and tracking any
1163   // changes of the root.
1164   HandleSDNode Dummy(DAG.getRoot());
1165
1166   // while the worklist isn't empty, find a node and
1167   // try and combine it.
1168   while (!WorklistMap.empty()) {
1169     SDNode *N;
1170     // The Worklist holds the SDNodes in order, but it may contain null entries.
1171     do {
1172       N = Worklist.pop_back_val();
1173     } while (!N);
1174
1175     bool GoodWorklistEntry = WorklistMap.erase(N);
1176     (void)GoodWorklistEntry;
1177     assert(GoodWorklistEntry &&
1178            "Found a worklist entry without a corresponding map entry!");
1179
1180     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1181     // N is deleted from the DAG, since they too may now be dead or may have a
1182     // reduced number of uses, allowing other xforms.
1183     if (recursivelyDeleteUnusedNodes(N))
1184       continue;
1185
1186     WorklistRemover DeadNodes(*this);
1187
1188     // If this combine is running after legalizing the DAG, re-legalize any
1189     // nodes pulled off the worklist.
1190     if (Level == AfterLegalizeDAG) {
1191       SmallSetVector<SDNode *, 16> UpdatedNodes;
1192       bool NIsValid = DAG.LegalizeOp(N, UpdatedNodes);
1193
1194       for (SDNode *LN : UpdatedNodes) {
1195         AddToWorklist(LN);
1196         AddUsersToWorklist(LN);
1197       }
1198       if (!NIsValid)
1199         continue;
1200     }
1201
1202     DEBUG(dbgs() << "\nCombining: "; N->dump(&DAG));
1203
1204     // Add any operands of the new node which have not yet been combined to the
1205     // worklist as well. Because the worklist uniques things already, this
1206     // won't repeatedly process the same operand.
1207     CombinedNodes.insert(N);
1208     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1209       if (!CombinedNodes.count(N->getOperand(i).getNode()))
1210         AddToWorklist(N->getOperand(i).getNode());
1211
1212     SDValue RV = combine(N);
1213
1214     if (!RV.getNode())
1215       continue;
1216
1217     ++NodesCombined;
1218
1219     // If we get back the same node we passed in, rather than a new node or
1220     // zero, we know that the node must have defined multiple values and
1221     // CombineTo was used.  Since CombineTo takes care of the worklist
1222     // mechanics for us, we have no work to do in this case.
1223     if (RV.getNode() == N)
1224       continue;
1225
1226     assert(N->getOpcode() != ISD::DELETED_NODE &&
1227            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1228            "Node was deleted but visit returned new node!");
1229
1230     DEBUG(dbgs() << " ... into: ";
1231           RV.getNode()->dump(&DAG));
1232
1233     // Transfer debug value.
1234     DAG.TransferDbgValues(SDValue(N, 0), RV);
1235     if (N->getNumValues() == RV.getNode()->getNumValues())
1236       DAG.ReplaceAllUsesWith(N, RV.getNode());
1237     else {
1238       assert(N->getValueType(0) == RV.getValueType() &&
1239              N->getNumValues() == 1 && "Type mismatch");
1240       SDValue OpV = RV;
1241       DAG.ReplaceAllUsesWith(N, &OpV);
1242     }
1243
1244     // Push the new node and any users onto the worklist
1245     AddToWorklist(RV.getNode());
1246     AddUsersToWorklist(RV.getNode());
1247
1248     // Finally, if the node is now dead, remove it from the graph.  The node
1249     // may not be dead if the replacement process recursively simplified to
1250     // something else needing this node. This will also take care of adding any
1251     // operands which have lost a user to the worklist.
1252     recursivelyDeleteUnusedNodes(N);
1253   }
1254
1255   // If the root changed (e.g. it was a dead load, update the root).
1256   DAG.setRoot(Dummy.getValue());
1257   DAG.RemoveDeadNodes();
1258 }
1259
1260 SDValue DAGCombiner::visit(SDNode *N) {
1261   switch (N->getOpcode()) {
1262   default: break;
1263   case ISD::TokenFactor:        return visitTokenFactor(N);
1264   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1265   case ISD::ADD:                return visitADD(N);
1266   case ISD::SUB:                return visitSUB(N);
1267   case ISD::ADDC:               return visitADDC(N);
1268   case ISD::SUBC:               return visitSUBC(N);
1269   case ISD::ADDE:               return visitADDE(N);
1270   case ISD::SUBE:               return visitSUBE(N);
1271   case ISD::MUL:                return visitMUL(N);
1272   case ISD::SDIV:               return visitSDIV(N);
1273   case ISD::UDIV:               return visitUDIV(N);
1274   case ISD::SREM:               return visitSREM(N);
1275   case ISD::UREM:               return visitUREM(N);
1276   case ISD::MULHU:              return visitMULHU(N);
1277   case ISD::MULHS:              return visitMULHS(N);
1278   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1279   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1280   case ISD::SMULO:              return visitSMULO(N);
1281   case ISD::UMULO:              return visitUMULO(N);
1282   case ISD::SDIVREM:            return visitSDIVREM(N);
1283   case ISD::UDIVREM:            return visitUDIVREM(N);
1284   case ISD::AND:                return visitAND(N);
1285   case ISD::OR:                 return visitOR(N);
1286   case ISD::XOR:                return visitXOR(N);
1287   case ISD::SHL:                return visitSHL(N);
1288   case ISD::SRA:                return visitSRA(N);
1289   case ISD::SRL:                return visitSRL(N);
1290   case ISD::ROTR:
1291   case ISD::ROTL:               return visitRotate(N);
1292   case ISD::CTLZ:               return visitCTLZ(N);
1293   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1294   case ISD::CTTZ:               return visitCTTZ(N);
1295   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1296   case ISD::CTPOP:              return visitCTPOP(N);
1297   case ISD::SELECT:             return visitSELECT(N);
1298   case ISD::VSELECT:            return visitVSELECT(N);
1299   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1300   case ISD::SETCC:              return visitSETCC(N);
1301   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1302   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1303   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1304   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1305   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1306   case ISD::BITCAST:            return visitBITCAST(N);
1307   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1308   case ISD::FADD:               return visitFADD(N);
1309   case ISD::FSUB:               return visitFSUB(N);
1310   case ISD::FMUL:               return visitFMUL(N);
1311   case ISD::FMA:                return visitFMA(N);
1312   case ISD::FDIV:               return visitFDIV(N);
1313   case ISD::FREM:               return visitFREM(N);
1314   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1315   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1316   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1317   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1318   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1319   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1320   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1321   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1322   case ISD::FNEG:               return visitFNEG(N);
1323   case ISD::FABS:               return visitFABS(N);
1324   case ISD::FFLOOR:             return visitFFLOOR(N);
1325   case ISD::FCEIL:              return visitFCEIL(N);
1326   case ISD::FTRUNC:             return visitFTRUNC(N);
1327   case ISD::BRCOND:             return visitBRCOND(N);
1328   case ISD::BR_CC:              return visitBR_CC(N);
1329   case ISD::LOAD:               return visitLOAD(N);
1330   case ISD::STORE:              return visitSTORE(N);
1331   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1332   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1333   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1334   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1335   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1336   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1337   case ISD::INSERT_SUBVECTOR:   return visitINSERT_SUBVECTOR(N);
1338   }
1339   return SDValue();
1340 }
1341
1342 SDValue DAGCombiner::combine(SDNode *N) {
1343   SDValue RV = visit(N);
1344
1345   // If nothing happened, try a target-specific DAG combine.
1346   if (!RV.getNode()) {
1347     assert(N->getOpcode() != ISD::DELETED_NODE &&
1348            "Node was deleted but visit returned NULL!");
1349
1350     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1351         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1352
1353       // Expose the DAG combiner to the target combiner impls.
1354       TargetLowering::DAGCombinerInfo
1355         DagCombineInfo(DAG, Level, false, this);
1356
1357       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1358     }
1359   }
1360
1361   // If nothing happened still, try promoting the operation.
1362   if (!RV.getNode()) {
1363     switch (N->getOpcode()) {
1364     default: break;
1365     case ISD::ADD:
1366     case ISD::SUB:
1367     case ISD::MUL:
1368     case ISD::AND:
1369     case ISD::OR:
1370     case ISD::XOR:
1371       RV = PromoteIntBinOp(SDValue(N, 0));
1372       break;
1373     case ISD::SHL:
1374     case ISD::SRA:
1375     case ISD::SRL:
1376       RV = PromoteIntShiftOp(SDValue(N, 0));
1377       break;
1378     case ISD::SIGN_EXTEND:
1379     case ISD::ZERO_EXTEND:
1380     case ISD::ANY_EXTEND:
1381       RV = PromoteExtend(SDValue(N, 0));
1382       break;
1383     case ISD::LOAD:
1384       if (PromoteLoad(SDValue(N, 0)))
1385         RV = SDValue(N, 0);
1386       break;
1387     }
1388   }
1389
1390   // If N is a commutative binary node, try commuting it to enable more
1391   // sdisel CSE.
1392   if (!RV.getNode() && SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1393       N->getNumValues() == 1) {
1394     SDValue N0 = N->getOperand(0);
1395     SDValue N1 = N->getOperand(1);
1396
1397     // Constant operands are canonicalized to RHS.
1398     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1399       SDValue Ops[] = {N1, N0};
1400       SDNode *CSENode;
1401       if (const BinaryWithFlagsSDNode *BinNode =
1402               dyn_cast<BinaryWithFlagsSDNode>(N)) {
1403         CSENode = DAG.getNodeIfExists(
1404             N->getOpcode(), N->getVTList(), Ops, BinNode->hasNoUnsignedWrap(),
1405             BinNode->hasNoSignedWrap(), BinNode->isExact());
1406       } else {
1407         CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(), Ops);
1408       }
1409       if (CSENode)
1410         return SDValue(CSENode, 0);
1411     }
1412   }
1413
1414   return RV;
1415 }
1416
1417 /// getInputChainForNode - Given a node, return its input chain if it has one,
1418 /// otherwise return a null sd operand.
1419 static SDValue getInputChainForNode(SDNode *N) {
1420   if (unsigned NumOps = N->getNumOperands()) {
1421     if (N->getOperand(0).getValueType() == MVT::Other)
1422       return N->getOperand(0);
1423     if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1424       return N->getOperand(NumOps-1);
1425     for (unsigned i = 1; i < NumOps-1; ++i)
1426       if (N->getOperand(i).getValueType() == MVT::Other)
1427         return N->getOperand(i);
1428   }
1429   return SDValue();
1430 }
1431
1432 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1433   // If N has two operands, where one has an input chain equal to the other,
1434   // the 'other' chain is redundant.
1435   if (N->getNumOperands() == 2) {
1436     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1437       return N->getOperand(0);
1438     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1439       return N->getOperand(1);
1440   }
1441
1442   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1443   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1444   SmallPtrSet<SDNode*, 16> SeenOps;
1445   bool Changed = false;             // If we should replace this token factor.
1446
1447   // Start out with this token factor.
1448   TFs.push_back(N);
1449
1450   // Iterate through token factors.  The TFs grows when new token factors are
1451   // encountered.
1452   for (unsigned i = 0; i < TFs.size(); ++i) {
1453     SDNode *TF = TFs[i];
1454
1455     // Check each of the operands.
1456     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
1457       SDValue Op = TF->getOperand(i);
1458
1459       switch (Op.getOpcode()) {
1460       case ISD::EntryToken:
1461         // Entry tokens don't need to be added to the list. They are
1462         // rededundant.
1463         Changed = true;
1464         break;
1465
1466       case ISD::TokenFactor:
1467         if (Op.hasOneUse() &&
1468             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1469           // Queue up for processing.
1470           TFs.push_back(Op.getNode());
1471           // Clean up in case the token factor is removed.
1472           AddToWorklist(Op.getNode());
1473           Changed = true;
1474           break;
1475         }
1476         // Fall thru
1477
1478       default:
1479         // Only add if it isn't already in the list.
1480         if (SeenOps.insert(Op.getNode()))
1481           Ops.push_back(Op);
1482         else
1483           Changed = true;
1484         break;
1485       }
1486     }
1487   }
1488
1489   SDValue Result;
1490
1491   // If we've change things around then replace token factor.
1492   if (Changed) {
1493     if (Ops.empty()) {
1494       // The entry token is the only possible outcome.
1495       Result = DAG.getEntryNode();
1496     } else {
1497       // New and improved token factor.
1498       Result = DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other, Ops);
1499     }
1500
1501     // Don't add users to work list.
1502     return CombineTo(N, Result, false);
1503   }
1504
1505   return Result;
1506 }
1507
1508 /// MERGE_VALUES can always be eliminated.
1509 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1510   WorklistRemover DeadNodes(*this);
1511   // Replacing results may cause a different MERGE_VALUES to suddenly
1512   // be CSE'd with N, and carry its uses with it. Iterate until no
1513   // uses remain, to ensure that the node can be safely deleted.
1514   // First add the users of this node to the work list so that they
1515   // can be tried again once they have new operands.
1516   AddUsersToWorklist(N);
1517   do {
1518     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1519       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i));
1520   } while (!N->use_empty());
1521   deleteAndRecombine(N);
1522   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1523 }
1524
1525 static
1526 SDValue combineShlAddConstant(SDLoc DL, SDValue N0, SDValue N1,
1527                               SelectionDAG &DAG) {
1528   EVT VT = N0.getValueType();
1529   SDValue N00 = N0.getOperand(0);
1530   SDValue N01 = N0.getOperand(1);
1531   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N01);
1532
1533   if (N01C && N00.getOpcode() == ISD::ADD && N00.getNode()->hasOneUse() &&
1534       isa<ConstantSDNode>(N00.getOperand(1))) {
1535     // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1536     N0 = DAG.getNode(ISD::ADD, SDLoc(N0), VT,
1537                      DAG.getNode(ISD::SHL, SDLoc(N00), VT,
1538                                  N00.getOperand(0), N01),
1539                      DAG.getNode(ISD::SHL, SDLoc(N01), VT,
1540                                  N00.getOperand(1), N01));
1541     return DAG.getNode(ISD::ADD, DL, VT, N0, N1);
1542   }
1543
1544   return SDValue();
1545 }
1546
1547 SDValue DAGCombiner::visitADD(SDNode *N) {
1548   SDValue N0 = N->getOperand(0);
1549   SDValue N1 = N->getOperand(1);
1550   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1551   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1552   EVT VT = N0.getValueType();
1553
1554   // fold vector ops
1555   if (VT.isVector()) {
1556     SDValue FoldedVOp = SimplifyVBinOp(N);
1557     if (FoldedVOp.getNode()) return FoldedVOp;
1558
1559     // fold (add x, 0) -> x, vector edition
1560     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1561       return N0;
1562     if (ISD::isBuildVectorAllZeros(N0.getNode()))
1563       return N1;
1564   }
1565
1566   // fold (add x, undef) -> undef
1567   if (N0.getOpcode() == ISD::UNDEF)
1568     return N0;
1569   if (N1.getOpcode() == ISD::UNDEF)
1570     return N1;
1571   // fold (add c1, c2) -> c1+c2
1572   if (N0C && N1C)
1573     return DAG.FoldConstantArithmetic(ISD::ADD, VT, N0C, N1C);
1574   // canonicalize constant to RHS
1575   if (N0C && !N1C)
1576     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N1, N0);
1577   // fold (add x, 0) -> x
1578   if (N1C && N1C->isNullValue())
1579     return N0;
1580   // fold (add Sym, c) -> Sym+c
1581   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1582     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1583         GA->getOpcode() == ISD::GlobalAddress)
1584       return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1585                                   GA->getOffset() +
1586                                     (uint64_t)N1C->getSExtValue());
1587   // fold ((c1-A)+c2) -> (c1+c2)-A
1588   if (N1C && N0.getOpcode() == ISD::SUB)
1589     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
1590       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1591                          DAG.getConstant(N1C->getAPIntValue()+
1592                                          N0C->getAPIntValue(), VT),
1593                          N0.getOperand(1));
1594   // reassociate add
1595   SDValue RADD = ReassociateOps(ISD::ADD, SDLoc(N), N0, N1);
1596   if (RADD.getNode())
1597     return RADD;
1598   // fold ((0-A) + B) -> B-A
1599   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
1600       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
1601     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1, N0.getOperand(1));
1602   // fold (A + (0-B)) -> A-B
1603   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
1604       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
1605     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1.getOperand(1));
1606   // fold (A+(B-A)) -> B
1607   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1608     return N1.getOperand(0);
1609   // fold ((B-A)+A) -> B
1610   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1611     return N0.getOperand(0);
1612   // fold (A+(B-(A+C))) to (B-C)
1613   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1614       N0 == N1.getOperand(1).getOperand(0))
1615     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1616                        N1.getOperand(1).getOperand(1));
1617   // fold (A+(B-(C+A))) to (B-C)
1618   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1619       N0 == N1.getOperand(1).getOperand(1))
1620     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1621                        N1.getOperand(1).getOperand(0));
1622   // fold (A+((B-A)+or-C)) to (B+or-C)
1623   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1624       N1.getOperand(0).getOpcode() == ISD::SUB &&
1625       N0 == N1.getOperand(0).getOperand(1))
1626     return DAG.getNode(N1.getOpcode(), SDLoc(N), VT,
1627                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1628
1629   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1630   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1631     SDValue N00 = N0.getOperand(0);
1632     SDValue N01 = N0.getOperand(1);
1633     SDValue N10 = N1.getOperand(0);
1634     SDValue N11 = N1.getOperand(1);
1635
1636     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1637       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1638                          DAG.getNode(ISD::ADD, SDLoc(N0), VT, N00, N10),
1639                          DAG.getNode(ISD::ADD, SDLoc(N1), VT, N01, N11));
1640   }
1641
1642   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1643     return SDValue(N, 0);
1644
1645   // fold (a+b) -> (a|b) iff a and b share no bits.
1646   if (VT.isInteger() && !VT.isVector()) {
1647     APInt LHSZero, LHSOne;
1648     APInt RHSZero, RHSOne;
1649     DAG.computeKnownBits(N0, LHSZero, LHSOne);
1650
1651     if (LHSZero.getBoolValue()) {
1652       DAG.computeKnownBits(N1, RHSZero, RHSOne);
1653
1654       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1655       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1656       if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero){
1657         if (!LegalOperations || TLI.isOperationLegal(ISD::OR, VT))
1658           return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1);
1659       }
1660     }
1661   }
1662
1663   // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1664   if (N0.getOpcode() == ISD::SHL && N0.getNode()->hasOneUse()) {
1665     SDValue Result = combineShlAddConstant(SDLoc(N), N0, N1, DAG);
1666     if (Result.getNode()) return Result;
1667   }
1668   if (N1.getOpcode() == ISD::SHL && N1.getNode()->hasOneUse()) {
1669     SDValue Result = combineShlAddConstant(SDLoc(N), N1, N0, DAG);
1670     if (Result.getNode()) return Result;
1671   }
1672
1673   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1674   if (N1.getOpcode() == ISD::SHL &&
1675       N1.getOperand(0).getOpcode() == ISD::SUB)
1676     if (ConstantSDNode *C =
1677           dyn_cast<ConstantSDNode>(N1.getOperand(0).getOperand(0)))
1678       if (C->getAPIntValue() == 0)
1679         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0,
1680                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1681                                        N1.getOperand(0).getOperand(1),
1682                                        N1.getOperand(1)));
1683   if (N0.getOpcode() == ISD::SHL &&
1684       N0.getOperand(0).getOpcode() == ISD::SUB)
1685     if (ConstantSDNode *C =
1686           dyn_cast<ConstantSDNode>(N0.getOperand(0).getOperand(0)))
1687       if (C->getAPIntValue() == 0)
1688         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1,
1689                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1690                                        N0.getOperand(0).getOperand(1),
1691                                        N0.getOperand(1)));
1692
1693   if (N1.getOpcode() == ISD::AND) {
1694     SDValue AndOp0 = N1.getOperand(0);
1695     ConstantSDNode *AndOp1 = dyn_cast<ConstantSDNode>(N1->getOperand(1));
1696     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1697     unsigned DestBits = VT.getScalarType().getSizeInBits();
1698
1699     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1700     // and similar xforms where the inner op is either ~0 or 0.
1701     if (NumSignBits == DestBits && AndOp1 && AndOp1->isOne()) {
1702       SDLoc DL(N);
1703       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1704     }
1705   }
1706
1707   // add (sext i1), X -> sub X, (zext i1)
1708   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1709       N0.getOperand(0).getValueType() == MVT::i1 &&
1710       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1711     SDLoc DL(N);
1712     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1713     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1714   }
1715
1716   return SDValue();
1717 }
1718
1719 SDValue DAGCombiner::visitADDC(SDNode *N) {
1720   SDValue N0 = N->getOperand(0);
1721   SDValue N1 = N->getOperand(1);
1722   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1723   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1724   EVT VT = N0.getValueType();
1725
1726   // If the flag result is dead, turn this into an ADD.
1727   if (!N->hasAnyUseOfValue(1))
1728     return CombineTo(N, DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N1),
1729                      DAG.getNode(ISD::CARRY_FALSE,
1730                                  SDLoc(N), MVT::Glue));
1731
1732   // canonicalize constant to RHS.
1733   if (N0C && !N1C)
1734     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N1, N0);
1735
1736   // fold (addc x, 0) -> x + no carry out
1737   if (N1C && N1C->isNullValue())
1738     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1739                                         SDLoc(N), MVT::Glue));
1740
1741   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1742   APInt LHSZero, LHSOne;
1743   APInt RHSZero, RHSOne;
1744   DAG.computeKnownBits(N0, LHSZero, LHSOne);
1745
1746   if (LHSZero.getBoolValue()) {
1747     DAG.computeKnownBits(N1, RHSZero, RHSOne);
1748
1749     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1750     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1751     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1752       return CombineTo(N, DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1),
1753                        DAG.getNode(ISD::CARRY_FALSE,
1754                                    SDLoc(N), MVT::Glue));
1755   }
1756
1757   return SDValue();
1758 }
1759
1760 SDValue DAGCombiner::visitADDE(SDNode *N) {
1761   SDValue N0 = N->getOperand(0);
1762   SDValue N1 = N->getOperand(1);
1763   SDValue CarryIn = N->getOperand(2);
1764   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1765   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1766
1767   // canonicalize constant to RHS
1768   if (N0C && !N1C)
1769     return DAG.getNode(ISD::ADDE, SDLoc(N), N->getVTList(),
1770                        N1, N0, CarryIn);
1771
1772   // fold (adde x, y, false) -> (addc x, y)
1773   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1774     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N0, N1);
1775
1776   return SDValue();
1777 }
1778
1779 // Since it may not be valid to emit a fold to zero for vector initializers
1780 // check if we can before folding.
1781 static SDValue tryFoldToZero(SDLoc DL, const TargetLowering &TLI, EVT VT,
1782                              SelectionDAG &DAG,
1783                              bool LegalOperations, bool LegalTypes) {
1784   if (!VT.isVector())
1785     return DAG.getConstant(0, VT);
1786   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
1787     return DAG.getConstant(0, VT);
1788   return SDValue();
1789 }
1790
1791 SDValue DAGCombiner::visitSUB(SDNode *N) {
1792   SDValue N0 = N->getOperand(0);
1793   SDValue N1 = N->getOperand(1);
1794   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1795   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1796   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? nullptr :
1797     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1798   EVT VT = N0.getValueType();
1799
1800   // fold vector ops
1801   if (VT.isVector()) {
1802     SDValue FoldedVOp = SimplifyVBinOp(N);
1803     if (FoldedVOp.getNode()) return FoldedVOp;
1804
1805     // fold (sub x, 0) -> x, vector edition
1806     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1807       return N0;
1808   }
1809
1810   // fold (sub x, x) -> 0
1811   // FIXME: Refactor this and xor and other similar operations together.
1812   if (N0 == N1)
1813     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
1814   // fold (sub c1, c2) -> c1-c2
1815   if (N0C && N1C)
1816     return DAG.FoldConstantArithmetic(ISD::SUB, VT, N0C, N1C);
1817   // fold (sub x, c) -> (add x, -c)
1818   if (N1C)
1819     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0,
1820                        DAG.getConstant(-N1C->getAPIntValue(), VT));
1821   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1822   if (N0C && N0C->isAllOnesValue())
1823     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
1824   // fold A-(A-B) -> B
1825   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1826     return N1.getOperand(1);
1827   // fold (A+B)-A -> B
1828   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1829     return N0.getOperand(1);
1830   // fold (A+B)-B -> A
1831   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1832     return N0.getOperand(0);
1833   // fold C2-(A+C1) -> (C2-C1)-A
1834   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1835     SDValue NewC = DAG.getConstant(N0C->getAPIntValue() - N1C1->getAPIntValue(),
1836                                    VT);
1837     return DAG.getNode(ISD::SUB, SDLoc(N), VT, NewC,
1838                        N1.getOperand(0));
1839   }
1840   // fold ((A+(B+or-C))-B) -> A+or-C
1841   if (N0.getOpcode() == ISD::ADD &&
1842       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1843        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1844       N0.getOperand(1).getOperand(0) == N1)
1845     return DAG.getNode(N0.getOperand(1).getOpcode(), SDLoc(N), VT,
1846                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1847   // fold ((A+(C+B))-B) -> A+C
1848   if (N0.getOpcode() == ISD::ADD &&
1849       N0.getOperand(1).getOpcode() == ISD::ADD &&
1850       N0.getOperand(1).getOperand(1) == N1)
1851     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1852                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1853   // fold ((A-(B-C))-C) -> A-B
1854   if (N0.getOpcode() == ISD::SUB &&
1855       N0.getOperand(1).getOpcode() == ISD::SUB &&
1856       N0.getOperand(1).getOperand(1) == N1)
1857     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1858                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1859
1860   // If either operand of a sub is undef, the result is undef
1861   if (N0.getOpcode() == ISD::UNDEF)
1862     return N0;
1863   if (N1.getOpcode() == ISD::UNDEF)
1864     return N1;
1865
1866   // If the relocation model supports it, consider symbol offsets.
1867   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1868     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1869       // fold (sub Sym, c) -> Sym-c
1870       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1871         return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1872                                     GA->getOffset() -
1873                                       (uint64_t)N1C->getSExtValue());
1874       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1875       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1876         if (GA->getGlobal() == GB->getGlobal())
1877           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1878                                  VT);
1879     }
1880
1881   return SDValue();
1882 }
1883
1884 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1885   SDValue N0 = N->getOperand(0);
1886   SDValue N1 = N->getOperand(1);
1887   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1888   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1889   EVT VT = N0.getValueType();
1890
1891   // If the flag result is dead, turn this into an SUB.
1892   if (!N->hasAnyUseOfValue(1))
1893     return CombineTo(N, DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1),
1894                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1895                                  MVT::Glue));
1896
1897   // fold (subc x, x) -> 0 + no borrow
1898   if (N0 == N1)
1899     return CombineTo(N, DAG.getConstant(0, VT),
1900                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1901                                  MVT::Glue));
1902
1903   // fold (subc x, 0) -> x + no borrow
1904   if (N1C && N1C->isNullValue())
1905     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1906                                         MVT::Glue));
1907
1908   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1909   if (N0C && N0C->isAllOnesValue())
1910     return CombineTo(N, DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0),
1911                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1912                                  MVT::Glue));
1913
1914   return SDValue();
1915 }
1916
1917 SDValue DAGCombiner::visitSUBE(SDNode *N) {
1918   SDValue N0 = N->getOperand(0);
1919   SDValue N1 = N->getOperand(1);
1920   SDValue CarryIn = N->getOperand(2);
1921
1922   // fold (sube x, y, false) -> (subc x, y)
1923   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1924     return DAG.getNode(ISD::SUBC, SDLoc(N), N->getVTList(), N0, N1);
1925
1926   return SDValue();
1927 }
1928
1929 SDValue DAGCombiner::visitMUL(SDNode *N) {
1930   SDValue N0 = N->getOperand(0);
1931   SDValue N1 = N->getOperand(1);
1932   EVT VT = N0.getValueType();
1933
1934   // fold (mul x, undef) -> 0
1935   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1936     return DAG.getConstant(0, VT);
1937
1938   bool N0IsConst = false;
1939   bool N1IsConst = false;
1940   APInt ConstValue0, ConstValue1;
1941   // fold vector ops
1942   if (VT.isVector()) {
1943     SDValue FoldedVOp = SimplifyVBinOp(N);
1944     if (FoldedVOp.getNode()) return FoldedVOp;
1945
1946     N0IsConst = isConstantSplatVector(N0.getNode(), ConstValue0);
1947     N1IsConst = isConstantSplatVector(N1.getNode(), ConstValue1);
1948   } else {
1949     N0IsConst = dyn_cast<ConstantSDNode>(N0) != nullptr;
1950     ConstValue0 = N0IsConst ? (dyn_cast<ConstantSDNode>(N0))->getAPIntValue()
1951                             : APInt();
1952     N1IsConst = dyn_cast<ConstantSDNode>(N1) != nullptr;
1953     ConstValue1 = N1IsConst ? (dyn_cast<ConstantSDNode>(N1))->getAPIntValue()
1954                             : APInt();
1955   }
1956
1957   // fold (mul c1, c2) -> c1*c2
1958   if (N0IsConst && N1IsConst)
1959     return DAG.FoldConstantArithmetic(ISD::MUL, VT, N0.getNode(), N1.getNode());
1960
1961   // canonicalize constant to RHS
1962   if (N0IsConst && !N1IsConst)
1963     return DAG.getNode(ISD::MUL, SDLoc(N), VT, N1, N0);
1964   // fold (mul x, 0) -> 0
1965   if (N1IsConst && ConstValue1 == 0)
1966     return N1;
1967   // We require a splat of the entire scalar bit width for non-contiguous
1968   // bit patterns.
1969   bool IsFullSplat =
1970     ConstValue1.getBitWidth() == VT.getScalarType().getSizeInBits();
1971   // fold (mul x, 1) -> x
1972   if (N1IsConst && ConstValue1 == 1 && IsFullSplat)
1973     return N0;
1974   // fold (mul x, -1) -> 0-x
1975   if (N1IsConst && ConstValue1.isAllOnesValue())
1976     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1977                        DAG.getConstant(0, VT), N0);
1978   // fold (mul x, (1 << c)) -> x << c
1979   if (N1IsConst && ConstValue1.isPowerOf2() && IsFullSplat)
1980     return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
1981                        DAG.getConstant(ConstValue1.logBase2(),
1982                                        getShiftAmountTy(N0.getValueType())));
1983   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
1984   if (N1IsConst && (-ConstValue1).isPowerOf2() && IsFullSplat) {
1985     unsigned Log2Val = (-ConstValue1).logBase2();
1986     // FIXME: If the input is something that is easily negated (e.g. a
1987     // single-use add), we should put the negate there.
1988     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1989                        DAG.getConstant(0, VT),
1990                        DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
1991                             DAG.getConstant(Log2Val,
1992                                       getShiftAmountTy(N0.getValueType()))));
1993   }
1994
1995   APInt Val;
1996   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
1997   if (N1IsConst && N0.getOpcode() == ISD::SHL &&
1998       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1999                      isa<ConstantSDNode>(N0.getOperand(1)))) {
2000     SDValue C3 = DAG.getNode(ISD::SHL, SDLoc(N), VT,
2001                              N1, N0.getOperand(1));
2002     AddToWorklist(C3.getNode());
2003     return DAG.getNode(ISD::MUL, SDLoc(N), VT,
2004                        N0.getOperand(0), C3);
2005   }
2006
2007   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
2008   // use.
2009   {
2010     SDValue Sh(nullptr,0), Y(nullptr,0);
2011     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
2012     if (N0.getOpcode() == ISD::SHL &&
2013         (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
2014                        isa<ConstantSDNode>(N0.getOperand(1))) &&
2015         N0.getNode()->hasOneUse()) {
2016       Sh = N0; Y = N1;
2017     } else if (N1.getOpcode() == ISD::SHL &&
2018                isa<ConstantSDNode>(N1.getOperand(1)) &&
2019                N1.getNode()->hasOneUse()) {
2020       Sh = N1; Y = N0;
2021     }
2022
2023     if (Sh.getNode()) {
2024       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2025                                 Sh.getOperand(0), Y);
2026       return DAG.getNode(ISD::SHL, SDLoc(N), VT,
2027                          Mul, Sh.getOperand(1));
2028     }
2029   }
2030
2031   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
2032   if (N1IsConst && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
2033       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
2034                      isa<ConstantSDNode>(N0.getOperand(1))))
2035     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
2036                        DAG.getNode(ISD::MUL, SDLoc(N0), VT,
2037                                    N0.getOperand(0), N1),
2038                        DAG.getNode(ISD::MUL, SDLoc(N1), VT,
2039                                    N0.getOperand(1), N1));
2040
2041   // reassociate mul
2042   SDValue RMUL = ReassociateOps(ISD::MUL, SDLoc(N), N0, N1);
2043   if (RMUL.getNode())
2044     return RMUL;
2045
2046   return SDValue();
2047 }
2048
2049 SDValue DAGCombiner::visitSDIV(SDNode *N) {
2050   SDValue N0 = N->getOperand(0);
2051   SDValue N1 = N->getOperand(1);
2052   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2053   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2054   EVT VT = N->getValueType(0);
2055
2056   // fold vector ops
2057   if (VT.isVector()) {
2058     SDValue FoldedVOp = SimplifyVBinOp(N);
2059     if (FoldedVOp.getNode()) return FoldedVOp;
2060   }
2061
2062   // fold (sdiv c1, c2) -> c1/c2
2063   if (N0C && N1C && !N1C->isNullValue())
2064     return DAG.FoldConstantArithmetic(ISD::SDIV, VT, N0C, N1C);
2065   // fold (sdiv X, 1) -> X
2066   if (N1C && N1C->getAPIntValue() == 1LL)
2067     return N0;
2068   // fold (sdiv X, -1) -> 0-X
2069   if (N1C && N1C->isAllOnesValue())
2070     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
2071                        DAG.getConstant(0, VT), N0);
2072   // If we know the sign bits of both operands are zero, strength reduce to a
2073   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
2074   if (!VT.isVector()) {
2075     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2076       return DAG.getNode(ISD::UDIV, SDLoc(N), N1.getValueType(),
2077                          N0, N1);
2078   }
2079
2080   // fold (sdiv X, pow2) -> simple ops after legalize
2081   if (N1C && !N1C->isNullValue() && (N1C->getAPIntValue().isPowerOf2() ||
2082                                      (-N1C->getAPIntValue()).isPowerOf2())) {
2083     // If dividing by powers of two is cheap, then don't perform the following
2084     // fold.
2085     if (TLI.isPow2SDivCheap())
2086       return SDValue();
2087
2088     // Target-specific implementation of sdiv x, pow2.
2089     SDValue Res = BuildSDIVPow2(N);
2090     if (Res.getNode())
2091       return Res;
2092
2093     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
2094
2095     // Splat the sign bit into the register
2096     SDValue SGN =
2097         DAG.getNode(ISD::SRA, SDLoc(N), VT, N0,
2098                     DAG.getConstant(VT.getScalarSizeInBits() - 1,
2099                                     getShiftAmountTy(N0.getValueType())));
2100     AddToWorklist(SGN.getNode());
2101
2102     // Add (N0 < 0) ? abs2 - 1 : 0;
2103     SDValue SRL =
2104         DAG.getNode(ISD::SRL, SDLoc(N), VT, SGN,
2105                     DAG.getConstant(VT.getScalarSizeInBits() - lg2,
2106                                     getShiftAmountTy(SGN.getValueType())));
2107     SDValue ADD = DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, SRL);
2108     AddToWorklist(SRL.getNode());
2109     AddToWorklist(ADD.getNode());    // Divide by pow2
2110     SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), VT, ADD,
2111                   DAG.getConstant(lg2, getShiftAmountTy(ADD.getValueType())));
2112
2113     // If we're dividing by a positive value, we're done.  Otherwise, we must
2114     // negate the result.
2115     if (N1C->getAPIntValue().isNonNegative())
2116       return SRA;
2117
2118     AddToWorklist(SRA.getNode());
2119     return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), SRA);
2120   }
2121
2122   // if integer divide is expensive and we satisfy the requirements, emit an
2123   // alternate sequence.
2124   if (N1C && !TLI.isIntDivCheap()) {
2125     SDValue Op = BuildSDIV(N);
2126     if (Op.getNode()) return Op;
2127   }
2128
2129   // undef / X -> 0
2130   if (N0.getOpcode() == ISD::UNDEF)
2131     return DAG.getConstant(0, VT);
2132   // X / undef -> undef
2133   if (N1.getOpcode() == ISD::UNDEF)
2134     return N1;
2135
2136   return SDValue();
2137 }
2138
2139 SDValue DAGCombiner::visitUDIV(SDNode *N) {
2140   SDValue N0 = N->getOperand(0);
2141   SDValue N1 = N->getOperand(1);
2142   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2143   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2144   EVT VT = N->getValueType(0);
2145
2146   // fold vector ops
2147   if (VT.isVector()) {
2148     SDValue FoldedVOp = SimplifyVBinOp(N);
2149     if (FoldedVOp.getNode()) return FoldedVOp;
2150   }
2151
2152   // fold (udiv c1, c2) -> c1/c2
2153   if (N0C && N1C && !N1C->isNullValue())
2154     return DAG.FoldConstantArithmetic(ISD::UDIV, VT, N0C, N1C);
2155   // fold (udiv x, (1 << c)) -> x >>u c
2156   if (N1C && N1C->getAPIntValue().isPowerOf2())
2157     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0,
2158                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
2159                                        getShiftAmountTy(N0.getValueType())));
2160   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
2161   if (N1.getOpcode() == ISD::SHL) {
2162     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2163       if (SHC->getAPIntValue().isPowerOf2()) {
2164         EVT ADDVT = N1.getOperand(1).getValueType();
2165         SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N), ADDVT,
2166                                   N1.getOperand(1),
2167                                   DAG.getConstant(SHC->getAPIntValue()
2168                                                                   .logBase2(),
2169                                                   ADDVT));
2170         AddToWorklist(Add.getNode());
2171         return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, Add);
2172       }
2173     }
2174   }
2175   // fold (udiv x, c) -> alternate
2176   if (N1C && !TLI.isIntDivCheap()) {
2177     SDValue Op = BuildUDIV(N);
2178     if (Op.getNode()) return Op;
2179   }
2180
2181   // undef / X -> 0
2182   if (N0.getOpcode() == ISD::UNDEF)
2183     return DAG.getConstant(0, VT);
2184   // X / undef -> undef
2185   if (N1.getOpcode() == ISD::UNDEF)
2186     return N1;
2187
2188   return SDValue();
2189 }
2190
2191 SDValue DAGCombiner::visitSREM(SDNode *N) {
2192   SDValue N0 = N->getOperand(0);
2193   SDValue N1 = N->getOperand(1);
2194   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2195   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2196   EVT VT = N->getValueType(0);
2197
2198   // fold (srem c1, c2) -> c1%c2
2199   if (N0C && N1C && !N1C->isNullValue())
2200     return DAG.FoldConstantArithmetic(ISD::SREM, VT, N0C, N1C);
2201   // If we know the sign bits of both operands are zero, strength reduce to a
2202   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
2203   if (!VT.isVector()) {
2204     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2205       return DAG.getNode(ISD::UREM, SDLoc(N), VT, N0, N1);
2206   }
2207
2208   // If X/C can be simplified by the division-by-constant logic, lower
2209   // X%C to the equivalent of X-X/C*C.
2210   if (N1C && !N1C->isNullValue()) {
2211     SDValue Div = DAG.getNode(ISD::SDIV, SDLoc(N), VT, N0, N1);
2212     AddToWorklist(Div.getNode());
2213     SDValue OptimizedDiv = combine(Div.getNode());
2214     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2215       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2216                                 OptimizedDiv, N1);
2217       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2218       AddToWorklist(Mul.getNode());
2219       return Sub;
2220     }
2221   }
2222
2223   // undef % X -> 0
2224   if (N0.getOpcode() == ISD::UNDEF)
2225     return DAG.getConstant(0, VT);
2226   // X % undef -> undef
2227   if (N1.getOpcode() == ISD::UNDEF)
2228     return N1;
2229
2230   return SDValue();
2231 }
2232
2233 SDValue DAGCombiner::visitUREM(SDNode *N) {
2234   SDValue N0 = N->getOperand(0);
2235   SDValue N1 = N->getOperand(1);
2236   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2237   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2238   EVT VT = N->getValueType(0);
2239
2240   // fold (urem c1, c2) -> c1%c2
2241   if (N0C && N1C && !N1C->isNullValue())
2242     return DAG.FoldConstantArithmetic(ISD::UREM, VT, N0C, N1C);
2243   // fold (urem x, pow2) -> (and x, pow2-1)
2244   if (N1C && !N1C->isNullValue() && N1C->getAPIntValue().isPowerOf2())
2245     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0,
2246                        DAG.getConstant(N1C->getAPIntValue()-1,VT));
2247   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2248   if (N1.getOpcode() == ISD::SHL) {
2249     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2250       if (SHC->getAPIntValue().isPowerOf2()) {
2251         SDValue Add =
2252           DAG.getNode(ISD::ADD, SDLoc(N), VT, N1,
2253                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()),
2254                                  VT));
2255         AddToWorklist(Add.getNode());
2256         return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, Add);
2257       }
2258     }
2259   }
2260
2261   // If X/C can be simplified by the division-by-constant logic, lower
2262   // X%C to the equivalent of X-X/C*C.
2263   if (N1C && !N1C->isNullValue()) {
2264     SDValue Div = DAG.getNode(ISD::UDIV, SDLoc(N), VT, N0, N1);
2265     AddToWorklist(Div.getNode());
2266     SDValue OptimizedDiv = combine(Div.getNode());
2267     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2268       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2269                                 OptimizedDiv, N1);
2270       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2271       AddToWorklist(Mul.getNode());
2272       return Sub;
2273     }
2274   }
2275
2276   // undef % X -> 0
2277   if (N0.getOpcode() == ISD::UNDEF)
2278     return DAG.getConstant(0, VT);
2279   // X % undef -> undef
2280   if (N1.getOpcode() == ISD::UNDEF)
2281     return N1;
2282
2283   return SDValue();
2284 }
2285
2286 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2287   SDValue N0 = N->getOperand(0);
2288   SDValue N1 = N->getOperand(1);
2289   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2290   EVT VT = N->getValueType(0);
2291   SDLoc DL(N);
2292
2293   // fold (mulhs x, 0) -> 0
2294   if (N1C && N1C->isNullValue())
2295     return N1;
2296   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2297   if (N1C && N1C->getAPIntValue() == 1)
2298     return DAG.getNode(ISD::SRA, SDLoc(N), N0.getValueType(), N0,
2299                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2300                                        getShiftAmountTy(N0.getValueType())));
2301   // fold (mulhs x, undef) -> 0
2302   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2303     return DAG.getConstant(0, VT);
2304
2305   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2306   // plus a shift.
2307   if (VT.isSimple() && !VT.isVector()) {
2308     MVT Simple = VT.getSimpleVT();
2309     unsigned SimpleSize = Simple.getSizeInBits();
2310     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2311     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2312       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2313       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2314       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2315       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2316             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2317       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2318     }
2319   }
2320
2321   return SDValue();
2322 }
2323
2324 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2325   SDValue N0 = N->getOperand(0);
2326   SDValue N1 = N->getOperand(1);
2327   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2328   EVT VT = N->getValueType(0);
2329   SDLoc DL(N);
2330
2331   // fold (mulhu x, 0) -> 0
2332   if (N1C && N1C->isNullValue())
2333     return N1;
2334   // fold (mulhu x, 1) -> 0
2335   if (N1C && N1C->getAPIntValue() == 1)
2336     return DAG.getConstant(0, N0.getValueType());
2337   // fold (mulhu x, undef) -> 0
2338   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2339     return DAG.getConstant(0, VT);
2340
2341   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2342   // plus a shift.
2343   if (VT.isSimple() && !VT.isVector()) {
2344     MVT Simple = VT.getSimpleVT();
2345     unsigned SimpleSize = Simple.getSizeInBits();
2346     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2347     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2348       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2349       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2350       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2351       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2352             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2353       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2354     }
2355   }
2356
2357   return SDValue();
2358 }
2359
2360 /// SimplifyNodeWithTwoResults - Perform optimizations common to nodes that
2361 /// compute two values. LoOp and HiOp give the opcodes for the two computations
2362 /// that are being performed. Return true if a simplification was made.
2363 ///
2364 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2365                                                 unsigned HiOp) {
2366   // If the high half is not needed, just compute the low half.
2367   bool HiExists = N->hasAnyUseOfValue(1);
2368   if (!HiExists &&
2369       (!LegalOperations ||
2370        TLI.isOperationLegalOrCustom(LoOp, N->getValueType(0)))) {
2371     SDValue Res = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0), N->ops());
2372     return CombineTo(N, Res, Res);
2373   }
2374
2375   // If the low half is not needed, just compute the high half.
2376   bool LoExists = N->hasAnyUseOfValue(0);
2377   if (!LoExists &&
2378       (!LegalOperations ||
2379        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2380     SDValue Res = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1), N->ops());
2381     return CombineTo(N, Res, Res);
2382   }
2383
2384   // If both halves are used, return as it is.
2385   if (LoExists && HiExists)
2386     return SDValue();
2387
2388   // If the two computed results can be simplified separately, separate them.
2389   if (LoExists) {
2390     SDValue Lo = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0), N->ops());
2391     AddToWorklist(Lo.getNode());
2392     SDValue LoOpt = combine(Lo.getNode());
2393     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2394         (!LegalOperations ||
2395          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2396       return CombineTo(N, LoOpt, LoOpt);
2397   }
2398
2399   if (HiExists) {
2400     SDValue Hi = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1), N->ops());
2401     AddToWorklist(Hi.getNode());
2402     SDValue HiOpt = combine(Hi.getNode());
2403     if (HiOpt.getNode() && HiOpt != Hi &&
2404         (!LegalOperations ||
2405          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2406       return CombineTo(N, HiOpt, HiOpt);
2407   }
2408
2409   return SDValue();
2410 }
2411
2412 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2413   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS);
2414   if (Res.getNode()) return Res;
2415
2416   EVT VT = N->getValueType(0);
2417   SDLoc DL(N);
2418
2419   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2420   // plus a shift.
2421   if (VT.isSimple() && !VT.isVector()) {
2422     MVT Simple = VT.getSimpleVT();
2423     unsigned SimpleSize = Simple.getSizeInBits();
2424     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2425     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2426       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2427       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2428       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2429       // Compute the high part as N1.
2430       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2431             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2432       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2433       // Compute the low part as N0.
2434       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2435       return CombineTo(N, Lo, Hi);
2436     }
2437   }
2438
2439   return SDValue();
2440 }
2441
2442 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2443   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU);
2444   if (Res.getNode()) return Res;
2445
2446   EVT VT = N->getValueType(0);
2447   SDLoc DL(N);
2448
2449   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2450   // plus a shift.
2451   if (VT.isSimple() && !VT.isVector()) {
2452     MVT Simple = VT.getSimpleVT();
2453     unsigned SimpleSize = Simple.getSizeInBits();
2454     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2455     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2456       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2457       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2458       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2459       // Compute the high part as N1.
2460       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2461             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2462       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2463       // Compute the low part as N0.
2464       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2465       return CombineTo(N, Lo, Hi);
2466     }
2467   }
2468
2469   return SDValue();
2470 }
2471
2472 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2473   // (smulo x, 2) -> (saddo x, x)
2474   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2475     if (C2->getAPIntValue() == 2)
2476       return DAG.getNode(ISD::SADDO, SDLoc(N), N->getVTList(),
2477                          N->getOperand(0), N->getOperand(0));
2478
2479   return SDValue();
2480 }
2481
2482 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2483   // (umulo x, 2) -> (uaddo x, x)
2484   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2485     if (C2->getAPIntValue() == 2)
2486       return DAG.getNode(ISD::UADDO, SDLoc(N), N->getVTList(),
2487                          N->getOperand(0), N->getOperand(0));
2488
2489   return SDValue();
2490 }
2491
2492 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2493   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM);
2494   if (Res.getNode()) return Res;
2495
2496   return SDValue();
2497 }
2498
2499 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2500   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM);
2501   if (Res.getNode()) return Res;
2502
2503   return SDValue();
2504 }
2505
2506 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
2507 /// two operands of the same opcode, try to simplify it.
2508 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2509   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2510   EVT VT = N0.getValueType();
2511   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2512
2513   // Bail early if none of these transforms apply.
2514   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2515
2516   // For each of OP in AND/OR/XOR:
2517   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2518   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2519   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2520   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2521   //
2522   // do not sink logical op inside of a vector extend, since it may combine
2523   // into a vsetcc.
2524   EVT Op0VT = N0.getOperand(0).getValueType();
2525   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2526        N0.getOpcode() == ISD::SIGN_EXTEND ||
2527        // Avoid infinite looping with PromoteIntBinOp.
2528        (N0.getOpcode() == ISD::ANY_EXTEND &&
2529         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2530        (N0.getOpcode() == ISD::TRUNCATE &&
2531         (!TLI.isZExtFree(VT, Op0VT) ||
2532          !TLI.isTruncateFree(Op0VT, VT)) &&
2533         TLI.isTypeLegal(Op0VT))) &&
2534       !VT.isVector() &&
2535       Op0VT == N1.getOperand(0).getValueType() &&
2536       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2537     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2538                                  N0.getOperand(0).getValueType(),
2539                                  N0.getOperand(0), N1.getOperand(0));
2540     AddToWorklist(ORNode.getNode());
2541     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, ORNode);
2542   }
2543
2544   // For each of OP in SHL/SRL/SRA/AND...
2545   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2546   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2547   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2548   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2549        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2550       N0.getOperand(1) == N1.getOperand(1)) {
2551     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2552                                  N0.getOperand(0).getValueType(),
2553                                  N0.getOperand(0), N1.getOperand(0));
2554     AddToWorklist(ORNode.getNode());
2555     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
2556                        ORNode, N0.getOperand(1));
2557   }
2558
2559   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2560   // Only perform this optimization after type legalization and before
2561   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2562   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2563   // we don't want to undo this promotion.
2564   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2565   // on scalars.
2566   if ((N0.getOpcode() == ISD::BITCAST ||
2567        N0.getOpcode() == ISD::SCALAR_TO_VECTOR) &&
2568       Level == AfterLegalizeTypes) {
2569     SDValue In0 = N0.getOperand(0);
2570     SDValue In1 = N1.getOperand(0);
2571     EVT In0Ty = In0.getValueType();
2572     EVT In1Ty = In1.getValueType();
2573     SDLoc DL(N);
2574     // If both incoming values are integers, and the original types are the
2575     // same.
2576     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2577       SDValue Op = DAG.getNode(N->getOpcode(), DL, In0Ty, In0, In1);
2578       SDValue BC = DAG.getNode(N0.getOpcode(), DL, VT, Op);
2579       AddToWorklist(Op.getNode());
2580       return BC;
2581     }
2582   }
2583
2584   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2585   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2586   // If both shuffles use the same mask, and both shuffle within a single
2587   // vector, then it is worthwhile to move the swizzle after the operation.
2588   // The type-legalizer generates this pattern when loading illegal
2589   // vector types from memory. In many cases this allows additional shuffle
2590   // optimizations.
2591   // There are other cases where moving the shuffle after the xor/and/or
2592   // is profitable even if shuffles don't perform a swizzle.
2593   // If both shuffles use the same mask, and both shuffles have the same first
2594   // or second operand, then it might still be profitable to move the shuffle
2595   // after the xor/and/or operation.
2596   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG) {
2597     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2598     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2599
2600     assert(N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType() &&
2601            "Inputs to shuffles are not the same type");
2602
2603     // Check that both shuffles use the same mask. The masks are known to be of
2604     // the same length because the result vector type is the same.
2605     // Check also that shuffles have only one use to avoid introducing extra
2606     // instructions.
2607     if (SVN0->hasOneUse() && SVN1->hasOneUse() &&
2608         SVN0->getMask().equals(SVN1->getMask())) {
2609       SDValue ShOp = N0->getOperand(1);
2610
2611       // Don't try to fold this node if it requires introducing a
2612       // build vector of all zeros that might be illegal at this stage.
2613       if (N->getOpcode() == ISD::XOR && ShOp.getOpcode() != ISD::UNDEF) {
2614         if (!LegalTypes)
2615           ShOp = DAG.getConstant(0, VT);
2616         else
2617           ShOp = SDValue();
2618       }
2619
2620       // (AND (shuf (A, C), shuf (B, C)) -> shuf (AND (A, B), C)
2621       // (OR  (shuf (A, C), shuf (B, C)) -> shuf (OR  (A, B), C)
2622       // (XOR (shuf (A, C), shuf (B, C)) -> shuf (XOR (A, B), V_0)
2623       if (N0.getOperand(1) == N1.getOperand(1) && ShOp.getNode()) {
2624         SDValue NewNode = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2625                                       N0->getOperand(0), N1->getOperand(0));
2626         AddToWorklist(NewNode.getNode());
2627         return DAG.getVectorShuffle(VT, SDLoc(N), NewNode, ShOp,
2628                                     &SVN0->getMask()[0]);
2629       }
2630
2631       // Don't try to fold this node if it requires introducing a
2632       // build vector of all zeros that might be illegal at this stage.
2633       ShOp = N0->getOperand(0);
2634       if (N->getOpcode() == ISD::XOR && ShOp.getOpcode() != ISD::UNDEF) {
2635         if (!LegalTypes)
2636           ShOp = DAG.getConstant(0, VT);
2637         else
2638           ShOp = SDValue();
2639       }
2640
2641       // (AND (shuf (C, A), shuf (C, B)) -> shuf (C, AND (A, B))
2642       // (OR  (shuf (C, A), shuf (C, B)) -> shuf (C, OR  (A, B))
2643       // (XOR (shuf (C, A), shuf (C, B)) -> shuf (V_0, XOR (A, B))
2644       if (N0->getOperand(0) == N1->getOperand(0) && ShOp.getNode()) {
2645         SDValue NewNode = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2646                                       N0->getOperand(1), N1->getOperand(1));
2647         AddToWorklist(NewNode.getNode());
2648         return DAG.getVectorShuffle(VT, SDLoc(N), ShOp, NewNode,
2649                                     &SVN0->getMask()[0]);
2650       }
2651     }
2652   }
2653
2654   return SDValue();
2655 }
2656
2657 SDValue DAGCombiner::visitAND(SDNode *N) {
2658   SDValue N0 = N->getOperand(0);
2659   SDValue N1 = N->getOperand(1);
2660   SDValue LL, LR, RL, RR, CC0, CC1;
2661   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2662   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2663   EVT VT = N1.getValueType();
2664   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2665
2666   // fold vector ops
2667   if (VT.isVector()) {
2668     SDValue FoldedVOp = SimplifyVBinOp(N);
2669     if (FoldedVOp.getNode()) return FoldedVOp;
2670
2671     // fold (and x, 0) -> 0, vector edition
2672     if (ISD::isBuildVectorAllZeros(N0.getNode()))
2673       return N0;
2674     if (ISD::isBuildVectorAllZeros(N1.getNode()))
2675       return N1;
2676
2677     // fold (and x, -1) -> x, vector edition
2678     if (ISD::isBuildVectorAllOnes(N0.getNode()))
2679       return N1;
2680     if (ISD::isBuildVectorAllOnes(N1.getNode()))
2681       return N0;
2682   }
2683
2684   // fold (and x, undef) -> 0
2685   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2686     return DAG.getConstant(0, VT);
2687   // fold (and c1, c2) -> c1&c2
2688   if (N0C && N1C)
2689     return DAG.FoldConstantArithmetic(ISD::AND, VT, N0C, N1C);
2690   // canonicalize constant to RHS
2691   if (N0C && !N1C)
2692     return DAG.getNode(ISD::AND, SDLoc(N), VT, N1, N0);
2693   // fold (and x, -1) -> x
2694   if (N1C && N1C->isAllOnesValue())
2695     return N0;
2696   // if (and x, c) is known to be zero, return 0
2697   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2698                                    APInt::getAllOnesValue(BitWidth)))
2699     return DAG.getConstant(0, VT);
2700   // reassociate and
2701   SDValue RAND = ReassociateOps(ISD::AND, SDLoc(N), N0, N1);
2702   if (RAND.getNode())
2703     return RAND;
2704   // fold (and (or x, C), D) -> D if (C & D) == D
2705   if (N1C && N0.getOpcode() == ISD::OR)
2706     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2707       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2708         return N1;
2709   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2710   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2711     SDValue N0Op0 = N0.getOperand(0);
2712     APInt Mask = ~N1C->getAPIntValue();
2713     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2714     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2715       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N),
2716                                  N0.getValueType(), N0Op0);
2717
2718       // Replace uses of the AND with uses of the Zero extend node.
2719       CombineTo(N, Zext);
2720
2721       // We actually want to replace all uses of the any_extend with the
2722       // zero_extend, to avoid duplicating things.  This will later cause this
2723       // AND to be folded.
2724       CombineTo(N0.getNode(), Zext);
2725       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2726     }
2727   }
2728   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
2729   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
2730   // already be zero by virtue of the width of the base type of the load.
2731   //
2732   // the 'X' node here can either be nothing or an extract_vector_elt to catch
2733   // more cases.
2734   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
2735        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
2736       N0.getOpcode() == ISD::LOAD) {
2737     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
2738                                          N0 : N0.getOperand(0) );
2739
2740     // Get the constant (if applicable) the zero'th operand is being ANDed with.
2741     // This can be a pure constant or a vector splat, in which case we treat the
2742     // vector as a scalar and use the splat value.
2743     APInt Constant = APInt::getNullValue(1);
2744     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
2745       Constant = C->getAPIntValue();
2746     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
2747       APInt SplatValue, SplatUndef;
2748       unsigned SplatBitSize;
2749       bool HasAnyUndefs;
2750       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
2751                                              SplatBitSize, HasAnyUndefs);
2752       if (IsSplat) {
2753         // Undef bits can contribute to a possible optimisation if set, so
2754         // set them.
2755         SplatValue |= SplatUndef;
2756
2757         // The splat value may be something like "0x00FFFFFF", which means 0 for
2758         // the first vector value and FF for the rest, repeating. We need a mask
2759         // that will apply equally to all members of the vector, so AND all the
2760         // lanes of the constant together.
2761         EVT VT = Vector->getValueType(0);
2762         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
2763
2764         // If the splat value has been compressed to a bitlength lower
2765         // than the size of the vector lane, we need to re-expand it to
2766         // the lane size.
2767         if (BitWidth > SplatBitSize)
2768           for (SplatValue = SplatValue.zextOrTrunc(BitWidth);
2769                SplatBitSize < BitWidth;
2770                SplatBitSize = SplatBitSize * 2)
2771             SplatValue |= SplatValue.shl(SplatBitSize);
2772
2773         Constant = APInt::getAllOnesValue(BitWidth);
2774         for (unsigned i = 0, n = SplatBitSize/BitWidth; i < n; ++i)
2775           Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
2776       }
2777     }
2778
2779     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
2780     // actually legal and isn't going to get expanded, else this is a false
2781     // optimisation.
2782     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
2783                                                     Load->getMemoryVT());
2784
2785     // Resize the constant to the same size as the original memory access before
2786     // extension. If it is still the AllOnesValue then this AND is completely
2787     // unneeded.
2788     Constant =
2789       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
2790
2791     bool B;
2792     switch (Load->getExtensionType()) {
2793     default: B = false; break;
2794     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
2795     case ISD::ZEXTLOAD:
2796     case ISD::NON_EXTLOAD: B = true; break;
2797     }
2798
2799     if (B && Constant.isAllOnesValue()) {
2800       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
2801       // preserve semantics once we get rid of the AND.
2802       SDValue NewLoad(Load, 0);
2803       if (Load->getExtensionType() == ISD::EXTLOAD) {
2804         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
2805                               Load->getValueType(0), SDLoc(Load),
2806                               Load->getChain(), Load->getBasePtr(),
2807                               Load->getOffset(), Load->getMemoryVT(),
2808                               Load->getMemOperand());
2809         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
2810         if (Load->getNumValues() == 3) {
2811           // PRE/POST_INC loads have 3 values.
2812           SDValue To[] = { NewLoad.getValue(0), NewLoad.getValue(1),
2813                            NewLoad.getValue(2) };
2814           CombineTo(Load, To, 3, true);
2815         } else {
2816           CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
2817         }
2818       }
2819
2820       // Fold the AND away, taking care not to fold to the old load node if we
2821       // replaced it.
2822       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
2823
2824       return SDValue(N, 0); // Return N so it doesn't get rechecked!
2825     }
2826   }
2827   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2828   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2829     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2830     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2831
2832     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2833         LL.getValueType().isInteger()) {
2834       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2835       if (cast<ConstantSDNode>(LR)->isNullValue() && Op1 == ISD::SETEQ) {
2836         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2837                                      LR.getValueType(), LL, RL);
2838         AddToWorklist(ORNode.getNode());
2839         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2840       }
2841       // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2842       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
2843         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(N0),
2844                                       LR.getValueType(), LL, RL);
2845         AddToWorklist(ANDNode.getNode());
2846         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
2847       }
2848       // fold (and (setgt X,  -1), (setgt Y,  -1)) -> (setgt (or X, Y), -1)
2849       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
2850         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2851                                      LR.getValueType(), LL, RL);
2852         AddToWorklist(ORNode.getNode());
2853         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2854       }
2855     }
2856     // Simplify (and (setne X, 0), (setne X, -1)) -> (setuge (add X, 1), 2)
2857     if (LL == RL && isa<ConstantSDNode>(LR) && isa<ConstantSDNode>(RR) &&
2858         Op0 == Op1 && LL.getValueType().isInteger() &&
2859       Op0 == ISD::SETNE && ((cast<ConstantSDNode>(LR)->isNullValue() &&
2860                                  cast<ConstantSDNode>(RR)->isAllOnesValue()) ||
2861                                 (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
2862                                  cast<ConstantSDNode>(RR)->isNullValue()))) {
2863       SDValue ADDNode = DAG.getNode(ISD::ADD, SDLoc(N0), LL.getValueType(),
2864                                     LL, DAG.getConstant(1, LL.getValueType()));
2865       AddToWorklist(ADDNode.getNode());
2866       return DAG.getSetCC(SDLoc(N), VT, ADDNode,
2867                           DAG.getConstant(2, LL.getValueType()), ISD::SETUGE);
2868     }
2869     // canonicalize equivalent to ll == rl
2870     if (LL == RR && LR == RL) {
2871       Op1 = ISD::getSetCCSwappedOperands(Op1);
2872       std::swap(RL, RR);
2873     }
2874     if (LL == RL && LR == RR) {
2875       bool isInteger = LL.getValueType().isInteger();
2876       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2877       if (Result != ISD::SETCC_INVALID &&
2878           (!LegalOperations ||
2879            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
2880             TLI.isOperationLegal(ISD::SETCC,
2881                             getSetCCResultType(N0.getSimpleValueType())))))
2882         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
2883                             LL, LR, Result);
2884     }
2885   }
2886
2887   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
2888   if (N0.getOpcode() == N1.getOpcode()) {
2889     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2890     if (Tmp.getNode()) return Tmp;
2891   }
2892
2893   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
2894   // fold (and (sra)) -> (and (srl)) when possible.
2895   if (!VT.isVector() &&
2896       SimplifyDemandedBits(SDValue(N, 0)))
2897     return SDValue(N, 0);
2898
2899   // fold (zext_inreg (extload x)) -> (zextload x)
2900   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
2901     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2902     EVT MemVT = LN0->getMemoryVT();
2903     // If we zero all the possible extended bits, then we can turn this into
2904     // a zextload if we are running before legalize or the operation is legal.
2905     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2906     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2907                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2908         ((!LegalOperations && !LN0->isVolatile()) ||
2909          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2910       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2911                                        LN0->getChain(), LN0->getBasePtr(),
2912                                        MemVT, LN0->getMemOperand());
2913       AddToWorklist(N);
2914       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2915       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2916     }
2917   }
2918   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
2919   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
2920       N0.hasOneUse()) {
2921     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2922     EVT MemVT = LN0->getMemoryVT();
2923     // If we zero all the possible extended bits, then we can turn this into
2924     // a zextload if we are running before legalize or the operation is legal.
2925     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2926     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2927                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2928         ((!LegalOperations && !LN0->isVolatile()) ||
2929          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2930       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2931                                        LN0->getChain(), LN0->getBasePtr(),
2932                                        MemVT, LN0->getMemOperand());
2933       AddToWorklist(N);
2934       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2935       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2936     }
2937   }
2938
2939   // fold (and (load x), 255) -> (zextload x, i8)
2940   // fold (and (extload x, i16), 255) -> (zextload x, i8)
2941   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
2942   if (N1C && (N0.getOpcode() == ISD::LOAD ||
2943               (N0.getOpcode() == ISD::ANY_EXTEND &&
2944                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
2945     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
2946     LoadSDNode *LN0 = HasAnyExt
2947       ? cast<LoadSDNode>(N0.getOperand(0))
2948       : cast<LoadSDNode>(N0);
2949     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
2950         LN0->isUnindexed() && N0.hasOneUse() && SDValue(LN0, 0).hasOneUse()) {
2951       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
2952       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
2953         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
2954         EVT LoadedVT = LN0->getMemoryVT();
2955
2956         if (ExtVT == LoadedVT &&
2957             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2958           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2959
2960           SDValue NewLoad =
2961             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
2962                            LN0->getChain(), LN0->getBasePtr(), ExtVT,
2963                            LN0->getMemOperand());
2964           AddToWorklist(N);
2965           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
2966           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2967         }
2968
2969         // Do not change the width of a volatile load.
2970         // Do not generate loads of non-round integer types since these can
2971         // be expensive (and would be wrong if the type is not byte sized).
2972         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
2973             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2974           EVT PtrType = LN0->getOperand(1).getValueType();
2975
2976           unsigned Alignment = LN0->getAlignment();
2977           SDValue NewPtr = LN0->getBasePtr();
2978
2979           // For big endian targets, we need to add an offset to the pointer
2980           // to load the correct bytes.  For little endian systems, we merely
2981           // need to read fewer bytes from the same pointer.
2982           if (TLI.isBigEndian()) {
2983             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
2984             unsigned EVTStoreBytes = ExtVT.getStoreSize();
2985             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
2986             NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0), PtrType,
2987                                  NewPtr, DAG.getConstant(PtrOff, PtrType));
2988             Alignment = MinAlign(Alignment, PtrOff);
2989           }
2990
2991           AddToWorklist(NewPtr.getNode());
2992
2993           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2994           SDValue Load =
2995             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
2996                            LN0->getChain(), NewPtr,
2997                            LN0->getPointerInfo(),
2998                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2999                            LN0->isInvariant(), Alignment, LN0->getAAInfo());
3000           AddToWorklist(N);
3001           CombineTo(LN0, Load, Load.getValue(1));
3002           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
3003         }
3004       }
3005     }
3006   }
3007
3008   if (N0.getOpcode() == ISD::ADD && N1.getOpcode() == ISD::SRL &&
3009       VT.getSizeInBits() <= 64) {
3010     if (ConstantSDNode *ADDI = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3011       APInt ADDC = ADDI->getAPIntValue();
3012       if (!TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
3013         // Look for (and (add x, c1), (lshr y, c2)). If C1 wasn't a legal
3014         // immediate for an add, but it is legal if its top c2 bits are set,
3015         // transform the ADD so the immediate doesn't need to be materialized
3016         // in a register.
3017         if (ConstantSDNode *SRLI = dyn_cast<ConstantSDNode>(N1.getOperand(1))) {
3018           APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
3019                                              SRLI->getZExtValue());
3020           if (DAG.MaskedValueIsZero(N0.getOperand(1), Mask)) {
3021             ADDC |= Mask;
3022             if (TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
3023               SDValue NewAdd =
3024                 DAG.getNode(ISD::ADD, SDLoc(N0), VT,
3025                             N0.getOperand(0), DAG.getConstant(ADDC, VT));
3026               CombineTo(N0.getNode(), NewAdd);
3027               return SDValue(N, 0); // Return N so it doesn't get rechecked!
3028             }
3029           }
3030         }
3031       }
3032     }
3033   }
3034
3035   // fold (and (or (srl N, 8), (shl N, 8)), 0xffff) -> (srl (bswap N), const)
3036   if (N1C && N1C->getAPIntValue() == 0xffff && N0.getOpcode() == ISD::OR) {
3037     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
3038                                        N0.getOperand(1), false);
3039     if (BSwap.getNode())
3040       return BSwap;
3041   }
3042
3043   return SDValue();
3044 }
3045
3046 /// MatchBSwapHWord - Match (a >> 8) | (a << 8) as (bswap a) >> 16
3047 ///
3048 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
3049                                         bool DemandHighBits) {
3050   if (!LegalOperations)
3051     return SDValue();
3052
3053   EVT VT = N->getValueType(0);
3054   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
3055     return SDValue();
3056   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3057     return SDValue();
3058
3059   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
3060   bool LookPassAnd0 = false;
3061   bool LookPassAnd1 = false;
3062   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
3063       std::swap(N0, N1);
3064   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
3065       std::swap(N0, N1);
3066   if (N0.getOpcode() == ISD::AND) {
3067     if (!N0.getNode()->hasOneUse())
3068       return SDValue();
3069     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3070     if (!N01C || N01C->getZExtValue() != 0xFF00)
3071       return SDValue();
3072     N0 = N0.getOperand(0);
3073     LookPassAnd0 = true;
3074   }
3075
3076   if (N1.getOpcode() == ISD::AND) {
3077     if (!N1.getNode()->hasOneUse())
3078       return SDValue();
3079     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
3080     if (!N11C || N11C->getZExtValue() != 0xFF)
3081       return SDValue();
3082     N1 = N1.getOperand(0);
3083     LookPassAnd1 = true;
3084   }
3085
3086   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
3087     std::swap(N0, N1);
3088   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
3089     return SDValue();
3090   if (!N0.getNode()->hasOneUse() ||
3091       !N1.getNode()->hasOneUse())
3092     return SDValue();
3093
3094   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3095   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
3096   if (!N01C || !N11C)
3097     return SDValue();
3098   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
3099     return SDValue();
3100
3101   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
3102   SDValue N00 = N0->getOperand(0);
3103   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
3104     if (!N00.getNode()->hasOneUse())
3105       return SDValue();
3106     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
3107     if (!N001C || N001C->getZExtValue() != 0xFF)
3108       return SDValue();
3109     N00 = N00.getOperand(0);
3110     LookPassAnd0 = true;
3111   }
3112
3113   SDValue N10 = N1->getOperand(0);
3114   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
3115     if (!N10.getNode()->hasOneUse())
3116       return SDValue();
3117     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
3118     if (!N101C || N101C->getZExtValue() != 0xFF00)
3119       return SDValue();
3120     N10 = N10.getOperand(0);
3121     LookPassAnd1 = true;
3122   }
3123
3124   if (N00 != N10)
3125     return SDValue();
3126
3127   // Make sure everything beyond the low halfword gets set to zero since the SRL
3128   // 16 will clear the top bits.
3129   unsigned OpSizeInBits = VT.getSizeInBits();
3130   if (DemandHighBits && OpSizeInBits > 16) {
3131     // If the left-shift isn't masked out then the only way this is a bswap is
3132     // if all bits beyond the low 8 are 0. In that case the entire pattern
3133     // reduces to a left shift anyway: leave it for other parts of the combiner.
3134     if (!LookPassAnd0)
3135       return SDValue();
3136
3137     // However, if the right shift isn't masked out then it might be because
3138     // it's not needed. See if we can spot that too.
3139     if (!LookPassAnd1 &&
3140         !DAG.MaskedValueIsZero(
3141             N10, APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - 16)))
3142       return SDValue();
3143   }
3144
3145   SDValue Res = DAG.getNode(ISD::BSWAP, SDLoc(N), VT, N00);
3146   if (OpSizeInBits > 16)
3147     Res = DAG.getNode(ISD::SRL, SDLoc(N), VT, Res,
3148                       DAG.getConstant(OpSizeInBits-16, getShiftAmountTy(VT)));
3149   return Res;
3150 }
3151
3152 /// isBSwapHWordElement - Return true if the specified node is an element
3153 /// that makes up a 32-bit packed halfword byteswap. i.e.
3154 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
3155 static bool isBSwapHWordElement(SDValue N, SmallVectorImpl<SDNode *> &Parts) {
3156   if (!N.getNode()->hasOneUse())
3157     return false;
3158
3159   unsigned Opc = N.getOpcode();
3160   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
3161     return false;
3162
3163   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3164   if (!N1C)
3165     return false;
3166
3167   unsigned Num;
3168   switch (N1C->getZExtValue()) {
3169   default:
3170     return false;
3171   case 0xFF:       Num = 0; break;
3172   case 0xFF00:     Num = 1; break;
3173   case 0xFF0000:   Num = 2; break;
3174   case 0xFF000000: Num = 3; break;
3175   }
3176
3177   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
3178   SDValue N0 = N.getOperand(0);
3179   if (Opc == ISD::AND) {
3180     if (Num == 0 || Num == 2) {
3181       // (x >> 8) & 0xff
3182       // (x >> 8) & 0xff0000
3183       if (N0.getOpcode() != ISD::SRL)
3184         return false;
3185       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3186       if (!C || C->getZExtValue() != 8)
3187         return false;
3188     } else {
3189       // (x << 8) & 0xff00
3190       // (x << 8) & 0xff000000
3191       if (N0.getOpcode() != ISD::SHL)
3192         return false;
3193       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3194       if (!C || C->getZExtValue() != 8)
3195         return false;
3196     }
3197   } else if (Opc == ISD::SHL) {
3198     // (x & 0xff) << 8
3199     // (x & 0xff0000) << 8
3200     if (Num != 0 && Num != 2)
3201       return false;
3202     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3203     if (!C || C->getZExtValue() != 8)
3204       return false;
3205   } else { // Opc == ISD::SRL
3206     // (x & 0xff00) >> 8
3207     // (x & 0xff000000) >> 8
3208     if (Num != 1 && Num != 3)
3209       return false;
3210     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3211     if (!C || C->getZExtValue() != 8)
3212       return false;
3213   }
3214
3215   if (Parts[Num])
3216     return false;
3217
3218   Parts[Num] = N0.getOperand(0).getNode();
3219   return true;
3220 }
3221
3222 /// MatchBSwapHWord - Match a 32-bit packed halfword bswap. That is
3223 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
3224 /// => (rotl (bswap x), 16)
3225 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
3226   if (!LegalOperations)
3227     return SDValue();
3228
3229   EVT VT = N->getValueType(0);
3230   if (VT != MVT::i32)
3231     return SDValue();
3232   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3233     return SDValue();
3234
3235   SmallVector<SDNode*,4> Parts(4, (SDNode*)nullptr);
3236   // Look for either
3237   // (or (or (and), (and)), (or (and), (and)))
3238   // (or (or (or (and), (and)), (and)), (and))
3239   if (N0.getOpcode() != ISD::OR)
3240     return SDValue();
3241   SDValue N00 = N0.getOperand(0);
3242   SDValue N01 = N0.getOperand(1);
3243
3244   if (N1.getOpcode() == ISD::OR &&
3245       N00.getNumOperands() == 2 && N01.getNumOperands() == 2) {
3246     // (or (or (and), (and)), (or (and), (and)))
3247     SDValue N000 = N00.getOperand(0);
3248     if (!isBSwapHWordElement(N000, Parts))
3249       return SDValue();
3250
3251     SDValue N001 = N00.getOperand(1);
3252     if (!isBSwapHWordElement(N001, Parts))
3253       return SDValue();
3254     SDValue N010 = N01.getOperand(0);
3255     if (!isBSwapHWordElement(N010, Parts))
3256       return SDValue();
3257     SDValue N011 = N01.getOperand(1);
3258     if (!isBSwapHWordElement(N011, Parts))
3259       return SDValue();
3260   } else {
3261     // (or (or (or (and), (and)), (and)), (and))
3262     if (!isBSwapHWordElement(N1, Parts))
3263       return SDValue();
3264     if (!isBSwapHWordElement(N01, Parts))
3265       return SDValue();
3266     if (N00.getOpcode() != ISD::OR)
3267       return SDValue();
3268     SDValue N000 = N00.getOperand(0);
3269     if (!isBSwapHWordElement(N000, Parts))
3270       return SDValue();
3271     SDValue N001 = N00.getOperand(1);
3272     if (!isBSwapHWordElement(N001, Parts))
3273       return SDValue();
3274   }
3275
3276   // Make sure the parts are all coming from the same node.
3277   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
3278     return SDValue();
3279
3280   SDValue BSwap = DAG.getNode(ISD::BSWAP, SDLoc(N), VT,
3281                               SDValue(Parts[0],0));
3282
3283   // Result of the bswap should be rotated by 16. If it's not legal, then
3284   // do  (x << 16) | (x >> 16).
3285   SDValue ShAmt = DAG.getConstant(16, getShiftAmountTy(VT));
3286   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
3287     return DAG.getNode(ISD::ROTL, SDLoc(N), VT, BSwap, ShAmt);
3288   if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
3289     return DAG.getNode(ISD::ROTR, SDLoc(N), VT, BSwap, ShAmt);
3290   return DAG.getNode(ISD::OR, SDLoc(N), VT,
3291                      DAG.getNode(ISD::SHL, SDLoc(N), VT, BSwap, ShAmt),
3292                      DAG.getNode(ISD::SRL, SDLoc(N), VT, BSwap, ShAmt));
3293 }
3294
3295 SDValue DAGCombiner::visitOR(SDNode *N) {
3296   SDValue N0 = N->getOperand(0);
3297   SDValue N1 = N->getOperand(1);
3298   SDValue LL, LR, RL, RR, CC0, CC1;
3299   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3300   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3301   EVT VT = N1.getValueType();
3302
3303   // fold vector ops
3304   if (VT.isVector()) {
3305     SDValue FoldedVOp = SimplifyVBinOp(N);
3306     if (FoldedVOp.getNode()) return FoldedVOp;
3307
3308     // fold (or x, 0) -> x, vector edition
3309     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3310       return N1;
3311     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3312       return N0;
3313
3314     // fold (or x, -1) -> -1, vector edition
3315     if (ISD::isBuildVectorAllOnes(N0.getNode()))
3316       return N0;
3317     if (ISD::isBuildVectorAllOnes(N1.getNode()))
3318       return N1;
3319
3320     // fold (or (shuf A, V_0, MA), (shuf B, V_0, MB)) -> (shuf A, B, Mask1)
3321     // fold (or (shuf A, V_0, MA), (shuf B, V_0, MB)) -> (shuf B, A, Mask2)
3322     // Do this only if the resulting shuffle is legal.
3323     if (isa<ShuffleVectorSDNode>(N0) &&
3324         isa<ShuffleVectorSDNode>(N1) &&
3325         // Avoid folding a node with illegal type.
3326         TLI.isTypeLegal(VT) &&
3327         N0->getOperand(1) == N1->getOperand(1) &&
3328         ISD::isBuildVectorAllZeros(N0.getOperand(1).getNode())) {
3329       bool CanFold = true;
3330       unsigned NumElts = VT.getVectorNumElements();
3331       const ShuffleVectorSDNode *SV0 = cast<ShuffleVectorSDNode>(N0);
3332       const ShuffleVectorSDNode *SV1 = cast<ShuffleVectorSDNode>(N1);
3333       // We construct two shuffle masks:
3334       // - Mask1 is a shuffle mask for a shuffle with N0 as the first operand
3335       // and N1 as the second operand.
3336       // - Mask2 is a shuffle mask for a shuffle with N1 as the first operand
3337       // and N0 as the second operand.
3338       // We do this because OR is commutable and therefore there might be
3339       // two ways to fold this node into a shuffle.
3340       SmallVector<int,4> Mask1;
3341       SmallVector<int,4> Mask2;
3342
3343       for (unsigned i = 0; i != NumElts && CanFold; ++i) {
3344         int M0 = SV0->getMaskElt(i);
3345         int M1 = SV1->getMaskElt(i);
3346
3347         // Both shuffle indexes are undef. Propagate Undef.
3348         if (M0 < 0 && M1 < 0) {
3349           Mask1.push_back(M0);
3350           Mask2.push_back(M0);
3351           continue;
3352         }
3353
3354         if (M0 < 0 || M1 < 0 ||
3355             (M0 < (int)NumElts && M1 < (int)NumElts) ||
3356             (M0 >= (int)NumElts && M1 >= (int)NumElts)) {
3357           CanFold = false;
3358           break;
3359         }
3360
3361         Mask1.push_back(M0 < (int)NumElts ? M0 : M1 + NumElts);
3362         Mask2.push_back(M1 < (int)NumElts ? M1 : M0 + NumElts);
3363       }
3364
3365       if (CanFold) {
3366         // Fold this sequence only if the resulting shuffle is 'legal'.
3367         if (TLI.isShuffleMaskLegal(Mask1, VT))
3368           return DAG.getVectorShuffle(VT, SDLoc(N), N0->getOperand(0),
3369                                       N1->getOperand(0), &Mask1[0]);
3370         if (TLI.isShuffleMaskLegal(Mask2, VT))
3371           return DAG.getVectorShuffle(VT, SDLoc(N), N1->getOperand(0),
3372                                       N0->getOperand(0), &Mask2[0]);
3373       }
3374     }
3375   }
3376
3377   // fold (or x, undef) -> -1
3378   if (!LegalOperations &&
3379       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
3380     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
3381     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()), VT);
3382   }
3383   // fold (or c1, c2) -> c1|c2
3384   if (N0C && N1C)
3385     return DAG.FoldConstantArithmetic(ISD::OR, VT, N0C, N1C);
3386   // canonicalize constant to RHS
3387   if (N0C && !N1C)
3388     return DAG.getNode(ISD::OR, SDLoc(N), VT, N1, N0);
3389   // fold (or x, 0) -> x
3390   if (N1C && N1C->isNullValue())
3391     return N0;
3392   // fold (or x, -1) -> -1
3393   if (N1C && N1C->isAllOnesValue())
3394     return N1;
3395   // fold (or x, c) -> c iff (x & ~c) == 0
3396   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
3397     return N1;
3398
3399   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
3400   SDValue BSwap = MatchBSwapHWord(N, N0, N1);
3401   if (BSwap.getNode())
3402     return BSwap;
3403   BSwap = MatchBSwapHWordLow(N, N0, N1);
3404   if (BSwap.getNode())
3405     return BSwap;
3406
3407   // reassociate or
3408   SDValue ROR = ReassociateOps(ISD::OR, SDLoc(N), N0, N1);
3409   if (ROR.getNode())
3410     return ROR;
3411   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3412   // iff (c1 & c2) == 0.
3413   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3414              isa<ConstantSDNode>(N0.getOperand(1))) {
3415     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3416     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0) {
3417       SDValue COR = DAG.FoldConstantArithmetic(ISD::OR, VT, N1C, C1);
3418       if (!COR.getNode())
3419         return SDValue();
3420       return DAG.getNode(ISD::AND, SDLoc(N), VT,
3421                          DAG.getNode(ISD::OR, SDLoc(N0), VT,
3422                                      N0.getOperand(0), N1), COR);
3423     }
3424   }
3425   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3426   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3427     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3428     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3429
3430     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
3431         LL.getValueType().isInteger()) {
3432       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3433       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3434       if (cast<ConstantSDNode>(LR)->isNullValue() &&
3435           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3436         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(LR),
3437                                      LR.getValueType(), LL, RL);
3438         AddToWorklist(ORNode.getNode());
3439         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
3440       }
3441       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3442       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3443       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
3444           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3445         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(LR),
3446                                       LR.getValueType(), LL, RL);
3447         AddToWorklist(ANDNode.getNode());
3448         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
3449       }
3450     }
3451     // canonicalize equivalent to ll == rl
3452     if (LL == RR && LR == RL) {
3453       Op1 = ISD::getSetCCSwappedOperands(Op1);
3454       std::swap(RL, RR);
3455     }
3456     if (LL == RL && LR == RR) {
3457       bool isInteger = LL.getValueType().isInteger();
3458       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3459       if (Result != ISD::SETCC_INVALID &&
3460           (!LegalOperations ||
3461            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
3462             TLI.isOperationLegal(ISD::SETCC,
3463               getSetCCResultType(N0.getValueType())))))
3464         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
3465                             LL, LR, Result);
3466     }
3467   }
3468
3469   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3470   if (N0.getOpcode() == N1.getOpcode()) {
3471     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3472     if (Tmp.getNode()) return Tmp;
3473   }
3474
3475   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3476   if (N0.getOpcode() == ISD::AND &&
3477       N1.getOpcode() == ISD::AND &&
3478       N0.getOperand(1).getOpcode() == ISD::Constant &&
3479       N1.getOperand(1).getOpcode() == ISD::Constant &&
3480       // Don't increase # computations.
3481       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3482     // We can only do this xform if we know that bits from X that are set in C2
3483     // but not in C1 are already zero.  Likewise for Y.
3484     const APInt &LHSMask =
3485       cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
3486     const APInt &RHSMask =
3487       cast<ConstantSDNode>(N1.getOperand(1))->getAPIntValue();
3488
3489     if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3490         DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3491       SDValue X = DAG.getNode(ISD::OR, SDLoc(N0), VT,
3492                               N0.getOperand(0), N1.getOperand(0));
3493       return DAG.getNode(ISD::AND, SDLoc(N), VT, X,
3494                          DAG.getConstant(LHSMask | RHSMask, VT));
3495     }
3496   }
3497
3498   // See if this is some rotate idiom.
3499   if (SDNode *Rot = MatchRotate(N0, N1, SDLoc(N)))
3500     return SDValue(Rot, 0);
3501
3502   // Simplify the operands using demanded-bits information.
3503   if (!VT.isVector() &&
3504       SimplifyDemandedBits(SDValue(N, 0)))
3505     return SDValue(N, 0);
3506
3507   return SDValue();
3508 }
3509
3510 /// MatchRotateHalf - Match "(X shl/srl V1) & V2" where V2 may not be present.
3511 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3512   if (Op.getOpcode() == ISD::AND) {
3513     if (isa<ConstantSDNode>(Op.getOperand(1))) {
3514       Mask = Op.getOperand(1);
3515       Op = Op.getOperand(0);
3516     } else {
3517       return false;
3518     }
3519   }
3520
3521   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3522     Shift = Op;
3523     return true;
3524   }
3525
3526   return false;
3527 }
3528
3529 // Return true if we can prove that, whenever Neg and Pos are both in the
3530 // range [0, OpSize), Neg == (Pos == 0 ? 0 : OpSize - Pos).  This means that
3531 // for two opposing shifts shift1 and shift2 and a value X with OpBits bits:
3532 //
3533 //     (or (shift1 X, Neg), (shift2 X, Pos))
3534 //
3535 // reduces to a rotate in direction shift2 by Pos or (equivalently) a rotate
3536 // in direction shift1 by Neg.  The range [0, OpSize) means that we only need
3537 // to consider shift amounts with defined behavior.
3538 static bool matchRotateSub(SDValue Pos, SDValue Neg, unsigned OpSize) {
3539   // If OpSize is a power of 2 then:
3540   //
3541   //  (a) (Pos == 0 ? 0 : OpSize - Pos) == (OpSize - Pos) & (OpSize - 1)
3542   //  (b) Neg == Neg & (OpSize - 1) whenever Neg is in [0, OpSize).
3543   //
3544   // So if OpSize is a power of 2 and Neg is (and Neg', OpSize-1), we check
3545   // for the stronger condition:
3546   //
3547   //     Neg & (OpSize - 1) == (OpSize - Pos) & (OpSize - 1)    [A]
3548   //
3549   // for all Neg and Pos.  Since Neg & (OpSize - 1) == Neg' & (OpSize - 1)
3550   // we can just replace Neg with Neg' for the rest of the function.
3551   //
3552   // In other cases we check for the even stronger condition:
3553   //
3554   //     Neg == OpSize - Pos                                    [B]
3555   //
3556   // for all Neg and Pos.  Note that the (or ...) then invokes undefined
3557   // behavior if Pos == 0 (and consequently Neg == OpSize).
3558   //
3559   // We could actually use [A] whenever OpSize is a power of 2, but the
3560   // only extra cases that it would match are those uninteresting ones
3561   // where Neg and Pos are never in range at the same time.  E.g. for
3562   // OpSize == 32, using [A] would allow a Neg of the form (sub 64, Pos)
3563   // as well as (sub 32, Pos), but:
3564   //
3565   //     (or (shift1 X, (sub 64, Pos)), (shift2 X, Pos))
3566   //
3567   // always invokes undefined behavior for 32-bit X.
3568   //
3569   // Below, Mask == OpSize - 1 when using [A] and is all-ones otherwise.
3570   unsigned MaskLoBits = 0;
3571   if (Neg.getOpcode() == ISD::AND &&
3572       isPowerOf2_64(OpSize) &&
3573       Neg.getOperand(1).getOpcode() == ISD::Constant &&
3574       cast<ConstantSDNode>(Neg.getOperand(1))->getAPIntValue() == OpSize - 1) {
3575     Neg = Neg.getOperand(0);
3576     MaskLoBits = Log2_64(OpSize);
3577   }
3578
3579   // Check whether Neg has the form (sub NegC, NegOp1) for some NegC and NegOp1.
3580   if (Neg.getOpcode() != ISD::SUB)
3581     return 0;
3582   ConstantSDNode *NegC = dyn_cast<ConstantSDNode>(Neg.getOperand(0));
3583   if (!NegC)
3584     return 0;
3585   SDValue NegOp1 = Neg.getOperand(1);
3586
3587   // On the RHS of [A], if Pos is Pos' & (OpSize - 1), just replace Pos with
3588   // Pos'.  The truncation is redundant for the purpose of the equality.
3589   if (MaskLoBits &&
3590       Pos.getOpcode() == ISD::AND &&
3591       Pos.getOperand(1).getOpcode() == ISD::Constant &&
3592       cast<ConstantSDNode>(Pos.getOperand(1))->getAPIntValue() == OpSize - 1)
3593     Pos = Pos.getOperand(0);
3594
3595   // The condition we need is now:
3596   //
3597   //     (NegC - NegOp1) & Mask == (OpSize - Pos) & Mask
3598   //
3599   // If NegOp1 == Pos then we need:
3600   //
3601   //              OpSize & Mask == NegC & Mask
3602   //
3603   // (because "x & Mask" is a truncation and distributes through subtraction).
3604   APInt Width;
3605   if (Pos == NegOp1)
3606     Width = NegC->getAPIntValue();
3607   // Check for cases where Pos has the form (add NegOp1, PosC) for some PosC.
3608   // Then the condition we want to prove becomes:
3609   //
3610   //     (NegC - NegOp1) & Mask == (OpSize - (NegOp1 + PosC)) & Mask
3611   //
3612   // which, again because "x & Mask" is a truncation, becomes:
3613   //
3614   //                NegC & Mask == (OpSize - PosC) & Mask
3615   //              OpSize & Mask == (NegC + PosC) & Mask
3616   else if (Pos.getOpcode() == ISD::ADD &&
3617            Pos.getOperand(0) == NegOp1 &&
3618            Pos.getOperand(1).getOpcode() == ISD::Constant)
3619     Width = (cast<ConstantSDNode>(Pos.getOperand(1))->getAPIntValue() +
3620              NegC->getAPIntValue());
3621   else
3622     return false;
3623
3624   // Now we just need to check that OpSize & Mask == Width & Mask.
3625   if (MaskLoBits)
3626     // Opsize & Mask is 0 since Mask is Opsize - 1.
3627     return Width.getLoBits(MaskLoBits) == 0;
3628   return Width == OpSize;
3629 }
3630
3631 // A subroutine of MatchRotate used once we have found an OR of two opposite
3632 // shifts of Shifted.  If Neg == <operand size> - Pos then the OR reduces
3633 // to both (PosOpcode Shifted, Pos) and (NegOpcode Shifted, Neg), with the
3634 // former being preferred if supported.  InnerPos and InnerNeg are Pos and
3635 // Neg with outer conversions stripped away.
3636 SDNode *DAGCombiner::MatchRotatePosNeg(SDValue Shifted, SDValue Pos,
3637                                        SDValue Neg, SDValue InnerPos,
3638                                        SDValue InnerNeg, unsigned PosOpcode,
3639                                        unsigned NegOpcode, SDLoc DL) {
3640   // fold (or (shl x, (*ext y)),
3641   //          (srl x, (*ext (sub 32, y)))) ->
3642   //   (rotl x, y) or (rotr x, (sub 32, y))
3643   //
3644   // fold (or (shl x, (*ext (sub 32, y))),
3645   //          (srl x, (*ext y))) ->
3646   //   (rotr x, y) or (rotl x, (sub 32, y))
3647   EVT VT = Shifted.getValueType();
3648   if (matchRotateSub(InnerPos, InnerNeg, VT.getSizeInBits())) {
3649     bool HasPos = TLI.isOperationLegalOrCustom(PosOpcode, VT);
3650     return DAG.getNode(HasPos ? PosOpcode : NegOpcode, DL, VT, Shifted,
3651                        HasPos ? Pos : Neg).getNode();
3652   }
3653
3654   return nullptr;
3655 }
3656
3657 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3658 // idioms for rotate, and if the target supports rotation instructions, generate
3659 // a rot[lr].
3660 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL) {
3661   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3662   EVT VT = LHS.getValueType();
3663   if (!TLI.isTypeLegal(VT)) return nullptr;
3664
3665   // The target must have at least one rotate flavor.
3666   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3667   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3668   if (!HasROTL && !HasROTR) return nullptr;
3669
3670   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3671   SDValue LHSShift;   // The shift.
3672   SDValue LHSMask;    // AND value if any.
3673   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3674     return nullptr; // Not part of a rotate.
3675
3676   SDValue RHSShift;   // The shift.
3677   SDValue RHSMask;    // AND value if any.
3678   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3679     return nullptr; // Not part of a rotate.
3680
3681   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3682     return nullptr;   // Not shifting the same value.
3683
3684   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3685     return nullptr;   // Shifts must disagree.
3686
3687   // Canonicalize shl to left side in a shl/srl pair.
3688   if (RHSShift.getOpcode() == ISD::SHL) {
3689     std::swap(LHS, RHS);
3690     std::swap(LHSShift, RHSShift);
3691     std::swap(LHSMask , RHSMask );
3692   }
3693
3694   unsigned OpSizeInBits = VT.getSizeInBits();
3695   SDValue LHSShiftArg = LHSShift.getOperand(0);
3696   SDValue LHSShiftAmt = LHSShift.getOperand(1);
3697   SDValue RHSShiftArg = RHSShift.getOperand(0);
3698   SDValue RHSShiftAmt = RHSShift.getOperand(1);
3699
3700   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
3701   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
3702   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
3703       RHSShiftAmt.getOpcode() == ISD::Constant) {
3704     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
3705     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
3706     if ((LShVal + RShVal) != OpSizeInBits)
3707       return nullptr;
3708
3709     SDValue Rot = DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3710                               LHSShiftArg, HasROTL ? LHSShiftAmt : RHSShiftAmt);
3711
3712     // If there is an AND of either shifted operand, apply it to the result.
3713     if (LHSMask.getNode() || RHSMask.getNode()) {
3714       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
3715
3716       if (LHSMask.getNode()) {
3717         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
3718         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
3719       }
3720       if (RHSMask.getNode()) {
3721         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
3722         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
3723       }
3724
3725       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, VT));
3726     }
3727
3728     return Rot.getNode();
3729   }
3730
3731   // If there is a mask here, and we have a variable shift, we can't be sure
3732   // that we're masking out the right stuff.
3733   if (LHSMask.getNode() || RHSMask.getNode())
3734     return nullptr;
3735
3736   // If the shift amount is sign/zext/any-extended just peel it off.
3737   SDValue LExtOp0 = LHSShiftAmt;
3738   SDValue RExtOp0 = RHSShiftAmt;
3739   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3740        LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3741        LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3742        LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
3743       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3744        RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3745        RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3746        RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
3747     LExtOp0 = LHSShiftAmt.getOperand(0);
3748     RExtOp0 = RHSShiftAmt.getOperand(0);
3749   }
3750
3751   SDNode *TryL = MatchRotatePosNeg(LHSShiftArg, LHSShiftAmt, RHSShiftAmt,
3752                                    LExtOp0, RExtOp0, ISD::ROTL, ISD::ROTR, DL);
3753   if (TryL)
3754     return TryL;
3755
3756   SDNode *TryR = MatchRotatePosNeg(RHSShiftArg, RHSShiftAmt, LHSShiftAmt,
3757                                    RExtOp0, LExtOp0, ISD::ROTR, ISD::ROTL, DL);
3758   if (TryR)
3759     return TryR;
3760
3761   return nullptr;
3762 }
3763
3764 SDValue DAGCombiner::visitXOR(SDNode *N) {
3765   SDValue N0 = N->getOperand(0);
3766   SDValue N1 = N->getOperand(1);
3767   SDValue LHS, RHS, CC;
3768   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3769   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3770   EVT VT = N0.getValueType();
3771
3772   // fold vector ops
3773   if (VT.isVector()) {
3774     SDValue FoldedVOp = SimplifyVBinOp(N);
3775     if (FoldedVOp.getNode()) return FoldedVOp;
3776
3777     // fold (xor x, 0) -> x, vector edition
3778     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3779       return N1;
3780     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3781       return N0;
3782   }
3783
3784   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
3785   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
3786     return DAG.getConstant(0, VT);
3787   // fold (xor x, undef) -> undef
3788   if (N0.getOpcode() == ISD::UNDEF)
3789     return N0;
3790   if (N1.getOpcode() == ISD::UNDEF)
3791     return N1;
3792   // fold (xor c1, c2) -> c1^c2
3793   if (N0C && N1C)
3794     return DAG.FoldConstantArithmetic(ISD::XOR, VT, N0C, N1C);
3795   // canonicalize constant to RHS
3796   if (N0C && !N1C)
3797     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
3798   // fold (xor x, 0) -> x
3799   if (N1C && N1C->isNullValue())
3800     return N0;
3801   // reassociate xor
3802   SDValue RXOR = ReassociateOps(ISD::XOR, SDLoc(N), N0, N1);
3803   if (RXOR.getNode())
3804     return RXOR;
3805
3806   // fold !(x cc y) -> (x !cc y)
3807   if (N1C && N1C->getAPIntValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
3808     bool isInt = LHS.getValueType().isInteger();
3809     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
3810                                                isInt);
3811
3812     if (!LegalOperations ||
3813         TLI.isCondCodeLegal(NotCC, LHS.getSimpleValueType())) {
3814       switch (N0.getOpcode()) {
3815       default:
3816         llvm_unreachable("Unhandled SetCC Equivalent!");
3817       case ISD::SETCC:
3818         return DAG.getSetCC(SDLoc(N), VT, LHS, RHS, NotCC);
3819       case ISD::SELECT_CC:
3820         return DAG.getSelectCC(SDLoc(N), LHS, RHS, N0.getOperand(2),
3821                                N0.getOperand(3), NotCC);
3822       }
3823     }
3824   }
3825
3826   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
3827   if (N1C && N1C->getAPIntValue() == 1 && N0.getOpcode() == ISD::ZERO_EXTEND &&
3828       N0.getNode()->hasOneUse() &&
3829       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
3830     SDValue V = N0.getOperand(0);
3831     V = DAG.getNode(ISD::XOR, SDLoc(N0), V.getValueType(), V,
3832                     DAG.getConstant(1, V.getValueType()));
3833     AddToWorklist(V.getNode());
3834     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, V);
3835   }
3836
3837   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
3838   if (N1C && N1C->getAPIntValue() == 1 && VT == MVT::i1 &&
3839       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3840     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3841     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
3842       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3843       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3844       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3845       AddToWorklist(LHS.getNode()); AddToWorklist(RHS.getNode());
3846       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3847     }
3848   }
3849   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
3850   if (N1C && N1C->isAllOnesValue() &&
3851       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3852     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3853     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
3854       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3855       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3856       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3857       AddToWorklist(LHS.getNode()); AddToWorklist(RHS.getNode());
3858       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3859     }
3860   }
3861   // fold (xor (and x, y), y) -> (and (not x), y)
3862   if (N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3863       N0->getOperand(1) == N1) {
3864     SDValue X = N0->getOperand(0);
3865     SDValue NotX = DAG.getNOT(SDLoc(X), X, VT);
3866     AddToWorklist(NotX.getNode());
3867     return DAG.getNode(ISD::AND, SDLoc(N), VT, NotX, N1);
3868   }
3869   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
3870   if (N1C && N0.getOpcode() == ISD::XOR) {
3871     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
3872     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3873     if (N00C)
3874       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(1),
3875                          DAG.getConstant(N1C->getAPIntValue() ^
3876                                          N00C->getAPIntValue(), VT));
3877     if (N01C)
3878       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(0),
3879                          DAG.getConstant(N1C->getAPIntValue() ^
3880                                          N01C->getAPIntValue(), VT));
3881   }
3882   // fold (xor x, x) -> 0
3883   if (N0 == N1)
3884     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
3885
3886   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
3887   if (N0.getOpcode() == N1.getOpcode()) {
3888     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3889     if (Tmp.getNode()) return Tmp;
3890   }
3891
3892   // Simplify the expression using non-local knowledge.
3893   if (!VT.isVector() &&
3894       SimplifyDemandedBits(SDValue(N, 0)))
3895     return SDValue(N, 0);
3896
3897   return SDValue();
3898 }
3899
3900 /// visitShiftByConstant - Handle transforms common to the three shifts, when
3901 /// the shift amount is a constant.
3902 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, ConstantSDNode *Amt) {
3903   // We can't and shouldn't fold opaque constants.
3904   if (Amt->isOpaque())
3905     return SDValue();
3906
3907   SDNode *LHS = N->getOperand(0).getNode();
3908   if (!LHS->hasOneUse()) return SDValue();
3909
3910   // We want to pull some binops through shifts, so that we have (and (shift))
3911   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
3912   // thing happens with address calculations, so it's important to canonicalize
3913   // it.
3914   bool HighBitSet = false;  // Can we transform this if the high bit is set?
3915
3916   switch (LHS->getOpcode()) {
3917   default: return SDValue();
3918   case ISD::OR:
3919   case ISD::XOR:
3920     HighBitSet = false; // We can only transform sra if the high bit is clear.
3921     break;
3922   case ISD::AND:
3923     HighBitSet = true;  // We can only transform sra if the high bit is set.
3924     break;
3925   case ISD::ADD:
3926     if (N->getOpcode() != ISD::SHL)
3927       return SDValue(); // only shl(add) not sr[al](add).
3928     HighBitSet = false; // We can only transform sra if the high bit is clear.
3929     break;
3930   }
3931
3932   // We require the RHS of the binop to be a constant and not opaque as well.
3933   ConstantSDNode *BinOpCst = dyn_cast<ConstantSDNode>(LHS->getOperand(1));
3934   if (!BinOpCst || BinOpCst->isOpaque()) return SDValue();
3935
3936   // FIXME: disable this unless the input to the binop is a shift by a constant.
3937   // If it is not a shift, it pessimizes some common cases like:
3938   //
3939   //    void foo(int *X, int i) { X[i & 1235] = 1; }
3940   //    int bar(int *X, int i) { return X[i & 255]; }
3941   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
3942   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
3943        BinOpLHSVal->getOpcode() != ISD::SRA &&
3944        BinOpLHSVal->getOpcode() != ISD::SRL) ||
3945       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
3946     return SDValue();
3947
3948   EVT VT = N->getValueType(0);
3949
3950   // If this is a signed shift right, and the high bit is modified by the
3951   // logical operation, do not perform the transformation. The highBitSet
3952   // boolean indicates the value of the high bit of the constant which would
3953   // cause it to be modified for this operation.
3954   if (N->getOpcode() == ISD::SRA) {
3955     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
3956     if (BinOpRHSSignSet != HighBitSet)
3957       return SDValue();
3958   }
3959
3960   if (!TLI.isDesirableToCommuteWithShift(LHS))
3961     return SDValue();
3962
3963   // Fold the constants, shifting the binop RHS by the shift amount.
3964   SDValue NewRHS = DAG.getNode(N->getOpcode(), SDLoc(LHS->getOperand(1)),
3965                                N->getValueType(0),
3966                                LHS->getOperand(1), N->getOperand(1));
3967   assert(isa<ConstantSDNode>(NewRHS) && "Folding was not successful!");
3968
3969   // Create the new shift.
3970   SDValue NewShift = DAG.getNode(N->getOpcode(),
3971                                  SDLoc(LHS->getOperand(0)),
3972                                  VT, LHS->getOperand(0), N->getOperand(1));
3973
3974   // Create the new binop.
3975   return DAG.getNode(LHS->getOpcode(), SDLoc(N), VT, NewShift, NewRHS);
3976 }
3977
3978 SDValue DAGCombiner::distributeTruncateThroughAnd(SDNode *N) {
3979   assert(N->getOpcode() == ISD::TRUNCATE);
3980   assert(N->getOperand(0).getOpcode() == ISD::AND);
3981
3982   // (truncate:TruncVT (and N00, N01C)) -> (and (truncate:TruncVT N00), TruncC)
3983   if (N->hasOneUse() && N->getOperand(0).hasOneUse()) {
3984     SDValue N01 = N->getOperand(0).getOperand(1);
3985
3986     if (ConstantSDNode *N01C = isConstOrConstSplat(N01)) {
3987       EVT TruncVT = N->getValueType(0);
3988       SDValue N00 = N->getOperand(0).getOperand(0);
3989       APInt TruncC = N01C->getAPIntValue();
3990       TruncC = TruncC.trunc(TruncVT.getScalarSizeInBits());
3991
3992       return DAG.getNode(ISD::AND, SDLoc(N), TruncVT,
3993                          DAG.getNode(ISD::TRUNCATE, SDLoc(N), TruncVT, N00),
3994                          DAG.getConstant(TruncC, TruncVT));
3995     }
3996   }
3997
3998   return SDValue();
3999 }
4000
4001 SDValue DAGCombiner::visitRotate(SDNode *N) {
4002   // fold (rot* x, (trunc (and y, c))) -> (rot* x, (and (trunc y), (trunc c))).
4003   if (N->getOperand(1).getOpcode() == ISD::TRUNCATE &&
4004       N->getOperand(1).getOperand(0).getOpcode() == ISD::AND) {
4005     SDValue NewOp1 = distributeTruncateThroughAnd(N->getOperand(1).getNode());
4006     if (NewOp1.getNode())
4007       return DAG.getNode(N->getOpcode(), SDLoc(N), N->getValueType(0),
4008                          N->getOperand(0), NewOp1);
4009   }
4010   return SDValue();
4011 }
4012
4013 SDValue DAGCombiner::visitSHL(SDNode *N) {
4014   SDValue N0 = N->getOperand(0);
4015   SDValue N1 = N->getOperand(1);
4016   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4017   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4018   EVT VT = N0.getValueType();
4019   unsigned OpSizeInBits = VT.getScalarSizeInBits();
4020
4021   // fold vector ops
4022   if (VT.isVector()) {
4023     SDValue FoldedVOp = SimplifyVBinOp(N);
4024     if (FoldedVOp.getNode()) return FoldedVOp;
4025
4026     BuildVectorSDNode *N1CV = dyn_cast<BuildVectorSDNode>(N1);
4027     // If setcc produces all-one true value then:
4028     // (shl (and (setcc) N01CV) N1CV) -> (and (setcc) N01CV<<N1CV)
4029     if (N1CV && N1CV->isConstant()) {
4030       if (N0.getOpcode() == ISD::AND) {
4031         SDValue N00 = N0->getOperand(0);
4032         SDValue N01 = N0->getOperand(1);
4033         BuildVectorSDNode *N01CV = dyn_cast<BuildVectorSDNode>(N01);
4034
4035         if (N01CV && N01CV->isConstant() && N00.getOpcode() == ISD::SETCC &&
4036             TLI.getBooleanContents(N00.getOperand(0).getValueType()) ==
4037                 TargetLowering::ZeroOrNegativeOneBooleanContent) {
4038           SDValue C = DAG.FoldConstantArithmetic(ISD::SHL, VT, N01CV, N1CV);
4039           if (C.getNode())
4040             return DAG.getNode(ISD::AND, SDLoc(N), VT, N00, C);
4041         }
4042       } else {
4043         N1C = isConstOrConstSplat(N1);
4044       }
4045     }
4046   }
4047
4048   // fold (shl c1, c2) -> c1<<c2
4049   if (N0C && N1C)
4050     return DAG.FoldConstantArithmetic(ISD::SHL, VT, N0C, N1C);
4051   // fold (shl 0, x) -> 0
4052   if (N0C && N0C->isNullValue())
4053     return N0;
4054   // fold (shl x, c >= size(x)) -> undef
4055   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4056     return DAG.getUNDEF(VT);
4057   // fold (shl x, 0) -> x
4058   if (N1C && N1C->isNullValue())
4059     return N0;
4060   // fold (shl undef, x) -> 0
4061   if (N0.getOpcode() == ISD::UNDEF)
4062     return DAG.getConstant(0, VT);
4063   // if (shl x, c) is known to be zero, return 0
4064   if (DAG.MaskedValueIsZero(SDValue(N, 0),
4065                             APInt::getAllOnesValue(OpSizeInBits)))
4066     return DAG.getConstant(0, VT);
4067   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
4068   if (N1.getOpcode() == ISD::TRUNCATE &&
4069       N1.getOperand(0).getOpcode() == ISD::AND) {
4070     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4071     if (NewOp1.getNode())
4072       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0, NewOp1);
4073   }
4074
4075   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4076     return SDValue(N, 0);
4077
4078   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
4079   if (N1C && N0.getOpcode() == ISD::SHL) {
4080     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4081       uint64_t c1 = N0C1->getZExtValue();
4082       uint64_t c2 = N1C->getZExtValue();
4083       if (c1 + c2 >= OpSizeInBits)
4084         return DAG.getConstant(0, VT);
4085       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
4086                          DAG.getConstant(c1 + c2, N1.getValueType()));
4087     }
4088   }
4089
4090   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
4091   // For this to be valid, the second form must not preserve any of the bits
4092   // that are shifted out by the inner shift in the first form.  This means
4093   // the outer shift size must be >= the number of bits added by the ext.
4094   // As a corollary, we don't care what kind of ext it is.
4095   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
4096               N0.getOpcode() == ISD::ANY_EXTEND ||
4097               N0.getOpcode() == ISD::SIGN_EXTEND) &&
4098       N0.getOperand(0).getOpcode() == ISD::SHL) {
4099     SDValue N0Op0 = N0.getOperand(0);
4100     if (ConstantSDNode *N0Op0C1 = isConstOrConstSplat(N0Op0.getOperand(1))) {
4101       uint64_t c1 = N0Op0C1->getZExtValue();
4102       uint64_t c2 = N1C->getZExtValue();
4103       EVT InnerShiftVT = N0Op0.getValueType();
4104       uint64_t InnerShiftSize = InnerShiftVT.getScalarSizeInBits();
4105       if (c2 >= OpSizeInBits - InnerShiftSize) {
4106         if (c1 + c2 >= OpSizeInBits)
4107           return DAG.getConstant(0, VT);
4108         return DAG.getNode(ISD::SHL, SDLoc(N0), VT,
4109                            DAG.getNode(N0.getOpcode(), SDLoc(N0), VT,
4110                                        N0Op0->getOperand(0)),
4111                            DAG.getConstant(c1 + c2, N1.getValueType()));
4112       }
4113     }
4114   }
4115
4116   // fold (shl (zext (srl x, C)), C) -> (zext (shl (srl x, C), C))
4117   // Only fold this if the inner zext has no other uses to avoid increasing
4118   // the total number of instructions.
4119   if (N1C && N0.getOpcode() == ISD::ZERO_EXTEND && N0.hasOneUse() &&
4120       N0.getOperand(0).getOpcode() == ISD::SRL) {
4121     SDValue N0Op0 = N0.getOperand(0);
4122     if (ConstantSDNode *N0Op0C1 = isConstOrConstSplat(N0Op0.getOperand(1))) {
4123       uint64_t c1 = N0Op0C1->getZExtValue();
4124       if (c1 < VT.getScalarSizeInBits()) {
4125         uint64_t c2 = N1C->getZExtValue();
4126         if (c1 == c2) {
4127           SDValue NewOp0 = N0.getOperand(0);
4128           EVT CountVT = NewOp0.getOperand(1).getValueType();
4129           SDValue NewSHL = DAG.getNode(ISD::SHL, SDLoc(N), NewOp0.getValueType(),
4130                                        NewOp0, DAG.getConstant(c2, CountVT));
4131           AddToWorklist(NewSHL.getNode());
4132           return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N0), VT, NewSHL);
4133         }
4134       }
4135     }
4136   }
4137
4138   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
4139   //                               (and (srl x, (sub c1, c2), MASK)
4140   // Only fold this if the inner shift has no other uses -- if it does, folding
4141   // this will increase the total number of instructions.
4142   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
4143     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4144       uint64_t c1 = N0C1->getZExtValue();
4145       if (c1 < OpSizeInBits) {
4146         uint64_t c2 = N1C->getZExtValue();
4147         APInt Mask = APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - c1);
4148         SDValue Shift;
4149         if (c2 > c1) {
4150           Mask = Mask.shl(c2 - c1);
4151           Shift = DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
4152                               DAG.getConstant(c2 - c1, N1.getValueType()));
4153         } else {
4154           Mask = Mask.lshr(c1 - c2);
4155           Shift = DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
4156                               DAG.getConstant(c1 - c2, N1.getValueType()));
4157         }
4158         return DAG.getNode(ISD::AND, SDLoc(N0), VT, Shift,
4159                            DAG.getConstant(Mask, VT));
4160       }
4161     }
4162   }
4163   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
4164   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
4165     unsigned BitSize = VT.getScalarSizeInBits();
4166     SDValue HiBitsMask =
4167       DAG.getConstant(APInt::getHighBitsSet(BitSize,
4168                                             BitSize - N1C->getZExtValue()), VT);
4169     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
4170                        HiBitsMask);
4171   }
4172
4173   if (N1C) {
4174     SDValue NewSHL = visitShiftByConstant(N, N1C);
4175     if (NewSHL.getNode())
4176       return NewSHL;
4177   }
4178
4179   return SDValue();
4180 }
4181
4182 SDValue DAGCombiner::visitSRA(SDNode *N) {
4183   SDValue N0 = N->getOperand(0);
4184   SDValue N1 = N->getOperand(1);
4185   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4186   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4187   EVT VT = N0.getValueType();
4188   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4189
4190   // fold vector ops
4191   if (VT.isVector()) {
4192     SDValue FoldedVOp = SimplifyVBinOp(N);
4193     if (FoldedVOp.getNode()) return FoldedVOp;
4194
4195     N1C = isConstOrConstSplat(N1);
4196   }
4197
4198   // fold (sra c1, c2) -> (sra c1, c2)
4199   if (N0C && N1C)
4200     return DAG.FoldConstantArithmetic(ISD::SRA, VT, N0C, N1C);
4201   // fold (sra 0, x) -> 0
4202   if (N0C && N0C->isNullValue())
4203     return N0;
4204   // fold (sra -1, x) -> -1
4205   if (N0C && N0C->isAllOnesValue())
4206     return N0;
4207   // fold (sra x, (setge c, size(x))) -> undef
4208   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4209     return DAG.getUNDEF(VT);
4210   // fold (sra x, 0) -> x
4211   if (N1C && N1C->isNullValue())
4212     return N0;
4213   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
4214   // sext_inreg.
4215   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
4216     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
4217     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
4218     if (VT.isVector())
4219       ExtVT = EVT::getVectorVT(*DAG.getContext(),
4220                                ExtVT, VT.getVectorNumElements());
4221     if ((!LegalOperations ||
4222          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
4223       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
4224                          N0.getOperand(0), DAG.getValueType(ExtVT));
4225   }
4226
4227   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
4228   if (N1C && N0.getOpcode() == ISD::SRA) {
4229     if (ConstantSDNode *C1 = isConstOrConstSplat(N0.getOperand(1))) {
4230       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
4231       if (Sum >= OpSizeInBits)
4232         Sum = OpSizeInBits - 1;
4233       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0.getOperand(0),
4234                          DAG.getConstant(Sum, N1.getValueType()));
4235     }
4236   }
4237
4238   // fold (sra (shl X, m), (sub result_size, n))
4239   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
4240   // result_size - n != m.
4241   // If truncate is free for the target sext(shl) is likely to result in better
4242   // code.
4243   if (N0.getOpcode() == ISD::SHL && N1C) {
4244     // Get the two constanst of the shifts, CN0 = m, CN = n.
4245     const ConstantSDNode *N01C = isConstOrConstSplat(N0.getOperand(1));
4246     if (N01C) {
4247       LLVMContext &Ctx = *DAG.getContext();
4248       // Determine what the truncate's result bitsize and type would be.
4249       EVT TruncVT = EVT::getIntegerVT(Ctx, OpSizeInBits - N1C->getZExtValue());
4250
4251       if (VT.isVector())
4252         TruncVT = EVT::getVectorVT(Ctx, TruncVT, VT.getVectorNumElements());
4253
4254       // Determine the residual right-shift amount.
4255       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
4256
4257       // If the shift is not a no-op (in which case this should be just a sign
4258       // extend already), the truncated to type is legal, sign_extend is legal
4259       // on that type, and the truncate to that type is both legal and free,
4260       // perform the transform.
4261       if ((ShiftAmt > 0) &&
4262           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
4263           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
4264           TLI.isTruncateFree(VT, TruncVT)) {
4265
4266           SDValue Amt = DAG.getConstant(ShiftAmt,
4267               getShiftAmountTy(N0.getOperand(0).getValueType()));
4268           SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0), VT,
4269                                       N0.getOperand(0), Amt);
4270           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), TruncVT,
4271                                       Shift);
4272           return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N),
4273                              N->getValueType(0), Trunc);
4274       }
4275     }
4276   }
4277
4278   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
4279   if (N1.getOpcode() == ISD::TRUNCATE &&
4280       N1.getOperand(0).getOpcode() == ISD::AND) {
4281     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4282     if (NewOp1.getNode())
4283       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0, NewOp1);
4284   }
4285
4286   // fold (sra (trunc (srl x, c1)), c2) -> (trunc (sra x, c1 + c2))
4287   //      if c1 is equal to the number of bits the trunc removes
4288   if (N0.getOpcode() == ISD::TRUNCATE &&
4289       (N0.getOperand(0).getOpcode() == ISD::SRL ||
4290        N0.getOperand(0).getOpcode() == ISD::SRA) &&
4291       N0.getOperand(0).hasOneUse() &&
4292       N0.getOperand(0).getOperand(1).hasOneUse() &&
4293       N1C) {
4294     SDValue N0Op0 = N0.getOperand(0);
4295     if (ConstantSDNode *LargeShift = isConstOrConstSplat(N0Op0.getOperand(1))) {
4296       unsigned LargeShiftVal = LargeShift->getZExtValue();
4297       EVT LargeVT = N0Op0.getValueType();
4298
4299       if (LargeVT.getScalarSizeInBits() - OpSizeInBits == LargeShiftVal) {
4300         SDValue Amt =
4301           DAG.getConstant(LargeShiftVal + N1C->getZExtValue(),
4302                           getShiftAmountTy(N0Op0.getOperand(0).getValueType()));
4303         SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), LargeVT,
4304                                   N0Op0.getOperand(0), Amt);
4305         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, SRA);
4306       }
4307     }
4308   }
4309
4310   // Simplify, based on bits shifted out of the LHS.
4311   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4312     return SDValue(N, 0);
4313
4314
4315   // If the sign bit is known to be zero, switch this to a SRL.
4316   if (DAG.SignBitIsZero(N0))
4317     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, N1);
4318
4319   if (N1C) {
4320     SDValue NewSRA = visitShiftByConstant(N, N1C);
4321     if (NewSRA.getNode())
4322       return NewSRA;
4323   }
4324
4325   return SDValue();
4326 }
4327
4328 SDValue DAGCombiner::visitSRL(SDNode *N) {
4329   SDValue N0 = N->getOperand(0);
4330   SDValue N1 = N->getOperand(1);
4331   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4332   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4333   EVT VT = N0.getValueType();
4334   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4335
4336   // fold vector ops
4337   if (VT.isVector()) {
4338     SDValue FoldedVOp = SimplifyVBinOp(N);
4339     if (FoldedVOp.getNode()) return FoldedVOp;
4340
4341     N1C = isConstOrConstSplat(N1);
4342   }
4343
4344   // fold (srl c1, c2) -> c1 >>u c2
4345   if (N0C && N1C)
4346     return DAG.FoldConstantArithmetic(ISD::SRL, VT, N0C, N1C);
4347   // fold (srl 0, x) -> 0
4348   if (N0C && N0C->isNullValue())
4349     return N0;
4350   // fold (srl x, c >= size(x)) -> undef
4351   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4352     return DAG.getUNDEF(VT);
4353   // fold (srl x, 0) -> x
4354   if (N1C && N1C->isNullValue())
4355     return N0;
4356   // if (srl x, c) is known to be zero, return 0
4357   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
4358                                    APInt::getAllOnesValue(OpSizeInBits)))
4359     return DAG.getConstant(0, VT);
4360
4361   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
4362   if (N1C && N0.getOpcode() == ISD::SRL) {
4363     if (ConstantSDNode *N01C = isConstOrConstSplat(N0.getOperand(1))) {
4364       uint64_t c1 = N01C->getZExtValue();
4365       uint64_t c2 = N1C->getZExtValue();
4366       if (c1 + c2 >= OpSizeInBits)
4367         return DAG.getConstant(0, VT);
4368       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
4369                          DAG.getConstant(c1 + c2, N1.getValueType()));
4370     }
4371   }
4372
4373   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
4374   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
4375       N0.getOperand(0).getOpcode() == ISD::SRL &&
4376       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
4377     uint64_t c1 =
4378       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
4379     uint64_t c2 = N1C->getZExtValue();
4380     EVT InnerShiftVT = N0.getOperand(0).getValueType();
4381     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
4382     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
4383     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
4384     if (c1 + OpSizeInBits == InnerShiftSize) {
4385       if (c1 + c2 >= InnerShiftSize)
4386         return DAG.getConstant(0, VT);
4387       return DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT,
4388                          DAG.getNode(ISD::SRL, SDLoc(N0), InnerShiftVT,
4389                                      N0.getOperand(0)->getOperand(0),
4390                                      DAG.getConstant(c1 + c2, ShiftCountVT)));
4391     }
4392   }
4393
4394   // fold (srl (shl x, c), c) -> (and x, cst2)
4395   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1) {
4396     unsigned BitSize = N0.getScalarValueSizeInBits();
4397     if (BitSize <= 64) {
4398       uint64_t ShAmt = N1C->getZExtValue() + 64 - BitSize;
4399       return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
4400                          DAG.getConstant(~0ULL >> ShAmt, VT));
4401     }
4402   }
4403
4404   // fold (srl (anyextend x), c) -> (and (anyextend (srl x, c)), mask)
4405   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
4406     // Shifting in all undef bits?
4407     EVT SmallVT = N0.getOperand(0).getValueType();
4408     unsigned BitSize = SmallVT.getScalarSizeInBits();
4409     if (N1C->getZExtValue() >= BitSize)
4410       return DAG.getUNDEF(VT);
4411
4412     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
4413       uint64_t ShiftAmt = N1C->getZExtValue();
4414       SDValue SmallShift = DAG.getNode(ISD::SRL, SDLoc(N0), SmallVT,
4415                                        N0.getOperand(0),
4416                           DAG.getConstant(ShiftAmt, getShiftAmountTy(SmallVT)));
4417       AddToWorklist(SmallShift.getNode());
4418       APInt Mask = APInt::getAllOnesValue(OpSizeInBits).lshr(ShiftAmt);
4419       return DAG.getNode(ISD::AND, SDLoc(N), VT,
4420                          DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, SmallShift),
4421                          DAG.getConstant(Mask, VT));
4422     }
4423   }
4424
4425   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
4426   // bit, which is unmodified by sra.
4427   if (N1C && N1C->getZExtValue() + 1 == OpSizeInBits) {
4428     if (N0.getOpcode() == ISD::SRA)
4429       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0), N1);
4430   }
4431
4432   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
4433   if (N1C && N0.getOpcode() == ISD::CTLZ &&
4434       N1C->getAPIntValue() == Log2_32(OpSizeInBits)) {
4435     APInt KnownZero, KnownOne;
4436     DAG.computeKnownBits(N0.getOperand(0), KnownZero, KnownOne);
4437
4438     // If any of the input bits are KnownOne, then the input couldn't be all
4439     // zeros, thus the result of the srl will always be zero.
4440     if (KnownOne.getBoolValue()) return DAG.getConstant(0, VT);
4441
4442     // If all of the bits input the to ctlz node are known to be zero, then
4443     // the result of the ctlz is "32" and the result of the shift is one.
4444     APInt UnknownBits = ~KnownZero;
4445     if (UnknownBits == 0) return DAG.getConstant(1, VT);
4446
4447     // Otherwise, check to see if there is exactly one bit input to the ctlz.
4448     if ((UnknownBits & (UnknownBits - 1)) == 0) {
4449       // Okay, we know that only that the single bit specified by UnknownBits
4450       // could be set on input to the CTLZ node. If this bit is set, the SRL
4451       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
4452       // to an SRL/XOR pair, which is likely to simplify more.
4453       unsigned ShAmt = UnknownBits.countTrailingZeros();
4454       SDValue Op = N0.getOperand(0);
4455
4456       if (ShAmt) {
4457         Op = DAG.getNode(ISD::SRL, SDLoc(N0), VT, Op,
4458                   DAG.getConstant(ShAmt, getShiftAmountTy(Op.getValueType())));
4459         AddToWorklist(Op.getNode());
4460       }
4461
4462       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
4463                          Op, DAG.getConstant(1, VT));
4464     }
4465   }
4466
4467   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
4468   if (N1.getOpcode() == ISD::TRUNCATE &&
4469       N1.getOperand(0).getOpcode() == ISD::AND) {
4470     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4471     if (NewOp1.getNode())
4472       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, NewOp1);
4473   }
4474
4475   // fold operands of srl based on knowledge that the low bits are not
4476   // demanded.
4477   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4478     return SDValue(N, 0);
4479
4480   if (N1C) {
4481     SDValue NewSRL = visitShiftByConstant(N, N1C);
4482     if (NewSRL.getNode())
4483       return NewSRL;
4484   }
4485
4486   // Attempt to convert a srl of a load into a narrower zero-extending load.
4487   SDValue NarrowLoad = ReduceLoadWidth(N);
4488   if (NarrowLoad.getNode())
4489     return NarrowLoad;
4490
4491   // Here is a common situation. We want to optimize:
4492   //
4493   //   %a = ...
4494   //   %b = and i32 %a, 2
4495   //   %c = srl i32 %b, 1
4496   //   brcond i32 %c ...
4497   //
4498   // into
4499   //
4500   //   %a = ...
4501   //   %b = and %a, 2
4502   //   %c = setcc eq %b, 0
4503   //   brcond %c ...
4504   //
4505   // However when after the source operand of SRL is optimized into AND, the SRL
4506   // itself may not be optimized further. Look for it and add the BRCOND into
4507   // the worklist.
4508   if (N->hasOneUse()) {
4509     SDNode *Use = *N->use_begin();
4510     if (Use->getOpcode() == ISD::BRCOND)
4511       AddToWorklist(Use);
4512     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
4513       // Also look pass the truncate.
4514       Use = *Use->use_begin();
4515       if (Use->getOpcode() == ISD::BRCOND)
4516         AddToWorklist(Use);
4517     }
4518   }
4519
4520   return SDValue();
4521 }
4522
4523 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
4524   SDValue N0 = N->getOperand(0);
4525   EVT VT = N->getValueType(0);
4526
4527   // fold (ctlz c1) -> c2
4528   if (isa<ConstantSDNode>(N0))
4529     return DAG.getNode(ISD::CTLZ, SDLoc(N), VT, N0);
4530   return SDValue();
4531 }
4532
4533 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
4534   SDValue N0 = N->getOperand(0);
4535   EVT VT = N->getValueType(0);
4536
4537   // fold (ctlz_zero_undef c1) -> c2
4538   if (isa<ConstantSDNode>(N0))
4539     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4540   return SDValue();
4541 }
4542
4543 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
4544   SDValue N0 = N->getOperand(0);
4545   EVT VT = N->getValueType(0);
4546
4547   // fold (cttz c1) -> c2
4548   if (isa<ConstantSDNode>(N0))
4549     return DAG.getNode(ISD::CTTZ, SDLoc(N), VT, N0);
4550   return SDValue();
4551 }
4552
4553 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
4554   SDValue N0 = N->getOperand(0);
4555   EVT VT = N->getValueType(0);
4556
4557   // fold (cttz_zero_undef c1) -> c2
4558   if (isa<ConstantSDNode>(N0))
4559     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4560   return SDValue();
4561 }
4562
4563 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
4564   SDValue N0 = N->getOperand(0);
4565   EVT VT = N->getValueType(0);
4566
4567   // fold (ctpop c1) -> c2
4568   if (isa<ConstantSDNode>(N0))
4569     return DAG.getNode(ISD::CTPOP, SDLoc(N), VT, N0);
4570   return SDValue();
4571 }
4572
4573 SDValue DAGCombiner::visitSELECT(SDNode *N) {
4574   SDValue N0 = N->getOperand(0);
4575   SDValue N1 = N->getOperand(1);
4576   SDValue N2 = N->getOperand(2);
4577   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4578   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4579   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
4580   EVT VT = N->getValueType(0);
4581   EVT VT0 = N0.getValueType();
4582
4583   // fold (select C, X, X) -> X
4584   if (N1 == N2)
4585     return N1;
4586   // fold (select true, X, Y) -> X
4587   if (N0C && !N0C->isNullValue())
4588     return N1;
4589   // fold (select false, X, Y) -> Y
4590   if (N0C && N0C->isNullValue())
4591     return N2;
4592   // fold (select C, 1, X) -> (or C, X)
4593   if (VT == MVT::i1 && N1C && N1C->getAPIntValue() == 1)
4594     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4595   // fold (select C, 0, 1) -> (xor C, 1)
4596   // We can't do this reliably if integer based booleans have different contents
4597   // to floating point based booleans. This is because we can't tell whether we
4598   // have an integer-based boolean or a floating-point-based boolean unless we
4599   // can find the SETCC that produced it and inspect its operands. This is
4600   // fairly easy if C is the SETCC node, but it can potentially be
4601   // undiscoverable (or not reasonably discoverable). For example, it could be
4602   // in another basic block or it could require searching a complicated
4603   // expression.
4604   if (VT.isInteger() &&
4605       (VT0 == MVT::i1 || (VT0.isInteger() &&
4606                           TLI.getBooleanContents(false, false) ==
4607                               TLI.getBooleanContents(false, true) &&
4608                           TLI.getBooleanContents(false, false) ==
4609                               TargetLowering::ZeroOrOneBooleanContent)) &&
4610       N1C && N2C && N1C->isNullValue() && N2C->getAPIntValue() == 1) {
4611     SDValue XORNode;
4612     if (VT == VT0)
4613       return DAG.getNode(ISD::XOR, SDLoc(N), VT0,
4614                          N0, DAG.getConstant(1, VT0));
4615     XORNode = DAG.getNode(ISD::XOR, SDLoc(N0), VT0,
4616                           N0, DAG.getConstant(1, VT0));
4617     AddToWorklist(XORNode.getNode());
4618     if (VT.bitsGT(VT0))
4619       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, XORNode);
4620     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, XORNode);
4621   }
4622   // fold (select C, 0, X) -> (and (not C), X)
4623   if (VT == VT0 && VT == MVT::i1 && N1C && N1C->isNullValue()) {
4624     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4625     AddToWorklist(NOTNode.getNode());
4626     return DAG.getNode(ISD::AND, SDLoc(N), VT, NOTNode, N2);
4627   }
4628   // fold (select C, X, 1) -> (or (not C), X)
4629   if (VT == VT0 && VT == MVT::i1 && N2C && N2C->getAPIntValue() == 1) {
4630     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4631     AddToWorklist(NOTNode.getNode());
4632     return DAG.getNode(ISD::OR, SDLoc(N), VT, NOTNode, N1);
4633   }
4634   // fold (select C, X, 0) -> (and C, X)
4635   if (VT == MVT::i1 && N2C && N2C->isNullValue())
4636     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4637   // fold (select X, X, Y) -> (or X, Y)
4638   // fold (select X, 1, Y) -> (or X, Y)
4639   if (VT == MVT::i1 && (N0 == N1 || (N1C && N1C->getAPIntValue() == 1)))
4640     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4641   // fold (select X, Y, X) -> (and X, Y)
4642   // fold (select X, Y, 0) -> (and X, Y)
4643   if (VT == MVT::i1 && (N0 == N2 || (N2C && N2C->getAPIntValue() == 0)))
4644     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4645
4646   // If we can fold this based on the true/false value, do so.
4647   if (SimplifySelectOps(N, N1, N2))
4648     return SDValue(N, 0);  // Don't revisit N.
4649
4650   // fold selects based on a setcc into other things, such as min/max/abs
4651   if (N0.getOpcode() == ISD::SETCC) {
4652     if ((!LegalOperations &&
4653          TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT)) ||
4654         TLI.isOperationLegal(ISD::SELECT_CC, VT))
4655       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT,
4656                          N0.getOperand(0), N0.getOperand(1),
4657                          N1, N2, N0.getOperand(2));
4658     return SimplifySelect(SDLoc(N), N0, N1, N2);
4659   }
4660
4661   return SDValue();
4662 }
4663
4664 static
4665 std::pair<SDValue, SDValue> SplitVSETCC(const SDNode *N, SelectionDAG &DAG) {
4666   SDLoc DL(N);
4667   EVT LoVT, HiVT;
4668   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(N->getValueType(0));
4669
4670   // Split the inputs.
4671   SDValue Lo, Hi, LL, LH, RL, RH;
4672   std::tie(LL, LH) = DAG.SplitVectorOperand(N, 0);
4673   std::tie(RL, RH) = DAG.SplitVectorOperand(N, 1);
4674
4675   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, LL, RL, N->getOperand(2));
4676   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, LH, RH, N->getOperand(2));
4677
4678   return std::make_pair(Lo, Hi);
4679 }
4680
4681 // This function assumes all the vselect's arguments are CONCAT_VECTOR
4682 // nodes and that the condition is a BV of ConstantSDNodes (or undefs).
4683 static SDValue ConvertSelectToConcatVector(SDNode *N, SelectionDAG &DAG) {
4684   SDLoc dl(N);
4685   SDValue Cond = N->getOperand(0);
4686   SDValue LHS = N->getOperand(1);
4687   SDValue RHS = N->getOperand(2);
4688   EVT VT = N->getValueType(0);
4689   int NumElems = VT.getVectorNumElements();
4690   assert(LHS.getOpcode() == ISD::CONCAT_VECTORS &&
4691          RHS.getOpcode() == ISD::CONCAT_VECTORS &&
4692          Cond.getOpcode() == ISD::BUILD_VECTOR);
4693
4694   // CONCAT_VECTOR can take an arbitrary number of arguments. We only care about
4695   // binary ones here.
4696   if (LHS->getNumOperands() != 2 || RHS->getNumOperands() != 2)
4697     return SDValue();
4698
4699   // We're sure we have an even number of elements due to the
4700   // concat_vectors we have as arguments to vselect.
4701   // Skip BV elements until we find one that's not an UNDEF
4702   // After we find an UNDEF element, keep looping until we get to half the
4703   // length of the BV and see if all the non-undef nodes are the same.
4704   ConstantSDNode *BottomHalf = nullptr;
4705   for (int i = 0; i < NumElems / 2; ++i) {
4706     if (Cond->getOperand(i)->getOpcode() == ISD::UNDEF)
4707       continue;
4708
4709     if (BottomHalf == nullptr)
4710       BottomHalf = cast<ConstantSDNode>(Cond.getOperand(i));
4711     else if (Cond->getOperand(i).getNode() != BottomHalf)
4712       return SDValue();
4713   }
4714
4715   // Do the same for the second half of the BuildVector
4716   ConstantSDNode *TopHalf = nullptr;
4717   for (int i = NumElems / 2; i < NumElems; ++i) {
4718     if (Cond->getOperand(i)->getOpcode() == ISD::UNDEF)
4719       continue;
4720
4721     if (TopHalf == nullptr)
4722       TopHalf = cast<ConstantSDNode>(Cond.getOperand(i));
4723     else if (Cond->getOperand(i).getNode() != TopHalf)
4724       return SDValue();
4725   }
4726
4727   assert(TopHalf && BottomHalf &&
4728          "One half of the selector was all UNDEFs and the other was all the "
4729          "same value. This should have been addressed before this function.");
4730   return DAG.getNode(
4731       ISD::CONCAT_VECTORS, dl, VT,
4732       BottomHalf->isNullValue() ? RHS->getOperand(0) : LHS->getOperand(0),
4733       TopHalf->isNullValue() ? RHS->getOperand(1) : LHS->getOperand(1));
4734 }
4735
4736 SDValue DAGCombiner::visitVSELECT(SDNode *N) {
4737   SDValue N0 = N->getOperand(0);
4738   SDValue N1 = N->getOperand(1);
4739   SDValue N2 = N->getOperand(2);
4740   SDLoc DL(N);
4741
4742   // Canonicalize integer abs.
4743   // vselect (setg[te] X,  0),  X, -X ->
4744   // vselect (setgt    X, -1),  X, -X ->
4745   // vselect (setl[te] X,  0), -X,  X ->
4746   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
4747   if (N0.getOpcode() == ISD::SETCC) {
4748     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
4749     ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
4750     bool isAbs = false;
4751     bool RHSIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
4752
4753     if (((RHSIsAllZeros && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
4754          (ISD::isBuildVectorAllOnes(RHS.getNode()) && CC == ISD::SETGT)) &&
4755         N1 == LHS && N2.getOpcode() == ISD::SUB && N1 == N2.getOperand(1))
4756       isAbs = ISD::isBuildVectorAllZeros(N2.getOperand(0).getNode());
4757     else if ((RHSIsAllZeros && (CC == ISD::SETLT || CC == ISD::SETLE)) &&
4758              N2 == LHS && N1.getOpcode() == ISD::SUB && N2 == N1.getOperand(1))
4759       isAbs = ISD::isBuildVectorAllZeros(N1.getOperand(0).getNode());
4760
4761     if (isAbs) {
4762       EVT VT = LHS.getValueType();
4763       SDValue Shift = DAG.getNode(
4764           ISD::SRA, DL, VT, LHS,
4765           DAG.getConstant(VT.getScalarType().getSizeInBits() - 1, VT));
4766       SDValue Add = DAG.getNode(ISD::ADD, DL, VT, LHS, Shift);
4767       AddToWorklist(Shift.getNode());
4768       AddToWorklist(Add.getNode());
4769       return DAG.getNode(ISD::XOR, DL, VT, Add, Shift);
4770     }
4771   }
4772
4773   // If the VSELECT result requires splitting and the mask is provided by a
4774   // SETCC, then split both nodes and its operands before legalization. This
4775   // prevents the type legalizer from unrolling SETCC into scalar comparisons
4776   // and enables future optimizations (e.g. min/max pattern matching on X86).
4777   if (N0.getOpcode() == ISD::SETCC) {
4778     EVT VT = N->getValueType(0);
4779
4780     // Check if any splitting is required.
4781     if (TLI.getTypeAction(*DAG.getContext(), VT) !=
4782         TargetLowering::TypeSplitVector)
4783       return SDValue();
4784
4785     SDValue Lo, Hi, CCLo, CCHi, LL, LH, RL, RH;
4786     std::tie(CCLo, CCHi) = SplitVSETCC(N0.getNode(), DAG);
4787     std::tie(LL, LH) = DAG.SplitVectorOperand(N, 1);
4788     std::tie(RL, RH) = DAG.SplitVectorOperand(N, 2);
4789
4790     Lo = DAG.getNode(N->getOpcode(), DL, LL.getValueType(), CCLo, LL, RL);
4791     Hi = DAG.getNode(N->getOpcode(), DL, LH.getValueType(), CCHi, LH, RH);
4792
4793     // Add the new VSELECT nodes to the work list in case they need to be split
4794     // again.
4795     AddToWorklist(Lo.getNode());
4796     AddToWorklist(Hi.getNode());
4797
4798     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
4799   }
4800
4801   // Fold (vselect (build_vector all_ones), N1, N2) -> N1
4802   if (ISD::isBuildVectorAllOnes(N0.getNode()))
4803     return N1;
4804   // Fold (vselect (build_vector all_zeros), N1, N2) -> N2
4805   if (ISD::isBuildVectorAllZeros(N0.getNode()))
4806     return N2;
4807
4808   // The ConvertSelectToConcatVector function is assuming both the above
4809   // checks for (vselect (build_vector all{ones,zeros) ...) have been made
4810   // and addressed.
4811   if (N1.getOpcode() == ISD::CONCAT_VECTORS &&
4812       N2.getOpcode() == ISD::CONCAT_VECTORS &&
4813       ISD::isBuildVectorOfConstantSDNodes(N0.getNode())) {
4814     SDValue CV = ConvertSelectToConcatVector(N, DAG);
4815     if (CV.getNode())
4816       return CV;
4817   }
4818
4819   return SDValue();
4820 }
4821
4822 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
4823   SDValue N0 = N->getOperand(0);
4824   SDValue N1 = N->getOperand(1);
4825   SDValue N2 = N->getOperand(2);
4826   SDValue N3 = N->getOperand(3);
4827   SDValue N4 = N->getOperand(4);
4828   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
4829
4830   // fold select_cc lhs, rhs, x, x, cc -> x
4831   if (N2 == N3)
4832     return N2;
4833
4834   // Determine if the condition we're dealing with is constant
4835   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
4836                               N0, N1, CC, SDLoc(N), false);
4837   if (SCC.getNode()) {
4838     AddToWorklist(SCC.getNode());
4839
4840     if (ConstantSDNode *SCCC = dyn_cast<ConstantSDNode>(SCC.getNode())) {
4841       if (!SCCC->isNullValue())
4842         return N2;    // cond always true -> true val
4843       else
4844         return N3;    // cond always false -> false val
4845     }
4846
4847     // Fold to a simpler select_cc
4848     if (SCC.getOpcode() == ISD::SETCC)
4849       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), N2.getValueType(),
4850                          SCC.getOperand(0), SCC.getOperand(1), N2, N3,
4851                          SCC.getOperand(2));
4852   }
4853
4854   // If we can fold this based on the true/false value, do so.
4855   if (SimplifySelectOps(N, N2, N3))
4856     return SDValue(N, 0);  // Don't revisit N.
4857
4858   // fold select_cc into other things, such as min/max/abs
4859   return SimplifySelectCC(SDLoc(N), N0, N1, N2, N3, CC);
4860 }
4861
4862 SDValue DAGCombiner::visitSETCC(SDNode *N) {
4863   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
4864                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
4865                        SDLoc(N));
4866 }
4867
4868 // tryToFoldExtendOfConstant - Try to fold a sext/zext/aext
4869 // dag node into a ConstantSDNode or a build_vector of constants.
4870 // This function is called by the DAGCombiner when visiting sext/zext/aext
4871 // dag nodes (see for example method DAGCombiner::visitSIGN_EXTEND).
4872 // Vector extends are not folded if operations are legal; this is to
4873 // avoid introducing illegal build_vector dag nodes.
4874 static SDNode *tryToFoldExtendOfConstant(SDNode *N, const TargetLowering &TLI,
4875                                          SelectionDAG &DAG, bool LegalTypes,
4876                                          bool LegalOperations) {
4877   unsigned Opcode = N->getOpcode();
4878   SDValue N0 = N->getOperand(0);
4879   EVT VT = N->getValueType(0);
4880
4881   assert((Opcode == ISD::SIGN_EXTEND || Opcode == ISD::ZERO_EXTEND ||
4882          Opcode == ISD::ANY_EXTEND) && "Expected EXTEND dag node in input!");
4883
4884   // fold (sext c1) -> c1
4885   // fold (zext c1) -> c1
4886   // fold (aext c1) -> c1
4887   if (isa<ConstantSDNode>(N0))
4888     return DAG.getNode(Opcode, SDLoc(N), VT, N0).getNode();
4889
4890   // fold (sext (build_vector AllConstants) -> (build_vector AllConstants)
4891   // fold (zext (build_vector AllConstants) -> (build_vector AllConstants)
4892   // fold (aext (build_vector AllConstants) -> (build_vector AllConstants)
4893   EVT SVT = VT.getScalarType();
4894   if (!(VT.isVector() &&
4895       (!LegalTypes || (!LegalOperations && TLI.isTypeLegal(SVT))) &&
4896       ISD::isBuildVectorOfConstantSDNodes(N0.getNode())))
4897     return nullptr;
4898
4899   // We can fold this node into a build_vector.
4900   unsigned VTBits = SVT.getSizeInBits();
4901   unsigned EVTBits = N0->getValueType(0).getScalarType().getSizeInBits();
4902   unsigned ShAmt = VTBits - EVTBits;
4903   SmallVector<SDValue, 8> Elts;
4904   unsigned NumElts = N0->getNumOperands();
4905   SDLoc DL(N);
4906
4907   for (unsigned i=0; i != NumElts; ++i) {
4908     SDValue Op = N0->getOperand(i);
4909     if (Op->getOpcode() == ISD::UNDEF) {
4910       Elts.push_back(DAG.getUNDEF(SVT));
4911       continue;
4912     }
4913
4914     ConstantSDNode *CurrentND = cast<ConstantSDNode>(Op);
4915     const APInt &C = APInt(VTBits, CurrentND->getAPIntValue().getZExtValue());
4916     if (Opcode == ISD::SIGN_EXTEND)
4917       Elts.push_back(DAG.getConstant(C.shl(ShAmt).ashr(ShAmt).getZExtValue(),
4918                                      SVT));
4919     else
4920       Elts.push_back(DAG.getConstant(C.shl(ShAmt).lshr(ShAmt).getZExtValue(),
4921                                      SVT));
4922   }
4923
4924   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Elts).getNode();
4925 }
4926
4927 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
4928 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
4929 // transformation. Returns true if extension are possible and the above
4930 // mentioned transformation is profitable.
4931 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
4932                                     unsigned ExtOpc,
4933                                     SmallVectorImpl<SDNode *> &ExtendNodes,
4934                                     const TargetLowering &TLI) {
4935   bool HasCopyToRegUses = false;
4936   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
4937   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
4938                             UE = N0.getNode()->use_end();
4939        UI != UE; ++UI) {
4940     SDNode *User = *UI;
4941     if (User == N)
4942       continue;
4943     if (UI.getUse().getResNo() != N0.getResNo())
4944       continue;
4945     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
4946     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
4947       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
4948       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
4949         // Sign bits will be lost after a zext.
4950         return false;
4951       bool Add = false;
4952       for (unsigned i = 0; i != 2; ++i) {
4953         SDValue UseOp = User->getOperand(i);
4954         if (UseOp == N0)
4955           continue;
4956         if (!isa<ConstantSDNode>(UseOp))
4957           return false;
4958         Add = true;
4959       }
4960       if (Add)
4961         ExtendNodes.push_back(User);
4962       continue;
4963     }
4964     // If truncates aren't free and there are users we can't
4965     // extend, it isn't worthwhile.
4966     if (!isTruncFree)
4967       return false;
4968     // Remember if this value is live-out.
4969     if (User->getOpcode() == ISD::CopyToReg)
4970       HasCopyToRegUses = true;
4971   }
4972
4973   if (HasCopyToRegUses) {
4974     bool BothLiveOut = false;
4975     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
4976          UI != UE; ++UI) {
4977       SDUse &Use = UI.getUse();
4978       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
4979         BothLiveOut = true;
4980         break;
4981       }
4982     }
4983     if (BothLiveOut)
4984       // Both unextended and extended values are live out. There had better be
4985       // a good reason for the transformation.
4986       return ExtendNodes.size();
4987   }
4988   return true;
4989 }
4990
4991 void DAGCombiner::ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
4992                                   SDValue Trunc, SDValue ExtLoad, SDLoc DL,
4993                                   ISD::NodeType ExtType) {
4994   // Extend SetCC uses if necessary.
4995   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
4996     SDNode *SetCC = SetCCs[i];
4997     SmallVector<SDValue, 4> Ops;
4998
4999     for (unsigned j = 0; j != 2; ++j) {
5000       SDValue SOp = SetCC->getOperand(j);
5001       if (SOp == Trunc)
5002         Ops.push_back(ExtLoad);
5003       else
5004         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
5005     }
5006
5007     Ops.push_back(SetCC->getOperand(2));
5008     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0), Ops));
5009   }
5010 }
5011
5012 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
5013   SDValue N0 = N->getOperand(0);
5014   EVT VT = N->getValueType(0);
5015
5016   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
5017                                               LegalOperations))
5018     return SDValue(Res, 0);
5019
5020   // fold (sext (sext x)) -> (sext x)
5021   // fold (sext (aext x)) -> (sext x)
5022   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
5023     return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT,
5024                        N0.getOperand(0));
5025
5026   if (N0.getOpcode() == ISD::TRUNCATE) {
5027     // fold (sext (truncate (load x))) -> (sext (smaller load x))
5028     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
5029     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5030     if (NarrowLoad.getNode()) {
5031       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5032       if (NarrowLoad.getNode() != N0.getNode()) {
5033         CombineTo(N0.getNode(), NarrowLoad);
5034         // CombineTo deleted the truncate, if needed, but not what's under it.
5035         AddToWorklist(oye);
5036       }
5037       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5038     }
5039
5040     // See if the value being truncated is already sign extended.  If so, just
5041     // eliminate the trunc/sext pair.
5042     SDValue Op = N0.getOperand(0);
5043     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
5044     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
5045     unsigned DestBits = VT.getScalarType().getSizeInBits();
5046     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
5047
5048     if (OpBits == DestBits) {
5049       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
5050       // bits, it is already ready.
5051       if (NumSignBits > DestBits-MidBits)
5052         return Op;
5053     } else if (OpBits < DestBits) {
5054       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
5055       // bits, just sext from i32.
5056       if (NumSignBits > OpBits-MidBits)
5057         return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, Op);
5058     } else {
5059       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
5060       // bits, just truncate to i32.
5061       if (NumSignBits > OpBits-MidBits)
5062         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5063     }
5064
5065     // fold (sext (truncate x)) -> (sextinreg x).
5066     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
5067                                                  N0.getValueType())) {
5068       if (OpBits < DestBits)
5069         Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N0), VT, Op);
5070       else if (OpBits > DestBits)
5071         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT, Op);
5072       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, Op,
5073                          DAG.getValueType(N0.getValueType()));
5074     }
5075   }
5076
5077   // fold (sext (load x)) -> (sext (truncate (sextload x)))
5078   // None of the supported targets knows how to perform load and sign extend
5079   // on vectors in one instruction.  We only perform this transformation on
5080   // scalars.
5081   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
5082       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5083       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5084        TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()))) {
5085     bool DoXform = true;
5086     SmallVector<SDNode*, 4> SetCCs;
5087     if (!N0.hasOneUse())
5088       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
5089     if (DoXform) {
5090       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5091       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5092                                        LN0->getChain(),
5093                                        LN0->getBasePtr(), N0.getValueType(),
5094                                        LN0->getMemOperand());
5095       CombineTo(N, ExtLoad);
5096       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5097                                   N0.getValueType(), ExtLoad);
5098       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5099       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5100                       ISD::SIGN_EXTEND);
5101       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5102     }
5103   }
5104
5105   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
5106   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
5107   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
5108       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
5109     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5110     EVT MemVT = LN0->getMemoryVT();
5111     if ((!LegalOperations && !LN0->isVolatile()) ||
5112         TLI.isLoadExtLegal(ISD::SEXTLOAD, MemVT)) {
5113       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5114                                        LN0->getChain(),
5115                                        LN0->getBasePtr(), MemVT,
5116                                        LN0->getMemOperand());
5117       CombineTo(N, ExtLoad);
5118       CombineTo(N0.getNode(),
5119                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5120                             N0.getValueType(), ExtLoad),
5121                 ExtLoad.getValue(1));
5122       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5123     }
5124   }
5125
5126   // fold (sext (and/or/xor (load x), cst)) ->
5127   //      (and/or/xor (sextload x), (sext cst))
5128   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
5129        N0.getOpcode() == ISD::XOR) &&
5130       isa<LoadSDNode>(N0.getOperand(0)) &&
5131       N0.getOperand(1).getOpcode() == ISD::Constant &&
5132       TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()) &&
5133       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
5134     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
5135     if (LN0->getExtensionType() != ISD::ZEXTLOAD && LN0->isUnindexed()) {
5136       bool DoXform = true;
5137       SmallVector<SDNode*, 4> SetCCs;
5138       if (!N0.hasOneUse())
5139         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
5140                                           SetCCs, TLI);
5141       if (DoXform) {
5142         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(LN0), VT,
5143                                          LN0->getChain(), LN0->getBasePtr(),
5144                                          LN0->getMemoryVT(),
5145                                          LN0->getMemOperand());
5146         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5147         Mask = Mask.sext(VT.getSizeInBits());
5148         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5149                                   ExtLoad, DAG.getConstant(Mask, VT));
5150         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
5151                                     SDLoc(N0.getOperand(0)),
5152                                     N0.getOperand(0).getValueType(), ExtLoad);
5153         CombineTo(N, And);
5154         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
5155         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5156                         ISD::SIGN_EXTEND);
5157         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5158       }
5159     }
5160   }
5161
5162   if (N0.getOpcode() == ISD::SETCC) {
5163     EVT N0VT = N0.getOperand(0).getValueType();
5164     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
5165     // Only do this before legalize for now.
5166     if (VT.isVector() && !LegalOperations &&
5167         TLI.getBooleanContents(N0VT) ==
5168             TargetLowering::ZeroOrNegativeOneBooleanContent) {
5169       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
5170       // of the same size as the compared operands. Only optimize sext(setcc())
5171       // if this is the case.
5172       EVT SVT = getSetCCResultType(N0VT);
5173
5174       // We know that the # elements of the results is the same as the
5175       // # elements of the compare (and the # elements of the compare result
5176       // for that matter).  Check to see that they are the same size.  If so,
5177       // we know that the element size of the sext'd result matches the
5178       // element size of the compare operands.
5179       if (VT.getSizeInBits() == SVT.getSizeInBits())
5180         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5181                              N0.getOperand(1),
5182                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
5183
5184       // If the desired elements are smaller or larger than the source
5185       // elements we can use a matching integer vector type and then
5186       // truncate/sign extend
5187       EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
5188       if (SVT == MatchingVectorType) {
5189         SDValue VsetCC = DAG.getSetCC(SDLoc(N), MatchingVectorType,
5190                                N0.getOperand(0), N0.getOperand(1),
5191                                cast<CondCodeSDNode>(N0.getOperand(2))->get());
5192         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
5193       }
5194     }
5195
5196     // sext(setcc x, y, cc) -> (select (setcc x, y, cc), -1, 0)
5197     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
5198     SDValue NegOne =
5199       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), VT);
5200     SDValue SCC =
5201       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5202                        NegOne, DAG.getConstant(0, VT),
5203                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5204     if (SCC.getNode()) return SCC;
5205
5206     if (!VT.isVector()) {
5207       EVT SetCCVT = getSetCCResultType(N0.getOperand(0).getValueType());
5208       if (!LegalOperations || TLI.isOperationLegal(ISD::SETCC, SetCCVT)) {
5209         SDLoc DL(N);
5210         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
5211         SDValue SetCC = DAG.getSetCC(DL,
5212                                      SetCCVT,
5213                                      N0.getOperand(0), N0.getOperand(1), CC);
5214         EVT SelectVT = getSetCCResultType(VT);
5215         return DAG.getSelect(DL, VT,
5216                              DAG.getSExtOrTrunc(SetCC, DL, SelectVT),
5217                              NegOne, DAG.getConstant(0, VT));
5218
5219       }
5220     }
5221   }
5222
5223   // fold (sext x) -> (zext x) if the sign bit is known zero.
5224   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
5225       DAG.SignBitIsZero(N0))
5226     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, N0);
5227
5228   return SDValue();
5229 }
5230
5231 // isTruncateOf - If N is a truncate of some other value, return true, record
5232 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
5233 // This function computes KnownZero to avoid a duplicated call to
5234 // computeKnownBits in the caller.
5235 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
5236                          APInt &KnownZero) {
5237   APInt KnownOne;
5238   if (N->getOpcode() == ISD::TRUNCATE) {
5239     Op = N->getOperand(0);
5240     DAG.computeKnownBits(Op, KnownZero, KnownOne);
5241     return true;
5242   }
5243
5244   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
5245       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
5246     return false;
5247
5248   SDValue Op0 = N->getOperand(0);
5249   SDValue Op1 = N->getOperand(1);
5250   assert(Op0.getValueType() == Op1.getValueType());
5251
5252   ConstantSDNode *COp0 = dyn_cast<ConstantSDNode>(Op0);
5253   ConstantSDNode *COp1 = dyn_cast<ConstantSDNode>(Op1);
5254   if (COp0 && COp0->isNullValue())
5255     Op = Op1;
5256   else if (COp1 && COp1->isNullValue())
5257     Op = Op0;
5258   else
5259     return false;
5260
5261   DAG.computeKnownBits(Op, KnownZero, KnownOne);
5262
5263   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
5264     return false;
5265
5266   return true;
5267 }
5268
5269 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
5270   SDValue N0 = N->getOperand(0);
5271   EVT VT = N->getValueType(0);
5272
5273   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
5274                                               LegalOperations))
5275     return SDValue(Res, 0);
5276
5277   // fold (zext (zext x)) -> (zext x)
5278   // fold (zext (aext x)) -> (zext x)
5279   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
5280     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT,
5281                        N0.getOperand(0));
5282
5283   // fold (zext (truncate x)) -> (zext x) or
5284   //      (zext (truncate x)) -> (truncate x)
5285   // This is valid when the truncated bits of x are already zero.
5286   // FIXME: We should extend this to work for vectors too.
5287   SDValue Op;
5288   APInt KnownZero;
5289   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
5290     APInt TruncatedBits =
5291       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
5292       APInt(Op.getValueSizeInBits(), 0) :
5293       APInt::getBitsSet(Op.getValueSizeInBits(),
5294                         N0.getValueSizeInBits(),
5295                         std::min(Op.getValueSizeInBits(),
5296                                  VT.getSizeInBits()));
5297     if (TruncatedBits == (KnownZero & TruncatedBits)) {
5298       if (VT.bitsGT(Op.getValueType()))
5299         return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, Op);
5300       if (VT.bitsLT(Op.getValueType()))
5301         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5302
5303       return Op;
5304     }
5305   }
5306
5307   // fold (zext (truncate (load x))) -> (zext (smaller load x))
5308   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
5309   if (N0.getOpcode() == ISD::TRUNCATE) {
5310     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5311     if (NarrowLoad.getNode()) {
5312       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5313       if (NarrowLoad.getNode() != N0.getNode()) {
5314         CombineTo(N0.getNode(), NarrowLoad);
5315         // CombineTo deleted the truncate, if needed, but not what's under it.
5316         AddToWorklist(oye);
5317       }
5318       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5319     }
5320   }
5321
5322   // fold (zext (truncate x)) -> (and x, mask)
5323   if (N0.getOpcode() == ISD::TRUNCATE &&
5324       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
5325
5326     // fold (zext (truncate (load x))) -> (zext (smaller load x))
5327     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
5328     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5329     if (NarrowLoad.getNode()) {
5330       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5331       if (NarrowLoad.getNode() != N0.getNode()) {
5332         CombineTo(N0.getNode(), NarrowLoad);
5333         // CombineTo deleted the truncate, if needed, but not what's under it.
5334         AddToWorklist(oye);
5335       }
5336       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5337     }
5338
5339     SDValue Op = N0.getOperand(0);
5340     if (Op.getValueType().bitsLT(VT)) {
5341       Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, Op);
5342       AddToWorklist(Op.getNode());
5343     } else if (Op.getValueType().bitsGT(VT)) {
5344       Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5345       AddToWorklist(Op.getNode());
5346     }
5347     return DAG.getZeroExtendInReg(Op, SDLoc(N),
5348                                   N0.getValueType().getScalarType());
5349   }
5350
5351   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
5352   // if either of the casts is not free.
5353   if (N0.getOpcode() == ISD::AND &&
5354       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
5355       N0.getOperand(1).getOpcode() == ISD::Constant &&
5356       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
5357                            N0.getValueType()) ||
5358        !TLI.isZExtFree(N0.getValueType(), VT))) {
5359     SDValue X = N0.getOperand(0).getOperand(0);
5360     if (X.getValueType().bitsLT(VT)) {
5361       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(X), VT, X);
5362     } else if (X.getValueType().bitsGT(VT)) {
5363       X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
5364     }
5365     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5366     Mask = Mask.zext(VT.getSizeInBits());
5367     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5368                        X, DAG.getConstant(Mask, VT));
5369   }
5370
5371   // fold (zext (load x)) -> (zext (truncate (zextload x)))
5372   // None of the supported targets knows how to perform load and vector_zext
5373   // on vectors in one instruction.  We only perform this transformation on
5374   // scalars.
5375   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
5376       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5377       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5378        TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
5379     bool DoXform = true;
5380     SmallVector<SDNode*, 4> SetCCs;
5381     if (!N0.hasOneUse())
5382       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
5383     if (DoXform) {
5384       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5385       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
5386                                        LN0->getChain(),
5387                                        LN0->getBasePtr(), N0.getValueType(),
5388                                        LN0->getMemOperand());
5389       CombineTo(N, ExtLoad);
5390       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5391                                   N0.getValueType(), ExtLoad);
5392       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5393
5394       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5395                       ISD::ZERO_EXTEND);
5396       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5397     }
5398   }
5399
5400   // fold (zext (and/or/xor (load x), cst)) ->
5401   //      (and/or/xor (zextload x), (zext cst))
5402   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
5403        N0.getOpcode() == ISD::XOR) &&
5404       isa<LoadSDNode>(N0.getOperand(0)) &&
5405       N0.getOperand(1).getOpcode() == ISD::Constant &&
5406       TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()) &&
5407       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
5408     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
5409     if (LN0->getExtensionType() != ISD::SEXTLOAD && LN0->isUnindexed()) {
5410       bool DoXform = true;
5411       SmallVector<SDNode*, 4> SetCCs;
5412       if (!N0.hasOneUse())
5413         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::ZERO_EXTEND,
5414                                           SetCCs, TLI);
5415       if (DoXform) {
5416         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), VT,
5417                                          LN0->getChain(), LN0->getBasePtr(),
5418                                          LN0->getMemoryVT(),
5419                                          LN0->getMemOperand());
5420         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5421         Mask = Mask.zext(VT.getSizeInBits());
5422         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5423                                   ExtLoad, DAG.getConstant(Mask, VT));
5424         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
5425                                     SDLoc(N0.getOperand(0)),
5426                                     N0.getOperand(0).getValueType(), ExtLoad);
5427         CombineTo(N, And);
5428         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
5429         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5430                         ISD::ZERO_EXTEND);
5431         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5432       }
5433     }
5434   }
5435
5436   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
5437   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
5438   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
5439       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
5440     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5441     EVT MemVT = LN0->getMemoryVT();
5442     if ((!LegalOperations && !LN0->isVolatile()) ||
5443         TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT)) {
5444       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
5445                                        LN0->getChain(),
5446                                        LN0->getBasePtr(), MemVT,
5447                                        LN0->getMemOperand());
5448       CombineTo(N, ExtLoad);
5449       CombineTo(N0.getNode(),
5450                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0), N0.getValueType(),
5451                             ExtLoad),
5452                 ExtLoad.getValue(1));
5453       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5454     }
5455   }
5456
5457   if (N0.getOpcode() == ISD::SETCC) {
5458     if (!LegalOperations && VT.isVector() &&
5459         N0.getValueType().getVectorElementType() == MVT::i1) {
5460       EVT N0VT = N0.getOperand(0).getValueType();
5461       if (getSetCCResultType(N0VT) == N0.getValueType())
5462         return SDValue();
5463
5464       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
5465       // Only do this before legalize for now.
5466       EVT EltVT = VT.getVectorElementType();
5467       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
5468                                     DAG.getConstant(1, EltVT));
5469       if (VT.getSizeInBits() == N0VT.getSizeInBits())
5470         // We know that the # elements of the results is the same as the
5471         // # elements of the compare (and the # elements of the compare result
5472         // for that matter).  Check to see that they are the same size.  If so,
5473         // we know that the element size of the sext'd result matches the
5474         // element size of the compare operands.
5475         return DAG.getNode(ISD::AND, SDLoc(N), VT,
5476                            DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5477                                          N0.getOperand(1),
5478                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
5479                            DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT,
5480                                        OneOps));
5481
5482       // If the desired elements are smaller or larger than the source
5483       // elements we can use a matching integer vector type and then
5484       // truncate/sign extend
5485       EVT MatchingElementType =
5486         EVT::getIntegerVT(*DAG.getContext(),
5487                           N0VT.getScalarType().getSizeInBits());
5488       EVT MatchingVectorType =
5489         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
5490                          N0VT.getVectorNumElements());
5491       SDValue VsetCC =
5492         DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
5493                       N0.getOperand(1),
5494                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
5495       return DAG.getNode(ISD::AND, SDLoc(N), VT,
5496                          DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT),
5497                          DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, OneOps));
5498     }
5499
5500     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
5501     SDValue SCC =
5502       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5503                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
5504                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5505     if (SCC.getNode()) return SCC;
5506   }
5507
5508   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
5509   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
5510       isa<ConstantSDNode>(N0.getOperand(1)) &&
5511       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
5512       N0.hasOneUse()) {
5513     SDValue ShAmt = N0.getOperand(1);
5514     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
5515     if (N0.getOpcode() == ISD::SHL) {
5516       SDValue InnerZExt = N0.getOperand(0);
5517       // If the original shl may be shifting out bits, do not perform this
5518       // transformation.
5519       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
5520         InnerZExt.getOperand(0).getValueType().getSizeInBits();
5521       if (ShAmtVal > KnownZeroBits)
5522         return SDValue();
5523     }
5524
5525     SDLoc DL(N);
5526
5527     // Ensure that the shift amount is wide enough for the shifted value.
5528     if (VT.getSizeInBits() >= 256)
5529       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
5530
5531     return DAG.getNode(N0.getOpcode(), DL, VT,
5532                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
5533                        ShAmt);
5534   }
5535
5536   return SDValue();
5537 }
5538
5539 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
5540   SDValue N0 = N->getOperand(0);
5541   EVT VT = N->getValueType(0);
5542
5543   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
5544                                               LegalOperations))
5545     return SDValue(Res, 0);
5546
5547   // fold (aext (aext x)) -> (aext x)
5548   // fold (aext (zext x)) -> (zext x)
5549   // fold (aext (sext x)) -> (sext x)
5550   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
5551       N0.getOpcode() == ISD::ZERO_EXTEND ||
5552       N0.getOpcode() == ISD::SIGN_EXTEND)
5553     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, N0.getOperand(0));
5554
5555   // fold (aext (truncate (load x))) -> (aext (smaller load x))
5556   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
5557   if (N0.getOpcode() == ISD::TRUNCATE) {
5558     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5559     if (NarrowLoad.getNode()) {
5560       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5561       if (NarrowLoad.getNode() != N0.getNode()) {
5562         CombineTo(N0.getNode(), NarrowLoad);
5563         // CombineTo deleted the truncate, if needed, but not what's under it.
5564         AddToWorklist(oye);
5565       }
5566       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5567     }
5568   }
5569
5570   // fold (aext (truncate x))
5571   if (N0.getOpcode() == ISD::TRUNCATE) {
5572     SDValue TruncOp = N0.getOperand(0);
5573     if (TruncOp.getValueType() == VT)
5574       return TruncOp; // x iff x size == zext size.
5575     if (TruncOp.getValueType().bitsGT(VT))
5576       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, TruncOp);
5577     return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, TruncOp);
5578   }
5579
5580   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
5581   // if the trunc is not free.
5582   if (N0.getOpcode() == ISD::AND &&
5583       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
5584       N0.getOperand(1).getOpcode() == ISD::Constant &&
5585       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
5586                           N0.getValueType())) {
5587     SDValue X = N0.getOperand(0).getOperand(0);
5588     if (X.getValueType().bitsLT(VT)) {
5589       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, X);
5590     } else if (X.getValueType().bitsGT(VT)) {
5591       X = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, X);
5592     }
5593     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5594     Mask = Mask.zext(VT.getSizeInBits());
5595     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5596                        X, DAG.getConstant(Mask, VT));
5597   }
5598
5599   // fold (aext (load x)) -> (aext (truncate (extload x)))
5600   // None of the supported targets knows how to perform load and any_ext
5601   // on vectors in one instruction.  We only perform this transformation on
5602   // scalars.
5603   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
5604       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5605       TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType())) {
5606     bool DoXform = true;
5607     SmallVector<SDNode*, 4> SetCCs;
5608     if (!N0.hasOneUse())
5609       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
5610     if (DoXform) {
5611       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5612       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
5613                                        LN0->getChain(),
5614                                        LN0->getBasePtr(), N0.getValueType(),
5615                                        LN0->getMemOperand());
5616       CombineTo(N, ExtLoad);
5617       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5618                                   N0.getValueType(), ExtLoad);
5619       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5620       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5621                       ISD::ANY_EXTEND);
5622       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5623     }
5624   }
5625
5626   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
5627   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
5628   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
5629   if (N0.getOpcode() == ISD::LOAD &&
5630       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5631       N0.hasOneUse()) {
5632     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5633     ISD::LoadExtType ExtType = LN0->getExtensionType();
5634     EVT MemVT = LN0->getMemoryVT();
5635     if (!LegalOperations || TLI.isLoadExtLegal(ExtType, MemVT)) {
5636       SDValue ExtLoad = DAG.getExtLoad(ExtType, SDLoc(N),
5637                                        VT, LN0->getChain(), LN0->getBasePtr(),
5638                                        MemVT, LN0->getMemOperand());
5639       CombineTo(N, ExtLoad);
5640       CombineTo(N0.getNode(),
5641                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5642                             N0.getValueType(), ExtLoad),
5643                 ExtLoad.getValue(1));
5644       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5645     }
5646   }
5647
5648   if (N0.getOpcode() == ISD::SETCC) {
5649     // For vectors:
5650     // aext(setcc) -> vsetcc
5651     // aext(setcc) -> truncate(vsetcc)
5652     // aext(setcc) -> aext(vsetcc)
5653     // Only do this before legalize for now.
5654     if (VT.isVector() && !LegalOperations) {
5655       EVT N0VT = N0.getOperand(0).getValueType();
5656         // We know that the # elements of the results is the same as the
5657         // # elements of the compare (and the # elements of the compare result
5658         // for that matter).  Check to see that they are the same size.  If so,
5659         // we know that the element size of the sext'd result matches the
5660         // element size of the compare operands.
5661       if (VT.getSizeInBits() == N0VT.getSizeInBits())
5662         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5663                              N0.getOperand(1),
5664                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
5665       // If the desired elements are smaller or larger than the source
5666       // elements we can use a matching integer vector type and then
5667       // truncate/any extend
5668       else {
5669         EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
5670         SDValue VsetCC =
5671           DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
5672                         N0.getOperand(1),
5673                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
5674         return DAG.getAnyExtOrTrunc(VsetCC, SDLoc(N), VT);
5675       }
5676     }
5677
5678     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
5679     SDValue SCC =
5680       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5681                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
5682                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5683     if (SCC.getNode())
5684       return SCC;
5685   }
5686
5687   return SDValue();
5688 }
5689
5690 /// GetDemandedBits - See if the specified operand can be simplified with the
5691 /// knowledge that only the bits specified by Mask are used.  If so, return the
5692 /// simpler operand, otherwise return a null SDValue.
5693 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
5694   switch (V.getOpcode()) {
5695   default: break;
5696   case ISD::Constant: {
5697     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
5698     assert(CV && "Const value should be ConstSDNode.");
5699     const APInt &CVal = CV->getAPIntValue();
5700     APInt NewVal = CVal & Mask;
5701     if (NewVal != CVal)
5702       return DAG.getConstant(NewVal, V.getValueType());
5703     break;
5704   }
5705   case ISD::OR:
5706   case ISD::XOR:
5707     // If the LHS or RHS don't contribute bits to the or, drop them.
5708     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
5709       return V.getOperand(1);
5710     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
5711       return V.getOperand(0);
5712     break;
5713   case ISD::SRL:
5714     // Only look at single-use SRLs.
5715     if (!V.getNode()->hasOneUse())
5716       break;
5717     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(V.getOperand(1))) {
5718       // See if we can recursively simplify the LHS.
5719       unsigned Amt = RHSC->getZExtValue();
5720
5721       // Watch out for shift count overflow though.
5722       if (Amt >= Mask.getBitWidth()) break;
5723       APInt NewMask = Mask << Amt;
5724       SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask);
5725       if (SimplifyLHS.getNode())
5726         return DAG.getNode(ISD::SRL, SDLoc(V), V.getValueType(),
5727                            SimplifyLHS, V.getOperand(1));
5728     }
5729   }
5730   return SDValue();
5731 }
5732
5733 /// ReduceLoadWidth - If the result of a wider load is shifted to right of N
5734 /// bits and then truncated to a narrower type and where N is a multiple
5735 /// of number of bits of the narrower type, transform it to a narrower load
5736 /// from address + N / num of bits of new type. If the result is to be
5737 /// extended, also fold the extension to form a extending load.
5738 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
5739   unsigned Opc = N->getOpcode();
5740
5741   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
5742   SDValue N0 = N->getOperand(0);
5743   EVT VT = N->getValueType(0);
5744   EVT ExtVT = VT;
5745
5746   // This transformation isn't valid for vector loads.
5747   if (VT.isVector())
5748     return SDValue();
5749
5750   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
5751   // extended to VT.
5752   if (Opc == ISD::SIGN_EXTEND_INREG) {
5753     ExtType = ISD::SEXTLOAD;
5754     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
5755   } else if (Opc == ISD::SRL) {
5756     // Another special-case: SRL is basically zero-extending a narrower value.
5757     ExtType = ISD::ZEXTLOAD;
5758     N0 = SDValue(N, 0);
5759     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
5760     if (!N01) return SDValue();
5761     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
5762                               VT.getSizeInBits() - N01->getZExtValue());
5763   }
5764   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, ExtVT))
5765     return SDValue();
5766
5767   unsigned EVTBits = ExtVT.getSizeInBits();
5768
5769   // Do not generate loads of non-round integer types since these can
5770   // be expensive (and would be wrong if the type is not byte sized).
5771   if (!ExtVT.isRound())
5772     return SDValue();
5773
5774   unsigned ShAmt = 0;
5775   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
5776     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5777       ShAmt = N01->getZExtValue();
5778       // Is the shift amount a multiple of size of VT?
5779       if ((ShAmt & (EVTBits-1)) == 0) {
5780         N0 = N0.getOperand(0);
5781         // Is the load width a multiple of size of VT?
5782         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
5783           return SDValue();
5784       }
5785
5786       // At this point, we must have a load or else we can't do the transform.
5787       if (!isa<LoadSDNode>(N0)) return SDValue();
5788
5789       // Because a SRL must be assumed to *need* to zero-extend the high bits
5790       // (as opposed to anyext the high bits), we can't combine the zextload
5791       // lowering of SRL and an sextload.
5792       if (cast<LoadSDNode>(N0)->getExtensionType() == ISD::SEXTLOAD)
5793         return SDValue();
5794
5795       // If the shift amount is larger than the input type then we're not
5796       // accessing any of the loaded bytes.  If the load was a zextload/extload
5797       // then the result of the shift+trunc is zero/undef (handled elsewhere).
5798       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
5799         return SDValue();
5800     }
5801   }
5802
5803   // If the load is shifted left (and the result isn't shifted back right),
5804   // we can fold the truncate through the shift.
5805   unsigned ShLeftAmt = 0;
5806   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
5807       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
5808     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5809       ShLeftAmt = N01->getZExtValue();
5810       N0 = N0.getOperand(0);
5811     }
5812   }
5813
5814   // If we haven't found a load, we can't narrow it.  Don't transform one with
5815   // multiple uses, this would require adding a new load.
5816   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse())
5817     return SDValue();
5818
5819   // Don't change the width of a volatile load.
5820   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5821   if (LN0->isVolatile())
5822     return SDValue();
5823
5824   // Verify that we are actually reducing a load width here.
5825   if (LN0->getMemoryVT().getSizeInBits() < EVTBits)
5826     return SDValue();
5827
5828   // For the transform to be legal, the load must produce only two values
5829   // (the value loaded and the chain).  Don't transform a pre-increment
5830   // load, for example, which produces an extra value.  Otherwise the
5831   // transformation is not equivalent, and the downstream logic to replace
5832   // uses gets things wrong.
5833   if (LN0->getNumValues() > 2)
5834     return SDValue();
5835
5836   // If the load that we're shrinking is an extload and we're not just
5837   // discarding the extension we can't simply shrink the load. Bail.
5838   // TODO: It would be possible to merge the extensions in some cases.
5839   if (LN0->getExtensionType() != ISD::NON_EXTLOAD &&
5840       LN0->getMemoryVT().getSizeInBits() < ExtVT.getSizeInBits() + ShAmt)
5841     return SDValue();
5842
5843   EVT PtrType = N0.getOperand(1).getValueType();
5844
5845   if (PtrType == MVT::Untyped || PtrType.isExtended())
5846     // It's not possible to generate a constant of extended or untyped type.
5847     return SDValue();
5848
5849   // For big endian targets, we need to adjust the offset to the pointer to
5850   // load the correct bytes.
5851   if (TLI.isBigEndian()) {
5852     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
5853     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
5854     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
5855   }
5856
5857   uint64_t PtrOff = ShAmt / 8;
5858   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
5859   SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0),
5860                                PtrType, LN0->getBasePtr(),
5861                                DAG.getConstant(PtrOff, PtrType));
5862   AddToWorklist(NewPtr.getNode());
5863
5864   SDValue Load;
5865   if (ExtType == ISD::NON_EXTLOAD)
5866     Load =  DAG.getLoad(VT, SDLoc(N0), LN0->getChain(), NewPtr,
5867                         LN0->getPointerInfo().getWithOffset(PtrOff),
5868                         LN0->isVolatile(), LN0->isNonTemporal(),
5869                         LN0->isInvariant(), NewAlign, LN0->getAAInfo());
5870   else
5871     Load = DAG.getExtLoad(ExtType, SDLoc(N0), VT, LN0->getChain(),NewPtr,
5872                           LN0->getPointerInfo().getWithOffset(PtrOff),
5873                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
5874                           LN0->isInvariant(), NewAlign, LN0->getAAInfo());
5875
5876   // Replace the old load's chain with the new load's chain.
5877   WorklistRemover DeadNodes(*this);
5878   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
5879
5880   // Shift the result left, if we've swallowed a left shift.
5881   SDValue Result = Load;
5882   if (ShLeftAmt != 0) {
5883     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
5884     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
5885       ShImmTy = VT;
5886     // If the shift amount is as large as the result size (but, presumably,
5887     // no larger than the source) then the useful bits of the result are
5888     // zero; we can't simply return the shortened shift, because the result
5889     // of that operation is undefined.
5890     if (ShLeftAmt >= VT.getSizeInBits())
5891       Result = DAG.getConstant(0, VT);
5892     else
5893       Result = DAG.getNode(ISD::SHL, SDLoc(N0), VT,
5894                           Result, DAG.getConstant(ShLeftAmt, ShImmTy));
5895   }
5896
5897   // Return the new loaded value.
5898   return Result;
5899 }
5900
5901 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
5902   SDValue N0 = N->getOperand(0);
5903   SDValue N1 = N->getOperand(1);
5904   EVT VT = N->getValueType(0);
5905   EVT EVT = cast<VTSDNode>(N1)->getVT();
5906   unsigned VTBits = VT.getScalarType().getSizeInBits();
5907   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
5908
5909   // fold (sext_in_reg c1) -> c1
5910   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
5911     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, N0, N1);
5912
5913   // If the input is already sign extended, just drop the extension.
5914   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
5915     return N0;
5916
5917   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
5918   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
5919       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT()))
5920     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
5921                        N0.getOperand(0), N1);
5922
5923   // fold (sext_in_reg (sext x)) -> (sext x)
5924   // fold (sext_in_reg (aext x)) -> (sext x)
5925   // if x is small enough.
5926   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
5927     SDValue N00 = N0.getOperand(0);
5928     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
5929         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
5930       return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, N00, N1);
5931   }
5932
5933   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
5934   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
5935     return DAG.getZeroExtendInReg(N0, SDLoc(N), EVT);
5936
5937   // fold operands of sext_in_reg based on knowledge that the top bits are not
5938   // demanded.
5939   if (SimplifyDemandedBits(SDValue(N, 0)))
5940     return SDValue(N, 0);
5941
5942   // fold (sext_in_reg (load x)) -> (smaller sextload x)
5943   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
5944   SDValue NarrowLoad = ReduceLoadWidth(N);
5945   if (NarrowLoad.getNode())
5946     return NarrowLoad;
5947
5948   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
5949   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
5950   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
5951   if (N0.getOpcode() == ISD::SRL) {
5952     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
5953       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
5954         // We can turn this into an SRA iff the input to the SRL is already sign
5955         // extended enough.
5956         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
5957         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
5958           return DAG.getNode(ISD::SRA, SDLoc(N), VT,
5959                              N0.getOperand(0), N0.getOperand(1));
5960       }
5961   }
5962
5963   // fold (sext_inreg (extload x)) -> (sextload x)
5964   if (ISD::isEXTLoad(N0.getNode()) &&
5965       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5966       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5967       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5968        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5969     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5970     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5971                                      LN0->getChain(),
5972                                      LN0->getBasePtr(), EVT,
5973                                      LN0->getMemOperand());
5974     CombineTo(N, ExtLoad);
5975     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5976     AddToWorklist(ExtLoad.getNode());
5977     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5978   }
5979   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
5980   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5981       N0.hasOneUse() &&
5982       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5983       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5984        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5985     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5986     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5987                                      LN0->getChain(),
5988                                      LN0->getBasePtr(), EVT,
5989                                      LN0->getMemOperand());
5990     CombineTo(N, ExtLoad);
5991     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5992     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5993   }
5994
5995   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
5996   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
5997     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
5998                                        N0.getOperand(1), false);
5999     if (BSwap.getNode())
6000       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
6001                          BSwap, N1);
6002   }
6003
6004   // Fold a sext_inreg of a build_vector of ConstantSDNodes or undefs
6005   // into a build_vector.
6006   if (ISD::isBuildVectorOfConstantSDNodes(N0.getNode())) {
6007     SmallVector<SDValue, 8> Elts;
6008     unsigned NumElts = N0->getNumOperands();
6009     unsigned ShAmt = VTBits - EVTBits;
6010
6011     for (unsigned i = 0; i != NumElts; ++i) {
6012       SDValue Op = N0->getOperand(i);
6013       if (Op->getOpcode() == ISD::UNDEF) {
6014         Elts.push_back(Op);
6015         continue;
6016       }
6017
6018       ConstantSDNode *CurrentND = cast<ConstantSDNode>(Op);
6019       const APInt &C = APInt(VTBits, CurrentND->getAPIntValue().getZExtValue());
6020       Elts.push_back(DAG.getConstant(C.shl(ShAmt).ashr(ShAmt).getZExtValue(),
6021                                      Op.getValueType()));
6022     }
6023
6024     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Elts);
6025   }
6026
6027   return SDValue();
6028 }
6029
6030 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
6031   SDValue N0 = N->getOperand(0);
6032   EVT VT = N->getValueType(0);
6033   bool isLE = TLI.isLittleEndian();
6034
6035   // noop truncate
6036   if (N0.getValueType() == N->getValueType(0))
6037     return N0;
6038   // fold (truncate c1) -> c1
6039   if (isa<ConstantSDNode>(N0))
6040     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0);
6041   // fold (truncate (truncate x)) -> (truncate x)
6042   if (N0.getOpcode() == ISD::TRUNCATE)
6043     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
6044   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
6045   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
6046       N0.getOpcode() == ISD::SIGN_EXTEND ||
6047       N0.getOpcode() == ISD::ANY_EXTEND) {
6048     if (N0.getOperand(0).getValueType().bitsLT(VT))
6049       // if the source is smaller than the dest, we still need an extend
6050       return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
6051                          N0.getOperand(0));
6052     if (N0.getOperand(0).getValueType().bitsGT(VT))
6053       // if the source is larger than the dest, than we just need the truncate
6054       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
6055     // if the source and dest are the same type, we can drop both the extend
6056     // and the truncate.
6057     return N0.getOperand(0);
6058   }
6059
6060   // Fold extract-and-trunc into a narrow extract. For example:
6061   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
6062   //   i32 y = TRUNCATE(i64 x)
6063   //        -- becomes --
6064   //   v16i8 b = BITCAST (v2i64 val)
6065   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
6066   //
6067   // Note: We only run this optimization after type legalization (which often
6068   // creates this pattern) and before operation legalization after which
6069   // we need to be more careful about the vector instructions that we generate.
6070   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
6071       LegalTypes && !LegalOperations && N0->hasOneUse() && VT != MVT::i1) {
6072
6073     EVT VecTy = N0.getOperand(0).getValueType();
6074     EVT ExTy = N0.getValueType();
6075     EVT TrTy = N->getValueType(0);
6076
6077     unsigned NumElem = VecTy.getVectorNumElements();
6078     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
6079
6080     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
6081     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
6082
6083     SDValue EltNo = N0->getOperand(1);
6084     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
6085       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
6086       EVT IndexTy = TLI.getVectorIdxTy();
6087       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
6088
6089       SDValue V = DAG.getNode(ISD::BITCAST, SDLoc(N),
6090                               NVT, N0.getOperand(0));
6091
6092       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
6093                          SDLoc(N), TrTy, V,
6094                          DAG.getConstant(Index, IndexTy));
6095     }
6096   }
6097
6098   // trunc (select c, a, b) -> select c, (trunc a), (trunc b)
6099   if (N0.getOpcode() == ISD::SELECT) {
6100     EVT SrcVT = N0.getValueType();
6101     if ((!LegalOperations || TLI.isOperationLegal(ISD::SELECT, SrcVT)) &&
6102         TLI.isTruncateFree(SrcVT, VT)) {
6103       SDLoc SL(N0);
6104       SDValue Cond = N0.getOperand(0);
6105       SDValue TruncOp0 = DAG.getNode(ISD::TRUNCATE, SL, VT, N0.getOperand(1));
6106       SDValue TruncOp1 = DAG.getNode(ISD::TRUNCATE, SL, VT, N0.getOperand(2));
6107       return DAG.getNode(ISD::SELECT, SDLoc(N), VT, Cond, TruncOp0, TruncOp1);
6108     }
6109   }
6110
6111   // Fold a series of buildvector, bitcast, and truncate if possible.
6112   // For example fold
6113   //   (2xi32 trunc (bitcast ((4xi32)buildvector x, x, y, y) 2xi64)) to
6114   //   (2xi32 (buildvector x, y)).
6115   if (Level == AfterLegalizeVectorOps && VT.isVector() &&
6116       N0.getOpcode() == ISD::BITCAST && N0.hasOneUse() &&
6117       N0.getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
6118       N0.getOperand(0).hasOneUse()) {
6119
6120     SDValue BuildVect = N0.getOperand(0);
6121     EVT BuildVectEltTy = BuildVect.getValueType().getVectorElementType();
6122     EVT TruncVecEltTy = VT.getVectorElementType();
6123
6124     // Check that the element types match.
6125     if (BuildVectEltTy == TruncVecEltTy) {
6126       // Now we only need to compute the offset of the truncated elements.
6127       unsigned BuildVecNumElts =  BuildVect.getNumOperands();
6128       unsigned TruncVecNumElts = VT.getVectorNumElements();
6129       unsigned TruncEltOffset = BuildVecNumElts / TruncVecNumElts;
6130
6131       assert((BuildVecNumElts % TruncVecNumElts) == 0 &&
6132              "Invalid number of elements");
6133
6134       SmallVector<SDValue, 8> Opnds;
6135       for (unsigned i = 0, e = BuildVecNumElts; i != e; i += TruncEltOffset)
6136         Opnds.push_back(BuildVect.getOperand(i));
6137
6138       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Opnds);
6139     }
6140   }
6141
6142   // See if we can simplify the input to this truncate through knowledge that
6143   // only the low bits are being used.
6144   // For example "trunc (or (shl x, 8), y)" // -> trunc y
6145   // Currently we only perform this optimization on scalars because vectors
6146   // may have different active low bits.
6147   if (!VT.isVector()) {
6148     SDValue Shorter =
6149       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
6150                                                VT.getSizeInBits()));
6151     if (Shorter.getNode())
6152       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Shorter);
6153   }
6154   // fold (truncate (load x)) -> (smaller load x)
6155   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
6156   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
6157     SDValue Reduced = ReduceLoadWidth(N);
6158     if (Reduced.getNode())
6159       return Reduced;
6160     // Handle the case where the load remains an extending load even
6161     // after truncation.
6162     if (N0.hasOneUse() && ISD::isUNINDEXEDLoad(N0.getNode())) {
6163       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6164       if (!LN0->isVolatile() &&
6165           LN0->getMemoryVT().getStoreSizeInBits() < VT.getSizeInBits()) {
6166         SDValue NewLoad = DAG.getExtLoad(LN0->getExtensionType(), SDLoc(LN0),
6167                                          VT, LN0->getChain(), LN0->getBasePtr(),
6168                                          LN0->getMemoryVT(),
6169                                          LN0->getMemOperand());
6170         DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLoad.getValue(1));
6171         return NewLoad;
6172       }
6173     }
6174   }
6175   // fold (trunc (concat ... x ...)) -> (concat ..., (trunc x), ...)),
6176   // where ... are all 'undef'.
6177   if (N0.getOpcode() == ISD::CONCAT_VECTORS && !LegalTypes) {
6178     SmallVector<EVT, 8> VTs;
6179     SDValue V;
6180     unsigned Idx = 0;
6181     unsigned NumDefs = 0;
6182
6183     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
6184       SDValue X = N0.getOperand(i);
6185       if (X.getOpcode() != ISD::UNDEF) {
6186         V = X;
6187         Idx = i;
6188         NumDefs++;
6189       }
6190       // Stop if more than one members are non-undef.
6191       if (NumDefs > 1)
6192         break;
6193       VTs.push_back(EVT::getVectorVT(*DAG.getContext(),
6194                                      VT.getVectorElementType(),
6195                                      X.getValueType().getVectorNumElements()));
6196     }
6197
6198     if (NumDefs == 0)
6199       return DAG.getUNDEF(VT);
6200
6201     if (NumDefs == 1) {
6202       assert(V.getNode() && "The single defined operand is empty!");
6203       SmallVector<SDValue, 8> Opnds;
6204       for (unsigned i = 0, e = VTs.size(); i != e; ++i) {
6205         if (i != Idx) {
6206           Opnds.push_back(DAG.getUNDEF(VTs[i]));
6207           continue;
6208         }
6209         SDValue NV = DAG.getNode(ISD::TRUNCATE, SDLoc(V), VTs[i], V);
6210         AddToWorklist(NV.getNode());
6211         Opnds.push_back(NV);
6212       }
6213       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Opnds);
6214     }
6215   }
6216
6217   // Simplify the operands using demanded-bits information.
6218   if (!VT.isVector() &&
6219       SimplifyDemandedBits(SDValue(N, 0)))
6220     return SDValue(N, 0);
6221
6222   return SDValue();
6223 }
6224
6225 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
6226   SDValue Elt = N->getOperand(i);
6227   if (Elt.getOpcode() != ISD::MERGE_VALUES)
6228     return Elt.getNode();
6229   return Elt.getOperand(Elt.getResNo()).getNode();
6230 }
6231
6232 /// CombineConsecutiveLoads - build_pair (load, load) -> load
6233 /// if load locations are consecutive.
6234 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
6235   assert(N->getOpcode() == ISD::BUILD_PAIR);
6236
6237   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
6238   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
6239   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
6240       LD1->getAddressSpace() != LD2->getAddressSpace())
6241     return SDValue();
6242   EVT LD1VT = LD1->getValueType(0);
6243
6244   if (ISD::isNON_EXTLoad(LD2) &&
6245       LD2->hasOneUse() &&
6246       // If both are volatile this would reduce the number of volatile loads.
6247       // If one is volatile it might be ok, but play conservative and bail out.
6248       !LD1->isVolatile() &&
6249       !LD2->isVolatile() &&
6250       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
6251     unsigned Align = LD1->getAlignment();
6252     unsigned NewAlign = TLI.getDataLayout()->
6253       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
6254
6255     if (NewAlign <= Align &&
6256         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
6257       return DAG.getLoad(VT, SDLoc(N), LD1->getChain(),
6258                          LD1->getBasePtr(), LD1->getPointerInfo(),
6259                          false, false, false, Align);
6260   }
6261
6262   return SDValue();
6263 }
6264
6265 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
6266   SDValue N0 = N->getOperand(0);
6267   EVT VT = N->getValueType(0);
6268
6269   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
6270   // Only do this before legalize, since afterward the target may be depending
6271   // on the bitconvert.
6272   // First check to see if this is all constant.
6273   if (!LegalTypes &&
6274       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
6275       VT.isVector()) {
6276     bool isSimple = cast<BuildVectorSDNode>(N0)->isConstant();
6277
6278     EVT DestEltVT = N->getValueType(0).getVectorElementType();
6279     assert(!DestEltVT.isVector() &&
6280            "Element type of vector ValueType must not be vector!");
6281     if (isSimple)
6282       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
6283   }
6284
6285   // If the input is a constant, let getNode fold it.
6286   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
6287     SDValue Res = DAG.getNode(ISD::BITCAST, SDLoc(N), VT, N0);
6288     if (Res.getNode() != N) {
6289       if (!LegalOperations ||
6290           TLI.isOperationLegal(Res.getNode()->getOpcode(), VT))
6291         return Res;
6292
6293       // Folding it resulted in an illegal node, and it's too late to
6294       // do that. Clean up the old node and forego the transformation.
6295       // Ideally this won't happen very often, because instcombine
6296       // and the earlier dagcombine runs (where illegal nodes are
6297       // permitted) should have folded most of them already.
6298       deleteAndRecombine(Res.getNode());
6299     }
6300   }
6301
6302   // (conv (conv x, t1), t2) -> (conv x, t2)
6303   if (N0.getOpcode() == ISD::BITCAST)
6304     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT,
6305                        N0.getOperand(0));
6306
6307   // fold (conv (load x)) -> (load (conv*)x)
6308   // If the resultant load doesn't need a higher alignment than the original!
6309   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6310       // Do not change the width of a volatile load.
6311       !cast<LoadSDNode>(N0)->isVolatile() &&
6312       // Do not remove the cast if the types differ in endian layout.
6313       TLI.hasBigEndianPartOrdering(N0.getValueType()) ==
6314       TLI.hasBigEndianPartOrdering(VT) &&
6315       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)) &&
6316       TLI.isLoadBitCastBeneficial(N0.getValueType(), VT)) {
6317     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6318     unsigned Align = TLI.getDataLayout()->
6319       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
6320     unsigned OrigAlign = LN0->getAlignment();
6321
6322     if (Align <= OrigAlign) {
6323       SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(),
6324                                  LN0->getBasePtr(), LN0->getPointerInfo(),
6325                                  LN0->isVolatile(), LN0->isNonTemporal(),
6326                                  LN0->isInvariant(), OrigAlign,
6327                                  LN0->getAAInfo());
6328       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
6329       return Load;
6330     }
6331   }
6332
6333   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
6334   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
6335   // This often reduces constant pool loads.
6336   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(N0.getValueType())) ||
6337        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(N0.getValueType()))) &&
6338       N0.getNode()->hasOneUse() && VT.isInteger() &&
6339       !VT.isVector() && !N0.getValueType().isVector()) {
6340     SDValue NewConv = DAG.getNode(ISD::BITCAST, SDLoc(N0), VT,
6341                                   N0.getOperand(0));
6342     AddToWorklist(NewConv.getNode());
6343
6344     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
6345     if (N0.getOpcode() == ISD::FNEG)
6346       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
6347                          NewConv, DAG.getConstant(SignBit, VT));
6348     assert(N0.getOpcode() == ISD::FABS);
6349     return DAG.getNode(ISD::AND, SDLoc(N), VT,
6350                        NewConv, DAG.getConstant(~SignBit, VT));
6351   }
6352
6353   // fold (bitconvert (fcopysign cst, x)) ->
6354   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
6355   // Note that we don't handle (copysign x, cst) because this can always be
6356   // folded to an fneg or fabs.
6357   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
6358       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
6359       VT.isInteger() && !VT.isVector()) {
6360     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
6361     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
6362     if (isTypeLegal(IntXVT)) {
6363       SDValue X = DAG.getNode(ISD::BITCAST, SDLoc(N0),
6364                               IntXVT, N0.getOperand(1));
6365       AddToWorklist(X.getNode());
6366
6367       // If X has a different width than the result/lhs, sext it or truncate it.
6368       unsigned VTWidth = VT.getSizeInBits();
6369       if (OrigXWidth < VTWidth) {
6370         X = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, X);
6371         AddToWorklist(X.getNode());
6372       } else if (OrigXWidth > VTWidth) {
6373         // To get the sign bit in the right place, we have to shift it right
6374         // before truncating.
6375         X = DAG.getNode(ISD::SRL, SDLoc(X),
6376                         X.getValueType(), X,
6377                         DAG.getConstant(OrigXWidth-VTWidth, X.getValueType()));
6378         AddToWorklist(X.getNode());
6379         X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
6380         AddToWorklist(X.getNode());
6381       }
6382
6383       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
6384       X = DAG.getNode(ISD::AND, SDLoc(X), VT,
6385                       X, DAG.getConstant(SignBit, VT));
6386       AddToWorklist(X.getNode());
6387
6388       SDValue Cst = DAG.getNode(ISD::BITCAST, SDLoc(N0),
6389                                 VT, N0.getOperand(0));
6390       Cst = DAG.getNode(ISD::AND, SDLoc(Cst), VT,
6391                         Cst, DAG.getConstant(~SignBit, VT));
6392       AddToWorklist(Cst.getNode());
6393
6394       return DAG.getNode(ISD::OR, SDLoc(N), VT, X, Cst);
6395     }
6396   }
6397
6398   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
6399   if (N0.getOpcode() == ISD::BUILD_PAIR) {
6400     SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT);
6401     if (CombineLD.getNode())
6402       return CombineLD;
6403   }
6404
6405   return SDValue();
6406 }
6407
6408 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
6409   EVT VT = N->getValueType(0);
6410   return CombineConsecutiveLoads(N, VT);
6411 }
6412
6413 /// ConstantFoldBITCASTofBUILD_VECTOR - We know that BV is a build_vector
6414 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
6415 /// destination element value type.
6416 SDValue DAGCombiner::
6417 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
6418   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
6419
6420   // If this is already the right type, we're done.
6421   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
6422
6423   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
6424   unsigned DstBitSize = DstEltVT.getSizeInBits();
6425
6426   // If this is a conversion of N elements of one type to N elements of another
6427   // type, convert each element.  This handles FP<->INT cases.
6428   if (SrcBitSize == DstBitSize) {
6429     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
6430                               BV->getValueType(0).getVectorNumElements());
6431
6432     // Due to the FP element handling below calling this routine recursively,
6433     // we can end up with a scalar-to-vector node here.
6434     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
6435       return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
6436                          DAG.getNode(ISD::BITCAST, SDLoc(BV),
6437                                      DstEltVT, BV->getOperand(0)));
6438
6439     SmallVector<SDValue, 8> Ops;
6440     for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
6441       SDValue Op = BV->getOperand(i);
6442       // If the vector element type is not legal, the BUILD_VECTOR operands
6443       // are promoted and implicitly truncated.  Make that explicit here.
6444       if (Op.getValueType() != SrcEltVT)
6445         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(BV), SrcEltVT, Op);
6446       Ops.push_back(DAG.getNode(ISD::BITCAST, SDLoc(BV),
6447                                 DstEltVT, Op));
6448       AddToWorklist(Ops.back().getNode());
6449     }
6450     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
6451   }
6452
6453   // Otherwise, we're growing or shrinking the elements.  To avoid having to
6454   // handle annoying details of growing/shrinking FP values, we convert them to
6455   // int first.
6456   if (SrcEltVT.isFloatingPoint()) {
6457     // Convert the input float vector to a int vector where the elements are the
6458     // same sizes.
6459     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
6460     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
6461     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
6462     SrcEltVT = IntVT;
6463   }
6464
6465   // Now we know the input is an integer vector.  If the output is a FP type,
6466   // convert to integer first, then to FP of the right size.
6467   if (DstEltVT.isFloatingPoint()) {
6468     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
6469     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
6470     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
6471
6472     // Next, convert to FP elements of the same size.
6473     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
6474   }
6475
6476   // Okay, we know the src/dst types are both integers of differing types.
6477   // Handling growing first.
6478   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
6479   if (SrcBitSize < DstBitSize) {
6480     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
6481
6482     SmallVector<SDValue, 8> Ops;
6483     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
6484          i += NumInputsPerOutput) {
6485       bool isLE = TLI.isLittleEndian();
6486       APInt NewBits = APInt(DstBitSize, 0);
6487       bool EltIsUndef = true;
6488       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
6489         // Shift the previously computed bits over.
6490         NewBits <<= SrcBitSize;
6491         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
6492         if (Op.getOpcode() == ISD::UNDEF) continue;
6493         EltIsUndef = false;
6494
6495         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
6496                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
6497       }
6498
6499       if (EltIsUndef)
6500         Ops.push_back(DAG.getUNDEF(DstEltVT));
6501       else
6502         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
6503     }
6504
6505     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
6506     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
6507   }
6508
6509   // Finally, this must be the case where we are shrinking elements: each input
6510   // turns into multiple outputs.
6511   bool isS2V = ISD::isScalarToVector(BV);
6512   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
6513   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
6514                             NumOutputsPerInput*BV->getNumOperands());
6515   SmallVector<SDValue, 8> Ops;
6516
6517   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
6518     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
6519       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
6520         Ops.push_back(DAG.getUNDEF(DstEltVT));
6521       continue;
6522     }
6523
6524     APInt OpVal = cast<ConstantSDNode>(BV->getOperand(i))->
6525                   getAPIntValue().zextOrTrunc(SrcBitSize);
6526
6527     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
6528       APInt ThisVal = OpVal.trunc(DstBitSize);
6529       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
6530       if (isS2V && i == 0 && j == 0 && ThisVal.zext(SrcBitSize) == OpVal)
6531         // Simply turn this into a SCALAR_TO_VECTOR of the new type.
6532         return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
6533                            Ops[0]);
6534       OpVal = OpVal.lshr(DstBitSize);
6535     }
6536
6537     // For big endian targets, swap the order of the pieces of each element.
6538     if (TLI.isBigEndian())
6539       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
6540   }
6541
6542   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
6543 }
6544
6545 SDValue DAGCombiner::visitFADD(SDNode *N) {
6546   SDValue N0 = N->getOperand(0);
6547   SDValue N1 = N->getOperand(1);
6548   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6549   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6550   EVT VT = N->getValueType(0);
6551
6552   // fold vector ops
6553   if (VT.isVector()) {
6554     SDValue FoldedVOp = SimplifyVBinOp(N);
6555     if (FoldedVOp.getNode()) return FoldedVOp;
6556   }
6557
6558   // fold (fadd c1, c2) -> c1 + c2
6559   if (N0CFP && N1CFP)
6560     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N1);
6561   // canonicalize constant to RHS
6562   if (N0CFP && !N1CFP)
6563     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N0);
6564   // fold (fadd A, 0) -> A
6565   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6566       N1CFP->getValueAPF().isZero())
6567     return N0;
6568   // fold (fadd A, (fneg B)) -> (fsub A, B)
6569   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
6570     isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
6571     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0,
6572                        GetNegatedExpression(N1, DAG, LegalOperations));
6573   // fold (fadd (fneg A), B) -> (fsub B, A)
6574   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
6575     isNegatibleForFree(N0, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
6576     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N1,
6577                        GetNegatedExpression(N0, DAG, LegalOperations));
6578
6579   // If allowed, fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
6580   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6581       N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
6582       isa<ConstantFPSDNode>(N0.getOperand(1)))
6583     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0.getOperand(0),
6584                        DAG.getNode(ISD::FADD, SDLoc(N), VT,
6585                                    N0.getOperand(1), N1));
6586
6587   // No FP constant should be created after legalization as Instruction
6588   // Selection pass has hard time in dealing with FP constant.
6589   //
6590   // We don't need test this condition for transformation like following, as
6591   // the DAG being transformed implies it is legal to take FP constant as
6592   // operand.
6593   //
6594   //  (fadd (fmul c, x), x) -> (fmul c+1, x)
6595   //
6596   bool AllowNewFpConst = (Level < AfterLegalizeDAG);
6597
6598   // If allow, fold (fadd (fneg x), x) -> 0.0
6599   if (AllowNewFpConst && DAG.getTarget().Options.UnsafeFPMath &&
6600       N0.getOpcode() == ISD::FNEG && N0.getOperand(0) == N1)
6601     return DAG.getConstantFP(0.0, VT);
6602
6603     // If allow, fold (fadd x, (fneg x)) -> 0.0
6604   if (AllowNewFpConst && DAG.getTarget().Options.UnsafeFPMath &&
6605       N1.getOpcode() == ISD::FNEG && N1.getOperand(0) == N0)
6606     return DAG.getConstantFP(0.0, VT);
6607
6608   // In unsafe math mode, we can fold chains of FADD's of the same value
6609   // into multiplications.  This transform is not safe in general because
6610   // we are reducing the number of rounding steps.
6611   if (DAG.getTarget().Options.UnsafeFPMath &&
6612       TLI.isOperationLegalOrCustom(ISD::FMUL, VT) &&
6613       !N0CFP && !N1CFP) {
6614     if (N0.getOpcode() == ISD::FMUL) {
6615       ConstantFPSDNode *CFP00 = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
6616       ConstantFPSDNode *CFP01 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
6617
6618       // (fadd (fmul c, x), x) -> (fmul x, c+1)
6619       if (CFP00 && !CFP01 && N0.getOperand(1) == N1) {
6620         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6621                                      SDValue(CFP00, 0),
6622                                      DAG.getConstantFP(1.0, VT));
6623         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6624                            N1, NewCFP);
6625       }
6626
6627       // (fadd (fmul x, c), x) -> (fmul x, c+1)
6628       if (CFP01 && !CFP00 && N0.getOperand(0) == N1) {
6629         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6630                                      SDValue(CFP01, 0),
6631                                      DAG.getConstantFP(1.0, VT));
6632         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6633                            N1, NewCFP);
6634       }
6635
6636       // (fadd (fmul c, x), (fadd x, x)) -> (fmul x, c+2)
6637       if (CFP00 && !CFP01 && N1.getOpcode() == ISD::FADD &&
6638           N1.getOperand(0) == N1.getOperand(1) &&
6639           N0.getOperand(1) == N1.getOperand(0)) {
6640         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6641                                      SDValue(CFP00, 0),
6642                                      DAG.getConstantFP(2.0, VT));
6643         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6644                            N0.getOperand(1), NewCFP);
6645       }
6646
6647       // (fadd (fmul x, c), (fadd x, x)) -> (fmul x, c+2)
6648       if (CFP01 && !CFP00 && N1.getOpcode() == ISD::FADD &&
6649           N1.getOperand(0) == N1.getOperand(1) &&
6650           N0.getOperand(0) == N1.getOperand(0)) {
6651         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6652                                      SDValue(CFP01, 0),
6653                                      DAG.getConstantFP(2.0, VT));
6654         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6655                            N0.getOperand(0), NewCFP);
6656       }
6657     }
6658
6659     if (N1.getOpcode() == ISD::FMUL) {
6660       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6661       ConstantFPSDNode *CFP11 = dyn_cast<ConstantFPSDNode>(N1.getOperand(1));
6662
6663       // (fadd x, (fmul c, x)) -> (fmul x, c+1)
6664       if (CFP10 && !CFP11 && N1.getOperand(1) == N0) {
6665         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6666                                      SDValue(CFP10, 0),
6667                                      DAG.getConstantFP(1.0, VT));
6668         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6669                            N0, NewCFP);
6670       }
6671
6672       // (fadd x, (fmul x, c)) -> (fmul x, c+1)
6673       if (CFP11 && !CFP10 && N1.getOperand(0) == N0) {
6674         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6675                                      SDValue(CFP11, 0),
6676                                      DAG.getConstantFP(1.0, VT));
6677         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6678                            N0, NewCFP);
6679       }
6680
6681
6682       // (fadd (fadd x, x), (fmul c, x)) -> (fmul x, c+2)
6683       if (CFP10 && !CFP11 && N0.getOpcode() == ISD::FADD &&
6684           N0.getOperand(0) == N0.getOperand(1) &&
6685           N1.getOperand(1) == N0.getOperand(0)) {
6686         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6687                                      SDValue(CFP10, 0),
6688                                      DAG.getConstantFP(2.0, VT));
6689         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6690                            N1.getOperand(1), NewCFP);
6691       }
6692
6693       // (fadd (fadd x, x), (fmul x, c)) -> (fmul x, c+2)
6694       if (CFP11 && !CFP10 && N0.getOpcode() == ISD::FADD &&
6695           N0.getOperand(0) == N0.getOperand(1) &&
6696           N1.getOperand(0) == N0.getOperand(0)) {
6697         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6698                                      SDValue(CFP11, 0),
6699                                      DAG.getConstantFP(2.0, VT));
6700         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6701                            N1.getOperand(0), NewCFP);
6702       }
6703     }
6704
6705     if (N0.getOpcode() == ISD::FADD && AllowNewFpConst) {
6706       ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
6707       // (fadd (fadd x, x), x) -> (fmul x, 3.0)
6708       if (!CFP && N0.getOperand(0) == N0.getOperand(1) &&
6709           (N0.getOperand(0) == N1))
6710         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6711                            N1, DAG.getConstantFP(3.0, VT));
6712     }
6713
6714     if (N1.getOpcode() == ISD::FADD && AllowNewFpConst) {
6715       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6716       // (fadd x, (fadd x, x)) -> (fmul x, 3.0)
6717       if (!CFP10 && N1.getOperand(0) == N1.getOperand(1) &&
6718           N1.getOperand(0) == N0)
6719         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6720                            N0, DAG.getConstantFP(3.0, VT));
6721     }
6722
6723     // (fadd (fadd x, x), (fadd x, x)) -> (fmul x, 4.0)
6724     if (AllowNewFpConst &&
6725         N0.getOpcode() == ISD::FADD && N1.getOpcode() == ISD::FADD &&
6726         N0.getOperand(0) == N0.getOperand(1) &&
6727         N1.getOperand(0) == N1.getOperand(1) &&
6728         N0.getOperand(0) == N1.getOperand(0))
6729       return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6730                          N0.getOperand(0),
6731                          DAG.getConstantFP(4.0, VT));
6732   }
6733
6734   // FADD -> FMA combines:
6735   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
6736        DAG.getTarget().Options.UnsafeFPMath) &&
6737       DAG.getTarget()
6738           .getSubtargetImpl()
6739           ->getTargetLowering()
6740           ->isFMAFasterThanFMulAndFAdd(VT) &&
6741       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6742
6743     // fold (fadd (fmul x, y), z) -> (fma x, y, z)
6744     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse())
6745       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6746                          N0.getOperand(0), N0.getOperand(1), N1);
6747
6748     // fold (fadd x, (fmul y, z)) -> (fma y, z, x)
6749     // Note: Commutes FADD operands.
6750     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse())
6751       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6752                          N1.getOperand(0), N1.getOperand(1), N0);
6753   }
6754
6755   return SDValue();
6756 }
6757
6758 SDValue DAGCombiner::visitFSUB(SDNode *N) {
6759   SDValue N0 = N->getOperand(0);
6760   SDValue N1 = N->getOperand(1);
6761   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6762   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6763   EVT VT = N->getValueType(0);
6764   SDLoc dl(N);
6765   const TargetOptions *Options = &DAG.getTarget().Options;
6766
6767   // fold vector ops
6768   if (VT.isVector()) {
6769     SDValue FoldedVOp = SimplifyVBinOp(N);
6770     if (FoldedVOp.getNode()) return FoldedVOp;
6771   }
6772
6773   // fold (fsub c1, c2) -> c1-c2
6774   if (N0CFP && N1CFP)
6775     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0, N1);
6776
6777   // fold (fsub A, (fneg B)) -> (fadd A, B)
6778   if (isNegatibleForFree(N1, LegalOperations, TLI, Options))
6779     return DAG.getNode(ISD::FADD, dl, VT, N0,
6780                        GetNegatedExpression(N1, DAG, LegalOperations));
6781
6782   // If 'unsafe math' is enabled, fold lots of things.
6783   if (Options->UnsafeFPMath) {
6784     // (fsub A, 0) -> A
6785     if (N1CFP && N1CFP->getValueAPF().isZero())
6786       return N0;
6787
6788     // (fsub 0, B) -> -B
6789     if (N0CFP && N0CFP->getValueAPF().isZero()) {
6790       if (isNegatibleForFree(N1, LegalOperations, TLI, Options))
6791         return GetNegatedExpression(N1, DAG, LegalOperations);
6792       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6793         return DAG.getNode(ISD::FNEG, dl, VT, N1);
6794     }
6795
6796     // (fsub x, x) -> 0.0
6797     if (N0 == N1)
6798       return DAG.getConstantFP(0.0f, VT);
6799
6800     // (fsub x, (fadd x, y)) -> (fneg y)
6801     // (fsub x, (fadd y, x)) -> (fneg y)
6802     if (N1.getOpcode() == ISD::FADD) {
6803       SDValue N10 = N1->getOperand(0);
6804       SDValue N11 = N1->getOperand(1);
6805
6806       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI, Options))
6807         return GetNegatedExpression(N11, DAG, LegalOperations);
6808
6809       if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI, Options))
6810         return GetNegatedExpression(N10, DAG, LegalOperations);
6811     }
6812   }
6813
6814   // FSUB -> FMA combines:
6815   if ((Options->AllowFPOpFusion == FPOpFusion::Fast || Options->UnsafeFPMath) &&
6816       DAG.getTarget().getSubtargetImpl()
6817           ->getTargetLowering()
6818           ->isFMAFasterThanFMulAndFAdd(VT) &&
6819       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6820
6821     // fold (fsub (fmul x, y), z) -> (fma x, y, (fneg z))
6822     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse())
6823       return DAG.getNode(ISD::FMA, dl, VT,
6824                          N0.getOperand(0), N0.getOperand(1),
6825                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6826
6827     // fold (fsub x, (fmul y, z)) -> (fma (fneg y), z, x)
6828     // Note: Commutes FSUB operands.
6829     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse())
6830       return DAG.getNode(ISD::FMA, dl, VT,
6831                          DAG.getNode(ISD::FNEG, dl, VT,
6832                          N1.getOperand(0)),
6833                          N1.getOperand(1), N0);
6834
6835     // fold (fsub (fneg (fmul, x, y)), z) -> (fma (fneg x), y, (fneg z))
6836     if (N0.getOpcode() == ISD::FNEG &&
6837         N0.getOperand(0).getOpcode() == ISD::FMUL &&
6838         N0->hasOneUse() && N0.getOperand(0).hasOneUse()) {
6839       SDValue N00 = N0.getOperand(0).getOperand(0);
6840       SDValue N01 = N0.getOperand(0).getOperand(1);
6841       return DAG.getNode(ISD::FMA, dl, VT,
6842                          DAG.getNode(ISD::FNEG, dl, VT, N00), N01,
6843                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6844     }
6845   }
6846
6847   return SDValue();
6848 }
6849
6850 SDValue DAGCombiner::visitFMUL(SDNode *N) {
6851   SDValue N0 = N->getOperand(0);
6852   SDValue N1 = N->getOperand(1);
6853   ConstantFPSDNode *N0CFP = isConstOrConstSplatFP(N0);
6854   ConstantFPSDNode *N1CFP = isConstOrConstSplatFP(N1);
6855   EVT VT = N->getValueType(0);
6856   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6857
6858   // fold vector ops
6859   if (VT.isVector()) {
6860     SDValue FoldedVOp = SimplifyVBinOp(N);
6861     if (FoldedVOp.getNode()) return FoldedVOp;
6862   }
6863
6864   // fold (fmul c1, c2) -> c1*c2
6865   if (N0CFP && N1CFP)
6866     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0, N1);
6867   // canonicalize constant to RHS
6868   if (N0CFP && !N1CFP)
6869     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N1, N0);
6870   // fold (fmul A, 0) -> 0
6871   if (DAG.getTarget().Options.UnsafeFPMath &&
6872       N1CFP && N1CFP->getValueAPF().isZero())
6873     return N1;
6874   // fold (fmul A, 1.0) -> A
6875   if (N1CFP && N1CFP->isExactlyValue(1.0))
6876     return N0;
6877
6878   // fold (fmul X, 2.0) -> (fadd X, X)
6879   if (N1CFP && N1CFP->isExactlyValue(+2.0))
6880     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N0);
6881   // fold (fmul X, -1.0) -> (fneg X)
6882   if (N1CFP && N1CFP->isExactlyValue(-1.0))
6883     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6884       return DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0);
6885
6886   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
6887   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6888                                        &DAG.getTarget().Options)) {
6889     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6890                                          &DAG.getTarget().Options)) {
6891       // Both can be negated for free, check to see if at least one is cheaper
6892       // negated.
6893       if (LHSNeg == 2 || RHSNeg == 2)
6894         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6895                            GetNegatedExpression(N0, DAG, LegalOperations),
6896                            GetNegatedExpression(N1, DAG, LegalOperations));
6897     }
6898   }
6899
6900   // If allowed, fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
6901   if (DAG.getTarget().Options.UnsafeFPMath &&
6902       N1CFP && N0.getOpcode() == ISD::FMUL &&
6903       N0.getNode()->hasOneUse() && isConstOrConstSplatFP(N0.getOperand(1))) {
6904     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0.getOperand(0),
6905                        DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6906                                    N0.getOperand(1), N1));
6907   }
6908
6909   return SDValue();
6910 }
6911
6912 SDValue DAGCombiner::visitFMA(SDNode *N) {
6913   SDValue N0 = N->getOperand(0);
6914   SDValue N1 = N->getOperand(1);
6915   SDValue N2 = N->getOperand(2);
6916   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6917   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6918   EVT VT = N->getValueType(0);
6919   SDLoc dl(N);
6920
6921
6922   // Constant fold FMA.
6923   if (isa<ConstantFPSDNode>(N0) &&
6924       isa<ConstantFPSDNode>(N1) &&
6925       isa<ConstantFPSDNode>(N2)) {
6926     return DAG.getNode(ISD::FMA, dl, VT, N0, N1, N2);
6927   }
6928
6929   if (DAG.getTarget().Options.UnsafeFPMath) {
6930     if (N0CFP && N0CFP->isZero())
6931       return N2;
6932     if (N1CFP && N1CFP->isZero())
6933       return N2;
6934   }
6935   if (N0CFP && N0CFP->isExactlyValue(1.0))
6936     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N2);
6937   if (N1CFP && N1CFP->isExactlyValue(1.0))
6938     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N2);
6939
6940   // Canonicalize (fma c, x, y) -> (fma x, c, y)
6941   if (N0CFP && !N1CFP)
6942     return DAG.getNode(ISD::FMA, SDLoc(N), VT, N1, N0, N2);
6943
6944   // (fma x, c1, (fmul x, c2)) -> (fmul x, c1+c2)
6945   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6946       N2.getOpcode() == ISD::FMUL &&
6947       N0 == N2.getOperand(0) &&
6948       N2.getOperand(1).getOpcode() == ISD::ConstantFP) {
6949     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6950                        DAG.getNode(ISD::FADD, dl, VT, N1, N2.getOperand(1)));
6951   }
6952
6953
6954   // (fma (fmul x, c1), c2, y) -> (fma x, c1*c2, y)
6955   if (DAG.getTarget().Options.UnsafeFPMath &&
6956       N0.getOpcode() == ISD::FMUL && N1CFP &&
6957       N0.getOperand(1).getOpcode() == ISD::ConstantFP) {
6958     return DAG.getNode(ISD::FMA, dl, VT,
6959                        N0.getOperand(0),
6960                        DAG.getNode(ISD::FMUL, dl, VT, N1, N0.getOperand(1)),
6961                        N2);
6962   }
6963
6964   // (fma x, 1, y) -> (fadd x, y)
6965   // (fma x, -1, y) -> (fadd (fneg x), y)
6966   if (N1CFP) {
6967     if (N1CFP->isExactlyValue(1.0))
6968       return DAG.getNode(ISD::FADD, dl, VT, N0, N2);
6969
6970     if (N1CFP->isExactlyValue(-1.0) &&
6971         (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))) {
6972       SDValue RHSNeg = DAG.getNode(ISD::FNEG, dl, VT, N0);
6973       AddToWorklist(RHSNeg.getNode());
6974       return DAG.getNode(ISD::FADD, dl, VT, N2, RHSNeg);
6975     }
6976   }
6977
6978   // (fma x, c, x) -> (fmul x, (c+1))
6979   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP && N0 == N2)
6980     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6981                        DAG.getNode(ISD::FADD, dl, VT,
6982                                    N1, DAG.getConstantFP(1.0, VT)));
6983
6984   // (fma x, c, (fneg x)) -> (fmul x, (c-1))
6985   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6986       N2.getOpcode() == ISD::FNEG && N2.getOperand(0) == N0)
6987     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6988                        DAG.getNode(ISD::FADD, dl, VT,
6989                                    N1, DAG.getConstantFP(-1.0, VT)));
6990
6991
6992   return SDValue();
6993 }
6994
6995 SDValue DAGCombiner::visitFDIV(SDNode *N) {
6996   SDValue N0 = N->getOperand(0);
6997   SDValue N1 = N->getOperand(1);
6998   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6999   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
7000   EVT VT = N->getValueType(0);
7001   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7002
7003   // fold vector ops
7004   if (VT.isVector()) {
7005     SDValue FoldedVOp = SimplifyVBinOp(N);
7006     if (FoldedVOp.getNode()) return FoldedVOp;
7007   }
7008
7009   // fold (fdiv c1, c2) -> c1/c2
7010   if (N0CFP && N1CFP)
7011     return DAG.getNode(ISD::FDIV, SDLoc(N), VT, N0, N1);
7012
7013   // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
7014   if (N1CFP && DAG.getTarget().Options.UnsafeFPMath) {
7015     // Compute the reciprocal 1.0 / c2.
7016     APFloat N1APF = N1CFP->getValueAPF();
7017     APFloat Recip(N1APF.getSemantics(), 1); // 1.0
7018     APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
7019     // Only do the transform if the reciprocal is a legal fp immediate that
7020     // isn't too nasty (eg NaN, denormal, ...).
7021     if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
7022         (!LegalOperations ||
7023          // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
7024          // backend)... we should handle this gracefully after Legalize.
7025          // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
7026          TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
7027          TLI.isFPImmLegal(Recip, VT)))
7028       return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0,
7029                          DAG.getConstantFP(Recip, VT));
7030   }
7031
7032   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
7033   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
7034                                        &DAG.getTarget().Options)) {
7035     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
7036                                          &DAG.getTarget().Options)) {
7037       // Both can be negated for free, check to see if at least one is cheaper
7038       // negated.
7039       if (LHSNeg == 2 || RHSNeg == 2)
7040         return DAG.getNode(ISD::FDIV, SDLoc(N), VT,
7041                            GetNegatedExpression(N0, DAG, LegalOperations),
7042                            GetNegatedExpression(N1, DAG, LegalOperations));
7043     }
7044   }
7045
7046   return SDValue();
7047 }
7048
7049 SDValue DAGCombiner::visitFREM(SDNode *N) {
7050   SDValue N0 = N->getOperand(0);
7051   SDValue N1 = N->getOperand(1);
7052   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7053   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
7054   EVT VT = N->getValueType(0);
7055
7056   // fold (frem c1, c2) -> fmod(c1,c2)
7057   if (N0CFP && N1CFP)
7058     return DAG.getNode(ISD::FREM, SDLoc(N), VT, N0, N1);
7059
7060   return SDValue();
7061 }
7062
7063 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
7064   SDValue N0 = N->getOperand(0);
7065   SDValue N1 = N->getOperand(1);
7066   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7067   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
7068   EVT VT = N->getValueType(0);
7069
7070   if (N0CFP && N1CFP)  // Constant fold
7071     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT, N0, N1);
7072
7073   if (N1CFP) {
7074     const APFloat& V = N1CFP->getValueAPF();
7075     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
7076     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
7077     if (!V.isNegative()) {
7078       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
7079         return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
7080     } else {
7081       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
7082         return DAG.getNode(ISD::FNEG, SDLoc(N), VT,
7083                            DAG.getNode(ISD::FABS, SDLoc(N0), VT, N0));
7084     }
7085   }
7086
7087   // copysign(fabs(x), y) -> copysign(x, y)
7088   // copysign(fneg(x), y) -> copysign(x, y)
7089   // copysign(copysign(x,z), y) -> copysign(x, y)
7090   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
7091       N0.getOpcode() == ISD::FCOPYSIGN)
7092     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
7093                        N0.getOperand(0), N1);
7094
7095   // copysign(x, abs(y)) -> abs(x)
7096   if (N1.getOpcode() == ISD::FABS)
7097     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
7098
7099   // copysign(x, copysign(y,z)) -> copysign(x, z)
7100   if (N1.getOpcode() == ISD::FCOPYSIGN)
7101     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
7102                        N0, N1.getOperand(1));
7103
7104   // copysign(x, fp_extend(y)) -> copysign(x, y)
7105   // copysign(x, fp_round(y)) -> copysign(x, y)
7106   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
7107     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
7108                        N0, N1.getOperand(0));
7109
7110   return SDValue();
7111 }
7112
7113 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
7114   SDValue N0 = N->getOperand(0);
7115   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
7116   EVT VT = N->getValueType(0);
7117   EVT OpVT = N0.getValueType();
7118
7119   // fold (sint_to_fp c1) -> c1fp
7120   if (N0C &&
7121       // ...but only if the target supports immediate floating-point values
7122       (!LegalOperations ||
7123        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
7124     return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
7125
7126   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
7127   // but UINT_TO_FP is legal on this target, try to convert.
7128   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
7129       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
7130     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
7131     if (DAG.SignBitIsZero(N0))
7132       return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
7133   }
7134
7135   // The next optimizations are desirable only if SELECT_CC can be lowered.
7136   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT) || !LegalOperations) {
7137     // fold (sint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
7138     if (N0.getOpcode() == ISD::SETCC && N0.getValueType() == MVT::i1 &&
7139         !VT.isVector() &&
7140         (!LegalOperations ||
7141          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
7142       SDValue Ops[] =
7143         { N0.getOperand(0), N0.getOperand(1),
7144           DAG.getConstantFP(-1.0, VT) , DAG.getConstantFP(0.0, VT),
7145           N0.getOperand(2) };
7146       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops);
7147     }
7148
7149     // fold (sint_to_fp (zext (setcc x, y, cc))) ->
7150     //      (select_cc x, y, 1.0, 0.0,, cc)
7151     if (N0.getOpcode() == ISD::ZERO_EXTEND &&
7152         N0.getOperand(0).getOpcode() == ISD::SETCC &&!VT.isVector() &&
7153         (!LegalOperations ||
7154          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
7155       SDValue Ops[] =
7156         { N0.getOperand(0).getOperand(0), N0.getOperand(0).getOperand(1),
7157           DAG.getConstantFP(1.0, VT) , DAG.getConstantFP(0.0, VT),
7158           N0.getOperand(0).getOperand(2) };
7159       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops);
7160     }
7161   }
7162
7163   return SDValue();
7164 }
7165
7166 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
7167   SDValue N0 = N->getOperand(0);
7168   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
7169   EVT VT = N->getValueType(0);
7170   EVT OpVT = N0.getValueType();
7171
7172   // fold (uint_to_fp c1) -> c1fp
7173   if (N0C &&
7174       // ...but only if the target supports immediate floating-point values
7175       (!LegalOperations ||
7176        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
7177     return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
7178
7179   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
7180   // but SINT_TO_FP is legal on this target, try to convert.
7181   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
7182       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
7183     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
7184     if (DAG.SignBitIsZero(N0))
7185       return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
7186   }
7187
7188   // The next optimizations are desirable only if SELECT_CC can be lowered.
7189   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT) || !LegalOperations) {
7190     // fold (uint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
7191
7192     if (N0.getOpcode() == ISD::SETCC && !VT.isVector() &&
7193         (!LegalOperations ||
7194          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
7195       SDValue Ops[] =
7196         { N0.getOperand(0), N0.getOperand(1),
7197           DAG.getConstantFP(1.0, VT),  DAG.getConstantFP(0.0, VT),
7198           N0.getOperand(2) };
7199       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops);
7200     }
7201   }
7202
7203   return SDValue();
7204 }
7205
7206 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
7207   SDValue N0 = N->getOperand(0);
7208   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7209   EVT VT = N->getValueType(0);
7210
7211   // fold (fp_to_sint c1fp) -> c1
7212   if (N0CFP)
7213     return DAG.getNode(ISD::FP_TO_SINT, SDLoc(N), VT, N0);
7214
7215   return SDValue();
7216 }
7217
7218 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
7219   SDValue N0 = N->getOperand(0);
7220   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7221   EVT VT = N->getValueType(0);
7222
7223   // fold (fp_to_uint c1fp) -> c1
7224   if (N0CFP)
7225     return DAG.getNode(ISD::FP_TO_UINT, SDLoc(N), VT, N0);
7226
7227   return SDValue();
7228 }
7229
7230 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
7231   SDValue N0 = N->getOperand(0);
7232   SDValue N1 = N->getOperand(1);
7233   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7234   EVT VT = N->getValueType(0);
7235
7236   // fold (fp_round c1fp) -> c1fp
7237   if (N0CFP)
7238     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0, N1);
7239
7240   // fold (fp_round (fp_extend x)) -> x
7241   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
7242     return N0.getOperand(0);
7243
7244   // fold (fp_round (fp_round x)) -> (fp_round x)
7245   if (N0.getOpcode() == ISD::FP_ROUND) {
7246     // This is a value preserving truncation if both round's are.
7247     bool IsTrunc = N->getConstantOperandVal(1) == 1 &&
7248                    N0.getNode()->getConstantOperandVal(1) == 1;
7249     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0.getOperand(0),
7250                        DAG.getIntPtrConstant(IsTrunc));
7251   }
7252
7253   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
7254   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
7255     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, SDLoc(N0), VT,
7256                               N0.getOperand(0), N1);
7257     AddToWorklist(Tmp.getNode());
7258     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
7259                        Tmp, N0.getOperand(1));
7260   }
7261
7262   return SDValue();
7263 }
7264
7265 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
7266   SDValue N0 = N->getOperand(0);
7267   EVT VT = N->getValueType(0);
7268   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
7269   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7270
7271   // fold (fp_round_inreg c1fp) -> c1fp
7272   if (N0CFP && isTypeLegal(EVT)) {
7273     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), EVT);
7274     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, Round);
7275   }
7276
7277   return SDValue();
7278 }
7279
7280 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
7281   SDValue N0 = N->getOperand(0);
7282   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7283   EVT VT = N->getValueType(0);
7284
7285   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
7286   if (N->hasOneUse() &&
7287       N->use_begin()->getOpcode() == ISD::FP_ROUND)
7288     return SDValue();
7289
7290   // fold (fp_extend c1fp) -> c1fp
7291   if (N0CFP)
7292     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, N0);
7293
7294   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
7295   // value of X.
7296   if (N0.getOpcode() == ISD::FP_ROUND
7297       && N0.getNode()->getConstantOperandVal(1) == 1) {
7298     SDValue In = N0.getOperand(0);
7299     if (In.getValueType() == VT) return In;
7300     if (VT.bitsLT(In.getValueType()))
7301       return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT,
7302                          In, N0.getOperand(1));
7303     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, In);
7304   }
7305
7306   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
7307   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7308        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType())) {
7309     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7310     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
7311                                      LN0->getChain(),
7312                                      LN0->getBasePtr(), N0.getValueType(),
7313                                      LN0->getMemOperand());
7314     CombineTo(N, ExtLoad);
7315     CombineTo(N0.getNode(),
7316               DAG.getNode(ISD::FP_ROUND, SDLoc(N0),
7317                           N0.getValueType(), ExtLoad, DAG.getIntPtrConstant(1)),
7318               ExtLoad.getValue(1));
7319     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7320   }
7321
7322   return SDValue();
7323 }
7324
7325 SDValue DAGCombiner::visitFNEG(SDNode *N) {
7326   SDValue N0 = N->getOperand(0);
7327   EVT VT = N->getValueType(0);
7328
7329   // Constant fold FNEG.
7330   if (isa<ConstantFPSDNode>(N0))
7331     return DAG.getNode(ISD::FNEG, SDLoc(N), VT, N->getOperand(0));
7332
7333   if (VT.isVector()) {
7334     SDValue FoldedVOp = SimplifyVUnaryOp(N);
7335     if (FoldedVOp.getNode()) return FoldedVOp;
7336   }
7337
7338   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
7339                          &DAG.getTarget().Options))
7340     return GetNegatedExpression(N0, DAG, LegalOperations);
7341
7342   // Transform fneg(bitconvert(x)) -> bitconvert(x ^ sign) to avoid loading
7343   // constant pool values.
7344   if (!TLI.isFNegFree(VT) && N0.getOpcode() == ISD::BITCAST &&
7345       N0.getNode()->hasOneUse()) {
7346     SDValue Int = N0.getOperand(0);
7347     EVT IntVT = Int.getValueType();
7348     if (IntVT.isInteger() && !IntVT.isVector()) {
7349       APInt SignMask;
7350       if (N0.getValueType().isVector()) {
7351         // For a vector, get a mask such as 0x80... per scalar element
7352         // and splat it.
7353         SignMask = APInt::getSignBit(N0.getValueType().getScalarSizeInBits());
7354         SignMask = APInt::getSplat(IntVT.getSizeInBits(), SignMask);
7355       } else {
7356         // For a scalar, just generate 0x80...
7357         SignMask = APInt::getSignBit(IntVT.getSizeInBits());
7358       }
7359       Int = DAG.getNode(ISD::XOR, SDLoc(N0), IntVT, Int,
7360                         DAG.getConstant(SignMask, IntVT));
7361       AddToWorklist(Int.getNode());
7362       return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Int);
7363     }
7364   }
7365
7366   // (fneg (fmul c, x)) -> (fmul -c, x)
7367   if (N0.getOpcode() == ISD::FMUL) {
7368     ConstantFPSDNode *CFP1 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
7369     if (CFP1) {
7370       APFloat CVal = CFP1->getValueAPF();
7371       CVal.changeSign();
7372       if (Level >= AfterLegalizeDAG &&
7373           (TLI.isFPImmLegal(CVal, N->getValueType(0)) ||
7374            TLI.isOperationLegal(ISD::ConstantFP, N->getValueType(0))))
7375         return DAG.getNode(
7376             ISD::FMUL, SDLoc(N), VT, N0.getOperand(0),
7377             DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0.getOperand(1)));
7378     }
7379   }
7380
7381   return SDValue();
7382 }
7383
7384 SDValue DAGCombiner::visitFCEIL(SDNode *N) {
7385   SDValue N0 = N->getOperand(0);
7386   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7387   EVT VT = N->getValueType(0);
7388
7389   // fold (fceil c1) -> fceil(c1)
7390   if (N0CFP)
7391     return DAG.getNode(ISD::FCEIL, SDLoc(N), VT, N0);
7392
7393   return SDValue();
7394 }
7395
7396 SDValue DAGCombiner::visitFTRUNC(SDNode *N) {
7397   SDValue N0 = N->getOperand(0);
7398   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7399   EVT VT = N->getValueType(0);
7400
7401   // fold (ftrunc c1) -> ftrunc(c1)
7402   if (N0CFP)
7403     return DAG.getNode(ISD::FTRUNC, SDLoc(N), VT, N0);
7404
7405   return SDValue();
7406 }
7407
7408 SDValue DAGCombiner::visitFFLOOR(SDNode *N) {
7409   SDValue N0 = N->getOperand(0);
7410   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7411   EVT VT = N->getValueType(0);
7412
7413   // fold (ffloor c1) -> ffloor(c1)
7414   if (N0CFP)
7415     return DAG.getNode(ISD::FFLOOR, SDLoc(N), VT, N0);
7416
7417   return SDValue();
7418 }
7419
7420 SDValue DAGCombiner::visitFABS(SDNode *N) {
7421   SDValue N0 = N->getOperand(0);
7422   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7423   EVT VT = N->getValueType(0);
7424
7425   if (VT.isVector()) {
7426     SDValue FoldedVOp = SimplifyVUnaryOp(N);
7427     if (FoldedVOp.getNode()) return FoldedVOp;
7428   }
7429
7430   // fold (fabs c1) -> fabs(c1)
7431   if (N0CFP)
7432     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
7433   // fold (fabs (fabs x)) -> (fabs x)
7434   if (N0.getOpcode() == ISD::FABS)
7435     return N->getOperand(0);
7436   // fold (fabs (fneg x)) -> (fabs x)
7437   // fold (fabs (fcopysign x, y)) -> (fabs x)
7438   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
7439     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0.getOperand(0));
7440
7441   // Transform fabs(bitconvert(x)) -> bitconvert(x & ~sign) to avoid loading
7442   // constant pool values.
7443   if (!TLI.isFAbsFree(VT) &&
7444       N0.getOpcode() == ISD::BITCAST &&
7445       N0.getNode()->hasOneUse()) {
7446     SDValue Int = N0.getOperand(0);
7447     EVT IntVT = Int.getValueType();
7448     if (IntVT.isInteger() && !IntVT.isVector()) {
7449       APInt SignMask;
7450       if (N0.getValueType().isVector()) {
7451         // For a vector, get a mask such as 0x7f... per scalar element
7452         // and splat it.
7453         SignMask = ~APInt::getSignBit(N0.getValueType().getScalarSizeInBits());
7454         SignMask = APInt::getSplat(IntVT.getSizeInBits(), SignMask);
7455       } else {
7456         // For a scalar, just generate 0x7f...
7457         SignMask = ~APInt::getSignBit(IntVT.getSizeInBits());
7458       }
7459       Int = DAG.getNode(ISD::AND, SDLoc(N0), IntVT, Int,
7460                         DAG.getConstant(SignMask, IntVT));
7461       AddToWorklist(Int.getNode());
7462       return DAG.getNode(ISD::BITCAST, SDLoc(N), N->getValueType(0), Int);
7463     }
7464   }
7465
7466   return SDValue();
7467 }
7468
7469 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
7470   SDValue Chain = N->getOperand(0);
7471   SDValue N1 = N->getOperand(1);
7472   SDValue N2 = N->getOperand(2);
7473
7474   // If N is a constant we could fold this into a fallthrough or unconditional
7475   // branch. However that doesn't happen very often in normal code, because
7476   // Instcombine/SimplifyCFG should have handled the available opportunities.
7477   // If we did this folding here, it would be necessary to update the
7478   // MachineBasicBlock CFG, which is awkward.
7479
7480   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
7481   // on the target.
7482   if (N1.getOpcode() == ISD::SETCC &&
7483       TLI.isOperationLegalOrCustom(ISD::BR_CC,
7484                                    N1.getOperand(0).getValueType())) {
7485     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
7486                        Chain, N1.getOperand(2),
7487                        N1.getOperand(0), N1.getOperand(1), N2);
7488   }
7489
7490   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
7491       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
7492        (N1.getOperand(0).hasOneUse() &&
7493         N1.getOperand(0).getOpcode() == ISD::SRL))) {
7494     SDNode *Trunc = nullptr;
7495     if (N1.getOpcode() == ISD::TRUNCATE) {
7496       // Look pass the truncate.
7497       Trunc = N1.getNode();
7498       N1 = N1.getOperand(0);
7499     }
7500
7501     // Match this pattern so that we can generate simpler code:
7502     //
7503     //   %a = ...
7504     //   %b = and i32 %a, 2
7505     //   %c = srl i32 %b, 1
7506     //   brcond i32 %c ...
7507     //
7508     // into
7509     //
7510     //   %a = ...
7511     //   %b = and i32 %a, 2
7512     //   %c = setcc eq %b, 0
7513     //   brcond %c ...
7514     //
7515     // This applies only when the AND constant value has one bit set and the
7516     // SRL constant is equal to the log2 of the AND constant. The back-end is
7517     // smart enough to convert the result into a TEST/JMP sequence.
7518     SDValue Op0 = N1.getOperand(0);
7519     SDValue Op1 = N1.getOperand(1);
7520
7521     if (Op0.getOpcode() == ISD::AND &&
7522         Op1.getOpcode() == ISD::Constant) {
7523       SDValue AndOp1 = Op0.getOperand(1);
7524
7525       if (AndOp1.getOpcode() == ISD::Constant) {
7526         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
7527
7528         if (AndConst.isPowerOf2() &&
7529             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
7530           SDValue SetCC =
7531             DAG.getSetCC(SDLoc(N),
7532                          getSetCCResultType(Op0.getValueType()),
7533                          Op0, DAG.getConstant(0, Op0.getValueType()),
7534                          ISD::SETNE);
7535
7536           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, SDLoc(N),
7537                                           MVT::Other, Chain, SetCC, N2);
7538           // Don't add the new BRCond into the worklist or else SimplifySelectCC
7539           // will convert it back to (X & C1) >> C2.
7540           CombineTo(N, NewBRCond, false);
7541           // Truncate is dead.
7542           if (Trunc)
7543             deleteAndRecombine(Trunc);
7544           // Replace the uses of SRL with SETCC
7545           WorklistRemover DeadNodes(*this);
7546           DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
7547           deleteAndRecombine(N1.getNode());
7548           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7549         }
7550       }
7551     }
7552
7553     if (Trunc)
7554       // Restore N1 if the above transformation doesn't match.
7555       N1 = N->getOperand(1);
7556   }
7557
7558   // Transform br(xor(x, y)) -> br(x != y)
7559   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
7560   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
7561     SDNode *TheXor = N1.getNode();
7562     SDValue Op0 = TheXor->getOperand(0);
7563     SDValue Op1 = TheXor->getOperand(1);
7564     if (Op0.getOpcode() == Op1.getOpcode()) {
7565       // Avoid missing important xor optimizations.
7566       SDValue Tmp = visitXOR(TheXor);
7567       if (Tmp.getNode()) {
7568         if (Tmp.getNode() != TheXor) {
7569           DEBUG(dbgs() << "\nReplacing.8 ";
7570                 TheXor->dump(&DAG);
7571                 dbgs() << "\nWith: ";
7572                 Tmp.getNode()->dump(&DAG);
7573                 dbgs() << '\n');
7574           WorklistRemover DeadNodes(*this);
7575           DAG.ReplaceAllUsesOfValueWith(N1, Tmp);
7576           deleteAndRecombine(TheXor);
7577           return DAG.getNode(ISD::BRCOND, SDLoc(N),
7578                              MVT::Other, Chain, Tmp, N2);
7579         }
7580
7581         // visitXOR has changed XOR's operands or replaced the XOR completely,
7582         // bail out.
7583         return SDValue(N, 0);
7584       }
7585     }
7586
7587     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
7588       bool Equal = false;
7589       if (ConstantSDNode *RHSCI = dyn_cast<ConstantSDNode>(Op0))
7590         if (RHSCI->getAPIntValue() == 1 && Op0.hasOneUse() &&
7591             Op0.getOpcode() == ISD::XOR) {
7592           TheXor = Op0.getNode();
7593           Equal = true;
7594         }
7595
7596       EVT SetCCVT = N1.getValueType();
7597       if (LegalTypes)
7598         SetCCVT = getSetCCResultType(SetCCVT);
7599       SDValue SetCC = DAG.getSetCC(SDLoc(TheXor),
7600                                    SetCCVT,
7601                                    Op0, Op1,
7602                                    Equal ? ISD::SETEQ : ISD::SETNE);
7603       // Replace the uses of XOR with SETCC
7604       WorklistRemover DeadNodes(*this);
7605       DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
7606       deleteAndRecombine(N1.getNode());
7607       return DAG.getNode(ISD::BRCOND, SDLoc(N),
7608                          MVT::Other, Chain, SetCC, N2);
7609     }
7610   }
7611
7612   return SDValue();
7613 }
7614
7615 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
7616 //
7617 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
7618   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
7619   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
7620
7621   // If N is a constant we could fold this into a fallthrough or unconditional
7622   // branch. However that doesn't happen very often in normal code, because
7623   // Instcombine/SimplifyCFG should have handled the available opportunities.
7624   // If we did this folding here, it would be necessary to update the
7625   // MachineBasicBlock CFG, which is awkward.
7626
7627   // Use SimplifySetCC to simplify SETCC's.
7628   SDValue Simp = SimplifySetCC(getSetCCResultType(CondLHS.getValueType()),
7629                                CondLHS, CondRHS, CC->get(), SDLoc(N),
7630                                false);
7631   if (Simp.getNode()) AddToWorklist(Simp.getNode());
7632
7633   // fold to a simpler setcc
7634   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
7635     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
7636                        N->getOperand(0), Simp.getOperand(2),
7637                        Simp.getOperand(0), Simp.getOperand(1),
7638                        N->getOperand(4));
7639
7640   return SDValue();
7641 }
7642
7643 /// canFoldInAddressingMode - Return true if 'Use' is a load or a store that
7644 /// uses N as its base pointer and that N may be folded in the load / store
7645 /// addressing mode.
7646 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
7647                                     SelectionDAG &DAG,
7648                                     const TargetLowering &TLI) {
7649   EVT VT;
7650   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
7651     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
7652       return false;
7653     VT = Use->getValueType(0);
7654   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
7655     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
7656       return false;
7657     VT = ST->getValue().getValueType();
7658   } else
7659     return false;
7660
7661   TargetLowering::AddrMode AM;
7662   if (N->getOpcode() == ISD::ADD) {
7663     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
7664     if (Offset)
7665       // [reg +/- imm]
7666       AM.BaseOffs = Offset->getSExtValue();
7667     else
7668       // [reg +/- reg]
7669       AM.Scale = 1;
7670   } else if (N->getOpcode() == ISD::SUB) {
7671     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
7672     if (Offset)
7673       // [reg +/- imm]
7674       AM.BaseOffs = -Offset->getSExtValue();
7675     else
7676       // [reg +/- reg]
7677       AM.Scale = 1;
7678   } else
7679     return false;
7680
7681   return TLI.isLegalAddressingMode(AM, VT.getTypeForEVT(*DAG.getContext()));
7682 }
7683
7684 /// CombineToPreIndexedLoadStore - Try turning a load / store into a
7685 /// pre-indexed load / store when the base pointer is an add or subtract
7686 /// and it has other uses besides the load / store. After the
7687 /// transformation, the new indexed load / store has effectively folded
7688 /// the add / subtract in and all of its other uses are redirected to the
7689 /// new load / store.
7690 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
7691   if (Level < AfterLegalizeDAG)
7692     return false;
7693
7694   bool isLoad = true;
7695   SDValue Ptr;
7696   EVT VT;
7697   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
7698     if (LD->isIndexed())
7699       return false;
7700     VT = LD->getMemoryVT();
7701     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
7702         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
7703       return false;
7704     Ptr = LD->getBasePtr();
7705   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
7706     if (ST->isIndexed())
7707       return false;
7708     VT = ST->getMemoryVT();
7709     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
7710         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
7711       return false;
7712     Ptr = ST->getBasePtr();
7713     isLoad = false;
7714   } else {
7715     return false;
7716   }
7717
7718   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
7719   // out.  There is no reason to make this a preinc/predec.
7720   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
7721       Ptr.getNode()->hasOneUse())
7722     return false;
7723
7724   // Ask the target to do addressing mode selection.
7725   SDValue BasePtr;
7726   SDValue Offset;
7727   ISD::MemIndexedMode AM = ISD::UNINDEXED;
7728   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
7729     return false;
7730
7731   // Backends without true r+i pre-indexed forms may need to pass a
7732   // constant base with a variable offset so that constant coercion
7733   // will work with the patterns in canonical form.
7734   bool Swapped = false;
7735   if (isa<ConstantSDNode>(BasePtr)) {
7736     std::swap(BasePtr, Offset);
7737     Swapped = true;
7738   }
7739
7740   // Don't create a indexed load / store with zero offset.
7741   if (isa<ConstantSDNode>(Offset) &&
7742       cast<ConstantSDNode>(Offset)->isNullValue())
7743     return false;
7744
7745   // Try turning it into a pre-indexed load / store except when:
7746   // 1) The new base ptr is a frame index.
7747   // 2) If N is a store and the new base ptr is either the same as or is a
7748   //    predecessor of the value being stored.
7749   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
7750   //    that would create a cycle.
7751   // 4) All uses are load / store ops that use it as old base ptr.
7752
7753   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
7754   // (plus the implicit offset) to a register to preinc anyway.
7755   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7756     return false;
7757
7758   // Check #2.
7759   if (!isLoad) {
7760     SDValue Val = cast<StoreSDNode>(N)->getValue();
7761     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
7762       return false;
7763   }
7764
7765   // If the offset is a constant, there may be other adds of constants that
7766   // can be folded with this one. We should do this to avoid having to keep
7767   // a copy of the original base pointer.
7768   SmallVector<SDNode *, 16> OtherUses;
7769   if (isa<ConstantSDNode>(Offset))
7770     for (SDNode *Use : BasePtr.getNode()->uses()) {
7771       if (Use == Ptr.getNode())
7772         continue;
7773
7774       if (Use->isPredecessorOf(N))
7775         continue;
7776
7777       if (Use->getOpcode() != ISD::ADD && Use->getOpcode() != ISD::SUB) {
7778         OtherUses.clear();
7779         break;
7780       }
7781
7782       SDValue Op0 = Use->getOperand(0), Op1 = Use->getOperand(1);
7783       if (Op1.getNode() == BasePtr.getNode())
7784         std::swap(Op0, Op1);
7785       assert(Op0.getNode() == BasePtr.getNode() &&
7786              "Use of ADD/SUB but not an operand");
7787
7788       if (!isa<ConstantSDNode>(Op1)) {
7789         OtherUses.clear();
7790         break;
7791       }
7792
7793       // FIXME: In some cases, we can be smarter about this.
7794       if (Op1.getValueType() != Offset.getValueType()) {
7795         OtherUses.clear();
7796         break;
7797       }
7798
7799       OtherUses.push_back(Use);
7800     }
7801
7802   if (Swapped)
7803     std::swap(BasePtr, Offset);
7804
7805   // Now check for #3 and #4.
7806   bool RealUse = false;
7807
7808   // Caches for hasPredecessorHelper
7809   SmallPtrSet<const SDNode *, 32> Visited;
7810   SmallVector<const SDNode *, 16> Worklist;
7811
7812   for (SDNode *Use : Ptr.getNode()->uses()) {
7813     if (Use == N)
7814       continue;
7815     if (N->hasPredecessorHelper(Use, Visited, Worklist))
7816       return false;
7817
7818     // If Ptr may be folded in addressing mode of other use, then it's
7819     // not profitable to do this transformation.
7820     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
7821       RealUse = true;
7822   }
7823
7824   if (!RealUse)
7825     return false;
7826
7827   SDValue Result;
7828   if (isLoad)
7829     Result = DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
7830                                 BasePtr, Offset, AM);
7831   else
7832     Result = DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
7833                                  BasePtr, Offset, AM);
7834   ++PreIndexedNodes;
7835   ++NodesCombined;
7836   DEBUG(dbgs() << "\nReplacing.4 ";
7837         N->dump(&DAG);
7838         dbgs() << "\nWith: ";
7839         Result.getNode()->dump(&DAG);
7840         dbgs() << '\n');
7841   WorklistRemover DeadNodes(*this);
7842   if (isLoad) {
7843     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
7844     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
7845   } else {
7846     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
7847   }
7848
7849   // Finally, since the node is now dead, remove it from the graph.
7850   deleteAndRecombine(N);
7851
7852   if (Swapped)
7853     std::swap(BasePtr, Offset);
7854
7855   // Replace other uses of BasePtr that can be updated to use Ptr
7856   for (unsigned i = 0, e = OtherUses.size(); i != e; ++i) {
7857     unsigned OffsetIdx = 1;
7858     if (OtherUses[i]->getOperand(OffsetIdx).getNode() == BasePtr.getNode())
7859       OffsetIdx = 0;
7860     assert(OtherUses[i]->getOperand(!OffsetIdx).getNode() ==
7861            BasePtr.getNode() && "Expected BasePtr operand");
7862
7863     // We need to replace ptr0 in the following expression:
7864     //   x0 * offset0 + y0 * ptr0 = t0
7865     // knowing that
7866     //   x1 * offset1 + y1 * ptr0 = t1 (the indexed load/store)
7867     //
7868     // where x0, x1, y0 and y1 in {-1, 1} are given by the types of the
7869     // indexed load/store and the expresion that needs to be re-written.
7870     //
7871     // Therefore, we have:
7872     //   t0 = (x0 * offset0 - x1 * y0 * y1 *offset1) + (y0 * y1) * t1
7873
7874     ConstantSDNode *CN =
7875       cast<ConstantSDNode>(OtherUses[i]->getOperand(OffsetIdx));
7876     int X0, X1, Y0, Y1;
7877     APInt Offset0 = CN->getAPIntValue();
7878     APInt Offset1 = cast<ConstantSDNode>(Offset)->getAPIntValue();
7879
7880     X0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 1) ? -1 : 1;
7881     Y0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 0) ? -1 : 1;
7882     X1 = (AM == ISD::PRE_DEC && !Swapped) ? -1 : 1;
7883     Y1 = (AM == ISD::PRE_DEC && Swapped) ? -1 : 1;
7884
7885     unsigned Opcode = (Y0 * Y1 < 0) ? ISD::SUB : ISD::ADD;
7886
7887     APInt CNV = Offset0;
7888     if (X0 < 0) CNV = -CNV;
7889     if (X1 * Y0 * Y1 < 0) CNV = CNV + Offset1;
7890     else CNV = CNV - Offset1;
7891
7892     // We can now generate the new expression.
7893     SDValue NewOp1 = DAG.getConstant(CNV, CN->getValueType(0));
7894     SDValue NewOp2 = Result.getValue(isLoad ? 1 : 0);
7895
7896     SDValue NewUse = DAG.getNode(Opcode,
7897                                  SDLoc(OtherUses[i]),
7898                                  OtherUses[i]->getValueType(0), NewOp1, NewOp2);
7899     DAG.ReplaceAllUsesOfValueWith(SDValue(OtherUses[i], 0), NewUse);
7900     deleteAndRecombine(OtherUses[i]);
7901   }
7902
7903   // Replace the uses of Ptr with uses of the updated base value.
7904   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0));
7905   deleteAndRecombine(Ptr.getNode());
7906
7907   return true;
7908 }
7909
7910 /// CombineToPostIndexedLoadStore - Try to combine a load / store with a
7911 /// add / sub of the base pointer node into a post-indexed load / store.
7912 /// The transformation folded the add / subtract into the new indexed
7913 /// load / store effectively and all of its uses are redirected to the
7914 /// new load / store.
7915 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
7916   if (Level < AfterLegalizeDAG)
7917     return false;
7918
7919   bool isLoad = true;
7920   SDValue Ptr;
7921   EVT VT;
7922   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
7923     if (LD->isIndexed())
7924       return false;
7925     VT = LD->getMemoryVT();
7926     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
7927         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
7928       return false;
7929     Ptr = LD->getBasePtr();
7930   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
7931     if (ST->isIndexed())
7932       return false;
7933     VT = ST->getMemoryVT();
7934     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
7935         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
7936       return false;
7937     Ptr = ST->getBasePtr();
7938     isLoad = false;
7939   } else {
7940     return false;
7941   }
7942
7943   if (Ptr.getNode()->hasOneUse())
7944     return false;
7945
7946   for (SDNode *Op : Ptr.getNode()->uses()) {
7947     if (Op == N ||
7948         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
7949       continue;
7950
7951     SDValue BasePtr;
7952     SDValue Offset;
7953     ISD::MemIndexedMode AM = ISD::UNINDEXED;
7954     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
7955       // Don't create a indexed load / store with zero offset.
7956       if (isa<ConstantSDNode>(Offset) &&
7957           cast<ConstantSDNode>(Offset)->isNullValue())
7958         continue;
7959
7960       // Try turning it into a post-indexed load / store except when
7961       // 1) All uses are load / store ops that use it as base ptr (and
7962       //    it may be folded as addressing mmode).
7963       // 2) Op must be independent of N, i.e. Op is neither a predecessor
7964       //    nor a successor of N. Otherwise, if Op is folded that would
7965       //    create a cycle.
7966
7967       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7968         continue;
7969
7970       // Check for #1.
7971       bool TryNext = false;
7972       for (SDNode *Use : BasePtr.getNode()->uses()) {
7973         if (Use == Ptr.getNode())
7974           continue;
7975
7976         // If all the uses are load / store addresses, then don't do the
7977         // transformation.
7978         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
7979           bool RealUse = false;
7980           for (SDNode *UseUse : Use->uses()) {
7981             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
7982               RealUse = true;
7983           }
7984
7985           if (!RealUse) {
7986             TryNext = true;
7987             break;
7988           }
7989         }
7990       }
7991
7992       if (TryNext)
7993         continue;
7994
7995       // Check for #2
7996       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
7997         SDValue Result = isLoad
7998           ? DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
7999                                BasePtr, Offset, AM)
8000           : DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
8001                                 BasePtr, Offset, AM);
8002         ++PostIndexedNodes;
8003         ++NodesCombined;
8004         DEBUG(dbgs() << "\nReplacing.5 ";
8005               N->dump(&DAG);
8006               dbgs() << "\nWith: ";
8007               Result.getNode()->dump(&DAG);
8008               dbgs() << '\n');
8009         WorklistRemover DeadNodes(*this);
8010         if (isLoad) {
8011           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
8012           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
8013         } else {
8014           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
8015         }
8016
8017         // Finally, since the node is now dead, remove it from the graph.
8018         deleteAndRecombine(N);
8019
8020         // Replace the uses of Use with uses of the updated base value.
8021         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
8022                                       Result.getValue(isLoad ? 1 : 0));
8023         deleteAndRecombine(Op);
8024         return true;
8025       }
8026     }
8027   }
8028
8029   return false;
8030 }
8031
8032 SDValue DAGCombiner::visitLOAD(SDNode *N) {
8033   LoadSDNode *LD  = cast<LoadSDNode>(N);
8034   SDValue Chain = LD->getChain();
8035   SDValue Ptr   = LD->getBasePtr();
8036
8037   // If load is not volatile and there are no uses of the loaded value (and
8038   // the updated indexed value in case of indexed loads), change uses of the
8039   // chain value into uses of the chain input (i.e. delete the dead load).
8040   if (!LD->isVolatile()) {
8041     if (N->getValueType(1) == MVT::Other) {
8042       // Unindexed loads.
8043       if (!N->hasAnyUseOfValue(0)) {
8044         // It's not safe to use the two value CombineTo variant here. e.g.
8045         // v1, chain2 = load chain1, loc
8046         // v2, chain3 = load chain2, loc
8047         // v3         = add v2, c
8048         // Now we replace use of chain2 with chain1.  This makes the second load
8049         // isomorphic to the one we are deleting, and thus makes this load live.
8050         DEBUG(dbgs() << "\nReplacing.6 ";
8051               N->dump(&DAG);
8052               dbgs() << "\nWith chain: ";
8053               Chain.getNode()->dump(&DAG);
8054               dbgs() << "\n");
8055         WorklistRemover DeadNodes(*this);
8056         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
8057
8058         if (N->use_empty())
8059           deleteAndRecombine(N);
8060
8061         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
8062       }
8063     } else {
8064       // Indexed loads.
8065       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
8066       if (!N->hasAnyUseOfValue(0) && !N->hasAnyUseOfValue(1)) {
8067         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
8068         DEBUG(dbgs() << "\nReplacing.7 ";
8069               N->dump(&DAG);
8070               dbgs() << "\nWith: ";
8071               Undef.getNode()->dump(&DAG);
8072               dbgs() << " and 2 other values\n");
8073         WorklistRemover DeadNodes(*this);
8074         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef);
8075         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1),
8076                                       DAG.getUNDEF(N->getValueType(1)));
8077         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain);
8078         deleteAndRecombine(N);
8079         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
8080       }
8081     }
8082   }
8083
8084   // If this load is directly stored, replace the load value with the stored
8085   // value.
8086   // TODO: Handle store large -> read small portion.
8087   // TODO: Handle TRUNCSTORE/LOADEXT
8088   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
8089     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
8090       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
8091       if (PrevST->getBasePtr() == Ptr &&
8092           PrevST->getValue().getValueType() == N->getValueType(0))
8093       return CombineTo(N, Chain.getOperand(1), Chain);
8094     }
8095   }
8096
8097   // Try to infer better alignment information than the load already has.
8098   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
8099     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
8100       if (Align > LD->getMemOperand()->getBaseAlignment()) {
8101         SDValue NewLoad =
8102                DAG.getExtLoad(LD->getExtensionType(), SDLoc(N),
8103                               LD->getValueType(0),
8104                               Chain, Ptr, LD->getPointerInfo(),
8105                               LD->getMemoryVT(),
8106                               LD->isVolatile(), LD->isNonTemporal(),
8107                               LD->isInvariant(), Align, LD->getAAInfo());
8108         return CombineTo(N, NewLoad, SDValue(NewLoad.getNode(), 1), true);
8109       }
8110     }
8111   }
8112
8113   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA :
8114     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
8115 #ifndef NDEBUG
8116   if (CombinerAAOnlyFunc.getNumOccurrences() &&
8117       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
8118     UseAA = false;
8119 #endif
8120   if (UseAA && LD->isUnindexed()) {
8121     // Walk up chain skipping non-aliasing memory nodes.
8122     SDValue BetterChain = FindBetterChain(N, Chain);
8123
8124     // If there is a better chain.
8125     if (Chain != BetterChain) {
8126       SDValue ReplLoad;
8127
8128       // Replace the chain to void dependency.
8129       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
8130         ReplLoad = DAG.getLoad(N->getValueType(0), SDLoc(LD),
8131                                BetterChain, Ptr, LD->getMemOperand());
8132       } else {
8133         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD),
8134                                   LD->getValueType(0),
8135                                   BetterChain, Ptr, LD->getMemoryVT(),
8136                                   LD->getMemOperand());
8137       }
8138
8139       // Create token factor to keep old chain connected.
8140       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
8141                                   MVT::Other, Chain, ReplLoad.getValue(1));
8142
8143       // Make sure the new and old chains are cleaned up.
8144       AddToWorklist(Token.getNode());
8145
8146       // Replace uses with load result and token factor. Don't add users
8147       // to work list.
8148       return CombineTo(N, ReplLoad.getValue(0), Token, false);
8149     }
8150   }
8151
8152   // Try transforming N to an indexed load.
8153   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
8154     return SDValue(N, 0);
8155
8156   // Try to slice up N to more direct loads if the slices are mapped to
8157   // different register banks or pairing can take place.
8158   if (SliceUpLoad(N))
8159     return SDValue(N, 0);
8160
8161   return SDValue();
8162 }
8163
8164 namespace {
8165 /// \brief Helper structure used to slice a load in smaller loads.
8166 /// Basically a slice is obtained from the following sequence:
8167 /// Origin = load Ty1, Base
8168 /// Shift = srl Ty1 Origin, CstTy Amount
8169 /// Inst = trunc Shift to Ty2
8170 ///
8171 /// Then, it will be rewriten into:
8172 /// Slice = load SliceTy, Base + SliceOffset
8173 /// [Inst = zext Slice to Ty2], only if SliceTy <> Ty2
8174 ///
8175 /// SliceTy is deduced from the number of bits that are actually used to
8176 /// build Inst.
8177 struct LoadedSlice {
8178   /// \brief Helper structure used to compute the cost of a slice.
8179   struct Cost {
8180     /// Are we optimizing for code size.
8181     bool ForCodeSize;
8182     /// Various cost.
8183     unsigned Loads;
8184     unsigned Truncates;
8185     unsigned CrossRegisterBanksCopies;
8186     unsigned ZExts;
8187     unsigned Shift;
8188
8189     Cost(bool ForCodeSize = false)
8190         : ForCodeSize(ForCodeSize), Loads(0), Truncates(0),
8191           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {}
8192
8193     /// \brief Get the cost of one isolated slice.
8194     Cost(const LoadedSlice &LS, bool ForCodeSize = false)
8195         : ForCodeSize(ForCodeSize), Loads(1), Truncates(0),
8196           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {
8197       EVT TruncType = LS.Inst->getValueType(0);
8198       EVT LoadedType = LS.getLoadedType();
8199       if (TruncType != LoadedType &&
8200           !LS.DAG->getTargetLoweringInfo().isZExtFree(LoadedType, TruncType))
8201         ZExts = 1;
8202     }
8203
8204     /// \brief Account for slicing gain in the current cost.
8205     /// Slicing provide a few gains like removing a shift or a
8206     /// truncate. This method allows to grow the cost of the original
8207     /// load with the gain from this slice.
8208     void addSliceGain(const LoadedSlice &LS) {
8209       // Each slice saves a truncate.
8210       const TargetLowering &TLI = LS.DAG->getTargetLoweringInfo();
8211       if (!TLI.isTruncateFree(LS.Inst->getValueType(0),
8212                               LS.Inst->getOperand(0).getValueType()))
8213         ++Truncates;
8214       // If there is a shift amount, this slice gets rid of it.
8215       if (LS.Shift)
8216         ++Shift;
8217       // If this slice can merge a cross register bank copy, account for it.
8218       if (LS.canMergeExpensiveCrossRegisterBankCopy())
8219         ++CrossRegisterBanksCopies;
8220     }
8221
8222     Cost &operator+=(const Cost &RHS) {
8223       Loads += RHS.Loads;
8224       Truncates += RHS.Truncates;
8225       CrossRegisterBanksCopies += RHS.CrossRegisterBanksCopies;
8226       ZExts += RHS.ZExts;
8227       Shift += RHS.Shift;
8228       return *this;
8229     }
8230
8231     bool operator==(const Cost &RHS) const {
8232       return Loads == RHS.Loads && Truncates == RHS.Truncates &&
8233              CrossRegisterBanksCopies == RHS.CrossRegisterBanksCopies &&
8234              ZExts == RHS.ZExts && Shift == RHS.Shift;
8235     }
8236
8237     bool operator!=(const Cost &RHS) const { return !(*this == RHS); }
8238
8239     bool operator<(const Cost &RHS) const {
8240       // Assume cross register banks copies are as expensive as loads.
8241       // FIXME: Do we want some more target hooks?
8242       unsigned ExpensiveOpsLHS = Loads + CrossRegisterBanksCopies;
8243       unsigned ExpensiveOpsRHS = RHS.Loads + RHS.CrossRegisterBanksCopies;
8244       // Unless we are optimizing for code size, consider the
8245       // expensive operation first.
8246       if (!ForCodeSize && ExpensiveOpsLHS != ExpensiveOpsRHS)
8247         return ExpensiveOpsLHS < ExpensiveOpsRHS;
8248       return (Truncates + ZExts + Shift + ExpensiveOpsLHS) <
8249              (RHS.Truncates + RHS.ZExts + RHS.Shift + ExpensiveOpsRHS);
8250     }
8251
8252     bool operator>(const Cost &RHS) const { return RHS < *this; }
8253
8254     bool operator<=(const Cost &RHS) const { return !(RHS < *this); }
8255
8256     bool operator>=(const Cost &RHS) const { return !(*this < RHS); }
8257   };
8258   // The last instruction that represent the slice. This should be a
8259   // truncate instruction.
8260   SDNode *Inst;
8261   // The original load instruction.
8262   LoadSDNode *Origin;
8263   // The right shift amount in bits from the original load.
8264   unsigned Shift;
8265   // The DAG from which Origin came from.
8266   // This is used to get some contextual information about legal types, etc.
8267   SelectionDAG *DAG;
8268
8269   LoadedSlice(SDNode *Inst = nullptr, LoadSDNode *Origin = nullptr,
8270               unsigned Shift = 0, SelectionDAG *DAG = nullptr)
8271       : Inst(Inst), Origin(Origin), Shift(Shift), DAG(DAG) {}
8272
8273   LoadedSlice(const LoadedSlice &LS)
8274       : Inst(LS.Inst), Origin(LS.Origin), Shift(LS.Shift), DAG(LS.DAG) {}
8275
8276   /// \brief Get the bits used in a chunk of bits \p BitWidth large.
8277   /// \return Result is \p BitWidth and has used bits set to 1 and
8278   ///         not used bits set to 0.
8279   APInt getUsedBits() const {
8280     // Reproduce the trunc(lshr) sequence:
8281     // - Start from the truncated value.
8282     // - Zero extend to the desired bit width.
8283     // - Shift left.
8284     assert(Origin && "No original load to compare against.");
8285     unsigned BitWidth = Origin->getValueSizeInBits(0);
8286     assert(Inst && "This slice is not bound to an instruction");
8287     assert(Inst->getValueSizeInBits(0) <= BitWidth &&
8288            "Extracted slice is bigger than the whole type!");
8289     APInt UsedBits(Inst->getValueSizeInBits(0), 0);
8290     UsedBits.setAllBits();
8291     UsedBits = UsedBits.zext(BitWidth);
8292     UsedBits <<= Shift;
8293     return UsedBits;
8294   }
8295
8296   /// \brief Get the size of the slice to be loaded in bytes.
8297   unsigned getLoadedSize() const {
8298     unsigned SliceSize = getUsedBits().countPopulation();
8299     assert(!(SliceSize & 0x7) && "Size is not a multiple of a byte.");
8300     return SliceSize / 8;
8301   }
8302
8303   /// \brief Get the type that will be loaded for this slice.
8304   /// Note: This may not be the final type for the slice.
8305   EVT getLoadedType() const {
8306     assert(DAG && "Missing context");
8307     LLVMContext &Ctxt = *DAG->getContext();
8308     return EVT::getIntegerVT(Ctxt, getLoadedSize() * 8);
8309   }
8310
8311   /// \brief Get the alignment of the load used for this slice.
8312   unsigned getAlignment() const {
8313     unsigned Alignment = Origin->getAlignment();
8314     unsigned Offset = getOffsetFromBase();
8315     if (Offset != 0)
8316       Alignment = MinAlign(Alignment, Alignment + Offset);
8317     return Alignment;
8318   }
8319
8320   /// \brief Check if this slice can be rewritten with legal operations.
8321   bool isLegal() const {
8322     // An invalid slice is not legal.
8323     if (!Origin || !Inst || !DAG)
8324       return false;
8325
8326     // Offsets are for indexed load only, we do not handle that.
8327     if (Origin->getOffset().getOpcode() != ISD::UNDEF)
8328       return false;
8329
8330     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
8331
8332     // Check that the type is legal.
8333     EVT SliceType = getLoadedType();
8334     if (!TLI.isTypeLegal(SliceType))
8335       return false;
8336
8337     // Check that the load is legal for this type.
8338     if (!TLI.isOperationLegal(ISD::LOAD, SliceType))
8339       return false;
8340
8341     // Check that the offset can be computed.
8342     // 1. Check its type.
8343     EVT PtrType = Origin->getBasePtr().getValueType();
8344     if (PtrType == MVT::Untyped || PtrType.isExtended())
8345       return false;
8346
8347     // 2. Check that it fits in the immediate.
8348     if (!TLI.isLegalAddImmediate(getOffsetFromBase()))
8349       return false;
8350
8351     // 3. Check that the computation is legal.
8352     if (!TLI.isOperationLegal(ISD::ADD, PtrType))
8353       return false;
8354
8355     // Check that the zext is legal if it needs one.
8356     EVT TruncateType = Inst->getValueType(0);
8357     if (TruncateType != SliceType &&
8358         !TLI.isOperationLegal(ISD::ZERO_EXTEND, TruncateType))
8359       return false;
8360
8361     return true;
8362   }
8363
8364   /// \brief Get the offset in bytes of this slice in the original chunk of
8365   /// bits.
8366   /// \pre DAG != nullptr.
8367   uint64_t getOffsetFromBase() const {
8368     assert(DAG && "Missing context.");
8369     bool IsBigEndian =
8370         DAG->getTargetLoweringInfo().getDataLayout()->isBigEndian();
8371     assert(!(Shift & 0x7) && "Shifts not aligned on Bytes are not supported.");
8372     uint64_t Offset = Shift / 8;
8373     unsigned TySizeInBytes = Origin->getValueSizeInBits(0) / 8;
8374     assert(!(Origin->getValueSizeInBits(0) & 0x7) &&
8375            "The size of the original loaded type is not a multiple of a"
8376            " byte.");
8377     // If Offset is bigger than TySizeInBytes, it means we are loading all
8378     // zeros. This should have been optimized before in the process.
8379     assert(TySizeInBytes > Offset &&
8380            "Invalid shift amount for given loaded size");
8381     if (IsBigEndian)
8382       Offset = TySizeInBytes - Offset - getLoadedSize();
8383     return Offset;
8384   }
8385
8386   /// \brief Generate the sequence of instructions to load the slice
8387   /// represented by this object and redirect the uses of this slice to
8388   /// this new sequence of instructions.
8389   /// \pre this->Inst && this->Origin are valid Instructions and this
8390   /// object passed the legal check: LoadedSlice::isLegal returned true.
8391   /// \return The last instruction of the sequence used to load the slice.
8392   SDValue loadSlice() const {
8393     assert(Inst && Origin && "Unable to replace a non-existing slice.");
8394     const SDValue &OldBaseAddr = Origin->getBasePtr();
8395     SDValue BaseAddr = OldBaseAddr;
8396     // Get the offset in that chunk of bytes w.r.t. the endianess.
8397     int64_t Offset = static_cast<int64_t>(getOffsetFromBase());
8398     assert(Offset >= 0 && "Offset too big to fit in int64_t!");
8399     if (Offset) {
8400       // BaseAddr = BaseAddr + Offset.
8401       EVT ArithType = BaseAddr.getValueType();
8402       BaseAddr = DAG->getNode(ISD::ADD, SDLoc(Origin), ArithType, BaseAddr,
8403                               DAG->getConstant(Offset, ArithType));
8404     }
8405
8406     // Create the type of the loaded slice according to its size.
8407     EVT SliceType = getLoadedType();
8408
8409     // Create the load for the slice.
8410     SDValue LastInst = DAG->getLoad(
8411         SliceType, SDLoc(Origin), Origin->getChain(), BaseAddr,
8412         Origin->getPointerInfo().getWithOffset(Offset), Origin->isVolatile(),
8413         Origin->isNonTemporal(), Origin->isInvariant(), getAlignment());
8414     // If the final type is not the same as the loaded type, this means that
8415     // we have to pad with zero. Create a zero extend for that.
8416     EVT FinalType = Inst->getValueType(0);
8417     if (SliceType != FinalType)
8418       LastInst =
8419           DAG->getNode(ISD::ZERO_EXTEND, SDLoc(LastInst), FinalType, LastInst);
8420     return LastInst;
8421   }
8422
8423   /// \brief Check if this slice can be merged with an expensive cross register
8424   /// bank copy. E.g.,
8425   /// i = load i32
8426   /// f = bitcast i32 i to float
8427   bool canMergeExpensiveCrossRegisterBankCopy() const {
8428     if (!Inst || !Inst->hasOneUse())
8429       return false;
8430     SDNode *Use = *Inst->use_begin();
8431     if (Use->getOpcode() != ISD::BITCAST)
8432       return false;
8433     assert(DAG && "Missing context");
8434     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
8435     EVT ResVT = Use->getValueType(0);
8436     const TargetRegisterClass *ResRC = TLI.getRegClassFor(ResVT.getSimpleVT());
8437     const TargetRegisterClass *ArgRC =
8438         TLI.getRegClassFor(Use->getOperand(0).getValueType().getSimpleVT());
8439     if (ArgRC == ResRC || !TLI.isOperationLegal(ISD::LOAD, ResVT))
8440       return false;
8441
8442     // At this point, we know that we perform a cross-register-bank copy.
8443     // Check if it is expensive.
8444     const TargetRegisterInfo *TRI =
8445         TLI.getTargetMachine().getSubtargetImpl()->getRegisterInfo();
8446     // Assume bitcasts are cheap, unless both register classes do not
8447     // explicitly share a common sub class.
8448     if (!TRI || TRI->getCommonSubClass(ArgRC, ResRC))
8449       return false;
8450
8451     // Check if it will be merged with the load.
8452     // 1. Check the alignment constraint.
8453     unsigned RequiredAlignment = TLI.getDataLayout()->getABITypeAlignment(
8454         ResVT.getTypeForEVT(*DAG->getContext()));
8455
8456     if (RequiredAlignment > getAlignment())
8457       return false;
8458
8459     // 2. Check that the load is a legal operation for that type.
8460     if (!TLI.isOperationLegal(ISD::LOAD, ResVT))
8461       return false;
8462
8463     // 3. Check that we do not have a zext in the way.
8464     if (Inst->getValueType(0) != getLoadedType())
8465       return false;
8466
8467     return true;
8468   }
8469 };
8470 }
8471
8472 /// \brief Check that all bits set in \p UsedBits form a dense region, i.e.,
8473 /// \p UsedBits looks like 0..0 1..1 0..0.
8474 static bool areUsedBitsDense(const APInt &UsedBits) {
8475   // If all the bits are one, this is dense!
8476   if (UsedBits.isAllOnesValue())
8477     return true;
8478
8479   // Get rid of the unused bits on the right.
8480   APInt NarrowedUsedBits = UsedBits.lshr(UsedBits.countTrailingZeros());
8481   // Get rid of the unused bits on the left.
8482   if (NarrowedUsedBits.countLeadingZeros())
8483     NarrowedUsedBits = NarrowedUsedBits.trunc(NarrowedUsedBits.getActiveBits());
8484   // Check that the chunk of bits is completely used.
8485   return NarrowedUsedBits.isAllOnesValue();
8486 }
8487
8488 /// \brief Check whether or not \p First and \p Second are next to each other
8489 /// in memory. This means that there is no hole between the bits loaded
8490 /// by \p First and the bits loaded by \p Second.
8491 static bool areSlicesNextToEachOther(const LoadedSlice &First,
8492                                      const LoadedSlice &Second) {
8493   assert(First.Origin == Second.Origin && First.Origin &&
8494          "Unable to match different memory origins.");
8495   APInt UsedBits = First.getUsedBits();
8496   assert((UsedBits & Second.getUsedBits()) == 0 &&
8497          "Slices are not supposed to overlap.");
8498   UsedBits |= Second.getUsedBits();
8499   return areUsedBitsDense(UsedBits);
8500 }
8501
8502 /// \brief Adjust the \p GlobalLSCost according to the target
8503 /// paring capabilities and the layout of the slices.
8504 /// \pre \p GlobalLSCost should account for at least as many loads as
8505 /// there is in the slices in \p LoadedSlices.
8506 static void adjustCostForPairing(SmallVectorImpl<LoadedSlice> &LoadedSlices,
8507                                  LoadedSlice::Cost &GlobalLSCost) {
8508   unsigned NumberOfSlices = LoadedSlices.size();
8509   // If there is less than 2 elements, no pairing is possible.
8510   if (NumberOfSlices < 2)
8511     return;
8512
8513   // Sort the slices so that elements that are likely to be next to each
8514   // other in memory are next to each other in the list.
8515   std::sort(LoadedSlices.begin(), LoadedSlices.end(),
8516             [](const LoadedSlice &LHS, const LoadedSlice &RHS) {
8517     assert(LHS.Origin == RHS.Origin && "Different bases not implemented.");
8518     return LHS.getOffsetFromBase() < RHS.getOffsetFromBase();
8519   });
8520   const TargetLowering &TLI = LoadedSlices[0].DAG->getTargetLoweringInfo();
8521   // First (resp. Second) is the first (resp. Second) potentially candidate
8522   // to be placed in a paired load.
8523   const LoadedSlice *First = nullptr;
8524   const LoadedSlice *Second = nullptr;
8525   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice,
8526                 // Set the beginning of the pair.
8527                                                            First = Second) {
8528
8529     Second = &LoadedSlices[CurrSlice];
8530
8531     // If First is NULL, it means we start a new pair.
8532     // Get to the next slice.
8533     if (!First)
8534       continue;
8535
8536     EVT LoadedType = First->getLoadedType();
8537
8538     // If the types of the slices are different, we cannot pair them.
8539     if (LoadedType != Second->getLoadedType())
8540       continue;
8541
8542     // Check if the target supplies paired loads for this type.
8543     unsigned RequiredAlignment = 0;
8544     if (!TLI.hasPairedLoad(LoadedType, RequiredAlignment)) {
8545       // move to the next pair, this type is hopeless.
8546       Second = nullptr;
8547       continue;
8548     }
8549     // Check if we meet the alignment requirement.
8550     if (RequiredAlignment > First->getAlignment())
8551       continue;
8552
8553     // Check that both loads are next to each other in memory.
8554     if (!areSlicesNextToEachOther(*First, *Second))
8555       continue;
8556
8557     assert(GlobalLSCost.Loads > 0 && "We save more loads than we created!");
8558     --GlobalLSCost.Loads;
8559     // Move to the next pair.
8560     Second = nullptr;
8561   }
8562 }
8563
8564 /// \brief Check the profitability of all involved LoadedSlice.
8565 /// Currently, it is considered profitable if there is exactly two
8566 /// involved slices (1) which are (2) next to each other in memory, and
8567 /// whose cost (\see LoadedSlice::Cost) is smaller than the original load (3).
8568 ///
8569 /// Note: The order of the elements in \p LoadedSlices may be modified, but not
8570 /// the elements themselves.
8571 ///
8572 /// FIXME: When the cost model will be mature enough, we can relax
8573 /// constraints (1) and (2).
8574 static bool isSlicingProfitable(SmallVectorImpl<LoadedSlice> &LoadedSlices,
8575                                 const APInt &UsedBits, bool ForCodeSize) {
8576   unsigned NumberOfSlices = LoadedSlices.size();
8577   if (StressLoadSlicing)
8578     return NumberOfSlices > 1;
8579
8580   // Check (1).
8581   if (NumberOfSlices != 2)
8582     return false;
8583
8584   // Check (2).
8585   if (!areUsedBitsDense(UsedBits))
8586     return false;
8587
8588   // Check (3).
8589   LoadedSlice::Cost OrigCost(ForCodeSize), GlobalSlicingCost(ForCodeSize);
8590   // The original code has one big load.
8591   OrigCost.Loads = 1;
8592   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice) {
8593     const LoadedSlice &LS = LoadedSlices[CurrSlice];
8594     // Accumulate the cost of all the slices.
8595     LoadedSlice::Cost SliceCost(LS, ForCodeSize);
8596     GlobalSlicingCost += SliceCost;
8597
8598     // Account as cost in the original configuration the gain obtained
8599     // with the current slices.
8600     OrigCost.addSliceGain(LS);
8601   }
8602
8603   // If the target supports paired load, adjust the cost accordingly.
8604   adjustCostForPairing(LoadedSlices, GlobalSlicingCost);
8605   return OrigCost > GlobalSlicingCost;
8606 }
8607
8608 /// \brief If the given load, \p LI, is used only by trunc or trunc(lshr)
8609 /// operations, split it in the various pieces being extracted.
8610 ///
8611 /// This sort of thing is introduced by SROA.
8612 /// This slicing takes care not to insert overlapping loads.
8613 /// \pre LI is a simple load (i.e., not an atomic or volatile load).
8614 bool DAGCombiner::SliceUpLoad(SDNode *N) {
8615   if (Level < AfterLegalizeDAG)
8616     return false;
8617
8618   LoadSDNode *LD = cast<LoadSDNode>(N);
8619   if (LD->isVolatile() || !ISD::isNormalLoad(LD) ||
8620       !LD->getValueType(0).isInteger())
8621     return false;
8622
8623   // Keep track of already used bits to detect overlapping values.
8624   // In that case, we will just abort the transformation.
8625   APInt UsedBits(LD->getValueSizeInBits(0), 0);
8626
8627   SmallVector<LoadedSlice, 4> LoadedSlices;
8628
8629   // Check if this load is used as several smaller chunks of bits.
8630   // Basically, look for uses in trunc or trunc(lshr) and record a new chain
8631   // of computation for each trunc.
8632   for (SDNode::use_iterator UI = LD->use_begin(), UIEnd = LD->use_end();
8633        UI != UIEnd; ++UI) {
8634     // Skip the uses of the chain.
8635     if (UI.getUse().getResNo() != 0)
8636       continue;
8637
8638     SDNode *User = *UI;
8639     unsigned Shift = 0;
8640
8641     // Check if this is a trunc(lshr).
8642     if (User->getOpcode() == ISD::SRL && User->hasOneUse() &&
8643         isa<ConstantSDNode>(User->getOperand(1))) {
8644       Shift = cast<ConstantSDNode>(User->getOperand(1))->getZExtValue();
8645       User = *User->use_begin();
8646     }
8647
8648     // At this point, User is a Truncate, iff we encountered, trunc or
8649     // trunc(lshr).
8650     if (User->getOpcode() != ISD::TRUNCATE)
8651       return false;
8652
8653     // The width of the type must be a power of 2 and greater than 8-bits.
8654     // Otherwise the load cannot be represented in LLVM IR.
8655     // Moreover, if we shifted with a non-8-bits multiple, the slice
8656     // will be across several bytes. We do not support that.
8657     unsigned Width = User->getValueSizeInBits(0);
8658     if (Width < 8 || !isPowerOf2_32(Width) || (Shift & 0x7))
8659       return 0;
8660
8661     // Build the slice for this chain of computations.
8662     LoadedSlice LS(User, LD, Shift, &DAG);
8663     APInt CurrentUsedBits = LS.getUsedBits();
8664
8665     // Check if this slice overlaps with another.
8666     if ((CurrentUsedBits & UsedBits) != 0)
8667       return false;
8668     // Update the bits used globally.
8669     UsedBits |= CurrentUsedBits;
8670
8671     // Check if the new slice would be legal.
8672     if (!LS.isLegal())
8673       return false;
8674
8675     // Record the slice.
8676     LoadedSlices.push_back(LS);
8677   }
8678
8679   // Abort slicing if it does not seem to be profitable.
8680   if (!isSlicingProfitable(LoadedSlices, UsedBits, ForCodeSize))
8681     return false;
8682
8683   ++SlicedLoads;
8684
8685   // Rewrite each chain to use an independent load.
8686   // By construction, each chain can be represented by a unique load.
8687
8688   // Prepare the argument for the new token factor for all the slices.
8689   SmallVector<SDValue, 8> ArgChains;
8690   for (SmallVectorImpl<LoadedSlice>::const_iterator
8691            LSIt = LoadedSlices.begin(),
8692            LSItEnd = LoadedSlices.end();
8693        LSIt != LSItEnd; ++LSIt) {
8694     SDValue SliceInst = LSIt->loadSlice();
8695     CombineTo(LSIt->Inst, SliceInst, true);
8696     if (SliceInst.getNode()->getOpcode() != ISD::LOAD)
8697       SliceInst = SliceInst.getOperand(0);
8698     assert(SliceInst->getOpcode() == ISD::LOAD &&
8699            "It takes more than a zext to get to the loaded slice!!");
8700     ArgChains.push_back(SliceInst.getValue(1));
8701   }
8702
8703   SDValue Chain = DAG.getNode(ISD::TokenFactor, SDLoc(LD), MVT::Other,
8704                               ArgChains);
8705   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
8706   return true;
8707 }
8708
8709 /// CheckForMaskedLoad - Check to see if V is (and load (ptr), imm), where the
8710 /// load is having specific bytes cleared out.  If so, return the byte size
8711 /// being masked out and the shift amount.
8712 static std::pair<unsigned, unsigned>
8713 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
8714   std::pair<unsigned, unsigned> Result(0, 0);
8715
8716   // Check for the structure we're looking for.
8717   if (V->getOpcode() != ISD::AND ||
8718       !isa<ConstantSDNode>(V->getOperand(1)) ||
8719       !ISD::isNormalLoad(V->getOperand(0).getNode()))
8720     return Result;
8721
8722   // Check the chain and pointer.
8723   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
8724   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
8725
8726   // The store should be chained directly to the load or be an operand of a
8727   // tokenfactor.
8728   if (LD == Chain.getNode())
8729     ; // ok.
8730   else if (Chain->getOpcode() != ISD::TokenFactor)
8731     return Result; // Fail.
8732   else {
8733     bool isOk = false;
8734     for (unsigned i = 0, e = Chain->getNumOperands(); i != e; ++i)
8735       if (Chain->getOperand(i).getNode() == LD) {
8736         isOk = true;
8737         break;
8738       }
8739     if (!isOk) return Result;
8740   }
8741
8742   // This only handles simple types.
8743   if (V.getValueType() != MVT::i16 &&
8744       V.getValueType() != MVT::i32 &&
8745       V.getValueType() != MVT::i64)
8746     return Result;
8747
8748   // Check the constant mask.  Invert it so that the bits being masked out are
8749   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
8750   // follow the sign bit for uniformity.
8751   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
8752   unsigned NotMaskLZ = countLeadingZeros(NotMask);
8753   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
8754   unsigned NotMaskTZ = countTrailingZeros(NotMask);
8755   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
8756   if (NotMaskLZ == 64) return Result;  // All zero mask.
8757
8758   // See if we have a continuous run of bits.  If so, we have 0*1+0*
8759   if (CountTrailingOnes_64(NotMask >> NotMaskTZ)+NotMaskTZ+NotMaskLZ != 64)
8760     return Result;
8761
8762   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
8763   if (V.getValueType() != MVT::i64 && NotMaskLZ)
8764     NotMaskLZ -= 64-V.getValueSizeInBits();
8765
8766   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
8767   switch (MaskedBytes) {
8768   case 1:
8769   case 2:
8770   case 4: break;
8771   default: return Result; // All one mask, or 5-byte mask.
8772   }
8773
8774   // Verify that the first bit starts at a multiple of mask so that the access
8775   // is aligned the same as the access width.
8776   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
8777
8778   Result.first = MaskedBytes;
8779   Result.second = NotMaskTZ/8;
8780   return Result;
8781 }
8782
8783
8784 /// ShrinkLoadReplaceStoreWithStore - Check to see if IVal is something that
8785 /// provides a value as specified by MaskInfo.  If so, replace the specified
8786 /// store with a narrower store of truncated IVal.
8787 static SDNode *
8788 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
8789                                 SDValue IVal, StoreSDNode *St,
8790                                 DAGCombiner *DC) {
8791   unsigned NumBytes = MaskInfo.first;
8792   unsigned ByteShift = MaskInfo.second;
8793   SelectionDAG &DAG = DC->getDAG();
8794
8795   // Check to see if IVal is all zeros in the part being masked in by the 'or'
8796   // that uses this.  If not, this is not a replacement.
8797   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
8798                                   ByteShift*8, (ByteShift+NumBytes)*8);
8799   if (!DAG.MaskedValueIsZero(IVal, Mask)) return nullptr;
8800
8801   // Check that it is legal on the target to do this.  It is legal if the new
8802   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
8803   // legalization.
8804   MVT VT = MVT::getIntegerVT(NumBytes*8);
8805   if (!DC->isTypeLegal(VT))
8806     return nullptr;
8807
8808   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
8809   // shifted by ByteShift and truncated down to NumBytes.
8810   if (ByteShift)
8811     IVal = DAG.getNode(ISD::SRL, SDLoc(IVal), IVal.getValueType(), IVal,
8812                        DAG.getConstant(ByteShift*8,
8813                                     DC->getShiftAmountTy(IVal.getValueType())));
8814
8815   // Figure out the offset for the store and the alignment of the access.
8816   unsigned StOffset;
8817   unsigned NewAlign = St->getAlignment();
8818
8819   if (DAG.getTargetLoweringInfo().isLittleEndian())
8820     StOffset = ByteShift;
8821   else
8822     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
8823
8824   SDValue Ptr = St->getBasePtr();
8825   if (StOffset) {
8826     Ptr = DAG.getNode(ISD::ADD, SDLoc(IVal), Ptr.getValueType(),
8827                       Ptr, DAG.getConstant(StOffset, Ptr.getValueType()));
8828     NewAlign = MinAlign(NewAlign, StOffset);
8829   }
8830
8831   // Truncate down to the new size.
8832   IVal = DAG.getNode(ISD::TRUNCATE, SDLoc(IVal), VT, IVal);
8833
8834   ++OpsNarrowed;
8835   return DAG.getStore(St->getChain(), SDLoc(St), IVal, Ptr,
8836                       St->getPointerInfo().getWithOffset(StOffset),
8837                       false, false, NewAlign).getNode();
8838 }
8839
8840
8841 /// ReduceLoadOpStoreWidth - Look for sequence of load / op / store where op is
8842 /// one of 'or', 'xor', and 'and' of immediates. If 'op' is only touching some
8843 /// of the loaded bits, try narrowing the load and store if it would end up
8844 /// being a win for performance or code size.
8845 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
8846   StoreSDNode *ST  = cast<StoreSDNode>(N);
8847   if (ST->isVolatile())
8848     return SDValue();
8849
8850   SDValue Chain = ST->getChain();
8851   SDValue Value = ST->getValue();
8852   SDValue Ptr   = ST->getBasePtr();
8853   EVT VT = Value.getValueType();
8854
8855   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
8856     return SDValue();
8857
8858   unsigned Opc = Value.getOpcode();
8859
8860   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
8861   // is a byte mask indicating a consecutive number of bytes, check to see if
8862   // Y is known to provide just those bytes.  If so, we try to replace the
8863   // load + replace + store sequence with a single (narrower) store, which makes
8864   // the load dead.
8865   if (Opc == ISD::OR) {
8866     std::pair<unsigned, unsigned> MaskedLoad;
8867     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
8868     if (MaskedLoad.first)
8869       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
8870                                                   Value.getOperand(1), ST,this))
8871         return SDValue(NewST, 0);
8872
8873     // Or is commutative, so try swapping X and Y.
8874     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
8875     if (MaskedLoad.first)
8876       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
8877                                                   Value.getOperand(0), ST,this))
8878         return SDValue(NewST, 0);
8879   }
8880
8881   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
8882       Value.getOperand(1).getOpcode() != ISD::Constant)
8883     return SDValue();
8884
8885   SDValue N0 = Value.getOperand(0);
8886   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
8887       Chain == SDValue(N0.getNode(), 1)) {
8888     LoadSDNode *LD = cast<LoadSDNode>(N0);
8889     if (LD->getBasePtr() != Ptr ||
8890         LD->getPointerInfo().getAddrSpace() !=
8891         ST->getPointerInfo().getAddrSpace())
8892       return SDValue();
8893
8894     // Find the type to narrow it the load / op / store to.
8895     SDValue N1 = Value.getOperand(1);
8896     unsigned BitWidth = N1.getValueSizeInBits();
8897     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
8898     if (Opc == ISD::AND)
8899       Imm ^= APInt::getAllOnesValue(BitWidth);
8900     if (Imm == 0 || Imm.isAllOnesValue())
8901       return SDValue();
8902     unsigned ShAmt = Imm.countTrailingZeros();
8903     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
8904     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
8905     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
8906     while (NewBW < BitWidth &&
8907            !(TLI.isOperationLegalOrCustom(Opc, NewVT) &&
8908              TLI.isNarrowingProfitable(VT, NewVT))) {
8909       NewBW = NextPowerOf2(NewBW);
8910       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
8911     }
8912     if (NewBW >= BitWidth)
8913       return SDValue();
8914
8915     // If the lsb changed does not start at the type bitwidth boundary,
8916     // start at the previous one.
8917     if (ShAmt % NewBW)
8918       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
8919     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt,
8920                                    std::min(BitWidth, ShAmt + NewBW));
8921     if ((Imm & Mask) == Imm) {
8922       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
8923       if (Opc == ISD::AND)
8924         NewImm ^= APInt::getAllOnesValue(NewBW);
8925       uint64_t PtrOff = ShAmt / 8;
8926       // For big endian targets, we need to adjust the offset to the pointer to
8927       // load the correct bytes.
8928       if (TLI.isBigEndian())
8929         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
8930
8931       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
8932       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
8933       if (NewAlign < TLI.getDataLayout()->getABITypeAlignment(NewVTTy))
8934         return SDValue();
8935
8936       SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LD),
8937                                    Ptr.getValueType(), Ptr,
8938                                    DAG.getConstant(PtrOff, Ptr.getValueType()));
8939       SDValue NewLD = DAG.getLoad(NewVT, SDLoc(N0),
8940                                   LD->getChain(), NewPtr,
8941                                   LD->getPointerInfo().getWithOffset(PtrOff),
8942                                   LD->isVolatile(), LD->isNonTemporal(),
8943                                   LD->isInvariant(), NewAlign,
8944                                   LD->getAAInfo());
8945       SDValue NewVal = DAG.getNode(Opc, SDLoc(Value), NewVT, NewLD,
8946                                    DAG.getConstant(NewImm, NewVT));
8947       SDValue NewST = DAG.getStore(Chain, SDLoc(N),
8948                                    NewVal, NewPtr,
8949                                    ST->getPointerInfo().getWithOffset(PtrOff),
8950                                    false, false, NewAlign);
8951
8952       AddToWorklist(NewPtr.getNode());
8953       AddToWorklist(NewLD.getNode());
8954       AddToWorklist(NewVal.getNode());
8955       WorklistRemover DeadNodes(*this);
8956       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1));
8957       ++OpsNarrowed;
8958       return NewST;
8959     }
8960   }
8961
8962   return SDValue();
8963 }
8964
8965 /// TransformFPLoadStorePair - For a given floating point load / store pair,
8966 /// if the load value isn't used by any other operations, then consider
8967 /// transforming the pair to integer load / store operations if the target
8968 /// deems the transformation profitable.
8969 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
8970   StoreSDNode *ST  = cast<StoreSDNode>(N);
8971   SDValue Chain = ST->getChain();
8972   SDValue Value = ST->getValue();
8973   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
8974       Value.hasOneUse() &&
8975       Chain == SDValue(Value.getNode(), 1)) {
8976     LoadSDNode *LD = cast<LoadSDNode>(Value);
8977     EVT VT = LD->getMemoryVT();
8978     if (!VT.isFloatingPoint() ||
8979         VT != ST->getMemoryVT() ||
8980         LD->isNonTemporal() ||
8981         ST->isNonTemporal() ||
8982         LD->getPointerInfo().getAddrSpace() != 0 ||
8983         ST->getPointerInfo().getAddrSpace() != 0)
8984       return SDValue();
8985
8986     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
8987     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
8988         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
8989         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
8990         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
8991       return SDValue();
8992
8993     unsigned LDAlign = LD->getAlignment();
8994     unsigned STAlign = ST->getAlignment();
8995     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
8996     unsigned ABIAlign = TLI.getDataLayout()->getABITypeAlignment(IntVTTy);
8997     if (LDAlign < ABIAlign || STAlign < ABIAlign)
8998       return SDValue();
8999
9000     SDValue NewLD = DAG.getLoad(IntVT, SDLoc(Value),
9001                                 LD->getChain(), LD->getBasePtr(),
9002                                 LD->getPointerInfo(),
9003                                 false, false, false, LDAlign);
9004
9005     SDValue NewST = DAG.getStore(NewLD.getValue(1), SDLoc(N),
9006                                  NewLD, ST->getBasePtr(),
9007                                  ST->getPointerInfo(),
9008                                  false, false, STAlign);
9009
9010     AddToWorklist(NewLD.getNode());
9011     AddToWorklist(NewST.getNode());
9012     WorklistRemover DeadNodes(*this);
9013     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1));
9014     ++LdStFP2Int;
9015     return NewST;
9016   }
9017
9018   return SDValue();
9019 }
9020
9021 /// Helper struct to parse and store a memory address as base + index + offset.
9022 /// We ignore sign extensions when it is safe to do so.
9023 /// The following two expressions are not equivalent. To differentiate we need
9024 /// to store whether there was a sign extension involved in the index
9025 /// computation.
9026 ///  (load (i64 add (i64 copyfromreg %c)
9027 ///                 (i64 signextend (add (i8 load %index)
9028 ///                                      (i8 1))))
9029 /// vs
9030 ///
9031 /// (load (i64 add (i64 copyfromreg %c)
9032 ///                (i64 signextend (i32 add (i32 signextend (i8 load %index))
9033 ///                                         (i32 1)))))
9034 struct BaseIndexOffset {
9035   SDValue Base;
9036   SDValue Index;
9037   int64_t Offset;
9038   bool IsIndexSignExt;
9039
9040   BaseIndexOffset() : Offset(0), IsIndexSignExt(false) {}
9041
9042   BaseIndexOffset(SDValue Base, SDValue Index, int64_t Offset,
9043                   bool IsIndexSignExt) :
9044     Base(Base), Index(Index), Offset(Offset), IsIndexSignExt(IsIndexSignExt) {}
9045
9046   bool equalBaseIndex(const BaseIndexOffset &Other) {
9047     return Other.Base == Base && Other.Index == Index &&
9048       Other.IsIndexSignExt == IsIndexSignExt;
9049   }
9050
9051   /// Parses tree in Ptr for base, index, offset addresses.
9052   static BaseIndexOffset match(SDValue Ptr) {
9053     bool IsIndexSignExt = false;
9054
9055     // We only can pattern match BASE + INDEX + OFFSET. If Ptr is not an ADD
9056     // instruction, then it could be just the BASE or everything else we don't
9057     // know how to handle. Just use Ptr as BASE and give up.
9058     if (Ptr->getOpcode() != ISD::ADD)
9059       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
9060
9061     // We know that we have at least an ADD instruction. Try to pattern match
9062     // the simple case of BASE + OFFSET.
9063     if (isa<ConstantSDNode>(Ptr->getOperand(1))) {
9064       int64_t Offset = cast<ConstantSDNode>(Ptr->getOperand(1))->getSExtValue();
9065       return  BaseIndexOffset(Ptr->getOperand(0), SDValue(), Offset,
9066                               IsIndexSignExt);
9067     }
9068
9069     // Inside a loop the current BASE pointer is calculated using an ADD and a
9070     // MUL instruction. In this case Ptr is the actual BASE pointer.
9071     // (i64 add (i64 %array_ptr)
9072     //          (i64 mul (i64 %induction_var)
9073     //                   (i64 %element_size)))
9074     if (Ptr->getOperand(1)->getOpcode() == ISD::MUL)
9075       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
9076
9077     // Look at Base + Index + Offset cases.
9078     SDValue Base = Ptr->getOperand(0);
9079     SDValue IndexOffset = Ptr->getOperand(1);
9080
9081     // Skip signextends.
9082     if (IndexOffset->getOpcode() == ISD::SIGN_EXTEND) {
9083       IndexOffset = IndexOffset->getOperand(0);
9084       IsIndexSignExt = true;
9085     }
9086
9087     // Either the case of Base + Index (no offset) or something else.
9088     if (IndexOffset->getOpcode() != ISD::ADD)
9089       return BaseIndexOffset(Base, IndexOffset, 0, IsIndexSignExt);
9090
9091     // Now we have the case of Base + Index + offset.
9092     SDValue Index = IndexOffset->getOperand(0);
9093     SDValue Offset = IndexOffset->getOperand(1);
9094
9095     if (!isa<ConstantSDNode>(Offset))
9096       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
9097
9098     // Ignore signextends.
9099     if (Index->getOpcode() == ISD::SIGN_EXTEND) {
9100       Index = Index->getOperand(0);
9101       IsIndexSignExt = true;
9102     } else IsIndexSignExt = false;
9103
9104     int64_t Off = cast<ConstantSDNode>(Offset)->getSExtValue();
9105     return BaseIndexOffset(Base, Index, Off, IsIndexSignExt);
9106   }
9107 };
9108
9109 /// Holds a pointer to an LSBaseSDNode as well as information on where it
9110 /// is located in a sequence of memory operations connected by a chain.
9111 struct MemOpLink {
9112   MemOpLink (LSBaseSDNode *N, int64_t Offset, unsigned Seq):
9113     MemNode(N), OffsetFromBase(Offset), SequenceNum(Seq) { }
9114   // Ptr to the mem node.
9115   LSBaseSDNode *MemNode;
9116   // Offset from the base ptr.
9117   int64_t OffsetFromBase;
9118   // What is the sequence number of this mem node.
9119   // Lowest mem operand in the DAG starts at zero.
9120   unsigned SequenceNum;
9121 };
9122
9123 bool DAGCombiner::MergeConsecutiveStores(StoreSDNode* St) {
9124   EVT MemVT = St->getMemoryVT();
9125   int64_t ElementSizeBytes = MemVT.getSizeInBits()/8;
9126   bool NoVectors = DAG.getMachineFunction().getFunction()->getAttributes().
9127     hasAttribute(AttributeSet::FunctionIndex, Attribute::NoImplicitFloat);
9128
9129   // Don't merge vectors into wider inputs.
9130   if (MemVT.isVector() || !MemVT.isSimple())
9131     return false;
9132
9133   // Perform an early exit check. Do not bother looking at stored values that
9134   // are not constants or loads.
9135   SDValue StoredVal = St->getValue();
9136   bool IsLoadSrc = isa<LoadSDNode>(StoredVal);
9137   if (!isa<ConstantSDNode>(StoredVal) && !isa<ConstantFPSDNode>(StoredVal) &&
9138       !IsLoadSrc)
9139     return false;
9140
9141   // Only look at ends of store sequences.
9142   SDValue Chain = SDValue(St, 0);
9143   if (Chain->hasOneUse() && Chain->use_begin()->getOpcode() == ISD::STORE)
9144     return false;
9145
9146   // This holds the base pointer, index, and the offset in bytes from the base
9147   // pointer.
9148   BaseIndexOffset BasePtr = BaseIndexOffset::match(St->getBasePtr());
9149
9150   // We must have a base and an offset.
9151   if (!BasePtr.Base.getNode())
9152     return false;
9153
9154   // Do not handle stores to undef base pointers.
9155   if (BasePtr.Base.getOpcode() == ISD::UNDEF)
9156     return false;
9157
9158   // Save the LoadSDNodes that we find in the chain.
9159   // We need to make sure that these nodes do not interfere with
9160   // any of the store nodes.
9161   SmallVector<LSBaseSDNode*, 8> AliasLoadNodes;
9162
9163   // Save the StoreSDNodes that we find in the chain.
9164   SmallVector<MemOpLink, 8> StoreNodes;
9165
9166   // Walk up the chain and look for nodes with offsets from the same
9167   // base pointer. Stop when reaching an instruction with a different kind
9168   // or instruction which has a different base pointer.
9169   unsigned Seq = 0;
9170   StoreSDNode *Index = St;
9171   while (Index) {
9172     // If the chain has more than one use, then we can't reorder the mem ops.
9173     if (Index != St && !SDValue(Index, 0)->hasOneUse())
9174       break;
9175
9176     // Find the base pointer and offset for this memory node.
9177     BaseIndexOffset Ptr = BaseIndexOffset::match(Index->getBasePtr());
9178
9179     // Check that the base pointer is the same as the original one.
9180     if (!Ptr.equalBaseIndex(BasePtr))
9181       break;
9182
9183     // Check that the alignment is the same.
9184     if (Index->getAlignment() != St->getAlignment())
9185       break;
9186
9187     // The memory operands must not be volatile.
9188     if (Index->isVolatile() || Index->isIndexed())
9189       break;
9190
9191     // No truncation.
9192     if (StoreSDNode *St = dyn_cast<StoreSDNode>(Index))
9193       if (St->isTruncatingStore())
9194         break;
9195
9196     // The stored memory type must be the same.
9197     if (Index->getMemoryVT() != MemVT)
9198       break;
9199
9200     // We do not allow unaligned stores because we want to prevent overriding
9201     // stores.
9202     if (Index->getAlignment()*8 != MemVT.getSizeInBits())
9203       break;
9204
9205     // We found a potential memory operand to merge.
9206     StoreNodes.push_back(MemOpLink(Index, Ptr.Offset, Seq++));
9207
9208     // Find the next memory operand in the chain. If the next operand in the
9209     // chain is a store then move up and continue the scan with the next
9210     // memory operand. If the next operand is a load save it and use alias
9211     // information to check if it interferes with anything.
9212     SDNode *NextInChain = Index->getChain().getNode();
9213     while (1) {
9214       if (StoreSDNode *STn = dyn_cast<StoreSDNode>(NextInChain)) {
9215         // We found a store node. Use it for the next iteration.
9216         Index = STn;
9217         break;
9218       } else if (LoadSDNode *Ldn = dyn_cast<LoadSDNode>(NextInChain)) {
9219         if (Ldn->isVolatile()) {
9220           Index = nullptr;
9221           break;
9222         }
9223
9224         // Save the load node for later. Continue the scan.
9225         AliasLoadNodes.push_back(Ldn);
9226         NextInChain = Ldn->getChain().getNode();
9227         continue;
9228       } else {
9229         Index = nullptr;
9230         break;
9231       }
9232     }
9233   }
9234
9235   // Check if there is anything to merge.
9236   if (StoreNodes.size() < 2)
9237     return false;
9238
9239   // Sort the memory operands according to their distance from the base pointer.
9240   std::sort(StoreNodes.begin(), StoreNodes.end(),
9241             [](MemOpLink LHS, MemOpLink RHS) {
9242     return LHS.OffsetFromBase < RHS.OffsetFromBase ||
9243            (LHS.OffsetFromBase == RHS.OffsetFromBase &&
9244             LHS.SequenceNum > RHS.SequenceNum);
9245   });
9246
9247   // Scan the memory operations on the chain and find the first non-consecutive
9248   // store memory address.
9249   unsigned LastConsecutiveStore = 0;
9250   int64_t StartAddress = StoreNodes[0].OffsetFromBase;
9251   for (unsigned i = 0, e = StoreNodes.size(); i < e; ++i) {
9252
9253     // Check that the addresses are consecutive starting from the second
9254     // element in the list of stores.
9255     if (i > 0) {
9256       int64_t CurrAddress = StoreNodes[i].OffsetFromBase;
9257       if (CurrAddress - StartAddress != (ElementSizeBytes * i))
9258         break;
9259     }
9260
9261     bool Alias = false;
9262     // Check if this store interferes with any of the loads that we found.
9263     for (unsigned ld = 0, lde = AliasLoadNodes.size(); ld < lde; ++ld)
9264       if (isAlias(AliasLoadNodes[ld], StoreNodes[i].MemNode)) {
9265         Alias = true;
9266         break;
9267       }
9268     // We found a load that alias with this store. Stop the sequence.
9269     if (Alias)
9270       break;
9271
9272     // Mark this node as useful.
9273     LastConsecutiveStore = i;
9274   }
9275
9276   // The node with the lowest store address.
9277   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
9278
9279   // Store the constants into memory as one consecutive store.
9280   if (!IsLoadSrc) {
9281     unsigned LastLegalType = 0;
9282     unsigned LastLegalVectorType = 0;
9283     bool NonZero = false;
9284     for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
9285       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
9286       SDValue StoredVal = St->getValue();
9287
9288       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(StoredVal)) {
9289         NonZero |= !C->isNullValue();
9290       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(StoredVal)) {
9291         NonZero |= !C->getConstantFPValue()->isNullValue();
9292       } else {
9293         // Non-constant.
9294         break;
9295       }
9296
9297       // Find a legal type for the constant store.
9298       unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
9299       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9300       if (TLI.isTypeLegal(StoreTy))
9301         LastLegalType = i+1;
9302       // Or check whether a truncstore is legal.
9303       else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
9304                TargetLowering::TypePromoteInteger) {
9305         EVT LegalizedStoredValueTy =
9306           TLI.getTypeToTransformTo(*DAG.getContext(), StoredVal.getValueType());
9307         if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy))
9308           LastLegalType = i+1;
9309       }
9310
9311       // Find a legal type for the vector store.
9312       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
9313       if (TLI.isTypeLegal(Ty))
9314         LastLegalVectorType = i + 1;
9315     }
9316
9317     // We only use vectors if the constant is known to be zero and the
9318     // function is not marked with the noimplicitfloat attribute.
9319     if (NonZero || NoVectors)
9320       LastLegalVectorType = 0;
9321
9322     // Check if we found a legal integer type to store.
9323     if (LastLegalType == 0 && LastLegalVectorType == 0)
9324       return false;
9325
9326     bool UseVector = (LastLegalVectorType > LastLegalType) && !NoVectors;
9327     unsigned NumElem = UseVector ? LastLegalVectorType : LastLegalType;
9328
9329     // Make sure we have something to merge.
9330     if (NumElem < 2)
9331       return false;
9332
9333     unsigned EarliestNodeUsed = 0;
9334     for (unsigned i=0; i < NumElem; ++i) {
9335       // Find a chain for the new wide-store operand. Notice that some
9336       // of the store nodes that we found may not be selected for inclusion
9337       // in the wide store. The chain we use needs to be the chain of the
9338       // earliest store node which is *used* and replaced by the wide store.
9339       if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
9340         EarliestNodeUsed = i;
9341     }
9342
9343     // The earliest Node in the DAG.
9344     LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
9345     SDLoc DL(StoreNodes[0].MemNode);
9346
9347     SDValue StoredVal;
9348     if (UseVector) {
9349       // Find a legal type for the vector store.
9350       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
9351       assert(TLI.isTypeLegal(Ty) && "Illegal vector store");
9352       StoredVal = DAG.getConstant(0, Ty);
9353     } else {
9354       unsigned StoreBW = NumElem * ElementSizeBytes * 8;
9355       APInt StoreInt(StoreBW, 0);
9356
9357       // Construct a single integer constant which is made of the smaller
9358       // constant inputs.
9359       bool IsLE = TLI.isLittleEndian();
9360       for (unsigned i = 0; i < NumElem ; ++i) {
9361         unsigned Idx = IsLE ?(NumElem - 1 - i) : i;
9362         StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[Idx].MemNode);
9363         SDValue Val = St->getValue();
9364         StoreInt<<=ElementSizeBytes*8;
9365         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Val)) {
9366           StoreInt|=C->getAPIntValue().zext(StoreBW);
9367         } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(Val)) {
9368           StoreInt|= C->getValueAPF().bitcastToAPInt().zext(StoreBW);
9369         } else {
9370           assert(false && "Invalid constant element type");
9371         }
9372       }
9373
9374       // Create the new Load and Store operations.
9375       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9376       StoredVal = DAG.getConstant(StoreInt, StoreTy);
9377     }
9378
9379     SDValue NewStore = DAG.getStore(EarliestOp->getChain(), DL, StoredVal,
9380                                     FirstInChain->getBasePtr(),
9381                                     FirstInChain->getPointerInfo(),
9382                                     false, false,
9383                                     FirstInChain->getAlignment());
9384
9385     // Replace the first store with the new store
9386     CombineTo(EarliestOp, NewStore);
9387     // Erase all other stores.
9388     for (unsigned i = 0; i < NumElem ; ++i) {
9389       if (StoreNodes[i].MemNode == EarliestOp)
9390         continue;
9391       StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
9392       // ReplaceAllUsesWith will replace all uses that existed when it was
9393       // called, but graph optimizations may cause new ones to appear. For
9394       // example, the case in pr14333 looks like
9395       //
9396       //  St's chain -> St -> another store -> X
9397       //
9398       // And the only difference from St to the other store is the chain.
9399       // When we change it's chain to be St's chain they become identical,
9400       // get CSEed and the net result is that X is now a use of St.
9401       // Since we know that St is redundant, just iterate.
9402       while (!St->use_empty())
9403         DAG.ReplaceAllUsesWith(SDValue(St, 0), St->getChain());
9404       deleteAndRecombine(St);
9405     }
9406
9407     return true;
9408   }
9409
9410   // Below we handle the case of multiple consecutive stores that
9411   // come from multiple consecutive loads. We merge them into a single
9412   // wide load and a single wide store.
9413
9414   // Look for load nodes which are used by the stored values.
9415   SmallVector<MemOpLink, 8> LoadNodes;
9416
9417   // Find acceptable loads. Loads need to have the same chain (token factor),
9418   // must not be zext, volatile, indexed, and they must be consecutive.
9419   BaseIndexOffset LdBasePtr;
9420   for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
9421     StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
9422     LoadSDNode *Ld = dyn_cast<LoadSDNode>(St->getValue());
9423     if (!Ld) break;
9424
9425     // Loads must only have one use.
9426     if (!Ld->hasNUsesOfValue(1, 0))
9427       break;
9428
9429     // Check that the alignment is the same as the stores.
9430     if (Ld->getAlignment() != St->getAlignment())
9431       break;
9432
9433     // The memory operands must not be volatile.
9434     if (Ld->isVolatile() || Ld->isIndexed())
9435       break;
9436
9437     // We do not accept ext loads.
9438     if (Ld->getExtensionType() != ISD::NON_EXTLOAD)
9439       break;
9440
9441     // The stored memory type must be the same.
9442     if (Ld->getMemoryVT() != MemVT)
9443       break;
9444
9445     BaseIndexOffset LdPtr = BaseIndexOffset::match(Ld->getBasePtr());
9446     // If this is not the first ptr that we check.
9447     if (LdBasePtr.Base.getNode()) {
9448       // The base ptr must be the same.
9449       if (!LdPtr.equalBaseIndex(LdBasePtr))
9450         break;
9451     } else {
9452       // Check that all other base pointers are the same as this one.
9453       LdBasePtr = LdPtr;
9454     }
9455
9456     // We found a potential memory operand to merge.
9457     LoadNodes.push_back(MemOpLink(Ld, LdPtr.Offset, 0));
9458   }
9459
9460   if (LoadNodes.size() < 2)
9461     return false;
9462
9463   // If we have load/store pair instructions and we only have two values,
9464   // don't bother.
9465   unsigned RequiredAlignment;
9466   if (LoadNodes.size() == 2 && TLI.hasPairedLoad(MemVT, RequiredAlignment) &&
9467       St->getAlignment() >= RequiredAlignment)
9468     return false;
9469
9470   // Scan the memory operations on the chain and find the first non-consecutive
9471   // load memory address. These variables hold the index in the store node
9472   // array.
9473   unsigned LastConsecutiveLoad = 0;
9474   // This variable refers to the size and not index in the array.
9475   unsigned LastLegalVectorType = 0;
9476   unsigned LastLegalIntegerType = 0;
9477   StartAddress = LoadNodes[0].OffsetFromBase;
9478   SDValue FirstChain = LoadNodes[0].MemNode->getChain();
9479   for (unsigned i = 1; i < LoadNodes.size(); ++i) {
9480     // All loads much share the same chain.
9481     if (LoadNodes[i].MemNode->getChain() != FirstChain)
9482       break;
9483
9484     int64_t CurrAddress = LoadNodes[i].OffsetFromBase;
9485     if (CurrAddress - StartAddress != (ElementSizeBytes * i))
9486       break;
9487     LastConsecutiveLoad = i;
9488
9489     // Find a legal type for the vector store.
9490     EVT StoreTy = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
9491     if (TLI.isTypeLegal(StoreTy))
9492       LastLegalVectorType = i + 1;
9493
9494     // Find a legal type for the integer store.
9495     unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
9496     StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9497     if (TLI.isTypeLegal(StoreTy))
9498       LastLegalIntegerType = i + 1;
9499     // Or check whether a truncstore and extload is legal.
9500     else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
9501              TargetLowering::TypePromoteInteger) {
9502       EVT LegalizedStoredValueTy =
9503         TLI.getTypeToTransformTo(*DAG.getContext(), StoreTy);
9504       if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy) &&
9505           TLI.isLoadExtLegal(ISD::ZEXTLOAD, StoreTy) &&
9506           TLI.isLoadExtLegal(ISD::SEXTLOAD, StoreTy) &&
9507           TLI.isLoadExtLegal(ISD::EXTLOAD, StoreTy))
9508         LastLegalIntegerType = i+1;
9509     }
9510   }
9511
9512   // Only use vector types if the vector type is larger than the integer type.
9513   // If they are the same, use integers.
9514   bool UseVectorTy = LastLegalVectorType > LastLegalIntegerType && !NoVectors;
9515   unsigned LastLegalType = std::max(LastLegalVectorType, LastLegalIntegerType);
9516
9517   // We add +1 here because the LastXXX variables refer to location while
9518   // the NumElem refers to array/index size.
9519   unsigned NumElem = std::min(LastConsecutiveStore, LastConsecutiveLoad) + 1;
9520   NumElem = std::min(LastLegalType, NumElem);
9521
9522   if (NumElem < 2)
9523     return false;
9524
9525   // The earliest Node in the DAG.
9526   unsigned EarliestNodeUsed = 0;
9527   LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
9528   for (unsigned i=1; i<NumElem; ++i) {
9529     // Find a chain for the new wide-store operand. Notice that some
9530     // of the store nodes that we found may not be selected for inclusion
9531     // in the wide store. The chain we use needs to be the chain of the
9532     // earliest store node which is *used* and replaced by the wide store.
9533     if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
9534       EarliestNodeUsed = i;
9535   }
9536
9537   // Find if it is better to use vectors or integers to load and store
9538   // to memory.
9539   EVT JointMemOpVT;
9540   if (UseVectorTy) {
9541     JointMemOpVT = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
9542   } else {
9543     unsigned StoreBW = NumElem * ElementSizeBytes * 8;
9544     JointMemOpVT = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9545   }
9546
9547   SDLoc LoadDL(LoadNodes[0].MemNode);
9548   SDLoc StoreDL(StoreNodes[0].MemNode);
9549
9550   LoadSDNode *FirstLoad = cast<LoadSDNode>(LoadNodes[0].MemNode);
9551   SDValue NewLoad = DAG.getLoad(JointMemOpVT, LoadDL,
9552                                 FirstLoad->getChain(),
9553                                 FirstLoad->getBasePtr(),
9554                                 FirstLoad->getPointerInfo(),
9555                                 false, false, false,
9556                                 FirstLoad->getAlignment());
9557
9558   SDValue NewStore = DAG.getStore(EarliestOp->getChain(), StoreDL, NewLoad,
9559                                   FirstInChain->getBasePtr(),
9560                                   FirstInChain->getPointerInfo(), false, false,
9561                                   FirstInChain->getAlignment());
9562
9563   // Replace one of the loads with the new load.
9564   LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[0].MemNode);
9565   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1),
9566                                 SDValue(NewLoad.getNode(), 1));
9567
9568   // Remove the rest of the load chains.
9569   for (unsigned i = 1; i < NumElem ; ++i) {
9570     // Replace all chain users of the old load nodes with the chain of the new
9571     // load node.
9572     LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[i].MemNode);
9573     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Ld->getChain());
9574   }
9575
9576   // Replace the first store with the new store.
9577   CombineTo(EarliestOp, NewStore);
9578   // Erase all other stores.
9579   for (unsigned i = 0; i < NumElem ; ++i) {
9580     // Remove all Store nodes.
9581     if (StoreNodes[i].MemNode == EarliestOp)
9582       continue;
9583     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
9584     DAG.ReplaceAllUsesOfValueWith(SDValue(St, 0), St->getChain());
9585     deleteAndRecombine(St);
9586   }
9587
9588   return true;
9589 }
9590
9591 SDValue DAGCombiner::visitSTORE(SDNode *N) {
9592   StoreSDNode *ST  = cast<StoreSDNode>(N);
9593   SDValue Chain = ST->getChain();
9594   SDValue Value = ST->getValue();
9595   SDValue Ptr   = ST->getBasePtr();
9596
9597   // If this is a store of a bit convert, store the input value if the
9598   // resultant store does not need a higher alignment than the original.
9599   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
9600       ST->isUnindexed()) {
9601     unsigned OrigAlign = ST->getAlignment();
9602     EVT SVT = Value.getOperand(0).getValueType();
9603     unsigned Align = TLI.getDataLayout()->
9604       getABITypeAlignment(SVT.getTypeForEVT(*DAG.getContext()));
9605     if (Align <= OrigAlign &&
9606         ((!LegalOperations && !ST->isVolatile()) ||
9607          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
9608       return DAG.getStore(Chain, SDLoc(N), Value.getOperand(0),
9609                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
9610                           ST->isNonTemporal(), OrigAlign,
9611                           ST->getAAInfo());
9612   }
9613
9614   // Turn 'store undef, Ptr' -> nothing.
9615   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
9616     return Chain;
9617
9618   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
9619   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
9620     // NOTE: If the original store is volatile, this transform must not increase
9621     // the number of stores.  For example, on x86-32 an f64 can be stored in one
9622     // processor operation but an i64 (which is not legal) requires two.  So the
9623     // transform should not be done in this case.
9624     if (Value.getOpcode() != ISD::TargetConstantFP) {
9625       SDValue Tmp;
9626       switch (CFP->getSimpleValueType(0).SimpleTy) {
9627       default: llvm_unreachable("Unknown FP type");
9628       case MVT::f16:    // We don't do this for these yet.
9629       case MVT::f80:
9630       case MVT::f128:
9631       case MVT::ppcf128:
9632         break;
9633       case MVT::f32:
9634         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
9635             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
9636           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
9637                               bitcastToAPInt().getZExtValue(), MVT::i32);
9638           return DAG.getStore(Chain, SDLoc(N), Tmp,
9639                               Ptr, ST->getMemOperand());
9640         }
9641         break;
9642       case MVT::f64:
9643         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
9644              !ST->isVolatile()) ||
9645             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
9646           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
9647                                 getZExtValue(), MVT::i64);
9648           return DAG.getStore(Chain, SDLoc(N), Tmp,
9649                               Ptr, ST->getMemOperand());
9650         }
9651
9652         if (!ST->isVolatile() &&
9653             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
9654           // Many FP stores are not made apparent until after legalize, e.g. for
9655           // argument passing.  Since this is so common, custom legalize the
9656           // 64-bit integer store into two 32-bit stores.
9657           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
9658           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, MVT::i32);
9659           SDValue Hi = DAG.getConstant(Val >> 32, MVT::i32);
9660           if (TLI.isBigEndian()) std::swap(Lo, Hi);
9661
9662           unsigned Alignment = ST->getAlignment();
9663           bool isVolatile = ST->isVolatile();
9664           bool isNonTemporal = ST->isNonTemporal();
9665           AAMDNodes AAInfo = ST->getAAInfo();
9666
9667           SDValue St0 = DAG.getStore(Chain, SDLoc(ST), Lo,
9668                                      Ptr, ST->getPointerInfo(),
9669                                      isVolatile, isNonTemporal,
9670                                      ST->getAlignment(), AAInfo);
9671           Ptr = DAG.getNode(ISD::ADD, SDLoc(N), Ptr.getValueType(), Ptr,
9672                             DAG.getConstant(4, Ptr.getValueType()));
9673           Alignment = MinAlign(Alignment, 4U);
9674           SDValue St1 = DAG.getStore(Chain, SDLoc(ST), Hi,
9675                                      Ptr, ST->getPointerInfo().getWithOffset(4),
9676                                      isVolatile, isNonTemporal,
9677                                      Alignment, AAInfo);
9678           return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other,
9679                              St0, St1);
9680         }
9681
9682         break;
9683       }
9684     }
9685   }
9686
9687   // Try to infer better alignment information than the store already has.
9688   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
9689     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
9690       if (Align > ST->getAlignment())
9691         return DAG.getTruncStore(Chain, SDLoc(N), Value,
9692                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
9693                                  ST->isVolatile(), ST->isNonTemporal(), Align,
9694                                  ST->getAAInfo());
9695     }
9696   }
9697
9698   // Try transforming a pair floating point load / store ops to integer
9699   // load / store ops.
9700   SDValue NewST = TransformFPLoadStorePair(N);
9701   if (NewST.getNode())
9702     return NewST;
9703
9704   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA :
9705     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
9706 #ifndef NDEBUG
9707   if (CombinerAAOnlyFunc.getNumOccurrences() &&
9708       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
9709     UseAA = false;
9710 #endif
9711   if (UseAA && ST->isUnindexed()) {
9712     // Walk up chain skipping non-aliasing memory nodes.
9713     SDValue BetterChain = FindBetterChain(N, Chain);
9714
9715     // If there is a better chain.
9716     if (Chain != BetterChain) {
9717       SDValue ReplStore;
9718
9719       // Replace the chain to avoid dependency.
9720       if (ST->isTruncatingStore()) {
9721         ReplStore = DAG.getTruncStore(BetterChain, SDLoc(N), Value, Ptr,
9722                                       ST->getMemoryVT(), ST->getMemOperand());
9723       } else {
9724         ReplStore = DAG.getStore(BetterChain, SDLoc(N), Value, Ptr,
9725                                  ST->getMemOperand());
9726       }
9727
9728       // Create token to keep both nodes around.
9729       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
9730                                   MVT::Other, Chain, ReplStore);
9731
9732       // Make sure the new and old chains are cleaned up.
9733       AddToWorklist(Token.getNode());
9734
9735       // Don't add users to work list.
9736       return CombineTo(N, Token, false);
9737     }
9738   }
9739
9740   // Try transforming N to an indexed store.
9741   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
9742     return SDValue(N, 0);
9743
9744   // FIXME: is there such a thing as a truncating indexed store?
9745   if (ST->isTruncatingStore() && ST->isUnindexed() &&
9746       Value.getValueType().isInteger()) {
9747     // See if we can simplify the input to this truncstore with knowledge that
9748     // only the low bits are being used.  For example:
9749     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
9750     SDValue Shorter =
9751       GetDemandedBits(Value,
9752                       APInt::getLowBitsSet(
9753                         Value.getValueType().getScalarType().getSizeInBits(),
9754                         ST->getMemoryVT().getScalarType().getSizeInBits()));
9755     AddToWorklist(Value.getNode());
9756     if (Shorter.getNode())
9757       return DAG.getTruncStore(Chain, SDLoc(N), Shorter,
9758                                Ptr, ST->getMemoryVT(), ST->getMemOperand());
9759
9760     // Otherwise, see if we can simplify the operation with
9761     // SimplifyDemandedBits, which only works if the value has a single use.
9762     if (SimplifyDemandedBits(Value,
9763                         APInt::getLowBitsSet(
9764                           Value.getValueType().getScalarType().getSizeInBits(),
9765                           ST->getMemoryVT().getScalarType().getSizeInBits())))
9766       return SDValue(N, 0);
9767   }
9768
9769   // If this is a load followed by a store to the same location, then the store
9770   // is dead/noop.
9771   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
9772     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
9773         ST->isUnindexed() && !ST->isVolatile() &&
9774         // There can't be any side effects between the load and store, such as
9775         // a call or store.
9776         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
9777       // The store is dead, remove it.
9778       return Chain;
9779     }
9780   }
9781
9782   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
9783   // truncating store.  We can do this even if this is already a truncstore.
9784   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
9785       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
9786       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
9787                             ST->getMemoryVT())) {
9788     return DAG.getTruncStore(Chain, SDLoc(N), Value.getOperand(0),
9789                              Ptr, ST->getMemoryVT(), ST->getMemOperand());
9790   }
9791
9792   // Only perform this optimization before the types are legal, because we
9793   // don't want to perform this optimization on every DAGCombine invocation.
9794   if (!LegalTypes) {
9795     bool EverChanged = false;
9796
9797     do {
9798       // There can be multiple store sequences on the same chain.
9799       // Keep trying to merge store sequences until we are unable to do so
9800       // or until we merge the last store on the chain.
9801       bool Changed = MergeConsecutiveStores(ST);
9802       EverChanged |= Changed;
9803       if (!Changed) break;
9804     } while (ST->getOpcode() != ISD::DELETED_NODE);
9805
9806     if (EverChanged)
9807       return SDValue(N, 0);
9808   }
9809
9810   return ReduceLoadOpStoreWidth(N);
9811 }
9812
9813 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
9814   SDValue InVec = N->getOperand(0);
9815   SDValue InVal = N->getOperand(1);
9816   SDValue EltNo = N->getOperand(2);
9817   SDLoc dl(N);
9818
9819   // If the inserted element is an UNDEF, just use the input vector.
9820   if (InVal.getOpcode() == ISD::UNDEF)
9821     return InVec;
9822
9823   EVT VT = InVec.getValueType();
9824
9825   // If we can't generate a legal BUILD_VECTOR, exit
9826   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
9827     return SDValue();
9828
9829   // Check that we know which element is being inserted
9830   if (!isa<ConstantSDNode>(EltNo))
9831     return SDValue();
9832   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9833
9834   // Canonicalize insert_vector_elt dag nodes.
9835   // Example:
9836   // (insert_vector_elt (insert_vector_elt A, Idx0), Idx1)
9837   // -> (insert_vector_elt (insert_vector_elt A, Idx1), Idx0)
9838   //
9839   // Do this only if the child insert_vector node has one use; also
9840   // do this only if indices are both constants and Idx1 < Idx0.
9841   if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT && InVec.hasOneUse()
9842       && isa<ConstantSDNode>(InVec.getOperand(2))) {
9843     unsigned OtherElt =
9844       cast<ConstantSDNode>(InVec.getOperand(2))->getZExtValue();
9845     if (Elt < OtherElt) {
9846       // Swap nodes.
9847       SDValue NewOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(N), VT,
9848                                   InVec.getOperand(0), InVal, EltNo);
9849       AddToWorklist(NewOp.getNode());
9850       return DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(InVec.getNode()),
9851                          VT, NewOp, InVec.getOperand(1), InVec.getOperand(2));
9852     }
9853   }
9854
9855   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
9856   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
9857   // vector elements.
9858   SmallVector<SDValue, 8> Ops;
9859   // Do not combine these two vectors if the output vector will not replace
9860   // the input vector.
9861   if (InVec.getOpcode() == ISD::BUILD_VECTOR && InVec.hasOneUse()) {
9862     Ops.append(InVec.getNode()->op_begin(),
9863                InVec.getNode()->op_end());
9864   } else if (InVec.getOpcode() == ISD::UNDEF) {
9865     unsigned NElts = VT.getVectorNumElements();
9866     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
9867   } else {
9868     return SDValue();
9869   }
9870
9871   // Insert the element
9872   if (Elt < Ops.size()) {
9873     // All the operands of BUILD_VECTOR must have the same type;
9874     // we enforce that here.
9875     EVT OpVT = Ops[0].getValueType();
9876     if (InVal.getValueType() != OpVT)
9877       InVal = OpVT.bitsGT(InVal.getValueType()) ?
9878                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
9879                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
9880     Ops[Elt] = InVal;
9881   }
9882
9883   // Return the new vector
9884   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
9885 }
9886
9887 SDValue DAGCombiner::ReplaceExtractVectorEltOfLoadWithNarrowedLoad(
9888     SDNode *EVE, EVT InVecVT, SDValue EltNo, LoadSDNode *OriginalLoad) {
9889   EVT ResultVT = EVE->getValueType(0);
9890   EVT VecEltVT = InVecVT.getVectorElementType();
9891   unsigned Align = OriginalLoad->getAlignment();
9892   unsigned NewAlign = TLI.getDataLayout()->getABITypeAlignment(
9893       VecEltVT.getTypeForEVT(*DAG.getContext()));
9894
9895   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, VecEltVT))
9896     return SDValue();
9897
9898   Align = NewAlign;
9899
9900   SDValue NewPtr = OriginalLoad->getBasePtr();
9901   SDValue Offset;
9902   EVT PtrType = NewPtr.getValueType();
9903   MachinePointerInfo MPI;
9904   if (auto *ConstEltNo = dyn_cast<ConstantSDNode>(EltNo)) {
9905     int Elt = ConstEltNo->getZExtValue();
9906     unsigned PtrOff = VecEltVT.getSizeInBits() * Elt / 8;
9907     if (TLI.isBigEndian())
9908       PtrOff = InVecVT.getSizeInBits() / 8 - PtrOff;
9909     Offset = DAG.getConstant(PtrOff, PtrType);
9910     MPI = OriginalLoad->getPointerInfo().getWithOffset(PtrOff);
9911   } else {
9912     Offset = DAG.getNode(
9913         ISD::MUL, SDLoc(EVE), EltNo.getValueType(), EltNo,
9914         DAG.getConstant(VecEltVT.getStoreSize(), EltNo.getValueType()));
9915     if (TLI.isBigEndian())
9916       Offset = DAG.getNode(
9917           ISD::SUB, SDLoc(EVE), EltNo.getValueType(),
9918           DAG.getConstant(InVecVT.getStoreSize(), EltNo.getValueType()), Offset);
9919     MPI = OriginalLoad->getPointerInfo();
9920   }
9921   NewPtr = DAG.getNode(ISD::ADD, SDLoc(EVE), PtrType, NewPtr, Offset);
9922
9923   // The replacement we need to do here is a little tricky: we need to
9924   // replace an extractelement of a load with a load.
9925   // Use ReplaceAllUsesOfValuesWith to do the replacement.
9926   // Note that this replacement assumes that the extractvalue is the only
9927   // use of the load; that's okay because we don't want to perform this
9928   // transformation in other cases anyway.
9929   SDValue Load;
9930   SDValue Chain;
9931   if (ResultVT.bitsGT(VecEltVT)) {
9932     // If the result type of vextract is wider than the load, then issue an
9933     // extending load instead.
9934     ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, VecEltVT)
9935                                    ? ISD::ZEXTLOAD
9936                                    : ISD::EXTLOAD;
9937     Load = DAG.getExtLoad(
9938         ExtType, SDLoc(EVE), ResultVT, OriginalLoad->getChain(), NewPtr, MPI,
9939         VecEltVT, OriginalLoad->isVolatile(), OriginalLoad->isNonTemporal(),
9940         OriginalLoad->isInvariant(), Align, OriginalLoad->getAAInfo());
9941     Chain = Load.getValue(1);
9942   } else {
9943     Load = DAG.getLoad(
9944         VecEltVT, SDLoc(EVE), OriginalLoad->getChain(), NewPtr, MPI,
9945         OriginalLoad->isVolatile(), OriginalLoad->isNonTemporal(),
9946         OriginalLoad->isInvariant(), Align, OriginalLoad->getAAInfo());
9947     Chain = Load.getValue(1);
9948     if (ResultVT.bitsLT(VecEltVT))
9949       Load = DAG.getNode(ISD::TRUNCATE, SDLoc(EVE), ResultVT, Load);
9950     else
9951       Load = DAG.getNode(ISD::BITCAST, SDLoc(EVE), ResultVT, Load);
9952   }
9953   WorklistRemover DeadNodes(*this);
9954   SDValue From[] = { SDValue(EVE, 0), SDValue(OriginalLoad, 1) };
9955   SDValue To[] = { Load, Chain };
9956   DAG.ReplaceAllUsesOfValuesWith(From, To, 2);
9957   // Since we're explicitly calling ReplaceAllUses, add the new node to the
9958   // worklist explicitly as well.
9959   AddToWorklist(Load.getNode());
9960   AddUsersToWorklist(Load.getNode()); // Add users too
9961   // Make sure to revisit this node to clean it up; it will usually be dead.
9962   AddToWorklist(EVE);
9963   ++OpsNarrowed;
9964   return SDValue(EVE, 0);
9965 }
9966
9967 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
9968   // (vextract (scalar_to_vector val, 0) -> val
9969   SDValue InVec = N->getOperand(0);
9970   EVT VT = InVec.getValueType();
9971   EVT NVT = N->getValueType(0);
9972
9973   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
9974     // Check if the result type doesn't match the inserted element type. A
9975     // SCALAR_TO_VECTOR may truncate the inserted element and the
9976     // EXTRACT_VECTOR_ELT may widen the extracted vector.
9977     SDValue InOp = InVec.getOperand(0);
9978     if (InOp.getValueType() != NVT) {
9979       assert(InOp.getValueType().isInteger() && NVT.isInteger());
9980       return DAG.getSExtOrTrunc(InOp, SDLoc(InVec), NVT);
9981     }
9982     return InOp;
9983   }
9984
9985   SDValue EltNo = N->getOperand(1);
9986   bool ConstEltNo = isa<ConstantSDNode>(EltNo);
9987
9988   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
9989   // We only perform this optimization before the op legalization phase because
9990   // we may introduce new vector instructions which are not backed by TD
9991   // patterns. For example on AVX, extracting elements from a wide vector
9992   // without using extract_subvector. However, if we can find an underlying
9993   // scalar value, then we can always use that.
9994   if (InVec.getOpcode() == ISD::VECTOR_SHUFFLE
9995       && ConstEltNo) {
9996     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9997     int NumElem = VT.getVectorNumElements();
9998     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
9999     // Find the new index to extract from.
10000     int OrigElt = SVOp->getMaskElt(Elt);
10001
10002     // Extracting an undef index is undef.
10003     if (OrigElt == -1)
10004       return DAG.getUNDEF(NVT);
10005
10006     // Select the right vector half to extract from.
10007     SDValue SVInVec;
10008     if (OrigElt < NumElem) {
10009       SVInVec = InVec->getOperand(0);
10010     } else {
10011       SVInVec = InVec->getOperand(1);
10012       OrigElt -= NumElem;
10013     }
10014
10015     if (SVInVec.getOpcode() == ISD::BUILD_VECTOR) {
10016       SDValue InOp = SVInVec.getOperand(OrigElt);
10017       if (InOp.getValueType() != NVT) {
10018         assert(InOp.getValueType().isInteger() && NVT.isInteger());
10019         InOp = DAG.getSExtOrTrunc(InOp, SDLoc(SVInVec), NVT);
10020       }
10021
10022       return InOp;
10023     }
10024
10025     // FIXME: We should handle recursing on other vector shuffles and
10026     // scalar_to_vector here as well.
10027
10028     if (!LegalOperations) {
10029       EVT IndexTy = TLI.getVectorIdxTy();
10030       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(N), NVT,
10031                          SVInVec, DAG.getConstant(OrigElt, IndexTy));
10032     }
10033   }
10034
10035   bool BCNumEltsChanged = false;
10036   EVT ExtVT = VT.getVectorElementType();
10037   EVT LVT = ExtVT;
10038
10039   // If the result of load has to be truncated, then it's not necessarily
10040   // profitable.
10041   if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
10042     return SDValue();
10043
10044   if (InVec.getOpcode() == ISD::BITCAST) {
10045     // Don't duplicate a load with other uses.
10046     if (!InVec.hasOneUse())
10047       return SDValue();
10048
10049     EVT BCVT = InVec.getOperand(0).getValueType();
10050     if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
10051       return SDValue();
10052     if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
10053       BCNumEltsChanged = true;
10054     InVec = InVec.getOperand(0);
10055     ExtVT = BCVT.getVectorElementType();
10056   }
10057
10058   // (vextract (vN[if]M load $addr), i) -> ([if]M load $addr + i * size)
10059   if (!LegalOperations && !ConstEltNo && InVec.hasOneUse() &&
10060       ISD::isNormalLoad(InVec.getNode()) &&
10061       !N->getOperand(1)->hasPredecessor(InVec.getNode())) {
10062     SDValue Index = N->getOperand(1);
10063     if (LoadSDNode *OrigLoad = dyn_cast<LoadSDNode>(InVec))
10064       return ReplaceExtractVectorEltOfLoadWithNarrowedLoad(N, VT, Index,
10065                                                            OrigLoad);
10066   }
10067
10068   // Perform only after legalization to ensure build_vector / vector_shuffle
10069   // optimizations have already been done.
10070   if (!LegalOperations) return SDValue();
10071
10072   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
10073   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
10074   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
10075
10076   if (ConstEltNo) {
10077     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
10078
10079     LoadSDNode *LN0 = nullptr;
10080     const ShuffleVectorSDNode *SVN = nullptr;
10081     if (ISD::isNormalLoad(InVec.getNode())) {
10082       LN0 = cast<LoadSDNode>(InVec);
10083     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
10084                InVec.getOperand(0).getValueType() == ExtVT &&
10085                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
10086       // Don't duplicate a load with other uses.
10087       if (!InVec.hasOneUse())
10088         return SDValue();
10089
10090       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
10091     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
10092       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
10093       // =>
10094       // (load $addr+1*size)
10095
10096       // Don't duplicate a load with other uses.
10097       if (!InVec.hasOneUse())
10098         return SDValue();
10099
10100       // If the bit convert changed the number of elements, it is unsafe
10101       // to examine the mask.
10102       if (BCNumEltsChanged)
10103         return SDValue();
10104
10105       // Select the input vector, guarding against out of range extract vector.
10106       unsigned NumElems = VT.getVectorNumElements();
10107       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
10108       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
10109
10110       if (InVec.getOpcode() == ISD::BITCAST) {
10111         // Don't duplicate a load with other uses.
10112         if (!InVec.hasOneUse())
10113           return SDValue();
10114
10115         InVec = InVec.getOperand(0);
10116       }
10117       if (ISD::isNormalLoad(InVec.getNode())) {
10118         LN0 = cast<LoadSDNode>(InVec);
10119         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
10120         EltNo = DAG.getConstant(Elt, EltNo.getValueType());
10121       }
10122     }
10123
10124     // Make sure we found a non-volatile load and the extractelement is
10125     // the only use.
10126     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
10127       return SDValue();
10128
10129     // If Idx was -1 above, Elt is going to be -1, so just return undef.
10130     if (Elt == -1)
10131       return DAG.getUNDEF(LVT);
10132
10133     return ReplaceExtractVectorEltOfLoadWithNarrowedLoad(N, VT, EltNo, LN0);
10134   }
10135
10136   return SDValue();
10137 }
10138
10139 // Simplify (build_vec (ext )) to (bitcast (build_vec ))
10140 SDValue DAGCombiner::reduceBuildVecExtToExtBuildVec(SDNode *N) {
10141   // We perform this optimization post type-legalization because
10142   // the type-legalizer often scalarizes integer-promoted vectors.
10143   // Performing this optimization before may create bit-casts which
10144   // will be type-legalized to complex code sequences.
10145   // We perform this optimization only before the operation legalizer because we
10146   // may introduce illegal operations.
10147   if (Level != AfterLegalizeVectorOps && Level != AfterLegalizeTypes)
10148     return SDValue();
10149
10150   unsigned NumInScalars = N->getNumOperands();
10151   SDLoc dl(N);
10152   EVT VT = N->getValueType(0);
10153
10154   // Check to see if this is a BUILD_VECTOR of a bunch of values
10155   // which come from any_extend or zero_extend nodes. If so, we can create
10156   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
10157   // optimizations. We do not handle sign-extend because we can't fill the sign
10158   // using shuffles.
10159   EVT SourceType = MVT::Other;
10160   bool AllAnyExt = true;
10161
10162   for (unsigned i = 0; i != NumInScalars; ++i) {
10163     SDValue In = N->getOperand(i);
10164     // Ignore undef inputs.
10165     if (In.getOpcode() == ISD::UNDEF) continue;
10166
10167     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
10168     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
10169
10170     // Abort if the element is not an extension.
10171     if (!ZeroExt && !AnyExt) {
10172       SourceType = MVT::Other;
10173       break;
10174     }
10175
10176     // The input is a ZeroExt or AnyExt. Check the original type.
10177     EVT InTy = In.getOperand(0).getValueType();
10178
10179     // Check that all of the widened source types are the same.
10180     if (SourceType == MVT::Other)
10181       // First time.
10182       SourceType = InTy;
10183     else if (InTy != SourceType) {
10184       // Multiple income types. Abort.
10185       SourceType = MVT::Other;
10186       break;
10187     }
10188
10189     // Check if all of the extends are ANY_EXTENDs.
10190     AllAnyExt &= AnyExt;
10191   }
10192
10193   // In order to have valid types, all of the inputs must be extended from the
10194   // same source type and all of the inputs must be any or zero extend.
10195   // Scalar sizes must be a power of two.
10196   EVT OutScalarTy = VT.getScalarType();
10197   bool ValidTypes = SourceType != MVT::Other &&
10198                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
10199                  isPowerOf2_32(SourceType.getSizeInBits());
10200
10201   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
10202   // turn into a single shuffle instruction.
10203   if (!ValidTypes)
10204     return SDValue();
10205
10206   bool isLE = TLI.isLittleEndian();
10207   unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
10208   assert(ElemRatio > 1 && "Invalid element size ratio");
10209   SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
10210                                DAG.getConstant(0, SourceType);
10211
10212   unsigned NewBVElems = ElemRatio * VT.getVectorNumElements();
10213   SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
10214
10215   // Populate the new build_vector
10216   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
10217     SDValue Cast = N->getOperand(i);
10218     assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
10219             Cast.getOpcode() == ISD::ZERO_EXTEND ||
10220             Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
10221     SDValue In;
10222     if (Cast.getOpcode() == ISD::UNDEF)
10223       In = DAG.getUNDEF(SourceType);
10224     else
10225       In = Cast->getOperand(0);
10226     unsigned Index = isLE ? (i * ElemRatio) :
10227                             (i * ElemRatio + (ElemRatio - 1));
10228
10229     assert(Index < Ops.size() && "Invalid index");
10230     Ops[Index] = In;
10231   }
10232
10233   // The type of the new BUILD_VECTOR node.
10234   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
10235   assert(VecVT.getSizeInBits() == VT.getSizeInBits() &&
10236          "Invalid vector size");
10237   // Check if the new vector type is legal.
10238   if (!isTypeLegal(VecVT)) return SDValue();
10239
10240   // Make the new BUILD_VECTOR.
10241   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
10242
10243   // The new BUILD_VECTOR node has the potential to be further optimized.
10244   AddToWorklist(BV.getNode());
10245   // Bitcast to the desired type.
10246   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
10247 }
10248
10249 SDValue DAGCombiner::reduceBuildVecConvertToConvertBuildVec(SDNode *N) {
10250   EVT VT = N->getValueType(0);
10251
10252   unsigned NumInScalars = N->getNumOperands();
10253   SDLoc dl(N);
10254
10255   EVT SrcVT = MVT::Other;
10256   unsigned Opcode = ISD::DELETED_NODE;
10257   unsigned NumDefs = 0;
10258
10259   for (unsigned i = 0; i != NumInScalars; ++i) {
10260     SDValue In = N->getOperand(i);
10261     unsigned Opc = In.getOpcode();
10262
10263     if (Opc == ISD::UNDEF)
10264       continue;
10265
10266     // If all scalar values are floats and converted from integers.
10267     if (Opcode == ISD::DELETED_NODE &&
10268         (Opc == ISD::UINT_TO_FP || Opc == ISD::SINT_TO_FP)) {
10269       Opcode = Opc;
10270     }
10271
10272     if (Opc != Opcode)
10273       return SDValue();
10274
10275     EVT InVT = In.getOperand(0).getValueType();
10276
10277     // If all scalar values are typed differently, bail out. It's chosen to
10278     // simplify BUILD_VECTOR of integer types.
10279     if (SrcVT == MVT::Other)
10280       SrcVT = InVT;
10281     if (SrcVT != InVT)
10282       return SDValue();
10283     NumDefs++;
10284   }
10285
10286   // If the vector has just one element defined, it's not worth to fold it into
10287   // a vectorized one.
10288   if (NumDefs < 2)
10289     return SDValue();
10290
10291   assert((Opcode == ISD::UINT_TO_FP || Opcode == ISD::SINT_TO_FP)
10292          && "Should only handle conversion from integer to float.");
10293   assert(SrcVT != MVT::Other && "Cannot determine source type!");
10294
10295   EVT NVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumInScalars);
10296
10297   if (!TLI.isOperationLegalOrCustom(Opcode, NVT))
10298     return SDValue();
10299
10300   SmallVector<SDValue, 8> Opnds;
10301   for (unsigned i = 0; i != NumInScalars; ++i) {
10302     SDValue In = N->getOperand(i);
10303
10304     if (In.getOpcode() == ISD::UNDEF)
10305       Opnds.push_back(DAG.getUNDEF(SrcVT));
10306     else
10307       Opnds.push_back(In.getOperand(0));
10308   }
10309   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NVT, Opnds);
10310   AddToWorklist(BV.getNode());
10311
10312   return DAG.getNode(Opcode, dl, VT, BV);
10313 }
10314
10315 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
10316   unsigned NumInScalars = N->getNumOperands();
10317   SDLoc dl(N);
10318   EVT VT = N->getValueType(0);
10319
10320   // A vector built entirely of undefs is undef.
10321   if (ISD::allOperandsUndef(N))
10322     return DAG.getUNDEF(VT);
10323
10324   SDValue V = reduceBuildVecExtToExtBuildVec(N);
10325   if (V.getNode())
10326     return V;
10327
10328   V = reduceBuildVecConvertToConvertBuildVec(N);
10329   if (V.getNode())
10330     return V;
10331
10332   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
10333   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
10334   // at most two distinct vectors, turn this into a shuffle node.
10335
10336   // May only combine to shuffle after legalize if shuffle is legal.
10337   if (LegalOperations &&
10338       !TLI.isOperationLegalOrCustom(ISD::VECTOR_SHUFFLE, VT))
10339     return SDValue();
10340
10341   SDValue VecIn1, VecIn2;
10342   for (unsigned i = 0; i != NumInScalars; ++i) {
10343     // Ignore undef inputs.
10344     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
10345
10346     // If this input is something other than a EXTRACT_VECTOR_ELT with a
10347     // constant index, bail out.
10348     if (N->getOperand(i).getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
10349         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
10350       VecIn1 = VecIn2 = SDValue(nullptr, 0);
10351       break;
10352     }
10353
10354     // We allow up to two distinct input vectors.
10355     SDValue ExtractedFromVec = N->getOperand(i).getOperand(0);
10356     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
10357       continue;
10358
10359     if (!VecIn1.getNode()) {
10360       VecIn1 = ExtractedFromVec;
10361     } else if (!VecIn2.getNode()) {
10362       VecIn2 = ExtractedFromVec;
10363     } else {
10364       // Too many inputs.
10365       VecIn1 = VecIn2 = SDValue(nullptr, 0);
10366       break;
10367     }
10368   }
10369
10370   // If everything is good, we can make a shuffle operation.
10371   if (VecIn1.getNode()) {
10372     SmallVector<int, 8> Mask;
10373     for (unsigned i = 0; i != NumInScalars; ++i) {
10374       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
10375         Mask.push_back(-1);
10376         continue;
10377       }
10378
10379       // If extracting from the first vector, just use the index directly.
10380       SDValue Extract = N->getOperand(i);
10381       SDValue ExtVal = Extract.getOperand(1);
10382       if (Extract.getOperand(0) == VecIn1) {
10383         unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
10384         if (ExtIndex > VT.getVectorNumElements())
10385           return SDValue();
10386
10387         Mask.push_back(ExtIndex);
10388         continue;
10389       }
10390
10391       // Otherwise, use InIdx + VecSize
10392       unsigned Idx = cast<ConstantSDNode>(ExtVal)->getZExtValue();
10393       Mask.push_back(Idx+NumInScalars);
10394     }
10395
10396     // We can't generate a shuffle node with mismatched input and output types.
10397     // Attempt to transform a single input vector to the correct type.
10398     if ((VT != VecIn1.getValueType())) {
10399       // We don't support shuffeling between TWO values of different types.
10400       if (VecIn2.getNode())
10401         return SDValue();
10402
10403       // We only support widening of vectors which are half the size of the
10404       // output registers. For example XMM->YMM widening on X86 with AVX.
10405       if (VecIn1.getValueType().getSizeInBits()*2 != VT.getSizeInBits())
10406         return SDValue();
10407
10408       // If the input vector type has a different base type to the output
10409       // vector type, bail out.
10410       if (VecIn1.getValueType().getVectorElementType() !=
10411           VT.getVectorElementType())
10412         return SDValue();
10413
10414       // Widen the input vector by adding undef values.
10415       VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
10416                            VecIn1, DAG.getUNDEF(VecIn1.getValueType()));
10417     }
10418
10419     // If VecIn2 is unused then change it to undef.
10420     VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
10421
10422     // Check that we were able to transform all incoming values to the same
10423     // type.
10424     if (VecIn2.getValueType() != VecIn1.getValueType() ||
10425         VecIn1.getValueType() != VT)
10426           return SDValue();
10427
10428     // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
10429     if (!isTypeLegal(VT))
10430       return SDValue();
10431
10432     // Return the new VECTOR_SHUFFLE node.
10433     SDValue Ops[2];
10434     Ops[0] = VecIn1;
10435     Ops[1] = VecIn2;
10436     return DAG.getVectorShuffle(VT, dl, Ops[0], Ops[1], &Mask[0]);
10437   }
10438
10439   return SDValue();
10440 }
10441
10442 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
10443   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
10444   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
10445   // inputs come from at most two distinct vectors, turn this into a shuffle
10446   // node.
10447
10448   // If we only have one input vector, we don't need to do any concatenation.
10449   if (N->getNumOperands() == 1)
10450     return N->getOperand(0);
10451
10452   // Check if all of the operands are undefs.
10453   EVT VT = N->getValueType(0);
10454   if (ISD::allOperandsUndef(N))
10455     return DAG.getUNDEF(VT);
10456
10457   // Optimize concat_vectors where one of the vectors is undef.
10458   if (N->getNumOperands() == 2 &&
10459       N->getOperand(1)->getOpcode() == ISD::UNDEF) {
10460     SDValue In = N->getOperand(0);
10461     assert(In.getValueType().isVector() && "Must concat vectors");
10462
10463     // Transform: concat_vectors(scalar, undef) -> scalar_to_vector(sclr).
10464     if (In->getOpcode() == ISD::BITCAST &&
10465         !In->getOperand(0)->getValueType(0).isVector()) {
10466       SDValue Scalar = In->getOperand(0);
10467       EVT SclTy = Scalar->getValueType(0);
10468
10469       if (!SclTy.isFloatingPoint() && !SclTy.isInteger())
10470         return SDValue();
10471
10472       EVT NVT = EVT::getVectorVT(*DAG.getContext(), SclTy,
10473                                  VT.getSizeInBits() / SclTy.getSizeInBits());
10474       if (!TLI.isTypeLegal(NVT) || !TLI.isTypeLegal(Scalar.getValueType()))
10475         return SDValue();
10476
10477       SDLoc dl = SDLoc(N);
10478       SDValue Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, NVT, Scalar);
10479       return DAG.getNode(ISD::BITCAST, dl, VT, Res);
10480     }
10481   }
10482
10483   // fold (concat_vectors (BUILD_VECTOR A, B, ...), (BUILD_VECTOR C, D, ...))
10484   // -> (BUILD_VECTOR A, B, ..., C, D, ...)
10485   if (N->getNumOperands() == 2 &&
10486       N->getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
10487       N->getOperand(1).getOpcode() == ISD::BUILD_VECTOR) {
10488     EVT VT = N->getValueType(0);
10489     SDValue N0 = N->getOperand(0);
10490     SDValue N1 = N->getOperand(1);
10491     SmallVector<SDValue, 8> Opnds;
10492     unsigned BuildVecNumElts =  N0.getNumOperands();
10493
10494     EVT SclTy0 = N0.getOperand(0)->getValueType(0);
10495     EVT SclTy1 = N1.getOperand(0)->getValueType(0);
10496     if (SclTy0.isFloatingPoint()) {
10497       for (unsigned i = 0; i != BuildVecNumElts; ++i)
10498         Opnds.push_back(N0.getOperand(i));
10499       for (unsigned i = 0; i != BuildVecNumElts; ++i)
10500         Opnds.push_back(N1.getOperand(i));
10501     } else {
10502       // If BUILD_VECTOR are from built from integer, they may have different
10503       // operand types. Get the smaller type and truncate all operands to it.
10504       EVT MinTy = SclTy0.bitsLE(SclTy1) ? SclTy0 : SclTy1;
10505       for (unsigned i = 0; i != BuildVecNumElts; ++i)
10506         Opnds.push_back(DAG.getNode(ISD::TRUNCATE, SDLoc(N), MinTy,
10507                         N0.getOperand(i)));
10508       for (unsigned i = 0; i != BuildVecNumElts; ++i)
10509         Opnds.push_back(DAG.getNode(ISD::TRUNCATE, SDLoc(N), MinTy,
10510                         N1.getOperand(i)));
10511     }
10512
10513     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Opnds);
10514   }
10515
10516   // Type legalization of vectors and DAG canonicalization of SHUFFLE_VECTOR
10517   // nodes often generate nop CONCAT_VECTOR nodes.
10518   // Scan the CONCAT_VECTOR operands and look for a CONCAT operations that
10519   // place the incoming vectors at the exact same location.
10520   SDValue SingleSource = SDValue();
10521   unsigned PartNumElem = N->getOperand(0).getValueType().getVectorNumElements();
10522
10523   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
10524     SDValue Op = N->getOperand(i);
10525
10526     if (Op.getOpcode() == ISD::UNDEF)
10527       continue;
10528
10529     // Check if this is the identity extract:
10530     if (Op.getOpcode() != ISD::EXTRACT_SUBVECTOR)
10531       return SDValue();
10532
10533     // Find the single incoming vector for the extract_subvector.
10534     if (SingleSource.getNode()) {
10535       if (Op.getOperand(0) != SingleSource)
10536         return SDValue();
10537     } else {
10538       SingleSource = Op.getOperand(0);
10539
10540       // Check the source type is the same as the type of the result.
10541       // If not, this concat may extend the vector, so we can not
10542       // optimize it away.
10543       if (SingleSource.getValueType() != N->getValueType(0))
10544         return SDValue();
10545     }
10546
10547     unsigned IdentityIndex = i * PartNumElem;
10548     ConstantSDNode *CS = dyn_cast<ConstantSDNode>(Op.getOperand(1));
10549     // The extract index must be constant.
10550     if (!CS)
10551       return SDValue();
10552
10553     // Check that we are reading from the identity index.
10554     if (CS->getZExtValue() != IdentityIndex)
10555       return SDValue();
10556   }
10557
10558   if (SingleSource.getNode())
10559     return SingleSource;
10560
10561   return SDValue();
10562 }
10563
10564 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
10565   EVT NVT = N->getValueType(0);
10566   SDValue V = N->getOperand(0);
10567
10568   if (V->getOpcode() == ISD::CONCAT_VECTORS) {
10569     // Combine:
10570     //    (extract_subvec (concat V1, V2, ...), i)
10571     // Into:
10572     //    Vi if possible
10573     // Only operand 0 is checked as 'concat' assumes all inputs of the same
10574     // type.
10575     if (V->getOperand(0).getValueType() != NVT)
10576       return SDValue();
10577     unsigned Idx = dyn_cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
10578     unsigned NumElems = NVT.getVectorNumElements();
10579     assert((Idx % NumElems) == 0 &&
10580            "IDX in concat is not a multiple of the result vector length.");
10581     return V->getOperand(Idx / NumElems);
10582   }
10583
10584   // Skip bitcasting
10585   if (V->getOpcode() == ISD::BITCAST)
10586     V = V.getOperand(0);
10587
10588   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
10589     SDLoc dl(N);
10590     // Handle only simple case where vector being inserted and vector
10591     // being extracted are of same type, and are half size of larger vectors.
10592     EVT BigVT = V->getOperand(0).getValueType();
10593     EVT SmallVT = V->getOperand(1).getValueType();
10594     if (!NVT.bitsEq(SmallVT) || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
10595       return SDValue();
10596
10597     // Only handle cases where both indexes are constants with the same type.
10598     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
10599     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
10600
10601     if (InsIdx && ExtIdx &&
10602         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
10603         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
10604       // Combine:
10605       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
10606       // Into:
10607       //    indices are equal or bit offsets are equal => V1
10608       //    otherwise => (extract_subvec V1, ExtIdx)
10609       if (InsIdx->getZExtValue() * SmallVT.getScalarType().getSizeInBits() ==
10610           ExtIdx->getZExtValue() * NVT.getScalarType().getSizeInBits())
10611         return DAG.getNode(ISD::BITCAST, dl, NVT, V->getOperand(1));
10612       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NVT,
10613                          DAG.getNode(ISD::BITCAST, dl,
10614                                      N->getOperand(0).getValueType(),
10615                                      V->getOperand(0)), N->getOperand(1));
10616     }
10617   }
10618
10619   return SDValue();
10620 }
10621
10622 // Tries to turn a shuffle of two CONCAT_VECTORS into a single concat.
10623 static SDValue partitionShuffleOfConcats(SDNode *N, SelectionDAG &DAG) {
10624   EVT VT = N->getValueType(0);
10625   unsigned NumElts = VT.getVectorNumElements();
10626
10627   SDValue N0 = N->getOperand(0);
10628   SDValue N1 = N->getOperand(1);
10629   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
10630
10631   SmallVector<SDValue, 4> Ops;
10632   EVT ConcatVT = N0.getOperand(0).getValueType();
10633   unsigned NumElemsPerConcat = ConcatVT.getVectorNumElements();
10634   unsigned NumConcats = NumElts / NumElemsPerConcat;
10635
10636   // Look at every vector that's inserted. We're looking for exact
10637   // subvector-sized copies from a concatenated vector
10638   for (unsigned I = 0; I != NumConcats; ++I) {
10639     // Make sure we're dealing with a copy.
10640     unsigned Begin = I * NumElemsPerConcat;
10641     bool AllUndef = true, NoUndef = true;
10642     for (unsigned J = Begin; J != Begin + NumElemsPerConcat; ++J) {
10643       if (SVN->getMaskElt(J) >= 0)
10644         AllUndef = false;
10645       else
10646         NoUndef = false;
10647     }
10648
10649     if (NoUndef) {
10650       if (SVN->getMaskElt(Begin) % NumElemsPerConcat != 0)
10651         return SDValue();
10652
10653       for (unsigned J = 1; J != NumElemsPerConcat; ++J)
10654         if (SVN->getMaskElt(Begin + J - 1) + 1 != SVN->getMaskElt(Begin + J))
10655           return SDValue();
10656
10657       unsigned FirstElt = SVN->getMaskElt(Begin) / NumElemsPerConcat;
10658       if (FirstElt < N0.getNumOperands())
10659         Ops.push_back(N0.getOperand(FirstElt));
10660       else
10661         Ops.push_back(N1.getOperand(FirstElt - N0.getNumOperands()));
10662
10663     } else if (AllUndef) {
10664       Ops.push_back(DAG.getUNDEF(N0.getOperand(0).getValueType()));
10665     } else { // Mixed with general masks and undefs, can't do optimization.
10666       return SDValue();
10667     }
10668   }
10669
10670   return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Ops);
10671 }
10672
10673 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
10674   EVT VT = N->getValueType(0);
10675   unsigned NumElts = VT.getVectorNumElements();
10676
10677   SDValue N0 = N->getOperand(0);
10678   SDValue N1 = N->getOperand(1);
10679
10680   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
10681
10682   // Canonicalize shuffle undef, undef -> undef
10683   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
10684     return DAG.getUNDEF(VT);
10685
10686   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
10687
10688   // Canonicalize shuffle v, v -> v, undef
10689   if (N0 == N1) {
10690     SmallVector<int, 8> NewMask;
10691     for (unsigned i = 0; i != NumElts; ++i) {
10692       int Idx = SVN->getMaskElt(i);
10693       if (Idx >= (int)NumElts) Idx -= NumElts;
10694       NewMask.push_back(Idx);
10695     }
10696     return DAG.getVectorShuffle(VT, SDLoc(N), N0, DAG.getUNDEF(VT),
10697                                 &NewMask[0]);
10698   }
10699
10700   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
10701   if (N0.getOpcode() == ISD::UNDEF) {
10702     SmallVector<int, 8> NewMask;
10703     for (unsigned i = 0; i != NumElts; ++i) {
10704       int Idx = SVN->getMaskElt(i);
10705       if (Idx >= 0) {
10706         if (Idx >= (int)NumElts)
10707           Idx -= NumElts;
10708         else
10709           Idx = -1; // remove reference to lhs
10710       }
10711       NewMask.push_back(Idx);
10712     }
10713     return DAG.getVectorShuffle(VT, SDLoc(N), N1, DAG.getUNDEF(VT),
10714                                 &NewMask[0]);
10715   }
10716
10717   // Remove references to rhs if it is undef
10718   if (N1.getOpcode() == ISD::UNDEF) {
10719     bool Changed = false;
10720     SmallVector<int, 8> NewMask;
10721     for (unsigned i = 0; i != NumElts; ++i) {
10722       int Idx = SVN->getMaskElt(i);
10723       if (Idx >= (int)NumElts) {
10724         Idx = -1;
10725         Changed = true;
10726       }
10727       NewMask.push_back(Idx);
10728     }
10729     if (Changed)
10730       return DAG.getVectorShuffle(VT, SDLoc(N), N0, N1, &NewMask[0]);
10731   }
10732
10733   // If it is a splat, check if the argument vector is another splat or a
10734   // build_vector with all scalar elements the same.
10735   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
10736     SDNode *V = N0.getNode();
10737
10738     // If this is a bit convert that changes the element type of the vector but
10739     // not the number of vector elements, look through it.  Be careful not to
10740     // look though conversions that change things like v4f32 to v2f64.
10741     if (V->getOpcode() == ISD::BITCAST) {
10742       SDValue ConvInput = V->getOperand(0);
10743       if (ConvInput.getValueType().isVector() &&
10744           ConvInput.getValueType().getVectorNumElements() == NumElts)
10745         V = ConvInput.getNode();
10746     }
10747
10748     if (V->getOpcode() == ISD::BUILD_VECTOR) {
10749       assert(V->getNumOperands() == NumElts &&
10750              "BUILD_VECTOR has wrong number of operands");
10751       SDValue Base;
10752       bool AllSame = true;
10753       for (unsigned i = 0; i != NumElts; ++i) {
10754         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
10755           Base = V->getOperand(i);
10756           break;
10757         }
10758       }
10759       // Splat of <u, u, u, u>, return <u, u, u, u>
10760       if (!Base.getNode())
10761         return N0;
10762       for (unsigned i = 0; i != NumElts; ++i) {
10763         if (V->getOperand(i) != Base) {
10764           AllSame = false;
10765           break;
10766         }
10767       }
10768       // Splat of <x, x, x, x>, return <x, x, x, x>
10769       if (AllSame)
10770         return N0;
10771     }
10772   }
10773
10774   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
10775       Level < AfterLegalizeVectorOps &&
10776       (N1.getOpcode() == ISD::UNDEF ||
10777       (N1.getOpcode() == ISD::CONCAT_VECTORS &&
10778        N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()))) {
10779     SDValue V = partitionShuffleOfConcats(N, DAG);
10780
10781     if (V.getNode())
10782       return V;
10783   }
10784
10785   // If this shuffle node is simply a swizzle of another shuffle node,
10786   // then try to simplify it.
10787   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
10788       N1.getOpcode() == ISD::UNDEF) {
10789
10790     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
10791
10792     // The incoming shuffle must be of the same type as the result of the
10793     // current shuffle.
10794     assert(OtherSV->getOperand(0).getValueType() == VT &&
10795            "Shuffle types don't match");
10796
10797     SmallVector<int, 4> Mask;
10798     // Compute the combined shuffle mask.
10799     for (unsigned i = 0; i != NumElts; ++i) {
10800       int Idx = SVN->getMaskElt(i);
10801       assert(Idx < (int)NumElts && "Index references undef operand");
10802       // Next, this index comes from the first value, which is the incoming
10803       // shuffle. Adopt the incoming index.
10804       if (Idx >= 0)
10805         Idx = OtherSV->getMaskElt(Idx);
10806       Mask.push_back(Idx);
10807     }
10808
10809     // Check if all indices in Mask are Undef. In case, propagate Undef.
10810     bool isUndefMask = true;
10811     for (unsigned i = 0; i != NumElts && isUndefMask; ++i)
10812       isUndefMask &= Mask[i] < 0;
10813
10814     if (isUndefMask)
10815       return DAG.getUNDEF(VT);
10816
10817     bool CommuteOperands = false;
10818     if (N0.getOperand(1).getOpcode() != ISD::UNDEF) {
10819       // To be valid, the combine shuffle mask should only reference elements
10820       // from one of the two vectors in input to the inner shufflevector.
10821       bool IsValidMask = true;
10822       for (unsigned i = 0; i != NumElts && IsValidMask; ++i)
10823         // See if the combined mask only reference undefs or elements coming
10824         // from the first shufflevector operand.
10825         IsValidMask = Mask[i] < 0 || (unsigned)Mask[i] < NumElts;
10826
10827       if (!IsValidMask) {
10828         IsValidMask = true;
10829         for (unsigned i = 0; i != NumElts && IsValidMask; ++i)
10830           // Check that all the elements come from the second shuffle operand.
10831           IsValidMask = Mask[i] < 0 || (unsigned)Mask[i] >= NumElts;
10832         CommuteOperands = IsValidMask;
10833       }
10834
10835       // Early exit if the combined shuffle mask is not valid.
10836       if (!IsValidMask)
10837         return SDValue();
10838     }
10839
10840     // See if this pair of shuffles can be safely folded according to either
10841     // of the following rules:
10842     //   shuffle(shuffle(x, y), undef) -> x
10843     //   shuffle(shuffle(x, undef), undef) -> x
10844     //   shuffle(shuffle(x, y), undef) -> y
10845     bool IsIdentityMask = true;
10846     unsigned BaseMaskIndex = CommuteOperands ? NumElts : 0;
10847     for (unsigned i = 0; i != NumElts && IsIdentityMask; ++i) {
10848       // Skip Undefs.
10849       if (Mask[i] < 0)
10850         continue;
10851
10852       // The combined shuffle must map each index to itself.
10853       IsIdentityMask = (unsigned)Mask[i] == i + BaseMaskIndex;
10854     }
10855
10856     if (IsIdentityMask) {
10857       if (CommuteOperands)
10858         // optimize shuffle(shuffle(x, y), undef) -> y.
10859         return OtherSV->getOperand(1);
10860
10861       // optimize shuffle(shuffle(x, undef), undef) -> x
10862       // optimize shuffle(shuffle(x, y), undef) -> x
10863       return OtherSV->getOperand(0);
10864     }
10865
10866     // It may still be beneficial to combine the two shuffles if the
10867     // resulting shuffle is legal.
10868     if (TLI.isTypeLegal(VT)) {
10869       if (!CommuteOperands) {
10870         if (TLI.isShuffleMaskLegal(Mask, VT))
10871           // shuffle(shuffle(x, undef, M1), undef, M2) -> shuffle(x, undef, M3).
10872           // shuffle(shuffle(x, y, M1), undef, M2) -> shuffle(x, undef, M3)
10873           return DAG.getVectorShuffle(VT, SDLoc(N), N0->getOperand(0), N1,
10874                                       &Mask[0]);
10875       } else {
10876         // Compute the commuted shuffle mask.
10877         for (unsigned i = 0; i != NumElts; ++i) {
10878           int idx = Mask[i];
10879           if (idx < 0)
10880             continue;
10881           else if (idx < (int)NumElts)
10882             Mask[i] = idx + NumElts;
10883           else
10884             Mask[i] = idx - NumElts;
10885         }
10886
10887         if (TLI.isShuffleMaskLegal(Mask, VT))
10888           //   shuffle(shuffle(x, y, M1), undef, M2) -> shuffle(y, undef, M3)
10889           return DAG.getVectorShuffle(VT, SDLoc(N), N0->getOperand(1), N1,
10890                                       &Mask[0]);
10891       }
10892     }
10893   }
10894
10895   // Canonicalize shuffles according to rules:
10896   //  shuffle(A, shuffle(A, B)) -> shuffle(shuffle(A,B), A)
10897   //  shuffle(B, shuffle(A, B)) -> shuffle(shuffle(A,B), B)
10898   //  shuffle(B, shuffle(A, Undef)) -> shuffle(shuffle(A, Undef), B)
10899   if (N1.getOpcode() == ISD::VECTOR_SHUFFLE && N0.getOpcode() != ISD::UNDEF &&
10900       N0.getOpcode() != ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
10901       TLI.isTypeLegal(VT)) {
10902     // The incoming shuffle must be of the same type as the result of the
10903     // current shuffle.
10904     assert(N1->getOperand(0).getValueType() == VT &&
10905            "Shuffle types don't match");
10906
10907     SDValue SV0 = N1->getOperand(0);
10908     SDValue SV1 = N1->getOperand(1);
10909     bool HasSameOp0 = N0 == SV0;
10910     bool IsSV1Undef = SV1.getOpcode() == ISD::UNDEF;
10911     if (HasSameOp0 || IsSV1Undef || N0 == SV1)
10912       // Commute the operands of this shuffle so that next rule
10913       // will trigger.
10914       return DAG.getCommutedVectorShuffle(*SVN);
10915   }
10916
10917   // Try to fold according to rules:
10918   //   shuffle(shuffle(A, B, M0), B, M1) -> shuffle(A, B, M2)
10919   //   shuffle(shuffle(A, B, M0), A, M1) -> shuffle(A, B, M2)
10920   //   shuffle(shuffle(A, Undef, M0), B, M1) -> shuffle(A, B, M2)
10921   //   shuffle(shuffle(A, Undef, M0), A, M1) -> shuffle(A, Undef, M2)
10922   // Don't try to fold shuffles with illegal type.
10923   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
10924       N1.getOpcode() != ISD::UNDEF && TLI.isTypeLegal(VT)) {
10925     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
10926
10927     // The incoming shuffle must be of the same type as the result of the
10928     // current shuffle.
10929     assert(OtherSV->getOperand(0).getValueType() == VT &&
10930            "Shuffle types don't match");
10931
10932     SDValue SV0 = OtherSV->getOperand(0);
10933     SDValue SV1 = OtherSV->getOperand(1);
10934     bool HasSameOp0 = N1 == SV0;
10935     bool IsSV1Undef = SV1.getOpcode() == ISD::UNDEF;
10936     if (!HasSameOp0 && !IsSV1Undef && N1 != SV1)
10937       // Early exit.
10938       return SDValue();
10939
10940     SmallVector<int, 4> Mask;
10941     // Compute the combined shuffle mask for a shuffle with SV0 as the first
10942     // operand, and SV1 as the second operand.
10943     for (unsigned i = 0; i != NumElts; ++i) {
10944       int Idx = SVN->getMaskElt(i);
10945       if (Idx < 0) {
10946         // Propagate Undef.
10947         Mask.push_back(Idx);
10948         continue;
10949       }
10950
10951       if (Idx < (int)NumElts) {
10952         Idx = OtherSV->getMaskElt(Idx);
10953         if (IsSV1Undef && Idx >= (int) NumElts)
10954           Idx = -1;  // Propagate Undef.
10955       } else
10956         Idx = HasSameOp0 ? Idx - NumElts : Idx;
10957
10958       Mask.push_back(Idx);
10959     }
10960
10961     // Check if all indices in Mask are Undef. In case, propagate Undef.
10962     bool isUndefMask = true;
10963     for (unsigned i = 0; i != NumElts && isUndefMask; ++i)
10964       isUndefMask &= Mask[i] < 0;
10965
10966     if (isUndefMask)
10967       return DAG.getUNDEF(VT);
10968
10969     // Avoid introducing shuffles with illegal mask.
10970     if (TLI.isShuffleMaskLegal(Mask, VT)) {
10971       if (IsSV1Undef)
10972         //   shuffle(shuffle(A, Undef, M0), B, M1) -> shuffle(A, B, M2)
10973         //   shuffle(shuffle(A, Undef, M0), A, M1) -> shuffle(A, Undef, M2)
10974         return DAG.getVectorShuffle(VT, SDLoc(N), SV0, N1, &Mask[0]);
10975       return DAG.getVectorShuffle(VT, SDLoc(N), SV0, SV1, &Mask[0]);
10976     }
10977   }
10978
10979   return SDValue();
10980 }
10981
10982 SDValue DAGCombiner::visitINSERT_SUBVECTOR(SDNode *N) {
10983   SDValue N0 = N->getOperand(0);
10984   SDValue N2 = N->getOperand(2);
10985
10986   // If the input vector is a concatenation, and the insert replaces
10987   // one of the halves, we can optimize into a single concat_vectors.
10988   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
10989       N0->getNumOperands() == 2 && N2.getOpcode() == ISD::Constant) {
10990     APInt InsIdx = cast<ConstantSDNode>(N2)->getAPIntValue();
10991     EVT VT = N->getValueType(0);
10992
10993     // Lower half: fold (insert_subvector (concat_vectors X, Y), Z) ->
10994     // (concat_vectors Z, Y)
10995     if (InsIdx == 0)
10996       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
10997                          N->getOperand(1), N0.getOperand(1));
10998
10999     // Upper half: fold (insert_subvector (concat_vectors X, Y), Z) ->
11000     // (concat_vectors X, Z)
11001     if (InsIdx == VT.getVectorNumElements()/2)
11002       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
11003                          N0.getOperand(0), N->getOperand(1));
11004   }
11005
11006   return SDValue();
11007 }
11008
11009 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
11010 /// an AND to a vector_shuffle with the destination vector and a zero vector.
11011 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
11012 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
11013 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
11014   EVT VT = N->getValueType(0);
11015   SDLoc dl(N);
11016   SDValue LHS = N->getOperand(0);
11017   SDValue RHS = N->getOperand(1);
11018   if (N->getOpcode() == ISD::AND) {
11019     if (RHS.getOpcode() == ISD::BITCAST)
11020       RHS = RHS.getOperand(0);
11021     if (RHS.getOpcode() == ISD::BUILD_VECTOR) {
11022       SmallVector<int, 8> Indices;
11023       unsigned NumElts = RHS.getNumOperands();
11024       for (unsigned i = 0; i != NumElts; ++i) {
11025         SDValue Elt = RHS.getOperand(i);
11026         if (!isa<ConstantSDNode>(Elt))
11027           return SDValue();
11028
11029         if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
11030           Indices.push_back(i);
11031         else if (cast<ConstantSDNode>(Elt)->isNullValue())
11032           Indices.push_back(NumElts);
11033         else
11034           return SDValue();
11035       }
11036
11037       // Let's see if the target supports this vector_shuffle.
11038       EVT RVT = RHS.getValueType();
11039       if (!TLI.isVectorClearMaskLegal(Indices, RVT))
11040         return SDValue();
11041
11042       // Return the new VECTOR_SHUFFLE node.
11043       EVT EltVT = RVT.getVectorElementType();
11044       SmallVector<SDValue,8> ZeroOps(RVT.getVectorNumElements(),
11045                                      DAG.getConstant(0, EltVT));
11046       SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), RVT, ZeroOps);
11047       LHS = DAG.getNode(ISD::BITCAST, dl, RVT, LHS);
11048       SDValue Shuf = DAG.getVectorShuffle(RVT, dl, LHS, Zero, &Indices[0]);
11049       return DAG.getNode(ISD::BITCAST, dl, VT, Shuf);
11050     }
11051   }
11052
11053   return SDValue();
11054 }
11055
11056 /// SimplifyVBinOp - Visit a binary vector operation, like ADD.
11057 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
11058   assert(N->getValueType(0).isVector() &&
11059          "SimplifyVBinOp only works on vectors!");
11060
11061   SDValue LHS = N->getOperand(0);
11062   SDValue RHS = N->getOperand(1);
11063   SDValue Shuffle = XformToShuffleWithZero(N);
11064   if (Shuffle.getNode()) return Shuffle;
11065
11066   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
11067   // this operation.
11068   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
11069       RHS.getOpcode() == ISD::BUILD_VECTOR) {
11070     // Check if both vectors are constants. If not bail out.
11071     if (!(cast<BuildVectorSDNode>(LHS)->isConstant() &&
11072           cast<BuildVectorSDNode>(RHS)->isConstant()))
11073       return SDValue();
11074
11075     SmallVector<SDValue, 8> Ops;
11076     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
11077       SDValue LHSOp = LHS.getOperand(i);
11078       SDValue RHSOp = RHS.getOperand(i);
11079
11080       // Can't fold divide by zero.
11081       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
11082           N->getOpcode() == ISD::FDIV) {
11083         if ((RHSOp.getOpcode() == ISD::Constant &&
11084              cast<ConstantSDNode>(RHSOp.getNode())->isNullValue()) ||
11085             (RHSOp.getOpcode() == ISD::ConstantFP &&
11086              cast<ConstantFPSDNode>(RHSOp.getNode())->getValueAPF().isZero()))
11087           break;
11088       }
11089
11090       EVT VT = LHSOp.getValueType();
11091       EVT RVT = RHSOp.getValueType();
11092       if (RVT != VT) {
11093         // Integer BUILD_VECTOR operands may have types larger than the element
11094         // size (e.g., when the element type is not legal).  Prior to type
11095         // legalization, the types may not match between the two BUILD_VECTORS.
11096         // Truncate one of the operands to make them match.
11097         if (RVT.getSizeInBits() > VT.getSizeInBits()) {
11098           RHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, RHSOp);
11099         } else {
11100           LHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), RVT, LHSOp);
11101           VT = RVT;
11102         }
11103       }
11104       SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(LHS), VT,
11105                                    LHSOp, RHSOp);
11106       if (FoldOp.getOpcode() != ISD::UNDEF &&
11107           FoldOp.getOpcode() != ISD::Constant &&
11108           FoldOp.getOpcode() != ISD::ConstantFP)
11109         break;
11110       Ops.push_back(FoldOp);
11111       AddToWorklist(FoldOp.getNode());
11112     }
11113
11114     if (Ops.size() == LHS.getNumOperands())
11115       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), LHS.getValueType(), Ops);
11116   }
11117
11118   // Type legalization might introduce new shuffles in the DAG.
11119   // Fold (VBinOp (shuffle (A, Undef, Mask)), (shuffle (B, Undef, Mask)))
11120   //   -> (shuffle (VBinOp (A, B)), Undef, Mask).
11121   if (LegalTypes && isa<ShuffleVectorSDNode>(LHS) &&
11122       isa<ShuffleVectorSDNode>(RHS) && LHS.hasOneUse() && RHS.hasOneUse() &&
11123       LHS.getOperand(1).getOpcode() == ISD::UNDEF &&
11124       RHS.getOperand(1).getOpcode() == ISD::UNDEF) {
11125     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(LHS);
11126     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(RHS);
11127
11128     if (SVN0->getMask().equals(SVN1->getMask())) {
11129       EVT VT = N->getValueType(0);
11130       SDValue UndefVector = LHS.getOperand(1);
11131       SDValue NewBinOp = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
11132                                      LHS.getOperand(0), RHS.getOperand(0));
11133       AddUsersToWorklist(N);
11134       return DAG.getVectorShuffle(VT, SDLoc(N), NewBinOp, UndefVector,
11135                                   &SVN0->getMask()[0]);
11136     }
11137   }
11138
11139   return SDValue();
11140 }
11141
11142 /// SimplifyVUnaryOp - Visit a binary vector operation, like FABS/FNEG.
11143 SDValue DAGCombiner::SimplifyVUnaryOp(SDNode *N) {
11144   assert(N->getValueType(0).isVector() &&
11145          "SimplifyVUnaryOp only works on vectors!");
11146
11147   SDValue N0 = N->getOperand(0);
11148
11149   if (N0.getOpcode() != ISD::BUILD_VECTOR)
11150     return SDValue();
11151
11152   // Operand is a BUILD_VECTOR node, see if we can constant fold it.
11153   SmallVector<SDValue, 8> Ops;
11154   for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
11155     SDValue Op = N0.getOperand(i);
11156     if (Op.getOpcode() != ISD::UNDEF &&
11157         Op.getOpcode() != ISD::ConstantFP)
11158       break;
11159     EVT EltVT = Op.getValueType();
11160     SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(N0), EltVT, Op);
11161     if (FoldOp.getOpcode() != ISD::UNDEF &&
11162         FoldOp.getOpcode() != ISD::ConstantFP)
11163       break;
11164     Ops.push_back(FoldOp);
11165     AddToWorklist(FoldOp.getNode());
11166   }
11167
11168   if (Ops.size() != N0.getNumOperands())
11169     return SDValue();
11170
11171   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), N0.getValueType(), Ops);
11172 }
11173
11174 SDValue DAGCombiner::SimplifySelect(SDLoc DL, SDValue N0,
11175                                     SDValue N1, SDValue N2){
11176   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
11177
11178   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
11179                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
11180
11181   // If we got a simplified select_cc node back from SimplifySelectCC, then
11182   // break it down into a new SETCC node, and a new SELECT node, and then return
11183   // the SELECT node, since we were called with a SELECT node.
11184   if (SCC.getNode()) {
11185     // Check to see if we got a select_cc back (to turn into setcc/select).
11186     // Otherwise, just return whatever node we got back, like fabs.
11187     if (SCC.getOpcode() == ISD::SELECT_CC) {
11188       SDValue SETCC = DAG.getNode(ISD::SETCC, SDLoc(N0),
11189                                   N0.getValueType(),
11190                                   SCC.getOperand(0), SCC.getOperand(1),
11191                                   SCC.getOperand(4));
11192       AddToWorklist(SETCC.getNode());
11193       return DAG.getSelect(SDLoc(SCC), SCC.getValueType(), SETCC,
11194                            SCC.getOperand(2), SCC.getOperand(3));
11195     }
11196
11197     return SCC;
11198   }
11199   return SDValue();
11200 }
11201
11202 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
11203 /// are the two values being selected between, see if we can simplify the
11204 /// select.  Callers of this should assume that TheSelect is deleted if this
11205 /// returns true.  As such, they should return the appropriate thing (e.g. the
11206 /// node) back to the top-level of the DAG combiner loop to avoid it being
11207 /// looked at.
11208 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
11209                                     SDValue RHS) {
11210
11211   // Cannot simplify select with vector condition
11212   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
11213
11214   // If this is a select from two identical things, try to pull the operation
11215   // through the select.
11216   if (LHS.getOpcode() != RHS.getOpcode() ||
11217       !LHS.hasOneUse() || !RHS.hasOneUse())
11218     return false;
11219
11220   // If this is a load and the token chain is identical, replace the select
11221   // of two loads with a load through a select of the address to load from.
11222   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
11223   // constants have been dropped into the constant pool.
11224   if (LHS.getOpcode() == ISD::LOAD) {
11225     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
11226     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
11227
11228     // Token chains must be identical.
11229     if (LHS.getOperand(0) != RHS.getOperand(0) ||
11230         // Do not let this transformation reduce the number of volatile loads.
11231         LLD->isVolatile() || RLD->isVolatile() ||
11232         // If this is an EXTLOAD, the VT's must match.
11233         LLD->getMemoryVT() != RLD->getMemoryVT() ||
11234         // If this is an EXTLOAD, the kind of extension must match.
11235         (LLD->getExtensionType() != RLD->getExtensionType() &&
11236          // The only exception is if one of the extensions is anyext.
11237          LLD->getExtensionType() != ISD::EXTLOAD &&
11238          RLD->getExtensionType() != ISD::EXTLOAD) ||
11239         // FIXME: this discards src value information.  This is
11240         // over-conservative. It would be beneficial to be able to remember
11241         // both potential memory locations.  Since we are discarding
11242         // src value info, don't do the transformation if the memory
11243         // locations are not in the default address space.
11244         LLD->getPointerInfo().getAddrSpace() != 0 ||
11245         RLD->getPointerInfo().getAddrSpace() != 0 ||
11246         !TLI.isOperationLegalOrCustom(TheSelect->getOpcode(),
11247                                       LLD->getBasePtr().getValueType()))
11248       return false;
11249
11250     // Check that the select condition doesn't reach either load.  If so,
11251     // folding this will induce a cycle into the DAG.  If not, this is safe to
11252     // xform, so create a select of the addresses.
11253     SDValue Addr;
11254     if (TheSelect->getOpcode() == ISD::SELECT) {
11255       SDNode *CondNode = TheSelect->getOperand(0).getNode();
11256       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
11257           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
11258         return false;
11259       // The loads must not depend on one another.
11260       if (LLD->isPredecessorOf(RLD) ||
11261           RLD->isPredecessorOf(LLD))
11262         return false;
11263       Addr = DAG.getSelect(SDLoc(TheSelect),
11264                            LLD->getBasePtr().getValueType(),
11265                            TheSelect->getOperand(0), LLD->getBasePtr(),
11266                            RLD->getBasePtr());
11267     } else {  // Otherwise SELECT_CC
11268       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
11269       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
11270
11271       if ((LLD->hasAnyUseOfValue(1) &&
11272            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
11273           (RLD->hasAnyUseOfValue(1) &&
11274            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
11275         return false;
11276
11277       Addr = DAG.getNode(ISD::SELECT_CC, SDLoc(TheSelect),
11278                          LLD->getBasePtr().getValueType(),
11279                          TheSelect->getOperand(0),
11280                          TheSelect->getOperand(1),
11281                          LLD->getBasePtr(), RLD->getBasePtr(),
11282                          TheSelect->getOperand(4));
11283     }
11284
11285     SDValue Load;
11286     // It is safe to replace the two loads if they have different alignments,
11287     // but the new load must be the minimum (most restrictive) alignment of the
11288     // inputs.
11289     bool isInvariant = LLD->getAlignment() & RLD->getAlignment();
11290     unsigned Alignment = std::min(LLD->getAlignment(), RLD->getAlignment());
11291     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
11292       Load = DAG.getLoad(TheSelect->getValueType(0),
11293                          SDLoc(TheSelect),
11294                          // FIXME: Discards pointer and AA info.
11295                          LLD->getChain(), Addr, MachinePointerInfo(),
11296                          LLD->isVolatile(), LLD->isNonTemporal(),
11297                          isInvariant, Alignment);
11298     } else {
11299       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
11300                             RLD->getExtensionType() : LLD->getExtensionType(),
11301                             SDLoc(TheSelect),
11302                             TheSelect->getValueType(0),
11303                             // FIXME: Discards pointer and AA info.
11304                             LLD->getChain(), Addr, MachinePointerInfo(),
11305                             LLD->getMemoryVT(), LLD->isVolatile(),
11306                             LLD->isNonTemporal(), isInvariant, Alignment);
11307     }
11308
11309     // Users of the select now use the result of the load.
11310     CombineTo(TheSelect, Load);
11311
11312     // Users of the old loads now use the new load's chain.  We know the
11313     // old-load value is dead now.
11314     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
11315     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
11316     return true;
11317   }
11318
11319   return false;
11320 }
11321
11322 /// SimplifySelectCC - Simplify an expression of the form (N0 cond N1) ? N2 : N3
11323 /// where 'cond' is the comparison specified by CC.
11324 SDValue DAGCombiner::SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1,
11325                                       SDValue N2, SDValue N3,
11326                                       ISD::CondCode CC, bool NotExtCompare) {
11327   // (x ? y : y) -> y.
11328   if (N2 == N3) return N2;
11329
11330   EVT VT = N2.getValueType();
11331   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
11332   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
11333   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.getNode());
11334
11335   // Determine if the condition we're dealing with is constant
11336   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
11337                               N0, N1, CC, DL, false);
11338   if (SCC.getNode()) AddToWorklist(SCC.getNode());
11339   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode());
11340
11341   // fold select_cc true, x, y -> x
11342   if (SCCC && !SCCC->isNullValue())
11343     return N2;
11344   // fold select_cc false, x, y -> y
11345   if (SCCC && SCCC->isNullValue())
11346     return N3;
11347
11348   // Check to see if we can simplify the select into an fabs node
11349   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
11350     // Allow either -0.0 or 0.0
11351     if (CFP->getValueAPF().isZero()) {
11352       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
11353       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
11354           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
11355           N2 == N3.getOperand(0))
11356         return DAG.getNode(ISD::FABS, DL, VT, N0);
11357
11358       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
11359       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
11360           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
11361           N2.getOperand(0) == N3)
11362         return DAG.getNode(ISD::FABS, DL, VT, N3);
11363     }
11364   }
11365
11366   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
11367   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
11368   // in it.  This is a win when the constant is not otherwise available because
11369   // it replaces two constant pool loads with one.  We only do this if the FP
11370   // type is known to be legal, because if it isn't, then we are before legalize
11371   // types an we want the other legalization to happen first (e.g. to avoid
11372   // messing with soft float) and if the ConstantFP is not legal, because if
11373   // it is legal, we may not need to store the FP constant in a constant pool.
11374   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
11375     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
11376       if (TLI.isTypeLegal(N2.getValueType()) &&
11377           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
11378                TargetLowering::Legal &&
11379            !TLI.isFPImmLegal(TV->getValueAPF(), TV->getValueType(0)) &&
11380            !TLI.isFPImmLegal(FV->getValueAPF(), FV->getValueType(0))) &&
11381           // If both constants have multiple uses, then we won't need to do an
11382           // extra load, they are likely around in registers for other users.
11383           (TV->hasOneUse() || FV->hasOneUse())) {
11384         Constant *Elts[] = {
11385           const_cast<ConstantFP*>(FV->getConstantFPValue()),
11386           const_cast<ConstantFP*>(TV->getConstantFPValue())
11387         };
11388         Type *FPTy = Elts[0]->getType();
11389         const DataLayout &TD = *TLI.getDataLayout();
11390
11391         // Create a ConstantArray of the two constants.
11392         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
11393         SDValue CPIdx = DAG.getConstantPool(CA, TLI.getPointerTy(),
11394                                             TD.getPrefTypeAlignment(FPTy));
11395         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
11396
11397         // Get the offsets to the 0 and 1 element of the array so that we can
11398         // select between them.
11399         SDValue Zero = DAG.getIntPtrConstant(0);
11400         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
11401         SDValue One = DAG.getIntPtrConstant(EltSize);
11402
11403         SDValue Cond = DAG.getSetCC(DL,
11404                                     getSetCCResultType(N0.getValueType()),
11405                                     N0, N1, CC);
11406         AddToWorklist(Cond.getNode());
11407         SDValue CstOffset = DAG.getSelect(DL, Zero.getValueType(),
11408                                           Cond, One, Zero);
11409         AddToWorklist(CstOffset.getNode());
11410         CPIdx = DAG.getNode(ISD::ADD, DL, CPIdx.getValueType(), CPIdx,
11411                             CstOffset);
11412         AddToWorklist(CPIdx.getNode());
11413         return DAG.getLoad(TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
11414                            MachinePointerInfo::getConstantPool(), false,
11415                            false, false, Alignment);
11416
11417       }
11418     }
11419
11420   // Check to see if we can perform the "gzip trick", transforming
11421   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
11422   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
11423       (N1C->isNullValue() ||                         // (a < 0) ? b : 0
11424        (N1C->getAPIntValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
11425     EVT XType = N0.getValueType();
11426     EVT AType = N2.getValueType();
11427     if (XType.bitsGE(AType)) {
11428       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
11429       // single-bit constant.
11430       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue()-1)) == 0)) {
11431         unsigned ShCtV = N2C->getAPIntValue().logBase2();
11432         ShCtV = XType.getSizeInBits()-ShCtV-1;
11433         SDValue ShCt = DAG.getConstant(ShCtV,
11434                                        getShiftAmountTy(N0.getValueType()));
11435         SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0),
11436                                     XType, N0, ShCt);
11437         AddToWorklist(Shift.getNode());
11438
11439         if (XType.bitsGT(AType)) {
11440           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
11441           AddToWorklist(Shift.getNode());
11442         }
11443
11444         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
11445       }
11446
11447       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0),
11448                                   XType, N0,
11449                                   DAG.getConstant(XType.getSizeInBits()-1,
11450                                          getShiftAmountTy(N0.getValueType())));
11451       AddToWorklist(Shift.getNode());
11452
11453       if (XType.bitsGT(AType)) {
11454         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
11455         AddToWorklist(Shift.getNode());
11456       }
11457
11458       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
11459     }
11460   }
11461
11462   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
11463   // where y is has a single bit set.
11464   // A plaintext description would be, we can turn the SELECT_CC into an AND
11465   // when the condition can be materialized as an all-ones register.  Any
11466   // single bit-test can be materialized as an all-ones register with
11467   // shift-left and shift-right-arith.
11468   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
11469       N0->getValueType(0) == VT &&
11470       N1C && N1C->isNullValue() &&
11471       N2C && N2C->isNullValue()) {
11472     SDValue AndLHS = N0->getOperand(0);
11473     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
11474     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
11475       // Shift the tested bit over the sign bit.
11476       APInt AndMask = ConstAndRHS->getAPIntValue();
11477       SDValue ShlAmt =
11478         DAG.getConstant(AndMask.countLeadingZeros(),
11479                         getShiftAmountTy(AndLHS.getValueType()));
11480       SDValue Shl = DAG.getNode(ISD::SHL, SDLoc(N0), VT, AndLHS, ShlAmt);
11481
11482       // Now arithmetic right shift it all the way over, so the result is either
11483       // all-ones, or zero.
11484       SDValue ShrAmt =
11485         DAG.getConstant(AndMask.getBitWidth()-1,
11486                         getShiftAmountTy(Shl.getValueType()));
11487       SDValue Shr = DAG.getNode(ISD::SRA, SDLoc(N0), VT, Shl, ShrAmt);
11488
11489       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
11490     }
11491   }
11492
11493   // fold select C, 16, 0 -> shl C, 4
11494   if (N2C && N3C && N3C->isNullValue() && N2C->getAPIntValue().isPowerOf2() &&
11495       TLI.getBooleanContents(N0.getValueType()) ==
11496           TargetLowering::ZeroOrOneBooleanContent) {
11497
11498     // If the caller doesn't want us to simplify this into a zext of a compare,
11499     // don't do it.
11500     if (NotExtCompare && N2C->getAPIntValue() == 1)
11501       return SDValue();
11502
11503     // Get a SetCC of the condition
11504     // NOTE: Don't create a SETCC if it's not legal on this target.
11505     if (!LegalOperations ||
11506         TLI.isOperationLegal(ISD::SETCC,
11507           LegalTypes ? getSetCCResultType(N0.getValueType()) : MVT::i1)) {
11508       SDValue Temp, SCC;
11509       // cast from setcc result type to select result type
11510       if (LegalTypes) {
11511         SCC  = DAG.getSetCC(DL, getSetCCResultType(N0.getValueType()),
11512                             N0, N1, CC);
11513         if (N2.getValueType().bitsLT(SCC.getValueType()))
11514           Temp = DAG.getZeroExtendInReg(SCC, SDLoc(N2),
11515                                         N2.getValueType());
11516         else
11517           Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
11518                              N2.getValueType(), SCC);
11519       } else {
11520         SCC  = DAG.getSetCC(SDLoc(N0), MVT::i1, N0, N1, CC);
11521         Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
11522                            N2.getValueType(), SCC);
11523       }
11524
11525       AddToWorklist(SCC.getNode());
11526       AddToWorklist(Temp.getNode());
11527
11528       if (N2C->getAPIntValue() == 1)
11529         return Temp;
11530
11531       // shl setcc result by log2 n2c
11532       return DAG.getNode(
11533           ISD::SHL, DL, N2.getValueType(), Temp,
11534           DAG.getConstant(N2C->getAPIntValue().logBase2(),
11535                           getShiftAmountTy(Temp.getValueType())));
11536     }
11537   }
11538
11539   // Check to see if this is the equivalent of setcc
11540   // FIXME: Turn all of these into setcc if setcc if setcc is legal
11541   // otherwise, go ahead with the folds.
11542   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getAPIntValue() == 1ULL)) {
11543     EVT XType = N0.getValueType();
11544     if (!LegalOperations ||
11545         TLI.isOperationLegal(ISD::SETCC, getSetCCResultType(XType))) {
11546       SDValue Res = DAG.getSetCC(DL, getSetCCResultType(XType), N0, N1, CC);
11547       if (Res.getValueType() != VT)
11548         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
11549       return Res;
11550     }
11551
11552     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
11553     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
11554         (!LegalOperations ||
11555          TLI.isOperationLegal(ISD::CTLZ, XType))) {
11556       SDValue Ctlz = DAG.getNode(ISD::CTLZ, SDLoc(N0), XType, N0);
11557       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
11558                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
11559                                        getShiftAmountTy(Ctlz.getValueType())));
11560     }
11561     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
11562     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
11563       SDValue NegN0 = DAG.getNode(ISD::SUB, SDLoc(N0),
11564                                   XType, DAG.getConstant(0, XType), N0);
11565       SDValue NotN0 = DAG.getNOT(SDLoc(N0), N0, XType);
11566       return DAG.getNode(ISD::SRL, DL, XType,
11567                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
11568                          DAG.getConstant(XType.getSizeInBits()-1,
11569                                          getShiftAmountTy(XType)));
11570     }
11571     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
11572     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
11573       SDValue Sign = DAG.getNode(ISD::SRL, SDLoc(N0), XType, N0,
11574                                  DAG.getConstant(XType.getSizeInBits()-1,
11575                                          getShiftAmountTy(N0.getValueType())));
11576       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, XType));
11577     }
11578   }
11579
11580   // Check to see if this is an integer abs.
11581   // select_cc setg[te] X,  0,  X, -X ->
11582   // select_cc setgt    X, -1,  X, -X ->
11583   // select_cc setl[te] X,  0, -X,  X ->
11584   // select_cc setlt    X,  1, -X,  X ->
11585   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
11586   if (N1C) {
11587     ConstantSDNode *SubC = nullptr;
11588     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
11589          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
11590         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
11591       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
11592     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
11593               (N1C->isOne() && CC == ISD::SETLT)) &&
11594              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
11595       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
11596
11597     EVT XType = N0.getValueType();
11598     if (SubC && SubC->isNullValue() && XType.isInteger()) {
11599       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0), XType,
11600                                   N0,
11601                                   DAG.getConstant(XType.getSizeInBits()-1,
11602                                          getShiftAmountTy(N0.getValueType())));
11603       SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N0),
11604                                 XType, N0, Shift);
11605       AddToWorklist(Shift.getNode());
11606       AddToWorklist(Add.getNode());
11607       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
11608     }
11609   }
11610
11611   return SDValue();
11612 }
11613
11614 /// SimplifySetCC - This is a stub for TargetLowering::SimplifySetCC.
11615 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
11616                                    SDValue N1, ISD::CondCode Cond,
11617                                    SDLoc DL, bool foldBooleans) {
11618   TargetLowering::DAGCombinerInfo
11619     DagCombineInfo(DAG, Level, false, this);
11620   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
11621 }
11622
11623 /// BuildSDIV - Given an ISD::SDIV node expressing a divide by constant, return
11624 /// a DAG expression to select that will generate the same value by multiplying
11625 /// by a magic number.  See:
11626 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
11627 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
11628   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
11629   if (!C)
11630     return SDValue();
11631
11632   // Avoid division by zero.
11633   if (!C->getAPIntValue())
11634     return SDValue();
11635
11636   std::vector<SDNode*> Built;
11637   SDValue S =
11638       TLI.BuildSDIV(N, C->getAPIntValue(), DAG, LegalOperations, &Built);
11639
11640   for (SDNode *N : Built)
11641     AddToWorklist(N);
11642   return S;
11643 }
11644
11645 /// BuildSDIVPow2 - Given an ISD::SDIV node expressing a divide by constant
11646 /// power of 2, return a DAG expression to select that will generate the same
11647 /// value by right shifting.
11648 SDValue DAGCombiner::BuildSDIVPow2(SDNode *N) {
11649   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
11650   if (!C)
11651     return SDValue();
11652
11653   // Avoid division by zero.
11654   if (!C->getAPIntValue())
11655     return SDValue();
11656
11657   std::vector<SDNode *> Built;
11658   SDValue S = TLI.BuildSDIVPow2(N, C->getAPIntValue(), DAG, &Built);
11659
11660   for (SDNode *N : Built)
11661     AddToWorklist(N);
11662   return S;
11663 }
11664
11665 /// BuildUDIV - Given an ISD::UDIV node expressing a divide by constant,
11666 /// return a DAG expression to select that will generate the same value by
11667 /// multiplying by a magic number.  See:
11668 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
11669 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
11670   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
11671   if (!C)
11672     return SDValue();
11673
11674   // Avoid division by zero.
11675   if (!C->getAPIntValue())
11676     return SDValue();
11677
11678   std::vector<SDNode*> Built;
11679   SDValue S =
11680       TLI.BuildUDIV(N, C->getAPIntValue(), DAG, LegalOperations, &Built);
11681
11682   for (SDNode *N : Built)
11683     AddToWorklist(N);
11684   return S;
11685 }
11686
11687 /// FindBaseOffset - Return true if base is a frame index, which is known not
11688 // to alias with anything but itself.  Provides base object and offset as
11689 // results.
11690 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
11691                            const GlobalValue *&GV, const void *&CV) {
11692   // Assume it is a primitive operation.
11693   Base = Ptr; Offset = 0; GV = nullptr; CV = nullptr;
11694
11695   // If it's an adding a simple constant then integrate the offset.
11696   if (Base.getOpcode() == ISD::ADD) {
11697     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
11698       Base = Base.getOperand(0);
11699       Offset += C->getZExtValue();
11700     }
11701   }
11702
11703   // Return the underlying GlobalValue, and update the Offset.  Return false
11704   // for GlobalAddressSDNode since the same GlobalAddress may be represented
11705   // by multiple nodes with different offsets.
11706   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
11707     GV = G->getGlobal();
11708     Offset += G->getOffset();
11709     return false;
11710   }
11711
11712   // Return the underlying Constant value, and update the Offset.  Return false
11713   // for ConstantSDNodes since the same constant pool entry may be represented
11714   // by multiple nodes with different offsets.
11715   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
11716     CV = C->isMachineConstantPoolEntry() ? (const void *)C->getMachineCPVal()
11717                                          : (const void *)C->getConstVal();
11718     Offset += C->getOffset();
11719     return false;
11720   }
11721   // If it's any of the following then it can't alias with anything but itself.
11722   return isa<FrameIndexSDNode>(Base);
11723 }
11724
11725 /// isAlias - Return true if there is any possibility that the two addresses
11726 /// overlap.
11727 bool DAGCombiner::isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) const {
11728   // If they are the same then they must be aliases.
11729   if (Op0->getBasePtr() == Op1->getBasePtr()) return true;
11730
11731   // If they are both volatile then they cannot be reordered.
11732   if (Op0->isVolatile() && Op1->isVolatile()) return true;
11733
11734   // Gather base node and offset information.
11735   SDValue Base1, Base2;
11736   int64_t Offset1, Offset2;
11737   const GlobalValue *GV1, *GV2;
11738   const void *CV1, *CV2;
11739   bool isFrameIndex1 = FindBaseOffset(Op0->getBasePtr(),
11740                                       Base1, Offset1, GV1, CV1);
11741   bool isFrameIndex2 = FindBaseOffset(Op1->getBasePtr(),
11742                                       Base2, Offset2, GV2, CV2);
11743
11744   // If they have a same base address then check to see if they overlap.
11745   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
11746     return !((Offset1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= Offset2 ||
11747              (Offset2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= Offset1);
11748
11749   // It is possible for different frame indices to alias each other, mostly
11750   // when tail call optimization reuses return address slots for arguments.
11751   // To catch this case, look up the actual index of frame indices to compute
11752   // the real alias relationship.
11753   if (isFrameIndex1 && isFrameIndex2) {
11754     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11755     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
11756     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
11757     return !((Offset1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= Offset2 ||
11758              (Offset2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= Offset1);
11759   }
11760
11761   // Otherwise, if we know what the bases are, and they aren't identical, then
11762   // we know they cannot alias.
11763   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
11764     return false;
11765
11766   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
11767   // compared to the size and offset of the access, we may be able to prove they
11768   // do not alias.  This check is conservative for now to catch cases created by
11769   // splitting vector types.
11770   if ((Op0->getOriginalAlignment() == Op1->getOriginalAlignment()) &&
11771       (Op0->getSrcValueOffset() != Op1->getSrcValueOffset()) &&
11772       (Op0->getMemoryVT().getSizeInBits() >> 3 ==
11773        Op1->getMemoryVT().getSizeInBits() >> 3) &&
11774       (Op0->getOriginalAlignment() > Op0->getMemoryVT().getSizeInBits()) >> 3) {
11775     int64_t OffAlign1 = Op0->getSrcValueOffset() % Op0->getOriginalAlignment();
11776     int64_t OffAlign2 = Op1->getSrcValueOffset() % Op1->getOriginalAlignment();
11777
11778     // There is no overlap between these relatively aligned accesses of similar
11779     // size, return no alias.
11780     if ((OffAlign1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= OffAlign2 ||
11781         (OffAlign2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= OffAlign1)
11782       return false;
11783   }
11784
11785   bool UseAA = CombinerGlobalAA.getNumOccurrences() > 0 ? CombinerGlobalAA :
11786     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
11787 #ifndef NDEBUG
11788   if (CombinerAAOnlyFunc.getNumOccurrences() &&
11789       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
11790     UseAA = false;
11791 #endif
11792   if (UseAA &&
11793       Op0->getMemOperand()->getValue() && Op1->getMemOperand()->getValue()) {
11794     // Use alias analysis information.
11795     int64_t MinOffset = std::min(Op0->getSrcValueOffset(),
11796                                  Op1->getSrcValueOffset());
11797     int64_t Overlap1 = (Op0->getMemoryVT().getSizeInBits() >> 3) +
11798         Op0->getSrcValueOffset() - MinOffset;
11799     int64_t Overlap2 = (Op1->getMemoryVT().getSizeInBits() >> 3) +
11800         Op1->getSrcValueOffset() - MinOffset;
11801     AliasAnalysis::AliasResult AAResult =
11802         AA.alias(AliasAnalysis::Location(Op0->getMemOperand()->getValue(),
11803                                          Overlap1,
11804                                          UseTBAA ? Op0->getAAInfo() : AAMDNodes()),
11805                  AliasAnalysis::Location(Op1->getMemOperand()->getValue(),
11806                                          Overlap2,
11807                                          UseTBAA ? Op1->getAAInfo() : AAMDNodes()));
11808     if (AAResult == AliasAnalysis::NoAlias)
11809       return false;
11810   }
11811
11812   // Otherwise we have to assume they alias.
11813   return true;
11814 }
11815
11816 /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
11817 /// looking for aliasing nodes and adding them to the Aliases vector.
11818 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
11819                                    SmallVectorImpl<SDValue> &Aliases) {
11820   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
11821   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
11822
11823   // Get alias information for node.
11824   bool IsLoad = isa<LoadSDNode>(N) && !cast<LSBaseSDNode>(N)->isVolatile();
11825
11826   // Starting off.
11827   Chains.push_back(OriginalChain);
11828   unsigned Depth = 0;
11829
11830   // Look at each chain and determine if it is an alias.  If so, add it to the
11831   // aliases list.  If not, then continue up the chain looking for the next
11832   // candidate.
11833   while (!Chains.empty()) {
11834     SDValue Chain = Chains.back();
11835     Chains.pop_back();
11836
11837     // For TokenFactor nodes, look at each operand and only continue up the
11838     // chain until we find two aliases.  If we've seen two aliases, assume we'll
11839     // find more and revert to original chain since the xform is unlikely to be
11840     // profitable.
11841     //
11842     // FIXME: The depth check could be made to return the last non-aliasing
11843     // chain we found before we hit a tokenfactor rather than the original
11844     // chain.
11845     if (Depth > 6 || Aliases.size() == 2) {
11846       Aliases.clear();
11847       Aliases.push_back(OriginalChain);
11848       return;
11849     }
11850
11851     // Don't bother if we've been before.
11852     if (!Visited.insert(Chain.getNode()))
11853       continue;
11854
11855     switch (Chain.getOpcode()) {
11856     case ISD::EntryToken:
11857       // Entry token is ideal chain operand, but handled in FindBetterChain.
11858       break;
11859
11860     case ISD::LOAD:
11861     case ISD::STORE: {
11862       // Get alias information for Chain.
11863       bool IsOpLoad = isa<LoadSDNode>(Chain.getNode()) &&
11864           !cast<LSBaseSDNode>(Chain.getNode())->isVolatile();
11865
11866       // If chain is alias then stop here.
11867       if (!(IsLoad && IsOpLoad) &&
11868           isAlias(cast<LSBaseSDNode>(N), cast<LSBaseSDNode>(Chain.getNode()))) {
11869         Aliases.push_back(Chain);
11870       } else {
11871         // Look further up the chain.
11872         Chains.push_back(Chain.getOperand(0));
11873         ++Depth;
11874       }
11875       break;
11876     }
11877
11878     case ISD::TokenFactor:
11879       // We have to check each of the operands of the token factor for "small"
11880       // token factors, so we queue them up.  Adding the operands to the queue
11881       // (stack) in reverse order maintains the original order and increases the
11882       // likelihood that getNode will find a matching token factor (CSE.)
11883       if (Chain.getNumOperands() > 16) {
11884         Aliases.push_back(Chain);
11885         break;
11886       }
11887       for (unsigned n = Chain.getNumOperands(); n;)
11888         Chains.push_back(Chain.getOperand(--n));
11889       ++Depth;
11890       break;
11891
11892     default:
11893       // For all other instructions we will just have to take what we can get.
11894       Aliases.push_back(Chain);
11895       break;
11896     }
11897   }
11898
11899   // We need to be careful here to also search for aliases through the
11900   // value operand of a store, etc. Consider the following situation:
11901   //   Token1 = ...
11902   //   L1 = load Token1, %52
11903   //   S1 = store Token1, L1, %51
11904   //   L2 = load Token1, %52+8
11905   //   S2 = store Token1, L2, %51+8
11906   //   Token2 = Token(S1, S2)
11907   //   L3 = load Token2, %53
11908   //   S3 = store Token2, L3, %52
11909   //   L4 = load Token2, %53+8
11910   //   S4 = store Token2, L4, %52+8
11911   // If we search for aliases of S3 (which loads address %52), and we look
11912   // only through the chain, then we'll miss the trivial dependence on L1
11913   // (which also loads from %52). We then might change all loads and
11914   // stores to use Token1 as their chain operand, which could result in
11915   // copying %53 into %52 before copying %52 into %51 (which should
11916   // happen first).
11917   //
11918   // The problem is, however, that searching for such data dependencies
11919   // can become expensive, and the cost is not directly related to the
11920   // chain depth. Instead, we'll rule out such configurations here by
11921   // insisting that we've visited all chain users (except for users
11922   // of the original chain, which is not necessary). When doing this,
11923   // we need to look through nodes we don't care about (otherwise, things
11924   // like register copies will interfere with trivial cases).
11925
11926   SmallVector<const SDNode *, 16> Worklist;
11927   for (const SDNode *N : Visited)
11928     if (N != OriginalChain.getNode())
11929       Worklist.push_back(N);
11930
11931   while (!Worklist.empty()) {
11932     const SDNode *M = Worklist.pop_back_val();
11933
11934     // We have already visited M, and want to make sure we've visited any uses
11935     // of M that we care about. For uses that we've not visisted, and don't
11936     // care about, queue them to the worklist.
11937
11938     for (SDNode::use_iterator UI = M->use_begin(),
11939          UIE = M->use_end(); UI != UIE; ++UI)
11940       if (UI.getUse().getValueType() == MVT::Other && Visited.insert(*UI)) {
11941         if (isa<MemIntrinsicSDNode>(*UI) || isa<MemSDNode>(*UI)) {
11942           // We've not visited this use, and we care about it (it could have an
11943           // ordering dependency with the original node).
11944           Aliases.clear();
11945           Aliases.push_back(OriginalChain);
11946           return;
11947         }
11948
11949         // We've not visited this use, but we don't care about it. Mark it as
11950         // visited and enqueue it to the worklist.
11951         Worklist.push_back(*UI);
11952       }
11953   }
11954 }
11955
11956 /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes, looking
11957 /// for a better chain (aliasing node.)
11958 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
11959   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
11960
11961   // Accumulate all the aliases to this node.
11962   GatherAllAliases(N, OldChain, Aliases);
11963
11964   // If no operands then chain to entry token.
11965   if (Aliases.size() == 0)
11966     return DAG.getEntryNode();
11967
11968   // If a single operand then chain to it.  We don't need to revisit it.
11969   if (Aliases.size() == 1)
11970     return Aliases[0];
11971
11972   // Construct a custom tailored token factor.
11973   return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other, Aliases);
11974 }
11975
11976 // SelectionDAG::Combine - This is the entry point for the file.
11977 //
11978 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
11979                            CodeGenOpt::Level OptLevel) {
11980   /// run - This is the main entry point to this class.
11981   ///
11982   DAGCombiner(*this, AA, OptLevel).Run(Level);
11983 }