lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/ADT/SmallPtrSet.h"
  21 #include "llvm/ADT/SetVector.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/Analysis/AliasAnalysis.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/IR/DataLayout.h"
  27 #include "llvm/IR/DerivedTypes.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/LLVMContext.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetLowering.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/Target/TargetRegisterInfo.h"
  39 #include "llvm/Target/TargetSubtargetInfo.h"
  40 #include <algorithm>
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "dagcombine"
  44
  45 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  46 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  47 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  48 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  49 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
  50 STATISTIC(SlicedLoads, "Number of load sliced");
  51
  52 namespace {
  53   static cl::opt<bool>
  54     CombinerAA("combiner-alias-analysis", cl::Hidden,
  55                cl::desc("Enable DAG combiner alias-analysis heuristics"));
  56
  57   static cl::opt<bool>
  58     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  59                cl::desc("Enable DAG combiner's use of IR alias analysis"));
  60
  61   static cl::opt<bool>
  62     UseTBAA("combiner-use-tbaa", cl::Hidden, cl::init(true),
  63                cl::desc("Enable DAG combiner's use of TBAA"));
  64
  65 #ifndef NDEBUG
  66   static cl::opt<std::string>
  67     CombinerAAOnlyFunc("combiner-aa-only-func", cl::Hidden,
  68                cl::desc("Only use DAG-combiner alias analysis in this"
  69                         " function"));
  70 #endif
  71
  72   /// Hidden option to stress test load slicing, i.e., when this option
  73   /// is enabled, load slicing bypasses most of its profitability guards.
  74   static cl::opt<bool>
  75   StressLoadSlicing("combiner-stress-load-slicing", cl::Hidden,
  76                     cl::desc("Bypass the profitability model of load "
  77                              "slicing"),
  78                     cl::init(false));
  79
  80 //------------------------------ DAGCombiner ---------------------------------//
  81
  82   class DAGCombiner {
  83     SelectionDAG &DAG;
  84     const TargetLowering &TLI;
  85     CombineLevel Level;
  86     CodeGenOpt::Level OptLevel;
  87     bool LegalOperations;
  88     bool LegalTypes;
  89     bool ForCodeSize;
  90
  91     /// \brief Worklist of all of the nodes that need to be simplified.
  92     ///
  93     /// This must behave as a stack -- new nodes to process are pushed onto the
  94     /// back and when processing we pop off of the back.
  95     ///
  96     /// The worklist will not contain duplicates but may contain null entries
  97     /// due to nodes being deleted from the underlying DAG.
  98     SmallVector<SDNode *, 64> Worklist;
  99
 100     /// \brief Mapping from an SDNode to its position on the worklist.
 101     ///
 102     /// This is used to find and remove nodes from the worklist (by nulling
 103     /// them) when they are deleted from the underlying DAG. It relies on
 104     /// stable indices of nodes within the worklist.
 105     DenseMap<SDNode *, unsigned> WorklistMap;
 106
 107     // AA - Used for DAG load/store alias analysis.
 108     AliasAnalysis &AA;
 109
 110     /// AddUsersToWorklist - When an instruction is simplified, add all users of
 111     /// the instruction to the work lists because they might get more simplified
 112     /// now.
 113     ///
 114     void AddUsersToWorklist(SDNode *N) {
 115       for (SDNode *Node : N->uses())
 116         AddToWorklist(Node);
 117     }
 118
 119     /// visit - call the node-specific routine that knows how to fold each
 120     /// particular type of node.
 121     SDValue visit(SDNode *N);
 122
 123   public:
 124     /// AddToWorklist - Add to the work list making sure its instance is at the
 125     /// back (next to be processed.)
 126     void AddToWorklist(SDNode *N) {
 127       // Skip handle nodes as they can't usefully be combined and confuse the
 128       // zero-use deletion strategy.
 129       if (N->getOpcode() == ISD::HANDLENODE)
 130         return;
 131
 132       if (WorklistMap.insert(std::make_pair(N, Worklist.size())).second)
 133         Worklist.push_back(N);
 134     }
 135
 136     /// removeFromWorklist - remove all instances of N from the worklist.
 137     ///
 138     void removeFromWorklist(SDNode *N) {
 139       auto It = WorklistMap.find(N);
 140       if (It == WorklistMap.end())
 141         return; // Not in the worklist.
 142
 143       // Null out the entry rather than erasing it to avoid a linear operation.
 144       Worklist[It->second] = nullptr;
 145       WorklistMap.erase(It);
 146     }
 147
 148     bool recursivelyDeleteUnusedNodes(SDNode *N);
 149
 150     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 151                       bool AddTo = true);
 152
 153     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 154       return CombineTo(N, &Res, 1, AddTo);
 155     }
 156
 157     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 158                       bool AddTo = true) {
 159       SDValue To[] = { Res0, Res1 };
 160       return CombineTo(N, To, 2, AddTo);
 161     }
 162
 163     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 164
 165   private:
 166
 167     /// SimplifyDemandedBits - Check the specified integer node value to see if
 168     /// it can be simplified or if things it uses can be simplified by bit
 169     /// propagation.  If so, return true.
 170     bool SimplifyDemandedBits(SDValue Op) {
 171       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 172       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 173       return SimplifyDemandedBits(Op, Demanded);
 174     }
 175
 176     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 177
 178     bool CombineToPreIndexedLoadStore(SDNode *N);
 179     bool CombineToPostIndexedLoadStore(SDNode *N);
 180     bool SliceUpLoad(SDNode *N);
 181
 182     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 183     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 184     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 185     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 186     SDValue PromoteIntBinOp(SDValue Op);
 187     SDValue PromoteIntShiftOp(SDValue Op);
 188     SDValue PromoteExtend(SDValue Op);
 189     bool PromoteLoad(SDValue Op);
 190
 191     void ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
 192                          SDValue Trunc, SDValue ExtLoad, SDLoc DL,
 193                          ISD::NodeType ExtType);
 194
 195     /// combine - call the node-specific routine that knows how to fold each
 196     /// particular type of node. If that doesn't do anything, try the
 197     /// target-specific DAG combines.
 198     SDValue combine(SDNode *N);
 199
 200     // Visitation implementation - Implement dag node combining for different
 201     // node types.  The semantics are as follows:
 202     // Return Value:
 203     //   SDValue.getNode() == 0 - No change was made
 204     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 205     //   otherwise              - N should be replaced by the returned Operand.
 206     //
 207     SDValue visitTokenFactor(SDNode *N);
 208     SDValue visitMERGE_VALUES(SDNode *N);
 209     SDValue visitADD(SDNode *N);
 210     SDValue visitSUB(SDNode *N);
 211     SDValue visitADDC(SDNode *N);
 212     SDValue visitSUBC(SDNode *N);
 213     SDValue visitADDE(SDNode *N);
 214     SDValue visitSUBE(SDNode *N);
 215     SDValue visitMUL(SDNode *N);
 216     SDValue visitSDIV(SDNode *N);
 217     SDValue visitUDIV(SDNode *N);
 218     SDValue visitSREM(SDNode *N);
 219     SDValue visitUREM(SDNode *N);
 220     SDValue visitMULHU(SDNode *N);
 221     SDValue visitMULHS(SDNode *N);
 222     SDValue visitSMUL_LOHI(SDNode *N);
 223     SDValue visitUMUL_LOHI(SDNode *N);
 224     SDValue visitSMULO(SDNode *N);
 225     SDValue visitUMULO(SDNode *N);
 226     SDValue visitSDIVREM(SDNode *N);
 227     SDValue visitUDIVREM(SDNode *N);
 228     SDValue visitAND(SDNode *N);
 229     SDValue visitOR(SDNode *N);
 230     SDValue visitXOR(SDNode *N);
 231     SDValue SimplifyVBinOp(SDNode *N);
 232     SDValue SimplifyVUnaryOp(SDNode *N);
 233     SDValue visitSHL(SDNode *N);
 234     SDValue visitSRA(SDNode *N);
 235     SDValue visitSRL(SDNode *N);
 236     SDValue visitRotate(SDNode *N);
 237     SDValue visitCTLZ(SDNode *N);
 238     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
 239     SDValue visitCTTZ(SDNode *N);
 240     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
 241     SDValue visitCTPOP(SDNode *N);
 242     SDValue visitSELECT(SDNode *N);
 243     SDValue visitVSELECT(SDNode *N);
 244     SDValue visitSELECT_CC(SDNode *N);
 245     SDValue visitSETCC(SDNode *N);
 246     SDValue visitSIGN_EXTEND(SDNode *N);
 247     SDValue visitZERO_EXTEND(SDNode *N);
 248     SDValue visitANY_EXTEND(SDNode *N);
 249     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 250     SDValue visitTRUNCATE(SDNode *N);
 251     SDValue visitBITCAST(SDNode *N);
 252     SDValue visitBUILD_PAIR(SDNode *N);
 253     SDValue visitFADD(SDNode *N);
 254     SDValue visitFSUB(SDNode *N);
 255     SDValue visitFMUL(SDNode *N);
 256     SDValue visitFMA(SDNode *N);
 257     SDValue visitFDIV(SDNode *N);
 258     SDValue visitFREM(SDNode *N);
 259     SDValue visitFCOPYSIGN(SDNode *N);
 260     SDValue visitSINT_TO_FP(SDNode *N);
 261     SDValue visitUINT_TO_FP(SDNode *N);
 262     SDValue visitFP_TO_SINT(SDNode *N);
 263     SDValue visitFP_TO_UINT(SDNode *N);
 264     SDValue visitFP_ROUND(SDNode *N);
 265     SDValue visitFP_ROUND_INREG(SDNode *N);
 266     SDValue visitFP_EXTEND(SDNode *N);
 267     SDValue visitFNEG(SDNode *N);
 268     SDValue visitFABS(SDNode *N);
 269     SDValue visitFCEIL(SDNode *N);
 270     SDValue visitFTRUNC(SDNode *N);
 271     SDValue visitFFLOOR(SDNode *N);
 272     SDValue visitBRCOND(SDNode *N);
 273     SDValue visitBR_CC(SDNode *N);
 274     SDValue visitLOAD(SDNode *N);
 275     SDValue visitSTORE(SDNode *N);
 276     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 277     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 278     SDValue visitBUILD_VECTOR(SDNode *N);
 279     SDValue visitCONCAT_VECTORS(SDNode *N);
 280     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
 281     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 282     SDValue visitINSERT_SUBVECTOR(SDNode *N);
 283
 284     SDValue XformToShuffleWithZero(SDNode *N);
 285     SDValue ReassociateOps(unsigned Opc, SDLoc DL, SDValue LHS, SDValue RHS);
 286
 287     SDValue visitShiftByConstant(SDNode *N, ConstantSDNode *Amt);
 288
 289     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 290     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 291     SDValue SimplifySelect(SDLoc DL, SDValue N0, SDValue N1, SDValue N2);
 292     SDValue SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1, SDValue N2,
 293                              SDValue N3, ISD::CondCode CC,
 294                              bool NotExtCompare = false);
 295     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 296                           SDLoc DL, bool foldBooleans = true);
 297
 298     bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 299                            SDValue &CC) const;
 300     bool isOneUseSetCC(SDValue N) const;
 301
 302     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 303                                          unsigned HiOp);
 304     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 305     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 306     SDValue BuildSDIV(SDNode *N);
 307     SDValue BuildSDIVPow2(SDNode *N);
 308     SDValue BuildUDIV(SDNode *N);
 309     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
 310                                bool DemandHighBits = true);
 311     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
 312     SDNode *MatchRotatePosNeg(SDValue Shifted, SDValue Pos, SDValue Neg,
 313                               SDValue InnerPos, SDValue InnerNeg,
 314                               unsigned PosOpcode, unsigned NegOpcode,
 315                               SDLoc DL);
 316     SDNode *MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL);
 317     SDValue ReduceLoadWidth(SDNode *N);
 318     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 319     SDValue TransformFPLoadStorePair(SDNode *N);
 320     SDValue reduceBuildVecExtToExtBuildVec(SDNode *N);
 321     SDValue reduceBuildVecConvertToConvertBuildVec(SDNode *N);
 322
 323     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 324
 325     /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
 326     /// looking for aliasing nodes and adding them to the Aliases vector.
 327     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 328                           SmallVectorImpl<SDValue> &Aliases);
 329
 330     /// isAlias - Return true if there is any possibility that the two addresses
 331     /// overlap.
 332     bool isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) const;
 333
 334     /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes,
 335     /// looking for a better chain (aliasing node.)
 336     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 337
 338     /// Merge consecutive store operations into a wide store.
 339     /// This optimization uses wide integers or vectors when possible.
 340     /// \return True if some memory operations were changed.
 341     bool MergeConsecutiveStores(StoreSDNode *N);
 342
 343     /// \brief Try to transform a truncation where C is a constant:
 344     ///     (trunc (and X, C)) -> (and (trunc X), (trunc C))
 345     ///
 346     /// \p N needs to be a truncation and its first operand an AND. Other
 347     /// requirements are checked by the function (e.g. that trunc is
 348     /// single-use) and if missed an empty SDValue is returned.
 349     SDValue distributeTruncateThroughAnd(SDNode *N);
 350
 351   public:
 352     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 353         : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
 354           OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {
 355       AttributeSet FnAttrs =
 356           DAG.getMachineFunction().getFunction()->getAttributes();
 357       ForCodeSize =
 358           FnAttrs.hasAttribute(AttributeSet::FunctionIndex,
 359                                Attribute::OptimizeForSize) ||
 360           FnAttrs.hasAttribute(AttributeSet::FunctionIndex, Attribute::MinSize);
 361     }
 362
 363     /// Run - runs the dag combiner on all nodes in the work list
 364     void Run(CombineLevel AtLevel);
 365
 366     SelectionDAG &getDAG() const { return DAG; }
 367
 368     /// getShiftAmountTy - Returns a type large enough to hold any valid
 369     /// shift amount - before type legalization these can be huge.
 370     EVT getShiftAmountTy(EVT LHSTy) {
 371       assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 372       if (LHSTy.isVector())
 373         return LHSTy;
 374       return LegalTypes ? TLI.getScalarShiftAmountTy(LHSTy)
 375                         : TLI.getPointerTy();
 376     }
 377
 378     /// isTypeLegal - This method returns true if we are running before type
 379     /// legalization or if the specified VT is legal.
 380     bool isTypeLegal(const EVT &VT) {
 381       if (!LegalTypes) return true;
 382       return TLI.isTypeLegal(VT);
 383     }
 384
 385     /// getSetCCResultType - Convenience wrapper around
 386     /// TargetLowering::getSetCCResultType
 387     EVT getSetCCResultType(EVT VT) const {
 388       return TLI.getSetCCResultType(*DAG.getContext(), VT);
 389     }
 390   };
 391 }
 392
 393
 394 namespace {
 395 /// WorklistRemover - This class is a DAGUpdateListener that removes any deleted
 396 /// nodes from the worklist.
 397 class WorklistRemover : public SelectionDAG::DAGUpdateListener {
 398   DAGCombiner &DC;
 399 public:
 400   explicit WorklistRemover(DAGCombiner &dc)
 401     : SelectionDAG::DAGUpdateListener(dc.getDAG()), DC(dc) {}
 402
 403   void NodeDeleted(SDNode *N, SDNode *E) override {
 404     DC.removeFromWorklist(N);
 405   }
 406 };
 407 }
 408
 409 //===----------------------------------------------------------------------===//
 410 //  TargetLowering::DAGCombinerInfo implementation
 411 //===----------------------------------------------------------------------===//
 412
 413 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 414   ((DAGCombiner*)DC)->AddToWorklist(N);
 415 }
 416
 417 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
 418   ((DAGCombiner*)DC)->removeFromWorklist(N);
 419 }
 420
 421 SDValue TargetLowering::DAGCombinerInfo::
 422 CombineTo(SDNode *N, const std::vector<SDValue> &To, bool AddTo) {
 423   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 424 }
 425
 426 SDValue TargetLowering::DAGCombinerInfo::
 427 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 428   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 429 }
 430
 431
 432 SDValue TargetLowering::DAGCombinerInfo::
 433 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 434   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 435 }
 436
 437 void TargetLowering::DAGCombinerInfo::
 438 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 439   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 440 }
 441
 442 //===----------------------------------------------------------------------===//
 443 // Helper Functions
 444 //===----------------------------------------------------------------------===//
 445
 446 /// isNegatibleForFree - Return 1 if we can compute the negated form of the
 447 /// specified expression for the same cost as the expression itself, or 2 if we
 448 /// can compute the negated form more cheaply than the expression itself.
 449 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 450                                const TargetLowering &TLI,
 451                                const TargetOptions *Options,
 452                                unsigned Depth = 0) {
 453   // fneg is removable even if it has multiple uses.
 454   if (Op.getOpcode() == ISD::FNEG) return 2;
 455
 456   // Don't allow anything with multiple uses.
 457   if (!Op.hasOneUse()) return 0;
 458
 459   // Don't recurse exponentially.
 460   if (Depth > 6) return 0;
 461
 462   switch (Op.getOpcode()) {
 463   default: return false;
 464   case ISD::ConstantFP:
 465     // Don't invert constant FP values after legalize.  The negated constant
 466     // isn't necessarily legal.
 467     return LegalOperations ? 0 : 1;
 468   case ISD::FADD:
 469     // FIXME: determine better conditions for this xform.
 470     if (!Options->UnsafeFPMath) return 0;
 471
 472     // After operation legalization, it might not be legal to create new FSUBs.
 473     if (LegalOperations &&
 474         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
 475       return 0;
 476
 477     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 478     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 479                                     Options, Depth + 1))
 480       return V;
 481     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 482     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 483                               Depth + 1);
 484   case ISD::FSUB:
 485     // We can't turn -(A-B) into B-A when we honor signed zeros.
 486     if (!Options->UnsafeFPMath) return 0;
 487
 488     // fold (fneg (fsub A, B)) -> (fsub B, A)
 489     return 1;
 490
 491   case ISD::FMUL:
 492   case ISD::FDIV:
 493     if (Options->HonorSignDependentRoundingFPMath()) return 0;
 494
 495     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 496     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 497                                     Options, Depth + 1))
 498       return V;
 499
 500     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 501                               Depth + 1);
 502
 503   case ISD::FP_EXTEND:
 504   case ISD::FP_ROUND:
 505   case ISD::FSIN:
 506     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
 507                               Depth + 1);
 508   }
 509 }
 510
 511 /// GetNegatedExpression - If isNegatibleForFree returns true, this function
 512 /// returns the newly negated expression.
 513 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 514                                     bool LegalOperations, unsigned Depth = 0) {
 515   // fneg is removable even if it has multiple uses.
 516   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 517
 518   // Don't allow anything with multiple uses.
 519   assert(Op.hasOneUse() && "Unknown reuse!");
 520
 521   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 522   switch (Op.getOpcode()) {
 523   default: llvm_unreachable("Unknown code");
 524   case ISD::ConstantFP: {
 525     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 526     V.changeSign();
 527     return DAG.getConstantFP(V, Op.getValueType());
 528   }
 529   case ISD::FADD:
 530     // FIXME: determine better conditions for this xform.
 531     assert(DAG.getTarget().Options.UnsafeFPMath);
 532
 533     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 534     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 535                            DAG.getTargetLoweringInfo(),
 536                            &DAG.getTarget().Options, Depth+1))
 537       return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 538                          GetNegatedExpression(Op.getOperand(0), DAG,
 539                                               LegalOperations, Depth+1),
 540                          Op.getOperand(1));
 541     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 542     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 543                        GetNegatedExpression(Op.getOperand(1), DAG,
 544                                             LegalOperations, Depth+1),
 545                        Op.getOperand(0));
 546   case ISD::FSUB:
 547     // We can't turn -(A-B) into B-A when we honor signed zeros.
 548     assert(DAG.getTarget().Options.UnsafeFPMath);
 549
 550     // fold (fneg (fsub 0, B)) -> B
 551     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 552       if (N0CFP->getValueAPF().isZero())
 553         return Op.getOperand(1);
 554
 555     // fold (fneg (fsub A, B)) -> (fsub B, A)
 556     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 557                        Op.getOperand(1), Op.getOperand(0));
 558
 559   case ISD::FMUL:
 560   case ISD::FDIV:
 561     assert(!DAG.getTarget().Options.HonorSignDependentRoundingFPMath());
 562
 563     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 564     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 565                            DAG.getTargetLoweringInfo(),
 566                            &DAG.getTarget().Options, Depth+1))
 567       return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 568                          GetNegatedExpression(Op.getOperand(0), DAG,
 569                                               LegalOperations, Depth+1),
 570                          Op.getOperand(1));
 571
 572     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 573     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 574                        Op.getOperand(0),
 575                        GetNegatedExpression(Op.getOperand(1), DAG,
 576                                             LegalOperations, Depth+1));
 577
 578   case ISD::FP_EXTEND:
 579   case ISD::FSIN:
 580     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 581                        GetNegatedExpression(Op.getOperand(0), DAG,
 582                                             LegalOperations, Depth+1));
 583   case ISD::FP_ROUND:
 584       return DAG.getNode(ISD::FP_ROUND, SDLoc(Op), Op.getValueType(),
 585                          GetNegatedExpression(Op.getOperand(0), DAG,
 586                                               LegalOperations, Depth+1),
 587                          Op.getOperand(1));
 588   }
 589 }
 590
 591 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 592 // that selects between the target values used for true and false, making it
 593 // equivalent to a setcc. Also, set the incoming LHS, RHS, and CC references to
 594 // the appropriate nodes based on the type of node we are checking. This
 595 // simplifies life a bit for the callers.
 596 bool DAGCombiner::isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 597                                     SDValue &CC) const {
 598   if (N.getOpcode() == ISD::SETCC) {
 599     LHS = N.getOperand(0);
 600     RHS = N.getOperand(1);
 601     CC  = N.getOperand(2);
 602     return true;
 603   }
 604
 605   if (N.getOpcode() != ISD::SELECT_CC ||
 606       !TLI.isConstTrueVal(N.getOperand(2).getNode()) ||
 607       !TLI.isConstFalseVal(N.getOperand(3).getNode()))
 608     return false;
 609
 610   LHS = N.getOperand(0);
 611   RHS = N.getOperand(1);
 612   CC  = N.getOperand(4);
 613   return true;
 614 }
 615
 616 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 617 // one use.  If this is true, it allows the users to invert the operation for
 618 // free when it is profitable to do so.
 619 bool DAGCombiner::isOneUseSetCC(SDValue N) const {
 620   SDValue N0, N1, N2;
 621   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 622     return true;
 623   return false;
 624 }
 625
 626 /// isConstantSplatVector - Returns true if N is a BUILD_VECTOR node whose
 627 /// elements are all the same constant or undefined.
 628 static bool isConstantSplatVector(SDNode *N, APInt& SplatValue) {
 629   BuildVectorSDNode *C = dyn_cast<BuildVectorSDNode>(N);
 630   if (!C)
 631     return false;
 632
 633   APInt SplatUndef;
 634   unsigned SplatBitSize;
 635   bool HasAnyUndefs;
 636   EVT EltVT = N->getValueType(0).getVectorElementType();
 637   return (C->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
 638                              HasAnyUndefs) &&
 639           EltVT.getSizeInBits() >= SplatBitSize);
 640 }
 641
 642 // \brief Returns the SDNode if it is a constant BuildVector or constant.
 643 static SDNode *isConstantBuildVectorOrConstantInt(SDValue N) {
 644   if (isa<ConstantSDNode>(N))
 645     return N.getNode();
 646   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N);
 647   if(BV && BV->isConstant())
 648     return BV;
 649   return nullptr;
 650 }
 651
 652 // \brief Returns the SDNode if it is a constant splat BuildVector or constant
 653 // int.
 654 static ConstantSDNode *isConstOrConstSplat(SDValue N) {
 655   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N))
 656     return CN;
 657
 658   if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(N)) {
 659     BitVector UndefElements;
 660     ConstantSDNode *CN = BV->getConstantSplatNode(&UndefElements);
 661
 662     // BuildVectors can truncate their operands. Ignore that case here.
 663     // FIXME: We blindly ignore splats which include undef which is overly
 664     // pessimistic.
 665     if (CN && UndefElements.none() &&
 666         CN->getValueType(0) == N.getValueType().getScalarType())
 667       return CN;
 668   }
 669
 670   return nullptr;
 671 }
 672
 673 SDValue DAGCombiner::ReassociateOps(unsigned Opc, SDLoc DL,
 674                                     SDValue N0, SDValue N1) {
 675   EVT VT = N0.getValueType();
 676   if (N0.getOpcode() == Opc) {
 677     if (SDNode *L = isConstantBuildVectorOrConstantInt(N0.getOperand(1))) {
 678       if (SDNode *R = isConstantBuildVectorOrConstantInt(N1)) {
 679         // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 680         SDValue OpNode = DAG.FoldConstantArithmetic(Opc, VT, L, R);
 681         if (!OpNode.getNode())
 682           return SDValue();
 683         return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 684       }
 685       if (N0.hasOneUse()) {
 686         // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one
 687         // use
 688         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N0.getOperand(0), N1);
 689         if (!OpNode.getNode())
 690           return SDValue();
 691         AddToWorklist(OpNode.getNode());
 692         return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 693       }
 694     }
 695   }
 696
 697   if (N1.getOpcode() == Opc) {
 698     if (SDNode *R = isConstantBuildVectorOrConstantInt(N1.getOperand(1))) {
 699       if (SDNode *L = isConstantBuildVectorOrConstantInt(N0)) {
 700         // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 701         SDValue OpNode = DAG.FoldConstantArithmetic(Opc, VT, R, L);
 702         if (!OpNode.getNode())
 703           return SDValue();
 704         return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 705       }
 706       if (N1.hasOneUse()) {
 707         // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one
 708         // use
 709         SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT, N1.getOperand(0), N0);
 710         if (!OpNode.getNode())
 711           return SDValue();
 712         AddToWorklist(OpNode.getNode());
 713         return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 714       }
 715     }
 716   }
 717
 718   return SDValue();
 719 }
 720
 721 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 722                                bool AddTo) {
 723   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 724   ++NodesCombined;
 725   DEBUG(dbgs() << "\nReplacing.1 ";
 726         N->dump(&DAG);
 727         dbgs() << "\nWith: ";
 728         To[0].getNode()->dump(&DAG);
 729         dbgs() << " and " << NumTo-1 << " other values\n";
 730         for (unsigned i = 0, e = NumTo; i != e; ++i)
 731           assert((!To[i].getNode() ||
 732                   N->getValueType(i) == To[i].getValueType()) &&
 733                  "Cannot combine value to value of different type!"));
 734   WorklistRemover DeadNodes(*this);
 735   DAG.ReplaceAllUsesWith(N, To);
 736   if (AddTo) {
 737     // Push the new nodes and any users onto the worklist
 738     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 739       if (To[i].getNode()) {
 740         AddToWorklist(To[i].getNode());
 741         AddUsersToWorklist(To[i].getNode());
 742       }
 743     }
 744   }
 745
 746   // Finally, if the node is now dead, remove it from the graph.  The node
 747   // may not be dead if the replacement process recursively simplified to
 748   // something else needing this node.
 749   if (N->use_empty()) {
 750     // Nodes can be reintroduced into the worklist.  Make sure we do not
 751     // process a node that has been replaced.
 752     removeFromWorklist(N);
 753
 754     // Finally, since the node is now dead, remove it from the graph.
 755     DAG.DeleteNode(N);
 756   }
 757   return SDValue(N, 0);
 758 }
 759
 760 void DAGCombiner::
 761 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 762   // Replace all uses.  If any nodes become isomorphic to other nodes and
 763   // are deleted, make sure to remove them from our worklist.
 764   WorklistRemover DeadNodes(*this);
 765   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
 766
 767   // Push the new node and any (possibly new) users onto the worklist.
 768   AddToWorklist(TLO.New.getNode());
 769   AddUsersToWorklist(TLO.New.getNode());
 770
 771   // Finally, if the node is now dead, remove it from the graph.  The node
 772   // may not be dead if the replacement process recursively simplified to
 773   // something else needing this node.
 774   if (TLO.Old.getNode()->use_empty()) {
 775     removeFromWorklist(TLO.Old.getNode());
 776
 777     // If the operands of this node are only used by the node, they will now
 778     // be dead.  Make sure to visit them first to delete dead nodes early.
 779     for (unsigned i = 0, e = TLO.Old.getNode()->getNumOperands(); i != e; ++i)
 780       if (TLO.Old.getNode()->getOperand(i).getNode()->hasOneUse())
 781         AddToWorklist(TLO.Old.getNode()->getOperand(i).getNode());
 782
 783     DAG.DeleteNode(TLO.Old.getNode());
 784   }
 785 }
 786
 787 /// SimplifyDemandedBits - Check the specified integer node value to see if
 788 /// it can be simplified or if things it uses can be simplified by bit
 789 /// propagation.  If so, return true.
 790 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 791   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 792   APInt KnownZero, KnownOne;
 793   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 794     return false;
 795
 796   // Revisit the node.
 797   AddToWorklist(Op.getNode());
 798
 799   // Replace the old value with the new one.
 800   ++NodesCombined;
 801   DEBUG(dbgs() << "\nReplacing.2 ";
 802         TLO.Old.getNode()->dump(&DAG);
 803         dbgs() << "\nWith: ";
 804         TLO.New.getNode()->dump(&DAG);
 805         dbgs() << '\n');
 806
 807   CommitTargetLoweringOpt(TLO);
 808   return true;
 809 }
 810
 811 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 812   SDLoc dl(Load);
 813   EVT VT = Load->getValueType(0);
 814   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 815
 816   DEBUG(dbgs() << "\nReplacing.9 ";
 817         Load->dump(&DAG);
 818         dbgs() << "\nWith: ";
 819         Trunc.getNode()->dump(&DAG);
 820         dbgs() << '\n');
 821   WorklistRemover DeadNodes(*this);
 822   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc);
 823   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1));
 824   removeFromWorklist(Load);
 825   DAG.DeleteNode(Load);
 826   AddToWorklist(Trunc.getNode());
 827 }
 828
 829 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 830   Replace = false;
 831   SDLoc dl(Op);
 832   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 833     EVT MemVT = LD->getMemoryVT();
 834     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 835       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 836                                                   : ISD::EXTLOAD)
 837       : LD->getExtensionType();
 838     Replace = true;
 839     return DAG.getExtLoad(ExtType, dl, PVT,
 840                           LD->getChain(), LD->getBasePtr(),
 841                           MemVT, LD->getMemOperand());
 842   }
 843
 844   unsigned Opc = Op.getOpcode();
 845   switch (Opc) {
 846   default: break;
 847   case ISD::AssertSext:
 848     return DAG.getNode(ISD::AssertSext, dl, PVT,
 849                        SExtPromoteOperand(Op.getOperand(0), PVT),
 850                        Op.getOperand(1));
 851   case ISD::AssertZext:
 852     return DAG.getNode(ISD::AssertZext, dl, PVT,
 853                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 854                        Op.getOperand(1));
 855   case ISD::Constant: {
 856     unsigned ExtOpc =
 857       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 858     return DAG.getNode(ExtOpc, dl, PVT, Op);
 859   }
 860   }
 861
 862   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 863     return SDValue();
 864   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 865 }
 866
 867 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
 868   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
 869     return SDValue();
 870   EVT OldVT = Op.getValueType();
 871   SDLoc dl(Op);
 872   bool Replace = false;
 873   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 874   if (!NewOp.getNode())
 875     return SDValue();
 876   AddToWorklist(NewOp.getNode());
 877
 878   if (Replace)
 879     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 880   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
 881                      DAG.getValueType(OldVT));
 882 }
 883
 884 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
 885   EVT OldVT = Op.getValueType();
 886   SDLoc dl(Op);
 887   bool Replace = false;
 888   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 889   if (!NewOp.getNode())
 890     return SDValue();
 891   AddToWorklist(NewOp.getNode());
 892
 893   if (Replace)
 894     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 895   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
 896 }
 897
 898 /// PromoteIntBinOp - Promote the specified integer binary operation if the
 899 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 900 /// promote i16 operations to i32 since i16 instructions are longer.
 901 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
 902   if (!LegalOperations)
 903     return SDValue();
 904
 905   EVT VT = Op.getValueType();
 906   if (VT.isVector() || !VT.isInteger())
 907     return SDValue();
 908
 909   // If operation type is 'undesirable', e.g. i16 on x86, consider
 910   // promoting it.
 911   unsigned Opc = Op.getOpcode();
 912   if (TLI.isTypeDesirableForOp(Opc, VT))
 913     return SDValue();
 914
 915   EVT PVT = VT;
 916   // Consult target whether it is a good idea to promote this operation and
 917   // what's the right type to promote it to.
 918   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 919     assert(PVT != VT && "Don't know what type to promote to!");
 920
 921     bool Replace0 = false;
 922     SDValue N0 = Op.getOperand(0);
 923     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
 924     if (!NN0.getNode())
 925       return SDValue();
 926
 927     bool Replace1 = false;
 928     SDValue N1 = Op.getOperand(1);
 929     SDValue NN1;
 930     if (N0 == N1)
 931       NN1 = NN0;
 932     else {
 933       NN1 = PromoteOperand(N1, PVT, Replace1);
 934       if (!NN1.getNode())
 935         return SDValue();
 936     }
 937
 938     AddToWorklist(NN0.getNode());
 939     if (NN1.getNode())
 940       AddToWorklist(NN1.getNode());
 941
 942     if (Replace0)
 943       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
 944     if (Replace1)
 945       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
 946
 947     DEBUG(dbgs() << "\nPromoting ";
 948           Op.getNode()->dump(&DAG));
 949     SDLoc dl(Op);
 950     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 951                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
 952   }
 953   return SDValue();
 954 }
 955
 956 /// PromoteIntShiftOp - Promote the specified integer shift operation if the
 957 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 958 /// promote i16 operations to i32 since i16 instructions are longer.
 959 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
 960   if (!LegalOperations)
 961     return SDValue();
 962
 963   EVT VT = Op.getValueType();
 964   if (VT.isVector() || !VT.isInteger())
 965     return SDValue();
 966
 967   // If operation type is 'undesirable', e.g. i16 on x86, consider
 968   // promoting it.
 969   unsigned Opc = Op.getOpcode();
 970   if (TLI.isTypeDesirableForOp(Opc, VT))
 971     return SDValue();
 972
 973   EVT PVT = VT;
 974   // Consult target whether it is a good idea to promote this operation and
 975   // what's the right type to promote it to.
 976   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 977     assert(PVT != VT && "Don't know what type to promote to!");
 978
 979     bool Replace = false;
 980     SDValue N0 = Op.getOperand(0);
 981     if (Opc == ISD::SRA)
 982       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
 983     else if (Opc == ISD::SRL)
 984       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
 985     else
 986       N0 = PromoteOperand(N0, PVT, Replace);
 987     if (!N0.getNode())
 988       return SDValue();
 989
 990     AddToWorklist(N0.getNode());
 991     if (Replace)
 992       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
 993
 994     DEBUG(dbgs() << "\nPromoting ";
 995           Op.getNode()->dump(&DAG));
 996     SDLoc dl(Op);
 997     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 998                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
 999   }
1000   return SDValue();
1001 }
1002
1003 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
1004   if (!LegalOperations)
1005     return SDValue();
1006
1007   EVT VT = Op.getValueType();
1008   if (VT.isVector() || !VT.isInteger())
1009     return SDValue();
1010
1011   // If operation type is 'undesirable', e.g. i16 on x86, consider
1012   // promoting it.
1013   unsigned Opc = Op.getOpcode();
1014   if (TLI.isTypeDesirableForOp(Opc, VT))
1015     return SDValue();
1016
1017   EVT PVT = VT;
1018   // Consult target whether it is a good idea to promote this operation and
1019   // what's the right type to promote it to.
1020   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1021     assert(PVT != VT && "Don't know what type to promote to!");
1022     // fold (aext (aext x)) -> (aext x)
1023     // fold (aext (zext x)) -> (zext x)
1024     // fold (aext (sext x)) -> (sext x)
1025     DEBUG(dbgs() << "\nPromoting ";
1026           Op.getNode()->dump(&DAG));
1027     return DAG.getNode(Op.getOpcode(), SDLoc(Op), VT, Op.getOperand(0));
1028   }
1029   return SDValue();
1030 }
1031
1032 bool DAGCombiner::PromoteLoad(SDValue Op) {
1033   if (!LegalOperations)
1034     return false;
1035
1036   EVT VT = Op.getValueType();
1037   if (VT.isVector() || !VT.isInteger())
1038     return false;
1039
1040   // If operation type is 'undesirable', e.g. i16 on x86, consider
1041   // promoting it.
1042   unsigned Opc = Op.getOpcode();
1043   if (TLI.isTypeDesirableForOp(Opc, VT))
1044     return false;
1045
1046   EVT PVT = VT;
1047   // Consult target whether it is a good idea to promote this operation and
1048   // what's the right type to promote it to.
1049   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
1050     assert(PVT != VT && "Don't know what type to promote to!");
1051
1052     SDLoc dl(Op);
1053     SDNode *N = Op.getNode();
1054     LoadSDNode *LD = cast<LoadSDNode>(N);
1055     EVT MemVT = LD->getMemoryVT();
1056     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
1057       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
1058                                                   : ISD::EXTLOAD)
1059       : LD->getExtensionType();
1060     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
1061                                    LD->getChain(), LD->getBasePtr(),
1062                                    MemVT, LD->getMemOperand());
1063     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
1064
1065     DEBUG(dbgs() << "\nPromoting ";
1066           N->dump(&DAG);
1067           dbgs() << "\nTo: ";
1068           Result.getNode()->dump(&DAG);
1069           dbgs() << '\n');
1070     WorklistRemover DeadNodes(*this);
1071     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
1072     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1));
1073     removeFromWorklist(N);
1074     DAG.DeleteNode(N);
1075     AddToWorklist(Result.getNode());
1076     return true;
1077   }
1078   return false;
1079 }
1080
1081 /// \brief Recursively delete a node which has no uses and any operands for
1082 /// which it is the only use.
1083 ///
1084 /// Note that this both deletes the nodes and removes them from the worklist.
1085 /// It also adds any nodes who have had a user deleted to the worklist as they
1086 /// may now have only one use and subject to other combines.
1087 bool DAGCombiner::recursivelyDeleteUnusedNodes(SDNode *N) {
1088   if (!N->use_empty())
1089     return false;
1090
1091   SmallSetVector<SDNode *, 16> Nodes;
1092   Nodes.insert(N);
1093   do {
1094     N = Nodes.pop_back_val();
1095     if (!N)
1096       continue;
1097
1098     if (N->use_empty()) {
1099       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1100         Nodes.insert(N->getOperand(i).getNode());
1101
1102       removeFromWorklist(N);
1103       DAG.DeleteNode(N);
1104     } else {
1105       AddToWorklist(N);
1106     }
1107   } while (!Nodes.empty());
1108   return true;
1109 }
1110
1111 //===----------------------------------------------------------------------===//
1112 //  Main DAG Combiner implementation
1113 //===----------------------------------------------------------------------===//
1114
1115 void DAGCombiner::Run(CombineLevel AtLevel) {
1116   // set the instance variables, so that the various visit routines may use it.
1117   Level = AtLevel;
1118   LegalOperations = Level >= AfterLegalizeVectorOps;
1119   LegalTypes = Level >= AfterLegalizeTypes;
1120
1121   // Add all the dag nodes to the worklist.
1122   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
1123        E = DAG.allnodes_end(); I != E; ++I)
1124     AddToWorklist(I);
1125
1126   // Create a dummy node (which is not added to allnodes), that adds a reference
1127   // to the root node, preventing it from being deleted, and tracking any
1128   // changes of the root.
1129   HandleSDNode Dummy(DAG.getRoot());
1130
1131   // The root of the dag may dangle to deleted nodes until the dag combiner is
1132   // done.  Set it to null to avoid confusion.
1133   DAG.setRoot(SDValue());
1134
1135   // while the worklist isn't empty, find a node and
1136   // try and combine it.
1137   while (!WorklistMap.empty()) {
1138     SDNode *N;
1139     // The Worklist holds the SDNodes in order, but it may contain null entries.
1140     do {
1141       N = Worklist.pop_back_val();
1142     } while (!N);
1143
1144     bool GoodWorklistEntry = WorklistMap.erase(N);
1145     (void)GoodWorklistEntry;
1146     assert(GoodWorklistEntry &&
1147            "Found a worklist entry without a corresponding map entry!");
1148
1149     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1150     // N is deleted from the DAG, since they too may now be dead or may have a
1151     // reduced number of uses, allowing other xforms.
1152     if (recursivelyDeleteUnusedNodes(N))
1153       continue;
1154
1155     WorklistRemover DeadNodes(*this);
1156
1157     SDValue RV = combine(N);
1158
1159     if (!RV.getNode())
1160       continue;
1161
1162     ++NodesCombined;
1163
1164     // If we get back the same node we passed in, rather than a new node or
1165     // zero, we know that the node must have defined multiple values and
1166     // CombineTo was used.  Since CombineTo takes care of the worklist
1167     // mechanics for us, we have no work to do in this case.
1168     if (RV.getNode() == N)
1169       continue;
1170
1171     assert(N->getOpcode() != ISD::DELETED_NODE &&
1172            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1173            "Node was deleted but visit returned new node!");
1174
1175     DEBUG(dbgs() << "\nReplacing.3 ";
1176           N->dump(&DAG);
1177           dbgs() << "\nWith: ";
1178           RV.getNode()->dump(&DAG);
1179           dbgs() << '\n');
1180
1181     // Transfer debug value.
1182     DAG.TransferDbgValues(SDValue(N, 0), RV);
1183     if (N->getNumValues() == RV.getNode()->getNumValues())
1184       DAG.ReplaceAllUsesWith(N, RV.getNode());
1185     else {
1186       assert(N->getValueType(0) == RV.getValueType() &&
1187              N->getNumValues() == 1 && "Type mismatch");
1188       SDValue OpV = RV;
1189       DAG.ReplaceAllUsesWith(N, &OpV);
1190     }
1191
1192     // Push the new node and any users onto the worklist
1193     AddToWorklist(RV.getNode());
1194     AddUsersToWorklist(RV.getNode());
1195
1196     // Finally, if the node is now dead, remove it from the graph.  The node
1197     // may not be dead if the replacement process recursively simplified to
1198     // something else needing this node. This will also take care of adding any
1199     // operands which have lost a user to the worklist.
1200     recursivelyDeleteUnusedNodes(N);
1201   }
1202
1203   // If the root changed (e.g. it was a dead load, update the root).
1204   DAG.setRoot(Dummy.getValue());
1205   DAG.RemoveDeadNodes();
1206 }
1207
1208 SDValue DAGCombiner::visit(SDNode *N) {
1209   switch (N->getOpcode()) {
1210   default: break;
1211   case ISD::TokenFactor:        return visitTokenFactor(N);
1212   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1213   case ISD::ADD:                return visitADD(N);
1214   case ISD::SUB:                return visitSUB(N);
1215   case ISD::ADDC:               return visitADDC(N);
1216   case ISD::SUBC:               return visitSUBC(N);
1217   case ISD::ADDE:               return visitADDE(N);
1218   case ISD::SUBE:               return visitSUBE(N);
1219   case ISD::MUL:                return visitMUL(N);
1220   case ISD::SDIV:               return visitSDIV(N);
1221   case ISD::UDIV:               return visitUDIV(N);
1222   case ISD::SREM:               return visitSREM(N);
1223   case ISD::UREM:               return visitUREM(N);
1224   case ISD::MULHU:              return visitMULHU(N);
1225   case ISD::MULHS:              return visitMULHS(N);
1226   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1227   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1228   case ISD::SMULO:              return visitSMULO(N);
1229   case ISD::UMULO:              return visitUMULO(N);
1230   case ISD::SDIVREM:            return visitSDIVREM(N);
1231   case ISD::UDIVREM:            return visitUDIVREM(N);
1232   case ISD::AND:                return visitAND(N);
1233   case ISD::OR:                 return visitOR(N);
1234   case ISD::XOR:                return visitXOR(N);
1235   case ISD::SHL:                return visitSHL(N);
1236   case ISD::SRA:                return visitSRA(N);
1237   case ISD::SRL:                return visitSRL(N);
1238   case ISD::ROTR:
1239   case ISD::ROTL:               return visitRotate(N);
1240   case ISD::CTLZ:               return visitCTLZ(N);
1241   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1242   case ISD::CTTZ:               return visitCTTZ(N);
1243   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1244   case ISD::CTPOP:              return visitCTPOP(N);
1245   case ISD::SELECT:             return visitSELECT(N);
1246   case ISD::VSELECT:            return visitVSELECT(N);
1247   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1248   case ISD::SETCC:              return visitSETCC(N);
1249   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1250   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1251   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1252   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1253   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1254   case ISD::BITCAST:            return visitBITCAST(N);
1255   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1256   case ISD::FADD:               return visitFADD(N);
1257   case ISD::FSUB:               return visitFSUB(N);
1258   case ISD::FMUL:               return visitFMUL(N);
1259   case ISD::FMA:                return visitFMA(N);
1260   case ISD::FDIV:               return visitFDIV(N);
1261   case ISD::FREM:               return visitFREM(N);
1262   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1263   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1264   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1265   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1266   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1267   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1268   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1269   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1270   case ISD::FNEG:               return visitFNEG(N);
1271   case ISD::FABS:               return visitFABS(N);
1272   case ISD::FFLOOR:             return visitFFLOOR(N);
1273   case ISD::FCEIL:              return visitFCEIL(N);
1274   case ISD::FTRUNC:             return visitFTRUNC(N);
1275   case ISD::BRCOND:             return visitBRCOND(N);
1276   case ISD::BR_CC:              return visitBR_CC(N);
1277   case ISD::LOAD:               return visitLOAD(N);
1278   case ISD::STORE:              return visitSTORE(N);
1279   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1280   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1281   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1282   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1283   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1284   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1285   case ISD::INSERT_SUBVECTOR:   return visitINSERT_SUBVECTOR(N);
1286   }
1287   return SDValue();
1288 }
1289
1290 SDValue DAGCombiner::combine(SDNode *N) {
1291   SDValue RV = visit(N);
1292
1293   // If nothing happened, try a target-specific DAG combine.
1294   if (!RV.getNode()) {
1295     assert(N->getOpcode() != ISD::DELETED_NODE &&
1296            "Node was deleted but visit returned NULL!");
1297
1298     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1299         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1300
1301       // Expose the DAG combiner to the target combiner impls.
1302       TargetLowering::DAGCombinerInfo
1303         DagCombineInfo(DAG, Level, false, this);
1304
1305       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1306     }
1307   }
1308
1309   // If nothing happened still, try promoting the operation.
1310   if (!RV.getNode()) {
1311     switch (N->getOpcode()) {
1312     default: break;
1313     case ISD::ADD:
1314     case ISD::SUB:
1315     case ISD::MUL:
1316     case ISD::AND:
1317     case ISD::OR:
1318     case ISD::XOR:
1319       RV = PromoteIntBinOp(SDValue(N, 0));
1320       break;
1321     case ISD::SHL:
1322     case ISD::SRA:
1323     case ISD::SRL:
1324       RV = PromoteIntShiftOp(SDValue(N, 0));
1325       break;
1326     case ISD::SIGN_EXTEND:
1327     case ISD::ZERO_EXTEND:
1328     case ISD::ANY_EXTEND:
1329       RV = PromoteExtend(SDValue(N, 0));
1330       break;
1331     case ISD::LOAD:
1332       if (PromoteLoad(SDValue(N, 0)))
1333         RV = SDValue(N, 0);
1334       break;
1335     }
1336   }
1337
1338   // If N is a commutative binary node, try commuting it to enable more
1339   // sdisel CSE.
1340   if (!RV.getNode() && SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1341       N->getNumValues() == 1) {
1342     SDValue N0 = N->getOperand(0);
1343     SDValue N1 = N->getOperand(1);
1344
1345     // Constant operands are canonicalized to RHS.
1346     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1347       SDValue Ops[] = {N1, N0};
1348       SDNode *CSENode;
1349       if (const BinaryWithFlagsSDNode *BinNode =
1350               dyn_cast<BinaryWithFlagsSDNode>(N)) {
1351         CSENode = DAG.getNodeIfExists(
1352             N->getOpcode(), N->getVTList(), Ops, BinNode->hasNoUnsignedWrap(),
1353             BinNode->hasNoSignedWrap(), BinNode->isExact());
1354       } else {
1355         CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(), Ops);
1356       }
1357       if (CSENode)
1358         return SDValue(CSENode, 0);
1359     }
1360   }
1361
1362   return RV;
1363 }
1364
1365 /// getInputChainForNode - Given a node, return its input chain if it has one,
1366 /// otherwise return a null sd operand.
1367 static SDValue getInputChainForNode(SDNode *N) {
1368   if (unsigned NumOps = N->getNumOperands()) {
1369     if (N->getOperand(0).getValueType() == MVT::Other)
1370       return N->getOperand(0);
1371     if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1372       return N->getOperand(NumOps-1);
1373     for (unsigned i = 1; i < NumOps-1; ++i)
1374       if (N->getOperand(i).getValueType() == MVT::Other)
1375         return N->getOperand(i);
1376   }
1377   return SDValue();
1378 }
1379
1380 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1381   // If N has two operands, where one has an input chain equal to the other,
1382   // the 'other' chain is redundant.
1383   if (N->getNumOperands() == 2) {
1384     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1385       return N->getOperand(0);
1386     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1387       return N->getOperand(1);
1388   }
1389
1390   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1391   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1392   SmallPtrSet<SDNode*, 16> SeenOps;
1393   bool Changed = false;             // If we should replace this token factor.
1394
1395   // Start out with this token factor.
1396   TFs.push_back(N);
1397
1398   // Iterate through token factors.  The TFs grows when new token factors are
1399   // encountered.
1400   for (unsigned i = 0; i < TFs.size(); ++i) {
1401     SDNode *TF = TFs[i];
1402
1403     // Check each of the operands.
1404     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
1405       SDValue Op = TF->getOperand(i);
1406
1407       switch (Op.getOpcode()) {
1408       case ISD::EntryToken:
1409         // Entry tokens don't need to be added to the list. They are
1410         // rededundant.
1411         Changed = true;
1412         break;
1413
1414       case ISD::TokenFactor:
1415         if (Op.hasOneUse() &&
1416             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1417           // Queue up for processing.
1418           TFs.push_back(Op.getNode());
1419           // Clean up in case the token factor is removed.
1420           AddToWorklist(Op.getNode());
1421           Changed = true;
1422           break;
1423         }
1424         // Fall thru
1425
1426       default:
1427         // Only add if it isn't already in the list.
1428         if (SeenOps.insert(Op.getNode()))
1429           Ops.push_back(Op);
1430         else
1431           Changed = true;
1432         break;
1433       }
1434     }
1435   }
1436
1437   SDValue Result;
1438
1439   // If we've change things around then replace token factor.
1440   if (Changed) {
1441     if (Ops.empty()) {
1442       // The entry token is the only possible outcome.
1443       Result = DAG.getEntryNode();
1444     } else {
1445       // New and improved token factor.
1446       Result = DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other, Ops);
1447     }
1448
1449     // Don't add users to work list.
1450     return CombineTo(N, Result, false);
1451   }
1452
1453   return Result;
1454 }
1455
1456 /// MERGE_VALUES can always be eliminated.
1457 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1458   WorklistRemover DeadNodes(*this);
1459   // Replacing results may cause a different MERGE_VALUES to suddenly
1460   // be CSE'd with N, and carry its uses with it. Iterate until no
1461   // uses remain, to ensure that the node can be safely deleted.
1462   // First add the users of this node to the work list so that they
1463   // can be tried again once they have new operands.
1464   AddUsersToWorklist(N);
1465   do {
1466     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1467       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i));
1468   } while (!N->use_empty());
1469   removeFromWorklist(N);
1470   DAG.DeleteNode(N);
1471   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1472 }
1473
1474 static
1475 SDValue combineShlAddConstant(SDLoc DL, SDValue N0, SDValue N1,
1476                               SelectionDAG &DAG) {
1477   EVT VT = N0.getValueType();
1478   SDValue N00 = N0.getOperand(0);
1479   SDValue N01 = N0.getOperand(1);
1480   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N01);
1481
1482   if (N01C && N00.getOpcode() == ISD::ADD && N00.getNode()->hasOneUse() &&
1483       isa<ConstantSDNode>(N00.getOperand(1))) {
1484     // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1485     N0 = DAG.getNode(ISD::ADD, SDLoc(N0), VT,
1486                      DAG.getNode(ISD::SHL, SDLoc(N00), VT,
1487                                  N00.getOperand(0), N01),
1488                      DAG.getNode(ISD::SHL, SDLoc(N01), VT,
1489                                  N00.getOperand(1), N01));
1490     return DAG.getNode(ISD::ADD, DL, VT, N0, N1);
1491   }
1492
1493   return SDValue();
1494 }
1495
1496 SDValue DAGCombiner::visitADD(SDNode *N) {
1497   SDValue N0 = N->getOperand(0);
1498   SDValue N1 = N->getOperand(1);
1499   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1500   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1501   EVT VT = N0.getValueType();
1502
1503   // fold vector ops
1504   if (VT.isVector()) {
1505     SDValue FoldedVOp = SimplifyVBinOp(N);
1506     if (FoldedVOp.getNode()) return FoldedVOp;
1507
1508     // fold (add x, 0) -> x, vector edition
1509     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1510       return N0;
1511     if (ISD::isBuildVectorAllZeros(N0.getNode()))
1512       return N1;
1513   }
1514
1515   // fold (add x, undef) -> undef
1516   if (N0.getOpcode() == ISD::UNDEF)
1517     return N0;
1518   if (N1.getOpcode() == ISD::UNDEF)
1519     return N1;
1520   // fold (add c1, c2) -> c1+c2
1521   if (N0C && N1C)
1522     return DAG.FoldConstantArithmetic(ISD::ADD, VT, N0C, N1C);
1523   // canonicalize constant to RHS
1524   if (N0C && !N1C)
1525     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N1, N0);
1526   // fold (add x, 0) -> x
1527   if (N1C && N1C->isNullValue())
1528     return N0;
1529   // fold (add Sym, c) -> Sym+c
1530   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1531     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1532         GA->getOpcode() == ISD::GlobalAddress)
1533       return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1534                                   GA->getOffset() +
1535                                     (uint64_t)N1C->getSExtValue());
1536   // fold ((c1-A)+c2) -> (c1+c2)-A
1537   if (N1C && N0.getOpcode() == ISD::SUB)
1538     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
1539       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1540                          DAG.getConstant(N1C->getAPIntValue()+
1541                                          N0C->getAPIntValue(), VT),
1542                          N0.getOperand(1));
1543   // reassociate add
1544   SDValue RADD = ReassociateOps(ISD::ADD, SDLoc(N), N0, N1);
1545   if (RADD.getNode())
1546     return RADD;
1547   // fold ((0-A) + B) -> B-A
1548   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
1549       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
1550     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1, N0.getOperand(1));
1551   // fold (A + (0-B)) -> A-B
1552   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
1553       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
1554     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1.getOperand(1));
1555   // fold (A+(B-A)) -> B
1556   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1557     return N1.getOperand(0);
1558   // fold ((B-A)+A) -> B
1559   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1560     return N0.getOperand(0);
1561   // fold (A+(B-(A+C))) to (B-C)
1562   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1563       N0 == N1.getOperand(1).getOperand(0))
1564     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1565                        N1.getOperand(1).getOperand(1));
1566   // fold (A+(B-(C+A))) to (B-C)
1567   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1568       N0 == N1.getOperand(1).getOperand(1))
1569     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1570                        N1.getOperand(1).getOperand(0));
1571   // fold (A+((B-A)+or-C)) to (B+or-C)
1572   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1573       N1.getOperand(0).getOpcode() == ISD::SUB &&
1574       N0 == N1.getOperand(0).getOperand(1))
1575     return DAG.getNode(N1.getOpcode(), SDLoc(N), VT,
1576                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1577
1578   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1579   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1580     SDValue N00 = N0.getOperand(0);
1581     SDValue N01 = N0.getOperand(1);
1582     SDValue N10 = N1.getOperand(0);
1583     SDValue N11 = N1.getOperand(1);
1584
1585     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1586       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1587                          DAG.getNode(ISD::ADD, SDLoc(N0), VT, N00, N10),
1588                          DAG.getNode(ISD::ADD, SDLoc(N1), VT, N01, N11));
1589   }
1590
1591   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1592     return SDValue(N, 0);
1593
1594   // fold (a+b) -> (a|b) iff a and b share no bits.
1595   if (VT.isInteger() && !VT.isVector()) {
1596     APInt LHSZero, LHSOne;
1597     APInt RHSZero, RHSOne;
1598     DAG.computeKnownBits(N0, LHSZero, LHSOne);
1599
1600     if (LHSZero.getBoolValue()) {
1601       DAG.computeKnownBits(N1, RHSZero, RHSOne);
1602
1603       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1604       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1605       if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero){
1606         if (!LegalOperations || TLI.isOperationLegal(ISD::OR, VT))
1607           return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1);
1608       }
1609     }
1610   }
1611
1612   // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1613   if (N0.getOpcode() == ISD::SHL && N0.getNode()->hasOneUse()) {
1614     SDValue Result = combineShlAddConstant(SDLoc(N), N0, N1, DAG);
1615     if (Result.getNode()) return Result;
1616   }
1617   if (N1.getOpcode() == ISD::SHL && N1.getNode()->hasOneUse()) {
1618     SDValue Result = combineShlAddConstant(SDLoc(N), N1, N0, DAG);
1619     if (Result.getNode()) return Result;
1620   }
1621
1622   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1623   if (N1.getOpcode() == ISD::SHL &&
1624       N1.getOperand(0).getOpcode() == ISD::SUB)
1625     if (ConstantSDNode *C =
1626           dyn_cast<ConstantSDNode>(N1.getOperand(0).getOperand(0)))
1627       if (C->getAPIntValue() == 0)
1628         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0,
1629                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1630                                        N1.getOperand(0).getOperand(1),
1631                                        N1.getOperand(1)));
1632   if (N0.getOpcode() == ISD::SHL &&
1633       N0.getOperand(0).getOpcode() == ISD::SUB)
1634     if (ConstantSDNode *C =
1635           dyn_cast<ConstantSDNode>(N0.getOperand(0).getOperand(0)))
1636       if (C->getAPIntValue() == 0)
1637         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1,
1638                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1639                                        N0.getOperand(0).getOperand(1),
1640                                        N0.getOperand(1)));
1641
1642   if (N1.getOpcode() == ISD::AND) {
1643     SDValue AndOp0 = N1.getOperand(0);
1644     ConstantSDNode *AndOp1 = dyn_cast<ConstantSDNode>(N1->getOperand(1));
1645     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1646     unsigned DestBits = VT.getScalarType().getSizeInBits();
1647
1648     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1649     // and similar xforms where the inner op is either ~0 or 0.
1650     if (NumSignBits == DestBits && AndOp1 && AndOp1->isOne()) {
1651       SDLoc DL(N);
1652       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1653     }
1654   }
1655
1656   // add (sext i1), X -> sub X, (zext i1)
1657   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1658       N0.getOperand(0).getValueType() == MVT::i1 &&
1659       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1660     SDLoc DL(N);
1661     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1662     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1663   }
1664
1665   return SDValue();
1666 }
1667
1668 SDValue DAGCombiner::visitADDC(SDNode *N) {
1669   SDValue N0 = N->getOperand(0);
1670   SDValue N1 = N->getOperand(1);
1671   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1672   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1673   EVT VT = N0.getValueType();
1674
1675   // If the flag result is dead, turn this into an ADD.
1676   if (!N->hasAnyUseOfValue(1))
1677     return CombineTo(N, DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N1),
1678                      DAG.getNode(ISD::CARRY_FALSE,
1679                                  SDLoc(N), MVT::Glue));
1680
1681   // canonicalize constant to RHS.
1682   if (N0C && !N1C)
1683     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N1, N0);
1684
1685   // fold (addc x, 0) -> x + no carry out
1686   if (N1C && N1C->isNullValue())
1687     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1688                                         SDLoc(N), MVT::Glue));
1689
1690   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1691   APInt LHSZero, LHSOne;
1692   APInt RHSZero, RHSOne;
1693   DAG.computeKnownBits(N0, LHSZero, LHSOne);
1694
1695   if (LHSZero.getBoolValue()) {
1696     DAG.computeKnownBits(N1, RHSZero, RHSOne);
1697
1698     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1699     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1700     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1701       return CombineTo(N, DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1),
1702                        DAG.getNode(ISD::CARRY_FALSE,
1703                                    SDLoc(N), MVT::Glue));
1704   }
1705
1706   return SDValue();
1707 }
1708
1709 SDValue DAGCombiner::visitADDE(SDNode *N) {
1710   SDValue N0 = N->getOperand(0);
1711   SDValue N1 = N->getOperand(1);
1712   SDValue CarryIn = N->getOperand(2);
1713   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1714   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1715
1716   // canonicalize constant to RHS
1717   if (N0C && !N1C)
1718     return DAG.getNode(ISD::ADDE, SDLoc(N), N->getVTList(),
1719                        N1, N0, CarryIn);
1720
1721   // fold (adde x, y, false) -> (addc x, y)
1722   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1723     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N0, N1);
1724
1725   return SDValue();
1726 }
1727
1728 // Since it may not be valid to emit a fold to zero for vector initializers
1729 // check if we can before folding.
1730 static SDValue tryFoldToZero(SDLoc DL, const TargetLowering &TLI, EVT VT,
1731                              SelectionDAG &DAG,
1732                              bool LegalOperations, bool LegalTypes) {
1733   if (!VT.isVector())
1734     return DAG.getConstant(0, VT);
1735   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
1736     return DAG.getConstant(0, VT);
1737   return SDValue();
1738 }
1739
1740 SDValue DAGCombiner::visitSUB(SDNode *N) {
1741   SDValue N0 = N->getOperand(0);
1742   SDValue N1 = N->getOperand(1);
1743   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1744   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1745   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? nullptr :
1746     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1747   EVT VT = N0.getValueType();
1748
1749   // fold vector ops
1750   if (VT.isVector()) {
1751     SDValue FoldedVOp = SimplifyVBinOp(N);
1752     if (FoldedVOp.getNode()) return FoldedVOp;
1753
1754     // fold (sub x, 0) -> x, vector edition
1755     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1756       return N0;
1757   }
1758
1759   // fold (sub x, x) -> 0
1760   // FIXME: Refactor this and xor and other similar operations together.
1761   if (N0 == N1)
1762     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
1763   // fold (sub c1, c2) -> c1-c2
1764   if (N0C && N1C)
1765     return DAG.FoldConstantArithmetic(ISD::SUB, VT, N0C, N1C);
1766   // fold (sub x, c) -> (add x, -c)
1767   if (N1C)
1768     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0,
1769                        DAG.getConstant(-N1C->getAPIntValue(), VT));
1770   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1771   if (N0C && N0C->isAllOnesValue())
1772     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
1773   // fold A-(A-B) -> B
1774   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1775     return N1.getOperand(1);
1776   // fold (A+B)-A -> B
1777   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1778     return N0.getOperand(1);
1779   // fold (A+B)-B -> A
1780   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1781     return N0.getOperand(0);
1782   // fold C2-(A+C1) -> (C2-C1)-A
1783   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1784     SDValue NewC = DAG.getConstant(N0C->getAPIntValue() - N1C1->getAPIntValue(),
1785                                    VT);
1786     return DAG.getNode(ISD::SUB, SDLoc(N), VT, NewC,
1787                        N1.getOperand(0));
1788   }
1789   // fold ((A+(B+or-C))-B) -> A+or-C
1790   if (N0.getOpcode() == ISD::ADD &&
1791       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1792        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1793       N0.getOperand(1).getOperand(0) == N1)
1794     return DAG.getNode(N0.getOperand(1).getOpcode(), SDLoc(N), VT,
1795                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1796   // fold ((A+(C+B))-B) -> A+C
1797   if (N0.getOpcode() == ISD::ADD &&
1798       N0.getOperand(1).getOpcode() == ISD::ADD &&
1799       N0.getOperand(1).getOperand(1) == N1)
1800     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1801                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1802   // fold ((A-(B-C))-C) -> A-B
1803   if (N0.getOpcode() == ISD::SUB &&
1804       N0.getOperand(1).getOpcode() == ISD::SUB &&
1805       N0.getOperand(1).getOperand(1) == N1)
1806     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1807                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1808
1809   // If either operand of a sub is undef, the result is undef
1810   if (N0.getOpcode() == ISD::UNDEF)
1811     return N0;
1812   if (N1.getOpcode() == ISD::UNDEF)
1813     return N1;
1814
1815   // If the relocation model supports it, consider symbol offsets.
1816   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1817     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1818       // fold (sub Sym, c) -> Sym-c
1819       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1820         return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1821                                     GA->getOffset() -
1822                                       (uint64_t)N1C->getSExtValue());
1823       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1824       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1825         if (GA->getGlobal() == GB->getGlobal())
1826           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1827                                  VT);
1828     }
1829
1830   return SDValue();
1831 }
1832
1833 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1834   SDValue N0 = N->getOperand(0);
1835   SDValue N1 = N->getOperand(1);
1836   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1837   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1838   EVT VT = N0.getValueType();
1839
1840   // If the flag result is dead, turn this into an SUB.
1841   if (!N->hasAnyUseOfValue(1))
1842     return CombineTo(N, DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1),
1843                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1844                                  MVT::Glue));
1845
1846   // fold (subc x, x) -> 0 + no borrow
1847   if (N0 == N1)
1848     return CombineTo(N, DAG.getConstant(0, VT),
1849                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1850                                  MVT::Glue));
1851
1852   // fold (subc x, 0) -> x + no borrow
1853   if (N1C && N1C->isNullValue())
1854     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1855                                         MVT::Glue));
1856
1857   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1858   if (N0C && N0C->isAllOnesValue())
1859     return CombineTo(N, DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0),
1860                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1861                                  MVT::Glue));
1862
1863   return SDValue();
1864 }
1865
1866 SDValue DAGCombiner::visitSUBE(SDNode *N) {
1867   SDValue N0 = N->getOperand(0);
1868   SDValue N1 = N->getOperand(1);
1869   SDValue CarryIn = N->getOperand(2);
1870
1871   // fold (sube x, y, false) -> (subc x, y)
1872   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1873     return DAG.getNode(ISD::SUBC, SDLoc(N), N->getVTList(), N0, N1);
1874
1875   return SDValue();
1876 }
1877
1878 SDValue DAGCombiner::visitMUL(SDNode *N) {
1879   SDValue N0 = N->getOperand(0);
1880   SDValue N1 = N->getOperand(1);
1881   EVT VT = N0.getValueType();
1882
1883   // fold (mul x, undef) -> 0
1884   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1885     return DAG.getConstant(0, VT);
1886
1887   bool N0IsConst = false;
1888   bool N1IsConst = false;
1889   APInt ConstValue0, ConstValue1;
1890   // fold vector ops
1891   if (VT.isVector()) {
1892     SDValue FoldedVOp = SimplifyVBinOp(N);
1893     if (FoldedVOp.getNode()) return FoldedVOp;
1894
1895     N0IsConst = isConstantSplatVector(N0.getNode(), ConstValue0);
1896     N1IsConst = isConstantSplatVector(N1.getNode(), ConstValue1);
1897   } else {
1898     N0IsConst = dyn_cast<ConstantSDNode>(N0) != nullptr;
1899     ConstValue0 = N0IsConst ? (dyn_cast<ConstantSDNode>(N0))->getAPIntValue()
1900                             : APInt();
1901     N1IsConst = dyn_cast<ConstantSDNode>(N1) != nullptr;
1902     ConstValue1 = N1IsConst ? (dyn_cast<ConstantSDNode>(N1))->getAPIntValue()
1903                             : APInt();
1904   }
1905
1906   // fold (mul c1, c2) -> c1*c2
1907   if (N0IsConst && N1IsConst)
1908     return DAG.FoldConstantArithmetic(ISD::MUL, VT, N0.getNode(), N1.getNode());
1909
1910   // canonicalize constant to RHS
1911   if (N0IsConst && !N1IsConst)
1912     return DAG.getNode(ISD::MUL, SDLoc(N), VT, N1, N0);
1913   // fold (mul x, 0) -> 0
1914   if (N1IsConst && ConstValue1 == 0)
1915     return N1;
1916   // We require a splat of the entire scalar bit width for non-contiguous
1917   // bit patterns.
1918   bool IsFullSplat =
1919     ConstValue1.getBitWidth() == VT.getScalarType().getSizeInBits();
1920   // fold (mul x, 1) -> x
1921   if (N1IsConst && ConstValue1 == 1 && IsFullSplat)
1922     return N0;
1923   // fold (mul x, -1) -> 0-x
1924   if (N1IsConst && ConstValue1.isAllOnesValue())
1925     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1926                        DAG.getConstant(0, VT), N0);
1927   // fold (mul x, (1 << c)) -> x << c
1928   if (N1IsConst && ConstValue1.isPowerOf2() && IsFullSplat)
1929     return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
1930                        DAG.getConstant(ConstValue1.logBase2(),
1931                                        getShiftAmountTy(N0.getValueType())));
1932   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
1933   if (N1IsConst && (-ConstValue1).isPowerOf2() && IsFullSplat) {
1934     unsigned Log2Val = (-ConstValue1).logBase2();
1935     // FIXME: If the input is something that is easily negated (e.g. a
1936     // single-use add), we should put the negate there.
1937     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1938                        DAG.getConstant(0, VT),
1939                        DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
1940                             DAG.getConstant(Log2Val,
1941                                       getShiftAmountTy(N0.getValueType()))));
1942   }
1943
1944   APInt Val;
1945   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
1946   if (N1IsConst && N0.getOpcode() == ISD::SHL &&
1947       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1948                      isa<ConstantSDNode>(N0.getOperand(1)))) {
1949     SDValue C3 = DAG.getNode(ISD::SHL, SDLoc(N), VT,
1950                              N1, N0.getOperand(1));
1951     AddToWorklist(C3.getNode());
1952     return DAG.getNode(ISD::MUL, SDLoc(N), VT,
1953                        N0.getOperand(0), C3);
1954   }
1955
1956   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
1957   // use.
1958   {
1959     SDValue Sh(nullptr,0), Y(nullptr,0);
1960     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
1961     if (N0.getOpcode() == ISD::SHL &&
1962         (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1963                        isa<ConstantSDNode>(N0.getOperand(1))) &&
1964         N0.getNode()->hasOneUse()) {
1965       Sh = N0; Y = N1;
1966     } else if (N1.getOpcode() == ISD::SHL &&
1967                isa<ConstantSDNode>(N1.getOperand(1)) &&
1968                N1.getNode()->hasOneUse()) {
1969       Sh = N1; Y = N0;
1970     }
1971
1972     if (Sh.getNode()) {
1973       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
1974                                 Sh.getOperand(0), Y);
1975       return DAG.getNode(ISD::SHL, SDLoc(N), VT,
1976                          Mul, Sh.getOperand(1));
1977     }
1978   }
1979
1980   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
1981   if (N1IsConst && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
1982       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1983                      isa<ConstantSDNode>(N0.getOperand(1))))
1984     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1985                        DAG.getNode(ISD::MUL, SDLoc(N0), VT,
1986                                    N0.getOperand(0), N1),
1987                        DAG.getNode(ISD::MUL, SDLoc(N1), VT,
1988                                    N0.getOperand(1), N1));
1989
1990   // reassociate mul
1991   SDValue RMUL = ReassociateOps(ISD::MUL, SDLoc(N), N0, N1);
1992   if (RMUL.getNode())
1993     return RMUL;
1994
1995   return SDValue();
1996 }
1997
1998 SDValue DAGCombiner::visitSDIV(SDNode *N) {
1999   SDValue N0 = N->getOperand(0);
2000   SDValue N1 = N->getOperand(1);
2001   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2002   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2003   EVT VT = N->getValueType(0);
2004
2005   // fold vector ops
2006   if (VT.isVector()) {
2007     SDValue FoldedVOp = SimplifyVBinOp(N);
2008     if (FoldedVOp.getNode()) return FoldedVOp;
2009   }
2010
2011   // fold (sdiv c1, c2) -> c1/c2
2012   if (N0C && N1C && !N1C->isNullValue())
2013     return DAG.FoldConstantArithmetic(ISD::SDIV, VT, N0C, N1C);
2014   // fold (sdiv X, 1) -> X
2015   if (N1C && N1C->getAPIntValue() == 1LL)
2016     return N0;
2017   // fold (sdiv X, -1) -> 0-X
2018   if (N1C && N1C->isAllOnesValue())
2019     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
2020                        DAG.getConstant(0, VT), N0);
2021   // If we know the sign bits of both operands are zero, strength reduce to a
2022   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
2023   if (!VT.isVector()) {
2024     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2025       return DAG.getNode(ISD::UDIV, SDLoc(N), N1.getValueType(),
2026                          N0, N1);
2027   }
2028
2029   // fold (sdiv X, pow2) -> simple ops after legalize
2030   if (N1C && !N1C->isNullValue() && (N1C->getAPIntValue().isPowerOf2() ||
2031                                      (-N1C->getAPIntValue()).isPowerOf2())) {
2032     // If dividing by powers of two is cheap, then don't perform the following
2033     // fold.
2034     if (TLI.isPow2DivCheap())
2035       return SDValue();
2036
2037     // Target-specific implementation of sdiv x, pow2.
2038     SDValue Res = BuildSDIVPow2(N);
2039     if (Res.getNode())
2040       return Res;
2041
2042     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
2043
2044     // Splat the sign bit into the register
2045     SDValue SGN =
2046         DAG.getNode(ISD::SRA, SDLoc(N), VT, N0,
2047                     DAG.getConstant(VT.getScalarSizeInBits() - 1,
2048                                     getShiftAmountTy(N0.getValueType())));
2049     AddToWorklist(SGN.getNode());
2050
2051     // Add (N0 < 0) ? abs2 - 1 : 0;
2052     SDValue SRL =
2053         DAG.getNode(ISD::SRL, SDLoc(N), VT, SGN,
2054                     DAG.getConstant(VT.getScalarSizeInBits() - lg2,
2055                                     getShiftAmountTy(SGN.getValueType())));
2056     SDValue ADD = DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, SRL);
2057     AddToWorklist(SRL.getNode());
2058     AddToWorklist(ADD.getNode());    // Divide by pow2
2059     SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), VT, ADD,
2060                   DAG.getConstant(lg2, getShiftAmountTy(ADD.getValueType())));
2061
2062     // If we're dividing by a positive value, we're done.  Otherwise, we must
2063     // negate the result.
2064     if (N1C->getAPIntValue().isNonNegative())
2065       return SRA;
2066
2067     AddToWorklist(SRA.getNode());
2068     return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), SRA);
2069   }
2070
2071   // if integer divide is expensive and we satisfy the requirements, emit an
2072   // alternate sequence.
2073   if (N1C && !TLI.isIntDivCheap()) {
2074     SDValue Op = BuildSDIV(N);
2075     if (Op.getNode()) return Op;
2076   }
2077
2078   // undef / X -> 0
2079   if (N0.getOpcode() == ISD::UNDEF)
2080     return DAG.getConstant(0, VT);
2081   // X / undef -> undef
2082   if (N1.getOpcode() == ISD::UNDEF)
2083     return N1;
2084
2085   return SDValue();
2086 }
2087
2088 SDValue DAGCombiner::visitUDIV(SDNode *N) {
2089   SDValue N0 = N->getOperand(0);
2090   SDValue N1 = N->getOperand(1);
2091   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2092   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2093   EVT VT = N->getValueType(0);
2094
2095   // fold vector ops
2096   if (VT.isVector()) {
2097     SDValue FoldedVOp = SimplifyVBinOp(N);
2098     if (FoldedVOp.getNode()) return FoldedVOp;
2099   }
2100
2101   // fold (udiv c1, c2) -> c1/c2
2102   if (N0C && N1C && !N1C->isNullValue())
2103     return DAG.FoldConstantArithmetic(ISD::UDIV, VT, N0C, N1C);
2104   // fold (udiv x, (1 << c)) -> x >>u c
2105   if (N1C && N1C->getAPIntValue().isPowerOf2())
2106     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0,
2107                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
2108                                        getShiftAmountTy(N0.getValueType())));
2109   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
2110   if (N1.getOpcode() == ISD::SHL) {
2111     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2112       if (SHC->getAPIntValue().isPowerOf2()) {
2113         EVT ADDVT = N1.getOperand(1).getValueType();
2114         SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N), ADDVT,
2115                                   N1.getOperand(1),
2116                                   DAG.getConstant(SHC->getAPIntValue()
2117                                                                   .logBase2(),
2118                                                   ADDVT));
2119         AddToWorklist(Add.getNode());
2120         return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, Add);
2121       }
2122     }
2123   }
2124   // fold (udiv x, c) -> alternate
2125   if (N1C && !TLI.isIntDivCheap()) {
2126     SDValue Op = BuildUDIV(N);
2127     if (Op.getNode()) return Op;
2128   }
2129
2130   // undef / X -> 0
2131   if (N0.getOpcode() == ISD::UNDEF)
2132     return DAG.getConstant(0, VT);
2133   // X / undef -> undef
2134   if (N1.getOpcode() == ISD::UNDEF)
2135     return N1;
2136
2137   return SDValue();
2138 }
2139
2140 SDValue DAGCombiner::visitSREM(SDNode *N) {
2141   SDValue N0 = N->getOperand(0);
2142   SDValue N1 = N->getOperand(1);
2143   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2144   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2145   EVT VT = N->getValueType(0);
2146
2147   // fold (srem c1, c2) -> c1%c2
2148   if (N0C && N1C && !N1C->isNullValue())
2149     return DAG.FoldConstantArithmetic(ISD::SREM, VT, N0C, N1C);
2150   // If we know the sign bits of both operands are zero, strength reduce to a
2151   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
2152   if (!VT.isVector()) {
2153     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2154       return DAG.getNode(ISD::UREM, SDLoc(N), VT, N0, N1);
2155   }
2156
2157   // If X/C can be simplified by the division-by-constant logic, lower
2158   // X%C to the equivalent of X-X/C*C.
2159   if (N1C && !N1C->isNullValue()) {
2160     SDValue Div = DAG.getNode(ISD::SDIV, SDLoc(N), VT, N0, N1);
2161     AddToWorklist(Div.getNode());
2162     SDValue OptimizedDiv = combine(Div.getNode());
2163     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2164       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2165                                 OptimizedDiv, N1);
2166       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2167       AddToWorklist(Mul.getNode());
2168       return Sub;
2169     }
2170   }
2171
2172   // undef % X -> 0
2173   if (N0.getOpcode() == ISD::UNDEF)
2174     return DAG.getConstant(0, VT);
2175   // X % undef -> undef
2176   if (N1.getOpcode() == ISD::UNDEF)
2177     return N1;
2178
2179   return SDValue();
2180 }
2181
2182 SDValue DAGCombiner::visitUREM(SDNode *N) {
2183   SDValue N0 = N->getOperand(0);
2184   SDValue N1 = N->getOperand(1);
2185   ConstantSDNode *N0C = isConstOrConstSplat(N0);
2186   ConstantSDNode *N1C = isConstOrConstSplat(N1);
2187   EVT VT = N->getValueType(0);
2188
2189   // fold (urem c1, c2) -> c1%c2
2190   if (N0C && N1C && !N1C->isNullValue())
2191     return DAG.FoldConstantArithmetic(ISD::UREM, VT, N0C, N1C);
2192   // fold (urem x, pow2) -> (and x, pow2-1)
2193   if (N1C && !N1C->isNullValue() && N1C->getAPIntValue().isPowerOf2())
2194     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0,
2195                        DAG.getConstant(N1C->getAPIntValue()-1,VT));
2196   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2197   if (N1.getOpcode() == ISD::SHL) {
2198     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2199       if (SHC->getAPIntValue().isPowerOf2()) {
2200         SDValue Add =
2201           DAG.getNode(ISD::ADD, SDLoc(N), VT, N1,
2202                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()),
2203                                  VT));
2204         AddToWorklist(Add.getNode());
2205         return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, Add);
2206       }
2207     }
2208   }
2209
2210   // If X/C can be simplified by the division-by-constant logic, lower
2211   // X%C to the equivalent of X-X/C*C.
2212   if (N1C && !N1C->isNullValue()) {
2213     SDValue Div = DAG.getNode(ISD::UDIV, SDLoc(N), VT, N0, N1);
2214     AddToWorklist(Div.getNode());
2215     SDValue OptimizedDiv = combine(Div.getNode());
2216     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2217       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2218                                 OptimizedDiv, N1);
2219       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2220       AddToWorklist(Mul.getNode());
2221       return Sub;
2222     }
2223   }
2224
2225   // undef % X -> 0
2226   if (N0.getOpcode() == ISD::UNDEF)
2227     return DAG.getConstant(0, VT);
2228   // X % undef -> undef
2229   if (N1.getOpcode() == ISD::UNDEF)
2230     return N1;
2231
2232   return SDValue();
2233 }
2234
2235 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2236   SDValue N0 = N->getOperand(0);
2237   SDValue N1 = N->getOperand(1);
2238   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2239   EVT VT = N->getValueType(0);
2240   SDLoc DL(N);
2241
2242   // fold (mulhs x, 0) -> 0
2243   if (N1C && N1C->isNullValue())
2244     return N1;
2245   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2246   if (N1C && N1C->getAPIntValue() == 1)
2247     return DAG.getNode(ISD::SRA, SDLoc(N), N0.getValueType(), N0,
2248                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2249                                        getShiftAmountTy(N0.getValueType())));
2250   // fold (mulhs x, undef) -> 0
2251   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2252     return DAG.getConstant(0, VT);
2253
2254   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2255   // plus a shift.
2256   if (VT.isSimple() && !VT.isVector()) {
2257     MVT Simple = VT.getSimpleVT();
2258     unsigned SimpleSize = Simple.getSizeInBits();
2259     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2260     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2261       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2262       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2263       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2264       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2265             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2266       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2267     }
2268   }
2269
2270   return SDValue();
2271 }
2272
2273 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2274   SDValue N0 = N->getOperand(0);
2275   SDValue N1 = N->getOperand(1);
2276   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2277   EVT VT = N->getValueType(0);
2278   SDLoc DL(N);
2279
2280   // fold (mulhu x, 0) -> 0
2281   if (N1C && N1C->isNullValue())
2282     return N1;
2283   // fold (mulhu x, 1) -> 0
2284   if (N1C && N1C->getAPIntValue() == 1)
2285     return DAG.getConstant(0, N0.getValueType());
2286   // fold (mulhu x, undef) -> 0
2287   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2288     return DAG.getConstant(0, VT);
2289
2290   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2291   // plus a shift.
2292   if (VT.isSimple() && !VT.isVector()) {
2293     MVT Simple = VT.getSimpleVT();
2294     unsigned SimpleSize = Simple.getSizeInBits();
2295     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2296     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2297       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2298       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2299       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2300       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2301             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2302       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2303     }
2304   }
2305
2306   return SDValue();
2307 }
2308
2309 /// SimplifyNodeWithTwoResults - Perform optimizations common to nodes that
2310 /// compute two values. LoOp and HiOp give the opcodes for the two computations
2311 /// that are being performed. Return true if a simplification was made.
2312 ///
2313 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2314                                                 unsigned HiOp) {
2315   // If the high half is not needed, just compute the low half.
2316   bool HiExists = N->hasAnyUseOfValue(1);
2317   if (!HiExists &&
2318       (!LegalOperations ||
2319        TLI.isOperationLegalOrCustom(LoOp, N->getValueType(0)))) {
2320     SDValue Res = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0),
2321                               ArrayRef<SDUse>(N->op_begin(), N->op_end()));
2322     return CombineTo(N, Res, Res);
2323   }
2324
2325   // If the low half is not needed, just compute the high half.
2326   bool LoExists = N->hasAnyUseOfValue(0);
2327   if (!LoExists &&
2328       (!LegalOperations ||
2329        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2330     SDValue Res = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1),
2331                               ArrayRef<SDUse>(N->op_begin(), N->op_end()));
2332     return CombineTo(N, Res, Res);
2333   }
2334
2335   // If both halves are used, return as it is.
2336   if (LoExists && HiExists)
2337     return SDValue();
2338
2339   // If the two computed results can be simplified separately, separate them.
2340   if (LoExists) {
2341     SDValue Lo = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0),
2342                              ArrayRef<SDUse>(N->op_begin(), N->op_end()));
2343     AddToWorklist(Lo.getNode());
2344     SDValue LoOpt = combine(Lo.getNode());
2345     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2346         (!LegalOperations ||
2347          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2348       return CombineTo(N, LoOpt, LoOpt);
2349   }
2350
2351   if (HiExists) {
2352     SDValue Hi = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1),
2353                              ArrayRef<SDUse>(N->op_begin(), N->op_end()));
2354     AddToWorklist(Hi.getNode());
2355     SDValue HiOpt = combine(Hi.getNode());
2356     if (HiOpt.getNode() && HiOpt != Hi &&
2357         (!LegalOperations ||
2358          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2359       return CombineTo(N, HiOpt, HiOpt);
2360   }
2361
2362   return SDValue();
2363 }
2364
2365 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2366   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS);
2367   if (Res.getNode()) return Res;
2368
2369   EVT VT = N->getValueType(0);
2370   SDLoc DL(N);
2371
2372   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2373   // plus a shift.
2374   if (VT.isSimple() && !VT.isVector()) {
2375     MVT Simple = VT.getSimpleVT();
2376     unsigned SimpleSize = Simple.getSizeInBits();
2377     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2378     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2379       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2380       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2381       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2382       // Compute the high part as N1.
2383       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2384             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2385       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2386       // Compute the low part as N0.
2387       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2388       return CombineTo(N, Lo, Hi);
2389     }
2390   }
2391
2392   return SDValue();
2393 }
2394
2395 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2396   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU);
2397   if (Res.getNode()) return Res;
2398
2399   EVT VT = N->getValueType(0);
2400   SDLoc DL(N);
2401
2402   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2403   // plus a shift.
2404   if (VT.isSimple() && !VT.isVector()) {
2405     MVT Simple = VT.getSimpleVT();
2406     unsigned SimpleSize = Simple.getSizeInBits();
2407     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2408     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2409       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2410       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2411       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2412       // Compute the high part as N1.
2413       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2414             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2415       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2416       // Compute the low part as N0.
2417       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2418       return CombineTo(N, Lo, Hi);
2419     }
2420   }
2421
2422   return SDValue();
2423 }
2424
2425 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2426   // (smulo x, 2) -> (saddo x, x)
2427   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2428     if (C2->getAPIntValue() == 2)
2429       return DAG.getNode(ISD::SADDO, SDLoc(N), N->getVTList(),
2430                          N->getOperand(0), N->getOperand(0));
2431
2432   return SDValue();
2433 }
2434
2435 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2436   // (umulo x, 2) -> (uaddo x, x)
2437   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2438     if (C2->getAPIntValue() == 2)
2439       return DAG.getNode(ISD::UADDO, SDLoc(N), N->getVTList(),
2440                          N->getOperand(0), N->getOperand(0));
2441
2442   return SDValue();
2443 }
2444
2445 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2446   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM);
2447   if (Res.getNode()) return Res;
2448
2449   return SDValue();
2450 }
2451
2452 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2453   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM);
2454   if (Res.getNode()) return Res;
2455
2456   return SDValue();
2457 }
2458
2459 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
2460 /// two operands of the same opcode, try to simplify it.
2461 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2462   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2463   EVT VT = N0.getValueType();
2464   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2465
2466   // Bail early if none of these transforms apply.
2467   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2468
2469   // For each of OP in AND/OR/XOR:
2470   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2471   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2472   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2473   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2474   //
2475   // do not sink logical op inside of a vector extend, since it may combine
2476   // into a vsetcc.
2477   EVT Op0VT = N0.getOperand(0).getValueType();
2478   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2479        N0.getOpcode() == ISD::SIGN_EXTEND ||
2480        // Avoid infinite looping with PromoteIntBinOp.
2481        (N0.getOpcode() == ISD::ANY_EXTEND &&
2482         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2483        (N0.getOpcode() == ISD::TRUNCATE &&
2484         (!TLI.isZExtFree(VT, Op0VT) ||
2485          !TLI.isTruncateFree(Op0VT, VT)) &&
2486         TLI.isTypeLegal(Op0VT))) &&
2487       !VT.isVector() &&
2488       Op0VT == N1.getOperand(0).getValueType() &&
2489       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2490     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2491                                  N0.getOperand(0).getValueType(),
2492                                  N0.getOperand(0), N1.getOperand(0));
2493     AddToWorklist(ORNode.getNode());
2494     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, ORNode);
2495   }
2496
2497   // For each of OP in SHL/SRL/SRA/AND...
2498   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2499   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2500   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2501   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2502        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2503       N0.getOperand(1) == N1.getOperand(1)) {
2504     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2505                                  N0.getOperand(0).getValueType(),
2506                                  N0.getOperand(0), N1.getOperand(0));
2507     AddToWorklist(ORNode.getNode());
2508     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
2509                        ORNode, N0.getOperand(1));
2510   }
2511
2512   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2513   // Only perform this optimization after type legalization and before
2514   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2515   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2516   // we don't want to undo this promotion.
2517   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2518   // on scalars.
2519   if ((N0.getOpcode() == ISD::BITCAST ||
2520        N0.getOpcode() == ISD::SCALAR_TO_VECTOR) &&
2521       Level == AfterLegalizeTypes) {
2522     SDValue In0 = N0.getOperand(0);
2523     SDValue In1 = N1.getOperand(0);
2524     EVT In0Ty = In0.getValueType();
2525     EVT In1Ty = In1.getValueType();
2526     SDLoc DL(N);
2527     // If both incoming values are integers, and the original types are the
2528     // same.
2529     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2530       SDValue Op = DAG.getNode(N->getOpcode(), DL, In0Ty, In0, In1);
2531       SDValue BC = DAG.getNode(N0.getOpcode(), DL, VT, Op);
2532       AddToWorklist(Op.getNode());
2533       return BC;
2534     }
2535   }
2536
2537   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2538   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2539   // If both shuffles use the same mask, and both shuffle within a single
2540   // vector, then it is worthwhile to move the swizzle after the operation.
2541   // The type-legalizer generates this pattern when loading illegal
2542   // vector types from memory. In many cases this allows additional shuffle
2543   // optimizations.
2544   // There are other cases where moving the shuffle after the xor/and/or
2545   // is profitable even if shuffles don't perform a swizzle.
2546   // If both shuffles use the same mask, and both shuffles have the same first
2547   // or second operand, then it might still be profitable to move the shuffle
2548   // after the xor/and/or operation.
2549   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG) {
2550     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2551     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2552
2553     assert(N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType() &&
2554            "Inputs to shuffles are not the same type");
2555
2556     // Check that both shuffles use the same mask. The masks are known to be of
2557     // the same length because the result vector type is the same.
2558     // Check also that shuffles have only one use to avoid introducing extra
2559     // instructions.
2560     if (SVN0->hasOneUse() && SVN1->hasOneUse() &&
2561         SVN0->getMask().equals(SVN1->getMask())) {
2562       SDValue ShOp = N0->getOperand(1);
2563
2564       // Don't try to fold this node if it requires introducing a
2565       // build vector of all zeros that might be illegal at this stage.
2566       if (N->getOpcode() == ISD::XOR && ShOp.getOpcode() != ISD::UNDEF) {
2567         if (!LegalTypes)
2568           ShOp = DAG.getConstant(0, VT);
2569         else
2570           ShOp = SDValue();
2571       }
2572
2573       // (AND (shuf (A, C), shuf (B, C)) -> shuf (AND (A, B), C)
2574       // (OR  (shuf (A, C), shuf (B, C)) -> shuf (OR  (A, B), C)
2575       // (XOR (shuf (A, C), shuf (B, C)) -> shuf (XOR (A, B), V_0)
2576       if (N0.getOperand(1) == N1.getOperand(1) && ShOp.getNode()) {
2577         SDValue NewNode = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2578                                       N0->getOperand(0), N1->getOperand(0));
2579         AddToWorklist(NewNode.getNode());
2580         return DAG.getVectorShuffle(VT, SDLoc(N), NewNode, ShOp,
2581                                     &SVN0->getMask()[0]);
2582       }
2583
2584       // Don't try to fold this node if it requires introducing a
2585       // build vector of all zeros that might be illegal at this stage.
2586       ShOp = N0->getOperand(0);
2587       if (N->getOpcode() == ISD::XOR && ShOp.getOpcode() != ISD::UNDEF) {
2588         if (!LegalTypes)
2589           ShOp = DAG.getConstant(0, VT);
2590         else
2591           ShOp = SDValue();
2592       }
2593
2594       // (AND (shuf (C, A), shuf (C, B)) -> shuf (C, AND (A, B))
2595       // (OR  (shuf (C, A), shuf (C, B)) -> shuf (C, OR  (A, B))
2596       // (XOR (shuf (C, A), shuf (C, B)) -> shuf (V_0, XOR (A, B))
2597       if (N0->getOperand(0) == N1->getOperand(0) && ShOp.getNode()) {
2598         SDValue NewNode = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2599                                       N0->getOperand(1), N1->getOperand(1));
2600         AddToWorklist(NewNode.getNode());
2601         return DAG.getVectorShuffle(VT, SDLoc(N), ShOp, NewNode,
2602                                     &SVN0->getMask()[0]);
2603       }
2604     }
2605   }
2606
2607   return SDValue();
2608 }
2609
2610 SDValue DAGCombiner::visitAND(SDNode *N) {
2611   SDValue N0 = N->getOperand(0);
2612   SDValue N1 = N->getOperand(1);
2613   SDValue LL, LR, RL, RR, CC0, CC1;
2614   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2615   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2616   EVT VT = N1.getValueType();
2617   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2618
2619   // fold vector ops
2620   if (VT.isVector()) {
2621     SDValue FoldedVOp = SimplifyVBinOp(N);
2622     if (FoldedVOp.getNode()) return FoldedVOp;
2623
2624     // fold (and x, 0) -> 0, vector edition
2625     if (ISD::isBuildVectorAllZeros(N0.getNode()))
2626       return N0;
2627     if (ISD::isBuildVectorAllZeros(N1.getNode()))
2628       return N1;
2629
2630     // fold (and x, -1) -> x, vector edition
2631     if (ISD::isBuildVectorAllOnes(N0.getNode()))
2632       return N1;
2633     if (ISD::isBuildVectorAllOnes(N1.getNode()))
2634       return N0;
2635   }
2636
2637   // fold (and x, undef) -> 0
2638   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2639     return DAG.getConstant(0, VT);
2640   // fold (and c1, c2) -> c1&c2
2641   if (N0C && N1C)
2642     return DAG.FoldConstantArithmetic(ISD::AND, VT, N0C, N1C);
2643   // canonicalize constant to RHS
2644   if (N0C && !N1C)
2645     return DAG.getNode(ISD::AND, SDLoc(N), VT, N1, N0);
2646   // fold (and x, -1) -> x
2647   if (N1C && N1C->isAllOnesValue())
2648     return N0;
2649   // if (and x, c) is known to be zero, return 0
2650   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2651                                    APInt::getAllOnesValue(BitWidth)))
2652     return DAG.getConstant(0, VT);
2653   // reassociate and
2654   SDValue RAND = ReassociateOps(ISD::AND, SDLoc(N), N0, N1);
2655   if (RAND.getNode())
2656     return RAND;
2657   // fold (and (or x, C), D) -> D if (C & D) == D
2658   if (N1C && N0.getOpcode() == ISD::OR)
2659     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2660       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2661         return N1;
2662   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2663   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2664     SDValue N0Op0 = N0.getOperand(0);
2665     APInt Mask = ~N1C->getAPIntValue();
2666     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2667     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2668       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N),
2669                                  N0.getValueType(), N0Op0);
2670
2671       // Replace uses of the AND with uses of the Zero extend node.
2672       CombineTo(N, Zext);
2673
2674       // We actually want to replace all uses of the any_extend with the
2675       // zero_extend, to avoid duplicating things.  This will later cause this
2676       // AND to be folded.
2677       CombineTo(N0.getNode(), Zext);
2678       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2679     }
2680   }
2681   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
2682   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
2683   // already be zero by virtue of the width of the base type of the load.
2684   //
2685   // the 'X' node here can either be nothing or an extract_vector_elt to catch
2686   // more cases.
2687   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
2688        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
2689       N0.getOpcode() == ISD::LOAD) {
2690     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
2691                                          N0 : N0.getOperand(0) );
2692
2693     // Get the constant (if applicable) the zero'th operand is being ANDed with.
2694     // This can be a pure constant or a vector splat, in which case we treat the
2695     // vector as a scalar and use the splat value.
2696     APInt Constant = APInt::getNullValue(1);
2697     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
2698       Constant = C->getAPIntValue();
2699     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
2700       APInt SplatValue, SplatUndef;
2701       unsigned SplatBitSize;
2702       bool HasAnyUndefs;
2703       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
2704                                              SplatBitSize, HasAnyUndefs);
2705       if (IsSplat) {
2706         // Undef bits can contribute to a possible optimisation if set, so
2707         // set them.
2708         SplatValue |= SplatUndef;
2709
2710         // The splat value may be something like "0x00FFFFFF", which means 0 for
2711         // the first vector value and FF for the rest, repeating. We need a mask
2712         // that will apply equally to all members of the vector, so AND all the
2713         // lanes of the constant together.
2714         EVT VT = Vector->getValueType(0);
2715         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
2716
2717         // If the splat value has been compressed to a bitlength lower
2718         // than the size of the vector lane, we need to re-expand it to
2719         // the lane size.
2720         if (BitWidth > SplatBitSize)
2721           for (SplatValue = SplatValue.zextOrTrunc(BitWidth);
2722                SplatBitSize < BitWidth;
2723                SplatBitSize = SplatBitSize * 2)
2724             SplatValue |= SplatValue.shl(SplatBitSize);
2725
2726         Constant = APInt::getAllOnesValue(BitWidth);
2727         for (unsigned i = 0, n = SplatBitSize/BitWidth; i < n; ++i)
2728           Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
2729       }
2730     }
2731
2732     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
2733     // actually legal and isn't going to get expanded, else this is a false
2734     // optimisation.
2735     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
2736                                                     Load->getMemoryVT());
2737
2738     // Resize the constant to the same size as the original memory access before
2739     // extension. If it is still the AllOnesValue then this AND is completely
2740     // unneeded.
2741     Constant =
2742       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
2743
2744     bool B;
2745     switch (Load->getExtensionType()) {
2746     default: B = false; break;
2747     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
2748     case ISD::ZEXTLOAD:
2749     case ISD::NON_EXTLOAD: B = true; break;
2750     }
2751
2752     if (B && Constant.isAllOnesValue()) {
2753       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
2754       // preserve semantics once we get rid of the AND.
2755       SDValue NewLoad(Load, 0);
2756       if (Load->getExtensionType() == ISD::EXTLOAD) {
2757         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
2758                               Load->getValueType(0), SDLoc(Load),
2759                               Load->getChain(), Load->getBasePtr(),
2760                               Load->getOffset(), Load->getMemoryVT(),
2761                               Load->getMemOperand());
2762         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
2763         if (Load->getNumValues() == 3) {
2764           // PRE/POST_INC loads have 3 values.
2765           SDValue To[] = { NewLoad.getValue(0), NewLoad.getValue(1),
2766                            NewLoad.getValue(2) };
2767           CombineTo(Load, To, 3, true);
2768         } else {
2769           CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
2770         }
2771       }
2772
2773       // Fold the AND away, taking care not to fold to the old load node if we
2774       // replaced it.
2775       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
2776
2777       return SDValue(N, 0); // Return N so it doesn't get rechecked!
2778     }
2779   }
2780   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2781   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2782     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2783     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2784
2785     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2786         LL.getValueType().isInteger()) {
2787       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2788       if (cast<ConstantSDNode>(LR)->isNullValue() && Op1 == ISD::SETEQ) {
2789         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2790                                      LR.getValueType(), LL, RL);
2791         AddToWorklist(ORNode.getNode());
2792         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2793       }
2794       // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2795       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
2796         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(N0),
2797                                       LR.getValueType(), LL, RL);
2798         AddToWorklist(ANDNode.getNode());
2799         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
2800       }
2801       // fold (and (setgt X,  -1), (setgt Y,  -1)) -> (setgt (or X, Y), -1)
2802       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
2803         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2804                                      LR.getValueType(), LL, RL);
2805         AddToWorklist(ORNode.getNode());
2806         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2807       }
2808     }
2809     // Simplify (and (setne X, 0), (setne X, -1)) -> (setuge (add X, 1), 2)
2810     if (LL == RL && isa<ConstantSDNode>(LR) && isa<ConstantSDNode>(RR) &&
2811         Op0 == Op1 && LL.getValueType().isInteger() &&
2812       Op0 == ISD::SETNE && ((cast<ConstantSDNode>(LR)->isNullValue() &&
2813                                  cast<ConstantSDNode>(RR)->isAllOnesValue()) ||
2814                                 (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
2815                                  cast<ConstantSDNode>(RR)->isNullValue()))) {
2816       SDValue ADDNode = DAG.getNode(ISD::ADD, SDLoc(N0), LL.getValueType(),
2817                                     LL, DAG.getConstant(1, LL.getValueType()));
2818       AddToWorklist(ADDNode.getNode());
2819       return DAG.getSetCC(SDLoc(N), VT, ADDNode,
2820                           DAG.getConstant(2, LL.getValueType()), ISD::SETUGE);
2821     }
2822     // canonicalize equivalent to ll == rl
2823     if (LL == RR && LR == RL) {
2824       Op1 = ISD::getSetCCSwappedOperands(Op1);
2825       std::swap(RL, RR);
2826     }
2827     if (LL == RL && LR == RR) {
2828       bool isInteger = LL.getValueType().isInteger();
2829       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2830       if (Result != ISD::SETCC_INVALID &&
2831           (!LegalOperations ||
2832            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
2833             TLI.isOperationLegal(ISD::SETCC,
2834                             getSetCCResultType(N0.getSimpleValueType())))))
2835         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
2836                             LL, LR, Result);
2837     }
2838   }
2839
2840   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
2841   if (N0.getOpcode() == N1.getOpcode()) {
2842     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2843     if (Tmp.getNode()) return Tmp;
2844   }
2845
2846   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
2847   // fold (and (sra)) -> (and (srl)) when possible.
2848   if (!VT.isVector() &&
2849       SimplifyDemandedBits(SDValue(N, 0)))
2850     return SDValue(N, 0);
2851
2852   // fold (zext_inreg (extload x)) -> (zextload x)
2853   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
2854     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2855     EVT MemVT = LN0->getMemoryVT();
2856     // If we zero all the possible extended bits, then we can turn this into
2857     // a zextload if we are running before legalize or the operation is legal.
2858     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2859     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2860                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2861         ((!LegalOperations && !LN0->isVolatile()) ||
2862          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2863       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2864                                        LN0->getChain(), LN0->getBasePtr(),
2865                                        MemVT, LN0->getMemOperand());
2866       AddToWorklist(N);
2867       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2868       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2869     }
2870   }
2871   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
2872   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
2873       N0.hasOneUse()) {
2874     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2875     EVT MemVT = LN0->getMemoryVT();
2876     // If we zero all the possible extended bits, then we can turn this into
2877     // a zextload if we are running before legalize or the operation is legal.
2878     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2879     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2880                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2881         ((!LegalOperations && !LN0->isVolatile()) ||
2882          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2883       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2884                                        LN0->getChain(), LN0->getBasePtr(),
2885                                        MemVT, LN0->getMemOperand());
2886       AddToWorklist(N);
2887       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2888       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2889     }
2890   }
2891
2892   // fold (and (load x), 255) -> (zextload x, i8)
2893   // fold (and (extload x, i16), 255) -> (zextload x, i8)
2894   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
2895   if (N1C && (N0.getOpcode() == ISD::LOAD ||
2896               (N0.getOpcode() == ISD::ANY_EXTEND &&
2897                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
2898     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
2899     LoadSDNode *LN0 = HasAnyExt
2900       ? cast<LoadSDNode>(N0.getOperand(0))
2901       : cast<LoadSDNode>(N0);
2902     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
2903         LN0->isUnindexed() && N0.hasOneUse() && SDValue(LN0, 0).hasOneUse()) {
2904       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
2905       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
2906         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
2907         EVT LoadedVT = LN0->getMemoryVT();
2908
2909         if (ExtVT == LoadedVT &&
2910             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2911           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2912
2913           SDValue NewLoad =
2914             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
2915                            LN0->getChain(), LN0->getBasePtr(), ExtVT,
2916                            LN0->getMemOperand());
2917           AddToWorklist(N);
2918           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
2919           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2920         }
2921
2922         // Do not change the width of a volatile load.
2923         // Do not generate loads of non-round integer types since these can
2924         // be expensive (and would be wrong if the type is not byte sized).
2925         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
2926             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2927           EVT PtrType = LN0->getOperand(1).getValueType();
2928
2929           unsigned Alignment = LN0->getAlignment();
2930           SDValue NewPtr = LN0->getBasePtr();
2931
2932           // For big endian targets, we need to add an offset to the pointer
2933           // to load the correct bytes.  For little endian systems, we merely
2934           // need to read fewer bytes from the same pointer.
2935           if (TLI.isBigEndian()) {
2936             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
2937             unsigned EVTStoreBytes = ExtVT.getStoreSize();
2938             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
2939             NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0), PtrType,
2940                                  NewPtr, DAG.getConstant(PtrOff, PtrType));
2941             Alignment = MinAlign(Alignment, PtrOff);
2942           }
2943
2944           AddToWorklist(NewPtr.getNode());
2945
2946           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2947           SDValue Load =
2948             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
2949                            LN0->getChain(), NewPtr,
2950                            LN0->getPointerInfo(),
2951                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2952                            Alignment, LN0->getAAInfo());
2953           AddToWorklist(N);
2954           CombineTo(LN0, Load, Load.getValue(1));
2955           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2956         }
2957       }
2958     }
2959   }
2960
2961   if (N0.getOpcode() == ISD::ADD && N1.getOpcode() == ISD::SRL &&
2962       VT.getSizeInBits() <= 64) {
2963     if (ConstantSDNode *ADDI = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2964       APInt ADDC = ADDI->getAPIntValue();
2965       if (!TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2966         // Look for (and (add x, c1), (lshr y, c2)). If C1 wasn't a legal
2967         // immediate for an add, but it is legal if its top c2 bits are set,
2968         // transform the ADD so the immediate doesn't need to be materialized
2969         // in a register.
2970         if (ConstantSDNode *SRLI = dyn_cast<ConstantSDNode>(N1.getOperand(1))) {
2971           APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
2972                                              SRLI->getZExtValue());
2973           if (DAG.MaskedValueIsZero(N0.getOperand(1), Mask)) {
2974             ADDC |= Mask;
2975             if (TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2976               SDValue NewAdd =
2977                 DAG.getNode(ISD::ADD, SDLoc(N0), VT,
2978                             N0.getOperand(0), DAG.getConstant(ADDC, VT));
2979               CombineTo(N0.getNode(), NewAdd);
2980               return SDValue(N, 0); // Return N so it doesn't get rechecked!
2981             }
2982           }
2983         }
2984       }
2985     }
2986   }
2987
2988   // fold (and (or (srl N, 8), (shl N, 8)), 0xffff) -> (srl (bswap N), const)
2989   if (N1C && N1C->getAPIntValue() == 0xffff && N0.getOpcode() == ISD::OR) {
2990     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
2991                                        N0.getOperand(1), false);
2992     if (BSwap.getNode())
2993       return BSwap;
2994   }
2995
2996   return SDValue();
2997 }
2998
2999 /// MatchBSwapHWord - Match (a >> 8) | (a << 8) as (bswap a) >> 16
3000 ///
3001 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
3002                                         bool DemandHighBits) {
3003   if (!LegalOperations)
3004     return SDValue();
3005
3006   EVT VT = N->getValueType(0);
3007   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
3008     return SDValue();
3009   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3010     return SDValue();
3011
3012   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
3013   bool LookPassAnd0 = false;
3014   bool LookPassAnd1 = false;
3015   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
3016       std::swap(N0, N1);
3017   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
3018       std::swap(N0, N1);
3019   if (N0.getOpcode() == ISD::AND) {
3020     if (!N0.getNode()->hasOneUse())
3021       return SDValue();
3022     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3023     if (!N01C || N01C->getZExtValue() != 0xFF00)
3024       return SDValue();
3025     N0 = N0.getOperand(0);
3026     LookPassAnd0 = true;
3027   }
3028
3029   if (N1.getOpcode() == ISD::AND) {
3030     if (!N1.getNode()->hasOneUse())
3031       return SDValue();
3032     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
3033     if (!N11C || N11C->getZExtValue() != 0xFF)
3034       return SDValue();
3035     N1 = N1.getOperand(0);
3036     LookPassAnd1 = true;
3037   }
3038
3039   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
3040     std::swap(N0, N1);
3041   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
3042     return SDValue();
3043   if (!N0.getNode()->hasOneUse() ||
3044       !N1.getNode()->hasOneUse())
3045     return SDValue();
3046
3047   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3048   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
3049   if (!N01C || !N11C)
3050     return SDValue();
3051   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
3052     return SDValue();
3053
3054   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
3055   SDValue N00 = N0->getOperand(0);
3056   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
3057     if (!N00.getNode()->hasOneUse())
3058       return SDValue();
3059     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
3060     if (!N001C || N001C->getZExtValue() != 0xFF)
3061       return SDValue();
3062     N00 = N00.getOperand(0);
3063     LookPassAnd0 = true;
3064   }
3065
3066   SDValue N10 = N1->getOperand(0);
3067   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
3068     if (!N10.getNode()->hasOneUse())
3069       return SDValue();
3070     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
3071     if (!N101C || N101C->getZExtValue() != 0xFF00)
3072       return SDValue();
3073     N10 = N10.getOperand(0);
3074     LookPassAnd1 = true;
3075   }
3076
3077   if (N00 != N10)
3078     return SDValue();
3079
3080   // Make sure everything beyond the low halfword gets set to zero since the SRL
3081   // 16 will clear the top bits.
3082   unsigned OpSizeInBits = VT.getSizeInBits();
3083   if (DemandHighBits && OpSizeInBits > 16) {
3084     // If the left-shift isn't masked out then the only way this is a bswap is
3085     // if all bits beyond the low 8 are 0. In that case the entire pattern
3086     // reduces to a left shift anyway: leave it for other parts of the combiner.
3087     if (!LookPassAnd0)
3088       return SDValue();
3089
3090     // However, if the right shift isn't masked out then it might be because
3091     // it's not needed. See if we can spot that too.
3092     if (!LookPassAnd1 &&
3093         !DAG.MaskedValueIsZero(
3094             N10, APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - 16)))
3095       return SDValue();
3096   }
3097
3098   SDValue Res = DAG.getNode(ISD::BSWAP, SDLoc(N), VT, N00);
3099   if (OpSizeInBits > 16)
3100     Res = DAG.getNode(ISD::SRL, SDLoc(N), VT, Res,
3101                       DAG.getConstant(OpSizeInBits-16, getShiftAmountTy(VT)));
3102   return Res;
3103 }
3104
3105 /// isBSwapHWordElement - Return true if the specified node is an element
3106 /// that makes up a 32-bit packed halfword byteswap. i.e.
3107 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
3108 static bool isBSwapHWordElement(SDValue N, SmallVectorImpl<SDNode *> &Parts) {
3109   if (!N.getNode()->hasOneUse())
3110     return false;
3111
3112   unsigned Opc = N.getOpcode();
3113   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
3114     return false;
3115
3116   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3117   if (!N1C)
3118     return false;
3119
3120   unsigned Num;
3121   switch (N1C->getZExtValue()) {
3122   default:
3123     return false;
3124   case 0xFF:       Num = 0; break;
3125   case 0xFF00:     Num = 1; break;
3126   case 0xFF0000:   Num = 2; break;
3127   case 0xFF000000: Num = 3; break;
3128   }
3129
3130   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
3131   SDValue N0 = N.getOperand(0);
3132   if (Opc == ISD::AND) {
3133     if (Num == 0 || Num == 2) {
3134       // (x >> 8) & 0xff
3135       // (x >> 8) & 0xff0000
3136       if (N0.getOpcode() != ISD::SRL)
3137         return false;
3138       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3139       if (!C || C->getZExtValue() != 8)
3140         return false;
3141     } else {
3142       // (x << 8) & 0xff00
3143       // (x << 8) & 0xff000000
3144       if (N0.getOpcode() != ISD::SHL)
3145         return false;
3146       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3147       if (!C || C->getZExtValue() != 8)
3148         return false;
3149     }
3150   } else if (Opc == ISD::SHL) {
3151     // (x & 0xff) << 8
3152     // (x & 0xff0000) << 8
3153     if (Num != 0 && Num != 2)
3154       return false;
3155     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3156     if (!C || C->getZExtValue() != 8)
3157       return false;
3158   } else { // Opc == ISD::SRL
3159     // (x & 0xff00) >> 8
3160     // (x & 0xff000000) >> 8
3161     if (Num != 1 && Num != 3)
3162       return false;
3163     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3164     if (!C || C->getZExtValue() != 8)
3165       return false;
3166   }
3167
3168   if (Parts[Num])
3169     return false;
3170
3171   Parts[Num] = N0.getOperand(0).getNode();
3172   return true;
3173 }
3174
3175 /// MatchBSwapHWord - Match a 32-bit packed halfword bswap. That is
3176 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
3177 /// => (rotl (bswap x), 16)
3178 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
3179   if (!LegalOperations)
3180     return SDValue();
3181
3182   EVT VT = N->getValueType(0);
3183   if (VT != MVT::i32)
3184     return SDValue();
3185   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3186     return SDValue();
3187
3188   SmallVector<SDNode*,4> Parts(4, (SDNode*)nullptr);
3189   // Look for either
3190   // (or (or (and), (and)), (or (and), (and)))
3191   // (or (or (or (and), (and)), (and)), (and))
3192   if (N0.getOpcode() != ISD::OR)
3193     return SDValue();
3194   SDValue N00 = N0.getOperand(0);
3195   SDValue N01 = N0.getOperand(1);
3196
3197   if (N1.getOpcode() == ISD::OR &&
3198       N00.getNumOperands() == 2 && N01.getNumOperands() == 2) {
3199     // (or (or (and), (and)), (or (and), (and)))
3200     SDValue N000 = N00.getOperand(0);
3201     if (!isBSwapHWordElement(N000, Parts))
3202       return SDValue();
3203
3204     SDValue N001 = N00.getOperand(1);
3205     if (!isBSwapHWordElement(N001, Parts))
3206       return SDValue();
3207     SDValue N010 = N01.getOperand(0);
3208     if (!isBSwapHWordElement(N010, Parts))
3209       return SDValue();
3210     SDValue N011 = N01.getOperand(1);
3211     if (!isBSwapHWordElement(N011, Parts))
3212       return SDValue();
3213   } else {
3214     // (or (or (or (and), (and)), (and)), (and))
3215     if (!isBSwapHWordElement(N1, Parts))
3216       return SDValue();
3217     if (!isBSwapHWordElement(N01, Parts))
3218       return SDValue();
3219     if (N00.getOpcode() != ISD::OR)
3220       return SDValue();
3221     SDValue N000 = N00.getOperand(0);
3222     if (!isBSwapHWordElement(N000, Parts))
3223       return SDValue();
3224     SDValue N001 = N00.getOperand(1);
3225     if (!isBSwapHWordElement(N001, Parts))
3226       return SDValue();
3227   }
3228
3229   // Make sure the parts are all coming from the same node.
3230   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
3231     return SDValue();
3232
3233   SDValue BSwap = DAG.getNode(ISD::BSWAP, SDLoc(N), VT,
3234                               SDValue(Parts[0],0));
3235
3236   // Result of the bswap should be rotated by 16. If it's not legal, then
3237   // do  (x << 16) | (x >> 16).
3238   SDValue ShAmt = DAG.getConstant(16, getShiftAmountTy(VT));
3239   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
3240     return DAG.getNode(ISD::ROTL, SDLoc(N), VT, BSwap, ShAmt);
3241   if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
3242     return DAG.getNode(ISD::ROTR, SDLoc(N), VT, BSwap, ShAmt);
3243   return DAG.getNode(ISD::OR, SDLoc(N), VT,
3244                      DAG.getNode(ISD::SHL, SDLoc(N), VT, BSwap, ShAmt),
3245                      DAG.getNode(ISD::SRL, SDLoc(N), VT, BSwap, ShAmt));
3246 }
3247
3248 SDValue DAGCombiner::visitOR(SDNode *N) {
3249   SDValue N0 = N->getOperand(0);
3250   SDValue N1 = N->getOperand(1);
3251   SDValue LL, LR, RL, RR, CC0, CC1;
3252   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3253   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3254   EVT VT = N1.getValueType();
3255
3256   // fold vector ops
3257   if (VT.isVector()) {
3258     SDValue FoldedVOp = SimplifyVBinOp(N);
3259     if (FoldedVOp.getNode()) return FoldedVOp;
3260
3261     // fold (or x, 0) -> x, vector edition
3262     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3263       return N1;
3264     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3265       return N0;
3266
3267     // fold (or x, -1) -> -1, vector edition
3268     if (ISD::isBuildVectorAllOnes(N0.getNode()))
3269       return N0;
3270     if (ISD::isBuildVectorAllOnes(N1.getNode()))
3271       return N1;
3272
3273     // fold (or (shuf A, V_0, MA), (shuf B, V_0, MB)) -> (shuf A, B, Mask1)
3274     // fold (or (shuf A, V_0, MA), (shuf B, V_0, MB)) -> (shuf B, A, Mask2)
3275     // Do this only if the resulting shuffle is legal.
3276     if (isa<ShuffleVectorSDNode>(N0) &&
3277         isa<ShuffleVectorSDNode>(N1) &&
3278         // Avoid folding a node with illegal type.
3279         TLI.isTypeLegal(VT) &&
3280         N0->getOperand(1) == N1->getOperand(1) &&
3281         ISD::isBuildVectorAllZeros(N0.getOperand(1).getNode())) {
3282       bool CanFold = true;
3283       unsigned NumElts = VT.getVectorNumElements();
3284       const ShuffleVectorSDNode *SV0 = cast<ShuffleVectorSDNode>(N0);
3285       const ShuffleVectorSDNode *SV1 = cast<ShuffleVectorSDNode>(N1);
3286       // We construct two shuffle masks:
3287       // - Mask1 is a shuffle mask for a shuffle with N0 as the first operand
3288       // and N1 as the second operand.
3289       // - Mask2 is a shuffle mask for a shuffle with N1 as the first operand
3290       // and N0 as the second operand.
3291       // We do this because OR is commutable and therefore there might be
3292       // two ways to fold this node into a shuffle.
3293       SmallVector<int,4> Mask1;
3294       SmallVector<int,4> Mask2;
3295
3296       for (unsigned i = 0; i != NumElts && CanFold; ++i) {
3297         int M0 = SV0->getMaskElt(i);
3298         int M1 = SV1->getMaskElt(i);
3299
3300         // Both shuffle indexes are undef. Propagate Undef.
3301         if (M0 < 0 && M1 < 0) {
3302           Mask1.push_back(M0);
3303           Mask2.push_back(M0);
3304           continue;
3305         }
3306
3307         if (M0 < 0 || M1 < 0 ||
3308             (M0 < (int)NumElts && M1 < (int)NumElts) ||
3309             (M0 >= (int)NumElts && M1 >= (int)NumElts)) {
3310           CanFold = false;
3311           break;
3312         }
3313
3314         Mask1.push_back(M0 < (int)NumElts ? M0 : M1 + NumElts);
3315         Mask2.push_back(M1 < (int)NumElts ? M1 : M0 + NumElts);
3316       }
3317
3318       if (CanFold) {
3319         // Fold this sequence only if the resulting shuffle is 'legal'.
3320         if (TLI.isShuffleMaskLegal(Mask1, VT))
3321           return DAG.getVectorShuffle(VT, SDLoc(N), N0->getOperand(0),
3322                                       N1->getOperand(0), &Mask1[0]);
3323         if (TLI.isShuffleMaskLegal(Mask2, VT))
3324           return DAG.getVectorShuffle(VT, SDLoc(N), N1->getOperand(0),
3325                                       N0->getOperand(0), &Mask2[0]);
3326       }
3327     }
3328   }
3329
3330   // fold (or x, undef) -> -1
3331   if (!LegalOperations &&
3332       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
3333     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
3334     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()), VT);
3335   }
3336   // fold (or c1, c2) -> c1|c2
3337   if (N0C && N1C)
3338     return DAG.FoldConstantArithmetic(ISD::OR, VT, N0C, N1C);
3339   // canonicalize constant to RHS
3340   if (N0C && !N1C)
3341     return DAG.getNode(ISD::OR, SDLoc(N), VT, N1, N0);
3342   // fold (or x, 0) -> x
3343   if (N1C && N1C->isNullValue())
3344     return N0;
3345   // fold (or x, -1) -> -1
3346   if (N1C && N1C->isAllOnesValue())
3347     return N1;
3348   // fold (or x, c) -> c iff (x & ~c) == 0
3349   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
3350     return N1;
3351
3352   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
3353   SDValue BSwap = MatchBSwapHWord(N, N0, N1);
3354   if (BSwap.getNode())
3355     return BSwap;
3356   BSwap = MatchBSwapHWordLow(N, N0, N1);
3357   if (BSwap.getNode())
3358     return BSwap;
3359
3360   // reassociate or
3361   SDValue ROR = ReassociateOps(ISD::OR, SDLoc(N), N0, N1);
3362   if (ROR.getNode())
3363     return ROR;
3364   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3365   // iff (c1 & c2) == 0.
3366   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3367              isa<ConstantSDNode>(N0.getOperand(1))) {
3368     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3369     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0) {
3370       SDValue COR = DAG.FoldConstantArithmetic(ISD::OR, VT, N1C, C1);
3371       if (!COR.getNode())
3372         return SDValue();
3373       return DAG.getNode(ISD::AND, SDLoc(N), VT,
3374                          DAG.getNode(ISD::OR, SDLoc(N0), VT,
3375                                      N0.getOperand(0), N1), COR);
3376     }
3377   }
3378   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3379   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3380     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3381     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3382
3383     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
3384         LL.getValueType().isInteger()) {
3385       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3386       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3387       if (cast<ConstantSDNode>(LR)->isNullValue() &&
3388           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3389         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(LR),
3390                                      LR.getValueType(), LL, RL);
3391         AddToWorklist(ORNode.getNode());
3392         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
3393       }
3394       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3395       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3396       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
3397           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3398         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(LR),
3399                                       LR.getValueType(), LL, RL);
3400         AddToWorklist(ANDNode.getNode());
3401         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
3402       }
3403     }
3404     // canonicalize equivalent to ll == rl
3405     if (LL == RR && LR == RL) {
3406       Op1 = ISD::getSetCCSwappedOperands(Op1);
3407       std::swap(RL, RR);
3408     }
3409     if (LL == RL && LR == RR) {
3410       bool isInteger = LL.getValueType().isInteger();
3411       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3412       if (Result != ISD::SETCC_INVALID &&
3413           (!LegalOperations ||
3414            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
3415             TLI.isOperationLegal(ISD::SETCC,
3416               getSetCCResultType(N0.getValueType())))))
3417         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
3418                             LL, LR, Result);
3419     }
3420   }
3421
3422   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3423   if (N0.getOpcode() == N1.getOpcode()) {
3424     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3425     if (Tmp.getNode()) return Tmp;
3426   }
3427
3428   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3429   if (N0.getOpcode() == ISD::AND &&
3430       N1.getOpcode() == ISD::AND &&
3431       N0.getOperand(1).getOpcode() == ISD::Constant &&
3432       N1.getOperand(1).getOpcode() == ISD::Constant &&
3433       // Don't increase # computations.
3434       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3435     // We can only do this xform if we know that bits from X that are set in C2
3436     // but not in C1 are already zero.  Likewise for Y.
3437     const APInt &LHSMask =
3438       cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
3439     const APInt &RHSMask =
3440       cast<ConstantSDNode>(N1.getOperand(1))->getAPIntValue();
3441
3442     if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3443         DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3444       SDValue X = DAG.getNode(ISD::OR, SDLoc(N0), VT,
3445                               N0.getOperand(0), N1.getOperand(0));
3446       return DAG.getNode(ISD::AND, SDLoc(N), VT, X,
3447                          DAG.getConstant(LHSMask | RHSMask, VT));
3448     }
3449   }
3450
3451   // See if this is some rotate idiom.
3452   if (SDNode *Rot = MatchRotate(N0, N1, SDLoc(N)))
3453     return SDValue(Rot, 0);
3454
3455   // Simplify the operands using demanded-bits information.
3456   if (!VT.isVector() &&
3457       SimplifyDemandedBits(SDValue(N, 0)))
3458     return SDValue(N, 0);
3459
3460   return SDValue();
3461 }
3462
3463 /// MatchRotateHalf - Match "(X shl/srl V1) & V2" where V2 may not be present.
3464 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3465   if (Op.getOpcode() == ISD::AND) {
3466     if (isa<ConstantSDNode>(Op.getOperand(1))) {
3467       Mask = Op.getOperand(1);
3468       Op = Op.getOperand(0);
3469     } else {
3470       return false;
3471     }
3472   }
3473
3474   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3475     Shift = Op;
3476     return true;
3477   }
3478
3479   return false;
3480 }
3481
3482 // Return true if we can prove that, whenever Neg and Pos are both in the
3483 // range [0, OpSize), Neg == (Pos == 0 ? 0 : OpSize - Pos).  This means that
3484 // for two opposing shifts shift1 and shift2 and a value X with OpBits bits:
3485 //
3486 //     (or (shift1 X, Neg), (shift2 X, Pos))
3487 //
3488 // reduces to a rotate in direction shift2 by Pos or (equivalently) a rotate
3489 // in direction shift1 by Neg.  The range [0, OpSize) means that we only need
3490 // to consider shift amounts with defined behavior.
3491 static bool matchRotateSub(SDValue Pos, SDValue Neg, unsigned OpSize) {
3492   // If OpSize is a power of 2 then:
3493   //
3494   //  (a) (Pos == 0 ? 0 : OpSize - Pos) == (OpSize - Pos) & (OpSize - 1)
3495   //  (b) Neg == Neg & (OpSize - 1) whenever Neg is in [0, OpSize).
3496   //
3497   // So if OpSize is a power of 2 and Neg is (and Neg', OpSize-1), we check
3498   // for the stronger condition:
3499   //
3500   //     Neg & (OpSize - 1) == (OpSize - Pos) & (OpSize - 1)    [A]
3501   //
3502   // for all Neg and Pos.  Since Neg & (OpSize - 1) == Neg' & (OpSize - 1)
3503   // we can just replace Neg with Neg' for the rest of the function.
3504   //
3505   // In other cases we check for the even stronger condition:
3506   //
3507   //     Neg == OpSize - Pos                                    [B]
3508   //
3509   // for all Neg and Pos.  Note that the (or ...) then invokes undefined
3510   // behavior if Pos == 0 (and consequently Neg == OpSize).
3511   //
3512   // We could actually use [A] whenever OpSize is a power of 2, but the
3513   // only extra cases that it would match are those uninteresting ones
3514   // where Neg and Pos are never in range at the same time.  E.g. for
3515   // OpSize == 32, using [A] would allow a Neg of the form (sub 64, Pos)
3516   // as well as (sub 32, Pos), but:
3517   //
3518   //     (or (shift1 X, (sub 64, Pos)), (shift2 X, Pos))
3519   //
3520   // always invokes undefined behavior for 32-bit X.
3521   //
3522   // Below, Mask == OpSize - 1 when using [A] and is all-ones otherwise.
3523   unsigned MaskLoBits = 0;
3524   if (Neg.getOpcode() == ISD::AND &&
3525       isPowerOf2_64(OpSize) &&
3526       Neg.getOperand(1).getOpcode() == ISD::Constant &&
3527       cast<ConstantSDNode>(Neg.getOperand(1))->getAPIntValue() == OpSize - 1) {
3528     Neg = Neg.getOperand(0);
3529     MaskLoBits = Log2_64(OpSize);
3530   }
3531
3532   // Check whether Neg has the form (sub NegC, NegOp1) for some NegC and NegOp1.
3533   if (Neg.getOpcode() != ISD::SUB)
3534     return 0;
3535   ConstantSDNode *NegC = dyn_cast<ConstantSDNode>(Neg.getOperand(0));
3536   if (!NegC)
3537     return 0;
3538   SDValue NegOp1 = Neg.getOperand(1);
3539
3540   // On the RHS of [A], if Pos is Pos' & (OpSize - 1), just replace Pos with
3541   // Pos'.  The truncation is redundant for the purpose of the equality.
3542   if (MaskLoBits &&
3543       Pos.getOpcode() == ISD::AND &&
3544       Pos.getOperand(1).getOpcode() == ISD::Constant &&
3545       cast<ConstantSDNode>(Pos.getOperand(1))->getAPIntValue() == OpSize - 1)
3546     Pos = Pos.getOperand(0);
3547
3548   // The condition we need is now:
3549   //
3550   //     (NegC - NegOp1) & Mask == (OpSize - Pos) & Mask
3551   //
3552   // If NegOp1 == Pos then we need:
3553   //
3554   //              OpSize & Mask == NegC & Mask
3555   //
3556   // (because "x & Mask" is a truncation and distributes through subtraction).
3557   APInt Width;
3558   if (Pos == NegOp1)
3559     Width = NegC->getAPIntValue();
3560   // Check for cases where Pos has the form (add NegOp1, PosC) for some PosC.
3561   // Then the condition we want to prove becomes:
3562   //
3563   //     (NegC - NegOp1) & Mask == (OpSize - (NegOp1 + PosC)) & Mask
3564   //
3565   // which, again because "x & Mask" is a truncation, becomes:
3566   //
3567   //                NegC & Mask == (OpSize - PosC) & Mask
3568   //              OpSize & Mask == (NegC + PosC) & Mask
3569   else if (Pos.getOpcode() == ISD::ADD &&
3570            Pos.getOperand(0) == NegOp1 &&
3571            Pos.getOperand(1).getOpcode() == ISD::Constant)
3572     Width = (cast<ConstantSDNode>(Pos.getOperand(1))->getAPIntValue() +
3573              NegC->getAPIntValue());
3574   else
3575     return false;
3576
3577   // Now we just need to check that OpSize & Mask == Width & Mask.
3578   if (MaskLoBits)
3579     // Opsize & Mask is 0 since Mask is Opsize - 1.
3580     return Width.getLoBits(MaskLoBits) == 0;
3581   return Width == OpSize;
3582 }
3583
3584 // A subroutine of MatchRotate used once we have found an OR of two opposite
3585 // shifts of Shifted.  If Neg == <operand size> - Pos then the OR reduces
3586 // to both (PosOpcode Shifted, Pos) and (NegOpcode Shifted, Neg), with the
3587 // former being preferred if supported.  InnerPos and InnerNeg are Pos and
3588 // Neg with outer conversions stripped away.
3589 SDNode *DAGCombiner::MatchRotatePosNeg(SDValue Shifted, SDValue Pos,
3590                                        SDValue Neg, SDValue InnerPos,
3591                                        SDValue InnerNeg, unsigned PosOpcode,
3592                                        unsigned NegOpcode, SDLoc DL) {
3593   // fold (or (shl x, (*ext y)),
3594   //          (srl x, (*ext (sub 32, y)))) ->
3595   //   (rotl x, y) or (rotr x, (sub 32, y))
3596   //
3597   // fold (or (shl x, (*ext (sub 32, y))),
3598   //          (srl x, (*ext y))) ->
3599   //   (rotr x, y) or (rotl x, (sub 32, y))
3600   EVT VT = Shifted.getValueType();
3601   if (matchRotateSub(InnerPos, InnerNeg, VT.getSizeInBits())) {
3602     bool HasPos = TLI.isOperationLegalOrCustom(PosOpcode, VT);
3603     return DAG.getNode(HasPos ? PosOpcode : NegOpcode, DL, VT, Shifted,
3604                        HasPos ? Pos : Neg).getNode();
3605   }
3606
3607   return nullptr;
3608 }
3609
3610 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3611 // idioms for rotate, and if the target supports rotation instructions, generate
3612 // a rot[lr].
3613 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL) {
3614   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3615   EVT VT = LHS.getValueType();
3616   if (!TLI.isTypeLegal(VT)) return nullptr;
3617
3618   // The target must have at least one rotate flavor.
3619   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3620   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3621   if (!HasROTL && !HasROTR) return nullptr;
3622
3623   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3624   SDValue LHSShift;   // The shift.
3625   SDValue LHSMask;    // AND value if any.
3626   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3627     return nullptr; // Not part of a rotate.
3628
3629   SDValue RHSShift;   // The shift.
3630   SDValue RHSMask;    // AND value if any.
3631   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3632     return nullptr; // Not part of a rotate.
3633
3634   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3635     return nullptr;   // Not shifting the same value.
3636
3637   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3638     return nullptr;   // Shifts must disagree.
3639
3640   // Canonicalize shl to left side in a shl/srl pair.
3641   if (RHSShift.getOpcode() == ISD::SHL) {
3642     std::swap(LHS, RHS);
3643     std::swap(LHSShift, RHSShift);
3644     std::swap(LHSMask , RHSMask );
3645   }
3646
3647   unsigned OpSizeInBits = VT.getSizeInBits();
3648   SDValue LHSShiftArg = LHSShift.getOperand(0);
3649   SDValue LHSShiftAmt = LHSShift.getOperand(1);
3650   SDValue RHSShiftArg = RHSShift.getOperand(0);
3651   SDValue RHSShiftAmt = RHSShift.getOperand(1);
3652
3653   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
3654   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
3655   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
3656       RHSShiftAmt.getOpcode() == ISD::Constant) {
3657     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
3658     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
3659     if ((LShVal + RShVal) != OpSizeInBits)
3660       return nullptr;
3661
3662     SDValue Rot = DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3663                               LHSShiftArg, HasROTL ? LHSShiftAmt : RHSShiftAmt);
3664
3665     // If there is an AND of either shifted operand, apply it to the result.
3666     if (LHSMask.getNode() || RHSMask.getNode()) {
3667       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
3668
3669       if (LHSMask.getNode()) {
3670         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
3671         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
3672       }
3673       if (RHSMask.getNode()) {
3674         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
3675         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
3676       }
3677
3678       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, VT));
3679     }
3680
3681     return Rot.getNode();
3682   }
3683
3684   // If there is a mask here, and we have a variable shift, we can't be sure
3685   // that we're masking out the right stuff.
3686   if (LHSMask.getNode() || RHSMask.getNode())
3687     return nullptr;
3688
3689   // If the shift amount is sign/zext/any-extended just peel it off.
3690   SDValue LExtOp0 = LHSShiftAmt;
3691   SDValue RExtOp0 = RHSShiftAmt;
3692   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3693        LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3694        LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3695        LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
3696       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3697        RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3698        RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3699        RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
3700     LExtOp0 = LHSShiftAmt.getOperand(0);
3701     RExtOp0 = RHSShiftAmt.getOperand(0);
3702   }
3703
3704   SDNode *TryL = MatchRotatePosNeg(LHSShiftArg, LHSShiftAmt, RHSShiftAmt,
3705                                    LExtOp0, RExtOp0, ISD::ROTL, ISD::ROTR, DL);
3706   if (TryL)
3707     return TryL;
3708
3709   SDNode *TryR = MatchRotatePosNeg(RHSShiftArg, RHSShiftAmt, LHSShiftAmt,
3710                                    RExtOp0, LExtOp0, ISD::ROTR, ISD::ROTL, DL);
3711   if (TryR)
3712     return TryR;
3713
3714   return nullptr;
3715 }
3716
3717 SDValue DAGCombiner::visitXOR(SDNode *N) {
3718   SDValue N0 = N->getOperand(0);
3719   SDValue N1 = N->getOperand(1);
3720   SDValue LHS, RHS, CC;
3721   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3722   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3723   EVT VT = N0.getValueType();
3724
3725   // fold vector ops
3726   if (VT.isVector()) {
3727     SDValue FoldedVOp = SimplifyVBinOp(N);
3728     if (FoldedVOp.getNode()) return FoldedVOp;
3729
3730     // fold (xor x, 0) -> x, vector edition
3731     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3732       return N1;
3733     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3734       return N0;
3735   }
3736
3737   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
3738   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
3739     return DAG.getConstant(0, VT);
3740   // fold (xor x, undef) -> undef
3741   if (N0.getOpcode() == ISD::UNDEF)
3742     return N0;
3743   if (N1.getOpcode() == ISD::UNDEF)
3744     return N1;
3745   // fold (xor c1, c2) -> c1^c2
3746   if (N0C && N1C)
3747     return DAG.FoldConstantArithmetic(ISD::XOR, VT, N0C, N1C);
3748   // canonicalize constant to RHS
3749   if (N0C && !N1C)
3750     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
3751   // fold (xor x, 0) -> x
3752   if (N1C && N1C->isNullValue())
3753     return N0;
3754   // reassociate xor
3755   SDValue RXOR = ReassociateOps(ISD::XOR, SDLoc(N), N0, N1);
3756   if (RXOR.getNode())
3757     return RXOR;
3758
3759   // fold !(x cc y) -> (x !cc y)
3760   if (N1C && N1C->getAPIntValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
3761     bool isInt = LHS.getValueType().isInteger();
3762     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
3763                                                isInt);
3764
3765     if (!LegalOperations ||
3766         TLI.isCondCodeLegal(NotCC, LHS.getSimpleValueType())) {
3767       switch (N0.getOpcode()) {
3768       default:
3769         llvm_unreachable("Unhandled SetCC Equivalent!");
3770       case ISD::SETCC:
3771         return DAG.getSetCC(SDLoc(N), VT, LHS, RHS, NotCC);
3772       case ISD::SELECT_CC:
3773         return DAG.getSelectCC(SDLoc(N), LHS, RHS, N0.getOperand(2),
3774                                N0.getOperand(3), NotCC);
3775       }
3776     }
3777   }
3778
3779   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
3780   if (N1C && N1C->getAPIntValue() == 1 && N0.getOpcode() == ISD::ZERO_EXTEND &&
3781       N0.getNode()->hasOneUse() &&
3782       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
3783     SDValue V = N0.getOperand(0);
3784     V = DAG.getNode(ISD::XOR, SDLoc(N0), V.getValueType(), V,
3785                     DAG.getConstant(1, V.getValueType()));
3786     AddToWorklist(V.getNode());
3787     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, V);
3788   }
3789
3790   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
3791   if (N1C && N1C->getAPIntValue() == 1 && VT == MVT::i1 &&
3792       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3793     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3794     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
3795       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3796       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3797       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3798       AddToWorklist(LHS.getNode()); AddToWorklist(RHS.getNode());
3799       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3800     }
3801   }
3802   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
3803   if (N1C && N1C->isAllOnesValue() &&
3804       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3805     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3806     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
3807       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3808       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3809       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3810       AddToWorklist(LHS.getNode()); AddToWorklist(RHS.getNode());
3811       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3812     }
3813   }
3814   // fold (xor (and x, y), y) -> (and (not x), y)
3815   if (N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3816       N0->getOperand(1) == N1) {
3817     SDValue X = N0->getOperand(0);
3818     SDValue NotX = DAG.getNOT(SDLoc(X), X, VT);
3819     AddToWorklist(NotX.getNode());
3820     return DAG.getNode(ISD::AND, SDLoc(N), VT, NotX, N1);
3821   }
3822   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
3823   if (N1C && N0.getOpcode() == ISD::XOR) {
3824     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
3825     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3826     if (N00C)
3827       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(1),
3828                          DAG.getConstant(N1C->getAPIntValue() ^
3829                                          N00C->getAPIntValue(), VT));
3830     if (N01C)
3831       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(0),
3832                          DAG.getConstant(N1C->getAPIntValue() ^
3833                                          N01C->getAPIntValue(), VT));
3834   }
3835   // fold (xor x, x) -> 0
3836   if (N0 == N1)
3837     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
3838
3839   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
3840   if (N0.getOpcode() == N1.getOpcode()) {
3841     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3842     if (Tmp.getNode()) return Tmp;
3843   }
3844
3845   // Simplify the expression using non-local knowledge.
3846   if (!VT.isVector() &&
3847       SimplifyDemandedBits(SDValue(N, 0)))
3848     return SDValue(N, 0);
3849
3850   return SDValue();
3851 }
3852
3853 /// visitShiftByConstant - Handle transforms common to the three shifts, when
3854 /// the shift amount is a constant.
3855 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, ConstantSDNode *Amt) {
3856   // We can't and shouldn't fold opaque constants.
3857   if (Amt->isOpaque())
3858     return SDValue();
3859
3860   SDNode *LHS = N->getOperand(0).getNode();
3861   if (!LHS->hasOneUse()) return SDValue();
3862
3863   // We want to pull some binops through shifts, so that we have (and (shift))
3864   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
3865   // thing happens with address calculations, so it's important to canonicalize
3866   // it.
3867   bool HighBitSet = false;  // Can we transform this if the high bit is set?
3868
3869   switch (LHS->getOpcode()) {
3870   default: return SDValue();
3871   case ISD::OR:
3872   case ISD::XOR:
3873     HighBitSet = false; // We can only transform sra if the high bit is clear.
3874     break;
3875   case ISD::AND:
3876     HighBitSet = true;  // We can only transform sra if the high bit is set.
3877     break;
3878   case ISD::ADD:
3879     if (N->getOpcode() != ISD::SHL)
3880       return SDValue(); // only shl(add) not sr[al](add).
3881     HighBitSet = false; // We can only transform sra if the high bit is clear.
3882     break;
3883   }
3884
3885   // We require the RHS of the binop to be a constant and not opaque as well.
3886   ConstantSDNode *BinOpCst = dyn_cast<ConstantSDNode>(LHS->getOperand(1));
3887   if (!BinOpCst || BinOpCst->isOpaque()) return SDValue();
3888
3889   // FIXME: disable this unless the input to the binop is a shift by a constant.
3890   // If it is not a shift, it pessimizes some common cases like:
3891   //
3892   //    void foo(int *X, int i) { X[i & 1235] = 1; }
3893   //    int bar(int *X, int i) { return X[i & 255]; }
3894   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
3895   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
3896        BinOpLHSVal->getOpcode() != ISD::SRA &&
3897        BinOpLHSVal->getOpcode() != ISD::SRL) ||
3898       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
3899     return SDValue();
3900
3901   EVT VT = N->getValueType(0);
3902
3903   // If this is a signed shift right, and the high bit is modified by the
3904   // logical operation, do not perform the transformation. The highBitSet
3905   // boolean indicates the value of the high bit of the constant which would
3906   // cause it to be modified for this operation.
3907   if (N->getOpcode() == ISD::SRA) {
3908     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
3909     if (BinOpRHSSignSet != HighBitSet)
3910       return SDValue();
3911   }
3912
3913   if (!TLI.isDesirableToCommuteWithShift(LHS))
3914     return SDValue();
3915
3916   // Fold the constants, shifting the binop RHS by the shift amount.
3917   SDValue NewRHS = DAG.getNode(N->getOpcode(), SDLoc(LHS->getOperand(1)),
3918                                N->getValueType(0),
3919                                LHS->getOperand(1), N->getOperand(1));
3920   assert(isa<ConstantSDNode>(NewRHS) && "Folding was not successful!");
3921
3922   // Create the new shift.
3923   SDValue NewShift = DAG.getNode(N->getOpcode(),
3924                                  SDLoc(LHS->getOperand(0)),
3925                                  VT, LHS->getOperand(0), N->getOperand(1));
3926
3927   // Create the new binop.
3928   return DAG.getNode(LHS->getOpcode(), SDLoc(N), VT, NewShift, NewRHS);
3929 }
3930
3931 SDValue DAGCombiner::distributeTruncateThroughAnd(SDNode *N) {
3932   assert(N->getOpcode() == ISD::TRUNCATE);
3933   assert(N->getOperand(0).getOpcode() == ISD::AND);
3934
3935   // (truncate:TruncVT (and N00, N01C)) -> (and (truncate:TruncVT N00), TruncC)
3936   if (N->hasOneUse() && N->getOperand(0).hasOneUse()) {
3937     SDValue N01 = N->getOperand(0).getOperand(1);
3938
3939     if (ConstantSDNode *N01C = isConstOrConstSplat(N01)) {
3940       EVT TruncVT = N->getValueType(0);
3941       SDValue N00 = N->getOperand(0).getOperand(0);
3942       APInt TruncC = N01C->getAPIntValue();
3943       TruncC = TruncC.trunc(TruncVT.getScalarSizeInBits());
3944
3945       return DAG.getNode(ISD::AND, SDLoc(N), TruncVT,
3946                          DAG.getNode(ISD::TRUNCATE, SDLoc(N), TruncVT, N00),
3947                          DAG.getConstant(TruncC, TruncVT));
3948     }
3949   }
3950
3951   return SDValue();
3952 }
3953
3954 SDValue DAGCombiner::visitRotate(SDNode *N) {
3955   // fold (rot* x, (trunc (and y, c))) -> (rot* x, (and (trunc y), (trunc c))).
3956   if (N->getOperand(1).getOpcode() == ISD::TRUNCATE &&
3957       N->getOperand(1).getOperand(0).getOpcode() == ISD::AND) {
3958     SDValue NewOp1 = distributeTruncateThroughAnd(N->getOperand(1).getNode());
3959     if (NewOp1.getNode())
3960       return DAG.getNode(N->getOpcode(), SDLoc(N), N->getValueType(0),
3961                          N->getOperand(0), NewOp1);
3962   }
3963   return SDValue();
3964 }
3965
3966 SDValue DAGCombiner::visitSHL(SDNode *N) {
3967   SDValue N0 = N->getOperand(0);
3968   SDValue N1 = N->getOperand(1);
3969   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3970   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3971   EVT VT = N0.getValueType();
3972   unsigned OpSizeInBits = VT.getScalarSizeInBits();
3973
3974   // fold vector ops
3975   if (VT.isVector()) {
3976     SDValue FoldedVOp = SimplifyVBinOp(N);
3977     if (FoldedVOp.getNode()) return FoldedVOp;
3978
3979     BuildVectorSDNode *N1CV = dyn_cast<BuildVectorSDNode>(N1);
3980     // If setcc produces all-one true value then:
3981     // (shl (and (setcc) N01CV) N1CV) -> (and (setcc) N01CV<<N1CV)
3982     if (N1CV && N1CV->isConstant()) {
3983       if (N0.getOpcode() == ISD::AND) {
3984         SDValue N00 = N0->getOperand(0);
3985         SDValue N01 = N0->getOperand(1);
3986         BuildVectorSDNode *N01CV = dyn_cast<BuildVectorSDNode>(N01);
3987
3988         if (N01CV && N01CV->isConstant() && N00.getOpcode() == ISD::SETCC &&
3989             TLI.getBooleanContents(N00.getOperand(0).getValueType()) ==
3990                 TargetLowering::ZeroOrNegativeOneBooleanContent) {
3991           SDValue C = DAG.FoldConstantArithmetic(ISD::SHL, VT, N01CV, N1CV);
3992           if (C.getNode())
3993             return DAG.getNode(ISD::AND, SDLoc(N), VT, N00, C);
3994         }
3995       } else {
3996         N1C = isConstOrConstSplat(N1);
3997       }
3998     }
3999   }
4000
4001   // fold (shl c1, c2) -> c1<<c2
4002   if (N0C && N1C)
4003     return DAG.FoldConstantArithmetic(ISD::SHL, VT, N0C, N1C);
4004   // fold (shl 0, x) -> 0
4005   if (N0C && N0C->isNullValue())
4006     return N0;
4007   // fold (shl x, c >= size(x)) -> undef
4008   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4009     return DAG.getUNDEF(VT);
4010   // fold (shl x, 0) -> x
4011   if (N1C && N1C->isNullValue())
4012     return N0;
4013   // fold (shl undef, x) -> 0
4014   if (N0.getOpcode() == ISD::UNDEF)
4015     return DAG.getConstant(0, VT);
4016   // if (shl x, c) is known to be zero, return 0
4017   if (DAG.MaskedValueIsZero(SDValue(N, 0),
4018                             APInt::getAllOnesValue(OpSizeInBits)))
4019     return DAG.getConstant(0, VT);
4020   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
4021   if (N1.getOpcode() == ISD::TRUNCATE &&
4022       N1.getOperand(0).getOpcode() == ISD::AND) {
4023     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4024     if (NewOp1.getNode())
4025       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0, NewOp1);
4026   }
4027
4028   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4029     return SDValue(N, 0);
4030
4031   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
4032   if (N1C && N0.getOpcode() == ISD::SHL) {
4033     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4034       uint64_t c1 = N0C1->getZExtValue();
4035       uint64_t c2 = N1C->getZExtValue();
4036       if (c1 + c2 >= OpSizeInBits)
4037         return DAG.getConstant(0, VT);
4038       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
4039                          DAG.getConstant(c1 + c2, N1.getValueType()));
4040     }
4041   }
4042
4043   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
4044   // For this to be valid, the second form must not preserve any of the bits
4045   // that are shifted out by the inner shift in the first form.  This means
4046   // the outer shift size must be >= the number of bits added by the ext.
4047   // As a corollary, we don't care what kind of ext it is.
4048   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
4049               N0.getOpcode() == ISD::ANY_EXTEND ||
4050               N0.getOpcode() == ISD::SIGN_EXTEND) &&
4051       N0.getOperand(0).getOpcode() == ISD::SHL) {
4052     SDValue N0Op0 = N0.getOperand(0);
4053     if (ConstantSDNode *N0Op0C1 = isConstOrConstSplat(N0Op0.getOperand(1))) {
4054       uint64_t c1 = N0Op0C1->getZExtValue();
4055       uint64_t c2 = N1C->getZExtValue();
4056       EVT InnerShiftVT = N0Op0.getValueType();
4057       uint64_t InnerShiftSize = InnerShiftVT.getScalarSizeInBits();
4058       if (c2 >= OpSizeInBits - InnerShiftSize) {
4059         if (c1 + c2 >= OpSizeInBits)
4060           return DAG.getConstant(0, VT);
4061         return DAG.getNode(ISD::SHL, SDLoc(N0), VT,
4062                            DAG.getNode(N0.getOpcode(), SDLoc(N0), VT,
4063                                        N0Op0->getOperand(0)),
4064                            DAG.getConstant(c1 + c2, N1.getValueType()));
4065       }
4066     }
4067   }
4068
4069   // fold (shl (zext (srl x, C)), C) -> (zext (shl (srl x, C), C))
4070   // Only fold this if the inner zext has no other uses to avoid increasing
4071   // the total number of instructions.
4072   if (N1C && N0.getOpcode() == ISD::ZERO_EXTEND && N0.hasOneUse() &&
4073       N0.getOperand(0).getOpcode() == ISD::SRL) {
4074     SDValue N0Op0 = N0.getOperand(0);
4075     if (ConstantSDNode *N0Op0C1 = isConstOrConstSplat(N0Op0.getOperand(1))) {
4076       uint64_t c1 = N0Op0C1->getZExtValue();
4077       if (c1 < VT.getScalarSizeInBits()) {
4078         uint64_t c2 = N1C->getZExtValue();
4079         if (c1 == c2) {
4080           SDValue NewOp0 = N0.getOperand(0);
4081           EVT CountVT = NewOp0.getOperand(1).getValueType();
4082           SDValue NewSHL = DAG.getNode(ISD::SHL, SDLoc(N), NewOp0.getValueType(),
4083                                        NewOp0, DAG.getConstant(c2, CountVT));
4084           AddToWorklist(NewSHL.getNode());
4085           return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N0), VT, NewSHL);
4086         }
4087       }
4088     }
4089   }
4090
4091   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
4092   //                               (and (srl x, (sub c1, c2), MASK)
4093   // Only fold this if the inner shift has no other uses -- if it does, folding
4094   // this will increase the total number of instructions.
4095   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
4096     if (ConstantSDNode *N0C1 = isConstOrConstSplat(N0.getOperand(1))) {
4097       uint64_t c1 = N0C1->getZExtValue();
4098       if (c1 < OpSizeInBits) {
4099         uint64_t c2 = N1C->getZExtValue();
4100         APInt Mask = APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - c1);
4101         SDValue Shift;
4102         if (c2 > c1) {
4103           Mask = Mask.shl(c2 - c1);
4104           Shift = DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
4105                               DAG.getConstant(c2 - c1, N1.getValueType()));
4106         } else {
4107           Mask = Mask.lshr(c1 - c2);
4108           Shift = DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
4109                               DAG.getConstant(c1 - c2, N1.getValueType()));
4110         }
4111         return DAG.getNode(ISD::AND, SDLoc(N0), VT, Shift,
4112                            DAG.getConstant(Mask, VT));
4113       }
4114     }
4115   }
4116   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
4117   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
4118     unsigned BitSize = VT.getScalarSizeInBits();
4119     SDValue HiBitsMask =
4120       DAG.getConstant(APInt::getHighBitsSet(BitSize,
4121                                             BitSize - N1C->getZExtValue()), VT);
4122     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
4123                        HiBitsMask);
4124   }
4125
4126   if (N1C) {
4127     SDValue NewSHL = visitShiftByConstant(N, N1C);
4128     if (NewSHL.getNode())
4129       return NewSHL;
4130   }
4131
4132   return SDValue();
4133 }
4134
4135 SDValue DAGCombiner::visitSRA(SDNode *N) {
4136   SDValue N0 = N->getOperand(0);
4137   SDValue N1 = N->getOperand(1);
4138   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4139   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4140   EVT VT = N0.getValueType();
4141   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4142
4143   // fold vector ops
4144   if (VT.isVector()) {
4145     SDValue FoldedVOp = SimplifyVBinOp(N);
4146     if (FoldedVOp.getNode()) return FoldedVOp;
4147
4148     N1C = isConstOrConstSplat(N1);
4149   }
4150
4151   // fold (sra c1, c2) -> (sra c1, c2)
4152   if (N0C && N1C)
4153     return DAG.FoldConstantArithmetic(ISD::SRA, VT, N0C, N1C);
4154   // fold (sra 0, x) -> 0
4155   if (N0C && N0C->isNullValue())
4156     return N0;
4157   // fold (sra -1, x) -> -1
4158   if (N0C && N0C->isAllOnesValue())
4159     return N0;
4160   // fold (sra x, (setge c, size(x))) -> undef
4161   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4162     return DAG.getUNDEF(VT);
4163   // fold (sra x, 0) -> x
4164   if (N1C && N1C->isNullValue())
4165     return N0;
4166   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
4167   // sext_inreg.
4168   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
4169     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
4170     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
4171     if (VT.isVector())
4172       ExtVT = EVT::getVectorVT(*DAG.getContext(),
4173                                ExtVT, VT.getVectorNumElements());
4174     if ((!LegalOperations ||
4175          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
4176       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
4177                          N0.getOperand(0), DAG.getValueType(ExtVT));
4178   }
4179
4180   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
4181   if (N1C && N0.getOpcode() == ISD::SRA) {
4182     if (ConstantSDNode *C1 = isConstOrConstSplat(N0.getOperand(1))) {
4183       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
4184       if (Sum >= OpSizeInBits)
4185         Sum = OpSizeInBits - 1;
4186       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0.getOperand(0),
4187                          DAG.getConstant(Sum, N1.getValueType()));
4188     }
4189   }
4190
4191   // fold (sra (shl X, m), (sub result_size, n))
4192   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
4193   // result_size - n != m.
4194   // If truncate is free for the target sext(shl) is likely to result in better
4195   // code.
4196   if (N0.getOpcode() == ISD::SHL && N1C) {
4197     // Get the two constanst of the shifts, CN0 = m, CN = n.
4198     const ConstantSDNode *N01C = isConstOrConstSplat(N0.getOperand(1));
4199     if (N01C) {
4200       LLVMContext &Ctx = *DAG.getContext();
4201       // Determine what the truncate's result bitsize and type would be.
4202       EVT TruncVT = EVT::getIntegerVT(Ctx, OpSizeInBits - N1C->getZExtValue());
4203
4204       if (VT.isVector())
4205         TruncVT = EVT::getVectorVT(Ctx, TruncVT, VT.getVectorNumElements());
4206
4207       // Determine the residual right-shift amount.
4208       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
4209
4210       // If the shift is not a no-op (in which case this should be just a sign
4211       // extend already), the truncated to type is legal, sign_extend is legal
4212       // on that type, and the truncate to that type is both legal and free,
4213       // perform the transform.
4214       if ((ShiftAmt > 0) &&
4215           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
4216           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
4217           TLI.isTruncateFree(VT, TruncVT)) {
4218
4219           SDValue Amt = DAG.getConstant(ShiftAmt,
4220               getShiftAmountTy(N0.getOperand(0).getValueType()));
4221           SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0), VT,
4222                                       N0.getOperand(0), Amt);
4223           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), TruncVT,
4224                                       Shift);
4225           return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N),
4226                              N->getValueType(0), Trunc);
4227       }
4228     }
4229   }
4230
4231   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
4232   if (N1.getOpcode() == ISD::TRUNCATE &&
4233       N1.getOperand(0).getOpcode() == ISD::AND) {
4234     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4235     if (NewOp1.getNode())
4236       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0, NewOp1);
4237   }
4238
4239   // fold (sra (trunc (srl x, c1)), c2) -> (trunc (sra x, c1 + c2))
4240   //      if c1 is equal to the number of bits the trunc removes
4241   if (N0.getOpcode() == ISD::TRUNCATE &&
4242       (N0.getOperand(0).getOpcode() == ISD::SRL ||
4243        N0.getOperand(0).getOpcode() == ISD::SRA) &&
4244       N0.getOperand(0).hasOneUse() &&
4245       N0.getOperand(0).getOperand(1).hasOneUse() &&
4246       N1C) {
4247     SDValue N0Op0 = N0.getOperand(0);
4248     if (ConstantSDNode *LargeShift = isConstOrConstSplat(N0Op0.getOperand(1))) {
4249       unsigned LargeShiftVal = LargeShift->getZExtValue();
4250       EVT LargeVT = N0Op0.getValueType();
4251
4252       if (LargeVT.getScalarSizeInBits() - OpSizeInBits == LargeShiftVal) {
4253         SDValue Amt =
4254           DAG.getConstant(LargeShiftVal + N1C->getZExtValue(),
4255                           getShiftAmountTy(N0Op0.getOperand(0).getValueType()));
4256         SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), LargeVT,
4257                                   N0Op0.getOperand(0), Amt);
4258         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, SRA);
4259       }
4260     }
4261   }
4262
4263   // Simplify, based on bits shifted out of the LHS.
4264   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4265     return SDValue(N, 0);
4266
4267
4268   // If the sign bit is known to be zero, switch this to a SRL.
4269   if (DAG.SignBitIsZero(N0))
4270     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, N1);
4271
4272   if (N1C) {
4273     SDValue NewSRA = visitShiftByConstant(N, N1C);
4274     if (NewSRA.getNode())
4275       return NewSRA;
4276   }
4277
4278   return SDValue();
4279 }
4280
4281 SDValue DAGCombiner::visitSRL(SDNode *N) {
4282   SDValue N0 = N->getOperand(0);
4283   SDValue N1 = N->getOperand(1);
4284   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4285   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4286   EVT VT = N0.getValueType();
4287   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4288
4289   // fold vector ops
4290   if (VT.isVector()) {
4291     SDValue FoldedVOp = SimplifyVBinOp(N);
4292     if (FoldedVOp.getNode()) return FoldedVOp;
4293
4294     N1C = isConstOrConstSplat(N1);
4295   }
4296
4297   // fold (srl c1, c2) -> c1 >>u c2
4298   if (N0C && N1C)
4299     return DAG.FoldConstantArithmetic(ISD::SRL, VT, N0C, N1C);
4300   // fold (srl 0, x) -> 0
4301   if (N0C && N0C->isNullValue())
4302     return N0;
4303   // fold (srl x, c >= size(x)) -> undef
4304   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4305     return DAG.getUNDEF(VT);
4306   // fold (srl x, 0) -> x
4307   if (N1C && N1C->isNullValue())
4308     return N0;
4309   // if (srl x, c) is known to be zero, return 0
4310   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
4311                                    APInt::getAllOnesValue(OpSizeInBits)))
4312     return DAG.getConstant(0, VT);
4313
4314   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
4315   if (N1C && N0.getOpcode() == ISD::SRL) {
4316     if (ConstantSDNode *N01C = isConstOrConstSplat(N0.getOperand(1))) {
4317       uint64_t c1 = N01C->getZExtValue();
4318       uint64_t c2 = N1C->getZExtValue();
4319       if (c1 + c2 >= OpSizeInBits)
4320         return DAG.getConstant(0, VT);
4321       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
4322                          DAG.getConstant(c1 + c2, N1.getValueType()));
4323     }
4324   }
4325
4326   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
4327   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
4328       N0.getOperand(0).getOpcode() == ISD::SRL &&
4329       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
4330     uint64_t c1 =
4331       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
4332     uint64_t c2 = N1C->getZExtValue();
4333     EVT InnerShiftVT = N0.getOperand(0).getValueType();
4334     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
4335     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
4336     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
4337     if (c1 + OpSizeInBits == InnerShiftSize) {
4338       if (c1 + c2 >= InnerShiftSize)
4339         return DAG.getConstant(0, VT);
4340       return DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT,
4341                          DAG.getNode(ISD::SRL, SDLoc(N0), InnerShiftVT,
4342                                      N0.getOperand(0)->getOperand(0),
4343                                      DAG.getConstant(c1 + c2, ShiftCountVT)));
4344     }
4345   }
4346
4347   // fold (srl (shl x, c), c) -> (and x, cst2)
4348   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1) {
4349     unsigned BitSize = N0.getScalarValueSizeInBits();
4350     if (BitSize <= 64) {
4351       uint64_t ShAmt = N1C->getZExtValue() + 64 - BitSize;
4352       return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
4353                          DAG.getConstant(~0ULL >> ShAmt, VT));
4354     }
4355   }
4356
4357   // fold (srl (anyextend x), c) -> (and (anyextend (srl x, c)), mask)
4358   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
4359     // Shifting in all undef bits?
4360     EVT SmallVT = N0.getOperand(0).getValueType();
4361     unsigned BitSize = SmallVT.getScalarSizeInBits();
4362     if (N1C->getZExtValue() >= BitSize)
4363       return DAG.getUNDEF(VT);
4364
4365     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
4366       uint64_t ShiftAmt = N1C->getZExtValue();
4367       SDValue SmallShift = DAG.getNode(ISD::SRL, SDLoc(N0), SmallVT,
4368                                        N0.getOperand(0),
4369                           DAG.getConstant(ShiftAmt, getShiftAmountTy(SmallVT)));
4370       AddToWorklist(SmallShift.getNode());
4371       APInt Mask = APInt::getAllOnesValue(OpSizeInBits).lshr(ShiftAmt);
4372       return DAG.getNode(ISD::AND, SDLoc(N), VT,
4373                          DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, SmallShift),
4374                          DAG.getConstant(Mask, VT));
4375     }
4376   }
4377
4378   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
4379   // bit, which is unmodified by sra.
4380   if (N1C && N1C->getZExtValue() + 1 == OpSizeInBits) {
4381     if (N0.getOpcode() == ISD::SRA)
4382       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0), N1);
4383   }
4384
4385   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
4386   if (N1C && N0.getOpcode() == ISD::CTLZ &&
4387       N1C->getAPIntValue() == Log2_32(OpSizeInBits)) {
4388     APInt KnownZero, KnownOne;
4389     DAG.computeKnownBits(N0.getOperand(0), KnownZero, KnownOne);
4390
4391     // If any of the input bits are KnownOne, then the input couldn't be all
4392     // zeros, thus the result of the srl will always be zero.
4393     if (KnownOne.getBoolValue()) return DAG.getConstant(0, VT);
4394
4395     // If all of the bits input the to ctlz node are known to be zero, then
4396     // the result of the ctlz is "32" and the result of the shift is one.
4397     APInt UnknownBits = ~KnownZero;
4398     if (UnknownBits == 0) return DAG.getConstant(1, VT);
4399
4400     // Otherwise, check to see if there is exactly one bit input to the ctlz.
4401     if ((UnknownBits & (UnknownBits - 1)) == 0) {
4402       // Okay, we know that only that the single bit specified by UnknownBits
4403       // could be set on input to the CTLZ node. If this bit is set, the SRL
4404       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
4405       // to an SRL/XOR pair, which is likely to simplify more.
4406       unsigned ShAmt = UnknownBits.countTrailingZeros();
4407       SDValue Op = N0.getOperand(0);
4408
4409       if (ShAmt) {
4410         Op = DAG.getNode(ISD::SRL, SDLoc(N0), VT, Op,
4411                   DAG.getConstant(ShAmt, getShiftAmountTy(Op.getValueType())));
4412         AddToWorklist(Op.getNode());
4413       }
4414
4415       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
4416                          Op, DAG.getConstant(1, VT));
4417     }
4418   }
4419
4420   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
4421   if (N1.getOpcode() == ISD::TRUNCATE &&
4422       N1.getOperand(0).getOpcode() == ISD::AND) {
4423     SDValue NewOp1 = distributeTruncateThroughAnd(N1.getNode());
4424     if (NewOp1.getNode())
4425       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, NewOp1);
4426   }
4427
4428   // fold operands of srl based on knowledge that the low bits are not
4429   // demanded.
4430   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4431     return SDValue(N, 0);
4432
4433   if (N1C) {
4434     SDValue NewSRL = visitShiftByConstant(N, N1C);
4435     if (NewSRL.getNode())
4436       return NewSRL;
4437   }
4438
4439   // Attempt to convert a srl of a load into a narrower zero-extending load.
4440   SDValue NarrowLoad = ReduceLoadWidth(N);
4441   if (NarrowLoad.getNode())
4442     return NarrowLoad;
4443
4444   // Here is a common situation. We want to optimize:
4445   //
4446   //   %a = ...
4447   //   %b = and i32 %a, 2
4448   //   %c = srl i32 %b, 1
4449   //   brcond i32 %c ...
4450   //
4451   // into
4452   //
4453   //   %a = ...
4454   //   %b = and %a, 2
4455   //   %c = setcc eq %b, 0
4456   //   brcond %c ...
4457   //
4458   // However when after the source operand of SRL is optimized into AND, the SRL
4459   // itself may not be optimized further. Look for it and add the BRCOND into
4460   // the worklist.
4461   if (N->hasOneUse()) {
4462     SDNode *Use = *N->use_begin();
4463     if (Use->getOpcode() == ISD::BRCOND)
4464       AddToWorklist(Use);
4465     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
4466       // Also look pass the truncate.
4467       Use = *Use->use_begin();
4468       if (Use->getOpcode() == ISD::BRCOND)
4469         AddToWorklist(Use);
4470     }
4471   }
4472
4473   return SDValue();
4474 }
4475
4476 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
4477   SDValue N0 = N->getOperand(0);
4478   EVT VT = N->getValueType(0);
4479
4480   // fold (ctlz c1) -> c2
4481   if (isa<ConstantSDNode>(N0))
4482     return DAG.getNode(ISD::CTLZ, SDLoc(N), VT, N0);
4483   return SDValue();
4484 }
4485
4486 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
4487   SDValue N0 = N->getOperand(0);
4488   EVT VT = N->getValueType(0);
4489
4490   // fold (ctlz_zero_undef c1) -> c2
4491   if (isa<ConstantSDNode>(N0))
4492     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4493   return SDValue();
4494 }
4495
4496 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
4497   SDValue N0 = N->getOperand(0);
4498   EVT VT = N->getValueType(0);
4499
4500   // fold (cttz c1) -> c2
4501   if (isa<ConstantSDNode>(N0))
4502     return DAG.getNode(ISD::CTTZ, SDLoc(N), VT, N0);
4503   return SDValue();
4504 }
4505
4506 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
4507   SDValue N0 = N->getOperand(0);
4508   EVT VT = N->getValueType(0);
4509
4510   // fold (cttz_zero_undef c1) -> c2
4511   if (isa<ConstantSDNode>(N0))
4512     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4513   return SDValue();
4514 }
4515
4516 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
4517   SDValue N0 = N->getOperand(0);
4518   EVT VT = N->getValueType(0);
4519
4520   // fold (ctpop c1) -> c2
4521   if (isa<ConstantSDNode>(N0))
4522     return DAG.getNode(ISD::CTPOP, SDLoc(N), VT, N0);
4523   return SDValue();
4524 }
4525
4526 SDValue DAGCombiner::visitSELECT(SDNode *N) {
4527   SDValue N0 = N->getOperand(0);
4528   SDValue N1 = N->getOperand(1);
4529   SDValue N2 = N->getOperand(2);
4530   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4531   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4532   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
4533   EVT VT = N->getValueType(0);
4534   EVT VT0 = N0.getValueType();
4535
4536   // fold (select C, X, X) -> X
4537   if (N1 == N2)
4538     return N1;
4539   // fold (select true, X, Y) -> X
4540   if (N0C && !N0C->isNullValue())
4541     return N1;
4542   // fold (select false, X, Y) -> Y
4543   if (N0C && N0C->isNullValue())
4544     return N2;
4545   // fold (select C, 1, X) -> (or C, X)
4546   if (VT == MVT::i1 && N1C && N1C->getAPIntValue() == 1)
4547     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4548   // fold (select C, 0, 1) -> (xor C, 1)
4549   // We can't do this reliably if integer based booleans have different contents
4550   // to floating point based booleans. This is because we can't tell whether we
4551   // have an integer-based boolean or a floating-point-based boolean unless we
4552   // can find the SETCC that produced it and inspect its operands. This is
4553   // fairly easy if C is the SETCC node, but it can potentially be
4554   // undiscoverable (or not reasonably discoverable). For example, it could be
4555   // in another basic block or it could require searching a complicated
4556   // expression.
4557   if (VT.isInteger() &&
4558       (VT0 == MVT::i1 || (VT0.isInteger() &&
4559                           TLI.getBooleanContents(false, false) ==
4560                               TLI.getBooleanContents(false, true) &&
4561                           TLI.getBooleanContents(false, false) ==
4562                               TargetLowering::ZeroOrOneBooleanContent)) &&
4563       N1C && N2C && N1C->isNullValue() && N2C->getAPIntValue() == 1) {
4564     SDValue XORNode;
4565     if (VT == VT0)
4566       return DAG.getNode(ISD::XOR, SDLoc(N), VT0,
4567                          N0, DAG.getConstant(1, VT0));
4568     XORNode = DAG.getNode(ISD::XOR, SDLoc(N0), VT0,
4569                           N0, DAG.getConstant(1, VT0));
4570     AddToWorklist(XORNode.getNode());
4571     if (VT.bitsGT(VT0))
4572       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, XORNode);
4573     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, XORNode);
4574   }
4575   // fold (select C, 0, X) -> (and (not C), X)
4576   if (VT == VT0 && VT == MVT::i1 && N1C && N1C->isNullValue()) {
4577     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4578     AddToWorklist(NOTNode.getNode());
4579     return DAG.getNode(ISD::AND, SDLoc(N), VT, NOTNode, N2);
4580   }
4581   // fold (select C, X, 1) -> (or (not C), X)
4582   if (VT == VT0 && VT == MVT::i1 && N2C && N2C->getAPIntValue() == 1) {
4583     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4584     AddToWorklist(NOTNode.getNode());
4585     return DAG.getNode(ISD::OR, SDLoc(N), VT, NOTNode, N1);
4586   }
4587   // fold (select C, X, 0) -> (and C, X)
4588   if (VT == MVT::i1 && N2C && N2C->isNullValue())
4589     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4590   // fold (select X, X, Y) -> (or X, Y)
4591   // fold (select X, 1, Y) -> (or X, Y)
4592   if (VT == MVT::i1 && (N0 == N1 || (N1C && N1C->getAPIntValue() == 1)))
4593     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4594   // fold (select X, Y, X) -> (and X, Y)
4595   // fold (select X, Y, 0) -> (and X, Y)
4596   if (VT == MVT::i1 && (N0 == N2 || (N2C && N2C->getAPIntValue() == 0)))
4597     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4598
4599   // If we can fold this based on the true/false value, do so.
4600   if (SimplifySelectOps(N, N1, N2))
4601     return SDValue(N, 0);  // Don't revisit N.
4602
4603   // fold selects based on a setcc into other things, such as min/max/abs
4604   if (N0.getOpcode() == ISD::SETCC) {
4605     if ((!LegalOperations &&
4606          TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT)) ||
4607         TLI.isOperationLegal(ISD::SELECT_CC, VT))
4608       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT,
4609                          N0.getOperand(0), N0.getOperand(1),
4610                          N1, N2, N0.getOperand(2));
4611     return SimplifySelect(SDLoc(N), N0, N1, N2);
4612   }
4613
4614   return SDValue();
4615 }
4616
4617 static
4618 std::pair<SDValue, SDValue> SplitVSETCC(const SDNode *N, SelectionDAG &DAG) {
4619   SDLoc DL(N);
4620   EVT LoVT, HiVT;
4621   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(N->getValueType(0));
4622
4623   // Split the inputs.
4624   SDValue Lo, Hi, LL, LH, RL, RH;
4625   std::tie(LL, LH) = DAG.SplitVectorOperand(N, 0);
4626   std::tie(RL, RH) = DAG.SplitVectorOperand(N, 1);
4627
4628   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, LL, RL, N->getOperand(2));
4629   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, LH, RH, N->getOperand(2));
4630
4631   return std::make_pair(Lo, Hi);
4632 }
4633
4634 // This function assumes all the vselect's arguments are CONCAT_VECTOR
4635 // nodes and that the condition is a BV of ConstantSDNodes (or undefs).
4636 static SDValue ConvertSelectToConcatVector(SDNode *N, SelectionDAG &DAG) {
4637   SDLoc dl(N);
4638   SDValue Cond = N->getOperand(0);
4639   SDValue LHS = N->getOperand(1);
4640   SDValue RHS = N->getOperand(2);
4641   MVT VT = N->getSimpleValueType(0);
4642   int NumElems = VT.getVectorNumElements();
4643   assert(LHS.getOpcode() == ISD::CONCAT_VECTORS &&
4644          RHS.getOpcode() == ISD::CONCAT_VECTORS &&
4645          Cond.getOpcode() == ISD::BUILD_VECTOR);
4646
4647   // We're sure we have an even number of elements due to the
4648   // concat_vectors we have as arguments to vselect.
4649   // Skip BV elements until we find one that's not an UNDEF
4650   // After we find an UNDEF element, keep looping until we get to half the
4651   // length of the BV and see if all the non-undef nodes are the same.
4652   ConstantSDNode *BottomHalf = nullptr;
4653   for (int i = 0; i < NumElems / 2; ++i) {
4654     if (Cond->getOperand(i)->getOpcode() == ISD::UNDEF)
4655       continue;
4656
4657     if (BottomHalf == nullptr)
4658       BottomHalf = cast<ConstantSDNode>(Cond.getOperand(i));
4659     else if (Cond->getOperand(i).getNode() != BottomHalf)
4660       return SDValue();
4661   }
4662
4663   // Do the same for the second half of the BuildVector
4664   ConstantSDNode *TopHalf = nullptr;
4665   for (int i = NumElems / 2; i < NumElems; ++i) {
4666     if (Cond->getOperand(i)->getOpcode() == ISD::UNDEF)
4667       continue;
4668
4669     if (TopHalf == nullptr)
4670       TopHalf = cast<ConstantSDNode>(Cond.getOperand(i));
4671     else if (Cond->getOperand(i).getNode() != TopHalf)
4672       return SDValue();
4673   }
4674
4675   assert(TopHalf && BottomHalf &&
4676          "One half of the selector was all UNDEFs and the other was all the "
4677          "same value. This should have been addressed before this function.");
4678   return DAG.getNode(
4679       ISD::CONCAT_VECTORS, dl, VT,
4680       BottomHalf->isNullValue() ? RHS->getOperand(0) : LHS->getOperand(0),
4681       TopHalf->isNullValue() ? RHS->getOperand(1) : LHS->getOperand(1));
4682 }
4683
4684 SDValue DAGCombiner::visitVSELECT(SDNode *N) {
4685   SDValue N0 = N->getOperand(0);
4686   SDValue N1 = N->getOperand(1);
4687   SDValue N2 = N->getOperand(2);
4688   SDLoc DL(N);
4689
4690   // Canonicalize integer abs.
4691   // vselect (setg[te] X,  0),  X, -X ->
4692   // vselect (setgt    X, -1),  X, -X ->
4693   // vselect (setl[te] X,  0), -X,  X ->
4694   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
4695   if (N0.getOpcode() == ISD::SETCC) {
4696     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
4697     ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
4698     bool isAbs = false;
4699     bool RHSIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
4700
4701     if (((RHSIsAllZeros && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
4702          (ISD::isBuildVectorAllOnes(RHS.getNode()) && CC == ISD::SETGT)) &&
4703         N1 == LHS && N2.getOpcode() == ISD::SUB && N1 == N2.getOperand(1))
4704       isAbs = ISD::isBuildVectorAllZeros(N2.getOperand(0).getNode());
4705     else if ((RHSIsAllZeros && (CC == ISD::SETLT || CC == ISD::SETLE)) &&
4706              N2 == LHS && N1.getOpcode() == ISD::SUB && N2 == N1.getOperand(1))
4707       isAbs = ISD::isBuildVectorAllZeros(N1.getOperand(0).getNode());
4708
4709     if (isAbs) {
4710       EVT VT = LHS.getValueType();
4711       SDValue Shift = DAG.getNode(
4712           ISD::SRA, DL, VT, LHS,
4713           DAG.getConstant(VT.getScalarType().getSizeInBits() - 1, VT));
4714       SDValue Add = DAG.getNode(ISD::ADD, DL, VT, LHS, Shift);
4715       AddToWorklist(Shift.getNode());
4716       AddToWorklist(Add.getNode());
4717       return DAG.getNode(ISD::XOR, DL, VT, Add, Shift);
4718     }
4719   }
4720
4721   // If the VSELECT result requires splitting and the mask is provided by a
4722   // SETCC, then split both nodes and its operands before legalization. This
4723   // prevents the type legalizer from unrolling SETCC into scalar comparisons
4724   // and enables future optimizations (e.g. min/max pattern matching on X86).
4725   if (N0.getOpcode() == ISD::SETCC) {
4726     EVT VT = N->getValueType(0);
4727
4728     // Check if any splitting is required.
4729     if (TLI.getTypeAction(*DAG.getContext(), VT) !=
4730         TargetLowering::TypeSplitVector)
4731       return SDValue();
4732
4733     SDValue Lo, Hi, CCLo, CCHi, LL, LH, RL, RH;
4734     std::tie(CCLo, CCHi) = SplitVSETCC(N0.getNode(), DAG);
4735     std::tie(LL, LH) = DAG.SplitVectorOperand(N, 1);
4736     std::tie(RL, RH) = DAG.SplitVectorOperand(N, 2);
4737
4738     Lo = DAG.getNode(N->getOpcode(), DL, LL.getValueType(), CCLo, LL, RL);
4739     Hi = DAG.getNode(N->getOpcode(), DL, LH.getValueType(), CCHi, LH, RH);
4740
4741     // Add the new VSELECT nodes to the work list in case they need to be split
4742     // again.
4743     AddToWorklist(Lo.getNode());
4744     AddToWorklist(Hi.getNode());
4745
4746     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
4747   }
4748
4749   // Fold (vselect (build_vector all_ones), N1, N2) -> N1
4750   if (ISD::isBuildVectorAllOnes(N0.getNode()))
4751     return N1;
4752   // Fold (vselect (build_vector all_zeros), N1, N2) -> N2
4753   if (ISD::isBuildVectorAllZeros(N0.getNode()))
4754     return N2;
4755
4756   // The ConvertSelectToConcatVector function is assuming both the above
4757   // checks for (vselect (build_vector all{ones,zeros) ...) have been made
4758   // and addressed.
4759   if (N1.getOpcode() == ISD::CONCAT_VECTORS &&
4760       N2.getOpcode() == ISD::CONCAT_VECTORS &&
4761       ISD::isBuildVectorOfConstantSDNodes(N0.getNode())) {
4762     SDValue CV = ConvertSelectToConcatVector(N, DAG);
4763     if (CV.getNode())
4764       return CV;
4765   }
4766
4767   return SDValue();
4768 }
4769
4770 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
4771   SDValue N0 = N->getOperand(0);
4772   SDValue N1 = N->getOperand(1);
4773   SDValue N2 = N->getOperand(2);
4774   SDValue N3 = N->getOperand(3);
4775   SDValue N4 = N->getOperand(4);
4776   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
4777
4778   // fold select_cc lhs, rhs, x, x, cc -> x
4779   if (N2 == N3)
4780     return N2;
4781
4782   // Determine if the condition we're dealing with is constant
4783   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
4784                               N0, N1, CC, SDLoc(N), false);
4785   if (SCC.getNode()) {
4786     AddToWorklist(SCC.getNode());
4787
4788     if (ConstantSDNode *SCCC = dyn_cast<ConstantSDNode>(SCC.getNode())) {
4789       if (!SCCC->isNullValue())
4790         return N2;    // cond always true -> true val
4791       else
4792         return N3;    // cond always false -> false val
4793     }
4794
4795     // Fold to a simpler select_cc
4796     if (SCC.getOpcode() == ISD::SETCC)
4797       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), N2.getValueType(),
4798                          SCC.getOperand(0), SCC.getOperand(1), N2, N3,
4799                          SCC.getOperand(2));
4800   }
4801
4802   // If we can fold this based on the true/false value, do so.
4803   if (SimplifySelectOps(N, N2, N3))
4804     return SDValue(N, 0);  // Don't revisit N.
4805
4806   // fold select_cc into other things, such as min/max/abs
4807   return SimplifySelectCC(SDLoc(N), N0, N1, N2, N3, CC);
4808 }
4809
4810 SDValue DAGCombiner::visitSETCC(SDNode *N) {
4811   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
4812                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
4813                        SDLoc(N));
4814 }
4815
4816 // tryToFoldExtendOfConstant - Try to fold a sext/zext/aext
4817 // dag node into a ConstantSDNode or a build_vector of constants.
4818 // This function is called by the DAGCombiner when visiting sext/zext/aext
4819 // dag nodes (see for example method DAGCombiner::visitSIGN_EXTEND).
4820 // Vector extends are not folded if operations are legal; this is to
4821 // avoid introducing illegal build_vector dag nodes.
4822 static SDNode *tryToFoldExtendOfConstant(SDNode *N, const TargetLowering &TLI,
4823                                          SelectionDAG &DAG, bool LegalTypes,
4824                                          bool LegalOperations) {
4825   unsigned Opcode = N->getOpcode();
4826   SDValue N0 = N->getOperand(0);
4827   EVT VT = N->getValueType(0);
4828
4829   assert((Opcode == ISD::SIGN_EXTEND || Opcode == ISD::ZERO_EXTEND ||
4830          Opcode == ISD::ANY_EXTEND) && "Expected EXTEND dag node in input!");
4831
4832   // fold (sext c1) -> c1
4833   // fold (zext c1) -> c1
4834   // fold (aext c1) -> c1
4835   if (isa<ConstantSDNode>(N0))
4836     return DAG.getNode(Opcode, SDLoc(N), VT, N0).getNode();
4837
4838   // fold (sext (build_vector AllConstants) -> (build_vector AllConstants)
4839   // fold (zext (build_vector AllConstants) -> (build_vector AllConstants)
4840   // fold (aext (build_vector AllConstants) -> (build_vector AllConstants)
4841   EVT SVT = VT.getScalarType();
4842   if (!(VT.isVector() &&
4843       (!LegalTypes || (!LegalOperations && TLI.isTypeLegal(SVT))) &&
4844       ISD::isBuildVectorOfConstantSDNodes(N0.getNode())))
4845     return nullptr;
4846
4847   // We can fold this node into a build_vector.
4848   unsigned VTBits = SVT.getSizeInBits();
4849   unsigned EVTBits = N0->getValueType(0).getScalarType().getSizeInBits();
4850   unsigned ShAmt = VTBits - EVTBits;
4851   SmallVector<SDValue, 8> Elts;
4852   unsigned NumElts = N0->getNumOperands();
4853   SDLoc DL(N);
4854
4855   for (unsigned i=0; i != NumElts; ++i) {
4856     SDValue Op = N0->getOperand(i);
4857     if (Op->getOpcode() == ISD::UNDEF) {
4858       Elts.push_back(DAG.getUNDEF(SVT));
4859       continue;
4860     }
4861
4862     ConstantSDNode *CurrentND = cast<ConstantSDNode>(Op);
4863     const APInt &C = APInt(VTBits, CurrentND->getAPIntValue().getZExtValue());
4864     if (Opcode == ISD::SIGN_EXTEND)
4865       Elts.push_back(DAG.getConstant(C.shl(ShAmt).ashr(ShAmt).getZExtValue(),
4866                                      SVT));
4867     else
4868       Elts.push_back(DAG.getConstant(C.shl(ShAmt).lshr(ShAmt).getZExtValue(),
4869                                      SVT));
4870   }
4871
4872   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Elts).getNode();
4873 }
4874
4875 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
4876 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
4877 // transformation. Returns true if extension are possible and the above
4878 // mentioned transformation is profitable.
4879 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
4880                                     unsigned ExtOpc,
4881                                     SmallVectorImpl<SDNode *> &ExtendNodes,
4882                                     const TargetLowering &TLI) {
4883   bool HasCopyToRegUses = false;
4884   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
4885   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
4886                             UE = N0.getNode()->use_end();
4887        UI != UE; ++UI) {
4888     SDNode *User = *UI;
4889     if (User == N)
4890       continue;
4891     if (UI.getUse().getResNo() != N0.getResNo())
4892       continue;
4893     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
4894     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
4895       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
4896       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
4897         // Sign bits will be lost after a zext.
4898         return false;
4899       bool Add = false;
4900       for (unsigned i = 0; i != 2; ++i) {
4901         SDValue UseOp = User->getOperand(i);
4902         if (UseOp == N0)
4903           continue;
4904         if (!isa<ConstantSDNode>(UseOp))
4905           return false;
4906         Add = true;
4907       }
4908       if (Add)
4909         ExtendNodes.push_back(User);
4910       continue;
4911     }
4912     // If truncates aren't free and there are users we can't
4913     // extend, it isn't worthwhile.
4914     if (!isTruncFree)
4915       return false;
4916     // Remember if this value is live-out.
4917     if (User->getOpcode() == ISD::CopyToReg)
4918       HasCopyToRegUses = true;
4919   }
4920
4921   if (HasCopyToRegUses) {
4922     bool BothLiveOut = false;
4923     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
4924          UI != UE; ++UI) {
4925       SDUse &Use = UI.getUse();
4926       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
4927         BothLiveOut = true;
4928         break;
4929       }
4930     }
4931     if (BothLiveOut)
4932       // Both unextended and extended values are live out. There had better be
4933       // a good reason for the transformation.
4934       return ExtendNodes.size();
4935   }
4936   return true;
4937 }
4938
4939 void DAGCombiner::ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
4940                                   SDValue Trunc, SDValue ExtLoad, SDLoc DL,
4941                                   ISD::NodeType ExtType) {
4942   // Extend SetCC uses if necessary.
4943   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
4944     SDNode *SetCC = SetCCs[i];
4945     SmallVector<SDValue, 4> Ops;
4946
4947     for (unsigned j = 0; j != 2; ++j) {
4948       SDValue SOp = SetCC->getOperand(j);
4949       if (SOp == Trunc)
4950         Ops.push_back(ExtLoad);
4951       else
4952         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
4953     }
4954
4955     Ops.push_back(SetCC->getOperand(2));
4956     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0), Ops));
4957   }
4958 }
4959
4960 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
4961   SDValue N0 = N->getOperand(0);
4962   EVT VT = N->getValueType(0);
4963
4964   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
4965                                               LegalOperations))
4966     return SDValue(Res, 0);
4967
4968   // fold (sext (sext x)) -> (sext x)
4969   // fold (sext (aext x)) -> (sext x)
4970   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4971     return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT,
4972                        N0.getOperand(0));
4973
4974   if (N0.getOpcode() == ISD::TRUNCATE) {
4975     // fold (sext (truncate (load x))) -> (sext (smaller load x))
4976     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
4977     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4978     if (NarrowLoad.getNode()) {
4979       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4980       if (NarrowLoad.getNode() != N0.getNode()) {
4981         CombineTo(N0.getNode(), NarrowLoad);
4982         // CombineTo deleted the truncate, if needed, but not what's under it.
4983         AddToWorklist(oye);
4984       }
4985       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4986     }
4987
4988     // See if the value being truncated is already sign extended.  If so, just
4989     // eliminate the trunc/sext pair.
4990     SDValue Op = N0.getOperand(0);
4991     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
4992     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
4993     unsigned DestBits = VT.getScalarType().getSizeInBits();
4994     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
4995
4996     if (OpBits == DestBits) {
4997       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
4998       // bits, it is already ready.
4999       if (NumSignBits > DestBits-MidBits)
5000         return Op;
5001     } else if (OpBits < DestBits) {
5002       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
5003       // bits, just sext from i32.
5004       if (NumSignBits > OpBits-MidBits)
5005         return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, Op);
5006     } else {
5007       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
5008       // bits, just truncate to i32.
5009       if (NumSignBits > OpBits-MidBits)
5010         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5011     }
5012
5013     // fold (sext (truncate x)) -> (sextinreg x).
5014     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
5015                                                  N0.getValueType())) {
5016       if (OpBits < DestBits)
5017         Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N0), VT, Op);
5018       else if (OpBits > DestBits)
5019         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT, Op);
5020       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, Op,
5021                          DAG.getValueType(N0.getValueType()));
5022     }
5023   }
5024
5025   // fold (sext (load x)) -> (sext (truncate (sextload x)))
5026   // None of the supported targets knows how to perform load and sign extend
5027   // on vectors in one instruction.  We only perform this transformation on
5028   // scalars.
5029   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
5030       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5031       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5032        TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()))) {
5033     bool DoXform = true;
5034     SmallVector<SDNode*, 4> SetCCs;
5035     if (!N0.hasOneUse())
5036       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
5037     if (DoXform) {
5038       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5039       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5040                                        LN0->getChain(),
5041                                        LN0->getBasePtr(), N0.getValueType(),
5042                                        LN0->getMemOperand());
5043       CombineTo(N, ExtLoad);
5044       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5045                                   N0.getValueType(), ExtLoad);
5046       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5047       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5048                       ISD::SIGN_EXTEND);
5049       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5050     }
5051   }
5052
5053   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
5054   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
5055   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
5056       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
5057     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5058     EVT MemVT = LN0->getMemoryVT();
5059     if ((!LegalOperations && !LN0->isVolatile()) ||
5060         TLI.isLoadExtLegal(ISD::SEXTLOAD, MemVT)) {
5061       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5062                                        LN0->getChain(),
5063                                        LN0->getBasePtr(), MemVT,
5064                                        LN0->getMemOperand());
5065       CombineTo(N, ExtLoad);
5066       CombineTo(N0.getNode(),
5067                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5068                             N0.getValueType(), ExtLoad),
5069                 ExtLoad.getValue(1));
5070       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5071     }
5072   }
5073
5074   // fold (sext (and/or/xor (load x), cst)) ->
5075   //      (and/or/xor (sextload x), (sext cst))
5076   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
5077        N0.getOpcode() == ISD::XOR) &&
5078       isa<LoadSDNode>(N0.getOperand(0)) &&
5079       N0.getOperand(1).getOpcode() == ISD::Constant &&
5080       TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()) &&
5081       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
5082     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
5083     if (LN0->getExtensionType() != ISD::ZEXTLOAD && LN0->isUnindexed()) {
5084       bool DoXform = true;
5085       SmallVector<SDNode*, 4> SetCCs;
5086       if (!N0.hasOneUse())
5087         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
5088                                           SetCCs, TLI);
5089       if (DoXform) {
5090         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(LN0), VT,
5091                                          LN0->getChain(), LN0->getBasePtr(),
5092                                          LN0->getMemoryVT(),
5093                                          LN0->getMemOperand());
5094         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5095         Mask = Mask.sext(VT.getSizeInBits());
5096         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5097                                   ExtLoad, DAG.getConstant(Mask, VT));
5098         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
5099                                     SDLoc(N0.getOperand(0)),
5100                                     N0.getOperand(0).getValueType(), ExtLoad);
5101         CombineTo(N, And);
5102         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
5103         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5104                         ISD::SIGN_EXTEND);
5105         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5106       }
5107     }
5108   }
5109
5110   if (N0.getOpcode() == ISD::SETCC) {
5111     EVT N0VT = N0.getOperand(0).getValueType();
5112     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
5113     // Only do this before legalize for now.
5114     if (VT.isVector() && !LegalOperations &&
5115         TLI.getBooleanContents(N0VT) ==
5116             TargetLowering::ZeroOrNegativeOneBooleanContent) {
5117       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
5118       // of the same size as the compared operands. Only optimize sext(setcc())
5119       // if this is the case.
5120       EVT SVT = getSetCCResultType(N0VT);
5121
5122       // We know that the # elements of the results is the same as the
5123       // # elements of the compare (and the # elements of the compare result
5124       // for that matter).  Check to see that they are the same size.  If so,
5125       // we know that the element size of the sext'd result matches the
5126       // element size of the compare operands.
5127       if (VT.getSizeInBits() == SVT.getSizeInBits())
5128         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5129                              N0.getOperand(1),
5130                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
5131
5132       // If the desired elements are smaller or larger than the source
5133       // elements we can use a matching integer vector type and then
5134       // truncate/sign extend
5135       EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
5136       if (SVT == MatchingVectorType) {
5137         SDValue VsetCC = DAG.getSetCC(SDLoc(N), MatchingVectorType,
5138                                N0.getOperand(0), N0.getOperand(1),
5139                                cast<CondCodeSDNode>(N0.getOperand(2))->get());
5140         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
5141       }
5142     }
5143
5144     // sext(setcc x, y, cc) -> (select (setcc x, y, cc), -1, 0)
5145     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
5146     SDValue NegOne =
5147       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), VT);
5148     SDValue SCC =
5149       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5150                        NegOne, DAG.getConstant(0, VT),
5151                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5152     if (SCC.getNode()) return SCC;
5153
5154     if (!VT.isVector()) {
5155       EVT SetCCVT = getSetCCResultType(N0.getOperand(0).getValueType());
5156       if (!LegalOperations || TLI.isOperationLegal(ISD::SETCC, SetCCVT)) {
5157         SDLoc DL(N);
5158         ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
5159         SDValue SetCC = DAG.getSetCC(DL,
5160                                      SetCCVT,
5161                                      N0.getOperand(0), N0.getOperand(1), CC);
5162         EVT SelectVT = getSetCCResultType(VT);
5163         return DAG.getSelect(DL, VT,
5164                              DAG.getSExtOrTrunc(SetCC, DL, SelectVT),
5165                              NegOne, DAG.getConstant(0, VT));
5166
5167       }
5168     }
5169   }
5170
5171   // fold (sext x) -> (zext x) if the sign bit is known zero.
5172   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
5173       DAG.SignBitIsZero(N0))
5174     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, N0);
5175
5176   return SDValue();
5177 }
5178
5179 // isTruncateOf - If N is a truncate of some other value, return true, record
5180 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
5181 // This function computes KnownZero to avoid a duplicated call to
5182 // computeKnownBits in the caller.
5183 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
5184                          APInt &KnownZero) {
5185   APInt KnownOne;
5186   if (N->getOpcode() == ISD::TRUNCATE) {
5187     Op = N->getOperand(0);
5188     DAG.computeKnownBits(Op, KnownZero, KnownOne);
5189     return true;
5190   }
5191
5192   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
5193       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
5194     return false;
5195
5196   SDValue Op0 = N->getOperand(0);
5197   SDValue Op1 = N->getOperand(1);
5198   assert(Op0.getValueType() == Op1.getValueType());
5199
5200   ConstantSDNode *COp0 = dyn_cast<ConstantSDNode>(Op0);
5201   ConstantSDNode *COp1 = dyn_cast<ConstantSDNode>(Op1);
5202   if (COp0 && COp0->isNullValue())
5203     Op = Op1;
5204   else if (COp1 && COp1->isNullValue())
5205     Op = Op0;
5206   else
5207     return false;
5208
5209   DAG.computeKnownBits(Op, KnownZero, KnownOne);
5210
5211   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
5212     return false;
5213
5214   return true;
5215 }
5216
5217 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
5218   SDValue N0 = N->getOperand(0);
5219   EVT VT = N->getValueType(0);
5220
5221   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
5222                                               LegalOperations))
5223     return SDValue(Res, 0);
5224
5225   // fold (zext (zext x)) -> (zext x)
5226   // fold (zext (aext x)) -> (zext x)
5227   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
5228     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT,
5229                        N0.getOperand(0));
5230
5231   // fold (zext (truncate x)) -> (zext x) or
5232   //      (zext (truncate x)) -> (truncate x)
5233   // This is valid when the truncated bits of x are already zero.
5234   // FIXME: We should extend this to work for vectors too.
5235   SDValue Op;
5236   APInt KnownZero;
5237   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
5238     APInt TruncatedBits =
5239       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
5240       APInt(Op.getValueSizeInBits(), 0) :
5241       APInt::getBitsSet(Op.getValueSizeInBits(),
5242                         N0.getValueSizeInBits(),
5243                         std::min(Op.getValueSizeInBits(),
5244                                  VT.getSizeInBits()));
5245     if (TruncatedBits == (KnownZero & TruncatedBits)) {
5246       if (VT.bitsGT(Op.getValueType()))
5247         return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, Op);
5248       if (VT.bitsLT(Op.getValueType()))
5249         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5250
5251       return Op;
5252     }
5253   }
5254
5255   // fold (zext (truncate (load x))) -> (zext (smaller load x))
5256   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
5257   if (N0.getOpcode() == ISD::TRUNCATE) {
5258     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5259     if (NarrowLoad.getNode()) {
5260       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5261       if (NarrowLoad.getNode() != N0.getNode()) {
5262         CombineTo(N0.getNode(), NarrowLoad);
5263         // CombineTo deleted the truncate, if needed, but not what's under it.
5264         AddToWorklist(oye);
5265       }
5266       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5267     }
5268   }
5269
5270   // fold (zext (truncate x)) -> (and x, mask)
5271   if (N0.getOpcode() == ISD::TRUNCATE &&
5272       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
5273
5274     // fold (zext (truncate (load x))) -> (zext (smaller load x))
5275     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
5276     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5277     if (NarrowLoad.getNode()) {
5278       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5279       if (NarrowLoad.getNode() != N0.getNode()) {
5280         CombineTo(N0.getNode(), NarrowLoad);
5281         // CombineTo deleted the truncate, if needed, but not what's under it.
5282         AddToWorklist(oye);
5283       }
5284       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5285     }
5286
5287     SDValue Op = N0.getOperand(0);
5288     if (Op.getValueType().bitsLT(VT)) {
5289       Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, Op);
5290       AddToWorklist(Op.getNode());
5291     } else if (Op.getValueType().bitsGT(VT)) {
5292       Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
5293       AddToWorklist(Op.getNode());
5294     }
5295     return DAG.getZeroExtendInReg(Op, SDLoc(N),
5296                                   N0.getValueType().getScalarType());
5297   }
5298
5299   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
5300   // if either of the casts is not free.
5301   if (N0.getOpcode() == ISD::AND &&
5302       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
5303       N0.getOperand(1).getOpcode() == ISD::Constant &&
5304       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
5305                            N0.getValueType()) ||
5306        !TLI.isZExtFree(N0.getValueType(), VT))) {
5307     SDValue X = N0.getOperand(0).getOperand(0);
5308     if (X.getValueType().bitsLT(VT)) {
5309       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(X), VT, X);
5310     } else if (X.getValueType().bitsGT(VT)) {
5311       X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
5312     }
5313     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5314     Mask = Mask.zext(VT.getSizeInBits());
5315     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5316                        X, DAG.getConstant(Mask, VT));
5317   }
5318
5319   // fold (zext (load x)) -> (zext (truncate (zextload x)))
5320   // None of the supported targets knows how to perform load and vector_zext
5321   // on vectors in one instruction.  We only perform this transformation on
5322   // scalars.
5323   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
5324       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5325       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5326        TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
5327     bool DoXform = true;
5328     SmallVector<SDNode*, 4> SetCCs;
5329     if (!N0.hasOneUse())
5330       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
5331     if (DoXform) {
5332       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5333       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
5334                                        LN0->getChain(),
5335                                        LN0->getBasePtr(), N0.getValueType(),
5336                                        LN0->getMemOperand());
5337       CombineTo(N, ExtLoad);
5338       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5339                                   N0.getValueType(), ExtLoad);
5340       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5341
5342       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5343                       ISD::ZERO_EXTEND);
5344       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5345     }
5346   }
5347
5348   // fold (zext (and/or/xor (load x), cst)) ->
5349   //      (and/or/xor (zextload x), (zext cst))
5350   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
5351        N0.getOpcode() == ISD::XOR) &&
5352       isa<LoadSDNode>(N0.getOperand(0)) &&
5353       N0.getOperand(1).getOpcode() == ISD::Constant &&
5354       TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()) &&
5355       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
5356     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
5357     if (LN0->getExtensionType() != ISD::SEXTLOAD && LN0->isUnindexed()) {
5358       bool DoXform = true;
5359       SmallVector<SDNode*, 4> SetCCs;
5360       if (!N0.hasOneUse())
5361         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::ZERO_EXTEND,
5362                                           SetCCs, TLI);
5363       if (DoXform) {
5364         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), VT,
5365                                          LN0->getChain(), LN0->getBasePtr(),
5366                                          LN0->getMemoryVT(),
5367                                          LN0->getMemOperand());
5368         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5369         Mask = Mask.zext(VT.getSizeInBits());
5370         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5371                                   ExtLoad, DAG.getConstant(Mask, VT));
5372         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
5373                                     SDLoc(N0.getOperand(0)),
5374                                     N0.getOperand(0).getValueType(), ExtLoad);
5375         CombineTo(N, And);
5376         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
5377         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5378                         ISD::ZERO_EXTEND);
5379         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5380       }
5381     }
5382   }
5383
5384   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
5385   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
5386   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
5387       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
5388     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5389     EVT MemVT = LN0->getMemoryVT();
5390     if ((!LegalOperations && !LN0->isVolatile()) ||
5391         TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT)) {
5392       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
5393                                        LN0->getChain(),
5394                                        LN0->getBasePtr(), MemVT,
5395                                        LN0->getMemOperand());
5396       CombineTo(N, ExtLoad);
5397       CombineTo(N0.getNode(),
5398                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0), N0.getValueType(),
5399                             ExtLoad),
5400                 ExtLoad.getValue(1));
5401       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5402     }
5403   }
5404
5405   if (N0.getOpcode() == ISD::SETCC) {
5406     if (!LegalOperations && VT.isVector() &&
5407         N0.getValueType().getVectorElementType() == MVT::i1) {
5408       EVT N0VT = N0.getOperand(0).getValueType();
5409       if (getSetCCResultType(N0VT) == N0.getValueType())
5410         return SDValue();
5411
5412       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
5413       // Only do this before legalize for now.
5414       EVT EltVT = VT.getVectorElementType();
5415       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
5416                                     DAG.getConstant(1, EltVT));
5417       if (VT.getSizeInBits() == N0VT.getSizeInBits())
5418         // We know that the # elements of the results is the same as the
5419         // # elements of the compare (and the # elements of the compare result
5420         // for that matter).  Check to see that they are the same size.  If so,
5421         // we know that the element size of the sext'd result matches the
5422         // element size of the compare operands.
5423         return DAG.getNode(ISD::AND, SDLoc(N), VT,
5424                            DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5425                                          N0.getOperand(1),
5426                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
5427                            DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT,
5428                                        OneOps));
5429
5430       // If the desired elements are smaller or larger than the source
5431       // elements we can use a matching integer vector type and then
5432       // truncate/sign extend
5433       EVT MatchingElementType =
5434         EVT::getIntegerVT(*DAG.getContext(),
5435                           N0VT.getScalarType().getSizeInBits());
5436       EVT MatchingVectorType =
5437         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
5438                          N0VT.getVectorNumElements());
5439       SDValue VsetCC =
5440         DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
5441                       N0.getOperand(1),
5442                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
5443       return DAG.getNode(ISD::AND, SDLoc(N), VT,
5444                          DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT),
5445                          DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, OneOps));
5446     }
5447
5448     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
5449     SDValue SCC =
5450       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5451                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
5452                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5453     if (SCC.getNode()) return SCC;
5454   }
5455
5456   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
5457   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
5458       isa<ConstantSDNode>(N0.getOperand(1)) &&
5459       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
5460       N0.hasOneUse()) {
5461     SDValue ShAmt = N0.getOperand(1);
5462     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
5463     if (N0.getOpcode() == ISD::SHL) {
5464       SDValue InnerZExt = N0.getOperand(0);
5465       // If the original shl may be shifting out bits, do not perform this
5466       // transformation.
5467       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
5468         InnerZExt.getOperand(0).getValueType().getSizeInBits();
5469       if (ShAmtVal > KnownZeroBits)
5470         return SDValue();
5471     }
5472
5473     SDLoc DL(N);
5474
5475     // Ensure that the shift amount is wide enough for the shifted value.
5476     if (VT.getSizeInBits() >= 256)
5477       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
5478
5479     return DAG.getNode(N0.getOpcode(), DL, VT,
5480                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
5481                        ShAmt);
5482   }
5483
5484   return SDValue();
5485 }
5486
5487 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
5488   SDValue N0 = N->getOperand(0);
5489   EVT VT = N->getValueType(0);
5490
5491   if (SDNode *Res = tryToFoldExtendOfConstant(N, TLI, DAG, LegalTypes,
5492                                               LegalOperations))
5493     return SDValue(Res, 0);
5494
5495   // fold (aext (aext x)) -> (aext x)
5496   // fold (aext (zext x)) -> (zext x)
5497   // fold (aext (sext x)) -> (sext x)
5498   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
5499       N0.getOpcode() == ISD::ZERO_EXTEND ||
5500       N0.getOpcode() == ISD::SIGN_EXTEND)
5501     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, N0.getOperand(0));
5502
5503   // fold (aext (truncate (load x))) -> (aext (smaller load x))
5504   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
5505   if (N0.getOpcode() == ISD::TRUNCATE) {
5506     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5507     if (NarrowLoad.getNode()) {
5508       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5509       if (NarrowLoad.getNode() != N0.getNode()) {
5510         CombineTo(N0.getNode(), NarrowLoad);
5511         // CombineTo deleted the truncate, if needed, but not what's under it.
5512         AddToWorklist(oye);
5513       }
5514       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5515     }
5516   }
5517
5518   // fold (aext (truncate x))
5519   if (N0.getOpcode() == ISD::TRUNCATE) {
5520     SDValue TruncOp = N0.getOperand(0);
5521     if (TruncOp.getValueType() == VT)
5522       return TruncOp; // x iff x size == zext size.
5523     if (TruncOp.getValueType().bitsGT(VT))
5524       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, TruncOp);
5525     return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, TruncOp);
5526   }
5527
5528   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
5529   // if the trunc is not free.
5530   if (N0.getOpcode() == ISD::AND &&
5531       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
5532       N0.getOperand(1).getOpcode() == ISD::Constant &&
5533       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
5534                           N0.getValueType())) {
5535     SDValue X = N0.getOperand(0).getOperand(0);
5536     if (X.getValueType().bitsLT(VT)) {
5537       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, X);
5538     } else if (X.getValueType().bitsGT(VT)) {
5539       X = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, X);
5540     }
5541     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5542     Mask = Mask.zext(VT.getSizeInBits());
5543     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5544                        X, DAG.getConstant(Mask, VT));
5545   }
5546
5547   // fold (aext (load x)) -> (aext (truncate (extload x)))
5548   // None of the supported targets knows how to perform load and any_ext
5549   // on vectors in one instruction.  We only perform this transformation on
5550   // scalars.
5551   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
5552       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5553       TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType())) {
5554     bool DoXform = true;
5555     SmallVector<SDNode*, 4> SetCCs;
5556     if (!N0.hasOneUse())
5557       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
5558     if (DoXform) {
5559       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5560       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
5561                                        LN0->getChain(),
5562                                        LN0->getBasePtr(), N0.getValueType(),
5563                                        LN0->getMemOperand());
5564       CombineTo(N, ExtLoad);
5565       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5566                                   N0.getValueType(), ExtLoad);
5567       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5568       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5569                       ISD::ANY_EXTEND);
5570       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5571     }
5572   }
5573
5574   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
5575   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
5576   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
5577   if (N0.getOpcode() == ISD::LOAD &&
5578       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5579       N0.hasOneUse()) {
5580     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5581     ISD::LoadExtType ExtType = LN0->getExtensionType();
5582     EVT MemVT = LN0->getMemoryVT();
5583     if (!LegalOperations || TLI.isLoadExtLegal(ExtType, MemVT)) {
5584       SDValue ExtLoad = DAG.getExtLoad(ExtType, SDLoc(N),
5585                                        VT, LN0->getChain(), LN0->getBasePtr(),
5586                                        MemVT, LN0->getMemOperand());
5587       CombineTo(N, ExtLoad);
5588       CombineTo(N0.getNode(),
5589                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5590                             N0.getValueType(), ExtLoad),
5591                 ExtLoad.getValue(1));
5592       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5593     }
5594   }
5595
5596   if (N0.getOpcode() == ISD::SETCC) {
5597     // For vectors:
5598     // aext(setcc) -> vsetcc
5599     // aext(setcc) -> truncate(vsetcc)
5600     // aext(setcc) -> aext(vsetcc)
5601     // Only do this before legalize for now.
5602     if (VT.isVector() && !LegalOperations) {
5603       EVT N0VT = N0.getOperand(0).getValueType();
5604         // We know that the # elements of the results is the same as the
5605         // # elements of the compare (and the # elements of the compare result
5606         // for that matter).  Check to see that they are the same size.  If so,
5607         // we know that the element size of the sext'd result matches the
5608         // element size of the compare operands.
5609       if (VT.getSizeInBits() == N0VT.getSizeInBits())
5610         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5611                              N0.getOperand(1),
5612                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
5613       // If the desired elements are smaller or larger than the source
5614       // elements we can use a matching integer vector type and then
5615       // truncate/any extend
5616       else {
5617         EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
5618         SDValue VsetCC =
5619           DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
5620                         N0.getOperand(1),
5621                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
5622         return DAG.getAnyExtOrTrunc(VsetCC, SDLoc(N), VT);
5623       }
5624     }
5625
5626     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
5627     SDValue SCC =
5628       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5629                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
5630                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5631     if (SCC.getNode())
5632       return SCC;
5633   }
5634
5635   return SDValue();
5636 }
5637
5638 /// GetDemandedBits - See if the specified operand can be simplified with the
5639 /// knowledge that only the bits specified by Mask are used.  If so, return the
5640 /// simpler operand, otherwise return a null SDValue.
5641 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
5642   switch (V.getOpcode()) {
5643   default: break;
5644   case ISD::Constant: {
5645     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
5646     assert(CV && "Const value should be ConstSDNode.");
5647     const APInt &CVal = CV->getAPIntValue();
5648     APInt NewVal = CVal & Mask;
5649     if (NewVal != CVal)
5650       return DAG.getConstant(NewVal, V.getValueType());
5651     break;
5652   }
5653   case ISD::OR:
5654   case ISD::XOR:
5655     // If the LHS or RHS don't contribute bits to the or, drop them.
5656     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
5657       return V.getOperand(1);
5658     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
5659       return V.getOperand(0);
5660     break;
5661   case ISD::SRL:
5662     // Only look at single-use SRLs.
5663     if (!V.getNode()->hasOneUse())
5664       break;
5665     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(V.getOperand(1))) {
5666       // See if we can recursively simplify the LHS.
5667       unsigned Amt = RHSC->getZExtValue();
5668
5669       // Watch out for shift count overflow though.
5670       if (Amt >= Mask.getBitWidth()) break;
5671       APInt NewMask = Mask << Amt;
5672       SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask);
5673       if (SimplifyLHS.getNode())
5674         return DAG.getNode(ISD::SRL, SDLoc(V), V.getValueType(),
5675                            SimplifyLHS, V.getOperand(1));
5676     }
5677   }
5678   return SDValue();
5679 }
5680
5681 /// ReduceLoadWidth - If the result of a wider load is shifted to right of N
5682 /// bits and then truncated to a narrower type and where N is a multiple
5683 /// of number of bits of the narrower type, transform it to a narrower load
5684 /// from address + N / num of bits of new type. If the result is to be
5685 /// extended, also fold the extension to form a extending load.
5686 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
5687   unsigned Opc = N->getOpcode();
5688
5689   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
5690   SDValue N0 = N->getOperand(0);
5691   EVT VT = N->getValueType(0);
5692   EVT ExtVT = VT;
5693
5694   // This transformation isn't valid for vector loads.
5695   if (VT.isVector())
5696     return SDValue();
5697
5698   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
5699   // extended to VT.
5700   if (Opc == ISD::SIGN_EXTEND_INREG) {
5701     ExtType = ISD::SEXTLOAD;
5702     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
5703   } else if (Opc == ISD::SRL) {
5704     // Another special-case: SRL is basically zero-extending a narrower value.
5705     ExtType = ISD::ZEXTLOAD;
5706     N0 = SDValue(N, 0);
5707     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
5708     if (!N01) return SDValue();
5709     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
5710                               VT.getSizeInBits() - N01->getZExtValue());
5711   }
5712   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, ExtVT))
5713     return SDValue();
5714
5715   unsigned EVTBits = ExtVT.getSizeInBits();
5716
5717   // Do not generate loads of non-round integer types since these can
5718   // be expensive (and would be wrong if the type is not byte sized).
5719   if (!ExtVT.isRound())
5720     return SDValue();
5721
5722   unsigned ShAmt = 0;
5723   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
5724     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5725       ShAmt = N01->getZExtValue();
5726       // Is the shift amount a multiple of size of VT?
5727       if ((ShAmt & (EVTBits-1)) == 0) {
5728         N0 = N0.getOperand(0);
5729         // Is the load width a multiple of size of VT?
5730         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
5731           return SDValue();
5732       }
5733
5734       // At this point, we must have a load or else we can't do the transform.
5735       if (!isa<LoadSDNode>(N0)) return SDValue();
5736
5737       // Because a SRL must be assumed to *need* to zero-extend the high bits
5738       // (as opposed to anyext the high bits), we can't combine the zextload
5739       // lowering of SRL and an sextload.
5740       if (cast<LoadSDNode>(N0)->getExtensionType() == ISD::SEXTLOAD)
5741         return SDValue();
5742
5743       // If the shift amount is larger than the input type then we're not
5744       // accessing any of the loaded bytes.  If the load was a zextload/extload
5745       // then the result of the shift+trunc is zero/undef (handled elsewhere).
5746       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
5747         return SDValue();
5748     }
5749   }
5750
5751   // If the load is shifted left (and the result isn't shifted back right),
5752   // we can fold the truncate through the shift.
5753   unsigned ShLeftAmt = 0;
5754   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
5755       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
5756     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5757       ShLeftAmt = N01->getZExtValue();
5758       N0 = N0.getOperand(0);
5759     }
5760   }
5761
5762   // If we haven't found a load, we can't narrow it.  Don't transform one with
5763   // multiple uses, this would require adding a new load.
5764   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse())
5765     return SDValue();
5766
5767   // Don't change the width of a volatile load.
5768   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5769   if (LN0->isVolatile())
5770     return SDValue();
5771
5772   // Verify that we are actually reducing a load width here.
5773   if (LN0->getMemoryVT().getSizeInBits() < EVTBits)
5774     return SDValue();
5775
5776   // For the transform to be legal, the load must produce only two values
5777   // (the value loaded and the chain).  Don't transform a pre-increment
5778   // load, for example, which produces an extra value.  Otherwise the
5779   // transformation is not equivalent, and the downstream logic to replace
5780   // uses gets things wrong.
5781   if (LN0->getNumValues() > 2)
5782     return SDValue();
5783
5784   // If the load that we're shrinking is an extload and we're not just
5785   // discarding the extension we can't simply shrink the load. Bail.
5786   // TODO: It would be possible to merge the extensions in some cases.
5787   if (LN0->getExtensionType() != ISD::NON_EXTLOAD &&
5788       LN0->getMemoryVT().getSizeInBits() < ExtVT.getSizeInBits() + ShAmt)
5789     return SDValue();
5790
5791   EVT PtrType = N0.getOperand(1).getValueType();
5792
5793   if (PtrType == MVT::Untyped || PtrType.isExtended())
5794     // It's not possible to generate a constant of extended or untyped type.
5795     return SDValue();
5796
5797   // For big endian targets, we need to adjust the offset to the pointer to
5798   // load the correct bytes.
5799   if (TLI.isBigEndian()) {
5800     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
5801     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
5802     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
5803   }
5804
5805   uint64_t PtrOff = ShAmt / 8;
5806   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
5807   SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0),
5808                                PtrType, LN0->getBasePtr(),
5809                                DAG.getConstant(PtrOff, PtrType));
5810   AddToWorklist(NewPtr.getNode());
5811
5812   SDValue Load;
5813   if (ExtType == ISD::NON_EXTLOAD)
5814     Load =  DAG.getLoad(VT, SDLoc(N0), LN0->getChain(), NewPtr,
5815                         LN0->getPointerInfo().getWithOffset(PtrOff),
5816                         LN0->isVolatile(), LN0->isNonTemporal(),
5817                         LN0->isInvariant(), NewAlign, LN0->getAAInfo());
5818   else
5819     Load = DAG.getExtLoad(ExtType, SDLoc(N0), VT, LN0->getChain(),NewPtr,
5820                           LN0->getPointerInfo().getWithOffset(PtrOff),
5821                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
5822                           NewAlign, LN0->getAAInfo());
5823
5824   // Replace the old load's chain with the new load's chain.
5825   WorklistRemover DeadNodes(*this);
5826   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
5827
5828   // Shift the result left, if we've swallowed a left shift.
5829   SDValue Result = Load;
5830   if (ShLeftAmt != 0) {
5831     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
5832     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
5833       ShImmTy = VT;
5834     // If the shift amount is as large as the result size (but, presumably,
5835     // no larger than the source) then the useful bits of the result are
5836     // zero; we can't simply return the shortened shift, because the result
5837     // of that operation is undefined.
5838     if (ShLeftAmt >= VT.getSizeInBits())
5839       Result = DAG.getConstant(0, VT);
5840     else
5841       Result = DAG.getNode(ISD::SHL, SDLoc(N0), VT,
5842                           Result, DAG.getConstant(ShLeftAmt, ShImmTy));
5843   }
5844
5845   // Return the new loaded value.
5846   return Result;
5847 }
5848
5849 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
5850   SDValue N0 = N->getOperand(0);
5851   SDValue N1 = N->getOperand(1);
5852   EVT VT = N->getValueType(0);
5853   EVT EVT = cast<VTSDNode>(N1)->getVT();
5854   unsigned VTBits = VT.getScalarType().getSizeInBits();
5855   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
5856
5857   // fold (sext_in_reg c1) -> c1
5858   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
5859     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, N0, N1);
5860
5861   // If the input is already sign extended, just drop the extension.
5862   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
5863     return N0;
5864
5865   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
5866   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
5867       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT()))
5868     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
5869                        N0.getOperand(0), N1);
5870
5871   // fold (sext_in_reg (sext x)) -> (sext x)
5872   // fold (sext_in_reg (aext x)) -> (sext x)
5873   // if x is small enough.
5874   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
5875     SDValue N00 = N0.getOperand(0);
5876     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
5877         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
5878       return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, N00, N1);
5879   }
5880
5881   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
5882   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
5883     return DAG.getZeroExtendInReg(N0, SDLoc(N), EVT);
5884
5885   // fold operands of sext_in_reg based on knowledge that the top bits are not
5886   // demanded.
5887   if (SimplifyDemandedBits(SDValue(N, 0)))
5888     return SDValue(N, 0);
5889
5890   // fold (sext_in_reg (load x)) -> (smaller sextload x)
5891   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
5892   SDValue NarrowLoad = ReduceLoadWidth(N);
5893   if (NarrowLoad.getNode())
5894     return NarrowLoad;
5895
5896   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
5897   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
5898   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
5899   if (N0.getOpcode() == ISD::SRL) {
5900     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
5901       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
5902         // We can turn this into an SRA iff the input to the SRL is already sign
5903         // extended enough.
5904         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
5905         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
5906           return DAG.getNode(ISD::SRA, SDLoc(N), VT,
5907                              N0.getOperand(0), N0.getOperand(1));
5908       }
5909   }
5910
5911   // fold (sext_inreg (extload x)) -> (sextload x)
5912   if (ISD::isEXTLoad(N0.getNode()) &&
5913       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5914       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5915       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5916        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5917     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5918     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5919                                      LN0->getChain(),
5920                                      LN0->getBasePtr(), EVT,
5921                                      LN0->getMemOperand());
5922     CombineTo(N, ExtLoad);
5923     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5924     AddToWorklist(ExtLoad.getNode());
5925     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5926   }
5927   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
5928   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5929       N0.hasOneUse() &&
5930       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5931       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5932        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5933     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5934     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5935                                      LN0->getChain(),
5936                                      LN0->getBasePtr(), EVT,
5937                                      LN0->getMemOperand());
5938     CombineTo(N, ExtLoad);
5939     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5940     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5941   }
5942
5943   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
5944   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
5945     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
5946                                        N0.getOperand(1), false);
5947     if (BSwap.getNode())
5948       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
5949                          BSwap, N1);
5950   }
5951
5952   // Fold a sext_inreg of a build_vector of ConstantSDNodes or undefs
5953   // into a build_vector.
5954   if (ISD::isBuildVectorOfConstantSDNodes(N0.getNode())) {
5955     SmallVector<SDValue, 8> Elts;
5956     unsigned NumElts = N0->getNumOperands();
5957     unsigned ShAmt = VTBits - EVTBits;
5958
5959     for (unsigned i = 0; i != NumElts; ++i) {
5960       SDValue Op = N0->getOperand(i);
5961       if (Op->getOpcode() == ISD::UNDEF) {
5962         Elts.push_back(Op);
5963         continue;
5964       }
5965
5966       ConstantSDNode *CurrentND = cast<ConstantSDNode>(Op);
5967       const APInt &C = APInt(VTBits, CurrentND->getAPIntValue().getZExtValue());
5968       Elts.push_back(DAG.getConstant(C.shl(ShAmt).ashr(ShAmt).getZExtValue(),
5969                                      Op.getValueType()));
5970     }
5971
5972     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Elts);
5973   }
5974
5975   return SDValue();
5976 }
5977
5978 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
5979   SDValue N0 = N->getOperand(0);
5980   EVT VT = N->getValueType(0);
5981   bool isLE = TLI.isLittleEndian();
5982
5983   // noop truncate
5984   if (N0.getValueType() == N->getValueType(0))
5985     return N0;
5986   // fold (truncate c1) -> c1
5987   if (isa<ConstantSDNode>(N0))
5988     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0);
5989   // fold (truncate (truncate x)) -> (truncate x)
5990   if (N0.getOpcode() == ISD::TRUNCATE)
5991     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
5992   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
5993   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
5994       N0.getOpcode() == ISD::SIGN_EXTEND ||
5995       N0.getOpcode() == ISD::ANY_EXTEND) {
5996     if (N0.getOperand(0).getValueType().bitsLT(VT))
5997       // if the source is smaller than the dest, we still need an extend
5998       return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5999                          N0.getOperand(0));
6000     if (N0.getOperand(0).getValueType().bitsGT(VT))
6001       // if the source is larger than the dest, than we just need the truncate
6002       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
6003     // if the source and dest are the same type, we can drop both the extend
6004     // and the truncate.
6005     return N0.getOperand(0);
6006   }
6007
6008   // Fold extract-and-trunc into a narrow extract. For example:
6009   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
6010   //   i32 y = TRUNCATE(i64 x)
6011   //        -- becomes --
6012   //   v16i8 b = BITCAST (v2i64 val)
6013   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
6014   //
6015   // Note: We only run this optimization after type legalization (which often
6016   // creates this pattern) and before operation legalization after which
6017   // we need to be more careful about the vector instructions that we generate.
6018   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
6019       LegalTypes && !LegalOperations && N0->hasOneUse() && VT != MVT::i1) {
6020
6021     EVT VecTy = N0.getOperand(0).getValueType();
6022     EVT ExTy = N0.getValueType();
6023     EVT TrTy = N->getValueType(0);
6024
6025     unsigned NumElem = VecTy.getVectorNumElements();
6026     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
6027
6028     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
6029     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
6030
6031     SDValue EltNo = N0->getOperand(1);
6032     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
6033       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
6034       EVT IndexTy = TLI.getVectorIdxTy();
6035       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
6036
6037       SDValue V = DAG.getNode(ISD::BITCAST, SDLoc(N),
6038                               NVT, N0.getOperand(0));
6039
6040       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
6041                          SDLoc(N), TrTy, V,
6042                          DAG.getConstant(Index, IndexTy));
6043     }
6044   }
6045
6046   // trunc (select c, a, b) -> select c, (trunc a), (trunc b)
6047   if (N0.getOpcode() == ISD::SELECT) {
6048     EVT SrcVT = N0.getValueType();
6049     if ((!LegalOperations || TLI.isOperationLegal(ISD::SELECT, SrcVT)) &&
6050         TLI.isTruncateFree(SrcVT, VT)) {
6051       SDLoc SL(N0);
6052       SDValue Cond = N0.getOperand(0);
6053       SDValue TruncOp0 = DAG.getNode(ISD::TRUNCATE, SL, VT, N0.getOperand(1));
6054       SDValue TruncOp1 = DAG.getNode(ISD::TRUNCATE, SL, VT, N0.getOperand(2));
6055       return DAG.getNode(ISD::SELECT, SDLoc(N), VT, Cond, TruncOp0, TruncOp1);
6056     }
6057   }
6058
6059   // Fold a series of buildvector, bitcast, and truncate if possible.
6060   // For example fold
6061   //   (2xi32 trunc (bitcast ((4xi32)buildvector x, x, y, y) 2xi64)) to
6062   //   (2xi32 (buildvector x, y)).
6063   if (Level == AfterLegalizeVectorOps && VT.isVector() &&
6064       N0.getOpcode() == ISD::BITCAST && N0.hasOneUse() &&
6065       N0.getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
6066       N0.getOperand(0).hasOneUse()) {
6067
6068     SDValue BuildVect = N0.getOperand(0);
6069     EVT BuildVectEltTy = BuildVect.getValueType().getVectorElementType();
6070     EVT TruncVecEltTy = VT.getVectorElementType();
6071
6072     // Check that the element types match.
6073     if (BuildVectEltTy == TruncVecEltTy) {
6074       // Now we only need to compute the offset of the truncated elements.
6075       unsigned BuildVecNumElts =  BuildVect.getNumOperands();
6076       unsigned TruncVecNumElts = VT.getVectorNumElements();
6077       unsigned TruncEltOffset = BuildVecNumElts / TruncVecNumElts;
6078
6079       assert((BuildVecNumElts % TruncVecNumElts) == 0 &&
6080              "Invalid number of elements");
6081
6082       SmallVector<SDValue, 8> Opnds;
6083       for (unsigned i = 0, e = BuildVecNumElts; i != e; i += TruncEltOffset)
6084         Opnds.push_back(BuildVect.getOperand(i));
6085
6086       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Opnds);
6087     }
6088   }
6089
6090   // See if we can simplify the input to this truncate through knowledge that
6091   // only the low bits are being used.
6092   // For example "trunc (or (shl x, 8), y)" // -> trunc y
6093   // Currently we only perform this optimization on scalars because vectors
6094   // may have different active low bits.
6095   if (!VT.isVector()) {
6096     SDValue Shorter =
6097       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
6098                                                VT.getSizeInBits()));
6099     if (Shorter.getNode())
6100       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Shorter);
6101   }
6102   // fold (truncate (load x)) -> (smaller load x)
6103   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
6104   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
6105     SDValue Reduced = ReduceLoadWidth(N);
6106     if (Reduced.getNode())
6107       return Reduced;
6108     // Handle the case where the load remains an extending load even
6109     // after truncation.
6110     if (N0.hasOneUse() && ISD::isUNINDEXEDLoad(N0.getNode())) {
6111       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6112       if (!LN0->isVolatile() &&
6113           LN0->getMemoryVT().getStoreSizeInBits() < VT.getSizeInBits()) {
6114         SDValue NewLoad = DAG.getExtLoad(LN0->getExtensionType(), SDLoc(LN0),
6115                                          VT, LN0->getChain(), LN0->getBasePtr(),
6116                                          LN0->getMemoryVT(),
6117                                          LN0->getMemOperand());
6118         DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLoad.getValue(1));
6119         return NewLoad;
6120       }
6121     }
6122   }
6123   // fold (trunc (concat ... x ...)) -> (concat ..., (trunc x), ...)),
6124   // where ... are all 'undef'.
6125   if (N0.getOpcode() == ISD::CONCAT_VECTORS && !LegalTypes) {
6126     SmallVector<EVT, 8> VTs;
6127     SDValue V;
6128     unsigned Idx = 0;
6129     unsigned NumDefs = 0;
6130
6131     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
6132       SDValue X = N0.getOperand(i);
6133       if (X.getOpcode() != ISD::UNDEF) {
6134         V = X;
6135         Idx = i;
6136         NumDefs++;
6137       }
6138       // Stop if more than one members are non-undef.
6139       if (NumDefs > 1)
6140         break;
6141       VTs.push_back(EVT::getVectorVT(*DAG.getContext(),
6142                                      VT.getVectorElementType(),
6143                                      X.getValueType().getVectorNumElements()));
6144     }
6145
6146     if (NumDefs == 0)
6147       return DAG.getUNDEF(VT);
6148
6149     if (NumDefs == 1) {
6150       assert(V.getNode() && "The single defined operand is empty!");
6151       SmallVector<SDValue, 8> Opnds;
6152       for (unsigned i = 0, e = VTs.size(); i != e; ++i) {
6153         if (i != Idx) {
6154           Opnds.push_back(DAG.getUNDEF(VTs[i]));
6155           continue;
6156         }
6157         SDValue NV = DAG.getNode(ISD::TRUNCATE, SDLoc(V), VTs[i], V);
6158         AddToWorklist(NV.getNode());
6159         Opnds.push_back(NV);
6160       }
6161       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Opnds);
6162     }
6163   }
6164
6165   // Simplify the operands using demanded-bits information.
6166   if (!VT.isVector() &&
6167       SimplifyDemandedBits(SDValue(N, 0)))
6168     return SDValue(N, 0);
6169
6170   return SDValue();
6171 }
6172
6173 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
6174   SDValue Elt = N->getOperand(i);
6175   if (Elt.getOpcode() != ISD::MERGE_VALUES)
6176     return Elt.getNode();
6177   return Elt.getOperand(Elt.getResNo()).getNode();
6178 }
6179
6180 /// CombineConsecutiveLoads - build_pair (load, load) -> load
6181 /// if load locations are consecutive.
6182 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
6183   assert(N->getOpcode() == ISD::BUILD_PAIR);
6184
6185   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
6186   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
6187   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
6188       LD1->getAddressSpace() != LD2->getAddressSpace())
6189     return SDValue();
6190   EVT LD1VT = LD1->getValueType(0);
6191
6192   if (ISD::isNON_EXTLoad(LD2) &&
6193       LD2->hasOneUse() &&
6194       // If both are volatile this would reduce the number of volatile loads.
6195       // If one is volatile it might be ok, but play conservative and bail out.
6196       !LD1->isVolatile() &&
6197       !LD2->isVolatile() &&
6198       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
6199     unsigned Align = LD1->getAlignment();
6200     unsigned NewAlign = TLI.getDataLayout()->
6201       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
6202
6203     if (NewAlign <= Align &&
6204         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
6205       return DAG.getLoad(VT, SDLoc(N), LD1->getChain(),
6206                          LD1->getBasePtr(), LD1->getPointerInfo(),
6207                          false, false, false, Align);
6208   }
6209
6210   return SDValue();
6211 }
6212
6213 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
6214   SDValue N0 = N->getOperand(0);
6215   EVT VT = N->getValueType(0);
6216
6217   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
6218   // Only do this before legalize, since afterward the target may be depending
6219   // on the bitconvert.
6220   // First check to see if this is all constant.
6221   if (!LegalTypes &&
6222       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
6223       VT.isVector()) {
6224     bool isSimple = cast<BuildVectorSDNode>(N0)->isConstant();
6225
6226     EVT DestEltVT = N->getValueType(0).getVectorElementType();
6227     assert(!DestEltVT.isVector() &&
6228            "Element type of vector ValueType must not be vector!");
6229     if (isSimple)
6230       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
6231   }
6232
6233   // If the input is a constant, let getNode fold it.
6234   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
6235     SDValue Res = DAG.getNode(ISD::BITCAST, SDLoc(N), VT, N0);
6236     if (Res.getNode() != N) {
6237       if (!LegalOperations ||
6238           TLI.isOperationLegal(Res.getNode()->getOpcode(), VT))
6239         return Res;
6240
6241       // Folding it resulted in an illegal node, and it's too late to
6242       // do that. Clean up the old node and forego the transformation.
6243       // Ideally this won't happen very often, because instcombine
6244       // and the earlier dagcombine runs (where illegal nodes are
6245       // permitted) should have folded most of them already.
6246       DAG.DeleteNode(Res.getNode());
6247     }
6248   }
6249
6250   // (conv (conv x, t1), t2) -> (conv x, t2)
6251   if (N0.getOpcode() == ISD::BITCAST)
6252     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT,
6253                        N0.getOperand(0));
6254
6255   // fold (conv (load x)) -> (load (conv*)x)
6256   // If the resultant load doesn't need a higher alignment than the original!
6257   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6258       // Do not change the width of a volatile load.
6259       !cast<LoadSDNode>(N0)->isVolatile() &&
6260       // Do not remove the cast if the types differ in endian layout.
6261       TLI.hasBigEndianPartOrdering(N0.getValueType()) ==
6262       TLI.hasBigEndianPartOrdering(VT) &&
6263       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)) &&
6264       TLI.isLoadBitCastBeneficial(N0.getValueType(), VT)) {
6265     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6266     unsigned Align = TLI.getDataLayout()->
6267       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
6268     unsigned OrigAlign = LN0->getAlignment();
6269
6270     if (Align <= OrigAlign) {
6271       SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(),
6272                                  LN0->getBasePtr(), LN0->getPointerInfo(),
6273                                  LN0->isVolatile(), LN0->isNonTemporal(),
6274                                  LN0->isInvariant(), OrigAlign,
6275                                  LN0->getAAInfo());
6276       AddToWorklist(N);
6277       CombineTo(N0.getNode(),
6278                 DAG.getNode(ISD::BITCAST, SDLoc(N0),
6279                             N0.getValueType(), Load),
6280                 Load.getValue(1));
6281       return Load;
6282     }
6283   }
6284
6285   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
6286   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
6287   // This often reduces constant pool loads.
6288   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(N0.getValueType())) ||
6289        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(N0.getValueType()))) &&
6290       N0.getNode()->hasOneUse() && VT.isInteger() &&
6291       !VT.isVector() && !N0.getValueType().isVector()) {
6292     SDValue NewConv = DAG.getNode(ISD::BITCAST, SDLoc(N0), VT,
6293                                   N0.getOperand(0));
6294     AddToWorklist(NewConv.getNode());
6295
6296     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
6297     if (N0.getOpcode() == ISD::FNEG)
6298       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
6299                          NewConv, DAG.getConstant(SignBit, VT));
6300     assert(N0.getOpcode() == ISD::FABS);
6301     return DAG.getNode(ISD::AND, SDLoc(N), VT,
6302                        NewConv, DAG.getConstant(~SignBit, VT));
6303   }
6304
6305   // fold (bitconvert (fcopysign cst, x)) ->
6306   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
6307   // Note that we don't handle (copysign x, cst) because this can always be
6308   // folded to an fneg or fabs.
6309   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
6310       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
6311       VT.isInteger() && !VT.isVector()) {
6312     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
6313     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
6314     if (isTypeLegal(IntXVT)) {
6315       SDValue X = DAG.getNode(ISD::BITCAST, SDLoc(N0),
6316                               IntXVT, N0.getOperand(1));
6317       AddToWorklist(X.getNode());
6318
6319       // If X has a different width than the result/lhs, sext it or truncate it.
6320       unsigned VTWidth = VT.getSizeInBits();
6321       if (OrigXWidth < VTWidth) {
6322         X = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, X);
6323         AddToWorklist(X.getNode());
6324       } else if (OrigXWidth > VTWidth) {
6325         // To get the sign bit in the right place, we have to shift it right
6326         // before truncating.
6327         X = DAG.getNode(ISD::SRL, SDLoc(X),
6328                         X.getValueType(), X,
6329                         DAG.getConstant(OrigXWidth-VTWidth, X.getValueType()));
6330         AddToWorklist(X.getNode());
6331         X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
6332         AddToWorklist(X.getNode());
6333       }
6334
6335       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
6336       X = DAG.getNode(ISD::AND, SDLoc(X), VT,
6337                       X, DAG.getConstant(SignBit, VT));
6338       AddToWorklist(X.getNode());
6339
6340       SDValue Cst = DAG.getNode(ISD::BITCAST, SDLoc(N0),
6341                                 VT, N0.getOperand(0));
6342       Cst = DAG.getNode(ISD::AND, SDLoc(Cst), VT,
6343                         Cst, DAG.getConstant(~SignBit, VT));
6344       AddToWorklist(Cst.getNode());
6345
6346       return DAG.getNode(ISD::OR, SDLoc(N), VT, X, Cst);
6347     }
6348   }
6349
6350   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
6351   if (N0.getOpcode() == ISD::BUILD_PAIR) {
6352     SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT);
6353     if (CombineLD.getNode())
6354       return CombineLD;
6355   }
6356
6357   return SDValue();
6358 }
6359
6360 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
6361   EVT VT = N->getValueType(0);
6362   return CombineConsecutiveLoads(N, VT);
6363 }
6364
6365 /// ConstantFoldBITCASTofBUILD_VECTOR - We know that BV is a build_vector
6366 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
6367 /// destination element value type.
6368 SDValue DAGCombiner::
6369 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
6370   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
6371
6372   // If this is already the right type, we're done.
6373   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
6374
6375   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
6376   unsigned DstBitSize = DstEltVT.getSizeInBits();
6377
6378   // If this is a conversion of N elements of one type to N elements of another
6379   // type, convert each element.  This handles FP<->INT cases.
6380   if (SrcBitSize == DstBitSize) {
6381     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
6382                               BV->getValueType(0).getVectorNumElements());
6383
6384     // Due to the FP element handling below calling this routine recursively,
6385     // we can end up with a scalar-to-vector node here.
6386     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
6387       return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
6388                          DAG.getNode(ISD::BITCAST, SDLoc(BV),
6389                                      DstEltVT, BV->getOperand(0)));
6390
6391     SmallVector<SDValue, 8> Ops;
6392     for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
6393       SDValue Op = BV->getOperand(i);
6394       // If the vector element type is not legal, the BUILD_VECTOR operands
6395       // are promoted and implicitly truncated.  Make that explicit here.
6396       if (Op.getValueType() != SrcEltVT)
6397         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(BV), SrcEltVT, Op);
6398       Ops.push_back(DAG.getNode(ISD::BITCAST, SDLoc(BV),
6399                                 DstEltVT, Op));
6400       AddToWorklist(Ops.back().getNode());
6401     }
6402     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
6403   }
6404
6405   // Otherwise, we're growing or shrinking the elements.  To avoid having to
6406   // handle annoying details of growing/shrinking FP values, we convert them to
6407   // int first.
6408   if (SrcEltVT.isFloatingPoint()) {
6409     // Convert the input float vector to a int vector where the elements are the
6410     // same sizes.
6411     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
6412     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
6413     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
6414     SrcEltVT = IntVT;
6415   }
6416
6417   // Now we know the input is an integer vector.  If the output is a FP type,
6418   // convert to integer first, then to FP of the right size.
6419   if (DstEltVT.isFloatingPoint()) {
6420     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
6421     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
6422     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
6423
6424     // Next, convert to FP elements of the same size.
6425     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
6426   }
6427
6428   // Okay, we know the src/dst types are both integers of differing types.
6429   // Handling growing first.
6430   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
6431   if (SrcBitSize < DstBitSize) {
6432     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
6433
6434     SmallVector<SDValue, 8> Ops;
6435     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
6436          i += NumInputsPerOutput) {
6437       bool isLE = TLI.isLittleEndian();
6438       APInt NewBits = APInt(DstBitSize, 0);
6439       bool EltIsUndef = true;
6440       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
6441         // Shift the previously computed bits over.
6442         NewBits <<= SrcBitSize;
6443         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
6444         if (Op.getOpcode() == ISD::UNDEF) continue;
6445         EltIsUndef = false;
6446
6447         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
6448                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
6449       }
6450
6451       if (EltIsUndef)
6452         Ops.push_back(DAG.getUNDEF(DstEltVT));
6453       else
6454         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
6455     }
6456
6457     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
6458     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
6459   }
6460
6461   // Finally, this must be the case where we are shrinking elements: each input
6462   // turns into multiple outputs.
6463   bool isS2V = ISD::isScalarToVector(BV);
6464   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
6465   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
6466                             NumOutputsPerInput*BV->getNumOperands());
6467   SmallVector<SDValue, 8> Ops;
6468
6469   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
6470     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
6471       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
6472         Ops.push_back(DAG.getUNDEF(DstEltVT));
6473       continue;
6474     }
6475
6476     APInt OpVal = cast<ConstantSDNode>(BV->getOperand(i))->
6477                   getAPIntValue().zextOrTrunc(SrcBitSize);
6478
6479     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
6480       APInt ThisVal = OpVal.trunc(DstBitSize);
6481       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
6482       if (isS2V && i == 0 && j == 0 && ThisVal.zext(SrcBitSize) == OpVal)
6483         // Simply turn this into a SCALAR_TO_VECTOR of the new type.
6484         return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
6485                            Ops[0]);
6486       OpVal = OpVal.lshr(DstBitSize);
6487     }
6488
6489     // For big endian targets, swap the order of the pieces of each element.
6490     if (TLI.isBigEndian())
6491       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
6492   }
6493
6494   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT, Ops);
6495 }
6496
6497 SDValue DAGCombiner::visitFADD(SDNode *N) {
6498   SDValue N0 = N->getOperand(0);
6499   SDValue N1 = N->getOperand(1);
6500   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6501   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6502   EVT VT = N->getValueType(0);
6503
6504   // fold vector ops
6505   if (VT.isVector()) {
6506     SDValue FoldedVOp = SimplifyVBinOp(N);
6507     if (FoldedVOp.getNode()) return FoldedVOp;
6508   }
6509
6510   // fold (fadd c1, c2) -> c1 + c2
6511   if (N0CFP && N1CFP)
6512     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N1);
6513   // canonicalize constant to RHS
6514   if (N0CFP && !N1CFP)
6515     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N0);
6516   // fold (fadd A, 0) -> A
6517   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6518       N1CFP->getValueAPF().isZero())
6519     return N0;
6520   // fold (fadd A, (fneg B)) -> (fsub A, B)
6521   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
6522     isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
6523     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0,
6524                        GetNegatedExpression(N1, DAG, LegalOperations));
6525   // fold (fadd (fneg A), B) -> (fsub B, A)
6526   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
6527     isNegatibleForFree(N0, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
6528     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N1,
6529                        GetNegatedExpression(N0, DAG, LegalOperations));
6530
6531   // If allowed, fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
6532   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6533       N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
6534       isa<ConstantFPSDNode>(N0.getOperand(1)))
6535     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0.getOperand(0),
6536                        DAG.getNode(ISD::FADD, SDLoc(N), VT,
6537                                    N0.getOperand(1), N1));
6538
6539   // No FP constant should be created after legalization as Instruction
6540   // Selection pass has hard time in dealing with FP constant.
6541   //
6542   // We don't need test this condition for transformation like following, as
6543   // the DAG being transformed implies it is legal to take FP constant as
6544   // operand.
6545   //
6546   //  (fadd (fmul c, x), x) -> (fmul c+1, x)
6547   //
6548   bool AllowNewFpConst = (Level < AfterLegalizeDAG);
6549
6550   // If allow, fold (fadd (fneg x), x) -> 0.0
6551   if (AllowNewFpConst && DAG.getTarget().Options.UnsafeFPMath &&
6552       N0.getOpcode() == ISD::FNEG && N0.getOperand(0) == N1)
6553     return DAG.getConstantFP(0.0, VT);
6554
6555     // If allow, fold (fadd x, (fneg x)) -> 0.0
6556   if (AllowNewFpConst && DAG.getTarget().Options.UnsafeFPMath &&
6557       N1.getOpcode() == ISD::FNEG && N1.getOperand(0) == N0)
6558     return DAG.getConstantFP(0.0, VT);
6559
6560   // In unsafe math mode, we can fold chains of FADD's of the same value
6561   // into multiplications.  This transform is not safe in general because
6562   // we are reducing the number of rounding steps.
6563   if (DAG.getTarget().Options.UnsafeFPMath &&
6564       TLI.isOperationLegalOrCustom(ISD::FMUL, VT) &&
6565       !N0CFP && !N1CFP) {
6566     if (N0.getOpcode() == ISD::FMUL) {
6567       ConstantFPSDNode *CFP00 = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
6568       ConstantFPSDNode *CFP01 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
6569
6570       // (fadd (fmul c, x), x) -> (fmul x, c+1)
6571       if (CFP00 && !CFP01 && N0.getOperand(1) == N1) {
6572         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6573                                      SDValue(CFP00, 0),
6574                                      DAG.getConstantFP(1.0, VT));
6575         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6576                            N1, NewCFP);
6577       }
6578
6579       // (fadd (fmul x, c), x) -> (fmul x, c+1)
6580       if (CFP01 && !CFP00 && N0.getOperand(0) == N1) {
6581         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6582                                      SDValue(CFP01, 0),
6583                                      DAG.getConstantFP(1.0, VT));
6584         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6585                            N1, NewCFP);
6586       }
6587
6588       // (fadd (fmul c, x), (fadd x, x)) -> (fmul x, c+2)
6589       if (CFP00 && !CFP01 && N1.getOpcode() == ISD::FADD &&
6590           N1.getOperand(0) == N1.getOperand(1) &&
6591           N0.getOperand(1) == N1.getOperand(0)) {
6592         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6593                                      SDValue(CFP00, 0),
6594                                      DAG.getConstantFP(2.0, VT));
6595         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6596                            N0.getOperand(1), NewCFP);
6597       }
6598
6599       // (fadd (fmul x, c), (fadd x, x)) -> (fmul x, c+2)
6600       if (CFP01 && !CFP00 && N1.getOpcode() == ISD::FADD &&
6601           N1.getOperand(0) == N1.getOperand(1) &&
6602           N0.getOperand(0) == N1.getOperand(0)) {
6603         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6604                                      SDValue(CFP01, 0),
6605                                      DAG.getConstantFP(2.0, VT));
6606         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6607                            N0.getOperand(0), NewCFP);
6608       }
6609     }
6610
6611     if (N1.getOpcode() == ISD::FMUL) {
6612       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6613       ConstantFPSDNode *CFP11 = dyn_cast<ConstantFPSDNode>(N1.getOperand(1));
6614
6615       // (fadd x, (fmul c, x)) -> (fmul x, c+1)
6616       if (CFP10 && !CFP11 && N1.getOperand(1) == N0) {
6617         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6618                                      SDValue(CFP10, 0),
6619                                      DAG.getConstantFP(1.0, VT));
6620         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6621                            N0, NewCFP);
6622       }
6623
6624       // (fadd x, (fmul x, c)) -> (fmul x, c+1)
6625       if (CFP11 && !CFP10 && N1.getOperand(0) == N0) {
6626         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6627                                      SDValue(CFP11, 0),
6628                                      DAG.getConstantFP(1.0, VT));
6629         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6630                            N0, NewCFP);
6631       }
6632
6633
6634       // (fadd (fadd x, x), (fmul c, x)) -> (fmul x, c+2)
6635       if (CFP10 && !CFP11 && N0.getOpcode() == ISD::FADD &&
6636           N0.getOperand(0) == N0.getOperand(1) &&
6637           N1.getOperand(1) == N0.getOperand(0)) {
6638         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6639                                      SDValue(CFP10, 0),
6640                                      DAG.getConstantFP(2.0, VT));
6641         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6642                            N1.getOperand(1), NewCFP);
6643       }
6644
6645       // (fadd (fadd x, x), (fmul x, c)) -> (fmul x, c+2)
6646       if (CFP11 && !CFP10 && N0.getOpcode() == ISD::FADD &&
6647           N0.getOperand(0) == N0.getOperand(1) &&
6648           N1.getOperand(0) == N0.getOperand(0)) {
6649         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6650                                      SDValue(CFP11, 0),
6651                                      DAG.getConstantFP(2.0, VT));
6652         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6653                            N1.getOperand(0), NewCFP);
6654       }
6655     }
6656
6657     if (N0.getOpcode() == ISD::FADD && AllowNewFpConst) {
6658       ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
6659       // (fadd (fadd x, x), x) -> (fmul x, 3.0)
6660       if (!CFP && N0.getOperand(0) == N0.getOperand(1) &&
6661           (N0.getOperand(0) == N1))
6662         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6663                            N1, DAG.getConstantFP(3.0, VT));
6664     }
6665
6666     if (N1.getOpcode() == ISD::FADD && AllowNewFpConst) {
6667       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6668       // (fadd x, (fadd x, x)) -> (fmul x, 3.0)
6669       if (!CFP10 && N1.getOperand(0) == N1.getOperand(1) &&
6670           N1.getOperand(0) == N0)
6671         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6672                            N0, DAG.getConstantFP(3.0, VT));
6673     }
6674
6675     // (fadd (fadd x, x), (fadd x, x)) -> (fmul x, 4.0)
6676     if (AllowNewFpConst &&
6677         N0.getOpcode() == ISD::FADD && N1.getOpcode() == ISD::FADD &&
6678         N0.getOperand(0) == N0.getOperand(1) &&
6679         N1.getOperand(0) == N1.getOperand(1) &&
6680         N0.getOperand(0) == N1.getOperand(0))
6681       return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6682                          N0.getOperand(0),
6683                          DAG.getConstantFP(4.0, VT));
6684   }
6685
6686   // FADD -> FMA combines:
6687   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
6688        DAG.getTarget().Options.UnsafeFPMath) &&
6689       DAG.getTarget().getTargetLowering()->isFMAFasterThanFMulAndFAdd(VT) &&
6690       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6691
6692     // fold (fadd (fmul x, y), z) -> (fma x, y, z)
6693     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse())
6694       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6695                          N0.getOperand(0), N0.getOperand(1), N1);
6696
6697     // fold (fadd x, (fmul y, z)) -> (fma y, z, x)
6698     // Note: Commutes FADD operands.
6699     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse())
6700       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6701                          N1.getOperand(0), N1.getOperand(1), N0);
6702   }
6703
6704   return SDValue();
6705 }
6706
6707 SDValue DAGCombiner::visitFSUB(SDNode *N) {
6708   SDValue N0 = N->getOperand(0);
6709   SDValue N1 = N->getOperand(1);
6710   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6711   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6712   EVT VT = N->getValueType(0);
6713   SDLoc dl(N);
6714
6715   // fold vector ops
6716   if (VT.isVector()) {
6717     SDValue FoldedVOp = SimplifyVBinOp(N);
6718     if (FoldedVOp.getNode()) return FoldedVOp;
6719   }
6720
6721   // fold (fsub c1, c2) -> c1-c2
6722   if (N0CFP && N1CFP)
6723     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0, N1);
6724   // fold (fsub A, 0) -> A
6725   if (DAG.getTarget().Options.UnsafeFPMath &&
6726       N1CFP && N1CFP->getValueAPF().isZero())
6727     return N0;
6728   // fold (fsub 0, B) -> -B
6729   if (DAG.getTarget().Options.UnsafeFPMath &&
6730       N0CFP && N0CFP->getValueAPF().isZero()) {
6731     if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
6732       return GetNegatedExpression(N1, DAG, LegalOperations);
6733     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6734       return DAG.getNode(ISD::FNEG, dl, VT, N1);
6735   }
6736   // fold (fsub A, (fneg B)) -> (fadd A, B)
6737   if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
6738     return DAG.getNode(ISD::FADD, dl, VT, N0,
6739                        GetNegatedExpression(N1, DAG, LegalOperations));
6740
6741   // If 'unsafe math' is enabled, fold
6742   //    (fsub x, x) -> 0.0 &
6743   //    (fsub x, (fadd x, y)) -> (fneg y) &
6744   //    (fsub x, (fadd y, x)) -> (fneg y)
6745   if (DAG.getTarget().Options.UnsafeFPMath) {
6746     if (N0 == N1)
6747       return DAG.getConstantFP(0.0f, VT);
6748
6749     if (N1.getOpcode() == ISD::FADD) {
6750       SDValue N10 = N1->getOperand(0);
6751       SDValue N11 = N1->getOperand(1);
6752
6753       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI,
6754                                           &DAG.getTarget().Options))
6755         return GetNegatedExpression(N11, DAG, LegalOperations);
6756
6757       if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI,
6758                                           &DAG.getTarget().Options))
6759         return GetNegatedExpression(N10, DAG, LegalOperations);
6760     }
6761   }
6762
6763   // FSUB -> FMA combines:
6764   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
6765        DAG.getTarget().Options.UnsafeFPMath) &&
6766       DAG.getTarget().getTargetLowering()->isFMAFasterThanFMulAndFAdd(VT) &&
6767       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6768
6769     // fold (fsub (fmul x, y), z) -> (fma x, y, (fneg z))
6770     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse())
6771       return DAG.getNode(ISD::FMA, dl, VT,
6772                          N0.getOperand(0), N0.getOperand(1),
6773                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6774
6775     // fold (fsub x, (fmul y, z)) -> (fma (fneg y), z, x)
6776     // Note: Commutes FSUB operands.
6777     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse())
6778       return DAG.getNode(ISD::FMA, dl, VT,
6779                          DAG.getNode(ISD::FNEG, dl, VT,
6780                          N1.getOperand(0)),
6781                          N1.getOperand(1), N0);
6782
6783     // fold (fsub (fneg (fmul, x, y)), z) -> (fma (fneg x), y, (fneg z))
6784     if (N0.getOpcode() == ISD::FNEG &&
6785         N0.getOperand(0).getOpcode() == ISD::FMUL &&
6786         N0->hasOneUse() && N0.getOperand(0).hasOneUse()) {
6787       SDValue N00 = N0.getOperand(0).getOperand(0);
6788       SDValue N01 = N0.getOperand(0).getOperand(1);
6789       return DAG.getNode(ISD::FMA, dl, VT,
6790                          DAG.getNode(ISD::FNEG, dl, VT, N00), N01,
6791                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6792     }
6793   }
6794
6795   return SDValue();
6796 }
6797
6798 SDValue DAGCombiner::visitFMUL(SDNode *N) {
6799   SDValue N0 = N->getOperand(0);
6800   SDValue N1 = N->getOperand(1);
6801   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6802   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6803   EVT VT = N->getValueType(0);
6804   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6805
6806   // fold vector ops
6807   if (VT.isVector()) {
6808     SDValue FoldedVOp = SimplifyVBinOp(N);
6809     if (FoldedVOp.getNode()) return FoldedVOp;
6810   }
6811
6812   // fold (fmul c1, c2) -> c1*c2
6813   if (N0CFP && N1CFP)
6814     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0, N1);
6815   // canonicalize constant to RHS
6816   if (N0CFP && !N1CFP)
6817     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N1, N0);
6818   // fold (fmul A, 0) -> 0
6819   if (DAG.getTarget().Options.UnsafeFPMath &&
6820       N1CFP && N1CFP->getValueAPF().isZero())
6821     return N1;
6822   // fold (fmul A, 0) -> 0, vector edition.
6823   if (DAG.getTarget().Options.UnsafeFPMath &&
6824       ISD::isBuildVectorAllZeros(N1.getNode()))
6825     return N1;
6826   // fold (fmul A, 1.0) -> A
6827   if (N1CFP && N1CFP->isExactlyValue(1.0))
6828     return N0;
6829   // fold (fmul X, 2.0) -> (fadd X, X)
6830   if (N1CFP && N1CFP->isExactlyValue(+2.0))
6831     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N0);
6832   // fold (fmul X, -1.0) -> (fneg X)
6833   if (N1CFP && N1CFP->isExactlyValue(-1.0))
6834     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6835       return DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0);
6836
6837   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
6838   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6839                                        &DAG.getTarget().Options)) {
6840     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6841                                          &DAG.getTarget().Options)) {
6842       // Both can be negated for free, check to see if at least one is cheaper
6843       // negated.
6844       if (LHSNeg == 2 || RHSNeg == 2)
6845         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6846                            GetNegatedExpression(N0, DAG, LegalOperations),
6847                            GetNegatedExpression(N1, DAG, LegalOperations));
6848     }
6849   }
6850
6851   // If allowed, fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
6852   if (DAG.getTarget().Options.UnsafeFPMath &&
6853       N1CFP && N0.getOpcode() == ISD::FMUL &&
6854       N0.getNode()->hasOneUse() && isa<ConstantFPSDNode>(N0.getOperand(1)))
6855     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0.getOperand(0),
6856                        DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6857                                    N0.getOperand(1), N1));
6858
6859   return SDValue();
6860 }
6861
6862 SDValue DAGCombiner::visitFMA(SDNode *N) {
6863   SDValue N0 = N->getOperand(0);
6864   SDValue N1 = N->getOperand(1);
6865   SDValue N2 = N->getOperand(2);
6866   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6867   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6868   EVT VT = N->getValueType(0);
6869   SDLoc dl(N);
6870
6871   if (DAG.getTarget().Options.UnsafeFPMath) {
6872     if (N0CFP && N0CFP->isZero())
6873       return N2;
6874     if (N1CFP && N1CFP->isZero())
6875       return N2;
6876   }
6877   if (N0CFP && N0CFP->isExactlyValue(1.0))
6878     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N2);
6879   if (N1CFP && N1CFP->isExactlyValue(1.0))
6880     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N2);
6881
6882   // Canonicalize (fma c, x, y) -> (fma x, c, y)
6883   if (N0CFP && !N1CFP)
6884     return DAG.getNode(ISD::FMA, SDLoc(N), VT, N1, N0, N2);
6885
6886   // (fma x, c1, (fmul x, c2)) -> (fmul x, c1+c2)
6887   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6888       N2.getOpcode() == ISD::FMUL &&
6889       N0 == N2.getOperand(0) &&
6890       N2.getOperand(1).getOpcode() == ISD::ConstantFP) {
6891     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6892                        DAG.getNode(ISD::FADD, dl, VT, N1, N2.getOperand(1)));
6893   }
6894
6895
6896   // (fma (fmul x, c1), c2, y) -> (fma x, c1*c2, y)
6897   if (DAG.getTarget().Options.UnsafeFPMath &&
6898       N0.getOpcode() == ISD::FMUL && N1CFP &&
6899       N0.getOperand(1).getOpcode() == ISD::ConstantFP) {
6900     return DAG.getNode(ISD::FMA, dl, VT,
6901                        N0.getOperand(0),
6902                        DAG.getNode(ISD::FMUL, dl, VT, N1, N0.getOperand(1)),
6903                        N2);
6904   }
6905
6906   // (fma x, 1, y) -> (fadd x, y)
6907   // (fma x, -1, y) -> (fadd (fneg x), y)
6908   if (N1CFP) {
6909     if (N1CFP->isExactlyValue(1.0))
6910       return DAG.getNode(ISD::FADD, dl, VT, N0, N2);
6911
6912     if (N1CFP->isExactlyValue(-1.0) &&
6913         (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))) {
6914       SDValue RHSNeg = DAG.getNode(ISD::FNEG, dl, VT, N0);
6915       AddToWorklist(RHSNeg.getNode());
6916       return DAG.getNode(ISD::FADD, dl, VT, N2, RHSNeg);
6917     }
6918   }
6919
6920   // (fma x, c, x) -> (fmul x, (c+1))
6921   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP && N0 == N2)
6922     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6923                        DAG.getNode(ISD::FADD, dl, VT,
6924                                    N1, DAG.getConstantFP(1.0, VT)));
6925
6926   // (fma x, c, (fneg x)) -> (fmul x, (c-1))
6927   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6928       N2.getOpcode() == ISD::FNEG && N2.getOperand(0) == N0)
6929     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6930                        DAG.getNode(ISD::FADD, dl, VT,
6931                                    N1, DAG.getConstantFP(-1.0, VT)));
6932
6933
6934   return SDValue();
6935 }
6936
6937 SDValue DAGCombiner::visitFDIV(SDNode *N) {
6938   SDValue N0 = N->getOperand(0);
6939   SDValue N1 = N->getOperand(1);
6940   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6941   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6942   EVT VT = N->getValueType(0);
6943   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6944
6945   // fold vector ops
6946   if (VT.isVector()) {
6947     SDValue FoldedVOp = SimplifyVBinOp(N);
6948     if (FoldedVOp.getNode()) return FoldedVOp;
6949   }
6950
6951   // fold (fdiv c1, c2) -> c1/c2
6952   if (N0CFP && N1CFP)
6953     return DAG.getNode(ISD::FDIV, SDLoc(N), VT, N0, N1);
6954
6955   // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
6956   if (N1CFP && DAG.getTarget().Options.UnsafeFPMath) {
6957     // Compute the reciprocal 1.0 / c2.
6958     APFloat N1APF = N1CFP->getValueAPF();
6959     APFloat Recip(N1APF.getSemantics(), 1); // 1.0
6960     APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
6961     // Only do the transform if the reciprocal is a legal fp immediate that
6962     // isn't too nasty (eg NaN, denormal, ...).
6963     if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
6964         (!LegalOperations ||
6965          // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
6966          // backend)... we should handle this gracefully after Legalize.
6967          // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
6968          TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
6969          TLI.isFPImmLegal(Recip, VT)))
6970       return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0,
6971                          DAG.getConstantFP(Recip, VT));
6972   }
6973
6974   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
6975   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6976                                        &DAG.getTarget().Options)) {
6977     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6978                                          &DAG.getTarget().Options)) {
6979       // Both can be negated for free, check to see if at least one is cheaper
6980       // negated.
6981       if (LHSNeg == 2 || RHSNeg == 2)
6982         return DAG.getNode(ISD::FDIV, SDLoc(N), VT,
6983                            GetNegatedExpression(N0, DAG, LegalOperations),
6984                            GetNegatedExpression(N1, DAG, LegalOperations));
6985     }
6986   }
6987
6988   return SDValue();
6989 }
6990
6991 SDValue DAGCombiner::visitFREM(SDNode *N) {
6992   SDValue N0 = N->getOperand(0);
6993   SDValue N1 = N->getOperand(1);
6994   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6995   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6996   EVT VT = N->getValueType(0);
6997
6998   // fold (frem c1, c2) -> fmod(c1,c2)
6999   if (N0CFP && N1CFP)
7000     return DAG.getNode(ISD::FREM, SDLoc(N), VT, N0, N1);
7001
7002   return SDValue();
7003 }
7004
7005 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
7006   SDValue N0 = N->getOperand(0);
7007   SDValue N1 = N->getOperand(1);
7008   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7009   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
7010   EVT VT = N->getValueType(0);
7011
7012   if (N0CFP && N1CFP)  // Constant fold
7013     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT, N0, N1);
7014
7015   if (N1CFP) {
7016     const APFloat& V = N1CFP->getValueAPF();
7017     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
7018     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
7019     if (!V.isNegative()) {
7020       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
7021         return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
7022     } else {
7023       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
7024         return DAG.getNode(ISD::FNEG, SDLoc(N), VT,
7025                            DAG.getNode(ISD::FABS, SDLoc(N0), VT, N0));
7026     }
7027   }
7028
7029   // copysign(fabs(x), y) -> copysign(x, y)
7030   // copysign(fneg(x), y) -> copysign(x, y)
7031   // copysign(copysign(x,z), y) -> copysign(x, y)
7032   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
7033       N0.getOpcode() == ISD::FCOPYSIGN)
7034     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
7035                        N0.getOperand(0), N1);
7036
7037   // copysign(x, abs(y)) -> abs(x)
7038   if (N1.getOpcode() == ISD::FABS)
7039     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
7040
7041   // copysign(x, copysign(y,z)) -> copysign(x, z)
7042   if (N1.getOpcode() == ISD::FCOPYSIGN)
7043     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
7044                        N0, N1.getOperand(1));
7045
7046   // copysign(x, fp_extend(y)) -> copysign(x, y)
7047   // copysign(x, fp_round(y)) -> copysign(x, y)
7048   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
7049     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
7050                        N0, N1.getOperand(0));
7051
7052   return SDValue();
7053 }
7054
7055 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
7056   SDValue N0 = N->getOperand(0);
7057   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
7058   EVT VT = N->getValueType(0);
7059   EVT OpVT = N0.getValueType();
7060
7061   // fold (sint_to_fp c1) -> c1fp
7062   if (N0C &&
7063       // ...but only if the target supports immediate floating-point values
7064       (!LegalOperations ||
7065        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
7066     return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
7067
7068   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
7069   // but UINT_TO_FP is legal on this target, try to convert.
7070   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
7071       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
7072     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
7073     if (DAG.SignBitIsZero(N0))
7074       return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
7075   }
7076
7077   // The next optimizations are desirable only if SELECT_CC can be lowered.
7078   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT) || !LegalOperations) {
7079     // fold (sint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
7080     if (N0.getOpcode() == ISD::SETCC && N0.getValueType() == MVT::i1 &&
7081         !VT.isVector() &&
7082         (!LegalOperations ||
7083          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
7084       SDValue Ops[] =
7085         { N0.getOperand(0), N0.getOperand(1),
7086           DAG.getConstantFP(-1.0, VT) , DAG.getConstantFP(0.0, VT),
7087           N0.getOperand(2) };
7088       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops);
7089     }
7090
7091     // fold (sint_to_fp (zext (setcc x, y, cc))) ->
7092     //      (select_cc x, y, 1.0, 0.0,, cc)
7093     if (N0.getOpcode() == ISD::ZERO_EXTEND &&
7094         N0.getOperand(0).getOpcode() == ISD::SETCC &&!VT.isVector() &&
7095         (!LegalOperations ||
7096          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
7097       SDValue Ops[] =
7098         { N0.getOperand(0).getOperand(0), N0.getOperand(0).getOperand(1),
7099           DAG.getConstantFP(1.0, VT) , DAG.getConstantFP(0.0, VT),
7100           N0.getOperand(0).getOperand(2) };
7101       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops);
7102     }
7103   }
7104
7105   return SDValue();
7106 }
7107
7108 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
7109   SDValue N0 = N->getOperand(0);
7110   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
7111   EVT VT = N->getValueType(0);
7112   EVT OpVT = N0.getValueType();
7113
7114   // fold (uint_to_fp c1) -> c1fp
7115   if (N0C &&
7116       // ...but only if the target supports immediate floating-point values
7117       (!LegalOperations ||
7118        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
7119     return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
7120
7121   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
7122   // but SINT_TO_FP is legal on this target, try to convert.
7123   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
7124       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
7125     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
7126     if (DAG.SignBitIsZero(N0))
7127       return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
7128   }
7129
7130   // The next optimizations are desirable only if SELECT_CC can be lowered.
7131   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT) || !LegalOperations) {
7132     // fold (uint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
7133
7134     if (N0.getOpcode() == ISD::SETCC && !VT.isVector() &&
7135         (!LegalOperations ||
7136          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
7137       SDValue Ops[] =
7138         { N0.getOperand(0), N0.getOperand(1),
7139           DAG.getConstantFP(1.0, VT),  DAG.getConstantFP(0.0, VT),
7140           N0.getOperand(2) };
7141       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops);
7142     }
7143   }
7144
7145   return SDValue();
7146 }
7147
7148 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
7149   SDValue N0 = N->getOperand(0);
7150   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7151   EVT VT = N->getValueType(0);
7152
7153   // fold (fp_to_sint c1fp) -> c1
7154   if (N0CFP)
7155     return DAG.getNode(ISD::FP_TO_SINT, SDLoc(N), VT, N0);
7156
7157   return SDValue();
7158 }
7159
7160 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
7161   SDValue N0 = N->getOperand(0);
7162   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7163   EVT VT = N->getValueType(0);
7164
7165   // fold (fp_to_uint c1fp) -> c1
7166   if (N0CFP)
7167     return DAG.getNode(ISD::FP_TO_UINT, SDLoc(N), VT, N0);
7168
7169   return SDValue();
7170 }
7171
7172 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
7173   SDValue N0 = N->getOperand(0);
7174   SDValue N1 = N->getOperand(1);
7175   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7176   EVT VT = N->getValueType(0);
7177
7178   // fold (fp_round c1fp) -> c1fp
7179   if (N0CFP)
7180     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0, N1);
7181
7182   // fold (fp_round (fp_extend x)) -> x
7183   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
7184     return N0.getOperand(0);
7185
7186   // fold (fp_round (fp_round x)) -> (fp_round x)
7187   if (N0.getOpcode() == ISD::FP_ROUND) {
7188     // This is a value preserving truncation if both round's are.
7189     bool IsTrunc = N->getConstantOperandVal(1) == 1 &&
7190                    N0.getNode()->getConstantOperandVal(1) == 1;
7191     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0.getOperand(0),
7192                        DAG.getIntPtrConstant(IsTrunc));
7193   }
7194
7195   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
7196   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
7197     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, SDLoc(N0), VT,
7198                               N0.getOperand(0), N1);
7199     AddToWorklist(Tmp.getNode());
7200     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
7201                        Tmp, N0.getOperand(1));
7202   }
7203
7204   return SDValue();
7205 }
7206
7207 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
7208   SDValue N0 = N->getOperand(0);
7209   EVT VT = N->getValueType(0);
7210   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
7211   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7212
7213   // fold (fp_round_inreg c1fp) -> c1fp
7214   if (N0CFP && isTypeLegal(EVT)) {
7215     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), EVT);
7216     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, Round);
7217   }
7218
7219   return SDValue();
7220 }
7221
7222 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
7223   SDValue N0 = N->getOperand(0);
7224   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7225   EVT VT = N->getValueType(0);
7226
7227   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
7228   if (N->hasOneUse() &&
7229       N->use_begin()->getOpcode() == ISD::FP_ROUND)
7230     return SDValue();
7231
7232   // fold (fp_extend c1fp) -> c1fp
7233   if (N0CFP)
7234     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, N0);
7235
7236   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
7237   // value of X.
7238   if (N0.getOpcode() == ISD::FP_ROUND
7239       && N0.getNode()->getConstantOperandVal(1) == 1) {
7240     SDValue In = N0.getOperand(0);
7241     if (In.getValueType() == VT) return In;
7242     if (VT.bitsLT(In.getValueType()))
7243       return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT,
7244                          In, N0.getOperand(1));
7245     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, In);
7246   }
7247
7248   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
7249   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7250        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType())) {
7251     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
7252     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
7253                                      LN0->getChain(),
7254                                      LN0->getBasePtr(), N0.getValueType(),
7255                                      LN0->getMemOperand());
7256     CombineTo(N, ExtLoad);
7257     CombineTo(N0.getNode(),
7258               DAG.getNode(ISD::FP_ROUND, SDLoc(N0),
7259                           N0.getValueType(), ExtLoad, DAG.getIntPtrConstant(1)),
7260               ExtLoad.getValue(1));
7261     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7262   }
7263
7264   return SDValue();
7265 }
7266
7267 SDValue DAGCombiner::visitFNEG(SDNode *N) {
7268   SDValue N0 = N->getOperand(0);
7269   EVT VT = N->getValueType(0);
7270
7271   if (VT.isVector()) {
7272     SDValue FoldedVOp = SimplifyVUnaryOp(N);
7273     if (FoldedVOp.getNode()) return FoldedVOp;
7274   }
7275
7276   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
7277                          &DAG.getTarget().Options))
7278     return GetNegatedExpression(N0, DAG, LegalOperations);
7279
7280   // Transform fneg(bitconvert(x)) -> bitconvert(x^sign) to avoid loading
7281   // constant pool values.
7282   if (!TLI.isFNegFree(VT) && N0.getOpcode() == ISD::BITCAST &&
7283       !VT.isVector() &&
7284       N0.getNode()->hasOneUse() &&
7285       N0.getOperand(0).getValueType().isInteger()) {
7286     SDValue Int = N0.getOperand(0);
7287     EVT IntVT = Int.getValueType();
7288     if (IntVT.isInteger() && !IntVT.isVector()) {
7289       Int = DAG.getNode(ISD::XOR, SDLoc(N0), IntVT, Int,
7290               DAG.getConstant(APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
7291       AddToWorklist(Int.getNode());
7292       return DAG.getNode(ISD::BITCAST, SDLoc(N),
7293                          VT, Int);
7294     }
7295   }
7296
7297   // (fneg (fmul c, x)) -> (fmul -c, x)
7298   if (N0.getOpcode() == ISD::FMUL) {
7299     ConstantFPSDNode *CFP1 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
7300     if (CFP1) {
7301       APFloat CVal = CFP1->getValueAPF();
7302       CVal.changeSign();
7303       if (Level >= AfterLegalizeDAG &&
7304           (TLI.isFPImmLegal(CVal, N->getValueType(0)) ||
7305            TLI.isOperationLegal(ISD::ConstantFP, N->getValueType(0))))
7306         return DAG.getNode(
7307             ISD::FMUL, SDLoc(N), VT, N0.getOperand(0),
7308             DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0.getOperand(1)));
7309     }
7310   }
7311
7312   return SDValue();
7313 }
7314
7315 SDValue DAGCombiner::visitFCEIL(SDNode *N) {
7316   SDValue N0 = N->getOperand(0);
7317   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7318   EVT VT = N->getValueType(0);
7319
7320   // fold (fceil c1) -> fceil(c1)
7321   if (N0CFP)
7322     return DAG.getNode(ISD::FCEIL, SDLoc(N), VT, N0);
7323
7324   return SDValue();
7325 }
7326
7327 SDValue DAGCombiner::visitFTRUNC(SDNode *N) {
7328   SDValue N0 = N->getOperand(0);
7329   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7330   EVT VT = N->getValueType(0);
7331
7332   // fold (ftrunc c1) -> ftrunc(c1)
7333   if (N0CFP)
7334     return DAG.getNode(ISD::FTRUNC, SDLoc(N), VT, N0);
7335
7336   return SDValue();
7337 }
7338
7339 SDValue DAGCombiner::visitFFLOOR(SDNode *N) {
7340   SDValue N0 = N->getOperand(0);
7341   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7342   EVT VT = N->getValueType(0);
7343
7344   // fold (ffloor c1) -> ffloor(c1)
7345   if (N0CFP)
7346     return DAG.getNode(ISD::FFLOOR, SDLoc(N), VT, N0);
7347
7348   return SDValue();
7349 }
7350
7351 SDValue DAGCombiner::visitFABS(SDNode *N) {
7352   SDValue N0 = N->getOperand(0);
7353   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
7354   EVT VT = N->getValueType(0);
7355
7356   if (VT.isVector()) {
7357     SDValue FoldedVOp = SimplifyVUnaryOp(N);
7358     if (FoldedVOp.getNode()) return FoldedVOp;
7359   }
7360
7361   // fold (fabs c1) -> fabs(c1)
7362   if (N0CFP)
7363     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
7364   // fold (fabs (fabs x)) -> (fabs x)
7365   if (N0.getOpcode() == ISD::FABS)
7366     return N->getOperand(0);
7367   // fold (fabs (fneg x)) -> (fabs x)
7368   // fold (fabs (fcopysign x, y)) -> (fabs x)
7369   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
7370     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0.getOperand(0));
7371
7372   // Transform fabs(bitconvert(x)) -> bitconvert(x&~sign) to avoid loading
7373   // constant pool values.
7374   if (!TLI.isFAbsFree(VT) &&
7375       N0.getOpcode() == ISD::BITCAST && N0.getNode()->hasOneUse() &&
7376       N0.getOperand(0).getValueType().isInteger() &&
7377       !N0.getOperand(0).getValueType().isVector()) {
7378     SDValue Int = N0.getOperand(0);
7379     EVT IntVT = Int.getValueType();
7380     if (IntVT.isInteger() && !IntVT.isVector()) {
7381       Int = DAG.getNode(ISD::AND, SDLoc(N0), IntVT, Int,
7382              DAG.getConstant(~APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
7383       AddToWorklist(Int.getNode());
7384       return DAG.getNode(ISD::BITCAST, SDLoc(N),
7385                          N->getValueType(0), Int);
7386     }
7387   }
7388
7389   return SDValue();
7390 }
7391
7392 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
7393   SDValue Chain = N->getOperand(0);
7394   SDValue N1 = N->getOperand(1);
7395   SDValue N2 = N->getOperand(2);
7396
7397   // If N is a constant we could fold this into a fallthrough or unconditional
7398   // branch. However that doesn't happen very often in normal code, because
7399   // Instcombine/SimplifyCFG should have handled the available opportunities.
7400   // If we did this folding here, it would be necessary to update the
7401   // MachineBasicBlock CFG, which is awkward.
7402
7403   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
7404   // on the target.
7405   if (N1.getOpcode() == ISD::SETCC &&
7406       TLI.isOperationLegalOrCustom(ISD::BR_CC,
7407                                    N1.getOperand(0).getValueType())) {
7408     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
7409                        Chain, N1.getOperand(2),
7410                        N1.getOperand(0), N1.getOperand(1), N2);
7411   }
7412
7413   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
7414       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
7415        (N1.getOperand(0).hasOneUse() &&
7416         N1.getOperand(0).getOpcode() == ISD::SRL))) {
7417     SDNode *Trunc = nullptr;
7418     if (N1.getOpcode() == ISD::TRUNCATE) {
7419       // Look pass the truncate.
7420       Trunc = N1.getNode();
7421       N1 = N1.getOperand(0);
7422     }
7423
7424     // Match this pattern so that we can generate simpler code:
7425     //
7426     //   %a = ...
7427     //   %b = and i32 %a, 2
7428     //   %c = srl i32 %b, 1
7429     //   brcond i32 %c ...
7430     //
7431     // into
7432     //
7433     //   %a = ...
7434     //   %b = and i32 %a, 2
7435     //   %c = setcc eq %b, 0
7436     //   brcond %c ...
7437     //
7438     // This applies only when the AND constant value has one bit set and the
7439     // SRL constant is equal to the log2 of the AND constant. The back-end is
7440     // smart enough to convert the result into a TEST/JMP sequence.
7441     SDValue Op0 = N1.getOperand(0);
7442     SDValue Op1 = N1.getOperand(1);
7443
7444     if (Op0.getOpcode() == ISD::AND &&
7445         Op1.getOpcode() == ISD::Constant) {
7446       SDValue AndOp1 = Op0.getOperand(1);
7447
7448       if (AndOp1.getOpcode() == ISD::Constant) {
7449         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
7450
7451         if (AndConst.isPowerOf2() &&
7452             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
7453           SDValue SetCC =
7454             DAG.getSetCC(SDLoc(N),
7455                          getSetCCResultType(Op0.getValueType()),
7456                          Op0, DAG.getConstant(0, Op0.getValueType()),
7457                          ISD::SETNE);
7458
7459           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, SDLoc(N),
7460                                           MVT::Other, Chain, SetCC, N2);
7461           // Don't add the new BRCond into the worklist or else SimplifySelectCC
7462           // will convert it back to (X & C1) >> C2.
7463           CombineTo(N, NewBRCond, false);
7464           // Truncate is dead.
7465           if (Trunc) {
7466             removeFromWorklist(Trunc);
7467             DAG.DeleteNode(Trunc);
7468           }
7469           // Replace the uses of SRL with SETCC
7470           WorklistRemover DeadNodes(*this);
7471           DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
7472           removeFromWorklist(N1.getNode());
7473           DAG.DeleteNode(N1.getNode());
7474           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7475         }
7476       }
7477     }
7478
7479     if (Trunc)
7480       // Restore N1 if the above transformation doesn't match.
7481       N1 = N->getOperand(1);
7482   }
7483
7484   // Transform br(xor(x, y)) -> br(x != y)
7485   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
7486   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
7487     SDNode *TheXor = N1.getNode();
7488     SDValue Op0 = TheXor->getOperand(0);
7489     SDValue Op1 = TheXor->getOperand(1);
7490     if (Op0.getOpcode() == Op1.getOpcode()) {
7491       // Avoid missing important xor optimizations.
7492       SDValue Tmp = visitXOR(TheXor);
7493       if (Tmp.getNode()) {
7494         if (Tmp.getNode() != TheXor) {
7495           DEBUG(dbgs() << "\nReplacing.8 ";
7496                 TheXor->dump(&DAG);
7497                 dbgs() << "\nWith: ";
7498                 Tmp.getNode()->dump(&DAG);
7499                 dbgs() << '\n');
7500           WorklistRemover DeadNodes(*this);
7501           DAG.ReplaceAllUsesOfValueWith(N1, Tmp);
7502           removeFromWorklist(TheXor);
7503           DAG.DeleteNode(TheXor);
7504           return DAG.getNode(ISD::BRCOND, SDLoc(N),
7505                              MVT::Other, Chain, Tmp, N2);
7506         }
7507
7508         // visitXOR has changed XOR's operands or replaced the XOR completely,
7509         // bail out.
7510         return SDValue(N, 0);
7511       }
7512     }
7513
7514     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
7515       bool Equal = false;
7516       if (ConstantSDNode *RHSCI = dyn_cast<ConstantSDNode>(Op0))
7517         if (RHSCI->getAPIntValue() == 1 && Op0.hasOneUse() &&
7518             Op0.getOpcode() == ISD::XOR) {
7519           TheXor = Op0.getNode();
7520           Equal = true;
7521         }
7522
7523       EVT SetCCVT = N1.getValueType();
7524       if (LegalTypes)
7525         SetCCVT = getSetCCResultType(SetCCVT);
7526       SDValue SetCC = DAG.getSetCC(SDLoc(TheXor),
7527                                    SetCCVT,
7528                                    Op0, Op1,
7529                                    Equal ? ISD::SETEQ : ISD::SETNE);
7530       // Replace the uses of XOR with SETCC
7531       WorklistRemover DeadNodes(*this);
7532       DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
7533       removeFromWorklist(N1.getNode());
7534       DAG.DeleteNode(N1.getNode());
7535       return DAG.getNode(ISD::BRCOND, SDLoc(N),
7536                          MVT::Other, Chain, SetCC, N2);
7537     }
7538   }
7539
7540   return SDValue();
7541 }
7542
7543 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
7544 //
7545 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
7546   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
7547   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
7548
7549   // If N is a constant we could fold this into a fallthrough or unconditional
7550   // branch. However that doesn't happen very often in normal code, because
7551   // Instcombine/SimplifyCFG should have handled the available opportunities.
7552   // If we did this folding here, it would be necessary to update the
7553   // MachineBasicBlock CFG, which is awkward.
7554
7555   // Use SimplifySetCC to simplify SETCC's.
7556   SDValue Simp = SimplifySetCC(getSetCCResultType(CondLHS.getValueType()),
7557                                CondLHS, CondRHS, CC->get(), SDLoc(N),
7558                                false);
7559   if (Simp.getNode()) AddToWorklist(Simp.getNode());
7560
7561   // fold to a simpler setcc
7562   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
7563     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
7564                        N->getOperand(0), Simp.getOperand(2),
7565                        Simp.getOperand(0), Simp.getOperand(1),
7566                        N->getOperand(4));
7567
7568   return SDValue();
7569 }
7570
7571 /// canFoldInAddressingMode - Return true if 'Use' is a load or a store that
7572 /// uses N as its base pointer and that N may be folded in the load / store
7573 /// addressing mode.
7574 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
7575                                     SelectionDAG &DAG,
7576                                     const TargetLowering &TLI) {
7577   EVT VT;
7578   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
7579     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
7580       return false;
7581     VT = Use->getValueType(0);
7582   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
7583     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
7584       return false;
7585     VT = ST->getValue().getValueType();
7586   } else
7587     return false;
7588
7589   TargetLowering::AddrMode AM;
7590   if (N->getOpcode() == ISD::ADD) {
7591     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
7592     if (Offset)
7593       // [reg +/- imm]
7594       AM.BaseOffs = Offset->getSExtValue();
7595     else
7596       // [reg +/- reg]
7597       AM.Scale = 1;
7598   } else if (N->getOpcode() == ISD::SUB) {
7599     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
7600     if (Offset)
7601       // [reg +/- imm]
7602       AM.BaseOffs = -Offset->getSExtValue();
7603     else
7604       // [reg +/- reg]
7605       AM.Scale = 1;
7606   } else
7607     return false;
7608
7609   return TLI.isLegalAddressingMode(AM, VT.getTypeForEVT(*DAG.getContext()));
7610 }
7611
7612 /// CombineToPreIndexedLoadStore - Try turning a load / store into a
7613 /// pre-indexed load / store when the base pointer is an add or subtract
7614 /// and it has other uses besides the load / store. After the
7615 /// transformation, the new indexed load / store has effectively folded
7616 /// the add / subtract in and all of its other uses are redirected to the
7617 /// new load / store.
7618 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
7619   if (Level < AfterLegalizeDAG)
7620     return false;
7621
7622   bool isLoad = true;
7623   SDValue Ptr;
7624   EVT VT;
7625   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
7626     if (LD->isIndexed())
7627       return false;
7628     VT = LD->getMemoryVT();
7629     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
7630         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
7631       return false;
7632     Ptr = LD->getBasePtr();
7633   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
7634     if (ST->isIndexed())
7635       return false;
7636     VT = ST->getMemoryVT();
7637     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
7638         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
7639       return false;
7640     Ptr = ST->getBasePtr();
7641     isLoad = false;
7642   } else {
7643     return false;
7644   }
7645
7646   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
7647   // out.  There is no reason to make this a preinc/predec.
7648   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
7649       Ptr.getNode()->hasOneUse())
7650     return false;
7651
7652   // Ask the target to do addressing mode selection.
7653   SDValue BasePtr;
7654   SDValue Offset;
7655   ISD::MemIndexedMode AM = ISD::UNINDEXED;
7656   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
7657     return false;
7658
7659   // Backends without true r+i pre-indexed forms may need to pass a
7660   // constant base with a variable offset so that constant coercion
7661   // will work with the patterns in canonical form.
7662   bool Swapped = false;
7663   if (isa<ConstantSDNode>(BasePtr)) {
7664     std::swap(BasePtr, Offset);
7665     Swapped = true;
7666   }
7667
7668   // Don't create a indexed load / store with zero offset.
7669   if (isa<ConstantSDNode>(Offset) &&
7670       cast<ConstantSDNode>(Offset)->isNullValue())
7671     return false;
7672
7673   // Try turning it into a pre-indexed load / store except when:
7674   // 1) The new base ptr is a frame index.
7675   // 2) If N is a store and the new base ptr is either the same as or is a
7676   //    predecessor of the value being stored.
7677   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
7678   //    that would create a cycle.
7679   // 4) All uses are load / store ops that use it as old base ptr.
7680
7681   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
7682   // (plus the implicit offset) to a register to preinc anyway.
7683   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7684     return false;
7685
7686   // Check #2.
7687   if (!isLoad) {
7688     SDValue Val = cast<StoreSDNode>(N)->getValue();
7689     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
7690       return false;
7691   }
7692
7693   // If the offset is a constant, there may be other adds of constants that
7694   // can be folded with this one. We should do this to avoid having to keep
7695   // a copy of the original base pointer.
7696   SmallVector<SDNode *, 16> OtherUses;
7697   if (isa<ConstantSDNode>(Offset))
7698     for (SDNode *Use : BasePtr.getNode()->uses()) {
7699       if (Use == Ptr.getNode())
7700         continue;
7701
7702       if (Use->isPredecessorOf(N))
7703         continue;
7704
7705       if (Use->getOpcode() != ISD::ADD && Use->getOpcode() != ISD::SUB) {
7706         OtherUses.clear();
7707         break;
7708       }
7709
7710       SDValue Op0 = Use->getOperand(0), Op1 = Use->getOperand(1);
7711       if (Op1.getNode() == BasePtr.getNode())
7712         std::swap(Op0, Op1);
7713       assert(Op0.getNode() == BasePtr.getNode() &&
7714              "Use of ADD/SUB but not an operand");
7715
7716       if (!isa<ConstantSDNode>(Op1)) {
7717         OtherUses.clear();
7718         break;
7719       }
7720
7721       // FIXME: In some cases, we can be smarter about this.
7722       if (Op1.getValueType() != Offset.getValueType()) {
7723         OtherUses.clear();
7724         break;
7725       }
7726
7727       OtherUses.push_back(Use);
7728     }
7729
7730   if (Swapped)
7731     std::swap(BasePtr, Offset);
7732
7733   // Now check for #3 and #4.
7734   bool RealUse = false;
7735
7736   // Caches for hasPredecessorHelper
7737   SmallPtrSet<const SDNode *, 32> Visited;
7738   SmallVector<const SDNode *, 16> Worklist;
7739
7740   for (SDNode *Use : Ptr.getNode()->uses()) {
7741     if (Use == N)
7742       continue;
7743     if (N->hasPredecessorHelper(Use, Visited, Worklist))
7744       return false;
7745
7746     // If Ptr may be folded in addressing mode of other use, then it's
7747     // not profitable to do this transformation.
7748     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
7749       RealUse = true;
7750   }
7751
7752   if (!RealUse)
7753     return false;
7754
7755   SDValue Result;
7756   if (isLoad)
7757     Result = DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
7758                                 BasePtr, Offset, AM);
7759   else
7760     Result = DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
7761                                  BasePtr, Offset, AM);
7762   ++PreIndexedNodes;
7763   ++NodesCombined;
7764   DEBUG(dbgs() << "\nReplacing.4 ";
7765         N->dump(&DAG);
7766         dbgs() << "\nWith: ";
7767         Result.getNode()->dump(&DAG);
7768         dbgs() << '\n');
7769   WorklistRemover DeadNodes(*this);
7770   if (isLoad) {
7771     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
7772     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
7773   } else {
7774     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
7775   }
7776
7777   // Finally, since the node is now dead, remove it from the graph.
7778   DAG.DeleteNode(N);
7779
7780   if (Swapped)
7781     std::swap(BasePtr, Offset);
7782
7783   // Replace other uses of BasePtr that can be updated to use Ptr
7784   for (unsigned i = 0, e = OtherUses.size(); i != e; ++i) {
7785     unsigned OffsetIdx = 1;
7786     if (OtherUses[i]->getOperand(OffsetIdx).getNode() == BasePtr.getNode())
7787       OffsetIdx = 0;
7788     assert(OtherUses[i]->getOperand(!OffsetIdx).getNode() ==
7789            BasePtr.getNode() && "Expected BasePtr operand");
7790
7791     // We need to replace ptr0 in the following expression:
7792     //   x0 * offset0 + y0 * ptr0 = t0
7793     // knowing that
7794     //   x1 * offset1 + y1 * ptr0 = t1 (the indexed load/store)
7795     //
7796     // where x0, x1, y0 and y1 in {-1, 1} are given by the types of the
7797     // indexed load/store and the expresion that needs to be re-written.
7798     //
7799     // Therefore, we have:
7800     //   t0 = (x0 * offset0 - x1 * y0 * y1 *offset1) + (y0 * y1) * t1
7801
7802     ConstantSDNode *CN =
7803       cast<ConstantSDNode>(OtherUses[i]->getOperand(OffsetIdx));
7804     int X0, X1, Y0, Y1;
7805     APInt Offset0 = CN->getAPIntValue();
7806     APInt Offset1 = cast<ConstantSDNode>(Offset)->getAPIntValue();
7807
7808     X0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 1) ? -1 : 1;
7809     Y0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 0) ? -1 : 1;
7810     X1 = (AM == ISD::PRE_DEC && !Swapped) ? -1 : 1;
7811     Y1 = (AM == ISD::PRE_DEC && Swapped) ? -1 : 1;
7812
7813     unsigned Opcode = (Y0 * Y1 < 0) ? ISD::SUB : ISD::ADD;
7814
7815     APInt CNV = Offset0;
7816     if (X0 < 0) CNV = -CNV;
7817     if (X1 * Y0 * Y1 < 0) CNV = CNV + Offset1;
7818     else CNV = CNV - Offset1;
7819
7820     // We can now generate the new expression.
7821     SDValue NewOp1 = DAG.getConstant(CNV, CN->getValueType(0));
7822     SDValue NewOp2 = Result.getValue(isLoad ? 1 : 0);
7823
7824     SDValue NewUse = DAG.getNode(Opcode,
7825                                  SDLoc(OtherUses[i]),
7826                                  OtherUses[i]->getValueType(0), NewOp1, NewOp2);
7827     DAG.ReplaceAllUsesOfValueWith(SDValue(OtherUses[i], 0), NewUse);
7828     removeFromWorklist(OtherUses[i]);
7829     DAG.DeleteNode(OtherUses[i]);
7830   }
7831
7832   // Replace the uses of Ptr with uses of the updated base value.
7833   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0));
7834   removeFromWorklist(Ptr.getNode());
7835   DAG.DeleteNode(Ptr.getNode());
7836
7837   return true;
7838 }
7839
7840 /// CombineToPostIndexedLoadStore - Try to combine a load / store with a
7841 /// add / sub of the base pointer node into a post-indexed load / store.
7842 /// The transformation folded the add / subtract into the new indexed
7843 /// load / store effectively and all of its uses are redirected to the
7844 /// new load / store.
7845 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
7846   if (Level < AfterLegalizeDAG)
7847     return false;
7848
7849   bool isLoad = true;
7850   SDValue Ptr;
7851   EVT VT;
7852   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
7853     if (LD->isIndexed())
7854       return false;
7855     VT = LD->getMemoryVT();
7856     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
7857         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
7858       return false;
7859     Ptr = LD->getBasePtr();
7860   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
7861     if (ST->isIndexed())
7862       return false;
7863     VT = ST->getMemoryVT();
7864     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
7865         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
7866       return false;
7867     Ptr = ST->getBasePtr();
7868     isLoad = false;
7869   } else {
7870     return false;
7871   }
7872
7873   if (Ptr.getNode()->hasOneUse())
7874     return false;
7875
7876   for (SDNode *Op : Ptr.getNode()->uses()) {
7877     if (Op == N ||
7878         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
7879       continue;
7880
7881     SDValue BasePtr;
7882     SDValue Offset;
7883     ISD::MemIndexedMode AM = ISD::UNINDEXED;
7884     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
7885       // Don't create a indexed load / store with zero offset.
7886       if (isa<ConstantSDNode>(Offset) &&
7887           cast<ConstantSDNode>(Offset)->isNullValue())
7888         continue;
7889
7890       // Try turning it into a post-indexed load / store except when
7891       // 1) All uses are load / store ops that use it as base ptr (and
7892       //    it may be folded as addressing mmode).
7893       // 2) Op must be independent of N, i.e. Op is neither a predecessor
7894       //    nor a successor of N. Otherwise, if Op is folded that would
7895       //    create a cycle.
7896
7897       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7898         continue;
7899
7900       // Check for #1.
7901       bool TryNext = false;
7902       for (SDNode *Use : BasePtr.getNode()->uses()) {
7903         if (Use == Ptr.getNode())
7904           continue;
7905
7906         // If all the uses are load / store addresses, then don't do the
7907         // transformation.
7908         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
7909           bool RealUse = false;
7910           for (SDNode *UseUse : Use->uses()) {
7911             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
7912               RealUse = true;
7913           }
7914
7915           if (!RealUse) {
7916             TryNext = true;
7917             break;
7918           }
7919         }
7920       }
7921
7922       if (TryNext)
7923         continue;
7924
7925       // Check for #2
7926       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
7927         SDValue Result = isLoad
7928           ? DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
7929                                BasePtr, Offset, AM)
7930           : DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
7931                                 BasePtr, Offset, AM);
7932         ++PostIndexedNodes;
7933         ++NodesCombined;
7934         DEBUG(dbgs() << "\nReplacing.5 ";
7935               N->dump(&DAG);
7936               dbgs() << "\nWith: ";
7937               Result.getNode()->dump(&DAG);
7938               dbgs() << '\n');
7939         WorklistRemover DeadNodes(*this);
7940         if (isLoad) {
7941           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
7942           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
7943         } else {
7944           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
7945         }
7946
7947         // Finally, since the node is now dead, remove it from the graph.
7948         DAG.DeleteNode(N);
7949
7950         // Replace the uses of Use with uses of the updated base value.
7951         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
7952                                       Result.getValue(isLoad ? 1 : 0));
7953         removeFromWorklist(Op);
7954         DAG.DeleteNode(Op);
7955         return true;
7956       }
7957     }
7958   }
7959
7960   return false;
7961 }
7962
7963 SDValue DAGCombiner::visitLOAD(SDNode *N) {
7964   LoadSDNode *LD  = cast<LoadSDNode>(N);
7965   SDValue Chain = LD->getChain();
7966   SDValue Ptr   = LD->getBasePtr();
7967
7968   // If load is not volatile and there are no uses of the loaded value (and
7969   // the updated indexed value in case of indexed loads), change uses of the
7970   // chain value into uses of the chain input (i.e. delete the dead load).
7971   if (!LD->isVolatile()) {
7972     if (N->getValueType(1) == MVT::Other) {
7973       // Unindexed loads.
7974       if (!N->hasAnyUseOfValue(0)) {
7975         // It's not safe to use the two value CombineTo variant here. e.g.
7976         // v1, chain2 = load chain1, loc
7977         // v2, chain3 = load chain2, loc
7978         // v3         = add v2, c
7979         // Now we replace use of chain2 with chain1.  This makes the second load
7980         // isomorphic to the one we are deleting, and thus makes this load live.
7981         DEBUG(dbgs() << "\nReplacing.6 ";
7982               N->dump(&DAG);
7983               dbgs() << "\nWith chain: ";
7984               Chain.getNode()->dump(&DAG);
7985               dbgs() << "\n");
7986         WorklistRemover DeadNodes(*this);
7987         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
7988
7989         if (N->use_empty()) {
7990           removeFromWorklist(N);
7991           DAG.DeleteNode(N);
7992         }
7993
7994         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7995       }
7996     } else {
7997       // Indexed loads.
7998       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
7999       if (!N->hasAnyUseOfValue(0) && !N->hasAnyUseOfValue(1)) {
8000         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
8001         DEBUG(dbgs() << "\nReplacing.7 ";
8002               N->dump(&DAG);
8003               dbgs() << "\nWith: ";
8004               Undef.getNode()->dump(&DAG);
8005               dbgs() << " and 2 other values\n");
8006         WorklistRemover DeadNodes(*this);
8007         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef);
8008         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1),
8009                                       DAG.getUNDEF(N->getValueType(1)));
8010         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain);
8011         removeFromWorklist(N);
8012         DAG.DeleteNode(N);
8013         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
8014       }
8015     }
8016   }
8017
8018   // If this load is directly stored, replace the load value with the stored
8019   // value.
8020   // TODO: Handle store large -> read small portion.
8021   // TODO: Handle TRUNCSTORE/LOADEXT
8022   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
8023     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
8024       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
8025       if (PrevST->getBasePtr() == Ptr &&
8026           PrevST->getValue().getValueType() == N->getValueType(0))
8027       return CombineTo(N, Chain.getOperand(1), Chain);
8028     }
8029   }
8030
8031   // Try to infer better alignment information than the load already has.
8032   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
8033     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
8034       if (Align > LD->getMemOperand()->getBaseAlignment()) {
8035         SDValue NewLoad =
8036                DAG.getExtLoad(LD->getExtensionType(), SDLoc(N),
8037                               LD->getValueType(0),
8038                               Chain, Ptr, LD->getPointerInfo(),
8039                               LD->getMemoryVT(),
8040                               LD->isVolatile(), LD->isNonTemporal(), Align,
8041                               LD->getAAInfo());
8042         return CombineTo(N, NewLoad, SDValue(NewLoad.getNode(), 1), true);
8043       }
8044     }
8045   }
8046
8047   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA :
8048     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
8049 #ifndef NDEBUG
8050   if (CombinerAAOnlyFunc.getNumOccurrences() &&
8051       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
8052     UseAA = false;
8053 #endif
8054   if (UseAA && LD->isUnindexed()) {
8055     // Walk up chain skipping non-aliasing memory nodes.
8056     SDValue BetterChain = FindBetterChain(N, Chain);
8057
8058     // If there is a better chain.
8059     if (Chain != BetterChain) {
8060       SDValue ReplLoad;
8061
8062       // Replace the chain to void dependency.
8063       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
8064         ReplLoad = DAG.getLoad(N->getValueType(0), SDLoc(LD),
8065                                BetterChain, Ptr, LD->getMemOperand());
8066       } else {
8067         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD),
8068                                   LD->getValueType(0),
8069                                   BetterChain, Ptr, LD->getMemoryVT(),
8070                                   LD->getMemOperand());
8071       }
8072
8073       // Create token factor to keep old chain connected.
8074       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
8075                                   MVT::Other, Chain, ReplLoad.getValue(1));
8076
8077       // Make sure the new and old chains are cleaned up.
8078       AddToWorklist(Token.getNode());
8079
8080       // Replace uses with load result and token factor. Don't add users
8081       // to work list.
8082       return CombineTo(N, ReplLoad.getValue(0), Token, false);
8083     }
8084   }
8085
8086   // Try transforming N to an indexed load.
8087   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
8088     return SDValue(N, 0);
8089
8090   // Try to slice up N to more direct loads if the slices are mapped to
8091   // different register banks or pairing can take place.
8092   if (SliceUpLoad(N))
8093     return SDValue(N, 0);
8094
8095   return SDValue();
8096 }
8097
8098 namespace {
8099 /// \brief Helper structure used to slice a load in smaller loads.
8100 /// Basically a slice is obtained from the following sequence:
8101 /// Origin = load Ty1, Base
8102 /// Shift = srl Ty1 Origin, CstTy Amount
8103 /// Inst = trunc Shift to Ty2
8104 ///
8105 /// Then, it will be rewriten into:
8106 /// Slice = load SliceTy, Base + SliceOffset
8107 /// [Inst = zext Slice to Ty2], only if SliceTy <> Ty2
8108 ///
8109 /// SliceTy is deduced from the number of bits that are actually used to
8110 /// build Inst.
8111 struct LoadedSlice {
8112   /// \brief Helper structure used to compute the cost of a slice.
8113   struct Cost {
8114     /// Are we optimizing for code size.
8115     bool ForCodeSize;
8116     /// Various cost.
8117     unsigned Loads;
8118     unsigned Truncates;
8119     unsigned CrossRegisterBanksCopies;
8120     unsigned ZExts;
8121     unsigned Shift;
8122
8123     Cost(bool ForCodeSize = false)
8124         : ForCodeSize(ForCodeSize), Loads(0), Truncates(0),
8125           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {}
8126
8127     /// \brief Get the cost of one isolated slice.
8128     Cost(const LoadedSlice &LS, bool ForCodeSize = false)
8129         : ForCodeSize(ForCodeSize), Loads(1), Truncates(0),
8130           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {
8131       EVT TruncType = LS.Inst->getValueType(0);
8132       EVT LoadedType = LS.getLoadedType();
8133       if (TruncType != LoadedType &&
8134           !LS.DAG->getTargetLoweringInfo().isZExtFree(LoadedType, TruncType))
8135         ZExts = 1;
8136     }
8137
8138     /// \brief Account for slicing gain in the current cost.
8139     /// Slicing provide a few gains like removing a shift or a
8140     /// truncate. This method allows to grow the cost of the original
8141     /// load with the gain from this slice.
8142     void addSliceGain(const LoadedSlice &LS) {
8143       // Each slice saves a truncate.
8144       const TargetLowering &TLI = LS.DAG->getTargetLoweringInfo();
8145       if (!TLI.isTruncateFree(LS.Inst->getValueType(0),
8146                               LS.Inst->getOperand(0).getValueType()))
8147         ++Truncates;
8148       // If there is a shift amount, this slice gets rid of it.
8149       if (LS.Shift)
8150         ++Shift;
8151       // If this slice can merge a cross register bank copy, account for it.
8152       if (LS.canMergeExpensiveCrossRegisterBankCopy())
8153         ++CrossRegisterBanksCopies;
8154     }
8155
8156     Cost &operator+=(const Cost &RHS) {
8157       Loads += RHS.Loads;
8158       Truncates += RHS.Truncates;
8159       CrossRegisterBanksCopies += RHS.CrossRegisterBanksCopies;
8160       ZExts += RHS.ZExts;
8161       Shift += RHS.Shift;
8162       return *this;
8163     }
8164
8165     bool operator==(const Cost &RHS) const {
8166       return Loads == RHS.Loads && Truncates == RHS.Truncates &&
8167              CrossRegisterBanksCopies == RHS.CrossRegisterBanksCopies &&
8168              ZExts == RHS.ZExts && Shift == RHS.Shift;
8169     }
8170
8171     bool operator!=(const Cost &RHS) const { return !(*this == RHS); }
8172
8173     bool operator<(const Cost &RHS) const {
8174       // Assume cross register banks copies are as expensive as loads.
8175       // FIXME: Do we want some more target hooks?
8176       unsigned ExpensiveOpsLHS = Loads + CrossRegisterBanksCopies;
8177       unsigned ExpensiveOpsRHS = RHS.Loads + RHS.CrossRegisterBanksCopies;
8178       // Unless we are optimizing for code size, consider the
8179       // expensive operation first.
8180       if (!ForCodeSize && ExpensiveOpsLHS != ExpensiveOpsRHS)
8181         return ExpensiveOpsLHS < ExpensiveOpsRHS;
8182       return (Truncates + ZExts + Shift + ExpensiveOpsLHS) <
8183              (RHS.Truncates + RHS.ZExts + RHS.Shift + ExpensiveOpsRHS);
8184     }
8185
8186     bool operator>(const Cost &RHS) const { return RHS < *this; }
8187
8188     bool operator<=(const Cost &RHS) const { return !(RHS < *this); }
8189
8190     bool operator>=(const Cost &RHS) const { return !(*this < RHS); }
8191   };
8192   // The last instruction that represent the slice. This should be a
8193   // truncate instruction.
8194   SDNode *Inst;
8195   // The original load instruction.
8196   LoadSDNode *Origin;
8197   // The right shift amount in bits from the original load.
8198   unsigned Shift;
8199   // The DAG from which Origin came from.
8200   // This is used to get some contextual information about legal types, etc.
8201   SelectionDAG *DAG;
8202
8203   LoadedSlice(SDNode *Inst = nullptr, LoadSDNode *Origin = nullptr,
8204               unsigned Shift = 0, SelectionDAG *DAG = nullptr)
8205       : Inst(Inst), Origin(Origin), Shift(Shift), DAG(DAG) {}
8206
8207   LoadedSlice(const LoadedSlice &LS)
8208       : Inst(LS.Inst), Origin(LS.Origin), Shift(LS.Shift), DAG(LS.DAG) {}
8209
8210   /// \brief Get the bits used in a chunk of bits \p BitWidth large.
8211   /// \return Result is \p BitWidth and has used bits set to 1 and
8212   ///         not used bits set to 0.
8213   APInt getUsedBits() const {
8214     // Reproduce the trunc(lshr) sequence:
8215     // - Start from the truncated value.
8216     // - Zero extend to the desired bit width.
8217     // - Shift left.
8218     assert(Origin && "No original load to compare against.");
8219     unsigned BitWidth = Origin->getValueSizeInBits(0);
8220     assert(Inst && "This slice is not bound to an instruction");
8221     assert(Inst->getValueSizeInBits(0) <= BitWidth &&
8222            "Extracted slice is bigger than the whole type!");
8223     APInt UsedBits(Inst->getValueSizeInBits(0), 0);
8224     UsedBits.setAllBits();
8225     UsedBits = UsedBits.zext(BitWidth);
8226     UsedBits <<= Shift;
8227     return UsedBits;
8228   }
8229
8230   /// \brief Get the size of the slice to be loaded in bytes.
8231   unsigned getLoadedSize() const {
8232     unsigned SliceSize = getUsedBits().countPopulation();
8233     assert(!(SliceSize & 0x7) && "Size is not a multiple of a byte.");
8234     return SliceSize / 8;
8235   }
8236
8237   /// \brief Get the type that will be loaded for this slice.
8238   /// Note: This may not be the final type for the slice.
8239   EVT getLoadedType() const {
8240     assert(DAG && "Missing context");
8241     LLVMContext &Ctxt = *DAG->getContext();
8242     return EVT::getIntegerVT(Ctxt, getLoadedSize() * 8);
8243   }
8244
8245   /// \brief Get the alignment of the load used for this slice.
8246   unsigned getAlignment() const {
8247     unsigned Alignment = Origin->getAlignment();
8248     unsigned Offset = getOffsetFromBase();
8249     if (Offset != 0)
8250       Alignment = MinAlign(Alignment, Alignment + Offset);
8251     return Alignment;
8252   }
8253
8254   /// \brief Check if this slice can be rewritten with legal operations.
8255   bool isLegal() const {
8256     // An invalid slice is not legal.
8257     if (!Origin || !Inst || !DAG)
8258       return false;
8259
8260     // Offsets are for indexed load only, we do not handle that.
8261     if (Origin->getOffset().getOpcode() != ISD::UNDEF)
8262       return false;
8263
8264     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
8265
8266     // Check that the type is legal.
8267     EVT SliceType = getLoadedType();
8268     if (!TLI.isTypeLegal(SliceType))
8269       return false;
8270
8271     // Check that the load is legal for this type.
8272     if (!TLI.isOperationLegal(ISD::LOAD, SliceType))
8273       return false;
8274
8275     // Check that the offset can be computed.
8276     // 1. Check its type.
8277     EVT PtrType = Origin->getBasePtr().getValueType();
8278     if (PtrType == MVT::Untyped || PtrType.isExtended())
8279       return false;
8280
8281     // 2. Check that it fits in the immediate.
8282     if (!TLI.isLegalAddImmediate(getOffsetFromBase()))
8283       return false;
8284
8285     // 3. Check that the computation is legal.
8286     if (!TLI.isOperationLegal(ISD::ADD, PtrType))
8287       return false;
8288
8289     // Check that the zext is legal if it needs one.
8290     EVT TruncateType = Inst->getValueType(0);
8291     if (TruncateType != SliceType &&
8292         !TLI.isOperationLegal(ISD::ZERO_EXTEND, TruncateType))
8293       return false;
8294
8295     return true;
8296   }
8297
8298   /// \brief Get the offset in bytes of this slice in the original chunk of
8299   /// bits.
8300   /// \pre DAG != nullptr.
8301   uint64_t getOffsetFromBase() const {
8302     assert(DAG && "Missing context.");
8303     bool IsBigEndian =
8304         DAG->getTargetLoweringInfo().getDataLayout()->isBigEndian();
8305     assert(!(Shift & 0x7) && "Shifts not aligned on Bytes are not supported.");
8306     uint64_t Offset = Shift / 8;
8307     unsigned TySizeInBytes = Origin->getValueSizeInBits(0) / 8;
8308     assert(!(Origin->getValueSizeInBits(0) & 0x7) &&
8309            "The size of the original loaded type is not a multiple of a"
8310            " byte.");
8311     // If Offset is bigger than TySizeInBytes, it means we are loading all
8312     // zeros. This should have been optimized before in the process.
8313     assert(TySizeInBytes > Offset &&
8314            "Invalid shift amount for given loaded size");
8315     if (IsBigEndian)
8316       Offset = TySizeInBytes - Offset - getLoadedSize();
8317     return Offset;
8318   }
8319
8320   /// \brief Generate the sequence of instructions to load the slice
8321   /// represented by this object and redirect the uses of this slice to
8322   /// this new sequence of instructions.
8323   /// \pre this->Inst && this->Origin are valid Instructions and this
8324   /// object passed the legal check: LoadedSlice::isLegal returned true.
8325   /// \return The last instruction of the sequence used to load the slice.
8326   SDValue loadSlice() const {
8327     assert(Inst && Origin && "Unable to replace a non-existing slice.");
8328     const SDValue &OldBaseAddr = Origin->getBasePtr();
8329     SDValue BaseAddr = OldBaseAddr;
8330     // Get the offset in that chunk of bytes w.r.t. the endianess.
8331     int64_t Offset = static_cast<int64_t>(getOffsetFromBase());
8332     assert(Offset >= 0 && "Offset too big to fit in int64_t!");
8333     if (Offset) {
8334       // BaseAddr = BaseAddr + Offset.
8335       EVT ArithType = BaseAddr.getValueType();
8336       BaseAddr = DAG->getNode(ISD::ADD, SDLoc(Origin), ArithType, BaseAddr,
8337                               DAG->getConstant(Offset, ArithType));
8338     }
8339
8340     // Create the type of the loaded slice according to its size.
8341     EVT SliceType = getLoadedType();
8342
8343     // Create the load for the slice.
8344     SDValue LastInst = DAG->getLoad(
8345         SliceType, SDLoc(Origin), Origin->getChain(), BaseAddr,
8346         Origin->getPointerInfo().getWithOffset(Offset), Origin->isVolatile(),
8347         Origin->isNonTemporal(), Origin->isInvariant(), getAlignment());
8348     // If the final type is not the same as the loaded type, this means that
8349     // we have to pad with zero. Create a zero extend for that.
8350     EVT FinalType = Inst->getValueType(0);
8351     if (SliceType != FinalType)
8352       LastInst =
8353           DAG->getNode(ISD::ZERO_EXTEND, SDLoc(LastInst), FinalType, LastInst);
8354     return LastInst;
8355   }
8356
8357   /// \brief Check if this slice can be merged with an expensive cross register
8358   /// bank copy. E.g.,
8359   /// i = load i32
8360   /// f = bitcast i32 i to float
8361   bool canMergeExpensiveCrossRegisterBankCopy() const {
8362     if (!Inst || !Inst->hasOneUse())
8363       return false;
8364     SDNode *Use = *Inst->use_begin();
8365     if (Use->getOpcode() != ISD::BITCAST)
8366       return false;
8367     assert(DAG && "Missing context");
8368     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
8369     EVT ResVT = Use->getValueType(0);
8370     const TargetRegisterClass *ResRC = TLI.getRegClassFor(ResVT.getSimpleVT());
8371     const TargetRegisterClass *ArgRC =
8372         TLI.getRegClassFor(Use->getOperand(0).getValueType().getSimpleVT());
8373     if (ArgRC == ResRC || !TLI.isOperationLegal(ISD::LOAD, ResVT))
8374       return false;
8375
8376     // At this point, we know that we perform a cross-register-bank copy.
8377     // Check if it is expensive.
8378     const TargetRegisterInfo *TRI = TLI.getTargetMachine().getRegisterInfo();
8379     // Assume bitcasts are cheap, unless both register classes do not
8380     // explicitly share a common sub class.
8381     if (!TRI || TRI->getCommonSubClass(ArgRC, ResRC))
8382       return false;
8383
8384     // Check if it will be merged with the load.
8385     // 1. Check the alignment constraint.
8386     unsigned RequiredAlignment = TLI.getDataLayout()->getABITypeAlignment(
8387         ResVT.getTypeForEVT(*DAG->getContext()));
8388
8389     if (RequiredAlignment > getAlignment())
8390       return false;
8391
8392     // 2. Check that the load is a legal operation for that type.
8393     if (!TLI.isOperationLegal(ISD::LOAD, ResVT))
8394       return false;
8395
8396     // 3. Check that we do not have a zext in the way.
8397     if (Inst->getValueType(0) != getLoadedType())
8398       return false;
8399
8400     return true;
8401   }
8402 };
8403 }
8404
8405 /// \brief Check that all bits set in \p UsedBits form a dense region, i.e.,
8406 /// \p UsedBits looks like 0..0 1..1 0..0.
8407 static bool areUsedBitsDense(const APInt &UsedBits) {
8408   // If all the bits are one, this is dense!
8409   if (UsedBits.isAllOnesValue())
8410     return true;
8411
8412   // Get rid of the unused bits on the right.
8413   APInt NarrowedUsedBits = UsedBits.lshr(UsedBits.countTrailingZeros());
8414   // Get rid of the unused bits on the left.
8415   if (NarrowedUsedBits.countLeadingZeros())
8416     NarrowedUsedBits = NarrowedUsedBits.trunc(NarrowedUsedBits.getActiveBits());
8417   // Check that the chunk of bits is completely used.
8418   return NarrowedUsedBits.isAllOnesValue();
8419 }
8420
8421 /// \brief Check whether or not \p First and \p Second are next to each other
8422 /// in memory. This means that there is no hole between the bits loaded
8423 /// by \p First and the bits loaded by \p Second.
8424 static bool areSlicesNextToEachOther(const LoadedSlice &First,
8425                                      const LoadedSlice &Second) {
8426   assert(First.Origin == Second.Origin && First.Origin &&
8427          "Unable to match different memory origins.");
8428   APInt UsedBits = First.getUsedBits();
8429   assert((UsedBits & Second.getUsedBits()) == 0 &&
8430          "Slices are not supposed to overlap.");
8431   UsedBits |= Second.getUsedBits();
8432   return areUsedBitsDense(UsedBits);
8433 }
8434
8435 /// \brief Adjust the \p GlobalLSCost according to the target
8436 /// paring capabilities and the layout of the slices.
8437 /// \pre \p GlobalLSCost should account for at least as many loads as
8438 /// there is in the slices in \p LoadedSlices.
8439 static void adjustCostForPairing(SmallVectorImpl<LoadedSlice> &LoadedSlices,
8440                                  LoadedSlice::Cost &GlobalLSCost) {
8441   unsigned NumberOfSlices = LoadedSlices.size();
8442   // If there is less than 2 elements, no pairing is possible.
8443   if (NumberOfSlices < 2)
8444     return;
8445
8446   // Sort the slices so that elements that are likely to be next to each
8447   // other in memory are next to each other in the list.
8448   std::sort(LoadedSlices.begin(), LoadedSlices.end(),
8449             [](const LoadedSlice &LHS, const LoadedSlice &RHS) {
8450     assert(LHS.Origin == RHS.Origin && "Different bases not implemented.");
8451     return LHS.getOffsetFromBase() < RHS.getOffsetFromBase();
8452   });
8453   const TargetLowering &TLI = LoadedSlices[0].DAG->getTargetLoweringInfo();
8454   // First (resp. Second) is the first (resp. Second) potentially candidate
8455   // to be placed in a paired load.
8456   const LoadedSlice *First = nullptr;
8457   const LoadedSlice *Second = nullptr;
8458   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice,
8459                 // Set the beginning of the pair.
8460                                                            First = Second) {
8461
8462     Second = &LoadedSlices[CurrSlice];
8463
8464     // If First is NULL, it means we start a new pair.
8465     // Get to the next slice.
8466     if (!First)
8467       continue;
8468
8469     EVT LoadedType = First->getLoadedType();
8470
8471     // If the types of the slices are different, we cannot pair them.
8472     if (LoadedType != Second->getLoadedType())
8473       continue;
8474
8475     // Check if the target supplies paired loads for this type.
8476     unsigned RequiredAlignment = 0;
8477     if (!TLI.hasPairedLoad(LoadedType, RequiredAlignment)) {
8478       // move to the next pair, this type is hopeless.
8479       Second = nullptr;
8480       continue;
8481     }
8482     // Check if we meet the alignment requirement.
8483     if (RequiredAlignment > First->getAlignment())
8484       continue;
8485
8486     // Check that both loads are next to each other in memory.
8487     if (!areSlicesNextToEachOther(*First, *Second))
8488       continue;
8489
8490     assert(GlobalLSCost.Loads > 0 && "We save more loads than we created!");
8491     --GlobalLSCost.Loads;
8492     // Move to the next pair.
8493     Second = nullptr;
8494   }
8495 }
8496
8497 /// \brief Check the profitability of all involved LoadedSlice.
8498 /// Currently, it is considered profitable if there is exactly two
8499 /// involved slices (1) which are (2) next to each other in memory, and
8500 /// whose cost (\see LoadedSlice::Cost) is smaller than the original load (3).
8501 ///
8502 /// Note: The order of the elements in \p LoadedSlices may be modified, but not
8503 /// the elements themselves.
8504 ///
8505 /// FIXME: When the cost model will be mature enough, we can relax
8506 /// constraints (1) and (2).
8507 static bool isSlicingProfitable(SmallVectorImpl<LoadedSlice> &LoadedSlices,
8508                                 const APInt &UsedBits, bool ForCodeSize) {
8509   unsigned NumberOfSlices = LoadedSlices.size();
8510   if (StressLoadSlicing)
8511     return NumberOfSlices > 1;
8512
8513   // Check (1).
8514   if (NumberOfSlices != 2)
8515     return false;
8516
8517   // Check (2).
8518   if (!areUsedBitsDense(UsedBits))
8519     return false;
8520
8521   // Check (3).
8522   LoadedSlice::Cost OrigCost(ForCodeSize), GlobalSlicingCost(ForCodeSize);
8523   // The original code has one big load.
8524   OrigCost.Loads = 1;
8525   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice) {
8526     const LoadedSlice &LS = LoadedSlices[CurrSlice];
8527     // Accumulate the cost of all the slices.
8528     LoadedSlice::Cost SliceCost(LS, ForCodeSize);
8529     GlobalSlicingCost += SliceCost;
8530
8531     // Account as cost in the original configuration the gain obtained
8532     // with the current slices.
8533     OrigCost.addSliceGain(LS);
8534   }
8535
8536   // If the target supports paired load, adjust the cost accordingly.
8537   adjustCostForPairing(LoadedSlices, GlobalSlicingCost);
8538   return OrigCost > GlobalSlicingCost;
8539 }
8540
8541 /// \brief If the given load, \p LI, is used only by trunc or trunc(lshr)
8542 /// operations, split it in the various pieces being extracted.
8543 ///
8544 /// This sort of thing is introduced by SROA.
8545 /// This slicing takes care not to insert overlapping loads.
8546 /// \pre LI is a simple load (i.e., not an atomic or volatile load).
8547 bool DAGCombiner::SliceUpLoad(SDNode *N) {
8548   if (Level < AfterLegalizeDAG)
8549     return false;
8550
8551   LoadSDNode *LD = cast<LoadSDNode>(N);
8552   if (LD->isVolatile() || !ISD::isNormalLoad(LD) ||
8553       !LD->getValueType(0).isInteger())
8554     return false;
8555
8556   // Keep track of already used bits to detect overlapping values.
8557   // In that case, we will just abort the transformation.
8558   APInt UsedBits(LD->getValueSizeInBits(0), 0);
8559
8560   SmallVector<LoadedSlice, 4> LoadedSlices;
8561
8562   // Check if this load is used as several smaller chunks of bits.
8563   // Basically, look for uses in trunc or trunc(lshr) and record a new chain
8564   // of computation for each trunc.
8565   for (SDNode::use_iterator UI = LD->use_begin(), UIEnd = LD->use_end();
8566        UI != UIEnd; ++UI) {
8567     // Skip the uses of the chain.
8568     if (UI.getUse().getResNo() != 0)
8569       continue;
8570
8571     SDNode *User = *UI;
8572     unsigned Shift = 0;
8573
8574     // Check if this is a trunc(lshr).
8575     if (User->getOpcode() == ISD::SRL && User->hasOneUse() &&
8576         isa<ConstantSDNode>(User->getOperand(1))) {
8577       Shift = cast<ConstantSDNode>(User->getOperand(1))->getZExtValue();
8578       User = *User->use_begin();
8579     }
8580
8581     // At this point, User is a Truncate, iff we encountered, trunc or
8582     // trunc(lshr).
8583     if (User->getOpcode() != ISD::TRUNCATE)
8584       return false;
8585
8586     // The width of the type must be a power of 2 and greater than 8-bits.
8587     // Otherwise the load cannot be represented in LLVM IR.
8588     // Moreover, if we shifted with a non-8-bits multiple, the slice
8589     // will be across several bytes. We do not support that.
8590     unsigned Width = User->getValueSizeInBits(0);
8591     if (Width < 8 || !isPowerOf2_32(Width) || (Shift & 0x7))
8592       return 0;
8593
8594     // Build the slice for this chain of computations.
8595     LoadedSlice LS(User, LD, Shift, &DAG);
8596     APInt CurrentUsedBits = LS.getUsedBits();
8597
8598     // Check if this slice overlaps with another.
8599     if ((CurrentUsedBits & UsedBits) != 0)
8600       return false;
8601     // Update the bits used globally.
8602     UsedBits |= CurrentUsedBits;
8603
8604     // Check if the new slice would be legal.
8605     if (!LS.isLegal())
8606       return false;
8607
8608     // Record the slice.
8609     LoadedSlices.push_back(LS);
8610   }
8611
8612   // Abort slicing if it does not seem to be profitable.
8613   if (!isSlicingProfitable(LoadedSlices, UsedBits, ForCodeSize))
8614     return false;
8615
8616   ++SlicedLoads;
8617
8618   // Rewrite each chain to use an independent load.
8619   // By construction, each chain can be represented by a unique load.
8620
8621   // Prepare the argument for the new token factor for all the slices.
8622   SmallVector<SDValue, 8> ArgChains;
8623   for (SmallVectorImpl<LoadedSlice>::const_iterator
8624            LSIt = LoadedSlices.begin(),
8625            LSItEnd = LoadedSlices.end();
8626        LSIt != LSItEnd; ++LSIt) {
8627     SDValue SliceInst = LSIt->loadSlice();
8628     CombineTo(LSIt->Inst, SliceInst, true);
8629     if (SliceInst.getNode()->getOpcode() != ISD::LOAD)
8630       SliceInst = SliceInst.getOperand(0);
8631     assert(SliceInst->getOpcode() == ISD::LOAD &&
8632            "It takes more than a zext to get to the loaded slice!!");
8633     ArgChains.push_back(SliceInst.getValue(1));
8634   }
8635
8636   SDValue Chain = DAG.getNode(ISD::TokenFactor, SDLoc(LD), MVT::Other,
8637                               ArgChains);
8638   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
8639   return true;
8640 }
8641
8642 /// CheckForMaskedLoad - Check to see if V is (and load (ptr), imm), where the
8643 /// load is having specific bytes cleared out.  If so, return the byte size
8644 /// being masked out and the shift amount.
8645 static std::pair<unsigned, unsigned>
8646 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
8647   std::pair<unsigned, unsigned> Result(0, 0);
8648
8649   // Check for the structure we're looking for.
8650   if (V->getOpcode() != ISD::AND ||
8651       !isa<ConstantSDNode>(V->getOperand(1)) ||
8652       !ISD::isNormalLoad(V->getOperand(0).getNode()))
8653     return Result;
8654
8655   // Check the chain and pointer.
8656   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
8657   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
8658
8659   // The store should be chained directly to the load or be an operand of a
8660   // tokenfactor.
8661   if (LD == Chain.getNode())
8662     ; // ok.
8663   else if (Chain->getOpcode() != ISD::TokenFactor)
8664     return Result; // Fail.
8665   else {
8666     bool isOk = false;
8667     for (unsigned i = 0, e = Chain->getNumOperands(); i != e; ++i)
8668       if (Chain->getOperand(i).getNode() == LD) {
8669         isOk = true;
8670         break;
8671       }
8672     if (!isOk) return Result;
8673   }
8674
8675   // This only handles simple types.
8676   if (V.getValueType() != MVT::i16 &&
8677       V.getValueType() != MVT::i32 &&
8678       V.getValueType() != MVT::i64)
8679     return Result;
8680
8681   // Check the constant mask.  Invert it so that the bits being masked out are
8682   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
8683   // follow the sign bit for uniformity.
8684   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
8685   unsigned NotMaskLZ = countLeadingZeros(NotMask);
8686   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
8687   unsigned NotMaskTZ = countTrailingZeros(NotMask);
8688   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
8689   if (NotMaskLZ == 64) return Result;  // All zero mask.
8690
8691   // See if we have a continuous run of bits.  If so, we have 0*1+0*
8692   if (CountTrailingOnes_64(NotMask >> NotMaskTZ)+NotMaskTZ+NotMaskLZ != 64)
8693     return Result;
8694
8695   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
8696   if (V.getValueType() != MVT::i64 && NotMaskLZ)
8697     NotMaskLZ -= 64-V.getValueSizeInBits();
8698
8699   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
8700   switch (MaskedBytes) {
8701   case 1:
8702   case 2:
8703   case 4: break;
8704   default: return Result; // All one mask, or 5-byte mask.
8705   }
8706
8707   // Verify that the first bit starts at a multiple of mask so that the access
8708   // is aligned the same as the access width.
8709   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
8710
8711   Result.first = MaskedBytes;
8712   Result.second = NotMaskTZ/8;
8713   return Result;
8714 }
8715
8716
8717 /// ShrinkLoadReplaceStoreWithStore - Check to see if IVal is something that
8718 /// provides a value as specified by MaskInfo.  If so, replace the specified
8719 /// store with a narrower store of truncated IVal.
8720 static SDNode *
8721 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
8722                                 SDValue IVal, StoreSDNode *St,
8723                                 DAGCombiner *DC) {
8724   unsigned NumBytes = MaskInfo.first;
8725   unsigned ByteShift = MaskInfo.second;
8726   SelectionDAG &DAG = DC->getDAG();
8727
8728   // Check to see if IVal is all zeros in the part being masked in by the 'or'
8729   // that uses this.  If not, this is not a replacement.
8730   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
8731                                   ByteShift*8, (ByteShift+NumBytes)*8);
8732   if (!DAG.MaskedValueIsZero(IVal, Mask)) return nullptr;
8733
8734   // Check that it is legal on the target to do this.  It is legal if the new
8735   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
8736   // legalization.
8737   MVT VT = MVT::getIntegerVT(NumBytes*8);
8738   if (!DC->isTypeLegal(VT))
8739     return nullptr;
8740
8741   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
8742   // shifted by ByteShift and truncated down to NumBytes.
8743   if (ByteShift)
8744     IVal = DAG.getNode(ISD::SRL, SDLoc(IVal), IVal.getValueType(), IVal,
8745                        DAG.getConstant(ByteShift*8,
8746                                     DC->getShiftAmountTy(IVal.getValueType())));
8747
8748   // Figure out the offset for the store and the alignment of the access.
8749   unsigned StOffset;
8750   unsigned NewAlign = St->getAlignment();
8751
8752   if (DAG.getTargetLoweringInfo().isLittleEndian())
8753     StOffset = ByteShift;
8754   else
8755     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
8756
8757   SDValue Ptr = St->getBasePtr();
8758   if (StOffset) {
8759     Ptr = DAG.getNode(ISD::ADD, SDLoc(IVal), Ptr.getValueType(),
8760                       Ptr, DAG.getConstant(StOffset, Ptr.getValueType()));
8761     NewAlign = MinAlign(NewAlign, StOffset);
8762   }
8763
8764   // Truncate down to the new size.
8765   IVal = DAG.getNode(ISD::TRUNCATE, SDLoc(IVal), VT, IVal);
8766
8767   ++OpsNarrowed;
8768   return DAG.getStore(St->getChain(), SDLoc(St), IVal, Ptr,
8769                       St->getPointerInfo().getWithOffset(StOffset),
8770                       false, false, NewAlign).getNode();
8771 }
8772
8773
8774 /// ReduceLoadOpStoreWidth - Look for sequence of load / op / store where op is
8775 /// one of 'or', 'xor', and 'and' of immediates. If 'op' is only touching some
8776 /// of the loaded bits, try narrowing the load and store if it would end up
8777 /// being a win for performance or code size.
8778 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
8779   StoreSDNode *ST  = cast<StoreSDNode>(N);
8780   if (ST->isVolatile())
8781     return SDValue();
8782
8783   SDValue Chain = ST->getChain();
8784   SDValue Value = ST->getValue();
8785   SDValue Ptr   = ST->getBasePtr();
8786   EVT VT = Value.getValueType();
8787
8788   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
8789     return SDValue();
8790
8791   unsigned Opc = Value.getOpcode();
8792
8793   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
8794   // is a byte mask indicating a consecutive number of bytes, check to see if
8795   // Y is known to provide just those bytes.  If so, we try to replace the
8796   // load + replace + store sequence with a single (narrower) store, which makes
8797   // the load dead.
8798   if (Opc == ISD::OR) {
8799     std::pair<unsigned, unsigned> MaskedLoad;
8800     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
8801     if (MaskedLoad.first)
8802       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
8803                                                   Value.getOperand(1), ST,this))
8804         return SDValue(NewST, 0);
8805
8806     // Or is commutative, so try swapping X and Y.
8807     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
8808     if (MaskedLoad.first)
8809       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
8810                                                   Value.getOperand(0), ST,this))
8811         return SDValue(NewST, 0);
8812   }
8813
8814   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
8815       Value.getOperand(1).getOpcode() != ISD::Constant)
8816     return SDValue();
8817
8818   SDValue N0 = Value.getOperand(0);
8819   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
8820       Chain == SDValue(N0.getNode(), 1)) {
8821     LoadSDNode *LD = cast<LoadSDNode>(N0);
8822     if (LD->getBasePtr() != Ptr ||
8823         LD->getPointerInfo().getAddrSpace() !=
8824         ST->getPointerInfo().getAddrSpace())
8825       return SDValue();
8826
8827     // Find the type to narrow it the load / op / store to.
8828     SDValue N1 = Value.getOperand(1);
8829     unsigned BitWidth = N1.getValueSizeInBits();
8830     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
8831     if (Opc == ISD::AND)
8832       Imm ^= APInt::getAllOnesValue(BitWidth);
8833     if (Imm == 0 || Imm.isAllOnesValue())
8834       return SDValue();
8835     unsigned ShAmt = Imm.countTrailingZeros();
8836     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
8837     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
8838     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
8839     while (NewBW < BitWidth &&
8840            !(TLI.isOperationLegalOrCustom(Opc, NewVT) &&
8841              TLI.isNarrowingProfitable(VT, NewVT))) {
8842       NewBW = NextPowerOf2(NewBW);
8843       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
8844     }
8845     if (NewBW >= BitWidth)
8846       return SDValue();
8847
8848     // If the lsb changed does not start at the type bitwidth boundary,
8849     // start at the previous one.
8850     if (ShAmt % NewBW)
8851       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
8852     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt,
8853                                    std::min(BitWidth, ShAmt + NewBW));
8854     if ((Imm & Mask) == Imm) {
8855       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
8856       if (Opc == ISD::AND)
8857         NewImm ^= APInt::getAllOnesValue(NewBW);
8858       uint64_t PtrOff = ShAmt / 8;
8859       // For big endian targets, we need to adjust the offset to the pointer to
8860       // load the correct bytes.
8861       if (TLI.isBigEndian())
8862         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
8863
8864       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
8865       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
8866       if (NewAlign < TLI.getDataLayout()->getABITypeAlignment(NewVTTy))
8867         return SDValue();
8868
8869       SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LD),
8870                                    Ptr.getValueType(), Ptr,
8871                                    DAG.getConstant(PtrOff, Ptr.getValueType()));
8872       SDValue NewLD = DAG.getLoad(NewVT, SDLoc(N0),
8873                                   LD->getChain(), NewPtr,
8874                                   LD->getPointerInfo().getWithOffset(PtrOff),
8875                                   LD->isVolatile(), LD->isNonTemporal(),
8876                                   LD->isInvariant(), NewAlign,
8877                                   LD->getAAInfo());
8878       SDValue NewVal = DAG.getNode(Opc, SDLoc(Value), NewVT, NewLD,
8879                                    DAG.getConstant(NewImm, NewVT));
8880       SDValue NewST = DAG.getStore(Chain, SDLoc(N),
8881                                    NewVal, NewPtr,
8882                                    ST->getPointerInfo().getWithOffset(PtrOff),
8883                                    false, false, NewAlign);
8884
8885       AddToWorklist(NewPtr.getNode());
8886       AddToWorklist(NewLD.getNode());
8887       AddToWorklist(NewVal.getNode());
8888       WorklistRemover DeadNodes(*this);
8889       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1));
8890       ++OpsNarrowed;
8891       return NewST;
8892     }
8893   }
8894
8895   return SDValue();
8896 }
8897
8898 /// TransformFPLoadStorePair - For a given floating point load / store pair,
8899 /// if the load value isn't used by any other operations, then consider
8900 /// transforming the pair to integer load / store operations if the target
8901 /// deems the transformation profitable.
8902 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
8903   StoreSDNode *ST  = cast<StoreSDNode>(N);
8904   SDValue Chain = ST->getChain();
8905   SDValue Value = ST->getValue();
8906   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
8907       Value.hasOneUse() &&
8908       Chain == SDValue(Value.getNode(), 1)) {
8909     LoadSDNode *LD = cast<LoadSDNode>(Value);
8910     EVT VT = LD->getMemoryVT();
8911     if (!VT.isFloatingPoint() ||
8912         VT != ST->getMemoryVT() ||
8913         LD->isNonTemporal() ||
8914         ST->isNonTemporal() ||
8915         LD->getPointerInfo().getAddrSpace() != 0 ||
8916         ST->getPointerInfo().getAddrSpace() != 0)
8917       return SDValue();
8918
8919     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
8920     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
8921         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
8922         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
8923         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
8924       return SDValue();
8925
8926     unsigned LDAlign = LD->getAlignment();
8927     unsigned STAlign = ST->getAlignment();
8928     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
8929     unsigned ABIAlign = TLI.getDataLayout()->getABITypeAlignment(IntVTTy);
8930     if (LDAlign < ABIAlign || STAlign < ABIAlign)
8931       return SDValue();
8932
8933     SDValue NewLD = DAG.getLoad(IntVT, SDLoc(Value),
8934                                 LD->getChain(), LD->getBasePtr(),
8935                                 LD->getPointerInfo(),
8936                                 false, false, false, LDAlign);
8937
8938     SDValue NewST = DAG.getStore(NewLD.getValue(1), SDLoc(N),
8939                                  NewLD, ST->getBasePtr(),
8940                                  ST->getPointerInfo(),
8941                                  false, false, STAlign);
8942
8943     AddToWorklist(NewLD.getNode());
8944     AddToWorklist(NewST.getNode());
8945     WorklistRemover DeadNodes(*this);
8946     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1));
8947     ++LdStFP2Int;
8948     return NewST;
8949   }
8950
8951   return SDValue();
8952 }
8953
8954 /// Helper struct to parse and store a memory address as base + index + offset.
8955 /// We ignore sign extensions when it is safe to do so.
8956 /// The following two expressions are not equivalent. To differentiate we need
8957 /// to store whether there was a sign extension involved in the index
8958 /// computation.
8959 ///  (load (i64 add (i64 copyfromreg %c)
8960 ///                 (i64 signextend (add (i8 load %index)
8961 ///                                      (i8 1))))
8962 /// vs
8963 ///
8964 /// (load (i64 add (i64 copyfromreg %c)
8965 ///                (i64 signextend (i32 add (i32 signextend (i8 load %index))
8966 ///                                         (i32 1)))))
8967 struct BaseIndexOffset {
8968   SDValue Base;
8969   SDValue Index;
8970   int64_t Offset;
8971   bool IsIndexSignExt;
8972
8973   BaseIndexOffset() : Offset(0), IsIndexSignExt(false) {}
8974
8975   BaseIndexOffset(SDValue Base, SDValue Index, int64_t Offset,
8976                   bool IsIndexSignExt) :
8977     Base(Base), Index(Index), Offset(Offset), IsIndexSignExt(IsIndexSignExt) {}
8978
8979   bool equalBaseIndex(const BaseIndexOffset &Other) {
8980     return Other.Base == Base && Other.Index == Index &&
8981       Other.IsIndexSignExt == IsIndexSignExt;
8982   }
8983
8984   /// Parses tree in Ptr for base, index, offset addresses.
8985   static BaseIndexOffset match(SDValue Ptr) {
8986     bool IsIndexSignExt = false;
8987
8988     // We only can pattern match BASE + INDEX + OFFSET. If Ptr is not an ADD
8989     // instruction, then it could be just the BASE or everything else we don't
8990     // know how to handle. Just use Ptr as BASE and give up.
8991     if (Ptr->getOpcode() != ISD::ADD)
8992       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
8993
8994     // We know that we have at least an ADD instruction. Try to pattern match
8995     // the simple case of BASE + OFFSET.
8996     if (isa<ConstantSDNode>(Ptr->getOperand(1))) {
8997       int64_t Offset = cast<ConstantSDNode>(Ptr->getOperand(1))->getSExtValue();
8998       return  BaseIndexOffset(Ptr->getOperand(0), SDValue(), Offset,
8999                               IsIndexSignExt);
9000     }
9001
9002     // Inside a loop the current BASE pointer is calculated using an ADD and a
9003     // MUL instruction. In this case Ptr is the actual BASE pointer.
9004     // (i64 add (i64 %array_ptr)
9005     //          (i64 mul (i64 %induction_var)
9006     //                   (i64 %element_size)))
9007     if (Ptr->getOperand(1)->getOpcode() == ISD::MUL)
9008       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
9009
9010     // Look at Base + Index + Offset cases.
9011     SDValue Base = Ptr->getOperand(0);
9012     SDValue IndexOffset = Ptr->getOperand(1);
9013
9014     // Skip signextends.
9015     if (IndexOffset->getOpcode() == ISD::SIGN_EXTEND) {
9016       IndexOffset = IndexOffset->getOperand(0);
9017       IsIndexSignExt = true;
9018     }
9019
9020     // Either the case of Base + Index (no offset) or something else.
9021     if (IndexOffset->getOpcode() != ISD::ADD)
9022       return BaseIndexOffset(Base, IndexOffset, 0, IsIndexSignExt);
9023
9024     // Now we have the case of Base + Index + offset.
9025     SDValue Index = IndexOffset->getOperand(0);
9026     SDValue Offset = IndexOffset->getOperand(1);
9027
9028     if (!isa<ConstantSDNode>(Offset))
9029       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
9030
9031     // Ignore signextends.
9032     if (Index->getOpcode() == ISD::SIGN_EXTEND) {
9033       Index = Index->getOperand(0);
9034       IsIndexSignExt = true;
9035     } else IsIndexSignExt = false;
9036
9037     int64_t Off = cast<ConstantSDNode>(Offset)->getSExtValue();
9038     return BaseIndexOffset(Base, Index, Off, IsIndexSignExt);
9039   }
9040 };
9041
9042 /// Holds a pointer to an LSBaseSDNode as well as information on where it
9043 /// is located in a sequence of memory operations connected by a chain.
9044 struct MemOpLink {
9045   MemOpLink (LSBaseSDNode *N, int64_t Offset, unsigned Seq):
9046     MemNode(N), OffsetFromBase(Offset), SequenceNum(Seq) { }
9047   // Ptr to the mem node.
9048   LSBaseSDNode *MemNode;
9049   // Offset from the base ptr.
9050   int64_t OffsetFromBase;
9051   // What is the sequence number of this mem node.
9052   // Lowest mem operand in the DAG starts at zero.
9053   unsigned SequenceNum;
9054 };
9055
9056 bool DAGCombiner::MergeConsecutiveStores(StoreSDNode* St) {
9057   EVT MemVT = St->getMemoryVT();
9058   int64_t ElementSizeBytes = MemVT.getSizeInBits()/8;
9059   bool NoVectors = DAG.getMachineFunction().getFunction()->getAttributes().
9060     hasAttribute(AttributeSet::FunctionIndex, Attribute::NoImplicitFloat);
9061
9062   // Don't merge vectors into wider inputs.
9063   if (MemVT.isVector() || !MemVT.isSimple())
9064     return false;
9065
9066   // Perform an early exit check. Do not bother looking at stored values that
9067   // are not constants or loads.
9068   SDValue StoredVal = St->getValue();
9069   bool IsLoadSrc = isa<LoadSDNode>(StoredVal);
9070   if (!isa<ConstantSDNode>(StoredVal) && !isa<ConstantFPSDNode>(StoredVal) &&
9071       !IsLoadSrc)
9072     return false;
9073
9074   // Only look at ends of store sequences.
9075   SDValue Chain = SDValue(St, 1);
9076   if (Chain->hasOneUse() && Chain->use_begin()->getOpcode() == ISD::STORE)
9077     return false;
9078
9079   // This holds the base pointer, index, and the offset in bytes from the base
9080   // pointer.
9081   BaseIndexOffset BasePtr = BaseIndexOffset::match(St->getBasePtr());
9082
9083   // We must have a base and an offset.
9084   if (!BasePtr.Base.getNode())
9085     return false;
9086
9087   // Do not handle stores to undef base pointers.
9088   if (BasePtr.Base.getOpcode() == ISD::UNDEF)
9089     return false;
9090
9091   // Save the LoadSDNodes that we find in the chain.
9092   // We need to make sure that these nodes do not interfere with
9093   // any of the store nodes.
9094   SmallVector<LSBaseSDNode*, 8> AliasLoadNodes;
9095
9096   // Save the StoreSDNodes that we find in the chain.
9097   SmallVector<MemOpLink, 8> StoreNodes;
9098
9099   // Walk up the chain and look for nodes with offsets from the same
9100   // base pointer. Stop when reaching an instruction with a different kind
9101   // or instruction which has a different base pointer.
9102   unsigned Seq = 0;
9103   StoreSDNode *Index = St;
9104   while (Index) {
9105     // If the chain has more than one use, then we can't reorder the mem ops.
9106     if (Index != St && !SDValue(Index, 1)->hasOneUse())
9107       break;
9108
9109     // Find the base pointer and offset for this memory node.
9110     BaseIndexOffset Ptr = BaseIndexOffset::match(Index->getBasePtr());
9111
9112     // Check that the base pointer is the same as the original one.
9113     if (!Ptr.equalBaseIndex(BasePtr))
9114       break;
9115
9116     // Check that the alignment is the same.
9117     if (Index->getAlignment() != St->getAlignment())
9118       break;
9119
9120     // The memory operands must not be volatile.
9121     if (Index->isVolatile() || Index->isIndexed())
9122       break;
9123
9124     // No truncation.
9125     if (StoreSDNode *St = dyn_cast<StoreSDNode>(Index))
9126       if (St->isTruncatingStore())
9127         break;
9128
9129     // The stored memory type must be the same.
9130     if (Index->getMemoryVT() != MemVT)
9131       break;
9132
9133     // We do not allow unaligned stores because we want to prevent overriding
9134     // stores.
9135     if (Index->getAlignment()*8 != MemVT.getSizeInBits())
9136       break;
9137
9138     // We found a potential memory operand to merge.
9139     StoreNodes.push_back(MemOpLink(Index, Ptr.Offset, Seq++));
9140
9141     // Find the next memory operand in the chain. If the next operand in the
9142     // chain is a store then move up and continue the scan with the next
9143     // memory operand. If the next operand is a load save it and use alias
9144     // information to check if it interferes with anything.
9145     SDNode *NextInChain = Index->getChain().getNode();
9146     while (1) {
9147       if (StoreSDNode *STn = dyn_cast<StoreSDNode>(NextInChain)) {
9148         // We found a store node. Use it for the next iteration.
9149         Index = STn;
9150         break;
9151       } else if (LoadSDNode *Ldn = dyn_cast<LoadSDNode>(NextInChain)) {
9152         if (Ldn->isVolatile()) {
9153           Index = nullptr;
9154           break;
9155         }
9156
9157         // Save the load node for later. Continue the scan.
9158         AliasLoadNodes.push_back(Ldn);
9159         NextInChain = Ldn->getChain().getNode();
9160         continue;
9161       } else {
9162         Index = nullptr;
9163         break;
9164       }
9165     }
9166   }
9167
9168   // Check if there is anything to merge.
9169   if (StoreNodes.size() < 2)
9170     return false;
9171
9172   // Sort the memory operands according to their distance from the base pointer.
9173   std::sort(StoreNodes.begin(), StoreNodes.end(),
9174             [](MemOpLink LHS, MemOpLink RHS) {
9175     return LHS.OffsetFromBase < RHS.OffsetFromBase ||
9176            (LHS.OffsetFromBase == RHS.OffsetFromBase &&
9177             LHS.SequenceNum > RHS.SequenceNum);
9178   });
9179
9180   // Scan the memory operations on the chain and find the first non-consecutive
9181   // store memory address.
9182   unsigned LastConsecutiveStore = 0;
9183   int64_t StartAddress = StoreNodes[0].OffsetFromBase;
9184   for (unsigned i = 0, e = StoreNodes.size(); i < e; ++i) {
9185
9186     // Check that the addresses are consecutive starting from the second
9187     // element in the list of stores.
9188     if (i > 0) {
9189       int64_t CurrAddress = StoreNodes[i].OffsetFromBase;
9190       if (CurrAddress - StartAddress != (ElementSizeBytes * i))
9191         break;
9192     }
9193
9194     bool Alias = false;
9195     // Check if this store interferes with any of the loads that we found.
9196     for (unsigned ld = 0, lde = AliasLoadNodes.size(); ld < lde; ++ld)
9197       if (isAlias(AliasLoadNodes[ld], StoreNodes[i].MemNode)) {
9198         Alias = true;
9199         break;
9200       }
9201     // We found a load that alias with this store. Stop the sequence.
9202     if (Alias)
9203       break;
9204
9205     // Mark this node as useful.
9206     LastConsecutiveStore = i;
9207   }
9208
9209   // The node with the lowest store address.
9210   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
9211
9212   // Store the constants into memory as one consecutive store.
9213   if (!IsLoadSrc) {
9214     unsigned LastLegalType = 0;
9215     unsigned LastLegalVectorType = 0;
9216     bool NonZero = false;
9217     for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
9218       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
9219       SDValue StoredVal = St->getValue();
9220
9221       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(StoredVal)) {
9222         NonZero |= !C->isNullValue();
9223       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(StoredVal)) {
9224         NonZero |= !C->getConstantFPValue()->isNullValue();
9225       } else {
9226         // Non-constant.
9227         break;
9228       }
9229
9230       // Find a legal type for the constant store.
9231       unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
9232       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9233       if (TLI.isTypeLegal(StoreTy))
9234         LastLegalType = i+1;
9235       // Or check whether a truncstore is legal.
9236       else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
9237                TargetLowering::TypePromoteInteger) {
9238         EVT LegalizedStoredValueTy =
9239           TLI.getTypeToTransformTo(*DAG.getContext(), StoredVal.getValueType());
9240         if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy))
9241           LastLegalType = i+1;
9242       }
9243
9244       // Find a legal type for the vector store.
9245       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
9246       if (TLI.isTypeLegal(Ty))
9247         LastLegalVectorType = i + 1;
9248     }
9249
9250     // We only use vectors if the constant is known to be zero and the
9251     // function is not marked with the noimplicitfloat attribute.
9252     if (NonZero || NoVectors)
9253       LastLegalVectorType = 0;
9254
9255     // Check if we found a legal integer type to store.
9256     if (LastLegalType == 0 && LastLegalVectorType == 0)
9257       return false;
9258
9259     bool UseVector = (LastLegalVectorType > LastLegalType) && !NoVectors;
9260     unsigned NumElem = UseVector ? LastLegalVectorType : LastLegalType;
9261
9262     // Make sure we have something to merge.
9263     if (NumElem < 2)
9264       return false;
9265
9266     unsigned EarliestNodeUsed = 0;
9267     for (unsigned i=0; i < NumElem; ++i) {
9268       // Find a chain for the new wide-store operand. Notice that some
9269       // of the store nodes that we found may not be selected for inclusion
9270       // in the wide store. The chain we use needs to be the chain of the
9271       // earliest store node which is *used* and replaced by the wide store.
9272       if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
9273         EarliestNodeUsed = i;
9274     }
9275
9276     // The earliest Node in the DAG.
9277     LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
9278     SDLoc DL(StoreNodes[0].MemNode);
9279
9280     SDValue StoredVal;
9281     if (UseVector) {
9282       // Find a legal type for the vector store.
9283       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
9284       assert(TLI.isTypeLegal(Ty) && "Illegal vector store");
9285       StoredVal = DAG.getConstant(0, Ty);
9286     } else {
9287       unsigned StoreBW = NumElem * ElementSizeBytes * 8;
9288       APInt StoreInt(StoreBW, 0);
9289
9290       // Construct a single integer constant which is made of the smaller
9291       // constant inputs.
9292       bool IsLE = TLI.isLittleEndian();
9293       for (unsigned i = 0; i < NumElem ; ++i) {
9294         unsigned Idx = IsLE ?(NumElem - 1 - i) : i;
9295         StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[Idx].MemNode);
9296         SDValue Val = St->getValue();
9297         StoreInt<<=ElementSizeBytes*8;
9298         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Val)) {
9299           StoreInt|=C->getAPIntValue().zext(StoreBW);
9300         } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(Val)) {
9301           StoreInt|= C->getValueAPF().bitcastToAPInt().zext(StoreBW);
9302         } else {
9303           assert(false && "Invalid constant element type");
9304         }
9305       }
9306
9307       // Create the new Load and Store operations.
9308       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9309       StoredVal = DAG.getConstant(StoreInt, StoreTy);
9310     }
9311
9312     SDValue NewStore = DAG.getStore(EarliestOp->getChain(), DL, StoredVal,
9313                                     FirstInChain->getBasePtr(),
9314                                     FirstInChain->getPointerInfo(),
9315                                     false, false,
9316                                     FirstInChain->getAlignment());
9317
9318     // Replace the first store with the new store
9319     CombineTo(EarliestOp, NewStore);
9320     // Erase all other stores.
9321     for (unsigned i = 0; i < NumElem ; ++i) {
9322       if (StoreNodes[i].MemNode == EarliestOp)
9323         continue;
9324       StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
9325       // ReplaceAllUsesWith will replace all uses that existed when it was
9326       // called, but graph optimizations may cause new ones to appear. For
9327       // example, the case in pr14333 looks like
9328       //
9329       //  St's chain -> St -> another store -> X
9330       //
9331       // And the only difference from St to the other store is the chain.
9332       // When we change it's chain to be St's chain they become identical,
9333       // get CSEed and the net result is that X is now a use of St.
9334       // Since we know that St is redundant, just iterate.
9335       while (!St->use_empty())
9336         DAG.ReplaceAllUsesWith(SDValue(St, 0), St->getChain());
9337       removeFromWorklist(St);
9338       DAG.DeleteNode(St);
9339     }
9340
9341     return true;
9342   }
9343
9344   // Below we handle the case of multiple consecutive stores that
9345   // come from multiple consecutive loads. We merge them into a single
9346   // wide load and a single wide store.
9347
9348   // Look for load nodes which are used by the stored values.
9349   SmallVector<MemOpLink, 8> LoadNodes;
9350
9351   // Find acceptable loads. Loads need to have the same chain (token factor),
9352   // must not be zext, volatile, indexed, and they must be consecutive.
9353   BaseIndexOffset LdBasePtr;
9354   for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
9355     StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
9356     LoadSDNode *Ld = dyn_cast<LoadSDNode>(St->getValue());
9357     if (!Ld) break;
9358
9359     // Loads must only have one use.
9360     if (!Ld->hasNUsesOfValue(1, 0))
9361       break;
9362
9363     // Check that the alignment is the same as the stores.
9364     if (Ld->getAlignment() != St->getAlignment())
9365       break;
9366
9367     // The memory operands must not be volatile.
9368     if (Ld->isVolatile() || Ld->isIndexed())
9369       break;
9370
9371     // We do not accept ext loads.
9372     if (Ld->getExtensionType() != ISD::NON_EXTLOAD)
9373       break;
9374
9375     // The stored memory type must be the same.
9376     if (Ld->getMemoryVT() != MemVT)
9377       break;
9378
9379     BaseIndexOffset LdPtr = BaseIndexOffset::match(Ld->getBasePtr());
9380     // If this is not the first ptr that we check.
9381     if (LdBasePtr.Base.getNode()) {
9382       // The base ptr must be the same.
9383       if (!LdPtr.equalBaseIndex(LdBasePtr))
9384         break;
9385     } else {
9386       // Check that all other base pointers are the same as this one.
9387       LdBasePtr = LdPtr;
9388     }
9389
9390     // We found a potential memory operand to merge.
9391     LoadNodes.push_back(MemOpLink(Ld, LdPtr.Offset, 0));
9392   }
9393
9394   if (LoadNodes.size() < 2)
9395     return false;
9396
9397   // Scan the memory operations on the chain and find the first non-consecutive
9398   // load memory address. These variables hold the index in the store node
9399   // array.
9400   unsigned LastConsecutiveLoad = 0;
9401   // This variable refers to the size and not index in the array.
9402   unsigned LastLegalVectorType = 0;
9403   unsigned LastLegalIntegerType = 0;
9404   StartAddress = LoadNodes[0].OffsetFromBase;
9405   SDValue FirstChain = LoadNodes[0].MemNode->getChain();
9406   for (unsigned i = 1; i < LoadNodes.size(); ++i) {
9407     // All loads much share the same chain.
9408     if (LoadNodes[i].MemNode->getChain() != FirstChain)
9409       break;
9410
9411     int64_t CurrAddress = LoadNodes[i].OffsetFromBase;
9412     if (CurrAddress - StartAddress != (ElementSizeBytes * i))
9413       break;
9414     LastConsecutiveLoad = i;
9415
9416     // Find a legal type for the vector store.
9417     EVT StoreTy = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
9418     if (TLI.isTypeLegal(StoreTy))
9419       LastLegalVectorType = i + 1;
9420
9421     // Find a legal type for the integer store.
9422     unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
9423     StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9424     if (TLI.isTypeLegal(StoreTy))
9425       LastLegalIntegerType = i + 1;
9426     // Or check whether a truncstore and extload is legal.
9427     else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
9428              TargetLowering::TypePromoteInteger) {
9429       EVT LegalizedStoredValueTy =
9430         TLI.getTypeToTransformTo(*DAG.getContext(), StoreTy);
9431       if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy) &&
9432           TLI.isLoadExtLegal(ISD::ZEXTLOAD, StoreTy) &&
9433           TLI.isLoadExtLegal(ISD::SEXTLOAD, StoreTy) &&
9434           TLI.isLoadExtLegal(ISD::EXTLOAD, StoreTy))
9435         LastLegalIntegerType = i+1;
9436     }
9437   }
9438
9439   // Only use vector types if the vector type is larger than the integer type.
9440   // If they are the same, use integers.
9441   bool UseVectorTy = LastLegalVectorType > LastLegalIntegerType && !NoVectors;
9442   unsigned LastLegalType = std::max(LastLegalVectorType, LastLegalIntegerType);
9443
9444   // We add +1 here because the LastXXX variables refer to location while
9445   // the NumElem refers to array/index size.
9446   unsigned NumElem = std::min(LastConsecutiveStore, LastConsecutiveLoad) + 1;
9447   NumElem = std::min(LastLegalType, NumElem);
9448
9449   if (NumElem < 2)
9450     return false;
9451
9452   // The earliest Node in the DAG.
9453   unsigned EarliestNodeUsed = 0;
9454   LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
9455   for (unsigned i=1; i<NumElem; ++i) {
9456     // Find a chain for the new wide-store operand. Notice that some
9457     // of the store nodes that we found may not be selected for inclusion
9458     // in the wide store. The chain we use needs to be the chain of the
9459     // earliest store node which is *used* and replaced by the wide store.
9460     if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
9461       EarliestNodeUsed = i;
9462   }
9463
9464   // Find if it is better to use vectors or integers to load and store
9465   // to memory.
9466   EVT JointMemOpVT;
9467   if (UseVectorTy) {
9468     JointMemOpVT = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
9469   } else {
9470     unsigned StoreBW = NumElem * ElementSizeBytes * 8;
9471     JointMemOpVT = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
9472   }
9473
9474   SDLoc LoadDL(LoadNodes[0].MemNode);
9475   SDLoc StoreDL(StoreNodes[0].MemNode);
9476
9477   LoadSDNode *FirstLoad = cast<LoadSDNode>(LoadNodes[0].MemNode);
9478   SDValue NewLoad = DAG.getLoad(JointMemOpVT, LoadDL,
9479                                 FirstLoad->getChain(),
9480                                 FirstLoad->getBasePtr(),
9481                                 FirstLoad->getPointerInfo(),
9482                                 false, false, false,
9483                                 FirstLoad->getAlignment());
9484
9485   SDValue NewStore = DAG.getStore(EarliestOp->getChain(), StoreDL, NewLoad,
9486                                   FirstInChain->getBasePtr(),
9487                                   FirstInChain->getPointerInfo(), false, false,
9488                                   FirstInChain->getAlignment());
9489
9490   // Replace one of the loads with the new load.
9491   LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[0].MemNode);
9492   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1),
9493                                 SDValue(NewLoad.getNode(), 1));
9494
9495   // Remove the rest of the load chains.
9496   for (unsigned i = 1; i < NumElem ; ++i) {
9497     // Replace all chain users of the old load nodes with the chain of the new
9498     // load node.
9499     LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[i].MemNode);
9500     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Ld->getChain());
9501   }
9502
9503   // Replace the first store with the new store.
9504   CombineTo(EarliestOp, NewStore);
9505   // Erase all other stores.
9506   for (unsigned i = 0; i < NumElem ; ++i) {
9507     // Remove all Store nodes.
9508     if (StoreNodes[i].MemNode == EarliestOp)
9509       continue;
9510     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
9511     DAG.ReplaceAllUsesOfValueWith(SDValue(St, 0), St->getChain());
9512     removeFromWorklist(St);
9513     DAG.DeleteNode(St);
9514   }
9515
9516   return true;
9517 }
9518
9519 SDValue DAGCombiner::visitSTORE(SDNode *N) {
9520   StoreSDNode *ST  = cast<StoreSDNode>(N);
9521   SDValue Chain = ST->getChain();
9522   SDValue Value = ST->getValue();
9523   SDValue Ptr   = ST->getBasePtr();
9524
9525   // If this is a store of a bit convert, store the input value if the
9526   // resultant store does not need a higher alignment than the original.
9527   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
9528       ST->isUnindexed()) {
9529     unsigned OrigAlign = ST->getAlignment();
9530     EVT SVT = Value.getOperand(0).getValueType();
9531     unsigned Align = TLI.getDataLayout()->
9532       getABITypeAlignment(SVT.getTypeForEVT(*DAG.getContext()));
9533     if (Align <= OrigAlign &&
9534         ((!LegalOperations && !ST->isVolatile()) ||
9535          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
9536       return DAG.getStore(Chain, SDLoc(N), Value.getOperand(0),
9537                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
9538                           ST->isNonTemporal(), OrigAlign,
9539                           ST->getAAInfo());
9540   }
9541
9542   // Turn 'store undef, Ptr' -> nothing.
9543   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
9544     return Chain;
9545
9546   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
9547   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
9548     // NOTE: If the original store is volatile, this transform must not increase
9549     // the number of stores.  For example, on x86-32 an f64 can be stored in one
9550     // processor operation but an i64 (which is not legal) requires two.  So the
9551     // transform should not be done in this case.
9552     if (Value.getOpcode() != ISD::TargetConstantFP) {
9553       SDValue Tmp;
9554       switch (CFP->getSimpleValueType(0).SimpleTy) {
9555       default: llvm_unreachable("Unknown FP type");
9556       case MVT::f16:    // We don't do this for these yet.
9557       case MVT::f80:
9558       case MVT::f128:
9559       case MVT::ppcf128:
9560         break;
9561       case MVT::f32:
9562         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
9563             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
9564           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
9565                               bitcastToAPInt().getZExtValue(), MVT::i32);
9566           return DAG.getStore(Chain, SDLoc(N), Tmp,
9567                               Ptr, ST->getMemOperand());
9568         }
9569         break;
9570       case MVT::f64:
9571         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
9572              !ST->isVolatile()) ||
9573             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
9574           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
9575                                 getZExtValue(), MVT::i64);
9576           return DAG.getStore(Chain, SDLoc(N), Tmp,
9577                               Ptr, ST->getMemOperand());
9578         }
9579
9580         if (!ST->isVolatile() &&
9581             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
9582           // Many FP stores are not made apparent until after legalize, e.g. for
9583           // argument passing.  Since this is so common, custom legalize the
9584           // 64-bit integer store into two 32-bit stores.
9585           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
9586           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, MVT::i32);
9587           SDValue Hi = DAG.getConstant(Val >> 32, MVT::i32);
9588           if (TLI.isBigEndian()) std::swap(Lo, Hi);
9589
9590           unsigned Alignment = ST->getAlignment();
9591           bool isVolatile = ST->isVolatile();
9592           bool isNonTemporal = ST->isNonTemporal();
9593           AAMDNodes AAInfo = ST->getAAInfo();
9594
9595           SDValue St0 = DAG.getStore(Chain, SDLoc(ST), Lo,
9596                                      Ptr, ST->getPointerInfo(),
9597                                      isVolatile, isNonTemporal,
9598                                      ST->getAlignment(), AAInfo);
9599           Ptr = DAG.getNode(ISD::ADD, SDLoc(N), Ptr.getValueType(), Ptr,
9600                             DAG.getConstant(4, Ptr.getValueType()));
9601           Alignment = MinAlign(Alignment, 4U);
9602           SDValue St1 = DAG.getStore(Chain, SDLoc(ST), Hi,
9603                                      Ptr, ST->getPointerInfo().getWithOffset(4),
9604                                      isVolatile, isNonTemporal,
9605                                      Alignment, AAInfo);
9606           return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other,
9607                              St0, St1);
9608         }
9609
9610         break;
9611       }
9612     }
9613   }
9614
9615   // Try to infer better alignment information than the store already has.
9616   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
9617     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
9618       if (Align > ST->getAlignment())
9619         return DAG.getTruncStore(Chain, SDLoc(N), Value,
9620                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
9621                                  ST->isVolatile(), ST->isNonTemporal(), Align,
9622                                  ST->getAAInfo());
9623     }
9624   }
9625
9626   // Try transforming a pair floating point load / store ops to integer
9627   // load / store ops.
9628   SDValue NewST = TransformFPLoadStorePair(N);
9629   if (NewST.getNode())
9630     return NewST;
9631
9632   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA :
9633     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
9634 #ifndef NDEBUG
9635   if (CombinerAAOnlyFunc.getNumOccurrences() &&
9636       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
9637     UseAA = false;
9638 #endif
9639   if (UseAA && ST->isUnindexed()) {
9640     // Walk up chain skipping non-aliasing memory nodes.
9641     SDValue BetterChain = FindBetterChain(N, Chain);
9642
9643     // If there is a better chain.
9644     if (Chain != BetterChain) {
9645       SDValue ReplStore;
9646
9647       // Replace the chain to avoid dependency.
9648       if (ST->isTruncatingStore()) {
9649         ReplStore = DAG.getTruncStore(BetterChain, SDLoc(N), Value, Ptr,
9650                                       ST->getMemoryVT(), ST->getMemOperand());
9651       } else {
9652         ReplStore = DAG.getStore(BetterChain, SDLoc(N), Value, Ptr,
9653                                  ST->getMemOperand());
9654       }
9655
9656       // Create token to keep both nodes around.
9657       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
9658                                   MVT::Other, Chain, ReplStore);
9659
9660       // Make sure the new and old chains are cleaned up.
9661       AddToWorklist(Token.getNode());
9662
9663       // Don't add users to work list.
9664       return CombineTo(N, Token, false);
9665     }
9666   }
9667
9668   // Try transforming N to an indexed store.
9669   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
9670     return SDValue(N, 0);
9671
9672   // FIXME: is there such a thing as a truncating indexed store?
9673   if (ST->isTruncatingStore() && ST->isUnindexed() &&
9674       Value.getValueType().isInteger()) {
9675     // See if we can simplify the input to this truncstore with knowledge that
9676     // only the low bits are being used.  For example:
9677     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
9678     SDValue Shorter =
9679       GetDemandedBits(Value,
9680                       APInt::getLowBitsSet(
9681                         Value.getValueType().getScalarType().getSizeInBits(),
9682                         ST->getMemoryVT().getScalarType().getSizeInBits()));
9683     AddToWorklist(Value.getNode());
9684     if (Shorter.getNode())
9685       return DAG.getTruncStore(Chain, SDLoc(N), Shorter,
9686                                Ptr, ST->getMemoryVT(), ST->getMemOperand());
9687
9688     // Otherwise, see if we can simplify the operation with
9689     // SimplifyDemandedBits, which only works if the value has a single use.
9690     if (SimplifyDemandedBits(Value,
9691                         APInt::getLowBitsSet(
9692                           Value.getValueType().getScalarType().getSizeInBits(),
9693                           ST->getMemoryVT().getScalarType().getSizeInBits())))
9694       return SDValue(N, 0);
9695   }
9696
9697   // If this is a load followed by a store to the same location, then the store
9698   // is dead/noop.
9699   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
9700     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
9701         ST->isUnindexed() && !ST->isVolatile() &&
9702         // There can't be any side effects between the load and store, such as
9703         // a call or store.
9704         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
9705       // The store is dead, remove it.
9706       return Chain;
9707     }
9708   }
9709
9710   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
9711   // truncating store.  We can do this even if this is already a truncstore.
9712   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
9713       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
9714       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
9715                             ST->getMemoryVT())) {
9716     return DAG.getTruncStore(Chain, SDLoc(N), Value.getOperand(0),
9717                              Ptr, ST->getMemoryVT(), ST->getMemOperand());
9718   }
9719
9720   // Only perform this optimization before the types are legal, because we
9721   // don't want to perform this optimization on every DAGCombine invocation.
9722   if (!LegalTypes) {
9723     bool EverChanged = false;
9724
9725     do {
9726       // There can be multiple store sequences on the same chain.
9727       // Keep trying to merge store sequences until we are unable to do so
9728       // or until we merge the last store on the chain.
9729       bool Changed = MergeConsecutiveStores(ST);
9730       EverChanged |= Changed;
9731       if (!Changed) break;
9732     } while (ST->getOpcode() != ISD::DELETED_NODE);
9733
9734     if (EverChanged)
9735       return SDValue(N, 0);
9736   }
9737
9738   return ReduceLoadOpStoreWidth(N);
9739 }
9740
9741 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
9742   SDValue InVec = N->getOperand(0);
9743   SDValue InVal = N->getOperand(1);
9744   SDValue EltNo = N->getOperand(2);
9745   SDLoc dl(N);
9746
9747   // If the inserted element is an UNDEF, just use the input vector.
9748   if (InVal.getOpcode() == ISD::UNDEF)
9749     return InVec;
9750
9751   EVT VT = InVec.getValueType();
9752
9753   // If we can't generate a legal BUILD_VECTOR, exit
9754   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
9755     return SDValue();
9756
9757   // Check that we know which element is being inserted
9758   if (!isa<ConstantSDNode>(EltNo))
9759     return SDValue();
9760   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9761
9762   // Canonicalize insert_vector_elt dag nodes.
9763   // Example:
9764   // (insert_vector_elt (insert_vector_elt A, Idx0), Idx1)
9765   // -> (insert_vector_elt (insert_vector_elt A, Idx1), Idx0)
9766   //
9767   // Do this only if the child insert_vector node has one use; also
9768   // do this only if indices are both constants and Idx1 < Idx0.
9769   if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT && InVec.hasOneUse()
9770       && isa<ConstantSDNode>(InVec.getOperand(2))) {
9771     unsigned OtherElt =
9772       cast<ConstantSDNode>(InVec.getOperand(2))->getZExtValue();
9773     if (Elt < OtherElt) {
9774       // Swap nodes.
9775       SDValue NewOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(N), VT,
9776                                   InVec.getOperand(0), InVal, EltNo);
9777       AddToWorklist(NewOp.getNode());
9778       return DAG.getNode(ISD::INSERT_VECTOR_ELT, SDLoc(InVec.getNode()),
9779                          VT, NewOp, InVec.getOperand(1), InVec.getOperand(2));
9780     }
9781   }
9782
9783   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
9784   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
9785   // vector elements.
9786   SmallVector<SDValue, 8> Ops;
9787   // Do not combine these two vectors if the output vector will not replace
9788   // the input vector.
9789   if (InVec.getOpcode() == ISD::BUILD_VECTOR && InVec.hasOneUse()) {
9790     Ops.append(InVec.getNode()->op_begin(),
9791                InVec.getNode()->op_end());
9792   } else if (InVec.getOpcode() == ISD::UNDEF) {
9793     unsigned NElts = VT.getVectorNumElements();
9794     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
9795   } else {
9796     return SDValue();
9797   }
9798
9799   // Insert the element
9800   if (Elt < Ops.size()) {
9801     // All the operands of BUILD_VECTOR must have the same type;
9802     // we enforce that here.
9803     EVT OpVT = Ops[0].getValueType();
9804     if (InVal.getValueType() != OpVT)
9805       InVal = OpVT.bitsGT(InVal.getValueType()) ?
9806                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
9807                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
9808     Ops[Elt] = InVal;
9809   }
9810
9811   // Return the new vector
9812   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
9813 }
9814
9815 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
9816   // (vextract (scalar_to_vector val, 0) -> val
9817   SDValue InVec = N->getOperand(0);
9818   EVT VT = InVec.getValueType();
9819   EVT NVT = N->getValueType(0);
9820
9821   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
9822     // Check if the result type doesn't match the inserted element type. A
9823     // SCALAR_TO_VECTOR may truncate the inserted element and the
9824     // EXTRACT_VECTOR_ELT may widen the extracted vector.
9825     SDValue InOp = InVec.getOperand(0);
9826     if (InOp.getValueType() != NVT) {
9827       assert(InOp.getValueType().isInteger() && NVT.isInteger());
9828       return DAG.getSExtOrTrunc(InOp, SDLoc(InVec), NVT);
9829     }
9830     return InOp;
9831   }
9832
9833   SDValue EltNo = N->getOperand(1);
9834   bool ConstEltNo = isa<ConstantSDNode>(EltNo);
9835
9836   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
9837   // We only perform this optimization before the op legalization phase because
9838   // we may introduce new vector instructions which are not backed by TD
9839   // patterns. For example on AVX, extracting elements from a wide vector
9840   // without using extract_subvector. However, if we can find an underlying
9841   // scalar value, then we can always use that.
9842   if (InVec.getOpcode() == ISD::VECTOR_SHUFFLE
9843       && ConstEltNo) {
9844     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9845     int NumElem = VT.getVectorNumElements();
9846     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
9847     // Find the new index to extract from.
9848     int OrigElt = SVOp->getMaskElt(Elt);
9849
9850     // Extracting an undef index is undef.
9851     if (OrigElt == -1)
9852       return DAG.getUNDEF(NVT);
9853
9854     // Select the right vector half to extract from.
9855     SDValue SVInVec;
9856     if (OrigElt < NumElem) {
9857       SVInVec = InVec->getOperand(0);
9858     } else {
9859       SVInVec = InVec->getOperand(1);
9860       OrigElt -= NumElem;
9861     }
9862
9863     if (SVInVec.getOpcode() == ISD::BUILD_VECTOR) {
9864       SDValue InOp = SVInVec.getOperand(OrigElt);
9865       if (InOp.getValueType() != NVT) {
9866         assert(InOp.getValueType().isInteger() && NVT.isInteger());
9867         InOp = DAG.getSExtOrTrunc(InOp, SDLoc(SVInVec), NVT);
9868       }
9869
9870       return InOp;
9871     }
9872
9873     // FIXME: We should handle recursing on other vector shuffles and
9874     // scalar_to_vector here as well.
9875
9876     if (!LegalOperations) {
9877       EVT IndexTy = TLI.getVectorIdxTy();
9878       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(N), NVT,
9879                          SVInVec, DAG.getConstant(OrigElt, IndexTy));
9880     }
9881   }
9882
9883   // Perform only after legalization to ensure build_vector / vector_shuffle
9884   // optimizations have already been done.
9885   if (!LegalOperations) return SDValue();
9886
9887   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
9888   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
9889   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
9890
9891   if (ConstEltNo) {
9892     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9893     bool NewLoad = false;
9894     bool BCNumEltsChanged = false;
9895     EVT ExtVT = VT.getVectorElementType();
9896     EVT LVT = ExtVT;
9897
9898     // If the result of load has to be truncated, then it's not necessarily
9899     // profitable.
9900     if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
9901       return SDValue();
9902
9903     if (InVec.getOpcode() == ISD::BITCAST) {
9904       // Don't duplicate a load with other uses.
9905       if (!InVec.hasOneUse())
9906         return SDValue();
9907
9908       EVT BCVT = InVec.getOperand(0).getValueType();
9909       if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
9910         return SDValue();
9911       if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
9912         BCNumEltsChanged = true;
9913       InVec = InVec.getOperand(0);
9914       ExtVT = BCVT.getVectorElementType();
9915       NewLoad = true;
9916     }
9917
9918     LoadSDNode *LN0 = nullptr;
9919     const ShuffleVectorSDNode *SVN = nullptr;
9920     if (ISD::isNormalLoad(InVec.getNode())) {
9921       LN0 = cast<LoadSDNode>(InVec);
9922     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
9923                InVec.getOperand(0).getValueType() == ExtVT &&
9924                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
9925       // Don't duplicate a load with other uses.
9926       if (!InVec.hasOneUse())
9927         return SDValue();
9928
9929       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
9930     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
9931       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
9932       // =>
9933       // (load $addr+1*size)
9934
9935       // Don't duplicate a load with other uses.
9936       if (!InVec.hasOneUse())
9937         return SDValue();
9938
9939       // If the bit convert changed the number of elements, it is unsafe
9940       // to examine the mask.
9941       if (BCNumEltsChanged)
9942         return SDValue();
9943
9944       // Select the input vector, guarding against out of range extract vector.
9945       unsigned NumElems = VT.getVectorNumElements();
9946       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
9947       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
9948
9949       if (InVec.getOpcode() == ISD::BITCAST) {
9950         // Don't duplicate a load with other uses.
9951         if (!InVec.hasOneUse())
9952           return SDValue();
9953
9954         InVec = InVec.getOperand(0);
9955       }
9956       if (ISD::isNormalLoad(InVec.getNode())) {
9957         LN0 = cast<LoadSDNode>(InVec);
9958         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
9959       }
9960     }
9961
9962     // Make sure we found a non-volatile load and the extractelement is
9963     // the only use.
9964     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
9965       return SDValue();
9966
9967     // If Idx was -1 above, Elt is going to be -1, so just return undef.
9968     if (Elt == -1)
9969       return DAG.getUNDEF(LVT);
9970
9971     unsigned Align = LN0->getAlignment();
9972     if (NewLoad) {
9973       // Check the resultant load doesn't need a higher alignment than the
9974       // original load.
9975       unsigned NewAlign =
9976         TLI.getDataLayout()
9977             ->getABITypeAlignment(LVT.getTypeForEVT(*DAG.getContext()));
9978
9979       if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, LVT))
9980         return SDValue();
9981
9982       Align = NewAlign;
9983     }
9984
9985     SDValue NewPtr = LN0->getBasePtr();
9986     unsigned PtrOff = 0;
9987
9988     if (Elt) {
9989       PtrOff = LVT.getSizeInBits() * Elt / 8;
9990       EVT PtrType = NewPtr.getValueType();
9991       if (TLI.isBigEndian())
9992         PtrOff = VT.getSizeInBits() / 8 - PtrOff;
9993       NewPtr = DAG.getNode(ISD::ADD, SDLoc(N), PtrType, NewPtr,
9994                            DAG.getConstant(PtrOff, PtrType));
9995     }
9996
9997     // The replacement we need to do here is a little tricky: we need to
9998     // replace an extractelement of a load with a load.
9999     // Use ReplaceAllUsesOfValuesWith to do the replacement.
10000     // Note that this replacement assumes that the extractvalue is the only
10001     // use of the load; that's okay because we don't want to perform this
10002     // transformation in other cases anyway.
10003     SDValue Load;
10004     SDValue Chain;
10005     if (NVT.bitsGT(LVT)) {
10006       // If the result type of vextract is wider than the load, then issue an
10007       // extending load instead.
10008       ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, LVT)
10009         ? ISD::ZEXTLOAD : ISD::EXTLOAD;
10010       Load = DAG.getExtLoad(ExtType, SDLoc(N), NVT, LN0->getChain(),
10011                             NewPtr, LN0->getPointerInfo().getWithOffset(PtrOff),
10012                             LVT, LN0->isVolatile(), LN0->isNonTemporal(),
10013                             Align, LN0->getAAInfo());
10014       Chain = Load.getValue(1);
10015     } else {
10016       Load = DAG.getLoad(LVT, SDLoc(N), LN0->getChain(), NewPtr,
10017                          LN0->getPointerInfo().getWithOffset(PtrOff),
10018                          LN0->isVolatile(), LN0->isNonTemporal(),
10019                          LN0->isInvariant(), Align, LN0->getAAInfo());
10020       Chain = Load.getValue(1);
10021       if (NVT.bitsLT(LVT))
10022         Load = DAG.getNode(ISD::TRUNCATE, SDLoc(N), NVT, Load);
10023       else
10024         Load = DAG.getNode(ISD::BITCAST, SDLoc(N), NVT, Load);
10025     }
10026     WorklistRemover DeadNodes(*this);
10027     SDValue From[] = { SDValue(N, 0), SDValue(LN0,1) };
10028     SDValue To[] = { Load, Chain };
10029     DAG.ReplaceAllUsesOfValuesWith(From, To, 2);
10030     // Since we're explcitly calling ReplaceAllUses, add the new node to the
10031     // worklist explicitly as well.
10032     AddToWorklist(Load.getNode());
10033     AddUsersToWorklist(Load.getNode()); // Add users too
10034     // Make sure to revisit this node to clean it up; it will usually be dead.
10035     AddToWorklist(N);
10036     return SDValue(N, 0);
10037   }
10038
10039   return SDValue();
10040 }
10041
10042 // Simplify (build_vec (ext )) to (bitcast (build_vec ))
10043 SDValue DAGCombiner::reduceBuildVecExtToExtBuildVec(SDNode *N) {
10044   // We perform this optimization post type-legalization because
10045   // the type-legalizer often scalarizes integer-promoted vectors.
10046   // Performing this optimization before may create bit-casts which
10047   // will be type-legalized to complex code sequences.
10048   // We perform this optimization only before the operation legalizer because we
10049   // may introduce illegal operations.
10050   if (Level != AfterLegalizeVectorOps && Level != AfterLegalizeTypes)
10051     return SDValue();
10052
10053   unsigned NumInScalars = N->getNumOperands();
10054   SDLoc dl(N);
10055   EVT VT = N->getValueType(0);
10056
10057   // Check to see if this is a BUILD_VECTOR of a bunch of values
10058   // which come from any_extend or zero_extend nodes. If so, we can create
10059   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
10060   // optimizations. We do not handle sign-extend because we can't fill the sign
10061   // using shuffles.
10062   EVT SourceType = MVT::Other;
10063   bool AllAnyExt = true;
10064
10065   for (unsigned i = 0; i != NumInScalars; ++i) {
10066     SDValue In = N->getOperand(i);
10067     // Ignore undef inputs.
10068     if (In.getOpcode() == ISD::UNDEF) continue;
10069
10070     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
10071     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
10072
10073     // Abort if the element is not an extension.
10074     if (!ZeroExt && !AnyExt) {
10075       SourceType = MVT::Other;
10076       break;
10077     }
10078
10079     // The input is a ZeroExt or AnyExt. Check the original type.
10080     EVT InTy = In.getOperand(0).getValueType();
10081
10082     // Check that all of the widened source types are the same.
10083     if (SourceType == MVT::Other)
10084       // First time.
10085       SourceType = InTy;
10086     else if (InTy != SourceType) {
10087       // Multiple income types. Abort.
10088       SourceType = MVT::Other;
10089       break;
10090     }
10091
10092     // Check if all of the extends are ANY_EXTENDs.
10093     AllAnyExt &= AnyExt;
10094   }
10095
10096   // In order to have valid types, all of the inputs must be extended from the
10097   // same source type and all of the inputs must be any or zero extend.
10098   // Scalar sizes must be a power of two.
10099   EVT OutScalarTy = VT.getScalarType();
10100   bool ValidTypes = SourceType != MVT::Other &&
10101                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
10102                  isPowerOf2_32(SourceType.getSizeInBits());
10103
10104   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
10105   // turn into a single shuffle instruction.
10106   if (!ValidTypes)
10107     return SDValue();
10108
10109   bool isLE = TLI.isLittleEndian();
10110   unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
10111   assert(ElemRatio > 1 && "Invalid element size ratio");
10112   SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
10113                                DAG.getConstant(0, SourceType);
10114
10115   unsigned NewBVElems = ElemRatio * VT.getVectorNumElements();
10116   SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
10117
10118   // Populate the new build_vector
10119   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
10120     SDValue Cast = N->getOperand(i);
10121     assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
10122             Cast.getOpcode() == ISD::ZERO_EXTEND ||
10123             Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
10124     SDValue In;
10125     if (Cast.getOpcode() == ISD::UNDEF)
10126       In = DAG.getUNDEF(SourceType);
10127     else
10128       In = Cast->getOperand(0);
10129     unsigned Index = isLE ? (i * ElemRatio) :
10130                             (i * ElemRatio + (ElemRatio - 1));
10131
10132     assert(Index < Ops.size() && "Invalid index");
10133     Ops[Index] = In;
10134   }
10135
10136   // The type of the new BUILD_VECTOR node.
10137   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
10138   assert(VecVT.getSizeInBits() == VT.getSizeInBits() &&
10139          "Invalid vector size");
10140   // Check if the new vector type is legal.
10141   if (!isTypeLegal(VecVT)) return SDValue();
10142
10143   // Make the new BUILD_VECTOR.
10144   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
10145
10146   // The new BUILD_VECTOR node has the potential to be further optimized.
10147   AddToWorklist(BV.getNode());
10148   // Bitcast to the desired type.
10149   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
10150 }
10151
10152 SDValue DAGCombiner::reduceBuildVecConvertToConvertBuildVec(SDNode *N) {
10153   EVT VT = N->getValueType(0);
10154
10155   unsigned NumInScalars = N->getNumOperands();
10156   SDLoc dl(N);
10157
10158   EVT SrcVT = MVT::Other;
10159   unsigned Opcode = ISD::DELETED_NODE;
10160   unsigned NumDefs = 0;
10161
10162   for (unsigned i = 0; i != NumInScalars; ++i) {
10163     SDValue In = N->getOperand(i);
10164     unsigned Opc = In.getOpcode();
10165
10166     if (Opc == ISD::UNDEF)
10167       continue;
10168
10169     // If all scalar values are floats and converted from integers.
10170     if (Opcode == ISD::DELETED_NODE &&
10171         (Opc == ISD::UINT_TO_FP || Opc == ISD::SINT_TO_FP)) {
10172       Opcode = Opc;
10173     }
10174
10175     if (Opc != Opcode)
10176       return SDValue();
10177
10178     EVT InVT = In.getOperand(0).getValueType();
10179
10180     // If all scalar values are typed differently, bail out. It's chosen to
10181     // simplify BUILD_VECTOR of integer types.
10182     if (SrcVT == MVT::Other)
10183       SrcVT = InVT;
10184     if (SrcVT != InVT)
10185       return SDValue();
10186     NumDefs++;
10187   }
10188
10189   // If the vector has just one element defined, it's not worth to fold it into
10190   // a vectorized one.
10191   if (NumDefs < 2)
10192     return SDValue();
10193
10194   assert((Opcode == ISD::UINT_TO_FP || Opcode == ISD::SINT_TO_FP)
10195          && "Should only handle conversion from integer to float.");
10196   assert(SrcVT != MVT::Other && "Cannot determine source type!");
10197
10198   EVT NVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumInScalars);
10199
10200   if (!TLI.isOperationLegalOrCustom(Opcode, NVT))
10201     return SDValue();
10202
10203   SmallVector<SDValue, 8> Opnds;
10204   for (unsigned i = 0; i != NumInScalars; ++i) {
10205     SDValue In = N->getOperand(i);
10206
10207     if (In.getOpcode() == ISD::UNDEF)
10208       Opnds.push_back(DAG.getUNDEF(SrcVT));
10209     else
10210       Opnds.push_back(In.getOperand(0));
10211   }
10212   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NVT, Opnds);
10213   AddToWorklist(BV.getNode());
10214
10215   return DAG.getNode(Opcode, dl, VT, BV);
10216 }
10217
10218 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
10219   unsigned NumInScalars = N->getNumOperands();
10220   SDLoc dl(N);
10221   EVT VT = N->getValueType(0);
10222
10223   // A vector built entirely of undefs is undef.
10224   if (ISD::allOperandsUndef(N))
10225     return DAG.getUNDEF(VT);
10226
10227   SDValue V = reduceBuildVecExtToExtBuildVec(N);
10228   if (V.getNode())
10229     return V;
10230
10231   V = reduceBuildVecConvertToConvertBuildVec(N);
10232   if (V.getNode())
10233     return V;
10234
10235   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
10236   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
10237   // at most two distinct vectors, turn this into a shuffle node.
10238
10239   // May only combine to shuffle after legalize if shuffle is legal.
10240   if (LegalOperations &&
10241       !TLI.isOperationLegalOrCustom(ISD::VECTOR_SHUFFLE, VT))
10242     return SDValue();
10243
10244   SDValue VecIn1, VecIn2;
10245   for (unsigned i = 0; i != NumInScalars; ++i) {
10246     // Ignore undef inputs.
10247     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
10248
10249     // If this input is something other than a EXTRACT_VECTOR_ELT with a
10250     // constant index, bail out.
10251     if (N->getOperand(i).getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
10252         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
10253       VecIn1 = VecIn2 = SDValue(nullptr, 0);
10254       break;
10255     }
10256
10257     // We allow up to two distinct input vectors.
10258     SDValue ExtractedFromVec = N->getOperand(i).getOperand(0);
10259     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
10260       continue;
10261
10262     if (!VecIn1.getNode()) {
10263       VecIn1 = ExtractedFromVec;
10264     } else if (!VecIn2.getNode()) {
10265       VecIn2 = ExtractedFromVec;
10266     } else {
10267       // Too many inputs.
10268       VecIn1 = VecIn2 = SDValue(nullptr, 0);
10269       break;
10270     }
10271   }
10272
10273   // If everything is good, we can make a shuffle operation.
10274   if (VecIn1.getNode()) {
10275     SmallVector<int, 8> Mask;
10276     for (unsigned i = 0; i != NumInScalars; ++i) {
10277       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
10278         Mask.push_back(-1);
10279         continue;
10280       }
10281
10282       // If extracting from the first vector, just use the index directly.
10283       SDValue Extract = N->getOperand(i);
10284       SDValue ExtVal = Extract.getOperand(1);
10285       if (Extract.getOperand(0) == VecIn1) {
10286         unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
10287         if (ExtIndex > VT.getVectorNumElements())
10288           return SDValue();
10289
10290         Mask.push_back(ExtIndex);
10291         continue;
10292       }
10293
10294       // Otherwise, use InIdx + VecSize
10295       unsigned Idx = cast<ConstantSDNode>(ExtVal)->getZExtValue();
10296       Mask.push_back(Idx+NumInScalars);
10297     }
10298
10299     // We can't generate a shuffle node with mismatched input and output types.
10300     // Attempt to transform a single input vector to the correct type.
10301     if ((VT != VecIn1.getValueType())) {
10302       // We don't support shuffeling between TWO values of different types.
10303       if (VecIn2.getNode())
10304         return SDValue();
10305
10306       // We only support widening of vectors which are half the size of the
10307       // output registers. For example XMM->YMM widening on X86 with AVX.
10308       if (VecIn1.getValueType().getSizeInBits()*2 != VT.getSizeInBits())
10309         return SDValue();
10310
10311       // If the input vector type has a different base type to the output
10312       // vector type, bail out.
10313       if (VecIn1.getValueType().getVectorElementType() !=
10314           VT.getVectorElementType())
10315         return SDValue();
10316
10317       // Widen the input vector by adding undef values.
10318       VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
10319                            VecIn1, DAG.getUNDEF(VecIn1.getValueType()));
10320     }
10321
10322     // If VecIn2 is unused then change it to undef.
10323     VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
10324
10325     // Check that we were able to transform all incoming values to the same
10326     // type.
10327     if (VecIn2.getValueType() != VecIn1.getValueType() ||
10328         VecIn1.getValueType() != VT)
10329           return SDValue();
10330
10331     // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
10332     if (!isTypeLegal(VT))
10333       return SDValue();
10334
10335     // Return the new VECTOR_SHUFFLE node.
10336     SDValue Ops[2];
10337     Ops[0] = VecIn1;
10338     Ops[1] = VecIn2;
10339     return DAG.getVectorShuffle(VT, dl, Ops[0], Ops[1], &Mask[0]);
10340   }
10341
10342   return SDValue();
10343 }
10344
10345 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
10346   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
10347   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
10348   // inputs come from at most two distinct vectors, turn this into a shuffle
10349   // node.
10350
10351   // If we only have one input vector, we don't need to do any concatenation.
10352   if (N->getNumOperands() == 1)
10353     return N->getOperand(0);
10354
10355   // Check if all of the operands are undefs.
10356   EVT VT = N->getValueType(0);
10357   if (ISD::allOperandsUndef(N))
10358     return DAG.getUNDEF(VT);
10359
10360   // Optimize concat_vectors where one of the vectors is undef.
10361   if (N->getNumOperands() == 2 &&
10362       N->getOperand(1)->getOpcode() == ISD::UNDEF) {
10363     SDValue In = N->getOperand(0);
10364     assert(In.getValueType().isVector() && "Must concat vectors");
10365
10366     // Transform: concat_vectors(scalar, undef) -> scalar_to_vector(sclr).
10367     if (In->getOpcode() == ISD::BITCAST &&
10368         !In->getOperand(0)->getValueType(0).isVector()) {
10369       SDValue Scalar = In->getOperand(0);
10370       EVT SclTy = Scalar->getValueType(0);
10371
10372       if (!SclTy.isFloatingPoint() && !SclTy.isInteger())
10373         return SDValue();
10374
10375       EVT NVT = EVT::getVectorVT(*DAG.getContext(), SclTy,
10376                                  VT.getSizeInBits() / SclTy.getSizeInBits());
10377       if (!TLI.isTypeLegal(NVT) || !TLI.isTypeLegal(Scalar.getValueType()))
10378         return SDValue();
10379
10380       SDLoc dl = SDLoc(N);
10381       SDValue Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, NVT, Scalar);
10382       return DAG.getNode(ISD::BITCAST, dl, VT, Res);
10383     }
10384   }
10385
10386   // fold (concat_vectors (BUILD_VECTOR A, B, ...), (BUILD_VECTOR C, D, ...))
10387   // -> (BUILD_VECTOR A, B, ..., C, D, ...)
10388   if (N->getNumOperands() == 2 &&
10389       N->getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
10390       N->getOperand(1).getOpcode() == ISD::BUILD_VECTOR) {
10391     EVT VT = N->getValueType(0);
10392     SDValue N0 = N->getOperand(0);
10393     SDValue N1 = N->getOperand(1);
10394     SmallVector<SDValue, 8> Opnds;
10395     unsigned BuildVecNumElts =  N0.getNumOperands();
10396
10397     EVT SclTy0 = N0.getOperand(0)->getValueType(0);
10398     EVT SclTy1 = N1.getOperand(0)->getValueType(0);
10399     if (SclTy0.isFloatingPoint()) {
10400       for (unsigned i = 0; i != BuildVecNumElts; ++i)
10401         Opnds.push_back(N0.getOperand(i));
10402       for (unsigned i = 0; i != BuildVecNumElts; ++i)
10403         Opnds.push_back(N1.getOperand(i));
10404     } else {
10405       // If BUILD_VECTOR are from built from integer, they may have different
10406       // operand types. Get the smaller type and truncate all operands to it.
10407       EVT MinTy = SclTy0.bitsLE(SclTy1) ? SclTy0 : SclTy1;
10408       for (unsigned i = 0; i != BuildVecNumElts; ++i)
10409         Opnds.push_back(DAG.getNode(ISD::TRUNCATE, SDLoc(N), MinTy,
10410                         N0.getOperand(i)));
10411       for (unsigned i = 0; i != BuildVecNumElts; ++i)
10412         Opnds.push_back(DAG.getNode(ISD::TRUNCATE, SDLoc(N), MinTy,
10413                         N1.getOperand(i)));
10414     }
10415
10416     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, Opnds);
10417   }
10418
10419   // Type legalization of vectors and DAG canonicalization of SHUFFLE_VECTOR
10420   // nodes often generate nop CONCAT_VECTOR nodes.
10421   // Scan the CONCAT_VECTOR operands and look for a CONCAT operations that
10422   // place the incoming vectors at the exact same location.
10423   SDValue SingleSource = SDValue();
10424   unsigned PartNumElem = N->getOperand(0).getValueType().getVectorNumElements();
10425
10426   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
10427     SDValue Op = N->getOperand(i);
10428
10429     if (Op.getOpcode() == ISD::UNDEF)
10430       continue;
10431
10432     // Check if this is the identity extract:
10433     if (Op.getOpcode() != ISD::EXTRACT_SUBVECTOR)
10434       return SDValue();
10435
10436     // Find the single incoming vector for the extract_subvector.
10437     if (SingleSource.getNode()) {
10438       if (Op.getOperand(0) != SingleSource)
10439         return SDValue();
10440     } else {
10441       SingleSource = Op.getOperand(0);
10442
10443       // Check the source type is the same as the type of the result.
10444       // If not, this concat may extend the vector, so we can not
10445       // optimize it away.
10446       if (SingleSource.getValueType() != N->getValueType(0))
10447         return SDValue();
10448     }
10449
10450     unsigned IdentityIndex = i * PartNumElem;
10451     ConstantSDNode *CS = dyn_cast<ConstantSDNode>(Op.getOperand(1));
10452     // The extract index must be constant.
10453     if (!CS)
10454       return SDValue();
10455
10456     // Check that we are reading from the identity index.
10457     if (CS->getZExtValue() != IdentityIndex)
10458       return SDValue();
10459   }
10460
10461   if (SingleSource.getNode())
10462     return SingleSource;
10463
10464   return SDValue();
10465 }
10466
10467 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
10468   EVT NVT = N->getValueType(0);
10469   SDValue V = N->getOperand(0);
10470
10471   if (V->getOpcode() == ISD::CONCAT_VECTORS) {
10472     // Combine:
10473     //    (extract_subvec (concat V1, V2, ...), i)
10474     // Into:
10475     //    Vi if possible
10476     // Only operand 0 is checked as 'concat' assumes all inputs of the same
10477     // type.
10478     if (V->getOperand(0).getValueType() != NVT)
10479       return SDValue();
10480     unsigned Idx = dyn_cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
10481     unsigned NumElems = NVT.getVectorNumElements();
10482     assert((Idx % NumElems) == 0 &&
10483            "IDX in concat is not a multiple of the result vector length.");
10484     return V->getOperand(Idx / NumElems);
10485   }
10486
10487   // Skip bitcasting
10488   if (V->getOpcode() == ISD::BITCAST)
10489     V = V.getOperand(0);
10490
10491   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
10492     SDLoc dl(N);
10493     // Handle only simple case where vector being inserted and vector
10494     // being extracted are of same type, and are half size of larger vectors.
10495     EVT BigVT = V->getOperand(0).getValueType();
10496     EVT SmallVT = V->getOperand(1).getValueType();
10497     if (!NVT.bitsEq(SmallVT) || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
10498       return SDValue();
10499
10500     // Only handle cases where both indexes are constants with the same type.
10501     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
10502     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
10503
10504     if (InsIdx && ExtIdx &&
10505         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
10506         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
10507       // Combine:
10508       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
10509       // Into:
10510       //    indices are equal or bit offsets are equal => V1
10511       //    otherwise => (extract_subvec V1, ExtIdx)
10512       if (InsIdx->getZExtValue() * SmallVT.getScalarType().getSizeInBits() ==
10513           ExtIdx->getZExtValue() * NVT.getScalarType().getSizeInBits())
10514         return DAG.getNode(ISD::BITCAST, dl, NVT, V->getOperand(1));
10515       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NVT,
10516                          DAG.getNode(ISD::BITCAST, dl,
10517                                      N->getOperand(0).getValueType(),
10518                                      V->getOperand(0)), N->getOperand(1));
10519     }
10520   }
10521
10522   return SDValue();
10523 }
10524
10525 // Tries to turn a shuffle of two CONCAT_VECTORS into a single concat.
10526 static SDValue partitionShuffleOfConcats(SDNode *N, SelectionDAG &DAG) {
10527   EVT VT = N->getValueType(0);
10528   unsigned NumElts = VT.getVectorNumElements();
10529
10530   SDValue N0 = N->getOperand(0);
10531   SDValue N1 = N->getOperand(1);
10532   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
10533
10534   SmallVector<SDValue, 4> Ops;
10535   EVT ConcatVT = N0.getOperand(0).getValueType();
10536   unsigned NumElemsPerConcat = ConcatVT.getVectorNumElements();
10537   unsigned NumConcats = NumElts / NumElemsPerConcat;
10538
10539   // Look at every vector that's inserted. We're looking for exact
10540   // subvector-sized copies from a concatenated vector
10541   for (unsigned I = 0; I != NumConcats; ++I) {
10542     // Make sure we're dealing with a copy.
10543     unsigned Begin = I * NumElemsPerConcat;
10544     bool AllUndef = true, NoUndef = true;
10545     for (unsigned J = Begin; J != Begin + NumElemsPerConcat; ++J) {
10546       if (SVN->getMaskElt(J) >= 0)
10547         AllUndef = false;
10548       else
10549         NoUndef = false;
10550     }
10551
10552     if (NoUndef) {
10553       if (SVN->getMaskElt(Begin) % NumElemsPerConcat != 0)
10554         return SDValue();
10555
10556       for (unsigned J = 1; J != NumElemsPerConcat; ++J)
10557         if (SVN->getMaskElt(Begin + J - 1) + 1 != SVN->getMaskElt(Begin + J))
10558           return SDValue();
10559
10560       unsigned FirstElt = SVN->getMaskElt(Begin) / NumElemsPerConcat;
10561       if (FirstElt < N0.getNumOperands())
10562         Ops.push_back(N0.getOperand(FirstElt));
10563       else
10564         Ops.push_back(N1.getOperand(FirstElt - N0.getNumOperands()));
10565
10566     } else if (AllUndef) {
10567       Ops.push_back(DAG.getUNDEF(N0.getOperand(0).getValueType()));
10568     } else { // Mixed with general masks and undefs, can't do optimization.
10569       return SDValue();
10570     }
10571   }
10572
10573   return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Ops);
10574 }
10575
10576 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
10577   EVT VT = N->getValueType(0);
10578   unsigned NumElts = VT.getVectorNumElements();
10579
10580   SDValue N0 = N->getOperand(0);
10581   SDValue N1 = N->getOperand(1);
10582
10583   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
10584
10585   // Canonicalize shuffle undef, undef -> undef
10586   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
10587     return DAG.getUNDEF(VT);
10588
10589   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
10590
10591   // Canonicalize shuffle v, v -> v, undef
10592   if (N0 == N1) {
10593     SmallVector<int, 8> NewMask;
10594     for (unsigned i = 0; i != NumElts; ++i) {
10595       int Idx = SVN->getMaskElt(i);
10596       if (Idx >= (int)NumElts) Idx -= NumElts;
10597       NewMask.push_back(Idx);
10598     }
10599     return DAG.getVectorShuffle(VT, SDLoc(N), N0, DAG.getUNDEF(VT),
10600                                 &NewMask[0]);
10601   }
10602
10603   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
10604   if (N0.getOpcode() == ISD::UNDEF) {
10605     SmallVector<int, 8> NewMask;
10606     for (unsigned i = 0; i != NumElts; ++i) {
10607       int Idx = SVN->getMaskElt(i);
10608       if (Idx >= 0) {
10609         if (Idx >= (int)NumElts)
10610           Idx -= NumElts;
10611         else
10612           Idx = -1; // remove reference to lhs
10613       }
10614       NewMask.push_back(Idx);
10615     }
10616     return DAG.getVectorShuffle(VT, SDLoc(N), N1, DAG.getUNDEF(VT),
10617                                 &NewMask[0]);
10618   }
10619
10620   // Remove references to rhs if it is undef
10621   if (N1.getOpcode() == ISD::UNDEF) {
10622     bool Changed = false;
10623     SmallVector<int, 8> NewMask;
10624     for (unsigned i = 0; i != NumElts; ++i) {
10625       int Idx = SVN->getMaskElt(i);
10626       if (Idx >= (int)NumElts) {
10627         Idx = -1;
10628         Changed = true;
10629       }
10630       NewMask.push_back(Idx);
10631     }
10632     if (Changed)
10633       return DAG.getVectorShuffle(VT, SDLoc(N), N0, N1, &NewMask[0]);
10634   }
10635
10636   // If it is a splat, check if the argument vector is another splat or a
10637   // build_vector with all scalar elements the same.
10638   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
10639     SDNode *V = N0.getNode();
10640
10641     // If this is a bit convert that changes the element type of the vector but
10642     // not the number of vector elements, look through it.  Be careful not to
10643     // look though conversions that change things like v4f32 to v2f64.
10644     if (V->getOpcode() == ISD::BITCAST) {
10645       SDValue ConvInput = V->getOperand(0);
10646       if (ConvInput.getValueType().isVector() &&
10647           ConvInput.getValueType().getVectorNumElements() == NumElts)
10648         V = ConvInput.getNode();
10649     }
10650
10651     if (V->getOpcode() == ISD::BUILD_VECTOR) {
10652       assert(V->getNumOperands() == NumElts &&
10653              "BUILD_VECTOR has wrong number of operands");
10654       SDValue Base;
10655       bool AllSame = true;
10656       for (unsigned i = 0; i != NumElts; ++i) {
10657         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
10658           Base = V->getOperand(i);
10659           break;
10660         }
10661       }
10662       // Splat of <u, u, u, u>, return <u, u, u, u>
10663       if (!Base.getNode())
10664         return N0;
10665       for (unsigned i = 0; i != NumElts; ++i) {
10666         if (V->getOperand(i) != Base) {
10667           AllSame = false;
10668           break;
10669         }
10670       }
10671       // Splat of <x, x, x, x>, return <x, x, x, x>
10672       if (AllSame)
10673         return N0;
10674     }
10675   }
10676
10677   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
10678       Level < AfterLegalizeVectorOps &&
10679       (N1.getOpcode() == ISD::UNDEF ||
10680       (N1.getOpcode() == ISD::CONCAT_VECTORS &&
10681        N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()))) {
10682     SDValue V = partitionShuffleOfConcats(N, DAG);
10683
10684     if (V.getNode())
10685       return V;
10686   }
10687
10688   // If this shuffle node is simply a swizzle of another shuffle node,
10689   // then try to simplify it.
10690   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
10691       N1.getOpcode() == ISD::UNDEF) {
10692
10693     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
10694
10695     // The incoming shuffle must be of the same type as the result of the
10696     // current shuffle.
10697     assert(OtherSV->getOperand(0).getValueType() == VT &&
10698            "Shuffle types don't match");
10699
10700     SmallVector<int, 4> Mask;
10701     // Compute the combined shuffle mask.
10702     for (unsigned i = 0; i != NumElts; ++i) {
10703       int Idx = SVN->getMaskElt(i);
10704       assert(Idx < (int)NumElts && "Index references undef operand");
10705       // Next, this index comes from the first value, which is the incoming
10706       // shuffle. Adopt the incoming index.
10707       if (Idx >= 0)
10708         Idx = OtherSV->getMaskElt(Idx);
10709       Mask.push_back(Idx);
10710     }
10711
10712     bool CommuteOperands = false;
10713     if (N0.getOperand(1).getOpcode() != ISD::UNDEF) {
10714       // To be valid, the combine shuffle mask should only reference elements
10715       // from one of the two vectors in input to the inner shufflevector.
10716       bool IsValidMask = true;
10717       for (unsigned i = 0; i != NumElts && IsValidMask; ++i)
10718         // See if the combined mask only reference undefs or elements coming
10719         // from the first shufflevector operand.
10720         IsValidMask = Mask[i] < 0 || (unsigned)Mask[i] < NumElts;
10721
10722       if (!IsValidMask) {
10723         IsValidMask = true;
10724         for (unsigned i = 0; i != NumElts && IsValidMask; ++i)
10725           // Check that all the elements come from the second shuffle operand.
10726           IsValidMask = Mask[i] < 0 || (unsigned)Mask[i] >= NumElts;
10727         CommuteOperands = IsValidMask;
10728       }
10729
10730       // Early exit if the combined shuffle mask is not valid.
10731       if (!IsValidMask)
10732         return SDValue();
10733     }
10734
10735     // See if this pair of shuffles can be safely folded according to either
10736     // of the following rules:
10737     //   shuffle(shuffle(x, y), undef) -> x
10738     //   shuffle(shuffle(x, undef), undef) -> x
10739     //   shuffle(shuffle(x, y), undef) -> y
10740     bool IsIdentityMask = true;
10741     unsigned BaseMaskIndex = CommuteOperands ? NumElts : 0;
10742     for (unsigned i = 0; i != NumElts && IsIdentityMask; ++i) {
10743       // Skip Undefs.
10744       if (Mask[i] < 0)
10745         continue;
10746
10747       // The combined shuffle must map each index to itself.
10748       IsIdentityMask = (unsigned)Mask[i] == i + BaseMaskIndex;
10749     }
10750
10751     if (IsIdentityMask) {
10752       if (CommuteOperands)
10753         // optimize shuffle(shuffle(x, y), undef) -> y.
10754         return OtherSV->getOperand(1);
10755
10756       // optimize shuffle(shuffle(x, undef), undef) -> x
10757       // optimize shuffle(shuffle(x, y), undef) -> x
10758       return OtherSV->getOperand(0);
10759     }
10760
10761     // It may still be beneficial to combine the two shuffles if the
10762     // resulting shuffle is legal.
10763     if (TLI.isTypeLegal(VT) && TLI.isShuffleMaskLegal(Mask, VT)) {
10764       if (!CommuteOperands)
10765         // shuffle(shuffle(x, undef, M1), undef, M2) -> shuffle(x, undef, M3).
10766         // shuffle(shuffle(x, y, M1), undef, M2) -> shuffle(x, undef, M3)
10767         return DAG.getVectorShuffle(VT, SDLoc(N), N0->getOperand(0), N1,
10768                                     &Mask[0]);
10769
10770       //   shuffle(shuffle(x, y, M1), undef, M2) -> shuffle(undef, y, M3)
10771       return DAG.getVectorShuffle(VT, SDLoc(N), N1, N0->getOperand(1),
10772                                   &Mask[0]);
10773     }
10774   }
10775
10776   // Canonicalize shuffles according to rules:
10777   //  shuffle(A, shuffle(A, B)) -> shuffle(shuffle(A,B), A)
10778   //  shuffle(B, shuffle(A, B)) -> shuffle(shuffle(A,B), B)
10779   //  shuffle(B, shuffle(A, Undef)) -> shuffle(shuffle(A, Undef), B)
10780   if (N1.getOpcode() == ISD::VECTOR_SHUFFLE && N0.getOpcode() != ISD::UNDEF &&
10781       N0.getOpcode() != ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
10782       TLI.isTypeLegal(VT)) {
10783     // The incoming shuffle must be of the same type as the result of the
10784     // current shuffle.
10785     assert(N1->getOperand(0).getValueType() == VT &&
10786            "Shuffle types don't match");
10787
10788     SDValue SV0 = N1->getOperand(0);
10789     SDValue SV1 = N1->getOperand(1);
10790     bool HasSameOp0 = N0 == SV0;
10791     bool IsSV1Undef = SV1.getOpcode() == ISD::UNDEF;
10792     if (HasSameOp0 || IsSV1Undef || N0 == SV1)
10793       // Commute the operands of this shuffle so that next rule
10794       // will trigger.
10795       return DAG.getCommutedVectorShuffle(*SVN);
10796   }
10797
10798   // Try to fold according to rules:
10799   //   shuffle(shuffle(A, B, M0), B, M1) -> shuffle(A, B, M2)
10800   //   shuffle(shuffle(A, B, M0), A, M1) -> shuffle(A, B, M2)
10801   //   shuffle(shuffle(A, Undef, M0), B, M1) -> shuffle(A, B, M2)
10802   //   shuffle(shuffle(A, Undef, M0), A, M1) -> shuffle(A, Undef, M2)
10803   // Don't try to fold shuffles with illegal type.
10804   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
10805       N1.getOpcode() != ISD::UNDEF && TLI.isTypeLegal(VT)) {
10806     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
10807
10808     // The incoming shuffle must be of the same type as the result of the
10809     // current shuffle.
10810     assert(OtherSV->getOperand(0).getValueType() == VT &&
10811            "Shuffle types don't match");
10812
10813     SDValue SV0 = OtherSV->getOperand(0);
10814     SDValue SV1 = OtherSV->getOperand(1);
10815     bool HasSameOp0 = N1 == SV0;
10816     bool IsSV1Undef = SV1.getOpcode() == ISD::UNDEF;
10817     if (!HasSameOp0 && !IsSV1Undef && N1 != SV1)
10818       // Early exit.
10819       return SDValue();
10820
10821     SmallVector<int, 4> Mask;
10822     // Compute the combined shuffle mask for a shuffle with SV0 as the first
10823     // operand, and SV1 as the second operand.
10824     for (unsigned i = 0; i != NumElts; ++i) {
10825       int Idx = SVN->getMaskElt(i);
10826       if (Idx < 0) {
10827         // Propagate Undef.
10828         Mask.push_back(Idx);
10829         continue;
10830       }
10831
10832       if (Idx < (int)NumElts) {
10833         Idx = OtherSV->getMaskElt(Idx);
10834         if (IsSV1Undef && Idx >= (int) NumElts)
10835           Idx = -1;  // Propagate Undef.
10836       } else
10837         Idx = HasSameOp0 ? Idx - NumElts : Idx;
10838
10839       Mask.push_back(Idx);
10840     }
10841
10842     // Avoid introducing shuffles with illegal mask.
10843     if (TLI.isShuffleMaskLegal(Mask, VT)) {
10844       if (IsSV1Undef)
10845         //   shuffle(shuffle(A, Undef, M0), B, M1) -> shuffle(A, B, M2)
10846         //   shuffle(shuffle(A, Undef, M0), A, M1) -> shuffle(A, Undef, M2)
10847         return DAG.getVectorShuffle(VT, SDLoc(N), SV0, N1, &Mask[0]);
10848       return DAG.getVectorShuffle(VT, SDLoc(N), SV0, SV1, &Mask[0]);
10849     }
10850   }
10851
10852   return SDValue();
10853 }
10854
10855 SDValue DAGCombiner::visitINSERT_SUBVECTOR(SDNode *N) {
10856   SDValue N0 = N->getOperand(0);
10857   SDValue N2 = N->getOperand(2);
10858
10859   // If the input vector is a concatenation, and the insert replaces
10860   // one of the halves, we can optimize into a single concat_vectors.
10861   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
10862       N0->getNumOperands() == 2 && N2.getOpcode() == ISD::Constant) {
10863     APInt InsIdx = cast<ConstantSDNode>(N2)->getAPIntValue();
10864     EVT VT = N->getValueType(0);
10865
10866     // Lower half: fold (insert_subvector (concat_vectors X, Y), Z) ->
10867     // (concat_vectors Z, Y)
10868     if (InsIdx == 0)
10869       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
10870                          N->getOperand(1), N0.getOperand(1));
10871
10872     // Upper half: fold (insert_subvector (concat_vectors X, Y), Z) ->
10873     // (concat_vectors X, Z)
10874     if (InsIdx == VT.getVectorNumElements()/2)
10875       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
10876                          N0.getOperand(0), N->getOperand(1));
10877   }
10878
10879   return SDValue();
10880 }
10881
10882 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
10883 /// an AND to a vector_shuffle with the destination vector and a zero vector.
10884 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
10885 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
10886 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
10887   EVT VT = N->getValueType(0);
10888   SDLoc dl(N);
10889   SDValue LHS = N->getOperand(0);
10890   SDValue RHS = N->getOperand(1);
10891   if (N->getOpcode() == ISD::AND) {
10892     if (RHS.getOpcode() == ISD::BITCAST)
10893       RHS = RHS.getOperand(0);
10894     if (RHS.getOpcode() == ISD::BUILD_VECTOR) {
10895       SmallVector<int, 8> Indices;
10896       unsigned NumElts = RHS.getNumOperands();
10897       for (unsigned i = 0; i != NumElts; ++i) {
10898         SDValue Elt = RHS.getOperand(i);
10899         if (!isa<ConstantSDNode>(Elt))
10900           return SDValue();
10901
10902         if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
10903           Indices.push_back(i);
10904         else if (cast<ConstantSDNode>(Elt)->isNullValue())
10905           Indices.push_back(NumElts);
10906         else
10907           return SDValue();
10908       }
10909
10910       // Let's see if the target supports this vector_shuffle.
10911       EVT RVT = RHS.getValueType();
10912       if (!TLI.isVectorClearMaskLegal(Indices, RVT))
10913         return SDValue();
10914
10915       // Return the new VECTOR_SHUFFLE node.
10916       EVT EltVT = RVT.getVectorElementType();
10917       SmallVector<SDValue,8> ZeroOps(RVT.getVectorNumElements(),
10918                                      DAG.getConstant(0, EltVT));
10919       SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), RVT, ZeroOps);
10920       LHS = DAG.getNode(ISD::BITCAST, dl, RVT, LHS);
10921       SDValue Shuf = DAG.getVectorShuffle(RVT, dl, LHS, Zero, &Indices[0]);
10922       return DAG.getNode(ISD::BITCAST, dl, VT, Shuf);
10923     }
10924   }
10925
10926   return SDValue();
10927 }
10928
10929 /// SimplifyVBinOp - Visit a binary vector operation, like ADD.
10930 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
10931   assert(N->getValueType(0).isVector() &&
10932          "SimplifyVBinOp only works on vectors!");
10933
10934   SDValue LHS = N->getOperand(0);
10935   SDValue RHS = N->getOperand(1);
10936   SDValue Shuffle = XformToShuffleWithZero(N);
10937   if (Shuffle.getNode()) return Shuffle;
10938
10939   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
10940   // this operation.
10941   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
10942       RHS.getOpcode() == ISD::BUILD_VECTOR) {
10943     // Check if both vectors are constants. If not bail out.
10944     if (!(cast<BuildVectorSDNode>(LHS)->isConstant() &&
10945           cast<BuildVectorSDNode>(RHS)->isConstant()))
10946       return SDValue();
10947
10948     SmallVector<SDValue, 8> Ops;
10949     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
10950       SDValue LHSOp = LHS.getOperand(i);
10951       SDValue RHSOp = RHS.getOperand(i);
10952
10953       // Can't fold divide by zero.
10954       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
10955           N->getOpcode() == ISD::FDIV) {
10956         if ((RHSOp.getOpcode() == ISD::Constant &&
10957              cast<ConstantSDNode>(RHSOp.getNode())->isNullValue()) ||
10958             (RHSOp.getOpcode() == ISD::ConstantFP &&
10959              cast<ConstantFPSDNode>(RHSOp.getNode())->getValueAPF().isZero()))
10960           break;
10961       }
10962
10963       EVT VT = LHSOp.getValueType();
10964       EVT RVT = RHSOp.getValueType();
10965       if (RVT != VT) {
10966         // Integer BUILD_VECTOR operands may have types larger than the element
10967         // size (e.g., when the element type is not legal).  Prior to type
10968         // legalization, the types may not match between the two BUILD_VECTORS.
10969         // Truncate one of the operands to make them match.
10970         if (RVT.getSizeInBits() > VT.getSizeInBits()) {
10971           RHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, RHSOp);
10972         } else {
10973           LHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), RVT, LHSOp);
10974           VT = RVT;
10975         }
10976       }
10977       SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(LHS), VT,
10978                                    LHSOp, RHSOp);
10979       if (FoldOp.getOpcode() != ISD::UNDEF &&
10980           FoldOp.getOpcode() != ISD::Constant &&
10981           FoldOp.getOpcode() != ISD::ConstantFP)
10982         break;
10983       Ops.push_back(FoldOp);
10984       AddToWorklist(FoldOp.getNode());
10985     }
10986
10987     if (Ops.size() == LHS.getNumOperands())
10988       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), LHS.getValueType(), Ops);
10989   }
10990
10991   // Type legalization might introduce new shuffles in the DAG.
10992   // Fold (VBinOp (shuffle (A, Undef, Mask)), (shuffle (B, Undef, Mask)))
10993   //   -> (shuffle (VBinOp (A, B)), Undef, Mask).
10994   if (LegalTypes && isa<ShuffleVectorSDNode>(LHS) &&
10995       isa<ShuffleVectorSDNode>(RHS) && LHS.hasOneUse() && RHS.hasOneUse() &&
10996       LHS.getOperand(1).getOpcode() == ISD::UNDEF &&
10997       RHS.getOperand(1).getOpcode() == ISD::UNDEF) {
10998     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(LHS);
10999     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(RHS);
11000
11001     if (SVN0->getMask().equals(SVN1->getMask())) {
11002       EVT VT = N->getValueType(0);
11003       SDValue UndefVector = LHS.getOperand(1);
11004       SDValue NewBinOp = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
11005                                      LHS.getOperand(0), RHS.getOperand(0));
11006       AddUsersToWorklist(N);
11007       return DAG.getVectorShuffle(VT, SDLoc(N), NewBinOp, UndefVector,
11008                                   &SVN0->getMask()[0]);
11009     }
11010   }
11011
11012   return SDValue();
11013 }
11014
11015 /// SimplifyVUnaryOp - Visit a binary vector operation, like FABS/FNEG.
11016 SDValue DAGCombiner::SimplifyVUnaryOp(SDNode *N) {
11017   assert(N->getValueType(0).isVector() &&
11018          "SimplifyVUnaryOp only works on vectors!");
11019
11020   SDValue N0 = N->getOperand(0);
11021
11022   if (N0.getOpcode() != ISD::BUILD_VECTOR)
11023     return SDValue();
11024
11025   // Operand is a BUILD_VECTOR node, see if we can constant fold it.
11026   SmallVector<SDValue, 8> Ops;
11027   for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
11028     SDValue Op = N0.getOperand(i);
11029     if (Op.getOpcode() != ISD::UNDEF &&
11030         Op.getOpcode() != ISD::ConstantFP)
11031       break;
11032     EVT EltVT = Op.getValueType();
11033     SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(N0), EltVT, Op);
11034     if (FoldOp.getOpcode() != ISD::UNDEF &&
11035         FoldOp.getOpcode() != ISD::ConstantFP)
11036       break;
11037     Ops.push_back(FoldOp);
11038     AddToWorklist(FoldOp.getNode());
11039   }
11040
11041   if (Ops.size() != N0.getNumOperands())
11042     return SDValue();
11043
11044   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), N0.getValueType(), Ops);
11045 }
11046
11047 SDValue DAGCombiner::SimplifySelect(SDLoc DL, SDValue N0,
11048                                     SDValue N1, SDValue N2){
11049   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
11050
11051   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
11052                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
11053
11054   // If we got a simplified select_cc node back from SimplifySelectCC, then
11055   // break it down into a new SETCC node, and a new SELECT node, and then return
11056   // the SELECT node, since we were called with a SELECT node.
11057   if (SCC.getNode()) {
11058     // Check to see if we got a select_cc back (to turn into setcc/select).
11059     // Otherwise, just return whatever node we got back, like fabs.
11060     if (SCC.getOpcode() == ISD::SELECT_CC) {
11061       SDValue SETCC = DAG.getNode(ISD::SETCC, SDLoc(N0),
11062                                   N0.getValueType(),
11063                                   SCC.getOperand(0), SCC.getOperand(1),
11064                                   SCC.getOperand(4));
11065       AddToWorklist(SETCC.getNode());
11066       return DAG.getSelect(SDLoc(SCC), SCC.getValueType(),
11067                            SCC.getOperand(2), SCC.getOperand(3), SETCC);
11068     }
11069
11070     return SCC;
11071   }
11072   return SDValue();
11073 }
11074
11075 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
11076 /// are the two values being selected between, see if we can simplify the
11077 /// select.  Callers of this should assume that TheSelect is deleted if this
11078 /// returns true.  As such, they should return the appropriate thing (e.g. the
11079 /// node) back to the top-level of the DAG combiner loop to avoid it being
11080 /// looked at.
11081 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
11082                                     SDValue RHS) {
11083
11084   // Cannot simplify select with vector condition
11085   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
11086
11087   // If this is a select from two identical things, try to pull the operation
11088   // through the select.
11089   if (LHS.getOpcode() != RHS.getOpcode() ||
11090       !LHS.hasOneUse() || !RHS.hasOneUse())
11091     return false;
11092
11093   // If this is a load and the token chain is identical, replace the select
11094   // of two loads with a load through a select of the address to load from.
11095   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
11096   // constants have been dropped into the constant pool.
11097   if (LHS.getOpcode() == ISD::LOAD) {
11098     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
11099     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
11100
11101     // Token chains must be identical.
11102     if (LHS.getOperand(0) != RHS.getOperand(0) ||
11103         // Do not let this transformation reduce the number of volatile loads.
11104         LLD->isVolatile() || RLD->isVolatile() ||
11105         // If this is an EXTLOAD, the VT's must match.
11106         LLD->getMemoryVT() != RLD->getMemoryVT() ||
11107         // If this is an EXTLOAD, the kind of extension must match.
11108         (LLD->getExtensionType() != RLD->getExtensionType() &&
11109          // The only exception is if one of the extensions is anyext.
11110          LLD->getExtensionType() != ISD::EXTLOAD &&
11111          RLD->getExtensionType() != ISD::EXTLOAD) ||
11112         // FIXME: this discards src value information.  This is
11113         // over-conservative. It would be beneficial to be able to remember
11114         // both potential memory locations.  Since we are discarding
11115         // src value info, don't do the transformation if the memory
11116         // locations are not in the default address space.
11117         LLD->getPointerInfo().getAddrSpace() != 0 ||
11118         RLD->getPointerInfo().getAddrSpace() != 0 ||
11119         !TLI.isOperationLegalOrCustom(TheSelect->getOpcode(),
11120                                       LLD->getBasePtr().getValueType()))
11121       return false;
11122
11123     // Check that the select condition doesn't reach either load.  If so,
11124     // folding this will induce a cycle into the DAG.  If not, this is safe to
11125     // xform, so create a select of the addresses.
11126     SDValue Addr;
11127     if (TheSelect->getOpcode() == ISD::SELECT) {
11128       SDNode *CondNode = TheSelect->getOperand(0).getNode();
11129       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
11130           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
11131         return false;
11132       // The loads must not depend on one another.
11133       if (LLD->isPredecessorOf(RLD) ||
11134           RLD->isPredecessorOf(LLD))
11135         return false;
11136       Addr = DAG.getSelect(SDLoc(TheSelect),
11137                            LLD->getBasePtr().getValueType(),
11138                            TheSelect->getOperand(0), LLD->getBasePtr(),
11139                            RLD->getBasePtr());
11140     } else {  // Otherwise SELECT_CC
11141       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
11142       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
11143
11144       if ((LLD->hasAnyUseOfValue(1) &&
11145            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
11146           (RLD->hasAnyUseOfValue(1) &&
11147            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
11148         return false;
11149
11150       Addr = DAG.getNode(ISD::SELECT_CC, SDLoc(TheSelect),
11151                          LLD->getBasePtr().getValueType(),
11152                          TheSelect->getOperand(0),
11153                          TheSelect->getOperand(1),
11154                          LLD->getBasePtr(), RLD->getBasePtr(),
11155                          TheSelect->getOperand(4));
11156     }
11157
11158     SDValue Load;
11159     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
11160       Load = DAG.getLoad(TheSelect->getValueType(0),
11161                          SDLoc(TheSelect),
11162                          // FIXME: Discards pointer and AA info.
11163                          LLD->getChain(), Addr, MachinePointerInfo(),
11164                          LLD->isVolatile(), LLD->isNonTemporal(),
11165                          LLD->isInvariant(), LLD->getAlignment());
11166     } else {
11167       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
11168                             RLD->getExtensionType() : LLD->getExtensionType(),
11169                             SDLoc(TheSelect),
11170                             TheSelect->getValueType(0),
11171                             // FIXME: Discards pointer and AA info.
11172                             LLD->getChain(), Addr, MachinePointerInfo(),
11173                             LLD->getMemoryVT(), LLD->isVolatile(),
11174                             LLD->isNonTemporal(), LLD->getAlignment());
11175     }
11176
11177     // Users of the select now use the result of the load.
11178     CombineTo(TheSelect, Load);
11179
11180     // Users of the old loads now use the new load's chain.  We know the
11181     // old-load value is dead now.
11182     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
11183     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
11184     return true;
11185   }
11186
11187   return false;
11188 }
11189
11190 /// SimplifySelectCC - Simplify an expression of the form (N0 cond N1) ? N2 : N3
11191 /// where 'cond' is the comparison specified by CC.
11192 SDValue DAGCombiner::SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1,
11193                                       SDValue N2, SDValue N3,
11194                                       ISD::CondCode CC, bool NotExtCompare) {
11195   // (x ? y : y) -> y.
11196   if (N2 == N3) return N2;
11197
11198   EVT VT = N2.getValueType();
11199   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
11200   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
11201   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.getNode());
11202
11203   // Determine if the condition we're dealing with is constant
11204   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
11205                               N0, N1, CC, DL, false);
11206   if (SCC.getNode()) AddToWorklist(SCC.getNode());
11207   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode());
11208
11209   // fold select_cc true, x, y -> x
11210   if (SCCC && !SCCC->isNullValue())
11211     return N2;
11212   // fold select_cc false, x, y -> y
11213   if (SCCC && SCCC->isNullValue())
11214     return N3;
11215
11216   // Check to see if we can simplify the select into an fabs node
11217   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
11218     // Allow either -0.0 or 0.0
11219     if (CFP->getValueAPF().isZero()) {
11220       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
11221       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
11222           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
11223           N2 == N3.getOperand(0))
11224         return DAG.getNode(ISD::FABS, DL, VT, N0);
11225
11226       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
11227       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
11228           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
11229           N2.getOperand(0) == N3)
11230         return DAG.getNode(ISD::FABS, DL, VT, N3);
11231     }
11232   }
11233
11234   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
11235   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
11236   // in it.  This is a win when the constant is not otherwise available because
11237   // it replaces two constant pool loads with one.  We only do this if the FP
11238   // type is known to be legal, because if it isn't, then we are before legalize
11239   // types an we want the other legalization to happen first (e.g. to avoid
11240   // messing with soft float) and if the ConstantFP is not legal, because if
11241   // it is legal, we may not need to store the FP constant in a constant pool.
11242   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
11243     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
11244       if (TLI.isTypeLegal(N2.getValueType()) &&
11245           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
11246                TargetLowering::Legal &&
11247            !TLI.isFPImmLegal(TV->getValueAPF(), TV->getValueType(0)) &&
11248            !TLI.isFPImmLegal(FV->getValueAPF(), FV->getValueType(0))) &&
11249           // If both constants have multiple uses, then we won't need to do an
11250           // extra load, they are likely around in registers for other users.
11251           (TV->hasOneUse() || FV->hasOneUse())) {
11252         Constant *Elts[] = {
11253           const_cast<ConstantFP*>(FV->getConstantFPValue()),
11254           const_cast<ConstantFP*>(TV->getConstantFPValue())
11255         };
11256         Type *FPTy = Elts[0]->getType();
11257         const DataLayout &TD = *TLI.getDataLayout();
11258
11259         // Create a ConstantArray of the two constants.
11260         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
11261         SDValue CPIdx = DAG.getConstantPool(CA, TLI.getPointerTy(),
11262                                             TD.getPrefTypeAlignment(FPTy));
11263         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
11264
11265         // Get the offsets to the 0 and 1 element of the array so that we can
11266         // select between them.
11267         SDValue Zero = DAG.getIntPtrConstant(0);
11268         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
11269         SDValue One = DAG.getIntPtrConstant(EltSize);
11270
11271         SDValue Cond = DAG.getSetCC(DL,
11272                                     getSetCCResultType(N0.getValueType()),
11273                                     N0, N1, CC);
11274         AddToWorklist(Cond.getNode());
11275         SDValue CstOffset = DAG.getSelect(DL, Zero.getValueType(),
11276                                           Cond, One, Zero);
11277         AddToWorklist(CstOffset.getNode());
11278         CPIdx = DAG.getNode(ISD::ADD, DL, CPIdx.getValueType(), CPIdx,
11279                             CstOffset);
11280         AddToWorklist(CPIdx.getNode());
11281         return DAG.getLoad(TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
11282                            MachinePointerInfo::getConstantPool(), false,
11283                            false, false, Alignment);
11284
11285       }
11286     }
11287
11288   // Check to see if we can perform the "gzip trick", transforming
11289   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
11290   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
11291       (N1C->isNullValue() ||                         // (a < 0) ? b : 0
11292        (N1C->getAPIntValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
11293     EVT XType = N0.getValueType();
11294     EVT AType = N2.getValueType();
11295     if (XType.bitsGE(AType)) {
11296       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
11297       // single-bit constant.
11298       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue()-1)) == 0)) {
11299         unsigned ShCtV = N2C->getAPIntValue().logBase2();
11300         ShCtV = XType.getSizeInBits()-ShCtV-1;
11301         SDValue ShCt = DAG.getConstant(ShCtV,
11302                                        getShiftAmountTy(N0.getValueType()));
11303         SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0),
11304                                     XType, N0, ShCt);
11305         AddToWorklist(Shift.getNode());
11306
11307         if (XType.bitsGT(AType)) {
11308           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
11309           AddToWorklist(Shift.getNode());
11310         }
11311
11312         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
11313       }
11314
11315       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0),
11316                                   XType, N0,
11317                                   DAG.getConstant(XType.getSizeInBits()-1,
11318                                          getShiftAmountTy(N0.getValueType())));
11319       AddToWorklist(Shift.getNode());
11320
11321       if (XType.bitsGT(AType)) {
11322         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
11323         AddToWorklist(Shift.getNode());
11324       }
11325
11326       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
11327     }
11328   }
11329
11330   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
11331   // where y is has a single bit set.
11332   // A plaintext description would be, we can turn the SELECT_CC into an AND
11333   // when the condition can be materialized as an all-ones register.  Any
11334   // single bit-test can be materialized as an all-ones register with
11335   // shift-left and shift-right-arith.
11336   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
11337       N0->getValueType(0) == VT &&
11338       N1C && N1C->isNullValue() &&
11339       N2C && N2C->isNullValue()) {
11340     SDValue AndLHS = N0->getOperand(0);
11341     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
11342     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
11343       // Shift the tested bit over the sign bit.
11344       APInt AndMask = ConstAndRHS->getAPIntValue();
11345       SDValue ShlAmt =
11346         DAG.getConstant(AndMask.countLeadingZeros(),
11347                         getShiftAmountTy(AndLHS.getValueType()));
11348       SDValue Shl = DAG.getNode(ISD::SHL, SDLoc(N0), VT, AndLHS, ShlAmt);
11349
11350       // Now arithmetic right shift it all the way over, so the result is either
11351       // all-ones, or zero.
11352       SDValue ShrAmt =
11353         DAG.getConstant(AndMask.getBitWidth()-1,
11354                         getShiftAmountTy(Shl.getValueType()));
11355       SDValue Shr = DAG.getNode(ISD::SRA, SDLoc(N0), VT, Shl, ShrAmt);
11356
11357       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
11358     }
11359   }
11360
11361   // fold select C, 16, 0 -> shl C, 4
11362   if (N2C && N3C && N3C->isNullValue() && N2C->getAPIntValue().isPowerOf2() &&
11363       TLI.getBooleanContents(N0.getValueType()) ==
11364           TargetLowering::ZeroOrOneBooleanContent) {
11365
11366     // If the caller doesn't want us to simplify this into a zext of a compare,
11367     // don't do it.
11368     if (NotExtCompare && N2C->getAPIntValue() == 1)
11369       return SDValue();
11370
11371     // Get a SetCC of the condition
11372     // NOTE: Don't create a SETCC if it's not legal on this target.
11373     if (!LegalOperations ||
11374         TLI.isOperationLegal(ISD::SETCC,
11375           LegalTypes ? getSetCCResultType(N0.getValueType()) : MVT::i1)) {
11376       SDValue Temp, SCC;
11377       // cast from setcc result type to select result type
11378       if (LegalTypes) {
11379         SCC  = DAG.getSetCC(DL, getSetCCResultType(N0.getValueType()),
11380                             N0, N1, CC);
11381         if (N2.getValueType().bitsLT(SCC.getValueType()))
11382           Temp = DAG.getZeroExtendInReg(SCC, SDLoc(N2),
11383                                         N2.getValueType());
11384         else
11385           Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
11386                              N2.getValueType(), SCC);
11387       } else {
11388         SCC  = DAG.getSetCC(SDLoc(N0), MVT::i1, N0, N1, CC);
11389         Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
11390                            N2.getValueType(), SCC);
11391       }
11392
11393       AddToWorklist(SCC.getNode());
11394       AddToWorklist(Temp.getNode());
11395
11396       if (N2C->getAPIntValue() == 1)
11397         return Temp;
11398
11399       // shl setcc result by log2 n2c
11400       return DAG.getNode(
11401           ISD::SHL, DL, N2.getValueType(), Temp,
11402           DAG.getConstant(N2C->getAPIntValue().logBase2(),
11403                           getShiftAmountTy(Temp.getValueType())));
11404     }
11405   }
11406
11407   // Check to see if this is the equivalent of setcc
11408   // FIXME: Turn all of these into setcc if setcc if setcc is legal
11409   // otherwise, go ahead with the folds.
11410   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getAPIntValue() == 1ULL)) {
11411     EVT XType = N0.getValueType();
11412     if (!LegalOperations ||
11413         TLI.isOperationLegal(ISD::SETCC, getSetCCResultType(XType))) {
11414       SDValue Res = DAG.getSetCC(DL, getSetCCResultType(XType), N0, N1, CC);
11415       if (Res.getValueType() != VT)
11416         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
11417       return Res;
11418     }
11419
11420     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
11421     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
11422         (!LegalOperations ||
11423          TLI.isOperationLegal(ISD::CTLZ, XType))) {
11424       SDValue Ctlz = DAG.getNode(ISD::CTLZ, SDLoc(N0), XType, N0);
11425       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
11426                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
11427                                        getShiftAmountTy(Ctlz.getValueType())));
11428     }
11429     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
11430     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
11431       SDValue NegN0 = DAG.getNode(ISD::SUB, SDLoc(N0),
11432                                   XType, DAG.getConstant(0, XType), N0);
11433       SDValue NotN0 = DAG.getNOT(SDLoc(N0), N0, XType);
11434       return DAG.getNode(ISD::SRL, DL, XType,
11435                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
11436                          DAG.getConstant(XType.getSizeInBits()-1,
11437                                          getShiftAmountTy(XType)));
11438     }
11439     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
11440     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
11441       SDValue Sign = DAG.getNode(ISD::SRL, SDLoc(N0), XType, N0,
11442                                  DAG.getConstant(XType.getSizeInBits()-1,
11443                                          getShiftAmountTy(N0.getValueType())));
11444       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, XType));
11445     }
11446   }
11447
11448   // Check to see if this is an integer abs.
11449   // select_cc setg[te] X,  0,  X, -X ->
11450   // select_cc setgt    X, -1,  X, -X ->
11451   // select_cc setl[te] X,  0, -X,  X ->
11452   // select_cc setlt    X,  1, -X,  X ->
11453   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
11454   if (N1C) {
11455     ConstantSDNode *SubC = nullptr;
11456     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
11457          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
11458         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
11459       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
11460     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
11461               (N1C->isOne() && CC == ISD::SETLT)) &&
11462              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
11463       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
11464
11465     EVT XType = N0.getValueType();
11466     if (SubC && SubC->isNullValue() && XType.isInteger()) {
11467       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0), XType,
11468                                   N0,
11469                                   DAG.getConstant(XType.getSizeInBits()-1,
11470                                          getShiftAmountTy(N0.getValueType())));
11471       SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N0),
11472                                 XType, N0, Shift);
11473       AddToWorklist(Shift.getNode());
11474       AddToWorklist(Add.getNode());
11475       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
11476     }
11477   }
11478
11479   return SDValue();
11480 }
11481
11482 /// SimplifySetCC - This is a stub for TargetLowering::SimplifySetCC.
11483 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
11484                                    SDValue N1, ISD::CondCode Cond,
11485                                    SDLoc DL, bool foldBooleans) {
11486   TargetLowering::DAGCombinerInfo
11487     DagCombineInfo(DAG, Level, false, this);
11488   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
11489 }
11490
11491 /// BuildSDIV - Given an ISD::SDIV node expressing a divide by constant, return
11492 /// a DAG expression to select that will generate the same value by multiplying
11493 /// by a magic number.  See:
11494 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
11495 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
11496   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
11497   if (!C)
11498     return SDValue();
11499
11500   // Avoid division by zero.
11501   if (!C->getAPIntValue())
11502     return SDValue();
11503
11504   std::vector<SDNode*> Built;
11505   SDValue S =
11506       TLI.BuildSDIV(N, C->getAPIntValue(), DAG, LegalOperations, &Built);
11507
11508   for (SDNode *N : Built)
11509     AddToWorklist(N);
11510   return S;
11511 }
11512
11513 /// BuildSDIVPow2 - Given an ISD::SDIV node expressing a divide by constant
11514 /// power of 2, return a DAG expression to select that will generate the same
11515 /// value by right shifting.
11516 SDValue DAGCombiner::BuildSDIVPow2(SDNode *N) {
11517   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
11518   if (!C)
11519     return SDValue();
11520
11521   // Avoid division by zero.
11522   if (!C->getAPIntValue())
11523     return SDValue();
11524
11525   std::vector<SDNode *> Built;
11526   SDValue S = TLI.BuildSDIVPow2(N, C->getAPIntValue(), DAG, &Built);
11527
11528   for (SDNode *N : Built)
11529     AddToWorklist(N);
11530   return S;
11531 }
11532
11533 /// BuildUDIV - Given an ISD::UDIV node expressing a divide by constant,
11534 /// return a DAG expression to select that will generate the same value by
11535 /// multiplying by a magic number.  See:
11536 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
11537 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
11538   ConstantSDNode *C = isConstOrConstSplat(N->getOperand(1));
11539   if (!C)
11540     return SDValue();
11541
11542   // Avoid division by zero.
11543   if (!C->getAPIntValue())
11544     return SDValue();
11545
11546   std::vector<SDNode*> Built;
11547   SDValue S =
11548       TLI.BuildUDIV(N, C->getAPIntValue(), DAG, LegalOperations, &Built);
11549
11550   for (SDNode *N : Built)
11551     AddToWorklist(N);
11552   return S;
11553 }
11554
11555 /// FindBaseOffset - Return true if base is a frame index, which is known not
11556 // to alias with anything but itself.  Provides base object and offset as
11557 // results.
11558 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
11559                            const GlobalValue *&GV, const void *&CV) {
11560   // Assume it is a primitive operation.
11561   Base = Ptr; Offset = 0; GV = nullptr; CV = nullptr;
11562
11563   // If it's an adding a simple constant then integrate the offset.
11564   if (Base.getOpcode() == ISD::ADD) {
11565     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
11566       Base = Base.getOperand(0);
11567       Offset += C->getZExtValue();
11568     }
11569   }
11570
11571   // Return the underlying GlobalValue, and update the Offset.  Return false
11572   // for GlobalAddressSDNode since the same GlobalAddress may be represented
11573   // by multiple nodes with different offsets.
11574   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
11575     GV = G->getGlobal();
11576     Offset += G->getOffset();
11577     return false;
11578   }
11579
11580   // Return the underlying Constant value, and update the Offset.  Return false
11581   // for ConstantSDNodes since the same constant pool entry may be represented
11582   // by multiple nodes with different offsets.
11583   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
11584     CV = C->isMachineConstantPoolEntry() ? (const void *)C->getMachineCPVal()
11585                                          : (const void *)C->getConstVal();
11586     Offset += C->getOffset();
11587     return false;
11588   }
11589   // If it's any of the following then it can't alias with anything but itself.
11590   return isa<FrameIndexSDNode>(Base);
11591 }
11592
11593 /// isAlias - Return true if there is any possibility that the two addresses
11594 /// overlap.
11595 bool DAGCombiner::isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) const {
11596   // If they are the same then they must be aliases.
11597   if (Op0->getBasePtr() == Op1->getBasePtr()) return true;
11598
11599   // If they are both volatile then they cannot be reordered.
11600   if (Op0->isVolatile() && Op1->isVolatile()) return true;
11601
11602   // Gather base node and offset information.
11603   SDValue Base1, Base2;
11604   int64_t Offset1, Offset2;
11605   const GlobalValue *GV1, *GV2;
11606   const void *CV1, *CV2;
11607   bool isFrameIndex1 = FindBaseOffset(Op0->getBasePtr(),
11608                                       Base1, Offset1, GV1, CV1);
11609   bool isFrameIndex2 = FindBaseOffset(Op1->getBasePtr(),
11610                                       Base2, Offset2, GV2, CV2);
11611
11612   // If they have a same base address then check to see if they overlap.
11613   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
11614     return !((Offset1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= Offset2 ||
11615              (Offset2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= Offset1);
11616
11617   // It is possible for different frame indices to alias each other, mostly
11618   // when tail call optimization reuses return address slots for arguments.
11619   // To catch this case, look up the actual index of frame indices to compute
11620   // the real alias relationship.
11621   if (isFrameIndex1 && isFrameIndex2) {
11622     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
11623     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
11624     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
11625     return !((Offset1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= Offset2 ||
11626              (Offset2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= Offset1);
11627   }
11628
11629   // Otherwise, if we know what the bases are, and they aren't identical, then
11630   // we know they cannot alias.
11631   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
11632     return false;
11633
11634   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
11635   // compared to the size and offset of the access, we may be able to prove they
11636   // do not alias.  This check is conservative for now to catch cases created by
11637   // splitting vector types.
11638   if ((Op0->getOriginalAlignment() == Op1->getOriginalAlignment()) &&
11639       (Op0->getSrcValueOffset() != Op1->getSrcValueOffset()) &&
11640       (Op0->getMemoryVT().getSizeInBits() >> 3 ==
11641        Op1->getMemoryVT().getSizeInBits() >> 3) &&
11642       (Op0->getOriginalAlignment() > Op0->getMemoryVT().getSizeInBits()) >> 3) {
11643     int64_t OffAlign1 = Op0->getSrcValueOffset() % Op0->getOriginalAlignment();
11644     int64_t OffAlign2 = Op1->getSrcValueOffset() % Op1->getOriginalAlignment();
11645
11646     // There is no overlap between these relatively aligned accesses of similar
11647     // size, return no alias.
11648     if ((OffAlign1 + (Op0->getMemoryVT().getSizeInBits() >> 3)) <= OffAlign2 ||
11649         (OffAlign2 + (Op1->getMemoryVT().getSizeInBits() >> 3)) <= OffAlign1)
11650       return false;
11651   }
11652
11653   bool UseAA = CombinerGlobalAA.getNumOccurrences() > 0 ? CombinerGlobalAA :
11654     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
11655 #ifndef NDEBUG
11656   if (CombinerAAOnlyFunc.getNumOccurrences() &&
11657       CombinerAAOnlyFunc != DAG.getMachineFunction().getName())
11658     UseAA = false;
11659 #endif
11660   if (UseAA &&
11661       Op0->getMemOperand()->getValue() && Op1->getMemOperand()->getValue()) {
11662     // Use alias analysis information.
11663     int64_t MinOffset = std::min(Op0->getSrcValueOffset(),
11664                                  Op1->getSrcValueOffset());
11665     int64_t Overlap1 = (Op0->getMemoryVT().getSizeInBits() >> 3) +
11666         Op0->getSrcValueOffset() - MinOffset;
11667     int64_t Overlap2 = (Op1->getMemoryVT().getSizeInBits() >> 3) +
11668         Op1->getSrcValueOffset() - MinOffset;
11669     AliasAnalysis::AliasResult AAResult =
11670         AA.alias(AliasAnalysis::Location(Op0->getMemOperand()->getValue(),
11671                                          Overlap1,
11672                                          UseTBAA ? Op0->getAAInfo() : AAMDNodes()),
11673                  AliasAnalysis::Location(Op1->getMemOperand()->getValue(),
11674                                          Overlap2,
11675                                          UseTBAA ? Op1->getAAInfo() : AAMDNodes()));
11676     if (AAResult == AliasAnalysis::NoAlias)
11677       return false;
11678   }
11679
11680   // Otherwise we have to assume they alias.
11681   return true;
11682 }
11683
11684 /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
11685 /// looking for aliasing nodes and adding them to the Aliases vector.
11686 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
11687                                    SmallVectorImpl<SDValue> &Aliases) {
11688   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
11689   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
11690
11691   // Get alias information for node.
11692   bool IsLoad = isa<LoadSDNode>(N) && !cast<LSBaseSDNode>(N)->isVolatile();
11693
11694   // Starting off.
11695   Chains.push_back(OriginalChain);
11696   unsigned Depth = 0;
11697
11698   // Look at each chain and determine if it is an alias.  If so, add it to the
11699   // aliases list.  If not, then continue up the chain looking for the next
11700   // candidate.
11701   while (!Chains.empty()) {
11702     SDValue Chain = Chains.back();
11703     Chains.pop_back();
11704
11705     // For TokenFactor nodes, look at each operand and only continue up the
11706     // chain until we find two aliases.  If we've seen two aliases, assume we'll
11707     // find more and revert to original chain since the xform is unlikely to be
11708     // profitable.
11709     //
11710     // FIXME: The depth check could be made to return the last non-aliasing
11711     // chain we found before we hit a tokenfactor rather than the original
11712     // chain.
11713     if (Depth > 6 || Aliases.size() == 2) {
11714       Aliases.clear();
11715       Aliases.push_back(OriginalChain);
11716       return;
11717     }
11718
11719     // Don't bother if we've been before.
11720     if (!Visited.insert(Chain.getNode()))
11721       continue;
11722
11723     switch (Chain.getOpcode()) {
11724     case ISD::EntryToken:
11725       // Entry token is ideal chain operand, but handled in FindBetterChain.
11726       break;
11727
11728     case ISD::LOAD:
11729     case ISD::STORE: {
11730       // Get alias information for Chain.
11731       bool IsOpLoad = isa<LoadSDNode>(Chain.getNode()) &&
11732           !cast<LSBaseSDNode>(Chain.getNode())->isVolatile();
11733
11734       // If chain is alias then stop here.
11735       if (!(IsLoad && IsOpLoad) &&
11736           isAlias(cast<LSBaseSDNode>(N), cast<LSBaseSDNode>(Chain.getNode()))) {
11737         Aliases.push_back(Chain);
11738       } else {
11739         // Look further up the chain.
11740         Chains.push_back(Chain.getOperand(0));
11741         ++Depth;
11742       }
11743       break;
11744     }
11745
11746     case ISD::TokenFactor:
11747       // We have to check each of the operands of the token factor for "small"
11748       // token factors, so we queue them up.  Adding the operands to the queue
11749       // (stack) in reverse order maintains the original order and increases the
11750       // likelihood that getNode will find a matching token factor (CSE.)
11751       if (Chain.getNumOperands() > 16) {
11752         Aliases.push_back(Chain);
11753         break;
11754       }
11755       for (unsigned n = Chain.getNumOperands(); n;)
11756         Chains.push_back(Chain.getOperand(--n));
11757       ++Depth;
11758       break;
11759
11760     default:
11761       // For all other instructions we will just have to take what we can get.
11762       Aliases.push_back(Chain);
11763       break;
11764     }
11765   }
11766
11767   // We need to be careful here to also search for aliases through the
11768   // value operand of a store, etc. Consider the following situation:
11769   //   Token1 = ...
11770   //   L1 = load Token1, %52
11771   //   S1 = store Token1, L1, %51
11772   //   L2 = load Token1, %52+8
11773   //   S2 = store Token1, L2, %51+8
11774   //   Token2 = Token(S1, S2)
11775   //   L3 = load Token2, %53
11776   //   S3 = store Token2, L3, %52
11777   //   L4 = load Token2, %53+8
11778   //   S4 = store Token2, L4, %52+8
11779   // If we search for aliases of S3 (which loads address %52), and we look
11780   // only through the chain, then we'll miss the trivial dependence on L1
11781   // (which also loads from %52). We then might change all loads and
11782   // stores to use Token1 as their chain operand, which could result in
11783   // copying %53 into %52 before copying %52 into %51 (which should
11784   // happen first).
11785   //
11786   // The problem is, however, that searching for such data dependencies
11787   // can become expensive, and the cost is not directly related to the
11788   // chain depth. Instead, we'll rule out such configurations here by
11789   // insisting that we've visited all chain users (except for users
11790   // of the original chain, which is not necessary). When doing this,
11791   // we need to look through nodes we don't care about (otherwise, things
11792   // like register copies will interfere with trivial cases).
11793
11794   SmallVector<const SDNode *, 16> Worklist;
11795   for (SmallPtrSet<SDNode *, 16>::iterator I = Visited.begin(),
11796        IE = Visited.end(); I != IE; ++I)
11797     if (*I != OriginalChain.getNode())
11798       Worklist.push_back(*I);
11799
11800   while (!Worklist.empty()) {
11801     const SDNode *M = Worklist.pop_back_val();
11802
11803     // We have already visited M, and want to make sure we've visited any uses
11804     // of M that we care about. For uses that we've not visisted, and don't
11805     // care about, queue them to the worklist.
11806
11807     for (SDNode::use_iterator UI = M->use_begin(),
11808          UIE = M->use_end(); UI != UIE; ++UI)
11809       if (UI.getUse().getValueType() == MVT::Other && Visited.insert(*UI)) {
11810         if (isa<MemIntrinsicSDNode>(*UI) || isa<MemSDNode>(*UI)) {
11811           // We've not visited this use, and we care about it (it could have an
11812           // ordering dependency with the original node).
11813           Aliases.clear();
11814           Aliases.push_back(OriginalChain);
11815           return;
11816         }
11817
11818         // We've not visited this use, but we don't care about it. Mark it as
11819         // visited and enqueue it to the worklist.
11820         Worklist.push_back(*UI);
11821       }
11822   }
11823 }
11824
11825 /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes, looking
11826 /// for a better chain (aliasing node.)
11827 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
11828   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
11829
11830   // Accumulate all the aliases to this node.
11831   GatherAllAliases(N, OldChain, Aliases);
11832
11833   // If no operands then chain to entry token.
11834   if (Aliases.size() == 0)
11835     return DAG.getEntryNode();
11836
11837   // If a single operand then chain to it.  We don't need to revisit it.
11838   if (Aliases.size() == 1)
11839     return Aliases[0];
11840
11841   // Construct a custom tailored token factor.
11842   return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other, Aliases);
11843 }
11844
11845 // SelectionDAG::Combine - This is the entry point for the file.
11846 //
11847 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
11848                            CodeGenOpt::Level OptLevel) {
11849   /// run - This is the main entry point to this class.
11850   ///
11851   DAGCombiner(*this, AA, OptLevel).Run(Level);
11852 }