lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #define DEBUG_TYPE "dagcombine"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/ADT/SmallPtrSet.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/Analysis/AliasAnalysis.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/IR/DataLayout.h"
  27 #include "llvm/IR/DerivedTypes.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/LLVMContext.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetLowering.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include <algorithm>
  39 using namespace llvm;
  40
  41 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  42 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  43 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  44 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  45 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
  46
  47 namespace {
  48   static cl::opt<bool>
  49     CombinerAA("combiner-alias-analysis", cl::Hidden,
  50                cl::desc("Turn on alias analysis during testing"));
  51
  52   static cl::opt<bool>
  53     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  54                cl::desc("Include global information in alias analysis"));
  55
  56 //------------------------------ DAGCombiner ---------------------------------//
  57
  58   class DAGCombiner {
  59     SelectionDAG &DAG;
  60     const TargetLowering &TLI;
  61     CombineLevel Level;
  62     CodeGenOpt::Level OptLevel;
  63     bool LegalOperations;
  64     bool LegalTypes;
  65
  66     // Worklist of all of the nodes that need to be simplified.
  67     //
  68     // This has the semantics that when adding to the worklist,
  69     // the item added must be next to be processed. It should
  70     // also only appear once. The naive approach to this takes
  71     // linear time.
  72     //
  73     // To reduce the insert/remove time to logarithmic, we use
  74     // a set and a vector to maintain our worklist.
  75     //
  76     // The set contains the items on the worklist, but does not
  77     // maintain the order they should be visited.
  78     //
  79     // The vector maintains the order nodes should be visited, but may
  80     // contain duplicate or removed nodes. When choosing a node to
  81     // visit, we pop off the order stack until we find an item that is
  82     // also in the contents set. All operations are O(log N).
  83     SmallPtrSet<SDNode*, 64> WorkListContents;
  84     SmallVector<SDNode*, 64> WorkListOrder;
  85
  86     // AA - Used for DAG load/store alias analysis.
  87     AliasAnalysis &AA;
  88
  89     /// AddUsersToWorkList - When an instruction is simplified, add all users of
  90     /// the instruction to the work lists because they might get more simplified
  91     /// now.
  92     ///
  93     void AddUsersToWorkList(SDNode *N) {
  94       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
  95            UI != UE; ++UI)
  96         AddToWorkList(*UI);
  97     }
  98
  99     /// visit - call the node-specific routine that knows how to fold each
 100     /// particular type of node.
 101     SDValue visit(SDNode *N);
 102
 103   public:
 104     /// AddToWorkList - Add to the work list making sure its instance is at the
 105     /// back (next to be processed.)
 106     void AddToWorkList(SDNode *N) {
 107       WorkListContents.insert(N);
 108       WorkListOrder.push_back(N);
 109     }
 110
 111     /// removeFromWorkList - remove all instances of N from the worklist.
 112     ///
 113     void removeFromWorkList(SDNode *N) {
 114       WorkListContents.erase(N);
 115     }
 116
 117     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 118                       bool AddTo = true);
 119
 120     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 121       return CombineTo(N, &Res, 1, AddTo);
 122     }
 123
 124     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 125                       bool AddTo = true) {
 126       SDValue To[] = { Res0, Res1 };
 127       return CombineTo(N, To, 2, AddTo);
 128     }
 129
 130     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 131
 132   private:
 133
 134     /// SimplifyDemandedBits - Check the specified integer node value to see if
 135     /// it can be simplified or if things it uses can be simplified by bit
 136     /// propagation.  If so, return true.
 137     bool SimplifyDemandedBits(SDValue Op) {
 138       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 139       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 140       return SimplifyDemandedBits(Op, Demanded);
 141     }
 142
 143     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 144
 145     bool CombineToPreIndexedLoadStore(SDNode *N);
 146     bool CombineToPostIndexedLoadStore(SDNode *N);
 147
 148     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 149     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 150     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 151     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 152     SDValue PromoteIntBinOp(SDValue Op);
 153     SDValue PromoteIntShiftOp(SDValue Op);
 154     SDValue PromoteExtend(SDValue Op);
 155     bool PromoteLoad(SDValue Op);
 156
 157     void ExtendSetCCUses(SmallVector<SDNode*, 4> SetCCs,
 158                          SDValue Trunc, SDValue ExtLoad, SDLoc DL,
 159                          ISD::NodeType ExtType);
 160
 161     /// combine - call the node-specific routine that knows how to fold each
 162     /// particular type of node. If that doesn't do anything, try the
 163     /// target-specific DAG combines.
 164     SDValue combine(SDNode *N);
 165
 166     // Visitation implementation - Implement dag node combining for different
 167     // node types.  The semantics are as follows:
 168     // Return Value:
 169     //   SDValue.getNode() == 0 - No change was made
 170     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 171     //   otherwise              - N should be replaced by the returned Operand.
 172     //
 173     SDValue visitTokenFactor(SDNode *N);
 174     SDValue visitMERGE_VALUES(SDNode *N);
 175     SDValue visitADD(SDNode *N);
 176     SDValue visitSUB(SDNode *N);
 177     SDValue visitADDC(SDNode *N);
 178     SDValue visitSUBC(SDNode *N);
 179     SDValue visitADDE(SDNode *N);
 180     SDValue visitSUBE(SDNode *N);
 181     SDValue visitMUL(SDNode *N);
 182     SDValue visitSDIV(SDNode *N);
 183     SDValue visitUDIV(SDNode *N);
 184     SDValue visitSREM(SDNode *N);
 185     SDValue visitUREM(SDNode *N);
 186     SDValue visitMULHU(SDNode *N);
 187     SDValue visitMULHS(SDNode *N);
 188     SDValue visitSMUL_LOHI(SDNode *N);
 189     SDValue visitUMUL_LOHI(SDNode *N);
 190     SDValue visitSMULO(SDNode *N);
 191     SDValue visitUMULO(SDNode *N);
 192     SDValue visitSDIVREM(SDNode *N);
 193     SDValue visitUDIVREM(SDNode *N);
 194     SDValue visitAND(SDNode *N);
 195     SDValue visitOR(SDNode *N);
 196     SDValue visitXOR(SDNode *N);
 197     SDValue SimplifyVBinOp(SDNode *N);
 198     SDValue SimplifyVUnaryOp(SDNode *N);
 199     SDValue visitSHL(SDNode *N);
 200     SDValue visitSRA(SDNode *N);
 201     SDValue visitSRL(SDNode *N);
 202     SDValue visitCTLZ(SDNode *N);
 203     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
 204     SDValue visitCTTZ(SDNode *N);
 205     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
 206     SDValue visitCTPOP(SDNode *N);
 207     SDValue visitSELECT(SDNode *N);
 208     SDValue visitVSELECT(SDNode *N);
 209     SDValue visitSELECT_CC(SDNode *N);
 210     SDValue visitSETCC(SDNode *N);
 211     SDValue visitSIGN_EXTEND(SDNode *N);
 212     SDValue visitZERO_EXTEND(SDNode *N);
 213     SDValue visitANY_EXTEND(SDNode *N);
 214     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 215     SDValue visitTRUNCATE(SDNode *N);
 216     SDValue visitBITCAST(SDNode *N);
 217     SDValue visitBUILD_PAIR(SDNode *N);
 218     SDValue visitFADD(SDNode *N);
 219     SDValue visitFSUB(SDNode *N);
 220     SDValue visitFMUL(SDNode *N);
 221     SDValue visitFMA(SDNode *N);
 222     SDValue visitFDIV(SDNode *N);
 223     SDValue visitFREM(SDNode *N);
 224     SDValue visitFCOPYSIGN(SDNode *N);
 225     SDValue visitSINT_TO_FP(SDNode *N);
 226     SDValue visitUINT_TO_FP(SDNode *N);
 227     SDValue visitFP_TO_SINT(SDNode *N);
 228     SDValue visitFP_TO_UINT(SDNode *N);
 229     SDValue visitFP_ROUND(SDNode *N);
 230     SDValue visitFP_ROUND_INREG(SDNode *N);
 231     SDValue visitFP_EXTEND(SDNode *N);
 232     SDValue visitFNEG(SDNode *N);
 233     SDValue visitFABS(SDNode *N);
 234     SDValue visitFCEIL(SDNode *N);
 235     SDValue visitFTRUNC(SDNode *N);
 236     SDValue visitFFLOOR(SDNode *N);
 237     SDValue visitBRCOND(SDNode *N);
 238     SDValue visitBR_CC(SDNode *N);
 239     SDValue visitLOAD(SDNode *N);
 240     SDValue visitSTORE(SDNode *N);
 241     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 242     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 243     SDValue visitBUILD_VECTOR(SDNode *N);
 244     SDValue visitCONCAT_VECTORS(SDNode *N);
 245     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
 246     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 247
 248     SDValue XformToShuffleWithZero(SDNode *N);
 249     SDValue ReassociateOps(unsigned Opc, SDLoc DL, SDValue LHS, SDValue RHS);
 250
 251     SDValue visitShiftByConstant(SDNode *N, unsigned Amt);
 252
 253     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 254     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 255     SDValue SimplifySelect(SDLoc DL, SDValue N0, SDValue N1, SDValue N2);
 256     SDValue SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1, SDValue N2,
 257                              SDValue N3, ISD::CondCode CC,
 258                              bool NotExtCompare = false);
 259     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 260                           SDLoc DL, bool foldBooleans = true);
 261     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 262                                          unsigned HiOp);
 263     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 264     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 265     SDValue BuildSDIV(SDNode *N);
 266     SDValue BuildUDIV(SDNode *N);
 267     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
 268                                bool DemandHighBits = true);
 269     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
 270     SDNode *MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL);
 271     SDValue ReduceLoadWidth(SDNode *N);
 272     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 273     SDValue TransformFPLoadStorePair(SDNode *N);
 274     SDValue reduceBuildVecExtToExtBuildVec(SDNode *N);
 275     SDValue reduceBuildVecConvertToConvertBuildVec(SDNode *N);
 276
 277     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 278
 279     /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
 280     /// looking for aliasing nodes and adding them to the Aliases vector.
 281     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 282                           SmallVector<SDValue, 8> &Aliases);
 283
 284     /// isAlias - Return true if there is any possibility that the two addresses
 285     /// overlap.
 286     bool isAlias(SDValue Ptr1, int64_t Size1,
 287                  const Value *SrcValue1, int SrcValueOffset1,
 288                  unsigned SrcValueAlign1,
 289                  const MDNode *TBAAInfo1,
 290                  SDValue Ptr2, int64_t Size2,
 291                  const Value *SrcValue2, int SrcValueOffset2,
 292                  unsigned SrcValueAlign2,
 293                  const MDNode *TBAAInfo2) const;
 294
 295     /// isAlias - Return true if there is any possibility that the two addresses
 296     /// overlap.
 297     bool isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1);
 298
 299     /// FindAliasInfo - Extracts the relevant alias information from the memory
 300     /// node.  Returns true if the operand was a load.
 301     bool FindAliasInfo(SDNode *N,
 302                        SDValue &Ptr, int64_t &Size,
 303                        const Value *&SrcValue, int &SrcValueOffset,
 304                        unsigned &SrcValueAlignment,
 305                        const MDNode *&TBAAInfo) const;
 306
 307     /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes,
 308     /// looking for a better chain (aliasing node.)
 309     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 310
 311     /// Merge consecutive store operations into a wide store.
 312     /// This optimization uses wide integers or vectors when possible.
 313     /// \return True if some memory operations were changed.
 314     bool MergeConsecutiveStores(StoreSDNode *N);
 315
 316   public:
 317     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 318       : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
 319         OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {}
 320
 321     /// Run - runs the dag combiner on all nodes in the work list
 322     void Run(CombineLevel AtLevel);
 323
 324     SelectionDAG &getDAG() const { return DAG; }
 325
 326     /// getShiftAmountTy - Returns a type large enough to hold any valid
 327     /// shift amount - before type legalization these can be huge.
 328     EVT getShiftAmountTy(EVT LHSTy) {
 329       assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 330       if (LHSTy.isVector())
 331         return LHSTy;
 332       return LegalTypes ? TLI.getScalarShiftAmountTy(LHSTy) : TLI.getPointerTy();
 333     }
 334
 335     /// isTypeLegal - This method returns true if we are running before type
 336     /// legalization or if the specified VT is legal.
 337     bool isTypeLegal(const EVT &VT) {
 338       if (!LegalTypes) return true;
 339       return TLI.isTypeLegal(VT);
 340     }
 341
 342     /// getSetCCResultType - Convenience wrapper around
 343     /// TargetLowering::getSetCCResultType
 344     EVT getSetCCResultType(EVT VT) const {
 345       return TLI.getSetCCResultType(*DAG.getContext(), VT);
 346     }
 347   };
 348 }
 349
 350
 351 namespace {
 352 /// WorkListRemover - This class is a DAGUpdateListener that removes any deleted
 353 /// nodes from the worklist.
 354 class WorkListRemover : public SelectionDAG::DAGUpdateListener {
 355   DAGCombiner &DC;
 356 public:
 357   explicit WorkListRemover(DAGCombiner &dc)
 358     : SelectionDAG::DAGUpdateListener(dc.getDAG()), DC(dc) {}
 359
 360   virtual void NodeDeleted(SDNode *N, SDNode *E) {
 361     DC.removeFromWorkList(N);
 362   }
 363 };
 364 }
 365
 366 //===----------------------------------------------------------------------===//
 367 //  TargetLowering::DAGCombinerInfo implementation
 368 //===----------------------------------------------------------------------===//
 369
 370 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 371   ((DAGCombiner*)DC)->AddToWorkList(N);
 372 }
 373
 374 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
 375   ((DAGCombiner*)DC)->removeFromWorkList(N);
 376 }
 377
 378 SDValue TargetLowering::DAGCombinerInfo::
 379 CombineTo(SDNode *N, const std::vector<SDValue> &To, bool AddTo) {
 380   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 381 }
 382
 383 SDValue TargetLowering::DAGCombinerInfo::
 384 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 385   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 386 }
 387
 388
 389 SDValue TargetLowering::DAGCombinerInfo::
 390 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 391   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 392 }
 393
 394 void TargetLowering::DAGCombinerInfo::
 395 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 396   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 397 }
 398
 399 //===----------------------------------------------------------------------===//
 400 // Helper Functions
 401 //===----------------------------------------------------------------------===//
 402
 403 /// isNegatibleForFree - Return 1 if we can compute the negated form of the
 404 /// specified expression for the same cost as the expression itself, or 2 if we
 405 /// can compute the negated form more cheaply than the expression itself.
 406 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 407                                const TargetLowering &TLI,
 408                                const TargetOptions *Options,
 409                                unsigned Depth = 0) {
 410   // fneg is removable even if it has multiple uses.
 411   if (Op.getOpcode() == ISD::FNEG) return 2;
 412
 413   // Don't allow anything with multiple uses.
 414   if (!Op.hasOneUse()) return 0;
 415
 416   // Don't recurse exponentially.
 417   if (Depth > 6) return 0;
 418
 419   switch (Op.getOpcode()) {
 420   default: return false;
 421   case ISD::ConstantFP:
 422     // Don't invert constant FP values after legalize.  The negated constant
 423     // isn't necessarily legal.
 424     return LegalOperations ? 0 : 1;
 425   case ISD::FADD:
 426     // FIXME: determine better conditions for this xform.
 427     if (!Options->UnsafeFPMath) return 0;
 428
 429     // After operation legalization, it might not be legal to create new FSUBs.
 430     if (LegalOperations &&
 431         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
 432       return 0;
 433
 434     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 435     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 436                                     Options, Depth + 1))
 437       return V;
 438     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 439     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 440                               Depth + 1);
 441   case ISD::FSUB:
 442     // We can't turn -(A-B) into B-A when we honor signed zeros.
 443     if (!Options->UnsafeFPMath) return 0;
 444
 445     // fold (fneg (fsub A, B)) -> (fsub B, A)
 446     return 1;
 447
 448   case ISD::FMUL:
 449   case ISD::FDIV:
 450     if (Options->HonorSignDependentRoundingFPMath()) return 0;
 451
 452     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 453     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 454                                     Options, Depth + 1))
 455       return V;
 456
 457     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 458                               Depth + 1);
 459
 460   case ISD::FP_EXTEND:
 461   case ISD::FP_ROUND:
 462   case ISD::FSIN:
 463     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
 464                               Depth + 1);
 465   }
 466 }
 467
 468 /// GetNegatedExpression - If isNegatibleForFree returns true, this function
 469 /// returns the newly negated expression.
 470 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 471                                     bool LegalOperations, unsigned Depth = 0) {
 472   // fneg is removable even if it has multiple uses.
 473   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 474
 475   // Don't allow anything with multiple uses.
 476   assert(Op.hasOneUse() && "Unknown reuse!");
 477
 478   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 479   switch (Op.getOpcode()) {
 480   default: llvm_unreachable("Unknown code");
 481   case ISD::ConstantFP: {
 482     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 483     V.changeSign();
 484     return DAG.getConstantFP(V, Op.getValueType());
 485   }
 486   case ISD::FADD:
 487     // FIXME: determine better conditions for this xform.
 488     assert(DAG.getTarget().Options.UnsafeFPMath);
 489
 490     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 491     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 492                            DAG.getTargetLoweringInfo(),
 493                            &DAG.getTarget().Options, Depth+1))
 494       return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 495                          GetNegatedExpression(Op.getOperand(0), DAG,
 496                                               LegalOperations, Depth+1),
 497                          Op.getOperand(1));
 498     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 499     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 500                        GetNegatedExpression(Op.getOperand(1), DAG,
 501                                             LegalOperations, Depth+1),
 502                        Op.getOperand(0));
 503   case ISD::FSUB:
 504     // We can't turn -(A-B) into B-A when we honor signed zeros.
 505     assert(DAG.getTarget().Options.UnsafeFPMath);
 506
 507     // fold (fneg (fsub 0, B)) -> B
 508     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 509       if (N0CFP->getValueAPF().isZero())
 510         return Op.getOperand(1);
 511
 512     // fold (fneg (fsub A, B)) -> (fsub B, A)
 513     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 514                        Op.getOperand(1), Op.getOperand(0));
 515
 516   case ISD::FMUL:
 517   case ISD::FDIV:
 518     assert(!DAG.getTarget().Options.HonorSignDependentRoundingFPMath());
 519
 520     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 521     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 522                            DAG.getTargetLoweringInfo(),
 523                            &DAG.getTarget().Options, Depth+1))
 524       return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 525                          GetNegatedExpression(Op.getOperand(0), DAG,
 526                                               LegalOperations, Depth+1),
 527                          Op.getOperand(1));
 528
 529     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 530     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 531                        Op.getOperand(0),
 532                        GetNegatedExpression(Op.getOperand(1), DAG,
 533                                             LegalOperations, Depth+1));
 534
 535   case ISD::FP_EXTEND:
 536   case ISD::FSIN:
 537     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 538                        GetNegatedExpression(Op.getOperand(0), DAG,
 539                                             LegalOperations, Depth+1));
 540   case ISD::FP_ROUND:
 541       return DAG.getNode(ISD::FP_ROUND, SDLoc(Op), Op.getValueType(),
 542                          GetNegatedExpression(Op.getOperand(0), DAG,
 543                                               LegalOperations, Depth+1),
 544                          Op.getOperand(1));
 545   }
 546 }
 547
 548
 549 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 550 // that selects between the values 1 and 0, making it equivalent to a setcc.
 551 // Also, set the incoming LHS, RHS, and CC references to the appropriate
 552 // nodes based on the type of node we are checking.  This simplifies life a
 553 // bit for the callers.
 554 static bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 555                               SDValue &CC) {
 556   if (N.getOpcode() == ISD::SETCC) {
 557     LHS = N.getOperand(0);
 558     RHS = N.getOperand(1);
 559     CC  = N.getOperand(2);
 560     return true;
 561   }
 562   if (N.getOpcode() == ISD::SELECT_CC &&
 563       N.getOperand(2).getOpcode() == ISD::Constant &&
 564       N.getOperand(3).getOpcode() == ISD::Constant &&
 565       cast<ConstantSDNode>(N.getOperand(2))->getAPIntValue() == 1 &&
 566       cast<ConstantSDNode>(N.getOperand(3))->isNullValue()) {
 567     LHS = N.getOperand(0);
 568     RHS = N.getOperand(1);
 569     CC  = N.getOperand(4);
 570     return true;
 571   }
 572   return false;
 573 }
 574
 575 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 576 // one use.  If this is true, it allows the users to invert the operation for
 577 // free when it is profitable to do so.
 578 static bool isOneUseSetCC(SDValue N) {
 579   SDValue N0, N1, N2;
 580   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 581     return true;
 582   return false;
 583 }
 584
 585 SDValue DAGCombiner::ReassociateOps(unsigned Opc, SDLoc DL,
 586                                     SDValue N0, SDValue N1) {
 587   EVT VT = N0.getValueType();
 588   if (N0.getOpcode() == Opc && isa<ConstantSDNode>(N0.getOperand(1))) {
 589     if (isa<ConstantSDNode>(N1)) {
 590       // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 591       SDValue OpNode =
 592         DAG.FoldConstantArithmetic(Opc, VT,
 593                                    cast<ConstantSDNode>(N0.getOperand(1)),
 594                                    cast<ConstantSDNode>(N1));
 595       return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 596     }
 597     if (N0.hasOneUse()) {
 598       // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one use
 599       SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT,
 600                                    N0.getOperand(0), N1);
 601       AddToWorkList(OpNode.getNode());
 602       return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 603     }
 604   }
 605
 606   if (N1.getOpcode() == Opc && isa<ConstantSDNode>(N1.getOperand(1))) {
 607     if (isa<ConstantSDNode>(N0)) {
 608       // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 609       SDValue OpNode =
 610         DAG.FoldConstantArithmetic(Opc, VT,
 611                                    cast<ConstantSDNode>(N1.getOperand(1)),
 612                                    cast<ConstantSDNode>(N0));
 613       return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 614     }
 615     if (N1.hasOneUse()) {
 616       // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one use
 617       SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT,
 618                                    N1.getOperand(0), N0);
 619       AddToWorkList(OpNode.getNode());
 620       return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 621     }
 622   }
 623
 624   return SDValue();
 625 }
 626
 627 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 628                                bool AddTo) {
 629   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 630   ++NodesCombined;
 631   DEBUG(dbgs() << "\nReplacing.1 ";
 632         N->dump(&DAG);
 633         dbgs() << "\nWith: ";
 634         To[0].getNode()->dump(&DAG);
 635         dbgs() << " and " << NumTo-1 << " other values\n";
 636         for (unsigned i = 0, e = NumTo; i != e; ++i)
 637           assert((!To[i].getNode() ||
 638                   N->getValueType(i) == To[i].getValueType()) &&
 639                  "Cannot combine value to value of different type!"));
 640   WorkListRemover DeadNodes(*this);
 641   DAG.ReplaceAllUsesWith(N, To);
 642   if (AddTo) {
 643     // Push the new nodes and any users onto the worklist
 644     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 645       if (To[i].getNode()) {
 646         AddToWorkList(To[i].getNode());
 647         AddUsersToWorkList(To[i].getNode());
 648       }
 649     }
 650   }
 651
 652   // Finally, if the node is now dead, remove it from the graph.  The node
 653   // may not be dead if the replacement process recursively simplified to
 654   // something else needing this node.
 655   if (N->use_empty()) {
 656     // Nodes can be reintroduced into the worklist.  Make sure we do not
 657     // process a node that has been replaced.
 658     removeFromWorkList(N);
 659
 660     // Finally, since the node is now dead, remove it from the graph.
 661     DAG.DeleteNode(N);
 662   }
 663   return SDValue(N, 0);
 664 }
 665
 666 void DAGCombiner::
 667 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 668   // Replace all uses.  If any nodes become isomorphic to other nodes and
 669   // are deleted, make sure to remove them from our worklist.
 670   WorkListRemover DeadNodes(*this);
 671   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
 672
 673   // Push the new node and any (possibly new) users onto the worklist.
 674   AddToWorkList(TLO.New.getNode());
 675   AddUsersToWorkList(TLO.New.getNode());
 676
 677   // Finally, if the node is now dead, remove it from the graph.  The node
 678   // may not be dead if the replacement process recursively simplified to
 679   // something else needing this node.
 680   if (TLO.Old.getNode()->use_empty()) {
 681     removeFromWorkList(TLO.Old.getNode());
 682
 683     // If the operands of this node are only used by the node, they will now
 684     // be dead.  Make sure to visit them first to delete dead nodes early.
 685     for (unsigned i = 0, e = TLO.Old.getNode()->getNumOperands(); i != e; ++i)
 686       if (TLO.Old.getNode()->getOperand(i).getNode()->hasOneUse())
 687         AddToWorkList(TLO.Old.getNode()->getOperand(i).getNode());
 688
 689     DAG.DeleteNode(TLO.Old.getNode());
 690   }
 691 }
 692
 693 /// SimplifyDemandedBits - Check the specified integer node value to see if
 694 /// it can be simplified or if things it uses can be simplified by bit
 695 /// propagation.  If so, return true.
 696 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 697   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 698   APInt KnownZero, KnownOne;
 699   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 700     return false;
 701
 702   // Revisit the node.
 703   AddToWorkList(Op.getNode());
 704
 705   // Replace the old value with the new one.
 706   ++NodesCombined;
 707   DEBUG(dbgs() << "\nReplacing.2 ";
 708         TLO.Old.getNode()->dump(&DAG);
 709         dbgs() << "\nWith: ";
 710         TLO.New.getNode()->dump(&DAG);
 711         dbgs() << '\n');
 712
 713   CommitTargetLoweringOpt(TLO);
 714   return true;
 715 }
 716
 717 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 718   SDLoc dl(Load);
 719   EVT VT = Load->getValueType(0);
 720   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 721
 722   DEBUG(dbgs() << "\nReplacing.9 ";
 723         Load->dump(&DAG);
 724         dbgs() << "\nWith: ";
 725         Trunc.getNode()->dump(&DAG);
 726         dbgs() << '\n');
 727   WorkListRemover DeadNodes(*this);
 728   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc);
 729   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1));
 730   removeFromWorkList(Load);
 731   DAG.DeleteNode(Load);
 732   AddToWorkList(Trunc.getNode());
 733 }
 734
 735 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 736   Replace = false;
 737   SDLoc dl(Op);
 738   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 739     EVT MemVT = LD->getMemoryVT();
 740     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 741       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 742                                                   : ISD::EXTLOAD)
 743       : LD->getExtensionType();
 744     Replace = true;
 745     return DAG.getExtLoad(ExtType, dl, PVT,
 746                           LD->getChain(), LD->getBasePtr(),
 747                           LD->getPointerInfo(),
 748                           MemVT, LD->isVolatile(),
 749                           LD->isNonTemporal(), LD->getAlignment());
 750   }
 751
 752   unsigned Opc = Op.getOpcode();
 753   switch (Opc) {
 754   default: break;
 755   case ISD::AssertSext:
 756     return DAG.getNode(ISD::AssertSext, dl, PVT,
 757                        SExtPromoteOperand(Op.getOperand(0), PVT),
 758                        Op.getOperand(1));
 759   case ISD::AssertZext:
 760     return DAG.getNode(ISD::AssertZext, dl, PVT,
 761                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 762                        Op.getOperand(1));
 763   case ISD::Constant: {
 764     unsigned ExtOpc =
 765       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 766     return DAG.getNode(ExtOpc, dl, PVT, Op);
 767   }
 768   }
 769
 770   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 771     return SDValue();
 772   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 773 }
 774
 775 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
 776   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
 777     return SDValue();
 778   EVT OldVT = Op.getValueType();
 779   SDLoc dl(Op);
 780   bool Replace = false;
 781   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 782   if (NewOp.getNode() == 0)
 783     return SDValue();
 784   AddToWorkList(NewOp.getNode());
 785
 786   if (Replace)
 787     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 788   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
 789                      DAG.getValueType(OldVT));
 790 }
 791
 792 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
 793   EVT OldVT = Op.getValueType();
 794   SDLoc dl(Op);
 795   bool Replace = false;
 796   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 797   if (NewOp.getNode() == 0)
 798     return SDValue();
 799   AddToWorkList(NewOp.getNode());
 800
 801   if (Replace)
 802     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 803   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
 804 }
 805
 806 /// PromoteIntBinOp - Promote the specified integer binary operation if the
 807 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 808 /// promote i16 operations to i32 since i16 instructions are longer.
 809 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
 810   if (!LegalOperations)
 811     return SDValue();
 812
 813   EVT VT = Op.getValueType();
 814   if (VT.isVector() || !VT.isInteger())
 815     return SDValue();
 816
 817   // If operation type is 'undesirable', e.g. i16 on x86, consider
 818   // promoting it.
 819   unsigned Opc = Op.getOpcode();
 820   if (TLI.isTypeDesirableForOp(Opc, VT))
 821     return SDValue();
 822
 823   EVT PVT = VT;
 824   // Consult target whether it is a good idea to promote this operation and
 825   // what's the right type to promote it to.
 826   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 827     assert(PVT != VT && "Don't know what type to promote to!");
 828
 829     bool Replace0 = false;
 830     SDValue N0 = Op.getOperand(0);
 831     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
 832     if (NN0.getNode() == 0)
 833       return SDValue();
 834
 835     bool Replace1 = false;
 836     SDValue N1 = Op.getOperand(1);
 837     SDValue NN1;
 838     if (N0 == N1)
 839       NN1 = NN0;
 840     else {
 841       NN1 = PromoteOperand(N1, PVT, Replace1);
 842       if (NN1.getNode() == 0)
 843         return SDValue();
 844     }
 845
 846     AddToWorkList(NN0.getNode());
 847     if (NN1.getNode())
 848       AddToWorkList(NN1.getNode());
 849
 850     if (Replace0)
 851       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
 852     if (Replace1)
 853       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
 854
 855     DEBUG(dbgs() << "\nPromoting ";
 856           Op.getNode()->dump(&DAG));
 857     SDLoc dl(Op);
 858     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 859                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
 860   }
 861   return SDValue();
 862 }
 863
 864 /// PromoteIntShiftOp - Promote the specified integer shift operation if the
 865 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 866 /// promote i16 operations to i32 since i16 instructions are longer.
 867 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
 868   if (!LegalOperations)
 869     return SDValue();
 870
 871   EVT VT = Op.getValueType();
 872   if (VT.isVector() || !VT.isInteger())
 873     return SDValue();
 874
 875   // If operation type is 'undesirable', e.g. i16 on x86, consider
 876   // promoting it.
 877   unsigned Opc = Op.getOpcode();
 878   if (TLI.isTypeDesirableForOp(Opc, VT))
 879     return SDValue();
 880
 881   EVT PVT = VT;
 882   // Consult target whether it is a good idea to promote this operation and
 883   // what's the right type to promote it to.
 884   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 885     assert(PVT != VT && "Don't know what type to promote to!");
 886
 887     bool Replace = false;
 888     SDValue N0 = Op.getOperand(0);
 889     if (Opc == ISD::SRA)
 890       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
 891     else if (Opc == ISD::SRL)
 892       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
 893     else
 894       N0 = PromoteOperand(N0, PVT, Replace);
 895     if (N0.getNode() == 0)
 896       return SDValue();
 897
 898     AddToWorkList(N0.getNode());
 899     if (Replace)
 900       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
 901
 902     DEBUG(dbgs() << "\nPromoting ";
 903           Op.getNode()->dump(&DAG));
 904     SDLoc dl(Op);
 905     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 906                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
 907   }
 908   return SDValue();
 909 }
 910
 911 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
 912   if (!LegalOperations)
 913     return SDValue();
 914
 915   EVT VT = Op.getValueType();
 916   if (VT.isVector() || !VT.isInteger())
 917     return SDValue();
 918
 919   // If operation type is 'undesirable', e.g. i16 on x86, consider
 920   // promoting it.
 921   unsigned Opc = Op.getOpcode();
 922   if (TLI.isTypeDesirableForOp(Opc, VT))
 923     return SDValue();
 924
 925   EVT PVT = VT;
 926   // Consult target whether it is a good idea to promote this operation and
 927   // what's the right type to promote it to.
 928   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 929     assert(PVT != VT && "Don't know what type to promote to!");
 930     // fold (aext (aext x)) -> (aext x)
 931     // fold (aext (zext x)) -> (zext x)
 932     // fold (aext (sext x)) -> (sext x)
 933     DEBUG(dbgs() << "\nPromoting ";
 934           Op.getNode()->dump(&DAG));
 935     return DAG.getNode(Op.getOpcode(), SDLoc(Op), VT, Op.getOperand(0));
 936   }
 937   return SDValue();
 938 }
 939
 940 bool DAGCombiner::PromoteLoad(SDValue Op) {
 941   if (!LegalOperations)
 942     return false;
 943
 944   EVT VT = Op.getValueType();
 945   if (VT.isVector() || !VT.isInteger())
 946     return false;
 947
 948   // If operation type is 'undesirable', e.g. i16 on x86, consider
 949   // promoting it.
 950   unsigned Opc = Op.getOpcode();
 951   if (TLI.isTypeDesirableForOp(Opc, VT))
 952     return false;
 953
 954   EVT PVT = VT;
 955   // Consult target whether it is a good idea to promote this operation and
 956   // what's the right type to promote it to.
 957   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 958     assert(PVT != VT && "Don't know what type to promote to!");
 959
 960     SDLoc dl(Op);
 961     SDNode *N = Op.getNode();
 962     LoadSDNode *LD = cast<LoadSDNode>(N);
 963     EVT MemVT = LD->getMemoryVT();
 964     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 965       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 966                                                   : ISD::EXTLOAD)
 967       : LD->getExtensionType();
 968     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
 969                                    LD->getChain(), LD->getBasePtr(),
 970                                    LD->getPointerInfo(),
 971                                    MemVT, LD->isVolatile(),
 972                                    LD->isNonTemporal(), LD->getAlignment());
 973     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
 974
 975     DEBUG(dbgs() << "\nPromoting ";
 976           N->dump(&DAG);
 977           dbgs() << "\nTo: ";
 978           Result.getNode()->dump(&DAG);
 979           dbgs() << '\n');
 980     WorkListRemover DeadNodes(*this);
 981     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 982     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1));
 983     removeFromWorkList(N);
 984     DAG.DeleteNode(N);
 985     AddToWorkList(Result.getNode());
 986     return true;
 987   }
 988   return false;
 989 }
 990
 991
 992 //===----------------------------------------------------------------------===//
 993 //  Main DAG Combiner implementation
 994 //===----------------------------------------------------------------------===//
 995
 996 void DAGCombiner::Run(CombineLevel AtLevel) {
 997   // set the instance variables, so that the various visit routines may use it.
 998   Level = AtLevel;
 999   LegalOperations = Level >= AfterLegalizeVectorOps;
1000   LegalTypes = Level >= AfterLegalizeTypes;
1001
1002   // Add all the dag nodes to the worklist.
1003   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
1004        E = DAG.allnodes_end(); I != E; ++I)
1005     AddToWorkList(I);
1006
1007   // Create a dummy node (which is not added to allnodes), that adds a reference
1008   // to the root node, preventing it from being deleted, and tracking any
1009   // changes of the root.
1010   HandleSDNode Dummy(DAG.getRoot());
1011
1012   // The root of the dag may dangle to deleted nodes until the dag combiner is
1013   // done.  Set it to null to avoid confusion.
1014   DAG.setRoot(SDValue());
1015
1016   // while the worklist isn't empty, find a node and
1017   // try and combine it.
1018   while (!WorkListContents.empty()) {
1019     SDNode *N;
1020     // The WorkListOrder holds the SDNodes in order, but it may contain duplicates.
1021     // In order to avoid a linear scan, we use a set (O(log N)) to hold what the
1022     // worklist *should* contain, and check the node we want to visit is should
1023     // actually be visited.
1024     do {
1025       N = WorkListOrder.pop_back_val();
1026     } while (!WorkListContents.erase(N));
1027
1028     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1029     // N is deleted from the DAG, since they too may now be dead or may have a
1030     // reduced number of uses, allowing other xforms.
1031     if (N->use_empty() && N != &Dummy) {
1032       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1033         AddToWorkList(N->getOperand(i).getNode());
1034
1035       DAG.DeleteNode(N);
1036       continue;
1037     }
1038
1039     SDValue RV = combine(N);
1040
1041     if (RV.getNode() == 0)
1042       continue;
1043
1044     ++NodesCombined;
1045
1046     // If we get back the same node we passed in, rather than a new node or
1047     // zero, we know that the node must have defined multiple values and
1048     // CombineTo was used.  Since CombineTo takes care of the worklist
1049     // mechanics for us, we have no work to do in this case.
1050     if (RV.getNode() == N)
1051       continue;
1052
1053     assert(N->getOpcode() != ISD::DELETED_NODE &&
1054            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1055            "Node was deleted but visit returned new node!");
1056
1057     DEBUG(dbgs() << "\nReplacing.3 ";
1058           N->dump(&DAG);
1059           dbgs() << "\nWith: ";
1060           RV.getNode()->dump(&DAG);
1061           dbgs() << '\n');
1062
1063     // Transfer debug value.
1064     DAG.TransferDbgValues(SDValue(N, 0), RV);
1065     WorkListRemover DeadNodes(*this);
1066     if (N->getNumValues() == RV.getNode()->getNumValues())
1067       DAG.ReplaceAllUsesWith(N, RV.getNode());
1068     else {
1069       assert(N->getValueType(0) == RV.getValueType() &&
1070              N->getNumValues() == 1 && "Type mismatch");
1071       SDValue OpV = RV;
1072       DAG.ReplaceAllUsesWith(N, &OpV);
1073     }
1074
1075     // Push the new node and any users onto the worklist
1076     AddToWorkList(RV.getNode());
1077     AddUsersToWorkList(RV.getNode());
1078
1079     // Add any uses of the old node to the worklist in case this node is the
1080     // last one that uses them.  They may become dead after this node is
1081     // deleted.
1082     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1083       AddToWorkList(N->getOperand(i).getNode());
1084
1085     // Finally, if the node is now dead, remove it from the graph.  The node
1086     // may not be dead if the replacement process recursively simplified to
1087     // something else needing this node.
1088     if (N->use_empty()) {
1089       // Nodes can be reintroduced into the worklist.  Make sure we do not
1090       // process a node that has been replaced.
1091       removeFromWorkList(N);
1092
1093       // Finally, since the node is now dead, remove it from the graph.
1094       DAG.DeleteNode(N);
1095     }
1096   }
1097
1098   // If the root changed (e.g. it was a dead load, update the root).
1099   DAG.setRoot(Dummy.getValue());
1100   DAG.RemoveDeadNodes();
1101 }
1102
1103 SDValue DAGCombiner::visit(SDNode *N) {
1104   switch (N->getOpcode()) {
1105   default: break;
1106   case ISD::TokenFactor:        return visitTokenFactor(N);
1107   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1108   case ISD::ADD:                return visitADD(N);
1109   case ISD::SUB:                return visitSUB(N);
1110   case ISD::ADDC:               return visitADDC(N);
1111   case ISD::SUBC:               return visitSUBC(N);
1112   case ISD::ADDE:               return visitADDE(N);
1113   case ISD::SUBE:               return visitSUBE(N);
1114   case ISD::MUL:                return visitMUL(N);
1115   case ISD::SDIV:               return visitSDIV(N);
1116   case ISD::UDIV:               return visitUDIV(N);
1117   case ISD::SREM:               return visitSREM(N);
1118   case ISD::UREM:               return visitUREM(N);
1119   case ISD::MULHU:              return visitMULHU(N);
1120   case ISD::MULHS:              return visitMULHS(N);
1121   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1122   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1123   case ISD::SMULO:              return visitSMULO(N);
1124   case ISD::UMULO:              return visitUMULO(N);
1125   case ISD::SDIVREM:            return visitSDIVREM(N);
1126   case ISD::UDIVREM:            return visitUDIVREM(N);
1127   case ISD::AND:                return visitAND(N);
1128   case ISD::OR:                 return visitOR(N);
1129   case ISD::XOR:                return visitXOR(N);
1130   case ISD::SHL:                return visitSHL(N);
1131   case ISD::SRA:                return visitSRA(N);
1132   case ISD::SRL:                return visitSRL(N);
1133   case ISD::CTLZ:               return visitCTLZ(N);
1134   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1135   case ISD::CTTZ:               return visitCTTZ(N);
1136   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1137   case ISD::CTPOP:              return visitCTPOP(N);
1138   case ISD::SELECT:             return visitSELECT(N);
1139   case ISD::VSELECT:            return visitVSELECT(N);
1140   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1141   case ISD::SETCC:              return visitSETCC(N);
1142   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1143   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1144   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1145   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1146   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1147   case ISD::BITCAST:            return visitBITCAST(N);
1148   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1149   case ISD::FADD:               return visitFADD(N);
1150   case ISD::FSUB:               return visitFSUB(N);
1151   case ISD::FMUL:               return visitFMUL(N);
1152   case ISD::FMA:                return visitFMA(N);
1153   case ISD::FDIV:               return visitFDIV(N);
1154   case ISD::FREM:               return visitFREM(N);
1155   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1156   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1157   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1158   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1159   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1160   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1161   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1162   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1163   case ISD::FNEG:               return visitFNEG(N);
1164   case ISD::FABS:               return visitFABS(N);
1165   case ISD::FFLOOR:             return visitFFLOOR(N);
1166   case ISD::FCEIL:              return visitFCEIL(N);
1167   case ISD::FTRUNC:             return visitFTRUNC(N);
1168   case ISD::BRCOND:             return visitBRCOND(N);
1169   case ISD::BR_CC:              return visitBR_CC(N);
1170   case ISD::LOAD:               return visitLOAD(N);
1171   case ISD::STORE:              return visitSTORE(N);
1172   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1173   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1174   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1175   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1176   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1177   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1178   }
1179   return SDValue();
1180 }
1181
1182 SDValue DAGCombiner::combine(SDNode *N) {
1183   SDValue RV = visit(N);
1184
1185   // If nothing happened, try a target-specific DAG combine.
1186   if (RV.getNode() == 0) {
1187     assert(N->getOpcode() != ISD::DELETED_NODE &&
1188            "Node was deleted but visit returned NULL!");
1189
1190     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1191         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1192
1193       // Expose the DAG combiner to the target combiner impls.
1194       TargetLowering::DAGCombinerInfo
1195         DagCombineInfo(DAG, Level, false, this);
1196
1197       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1198     }
1199   }
1200
1201   // If nothing happened still, try promoting the operation.
1202   if (RV.getNode() == 0) {
1203     switch (N->getOpcode()) {
1204     default: break;
1205     case ISD::ADD:
1206     case ISD::SUB:
1207     case ISD::MUL:
1208     case ISD::AND:
1209     case ISD::OR:
1210     case ISD::XOR:
1211       RV = PromoteIntBinOp(SDValue(N, 0));
1212       break;
1213     case ISD::SHL:
1214     case ISD::SRA:
1215     case ISD::SRL:
1216       RV = PromoteIntShiftOp(SDValue(N, 0));
1217       break;
1218     case ISD::SIGN_EXTEND:
1219     case ISD::ZERO_EXTEND:
1220     case ISD::ANY_EXTEND:
1221       RV = PromoteExtend(SDValue(N, 0));
1222       break;
1223     case ISD::LOAD:
1224       if (PromoteLoad(SDValue(N, 0)))
1225         RV = SDValue(N, 0);
1226       break;
1227     }
1228   }
1229
1230   // If N is a commutative binary node, try commuting it to enable more
1231   // sdisel CSE.
1232   if (RV.getNode() == 0 &&
1233       SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1234       N->getNumValues() == 1) {
1235     SDValue N0 = N->getOperand(0);
1236     SDValue N1 = N->getOperand(1);
1237
1238     // Constant operands are canonicalized to RHS.
1239     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1240       SDValue Ops[] = { N1, N0 };
1241       SDNode *CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(),
1242                                             Ops, 2);
1243       if (CSENode)
1244         return SDValue(CSENode, 0);
1245     }
1246   }
1247
1248   return RV;
1249 }
1250
1251 /// getInputChainForNode - Given a node, return its input chain if it has one,
1252 /// otherwise return a null sd operand.
1253 static SDValue getInputChainForNode(SDNode *N) {
1254   if (unsigned NumOps = N->getNumOperands()) {
1255     if (N->getOperand(0).getValueType() == MVT::Other)
1256       return N->getOperand(0);
1257     if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1258       return N->getOperand(NumOps-1);
1259     for (unsigned i = 1; i < NumOps-1; ++i)
1260       if (N->getOperand(i).getValueType() == MVT::Other)
1261         return N->getOperand(i);
1262   }
1263   return SDValue();
1264 }
1265
1266 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1267   // If N has two operands, where one has an input chain equal to the other,
1268   // the 'other' chain is redundant.
1269   if (N->getNumOperands() == 2) {
1270     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1271       return N->getOperand(0);
1272     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1273       return N->getOperand(1);
1274   }
1275
1276   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1277   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1278   SmallPtrSet<SDNode*, 16> SeenOps;
1279   bool Changed = false;             // If we should replace this token factor.
1280
1281   // Start out with this token factor.
1282   TFs.push_back(N);
1283
1284   // Iterate through token factors.  The TFs grows when new token factors are
1285   // encountered.
1286   for (unsigned i = 0; i < TFs.size(); ++i) {
1287     SDNode *TF = TFs[i];
1288
1289     // Check each of the operands.
1290     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
1291       SDValue Op = TF->getOperand(i);
1292
1293       switch (Op.getOpcode()) {
1294       case ISD::EntryToken:
1295         // Entry tokens don't need to be added to the list. They are
1296         // rededundant.
1297         Changed = true;
1298         break;
1299
1300       case ISD::TokenFactor:
1301         if (Op.hasOneUse() &&
1302             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1303           // Queue up for processing.
1304           TFs.push_back(Op.getNode());
1305           // Clean up in case the token factor is removed.
1306           AddToWorkList(Op.getNode());
1307           Changed = true;
1308           break;
1309         }
1310         // Fall thru
1311
1312       default:
1313         // Only add if it isn't already in the list.
1314         if (SeenOps.insert(Op.getNode()))
1315           Ops.push_back(Op);
1316         else
1317           Changed = true;
1318         break;
1319       }
1320     }
1321   }
1322
1323   SDValue Result;
1324
1325   // If we've change things around then replace token factor.
1326   if (Changed) {
1327     if (Ops.empty()) {
1328       // The entry token is the only possible outcome.
1329       Result = DAG.getEntryNode();
1330     } else {
1331       // New and improved token factor.
1332       Result = DAG.getNode(ISD::TokenFactor, SDLoc(N),
1333                            MVT::Other, &Ops[0], Ops.size());
1334     }
1335
1336     // Don't add users to work list.
1337     return CombineTo(N, Result, false);
1338   }
1339
1340   return Result;
1341 }
1342
1343 /// MERGE_VALUES can always be eliminated.
1344 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1345   WorkListRemover DeadNodes(*this);
1346   // Replacing results may cause a different MERGE_VALUES to suddenly
1347   // be CSE'd with N, and carry its uses with it. Iterate until no
1348   // uses remain, to ensure that the node can be safely deleted.
1349   // First add the users of this node to the work list so that they
1350   // can be tried again once they have new operands.
1351   AddUsersToWorkList(N);
1352   do {
1353     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1354       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i));
1355   } while (!N->use_empty());
1356   removeFromWorkList(N);
1357   DAG.DeleteNode(N);
1358   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1359 }
1360
1361 static
1362 SDValue combineShlAddConstant(SDLoc DL, SDValue N0, SDValue N1,
1363                               SelectionDAG &DAG) {
1364   EVT VT = N0.getValueType();
1365   SDValue N00 = N0.getOperand(0);
1366   SDValue N01 = N0.getOperand(1);
1367   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N01);
1368
1369   if (N01C && N00.getOpcode() == ISD::ADD && N00.getNode()->hasOneUse() &&
1370       isa<ConstantSDNode>(N00.getOperand(1))) {
1371     // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1372     N0 = DAG.getNode(ISD::ADD, SDLoc(N0), VT,
1373                      DAG.getNode(ISD::SHL, SDLoc(N00), VT,
1374                                  N00.getOperand(0), N01),
1375                      DAG.getNode(ISD::SHL, SDLoc(N01), VT,
1376                                  N00.getOperand(1), N01));
1377     return DAG.getNode(ISD::ADD, DL, VT, N0, N1);
1378   }
1379
1380   return SDValue();
1381 }
1382
1383 SDValue DAGCombiner::visitADD(SDNode *N) {
1384   SDValue N0 = N->getOperand(0);
1385   SDValue N1 = N->getOperand(1);
1386   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1387   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1388   EVT VT = N0.getValueType();
1389
1390   // fold vector ops
1391   if (VT.isVector()) {
1392     SDValue FoldedVOp = SimplifyVBinOp(N);
1393     if (FoldedVOp.getNode()) return FoldedVOp;
1394
1395     // fold (add x, 0) -> x, vector edition
1396     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1397       return N0;
1398     if (ISD::isBuildVectorAllZeros(N0.getNode()))
1399       return N1;
1400   }
1401
1402   // fold (add x, undef) -> undef
1403   if (N0.getOpcode() == ISD::UNDEF)
1404     return N0;
1405   if (N1.getOpcode() == ISD::UNDEF)
1406     return N1;
1407   // fold (add c1, c2) -> c1+c2
1408   if (N0C && N1C)
1409     return DAG.FoldConstantArithmetic(ISD::ADD, VT, N0C, N1C);
1410   // canonicalize constant to RHS
1411   if (N0C && !N1C)
1412     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N1, N0);
1413   // fold (add x, 0) -> x
1414   if (N1C && N1C->isNullValue())
1415     return N0;
1416   // fold (add Sym, c) -> Sym+c
1417   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1418     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1419         GA->getOpcode() == ISD::GlobalAddress)
1420       return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1421                                   GA->getOffset() +
1422                                     (uint64_t)N1C->getSExtValue());
1423   // fold ((c1-A)+c2) -> (c1+c2)-A
1424   if (N1C && N0.getOpcode() == ISD::SUB)
1425     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
1426       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1427                          DAG.getConstant(N1C->getAPIntValue()+
1428                                          N0C->getAPIntValue(), VT),
1429                          N0.getOperand(1));
1430   // reassociate add
1431   SDValue RADD = ReassociateOps(ISD::ADD, SDLoc(N), N0, N1);
1432   if (RADD.getNode() != 0)
1433     return RADD;
1434   // fold ((0-A) + B) -> B-A
1435   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
1436       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
1437     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1, N0.getOperand(1));
1438   // fold (A + (0-B)) -> A-B
1439   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
1440       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
1441     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1.getOperand(1));
1442   // fold (A+(B-A)) -> B
1443   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1444     return N1.getOperand(0);
1445   // fold ((B-A)+A) -> B
1446   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1447     return N0.getOperand(0);
1448   // fold (A+(B-(A+C))) to (B-C)
1449   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1450       N0 == N1.getOperand(1).getOperand(0))
1451     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1452                        N1.getOperand(1).getOperand(1));
1453   // fold (A+(B-(C+A))) to (B-C)
1454   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1455       N0 == N1.getOperand(1).getOperand(1))
1456     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1457                        N1.getOperand(1).getOperand(0));
1458   // fold (A+((B-A)+or-C)) to (B+or-C)
1459   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1460       N1.getOperand(0).getOpcode() == ISD::SUB &&
1461       N0 == N1.getOperand(0).getOperand(1))
1462     return DAG.getNode(N1.getOpcode(), SDLoc(N), VT,
1463                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1464
1465   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1466   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1467     SDValue N00 = N0.getOperand(0);
1468     SDValue N01 = N0.getOperand(1);
1469     SDValue N10 = N1.getOperand(0);
1470     SDValue N11 = N1.getOperand(1);
1471
1472     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1473       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1474                          DAG.getNode(ISD::ADD, SDLoc(N0), VT, N00, N10),
1475                          DAG.getNode(ISD::ADD, SDLoc(N1), VT, N01, N11));
1476   }
1477
1478   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1479     return SDValue(N, 0);
1480
1481   // fold (a+b) -> (a|b) iff a and b share no bits.
1482   if (VT.isInteger() && !VT.isVector()) {
1483     APInt LHSZero, LHSOne;
1484     APInt RHSZero, RHSOne;
1485     DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1486
1487     if (LHSZero.getBoolValue()) {
1488       DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1489
1490       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1491       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1492       if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1493         return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1);
1494     }
1495   }
1496
1497   // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1498   if (N0.getOpcode() == ISD::SHL && N0.getNode()->hasOneUse()) {
1499     SDValue Result = combineShlAddConstant(SDLoc(N), N0, N1, DAG);
1500     if (Result.getNode()) return Result;
1501   }
1502   if (N1.getOpcode() == ISD::SHL && N1.getNode()->hasOneUse()) {
1503     SDValue Result = combineShlAddConstant(SDLoc(N), N1, N0, DAG);
1504     if (Result.getNode()) return Result;
1505   }
1506
1507   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1508   if (N1.getOpcode() == ISD::SHL &&
1509       N1.getOperand(0).getOpcode() == ISD::SUB)
1510     if (ConstantSDNode *C =
1511           dyn_cast<ConstantSDNode>(N1.getOperand(0).getOperand(0)))
1512       if (C->getAPIntValue() == 0)
1513         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0,
1514                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1515                                        N1.getOperand(0).getOperand(1),
1516                                        N1.getOperand(1)));
1517   if (N0.getOpcode() == ISD::SHL &&
1518       N0.getOperand(0).getOpcode() == ISD::SUB)
1519     if (ConstantSDNode *C =
1520           dyn_cast<ConstantSDNode>(N0.getOperand(0).getOperand(0)))
1521       if (C->getAPIntValue() == 0)
1522         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1,
1523                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1524                                        N0.getOperand(0).getOperand(1),
1525                                        N0.getOperand(1)));
1526
1527   if (N1.getOpcode() == ISD::AND) {
1528     SDValue AndOp0 = N1.getOperand(0);
1529     ConstantSDNode *AndOp1 = dyn_cast<ConstantSDNode>(N1->getOperand(1));
1530     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1531     unsigned DestBits = VT.getScalarType().getSizeInBits();
1532
1533     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1534     // and similar xforms where the inner op is either ~0 or 0.
1535     if (NumSignBits == DestBits && AndOp1 && AndOp1->isOne()) {
1536       SDLoc DL(N);
1537       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1538     }
1539   }
1540
1541   // add (sext i1), X -> sub X, (zext i1)
1542   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1543       N0.getOperand(0).getValueType() == MVT::i1 &&
1544       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1545     SDLoc DL(N);
1546     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1547     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1548   }
1549
1550   return SDValue();
1551 }
1552
1553 SDValue DAGCombiner::visitADDC(SDNode *N) {
1554   SDValue N0 = N->getOperand(0);
1555   SDValue N1 = N->getOperand(1);
1556   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1557   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1558   EVT VT = N0.getValueType();
1559
1560   // If the flag result is dead, turn this into an ADD.
1561   if (!N->hasAnyUseOfValue(1))
1562     return CombineTo(N, DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N1),
1563                      DAG.getNode(ISD::CARRY_FALSE,
1564                                  SDLoc(N), MVT::Glue));
1565
1566   // canonicalize constant to RHS.
1567   if (N0C && !N1C)
1568     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N1, N0);
1569
1570   // fold (addc x, 0) -> x + no carry out
1571   if (N1C && N1C->isNullValue())
1572     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1573                                         SDLoc(N), MVT::Glue));
1574
1575   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1576   APInt LHSZero, LHSOne;
1577   APInt RHSZero, RHSOne;
1578   DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1579
1580   if (LHSZero.getBoolValue()) {
1581     DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1582
1583     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1584     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1585     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1586       return CombineTo(N, DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1),
1587                        DAG.getNode(ISD::CARRY_FALSE,
1588                                    SDLoc(N), MVT::Glue));
1589   }
1590
1591   return SDValue();
1592 }
1593
1594 SDValue DAGCombiner::visitADDE(SDNode *N) {
1595   SDValue N0 = N->getOperand(0);
1596   SDValue N1 = N->getOperand(1);
1597   SDValue CarryIn = N->getOperand(2);
1598   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1599   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1600
1601   // canonicalize constant to RHS
1602   if (N0C && !N1C)
1603     return DAG.getNode(ISD::ADDE, SDLoc(N), N->getVTList(),
1604                        N1, N0, CarryIn);
1605
1606   // fold (adde x, y, false) -> (addc x, y)
1607   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1608     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N0, N1);
1609
1610   return SDValue();
1611 }
1612
1613 // Since it may not be valid to emit a fold to zero for vector initializers
1614 // check if we can before folding.
1615 static SDValue tryFoldToZero(SDLoc DL, const TargetLowering &TLI, EVT VT,
1616                              SelectionDAG &DAG,
1617                              bool LegalOperations, bool LegalTypes) {
1618   if (!VT.isVector())
1619     return DAG.getConstant(0, VT);
1620   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT)) {
1621     // Produce a vector of zeros.
1622     EVT ElemTy = VT.getVectorElementType();
1623     if (LegalTypes && TLI.getTypeAction(*DAG.getContext(), ElemTy) ==
1624                       TargetLowering::TypePromoteInteger)
1625       ElemTy = TLI.getTypeToTransformTo(*DAG.getContext(), ElemTy);
1626     assert((!LegalTypes || TLI.isTypeLegal(ElemTy)) &&
1627            "Type for zero vector elements is not legal");
1628     SDValue El = DAG.getConstant(0, ElemTy);
1629     std::vector<SDValue> Ops(VT.getVectorNumElements(), El);
1630     return DAG.getNode(ISD::BUILD_VECTOR, DL, VT,
1631       &Ops[0], Ops.size());
1632   }
1633   return SDValue();
1634 }
1635
1636 SDValue DAGCombiner::visitSUB(SDNode *N) {
1637   SDValue N0 = N->getOperand(0);
1638   SDValue N1 = N->getOperand(1);
1639   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1640   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1641   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? 0 :
1642     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1643   EVT VT = N0.getValueType();
1644
1645   // fold vector ops
1646   if (VT.isVector()) {
1647     SDValue FoldedVOp = SimplifyVBinOp(N);
1648     if (FoldedVOp.getNode()) return FoldedVOp;
1649
1650     // fold (sub x, 0) -> x, vector edition
1651     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1652       return N0;
1653   }
1654
1655   // fold (sub x, x) -> 0
1656   // FIXME: Refactor this and xor and other similar operations together.
1657   if (N0 == N1)
1658     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
1659   // fold (sub c1, c2) -> c1-c2
1660   if (N0C && N1C)
1661     return DAG.FoldConstantArithmetic(ISD::SUB, VT, N0C, N1C);
1662   // fold (sub x, c) -> (add x, -c)
1663   if (N1C)
1664     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0,
1665                        DAG.getConstant(-N1C->getAPIntValue(), VT));
1666   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1667   if (N0C && N0C->isAllOnesValue())
1668     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
1669   // fold A-(A-B) -> B
1670   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1671     return N1.getOperand(1);
1672   // fold (A+B)-A -> B
1673   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1674     return N0.getOperand(1);
1675   // fold (A+B)-B -> A
1676   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1677     return N0.getOperand(0);
1678   // fold C2-(A+C1) -> (C2-C1)-A
1679   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1680     SDValue NewC = DAG.getConstant(N0C->getAPIntValue() - N1C1->getAPIntValue(),
1681                                    VT);
1682     return DAG.getNode(ISD::SUB, SDLoc(N), VT, NewC,
1683                        N1.getOperand(0));
1684   }
1685   // fold ((A+(B+or-C))-B) -> A+or-C
1686   if (N0.getOpcode() == ISD::ADD &&
1687       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1688        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1689       N0.getOperand(1).getOperand(0) == N1)
1690     return DAG.getNode(N0.getOperand(1).getOpcode(), SDLoc(N), VT,
1691                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1692   // fold ((A+(C+B))-B) -> A+C
1693   if (N0.getOpcode() == ISD::ADD &&
1694       N0.getOperand(1).getOpcode() == ISD::ADD &&
1695       N0.getOperand(1).getOperand(1) == N1)
1696     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1697                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1698   // fold ((A-(B-C))-C) -> A-B
1699   if (N0.getOpcode() == ISD::SUB &&
1700       N0.getOperand(1).getOpcode() == ISD::SUB &&
1701       N0.getOperand(1).getOperand(1) == N1)
1702     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1703                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1704
1705   // If either operand of a sub is undef, the result is undef
1706   if (N0.getOpcode() == ISD::UNDEF)
1707     return N0;
1708   if (N1.getOpcode() == ISD::UNDEF)
1709     return N1;
1710
1711   // If the relocation model supports it, consider symbol offsets.
1712   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1713     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1714       // fold (sub Sym, c) -> Sym-c
1715       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1716         return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1717                                     GA->getOffset() -
1718                                       (uint64_t)N1C->getSExtValue());
1719       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1720       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1721         if (GA->getGlobal() == GB->getGlobal())
1722           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1723                                  VT);
1724     }
1725
1726   return SDValue();
1727 }
1728
1729 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1730   SDValue N0 = N->getOperand(0);
1731   SDValue N1 = N->getOperand(1);
1732   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1733   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1734   EVT VT = N0.getValueType();
1735
1736   // If the flag result is dead, turn this into an SUB.
1737   if (!N->hasAnyUseOfValue(1))
1738     return CombineTo(N, DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1),
1739                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1740                                  MVT::Glue));
1741
1742   // fold (subc x, x) -> 0 + no borrow
1743   if (N0 == N1)
1744     return CombineTo(N, DAG.getConstant(0, VT),
1745                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1746                                  MVT::Glue));
1747
1748   // fold (subc x, 0) -> x + no borrow
1749   if (N1C && N1C->isNullValue())
1750     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1751                                         MVT::Glue));
1752
1753   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1754   if (N0C && N0C->isAllOnesValue())
1755     return CombineTo(N, DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0),
1756                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1757                                  MVT::Glue));
1758
1759   return SDValue();
1760 }
1761
1762 SDValue DAGCombiner::visitSUBE(SDNode *N) {
1763   SDValue N0 = N->getOperand(0);
1764   SDValue N1 = N->getOperand(1);
1765   SDValue CarryIn = N->getOperand(2);
1766
1767   // fold (sube x, y, false) -> (subc x, y)
1768   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1769     return DAG.getNode(ISD::SUBC, SDLoc(N), N->getVTList(), N0, N1);
1770
1771   return SDValue();
1772 }
1773
1774 /// isConstantSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
1775 /// all the same constant or undefined.
1776 static bool isConstantSplatVector(SDNode *N, APInt& SplatValue) {
1777   BuildVectorSDNode *C = dyn_cast<BuildVectorSDNode>(N);
1778   if (!C)
1779     return false;
1780
1781   APInt SplatUndef;
1782   unsigned SplatBitSize;
1783   bool HasAnyUndefs;
1784   EVT EltVT = N->getValueType(0).getVectorElementType();
1785   return (C->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
1786                              HasAnyUndefs) &&
1787           EltVT.getSizeInBits() >= SplatBitSize);
1788 }
1789
1790 SDValue DAGCombiner::visitMUL(SDNode *N) {
1791   SDValue N0 = N->getOperand(0);
1792   SDValue N1 = N->getOperand(1);
1793   EVT VT = N0.getValueType();
1794
1795   // fold (mul x, undef) -> 0
1796   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1797     return DAG.getConstant(0, VT);
1798
1799   bool N0IsConst = false;
1800   bool N1IsConst = false;
1801   APInt ConstValue0, ConstValue1;
1802   // fold vector ops
1803   if (VT.isVector()) {
1804     SDValue FoldedVOp = SimplifyVBinOp(N);
1805     if (FoldedVOp.getNode()) return FoldedVOp;
1806
1807     N0IsConst = isConstantSplatVector(N0.getNode(), ConstValue0);
1808     N1IsConst = isConstantSplatVector(N1.getNode(), ConstValue1);
1809   } else {
1810     N0IsConst = dyn_cast<ConstantSDNode>(N0) != 0;
1811     ConstValue0 = N0IsConst? (dyn_cast<ConstantSDNode>(N0))->getAPIntValue() : APInt();
1812     N1IsConst = dyn_cast<ConstantSDNode>(N1) != 0;
1813     ConstValue1 = N1IsConst? (dyn_cast<ConstantSDNode>(N1))->getAPIntValue() : APInt();
1814   }
1815
1816   // fold (mul c1, c2) -> c1*c2
1817   if (N0IsConst && N1IsConst)
1818     return DAG.FoldConstantArithmetic(ISD::MUL, VT, N0.getNode(), N1.getNode());
1819
1820   // canonicalize constant to RHS
1821   if (N0IsConst && !N1IsConst)
1822     return DAG.getNode(ISD::MUL, SDLoc(N), VT, N1, N0);
1823   // fold (mul x, 0) -> 0
1824   if (N1IsConst && ConstValue1 == 0)
1825     return N1;
1826   // fold (mul x, 1) -> x
1827   if (N1IsConst && ConstValue1 == 1)
1828     return N0;
1829   // fold (mul x, -1) -> 0-x
1830   if (N1IsConst && ConstValue1.isAllOnesValue())
1831     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1832                        DAG.getConstant(0, VT), N0);
1833   // fold (mul x, (1 << c)) -> x << c
1834   if (N1IsConst && ConstValue1.isPowerOf2())
1835     return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
1836                        DAG.getConstant(ConstValue1.logBase2(),
1837                                        getShiftAmountTy(N0.getValueType())));
1838   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
1839   if (N1IsConst && (-ConstValue1).isPowerOf2()) {
1840     unsigned Log2Val = (-ConstValue1).logBase2();
1841     // FIXME: If the input is something that is easily negated (e.g. a
1842     // single-use add), we should put the negate there.
1843     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1844                        DAG.getConstant(0, VT),
1845                        DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
1846                             DAG.getConstant(Log2Val,
1847                                       getShiftAmountTy(N0.getValueType()))));
1848   }
1849
1850   APInt Val;
1851   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
1852   if (N1IsConst && N0.getOpcode() == ISD::SHL &&
1853       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1854                      isa<ConstantSDNode>(N0.getOperand(1)))) {
1855     SDValue C3 = DAG.getNode(ISD::SHL, SDLoc(N), VT,
1856                              N1, N0.getOperand(1));
1857     AddToWorkList(C3.getNode());
1858     return DAG.getNode(ISD::MUL, SDLoc(N), VT,
1859                        N0.getOperand(0), C3);
1860   }
1861
1862   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
1863   // use.
1864   {
1865     SDValue Sh(0,0), Y(0,0);
1866     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
1867     if (N0.getOpcode() == ISD::SHL &&
1868         (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1869                        isa<ConstantSDNode>(N0.getOperand(1))) &&
1870         N0.getNode()->hasOneUse()) {
1871       Sh = N0; Y = N1;
1872     } else if (N1.getOpcode() == ISD::SHL &&
1873                isa<ConstantSDNode>(N1.getOperand(1)) &&
1874                N1.getNode()->hasOneUse()) {
1875       Sh = N1; Y = N0;
1876     }
1877
1878     if (Sh.getNode()) {
1879       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
1880                                 Sh.getOperand(0), Y);
1881       return DAG.getNode(ISD::SHL, SDLoc(N), VT,
1882                          Mul, Sh.getOperand(1));
1883     }
1884   }
1885
1886   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
1887   if (N1IsConst && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
1888       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1889                      isa<ConstantSDNode>(N0.getOperand(1))))
1890     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1891                        DAG.getNode(ISD::MUL, SDLoc(N0), VT,
1892                                    N0.getOperand(0), N1),
1893                        DAG.getNode(ISD::MUL, SDLoc(N1), VT,
1894                                    N0.getOperand(1), N1));
1895
1896   // reassociate mul
1897   SDValue RMUL = ReassociateOps(ISD::MUL, SDLoc(N), N0, N1);
1898   if (RMUL.getNode() != 0)
1899     return RMUL;
1900
1901   return SDValue();
1902 }
1903
1904 SDValue DAGCombiner::visitSDIV(SDNode *N) {
1905   SDValue N0 = N->getOperand(0);
1906   SDValue N1 = N->getOperand(1);
1907   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1908   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1909   EVT VT = N->getValueType(0);
1910
1911   // fold vector ops
1912   if (VT.isVector()) {
1913     SDValue FoldedVOp = SimplifyVBinOp(N);
1914     if (FoldedVOp.getNode()) return FoldedVOp;
1915   }
1916
1917   // fold (sdiv c1, c2) -> c1/c2
1918   if (N0C && N1C && !N1C->isNullValue())
1919     return DAG.FoldConstantArithmetic(ISD::SDIV, VT, N0C, N1C);
1920   // fold (sdiv X, 1) -> X
1921   if (N1C && N1C->getAPIntValue() == 1LL)
1922     return N0;
1923   // fold (sdiv X, -1) -> 0-X
1924   if (N1C && N1C->isAllOnesValue())
1925     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1926                        DAG.getConstant(0, VT), N0);
1927   // If we know the sign bits of both operands are zero, strength reduce to a
1928   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
1929   if (!VT.isVector()) {
1930     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
1931       return DAG.getNode(ISD::UDIV, SDLoc(N), N1.getValueType(),
1932                          N0, N1);
1933   }
1934   // fold (sdiv X, pow2) -> simple ops after legalize
1935   if (N1C && !N1C->isNullValue() &&
1936       (N1C->getAPIntValue().isPowerOf2() ||
1937        (-N1C->getAPIntValue()).isPowerOf2())) {
1938     // If dividing by powers of two is cheap, then don't perform the following
1939     // fold.
1940     if (TLI.isPow2DivCheap())
1941       return SDValue();
1942
1943     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
1944
1945     // Splat the sign bit into the register
1946     SDValue SGN = DAG.getNode(ISD::SRA, SDLoc(N), VT, N0,
1947                               DAG.getConstant(VT.getSizeInBits()-1,
1948                                        getShiftAmountTy(N0.getValueType())));
1949     AddToWorkList(SGN.getNode());
1950
1951     // Add (N0 < 0) ? abs2 - 1 : 0;
1952     SDValue SRL = DAG.getNode(ISD::SRL, SDLoc(N), VT, SGN,
1953                               DAG.getConstant(VT.getSizeInBits() - lg2,
1954                                        getShiftAmountTy(SGN.getValueType())));
1955     SDValue ADD = DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, SRL);
1956     AddToWorkList(SRL.getNode());
1957     AddToWorkList(ADD.getNode());    // Divide by pow2
1958     SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), VT, ADD,
1959                   DAG.getConstant(lg2, getShiftAmountTy(ADD.getValueType())));
1960
1961     // If we're dividing by a positive value, we're done.  Otherwise, we must
1962     // negate the result.
1963     if (N1C->getAPIntValue().isNonNegative())
1964       return SRA;
1965
1966     AddToWorkList(SRA.getNode());
1967     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1968                        DAG.getConstant(0, VT), SRA);
1969   }
1970
1971   // if integer divide is expensive and we satisfy the requirements, emit an
1972   // alternate sequence.
1973   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
1974     SDValue Op = BuildSDIV(N);
1975     if (Op.getNode()) return Op;
1976   }
1977
1978   // undef / X -> 0
1979   if (N0.getOpcode() == ISD::UNDEF)
1980     return DAG.getConstant(0, VT);
1981   // X / undef -> undef
1982   if (N1.getOpcode() == ISD::UNDEF)
1983     return N1;
1984
1985   return SDValue();
1986 }
1987
1988 SDValue DAGCombiner::visitUDIV(SDNode *N) {
1989   SDValue N0 = N->getOperand(0);
1990   SDValue N1 = N->getOperand(1);
1991   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1992   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1993   EVT VT = N->getValueType(0);
1994
1995   // fold vector ops
1996   if (VT.isVector()) {
1997     SDValue FoldedVOp = SimplifyVBinOp(N);
1998     if (FoldedVOp.getNode()) return FoldedVOp;
1999   }
2000
2001   // fold (udiv c1, c2) -> c1/c2
2002   if (N0C && N1C && !N1C->isNullValue())
2003     return DAG.FoldConstantArithmetic(ISD::UDIV, VT, N0C, N1C);
2004   // fold (udiv x, (1 << c)) -> x >>u c
2005   if (N1C && N1C->getAPIntValue().isPowerOf2())
2006     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0,
2007                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
2008                                        getShiftAmountTy(N0.getValueType())));
2009   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
2010   if (N1.getOpcode() == ISD::SHL) {
2011     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2012       if (SHC->getAPIntValue().isPowerOf2()) {
2013         EVT ADDVT = N1.getOperand(1).getValueType();
2014         SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N), ADDVT,
2015                                   N1.getOperand(1),
2016                                   DAG.getConstant(SHC->getAPIntValue()
2017                                                                   .logBase2(),
2018                                                   ADDVT));
2019         AddToWorkList(Add.getNode());
2020         return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, Add);
2021       }
2022     }
2023   }
2024   // fold (udiv x, c) -> alternate
2025   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
2026     SDValue Op = BuildUDIV(N);
2027     if (Op.getNode()) return Op;
2028   }
2029
2030   // undef / X -> 0
2031   if (N0.getOpcode() == ISD::UNDEF)
2032     return DAG.getConstant(0, VT);
2033   // X / undef -> undef
2034   if (N1.getOpcode() == ISD::UNDEF)
2035     return N1;
2036
2037   return SDValue();
2038 }
2039
2040 SDValue DAGCombiner::visitSREM(SDNode *N) {
2041   SDValue N0 = N->getOperand(0);
2042   SDValue N1 = N->getOperand(1);
2043   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2044   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2045   EVT VT = N->getValueType(0);
2046
2047   // fold (srem c1, c2) -> c1%c2
2048   if (N0C && N1C && !N1C->isNullValue())
2049     return DAG.FoldConstantArithmetic(ISD::SREM, VT, N0C, N1C);
2050   // If we know the sign bits of both operands are zero, strength reduce to a
2051   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
2052   if (!VT.isVector()) {
2053     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2054       return DAG.getNode(ISD::UREM, SDLoc(N), VT, N0, N1);
2055   }
2056
2057   // If X/C can be simplified by the division-by-constant logic, lower
2058   // X%C to the equivalent of X-X/C*C.
2059   if (N1C && !N1C->isNullValue()) {
2060     SDValue Div = DAG.getNode(ISD::SDIV, SDLoc(N), VT, N0, N1);
2061     AddToWorkList(Div.getNode());
2062     SDValue OptimizedDiv = combine(Div.getNode());
2063     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2064       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2065                                 OptimizedDiv, N1);
2066       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2067       AddToWorkList(Mul.getNode());
2068       return Sub;
2069     }
2070   }
2071
2072   // undef % X -> 0
2073   if (N0.getOpcode() == ISD::UNDEF)
2074     return DAG.getConstant(0, VT);
2075   // X % undef -> undef
2076   if (N1.getOpcode() == ISD::UNDEF)
2077     return N1;
2078
2079   return SDValue();
2080 }
2081
2082 SDValue DAGCombiner::visitUREM(SDNode *N) {
2083   SDValue N0 = N->getOperand(0);
2084   SDValue N1 = N->getOperand(1);
2085   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2086   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2087   EVT VT = N->getValueType(0);
2088
2089   // fold (urem c1, c2) -> c1%c2
2090   if (N0C && N1C && !N1C->isNullValue())
2091     return DAG.FoldConstantArithmetic(ISD::UREM, VT, N0C, N1C);
2092   // fold (urem x, pow2) -> (and x, pow2-1)
2093   if (N1C && !N1C->isNullValue() && N1C->getAPIntValue().isPowerOf2())
2094     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0,
2095                        DAG.getConstant(N1C->getAPIntValue()-1,VT));
2096   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2097   if (N1.getOpcode() == ISD::SHL) {
2098     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2099       if (SHC->getAPIntValue().isPowerOf2()) {
2100         SDValue Add =
2101           DAG.getNode(ISD::ADD, SDLoc(N), VT, N1,
2102                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()),
2103                                  VT));
2104         AddToWorkList(Add.getNode());
2105         return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, Add);
2106       }
2107     }
2108   }
2109
2110   // If X/C can be simplified by the division-by-constant logic, lower
2111   // X%C to the equivalent of X-X/C*C.
2112   if (N1C && !N1C->isNullValue()) {
2113     SDValue Div = DAG.getNode(ISD::UDIV, SDLoc(N), VT, N0, N1);
2114     AddToWorkList(Div.getNode());
2115     SDValue OptimizedDiv = combine(Div.getNode());
2116     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2117       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2118                                 OptimizedDiv, N1);
2119       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2120       AddToWorkList(Mul.getNode());
2121       return Sub;
2122     }
2123   }
2124
2125   // undef % X -> 0
2126   if (N0.getOpcode() == ISD::UNDEF)
2127     return DAG.getConstant(0, VT);
2128   // X % undef -> undef
2129   if (N1.getOpcode() == ISD::UNDEF)
2130     return N1;
2131
2132   return SDValue();
2133 }
2134
2135 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2136   SDValue N0 = N->getOperand(0);
2137   SDValue N1 = N->getOperand(1);
2138   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2139   EVT VT = N->getValueType(0);
2140   SDLoc DL(N);
2141
2142   // fold (mulhs x, 0) -> 0
2143   if (N1C && N1C->isNullValue())
2144     return N1;
2145   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2146   if (N1C && N1C->getAPIntValue() == 1)
2147     return DAG.getNode(ISD::SRA, SDLoc(N), N0.getValueType(), N0,
2148                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2149                                        getShiftAmountTy(N0.getValueType())));
2150   // fold (mulhs x, undef) -> 0
2151   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2152     return DAG.getConstant(0, VT);
2153
2154   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2155   // plus a shift.
2156   if (VT.isSimple() && !VT.isVector()) {
2157     MVT Simple = VT.getSimpleVT();
2158     unsigned SimpleSize = Simple.getSizeInBits();
2159     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2160     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2161       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2162       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2163       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2164       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2165             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2166       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2167     }
2168   }
2169
2170   return SDValue();
2171 }
2172
2173 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2174   SDValue N0 = N->getOperand(0);
2175   SDValue N1 = N->getOperand(1);
2176   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2177   EVT VT = N->getValueType(0);
2178   SDLoc DL(N);
2179
2180   // fold (mulhu x, 0) -> 0
2181   if (N1C && N1C->isNullValue())
2182     return N1;
2183   // fold (mulhu x, 1) -> 0
2184   if (N1C && N1C->getAPIntValue() == 1)
2185     return DAG.getConstant(0, N0.getValueType());
2186   // fold (mulhu x, undef) -> 0
2187   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2188     return DAG.getConstant(0, VT);
2189
2190   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2191   // plus a shift.
2192   if (VT.isSimple() && !VT.isVector()) {
2193     MVT Simple = VT.getSimpleVT();
2194     unsigned SimpleSize = Simple.getSizeInBits();
2195     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2196     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2197       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2198       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2199       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2200       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2201             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2202       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2203     }
2204   }
2205
2206   return SDValue();
2207 }
2208
2209 /// SimplifyNodeWithTwoResults - Perform optimizations common to nodes that
2210 /// compute two values. LoOp and HiOp give the opcodes for the two computations
2211 /// that are being performed. Return true if a simplification was made.
2212 ///
2213 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2214                                                 unsigned HiOp) {
2215   // If the high half is not needed, just compute the low half.
2216   bool HiExists = N->hasAnyUseOfValue(1);
2217   if (!HiExists &&
2218       (!LegalOperations ||
2219        TLI.isOperationLegal(LoOp, N->getValueType(0)))) {
2220     SDValue Res = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0),
2221                               N->op_begin(), N->getNumOperands());
2222     return CombineTo(N, Res, Res);
2223   }
2224
2225   // If the low half is not needed, just compute the high half.
2226   bool LoExists = N->hasAnyUseOfValue(0);
2227   if (!LoExists &&
2228       (!LegalOperations ||
2229        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2230     SDValue Res = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1),
2231                               N->op_begin(), N->getNumOperands());
2232     return CombineTo(N, Res, Res);
2233   }
2234
2235   // If both halves are used, return as it is.
2236   if (LoExists && HiExists)
2237     return SDValue();
2238
2239   // If the two computed results can be simplified separately, separate them.
2240   if (LoExists) {
2241     SDValue Lo = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0),
2242                              N->op_begin(), N->getNumOperands());
2243     AddToWorkList(Lo.getNode());
2244     SDValue LoOpt = combine(Lo.getNode());
2245     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2246         (!LegalOperations ||
2247          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2248       return CombineTo(N, LoOpt, LoOpt);
2249   }
2250
2251   if (HiExists) {
2252     SDValue Hi = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1),
2253                              N->op_begin(), N->getNumOperands());
2254     AddToWorkList(Hi.getNode());
2255     SDValue HiOpt = combine(Hi.getNode());
2256     if (HiOpt.getNode() && HiOpt != Hi &&
2257         (!LegalOperations ||
2258          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2259       return CombineTo(N, HiOpt, HiOpt);
2260   }
2261
2262   return SDValue();
2263 }
2264
2265 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2266   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS);
2267   if (Res.getNode()) return Res;
2268
2269   EVT VT = N->getValueType(0);
2270   SDLoc DL(N);
2271
2272   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2273   // plus a shift.
2274   if (VT.isSimple() && !VT.isVector()) {
2275     MVT Simple = VT.getSimpleVT();
2276     unsigned SimpleSize = Simple.getSizeInBits();
2277     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2278     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2279       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2280       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2281       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2282       // Compute the high part as N1.
2283       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2284             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2285       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2286       // Compute the low part as N0.
2287       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2288       return CombineTo(N, Lo, Hi);
2289     }
2290   }
2291
2292   return SDValue();
2293 }
2294
2295 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2296   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU);
2297   if (Res.getNode()) return Res;
2298
2299   EVT VT = N->getValueType(0);
2300   SDLoc DL(N);
2301
2302   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2303   // plus a shift.
2304   if (VT.isSimple() && !VT.isVector()) {
2305     MVT Simple = VT.getSimpleVT();
2306     unsigned SimpleSize = Simple.getSizeInBits();
2307     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2308     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2309       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2310       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2311       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2312       // Compute the high part as N1.
2313       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2314             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2315       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2316       // Compute the low part as N0.
2317       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2318       return CombineTo(N, Lo, Hi);
2319     }
2320   }
2321
2322   return SDValue();
2323 }
2324
2325 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2326   // (smulo x, 2) -> (saddo x, x)
2327   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2328     if (C2->getAPIntValue() == 2)
2329       return DAG.getNode(ISD::SADDO, SDLoc(N), N->getVTList(),
2330                          N->getOperand(0), N->getOperand(0));
2331
2332   return SDValue();
2333 }
2334
2335 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2336   // (umulo x, 2) -> (uaddo x, x)
2337   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2338     if (C2->getAPIntValue() == 2)
2339       return DAG.getNode(ISD::UADDO, SDLoc(N), N->getVTList(),
2340                          N->getOperand(0), N->getOperand(0));
2341
2342   return SDValue();
2343 }
2344
2345 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2346   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM);
2347   if (Res.getNode()) return Res;
2348
2349   return SDValue();
2350 }
2351
2352 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2353   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM);
2354   if (Res.getNode()) return Res;
2355
2356   return SDValue();
2357 }
2358
2359 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
2360 /// two operands of the same opcode, try to simplify it.
2361 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2362   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2363   EVT VT = N0.getValueType();
2364   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2365
2366   // Bail early if none of these transforms apply.
2367   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2368
2369   // For each of OP in AND/OR/XOR:
2370   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2371   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2372   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2373   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2374   //
2375   // do not sink logical op inside of a vector extend, since it may combine
2376   // into a vsetcc.
2377   EVT Op0VT = N0.getOperand(0).getValueType();
2378   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2379        N0.getOpcode() == ISD::SIGN_EXTEND ||
2380        // Avoid infinite looping with PromoteIntBinOp.
2381        (N0.getOpcode() == ISD::ANY_EXTEND &&
2382         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2383        (N0.getOpcode() == ISD::TRUNCATE &&
2384         (!TLI.isZExtFree(VT, Op0VT) ||
2385          !TLI.isTruncateFree(Op0VT, VT)) &&
2386         TLI.isTypeLegal(Op0VT))) &&
2387       !VT.isVector() &&
2388       Op0VT == N1.getOperand(0).getValueType() &&
2389       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2390     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2391                                  N0.getOperand(0).getValueType(),
2392                                  N0.getOperand(0), N1.getOperand(0));
2393     AddToWorkList(ORNode.getNode());
2394     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, ORNode);
2395   }
2396
2397   // For each of OP in SHL/SRL/SRA/AND...
2398   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2399   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2400   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2401   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2402        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2403       N0.getOperand(1) == N1.getOperand(1)) {
2404     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2405                                  N0.getOperand(0).getValueType(),
2406                                  N0.getOperand(0), N1.getOperand(0));
2407     AddToWorkList(ORNode.getNode());
2408     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
2409                        ORNode, N0.getOperand(1));
2410   }
2411
2412   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2413   // Only perform this optimization after type legalization and before
2414   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2415   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2416   // we don't want to undo this promotion.
2417   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2418   // on scalars.
2419   if ((N0.getOpcode() == ISD::BITCAST ||
2420        N0.getOpcode() == ISD::SCALAR_TO_VECTOR) &&
2421       Level == AfterLegalizeTypes) {
2422     SDValue In0 = N0.getOperand(0);
2423     SDValue In1 = N1.getOperand(0);
2424     EVT In0Ty = In0.getValueType();
2425     EVT In1Ty = In1.getValueType();
2426     SDLoc DL(N);
2427     // If both incoming values are integers, and the original types are the
2428     // same.
2429     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2430       SDValue Op = DAG.getNode(N->getOpcode(), DL, In0Ty, In0, In1);
2431       SDValue BC = DAG.getNode(N0.getOpcode(), DL, VT, Op);
2432       AddToWorkList(Op.getNode());
2433       return BC;
2434     }
2435   }
2436
2437   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2438   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2439   // If both shuffles use the same mask, and both shuffle within a single
2440   // vector, then it is worthwhile to move the swizzle after the operation.
2441   // The type-legalizer generates this pattern when loading illegal
2442   // vector types from memory. In many cases this allows additional shuffle
2443   // optimizations.
2444   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
2445       N0.getOperand(1).getOpcode() == ISD::UNDEF &&
2446       N1.getOperand(1).getOpcode() == ISD::UNDEF) {
2447     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2448     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2449
2450     assert(N0.getOperand(0).getValueType() == N1.getOperand(1).getValueType() &&
2451            "Inputs to shuffles are not the same type");
2452
2453     unsigned NumElts = VT.getVectorNumElements();
2454
2455     // Check that both shuffles use the same mask. The masks are known to be of
2456     // the same length because the result vector type is the same.
2457     bool SameMask = true;
2458     for (unsigned i = 0; i != NumElts; ++i) {
2459       int Idx0 = SVN0->getMaskElt(i);
2460       int Idx1 = SVN1->getMaskElt(i);
2461       if (Idx0 != Idx1) {
2462         SameMask = false;
2463         break;
2464       }
2465     }
2466
2467     if (SameMask) {
2468       SDValue Op = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2469                                N0.getOperand(0), N1.getOperand(0));
2470       AddToWorkList(Op.getNode());
2471       return DAG.getVectorShuffle(VT, SDLoc(N), Op,
2472                                   DAG.getUNDEF(VT), &SVN0->getMask()[0]);
2473     }
2474   }
2475
2476   return SDValue();
2477 }
2478
2479 SDValue DAGCombiner::visitAND(SDNode *N) {
2480   SDValue N0 = N->getOperand(0);
2481   SDValue N1 = N->getOperand(1);
2482   SDValue LL, LR, RL, RR, CC0, CC1;
2483   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2484   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2485   EVT VT = N1.getValueType();
2486   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2487
2488   // fold vector ops
2489   if (VT.isVector()) {
2490     SDValue FoldedVOp = SimplifyVBinOp(N);
2491     if (FoldedVOp.getNode()) return FoldedVOp;
2492
2493     // fold (and x, 0) -> 0, vector edition
2494     if (ISD::isBuildVectorAllZeros(N0.getNode()))
2495       return N0;
2496     if (ISD::isBuildVectorAllZeros(N1.getNode()))
2497       return N1;
2498
2499     // fold (and x, -1) -> x, vector edition
2500     if (ISD::isBuildVectorAllOnes(N0.getNode()))
2501       return N1;
2502     if (ISD::isBuildVectorAllOnes(N1.getNode()))
2503       return N0;
2504   }
2505
2506   // fold (and x, undef) -> 0
2507   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2508     return DAG.getConstant(0, VT);
2509   // fold (and c1, c2) -> c1&c2
2510   if (N0C && N1C)
2511     return DAG.FoldConstantArithmetic(ISD::AND, VT, N0C, N1C);
2512   // canonicalize constant to RHS
2513   if (N0C && !N1C)
2514     return DAG.getNode(ISD::AND, SDLoc(N), VT, N1, N0);
2515   // fold (and x, -1) -> x
2516   if (N1C && N1C->isAllOnesValue())
2517     return N0;
2518   // if (and x, c) is known to be zero, return 0
2519   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2520                                    APInt::getAllOnesValue(BitWidth)))
2521     return DAG.getConstant(0, VT);
2522   // reassociate and
2523   SDValue RAND = ReassociateOps(ISD::AND, SDLoc(N), N0, N1);
2524   if (RAND.getNode() != 0)
2525     return RAND;
2526   // fold (and (or x, C), D) -> D if (C & D) == D
2527   if (N1C && N0.getOpcode() == ISD::OR)
2528     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2529       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2530         return N1;
2531   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2532   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2533     SDValue N0Op0 = N0.getOperand(0);
2534     APInt Mask = ~N1C->getAPIntValue();
2535     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2536     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2537       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N),
2538                                  N0.getValueType(), N0Op0);
2539
2540       // Replace uses of the AND with uses of the Zero extend node.
2541       CombineTo(N, Zext);
2542
2543       // We actually want to replace all uses of the any_extend with the
2544       // zero_extend, to avoid duplicating things.  This will later cause this
2545       // AND to be folded.
2546       CombineTo(N0.getNode(), Zext);
2547       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2548     }
2549   }
2550   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
2551   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
2552   // already be zero by virtue of the width of the base type of the load.
2553   //
2554   // the 'X' node here can either be nothing or an extract_vector_elt to catch
2555   // more cases.
2556   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
2557        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
2558       N0.getOpcode() == ISD::LOAD) {
2559     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
2560                                          N0 : N0.getOperand(0) );
2561
2562     // Get the constant (if applicable) the zero'th operand is being ANDed with.
2563     // This can be a pure constant or a vector splat, in which case we treat the
2564     // vector as a scalar and use the splat value.
2565     APInt Constant = APInt::getNullValue(1);
2566     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
2567       Constant = C->getAPIntValue();
2568     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
2569       APInt SplatValue, SplatUndef;
2570       unsigned SplatBitSize;
2571       bool HasAnyUndefs;
2572       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
2573                                              SplatBitSize, HasAnyUndefs);
2574       if (IsSplat) {
2575         // Undef bits can contribute to a possible optimisation if set, so
2576         // set them.
2577         SplatValue |= SplatUndef;
2578
2579         // The splat value may be something like "0x00FFFFFF", which means 0 for
2580         // the first vector value and FF for the rest, repeating. We need a mask
2581         // that will apply equally to all members of the vector, so AND all the
2582         // lanes of the constant together.
2583         EVT VT = Vector->getValueType(0);
2584         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
2585
2586         // If the splat value has been compressed to a bitlength lower
2587         // than the size of the vector lane, we need to re-expand it to
2588         // the lane size.
2589         if (BitWidth > SplatBitSize)
2590           for (SplatValue = SplatValue.zextOrTrunc(BitWidth);
2591                SplatBitSize < BitWidth;
2592                SplatBitSize = SplatBitSize * 2)
2593             SplatValue |= SplatValue.shl(SplatBitSize);
2594
2595         Constant = APInt::getAllOnesValue(BitWidth);
2596         for (unsigned i = 0, n = SplatBitSize/BitWidth; i < n; ++i)
2597           Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
2598       }
2599     }
2600
2601     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
2602     // actually legal and isn't going to get expanded, else this is a false
2603     // optimisation.
2604     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
2605                                                     Load->getMemoryVT());
2606
2607     // Resize the constant to the same size as the original memory access before
2608     // extension. If it is still the AllOnesValue then this AND is completely
2609     // unneeded.
2610     Constant =
2611       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
2612
2613     bool B;
2614     switch (Load->getExtensionType()) {
2615     default: B = false; break;
2616     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
2617     case ISD::ZEXTLOAD:
2618     case ISD::NON_EXTLOAD: B = true; break;
2619     }
2620
2621     if (B && Constant.isAllOnesValue()) {
2622       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
2623       // preserve semantics once we get rid of the AND.
2624       SDValue NewLoad(Load, 0);
2625       if (Load->getExtensionType() == ISD::EXTLOAD) {
2626         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
2627                               Load->getValueType(0), SDLoc(Load),
2628                               Load->getChain(), Load->getBasePtr(),
2629                               Load->getOffset(), Load->getMemoryVT(),
2630                               Load->getMemOperand());
2631         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
2632         if (Load->getNumValues() == 3) {
2633           // PRE/POST_INC loads have 3 values.
2634           SDValue To[] = { NewLoad.getValue(0), NewLoad.getValue(1),
2635                            NewLoad.getValue(2) };
2636           CombineTo(Load, To, 3, true);
2637         } else {
2638           CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
2639         }
2640       }
2641
2642       // Fold the AND away, taking care not to fold to the old load node if we
2643       // replaced it.
2644       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
2645
2646       return SDValue(N, 0); // Return N so it doesn't get rechecked!
2647     }
2648   }
2649   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2650   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2651     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2652     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2653
2654     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2655         LL.getValueType().isInteger()) {
2656       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2657       if (cast<ConstantSDNode>(LR)->isNullValue() && Op1 == ISD::SETEQ) {
2658         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2659                                      LR.getValueType(), LL, RL);
2660         AddToWorkList(ORNode.getNode());
2661         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2662       }
2663       // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2664       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
2665         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(N0),
2666                                       LR.getValueType(), LL, RL);
2667         AddToWorkList(ANDNode.getNode());
2668         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
2669       }
2670       // fold (and (setgt X,  -1), (setgt Y,  -1)) -> (setgt (or X, Y), -1)
2671       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
2672         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2673                                      LR.getValueType(), LL, RL);
2674         AddToWorkList(ORNode.getNode());
2675         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2676       }
2677     }
2678     // canonicalize equivalent to ll == rl
2679     if (LL == RR && LR == RL) {
2680       Op1 = ISD::getSetCCSwappedOperands(Op1);
2681       std::swap(RL, RR);
2682     }
2683     if (LL == RL && LR == RR) {
2684       bool isInteger = LL.getValueType().isInteger();
2685       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2686       if (Result != ISD::SETCC_INVALID &&
2687           (!LegalOperations ||
2688            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
2689             TLI.isOperationLegal(ISD::SETCC,
2690                             getSetCCResultType(N0.getSimpleValueType())))))
2691         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
2692                             LL, LR, Result);
2693     }
2694   }
2695
2696   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
2697   if (N0.getOpcode() == N1.getOpcode()) {
2698     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2699     if (Tmp.getNode()) return Tmp;
2700   }
2701
2702   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
2703   // fold (and (sra)) -> (and (srl)) when possible.
2704   if (!VT.isVector() &&
2705       SimplifyDemandedBits(SDValue(N, 0)))
2706     return SDValue(N, 0);
2707
2708   // fold (zext_inreg (extload x)) -> (zextload x)
2709   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
2710     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2711     EVT MemVT = LN0->getMemoryVT();
2712     // If we zero all the possible extended bits, then we can turn this into
2713     // a zextload if we are running before legalize or the operation is legal.
2714     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2715     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2716                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2717         ((!LegalOperations && !LN0->isVolatile()) ||
2718          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2719       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2720                                        LN0->getChain(), LN0->getBasePtr(),
2721                                        LN0->getPointerInfo(), MemVT,
2722                                        LN0->isVolatile(), LN0->isNonTemporal(),
2723                                        LN0->getAlignment());
2724       AddToWorkList(N);
2725       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2726       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2727     }
2728   }
2729   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
2730   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
2731       N0.hasOneUse()) {
2732     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2733     EVT MemVT = LN0->getMemoryVT();
2734     // If we zero all the possible extended bits, then we can turn this into
2735     // a zextload if we are running before legalize or the operation is legal.
2736     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2737     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2738                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2739         ((!LegalOperations && !LN0->isVolatile()) ||
2740          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2741       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2742                                        LN0->getChain(),
2743                                        LN0->getBasePtr(), LN0->getPointerInfo(),
2744                                        MemVT,
2745                                        LN0->isVolatile(), LN0->isNonTemporal(),
2746                                        LN0->getAlignment());
2747       AddToWorkList(N);
2748       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2749       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2750     }
2751   }
2752
2753   // fold (and (load x), 255) -> (zextload x, i8)
2754   // fold (and (extload x, i16), 255) -> (zextload x, i8)
2755   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
2756   if (N1C && (N0.getOpcode() == ISD::LOAD ||
2757               (N0.getOpcode() == ISD::ANY_EXTEND &&
2758                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
2759     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
2760     LoadSDNode *LN0 = HasAnyExt
2761       ? cast<LoadSDNode>(N0.getOperand(0))
2762       : cast<LoadSDNode>(N0);
2763     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
2764         LN0->isUnindexed() && N0.hasOneUse() && SDValue(LN0, 0).hasOneUse()) {
2765       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
2766       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
2767         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
2768         EVT LoadedVT = LN0->getMemoryVT();
2769
2770         if (ExtVT == LoadedVT &&
2771             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2772           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2773
2774           SDValue NewLoad =
2775             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
2776                            LN0->getChain(), LN0->getBasePtr(),
2777                            LN0->getPointerInfo(),
2778                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2779                            LN0->getAlignment());
2780           AddToWorkList(N);
2781           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
2782           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2783         }
2784
2785         // Do not change the width of a volatile load.
2786         // Do not generate loads of non-round integer types since these can
2787         // be expensive (and would be wrong if the type is not byte sized).
2788         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
2789             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2790           EVT PtrType = LN0->getOperand(1).getValueType();
2791
2792           unsigned Alignment = LN0->getAlignment();
2793           SDValue NewPtr = LN0->getBasePtr();
2794
2795           // For big endian targets, we need to add an offset to the pointer
2796           // to load the correct bytes.  For little endian systems, we merely
2797           // need to read fewer bytes from the same pointer.
2798           if (TLI.isBigEndian()) {
2799             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
2800             unsigned EVTStoreBytes = ExtVT.getStoreSize();
2801             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
2802             NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0), PtrType,
2803                                  NewPtr, DAG.getConstant(PtrOff, PtrType));
2804             Alignment = MinAlign(Alignment, PtrOff);
2805           }
2806
2807           AddToWorkList(NewPtr.getNode());
2808
2809           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2810           SDValue Load =
2811             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
2812                            LN0->getChain(), NewPtr,
2813                            LN0->getPointerInfo(),
2814                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2815                            Alignment);
2816           AddToWorkList(N);
2817           CombineTo(LN0, Load, Load.getValue(1));
2818           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2819         }
2820       }
2821     }
2822   }
2823
2824   if (N0.getOpcode() == ISD::ADD && N1.getOpcode() == ISD::SRL &&
2825       VT.getSizeInBits() <= 64) {
2826     if (ConstantSDNode *ADDI = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2827       APInt ADDC = ADDI->getAPIntValue();
2828       if (!TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2829         // Look for (and (add x, c1), (lshr y, c2)). If C1 wasn't a legal
2830         // immediate for an add, but it is legal if its top c2 bits are set,
2831         // transform the ADD so the immediate doesn't need to be materialized
2832         // in a register.
2833         if (ConstantSDNode *SRLI = dyn_cast<ConstantSDNode>(N1.getOperand(1))) {
2834           APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
2835                                              SRLI->getZExtValue());
2836           if (DAG.MaskedValueIsZero(N0.getOperand(1), Mask)) {
2837             ADDC |= Mask;
2838             if (TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2839               SDValue NewAdd =
2840                 DAG.getNode(ISD::ADD, SDLoc(N0), VT,
2841                             N0.getOperand(0), DAG.getConstant(ADDC, VT));
2842               CombineTo(N0.getNode(), NewAdd);
2843               return SDValue(N, 0); // Return N so it doesn't get rechecked!
2844             }
2845           }
2846         }
2847       }
2848     }
2849   }
2850
2851   return SDValue();
2852 }
2853
2854 /// MatchBSwapHWord - Match (a >> 8) | (a << 8) as (bswap a) >> 16
2855 ///
2856 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
2857                                         bool DemandHighBits) {
2858   if (!LegalOperations)
2859     return SDValue();
2860
2861   EVT VT = N->getValueType(0);
2862   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
2863     return SDValue();
2864   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
2865     return SDValue();
2866
2867   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
2868   bool LookPassAnd0 = false;
2869   bool LookPassAnd1 = false;
2870   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
2871       std::swap(N0, N1);
2872   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
2873       std::swap(N0, N1);
2874   if (N0.getOpcode() == ISD::AND) {
2875     if (!N0.getNode()->hasOneUse())
2876       return SDValue();
2877     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2878     if (!N01C || N01C->getZExtValue() != 0xFF00)
2879       return SDValue();
2880     N0 = N0.getOperand(0);
2881     LookPassAnd0 = true;
2882   }
2883
2884   if (N1.getOpcode() == ISD::AND) {
2885     if (!N1.getNode()->hasOneUse())
2886       return SDValue();
2887     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2888     if (!N11C || N11C->getZExtValue() != 0xFF)
2889       return SDValue();
2890     N1 = N1.getOperand(0);
2891     LookPassAnd1 = true;
2892   }
2893
2894   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
2895     std::swap(N0, N1);
2896   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
2897     return SDValue();
2898   if (!N0.getNode()->hasOneUse() ||
2899       !N1.getNode()->hasOneUse())
2900     return SDValue();
2901
2902   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2903   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2904   if (!N01C || !N11C)
2905     return SDValue();
2906   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
2907     return SDValue();
2908
2909   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
2910   SDValue N00 = N0->getOperand(0);
2911   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
2912     if (!N00.getNode()->hasOneUse())
2913       return SDValue();
2914     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
2915     if (!N001C || N001C->getZExtValue() != 0xFF)
2916       return SDValue();
2917     N00 = N00.getOperand(0);
2918     LookPassAnd0 = true;
2919   }
2920
2921   SDValue N10 = N1->getOperand(0);
2922   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
2923     if (!N10.getNode()->hasOneUse())
2924       return SDValue();
2925     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
2926     if (!N101C || N101C->getZExtValue() != 0xFF00)
2927       return SDValue();
2928     N10 = N10.getOperand(0);
2929     LookPassAnd1 = true;
2930   }
2931
2932   if (N00 != N10)
2933     return SDValue();
2934
2935   // Make sure everything beyond the low halfword is zero since the SRL 16
2936   // will clear the top bits.
2937   unsigned OpSizeInBits = VT.getSizeInBits();
2938   if (DemandHighBits && OpSizeInBits > 16 &&
2939       (!LookPassAnd0 || !LookPassAnd1) &&
2940       !DAG.MaskedValueIsZero(N10, APInt::getHighBitsSet(OpSizeInBits, 16)))
2941     return SDValue();
2942
2943   SDValue Res = DAG.getNode(ISD::BSWAP, SDLoc(N), VT, N00);
2944   if (OpSizeInBits > 16)
2945     Res = DAG.getNode(ISD::SRL, SDLoc(N), VT, Res,
2946                       DAG.getConstant(OpSizeInBits-16, getShiftAmountTy(VT)));
2947   return Res;
2948 }
2949
2950 /// isBSwapHWordElement - Return true if the specified node is an element
2951 /// that makes up a 32-bit packed halfword byteswap. i.e.
2952 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
2953 static bool isBSwapHWordElement(SDValue N, SmallVector<SDNode*,4> &Parts) {
2954   if (!N.getNode()->hasOneUse())
2955     return false;
2956
2957   unsigned Opc = N.getOpcode();
2958   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
2959     return false;
2960
2961   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
2962   if (!N1C)
2963     return false;
2964
2965   unsigned Num;
2966   switch (N1C->getZExtValue()) {
2967   default:
2968     return false;
2969   case 0xFF:       Num = 0; break;
2970   case 0xFF00:     Num = 1; break;
2971   case 0xFF0000:   Num = 2; break;
2972   case 0xFF000000: Num = 3; break;
2973   }
2974
2975   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
2976   SDValue N0 = N.getOperand(0);
2977   if (Opc == ISD::AND) {
2978     if (Num == 0 || Num == 2) {
2979       // (x >> 8) & 0xff
2980       // (x >> 8) & 0xff0000
2981       if (N0.getOpcode() != ISD::SRL)
2982         return false;
2983       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2984       if (!C || C->getZExtValue() != 8)
2985         return false;
2986     } else {
2987       // (x << 8) & 0xff00
2988       // (x << 8) & 0xff000000
2989       if (N0.getOpcode() != ISD::SHL)
2990         return false;
2991       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2992       if (!C || C->getZExtValue() != 8)
2993         return false;
2994     }
2995   } else if (Opc == ISD::SHL) {
2996     // (x & 0xff) << 8
2997     // (x & 0xff0000) << 8
2998     if (Num != 0 && Num != 2)
2999       return false;
3000     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3001     if (!C || C->getZExtValue() != 8)
3002       return false;
3003   } else { // Opc == ISD::SRL
3004     // (x & 0xff00) >> 8
3005     // (x & 0xff000000) >> 8
3006     if (Num != 1 && Num != 3)
3007       return false;
3008     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3009     if (!C || C->getZExtValue() != 8)
3010       return false;
3011   }
3012
3013   if (Parts[Num])
3014     return false;
3015
3016   Parts[Num] = N0.getOperand(0).getNode();
3017   return true;
3018 }
3019
3020 /// MatchBSwapHWord - Match a 32-bit packed halfword bswap. That is
3021 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
3022 /// => (rotl (bswap x), 16)
3023 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
3024   if (!LegalOperations)
3025     return SDValue();
3026
3027   EVT VT = N->getValueType(0);
3028   if (VT != MVT::i32)
3029     return SDValue();
3030   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3031     return SDValue();
3032
3033   SmallVector<SDNode*,4> Parts(4, (SDNode*)0);
3034   // Look for either
3035   // (or (or (and), (and)), (or (and), (and)))
3036   // (or (or (or (and), (and)), (and)), (and))
3037   if (N0.getOpcode() != ISD::OR)
3038     return SDValue();
3039   SDValue N00 = N0.getOperand(0);
3040   SDValue N01 = N0.getOperand(1);
3041
3042   if (N1.getOpcode() == ISD::OR &&
3043       N00.getNumOperands() == 2 && N01.getNumOperands() == 2) {
3044     // (or (or (and), (and)), (or (and), (and)))
3045     SDValue N000 = N00.getOperand(0);
3046     if (!isBSwapHWordElement(N000, Parts))
3047       return SDValue();
3048
3049     SDValue N001 = N00.getOperand(1);
3050     if (!isBSwapHWordElement(N001, Parts))
3051       return SDValue();
3052     SDValue N010 = N01.getOperand(0);
3053     if (!isBSwapHWordElement(N010, Parts))
3054       return SDValue();
3055     SDValue N011 = N01.getOperand(1);
3056     if (!isBSwapHWordElement(N011, Parts))
3057       return SDValue();
3058   } else {
3059     // (or (or (or (and), (and)), (and)), (and))
3060     if (!isBSwapHWordElement(N1, Parts))
3061       return SDValue();
3062     if (!isBSwapHWordElement(N01, Parts))
3063       return SDValue();
3064     if (N00.getOpcode() != ISD::OR)
3065       return SDValue();
3066     SDValue N000 = N00.getOperand(0);
3067     if (!isBSwapHWordElement(N000, Parts))
3068       return SDValue();
3069     SDValue N001 = N00.getOperand(1);
3070     if (!isBSwapHWordElement(N001, Parts))
3071       return SDValue();
3072   }
3073
3074   // Make sure the parts are all coming from the same node.
3075   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
3076     return SDValue();
3077
3078   SDValue BSwap = DAG.getNode(ISD::BSWAP, SDLoc(N), VT,
3079                               SDValue(Parts[0],0));
3080
3081   // Result of the bswap should be rotated by 16. If it's not legal, than
3082   // do  (x << 16) | (x >> 16).
3083   SDValue ShAmt = DAG.getConstant(16, getShiftAmountTy(VT));
3084   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
3085     return DAG.getNode(ISD::ROTL, SDLoc(N), VT, BSwap, ShAmt);
3086   if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
3087     return DAG.getNode(ISD::ROTR, SDLoc(N), VT, BSwap, ShAmt);
3088   return DAG.getNode(ISD::OR, SDLoc(N), VT,
3089                      DAG.getNode(ISD::SHL, SDLoc(N), VT, BSwap, ShAmt),
3090                      DAG.getNode(ISD::SRL, SDLoc(N), VT, BSwap, ShAmt));
3091 }
3092
3093 SDValue DAGCombiner::visitOR(SDNode *N) {
3094   SDValue N0 = N->getOperand(0);
3095   SDValue N1 = N->getOperand(1);
3096   SDValue LL, LR, RL, RR, CC0, CC1;
3097   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3098   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3099   EVT VT = N1.getValueType();
3100
3101   // fold vector ops
3102   if (VT.isVector()) {
3103     SDValue FoldedVOp = SimplifyVBinOp(N);
3104     if (FoldedVOp.getNode()) return FoldedVOp;
3105
3106     // fold (or x, 0) -> x, vector edition
3107     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3108       return N1;
3109     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3110       return N0;
3111
3112     // fold (or x, -1) -> -1, vector edition
3113     if (ISD::isBuildVectorAllOnes(N0.getNode()))
3114       return N0;
3115     if (ISD::isBuildVectorAllOnes(N1.getNode()))
3116       return N1;
3117   }
3118
3119   // fold (or x, undef) -> -1
3120   if (!LegalOperations &&
3121       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
3122     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
3123     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()), VT);
3124   }
3125   // fold (or c1, c2) -> c1|c2
3126   if (N0C && N1C)
3127     return DAG.FoldConstantArithmetic(ISD::OR, VT, N0C, N1C);
3128   // canonicalize constant to RHS
3129   if (N0C && !N1C)
3130     return DAG.getNode(ISD::OR, SDLoc(N), VT, N1, N0);
3131   // fold (or x, 0) -> x
3132   if (N1C && N1C->isNullValue())
3133     return N0;
3134   // fold (or x, -1) -> -1
3135   if (N1C && N1C->isAllOnesValue())
3136     return N1;
3137   // fold (or x, c) -> c iff (x & ~c) == 0
3138   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
3139     return N1;
3140
3141   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
3142   SDValue BSwap = MatchBSwapHWord(N, N0, N1);
3143   if (BSwap.getNode() != 0)
3144     return BSwap;
3145   BSwap = MatchBSwapHWordLow(N, N0, N1);
3146   if (BSwap.getNode() != 0)
3147     return BSwap;
3148
3149   // reassociate or
3150   SDValue ROR = ReassociateOps(ISD::OR, SDLoc(N), N0, N1);
3151   if (ROR.getNode() != 0)
3152     return ROR;
3153   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3154   // iff (c1 & c2) == 0.
3155   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3156              isa<ConstantSDNode>(N0.getOperand(1))) {
3157     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3158     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0)
3159       return DAG.getNode(ISD::AND, SDLoc(N), VT,
3160                          DAG.getNode(ISD::OR, SDLoc(N0), VT,
3161                                      N0.getOperand(0), N1),
3162                          DAG.FoldConstantArithmetic(ISD::OR, VT, N1C, C1));
3163   }
3164   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3165   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3166     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3167     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3168
3169     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
3170         LL.getValueType().isInteger()) {
3171       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3172       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3173       if (cast<ConstantSDNode>(LR)->isNullValue() &&
3174           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3175         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(LR),
3176                                      LR.getValueType(), LL, RL);
3177         AddToWorkList(ORNode.getNode());
3178         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
3179       }
3180       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3181       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3182       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
3183           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3184         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(LR),
3185                                       LR.getValueType(), LL, RL);
3186         AddToWorkList(ANDNode.getNode());
3187         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
3188       }
3189     }
3190     // canonicalize equivalent to ll == rl
3191     if (LL == RR && LR == RL) {
3192       Op1 = ISD::getSetCCSwappedOperands(Op1);
3193       std::swap(RL, RR);
3194     }
3195     if (LL == RL && LR == RR) {
3196       bool isInteger = LL.getValueType().isInteger();
3197       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3198       if (Result != ISD::SETCC_INVALID &&
3199           (!LegalOperations ||
3200            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
3201             TLI.isOperationLegal(ISD::SETCC,
3202               getSetCCResultType(N0.getValueType())))))
3203         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
3204                             LL, LR, Result);
3205     }
3206   }
3207
3208   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3209   if (N0.getOpcode() == N1.getOpcode()) {
3210     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3211     if (Tmp.getNode()) return Tmp;
3212   }
3213
3214   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3215   if (N0.getOpcode() == ISD::AND &&
3216       N1.getOpcode() == ISD::AND &&
3217       N0.getOperand(1).getOpcode() == ISD::Constant &&
3218       N1.getOperand(1).getOpcode() == ISD::Constant &&
3219       // Don't increase # computations.
3220       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3221     // We can only do this xform if we know that bits from X that are set in C2
3222     // but not in C1 are already zero.  Likewise for Y.
3223     const APInt &LHSMask =
3224       cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
3225     const APInt &RHSMask =
3226       cast<ConstantSDNode>(N1.getOperand(1))->getAPIntValue();
3227
3228     if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3229         DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3230       SDValue X = DAG.getNode(ISD::OR, SDLoc(N0), VT,
3231                               N0.getOperand(0), N1.getOperand(0));
3232       return DAG.getNode(ISD::AND, SDLoc(N), VT, X,
3233                          DAG.getConstant(LHSMask | RHSMask, VT));
3234     }
3235   }
3236
3237   // See if this is some rotate idiom.
3238   if (SDNode *Rot = MatchRotate(N0, N1, SDLoc(N)))
3239     return SDValue(Rot, 0);
3240
3241   // Simplify the operands using demanded-bits information.
3242   if (!VT.isVector() &&
3243       SimplifyDemandedBits(SDValue(N, 0)))
3244     return SDValue(N, 0);
3245
3246   return SDValue();
3247 }
3248
3249 /// MatchRotateHalf - Match "(X shl/srl V1) & V2" where V2 may not be present.
3250 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3251   if (Op.getOpcode() == ISD::AND) {
3252     if (isa<ConstantSDNode>(Op.getOperand(1))) {
3253       Mask = Op.getOperand(1);
3254       Op = Op.getOperand(0);
3255     } else {
3256       return false;
3257     }
3258   }
3259
3260   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3261     Shift = Op;
3262     return true;
3263   }
3264
3265   return false;
3266 }
3267
3268 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3269 // idioms for rotate, and if the target supports rotation instructions, generate
3270 // a rot[lr].
3271 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL) {
3272   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3273   EVT VT = LHS.getValueType();
3274   if (!TLI.isTypeLegal(VT)) return 0;
3275
3276   // The target must have at least one rotate flavor.
3277   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3278   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3279   if (!HasROTL && !HasROTR) return 0;
3280
3281   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3282   SDValue LHSShift;   // The shift.
3283   SDValue LHSMask;    // AND value if any.
3284   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3285     return 0; // Not part of a rotate.
3286
3287   SDValue RHSShift;   // The shift.
3288   SDValue RHSMask;    // AND value if any.
3289   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3290     return 0; // Not part of a rotate.
3291
3292   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3293     return 0;   // Not shifting the same value.
3294
3295   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3296     return 0;   // Shifts must disagree.
3297
3298   // Canonicalize shl to left side in a shl/srl pair.
3299   if (RHSShift.getOpcode() == ISD::SHL) {
3300     std::swap(LHS, RHS);
3301     std::swap(LHSShift, RHSShift);
3302     std::swap(LHSMask , RHSMask );
3303   }
3304
3305   unsigned OpSizeInBits = VT.getSizeInBits();
3306   SDValue LHSShiftArg = LHSShift.getOperand(0);
3307   SDValue LHSShiftAmt = LHSShift.getOperand(1);
3308   SDValue RHSShiftAmt = RHSShift.getOperand(1);
3309
3310   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
3311   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
3312   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
3313       RHSShiftAmt.getOpcode() == ISD::Constant) {
3314     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
3315     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
3316     if ((LShVal + RShVal) != OpSizeInBits)
3317       return 0;
3318
3319     SDValue Rot = DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3320                               LHSShiftArg, HasROTL ? LHSShiftAmt : RHSShiftAmt);
3321
3322     // If there is an AND of either shifted operand, apply it to the result.
3323     if (LHSMask.getNode() || RHSMask.getNode()) {
3324       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
3325
3326       if (LHSMask.getNode()) {
3327         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
3328         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
3329       }
3330       if (RHSMask.getNode()) {
3331         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
3332         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
3333       }
3334
3335       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, VT));
3336     }
3337
3338     return Rot.getNode();
3339   }
3340
3341   // If there is a mask here, and we have a variable shift, we can't be sure
3342   // that we're masking out the right stuff.
3343   if (LHSMask.getNode() || RHSMask.getNode())
3344     return 0;
3345
3346   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotl x, y)
3347   // fold (or (shl x, y), (srl x, (sub 32, y))) -> (rotr x, (sub 32, y))
3348   if (RHSShiftAmt.getOpcode() == ISD::SUB &&
3349       LHSShiftAmt == RHSShiftAmt.getOperand(1)) {
3350     if (ConstantSDNode *SUBC =
3351           dyn_cast<ConstantSDNode>(RHSShiftAmt.getOperand(0))) {
3352       if (SUBC->getAPIntValue() == OpSizeInBits)
3353         return DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT, LHSShiftArg,
3354                            HasROTL ? LHSShiftAmt : RHSShiftAmt).getNode();
3355     }
3356   }
3357
3358   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotr x, y)
3359   // fold (or (shl x, (sub 32, y)), (srl x, r)) -> (rotl x, (sub 32, y))
3360   if (LHSShiftAmt.getOpcode() == ISD::SUB &&
3361       RHSShiftAmt == LHSShiftAmt.getOperand(1))
3362     if (ConstantSDNode *SUBC =
3363           dyn_cast<ConstantSDNode>(LHSShiftAmt.getOperand(0)))
3364       if (SUBC->getAPIntValue() == OpSizeInBits)
3365         return DAG.getNode(HasROTR ? ISD::ROTR : ISD::ROTL, DL, VT, LHSShiftArg,
3366                            HasROTR ? RHSShiftAmt : LHSShiftAmt).getNode();
3367
3368   // Look for sign/zext/any-extended or truncate cases:
3369   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3370        LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3371        LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3372        LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
3373       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3374        RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3375        RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3376        RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
3377     SDValue LExtOp0 = LHSShiftAmt.getOperand(0);
3378     SDValue RExtOp0 = RHSShiftAmt.getOperand(0);
3379     if (RExtOp0.getOpcode() == ISD::SUB &&
3380         RExtOp0.getOperand(1) == LExtOp0) {
3381       // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3382       //   (rotl x, y)
3383       // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3384       //   (rotr x, (sub 32, y))
3385       if (ConstantSDNode *SUBC =
3386             dyn_cast<ConstantSDNode>(RExtOp0.getOperand(0)))
3387         if (SUBC->getAPIntValue() == OpSizeInBits)
3388           return DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3389                              LHSShiftArg,
3390                              HasROTL ? LHSShiftAmt : RHSShiftAmt).getNode();
3391     } else if (LExtOp0.getOpcode() == ISD::SUB &&
3392                RExtOp0 == LExtOp0.getOperand(1)) {
3393       // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3394       //   (rotr x, y)
3395       // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3396       //   (rotl x, (sub 32, y))
3397       if (ConstantSDNode *SUBC =
3398             dyn_cast<ConstantSDNode>(LExtOp0.getOperand(0)))
3399         if (SUBC->getAPIntValue() == OpSizeInBits)
3400           return DAG.getNode(HasROTR ? ISD::ROTR : ISD::ROTL, DL, VT,
3401                              LHSShiftArg,
3402                              HasROTR ? RHSShiftAmt : LHSShiftAmt).getNode();
3403     }
3404   }
3405
3406   return 0;
3407 }
3408
3409 SDValue DAGCombiner::visitXOR(SDNode *N) {
3410   SDValue N0 = N->getOperand(0);
3411   SDValue N1 = N->getOperand(1);
3412   SDValue LHS, RHS, CC;
3413   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3414   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3415   EVT VT = N0.getValueType();
3416
3417   // fold vector ops
3418   if (VT.isVector()) {
3419     SDValue FoldedVOp = SimplifyVBinOp(N);
3420     if (FoldedVOp.getNode()) return FoldedVOp;
3421
3422     // fold (xor x, 0) -> x, vector edition
3423     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3424       return N1;
3425     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3426       return N0;
3427   }
3428
3429   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
3430   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
3431     return DAG.getConstant(0, VT);
3432   // fold (xor x, undef) -> undef
3433   if (N0.getOpcode() == ISD::UNDEF)
3434     return N0;
3435   if (N1.getOpcode() == ISD::UNDEF)
3436     return N1;
3437   // fold (xor c1, c2) -> c1^c2
3438   if (N0C && N1C)
3439     return DAG.FoldConstantArithmetic(ISD::XOR, VT, N0C, N1C);
3440   // canonicalize constant to RHS
3441   if (N0C && !N1C)
3442     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
3443   // fold (xor x, 0) -> x
3444   if (N1C && N1C->isNullValue())
3445     return N0;
3446   // reassociate xor
3447   SDValue RXOR = ReassociateOps(ISD::XOR, SDLoc(N), N0, N1);
3448   if (RXOR.getNode() != 0)
3449     return RXOR;
3450
3451   // fold !(x cc y) -> (x !cc y)
3452   if (N1C && N1C->getAPIntValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
3453     bool isInt = LHS.getValueType().isInteger();
3454     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
3455                                                isInt);
3456
3457     if (!LegalOperations ||
3458         TLI.isCondCodeLegal(NotCC, LHS.getSimpleValueType())) {
3459       switch (N0.getOpcode()) {
3460       default:
3461         llvm_unreachable("Unhandled SetCC Equivalent!");
3462       case ISD::SETCC:
3463         return DAG.getSetCC(SDLoc(N), VT, LHS, RHS, NotCC);
3464       case ISD::SELECT_CC:
3465         return DAG.getSelectCC(SDLoc(N), LHS, RHS, N0.getOperand(2),
3466                                N0.getOperand(3), NotCC);
3467       }
3468     }
3469   }
3470
3471   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
3472   if (N1C && N1C->getAPIntValue() == 1 && N0.getOpcode() == ISD::ZERO_EXTEND &&
3473       N0.getNode()->hasOneUse() &&
3474       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
3475     SDValue V = N0.getOperand(0);
3476     V = DAG.getNode(ISD::XOR, SDLoc(N0), V.getValueType(), V,
3477                     DAG.getConstant(1, V.getValueType()));
3478     AddToWorkList(V.getNode());
3479     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, V);
3480   }
3481
3482   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
3483   if (N1C && N1C->getAPIntValue() == 1 && VT == MVT::i1 &&
3484       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3485     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3486     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
3487       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3488       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3489       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3490       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3491       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3492     }
3493   }
3494   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
3495   if (N1C && N1C->isAllOnesValue() &&
3496       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3497     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3498     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
3499       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3500       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3501       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3502       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3503       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3504     }
3505   }
3506   // fold (xor (and x, y), y) -> (and (not x), y)
3507   if (N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3508       N0->getOperand(1) == N1) {
3509     SDValue X = N0->getOperand(0);
3510     SDValue NotX = DAG.getNOT(SDLoc(X), X, VT);
3511     AddToWorkList(NotX.getNode());
3512     return DAG.getNode(ISD::AND, SDLoc(N), VT, NotX, N1);
3513   }
3514   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
3515   if (N1C && N0.getOpcode() == ISD::XOR) {
3516     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
3517     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3518     if (N00C)
3519       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(1),
3520                          DAG.getConstant(N1C->getAPIntValue() ^
3521                                          N00C->getAPIntValue(), VT));
3522     if (N01C)
3523       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(0),
3524                          DAG.getConstant(N1C->getAPIntValue() ^
3525                                          N01C->getAPIntValue(), VT));
3526   }
3527   // fold (xor x, x) -> 0
3528   if (N0 == N1)
3529     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
3530
3531   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
3532   if (N0.getOpcode() == N1.getOpcode()) {
3533     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3534     if (Tmp.getNode()) return Tmp;
3535   }
3536
3537   // Simplify the expression using non-local knowledge.
3538   if (!VT.isVector() &&
3539       SimplifyDemandedBits(SDValue(N, 0)))
3540     return SDValue(N, 0);
3541
3542   return SDValue();
3543 }
3544
3545 /// visitShiftByConstant - Handle transforms common to the three shifts, when
3546 /// the shift amount is a constant.
3547 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, unsigned Amt) {
3548   SDNode *LHS = N->getOperand(0).getNode();
3549   if (!LHS->hasOneUse()) return SDValue();
3550
3551   // We want to pull some binops through shifts, so that we have (and (shift))
3552   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
3553   // thing happens with address calculations, so it's important to canonicalize
3554   // it.
3555   bool HighBitSet = false;  // Can we transform this if the high bit is set?
3556
3557   switch (LHS->getOpcode()) {
3558   default: return SDValue();
3559   case ISD::OR:
3560   case ISD::XOR:
3561     HighBitSet = false; // We can only transform sra if the high bit is clear.
3562     break;
3563   case ISD::AND:
3564     HighBitSet = true;  // We can only transform sra if the high bit is set.
3565     break;
3566   case ISD::ADD:
3567     if (N->getOpcode() != ISD::SHL)
3568       return SDValue(); // only shl(add) not sr[al](add).
3569     HighBitSet = false; // We can only transform sra if the high bit is clear.
3570     break;
3571   }
3572
3573   // We require the RHS of the binop to be a constant as well.
3574   ConstantSDNode *BinOpCst = dyn_cast<ConstantSDNode>(LHS->getOperand(1));
3575   if (!BinOpCst) return SDValue();
3576
3577   // FIXME: disable this unless the input to the binop is a shift by a constant.
3578   // If it is not a shift, it pessimizes some common cases like:
3579   //
3580   //    void foo(int *X, int i) { X[i & 1235] = 1; }
3581   //    int bar(int *X, int i) { return X[i & 255]; }
3582   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
3583   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
3584        BinOpLHSVal->getOpcode() != ISD::SRA &&
3585        BinOpLHSVal->getOpcode() != ISD::SRL) ||
3586       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
3587     return SDValue();
3588
3589   EVT VT = N->getValueType(0);
3590
3591   // If this is a signed shift right, and the high bit is modified by the
3592   // logical operation, do not perform the transformation. The highBitSet
3593   // boolean indicates the value of the high bit of the constant which would
3594   // cause it to be modified for this operation.
3595   if (N->getOpcode() == ISD::SRA) {
3596     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
3597     if (BinOpRHSSignSet != HighBitSet)
3598       return SDValue();
3599   }
3600
3601   // Fold the constants, shifting the binop RHS by the shift amount.
3602   SDValue NewRHS = DAG.getNode(N->getOpcode(), SDLoc(LHS->getOperand(1)),
3603                                N->getValueType(0),
3604                                LHS->getOperand(1), N->getOperand(1));
3605
3606   // Create the new shift.
3607   SDValue NewShift = DAG.getNode(N->getOpcode(),
3608                                  SDLoc(LHS->getOperand(0)),
3609                                  VT, LHS->getOperand(0), N->getOperand(1));
3610
3611   // Create the new binop.
3612   return DAG.getNode(LHS->getOpcode(), SDLoc(N), VT, NewShift, NewRHS);
3613 }
3614
3615 SDValue DAGCombiner::visitSHL(SDNode *N) {
3616   SDValue N0 = N->getOperand(0);
3617   SDValue N1 = N->getOperand(1);
3618   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3619   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3620   EVT VT = N0.getValueType();
3621   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3622
3623   // fold (shl c1, c2) -> c1<<c2
3624   if (N0C && N1C)
3625     return DAG.FoldConstantArithmetic(ISD::SHL, VT, N0C, N1C);
3626   // fold (shl 0, x) -> 0
3627   if (N0C && N0C->isNullValue())
3628     return N0;
3629   // fold (shl x, c >= size(x)) -> undef
3630   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3631     return DAG.getUNDEF(VT);
3632   // fold (shl x, 0) -> x
3633   if (N1C && N1C->isNullValue())
3634     return N0;
3635   // fold (shl undef, x) -> 0
3636   if (N0.getOpcode() == ISD::UNDEF)
3637     return DAG.getConstant(0, VT);
3638   // if (shl x, c) is known to be zero, return 0
3639   if (DAG.MaskedValueIsZero(SDValue(N, 0),
3640                             APInt::getAllOnesValue(OpSizeInBits)))
3641     return DAG.getConstant(0, VT);
3642   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
3643   if (N1.getOpcode() == ISD::TRUNCATE &&
3644       N1.getOperand(0).getOpcode() == ISD::AND &&
3645       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3646     SDValue N101 = N1.getOperand(0).getOperand(1);
3647     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3648       EVT TruncVT = N1.getValueType();
3649       SDValue N100 = N1.getOperand(0).getOperand(0);
3650       APInt TruncC = N101C->getAPIntValue();
3651       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
3652       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
3653                          DAG.getNode(ISD::AND, SDLoc(N), TruncVT,
3654                                      DAG.getNode(ISD::TRUNCATE,
3655                                                  SDLoc(N),
3656                                                  TruncVT, N100),
3657                                      DAG.getConstant(TruncC, TruncVT)));
3658     }
3659   }
3660
3661   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3662     return SDValue(N, 0);
3663
3664   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
3665   if (N1C && N0.getOpcode() == ISD::SHL &&
3666       N0.getOperand(1).getOpcode() == ISD::Constant) {
3667     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3668     uint64_t c2 = N1C->getZExtValue();
3669     if (c1 + c2 >= OpSizeInBits)
3670       return DAG.getConstant(0, VT);
3671     return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
3672                        DAG.getConstant(c1 + c2, N1.getValueType()));
3673   }
3674
3675   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
3676   // For this to be valid, the second form must not preserve any of the bits
3677   // that are shifted out by the inner shift in the first form.  This means
3678   // the outer shift size must be >= the number of bits added by the ext.
3679   // As a corollary, we don't care what kind of ext it is.
3680   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
3681               N0.getOpcode() == ISD::ANY_EXTEND ||
3682               N0.getOpcode() == ISD::SIGN_EXTEND) &&
3683       N0.getOperand(0).getOpcode() == ISD::SHL &&
3684       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3685     uint64_t c1 =
3686       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3687     uint64_t c2 = N1C->getZExtValue();
3688     EVT InnerShiftVT = N0.getOperand(0).getValueType();
3689     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3690     if (c2 >= OpSizeInBits - InnerShiftSize) {
3691       if (c1 + c2 >= OpSizeInBits)
3692         return DAG.getConstant(0, VT);
3693       return DAG.getNode(ISD::SHL, SDLoc(N0), VT,
3694                          DAG.getNode(N0.getOpcode(), SDLoc(N0), VT,
3695                                      N0.getOperand(0)->getOperand(0)),
3696                          DAG.getConstant(c1 + c2, N1.getValueType()));
3697     }
3698   }
3699
3700   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
3701   //                               (and (srl x, (sub c1, c2), MASK)
3702   // Only fold this if the inner shift has no other uses -- if it does, folding
3703   // this will increase the total number of instructions.
3704   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse() &&
3705       N0.getOperand(1).getOpcode() == ISD::Constant) {
3706     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3707     if (c1 < VT.getSizeInBits()) {
3708       uint64_t c2 = N1C->getZExtValue();
3709       APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
3710                                          VT.getSizeInBits() - c1);
3711       SDValue Shift;
3712       if (c2 > c1) {
3713         Mask = Mask.shl(c2-c1);
3714         Shift = DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
3715                             DAG.getConstant(c2-c1, N1.getValueType()));
3716       } else {
3717         Mask = Mask.lshr(c1-c2);
3718         Shift = DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
3719                             DAG.getConstant(c1-c2, N1.getValueType()));
3720       }
3721       return DAG.getNode(ISD::AND, SDLoc(N0), VT, Shift,
3722                          DAG.getConstant(Mask, VT));
3723     }
3724   }
3725   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
3726   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
3727     SDValue HiBitsMask =
3728       DAG.getConstant(APInt::getHighBitsSet(VT.getSizeInBits(),
3729                                             VT.getSizeInBits() -
3730                                               N1C->getZExtValue()),
3731                       VT);
3732     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
3733                        HiBitsMask);
3734   }
3735
3736   if (N1C) {
3737     SDValue NewSHL = visitShiftByConstant(N, N1C->getZExtValue());
3738     if (NewSHL.getNode())
3739       return NewSHL;
3740   }
3741
3742   return SDValue();
3743 }
3744
3745 SDValue DAGCombiner::visitSRA(SDNode *N) {
3746   SDValue N0 = N->getOperand(0);
3747   SDValue N1 = N->getOperand(1);
3748   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3749   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3750   EVT VT = N0.getValueType();
3751   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3752
3753   // fold (sra c1, c2) -> (sra c1, c2)
3754   if (N0C && N1C)
3755     return DAG.FoldConstantArithmetic(ISD::SRA, VT, N0C, N1C);
3756   // fold (sra 0, x) -> 0
3757   if (N0C && N0C->isNullValue())
3758     return N0;
3759   // fold (sra -1, x) -> -1
3760   if (N0C && N0C->isAllOnesValue())
3761     return N0;
3762   // fold (sra x, (setge c, size(x))) -> undef
3763   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3764     return DAG.getUNDEF(VT);
3765   // fold (sra x, 0) -> x
3766   if (N1C && N1C->isNullValue())
3767     return N0;
3768   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
3769   // sext_inreg.
3770   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
3771     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
3772     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
3773     if (VT.isVector())
3774       ExtVT = EVT::getVectorVT(*DAG.getContext(),
3775                                ExtVT, VT.getVectorNumElements());
3776     if ((!LegalOperations ||
3777          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
3778       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
3779                          N0.getOperand(0), DAG.getValueType(ExtVT));
3780   }
3781
3782   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
3783   if (N1C && N0.getOpcode() == ISD::SRA) {
3784     if (ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3785       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
3786       if (Sum >= OpSizeInBits) Sum = OpSizeInBits-1;
3787       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0.getOperand(0),
3788                          DAG.getConstant(Sum, N1C->getValueType(0)));
3789     }
3790   }
3791
3792   // fold (sra (shl X, m), (sub result_size, n))
3793   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
3794   // result_size - n != m.
3795   // If truncate is free for the target sext(shl) is likely to result in better
3796   // code.
3797   if (N0.getOpcode() == ISD::SHL) {
3798     // Get the two constanst of the shifts, CN0 = m, CN = n.
3799     const ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3800     if (N01C && N1C) {
3801       // Determine what the truncate's result bitsize and type would be.
3802       EVT TruncVT =
3803         EVT::getIntegerVT(*DAG.getContext(),
3804                           OpSizeInBits - N1C->getZExtValue());
3805       // Determine the residual right-shift amount.
3806       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
3807
3808       // If the shift is not a no-op (in which case this should be just a sign
3809       // extend already), the truncated to type is legal, sign_extend is legal
3810       // on that type, and the truncate to that type is both legal and free,
3811       // perform the transform.
3812       if ((ShiftAmt > 0) &&
3813           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
3814           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
3815           TLI.isTruncateFree(VT, TruncVT)) {
3816
3817           SDValue Amt = DAG.getConstant(ShiftAmt,
3818               getShiftAmountTy(N0.getOperand(0).getValueType()));
3819           SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0), VT,
3820                                       N0.getOperand(0), Amt);
3821           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), TruncVT,
3822                                       Shift);
3823           return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N),
3824                              N->getValueType(0), Trunc);
3825       }
3826     }
3827   }
3828
3829   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
3830   if (N1.getOpcode() == ISD::TRUNCATE &&
3831       N1.getOperand(0).getOpcode() == ISD::AND &&
3832       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3833     SDValue N101 = N1.getOperand(0).getOperand(1);
3834     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3835       EVT TruncVT = N1.getValueType();
3836       SDValue N100 = N1.getOperand(0).getOperand(0);
3837       APInt TruncC = N101C->getAPIntValue();
3838       TruncC = TruncC.trunc(TruncVT.getScalarType().getSizeInBits());
3839       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0,
3840                          DAG.getNode(ISD::AND, SDLoc(N),
3841                                      TruncVT,
3842                                      DAG.getNode(ISD::TRUNCATE,
3843                                                  SDLoc(N),
3844                                                  TruncVT, N100),
3845                                      DAG.getConstant(TruncC, TruncVT)));
3846     }
3847   }
3848
3849   // fold (sra (trunc (sr x, c1)), c2) -> (trunc (sra x, c1+c2))
3850   //      if c1 is equal to the number of bits the trunc removes
3851   if (N0.getOpcode() == ISD::TRUNCATE &&
3852       (N0.getOperand(0).getOpcode() == ISD::SRL ||
3853        N0.getOperand(0).getOpcode() == ISD::SRA) &&
3854       N0.getOperand(0).hasOneUse() &&
3855       N0.getOperand(0).getOperand(1).hasOneUse() &&
3856       N1C && isa<ConstantSDNode>(N0.getOperand(0).getOperand(1))) {
3857     EVT LargeVT = N0.getOperand(0).getValueType();
3858     ConstantSDNode *LargeShiftAmt =
3859       cast<ConstantSDNode>(N0.getOperand(0).getOperand(1));
3860
3861     if (LargeVT.getScalarType().getSizeInBits() - OpSizeInBits ==
3862         LargeShiftAmt->getZExtValue()) {
3863       SDValue Amt =
3864         DAG.getConstant(LargeShiftAmt->getZExtValue() + N1C->getZExtValue(),
3865               getShiftAmountTy(N0.getOperand(0).getOperand(0).getValueType()));
3866       SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), LargeVT,
3867                                 N0.getOperand(0).getOperand(0), Amt);
3868       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, SRA);
3869     }
3870   }
3871
3872   // Simplify, based on bits shifted out of the LHS.
3873   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3874     return SDValue(N, 0);
3875
3876
3877   // If the sign bit is known to be zero, switch this to a SRL.
3878   if (DAG.SignBitIsZero(N0))
3879     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, N1);
3880
3881   if (N1C) {
3882     SDValue NewSRA = visitShiftByConstant(N, N1C->getZExtValue());
3883     if (NewSRA.getNode())
3884       return NewSRA;
3885   }
3886
3887   return SDValue();
3888 }
3889
3890 SDValue DAGCombiner::visitSRL(SDNode *N) {
3891   SDValue N0 = N->getOperand(0);
3892   SDValue N1 = N->getOperand(1);
3893   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3894   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3895   EVT VT = N0.getValueType();
3896   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3897
3898   // fold (srl c1, c2) -> c1 >>u c2
3899   if (N0C && N1C)
3900     return DAG.FoldConstantArithmetic(ISD::SRL, VT, N0C, N1C);
3901   // fold (srl 0, x) -> 0
3902   if (N0C && N0C->isNullValue())
3903     return N0;
3904   // fold (srl x, c >= size(x)) -> undef
3905   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3906     return DAG.getUNDEF(VT);
3907   // fold (srl x, 0) -> x
3908   if (N1C && N1C->isNullValue())
3909     return N0;
3910   // if (srl x, c) is known to be zero, return 0
3911   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
3912                                    APInt::getAllOnesValue(OpSizeInBits)))
3913     return DAG.getConstant(0, VT);
3914
3915   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
3916   if (N1C && N0.getOpcode() == ISD::SRL &&
3917       N0.getOperand(1).getOpcode() == ISD::Constant) {
3918     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3919     uint64_t c2 = N1C->getZExtValue();
3920     if (c1 + c2 >= OpSizeInBits)
3921       return DAG.getConstant(0, VT);
3922     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
3923                        DAG.getConstant(c1 + c2, N1.getValueType()));
3924   }
3925
3926   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
3927   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
3928       N0.getOperand(0).getOpcode() == ISD::SRL &&
3929       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3930     uint64_t c1 =
3931       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3932     uint64_t c2 = N1C->getZExtValue();
3933     EVT InnerShiftVT = N0.getOperand(0).getValueType();
3934     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
3935     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3936     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
3937     if (c1 + OpSizeInBits == InnerShiftSize) {
3938       if (c1 + c2 >= InnerShiftSize)
3939         return DAG.getConstant(0, VT);
3940       return DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT,
3941                          DAG.getNode(ISD::SRL, SDLoc(N0), InnerShiftVT,
3942                                      N0.getOperand(0)->getOperand(0),
3943                                      DAG.getConstant(c1 + c2, ShiftCountVT)));
3944     }
3945   }
3946
3947   // fold (srl (shl x, c), c) -> (and x, cst2)
3948   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1 &&
3949       N0.getValueSizeInBits() <= 64) {
3950     uint64_t ShAmt = N1C->getZExtValue()+64-N0.getValueSizeInBits();
3951     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
3952                        DAG.getConstant(~0ULL >> ShAmt, VT));
3953   }
3954
3955   // fold (srl (anyextend x), c) -> (and (anyextend (srl x, c)), mask)
3956   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
3957     // Shifting in all undef bits?
3958     EVT SmallVT = N0.getOperand(0).getValueType();
3959     if (N1C->getZExtValue() >= SmallVT.getSizeInBits())
3960       return DAG.getUNDEF(VT);
3961
3962     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
3963       uint64_t ShiftAmt = N1C->getZExtValue();
3964       SDValue SmallShift = DAG.getNode(ISD::SRL, SDLoc(N0), SmallVT,
3965                                        N0.getOperand(0),
3966                           DAG.getConstant(ShiftAmt, getShiftAmountTy(SmallVT)));
3967       AddToWorkList(SmallShift.getNode());
3968       APInt Mask = APInt::getAllOnesValue(VT.getSizeInBits()).lshr(ShiftAmt);
3969       return DAG.getNode(ISD::AND, SDLoc(N), VT,
3970                          DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, SmallShift),
3971                          DAG.getConstant(Mask, VT));
3972     }
3973   }
3974
3975   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
3976   // bit, which is unmodified by sra.
3977   if (N1C && N1C->getZExtValue() + 1 == VT.getSizeInBits()) {
3978     if (N0.getOpcode() == ISD::SRA)
3979       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0), N1);
3980   }
3981
3982   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
3983   if (N1C && N0.getOpcode() == ISD::CTLZ &&
3984       N1C->getAPIntValue() == Log2_32(VT.getSizeInBits())) {
3985     APInt KnownZero, KnownOne;
3986     DAG.ComputeMaskedBits(N0.getOperand(0), KnownZero, KnownOne);
3987
3988     // If any of the input bits are KnownOne, then the input couldn't be all
3989     // zeros, thus the result of the srl will always be zero.
3990     if (KnownOne.getBoolValue()) return DAG.getConstant(0, VT);
3991
3992     // If all of the bits input the to ctlz node are known to be zero, then
3993     // the result of the ctlz is "32" and the result of the shift is one.
3994     APInt UnknownBits = ~KnownZero;
3995     if (UnknownBits == 0) return DAG.getConstant(1, VT);
3996
3997     // Otherwise, check to see if there is exactly one bit input to the ctlz.
3998     if ((UnknownBits & (UnknownBits - 1)) == 0) {
3999       // Okay, we know that only that the single bit specified by UnknownBits
4000       // could be set on input to the CTLZ node. If this bit is set, the SRL
4001       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
4002       // to an SRL/XOR pair, which is likely to simplify more.
4003       unsigned ShAmt = UnknownBits.countTrailingZeros();
4004       SDValue Op = N0.getOperand(0);
4005
4006       if (ShAmt) {
4007         Op = DAG.getNode(ISD::SRL, SDLoc(N0), VT, Op,
4008                   DAG.getConstant(ShAmt, getShiftAmountTy(Op.getValueType())));
4009         AddToWorkList(Op.getNode());
4010       }
4011
4012       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
4013                          Op, DAG.getConstant(1, VT));
4014     }
4015   }
4016
4017   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
4018   if (N1.getOpcode() == ISD::TRUNCATE &&
4019       N1.getOperand(0).getOpcode() == ISD::AND &&
4020       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
4021     SDValue N101 = N1.getOperand(0).getOperand(1);
4022     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
4023       EVT TruncVT = N1.getValueType();
4024       SDValue N100 = N1.getOperand(0).getOperand(0);
4025       APInt TruncC = N101C->getAPIntValue();
4026       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
4027       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0,
4028                          DAG.getNode(ISD::AND, SDLoc(N),
4029                                      TruncVT,
4030                                      DAG.getNode(ISD::TRUNCATE,
4031                                                  SDLoc(N),
4032                                                  TruncVT, N100),
4033                                      DAG.getConstant(TruncC, TruncVT)));
4034     }
4035   }
4036
4037   // fold operands of srl based on knowledge that the low bits are not
4038   // demanded.
4039   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4040     return SDValue(N, 0);
4041
4042   if (N1C) {
4043     SDValue NewSRL = visitShiftByConstant(N, N1C->getZExtValue());
4044     if (NewSRL.getNode())
4045       return NewSRL;
4046   }
4047
4048   // Attempt to convert a srl of a load into a narrower zero-extending load.
4049   SDValue NarrowLoad = ReduceLoadWidth(N);
4050   if (NarrowLoad.getNode())
4051     return NarrowLoad;
4052
4053   // Here is a common situation. We want to optimize:
4054   //
4055   //   %a = ...
4056   //   %b = and i32 %a, 2
4057   //   %c = srl i32 %b, 1
4058   //   brcond i32 %c ...
4059   //
4060   // into
4061   //
4062   //   %a = ...
4063   //   %b = and %a, 2
4064   //   %c = setcc eq %b, 0
4065   //   brcond %c ...
4066   //
4067   // However when after the source operand of SRL is optimized into AND, the SRL
4068   // itself may not be optimized further. Look for it and add the BRCOND into
4069   // the worklist.
4070   if (N->hasOneUse()) {
4071     SDNode *Use = *N->use_begin();
4072     if (Use->getOpcode() == ISD::BRCOND)
4073       AddToWorkList(Use);
4074     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
4075       // Also look pass the truncate.
4076       Use = *Use->use_begin();
4077       if (Use->getOpcode() == ISD::BRCOND)
4078         AddToWorkList(Use);
4079     }
4080   }
4081
4082   return SDValue();
4083 }
4084
4085 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
4086   SDValue N0 = N->getOperand(0);
4087   EVT VT = N->getValueType(0);
4088
4089   // fold (ctlz c1) -> c2
4090   if (isa<ConstantSDNode>(N0))
4091     return DAG.getNode(ISD::CTLZ, SDLoc(N), VT, N0);
4092   return SDValue();
4093 }
4094
4095 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
4096   SDValue N0 = N->getOperand(0);
4097   EVT VT = N->getValueType(0);
4098
4099   // fold (ctlz_zero_undef c1) -> c2
4100   if (isa<ConstantSDNode>(N0))
4101     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4102   return SDValue();
4103 }
4104
4105 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
4106   SDValue N0 = N->getOperand(0);
4107   EVT VT = N->getValueType(0);
4108
4109   // fold (cttz c1) -> c2
4110   if (isa<ConstantSDNode>(N0))
4111     return DAG.getNode(ISD::CTTZ, SDLoc(N), VT, N0);
4112   return SDValue();
4113 }
4114
4115 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
4116   SDValue N0 = N->getOperand(0);
4117   EVT VT = N->getValueType(0);
4118
4119   // fold (cttz_zero_undef c1) -> c2
4120   if (isa<ConstantSDNode>(N0))
4121     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4122   return SDValue();
4123 }
4124
4125 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
4126   SDValue N0 = N->getOperand(0);
4127   EVT VT = N->getValueType(0);
4128
4129   // fold (ctpop c1) -> c2
4130   if (isa<ConstantSDNode>(N0))
4131     return DAG.getNode(ISD::CTPOP, SDLoc(N), VT, N0);
4132   return SDValue();
4133 }
4134
4135 SDValue DAGCombiner::visitSELECT(SDNode *N) {
4136   SDValue N0 = N->getOperand(0);
4137   SDValue N1 = N->getOperand(1);
4138   SDValue N2 = N->getOperand(2);
4139   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4140   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4141   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
4142   EVT VT = N->getValueType(0);
4143   EVT VT0 = N0.getValueType();
4144
4145   // fold (select C, X, X) -> X
4146   if (N1 == N2)
4147     return N1;
4148   // fold (select true, X, Y) -> X
4149   if (N0C && !N0C->isNullValue())
4150     return N1;
4151   // fold (select false, X, Y) -> Y
4152   if (N0C && N0C->isNullValue())
4153     return N2;
4154   // fold (select C, 1, X) -> (or C, X)
4155   if (VT == MVT::i1 && N1C && N1C->getAPIntValue() == 1)
4156     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4157   // fold (select C, 0, 1) -> (xor C, 1)
4158   if (VT.isInteger() &&
4159       (VT0 == MVT::i1 ||
4160        (VT0.isInteger() &&
4161         TLI.getBooleanContents(false) ==
4162         TargetLowering::ZeroOrOneBooleanContent)) &&
4163       N1C && N2C && N1C->isNullValue() && N2C->getAPIntValue() == 1) {
4164     SDValue XORNode;
4165     if (VT == VT0)
4166       return DAG.getNode(ISD::XOR, SDLoc(N), VT0,
4167                          N0, DAG.getConstant(1, VT0));
4168     XORNode = DAG.getNode(ISD::XOR, SDLoc(N0), VT0,
4169                           N0, DAG.getConstant(1, VT0));
4170     AddToWorkList(XORNode.getNode());
4171     if (VT.bitsGT(VT0))
4172       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, XORNode);
4173     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, XORNode);
4174   }
4175   // fold (select C, 0, X) -> (and (not C), X)
4176   if (VT == VT0 && VT == MVT::i1 && N1C && N1C->isNullValue()) {
4177     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4178     AddToWorkList(NOTNode.getNode());
4179     return DAG.getNode(ISD::AND, SDLoc(N), VT, NOTNode, N2);
4180   }
4181   // fold (select C, X, 1) -> (or (not C), X)
4182   if (VT == VT0 && VT == MVT::i1 && N2C && N2C->getAPIntValue() == 1) {
4183     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4184     AddToWorkList(NOTNode.getNode());
4185     return DAG.getNode(ISD::OR, SDLoc(N), VT, NOTNode, N1);
4186   }
4187   // fold (select C, X, 0) -> (and C, X)
4188   if (VT == MVT::i1 && N2C && N2C->isNullValue())
4189     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4190   // fold (select X, X, Y) -> (or X, Y)
4191   // fold (select X, 1, Y) -> (or X, Y)
4192   if (VT == MVT::i1 && (N0 == N1 || (N1C && N1C->getAPIntValue() == 1)))
4193     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4194   // fold (select X, Y, X) -> (and X, Y)
4195   // fold (select X, Y, 0) -> (and X, Y)
4196   if (VT == MVT::i1 && (N0 == N2 || (N2C && N2C->getAPIntValue() == 0)))
4197     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4198
4199   // If we can fold this based on the true/false value, do so.
4200   if (SimplifySelectOps(N, N1, N2))
4201     return SDValue(N, 0);  // Don't revisit N.
4202
4203   // fold selects based on a setcc into other things, such as min/max/abs
4204   if (N0.getOpcode() == ISD::SETCC) {
4205     // FIXME:
4206     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
4207     // having to say they don't support SELECT_CC on every type the DAG knows
4208     // about, since there is no way to mark an opcode illegal at all value types
4209     if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other) &&
4210         TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT))
4211       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT,
4212                          N0.getOperand(0), N0.getOperand(1),
4213                          N1, N2, N0.getOperand(2));
4214     return SimplifySelect(SDLoc(N), N0, N1, N2);
4215   }
4216
4217   return SDValue();
4218 }
4219
4220 SDValue DAGCombiner::visitVSELECT(SDNode *N) {
4221   SDValue N0 = N->getOperand(0);
4222   SDValue N1 = N->getOperand(1);
4223   SDValue N2 = N->getOperand(2);
4224   SDLoc DL(N);
4225
4226   // Canonicalize integer abs.
4227   // vselect (setg[te] X,  0),  X, -X ->
4228   // vselect (setgt    X, -1),  X, -X ->
4229   // vselect (setl[te] X,  0), -X,  X ->
4230   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
4231   if (N0.getOpcode() == ISD::SETCC) {
4232     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
4233     ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
4234     bool isAbs = false;
4235     bool RHSIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
4236
4237     if (((RHSIsAllZeros && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
4238          (ISD::isBuildVectorAllOnes(RHS.getNode()) && CC == ISD::SETGT)) &&
4239         N1 == LHS && N2.getOpcode() == ISD::SUB && N1 == N2.getOperand(1))
4240       isAbs = ISD::isBuildVectorAllZeros(N2.getOperand(0).getNode());
4241     else if ((RHSIsAllZeros && (CC == ISD::SETLT || CC == ISD::SETLE)) &&
4242              N2 == LHS && N1.getOpcode() == ISD::SUB && N2 == N1.getOperand(1))
4243       isAbs = ISD::isBuildVectorAllZeros(N1.getOperand(0).getNode());
4244
4245     if (isAbs) {
4246       EVT VT = LHS.getValueType();
4247       SDValue Shift = DAG.getNode(
4248           ISD::SRA, DL, VT, LHS,
4249           DAG.getConstant(VT.getScalarType().getSizeInBits() - 1, VT));
4250       SDValue Add = DAG.getNode(ISD::ADD, DL, VT, LHS, Shift);
4251       AddToWorkList(Shift.getNode());
4252       AddToWorkList(Add.getNode());
4253       return DAG.getNode(ISD::XOR, DL, VT, Add, Shift);
4254     }
4255   }
4256
4257   return SDValue();
4258 }
4259
4260 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
4261   SDValue N0 = N->getOperand(0);
4262   SDValue N1 = N->getOperand(1);
4263   SDValue N2 = N->getOperand(2);
4264   SDValue N3 = N->getOperand(3);
4265   SDValue N4 = N->getOperand(4);
4266   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
4267
4268   // fold select_cc lhs, rhs, x, x, cc -> x
4269   if (N2 == N3)
4270     return N2;
4271
4272   // Determine if the condition we're dealing with is constant
4273   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
4274                               N0, N1, CC, SDLoc(N), false);
4275   if (SCC.getNode()) {
4276     AddToWorkList(SCC.getNode());
4277
4278     if (ConstantSDNode *SCCC = dyn_cast<ConstantSDNode>(SCC.getNode())) {
4279       if (!SCCC->isNullValue())
4280         return N2;    // cond always true -> true val
4281       else
4282         return N3;    // cond always false -> false val
4283     }
4284
4285     // Fold to a simpler select_cc
4286     if (SCC.getOpcode() == ISD::SETCC)
4287       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), N2.getValueType(),
4288                          SCC.getOperand(0), SCC.getOperand(1), N2, N3,
4289                          SCC.getOperand(2));
4290   }
4291
4292   // If we can fold this based on the true/false value, do so.
4293   if (SimplifySelectOps(N, N2, N3))
4294     return SDValue(N, 0);  // Don't revisit N.
4295
4296   // fold select_cc into other things, such as min/max/abs
4297   return SimplifySelectCC(SDLoc(N), N0, N1, N2, N3, CC);
4298 }
4299
4300 SDValue DAGCombiner::visitSETCC(SDNode *N) {
4301   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
4302                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
4303                        SDLoc(N));
4304 }
4305
4306 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
4307 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
4308 // transformation. Returns true if extension are possible and the above
4309 // mentioned transformation is profitable.
4310 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
4311                                     unsigned ExtOpc,
4312                                     SmallVector<SDNode*, 4> &ExtendNodes,
4313                                     const TargetLowering &TLI) {
4314   bool HasCopyToRegUses = false;
4315   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
4316   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
4317                             UE = N0.getNode()->use_end();
4318        UI != UE; ++UI) {
4319     SDNode *User = *UI;
4320     if (User == N)
4321       continue;
4322     if (UI.getUse().getResNo() != N0.getResNo())
4323       continue;
4324     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
4325     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
4326       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
4327       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
4328         // Sign bits will be lost after a zext.
4329         return false;
4330       bool Add = false;
4331       for (unsigned i = 0; i != 2; ++i) {
4332         SDValue UseOp = User->getOperand(i);
4333         if (UseOp == N0)
4334           continue;
4335         if (!isa<ConstantSDNode>(UseOp))
4336           return false;
4337         Add = true;
4338       }
4339       if (Add)
4340         ExtendNodes.push_back(User);
4341       continue;
4342     }
4343     // If truncates aren't free and there are users we can't
4344     // extend, it isn't worthwhile.
4345     if (!isTruncFree)
4346       return false;
4347     // Remember if this value is live-out.
4348     if (User->getOpcode() == ISD::CopyToReg)
4349       HasCopyToRegUses = true;
4350   }
4351
4352   if (HasCopyToRegUses) {
4353     bool BothLiveOut = false;
4354     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
4355          UI != UE; ++UI) {
4356       SDUse &Use = UI.getUse();
4357       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
4358         BothLiveOut = true;
4359         break;
4360       }
4361     }
4362     if (BothLiveOut)
4363       // Both unextended and extended values are live out. There had better be
4364       // a good reason for the transformation.
4365       return ExtendNodes.size();
4366   }
4367   return true;
4368 }
4369
4370 void DAGCombiner::ExtendSetCCUses(SmallVector<SDNode*, 4> SetCCs,
4371                                   SDValue Trunc, SDValue ExtLoad, SDLoc DL,
4372                                   ISD::NodeType ExtType) {
4373   // Extend SetCC uses if necessary.
4374   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
4375     SDNode *SetCC = SetCCs[i];
4376     SmallVector<SDValue, 4> Ops;
4377
4378     for (unsigned j = 0; j != 2; ++j) {
4379       SDValue SOp = SetCC->getOperand(j);
4380       if (SOp == Trunc)
4381         Ops.push_back(ExtLoad);
4382       else
4383         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
4384     }
4385
4386     Ops.push_back(SetCC->getOperand(2));
4387     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0),
4388                                  &Ops[0], Ops.size()));
4389   }
4390 }
4391
4392 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
4393   SDValue N0 = N->getOperand(0);
4394   EVT VT = N->getValueType(0);
4395
4396   // fold (sext c1) -> c1
4397   if (isa<ConstantSDNode>(N0))
4398     return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, N0);
4399
4400   // fold (sext (sext x)) -> (sext x)
4401   // fold (sext (aext x)) -> (sext x)
4402   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4403     return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT,
4404                        N0.getOperand(0));
4405
4406   if (N0.getOpcode() == ISD::TRUNCATE) {
4407     // fold (sext (truncate (load x))) -> (sext (smaller load x))
4408     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
4409     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4410     if (NarrowLoad.getNode()) {
4411       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4412       if (NarrowLoad.getNode() != N0.getNode()) {
4413         CombineTo(N0.getNode(), NarrowLoad);
4414         // CombineTo deleted the truncate, if needed, but not what's under it.
4415         AddToWorkList(oye);
4416       }
4417       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4418     }
4419
4420     // See if the value being truncated is already sign extended.  If so, just
4421     // eliminate the trunc/sext pair.
4422     SDValue Op = N0.getOperand(0);
4423     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
4424     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
4425     unsigned DestBits = VT.getScalarType().getSizeInBits();
4426     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
4427
4428     if (OpBits == DestBits) {
4429       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
4430       // bits, it is already ready.
4431       if (NumSignBits > DestBits-MidBits)
4432         return Op;
4433     } else if (OpBits < DestBits) {
4434       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
4435       // bits, just sext from i32.
4436       if (NumSignBits > OpBits-MidBits)
4437         return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, Op);
4438     } else {
4439       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
4440       // bits, just truncate to i32.
4441       if (NumSignBits > OpBits-MidBits)
4442         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
4443     }
4444
4445     // fold (sext (truncate x)) -> (sextinreg x).
4446     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
4447                                                  N0.getValueType())) {
4448       if (OpBits < DestBits)
4449         Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N0), VT, Op);
4450       else if (OpBits > DestBits)
4451         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT, Op);
4452       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, Op,
4453                          DAG.getValueType(N0.getValueType()));
4454     }
4455   }
4456
4457   // fold (sext (load x)) -> (sext (truncate (sextload x)))
4458   // None of the supported targets knows how to perform load and sign extend
4459   // on vectors in one instruction.  We only perform this transformation on
4460   // scalars.
4461   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4462       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4463        TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()))) {
4464     bool DoXform = true;
4465     SmallVector<SDNode*, 4> SetCCs;
4466     if (!N0.hasOneUse())
4467       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
4468     if (DoXform) {
4469       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4470       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
4471                                        LN0->getChain(),
4472                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4473                                        N0.getValueType(),
4474                                        LN0->isVolatile(), LN0->isNonTemporal(),
4475                                        LN0->getAlignment());
4476       CombineTo(N, ExtLoad);
4477       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
4478                                   N0.getValueType(), ExtLoad);
4479       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4480       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4481                       ISD::SIGN_EXTEND);
4482       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4483     }
4484   }
4485
4486   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
4487   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
4488   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4489       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4490     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4491     EVT MemVT = LN0->getMemoryVT();
4492     if ((!LegalOperations && !LN0->isVolatile()) ||
4493         TLI.isLoadExtLegal(ISD::SEXTLOAD, MemVT)) {
4494       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
4495                                        LN0->getChain(),
4496                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4497                                        MemVT,
4498                                        LN0->isVolatile(), LN0->isNonTemporal(),
4499                                        LN0->getAlignment());
4500       CombineTo(N, ExtLoad);
4501       CombineTo(N0.getNode(),
4502                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
4503                             N0.getValueType(), ExtLoad),
4504                 ExtLoad.getValue(1));
4505       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4506     }
4507   }
4508
4509   // fold (sext (and/or/xor (load x), cst)) ->
4510   //      (and/or/xor (sextload x), (sext cst))
4511   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4512        N0.getOpcode() == ISD::XOR) &&
4513       isa<LoadSDNode>(N0.getOperand(0)) &&
4514       N0.getOperand(1).getOpcode() == ISD::Constant &&
4515       TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()) &&
4516       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4517     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4518     if (LN0->getExtensionType() != ISD::ZEXTLOAD) {
4519       bool DoXform = true;
4520       SmallVector<SDNode*, 4> SetCCs;
4521       if (!N0.hasOneUse())
4522         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
4523                                           SetCCs, TLI);
4524       if (DoXform) {
4525         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(LN0), VT,
4526                                          LN0->getChain(), LN0->getBasePtr(),
4527                                          LN0->getPointerInfo(),
4528                                          LN0->getMemoryVT(),
4529                                          LN0->isVolatile(),
4530                                          LN0->isNonTemporal(),
4531                                          LN0->getAlignment());
4532         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4533         Mask = Mask.sext(VT.getSizeInBits());
4534         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
4535                                   ExtLoad, DAG.getConstant(Mask, VT));
4536         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4537                                     SDLoc(N0.getOperand(0)),
4538                                     N0.getOperand(0).getValueType(), ExtLoad);
4539         CombineTo(N, And);
4540         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4541         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4542                         ISD::SIGN_EXTEND);
4543         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4544       }
4545     }
4546   }
4547
4548   if (N0.getOpcode() == ISD::SETCC) {
4549     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
4550     // Only do this before legalize for now.
4551     if (VT.isVector() && !LegalOperations &&
4552         TLI.getBooleanContents(true) ==
4553           TargetLowering::ZeroOrNegativeOneBooleanContent) {
4554       EVT N0VT = N0.getOperand(0).getValueType();
4555       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
4556       // of the same size as the compared operands. Only optimize sext(setcc())
4557       // if this is the case.
4558       EVT SVT = getSetCCResultType(N0VT);
4559
4560       // We know that the # elements of the results is the same as the
4561       // # elements of the compare (and the # elements of the compare result
4562       // for that matter).  Check to see that they are the same size.  If so,
4563       // we know that the element size of the sext'd result matches the
4564       // element size of the compare operands.
4565       if (VT.getSizeInBits() == SVT.getSizeInBits())
4566         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
4567                              N0.getOperand(1),
4568                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
4569
4570       // If the desired elements are smaller or larger than the source
4571       // elements we can use a matching integer vector type and then
4572       // truncate/sign extend
4573       EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
4574       if (SVT == MatchingVectorType) {
4575         SDValue VsetCC = DAG.getSetCC(SDLoc(N), MatchingVectorType,
4576                                N0.getOperand(0), N0.getOperand(1),
4577                                cast<CondCodeSDNode>(N0.getOperand(2))->get());
4578         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
4579       }
4580     }
4581
4582     // sext(setcc x, y, cc) -> (select_cc x, y, -1, 0, cc)
4583     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
4584     SDValue NegOne =
4585       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), VT);
4586     SDValue SCC =
4587       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
4588                        NegOne, DAG.getConstant(0, VT),
4589                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4590     if (SCC.getNode()) return SCC;
4591     if (!VT.isVector() &&
4592         (!LegalOperations ||
4593          TLI.isOperationLegal(ISD::SETCC, getSetCCResultType(VT)))) {
4594       return DAG.getSelect(SDLoc(N), VT,
4595                            DAG.getSetCC(SDLoc(N),
4596                                         getSetCCResultType(VT),
4597                                         N0.getOperand(0), N0.getOperand(1),
4598                                         cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4599                            NegOne, DAG.getConstant(0, VT));
4600     }
4601   }
4602
4603   // fold (sext x) -> (zext x) if the sign bit is known zero.
4604   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
4605       DAG.SignBitIsZero(N0))
4606     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, N0);
4607
4608   return SDValue();
4609 }
4610
4611 // isTruncateOf - If N is a truncate of some other value, return true, record
4612 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
4613 // This function computes KnownZero to avoid a duplicated call to
4614 // ComputeMaskedBits in the caller.
4615 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
4616                          APInt &KnownZero) {
4617   APInt KnownOne;
4618   if (N->getOpcode() == ISD::TRUNCATE) {
4619     Op = N->getOperand(0);
4620     DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4621     return true;
4622   }
4623
4624   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
4625       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
4626     return false;
4627
4628   SDValue Op0 = N->getOperand(0);
4629   SDValue Op1 = N->getOperand(1);
4630   assert(Op0.getValueType() == Op1.getValueType());
4631
4632   ConstantSDNode *COp0 = dyn_cast<ConstantSDNode>(Op0);
4633   ConstantSDNode *COp1 = dyn_cast<ConstantSDNode>(Op1);
4634   if (COp0 && COp0->isNullValue())
4635     Op = Op1;
4636   else if (COp1 && COp1->isNullValue())
4637     Op = Op0;
4638   else
4639     return false;
4640
4641   DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4642
4643   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
4644     return false;
4645
4646   return true;
4647 }
4648
4649 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
4650   SDValue N0 = N->getOperand(0);
4651   EVT VT = N->getValueType(0);
4652
4653   // fold (zext c1) -> c1
4654   if (isa<ConstantSDNode>(N0))
4655     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, N0);
4656   // fold (zext (zext x)) -> (zext x)
4657   // fold (zext (aext x)) -> (zext x)
4658   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4659     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT,
4660                        N0.getOperand(0));
4661
4662   // fold (zext (truncate x)) -> (zext x) or
4663   //      (zext (truncate x)) -> (truncate x)
4664   // This is valid when the truncated bits of x are already zero.
4665   // FIXME: We should extend this to work for vectors too.
4666   SDValue Op;
4667   APInt KnownZero;
4668   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
4669     APInt TruncatedBits =
4670       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
4671       APInt(Op.getValueSizeInBits(), 0) :
4672       APInt::getBitsSet(Op.getValueSizeInBits(),
4673                         N0.getValueSizeInBits(),
4674                         std::min(Op.getValueSizeInBits(),
4675                                  VT.getSizeInBits()));
4676     if (TruncatedBits == (KnownZero & TruncatedBits)) {
4677       if (VT.bitsGT(Op.getValueType()))
4678         return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, Op);
4679       if (VT.bitsLT(Op.getValueType()))
4680         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
4681
4682       return Op;
4683     }
4684   }
4685
4686   // fold (zext (truncate (load x))) -> (zext (smaller load x))
4687   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
4688   if (N0.getOpcode() == ISD::TRUNCATE) {
4689     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4690     if (NarrowLoad.getNode()) {
4691       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4692       if (NarrowLoad.getNode() != N0.getNode()) {
4693         CombineTo(N0.getNode(), NarrowLoad);
4694         // CombineTo deleted the truncate, if needed, but not what's under it.
4695         AddToWorkList(oye);
4696       }
4697       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4698     }
4699   }
4700
4701   // fold (zext (truncate x)) -> (and x, mask)
4702   if (N0.getOpcode() == ISD::TRUNCATE &&
4703       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
4704
4705     // fold (zext (truncate (load x))) -> (zext (smaller load x))
4706     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
4707     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4708     if (NarrowLoad.getNode()) {
4709       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4710       if (NarrowLoad.getNode() != N0.getNode()) {
4711         CombineTo(N0.getNode(), NarrowLoad);
4712         // CombineTo deleted the truncate, if needed, but not what's under it.
4713         AddToWorkList(oye);
4714       }
4715       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4716     }
4717
4718     SDValue Op = N0.getOperand(0);
4719     if (Op.getValueType().bitsLT(VT)) {
4720       Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, Op);
4721       AddToWorkList(Op.getNode());
4722     } else if (Op.getValueType().bitsGT(VT)) {
4723       Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
4724       AddToWorkList(Op.getNode());
4725     }
4726     return DAG.getZeroExtendInReg(Op, SDLoc(N),
4727                                   N0.getValueType().getScalarType());
4728   }
4729
4730   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
4731   // if either of the casts is not free.
4732   if (N0.getOpcode() == ISD::AND &&
4733       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
4734       N0.getOperand(1).getOpcode() == ISD::Constant &&
4735       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
4736                            N0.getValueType()) ||
4737        !TLI.isZExtFree(N0.getValueType(), VT))) {
4738     SDValue X = N0.getOperand(0).getOperand(0);
4739     if (X.getValueType().bitsLT(VT)) {
4740       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(X), VT, X);
4741     } else if (X.getValueType().bitsGT(VT)) {
4742       X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
4743     }
4744     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4745     Mask = Mask.zext(VT.getSizeInBits());
4746     return DAG.getNode(ISD::AND, SDLoc(N), VT,
4747                        X, DAG.getConstant(Mask, VT));
4748   }
4749
4750   // fold (zext (load x)) -> (zext (truncate (zextload x)))
4751   // None of the supported targets knows how to perform load and vector_zext
4752   // on vectors in one instruction.  We only perform this transformation on
4753   // scalars.
4754   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4755       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4756        TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
4757     bool DoXform = true;
4758     SmallVector<SDNode*, 4> SetCCs;
4759     if (!N0.hasOneUse())
4760       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
4761     if (DoXform) {
4762       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4763       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
4764                                        LN0->getChain(),
4765                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4766                                        N0.getValueType(),
4767                                        LN0->isVolatile(), LN0->isNonTemporal(),
4768                                        LN0->getAlignment());
4769       CombineTo(N, ExtLoad);
4770       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
4771                                   N0.getValueType(), ExtLoad);
4772       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4773
4774       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4775                       ISD::ZERO_EXTEND);
4776       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4777     }
4778   }
4779
4780   // fold (zext (and/or/xor (load x), cst)) ->
4781   //      (and/or/xor (zextload x), (zext cst))
4782   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4783        N0.getOpcode() == ISD::XOR) &&
4784       isa<LoadSDNode>(N0.getOperand(0)) &&
4785       N0.getOperand(1).getOpcode() == ISD::Constant &&
4786       TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()) &&
4787       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4788     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4789     if (LN0->getExtensionType() != ISD::SEXTLOAD) {
4790       bool DoXform = true;
4791       SmallVector<SDNode*, 4> SetCCs;
4792       if (!N0.hasOneUse())
4793         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::ZERO_EXTEND,
4794                                           SetCCs, TLI);
4795       if (DoXform) {
4796         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), VT,
4797                                          LN0->getChain(), LN0->getBasePtr(),
4798                                          LN0->getPointerInfo(),
4799                                          LN0->getMemoryVT(),
4800                                          LN0->isVolatile(),
4801                                          LN0->isNonTemporal(),
4802                                          LN0->getAlignment());
4803         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4804         Mask = Mask.zext(VT.getSizeInBits());
4805         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
4806                                   ExtLoad, DAG.getConstant(Mask, VT));
4807         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4808                                     SDLoc(N0.getOperand(0)),
4809                                     N0.getOperand(0).getValueType(), ExtLoad);
4810         CombineTo(N, And);
4811         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4812         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4813                         ISD::ZERO_EXTEND);
4814         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4815       }
4816     }
4817   }
4818
4819   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
4820   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
4821   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4822       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4823     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4824     EVT MemVT = LN0->getMemoryVT();
4825     if ((!LegalOperations && !LN0->isVolatile()) ||
4826         TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT)) {
4827       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
4828                                        LN0->getChain(),
4829                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4830                                        MemVT,
4831                                        LN0->isVolatile(), LN0->isNonTemporal(),
4832                                        LN0->getAlignment());
4833       CombineTo(N, ExtLoad);
4834       CombineTo(N0.getNode(),
4835                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0), N0.getValueType(),
4836                             ExtLoad),
4837                 ExtLoad.getValue(1));
4838       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4839     }
4840   }
4841
4842   if (N0.getOpcode() == ISD::SETCC) {
4843     if (!LegalOperations && VT.isVector()) {
4844       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
4845       // Only do this before legalize for now.
4846       EVT N0VT = N0.getOperand(0).getValueType();
4847       EVT EltVT = VT.getVectorElementType();
4848       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
4849                                     DAG.getConstant(1, EltVT));
4850       if (VT.getSizeInBits() == N0VT.getSizeInBits())
4851         // We know that the # elements of the results is the same as the
4852         // # elements of the compare (and the # elements of the compare result
4853         // for that matter).  Check to see that they are the same size.  If so,
4854         // we know that the element size of the sext'd result matches the
4855         // element size of the compare operands.
4856         return DAG.getNode(ISD::AND, SDLoc(N), VT,
4857                            DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
4858                                          N0.getOperand(1),
4859                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4860                            DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT,
4861                                        &OneOps[0], OneOps.size()));
4862
4863       // If the desired elements are smaller or larger than the source
4864       // elements we can use a matching integer vector type and then
4865       // truncate/sign extend
4866       EVT MatchingElementType =
4867         EVT::getIntegerVT(*DAG.getContext(),
4868                           N0VT.getScalarType().getSizeInBits());
4869       EVT MatchingVectorType =
4870         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4871                          N0VT.getVectorNumElements());
4872       SDValue VsetCC =
4873         DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
4874                       N0.getOperand(1),
4875                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
4876       return DAG.getNode(ISD::AND, SDLoc(N), VT,
4877                          DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT),
4878                          DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT,
4879                                      &OneOps[0], OneOps.size()));
4880     }
4881
4882     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
4883     SDValue SCC =
4884       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
4885                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
4886                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4887     if (SCC.getNode()) return SCC;
4888   }
4889
4890   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
4891   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
4892       isa<ConstantSDNode>(N0.getOperand(1)) &&
4893       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
4894       N0.hasOneUse()) {
4895     SDValue ShAmt = N0.getOperand(1);
4896     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
4897     if (N0.getOpcode() == ISD::SHL) {
4898       SDValue InnerZExt = N0.getOperand(0);
4899       // If the original shl may be shifting out bits, do not perform this
4900       // transformation.
4901       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
4902         InnerZExt.getOperand(0).getValueType().getSizeInBits();
4903       if (ShAmtVal > KnownZeroBits)
4904         return SDValue();
4905     }
4906
4907     SDLoc DL(N);
4908
4909     // Ensure that the shift amount is wide enough for the shifted value.
4910     if (VT.getSizeInBits() >= 256)
4911       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
4912
4913     return DAG.getNode(N0.getOpcode(), DL, VT,
4914                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
4915                        ShAmt);
4916   }
4917
4918   return SDValue();
4919 }
4920
4921 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
4922   SDValue N0 = N->getOperand(0);
4923   EVT VT = N->getValueType(0);
4924
4925   // fold (aext c1) -> c1
4926   if (isa<ConstantSDNode>(N0))
4927     return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, N0);
4928   // fold (aext (aext x)) -> (aext x)
4929   // fold (aext (zext x)) -> (zext x)
4930   // fold (aext (sext x)) -> (sext x)
4931   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
4932       N0.getOpcode() == ISD::ZERO_EXTEND ||
4933       N0.getOpcode() == ISD::SIGN_EXTEND)
4934     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, N0.getOperand(0));
4935
4936   // fold (aext (truncate (load x))) -> (aext (smaller load x))
4937   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
4938   if (N0.getOpcode() == ISD::TRUNCATE) {
4939     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4940     if (NarrowLoad.getNode()) {
4941       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4942       if (NarrowLoad.getNode() != N0.getNode()) {
4943         CombineTo(N0.getNode(), NarrowLoad);
4944         // CombineTo deleted the truncate, if needed, but not what's under it.
4945         AddToWorkList(oye);
4946       }
4947       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4948     }
4949   }
4950
4951   // fold (aext (truncate x))
4952   if (N0.getOpcode() == ISD::TRUNCATE) {
4953     SDValue TruncOp = N0.getOperand(0);
4954     if (TruncOp.getValueType() == VT)
4955       return TruncOp; // x iff x size == zext size.
4956     if (TruncOp.getValueType().bitsGT(VT))
4957       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, TruncOp);
4958     return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, TruncOp);
4959   }
4960
4961   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
4962   // if the trunc is not free.
4963   if (N0.getOpcode() == ISD::AND &&
4964       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
4965       N0.getOperand(1).getOpcode() == ISD::Constant &&
4966       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
4967                           N0.getValueType())) {
4968     SDValue X = N0.getOperand(0).getOperand(0);
4969     if (X.getValueType().bitsLT(VT)) {
4970       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, X);
4971     } else if (X.getValueType().bitsGT(VT)) {
4972       X = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, X);
4973     }
4974     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4975     Mask = Mask.zext(VT.getSizeInBits());
4976     return DAG.getNode(ISD::AND, SDLoc(N), VT,
4977                        X, DAG.getConstant(Mask, VT));
4978   }
4979
4980   // fold (aext (load x)) -> (aext (truncate (extload x)))
4981   // None of the supported targets knows how to perform load and any_ext
4982   // on vectors in one instruction.  We only perform this transformation on
4983   // scalars.
4984   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4985       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4986        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
4987     bool DoXform = true;
4988     SmallVector<SDNode*, 4> SetCCs;
4989     if (!N0.hasOneUse())
4990       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
4991     if (DoXform) {
4992       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4993       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
4994                                        LN0->getChain(),
4995                                        LN0->getBasePtr(), LN0->getPointerInfo(),
4996                                        N0.getValueType(),
4997                                        LN0->isVolatile(), LN0->isNonTemporal(),
4998                                        LN0->getAlignment());
4999       CombineTo(N, ExtLoad);
5000       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5001                                   N0.getValueType(), ExtLoad);
5002       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5003       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5004                       ISD::ANY_EXTEND);
5005       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5006     }
5007   }
5008
5009   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
5010   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
5011   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
5012   if (N0.getOpcode() == ISD::LOAD &&
5013       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5014       N0.hasOneUse()) {
5015     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5016     EVT MemVT = LN0->getMemoryVT();
5017     SDValue ExtLoad = DAG.getExtLoad(LN0->getExtensionType(), SDLoc(N),
5018                                      VT, LN0->getChain(), LN0->getBasePtr(),
5019                                      LN0->getPointerInfo(), MemVT,
5020                                      LN0->isVolatile(), LN0->isNonTemporal(),
5021                                      LN0->getAlignment());
5022     CombineTo(N, ExtLoad);
5023     CombineTo(N0.getNode(),
5024               DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5025                           N0.getValueType(), ExtLoad),
5026               ExtLoad.getValue(1));
5027     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5028   }
5029
5030   if (N0.getOpcode() == ISD::SETCC) {
5031     // aext(setcc) -> sext_in_reg(vsetcc) for vectors.
5032     // Only do this before legalize for now.
5033     if (VT.isVector() && !LegalOperations) {
5034       EVT N0VT = N0.getOperand(0).getValueType();
5035         // We know that the # elements of the results is the same as the
5036         // # elements of the compare (and the # elements of the compare result
5037         // for that matter).  Check to see that they are the same size.  If so,
5038         // we know that the element size of the sext'd result matches the
5039         // element size of the compare operands.
5040       if (VT.getSizeInBits() == N0VT.getSizeInBits())
5041         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5042                              N0.getOperand(1),
5043                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
5044       // If the desired elements are smaller or larger than the source
5045       // elements we can use a matching integer vector type and then
5046       // truncate/sign extend
5047       else {
5048         EVT MatchingElementType =
5049           EVT::getIntegerVT(*DAG.getContext(),
5050                             N0VT.getScalarType().getSizeInBits());
5051         EVT MatchingVectorType =
5052           EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
5053                            N0VT.getVectorNumElements());
5054         SDValue VsetCC =
5055           DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
5056                         N0.getOperand(1),
5057                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
5058         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
5059       }
5060     }
5061
5062     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
5063     SDValue SCC =
5064       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5065                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
5066                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5067     if (SCC.getNode())
5068       return SCC;
5069   }
5070
5071   return SDValue();
5072 }
5073
5074 /// GetDemandedBits - See if the specified operand can be simplified with the
5075 /// knowledge that only the bits specified by Mask are used.  If so, return the
5076 /// simpler operand, otherwise return a null SDValue.
5077 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
5078   switch (V.getOpcode()) {
5079   default: break;
5080   case ISD::Constant: {
5081     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
5082     assert(CV != 0 && "Const value should be ConstSDNode.");
5083     const APInt &CVal = CV->getAPIntValue();
5084     APInt NewVal = CVal & Mask;
5085     if (NewVal != CVal)
5086       return DAG.getConstant(NewVal, V.getValueType());
5087     break;
5088   }
5089   case ISD::OR:
5090   case ISD::XOR:
5091     // If the LHS or RHS don't contribute bits to the or, drop them.
5092     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
5093       return V.getOperand(1);
5094     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
5095       return V.getOperand(0);
5096     break;
5097   case ISD::SRL:
5098     // Only look at single-use SRLs.
5099     if (!V.getNode()->hasOneUse())
5100       break;
5101     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(V.getOperand(1))) {
5102       // See if we can recursively simplify the LHS.
5103       unsigned Amt = RHSC->getZExtValue();
5104
5105       // Watch out for shift count overflow though.
5106       if (Amt >= Mask.getBitWidth()) break;
5107       APInt NewMask = Mask << Amt;
5108       SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask);
5109       if (SimplifyLHS.getNode())
5110         return DAG.getNode(ISD::SRL, SDLoc(V), V.getValueType(),
5111                            SimplifyLHS, V.getOperand(1));
5112     }
5113   }
5114   return SDValue();
5115 }
5116
5117 /// ReduceLoadWidth - If the result of a wider load is shifted to right of N
5118 /// bits and then truncated to a narrower type and where N is a multiple
5119 /// of number of bits of the narrower type, transform it to a narrower load
5120 /// from address + N / num of bits of new type. If the result is to be
5121 /// extended, also fold the extension to form a extending load.
5122 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
5123   unsigned Opc = N->getOpcode();
5124
5125   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
5126   SDValue N0 = N->getOperand(0);
5127   EVT VT = N->getValueType(0);
5128   EVT ExtVT = VT;
5129
5130   // This transformation isn't valid for vector loads.
5131   if (VT.isVector())
5132     return SDValue();
5133
5134   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
5135   // extended to VT.
5136   if (Opc == ISD::SIGN_EXTEND_INREG) {
5137     ExtType = ISD::SEXTLOAD;
5138     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
5139   } else if (Opc == ISD::SRL) {
5140     // Another special-case: SRL is basically zero-extending a narrower value.
5141     ExtType = ISD::ZEXTLOAD;
5142     N0 = SDValue(N, 0);
5143     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
5144     if (!N01) return SDValue();
5145     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
5146                               VT.getSizeInBits() - N01->getZExtValue());
5147   }
5148   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, ExtVT))
5149     return SDValue();
5150
5151   unsigned EVTBits = ExtVT.getSizeInBits();
5152
5153   // Do not generate loads of non-round integer types since these can
5154   // be expensive (and would be wrong if the type is not byte sized).
5155   if (!ExtVT.isRound())
5156     return SDValue();
5157
5158   unsigned ShAmt = 0;
5159   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
5160     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5161       ShAmt = N01->getZExtValue();
5162       // Is the shift amount a multiple of size of VT?
5163       if ((ShAmt & (EVTBits-1)) == 0) {
5164         N0 = N0.getOperand(0);
5165         // Is the load width a multiple of size of VT?
5166         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
5167           return SDValue();
5168       }
5169
5170       // At this point, we must have a load or else we can't do the transform.
5171       if (!isa<LoadSDNode>(N0)) return SDValue();
5172
5173       // Because a SRL must be assumed to *need* to zero-extend the high bits
5174       // (as opposed to anyext the high bits), we can't combine the zextload
5175       // lowering of SRL and an sextload.
5176       if (cast<LoadSDNode>(N0)->getExtensionType() == ISD::SEXTLOAD)
5177         return SDValue();
5178
5179       // If the shift amount is larger than the input type then we're not
5180       // accessing any of the loaded bytes.  If the load was a zextload/extload
5181       // then the result of the shift+trunc is zero/undef (handled elsewhere).
5182       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
5183         return SDValue();
5184     }
5185   }
5186
5187   // If the load is shifted left (and the result isn't shifted back right),
5188   // we can fold the truncate through the shift.
5189   unsigned ShLeftAmt = 0;
5190   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
5191       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
5192     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5193       ShLeftAmt = N01->getZExtValue();
5194       N0 = N0.getOperand(0);
5195     }
5196   }
5197
5198   // If we haven't found a load, we can't narrow it.  Don't transform one with
5199   // multiple uses, this would require adding a new load.
5200   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse())
5201     return SDValue();
5202
5203   // Don't change the width of a volatile load.
5204   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5205   if (LN0->isVolatile())
5206     return SDValue();
5207
5208   // Verify that we are actually reducing a load width here.
5209   if (LN0->getMemoryVT().getSizeInBits() < EVTBits)
5210     return SDValue();
5211
5212   // For the transform to be legal, the load must produce only two values
5213   // (the value loaded and the chain).  Don't transform a pre-increment
5214   // load, for example, which produces an extra value.  Otherwise the
5215   // transformation is not equivalent, and the downstream logic to replace
5216   // uses gets things wrong.
5217   if (LN0->getNumValues() > 2)
5218     return SDValue();
5219
5220   // If the load that we're shrinking is an extload and we're not just
5221   // discarding the extension we can't simply shrink the load. Bail.
5222   // TODO: It would be possible to merge the extensions in some cases.
5223   if (LN0->getExtensionType() != ISD::NON_EXTLOAD &&
5224       LN0->getMemoryVT().getSizeInBits() < ExtVT.getSizeInBits() + ShAmt)
5225     return SDValue();
5226
5227   EVT PtrType = N0.getOperand(1).getValueType();
5228
5229   if (PtrType == MVT::Untyped || PtrType.isExtended())
5230     // It's not possible to generate a constant of extended or untyped type.
5231     return SDValue();
5232
5233   // For big endian targets, we need to adjust the offset to the pointer to
5234   // load the correct bytes.
5235   if (TLI.isBigEndian()) {
5236     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
5237     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
5238     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
5239   }
5240
5241   uint64_t PtrOff = ShAmt / 8;
5242   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
5243   SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0),
5244                                PtrType, LN0->getBasePtr(),
5245                                DAG.getConstant(PtrOff, PtrType));
5246   AddToWorkList(NewPtr.getNode());
5247
5248   SDValue Load;
5249   if (ExtType == ISD::NON_EXTLOAD)
5250     Load =  DAG.getLoad(VT, SDLoc(N0), LN0->getChain(), NewPtr,
5251                         LN0->getPointerInfo().getWithOffset(PtrOff),
5252                         LN0->isVolatile(), LN0->isNonTemporal(),
5253                         LN0->isInvariant(), NewAlign);
5254   else
5255     Load = DAG.getExtLoad(ExtType, SDLoc(N0), VT, LN0->getChain(),NewPtr,
5256                           LN0->getPointerInfo().getWithOffset(PtrOff),
5257                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
5258                           NewAlign);
5259
5260   // Replace the old load's chain with the new load's chain.
5261   WorkListRemover DeadNodes(*this);
5262   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
5263
5264   // Shift the result left, if we've swallowed a left shift.
5265   SDValue Result = Load;
5266   if (ShLeftAmt != 0) {
5267     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
5268     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
5269       ShImmTy = VT;
5270     // If the shift amount is as large as the result size (but, presumably,
5271     // no larger than the source) then the useful bits of the result are
5272     // zero; we can't simply return the shortened shift, because the result
5273     // of that operation is undefined.
5274     if (ShLeftAmt >= VT.getSizeInBits())
5275       Result = DAG.getConstant(0, VT);
5276     else
5277       Result = DAG.getNode(ISD::SHL, SDLoc(N0), VT,
5278                           Result, DAG.getConstant(ShLeftAmt, ShImmTy));
5279   }
5280
5281   // Return the new loaded value.
5282   return Result;
5283 }
5284
5285 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
5286   SDValue N0 = N->getOperand(0);
5287   SDValue N1 = N->getOperand(1);
5288   EVT VT = N->getValueType(0);
5289   EVT EVT = cast<VTSDNode>(N1)->getVT();
5290   unsigned VTBits = VT.getScalarType().getSizeInBits();
5291   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
5292
5293   // fold (sext_in_reg c1) -> c1
5294   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
5295     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, N0, N1);
5296
5297   // If the input is already sign extended, just drop the extension.
5298   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
5299     return N0;
5300
5301   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
5302   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
5303       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT()))
5304     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
5305                        N0.getOperand(0), N1);
5306
5307   // fold (sext_in_reg (sext x)) -> (sext x)
5308   // fold (sext_in_reg (aext x)) -> (sext x)
5309   // if x is small enough.
5310   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
5311     SDValue N00 = N0.getOperand(0);
5312     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
5313         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
5314       return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, N00, N1);
5315   }
5316
5317   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
5318   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
5319     return DAG.getZeroExtendInReg(N0, SDLoc(N), EVT);
5320
5321   // fold operands of sext_in_reg based on knowledge that the top bits are not
5322   // demanded.
5323   if (SimplifyDemandedBits(SDValue(N, 0)))
5324     return SDValue(N, 0);
5325
5326   // fold (sext_in_reg (load x)) -> (smaller sextload x)
5327   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
5328   SDValue NarrowLoad = ReduceLoadWidth(N);
5329   if (NarrowLoad.getNode())
5330     return NarrowLoad;
5331
5332   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
5333   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
5334   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
5335   if (N0.getOpcode() == ISD::SRL) {
5336     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
5337       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
5338         // We can turn this into an SRA iff the input to the SRL is already sign
5339         // extended enough.
5340         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
5341         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
5342           return DAG.getNode(ISD::SRA, SDLoc(N), VT,
5343                              N0.getOperand(0), N0.getOperand(1));
5344       }
5345   }
5346
5347   // fold (sext_inreg (extload x)) -> (sextload x)
5348   if (ISD::isEXTLoad(N0.getNode()) &&
5349       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5350       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5351       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5352        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5353     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5354     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5355                                      LN0->getChain(),
5356                                      LN0->getBasePtr(), LN0->getPointerInfo(),
5357                                      EVT,
5358                                      LN0->isVolatile(), LN0->isNonTemporal(),
5359                                      LN0->getAlignment());
5360     CombineTo(N, ExtLoad);
5361     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5362     AddToWorkList(ExtLoad.getNode());
5363     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5364   }
5365   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
5366   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5367       N0.hasOneUse() &&
5368       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5369       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5370        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5371     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5372     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5373                                      LN0->getChain(),
5374                                      LN0->getBasePtr(), LN0->getPointerInfo(),
5375                                      EVT,
5376                                      LN0->isVolatile(), LN0->isNonTemporal(),
5377                                      LN0->getAlignment());
5378     CombineTo(N, ExtLoad);
5379     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5380     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5381   }
5382
5383   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
5384   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
5385     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
5386                                        N0.getOperand(1), false);
5387     if (BSwap.getNode() != 0)
5388       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
5389                          BSwap, N1);
5390   }
5391
5392   return SDValue();
5393 }
5394
5395 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
5396   SDValue N0 = N->getOperand(0);
5397   EVT VT = N->getValueType(0);
5398   bool isLE = TLI.isLittleEndian();
5399
5400   // noop truncate
5401   if (N0.getValueType() == N->getValueType(0))
5402     return N0;
5403   // fold (truncate c1) -> c1
5404   if (isa<ConstantSDNode>(N0))
5405     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0);
5406   // fold (truncate (truncate x)) -> (truncate x)
5407   if (N0.getOpcode() == ISD::TRUNCATE)
5408     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
5409   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
5410   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
5411       N0.getOpcode() == ISD::SIGN_EXTEND ||
5412       N0.getOpcode() == ISD::ANY_EXTEND) {
5413     if (N0.getOperand(0).getValueType().bitsLT(VT))
5414       // if the source is smaller than the dest, we still need an extend
5415       return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5416                          N0.getOperand(0));
5417     if (N0.getOperand(0).getValueType().bitsGT(VT))
5418       // if the source is larger than the dest, than we just need the truncate
5419       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
5420     // if the source and dest are the same type, we can drop both the extend
5421     // and the truncate.
5422     return N0.getOperand(0);
5423   }
5424
5425   // Fold extract-and-trunc into a narrow extract. For example:
5426   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
5427   //   i32 y = TRUNCATE(i64 x)
5428   //        -- becomes --
5429   //   v16i8 b = BITCAST (v2i64 val)
5430   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
5431   //
5432   // Note: We only run this optimization after type legalization (which often
5433   // creates this pattern) and before operation legalization after which
5434   // we need to be more careful about the vector instructions that we generate.
5435   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5436       LegalTypes && !LegalOperations && N0->hasOneUse()) {
5437
5438     EVT VecTy = N0.getOperand(0).getValueType();
5439     EVT ExTy = N0.getValueType();
5440     EVT TrTy = N->getValueType(0);
5441
5442     unsigned NumElem = VecTy.getVectorNumElements();
5443     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
5444
5445     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
5446     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
5447
5448     SDValue EltNo = N0->getOperand(1);
5449     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
5450       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5451       EVT IndexTy = N0->getOperand(1).getValueType();
5452       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
5453
5454       SDValue V = DAG.getNode(ISD::BITCAST, SDLoc(N),
5455                               NVT, N0.getOperand(0));
5456
5457       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
5458                          SDLoc(N), TrTy, V,
5459                          DAG.getConstant(Index, IndexTy));
5460     }
5461   }
5462
5463   // Fold a series of buildvector, bitcast, and truncate if possible.
5464   // For example fold
5465   //   (2xi32 trunc (bitcast ((4xi32)buildvector x, x, y, y) 2xi64)) to
5466   //   (2xi32 (buildvector x, y)).
5467   if (Level == AfterLegalizeVectorOps && VT.isVector() &&
5468       N0.getOpcode() == ISD::BITCAST && N0.hasOneUse() &&
5469       N0.getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
5470       N0.getOperand(0).hasOneUse()) {
5471
5472     SDValue BuildVect = N0.getOperand(0);
5473     EVT BuildVectEltTy = BuildVect.getValueType().getVectorElementType();
5474     EVT TruncVecEltTy = VT.getVectorElementType();
5475
5476     // Check that the element types match.
5477     if (BuildVectEltTy == TruncVecEltTy) {
5478       // Now we only need to compute the offset of the truncated elements.
5479       unsigned BuildVecNumElts =  BuildVect.getNumOperands();
5480       unsigned TruncVecNumElts = VT.getVectorNumElements();
5481       unsigned TruncEltOffset = BuildVecNumElts / TruncVecNumElts;
5482
5483       assert((BuildVecNumElts % TruncVecNumElts) == 0 &&
5484              "Invalid number of elements");
5485
5486       SmallVector<SDValue, 8> Opnds;
5487       for (unsigned i = 0, e = BuildVecNumElts; i != e; i += TruncEltOffset)
5488         Opnds.push_back(BuildVect.getOperand(i));
5489
5490       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, &Opnds[0],
5491                          Opnds.size());
5492     }
5493   }
5494
5495   // See if we can simplify the input to this truncate through knowledge that
5496   // only the low bits are being used.
5497   // For example "trunc (or (shl x, 8), y)" // -> trunc y
5498   // Currently we only perform this optimization on scalars because vectors
5499   // may have different active low bits.
5500   if (!VT.isVector()) {
5501     SDValue Shorter =
5502       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
5503                                                VT.getSizeInBits()));
5504     if (Shorter.getNode())
5505       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Shorter);
5506   }
5507   // fold (truncate (load x)) -> (smaller load x)
5508   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
5509   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
5510     SDValue Reduced = ReduceLoadWidth(N);
5511     if (Reduced.getNode())
5512       return Reduced;
5513   }
5514   // fold (trunc (concat ... x ...)) -> (concat ..., (trunc x), ...)),
5515   // where ... are all 'undef'.
5516   if (N0.getOpcode() == ISD::CONCAT_VECTORS && !LegalTypes) {
5517     SmallVector<EVT, 8> VTs;
5518     SDValue V;
5519     unsigned Idx = 0;
5520     unsigned NumDefs = 0;
5521
5522     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
5523       SDValue X = N0.getOperand(i);
5524       if (X.getOpcode() != ISD::UNDEF) {
5525         V = X;
5526         Idx = i;
5527         NumDefs++;
5528       }
5529       // Stop if more than one members are non-undef.
5530       if (NumDefs > 1)
5531         break;
5532       VTs.push_back(EVT::getVectorVT(*DAG.getContext(),
5533                                      VT.getVectorElementType(),
5534                                      X.getValueType().getVectorNumElements()));
5535     }
5536
5537     if (NumDefs == 0)
5538       return DAG.getUNDEF(VT);
5539
5540     if (NumDefs == 1) {
5541       assert(V.getNode() && "The single defined operand is empty!");
5542       SmallVector<SDValue, 8> Opnds;
5543       for (unsigned i = 0, e = VTs.size(); i != e; ++i) {
5544         if (i != Idx) {
5545           Opnds.push_back(DAG.getUNDEF(VTs[i]));
5546           continue;
5547         }
5548         SDValue NV = DAG.getNode(ISD::TRUNCATE, SDLoc(V), VTs[i], V);
5549         AddToWorkList(NV.getNode());
5550         Opnds.push_back(NV);
5551       }
5552       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
5553                          &Opnds[0], Opnds.size());
5554     }
5555   }
5556
5557   // Simplify the operands using demanded-bits information.
5558   if (!VT.isVector() &&
5559       SimplifyDemandedBits(SDValue(N, 0)))
5560     return SDValue(N, 0);
5561
5562   return SDValue();
5563 }
5564
5565 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
5566   SDValue Elt = N->getOperand(i);
5567   if (Elt.getOpcode() != ISD::MERGE_VALUES)
5568     return Elt.getNode();
5569   return Elt.getOperand(Elt.getResNo()).getNode();
5570 }
5571
5572 /// CombineConsecutiveLoads - build_pair (load, load) -> load
5573 /// if load locations are consecutive.
5574 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
5575   assert(N->getOpcode() == ISD::BUILD_PAIR);
5576
5577   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
5578   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
5579   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
5580       LD1->getPointerInfo().getAddrSpace() !=
5581          LD2->getPointerInfo().getAddrSpace())
5582     return SDValue();
5583   EVT LD1VT = LD1->getValueType(0);
5584
5585   if (ISD::isNON_EXTLoad(LD2) &&
5586       LD2->hasOneUse() &&
5587       // If both are volatile this would reduce the number of volatile loads.
5588       // If one is volatile it might be ok, but play conservative and bail out.
5589       !LD1->isVolatile() &&
5590       !LD2->isVolatile() &&
5591       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
5592     unsigned Align = LD1->getAlignment();
5593     unsigned NewAlign = TLI.getDataLayout()->
5594       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5595
5596     if (NewAlign <= Align &&
5597         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
5598       return DAG.getLoad(VT, SDLoc(N), LD1->getChain(),
5599                          LD1->getBasePtr(), LD1->getPointerInfo(),
5600                          false, false, false, Align);
5601   }
5602
5603   return SDValue();
5604 }
5605
5606 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
5607   SDValue N0 = N->getOperand(0);
5608   EVT VT = N->getValueType(0);
5609
5610   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
5611   // Only do this before legalize, since afterward the target may be depending
5612   // on the bitconvert.
5613   // First check to see if this is all constant.
5614   if (!LegalTypes &&
5615       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
5616       VT.isVector()) {
5617     bool isSimple = true;
5618     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i)
5619       if (N0.getOperand(i).getOpcode() != ISD::UNDEF &&
5620           N0.getOperand(i).getOpcode() != ISD::Constant &&
5621           N0.getOperand(i).getOpcode() != ISD::ConstantFP) {
5622         isSimple = false;
5623         break;
5624       }
5625
5626     EVT DestEltVT = N->getValueType(0).getVectorElementType();
5627     assert(!DestEltVT.isVector() &&
5628            "Element type of vector ValueType must not be vector!");
5629     if (isSimple)
5630       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
5631   }
5632
5633   // If the input is a constant, let getNode fold it.
5634   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
5635     SDValue Res = DAG.getNode(ISD::BITCAST, SDLoc(N), VT, N0);
5636     if (Res.getNode() != N) {
5637       if (!LegalOperations ||
5638           TLI.isOperationLegal(Res.getNode()->getOpcode(), VT))
5639         return Res;
5640
5641       // Folding it resulted in an illegal node, and it's too late to
5642       // do that. Clean up the old node and forego the transformation.
5643       // Ideally this won't happen very often, because instcombine
5644       // and the earlier dagcombine runs (where illegal nodes are
5645       // permitted) should have folded most of them already.
5646       DAG.DeleteNode(Res.getNode());
5647     }
5648   }
5649
5650   // (conv (conv x, t1), t2) -> (conv x, t2)
5651   if (N0.getOpcode() == ISD::BITCAST)
5652     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT,
5653                        N0.getOperand(0));
5654
5655   // fold (conv (load x)) -> (load (conv*)x)
5656   // If the resultant load doesn't need a higher alignment than the original!
5657   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
5658       // Do not change the width of a volatile load.
5659       !cast<LoadSDNode>(N0)->isVolatile() &&
5660       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT))) {
5661     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5662     unsigned Align = TLI.getDataLayout()->
5663       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5664     unsigned OrigAlign = LN0->getAlignment();
5665
5666     if (Align <= OrigAlign) {
5667       SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(),
5668                                  LN0->getBasePtr(), LN0->getPointerInfo(),
5669                                  LN0->isVolatile(), LN0->isNonTemporal(),
5670                                  LN0->isInvariant(), OrigAlign);
5671       AddToWorkList(N);
5672       CombineTo(N0.getNode(),
5673                 DAG.getNode(ISD::BITCAST, SDLoc(N0),
5674                             N0.getValueType(), Load),
5675                 Load.getValue(1));
5676       return Load;
5677     }
5678   }
5679
5680   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
5681   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
5682   // This often reduces constant pool loads.
5683   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(VT)) ||
5684        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(VT))) &&
5685       N0.getNode()->hasOneUse() && VT.isInteger() &&
5686       !VT.isVector() && !N0.getValueType().isVector()) {
5687     SDValue NewConv = DAG.getNode(ISD::BITCAST, SDLoc(N0), VT,
5688                                   N0.getOperand(0));
5689     AddToWorkList(NewConv.getNode());
5690
5691     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5692     if (N0.getOpcode() == ISD::FNEG)
5693       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
5694                          NewConv, DAG.getConstant(SignBit, VT));
5695     assert(N0.getOpcode() == ISD::FABS);
5696     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5697                        NewConv, DAG.getConstant(~SignBit, VT));
5698   }
5699
5700   // fold (bitconvert (fcopysign cst, x)) ->
5701   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
5702   // Note that we don't handle (copysign x, cst) because this can always be
5703   // folded to an fneg or fabs.
5704   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
5705       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
5706       VT.isInteger() && !VT.isVector()) {
5707     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
5708     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
5709     if (isTypeLegal(IntXVT)) {
5710       SDValue X = DAG.getNode(ISD::BITCAST, SDLoc(N0),
5711                               IntXVT, N0.getOperand(1));
5712       AddToWorkList(X.getNode());
5713
5714       // If X has a different width than the result/lhs, sext it or truncate it.
5715       unsigned VTWidth = VT.getSizeInBits();
5716       if (OrigXWidth < VTWidth) {
5717         X = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, X);
5718         AddToWorkList(X.getNode());
5719       } else if (OrigXWidth > VTWidth) {
5720         // To get the sign bit in the right place, we have to shift it right
5721         // before truncating.
5722         X = DAG.getNode(ISD::SRL, SDLoc(X),
5723                         X.getValueType(), X,
5724                         DAG.getConstant(OrigXWidth-VTWidth, X.getValueType()));
5725         AddToWorkList(X.getNode());
5726         X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
5727         AddToWorkList(X.getNode());
5728       }
5729
5730       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5731       X = DAG.getNode(ISD::AND, SDLoc(X), VT,
5732                       X, DAG.getConstant(SignBit, VT));
5733       AddToWorkList(X.getNode());
5734
5735       SDValue Cst = DAG.getNode(ISD::BITCAST, SDLoc(N0),
5736                                 VT, N0.getOperand(0));
5737       Cst = DAG.getNode(ISD::AND, SDLoc(Cst), VT,
5738                         Cst, DAG.getConstant(~SignBit, VT));
5739       AddToWorkList(Cst.getNode());
5740
5741       return DAG.getNode(ISD::OR, SDLoc(N), VT, X, Cst);
5742     }
5743   }
5744
5745   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
5746   if (N0.getOpcode() == ISD::BUILD_PAIR) {
5747     SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT);
5748     if (CombineLD.getNode())
5749       return CombineLD;
5750   }
5751
5752   return SDValue();
5753 }
5754
5755 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
5756   EVT VT = N->getValueType(0);
5757   return CombineConsecutiveLoads(N, VT);
5758 }
5759
5760 /// ConstantFoldBITCASTofBUILD_VECTOR - We know that BV is a build_vector
5761 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
5762 /// destination element value type.
5763 SDValue DAGCombiner::
5764 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
5765   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
5766
5767   // If this is already the right type, we're done.
5768   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
5769
5770   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
5771   unsigned DstBitSize = DstEltVT.getSizeInBits();
5772
5773   // If this is a conversion of N elements of one type to N elements of another
5774   // type, convert each element.  This handles FP<->INT cases.
5775   if (SrcBitSize == DstBitSize) {
5776     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5777                               BV->getValueType(0).getVectorNumElements());
5778
5779     // Due to the FP element handling below calling this routine recursively,
5780     // we can end up with a scalar-to-vector node here.
5781     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
5782       return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
5783                          DAG.getNode(ISD::BITCAST, SDLoc(BV),
5784                                      DstEltVT, BV->getOperand(0)));
5785
5786     SmallVector<SDValue, 8> Ops;
5787     for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5788       SDValue Op = BV->getOperand(i);
5789       // If the vector element type is not legal, the BUILD_VECTOR operands
5790       // are promoted and implicitly truncated.  Make that explicit here.
5791       if (Op.getValueType() != SrcEltVT)
5792         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(BV), SrcEltVT, Op);
5793       Ops.push_back(DAG.getNode(ISD::BITCAST, SDLoc(BV),
5794                                 DstEltVT, Op));
5795       AddToWorkList(Ops.back().getNode());
5796     }
5797     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT,
5798                        &Ops[0], Ops.size());
5799   }
5800
5801   // Otherwise, we're growing or shrinking the elements.  To avoid having to
5802   // handle annoying details of growing/shrinking FP values, we convert them to
5803   // int first.
5804   if (SrcEltVT.isFloatingPoint()) {
5805     // Convert the input float vector to a int vector where the elements are the
5806     // same sizes.
5807     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
5808     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
5809     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
5810     SrcEltVT = IntVT;
5811   }
5812
5813   // Now we know the input is an integer vector.  If the output is a FP type,
5814   // convert to integer first, then to FP of the right size.
5815   if (DstEltVT.isFloatingPoint()) {
5816     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
5817     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
5818     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
5819
5820     // Next, convert to FP elements of the same size.
5821     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
5822   }
5823
5824   // Okay, we know the src/dst types are both integers of differing types.
5825   // Handling growing first.
5826   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
5827   if (SrcBitSize < DstBitSize) {
5828     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
5829
5830     SmallVector<SDValue, 8> Ops;
5831     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
5832          i += NumInputsPerOutput) {
5833       bool isLE = TLI.isLittleEndian();
5834       APInt NewBits = APInt(DstBitSize, 0);
5835       bool EltIsUndef = true;
5836       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
5837         // Shift the previously computed bits over.
5838         NewBits <<= SrcBitSize;
5839         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
5840         if (Op.getOpcode() == ISD::UNDEF) continue;
5841         EltIsUndef = false;
5842
5843         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
5844                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
5845       }
5846
5847       if (EltIsUndef)
5848         Ops.push_back(DAG.getUNDEF(DstEltVT));
5849       else
5850         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
5851     }
5852
5853     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
5854     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT,
5855                        &Ops[0], Ops.size());
5856   }
5857
5858   // Finally, this must be the case where we are shrinking elements: each input
5859   // turns into multiple outputs.
5860   bool isS2V = ISD::isScalarToVector(BV);
5861   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
5862   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5863                             NumOutputsPerInput*BV->getNumOperands());
5864   SmallVector<SDValue, 8> Ops;
5865
5866   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5867     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
5868       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
5869         Ops.push_back(DAG.getUNDEF(DstEltVT));
5870       continue;
5871     }
5872
5873     APInt OpVal = cast<ConstantSDNode>(BV->getOperand(i))->
5874                   getAPIntValue().zextOrTrunc(SrcBitSize);
5875
5876     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
5877       APInt ThisVal = OpVal.trunc(DstBitSize);
5878       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
5879       if (isS2V && i == 0 && j == 0 && ThisVal.zext(SrcBitSize) == OpVal)
5880         // Simply turn this into a SCALAR_TO_VECTOR of the new type.
5881         return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
5882                            Ops[0]);
5883       OpVal = OpVal.lshr(DstBitSize);
5884     }
5885
5886     // For big endian targets, swap the order of the pieces of each element.
5887     if (TLI.isBigEndian())
5888       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
5889   }
5890
5891   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT,
5892                      &Ops[0], Ops.size());
5893 }
5894
5895 SDValue DAGCombiner::visitFADD(SDNode *N) {
5896   SDValue N0 = N->getOperand(0);
5897   SDValue N1 = N->getOperand(1);
5898   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5899   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5900   EVT VT = N->getValueType(0);
5901
5902   // fold vector ops
5903   if (VT.isVector()) {
5904     SDValue FoldedVOp = SimplifyVBinOp(N);
5905     if (FoldedVOp.getNode()) return FoldedVOp;
5906   }
5907
5908   // fold (fadd c1, c2) -> c1 + c2
5909   if (N0CFP && N1CFP)
5910     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N1);
5911   // canonicalize constant to RHS
5912   if (N0CFP && !N1CFP)
5913     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N0);
5914   // fold (fadd A, 0) -> A
5915   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
5916       N1CFP->getValueAPF().isZero())
5917     return N0;
5918   // fold (fadd A, (fneg B)) -> (fsub A, B)
5919   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
5920     isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
5921     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0,
5922                        GetNegatedExpression(N1, DAG, LegalOperations));
5923   // fold (fadd (fneg A), B) -> (fsub B, A)
5924   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
5925     isNegatibleForFree(N0, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
5926     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N1,
5927                        GetNegatedExpression(N0, DAG, LegalOperations));
5928
5929   // If allowed, fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
5930   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
5931       N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
5932       isa<ConstantFPSDNode>(N0.getOperand(1)))
5933     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0.getOperand(0),
5934                        DAG.getNode(ISD::FADD, SDLoc(N), VT,
5935                                    N0.getOperand(1), N1));
5936
5937   // No FP constant should be created after legalization as Instruction
5938   // Selection pass has hard time in dealing with FP constant.
5939   //
5940   // We don't need test this condition for transformation like following, as
5941   // the DAG being transformed implies it is legal to take FP constant as
5942   // operand.
5943   //
5944   //  (fadd (fmul c, x), x) -> (fmul c+1, x)
5945   //
5946   bool AllowNewFpConst = (Level < AfterLegalizeDAG);
5947
5948   // If allow, fold (fadd (fneg x), x) -> 0.0
5949   if (AllowNewFpConst && DAG.getTarget().Options.UnsafeFPMath &&
5950       N0.getOpcode() == ISD::FNEG && N0.getOperand(0) == N1)
5951     return DAG.getConstantFP(0.0, VT);
5952
5953     // If allow, fold (fadd x, (fneg x)) -> 0.0
5954   if (AllowNewFpConst && DAG.getTarget().Options.UnsafeFPMath &&
5955       N1.getOpcode() == ISD::FNEG && N1.getOperand(0) == N0)
5956     return DAG.getConstantFP(0.0, VT);
5957
5958   // In unsafe math mode, we can fold chains of FADD's of the same value
5959   // into multiplications.  This transform is not safe in general because
5960   // we are reducing the number of rounding steps.
5961   if (DAG.getTarget().Options.UnsafeFPMath &&
5962       TLI.isOperationLegalOrCustom(ISD::FMUL, VT) &&
5963       !N0CFP && !N1CFP) {
5964     if (N0.getOpcode() == ISD::FMUL) {
5965       ConstantFPSDNode *CFP00 = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
5966       ConstantFPSDNode *CFP01 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
5967
5968       // (fadd (fmul c, x), x) -> (fmul x, c+1)
5969       if (CFP00 && !CFP01 && N0.getOperand(1) == N1) {
5970         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
5971                                      SDValue(CFP00, 0),
5972                                      DAG.getConstantFP(1.0, VT));
5973         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
5974                            N1, NewCFP);
5975       }
5976
5977       // (fadd (fmul x, c), x) -> (fmul x, c+1)
5978       if (CFP01 && !CFP00 && N0.getOperand(0) == N1) {
5979         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
5980                                      SDValue(CFP01, 0),
5981                                      DAG.getConstantFP(1.0, VT));
5982         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
5983                            N1, NewCFP);
5984       }
5985
5986       // (fadd (fmul c, x), (fadd x, x)) -> (fmul x, c+2)
5987       if (CFP00 && !CFP01 && N1.getOpcode() == ISD::FADD &&
5988           N1.getOperand(0) == N1.getOperand(1) &&
5989           N0.getOperand(1) == N1.getOperand(0)) {
5990         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
5991                                      SDValue(CFP00, 0),
5992                                      DAG.getConstantFP(2.0, VT));
5993         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
5994                            N0.getOperand(1), NewCFP);
5995       }
5996
5997       // (fadd (fmul x, c), (fadd x, x)) -> (fmul x, c+2)
5998       if (CFP01 && !CFP00 && N1.getOpcode() == ISD::FADD &&
5999           N1.getOperand(0) == N1.getOperand(1) &&
6000           N0.getOperand(0) == N1.getOperand(0)) {
6001         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6002                                      SDValue(CFP01, 0),
6003                                      DAG.getConstantFP(2.0, VT));
6004         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6005                            N0.getOperand(0), NewCFP);
6006       }
6007     }
6008
6009     if (N1.getOpcode() == ISD::FMUL) {
6010       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6011       ConstantFPSDNode *CFP11 = dyn_cast<ConstantFPSDNode>(N1.getOperand(1));
6012
6013       // (fadd x, (fmul c, x)) -> (fmul x, c+1)
6014       if (CFP10 && !CFP11 && N1.getOperand(1) == N0) {
6015         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6016                                      SDValue(CFP10, 0),
6017                                      DAG.getConstantFP(1.0, VT));
6018         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6019                            N0, NewCFP);
6020       }
6021
6022       // (fadd x, (fmul x, c)) -> (fmul x, c+1)
6023       if (CFP11 && !CFP10 && N1.getOperand(0) == N0) {
6024         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6025                                      SDValue(CFP11, 0),
6026                                      DAG.getConstantFP(1.0, VT));
6027         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6028                            N0, NewCFP);
6029       }
6030
6031
6032       // (fadd (fadd x, x), (fmul c, x)) -> (fmul x, c+2)
6033       if (CFP10 && !CFP11 && N0.getOpcode() == ISD::FADD &&
6034           N0.getOperand(0) == N0.getOperand(1) &&
6035           N1.getOperand(1) == N0.getOperand(0)) {
6036         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6037                                      SDValue(CFP10, 0),
6038                                      DAG.getConstantFP(2.0, VT));
6039         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6040                            N1.getOperand(1), NewCFP);
6041       }
6042
6043       // (fadd (fadd x, x), (fmul x, c)) -> (fmul x, c+2)
6044       if (CFP11 && !CFP10 && N0.getOpcode() == ISD::FADD &&
6045           N0.getOperand(0) == N0.getOperand(1) &&
6046           N1.getOperand(0) == N0.getOperand(0)) {
6047         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6048                                      SDValue(CFP11, 0),
6049                                      DAG.getConstantFP(2.0, VT));
6050         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6051                            N1.getOperand(0), NewCFP);
6052       }
6053     }
6054
6055     if (N0.getOpcode() == ISD::FADD && AllowNewFpConst) {
6056       ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
6057       // (fadd (fadd x, x), x) -> (fmul x, 3.0)
6058       if (!CFP && N0.getOperand(0) == N0.getOperand(1) &&
6059           (N0.getOperand(0) == N1))
6060         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6061                            N1, DAG.getConstantFP(3.0, VT));
6062     }
6063
6064     if (N1.getOpcode() == ISD::FADD && AllowNewFpConst) {
6065       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6066       // (fadd x, (fadd x, x)) -> (fmul x, 3.0)
6067       if (!CFP10 && N1.getOperand(0) == N1.getOperand(1) &&
6068           N1.getOperand(0) == N0)
6069         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6070                            N0, DAG.getConstantFP(3.0, VT));
6071     }
6072
6073     // (fadd (fadd x, x), (fadd x, x)) -> (fmul x, 4.0)
6074     if (AllowNewFpConst &&
6075         N0.getOpcode() == ISD::FADD && N1.getOpcode() == ISD::FADD &&
6076         N0.getOperand(0) == N0.getOperand(1) &&
6077         N1.getOperand(0) == N1.getOperand(1) &&
6078         N0.getOperand(0) == N1.getOperand(0))
6079       return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6080                          N0.getOperand(0),
6081                          DAG.getConstantFP(4.0, VT));
6082   }
6083
6084   // FADD -> FMA combines:
6085   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
6086        DAG.getTarget().Options.UnsafeFPMath) &&
6087       DAG.getTarget().getTargetLowering()->isFMAFasterThanFMulAndFAdd(VT) &&
6088       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6089
6090     // fold (fadd (fmul x, y), z) -> (fma x, y, z)
6091     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse())
6092       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6093                          N0.getOperand(0), N0.getOperand(1), N1);
6094
6095     // fold (fadd x, (fmul y, z)) -> (fma y, z, x)
6096     // Note: Commutes FADD operands.
6097     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse())
6098       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6099                          N1.getOperand(0), N1.getOperand(1), N0);
6100   }
6101
6102   return SDValue();
6103 }
6104
6105 SDValue DAGCombiner::visitFSUB(SDNode *N) {
6106   SDValue N0 = N->getOperand(0);
6107   SDValue N1 = N->getOperand(1);
6108   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6109   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6110   EVT VT = N->getValueType(0);
6111   SDLoc dl(N);
6112
6113   // fold vector ops
6114   if (VT.isVector()) {
6115     SDValue FoldedVOp = SimplifyVBinOp(N);
6116     if (FoldedVOp.getNode()) return FoldedVOp;
6117   }
6118
6119   // fold (fsub c1, c2) -> c1-c2
6120   if (N0CFP && N1CFP)
6121     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0, N1);
6122   // fold (fsub A, 0) -> A
6123   if (DAG.getTarget().Options.UnsafeFPMath &&
6124       N1CFP && N1CFP->getValueAPF().isZero())
6125     return N0;
6126   // fold (fsub 0, B) -> -B
6127   if (DAG.getTarget().Options.UnsafeFPMath &&
6128       N0CFP && N0CFP->getValueAPF().isZero()) {
6129     if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
6130       return GetNegatedExpression(N1, DAG, LegalOperations);
6131     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6132       return DAG.getNode(ISD::FNEG, dl, VT, N1);
6133   }
6134   // fold (fsub A, (fneg B)) -> (fadd A, B)
6135   if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
6136     return DAG.getNode(ISD::FADD, dl, VT, N0,
6137                        GetNegatedExpression(N1, DAG, LegalOperations));
6138
6139   // If 'unsafe math' is enabled, fold
6140   //    (fsub x, x) -> 0.0 &
6141   //    (fsub x, (fadd x, y)) -> (fneg y) &
6142   //    (fsub x, (fadd y, x)) -> (fneg y)
6143   if (DAG.getTarget().Options.UnsafeFPMath) {
6144     if (N0 == N1)
6145       return DAG.getConstantFP(0.0f, VT);
6146
6147     if (N1.getOpcode() == ISD::FADD) {
6148       SDValue N10 = N1->getOperand(0);
6149       SDValue N11 = N1->getOperand(1);
6150
6151       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI,
6152                                           &DAG.getTarget().Options))
6153         return GetNegatedExpression(N11, DAG, LegalOperations);
6154
6155       if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI,
6156                                           &DAG.getTarget().Options))
6157         return GetNegatedExpression(N10, DAG, LegalOperations);
6158     }
6159   }
6160
6161   // FSUB -> FMA combines:
6162   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
6163        DAG.getTarget().Options.UnsafeFPMath) &&
6164       DAG.getTarget().getTargetLowering()->isFMAFasterThanFMulAndFAdd(VT) &&
6165       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6166
6167     // fold (fsub (fmul x, y), z) -> (fma x, y, (fneg z))
6168     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse())
6169       return DAG.getNode(ISD::FMA, dl, VT,
6170                          N0.getOperand(0), N0.getOperand(1),
6171                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6172
6173     // fold (fsub x, (fmul y, z)) -> (fma (fneg y), z, x)
6174     // Note: Commutes FSUB operands.
6175     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse())
6176       return DAG.getNode(ISD::FMA, dl, VT,
6177                          DAG.getNode(ISD::FNEG, dl, VT,
6178                          N1.getOperand(0)),
6179                          N1.getOperand(1), N0);
6180
6181     // fold (fsub (fneg (fmul, x, y)), z) -> (fma (fneg x), y, (fneg z))
6182     if (N0.getOpcode() == ISD::FNEG &&
6183         N0.getOperand(0).getOpcode() == ISD::FMUL &&
6184         N0->hasOneUse() && N0.getOperand(0).hasOneUse()) {
6185       SDValue N00 = N0.getOperand(0).getOperand(0);
6186       SDValue N01 = N0.getOperand(0).getOperand(1);
6187       return DAG.getNode(ISD::FMA, dl, VT,
6188                          DAG.getNode(ISD::FNEG, dl, VT, N00), N01,
6189                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6190     }
6191   }
6192
6193   return SDValue();
6194 }
6195
6196 SDValue DAGCombiner::visitFMUL(SDNode *N) {
6197   SDValue N0 = N->getOperand(0);
6198   SDValue N1 = N->getOperand(1);
6199   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6200   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6201   EVT VT = N->getValueType(0);
6202   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6203
6204   // fold vector ops
6205   if (VT.isVector()) {
6206     SDValue FoldedVOp = SimplifyVBinOp(N);
6207     if (FoldedVOp.getNode()) return FoldedVOp;
6208   }
6209
6210   // fold (fmul c1, c2) -> c1*c2
6211   if (N0CFP && N1CFP)
6212     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0, N1);
6213   // canonicalize constant to RHS
6214   if (N0CFP && !N1CFP)
6215     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N1, N0);
6216   // fold (fmul A, 0) -> 0
6217   if (DAG.getTarget().Options.UnsafeFPMath &&
6218       N1CFP && N1CFP->getValueAPF().isZero())
6219     return N1;
6220   // fold (fmul A, 0) -> 0, vector edition.
6221   if (DAG.getTarget().Options.UnsafeFPMath &&
6222       ISD::isBuildVectorAllZeros(N1.getNode()))
6223     return N1;
6224   // fold (fmul A, 1.0) -> A
6225   if (N1CFP && N1CFP->isExactlyValue(1.0))
6226     return N0;
6227   // fold (fmul X, 2.0) -> (fadd X, X)
6228   if (N1CFP && N1CFP->isExactlyValue(+2.0))
6229     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N0);
6230   // fold (fmul X, -1.0) -> (fneg X)
6231   if (N1CFP && N1CFP->isExactlyValue(-1.0))
6232     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6233       return DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0);
6234
6235   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
6236   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6237                                        &DAG.getTarget().Options)) {
6238     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6239                                          &DAG.getTarget().Options)) {
6240       // Both can be negated for free, check to see if at least one is cheaper
6241       // negated.
6242       if (LHSNeg == 2 || RHSNeg == 2)
6243         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6244                            GetNegatedExpression(N0, DAG, LegalOperations),
6245                            GetNegatedExpression(N1, DAG, LegalOperations));
6246     }
6247   }
6248
6249   // If allowed, fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
6250   if (DAG.getTarget().Options.UnsafeFPMath &&
6251       N1CFP && N0.getOpcode() == ISD::FMUL &&
6252       N0.getNode()->hasOneUse() && isa<ConstantFPSDNode>(N0.getOperand(1)))
6253     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0.getOperand(0),
6254                        DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6255                                    N0.getOperand(1), N1));
6256
6257   return SDValue();
6258 }
6259
6260 SDValue DAGCombiner::visitFMA(SDNode *N) {
6261   SDValue N0 = N->getOperand(0);
6262   SDValue N1 = N->getOperand(1);
6263   SDValue N2 = N->getOperand(2);
6264   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6265   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6266   EVT VT = N->getValueType(0);
6267   SDLoc dl(N);
6268
6269   if (DAG.getTarget().Options.UnsafeFPMath) {
6270     if (N0CFP && N0CFP->isZero())
6271       return N2;
6272     if (N1CFP && N1CFP->isZero())
6273       return N2;
6274   }
6275   if (N0CFP && N0CFP->isExactlyValue(1.0))
6276     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N2);
6277   if (N1CFP && N1CFP->isExactlyValue(1.0))
6278     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N2);
6279
6280   // Canonicalize (fma c, x, y) -> (fma x, c, y)
6281   if (N0CFP && !N1CFP)
6282     return DAG.getNode(ISD::FMA, SDLoc(N), VT, N1, N0, N2);
6283
6284   // (fma x, c1, (fmul x, c2)) -> (fmul x, c1+c2)
6285   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6286       N2.getOpcode() == ISD::FMUL &&
6287       N0 == N2.getOperand(0) &&
6288       N2.getOperand(1).getOpcode() == ISD::ConstantFP) {
6289     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6290                        DAG.getNode(ISD::FADD, dl, VT, N1, N2.getOperand(1)));
6291   }
6292
6293
6294   // (fma (fmul x, c1), c2, y) -> (fma x, c1*c2, y)
6295   if (DAG.getTarget().Options.UnsafeFPMath &&
6296       N0.getOpcode() == ISD::FMUL && N1CFP &&
6297       N0.getOperand(1).getOpcode() == ISD::ConstantFP) {
6298     return DAG.getNode(ISD::FMA, dl, VT,
6299                        N0.getOperand(0),
6300                        DAG.getNode(ISD::FMUL, dl, VT, N1, N0.getOperand(1)),
6301                        N2);
6302   }
6303
6304   // (fma x, 1, y) -> (fadd x, y)
6305   // (fma x, -1, y) -> (fadd (fneg x), y)
6306   if (N1CFP) {
6307     if (N1CFP->isExactlyValue(1.0))
6308       return DAG.getNode(ISD::FADD, dl, VT, N0, N2);
6309
6310     if (N1CFP->isExactlyValue(-1.0) &&
6311         (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))) {
6312       SDValue RHSNeg = DAG.getNode(ISD::FNEG, dl, VT, N0);
6313       AddToWorkList(RHSNeg.getNode());
6314       return DAG.getNode(ISD::FADD, dl, VT, N2, RHSNeg);
6315     }
6316   }
6317
6318   // (fma x, c, x) -> (fmul x, (c+1))
6319   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP && N0 == N2)
6320     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6321                        DAG.getNode(ISD::FADD, dl, VT,
6322                                    N1, DAG.getConstantFP(1.0, VT)));
6323
6324   // (fma x, c, (fneg x)) -> (fmul x, (c-1))
6325   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6326       N2.getOpcode() == ISD::FNEG && N2.getOperand(0) == N0)
6327     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6328                        DAG.getNode(ISD::FADD, dl, VT,
6329                                    N1, DAG.getConstantFP(-1.0, VT)));
6330
6331
6332   return SDValue();
6333 }
6334
6335 SDValue DAGCombiner::visitFDIV(SDNode *N) {
6336   SDValue N0 = N->getOperand(0);
6337   SDValue N1 = N->getOperand(1);
6338   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6339   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6340   EVT VT = N->getValueType(0);
6341   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6342
6343   // fold vector ops
6344   if (VT.isVector()) {
6345     SDValue FoldedVOp = SimplifyVBinOp(N);
6346     if (FoldedVOp.getNode()) return FoldedVOp;
6347   }
6348
6349   // fold (fdiv c1, c2) -> c1/c2
6350   if (N0CFP && N1CFP)
6351     return DAG.getNode(ISD::FDIV, SDLoc(N), VT, N0, N1);
6352
6353   // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
6354   if (N1CFP && DAG.getTarget().Options.UnsafeFPMath) {
6355     // Compute the reciprocal 1.0 / c2.
6356     APFloat N1APF = N1CFP->getValueAPF();
6357     APFloat Recip(N1APF.getSemantics(), 1); // 1.0
6358     APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
6359     // Only do the transform if the reciprocal is a legal fp immediate that
6360     // isn't too nasty (eg NaN, denormal, ...).
6361     if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
6362         (!LegalOperations ||
6363          // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
6364          // backend)... we should handle this gracefully after Legalize.
6365          // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
6366          TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
6367          TLI.isFPImmLegal(Recip, VT)))
6368       return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0,
6369                          DAG.getConstantFP(Recip, VT));
6370   }
6371
6372   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
6373   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6374                                        &DAG.getTarget().Options)) {
6375     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6376                                          &DAG.getTarget().Options)) {
6377       // Both can be negated for free, check to see if at least one is cheaper
6378       // negated.
6379       if (LHSNeg == 2 || RHSNeg == 2)
6380         return DAG.getNode(ISD::FDIV, SDLoc(N), VT,
6381                            GetNegatedExpression(N0, DAG, LegalOperations),
6382                            GetNegatedExpression(N1, DAG, LegalOperations));
6383     }
6384   }
6385
6386   return SDValue();
6387 }
6388
6389 SDValue DAGCombiner::visitFREM(SDNode *N) {
6390   SDValue N0 = N->getOperand(0);
6391   SDValue N1 = N->getOperand(1);
6392   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6393   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6394   EVT VT = N->getValueType(0);
6395
6396   // fold (frem c1, c2) -> fmod(c1,c2)
6397   if (N0CFP && N1CFP)
6398     return DAG.getNode(ISD::FREM, SDLoc(N), VT, N0, N1);
6399
6400   return SDValue();
6401 }
6402
6403 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
6404   SDValue N0 = N->getOperand(0);
6405   SDValue N1 = N->getOperand(1);
6406   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6407   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6408   EVT VT = N->getValueType(0);
6409
6410   if (N0CFP && N1CFP)  // Constant fold
6411     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT, N0, N1);
6412
6413   if (N1CFP) {
6414     const APFloat& V = N1CFP->getValueAPF();
6415     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
6416     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
6417     if (!V.isNegative()) {
6418       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
6419         return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
6420     } else {
6421       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6422         return DAG.getNode(ISD::FNEG, SDLoc(N), VT,
6423                            DAG.getNode(ISD::FABS, SDLoc(N0), VT, N0));
6424     }
6425   }
6426
6427   // copysign(fabs(x), y) -> copysign(x, y)
6428   // copysign(fneg(x), y) -> copysign(x, y)
6429   // copysign(copysign(x,z), y) -> copysign(x, y)
6430   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
6431       N0.getOpcode() == ISD::FCOPYSIGN)
6432     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6433                        N0.getOperand(0), N1);
6434
6435   // copysign(x, abs(y)) -> abs(x)
6436   if (N1.getOpcode() == ISD::FABS)
6437     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
6438
6439   // copysign(x, copysign(y,z)) -> copysign(x, z)
6440   if (N1.getOpcode() == ISD::FCOPYSIGN)
6441     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6442                        N0, N1.getOperand(1));
6443
6444   // copysign(x, fp_extend(y)) -> copysign(x, y)
6445   // copysign(x, fp_round(y)) -> copysign(x, y)
6446   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
6447     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6448                        N0, N1.getOperand(0));
6449
6450   return SDValue();
6451 }
6452
6453 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
6454   SDValue N0 = N->getOperand(0);
6455   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
6456   EVT VT = N->getValueType(0);
6457   EVT OpVT = N0.getValueType();
6458
6459   // fold (sint_to_fp c1) -> c1fp
6460   if (N0C &&
6461       // ...but only if the target supports immediate floating-point values
6462       (!LegalOperations ||
6463        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
6464     return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
6465
6466   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
6467   // but UINT_TO_FP is legal on this target, try to convert.
6468   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
6469       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
6470     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
6471     if (DAG.SignBitIsZero(N0))
6472       return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
6473   }
6474
6475   // The next optimizations are desireable only if SELECT_CC can be lowered.
6476   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
6477   // having to say they don't support SELECT_CC on every type the DAG knows
6478   // about, since there is no way to mark an opcode illegal at all value types
6479   // (See also visitSELECT)
6480   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
6481     // fold (sint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
6482     if (N0.getOpcode() == ISD::SETCC && N0.getValueType() == MVT::i1 &&
6483         !VT.isVector() &&
6484         (!LegalOperations ||
6485          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6486       SDValue Ops[] =
6487         { N0.getOperand(0), N0.getOperand(1),
6488           DAG.getConstantFP(-1.0, VT) , DAG.getConstantFP(0.0, VT),
6489           N0.getOperand(2) };
6490       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops, 5);
6491     }
6492
6493     // fold (sint_to_fp (zext (setcc x, y, cc))) ->
6494     //      (select_cc x, y, 1.0, 0.0,, cc)
6495     if (N0.getOpcode() == ISD::ZERO_EXTEND &&
6496         N0.getOperand(0).getOpcode() == ISD::SETCC &&!VT.isVector() &&
6497         (!LegalOperations ||
6498          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6499       SDValue Ops[] =
6500         { N0.getOperand(0).getOperand(0), N0.getOperand(0).getOperand(1),
6501           DAG.getConstantFP(1.0, VT) , DAG.getConstantFP(0.0, VT),
6502           N0.getOperand(0).getOperand(2) };
6503       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops, 5);
6504     }
6505   }
6506
6507   return SDValue();
6508 }
6509
6510 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
6511   SDValue N0 = N->getOperand(0);
6512   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
6513   EVT VT = N->getValueType(0);
6514   EVT OpVT = N0.getValueType();
6515
6516   // fold (uint_to_fp c1) -> c1fp
6517   if (N0C &&
6518       // ...but only if the target supports immediate floating-point values
6519       (!LegalOperations ||
6520        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
6521     return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
6522
6523   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
6524   // but SINT_TO_FP is legal on this target, try to convert.
6525   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
6526       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
6527     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
6528     if (DAG.SignBitIsZero(N0))
6529       return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
6530   }
6531
6532   // The next optimizations are desireable only if SELECT_CC can be lowered.
6533   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
6534   // having to say they don't support SELECT_CC on every type the DAG knows
6535   // about, since there is no way to mark an opcode illegal at all value types
6536   // (See also visitSELECT)
6537   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
6538     // fold (uint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
6539
6540     if (N0.getOpcode() == ISD::SETCC && !VT.isVector() &&
6541         (!LegalOperations ||
6542          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6543       SDValue Ops[] =
6544         { N0.getOperand(0), N0.getOperand(1),
6545           DAG.getConstantFP(1.0, VT),  DAG.getConstantFP(0.0, VT),
6546           N0.getOperand(2) };
6547       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops, 5);
6548     }
6549   }
6550
6551   return SDValue();
6552 }
6553
6554 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
6555   SDValue N0 = N->getOperand(0);
6556   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6557   EVT VT = N->getValueType(0);
6558
6559   // fold (fp_to_sint c1fp) -> c1
6560   if (N0CFP)
6561     return DAG.getNode(ISD::FP_TO_SINT, SDLoc(N), VT, N0);
6562
6563   return SDValue();
6564 }
6565
6566 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
6567   SDValue N0 = N->getOperand(0);
6568   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6569   EVT VT = N->getValueType(0);
6570
6571   // fold (fp_to_uint c1fp) -> c1
6572   if (N0CFP)
6573     return DAG.getNode(ISD::FP_TO_UINT, SDLoc(N), VT, N0);
6574
6575   return SDValue();
6576 }
6577
6578 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
6579   SDValue N0 = N->getOperand(0);
6580   SDValue N1 = N->getOperand(1);
6581   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6582   EVT VT = N->getValueType(0);
6583
6584   // fold (fp_round c1fp) -> c1fp
6585   if (N0CFP)
6586     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0, N1);
6587
6588   // fold (fp_round (fp_extend x)) -> x
6589   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
6590     return N0.getOperand(0);
6591
6592   // fold (fp_round (fp_round x)) -> (fp_round x)
6593   if (N0.getOpcode() == ISD::FP_ROUND) {
6594     // This is a value preserving truncation if both round's are.
6595     bool IsTrunc = N->getConstantOperandVal(1) == 1 &&
6596                    N0.getNode()->getConstantOperandVal(1) == 1;
6597     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0.getOperand(0),
6598                        DAG.getIntPtrConstant(IsTrunc));
6599   }
6600
6601   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
6602   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
6603     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, SDLoc(N0), VT,
6604                               N0.getOperand(0), N1);
6605     AddToWorkList(Tmp.getNode());
6606     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6607                        Tmp, N0.getOperand(1));
6608   }
6609
6610   return SDValue();
6611 }
6612
6613 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
6614   SDValue N0 = N->getOperand(0);
6615   EVT VT = N->getValueType(0);
6616   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
6617   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6618
6619   // fold (fp_round_inreg c1fp) -> c1fp
6620   if (N0CFP && isTypeLegal(EVT)) {
6621     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), EVT);
6622     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, Round);
6623   }
6624
6625   return SDValue();
6626 }
6627
6628 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
6629   SDValue N0 = N->getOperand(0);
6630   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6631   EVT VT = N->getValueType(0);
6632
6633   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
6634   if (N->hasOneUse() &&
6635       N->use_begin()->getOpcode() == ISD::FP_ROUND)
6636     return SDValue();
6637
6638   // fold (fp_extend c1fp) -> c1fp
6639   if (N0CFP)
6640     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, N0);
6641
6642   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
6643   // value of X.
6644   if (N0.getOpcode() == ISD::FP_ROUND
6645       && N0.getNode()->getConstantOperandVal(1) == 1) {
6646     SDValue In = N0.getOperand(0);
6647     if (In.getValueType() == VT) return In;
6648     if (VT.bitsLT(In.getValueType()))
6649       return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT,
6650                          In, N0.getOperand(1));
6651     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, In);
6652   }
6653
6654   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
6655   if (ISD::isNON_EXTLoad(N0.getNode()) && N0.hasOneUse() &&
6656       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6657        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
6658     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6659     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
6660                                      LN0->getChain(),
6661                                      LN0->getBasePtr(), LN0->getPointerInfo(),
6662                                      N0.getValueType(),
6663                                      LN0->isVolatile(), LN0->isNonTemporal(),
6664                                      LN0->getAlignment());
6665     CombineTo(N, ExtLoad);
6666     CombineTo(N0.getNode(),
6667               DAG.getNode(ISD::FP_ROUND, SDLoc(N0),
6668                           N0.getValueType(), ExtLoad, DAG.getIntPtrConstant(1)),
6669               ExtLoad.getValue(1));
6670     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6671   }
6672
6673   return SDValue();
6674 }
6675
6676 SDValue DAGCombiner::visitFNEG(SDNode *N) {
6677   SDValue N0 = N->getOperand(0);
6678   EVT VT = N->getValueType(0);
6679
6680   if (VT.isVector()) {
6681     SDValue FoldedVOp = SimplifyVUnaryOp(N);
6682     if (FoldedVOp.getNode()) return FoldedVOp;
6683   }
6684
6685   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
6686                          &DAG.getTarget().Options))
6687     return GetNegatedExpression(N0, DAG, LegalOperations);
6688
6689   // Transform fneg(bitconvert(x)) -> bitconvert(x^sign) to avoid loading
6690   // constant pool values.
6691   if (!TLI.isFNegFree(VT) && N0.getOpcode() == ISD::BITCAST &&
6692       !VT.isVector() &&
6693       N0.getNode()->hasOneUse() &&
6694       N0.getOperand(0).getValueType().isInteger()) {
6695     SDValue Int = N0.getOperand(0);
6696     EVT IntVT = Int.getValueType();
6697     if (IntVT.isInteger() && !IntVT.isVector()) {
6698       Int = DAG.getNode(ISD::XOR, SDLoc(N0), IntVT, Int,
6699               DAG.getConstant(APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6700       AddToWorkList(Int.getNode());
6701       return DAG.getNode(ISD::BITCAST, SDLoc(N),
6702                          VT, Int);
6703     }
6704   }
6705
6706   // (fneg (fmul c, x)) -> (fmul -c, x)
6707   if (N0.getOpcode() == ISD::FMUL) {
6708     ConstantFPSDNode *CFP1 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
6709     if (CFP1)
6710       return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6711                          N0.getOperand(0),
6712                          DAG.getNode(ISD::FNEG, SDLoc(N), VT,
6713                                      N0.getOperand(1)));
6714   }
6715
6716   return SDValue();
6717 }
6718
6719 SDValue DAGCombiner::visitFCEIL(SDNode *N) {
6720   SDValue N0 = N->getOperand(0);
6721   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6722   EVT VT = N->getValueType(0);
6723
6724   // fold (fceil c1) -> fceil(c1)
6725   if (N0CFP)
6726     return DAG.getNode(ISD::FCEIL, SDLoc(N), VT, N0);
6727
6728   return SDValue();
6729 }
6730
6731 SDValue DAGCombiner::visitFTRUNC(SDNode *N) {
6732   SDValue N0 = N->getOperand(0);
6733   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6734   EVT VT = N->getValueType(0);
6735
6736   // fold (ftrunc c1) -> ftrunc(c1)
6737   if (N0CFP)
6738     return DAG.getNode(ISD::FTRUNC, SDLoc(N), VT, N0);
6739
6740   return SDValue();
6741 }
6742
6743 SDValue DAGCombiner::visitFFLOOR(SDNode *N) {
6744   SDValue N0 = N->getOperand(0);
6745   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6746   EVT VT = N->getValueType(0);
6747
6748   // fold (ffloor c1) -> ffloor(c1)
6749   if (N0CFP)
6750     return DAG.getNode(ISD::FFLOOR, SDLoc(N), VT, N0);
6751
6752   return SDValue();
6753 }
6754
6755 SDValue DAGCombiner::visitFABS(SDNode *N) {
6756   SDValue N0 = N->getOperand(0);
6757   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6758   EVT VT = N->getValueType(0);
6759
6760   if (VT.isVector()) {
6761     SDValue FoldedVOp = SimplifyVUnaryOp(N);
6762     if (FoldedVOp.getNode()) return FoldedVOp;
6763   }
6764
6765   // fold (fabs c1) -> fabs(c1)
6766   if (N0CFP)
6767     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
6768   // fold (fabs (fabs x)) -> (fabs x)
6769   if (N0.getOpcode() == ISD::FABS)
6770     return N->getOperand(0);
6771   // fold (fabs (fneg x)) -> (fabs x)
6772   // fold (fabs (fcopysign x, y)) -> (fabs x)
6773   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
6774     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0.getOperand(0));
6775
6776   // Transform fabs(bitconvert(x)) -> bitconvert(x&~sign) to avoid loading
6777   // constant pool values.
6778   if (!TLI.isFAbsFree(VT) &&
6779       N0.getOpcode() == ISD::BITCAST && N0.getNode()->hasOneUse() &&
6780       N0.getOperand(0).getValueType().isInteger() &&
6781       !N0.getOperand(0).getValueType().isVector()) {
6782     SDValue Int = N0.getOperand(0);
6783     EVT IntVT = Int.getValueType();
6784     if (IntVT.isInteger() && !IntVT.isVector()) {
6785       Int = DAG.getNode(ISD::AND, SDLoc(N0), IntVT, Int,
6786              DAG.getConstant(~APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6787       AddToWorkList(Int.getNode());
6788       return DAG.getNode(ISD::BITCAST, SDLoc(N),
6789                          N->getValueType(0), Int);
6790     }
6791   }
6792
6793   return SDValue();
6794 }
6795
6796 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
6797   SDValue Chain = N->getOperand(0);
6798   SDValue N1 = N->getOperand(1);
6799   SDValue N2 = N->getOperand(2);
6800
6801   // If N is a constant we could fold this into a fallthrough or unconditional
6802   // branch. However that doesn't happen very often in normal code, because
6803   // Instcombine/SimplifyCFG should have handled the available opportunities.
6804   // If we did this folding here, it would be necessary to update the
6805   // MachineBasicBlock CFG, which is awkward.
6806
6807   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
6808   // on the target.
6809   if (N1.getOpcode() == ISD::SETCC &&
6810       TLI.isOperationLegalOrCustom(ISD::BR_CC,
6811                                    N1.getOperand(0).getValueType())) {
6812     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
6813                        Chain, N1.getOperand(2),
6814                        N1.getOperand(0), N1.getOperand(1), N2);
6815   }
6816
6817   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
6818       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
6819        (N1.getOperand(0).hasOneUse() &&
6820         N1.getOperand(0).getOpcode() == ISD::SRL))) {
6821     SDNode *Trunc = 0;
6822     if (N1.getOpcode() == ISD::TRUNCATE) {
6823       // Look pass the truncate.
6824       Trunc = N1.getNode();
6825       N1 = N1.getOperand(0);
6826     }
6827
6828     // Match this pattern so that we can generate simpler code:
6829     //
6830     //   %a = ...
6831     //   %b = and i32 %a, 2
6832     //   %c = srl i32 %b, 1
6833     //   brcond i32 %c ...
6834     //
6835     // into
6836     //
6837     //   %a = ...
6838     //   %b = and i32 %a, 2
6839     //   %c = setcc eq %b, 0
6840     //   brcond %c ...
6841     //
6842     // This applies only when the AND constant value has one bit set and the
6843     // SRL constant is equal to the log2 of the AND constant. The back-end is
6844     // smart enough to convert the result into a TEST/JMP sequence.
6845     SDValue Op0 = N1.getOperand(0);
6846     SDValue Op1 = N1.getOperand(1);
6847
6848     if (Op0.getOpcode() == ISD::AND &&
6849         Op1.getOpcode() == ISD::Constant) {
6850       SDValue AndOp1 = Op0.getOperand(1);
6851
6852       if (AndOp1.getOpcode() == ISD::Constant) {
6853         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
6854
6855         if (AndConst.isPowerOf2() &&
6856             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
6857           SDValue SetCC =
6858             DAG.getSetCC(SDLoc(N),
6859                          getSetCCResultType(Op0.getValueType()),
6860                          Op0, DAG.getConstant(0, Op0.getValueType()),
6861                          ISD::SETNE);
6862
6863           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, SDLoc(N),
6864                                           MVT::Other, Chain, SetCC, N2);
6865           // Don't add the new BRCond into the worklist or else SimplifySelectCC
6866           // will convert it back to (X & C1) >> C2.
6867           CombineTo(N, NewBRCond, false);
6868           // Truncate is dead.
6869           if (Trunc) {
6870             removeFromWorkList(Trunc);
6871             DAG.DeleteNode(Trunc);
6872           }
6873           // Replace the uses of SRL with SETCC
6874           WorkListRemover DeadNodes(*this);
6875           DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
6876           removeFromWorkList(N1.getNode());
6877           DAG.DeleteNode(N1.getNode());
6878           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6879         }
6880       }
6881     }
6882
6883     if (Trunc)
6884       // Restore N1 if the above transformation doesn't match.
6885       N1 = N->getOperand(1);
6886   }
6887
6888   // Transform br(xor(x, y)) -> br(x != y)
6889   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
6890   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
6891     SDNode *TheXor = N1.getNode();
6892     SDValue Op0 = TheXor->getOperand(0);
6893     SDValue Op1 = TheXor->getOperand(1);
6894     if (Op0.getOpcode() == Op1.getOpcode()) {
6895       // Avoid missing important xor optimizations.
6896       SDValue Tmp = visitXOR(TheXor);
6897       if (Tmp.getNode()) {
6898         if (Tmp.getNode() != TheXor) {
6899           DEBUG(dbgs() << "\nReplacing.8 ";
6900                 TheXor->dump(&DAG);
6901                 dbgs() << "\nWith: ";
6902                 Tmp.getNode()->dump(&DAG);
6903                 dbgs() << '\n');
6904           WorkListRemover DeadNodes(*this);
6905           DAG.ReplaceAllUsesOfValueWith(N1, Tmp);
6906           removeFromWorkList(TheXor);
6907           DAG.DeleteNode(TheXor);
6908           return DAG.getNode(ISD::BRCOND, SDLoc(N),
6909                              MVT::Other, Chain, Tmp, N2);
6910         }
6911
6912         // visitXOR has changed XOR's operands or replaced the XOR completely,
6913         // bail out.
6914         return SDValue(N, 0);
6915       }
6916     }
6917
6918     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
6919       bool Equal = false;
6920       if (ConstantSDNode *RHSCI = dyn_cast<ConstantSDNode>(Op0))
6921         if (RHSCI->getAPIntValue() == 1 && Op0.hasOneUse() &&
6922             Op0.getOpcode() == ISD::XOR) {
6923           TheXor = Op0.getNode();
6924           Equal = true;
6925         }
6926
6927       EVT SetCCVT = N1.getValueType();
6928       if (LegalTypes)
6929         SetCCVT = getSetCCResultType(SetCCVT);
6930       SDValue SetCC = DAG.getSetCC(SDLoc(TheXor),
6931                                    SetCCVT,
6932                                    Op0, Op1,
6933                                    Equal ? ISD::SETEQ : ISD::SETNE);
6934       // Replace the uses of XOR with SETCC
6935       WorkListRemover DeadNodes(*this);
6936       DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
6937       removeFromWorkList(N1.getNode());
6938       DAG.DeleteNode(N1.getNode());
6939       return DAG.getNode(ISD::BRCOND, SDLoc(N),
6940                          MVT::Other, Chain, SetCC, N2);
6941     }
6942   }
6943
6944   return SDValue();
6945 }
6946
6947 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
6948 //
6949 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
6950   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
6951   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
6952
6953   // If N is a constant we could fold this into a fallthrough or unconditional
6954   // branch. However that doesn't happen very often in normal code, because
6955   // Instcombine/SimplifyCFG should have handled the available opportunities.
6956   // If we did this folding here, it would be necessary to update the
6957   // MachineBasicBlock CFG, which is awkward.
6958
6959   // Use SimplifySetCC to simplify SETCC's.
6960   SDValue Simp = SimplifySetCC(getSetCCResultType(CondLHS.getValueType()),
6961                                CondLHS, CondRHS, CC->get(), SDLoc(N),
6962                                false);
6963   if (Simp.getNode()) AddToWorkList(Simp.getNode());
6964
6965   // fold to a simpler setcc
6966   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
6967     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
6968                        N->getOperand(0), Simp.getOperand(2),
6969                        Simp.getOperand(0), Simp.getOperand(1),
6970                        N->getOperand(4));
6971
6972   return SDValue();
6973 }
6974
6975 /// canFoldInAddressingMode - Return true if 'Use' is a load or a store that
6976 /// uses N as its base pointer and that N may be folded in the load / store
6977 /// addressing mode.
6978 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
6979                                     SelectionDAG &DAG,
6980                                     const TargetLowering &TLI) {
6981   EVT VT;
6982   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
6983     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
6984       return false;
6985     VT = Use->getValueType(0);
6986   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
6987     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
6988       return false;
6989     VT = ST->getValue().getValueType();
6990   } else
6991     return false;
6992
6993   TargetLowering::AddrMode AM;
6994   if (N->getOpcode() == ISD::ADD) {
6995     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
6996     if (Offset)
6997       // [reg +/- imm]
6998       AM.BaseOffs = Offset->getSExtValue();
6999     else
7000       // [reg +/- reg]
7001       AM.Scale = 1;
7002   } else if (N->getOpcode() == ISD::SUB) {
7003     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
7004     if (Offset)
7005       // [reg +/- imm]
7006       AM.BaseOffs = -Offset->getSExtValue();
7007     else
7008       // [reg +/- reg]
7009       AM.Scale = 1;
7010   } else
7011     return false;
7012
7013   return TLI.isLegalAddressingMode(AM, VT.getTypeForEVT(*DAG.getContext()));
7014 }
7015
7016 /// CombineToPreIndexedLoadStore - Try turning a load / store into a
7017 /// pre-indexed load / store when the base pointer is an add or subtract
7018 /// and it has other uses besides the load / store. After the
7019 /// transformation, the new indexed load / store has effectively folded
7020 /// the add / subtract in and all of its other uses are redirected to the
7021 /// new load / store.
7022 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
7023   if (Level < AfterLegalizeDAG)
7024     return false;
7025
7026   bool isLoad = true;
7027   SDValue Ptr;
7028   EVT VT;
7029   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
7030     if (LD->isIndexed())
7031       return false;
7032     VT = LD->getMemoryVT();
7033     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
7034         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
7035       return false;
7036     Ptr = LD->getBasePtr();
7037   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
7038     if (ST->isIndexed())
7039       return false;
7040     VT = ST->getMemoryVT();
7041     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
7042         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
7043       return false;
7044     Ptr = ST->getBasePtr();
7045     isLoad = false;
7046   } else {
7047     return false;
7048   }
7049
7050   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
7051   // out.  There is no reason to make this a preinc/predec.
7052   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
7053       Ptr.getNode()->hasOneUse())
7054     return false;
7055
7056   // Ask the target to do addressing mode selection.
7057   SDValue BasePtr;
7058   SDValue Offset;
7059   ISD::MemIndexedMode AM = ISD::UNINDEXED;
7060   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
7061     return false;
7062
7063   // Backends without true r+i pre-indexed forms may need to pass a
7064   // constant base with a variable offset so that constant coercion
7065   // will work with the patterns in canonical form.
7066   bool Swapped = false;
7067   if (isa<ConstantSDNode>(BasePtr)) {
7068     std::swap(BasePtr, Offset);
7069     Swapped = true;
7070   }
7071
7072   // Don't create a indexed load / store with zero offset.
7073   if (isa<ConstantSDNode>(Offset) &&
7074       cast<ConstantSDNode>(Offset)->isNullValue())
7075     return false;
7076
7077   // Try turning it into a pre-indexed load / store except when:
7078   // 1) The new base ptr is a frame index.
7079   // 2) If N is a store and the new base ptr is either the same as or is a
7080   //    predecessor of the value being stored.
7081   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
7082   //    that would create a cycle.
7083   // 4) All uses are load / store ops that use it as old base ptr.
7084
7085   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
7086   // (plus the implicit offset) to a register to preinc anyway.
7087   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7088     return false;
7089
7090   // Check #2.
7091   if (!isLoad) {
7092     SDValue Val = cast<StoreSDNode>(N)->getValue();
7093     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
7094       return false;
7095   }
7096
7097   // If the offset is a constant, there may be other adds of constants that
7098   // can be folded with this one. We should do this to avoid having to keep
7099   // a copy of the original base pointer.
7100   SmallVector<SDNode *, 16> OtherUses;
7101   if (isa<ConstantSDNode>(Offset))
7102     for (SDNode::use_iterator I = BasePtr.getNode()->use_begin(),
7103          E = BasePtr.getNode()->use_end(); I != E; ++I) {
7104       SDNode *Use = *I;
7105       if (Use == Ptr.getNode())
7106         continue;
7107
7108       if (Use->isPredecessorOf(N))
7109         continue;
7110
7111       if (Use->getOpcode() != ISD::ADD && Use->getOpcode() != ISD::SUB) {
7112         OtherUses.clear();
7113         break;
7114       }
7115
7116       SDValue Op0 = Use->getOperand(0), Op1 = Use->getOperand(1);
7117       if (Op1.getNode() == BasePtr.getNode())
7118         std::swap(Op0, Op1);
7119       assert(Op0.getNode() == BasePtr.getNode() &&
7120              "Use of ADD/SUB but not an operand");
7121
7122       if (!isa<ConstantSDNode>(Op1)) {
7123         OtherUses.clear();
7124         break;
7125       }
7126
7127       // FIXME: In some cases, we can be smarter about this.
7128       if (Op1.getValueType() != Offset.getValueType()) {
7129         OtherUses.clear();
7130         break;
7131       }
7132
7133       OtherUses.push_back(Use);
7134     }
7135
7136   if (Swapped)
7137     std::swap(BasePtr, Offset);
7138
7139   // Now check for #3 and #4.
7140   bool RealUse = false;
7141
7142   // Caches for hasPredecessorHelper
7143   SmallPtrSet<const SDNode *, 32> Visited;
7144   SmallVector<const SDNode *, 16> Worklist;
7145
7146   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
7147          E = Ptr.getNode()->use_end(); I != E; ++I) {
7148     SDNode *Use = *I;
7149     if (Use == N)
7150       continue;
7151     if (N->hasPredecessorHelper(Use, Visited, Worklist))
7152       return false;
7153
7154     // If Ptr may be folded in addressing mode of other use, then it's
7155     // not profitable to do this transformation.
7156     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
7157       RealUse = true;
7158   }
7159
7160   if (!RealUse)
7161     return false;
7162
7163   SDValue Result;
7164   if (isLoad)
7165     Result = DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
7166                                 BasePtr, Offset, AM);
7167   else
7168     Result = DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
7169                                  BasePtr, Offset, AM);
7170   ++PreIndexedNodes;
7171   ++NodesCombined;
7172   DEBUG(dbgs() << "\nReplacing.4 ";
7173         N->dump(&DAG);
7174         dbgs() << "\nWith: ";
7175         Result.getNode()->dump(&DAG);
7176         dbgs() << '\n');
7177   WorkListRemover DeadNodes(*this);
7178   if (isLoad) {
7179     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
7180     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
7181   } else {
7182     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
7183   }
7184
7185   // Finally, since the node is now dead, remove it from the graph.
7186   DAG.DeleteNode(N);
7187
7188   if (Swapped)
7189     std::swap(BasePtr, Offset);
7190
7191   // Replace other uses of BasePtr that can be updated to use Ptr
7192   for (unsigned i = 0, e = OtherUses.size(); i != e; ++i) {
7193     unsigned OffsetIdx = 1;
7194     if (OtherUses[i]->getOperand(OffsetIdx).getNode() == BasePtr.getNode())
7195       OffsetIdx = 0;
7196     assert(OtherUses[i]->getOperand(!OffsetIdx).getNode() ==
7197            BasePtr.getNode() && "Expected BasePtr operand");
7198
7199     // We need to replace ptr0 in the following expression:
7200     //   x0 * offset0 + y0 * ptr0 = t0
7201     // knowing that
7202     //   x1 * offset1 + y1 * ptr0 = t1 (the indexed load/store)
7203     //
7204     // where x0, x1, y0 and y1 in {-1, 1} are given by the types of the
7205     // indexed load/store and the expresion that needs to be re-written.
7206     //
7207     // Therefore, we have:
7208     //   t0 = (x0 * offset0 - x1 * y0 * y1 *offset1) + (y0 * y1) * t1
7209
7210     ConstantSDNode *CN =
7211       cast<ConstantSDNode>(OtherUses[i]->getOperand(OffsetIdx));
7212     int X0, X1, Y0, Y1;
7213     APInt Offset0 = CN->getAPIntValue();
7214     APInt Offset1 = cast<ConstantSDNode>(Offset)->getAPIntValue();
7215
7216     X0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 1) ? -1 : 1;
7217     Y0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 0) ? -1 : 1;
7218     X1 = (AM == ISD::PRE_DEC && !Swapped) ? -1 : 1;
7219     Y1 = (AM == ISD::PRE_DEC && Swapped) ? -1 : 1;
7220
7221     unsigned Opcode = (Y0 * Y1 < 0) ? ISD::SUB : ISD::ADD;
7222
7223     APInt CNV = Offset0;
7224     if (X0 < 0) CNV = -CNV;
7225     if (X1 * Y0 * Y1 < 0) CNV = CNV + Offset1;
7226     else CNV = CNV - Offset1;
7227
7228     // We can now generate the new expression.
7229     SDValue NewOp1 = DAG.getConstant(CNV, CN->getValueType(0));
7230     SDValue NewOp2 = Result.getValue(isLoad ? 1 : 0);
7231
7232     SDValue NewUse = DAG.getNode(Opcode,
7233                                  SDLoc(OtherUses[i]),
7234                                  OtherUses[i]->getValueType(0), NewOp1, NewOp2);
7235     DAG.ReplaceAllUsesOfValueWith(SDValue(OtherUses[i], 0), NewUse);
7236     removeFromWorkList(OtherUses[i]);
7237     DAG.DeleteNode(OtherUses[i]);
7238   }
7239
7240   // Replace the uses of Ptr with uses of the updated base value.
7241   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0));
7242   removeFromWorkList(Ptr.getNode());
7243   DAG.DeleteNode(Ptr.getNode());
7244
7245   return true;
7246 }
7247
7248 /// CombineToPostIndexedLoadStore - Try to combine a load / store with a
7249 /// add / sub of the base pointer node into a post-indexed load / store.
7250 /// The transformation folded the add / subtract into the new indexed
7251 /// load / store effectively and all of its uses are redirected to the
7252 /// new load / store.
7253 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
7254   if (Level < AfterLegalizeDAG)
7255     return false;
7256
7257   bool isLoad = true;
7258   SDValue Ptr;
7259   EVT VT;
7260   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
7261     if (LD->isIndexed())
7262       return false;
7263     VT = LD->getMemoryVT();
7264     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
7265         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
7266       return false;
7267     Ptr = LD->getBasePtr();
7268   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
7269     if (ST->isIndexed())
7270       return false;
7271     VT = ST->getMemoryVT();
7272     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
7273         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
7274       return false;
7275     Ptr = ST->getBasePtr();
7276     isLoad = false;
7277   } else {
7278     return false;
7279   }
7280
7281   if (Ptr.getNode()->hasOneUse())
7282     return false;
7283
7284   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
7285          E = Ptr.getNode()->use_end(); I != E; ++I) {
7286     SDNode *Op = *I;
7287     if (Op == N ||
7288         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
7289       continue;
7290
7291     SDValue BasePtr;
7292     SDValue Offset;
7293     ISD::MemIndexedMode AM = ISD::UNINDEXED;
7294     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
7295       // Don't create a indexed load / store with zero offset.
7296       if (isa<ConstantSDNode>(Offset) &&
7297           cast<ConstantSDNode>(Offset)->isNullValue())
7298         continue;
7299
7300       // Try turning it into a post-indexed load / store except when
7301       // 1) All uses are load / store ops that use it as base ptr (and
7302       //    it may be folded as addressing mmode).
7303       // 2) Op must be independent of N, i.e. Op is neither a predecessor
7304       //    nor a successor of N. Otherwise, if Op is folded that would
7305       //    create a cycle.
7306
7307       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7308         continue;
7309
7310       // Check for #1.
7311       bool TryNext = false;
7312       for (SDNode::use_iterator II = BasePtr.getNode()->use_begin(),
7313              EE = BasePtr.getNode()->use_end(); II != EE; ++II) {
7314         SDNode *Use = *II;
7315         if (Use == Ptr.getNode())
7316           continue;
7317
7318         // If all the uses are load / store addresses, then don't do the
7319         // transformation.
7320         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
7321           bool RealUse = false;
7322           for (SDNode::use_iterator III = Use->use_begin(),
7323                  EEE = Use->use_end(); III != EEE; ++III) {
7324             SDNode *UseUse = *III;
7325             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
7326               RealUse = true;
7327           }
7328
7329           if (!RealUse) {
7330             TryNext = true;
7331             break;
7332           }
7333         }
7334       }
7335
7336       if (TryNext)
7337         continue;
7338
7339       // Check for #2
7340       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
7341         SDValue Result = isLoad
7342           ? DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
7343                                BasePtr, Offset, AM)
7344           : DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
7345                                 BasePtr, Offset, AM);
7346         ++PostIndexedNodes;
7347         ++NodesCombined;
7348         DEBUG(dbgs() << "\nReplacing.5 ";
7349               N->dump(&DAG);
7350               dbgs() << "\nWith: ";
7351               Result.getNode()->dump(&DAG);
7352               dbgs() << '\n');
7353         WorkListRemover DeadNodes(*this);
7354         if (isLoad) {
7355           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
7356           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
7357         } else {
7358           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
7359         }
7360
7361         // Finally, since the node is now dead, remove it from the graph.
7362         DAG.DeleteNode(N);
7363
7364         // Replace the uses of Use with uses of the updated base value.
7365         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
7366                                       Result.getValue(isLoad ? 1 : 0));
7367         removeFromWorkList(Op);
7368         DAG.DeleteNode(Op);
7369         return true;
7370       }
7371     }
7372   }
7373
7374   return false;
7375 }
7376
7377 SDValue DAGCombiner::visitLOAD(SDNode *N) {
7378   LoadSDNode *LD  = cast<LoadSDNode>(N);
7379   SDValue Chain = LD->getChain();
7380   SDValue Ptr   = LD->getBasePtr();
7381
7382   // If load is not volatile and there are no uses of the loaded value (and
7383   // the updated indexed value in case of indexed loads), change uses of the
7384   // chain value into uses of the chain input (i.e. delete the dead load).
7385   if (!LD->isVolatile()) {
7386     if (N->getValueType(1) == MVT::Other) {
7387       // Unindexed loads.
7388       if (!N->hasAnyUseOfValue(0)) {
7389         // It's not safe to use the two value CombineTo variant here. e.g.
7390         // v1, chain2 = load chain1, loc
7391         // v2, chain3 = load chain2, loc
7392         // v3         = add v2, c
7393         // Now we replace use of chain2 with chain1.  This makes the second load
7394         // isomorphic to the one we are deleting, and thus makes this load live.
7395         DEBUG(dbgs() << "\nReplacing.6 ";
7396               N->dump(&DAG);
7397               dbgs() << "\nWith chain: ";
7398               Chain.getNode()->dump(&DAG);
7399               dbgs() << "\n");
7400         WorkListRemover DeadNodes(*this);
7401         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
7402
7403         if (N->use_empty()) {
7404           removeFromWorkList(N);
7405           DAG.DeleteNode(N);
7406         }
7407
7408         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7409       }
7410     } else {
7411       // Indexed loads.
7412       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
7413       if (!N->hasAnyUseOfValue(0) && !N->hasAnyUseOfValue(1)) {
7414         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
7415         DEBUG(dbgs() << "\nReplacing.7 ";
7416               N->dump(&DAG);
7417               dbgs() << "\nWith: ";
7418               Undef.getNode()->dump(&DAG);
7419               dbgs() << " and 2 other values\n");
7420         WorkListRemover DeadNodes(*this);
7421         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef);
7422         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1),
7423                                       DAG.getUNDEF(N->getValueType(1)));
7424         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain);
7425         removeFromWorkList(N);
7426         DAG.DeleteNode(N);
7427         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7428       }
7429     }
7430   }
7431
7432   // If this load is directly stored, replace the load value with the stored
7433   // value.
7434   // TODO: Handle store large -> read small portion.
7435   // TODO: Handle TRUNCSTORE/LOADEXT
7436   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
7437     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
7438       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
7439       if (PrevST->getBasePtr() == Ptr &&
7440           PrevST->getValue().getValueType() == N->getValueType(0))
7441       return CombineTo(N, Chain.getOperand(1), Chain);
7442     }
7443   }
7444
7445   // Try to infer better alignment information than the load already has.
7446   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
7447     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
7448       if (Align > LD->getMemOperand()->getBaseAlignment()) {
7449         SDValue NewLoad =
7450                DAG.getExtLoad(LD->getExtensionType(), SDLoc(N),
7451                               LD->getValueType(0),
7452                               Chain, Ptr, LD->getPointerInfo(),
7453                               LD->getMemoryVT(),
7454                               LD->isVolatile(), LD->isNonTemporal(), Align);
7455         return CombineTo(N, NewLoad, SDValue(NewLoad.getNode(), 1), true);
7456       }
7457     }
7458   }
7459
7460   if (CombinerAA) {
7461     // Walk up chain skipping non-aliasing memory nodes.
7462     SDValue BetterChain = FindBetterChain(N, Chain);
7463
7464     // If there is a better chain.
7465     if (Chain != BetterChain) {
7466       SDValue ReplLoad;
7467
7468       // Replace the chain to void dependency.
7469       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
7470         ReplLoad = DAG.getLoad(N->getValueType(0), SDLoc(LD),
7471                                BetterChain, Ptr, LD->getPointerInfo(),
7472                                LD->isVolatile(), LD->isNonTemporal(),
7473                                LD->isInvariant(), LD->getAlignment());
7474       } else {
7475         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD),
7476                                   LD->getValueType(0),
7477                                   BetterChain, Ptr, LD->getPointerInfo(),
7478                                   LD->getMemoryVT(),
7479                                   LD->isVolatile(),
7480                                   LD->isNonTemporal(),
7481                                   LD->getAlignment());
7482       }
7483
7484       // Create token factor to keep old chain connected.
7485       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
7486                                   MVT::Other, Chain, ReplLoad.getValue(1));
7487
7488       // Make sure the new and old chains are cleaned up.
7489       AddToWorkList(Token.getNode());
7490
7491       // Replace uses with load result and token factor. Don't add users
7492       // to work list.
7493       return CombineTo(N, ReplLoad.getValue(0), Token, false);
7494     }
7495   }
7496
7497   // Try transforming N to an indexed load.
7498   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
7499     return SDValue(N, 0);
7500
7501   return SDValue();
7502 }
7503
7504 /// CheckForMaskedLoad - Check to see if V is (and load (ptr), imm), where the
7505 /// load is having specific bytes cleared out.  If so, return the byte size
7506 /// being masked out and the shift amount.
7507 static std::pair<unsigned, unsigned>
7508 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
7509   std::pair<unsigned, unsigned> Result(0, 0);
7510
7511   // Check for the structure we're looking for.
7512   if (V->getOpcode() != ISD::AND ||
7513       !isa<ConstantSDNode>(V->getOperand(1)) ||
7514       !ISD::isNormalLoad(V->getOperand(0).getNode()))
7515     return Result;
7516
7517   // Check the chain and pointer.
7518   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
7519   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
7520
7521   // The store should be chained directly to the load or be an operand of a
7522   // tokenfactor.
7523   if (LD == Chain.getNode())
7524     ; // ok.
7525   else if (Chain->getOpcode() != ISD::TokenFactor)
7526     return Result; // Fail.
7527   else {
7528     bool isOk = false;
7529     for (unsigned i = 0, e = Chain->getNumOperands(); i != e; ++i)
7530       if (Chain->getOperand(i).getNode() == LD) {
7531         isOk = true;
7532         break;
7533       }
7534     if (!isOk) return Result;
7535   }
7536
7537   // This only handles simple types.
7538   if (V.getValueType() != MVT::i16 &&
7539       V.getValueType() != MVT::i32 &&
7540       V.getValueType() != MVT::i64)
7541     return Result;
7542
7543   // Check the constant mask.  Invert it so that the bits being masked out are
7544   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
7545   // follow the sign bit for uniformity.
7546   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
7547   unsigned NotMaskLZ = countLeadingZeros(NotMask);
7548   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
7549   unsigned NotMaskTZ = countTrailingZeros(NotMask);
7550   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
7551   if (NotMaskLZ == 64) return Result;  // All zero mask.
7552
7553   // See if we have a continuous run of bits.  If so, we have 0*1+0*
7554   if (CountTrailingOnes_64(NotMask >> NotMaskTZ)+NotMaskTZ+NotMaskLZ != 64)
7555     return Result;
7556
7557   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
7558   if (V.getValueType() != MVT::i64 && NotMaskLZ)
7559     NotMaskLZ -= 64-V.getValueSizeInBits();
7560
7561   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
7562   switch (MaskedBytes) {
7563   case 1:
7564   case 2:
7565   case 4: break;
7566   default: return Result; // All one mask, or 5-byte mask.
7567   }
7568
7569   // Verify that the first bit starts at a multiple of mask so that the access
7570   // is aligned the same as the access width.
7571   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
7572
7573   Result.first = MaskedBytes;
7574   Result.second = NotMaskTZ/8;
7575   return Result;
7576 }
7577
7578
7579 /// ShrinkLoadReplaceStoreWithStore - Check to see if IVal is something that
7580 /// provides a value as specified by MaskInfo.  If so, replace the specified
7581 /// store with a narrower store of truncated IVal.
7582 static SDNode *
7583 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
7584                                 SDValue IVal, StoreSDNode *St,
7585                                 DAGCombiner *DC) {
7586   unsigned NumBytes = MaskInfo.first;
7587   unsigned ByteShift = MaskInfo.second;
7588   SelectionDAG &DAG = DC->getDAG();
7589
7590   // Check to see if IVal is all zeros in the part being masked in by the 'or'
7591   // that uses this.  If not, this is not a replacement.
7592   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
7593                                   ByteShift*8, (ByteShift+NumBytes)*8);
7594   if (!DAG.MaskedValueIsZero(IVal, Mask)) return 0;
7595
7596   // Check that it is legal on the target to do this.  It is legal if the new
7597   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
7598   // legalization.
7599   MVT VT = MVT::getIntegerVT(NumBytes*8);
7600   if (!DC->isTypeLegal(VT))
7601     return 0;
7602
7603   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
7604   // shifted by ByteShift and truncated down to NumBytes.
7605   if (ByteShift)
7606     IVal = DAG.getNode(ISD::SRL, SDLoc(IVal), IVal.getValueType(), IVal,
7607                        DAG.getConstant(ByteShift*8,
7608                                     DC->getShiftAmountTy(IVal.getValueType())));
7609
7610   // Figure out the offset for the store and the alignment of the access.
7611   unsigned StOffset;
7612   unsigned NewAlign = St->getAlignment();
7613
7614   if (DAG.getTargetLoweringInfo().isLittleEndian())
7615     StOffset = ByteShift;
7616   else
7617     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
7618
7619   SDValue Ptr = St->getBasePtr();
7620   if (StOffset) {
7621     Ptr = DAG.getNode(ISD::ADD, SDLoc(IVal), Ptr.getValueType(),
7622                       Ptr, DAG.getConstant(StOffset, Ptr.getValueType()));
7623     NewAlign = MinAlign(NewAlign, StOffset);
7624   }
7625
7626   // Truncate down to the new size.
7627   IVal = DAG.getNode(ISD::TRUNCATE, SDLoc(IVal), VT, IVal);
7628
7629   ++OpsNarrowed;
7630   return DAG.getStore(St->getChain(), SDLoc(St), IVal, Ptr,
7631                       St->getPointerInfo().getWithOffset(StOffset),
7632                       false, false, NewAlign).getNode();
7633 }
7634
7635
7636 /// ReduceLoadOpStoreWidth - Look for sequence of load / op / store where op is
7637 /// one of 'or', 'xor', and 'and' of immediates. If 'op' is only touching some
7638 /// of the loaded bits, try narrowing the load and store if it would end up
7639 /// being a win for performance or code size.
7640 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
7641   StoreSDNode *ST  = cast<StoreSDNode>(N);
7642   if (ST->isVolatile())
7643     return SDValue();
7644
7645   SDValue Chain = ST->getChain();
7646   SDValue Value = ST->getValue();
7647   SDValue Ptr   = ST->getBasePtr();
7648   EVT VT = Value.getValueType();
7649
7650   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
7651     return SDValue();
7652
7653   unsigned Opc = Value.getOpcode();
7654
7655   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
7656   // is a byte mask indicating a consecutive number of bytes, check to see if
7657   // Y is known to provide just those bytes.  If so, we try to replace the
7658   // load + replace + store sequence with a single (narrower) store, which makes
7659   // the load dead.
7660   if (Opc == ISD::OR) {
7661     std::pair<unsigned, unsigned> MaskedLoad;
7662     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
7663     if (MaskedLoad.first)
7664       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
7665                                                   Value.getOperand(1), ST,this))
7666         return SDValue(NewST, 0);
7667
7668     // Or is commutative, so try swapping X and Y.
7669     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
7670     if (MaskedLoad.first)
7671       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
7672                                                   Value.getOperand(0), ST,this))
7673         return SDValue(NewST, 0);
7674   }
7675
7676   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
7677       Value.getOperand(1).getOpcode() != ISD::Constant)
7678     return SDValue();
7679
7680   SDValue N0 = Value.getOperand(0);
7681   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
7682       Chain == SDValue(N0.getNode(), 1)) {
7683     LoadSDNode *LD = cast<LoadSDNode>(N0);
7684     if (LD->getBasePtr() != Ptr ||
7685         LD->getPointerInfo().getAddrSpace() !=
7686         ST->getPointerInfo().getAddrSpace())
7687       return SDValue();
7688
7689     // Find the type to narrow it the load / op / store to.
7690     SDValue N1 = Value.getOperand(1);
7691     unsigned BitWidth = N1.getValueSizeInBits();
7692     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
7693     if (Opc == ISD::AND)
7694       Imm ^= APInt::getAllOnesValue(BitWidth);
7695     if (Imm == 0 || Imm.isAllOnesValue())
7696       return SDValue();
7697     unsigned ShAmt = Imm.countTrailingZeros();
7698     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
7699     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
7700     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
7701     while (NewBW < BitWidth &&
7702            !(TLI.isOperationLegalOrCustom(Opc, NewVT) &&
7703              TLI.isNarrowingProfitable(VT, NewVT))) {
7704       NewBW = NextPowerOf2(NewBW);
7705       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
7706     }
7707     if (NewBW >= BitWidth)
7708       return SDValue();
7709
7710     // If the lsb changed does not start at the type bitwidth boundary,
7711     // start at the previous one.
7712     if (ShAmt % NewBW)
7713       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
7714     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt,
7715                                    std::min(BitWidth, ShAmt + NewBW));
7716     if ((Imm & Mask) == Imm) {
7717       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
7718       if (Opc == ISD::AND)
7719         NewImm ^= APInt::getAllOnesValue(NewBW);
7720       uint64_t PtrOff = ShAmt / 8;
7721       // For big endian targets, we need to adjust the offset to the pointer to
7722       // load the correct bytes.
7723       if (TLI.isBigEndian())
7724         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
7725
7726       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
7727       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
7728       if (NewAlign < TLI.getDataLayout()->getABITypeAlignment(NewVTTy))
7729         return SDValue();
7730
7731       SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LD),
7732                                    Ptr.getValueType(), Ptr,
7733                                    DAG.getConstant(PtrOff, Ptr.getValueType()));
7734       SDValue NewLD = DAG.getLoad(NewVT, SDLoc(N0),
7735                                   LD->getChain(), NewPtr,
7736                                   LD->getPointerInfo().getWithOffset(PtrOff),
7737                                   LD->isVolatile(), LD->isNonTemporal(),
7738                                   LD->isInvariant(), NewAlign);
7739       SDValue NewVal = DAG.getNode(Opc, SDLoc(Value), NewVT, NewLD,
7740                                    DAG.getConstant(NewImm, NewVT));
7741       SDValue NewST = DAG.getStore(Chain, SDLoc(N),
7742                                    NewVal, NewPtr,
7743                                    ST->getPointerInfo().getWithOffset(PtrOff),
7744                                    false, false, NewAlign);
7745
7746       AddToWorkList(NewPtr.getNode());
7747       AddToWorkList(NewLD.getNode());
7748       AddToWorkList(NewVal.getNode());
7749       WorkListRemover DeadNodes(*this);
7750       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1));
7751       ++OpsNarrowed;
7752       return NewST;
7753     }
7754   }
7755
7756   return SDValue();
7757 }
7758
7759 /// TransformFPLoadStorePair - For a given floating point load / store pair,
7760 /// if the load value isn't used by any other operations, then consider
7761 /// transforming the pair to integer load / store operations if the target
7762 /// deems the transformation profitable.
7763 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
7764   StoreSDNode *ST  = cast<StoreSDNode>(N);
7765   SDValue Chain = ST->getChain();
7766   SDValue Value = ST->getValue();
7767   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
7768       Value.hasOneUse() &&
7769       Chain == SDValue(Value.getNode(), 1)) {
7770     LoadSDNode *LD = cast<LoadSDNode>(Value);
7771     EVT VT = LD->getMemoryVT();
7772     if (!VT.isFloatingPoint() ||
7773         VT != ST->getMemoryVT() ||
7774         LD->isNonTemporal() ||
7775         ST->isNonTemporal() ||
7776         LD->getPointerInfo().getAddrSpace() != 0 ||
7777         ST->getPointerInfo().getAddrSpace() != 0)
7778       return SDValue();
7779
7780     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
7781     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
7782         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
7783         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
7784         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
7785       return SDValue();
7786
7787     unsigned LDAlign = LD->getAlignment();
7788     unsigned STAlign = ST->getAlignment();
7789     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
7790     unsigned ABIAlign = TLI.getDataLayout()->getABITypeAlignment(IntVTTy);
7791     if (LDAlign < ABIAlign || STAlign < ABIAlign)
7792       return SDValue();
7793
7794     SDValue NewLD = DAG.getLoad(IntVT, SDLoc(Value),
7795                                 LD->getChain(), LD->getBasePtr(),
7796                                 LD->getPointerInfo(),
7797                                 false, false, false, LDAlign);
7798
7799     SDValue NewST = DAG.getStore(NewLD.getValue(1), SDLoc(N),
7800                                  NewLD, ST->getBasePtr(),
7801                                  ST->getPointerInfo(),
7802                                  false, false, STAlign);
7803
7804     AddToWorkList(NewLD.getNode());
7805     AddToWorkList(NewST.getNode());
7806     WorkListRemover DeadNodes(*this);
7807     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1));
7808     ++LdStFP2Int;
7809     return NewST;
7810   }
7811
7812   return SDValue();
7813 }
7814
7815 /// Helper struct to parse and store a memory address as base + index + offset.
7816 /// We ignore sign extensions when it is safe to do so.
7817 /// The following two expressions are not equivalent. To differentiate we need
7818 /// to store whether there was a sign extension involved in the index
7819 /// computation.
7820 ///  (load (i64 add (i64 copyfromreg %c)
7821 ///                 (i64 signextend (add (i8 load %index)
7822 ///                                      (i8 1))))
7823 /// vs
7824 ///
7825 /// (load (i64 add (i64 copyfromreg %c)
7826 ///                (i64 signextend (i32 add (i32 signextend (i8 load %index))
7827 ///                                         (i32 1)))))
7828 struct BaseIndexOffset {
7829   SDValue Base;
7830   SDValue Index;
7831   int64_t Offset;
7832   bool IsIndexSignExt;
7833
7834   BaseIndexOffset() : Offset(0), IsIndexSignExt(false) {}
7835
7836   BaseIndexOffset(SDValue Base, SDValue Index, int64_t Offset,
7837                   bool IsIndexSignExt) :
7838     Base(Base), Index(Index), Offset(Offset), IsIndexSignExt(IsIndexSignExt) {}
7839
7840   bool equalBaseIndex(const BaseIndexOffset &Other) {
7841     return Other.Base == Base && Other.Index == Index &&
7842       Other.IsIndexSignExt == IsIndexSignExt;
7843   }
7844
7845   /// Parses tree in Ptr for base, index, offset addresses.
7846   static BaseIndexOffset match(SDValue Ptr) {
7847     bool IsIndexSignExt = false;
7848
7849     // Just Base or possibly anything else.
7850     if (Ptr->getOpcode() != ISD::ADD)
7851       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
7852
7853     // Base + offset.
7854     if (isa<ConstantSDNode>(Ptr->getOperand(1))) {
7855       int64_t Offset = cast<ConstantSDNode>(Ptr->getOperand(1))->getSExtValue();
7856       return  BaseIndexOffset(Ptr->getOperand(0), SDValue(), Offset,
7857                               IsIndexSignExt);
7858     }
7859
7860     // Look at Base + Index + Offset cases.
7861     SDValue Base = Ptr->getOperand(0);
7862     SDValue IndexOffset = Ptr->getOperand(1);
7863
7864     // Skip signextends.
7865     if (IndexOffset->getOpcode() == ISD::SIGN_EXTEND) {
7866       IndexOffset = IndexOffset->getOperand(0);
7867       IsIndexSignExt = true;
7868     }
7869
7870     // Either the case of Base + Index (no offset) or something else.
7871     if (IndexOffset->getOpcode() != ISD::ADD)
7872       return BaseIndexOffset(Base, IndexOffset, 0, IsIndexSignExt);
7873
7874     // Now we have the case of Base + Index + offset.
7875     SDValue Index = IndexOffset->getOperand(0);
7876     SDValue Offset = IndexOffset->getOperand(1);
7877
7878     if (!isa<ConstantSDNode>(Offset))
7879       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
7880
7881     // Ignore signextends.
7882     if (Index->getOpcode() == ISD::SIGN_EXTEND) {
7883       Index = Index->getOperand(0);
7884       IsIndexSignExt = true;
7885     } else IsIndexSignExt = false;
7886
7887     int64_t Off = cast<ConstantSDNode>(Offset)->getSExtValue();
7888     return BaseIndexOffset(Base, Index, Off, IsIndexSignExt);
7889   }
7890 };
7891
7892 /// Holds a pointer to an LSBaseSDNode as well as information on where it
7893 /// is located in a sequence of memory operations connected by a chain.
7894 struct MemOpLink {
7895   MemOpLink (LSBaseSDNode *N, int64_t Offset, unsigned Seq):
7896     MemNode(N), OffsetFromBase(Offset), SequenceNum(Seq) { }
7897   // Ptr to the mem node.
7898   LSBaseSDNode *MemNode;
7899   // Offset from the base ptr.
7900   int64_t OffsetFromBase;
7901   // What is the sequence number of this mem node.
7902   // Lowest mem operand in the DAG starts at zero.
7903   unsigned SequenceNum;
7904 };
7905
7906 /// Sorts store nodes in a link according to their offset from a shared
7907 // base ptr.
7908 struct ConsecutiveMemoryChainSorter {
7909   bool operator()(MemOpLink LHS, MemOpLink RHS) {
7910     return LHS.OffsetFromBase < RHS.OffsetFromBase;
7911   }
7912 };
7913
7914 bool DAGCombiner::MergeConsecutiveStores(StoreSDNode* St) {
7915   EVT MemVT = St->getMemoryVT();
7916   int64_t ElementSizeBytes = MemVT.getSizeInBits()/8;
7917   bool NoVectors = DAG.getMachineFunction().getFunction()->getAttributes().
7918     hasAttribute(AttributeSet::FunctionIndex, Attribute::NoImplicitFloat);
7919
7920   // Don't merge vectors into wider inputs.
7921   if (MemVT.isVector() || !MemVT.isSimple())
7922     return false;
7923
7924   // Perform an early exit check. Do not bother looking at stored values that
7925   // are not constants or loads.
7926   SDValue StoredVal = St->getValue();
7927   bool IsLoadSrc = isa<LoadSDNode>(StoredVal);
7928   if (!isa<ConstantSDNode>(StoredVal) && !isa<ConstantFPSDNode>(StoredVal) &&
7929       !IsLoadSrc)
7930     return false;
7931
7932   // Only look at ends of store sequences.
7933   SDValue Chain = SDValue(St, 1);
7934   if (Chain->hasOneUse() && Chain->use_begin()->getOpcode() == ISD::STORE)
7935     return false;
7936
7937   // This holds the base pointer, index, and the offset in bytes from the base
7938   // pointer.
7939   BaseIndexOffset BasePtr = BaseIndexOffset::match(St->getBasePtr());
7940
7941   // We must have a base and an offset.
7942   if (!BasePtr.Base.getNode())
7943     return false;
7944
7945   // Do not handle stores to undef base pointers.
7946   if (BasePtr.Base.getOpcode() == ISD::UNDEF)
7947     return false;
7948
7949   // Save the LoadSDNodes that we find in the chain.
7950   // We need to make sure that these nodes do not interfere with
7951   // any of the store nodes.
7952   SmallVector<LSBaseSDNode*, 8> AliasLoadNodes;
7953
7954   // Save the StoreSDNodes that we find in the chain.
7955   SmallVector<MemOpLink, 8> StoreNodes;
7956
7957   // Walk up the chain and look for nodes with offsets from the same
7958   // base pointer. Stop when reaching an instruction with a different kind
7959   // or instruction which has a different base pointer.
7960   unsigned Seq = 0;
7961   StoreSDNode *Index = St;
7962   while (Index) {
7963     // If the chain has more than one use, then we can't reorder the mem ops.
7964     if (Index != St && !SDValue(Index, 1)->hasOneUse())
7965       break;
7966
7967     // Find the base pointer and offset for this memory node.
7968     BaseIndexOffset Ptr = BaseIndexOffset::match(Index->getBasePtr());
7969
7970     // Check that the base pointer is the same as the original one.
7971     if (!Ptr.equalBaseIndex(BasePtr))
7972       break;
7973
7974     // Check that the alignment is the same.
7975     if (Index->getAlignment() != St->getAlignment())
7976       break;
7977
7978     // The memory operands must not be volatile.
7979     if (Index->isVolatile() || Index->isIndexed())
7980       break;
7981
7982     // No truncation.
7983     if (StoreSDNode *St = dyn_cast<StoreSDNode>(Index))
7984       if (St->isTruncatingStore())
7985         break;
7986
7987     // The stored memory type must be the same.
7988     if (Index->getMemoryVT() != MemVT)
7989       break;
7990
7991     // We do not allow unaligned stores because we want to prevent overriding
7992     // stores.
7993     if (Index->getAlignment()*8 != MemVT.getSizeInBits())
7994       break;
7995
7996     // We found a potential memory operand to merge.
7997     StoreNodes.push_back(MemOpLink(Index, Ptr.Offset, Seq++));
7998
7999     // Find the next memory operand in the chain. If the next operand in the
8000     // chain is a store then move up and continue the scan with the next
8001     // memory operand. If the next operand is a load save it and use alias
8002     // information to check if it interferes with anything.
8003     SDNode *NextInChain = Index->getChain().getNode();
8004     while (1) {
8005       if (StoreSDNode *STn = dyn_cast<StoreSDNode>(NextInChain)) {
8006         // We found a store node. Use it for the next iteration.
8007         Index = STn;
8008         break;
8009       } else if (LoadSDNode *Ldn = dyn_cast<LoadSDNode>(NextInChain)) {
8010         // Save the load node for later. Continue the scan.
8011         AliasLoadNodes.push_back(Ldn);
8012         NextInChain = Ldn->getChain().getNode();
8013         continue;
8014       } else {
8015         Index = NULL;
8016         break;
8017       }
8018     }
8019   }
8020
8021   // Check if there is anything to merge.
8022   if (StoreNodes.size() < 2)
8023     return false;
8024
8025   // Sort the memory operands according to their distance from the base pointer.
8026   std::sort(StoreNodes.begin(), StoreNodes.end(),
8027             ConsecutiveMemoryChainSorter());
8028
8029   // Scan the memory operations on the chain and find the first non-consecutive
8030   // store memory address.
8031   unsigned LastConsecutiveStore = 0;
8032   int64_t StartAddress = StoreNodes[0].OffsetFromBase;
8033   for (unsigned i = 0, e = StoreNodes.size(); i < e; ++i) {
8034
8035     // Check that the addresses are consecutive starting from the second
8036     // element in the list of stores.
8037     if (i > 0) {
8038       int64_t CurrAddress = StoreNodes[i].OffsetFromBase;
8039       if (CurrAddress - StartAddress != (ElementSizeBytes * i))
8040         break;
8041     }
8042
8043     bool Alias = false;
8044     // Check if this store interferes with any of the loads that we found.
8045     for (unsigned ld = 0, lde = AliasLoadNodes.size(); ld < lde; ++ld)
8046       if (isAlias(AliasLoadNodes[ld], StoreNodes[i].MemNode)) {
8047         Alias = true;
8048         break;
8049       }
8050     // We found a load that alias with this store. Stop the sequence.
8051     if (Alias)
8052       break;
8053
8054     // Mark this node as useful.
8055     LastConsecutiveStore = i;
8056   }
8057
8058   // The node with the lowest store address.
8059   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
8060
8061   // Store the constants into memory as one consecutive store.
8062   if (!IsLoadSrc) {
8063     unsigned LastLegalType = 0;
8064     unsigned LastLegalVectorType = 0;
8065     bool NonZero = false;
8066     for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
8067       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
8068       SDValue StoredVal = St->getValue();
8069
8070       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(StoredVal)) {
8071         NonZero |= !C->isNullValue();
8072       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(StoredVal)) {
8073         NonZero |= !C->getConstantFPValue()->isNullValue();
8074       } else {
8075         // Non constant.
8076         break;
8077       }
8078
8079       // Find a legal type for the constant store.
8080       unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
8081       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
8082       if (TLI.isTypeLegal(StoreTy))
8083         LastLegalType = i+1;
8084       // Or check whether a truncstore is legal.
8085       else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
8086                TargetLowering::TypePromoteInteger) {
8087         EVT LegalizedStoredValueTy =
8088           TLI.getTypeToTransformTo(*DAG.getContext(), StoredVal.getValueType());
8089         if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy))
8090           LastLegalType = i+1;
8091       }
8092
8093       // Find a legal type for the vector store.
8094       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
8095       if (TLI.isTypeLegal(Ty))
8096         LastLegalVectorType = i + 1;
8097     }
8098
8099     // We only use vectors if the constant is known to be zero and the
8100     // function is not marked with the noimplicitfloat attribute.
8101     if (NonZero || NoVectors)
8102       LastLegalVectorType = 0;
8103
8104     // Check if we found a legal integer type to store.
8105     if (LastLegalType == 0 && LastLegalVectorType == 0)
8106       return false;
8107
8108     bool UseVector = (LastLegalVectorType > LastLegalType) && !NoVectors;
8109     unsigned NumElem = UseVector ? LastLegalVectorType : LastLegalType;
8110
8111     // Make sure we have something to merge.
8112     if (NumElem < 2)
8113       return false;
8114
8115     unsigned EarliestNodeUsed = 0;
8116     for (unsigned i=0; i < NumElem; ++i) {
8117       // Find a chain for the new wide-store operand. Notice that some
8118       // of the store nodes that we found may not be selected for inclusion
8119       // in the wide store. The chain we use needs to be the chain of the
8120       // earliest store node which is *used* and replaced by the wide store.
8121       if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
8122         EarliestNodeUsed = i;
8123     }
8124
8125     // The earliest Node in the DAG.
8126     LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
8127     SDLoc DL(StoreNodes[0].MemNode);
8128
8129     SDValue StoredVal;
8130     if (UseVector) {
8131       // Find a legal type for the vector store.
8132       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
8133       assert(TLI.isTypeLegal(Ty) && "Illegal vector store");
8134       StoredVal = DAG.getConstant(0, Ty);
8135     } else {
8136       unsigned StoreBW = NumElem * ElementSizeBytes * 8;
8137       APInt StoreInt(StoreBW, 0);
8138
8139       // Construct a single integer constant which is made of the smaller
8140       // constant inputs.
8141       bool IsLE = TLI.isLittleEndian();
8142       for (unsigned i = 0; i < NumElem ; ++i) {
8143         unsigned Idx = IsLE ?(NumElem - 1 - i) : i;
8144         StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[Idx].MemNode);
8145         SDValue Val = St->getValue();
8146         StoreInt<<=ElementSizeBytes*8;
8147         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Val)) {
8148           StoreInt|=C->getAPIntValue().zext(StoreBW);
8149         } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(Val)) {
8150           StoreInt|= C->getValueAPF().bitcastToAPInt().zext(StoreBW);
8151         } else {
8152           assert(false && "Invalid constant element type");
8153         }
8154       }
8155
8156       // Create the new Load and Store operations.
8157       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
8158       StoredVal = DAG.getConstant(StoreInt, StoreTy);
8159     }
8160
8161     SDValue NewStore = DAG.getStore(EarliestOp->getChain(), DL, StoredVal,
8162                                     FirstInChain->getBasePtr(),
8163                                     FirstInChain->getPointerInfo(),
8164                                     false, false,
8165                                     FirstInChain->getAlignment());
8166
8167     // Replace the first store with the new store
8168     CombineTo(EarliestOp, NewStore);
8169     // Erase all other stores.
8170     for (unsigned i = 0; i < NumElem ; ++i) {
8171       if (StoreNodes[i].MemNode == EarliestOp)
8172         continue;
8173       StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
8174       // ReplaceAllUsesWith will replace all uses that existed when it was
8175       // called, but graph optimizations may cause new ones to appear. For
8176       // example, the case in pr14333 looks like
8177       //
8178       //  St's chain -> St -> another store -> X
8179       //
8180       // And the only difference from St to the other store is the chain.
8181       // When we change it's chain to be St's chain they become identical,
8182       // get CSEed and the net result is that X is now a use of St.
8183       // Since we know that St is redundant, just iterate.
8184       while (!St->use_empty())
8185         DAG.ReplaceAllUsesWith(SDValue(St, 0), St->getChain());
8186       removeFromWorkList(St);
8187       DAG.DeleteNode(St);
8188     }
8189
8190     return true;
8191   }
8192
8193   // Below we handle the case of multiple consecutive stores that
8194   // come from multiple consecutive loads. We merge them into a single
8195   // wide load and a single wide store.
8196
8197   // Look for load nodes which are used by the stored values.
8198   SmallVector<MemOpLink, 8> LoadNodes;
8199
8200   // Find acceptable loads. Loads need to have the same chain (token factor),
8201   // must not be zext, volatile, indexed, and they must be consecutive.
8202   BaseIndexOffset LdBasePtr;
8203   for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
8204     StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
8205     LoadSDNode *Ld = dyn_cast<LoadSDNode>(St->getValue());
8206     if (!Ld) break;
8207
8208     // Loads must only have one use.
8209     if (!Ld->hasNUsesOfValue(1, 0))
8210       break;
8211
8212     // Check that the alignment is the same as the stores.
8213     if (Ld->getAlignment() != St->getAlignment())
8214       break;
8215
8216     // The memory operands must not be volatile.
8217     if (Ld->isVolatile() || Ld->isIndexed())
8218       break;
8219
8220     // We do not accept ext loads.
8221     if (Ld->getExtensionType() != ISD::NON_EXTLOAD)
8222       break;
8223
8224     // The stored memory type must be the same.
8225     if (Ld->getMemoryVT() != MemVT)
8226       break;
8227
8228     BaseIndexOffset LdPtr = BaseIndexOffset::match(Ld->getBasePtr());
8229     // If this is not the first ptr that we check.
8230     if (LdBasePtr.Base.getNode()) {
8231       // The base ptr must be the same.
8232       if (!LdPtr.equalBaseIndex(LdBasePtr))
8233         break;
8234     } else {
8235       // Check that all other base pointers are the same as this one.
8236       LdBasePtr = LdPtr;
8237     }
8238
8239     // We found a potential memory operand to merge.
8240     LoadNodes.push_back(MemOpLink(Ld, LdPtr.Offset, 0));
8241   }
8242
8243   if (LoadNodes.size() < 2)
8244     return false;
8245
8246   // Scan the memory operations on the chain and find the first non-consecutive
8247   // load memory address. These variables hold the index in the store node
8248   // array.
8249   unsigned LastConsecutiveLoad = 0;
8250   // This variable refers to the size and not index in the array.
8251   unsigned LastLegalVectorType = 0;
8252   unsigned LastLegalIntegerType = 0;
8253   StartAddress = LoadNodes[0].OffsetFromBase;
8254   SDValue FirstChain = LoadNodes[0].MemNode->getChain();
8255   for (unsigned i = 1; i < LoadNodes.size(); ++i) {
8256     // All loads much share the same chain.
8257     if (LoadNodes[i].MemNode->getChain() != FirstChain)
8258       break;
8259
8260     int64_t CurrAddress = LoadNodes[i].OffsetFromBase;
8261     if (CurrAddress - StartAddress != (ElementSizeBytes * i))
8262       break;
8263     LastConsecutiveLoad = i;
8264
8265     // Find a legal type for the vector store.
8266     EVT StoreTy = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
8267     if (TLI.isTypeLegal(StoreTy))
8268       LastLegalVectorType = i + 1;
8269
8270     // Find a legal type for the integer store.
8271     unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
8272     StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
8273     if (TLI.isTypeLegal(StoreTy))
8274       LastLegalIntegerType = i + 1;
8275     // Or check whether a truncstore and extload is legal.
8276     else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
8277              TargetLowering::TypePromoteInteger) {
8278       EVT LegalizedStoredValueTy =
8279         TLI.getTypeToTransformTo(*DAG.getContext(), StoreTy);
8280       if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy) &&
8281           TLI.isLoadExtLegal(ISD::ZEXTLOAD, StoreTy) &&
8282           TLI.isLoadExtLegal(ISD::SEXTLOAD, StoreTy) &&
8283           TLI.isLoadExtLegal(ISD::EXTLOAD, StoreTy))
8284         LastLegalIntegerType = i+1;
8285     }
8286   }
8287
8288   // Only use vector types if the vector type is larger than the integer type.
8289   // If they are the same, use integers.
8290   bool UseVectorTy = LastLegalVectorType > LastLegalIntegerType && !NoVectors;
8291   unsigned LastLegalType = std::max(LastLegalVectorType, LastLegalIntegerType);
8292
8293   // We add +1 here because the LastXXX variables refer to location while
8294   // the NumElem refers to array/index size.
8295   unsigned NumElem = std::min(LastConsecutiveStore, LastConsecutiveLoad) + 1;
8296   NumElem = std::min(LastLegalType, NumElem);
8297
8298   if (NumElem < 2)
8299     return false;
8300
8301   // The earliest Node in the DAG.
8302   unsigned EarliestNodeUsed = 0;
8303   LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
8304   for (unsigned i=1; i<NumElem; ++i) {
8305     // Find a chain for the new wide-store operand. Notice that some
8306     // of the store nodes that we found may not be selected for inclusion
8307     // in the wide store. The chain we use needs to be the chain of the
8308     // earliest store node which is *used* and replaced by the wide store.
8309     if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
8310       EarliestNodeUsed = i;
8311   }
8312
8313   // Find if it is better to use vectors or integers to load and store
8314   // to memory.
8315   EVT JointMemOpVT;
8316   if (UseVectorTy) {
8317     JointMemOpVT = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
8318   } else {
8319     unsigned StoreBW = NumElem * ElementSizeBytes * 8;
8320     JointMemOpVT = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
8321   }
8322
8323   SDLoc LoadDL(LoadNodes[0].MemNode);
8324   SDLoc StoreDL(StoreNodes[0].MemNode);
8325
8326   LoadSDNode *FirstLoad = cast<LoadSDNode>(LoadNodes[0].MemNode);
8327   SDValue NewLoad = DAG.getLoad(JointMemOpVT, LoadDL,
8328                                 FirstLoad->getChain(),
8329                                 FirstLoad->getBasePtr(),
8330                                 FirstLoad->getPointerInfo(),
8331                                 false, false, false,
8332                                 FirstLoad->getAlignment());
8333
8334   SDValue NewStore = DAG.getStore(EarliestOp->getChain(), StoreDL, NewLoad,
8335                                   FirstInChain->getBasePtr(),
8336                                   FirstInChain->getPointerInfo(), false, false,
8337                                   FirstInChain->getAlignment());
8338
8339   // Replace one of the loads with the new load.
8340   LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[0].MemNode);
8341   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1),
8342                                 SDValue(NewLoad.getNode(), 1));
8343
8344   // Remove the rest of the load chains.
8345   for (unsigned i = 1; i < NumElem ; ++i) {
8346     // Replace all chain users of the old load nodes with the chain of the new
8347     // load node.
8348     LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[i].MemNode);
8349     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Ld->getChain());
8350   }
8351
8352   // Replace the first store with the new store.
8353   CombineTo(EarliestOp, NewStore);
8354   // Erase all other stores.
8355   for (unsigned i = 0; i < NumElem ; ++i) {
8356     // Remove all Store nodes.
8357     if (StoreNodes[i].MemNode == EarliestOp)
8358       continue;
8359     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
8360     DAG.ReplaceAllUsesOfValueWith(SDValue(St, 0), St->getChain());
8361     removeFromWorkList(St);
8362     DAG.DeleteNode(St);
8363   }
8364
8365   return true;
8366 }
8367
8368 SDValue DAGCombiner::visitSTORE(SDNode *N) {
8369   StoreSDNode *ST  = cast<StoreSDNode>(N);
8370   SDValue Chain = ST->getChain();
8371   SDValue Value = ST->getValue();
8372   SDValue Ptr   = ST->getBasePtr();
8373
8374   // If this is a store of a bit convert, store the input value if the
8375   // resultant store does not need a higher alignment than the original.
8376   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
8377       ST->isUnindexed()) {
8378     unsigned OrigAlign = ST->getAlignment();
8379     EVT SVT = Value.getOperand(0).getValueType();
8380     unsigned Align = TLI.getDataLayout()->
8381       getABITypeAlignment(SVT.getTypeForEVT(*DAG.getContext()));
8382     if (Align <= OrigAlign &&
8383         ((!LegalOperations && !ST->isVolatile()) ||
8384          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
8385       return DAG.getStore(Chain, SDLoc(N), Value.getOperand(0),
8386                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
8387                           ST->isNonTemporal(), OrigAlign);
8388   }
8389
8390   // Turn 'store undef, Ptr' -> nothing.
8391   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
8392     return Chain;
8393
8394   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
8395   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
8396     // NOTE: If the original store is volatile, this transform must not increase
8397     // the number of stores.  For example, on x86-32 an f64 can be stored in one
8398     // processor operation but an i64 (which is not legal) requires two.  So the
8399     // transform should not be done in this case.
8400     if (Value.getOpcode() != ISD::TargetConstantFP) {
8401       SDValue Tmp;
8402       switch (CFP->getValueType(0).getSimpleVT().SimpleTy) {
8403       default: llvm_unreachable("Unknown FP type");
8404       case MVT::f16:    // We don't do this for these yet.
8405       case MVT::f80:
8406       case MVT::f128:
8407       case MVT::ppcf128:
8408         break;
8409       case MVT::f32:
8410         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
8411             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
8412           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
8413                               bitcastToAPInt().getZExtValue(), MVT::i32);
8414           return DAG.getStore(Chain, SDLoc(N), Tmp,
8415                               Ptr, ST->getPointerInfo(), ST->isVolatile(),
8416                               ST->isNonTemporal(), ST->getAlignment());
8417         }
8418         break;
8419       case MVT::f64:
8420         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
8421              !ST->isVolatile()) ||
8422             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
8423           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
8424                                 getZExtValue(), MVT::i64);
8425           return DAG.getStore(Chain, SDLoc(N), Tmp,
8426                               Ptr, ST->getPointerInfo(), ST->isVolatile(),
8427                               ST->isNonTemporal(), ST->getAlignment());
8428         }
8429
8430         if (!ST->isVolatile() &&
8431             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
8432           // Many FP stores are not made apparent until after legalize, e.g. for
8433           // argument passing.  Since this is so common, custom legalize the
8434           // 64-bit integer store into two 32-bit stores.
8435           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
8436           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, MVT::i32);
8437           SDValue Hi = DAG.getConstant(Val >> 32, MVT::i32);
8438           if (TLI.isBigEndian()) std::swap(Lo, Hi);
8439
8440           unsigned Alignment = ST->getAlignment();
8441           bool isVolatile = ST->isVolatile();
8442           bool isNonTemporal = ST->isNonTemporal();
8443
8444           SDValue St0 = DAG.getStore(Chain, SDLoc(ST), Lo,
8445                                      Ptr, ST->getPointerInfo(),
8446                                      isVolatile, isNonTemporal,
8447                                      ST->getAlignment());
8448           Ptr = DAG.getNode(ISD::ADD, SDLoc(N), Ptr.getValueType(), Ptr,
8449                             DAG.getConstant(4, Ptr.getValueType()));
8450           Alignment = MinAlign(Alignment, 4U);
8451           SDValue St1 = DAG.getStore(Chain, SDLoc(ST), Hi,
8452                                      Ptr, ST->getPointerInfo().getWithOffset(4),
8453                                      isVolatile, isNonTemporal,
8454                                      Alignment);
8455           return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other,
8456                              St0, St1);
8457         }
8458
8459         break;
8460       }
8461     }
8462   }
8463
8464   // Try to infer better alignment information than the store already has.
8465   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
8466     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
8467       if (Align > ST->getAlignment())
8468         return DAG.getTruncStore(Chain, SDLoc(N), Value,
8469                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
8470                                  ST->isVolatile(), ST->isNonTemporal(), Align);
8471     }
8472   }
8473
8474   // Try transforming a pair floating point load / store ops to integer
8475   // load / store ops.
8476   SDValue NewST = TransformFPLoadStorePair(N);
8477   if (NewST.getNode())
8478     return NewST;
8479
8480   if (CombinerAA) {
8481     // Walk up chain skipping non-aliasing memory nodes.
8482     SDValue BetterChain = FindBetterChain(N, Chain);
8483
8484     // If there is a better chain.
8485     if (Chain != BetterChain) {
8486       SDValue ReplStore;
8487
8488       // Replace the chain to avoid dependency.
8489       if (ST->isTruncatingStore()) {
8490         ReplStore = DAG.getTruncStore(BetterChain, SDLoc(N), Value, Ptr,
8491                                       ST->getPointerInfo(),
8492                                       ST->getMemoryVT(), ST->isVolatile(),
8493                                       ST->isNonTemporal(), ST->getAlignment());
8494       } else {
8495         ReplStore = DAG.getStore(BetterChain, SDLoc(N), Value, Ptr,
8496                                  ST->getPointerInfo(),
8497                                  ST->isVolatile(), ST->isNonTemporal(),
8498                                  ST->getAlignment());
8499       }
8500
8501       // Create token to keep both nodes around.
8502       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
8503                                   MVT::Other, Chain, ReplStore);
8504
8505       // Make sure the new and old chains are cleaned up.
8506       AddToWorkList(Token.getNode());
8507
8508       // Don't add users to work list.
8509       return CombineTo(N, Token, false);
8510     }
8511   }
8512
8513   // Try transforming N to an indexed store.
8514   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
8515     return SDValue(N, 0);
8516
8517   // FIXME: is there such a thing as a truncating indexed store?
8518   if (ST->isTruncatingStore() && ST->isUnindexed() &&
8519       Value.getValueType().isInteger()) {
8520     // See if we can simplify the input to this truncstore with knowledge that
8521     // only the low bits are being used.  For example:
8522     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
8523     SDValue Shorter =
8524       GetDemandedBits(Value,
8525                       APInt::getLowBitsSet(
8526                         Value.getValueType().getScalarType().getSizeInBits(),
8527                         ST->getMemoryVT().getScalarType().getSizeInBits()));
8528     AddToWorkList(Value.getNode());
8529     if (Shorter.getNode())
8530       return DAG.getTruncStore(Chain, SDLoc(N), Shorter,
8531                                Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
8532                                ST->isVolatile(), ST->isNonTemporal(),
8533                                ST->getAlignment());
8534
8535     // Otherwise, see if we can simplify the operation with
8536     // SimplifyDemandedBits, which only works if the value has a single use.
8537     if (SimplifyDemandedBits(Value,
8538                         APInt::getLowBitsSet(
8539                           Value.getValueType().getScalarType().getSizeInBits(),
8540                           ST->getMemoryVT().getScalarType().getSizeInBits())))
8541       return SDValue(N, 0);
8542   }
8543
8544   // If this is a load followed by a store to the same location, then the store
8545   // is dead/noop.
8546   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
8547     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
8548         ST->isUnindexed() && !ST->isVolatile() &&
8549         // There can't be any side effects between the load and store, such as
8550         // a call or store.
8551         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
8552       // The store is dead, remove it.
8553       return Chain;
8554     }
8555   }
8556
8557   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
8558   // truncating store.  We can do this even if this is already a truncstore.
8559   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
8560       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
8561       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
8562                             ST->getMemoryVT())) {
8563     return DAG.getTruncStore(Chain, SDLoc(N), Value.getOperand(0),
8564                              Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
8565                              ST->isVolatile(), ST->isNonTemporal(),
8566                              ST->getAlignment());
8567   }
8568
8569   // Only perform this optimization before the types are legal, because we
8570   // don't want to perform this optimization on every DAGCombine invocation.
8571   if (!LegalTypes) {
8572     bool EverChanged = false;
8573
8574     do {
8575       // There can be multiple store sequences on the same chain.
8576       // Keep trying to merge store sequences until we are unable to do so
8577       // or until we merge the last store on the chain.
8578       bool Changed = MergeConsecutiveStores(ST);
8579       EverChanged |= Changed;
8580       if (!Changed) break;
8581     } while (ST->getOpcode() != ISD::DELETED_NODE);
8582
8583     if (EverChanged)
8584       return SDValue(N, 0);
8585   }
8586
8587   return ReduceLoadOpStoreWidth(N);
8588 }
8589
8590 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
8591   SDValue InVec = N->getOperand(0);
8592   SDValue InVal = N->getOperand(1);
8593   SDValue EltNo = N->getOperand(2);
8594   SDLoc dl(N);
8595
8596   // If the inserted element is an UNDEF, just use the input vector.
8597   if (InVal.getOpcode() == ISD::UNDEF)
8598     return InVec;
8599
8600   EVT VT = InVec.getValueType();
8601
8602   // If we can't generate a legal BUILD_VECTOR, exit
8603   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
8604     return SDValue();
8605
8606   // Check that we know which element is being inserted
8607   if (!isa<ConstantSDNode>(EltNo))
8608     return SDValue();
8609   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
8610
8611   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
8612   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
8613   // vector elements.
8614   SmallVector<SDValue, 8> Ops;
8615   if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
8616     Ops.append(InVec.getNode()->op_begin(),
8617                InVec.getNode()->op_end());
8618   } else if (InVec.getOpcode() == ISD::UNDEF) {
8619     unsigned NElts = VT.getVectorNumElements();
8620     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
8621   } else {
8622     return SDValue();
8623   }
8624
8625   // Insert the element
8626   if (Elt < Ops.size()) {
8627     // All the operands of BUILD_VECTOR must have the same type;
8628     // we enforce that here.
8629     EVT OpVT = Ops[0].getValueType();
8630     if (InVal.getValueType() != OpVT)
8631       InVal = OpVT.bitsGT(InVal.getValueType()) ?
8632                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
8633                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
8634     Ops[Elt] = InVal;
8635   }
8636
8637   // Return the new vector
8638   return DAG.getNode(ISD::BUILD_VECTOR, dl,
8639                      VT, &Ops[0], Ops.size());
8640 }
8641
8642 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
8643   // (vextract (scalar_to_vector val, 0) -> val
8644   SDValue InVec = N->getOperand(0);
8645   EVT VT = InVec.getValueType();
8646   EVT NVT = N->getValueType(0);
8647
8648   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
8649     // Check if the result type doesn't match the inserted element type. A
8650     // SCALAR_TO_VECTOR may truncate the inserted element and the
8651     // EXTRACT_VECTOR_ELT may widen the extracted vector.
8652     SDValue InOp = InVec.getOperand(0);
8653     if (InOp.getValueType() != NVT) {
8654       assert(InOp.getValueType().isInteger() && NVT.isInteger());
8655       return DAG.getSExtOrTrunc(InOp, SDLoc(InVec), NVT);
8656     }
8657     return InOp;
8658   }
8659
8660   SDValue EltNo = N->getOperand(1);
8661   bool ConstEltNo = isa<ConstantSDNode>(EltNo);
8662
8663   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
8664   // We only perform this optimization before the op legalization phase because
8665   // we may introduce new vector instructions which are not backed by TD
8666   // patterns. For example on AVX, extracting elements from a wide vector
8667   // without using extract_subvector.
8668   if (InVec.getOpcode() == ISD::VECTOR_SHUFFLE
8669       && ConstEltNo && !LegalOperations) {
8670     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
8671     int NumElem = VT.getVectorNumElements();
8672     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
8673     // Find the new index to extract from.
8674     int OrigElt = SVOp->getMaskElt(Elt);
8675
8676     // Extracting an undef index is undef.
8677     if (OrigElt == -1)
8678       return DAG.getUNDEF(NVT);
8679
8680     // Select the right vector half to extract from.
8681     if (OrigElt < NumElem) {
8682       InVec = InVec->getOperand(0);
8683     } else {
8684       InVec = InVec->getOperand(1);
8685       OrigElt -= NumElem;
8686     }
8687
8688     EVT IndexTy = N->getOperand(1).getValueType();
8689     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(N), NVT,
8690                        InVec, DAG.getConstant(OrigElt, IndexTy));
8691   }
8692
8693   // Perform only after legalization to ensure build_vector / vector_shuffle
8694   // optimizations have already been done.
8695   if (!LegalOperations) return SDValue();
8696
8697   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
8698   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
8699   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
8700
8701   if (ConstEltNo) {
8702     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
8703     bool NewLoad = false;
8704     bool BCNumEltsChanged = false;
8705     EVT ExtVT = VT.getVectorElementType();
8706     EVT LVT = ExtVT;
8707
8708     // If the result of load has to be truncated, then it's not necessarily
8709     // profitable.
8710     if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
8711       return SDValue();
8712
8713     if (InVec.getOpcode() == ISD::BITCAST) {
8714       // Don't duplicate a load with other uses.
8715       if (!InVec.hasOneUse())
8716         return SDValue();
8717
8718       EVT BCVT = InVec.getOperand(0).getValueType();
8719       if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
8720         return SDValue();
8721       if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
8722         BCNumEltsChanged = true;
8723       InVec = InVec.getOperand(0);
8724       ExtVT = BCVT.getVectorElementType();
8725       NewLoad = true;
8726     }
8727
8728     LoadSDNode *LN0 = NULL;
8729     const ShuffleVectorSDNode *SVN = NULL;
8730     if (ISD::isNormalLoad(InVec.getNode())) {
8731       LN0 = cast<LoadSDNode>(InVec);
8732     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
8733                InVec.getOperand(0).getValueType() == ExtVT &&
8734                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
8735       // Don't duplicate a load with other uses.
8736       if (!InVec.hasOneUse())
8737         return SDValue();
8738
8739       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
8740     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
8741       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
8742       // =>
8743       // (load $addr+1*size)
8744
8745       // Don't duplicate a load with other uses.
8746       if (!InVec.hasOneUse())
8747         return SDValue();
8748
8749       // If the bit convert changed the number of elements, it is unsafe
8750       // to examine the mask.
8751       if (BCNumEltsChanged)
8752         return SDValue();
8753
8754       // Select the input vector, guarding against out of range extract vector.
8755       unsigned NumElems = VT.getVectorNumElements();
8756       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
8757       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
8758
8759       if (InVec.getOpcode() == ISD::BITCAST) {
8760         // Don't duplicate a load with other uses.
8761         if (!InVec.hasOneUse())
8762           return SDValue();
8763
8764         InVec = InVec.getOperand(0);
8765       }
8766       if (ISD::isNormalLoad(InVec.getNode())) {
8767         LN0 = cast<LoadSDNode>(InVec);
8768         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
8769       }
8770     }
8771
8772     // Make sure we found a non-volatile load and the extractelement is
8773     // the only use.
8774     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
8775       return SDValue();
8776
8777     // If Idx was -1 above, Elt is going to be -1, so just return undef.
8778     if (Elt == -1)
8779       return DAG.getUNDEF(LVT);
8780
8781     unsigned Align = LN0->getAlignment();
8782     if (NewLoad) {
8783       // Check the resultant load doesn't need a higher alignment than the
8784       // original load.
8785       unsigned NewAlign =
8786         TLI.getDataLayout()
8787             ->getABITypeAlignment(LVT.getTypeForEVT(*DAG.getContext()));
8788
8789       if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, LVT))
8790         return SDValue();
8791
8792       Align = NewAlign;
8793     }
8794
8795     SDValue NewPtr = LN0->getBasePtr();
8796     unsigned PtrOff = 0;
8797
8798     if (Elt) {
8799       PtrOff = LVT.getSizeInBits() * Elt / 8;
8800       EVT PtrType = NewPtr.getValueType();
8801       if (TLI.isBigEndian())
8802         PtrOff = VT.getSizeInBits() / 8 - PtrOff;
8803       NewPtr = DAG.getNode(ISD::ADD, SDLoc(N), PtrType, NewPtr,
8804                            DAG.getConstant(PtrOff, PtrType));
8805     }
8806
8807     // The replacement we need to do here is a little tricky: we need to
8808     // replace an extractelement of a load with a load.
8809     // Use ReplaceAllUsesOfValuesWith to do the replacement.
8810     // Note that this replacement assumes that the extractvalue is the only
8811     // use of the load; that's okay because we don't want to perform this
8812     // transformation in other cases anyway.
8813     SDValue Load;
8814     SDValue Chain;
8815     if (NVT.bitsGT(LVT)) {
8816       // If the result type of vextract is wider than the load, then issue an
8817       // extending load instead.
8818       ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, LVT)
8819         ? ISD::ZEXTLOAD : ISD::EXTLOAD;
8820       Load = DAG.getExtLoad(ExtType, SDLoc(N), NVT, LN0->getChain(),
8821                             NewPtr, LN0->getPointerInfo().getWithOffset(PtrOff),
8822                             LVT, LN0->isVolatile(), LN0->isNonTemporal(),Align);
8823       Chain = Load.getValue(1);
8824     } else {
8825       Load = DAG.getLoad(LVT, SDLoc(N), LN0->getChain(), NewPtr,
8826                          LN0->getPointerInfo().getWithOffset(PtrOff),
8827                          LN0->isVolatile(), LN0->isNonTemporal(),
8828                          LN0->isInvariant(), Align);
8829       Chain = Load.getValue(1);
8830       if (NVT.bitsLT(LVT))
8831         Load = DAG.getNode(ISD::TRUNCATE, SDLoc(N), NVT, Load);
8832       else
8833         Load = DAG.getNode(ISD::BITCAST, SDLoc(N), NVT, Load);
8834     }
8835     WorkListRemover DeadNodes(*this);
8836     SDValue From[] = { SDValue(N, 0), SDValue(LN0,1) };
8837     SDValue To[] = { Load, Chain };
8838     DAG.ReplaceAllUsesOfValuesWith(From, To, 2);
8839     // Since we're explcitly calling ReplaceAllUses, add the new node to the
8840     // worklist explicitly as well.
8841     AddToWorkList(Load.getNode());
8842     AddUsersToWorkList(Load.getNode()); // Add users too
8843     // Make sure to revisit this node to clean it up; it will usually be dead.
8844     AddToWorkList(N);
8845     return SDValue(N, 0);
8846   }
8847
8848   return SDValue();
8849 }
8850
8851 // Simplify (build_vec (ext )) to (bitcast (build_vec ))
8852 SDValue DAGCombiner::reduceBuildVecExtToExtBuildVec(SDNode *N) {
8853   // We perform this optimization post type-legalization because
8854   // the type-legalizer often scalarizes integer-promoted vectors.
8855   // Performing this optimization before may create bit-casts which
8856   // will be type-legalized to complex code sequences.
8857   // We perform this optimization only before the operation legalizer because we
8858   // may introduce illegal operations.
8859   if (Level != AfterLegalizeVectorOps && Level != AfterLegalizeTypes)
8860     return SDValue();
8861
8862   unsigned NumInScalars = N->getNumOperands();
8863   SDLoc dl(N);
8864   EVT VT = N->getValueType(0);
8865
8866   // Check to see if this is a BUILD_VECTOR of a bunch of values
8867   // which come from any_extend or zero_extend nodes. If so, we can create
8868   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
8869   // optimizations. We do not handle sign-extend because we can't fill the sign
8870   // using shuffles.
8871   EVT SourceType = MVT::Other;
8872   bool AllAnyExt = true;
8873
8874   for (unsigned i = 0; i != NumInScalars; ++i) {
8875     SDValue In = N->getOperand(i);
8876     // Ignore undef inputs.
8877     if (In.getOpcode() == ISD::UNDEF) continue;
8878
8879     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
8880     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
8881
8882     // Abort if the element is not an extension.
8883     if (!ZeroExt && !AnyExt) {
8884       SourceType = MVT::Other;
8885       break;
8886     }
8887
8888     // The input is a ZeroExt or AnyExt. Check the original type.
8889     EVT InTy = In.getOperand(0).getValueType();
8890
8891     // Check that all of the widened source types are the same.
8892     if (SourceType == MVT::Other)
8893       // First time.
8894       SourceType = InTy;
8895     else if (InTy != SourceType) {
8896       // Multiple income types. Abort.
8897       SourceType = MVT::Other;
8898       break;
8899     }
8900
8901     // Check if all of the extends are ANY_EXTENDs.
8902     AllAnyExt &= AnyExt;
8903   }
8904
8905   // In order to have valid types, all of the inputs must be extended from the
8906   // same source type and all of the inputs must be any or zero extend.
8907   // Scalar sizes must be a power of two.
8908   EVT OutScalarTy = VT.getScalarType();
8909   bool ValidTypes = SourceType != MVT::Other &&
8910                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
8911                  isPowerOf2_32(SourceType.getSizeInBits());
8912
8913   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
8914   // turn into a single shuffle instruction.
8915   if (!ValidTypes)
8916     return SDValue();
8917
8918   bool isLE = TLI.isLittleEndian();
8919   unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
8920   assert(ElemRatio > 1 && "Invalid element size ratio");
8921   SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
8922                                DAG.getConstant(0, SourceType);
8923
8924   unsigned NewBVElems = ElemRatio * VT.getVectorNumElements();
8925   SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
8926
8927   // Populate the new build_vector
8928   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
8929     SDValue Cast = N->getOperand(i);
8930     assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
8931             Cast.getOpcode() == ISD::ZERO_EXTEND ||
8932             Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
8933     SDValue In;
8934     if (Cast.getOpcode() == ISD::UNDEF)
8935       In = DAG.getUNDEF(SourceType);
8936     else
8937       In = Cast->getOperand(0);
8938     unsigned Index = isLE ? (i * ElemRatio) :
8939                             (i * ElemRatio + (ElemRatio - 1));
8940
8941     assert(Index < Ops.size() && "Invalid index");
8942     Ops[Index] = In;
8943   }
8944
8945   // The type of the new BUILD_VECTOR node.
8946   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
8947   assert(VecVT.getSizeInBits() == VT.getSizeInBits() &&
8948          "Invalid vector size");
8949   // Check if the new vector type is legal.
8950   if (!isTypeLegal(VecVT)) return SDValue();
8951
8952   // Make the new BUILD_VECTOR.
8953   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, &Ops[0], Ops.size());
8954
8955   // The new BUILD_VECTOR node has the potential to be further optimized.
8956   AddToWorkList(BV.getNode());
8957   // Bitcast to the desired type.
8958   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
8959 }
8960
8961 SDValue DAGCombiner::reduceBuildVecConvertToConvertBuildVec(SDNode *N) {
8962   EVT VT = N->getValueType(0);
8963
8964   unsigned NumInScalars = N->getNumOperands();
8965   SDLoc dl(N);
8966
8967   EVT SrcVT = MVT::Other;
8968   unsigned Opcode = ISD::DELETED_NODE;
8969   unsigned NumDefs = 0;
8970
8971   for (unsigned i = 0; i != NumInScalars; ++i) {
8972     SDValue In = N->getOperand(i);
8973     unsigned Opc = In.getOpcode();
8974
8975     if (Opc == ISD::UNDEF)
8976       continue;
8977
8978     // If all scalar values are floats and converted from integers.
8979     if (Opcode == ISD::DELETED_NODE &&
8980         (Opc == ISD::UINT_TO_FP || Opc == ISD::SINT_TO_FP)) {
8981       Opcode = Opc;
8982     }
8983
8984     if (Opc != Opcode)
8985       return SDValue();
8986
8987     EVT InVT = In.getOperand(0).getValueType();
8988
8989     // If all scalar values are typed differently, bail out. It's chosen to
8990     // simplify BUILD_VECTOR of integer types.
8991     if (SrcVT == MVT::Other)
8992       SrcVT = InVT;
8993     if (SrcVT != InVT)
8994       return SDValue();
8995     NumDefs++;
8996   }
8997
8998   // If the vector has just one element defined, it's not worth to fold it into
8999   // a vectorized one.
9000   if (NumDefs < 2)
9001     return SDValue();
9002
9003   assert((Opcode == ISD::UINT_TO_FP || Opcode == ISD::SINT_TO_FP)
9004          && "Should only handle conversion from integer to float.");
9005   assert(SrcVT != MVT::Other && "Cannot determine source type!");
9006
9007   EVT NVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumInScalars);
9008
9009   if (!TLI.isOperationLegalOrCustom(Opcode, NVT))
9010     return SDValue();
9011
9012   SmallVector<SDValue, 8> Opnds;
9013   for (unsigned i = 0; i != NumInScalars; ++i) {
9014     SDValue In = N->getOperand(i);
9015
9016     if (In.getOpcode() == ISD::UNDEF)
9017       Opnds.push_back(DAG.getUNDEF(SrcVT));
9018     else
9019       Opnds.push_back(In.getOperand(0));
9020   }
9021   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NVT,
9022                            &Opnds[0], Opnds.size());
9023   AddToWorkList(BV.getNode());
9024
9025   return DAG.getNode(Opcode, dl, VT, BV);
9026 }
9027
9028 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
9029   unsigned NumInScalars = N->getNumOperands();
9030   SDLoc dl(N);
9031   EVT VT = N->getValueType(0);
9032
9033   // A vector built entirely of undefs is undef.
9034   if (ISD::allOperandsUndef(N))
9035     return DAG.getUNDEF(VT);
9036
9037   SDValue V = reduceBuildVecExtToExtBuildVec(N);
9038   if (V.getNode())
9039     return V;
9040
9041   V = reduceBuildVecConvertToConvertBuildVec(N);
9042   if (V.getNode())
9043     return V;
9044
9045   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
9046   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
9047   // at most two distinct vectors, turn this into a shuffle node.
9048
9049   // May only combine to shuffle after legalize if shuffle is legal.
9050   if (LegalOperations &&
9051       !TLI.isOperationLegalOrCustom(ISD::VECTOR_SHUFFLE, VT))
9052     return SDValue();
9053
9054   SDValue VecIn1, VecIn2;
9055   for (unsigned i = 0; i != NumInScalars; ++i) {
9056     // Ignore undef inputs.
9057     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
9058
9059     // If this input is something other than a EXTRACT_VECTOR_ELT with a
9060     // constant index, bail out.
9061     if (N->getOperand(i).getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
9062         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
9063       VecIn1 = VecIn2 = SDValue(0, 0);
9064       break;
9065     }
9066
9067     // We allow up to two distinct input vectors.
9068     SDValue ExtractedFromVec = N->getOperand(i).getOperand(0);
9069     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
9070       continue;
9071
9072     if (VecIn1.getNode() == 0) {
9073       VecIn1 = ExtractedFromVec;
9074     } else if (VecIn2.getNode() == 0) {
9075       VecIn2 = ExtractedFromVec;
9076     } else {
9077       // Too many inputs.
9078       VecIn1 = VecIn2 = SDValue(0, 0);
9079       break;
9080     }
9081   }
9082
9083     // If everything is good, we can make a shuffle operation.
9084   if (VecIn1.getNode()) {
9085     SmallVector<int, 8> Mask;
9086     for (unsigned i = 0; i != NumInScalars; ++i) {
9087       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
9088         Mask.push_back(-1);
9089         continue;
9090       }
9091
9092       // If extracting from the first vector, just use the index directly.
9093       SDValue Extract = N->getOperand(i);
9094       SDValue ExtVal = Extract.getOperand(1);
9095       if (Extract.getOperand(0) == VecIn1) {
9096         unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
9097         if (ExtIndex > VT.getVectorNumElements())
9098           return SDValue();
9099
9100         Mask.push_back(ExtIndex);
9101         continue;
9102       }
9103
9104       // Otherwise, use InIdx + VecSize
9105       unsigned Idx = cast<ConstantSDNode>(ExtVal)->getZExtValue();
9106       Mask.push_back(Idx+NumInScalars);
9107     }
9108
9109     // We can't generate a shuffle node with mismatched input and output types.
9110     // Attempt to transform a single input vector to the correct type.
9111     if ((VT != VecIn1.getValueType())) {
9112       // We don't support shuffeling between TWO values of different types.
9113       if (VecIn2.getNode() != 0)
9114         return SDValue();
9115
9116       // We only support widening of vectors which are half the size of the
9117       // output registers. For example XMM->YMM widening on X86 with AVX.
9118       if (VecIn1.getValueType().getSizeInBits()*2 != VT.getSizeInBits())
9119         return SDValue();
9120
9121       // If the input vector type has a different base type to the output
9122       // vector type, bail out.
9123       if (VecIn1.getValueType().getVectorElementType() !=
9124           VT.getVectorElementType())
9125         return SDValue();
9126
9127       // Widen the input vector by adding undef values.
9128       VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
9129                            VecIn1, DAG.getUNDEF(VecIn1.getValueType()));
9130     }
9131
9132     // If VecIn2 is unused then change it to undef.
9133     VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
9134
9135     // Check that we were able to transform all incoming values to the same
9136     // type.
9137     if (VecIn2.getValueType() != VecIn1.getValueType() ||
9138         VecIn1.getValueType() != VT)
9139           return SDValue();
9140
9141     // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
9142     if (!isTypeLegal(VT))
9143       return SDValue();
9144
9145     // Return the new VECTOR_SHUFFLE node.
9146     SDValue Ops[2];
9147     Ops[0] = VecIn1;
9148     Ops[1] = VecIn2;
9149     return DAG.getVectorShuffle(VT, dl, Ops[0], Ops[1], &Mask[0]);
9150   }
9151
9152   return SDValue();
9153 }
9154
9155 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
9156   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
9157   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
9158   // inputs come from at most two distinct vectors, turn this into a shuffle
9159   // node.
9160
9161   // If we only have one input vector, we don't need to do any concatenation.
9162   if (N->getNumOperands() == 1)
9163     return N->getOperand(0);
9164
9165   // Check if all of the operands are undefs.
9166   if (ISD::allOperandsUndef(N))
9167     return DAG.getUNDEF(N->getValueType(0));
9168
9169   // Type legalization of vectors and DAG canonicalization of SHUFFLE_VECTOR
9170   // nodes often generate nop CONCAT_VECTOR nodes.
9171   // Scan the CONCAT_VECTOR operands and look for a CONCAT operations that
9172   // place the incoming vectors at the exact same location.
9173   SDValue SingleSource = SDValue();
9174   unsigned PartNumElem = N->getOperand(0).getValueType().getVectorNumElements();
9175
9176   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
9177     SDValue Op = N->getOperand(i);
9178
9179     if (Op.getOpcode() == ISD::UNDEF)
9180       continue;
9181
9182     // Check if this is the identity extract:
9183     if (Op.getOpcode() != ISD::EXTRACT_SUBVECTOR)
9184       return SDValue();
9185
9186     // Find the single incoming vector for the extract_subvector.
9187     if (SingleSource.getNode()) {
9188       if (Op.getOperand(0) != SingleSource)
9189         return SDValue();
9190     } else {
9191       SingleSource = Op.getOperand(0);
9192
9193       // Check the source type is the same as the type of the result.
9194       // If not, this concat may extend the vector, so we can not
9195       // optimize it away.
9196       if (SingleSource.getValueType() != N->getValueType(0))
9197         return SDValue();
9198     }
9199
9200     unsigned IdentityIndex = i * PartNumElem;
9201     ConstantSDNode *CS = dyn_cast<ConstantSDNode>(Op.getOperand(1));
9202     // The extract index must be constant.
9203     if (!CS)
9204       return SDValue();
9205
9206     // Check that we are reading from the identity index.
9207     if (CS->getZExtValue() != IdentityIndex)
9208       return SDValue();
9209   }
9210
9211   if (SingleSource.getNode())
9212     return SingleSource;
9213
9214   return SDValue();
9215 }
9216
9217 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
9218   EVT NVT = N->getValueType(0);
9219   SDValue V = N->getOperand(0);
9220
9221   if (V->getOpcode() == ISD::CONCAT_VECTORS) {
9222     // Combine:
9223     //    (extract_subvec (concat V1, V2, ...), i)
9224     // Into:
9225     //    Vi if possible
9226     // Only operand 0 is checked as 'concat' assumes all inputs of the same type.
9227     if (V->getOperand(0).getValueType() != NVT)
9228       return SDValue();
9229     unsigned Idx = dyn_cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
9230     unsigned NumElems = NVT.getVectorNumElements();
9231     assert((Idx % NumElems) == 0 &&
9232            "IDX in concat is not a multiple of the result vector length.");
9233     return V->getOperand(Idx / NumElems);
9234   }
9235
9236   // Skip bitcasting
9237   if (V->getOpcode() == ISD::BITCAST)
9238     V = V.getOperand(0);
9239
9240   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
9241     SDLoc dl(N);
9242     // Handle only simple case where vector being inserted and vector
9243     // being extracted are of same type, and are half size of larger vectors.
9244     EVT BigVT = V->getOperand(0).getValueType();
9245     EVT SmallVT = V->getOperand(1).getValueType();
9246     if (!NVT.bitsEq(SmallVT) || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
9247       return SDValue();
9248
9249     // Only handle cases where both indexes are constants with the same type.
9250     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
9251     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
9252
9253     if (InsIdx && ExtIdx &&
9254         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
9255         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
9256       // Combine:
9257       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
9258       // Into:
9259       //    indices are equal or bit offsets are equal => V1
9260       //    otherwise => (extract_subvec V1, ExtIdx)
9261       if (InsIdx->getZExtValue() * SmallVT.getScalarType().getSizeInBits() ==
9262           ExtIdx->getZExtValue() * NVT.getScalarType().getSizeInBits())
9263         return DAG.getNode(ISD::BITCAST, dl, NVT, V->getOperand(1));
9264       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NVT,
9265                          DAG.getNode(ISD::BITCAST, dl,
9266                                      N->getOperand(0).getValueType(),
9267                                      V->getOperand(0)), N->getOperand(1));
9268     }
9269   }
9270
9271   return SDValue();
9272 }
9273
9274 // Tries to turn a shuffle of two CONCAT_VECTORS into a single concat.
9275 static SDValue partitionShuffleOfConcats(SDNode *N, SelectionDAG &DAG) {
9276   EVT VT = N->getValueType(0);
9277   unsigned NumElts = VT.getVectorNumElements();
9278
9279   SDValue N0 = N->getOperand(0);
9280   SDValue N1 = N->getOperand(1);
9281   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
9282
9283   SmallVector<SDValue, 4> Ops;
9284   EVT ConcatVT = N0.getOperand(0).getValueType();
9285   unsigned NumElemsPerConcat = ConcatVT.getVectorNumElements();
9286   unsigned NumConcats = NumElts / NumElemsPerConcat;
9287
9288   // Look at every vector that's inserted. We're looking for exact
9289   // subvector-sized copies from a concatenated vector
9290   for (unsigned I = 0; I != NumConcats; ++I) {
9291     // Make sure we're dealing with a copy.
9292     unsigned Begin = I * NumElemsPerConcat;
9293     bool AllUndef = true, NoUndef = true;
9294     for (unsigned J = Begin; J != Begin + NumElemsPerConcat; ++J) {
9295       if (SVN->getMaskElt(J) >= 0)
9296         AllUndef = false;
9297       else
9298         NoUndef = false;
9299     }
9300
9301     if (NoUndef) {
9302       if (SVN->getMaskElt(Begin) % NumElemsPerConcat != 0)
9303         return SDValue();
9304
9305       for (unsigned J = 1; J != NumElemsPerConcat; ++J)
9306         if (SVN->getMaskElt(Begin + J - 1) + 1 != SVN->getMaskElt(Begin + J))
9307           return SDValue();
9308
9309       unsigned FirstElt = SVN->getMaskElt(Begin) / NumElemsPerConcat;
9310       if (FirstElt < N0.getNumOperands())
9311         Ops.push_back(N0.getOperand(FirstElt));
9312       else
9313         Ops.push_back(N1.getOperand(FirstElt - N0.getNumOperands()));
9314
9315     } else if (AllUndef) {
9316       Ops.push_back(DAG.getUNDEF(N0.getOperand(0).getValueType()));
9317     } else { // Mixed with general masks and undefs, can't do optimization.
9318       return SDValue();
9319     }
9320   }
9321
9322   return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Ops.data(),
9323                      Ops.size());
9324 }
9325
9326 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
9327   EVT VT = N->getValueType(0);
9328   unsigned NumElts = VT.getVectorNumElements();
9329
9330   SDValue N0 = N->getOperand(0);
9331   SDValue N1 = N->getOperand(1);
9332
9333   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
9334
9335   // Canonicalize shuffle undef, undef -> undef
9336   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
9337     return DAG.getUNDEF(VT);
9338
9339   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
9340
9341   // Canonicalize shuffle v, v -> v, undef
9342   if (N0 == N1) {
9343     SmallVector<int, 8> NewMask;
9344     for (unsigned i = 0; i != NumElts; ++i) {
9345       int Idx = SVN->getMaskElt(i);
9346       if (Idx >= (int)NumElts) Idx -= NumElts;
9347       NewMask.push_back(Idx);
9348     }
9349     return DAG.getVectorShuffle(VT, SDLoc(N), N0, DAG.getUNDEF(VT),
9350                                 &NewMask[0]);
9351   }
9352
9353   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
9354   if (N0.getOpcode() == ISD::UNDEF) {
9355     SmallVector<int, 8> NewMask;
9356     for (unsigned i = 0; i != NumElts; ++i) {
9357       int Idx = SVN->getMaskElt(i);
9358       if (Idx >= 0) {
9359         if (Idx < (int)NumElts)
9360           Idx += NumElts;
9361         else
9362           Idx -= NumElts;
9363       }
9364       NewMask.push_back(Idx);
9365     }
9366     return DAG.getVectorShuffle(VT, SDLoc(N), N1, DAG.getUNDEF(VT),
9367                                 &NewMask[0]);
9368   }
9369
9370   // Remove references to rhs if it is undef
9371   if (N1.getOpcode() == ISD::UNDEF) {
9372     bool Changed = false;
9373     SmallVector<int, 8> NewMask;
9374     for (unsigned i = 0; i != NumElts; ++i) {
9375       int Idx = SVN->getMaskElt(i);
9376       if (Idx >= (int)NumElts) {
9377         Idx = -1;
9378         Changed = true;
9379       }
9380       NewMask.push_back(Idx);
9381     }
9382     if (Changed)
9383       return DAG.getVectorShuffle(VT, SDLoc(N), N0, N1, &NewMask[0]);
9384   }
9385
9386   // If it is a splat, check if the argument vector is another splat or a
9387   // build_vector with all scalar elements the same.
9388   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
9389     SDNode *V = N0.getNode();
9390
9391     // If this is a bit convert that changes the element type of the vector but
9392     // not the number of vector elements, look through it.  Be careful not to
9393     // look though conversions that change things like v4f32 to v2f64.
9394     if (V->getOpcode() == ISD::BITCAST) {
9395       SDValue ConvInput = V->getOperand(0);
9396       if (ConvInput.getValueType().isVector() &&
9397           ConvInput.getValueType().getVectorNumElements() == NumElts)
9398         V = ConvInput.getNode();
9399     }
9400
9401     if (V->getOpcode() == ISD::BUILD_VECTOR) {
9402       assert(V->getNumOperands() == NumElts &&
9403              "BUILD_VECTOR has wrong number of operands");
9404       SDValue Base;
9405       bool AllSame = true;
9406       for (unsigned i = 0; i != NumElts; ++i) {
9407         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
9408           Base = V->getOperand(i);
9409           break;
9410         }
9411       }
9412       // Splat of <u, u, u, u>, return <u, u, u, u>
9413       if (!Base.getNode())
9414         return N0;
9415       for (unsigned i = 0; i != NumElts; ++i) {
9416         if (V->getOperand(i) != Base) {
9417           AllSame = false;
9418           break;
9419         }
9420       }
9421       // Splat of <x, x, x, x>, return <x, x, x, x>
9422       if (AllSame)
9423         return N0;
9424     }
9425   }
9426
9427   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
9428       Level < AfterLegalizeVectorOps &&
9429       (N1.getOpcode() == ISD::UNDEF ||
9430       (N1.getOpcode() == ISD::CONCAT_VECTORS &&
9431        N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()))) {
9432     SDValue V = partitionShuffleOfConcats(N, DAG);
9433
9434     if (V.getNode())
9435       return V;
9436   }
9437
9438   // If this shuffle node is simply a swizzle of another shuffle node,
9439   // and it reverses the swizzle of the previous shuffle then we can
9440   // optimize shuffle(shuffle(x, undef), undef) -> x.
9441   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
9442       N1.getOpcode() == ISD::UNDEF) {
9443
9444     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
9445
9446     // Shuffle nodes can only reverse shuffles with a single non-undef value.
9447     if (N0.getOperand(1).getOpcode() != ISD::UNDEF)
9448       return SDValue();
9449
9450     // The incoming shuffle must be of the same type as the result of the
9451     // current shuffle.
9452     assert(OtherSV->getOperand(0).getValueType() == VT &&
9453            "Shuffle types don't match");
9454
9455     for (unsigned i = 0; i != NumElts; ++i) {
9456       int Idx = SVN->getMaskElt(i);
9457       assert(Idx < (int)NumElts && "Index references undef operand");
9458       // Next, this index comes from the first value, which is the incoming
9459       // shuffle. Adopt the incoming index.
9460       if (Idx >= 0)
9461         Idx = OtherSV->getMaskElt(Idx);
9462
9463       // The combined shuffle must map each index to itself.
9464       if (Idx >= 0 && (unsigned)Idx != i)
9465         return SDValue();
9466     }
9467
9468     return OtherSV->getOperand(0);
9469   }
9470
9471   return SDValue();
9472 }
9473
9474 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
9475 /// an AND to a vector_shuffle with the destination vector and a zero vector.
9476 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
9477 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
9478 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
9479   EVT VT = N->getValueType(0);
9480   SDLoc dl(N);
9481   SDValue LHS = N->getOperand(0);
9482   SDValue RHS = N->getOperand(1);
9483   if (N->getOpcode() == ISD::AND) {
9484     if (RHS.getOpcode() == ISD::BITCAST)
9485       RHS = RHS.getOperand(0);
9486     if (RHS.getOpcode() == ISD::BUILD_VECTOR) {
9487       SmallVector<int, 8> Indices;
9488       unsigned NumElts = RHS.getNumOperands();
9489       for (unsigned i = 0; i != NumElts; ++i) {
9490         SDValue Elt = RHS.getOperand(i);
9491         if (!isa<ConstantSDNode>(Elt))
9492           return SDValue();
9493
9494         if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
9495           Indices.push_back(i);
9496         else if (cast<ConstantSDNode>(Elt)->isNullValue())
9497           Indices.push_back(NumElts);
9498         else
9499           return SDValue();
9500       }
9501
9502       // Let's see if the target supports this vector_shuffle.
9503       EVT RVT = RHS.getValueType();
9504       if (!TLI.isVectorClearMaskLegal(Indices, RVT))
9505         return SDValue();
9506
9507       // Return the new VECTOR_SHUFFLE node.
9508       EVT EltVT = RVT.getVectorElementType();
9509       SmallVector<SDValue,8> ZeroOps(RVT.getVectorNumElements(),
9510                                      DAG.getConstant(0, EltVT));
9511       SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
9512                                  RVT, &ZeroOps[0], ZeroOps.size());
9513       LHS = DAG.getNode(ISD::BITCAST, dl, RVT, LHS);
9514       SDValue Shuf = DAG.getVectorShuffle(RVT, dl, LHS, Zero, &Indices[0]);
9515       return DAG.getNode(ISD::BITCAST, dl, VT, Shuf);
9516     }
9517   }
9518
9519   return SDValue();
9520 }
9521
9522 /// SimplifyVBinOp - Visit a binary vector operation, like ADD.
9523 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
9524   assert(N->getValueType(0).isVector() &&
9525          "SimplifyVBinOp only works on vectors!");
9526
9527   SDValue LHS = N->getOperand(0);
9528   SDValue RHS = N->getOperand(1);
9529   SDValue Shuffle = XformToShuffleWithZero(N);
9530   if (Shuffle.getNode()) return Shuffle;
9531
9532   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
9533   // this operation.
9534   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
9535       RHS.getOpcode() == ISD::BUILD_VECTOR) {
9536     SmallVector<SDValue, 8> Ops;
9537     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
9538       SDValue LHSOp = LHS.getOperand(i);
9539       SDValue RHSOp = RHS.getOperand(i);
9540       // If these two elements can't be folded, bail out.
9541       if ((LHSOp.getOpcode() != ISD::UNDEF &&
9542            LHSOp.getOpcode() != ISD::Constant &&
9543            LHSOp.getOpcode() != ISD::ConstantFP) ||
9544           (RHSOp.getOpcode() != ISD::UNDEF &&
9545            RHSOp.getOpcode() != ISD::Constant &&
9546            RHSOp.getOpcode() != ISD::ConstantFP))
9547         break;
9548
9549       // Can't fold divide by zero.
9550       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
9551           N->getOpcode() == ISD::FDIV) {
9552         if ((RHSOp.getOpcode() == ISD::Constant &&
9553              cast<ConstantSDNode>(RHSOp.getNode())->isNullValue()) ||
9554             (RHSOp.getOpcode() == ISD::ConstantFP &&
9555              cast<ConstantFPSDNode>(RHSOp.getNode())->getValueAPF().isZero()))
9556           break;
9557       }
9558
9559       EVT VT = LHSOp.getValueType();
9560       EVT RVT = RHSOp.getValueType();
9561       if (RVT != VT) {
9562         // Integer BUILD_VECTOR operands may have types larger than the element
9563         // size (e.g., when the element type is not legal).  Prior to type
9564         // legalization, the types may not match between the two BUILD_VECTORS.
9565         // Truncate one of the operands to make them match.
9566         if (RVT.getSizeInBits() > VT.getSizeInBits()) {
9567           RHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, RHSOp);
9568         } else {
9569           LHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), RVT, LHSOp);
9570           VT = RVT;
9571         }
9572       }
9573       SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(LHS), VT,
9574                                    LHSOp, RHSOp);
9575       if (FoldOp.getOpcode() != ISD::UNDEF &&
9576           FoldOp.getOpcode() != ISD::Constant &&
9577           FoldOp.getOpcode() != ISD::ConstantFP)
9578         break;
9579       Ops.push_back(FoldOp);
9580       AddToWorkList(FoldOp.getNode());
9581     }
9582
9583     if (Ops.size() == LHS.getNumOperands())
9584       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
9585                          LHS.getValueType(), &Ops[0], Ops.size());
9586   }
9587
9588   return SDValue();
9589 }
9590
9591 /// SimplifyVUnaryOp - Visit a binary vector operation, like FABS/FNEG.
9592 SDValue DAGCombiner::SimplifyVUnaryOp(SDNode *N) {
9593   assert(N->getValueType(0).isVector() &&
9594          "SimplifyVUnaryOp only works on vectors!");
9595
9596   SDValue N0 = N->getOperand(0);
9597
9598   if (N0.getOpcode() != ISD::BUILD_VECTOR)
9599     return SDValue();
9600
9601   // Operand is a BUILD_VECTOR node, see if we can constant fold it.
9602   SmallVector<SDValue, 8> Ops;
9603   for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
9604     SDValue Op = N0.getOperand(i);
9605     if (Op.getOpcode() != ISD::UNDEF &&
9606         Op.getOpcode() != ISD::ConstantFP)
9607       break;
9608     EVT EltVT = Op.getValueType();
9609     SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(N0), EltVT, Op);
9610     if (FoldOp.getOpcode() != ISD::UNDEF &&
9611         FoldOp.getOpcode() != ISD::ConstantFP)
9612       break;
9613     Ops.push_back(FoldOp);
9614     AddToWorkList(FoldOp.getNode());
9615   }
9616
9617   if (Ops.size() != N0.getNumOperands())
9618     return SDValue();
9619
9620   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
9621                      N0.getValueType(), &Ops[0], Ops.size());
9622 }
9623
9624 SDValue DAGCombiner::SimplifySelect(SDLoc DL, SDValue N0,
9625                                     SDValue N1, SDValue N2){
9626   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
9627
9628   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
9629                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
9630
9631   // If we got a simplified select_cc node back from SimplifySelectCC, then
9632   // break it down into a new SETCC node, and a new SELECT node, and then return
9633   // the SELECT node, since we were called with a SELECT node.
9634   if (SCC.getNode()) {
9635     // Check to see if we got a select_cc back (to turn into setcc/select).
9636     // Otherwise, just return whatever node we got back, like fabs.
9637     if (SCC.getOpcode() == ISD::SELECT_CC) {
9638       SDValue SETCC = DAG.getNode(ISD::SETCC, SDLoc(N0),
9639                                   N0.getValueType(),
9640                                   SCC.getOperand(0), SCC.getOperand(1),
9641                                   SCC.getOperand(4));
9642       AddToWorkList(SETCC.getNode());
9643       return DAG.getSelect(SDLoc(SCC), SCC.getValueType(),
9644                            SCC.getOperand(2), SCC.getOperand(3), SETCC);
9645     }
9646
9647     return SCC;
9648   }
9649   return SDValue();
9650 }
9651
9652 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
9653 /// are the two values being selected between, see if we can simplify the
9654 /// select.  Callers of this should assume that TheSelect is deleted if this
9655 /// returns true.  As such, they should return the appropriate thing (e.g. the
9656 /// node) back to the top-level of the DAG combiner loop to avoid it being
9657 /// looked at.
9658 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
9659                                     SDValue RHS) {
9660
9661   // Cannot simplify select with vector condition
9662   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
9663
9664   // If this is a select from two identical things, try to pull the operation
9665   // through the select.
9666   if (LHS.getOpcode() != RHS.getOpcode() ||
9667       !LHS.hasOneUse() || !RHS.hasOneUse())
9668     return false;
9669
9670   // If this is a load and the token chain is identical, replace the select
9671   // of two loads with a load through a select of the address to load from.
9672   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
9673   // constants have been dropped into the constant pool.
9674   if (LHS.getOpcode() == ISD::LOAD) {
9675     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
9676     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
9677
9678     // Token chains must be identical.
9679     if (LHS.getOperand(0) != RHS.getOperand(0) ||
9680         // Do not let this transformation reduce the number of volatile loads.
9681         LLD->isVolatile() || RLD->isVolatile() ||
9682         // If this is an EXTLOAD, the VT's must match.
9683         LLD->getMemoryVT() != RLD->getMemoryVT() ||
9684         // If this is an EXTLOAD, the kind of extension must match.
9685         (LLD->getExtensionType() != RLD->getExtensionType() &&
9686          // The only exception is if one of the extensions is anyext.
9687          LLD->getExtensionType() != ISD::EXTLOAD &&
9688          RLD->getExtensionType() != ISD::EXTLOAD) ||
9689         // FIXME: this discards src value information.  This is
9690         // over-conservative. It would be beneficial to be able to remember
9691         // both potential memory locations.  Since we are discarding
9692         // src value info, don't do the transformation if the memory
9693         // locations are not in the default address space.
9694         LLD->getPointerInfo().getAddrSpace() != 0 ||
9695         RLD->getPointerInfo().getAddrSpace() != 0 ||
9696         !TLI.isOperationLegalOrCustom(TheSelect->getOpcode(),
9697                                       LLD->getBasePtr().getValueType()))
9698       return false;
9699
9700     // Check that the select condition doesn't reach either load.  If so,
9701     // folding this will induce a cycle into the DAG.  If not, this is safe to
9702     // xform, so create a select of the addresses.
9703     SDValue Addr;
9704     if (TheSelect->getOpcode() == ISD::SELECT) {
9705       SDNode *CondNode = TheSelect->getOperand(0).getNode();
9706       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
9707           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
9708         return false;
9709       // The loads must not depend on one another.
9710       if (LLD->isPredecessorOf(RLD) ||
9711           RLD->isPredecessorOf(LLD))
9712         return false;
9713       Addr = DAG.getSelect(SDLoc(TheSelect),
9714                            LLD->getBasePtr().getValueType(),
9715                            TheSelect->getOperand(0), LLD->getBasePtr(),
9716                            RLD->getBasePtr());
9717     } else {  // Otherwise SELECT_CC
9718       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
9719       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
9720
9721       if ((LLD->hasAnyUseOfValue(1) &&
9722            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
9723           (RLD->hasAnyUseOfValue(1) &&
9724            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
9725         return false;
9726
9727       Addr = DAG.getNode(ISD::SELECT_CC, SDLoc(TheSelect),
9728                          LLD->getBasePtr().getValueType(),
9729                          TheSelect->getOperand(0),
9730                          TheSelect->getOperand(1),
9731                          LLD->getBasePtr(), RLD->getBasePtr(),
9732                          TheSelect->getOperand(4));
9733     }
9734
9735     SDValue Load;
9736     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
9737       Load = DAG.getLoad(TheSelect->getValueType(0),
9738                          SDLoc(TheSelect),
9739                          // FIXME: Discards pointer info.
9740                          LLD->getChain(), Addr, MachinePointerInfo(),
9741                          LLD->isVolatile(), LLD->isNonTemporal(),
9742                          LLD->isInvariant(), LLD->getAlignment());
9743     } else {
9744       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
9745                             RLD->getExtensionType() : LLD->getExtensionType(),
9746                             SDLoc(TheSelect),
9747                             TheSelect->getValueType(0),
9748                             // FIXME: Discards pointer info.
9749                             LLD->getChain(), Addr, MachinePointerInfo(),
9750                             LLD->getMemoryVT(), LLD->isVolatile(),
9751                             LLD->isNonTemporal(), LLD->getAlignment());
9752     }
9753
9754     // Users of the select now use the result of the load.
9755     CombineTo(TheSelect, Load);
9756
9757     // Users of the old loads now use the new load's chain.  We know the
9758     // old-load value is dead now.
9759     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
9760     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
9761     return true;
9762   }
9763
9764   return false;
9765 }
9766
9767 /// SimplifySelectCC - Simplify an expression of the form (N0 cond N1) ? N2 : N3
9768 /// where 'cond' is the comparison specified by CC.
9769 SDValue DAGCombiner::SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1,
9770                                       SDValue N2, SDValue N3,
9771                                       ISD::CondCode CC, bool NotExtCompare) {
9772   // (x ? y : y) -> y.
9773   if (N2 == N3) return N2;
9774
9775   EVT VT = N2.getValueType();
9776   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
9777   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
9778   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.getNode());
9779
9780   // Determine if the condition we're dealing with is constant
9781   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
9782                               N0, N1, CC, DL, false);
9783   if (SCC.getNode()) AddToWorkList(SCC.getNode());
9784   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode());
9785
9786   // fold select_cc true, x, y -> x
9787   if (SCCC && !SCCC->isNullValue())
9788     return N2;
9789   // fold select_cc false, x, y -> y
9790   if (SCCC && SCCC->isNullValue())
9791     return N3;
9792
9793   // Check to see if we can simplify the select into an fabs node
9794   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
9795     // Allow either -0.0 or 0.0
9796     if (CFP->getValueAPF().isZero()) {
9797       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
9798       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
9799           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
9800           N2 == N3.getOperand(0))
9801         return DAG.getNode(ISD::FABS, DL, VT, N0);
9802
9803       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
9804       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
9805           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
9806           N2.getOperand(0) == N3)
9807         return DAG.getNode(ISD::FABS, DL, VT, N3);
9808     }
9809   }
9810
9811   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
9812   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
9813   // in it.  This is a win when the constant is not otherwise available because
9814   // it replaces two constant pool loads with one.  We only do this if the FP
9815   // type is known to be legal, because if it isn't, then we are before legalize
9816   // types an we want the other legalization to happen first (e.g. to avoid
9817   // messing with soft float) and if the ConstantFP is not legal, because if
9818   // it is legal, we may not need to store the FP constant in a constant pool.
9819   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
9820     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
9821       if (TLI.isTypeLegal(N2.getValueType()) &&
9822           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
9823            TargetLowering::Legal) &&
9824           // If both constants have multiple uses, then we won't need to do an
9825           // extra load, they are likely around in registers for other users.
9826           (TV->hasOneUse() || FV->hasOneUse())) {
9827         Constant *Elts[] = {
9828           const_cast<ConstantFP*>(FV->getConstantFPValue()),
9829           const_cast<ConstantFP*>(TV->getConstantFPValue())
9830         };
9831         Type *FPTy = Elts[0]->getType();
9832         const DataLayout &TD = *TLI.getDataLayout();
9833
9834         // Create a ConstantArray of the two constants.
9835         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
9836         SDValue CPIdx = DAG.getConstantPool(CA, TLI.getPointerTy(),
9837                                             TD.getPrefTypeAlignment(FPTy));
9838         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
9839
9840         // Get the offsets to the 0 and 1 element of the array so that we can
9841         // select between them.
9842         SDValue Zero = DAG.getIntPtrConstant(0);
9843         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
9844         SDValue One = DAG.getIntPtrConstant(EltSize);
9845
9846         SDValue Cond = DAG.getSetCC(DL,
9847                                     getSetCCResultType(N0.getValueType()),
9848                                     N0, N1, CC);
9849         AddToWorkList(Cond.getNode());
9850         SDValue CstOffset = DAG.getSelect(DL, Zero.getValueType(),
9851                                           Cond, One, Zero);
9852         AddToWorkList(CstOffset.getNode());
9853         CPIdx = DAG.getNode(ISD::ADD, DL, TLI.getPointerTy(), CPIdx,
9854                             CstOffset);
9855         AddToWorkList(CPIdx.getNode());
9856         return DAG.getLoad(TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
9857                            MachinePointerInfo::getConstantPool(), false,
9858                            false, false, Alignment);
9859
9860       }
9861     }
9862
9863   // Check to see if we can perform the "gzip trick", transforming
9864   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
9865   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
9866       (N1C->isNullValue() ||                         // (a < 0) ? b : 0
9867        (N1C->getAPIntValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
9868     EVT XType = N0.getValueType();
9869     EVT AType = N2.getValueType();
9870     if (XType.bitsGE(AType)) {
9871       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
9872       // single-bit constant.
9873       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue()-1)) == 0)) {
9874         unsigned ShCtV = N2C->getAPIntValue().logBase2();
9875         ShCtV = XType.getSizeInBits()-ShCtV-1;
9876         SDValue ShCt = DAG.getConstant(ShCtV,
9877                                        getShiftAmountTy(N0.getValueType()));
9878         SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0),
9879                                     XType, N0, ShCt);
9880         AddToWorkList(Shift.getNode());
9881
9882         if (XType.bitsGT(AType)) {
9883           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
9884           AddToWorkList(Shift.getNode());
9885         }
9886
9887         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
9888       }
9889
9890       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0),
9891                                   XType, N0,
9892                                   DAG.getConstant(XType.getSizeInBits()-1,
9893                                          getShiftAmountTy(N0.getValueType())));
9894       AddToWorkList(Shift.getNode());
9895
9896       if (XType.bitsGT(AType)) {
9897         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
9898         AddToWorkList(Shift.getNode());
9899       }
9900
9901       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
9902     }
9903   }
9904
9905   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
9906   // where y is has a single bit set.
9907   // A plaintext description would be, we can turn the SELECT_CC into an AND
9908   // when the condition can be materialized as an all-ones register.  Any
9909   // single bit-test can be materialized as an all-ones register with
9910   // shift-left and shift-right-arith.
9911   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
9912       N0->getValueType(0) == VT &&
9913       N1C && N1C->isNullValue() &&
9914       N2C && N2C->isNullValue()) {
9915     SDValue AndLHS = N0->getOperand(0);
9916     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
9917     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
9918       // Shift the tested bit over the sign bit.
9919       APInt AndMask = ConstAndRHS->getAPIntValue();
9920       SDValue ShlAmt =
9921         DAG.getConstant(AndMask.countLeadingZeros(),
9922                         getShiftAmountTy(AndLHS.getValueType()));
9923       SDValue Shl = DAG.getNode(ISD::SHL, SDLoc(N0), VT, AndLHS, ShlAmt);
9924
9925       // Now arithmetic right shift it all the way over, so the result is either
9926       // all-ones, or zero.
9927       SDValue ShrAmt =
9928         DAG.getConstant(AndMask.getBitWidth()-1,
9929                         getShiftAmountTy(Shl.getValueType()));
9930       SDValue Shr = DAG.getNode(ISD::SRA, SDLoc(N0), VT, Shl, ShrAmt);
9931
9932       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
9933     }
9934   }
9935
9936   // fold select C, 16, 0 -> shl C, 4
9937   if (N2C && N3C && N3C->isNullValue() && N2C->getAPIntValue().isPowerOf2() &&
9938     TLI.getBooleanContents(N0.getValueType().isVector()) ==
9939       TargetLowering::ZeroOrOneBooleanContent) {
9940
9941     // If the caller doesn't want us to simplify this into a zext of a compare,
9942     // don't do it.
9943     if (NotExtCompare && N2C->getAPIntValue() == 1)
9944       return SDValue();
9945
9946     // Get a SetCC of the condition
9947     // NOTE: Don't create a SETCC if it's not legal on this target.
9948     if (!LegalOperations ||
9949         TLI.isOperationLegal(ISD::SETCC,
9950           LegalTypes ? getSetCCResultType(N0.getValueType()) : MVT::i1)) {
9951       SDValue Temp, SCC;
9952       // cast from setcc result type to select result type
9953       if (LegalTypes) {
9954         SCC  = DAG.getSetCC(DL, getSetCCResultType(N0.getValueType()),
9955                             N0, N1, CC);
9956         if (N2.getValueType().bitsLT(SCC.getValueType()))
9957           Temp = DAG.getZeroExtendInReg(SCC, SDLoc(N2),
9958                                         N2.getValueType());
9959         else
9960           Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
9961                              N2.getValueType(), SCC);
9962       } else {
9963         SCC  = DAG.getSetCC(SDLoc(N0), MVT::i1, N0, N1, CC);
9964         Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
9965                            N2.getValueType(), SCC);
9966       }
9967
9968       AddToWorkList(SCC.getNode());
9969       AddToWorkList(Temp.getNode());
9970
9971       if (N2C->getAPIntValue() == 1)
9972         return Temp;
9973
9974       // shl setcc result by log2 n2c
9975       return DAG.getNode(ISD::SHL, DL, N2.getValueType(), Temp,
9976                          DAG.getConstant(N2C->getAPIntValue().logBase2(),
9977                                          getShiftAmountTy(Temp.getValueType())));
9978     }
9979   }
9980
9981   // Check to see if this is the equivalent of setcc
9982   // FIXME: Turn all of these into setcc if setcc if setcc is legal
9983   // otherwise, go ahead with the folds.
9984   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getAPIntValue() == 1ULL)) {
9985     EVT XType = N0.getValueType();
9986     if (!LegalOperations ||
9987         TLI.isOperationLegal(ISD::SETCC, getSetCCResultType(XType))) {
9988       SDValue Res = DAG.getSetCC(DL, getSetCCResultType(XType), N0, N1, CC);
9989       if (Res.getValueType() != VT)
9990         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
9991       return Res;
9992     }
9993
9994     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
9995     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
9996         (!LegalOperations ||
9997          TLI.isOperationLegal(ISD::CTLZ, XType))) {
9998       SDValue Ctlz = DAG.getNode(ISD::CTLZ, SDLoc(N0), XType, N0);
9999       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
10000                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
10001                                        getShiftAmountTy(Ctlz.getValueType())));
10002     }
10003     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
10004     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
10005       SDValue NegN0 = DAG.getNode(ISD::SUB, SDLoc(N0),
10006                                   XType, DAG.getConstant(0, XType), N0);
10007       SDValue NotN0 = DAG.getNOT(SDLoc(N0), N0, XType);
10008       return DAG.getNode(ISD::SRL, DL, XType,
10009                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
10010                          DAG.getConstant(XType.getSizeInBits()-1,
10011                                          getShiftAmountTy(XType)));
10012     }
10013     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
10014     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
10015       SDValue Sign = DAG.getNode(ISD::SRL, SDLoc(N0), XType, N0,
10016                                  DAG.getConstant(XType.getSizeInBits()-1,
10017                                          getShiftAmountTy(N0.getValueType())));
10018       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, XType));
10019     }
10020   }
10021
10022   // Check to see if this is an integer abs.
10023   // select_cc setg[te] X,  0,  X, -X ->
10024   // select_cc setgt    X, -1,  X, -X ->
10025   // select_cc setl[te] X,  0, -X,  X ->
10026   // select_cc setlt    X,  1, -X,  X ->
10027   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
10028   if (N1C) {
10029     ConstantSDNode *SubC = NULL;
10030     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
10031          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
10032         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
10033       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
10034     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
10035               (N1C->isOne() && CC == ISD::SETLT)) &&
10036              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
10037       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
10038
10039     EVT XType = N0.getValueType();
10040     if (SubC && SubC->isNullValue() && XType.isInteger()) {
10041       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0), XType,
10042                                   N0,
10043                                   DAG.getConstant(XType.getSizeInBits()-1,
10044                                          getShiftAmountTy(N0.getValueType())));
10045       SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N0),
10046                                 XType, N0, Shift);
10047       AddToWorkList(Shift.getNode());
10048       AddToWorkList(Add.getNode());
10049       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
10050     }
10051   }
10052
10053   return SDValue();
10054 }
10055
10056 /// SimplifySetCC - This is a stub for TargetLowering::SimplifySetCC.
10057 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
10058                                    SDValue N1, ISD::CondCode Cond,
10059                                    SDLoc DL, bool foldBooleans) {
10060   TargetLowering::DAGCombinerInfo
10061     DagCombineInfo(DAG, Level, false, this);
10062   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
10063 }
10064
10065 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
10066 /// return a DAG expression to select that will generate the same value by
10067 /// multiplying by a magic number.  See:
10068 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
10069 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
10070   std::vector<SDNode*> Built;
10071   SDValue S = TLI.BuildSDIV(N, DAG, LegalOperations, &Built);
10072
10073   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
10074        ii != ee; ++ii)
10075     AddToWorkList(*ii);
10076   return S;
10077 }
10078
10079 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
10080 /// return a DAG expression to select that will generate the same value by
10081 /// multiplying by a magic number.  See:
10082 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
10083 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
10084   std::vector<SDNode*> Built;
10085   SDValue S = TLI.BuildUDIV(N, DAG, LegalOperations, &Built);
10086
10087   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
10088        ii != ee; ++ii)
10089     AddToWorkList(*ii);
10090   return S;
10091 }
10092
10093 /// FindBaseOffset - Return true if base is a frame index, which is known not
10094 // to alias with anything but itself.  Provides base object and offset as
10095 // results.
10096 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
10097                            const GlobalValue *&GV, const void *&CV) {
10098   // Assume it is a primitive operation.
10099   Base = Ptr; Offset = 0; GV = 0; CV = 0;
10100
10101   // If it's an adding a simple constant then integrate the offset.
10102   if (Base.getOpcode() == ISD::ADD) {
10103     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
10104       Base = Base.getOperand(0);
10105       Offset += C->getZExtValue();
10106     }
10107   }
10108
10109   // Return the underlying GlobalValue, and update the Offset.  Return false
10110   // for GlobalAddressSDNode since the same GlobalAddress may be represented
10111   // by multiple nodes with different offsets.
10112   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
10113     GV = G->getGlobal();
10114     Offset += G->getOffset();
10115     return false;
10116   }
10117
10118   // Return the underlying Constant value, and update the Offset.  Return false
10119   // for ConstantSDNodes since the same constant pool entry may be represented
10120   // by multiple nodes with different offsets.
10121   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
10122     CV = C->isMachineConstantPoolEntry() ? (const void *)C->getMachineCPVal()
10123                                          : (const void *)C->getConstVal();
10124     Offset += C->getOffset();
10125     return false;
10126   }
10127   // If it's any of the following then it can't alias with anything but itself.
10128   return isa<FrameIndexSDNode>(Base);
10129 }
10130
10131 /// isAlias - Return true if there is any possibility that the two addresses
10132 /// overlap.
10133 bool DAGCombiner::isAlias(SDValue Ptr1, int64_t Size1,
10134                           const Value *SrcValue1, int SrcValueOffset1,
10135                           unsigned SrcValueAlign1,
10136                           const MDNode *TBAAInfo1,
10137                           SDValue Ptr2, int64_t Size2,
10138                           const Value *SrcValue2, int SrcValueOffset2,
10139                           unsigned SrcValueAlign2,
10140                           const MDNode *TBAAInfo2) const {
10141   // If they are the same then they must be aliases.
10142   if (Ptr1 == Ptr2) return true;
10143
10144   // Gather base node and offset information.
10145   SDValue Base1, Base2;
10146   int64_t Offset1, Offset2;
10147   const GlobalValue *GV1, *GV2;
10148   const void *CV1, *CV2;
10149   bool isFrameIndex1 = FindBaseOffset(Ptr1, Base1, Offset1, GV1, CV1);
10150   bool isFrameIndex2 = FindBaseOffset(Ptr2, Base2, Offset2, GV2, CV2);
10151
10152   // If they have a same base address then check to see if they overlap.
10153   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
10154     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
10155
10156   // It is possible for different frame indices to alias each other, mostly
10157   // when tail call optimization reuses return address slots for arguments.
10158   // To catch this case, look up the actual index of frame indices to compute
10159   // the real alias relationship.
10160   if (isFrameIndex1 && isFrameIndex2) {
10161     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
10162     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
10163     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
10164     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
10165   }
10166
10167   // Otherwise, if we know what the bases are, and they aren't identical, then
10168   // we know they cannot alias.
10169   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
10170     return false;
10171
10172   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
10173   // compared to the size and offset of the access, we may be able to prove they
10174   // do not alias.  This check is conservative for now to catch cases created by
10175   // splitting vector types.
10176   if ((SrcValueAlign1 == SrcValueAlign2) &&
10177       (SrcValueOffset1 != SrcValueOffset2) &&
10178       (Size1 == Size2) && (SrcValueAlign1 > Size1)) {
10179     int64_t OffAlign1 = SrcValueOffset1 % SrcValueAlign1;
10180     int64_t OffAlign2 = SrcValueOffset2 % SrcValueAlign1;
10181
10182     // There is no overlap between these relatively aligned accesses of similar
10183     // size, return no alias.
10184     if ((OffAlign1 + Size1) <= OffAlign2 || (OffAlign2 + Size2) <= OffAlign1)
10185       return false;
10186   }
10187
10188   if (CombinerGlobalAA) {
10189     // Use alias analysis information.
10190     int64_t MinOffset = std::min(SrcValueOffset1, SrcValueOffset2);
10191     int64_t Overlap1 = Size1 + SrcValueOffset1 - MinOffset;
10192     int64_t Overlap2 = Size2 + SrcValueOffset2 - MinOffset;
10193     AliasAnalysis::AliasResult AAResult =
10194       AA.alias(AliasAnalysis::Location(SrcValue1, Overlap1, TBAAInfo1),
10195                AliasAnalysis::Location(SrcValue2, Overlap2, TBAAInfo2));
10196     if (AAResult == AliasAnalysis::NoAlias)
10197       return false;
10198   }
10199
10200   // Otherwise we have to assume they alias.
10201   return true;
10202 }
10203
10204 bool DAGCombiner::isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) {
10205   SDValue Ptr0, Ptr1;
10206   int64_t Size0, Size1;
10207   const Value *SrcValue0, *SrcValue1;
10208   int SrcValueOffset0, SrcValueOffset1;
10209   unsigned SrcValueAlign0, SrcValueAlign1;
10210   const MDNode *SrcTBAAInfo0, *SrcTBAAInfo1;
10211   FindAliasInfo(Op0, Ptr0, Size0, SrcValue0, SrcValueOffset0,
10212                 SrcValueAlign0, SrcTBAAInfo0);
10213   FindAliasInfo(Op1, Ptr1, Size1, SrcValue1, SrcValueOffset1,
10214                 SrcValueAlign1, SrcTBAAInfo1);
10215   return isAlias(Ptr0, Size0, SrcValue0, SrcValueOffset0,
10216                  SrcValueAlign0, SrcTBAAInfo0,
10217                  Ptr1, Size1, SrcValue1, SrcValueOffset1,
10218                  SrcValueAlign1, SrcTBAAInfo1);
10219 }
10220
10221 /// FindAliasInfo - Extracts the relevant alias information from the memory
10222 /// node.  Returns true if the operand was a load.
10223 bool DAGCombiner::FindAliasInfo(SDNode *N,
10224                                 SDValue &Ptr, int64_t &Size,
10225                                 const Value *&SrcValue,
10226                                 int &SrcValueOffset,
10227                                 unsigned &SrcValueAlign,
10228                                 const MDNode *&TBAAInfo) const {
10229   LSBaseSDNode *LS = cast<LSBaseSDNode>(N);
10230
10231   Ptr = LS->getBasePtr();
10232   Size = LS->getMemoryVT().getSizeInBits() >> 3;
10233   SrcValue = LS->getSrcValue();
10234   SrcValueOffset = LS->getSrcValueOffset();
10235   SrcValueAlign = LS->getOriginalAlignment();
10236   TBAAInfo = LS->getTBAAInfo();
10237   return isa<LoadSDNode>(LS);
10238 }
10239
10240 /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
10241 /// looking for aliasing nodes and adding them to the Aliases vector.
10242 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
10243                                    SmallVector<SDValue, 8> &Aliases) {
10244   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
10245   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
10246
10247   // Get alias information for node.
10248   SDValue Ptr;
10249   int64_t Size;
10250   const Value *SrcValue;
10251   int SrcValueOffset;
10252   unsigned SrcValueAlign;
10253   const MDNode *SrcTBAAInfo;
10254   bool IsLoad = FindAliasInfo(N, Ptr, Size, SrcValue, SrcValueOffset,
10255                               SrcValueAlign, SrcTBAAInfo);
10256
10257   // Starting off.
10258   Chains.push_back(OriginalChain);
10259   unsigned Depth = 0;
10260
10261   // Look at each chain and determine if it is an alias.  If so, add it to the
10262   // aliases list.  If not, then continue up the chain looking for the next
10263   // candidate.
10264   while (!Chains.empty()) {
10265     SDValue Chain = Chains.back();
10266     Chains.pop_back();
10267
10268     // For TokenFactor nodes, look at each operand and only continue up the
10269     // chain until we find two aliases.  If we've seen two aliases, assume we'll
10270     // find more and revert to original chain since the xform is unlikely to be
10271     // profitable.
10272     //
10273     // FIXME: The depth check could be made to return the last non-aliasing
10274     // chain we found before we hit a tokenfactor rather than the original
10275     // chain.
10276     if (Depth > 6 || Aliases.size() == 2) {
10277       Aliases.clear();
10278       Aliases.push_back(OriginalChain);
10279       break;
10280     }
10281
10282     // Don't bother if we've been before.
10283     if (!Visited.insert(Chain.getNode()))
10284       continue;
10285
10286     switch (Chain.getOpcode()) {
10287     case ISD::EntryToken:
10288       // Entry token is ideal chain operand, but handled in FindBetterChain.
10289       break;
10290
10291     case ISD::LOAD:
10292     case ISD::STORE: {
10293       // Get alias information for Chain.
10294       SDValue OpPtr;
10295       int64_t OpSize;
10296       const Value *OpSrcValue;
10297       int OpSrcValueOffset;
10298       unsigned OpSrcValueAlign;
10299       const MDNode *OpSrcTBAAInfo;
10300       bool IsOpLoad = FindAliasInfo(Chain.getNode(), OpPtr, OpSize,
10301                                     OpSrcValue, OpSrcValueOffset,
10302                                     OpSrcValueAlign,
10303                                     OpSrcTBAAInfo);
10304
10305       // If chain is alias then stop here.
10306       if (!(IsLoad && IsOpLoad) &&
10307           isAlias(Ptr, Size, SrcValue, SrcValueOffset, SrcValueAlign,
10308                   SrcTBAAInfo,
10309                   OpPtr, OpSize, OpSrcValue, OpSrcValueOffset,
10310                   OpSrcValueAlign, OpSrcTBAAInfo)) {
10311         Aliases.push_back(Chain);
10312       } else {
10313         // Look further up the chain.
10314         Chains.push_back(Chain.getOperand(0));
10315         ++Depth;
10316       }
10317       break;
10318     }
10319
10320     case ISD::TokenFactor:
10321       // We have to check each of the operands of the token factor for "small"
10322       // token factors, so we queue them up.  Adding the operands to the queue
10323       // (stack) in reverse order maintains the original order and increases the
10324       // likelihood that getNode will find a matching token factor (CSE.)
10325       if (Chain.getNumOperands() > 16) {
10326         Aliases.push_back(Chain);
10327         break;
10328       }
10329       for (unsigned n = Chain.getNumOperands(); n;)
10330         Chains.push_back(Chain.getOperand(--n));
10331       ++Depth;
10332       break;
10333
10334     default:
10335       // For all other instructions we will just have to take what we can get.
10336       Aliases.push_back(Chain);
10337       break;
10338     }
10339   }
10340 }
10341
10342 /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes, looking
10343 /// for a better chain (aliasing node.)
10344 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
10345   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
10346
10347   // Accumulate all the aliases to this node.
10348   GatherAllAliases(N, OldChain, Aliases);
10349
10350   // If no operands then chain to entry token.
10351   if (Aliases.size() == 0)
10352     return DAG.getEntryNode();
10353
10354   // If a single operand then chain to it.  We don't need to revisit it.
10355   if (Aliases.size() == 1)
10356     return Aliases[0];
10357
10358   // Construct a custom tailored token factor.
10359   return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other,
10360                      &Aliases[0], Aliases.size());
10361 }
10362
10363 // SelectionDAG::Combine - This is the entry point for the file.
10364 //
10365 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
10366                            CodeGenOpt::Level OptLevel) {
10367   /// run - This is the main entry point to this class.
10368   ///
10369   DAGCombiner(*this, AA, OptLevel).Run(Level);
10370 }