lib/CodeGen/ScheduleDAGInstrs.cpp

   1 //===---- ScheduleDAGInstrs.cpp - MachineInstr Rescheduling ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the ScheduleDAGInstrs class, which implements re-scheduling
  11 // of MachineInstrs.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "misched"
  16 #include "llvm/CodeGen/ScheduleDAGInstrs.h"
  17 #include "llvm/ADT/MapVector.h"
  18 #include "llvm/ADT/SmallPtrSet.h"
  19 #include "llvm/ADT/SmallSet.h"
  20 #include "llvm/Analysis/AliasAnalysis.h"
  21 #include "llvm/Analysis/ValueTracking.h"
  22 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  23 #include "llvm/CodeGen/MachineFunctionPass.h"
  24 #include "llvm/CodeGen/MachineMemOperand.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/RegisterPressure.h"
  28 #include "llvm/CodeGen/ScheduleDFS.h"
  29 #include "llvm/IR/Operator.h"
  30 #include "llvm/MC/MCInstrItineraries.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/Format.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetInstrInfo.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetRegisterInfo.h"
  38 #include "llvm/Target/TargetSubtargetInfo.h"
  39 #include <queue>
  40
  41 using namespace llvm;
  42
  43 static cl::opt<bool> EnableAASchedMI("enable-aa-sched-mi", cl::Hidden,
  44     cl::ZeroOrMore, cl::init(false),
  45     cl::desc("Enable use of AA during MI GAD construction"));
  46
  47 ScheduleDAGInstrs::ScheduleDAGInstrs(MachineFunction &mf,
  48                                      const MachineLoopInfo &mli,
  49                                      const MachineDominatorTree &mdt,
  50                                      bool IsPostRAFlag,
  51                                      LiveIntervals *lis)
  52   : ScheduleDAG(mf), MLI(mli), MDT(mdt), MFI(mf.getFrameInfo()), LIS(lis),
  53     IsPostRA(IsPostRAFlag), CanHandleTerminators(false), FirstDbgValue(0) {
  54   assert((IsPostRA || LIS) && "PreRA scheduling requires LiveIntervals");
  55   DbgValues.clear();
  56   assert(!(IsPostRA && MRI.getNumVirtRegs()) &&
  57          "Virtual registers must be removed prior to PostRA scheduling");
  58
  59   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
  60   SchedModel.init(*ST.getSchedModel(), &ST, TII);
  61 }
  62
  63 /// getUnderlyingObjectFromInt - This is the function that does the work of
  64 /// looking through basic ptrtoint+arithmetic+inttoptr sequences.
  65 static const Value *getUnderlyingObjectFromInt(const Value *V) {
  66   do {
  67     if (const Operator *U = dyn_cast<Operator>(V)) {
  68       // If we find a ptrtoint, we can transfer control back to the
  69       // regular getUnderlyingObjectFromInt.
  70       if (U->getOpcode() == Instruction::PtrToInt)
  71         return U->getOperand(0);
  72       // If we find an add of a constant, a multiplied value, or a phi, it's
  73       // likely that the other operand will lead us to the base
  74       // object. We don't have to worry about the case where the
  75       // object address is somehow being computed by the multiply,
  76       // because our callers only care when the result is an
  77       // identifiable object.
  78       if (U->getOpcode() != Instruction::Add ||
  79           (!isa<ConstantInt>(U->getOperand(1)) &&
  80            Operator::getOpcode(U->getOperand(1)) != Instruction::Mul &&
  81            !isa<PHINode>(U->getOperand(1))))
  82         return V;
  83       V = U->getOperand(0);
  84     } else {
  85       return V;
  86     }
  87     assert(V->getType()->isIntegerTy() && "Unexpected operand type!");
  88   } while (1);
  89 }
  90
  91 /// getUnderlyingObjects - This is a wrapper around GetUnderlyingObjects
  92 /// and adds support for basic ptrtoint+arithmetic+inttoptr sequences.
  93 static void getUnderlyingObjects(const Value *V,
  94                                  SmallVectorImpl<Value *> &Objects) {
  95   SmallPtrSet<const Value*, 16> Visited;
  96   SmallVector<const Value *, 4> Working(1, V);
  97   do {
  98     V = Working.pop_back_val();
  99
 100     SmallVector<Value *, 4> Objs;
 101     GetUnderlyingObjects(const_cast<Value *>(V), Objs);
 102
 103     for (SmallVectorImpl<Value *>::iterator I = Objs.begin(), IE = Objs.end();
 104          I != IE; ++I) {
 105       V = *I;
 106       if (!Visited.insert(V))
 107         continue;
 108       if (Operator::getOpcode(V) == Instruction::IntToPtr) {
 109         const Value *O =
 110           getUnderlyingObjectFromInt(cast<User>(V)->getOperand(0));
 111         if (O->getType()->isPointerTy()) {
 112           Working.push_back(O);
 113           continue;
 114         }
 115       }
 116       Objects.push_back(const_cast<Value *>(V));
 117     }
 118   } while (!Working.empty());
 119 }
 120
 121 typedef SmallVector<PointerIntPair<const Value *, 1, bool>, 4>
 122 UnderlyingObjectsVector;
 123
 124 /// getUnderlyingObjectsForInstr - If this machine instr has memory reference
 125 /// information and it can be tracked to a normal reference to a known
 126 /// object, return the Value for that object.
 127 static void getUnderlyingObjectsForInstr(const MachineInstr *MI,
 128                                          const MachineFrameInfo *MFI,
 129                                          UnderlyingObjectsVector &Objects) {
 130   if (!MI->hasOneMemOperand() ||
 131       !(*MI->memoperands_begin())->getValue() ||
 132       (*MI->memoperands_begin())->isVolatile())
 133     return;
 134
 135   const Value *V = (*MI->memoperands_begin())->getValue();
 136   if (!V)
 137     return;
 138
 139   SmallVector<Value *, 4> Objs;
 140   getUnderlyingObjects(V, Objs);
 141
 142   for (SmallVectorImpl<Value *>::iterator I = Objs.begin(), IE = Objs.end();
 143          I != IE; ++I) {
 144     bool MayAlias = true;
 145     V = *I;
 146
 147     if (const PseudoSourceValue *PSV = dyn_cast<PseudoSourceValue>(V)) {
 148       // For now, ignore PseudoSourceValues which may alias LLVM IR values
 149       // because the code that uses this function has no way to cope with
 150       // such aliases.
 151
 152       if (PSV->isAliased(MFI)) {
 153         Objects.clear();
 154         return;
 155       }
 156
 157       MayAlias = PSV->mayAlias(MFI);
 158     } else if (!isIdentifiedObject(V)) {
 159       Objects.clear();
 160       return;
 161     }
 162
 163     Objects.push_back(UnderlyingObjectsVector::value_type(V, MayAlias));
 164   }
 165 }
 166
 167 void ScheduleDAGInstrs::startBlock(MachineBasicBlock *bb) {
 168   BB = bb;
 169 }
 170
 171 void ScheduleDAGInstrs::finishBlock() {
 172   // Subclasses should no longer refer to the old block.
 173   BB = 0;
 174 }
 175
 176 /// Initialize the DAG and common scheduler state for the current scheduling
 177 /// region. This does not actually create the DAG, only clears it. The
 178 /// scheduling driver may call BuildSchedGraph multiple times per scheduling
 179 /// region.
 180 void ScheduleDAGInstrs::enterRegion(MachineBasicBlock *bb,
 181                                     MachineBasicBlock::iterator begin,
 182                                     MachineBasicBlock::iterator end,
 183                                     unsigned regioninstrs) {
 184   assert(bb == BB && "startBlock should set BB");
 185   RegionBegin = begin;
 186   RegionEnd = end;
 187   NumRegionInstrs = regioninstrs;
 188 }
 189
 190 /// Close the current scheduling region. Don't clear any state in case the
 191 /// driver wants to refer to the previous scheduling region.
 192 void ScheduleDAGInstrs::exitRegion() {
 193   // Nothing to do.
 194 }
 195
 196 /// addSchedBarrierDeps - Add dependencies from instructions in the current
 197 /// list of instructions being scheduled to scheduling barrier by adding
 198 /// the exit SU to the register defs and use list. This is because we want to
 199 /// make sure instructions which define registers that are either used by
 200 /// the terminator or are live-out are properly scheduled. This is
 201 /// especially important when the definition latency of the return value(s)
 202 /// are too high to be hidden by the branch or when the liveout registers
 203 /// used by instructions in the fallthrough block.
 204 void ScheduleDAGInstrs::addSchedBarrierDeps() {
 205   MachineInstr *ExitMI = RegionEnd != BB->end() ? &*RegionEnd : 0;
 206   ExitSU.setInstr(ExitMI);
 207   bool AllDepKnown = ExitMI &&
 208     (ExitMI->isCall() || ExitMI->isBarrier());
 209   if (ExitMI && AllDepKnown) {
 210     // If it's a call or a barrier, add dependencies on the defs and uses of
 211     // instruction.
 212     for (unsigned i = 0, e = ExitMI->getNumOperands(); i != e; ++i) {
 213       const MachineOperand &MO = ExitMI->getOperand(i);
 214       if (!MO.isReg() || MO.isDef()) continue;
 215       unsigned Reg = MO.getReg();
 216       if (Reg == 0) continue;
 217
 218       if (TRI->isPhysicalRegister(Reg))
 219         Uses.insert(PhysRegSUOper(&ExitSU, -1, Reg));
 220       else {
 221         assert(!IsPostRA && "Virtual register encountered after regalloc.");
 222         if (MO.readsReg()) // ignore undef operands
 223           addVRegUseDeps(&ExitSU, i);
 224       }
 225     }
 226   } else {
 227     // For others, e.g. fallthrough, conditional branch, assume the exit
 228     // uses all the registers that are livein to the successor blocks.
 229     assert(Uses.empty() && "Uses in set before adding deps?");
 230     for (MachineBasicBlock::succ_iterator SI = BB->succ_begin(),
 231            SE = BB->succ_end(); SI != SE; ++SI)
 232       for (MachineBasicBlock::livein_iterator I = (*SI)->livein_begin(),
 233              E = (*SI)->livein_end(); I != E; ++I) {
 234         unsigned Reg = *I;
 235         if (!Uses.contains(Reg))
 236           Uses.insert(PhysRegSUOper(&ExitSU, -1, Reg));
 237       }
 238   }
 239 }
 240
 241 /// MO is an operand of SU's instruction that defines a physical register. Add
 242 /// data dependencies from SU to any uses of the physical register.
 243 void ScheduleDAGInstrs::addPhysRegDataDeps(SUnit *SU, unsigned OperIdx) {
 244   const MachineOperand &MO = SU->getInstr()->getOperand(OperIdx);
 245   assert(MO.isDef() && "expect physreg def");
 246
 247   // Ask the target if address-backscheduling is desirable, and if so how much.
 248   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 249
 250   for (MCRegAliasIterator Alias(MO.getReg(), TRI, true);
 251        Alias.isValid(); ++Alias) {
 252     if (!Uses.contains(*Alias))
 253       continue;
 254     for (Reg2SUnitsMap::iterator I = Uses.find(*Alias); I != Uses.end(); ++I) {
 255       SUnit *UseSU = I->SU;
 256       if (UseSU == SU)
 257         continue;
 258
 259       // Adjust the dependence latency using operand def/use information,
 260       // then allow the target to perform its own adjustments.
 261       int UseOp = I->OpIdx;
 262       MachineInstr *RegUse = 0;
 263       SDep Dep;
 264       if (UseOp < 0)
 265         Dep = SDep(SU, SDep::Artificial);
 266       else {
 267         // Set the hasPhysRegDefs only for physreg defs that have a use within
 268         // the scheduling region.
 269         SU->hasPhysRegDefs = true;
 270         Dep = SDep(SU, SDep::Data, *Alias);
 271         RegUse = UseSU->getInstr();
 272       }
 273       Dep.setLatency(
 274         SchedModel.computeOperandLatency(SU->getInstr(), OperIdx, RegUse,
 275                                          UseOp));
 276
 277       ST.adjustSchedDependency(SU, UseSU, Dep);
 278       UseSU->addPred(Dep);
 279     }
 280   }
 281 }
 282
 283 /// addPhysRegDeps - Add register dependencies (data, anti, and output) from
 284 /// this SUnit to following instructions in the same scheduling region that
 285 /// depend the physical register referenced at OperIdx.
 286 void ScheduleDAGInstrs::addPhysRegDeps(SUnit *SU, unsigned OperIdx) {
 287   const MachineInstr *MI = SU->getInstr();
 288   const MachineOperand &MO = MI->getOperand(OperIdx);
 289
 290   // Optionally add output and anti dependencies. For anti
 291   // dependencies we use a latency of 0 because for a multi-issue
 292   // target we want to allow the defining instruction to issue
 293   // in the same cycle as the using instruction.
 294   // TODO: Using a latency of 1 here for output dependencies assumes
 295   //       there's no cost for reusing registers.
 296   SDep::Kind Kind = MO.isUse() ? SDep::Anti : SDep::Output;
 297   for (MCRegAliasIterator Alias(MO.getReg(), TRI, true);
 298        Alias.isValid(); ++Alias) {
 299     if (!Defs.contains(*Alias))
 300       continue;
 301     for (Reg2SUnitsMap::iterator I = Defs.find(*Alias); I != Defs.end(); ++I) {
 302       SUnit *DefSU = I->SU;
 303       if (DefSU == &ExitSU)
 304         continue;
 305       if (DefSU != SU &&
 306           (Kind != SDep::Output || !MO.isDead() ||
 307            !DefSU->getInstr()->registerDefIsDead(*Alias))) {
 308         if (Kind == SDep::Anti)
 309           DefSU->addPred(SDep(SU, Kind, /*Reg=*/*Alias));
 310         else {
 311           SDep Dep(SU, Kind, /*Reg=*/*Alias);
 312           Dep.setLatency(
 313             SchedModel.computeOutputLatency(MI, OperIdx, DefSU->getInstr()));
 314           DefSU->addPred(Dep);
 315         }
 316       }
 317     }
 318   }
 319
 320   if (!MO.isDef()) {
 321     SU->hasPhysRegUses = true;
 322     // Either insert a new Reg2SUnits entry with an empty SUnits list, or
 323     // retrieve the existing SUnits list for this register's uses.
 324     // Push this SUnit on the use list.
 325     Uses.insert(PhysRegSUOper(SU, OperIdx, MO.getReg()));
 326   }
 327   else {
 328     addPhysRegDataDeps(SU, OperIdx);
 329     unsigned Reg = MO.getReg();
 330
 331     // clear this register's use list
 332     if (Uses.contains(Reg))
 333       Uses.eraseAll(Reg);
 334
 335     if (!MO.isDead()) {
 336       Defs.eraseAll(Reg);
 337     } else if (SU->isCall) {
 338       // Calls will not be reordered because of chain dependencies (see
 339       // below). Since call operands are dead, calls may continue to be added
 340       // to the DefList making dependence checking quadratic in the size of
 341       // the block. Instead, we leave only one call at the back of the
 342       // DefList.
 343       Reg2SUnitsMap::RangePair P = Defs.equal_range(Reg);
 344       Reg2SUnitsMap::iterator B = P.first;
 345       Reg2SUnitsMap::iterator I = P.second;
 346       for (bool isBegin = I == B; !isBegin; /* empty */) {
 347         isBegin = (--I) == B;
 348         if (!I->SU->isCall)
 349           break;
 350         I = Defs.erase(I);
 351       }
 352     }
 353
 354     // Defs are pushed in the order they are visited and never reordered.
 355     Defs.insert(PhysRegSUOper(SU, OperIdx, Reg));
 356   }
 357 }
 358
 359 /// addVRegDefDeps - Add register output and data dependencies from this SUnit
 360 /// to instructions that occur later in the same scheduling region if they read
 361 /// from or write to the virtual register defined at OperIdx.
 362 ///
 363 /// TODO: Hoist loop induction variable increments. This has to be
 364 /// reevaluated. Generally, IV scheduling should be done before coalescing.
 365 void ScheduleDAGInstrs::addVRegDefDeps(SUnit *SU, unsigned OperIdx) {
 366   const MachineInstr *MI = SU->getInstr();
 367   unsigned Reg = MI->getOperand(OperIdx).getReg();
 368
 369   // Singly defined vregs do not have output/anti dependencies.
 370   // The current operand is a def, so we have at least one.
 371   // Check here if there are any others...
 372   if (MRI.hasOneDef(Reg))
 373     return;
 374
 375   // Add output dependence to the next nearest def of this vreg.
 376   //
 377   // Unless this definition is dead, the output dependence should be
 378   // transitively redundant with antidependencies from this definition's
 379   // uses. We're conservative for now until we have a way to guarantee the uses
 380   // are not eliminated sometime during scheduling. The output dependence edge
 381   // is also useful if output latency exceeds def-use latency.
 382   VReg2SUnitMap::iterator DefI = VRegDefs.find(Reg);
 383   if (DefI == VRegDefs.end())
 384     VRegDefs.insert(VReg2SUnit(Reg, SU));
 385   else {
 386     SUnit *DefSU = DefI->SU;
 387     if (DefSU != SU && DefSU != &ExitSU) {
 388       SDep Dep(SU, SDep::Output, Reg);
 389       Dep.setLatency(
 390         SchedModel.computeOutputLatency(MI, OperIdx, DefSU->getInstr()));
 391       DefSU->addPred(Dep);
 392     }
 393     DefI->SU = SU;
 394   }
 395 }
 396
 397 /// addVRegUseDeps - Add a register data dependency if the instruction that
 398 /// defines the virtual register used at OperIdx is mapped to an SUnit. Add a
 399 /// register antidependency from this SUnit to instructions that occur later in
 400 /// the same scheduling region if they write the virtual register.
 401 ///
 402 /// TODO: Handle ExitSU "uses" properly.
 403 void ScheduleDAGInstrs::addVRegUseDeps(SUnit *SU, unsigned OperIdx) {
 404   MachineInstr *MI = SU->getInstr();
 405   unsigned Reg = MI->getOperand(OperIdx).getReg();
 406
 407   // Record this local VReg use.
 408   VReg2UseMap::iterator UI = VRegUses.find(Reg);
 409   for (; UI != VRegUses.end(); ++UI) {
 410     if (UI->SU == SU)
 411       break;
 412   }
 413   if (UI == VRegUses.end())
 414     VRegUses.insert(VReg2SUnit(Reg, SU));
 415
 416   // Lookup this operand's reaching definition.
 417   assert(LIS && "vreg dependencies requires LiveIntervals");
 418   LiveQueryResult LRQ
 419     = LIS->getInterval(Reg).Query(LIS->getInstructionIndex(MI));
 420   VNInfo *VNI = LRQ.valueIn();
 421
 422   // VNI will be valid because MachineOperand::readsReg() is checked by caller.
 423   assert(VNI && "No value to read by operand");
 424   MachineInstr *Def = LIS->getInstructionFromIndex(VNI->def);
 425   // Phis and other noninstructions (after coalescing) have a NULL Def.
 426   if (Def) {
 427     SUnit *DefSU = getSUnit(Def);
 428     if (DefSU) {
 429       // The reaching Def lives within this scheduling region.
 430       // Create a data dependence.
 431       SDep dep(DefSU, SDep::Data, Reg);
 432       // Adjust the dependence latency using operand def/use information, then
 433       // allow the target to perform its own adjustments.
 434       int DefOp = Def->findRegisterDefOperandIdx(Reg);
 435       dep.setLatency(SchedModel.computeOperandLatency(Def, DefOp, MI, OperIdx));
 436
 437       const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 438       ST.adjustSchedDependency(DefSU, SU, const_cast<SDep &>(dep));
 439       SU->addPred(dep);
 440     }
 441   }
 442
 443   // Add antidependence to the following def of the vreg it uses.
 444   VReg2SUnitMap::iterator DefI = VRegDefs.find(Reg);
 445   if (DefI != VRegDefs.end() && DefI->SU != SU)
 446     DefI->SU->addPred(SDep(SU, SDep::Anti, Reg));
 447 }
 448
 449 /// Return true if MI is an instruction we are unable to reason about
 450 /// (like a call or something with unmodeled side effects).
 451 static inline bool isGlobalMemoryObject(AliasAnalysis *AA, MachineInstr *MI) {
 452   if (MI->isCall() || MI->hasUnmodeledSideEffects() ||
 453       (MI->hasOrderedMemoryRef() &&
 454        (!MI->mayLoad() || !MI->isInvariantLoad(AA))))
 455     return true;
 456   return false;
 457 }
 458
 459 // This MI might have either incomplete info, or known to be unsafe
 460 // to deal with (i.e. volatile object).
 461 static inline bool isUnsafeMemoryObject(MachineInstr *MI,
 462                                         const MachineFrameInfo *MFI) {
 463   if (!MI || MI->memoperands_empty())
 464     return true;
 465   // We purposefully do no check for hasOneMemOperand() here
 466   // in hope to trigger an assert downstream in order to
 467   // finish implementation.
 468   if ((*MI->memoperands_begin())->isVolatile() ||
 469        MI->hasUnmodeledSideEffects())
 470     return true;
 471   const Value *V = (*MI->memoperands_begin())->getValue();
 472   if (!V)
 473     return true;
 474
 475   SmallVector<Value *, 4> Objs;
 476   getUnderlyingObjects(V, Objs);
 477   for (SmallVectorImpl<Value *>::iterator I = Objs.begin(),
 478          IE = Objs.end(); I != IE; ++I) {
 479     V = *I;
 480
 481     if (const PseudoSourceValue *PSV = dyn_cast<PseudoSourceValue>(V)) {
 482       // Similarly to getUnderlyingObjectForInstr:
 483       // For now, ignore PseudoSourceValues which may alias LLVM IR values
 484       // because the code that uses this function has no way to cope with
 485       // such aliases.
 486       if (PSV->isAliased(MFI))
 487         return true;
 488     }
 489
 490     // Does this pointer refer to a distinct and identifiable object?
 491     if (!isIdentifiedObject(V))
 492       return true;
 493   }
 494
 495   return false;
 496 }
 497
 498 /// This returns true if the two MIs need a chain edge betwee them.
 499 /// If these are not even memory operations, we still may need
 500 /// chain deps between them. The question really is - could
 501 /// these two MIs be reordered during scheduling from memory dependency
 502 /// point of view.
 503 static bool MIsNeedChainEdge(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 504                              MachineInstr *MIa,
 505                              MachineInstr *MIb) {
 506   // Cover a trivial case - no edge is need to itself.
 507   if (MIa == MIb)
 508     return false;
 509
 510   if (isUnsafeMemoryObject(MIa, MFI) || isUnsafeMemoryObject(MIb, MFI))
 511     return true;
 512
 513   // If we are dealing with two "normal" loads, we do not need an edge
 514   // between them - they could be reordered.
 515   if (!MIa->mayStore() && !MIb->mayStore())
 516     return false;
 517
 518   // To this point analysis is generic. From here on we do need AA.
 519   if (!AA)
 520     return true;
 521
 522   MachineMemOperand *MMOa = *MIa->memoperands_begin();
 523   MachineMemOperand *MMOb = *MIb->memoperands_begin();
 524
 525   // FIXME: Need to handle multiple memory operands to support all targets.
 526   if (!MIa->hasOneMemOperand() || !MIb->hasOneMemOperand())
 527     llvm_unreachable("Multiple memory operands.");
 528
 529   // The following interface to AA is fashioned after DAGCombiner::isAlias
 530   // and operates with MachineMemOperand offset with some important
 531   // assumptions:
 532   //   - LLVM fundamentally assumes flat address spaces.
 533   //   - MachineOperand offset can *only* result from legalization and
 534   //     cannot affect queries other than the trivial case of overlap
 535   //     checking.
 536   //   - These offsets never wrap and never step outside
 537   //     of allocated objects.
 538   //   - There should never be any negative offsets here.
 539   //
 540   // FIXME: Modify API to hide this math from "user"
 541   // FIXME: Even before we go to AA we can reason locally about some
 542   // memory objects. It can save compile time, and possibly catch some
 543   // corner cases not currently covered.
 544
 545   assert ((MMOa->getOffset() >= 0) && "Negative MachineMemOperand offset");
 546   assert ((MMOb->getOffset() >= 0) && "Negative MachineMemOperand offset");
 547
 548   int64_t MinOffset = std::min(MMOa->getOffset(), MMOb->getOffset());
 549   int64_t Overlapa = MMOa->getSize() + MMOa->getOffset() - MinOffset;
 550   int64_t Overlapb = MMOb->getSize() + MMOb->getOffset() - MinOffset;
 551
 552   AliasAnalysis::AliasResult AAResult = AA->alias(
 553   AliasAnalysis::Location(MMOa->getValue(), Overlapa,
 554                           MMOa->getTBAAInfo()),
 555   AliasAnalysis::Location(MMOb->getValue(), Overlapb,
 556                           MMOb->getTBAAInfo()));
 557
 558   return (AAResult != AliasAnalysis::NoAlias);
 559 }
 560
 561 /// This recursive function iterates over chain deps of SUb looking for
 562 /// "latest" node that needs a chain edge to SUa.
 563 static unsigned
 564 iterateChainSucc(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 565                  SUnit *SUa, SUnit *SUb, SUnit *ExitSU, unsigned *Depth,
 566                  SmallPtrSet<const SUnit*, 16> &Visited) {
 567   if (!SUa || !SUb || SUb == ExitSU)
 568     return *Depth;
 569
 570   // Remember visited nodes.
 571   if (!Visited.insert(SUb))
 572       return *Depth;
 573   // If there is _some_ dependency already in place, do not
 574   // descend any further.
 575   // TODO: Need to make sure that if that dependency got eliminated or ignored
 576   // for any reason in the future, we would not violate DAG topology.
 577   // Currently it does not happen, but makes an implicit assumption about
 578   // future implementation.
 579   //
 580   // Independently, if we encounter node that is some sort of global
 581   // object (like a call) we already have full set of dependencies to it
 582   // and we can stop descending.
 583   if (SUa->isSucc(SUb) ||
 584       isGlobalMemoryObject(AA, SUb->getInstr()))
 585     return *Depth;
 586
 587   // If we do need an edge, or we have exceeded depth budget,
 588   // add that edge to the predecessors chain of SUb,
 589   // and stop descending.
 590   if (*Depth > 200 ||
 591       MIsNeedChainEdge(AA, MFI, SUa->getInstr(), SUb->getInstr())) {
 592     SUb->addPred(SDep(SUa, SDep::MayAliasMem));
 593     return *Depth;
 594   }
 595   // Track current depth.
 596   (*Depth)++;
 597   // Iterate over chain dependencies only.
 598   for (SUnit::const_succ_iterator I = SUb->Succs.begin(), E = SUb->Succs.end();
 599        I != E; ++I)
 600     if (I->isCtrl())
 601       iterateChainSucc (AA, MFI, SUa, I->getSUnit(), ExitSU, Depth, Visited);
 602   return *Depth;
 603 }
 604
 605 /// This function assumes that "downward" from SU there exist
 606 /// tail/leaf of already constructed DAG. It iterates downward and
 607 /// checks whether SU can be aliasing any node dominated
 608 /// by it.
 609 static void adjustChainDeps(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 610                             SUnit *SU, SUnit *ExitSU, std::set<SUnit *> &CheckList,
 611                             unsigned LatencyToLoad) {
 612   if (!SU)
 613     return;
 614
 615   SmallPtrSet<const SUnit*, 16> Visited;
 616   unsigned Depth = 0;
 617
 618   for (std::set<SUnit *>::iterator I = CheckList.begin(), IE = CheckList.end();
 619        I != IE; ++I) {
 620     if (SU == *I)
 621       continue;
 622     if (MIsNeedChainEdge(AA, MFI, SU->getInstr(), (*I)->getInstr())) {
 623       SDep Dep(SU, SDep::MayAliasMem);
 624       Dep.setLatency(((*I)->getInstr()->mayLoad()) ? LatencyToLoad : 0);
 625       (*I)->addPred(Dep);
 626     }
 627     // Now go through all the chain successors and iterate from them.
 628     // Keep track of visited nodes.
 629     for (SUnit::const_succ_iterator J = (*I)->Succs.begin(),
 630          JE = (*I)->Succs.end(); J != JE; ++J)
 631       if (J->isCtrl())
 632         iterateChainSucc (AA, MFI, SU, J->getSUnit(),
 633                           ExitSU, &Depth, Visited);
 634   }
 635 }
 636
 637 /// Check whether two objects need a chain edge, if so, add it
 638 /// otherwise remember the rejected SU.
 639 static inline
 640 void addChainDependency (AliasAnalysis *AA, const MachineFrameInfo *MFI,
 641                          SUnit *SUa, SUnit *SUb,
 642                          std::set<SUnit *> &RejectList,
 643                          unsigned TrueMemOrderLatency = 0,
 644                          bool isNormalMemory = false) {
 645   // If this is a false dependency,
 646   // do not add the edge, but rememeber the rejected node.
 647   if (!AA || MIsNeedChainEdge(AA, MFI, SUa->getInstr(), SUb->getInstr())) {
 648     SDep Dep(SUa, isNormalMemory ? SDep::MayAliasMem : SDep::Barrier);
 649     Dep.setLatency(TrueMemOrderLatency);
 650     SUb->addPred(Dep);
 651   }
 652   else {
 653     // Duplicate entries should be ignored.
 654     RejectList.insert(SUb);
 655     DEBUG(dbgs() << "\tReject chain dep between SU("
 656           << SUa->NodeNum << ") and SU("
 657           << SUb->NodeNum << ")\n");
 658   }
 659 }
 660
 661 /// Create an SUnit for each real instruction, numbered in top-down toplological
 662 /// order. The instruction order A < B, implies that no edge exists from B to A.
 663 ///
 664 /// Map each real instruction to its SUnit.
 665 ///
 666 /// After initSUnits, the SUnits vector cannot be resized and the scheduler may
 667 /// hang onto SUnit pointers. We may relax this in the future by using SUnit IDs
 668 /// instead of pointers.
 669 ///
 670 /// MachineScheduler relies on initSUnits numbering the nodes by their order in
 671 /// the original instruction list.
 672 void ScheduleDAGInstrs::initSUnits() {
 673   // We'll be allocating one SUnit for each real instruction in the region,
 674   // which is contained within a basic block.
 675   SUnits.reserve(NumRegionInstrs);
 676
 677   for (MachineBasicBlock::iterator I = RegionBegin; I != RegionEnd; ++I) {
 678     MachineInstr *MI = I;
 679     if (MI->isDebugValue())
 680       continue;
 681
 682     SUnit *SU = newSUnit(MI);
 683     MISUnitMap[MI] = SU;
 684
 685     SU->isCall = MI->isCall();
 686     SU->isCommutable = MI->isCommutable();
 687
 688     // Assign the Latency field of SU using target-provided information.
 689     SU->Latency = SchedModel.computeInstrLatency(SU->getInstr());
 690
 691     // If this SUnit uses an unbuffered resource, mark it as such.
 692     // These resources are used for in-order execution pipelines within an
 693     // out-of-order core and are identified by BufferSize=1. BufferSize=0 is
 694     // used for dispatch/issue groups and is not considered here.
 695     if (SchedModel.hasInstrSchedModel()) {
 696       const MCSchedClassDesc *SC = getSchedClass(SU);
 697       for (TargetSchedModel::ProcResIter
 698              PI = SchedModel.getWriteProcResBegin(SC),
 699              PE = SchedModel.getWriteProcResEnd(SC); PI != PE; ++PI) {
 700         switch (SchedModel.getProcResource(PI->ProcResourceIdx)->BufferSize) {
 701         case 0:
 702           SU->hasReservedResource = true;
 703           break;
 704         case 1:
 705           SU->isUnbuffered = true;
 706           break;
 707         default:
 708           break;
 709         }
 710       }
 711     }
 712   }
 713 }
 714
 715 /// If RegPressure is non-null, compute register pressure as a side effect. The
 716 /// DAG builder is an efficient place to do it because it already visits
 717 /// operands.
 718 void ScheduleDAGInstrs::buildSchedGraph(AliasAnalysis *AA,
 719                                         RegPressureTracker *RPTracker,
 720                                         PressureDiffs *PDiffs) {
 721   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 722   bool UseAA = EnableAASchedMI.getNumOccurrences() > 0 ? EnableAASchedMI
 723                                                        : ST.useAA();
 724   AliasAnalysis *AAForDep = UseAA ? AA : 0;
 725
 726   MISUnitMap.clear();
 727   ScheduleDAG::clearDAG();
 728
 729   // Create an SUnit for each real instruction.
 730   initSUnits();
 731
 732   if (PDiffs)
 733     PDiffs->init(SUnits.size());
 734
 735   // We build scheduling units by walking a block's instruction list from bottom
 736   // to top.
 737
 738   // Remember where a generic side-effecting instruction is as we procede.
 739   SUnit *BarrierChain = 0, *AliasChain = 0;
 740
 741   // Memory references to specific known memory locations are tracked
 742   // so that they can be given more precise dependencies. We track
 743   // separately the known memory locations that may alias and those
 744   // that are known not to alias
 745   MapVector<const Value *, SUnit *> AliasMemDefs, NonAliasMemDefs;
 746   MapVector<const Value *, std::vector<SUnit *> > AliasMemUses, NonAliasMemUses;
 747   std::set<SUnit*> RejectMemNodes;
 748
 749   // Remove any stale debug info; sometimes BuildSchedGraph is called again
 750   // without emitting the info from the previous call.
 751   DbgValues.clear();
 752   FirstDbgValue = NULL;
 753
 754   assert(Defs.empty() && Uses.empty() &&
 755          "Only BuildGraph should update Defs/Uses");
 756   Defs.setUniverse(TRI->getNumRegs());
 757   Uses.setUniverse(TRI->getNumRegs());
 758
 759   assert(VRegDefs.empty() && "Only BuildSchedGraph may access VRegDefs");
 760   VRegUses.clear();
 761   VRegDefs.setUniverse(MRI.getNumVirtRegs());
 762   VRegUses.setUniverse(MRI.getNumVirtRegs());
 763
 764   // Model data dependencies between instructions being scheduled and the
 765   // ExitSU.
 766   addSchedBarrierDeps();
 767
 768   // Walk the list of instructions, from bottom moving up.
 769   MachineInstr *DbgMI = NULL;
 770   for (MachineBasicBlock::iterator MII = RegionEnd, MIE = RegionBegin;
 771        MII != MIE; --MII) {
 772     MachineInstr *MI = prior(MII);
 773     if (MI && DbgMI) {
 774       DbgValues.push_back(std::make_pair(DbgMI, MI));
 775       DbgMI = NULL;
 776     }
 777
 778     if (MI->isDebugValue()) {
 779       DbgMI = MI;
 780       continue;
 781     }
 782     SUnit *SU = MISUnitMap[MI];
 783     assert(SU && "No SUnit mapped to this MI");
 784
 785     if (RPTracker) {
 786       PressureDiff *PDiff = PDiffs ? &(*PDiffs)[SU->NodeNum] : 0;
 787       RPTracker->recede(/*LiveUses=*/0, PDiff);
 788       assert(RPTracker->getPos() == prior(MII) && "RPTracker can't find MI");
 789     }
 790
 791     assert((CanHandleTerminators || (!MI->isTerminator() && !MI->isLabel())) &&
 792            "Cannot schedule terminators or labels!");
 793
 794     // Add register-based dependencies (data, anti, and output).
 795     bool HasVRegDef = false;
 796     for (unsigned j = 0, n = MI->getNumOperands(); j != n; ++j) {
 797       const MachineOperand &MO = MI->getOperand(j);
 798       if (!MO.isReg()) continue;
 799       unsigned Reg = MO.getReg();
 800       if (Reg == 0) continue;
 801
 802       if (TRI->isPhysicalRegister(Reg))
 803         addPhysRegDeps(SU, j);
 804       else {
 805         assert(!IsPostRA && "Virtual register encountered!");
 806         if (MO.isDef()) {
 807           HasVRegDef = true;
 808           addVRegDefDeps(SU, j);
 809         }
 810         else if (MO.readsReg()) // ignore undef operands
 811           addVRegUseDeps(SU, j);
 812       }
 813     }
 814     // If we haven't seen any uses in this scheduling region, create a
 815     // dependence edge to ExitSU to model the live-out latency. This is required
 816     // for vreg defs with no in-region use, and prefetches with no vreg def.
 817     //
 818     // FIXME: NumDataSuccs would be more precise than NumSuccs here. This
 819     // check currently relies on being called before adding chain deps.
 820     if (SU->NumSuccs == 0 && SU->Latency > 1
 821         && (HasVRegDef || MI->mayLoad())) {
 822       SDep Dep(SU, SDep::Artificial);
 823       Dep.setLatency(SU->Latency - 1);
 824       ExitSU.addPred(Dep);
 825     }
 826
 827     // Add chain dependencies.
 828     // Chain dependencies used to enforce memory order should have
 829     // latency of 0 (except for true dependency of Store followed by
 830     // aliased Load... we estimate that with a single cycle of latency
 831     // assuming the hardware will bypass)
 832     // Note that isStoreToStackSlot and isLoadFromStackSLot are not usable
 833     // after stack slots are lowered to actual addresses.
 834     // TODO: Use an AliasAnalysis and do real alias-analysis queries, and
 835     // produce more precise dependence information.
 836     unsigned TrueMemOrderLatency = MI->mayStore() ? 1 : 0;
 837     if (isGlobalMemoryObject(AA, MI)) {
 838       // Be conservative with these and add dependencies on all memory
 839       // references, even those that are known to not alias.
 840       for (MapVector<const Value *, SUnit *>::iterator I =
 841              NonAliasMemDefs.begin(), E = NonAliasMemDefs.end(); I != E; ++I) {
 842         I->second->addPred(SDep(SU, SDep::Barrier));
 843       }
 844       for (MapVector<const Value *, std::vector<SUnit *> >::iterator I =
 845              NonAliasMemUses.begin(), E = NonAliasMemUses.end(); I != E; ++I) {
 846         for (unsigned i = 0, e = I->second.size(); i != e; ++i) {
 847           SDep Dep(SU, SDep::Barrier);
 848           Dep.setLatency(TrueMemOrderLatency);
 849           I->second[i]->addPred(Dep);
 850         }
 851       }
 852       // Add SU to the barrier chain.
 853       if (BarrierChain)
 854         BarrierChain->addPred(SDep(SU, SDep::Barrier));
 855       BarrierChain = SU;
 856       // This is a barrier event that acts as a pivotal node in the DAG,
 857       // so it is safe to clear list of exposed nodes.
 858       adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 859                       TrueMemOrderLatency);
 860       RejectMemNodes.clear();
 861       NonAliasMemDefs.clear();
 862       NonAliasMemUses.clear();
 863
 864       // fall-through
 865     new_alias_chain:
 866       // Chain all possibly aliasing memory references though SU.
 867       if (AliasChain) {
 868         unsigned ChainLatency = 0;
 869         if (AliasChain->getInstr()->mayLoad())
 870           ChainLatency = TrueMemOrderLatency;
 871         addChainDependency(AAForDep, MFI, SU, AliasChain, RejectMemNodes,
 872                            ChainLatency);
 873       }
 874       AliasChain = SU;
 875       for (unsigned k = 0, m = PendingLoads.size(); k != m; ++k)
 876         addChainDependency(AAForDep, MFI, SU, PendingLoads[k], RejectMemNodes,
 877                            TrueMemOrderLatency);
 878       for (MapVector<const Value *, SUnit *>::iterator I = AliasMemDefs.begin(),
 879            E = AliasMemDefs.end(); I != E; ++I)
 880         addChainDependency(AAForDep, MFI, SU, I->second, RejectMemNodes);
 881       for (MapVector<const Value *, std::vector<SUnit *> >::iterator I =
 882            AliasMemUses.begin(), E = AliasMemUses.end(); I != E; ++I) {
 883         for (unsigned i = 0, e = I->second.size(); i != e; ++i)
 884           addChainDependency(AAForDep, MFI, SU, I->second[i], RejectMemNodes,
 885                              TrueMemOrderLatency);
 886       }
 887       adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 888                       TrueMemOrderLatency);
 889       PendingLoads.clear();
 890       AliasMemDefs.clear();
 891       AliasMemUses.clear();
 892     } else if (MI->mayStore()) {
 893       UnderlyingObjectsVector Objs;
 894       getUnderlyingObjectsForInstr(MI, MFI, Objs);
 895
 896       if (Objs.empty()) {
 897         // Treat all other stores conservatively.
 898         goto new_alias_chain;
 899       }
 900
 901       bool MayAlias = false;
 902       for (UnderlyingObjectsVector::iterator K = Objs.begin(), KE = Objs.end();
 903            K != KE; ++K) {
 904         const Value *V = K->getPointer();
 905         bool ThisMayAlias = K->getInt();
 906         if (ThisMayAlias)
 907           MayAlias = true;
 908
 909         // A store to a specific PseudoSourceValue. Add precise dependencies.
 910         // Record the def in MemDefs, first adding a dep if there is
 911         // an existing def.
 912         MapVector<const Value *, SUnit *>::iterator I =
 913           ((ThisMayAlias) ? AliasMemDefs.find(V) : NonAliasMemDefs.find(V));
 914         MapVector<const Value *, SUnit *>::iterator IE =
 915           ((ThisMayAlias) ? AliasMemDefs.end() : NonAliasMemDefs.end());
 916         if (I != IE) {
 917           addChainDependency(AAForDep, MFI, SU, I->second, RejectMemNodes,
 918                              0, true);
 919           I->second = SU;
 920         } else {
 921           if (ThisMayAlias)
 922             AliasMemDefs[V] = SU;
 923           else
 924             NonAliasMemDefs[V] = SU;
 925         }
 926         // Handle the uses in MemUses, if there are any.
 927         MapVector<const Value *, std::vector<SUnit *> >::iterator J =
 928           ((ThisMayAlias) ? AliasMemUses.find(V) : NonAliasMemUses.find(V));
 929         MapVector<const Value *, std::vector<SUnit *> >::iterator JE =
 930           ((ThisMayAlias) ? AliasMemUses.end() : NonAliasMemUses.end());
 931         if (J != JE) {
 932           for (unsigned i = 0, e = J->second.size(); i != e; ++i)
 933             addChainDependency(AAForDep, MFI, SU, J->second[i], RejectMemNodes,
 934                                TrueMemOrderLatency, true);
 935           J->second.clear();
 936         }
 937       }
 938       if (MayAlias) {
 939         // Add dependencies from all the PendingLoads, i.e. loads
 940         // with no underlying object.
 941         for (unsigned k = 0, m = PendingLoads.size(); k != m; ++k)
 942           addChainDependency(AAForDep, MFI, SU, PendingLoads[k], RejectMemNodes,
 943                              TrueMemOrderLatency);
 944         // Add dependence on alias chain, if needed.
 945         if (AliasChain)
 946           addChainDependency(AAForDep, MFI, SU, AliasChain, RejectMemNodes);
 947         // But we also should check dependent instructions for the
 948         // SU in question.
 949         adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 950                         TrueMemOrderLatency);
 951       }
 952       // Add dependence on barrier chain, if needed.
 953       // There is no point to check aliasing on barrier event. Even if
 954       // SU and barrier _could_ be reordered, they should not. In addition,
 955       // we have lost all RejectMemNodes below barrier.
 956       if (BarrierChain)
 957         BarrierChain->addPred(SDep(SU, SDep::Barrier));
 958
 959       if (!ExitSU.isPred(SU))
 960         // Push store's up a bit to avoid them getting in between cmp
 961         // and branches.
 962         ExitSU.addPred(SDep(SU, SDep::Artificial));
 963     } else if (MI->mayLoad()) {
 964       bool MayAlias = true;
 965       if (MI->isInvariantLoad(AA)) {
 966         // Invariant load, no chain dependencies needed!
 967       } else {
 968         UnderlyingObjectsVector Objs;
 969         getUnderlyingObjectsForInstr(MI, MFI, Objs);
 970
 971         if (Objs.empty()) {
 972           // A load with no underlying object. Depend on all
 973           // potentially aliasing stores.
 974           for (MapVector<const Value *, SUnit *>::iterator I =
 975                  AliasMemDefs.begin(), E = AliasMemDefs.end(); I != E; ++I)
 976             addChainDependency(AAForDep, MFI, SU, I->second, RejectMemNodes);
 977
 978           PendingLoads.push_back(SU);
 979           MayAlias = true;
 980         } else {
 981           MayAlias = false;
 982         }
 983
 984         for (UnderlyingObjectsVector::iterator
 985              J = Objs.begin(), JE = Objs.end(); J != JE; ++J) {
 986           const Value *V = J->getPointer();
 987           bool ThisMayAlias = J->getInt();
 988
 989           if (ThisMayAlias)
 990             MayAlias = true;
 991
 992           // A load from a specific PseudoSourceValue. Add precise dependencies.
 993           MapVector<const Value *, SUnit *>::iterator I =
 994             ((ThisMayAlias) ? AliasMemDefs.find(V) : NonAliasMemDefs.find(V));
 995           MapVector<const Value *, SUnit *>::iterator IE =
 996             ((ThisMayAlias) ? AliasMemDefs.end() : NonAliasMemDefs.end());
 997           if (I != IE)
 998             addChainDependency(AAForDep, MFI, SU, I->second, RejectMemNodes,
 999                                0, true);
1000           if (ThisMayAlias)
1001             AliasMemUses[V].push_back(SU);
1002           else
1003             NonAliasMemUses[V].push_back(SU);
1004         }
1005         if (MayAlias)
1006           adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes, /*Latency=*/0);
1007         // Add dependencies on alias and barrier chains, if needed.
1008         if (MayAlias && AliasChain)
1009           addChainDependency(AAForDep, MFI, SU, AliasChain, RejectMemNodes);
1010         if (BarrierChain)
1011           BarrierChain->addPred(SDep(SU, SDep::Barrier));
1012       }
1013     }
1014   }
1015   if (DbgMI)
1016     FirstDbgValue = DbgMI;
1017
1018   Defs.clear();
1019   Uses.clear();
1020   VRegDefs.clear();
1021   PendingLoads.clear();
1022 }
1023
1024 void ScheduleDAGInstrs::dumpNode(const SUnit *SU) const {
1025 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
1026   SU->getInstr()->dump();
1027 #endif
1028 }
1029
1030 std::string ScheduleDAGInstrs::getGraphNodeLabel(const SUnit *SU) const {
1031   std::string s;
1032   raw_string_ostream oss(s);
1033   if (SU == &EntrySU)
1034     oss << "<entry>";
1035   else if (SU == &ExitSU)
1036     oss << "<exit>";
1037   else
1038     SU->getInstr()->print(oss, &TM, /*SkipOpers=*/true);
1039   return oss.str();
1040 }
1041
1042 /// Return the basic block label. It is not necessarilly unique because a block
1043 /// contains multiple scheduling regions. But it is fine for visualization.
1044 std::string ScheduleDAGInstrs::getDAGName() const {
1045   return "dag." + BB->getFullName();
1046 }
1047
1048 //===----------------------------------------------------------------------===//
1049 // SchedDFSResult Implementation
1050 //===----------------------------------------------------------------------===//
1051
1052 namespace llvm {
1053 /// \brief Internal state used to compute SchedDFSResult.
1054 class SchedDFSImpl {
1055   SchedDFSResult &R;
1056
1057   /// Join DAG nodes into equivalence classes by their subtree.
1058   IntEqClasses SubtreeClasses;
1059   /// List PredSU, SuccSU pairs that represent data edges between subtrees.
1060   std::vector<std::pair<const SUnit*, const SUnit*> > ConnectionPairs;
1061
1062   struct RootData {
1063     unsigned NodeID;
1064     unsigned ParentNodeID;  // Parent node (member of the parent subtree).
1065     unsigned SubInstrCount; // Instr count in this tree only, not children.
1066
1067     RootData(unsigned id): NodeID(id),
1068                            ParentNodeID(SchedDFSResult::InvalidSubtreeID),
1069                            SubInstrCount(0) {}
1070
1071     unsigned getSparseSetIndex() const { return NodeID; }
1072   };
1073
1074   SparseSet<RootData> RootSet;
1075
1076 public:
1077   SchedDFSImpl(SchedDFSResult &r): R(r), SubtreeClasses(R.DFSNodeData.size()) {
1078     RootSet.setUniverse(R.DFSNodeData.size());
1079   }
1080
1081   /// Return true if this node been visited by the DFS traversal.
1082   ///
1083   /// During visitPostorderNode the Node's SubtreeID is assigned to the Node
1084   /// ID. Later, SubtreeID is updated but remains valid.
1085   bool isVisited(const SUnit *SU) const {
1086     return R.DFSNodeData[SU->NodeNum].SubtreeID
1087       != SchedDFSResult::InvalidSubtreeID;
1088   }
1089
1090   /// Initialize this node's instruction count. We don't need to flag the node
1091   /// visited until visitPostorder because the DAG cannot have cycles.
1092   void visitPreorder(const SUnit *SU) {
1093     R.DFSNodeData[SU->NodeNum].InstrCount =
1094       SU->getInstr()->isTransient() ? 0 : 1;
1095   }
1096
1097   /// Called once for each node after all predecessors are visited. Revisit this
1098   /// node's predecessors and potentially join them now that we know the ILP of
1099   /// the other predecessors.
1100   void visitPostorderNode(const SUnit *SU) {
1101     // Mark this node as the root of a subtree. It may be joined with its
1102     // successors later.
1103     R.DFSNodeData[SU->NodeNum].SubtreeID = SU->NodeNum;
1104     RootData RData(SU->NodeNum);
1105     RData.SubInstrCount = SU->getInstr()->isTransient() ? 0 : 1;
1106
1107     // If any predecessors are still in their own subtree, they either cannot be
1108     // joined or are large enough to remain separate. If this parent node's
1109     // total instruction count is not greater than a child subtree by at least
1110     // the subtree limit, then try to join it now since splitting subtrees is
1111     // only useful if multiple high-pressure paths are possible.
1112     unsigned InstrCount = R.DFSNodeData[SU->NodeNum].InstrCount;
1113     for (SUnit::const_pred_iterator
1114            PI = SU->Preds.begin(), PE = SU->Preds.end(); PI != PE; ++PI) {
1115       if (PI->getKind() != SDep::Data)
1116         continue;
1117       unsigned PredNum = PI->getSUnit()->NodeNum;
1118       if ((InstrCount - R.DFSNodeData[PredNum].InstrCount) < R.SubtreeLimit)
1119         joinPredSubtree(*PI, SU, /*CheckLimit=*/false);
1120
1121       // Either link or merge the TreeData entry from the child to the parent.
1122       if (R.DFSNodeData[PredNum].SubtreeID == PredNum) {
1123         // If the predecessor's parent is invalid, this is a tree edge and the
1124         // current node is the parent.
1125         if (RootSet[PredNum].ParentNodeID == SchedDFSResult::InvalidSubtreeID)
1126           RootSet[PredNum].ParentNodeID = SU->NodeNum;
1127       }
1128       else if (RootSet.count(PredNum)) {
1129         // The predecessor is not a root, but is still in the root set. This
1130         // must be the new parent that it was just joined to. Note that
1131         // RootSet[PredNum].ParentNodeID may either be invalid or may still be
1132         // set to the original parent.
1133         RData.SubInstrCount += RootSet[PredNum].SubInstrCount;
1134         RootSet.erase(PredNum);
1135       }
1136     }
1137     RootSet[SU->NodeNum] = RData;
1138   }
1139
1140   /// Called once for each tree edge after calling visitPostOrderNode on the
1141   /// predecessor. Increment the parent node's instruction count and
1142   /// preemptively join this subtree to its parent's if it is small enough.
1143   void visitPostorderEdge(const SDep &PredDep, const SUnit *Succ) {
1144     R.DFSNodeData[Succ->NodeNum].InstrCount
1145       += R.DFSNodeData[PredDep.getSUnit()->NodeNum].InstrCount;
1146     joinPredSubtree(PredDep, Succ);
1147   }
1148
1149   /// Add a connection for cross edges.
1150   void visitCrossEdge(const SDep &PredDep, const SUnit *Succ) {
1151     ConnectionPairs.push_back(std::make_pair(PredDep.getSUnit(), Succ));
1152   }
1153
1154   /// Set each node's subtree ID to the representative ID and record connections
1155   /// between trees.
1156   void finalize() {
1157     SubtreeClasses.compress();
1158     R.DFSTreeData.resize(SubtreeClasses.getNumClasses());
1159     assert(SubtreeClasses.getNumClasses() == RootSet.size()
1160            && "number of roots should match trees");
1161     for (SparseSet<RootData>::const_iterator
1162            RI = RootSet.begin(), RE = RootSet.end(); RI != RE; ++RI) {
1163       unsigned TreeID = SubtreeClasses[RI->NodeID];
1164       if (RI->ParentNodeID != SchedDFSResult::InvalidSubtreeID)
1165         R.DFSTreeData[TreeID].ParentTreeID = SubtreeClasses[RI->ParentNodeID];
1166       R.DFSTreeData[TreeID].SubInstrCount = RI->SubInstrCount;
1167       // Note that SubInstrCount may be greater than InstrCount if we joined
1168       // subtrees across a cross edge. InstrCount will be attributed to the
1169       // original parent, while SubInstrCount will be attributed to the joined
1170       // parent.
1171     }
1172     R.SubtreeConnections.resize(SubtreeClasses.getNumClasses());
1173     R.SubtreeConnectLevels.resize(SubtreeClasses.getNumClasses());
1174     DEBUG(dbgs() << R.getNumSubtrees() << " subtrees:\n");
1175     for (unsigned Idx = 0, End = R.DFSNodeData.size(); Idx != End; ++Idx) {
1176       R.DFSNodeData[Idx].SubtreeID = SubtreeClasses[Idx];
1177       DEBUG(dbgs() << "  SU(" << Idx << ") in tree "
1178             << R.DFSNodeData[Idx].SubtreeID << '\n');
1179     }
1180     for (std::vector<std::pair<const SUnit*, const SUnit*> >::const_iterator
1181            I = ConnectionPairs.begin(), E = ConnectionPairs.end();
1182          I != E; ++I) {
1183       unsigned PredTree = SubtreeClasses[I->first->NodeNum];
1184       unsigned SuccTree = SubtreeClasses[I->second->NodeNum];
1185       if (PredTree == SuccTree)
1186         continue;
1187       unsigned Depth = I->first->getDepth();
1188       addConnection(PredTree, SuccTree, Depth);
1189       addConnection(SuccTree, PredTree, Depth);
1190     }
1191   }
1192
1193 protected:
1194   /// Join the predecessor subtree with the successor that is its DFS
1195   /// parent. Apply some heuristics before joining.
1196   bool joinPredSubtree(const SDep &PredDep, const SUnit *Succ,
1197                        bool CheckLimit = true) {
1198     assert(PredDep.getKind() == SDep::Data && "Subtrees are for data edges");
1199
1200     // Check if the predecessor is already joined.
1201     const SUnit *PredSU = PredDep.getSUnit();
1202     unsigned PredNum = PredSU->NodeNum;
1203     if (R.DFSNodeData[PredNum].SubtreeID != PredNum)
1204       return false;
1205
1206     // Four is the magic number of successors before a node is considered a
1207     // pinch point.
1208     unsigned NumDataSucs = 0;
1209     for (SUnit::const_succ_iterator SI = PredSU->Succs.begin(),
1210            SE = PredSU->Succs.end(); SI != SE; ++SI) {
1211       if (SI->getKind() == SDep::Data) {
1212         if (++NumDataSucs >= 4)
1213           return false;
1214       }
1215     }
1216     if (CheckLimit && R.DFSNodeData[PredNum].InstrCount > R.SubtreeLimit)
1217       return false;
1218     R.DFSNodeData[PredNum].SubtreeID = Succ->NodeNum;
1219     SubtreeClasses.join(Succ->NodeNum, PredNum);
1220     return true;
1221   }
1222
1223   /// Called by finalize() to record a connection between trees.
1224   void addConnection(unsigned FromTree, unsigned ToTree, unsigned Depth) {
1225     if (!Depth)
1226       return;
1227
1228     do {
1229       SmallVectorImpl<SchedDFSResult::Connection> &Connections =
1230         R.SubtreeConnections[FromTree];
1231       for (SmallVectorImpl<SchedDFSResult::Connection>::iterator
1232              I = Connections.begin(), E = Connections.end(); I != E; ++I) {
1233         if (I->TreeID == ToTree) {
1234           I->Level = std::max(I->Level, Depth);
1235           return;
1236         }
1237       }
1238       Connections.push_back(SchedDFSResult::Connection(ToTree, Depth));
1239       FromTree = R.DFSTreeData[FromTree].ParentTreeID;
1240     } while (FromTree != SchedDFSResult::InvalidSubtreeID);
1241   }
1242 };
1243 } // namespace llvm
1244
1245 namespace {
1246 /// \brief Manage the stack used by a reverse depth-first search over the DAG.
1247 class SchedDAGReverseDFS {
1248   std::vector<std::pair<const SUnit*, SUnit::const_pred_iterator> > DFSStack;
1249 public:
1250   bool isComplete() const { return DFSStack.empty(); }
1251
1252   void follow(const SUnit *SU) {
1253     DFSStack.push_back(std::make_pair(SU, SU->Preds.begin()));
1254   }
1255   void advance() { ++DFSStack.back().second; }
1256
1257   const SDep *backtrack() {
1258     DFSStack.pop_back();
1259     return DFSStack.empty() ? 0 : llvm::prior(DFSStack.back().second);
1260   }
1261
1262   const SUnit *getCurr() const { return DFSStack.back().first; }
1263
1264   SUnit::const_pred_iterator getPred() const { return DFSStack.back().second; }
1265
1266   SUnit::const_pred_iterator getPredEnd() const {
1267     return getCurr()->Preds.end();
1268   }
1269 };
1270 } // anonymous
1271
1272 static bool hasDataSucc(const SUnit *SU) {
1273   for (SUnit::const_succ_iterator
1274          SI = SU->Succs.begin(), SE = SU->Succs.end(); SI != SE; ++SI) {
1275     if (SI->getKind() == SDep::Data && !SI->getSUnit()->isBoundaryNode())
1276       return true;
1277   }
1278   return false;
1279 }
1280
1281 /// Compute an ILP metric for all nodes in the subDAG reachable via depth-first
1282 /// search from this root.
1283 void SchedDFSResult::compute(ArrayRef<SUnit> SUnits) {
1284   if (!IsBottomUp)
1285     llvm_unreachable("Top-down ILP metric is unimplemnted");
1286
1287   SchedDFSImpl Impl(*this);
1288   for (ArrayRef<SUnit>::const_iterator
1289          SI = SUnits.begin(), SE = SUnits.end(); SI != SE; ++SI) {
1290     const SUnit *SU = &*SI;
1291     if (Impl.isVisited(SU) || hasDataSucc(SU))
1292       continue;
1293
1294     SchedDAGReverseDFS DFS;
1295     Impl.visitPreorder(SU);
1296     DFS.follow(SU);
1297     for (;;) {
1298       // Traverse the leftmost path as far as possible.
1299       while (DFS.getPred() != DFS.getPredEnd()) {
1300         const SDep &PredDep = *DFS.getPred();
1301         DFS.advance();
1302         // Ignore non-data edges.
1303         if (PredDep.getKind() != SDep::Data
1304             || PredDep.getSUnit()->isBoundaryNode()) {
1305           continue;
1306         }
1307         // An already visited edge is a cross edge, assuming an acyclic DAG.
1308         if (Impl.isVisited(PredDep.getSUnit())) {
1309           Impl.visitCrossEdge(PredDep, DFS.getCurr());
1310           continue;
1311         }
1312         Impl.visitPreorder(PredDep.getSUnit());
1313         DFS.follow(PredDep.getSUnit());
1314       }
1315       // Visit the top of the stack in postorder and backtrack.
1316       const SUnit *Child = DFS.getCurr();
1317       const SDep *PredDep = DFS.backtrack();
1318       Impl.visitPostorderNode(Child);
1319       if (PredDep)
1320         Impl.visitPostorderEdge(*PredDep, DFS.getCurr());
1321       if (DFS.isComplete())
1322         break;
1323     }
1324   }
1325   Impl.finalize();
1326 }
1327
1328 /// The root of the given SubtreeID was just scheduled. For all subtrees
1329 /// connected to this tree, record the depth of the connection so that the
1330 /// nearest connected subtrees can be prioritized.
1331 void SchedDFSResult::scheduleTree(unsigned SubtreeID) {
1332   for (SmallVectorImpl<Connection>::const_iterator
1333          I = SubtreeConnections[SubtreeID].begin(),
1334          E = SubtreeConnections[SubtreeID].end(); I != E; ++I) {
1335     SubtreeConnectLevels[I->TreeID] =
1336       std::max(SubtreeConnectLevels[I->TreeID], I->Level);
1337     DEBUG(dbgs() << "  Tree: " << I->TreeID
1338           << " @" << SubtreeConnectLevels[I->TreeID] << '\n');
1339   }
1340 }
1341
1342 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
1343 void ILPValue::print(raw_ostream &OS) const {
1344   OS << InstrCount << " / " << Length << " = ";
1345   if (!Length)
1346     OS << "BADILP";
1347   else
1348     OS << format("%g", ((double)InstrCount / Length));
1349 }
1350
1351 void ILPValue::dump() const {
1352   dbgs() << *this << '\n';
1353 }
1354
1355 namespace llvm {
1356
1357 raw_ostream &operator<<(raw_ostream &OS, const ILPValue &Val) {
1358   Val.print(OS);
1359   return OS;
1360 }
1361
1362 } // namespace llvm
1363 #endif // !NDEBUG || LLVM_ENABLE_DUMP