lib/CodeGen/ScheduleDAGInstrs.cpp

   1 //===---- ScheduleDAGInstrs.cpp - MachineInstr Rescheduling ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the ScheduleDAGInstrs class, which implements re-scheduling
  11 // of MachineInstrs.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "sched-instrs"
  16 #include "ScheduleDAGInstrs.h"
  17 #include "llvm/Operator.h"
  18 #include "llvm/Analysis/AliasAnalysis.h"
  19 #include "llvm/Analysis/ValueTracking.h"
  20 #include "llvm/CodeGen/MachineFunctionPass.h"
  21 #include "llvm/CodeGen/MachineMemOperand.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/CodeGen/PseudoSourceValue.h"
  24 #include "llvm/MC/MCInstrItineraries.h"
  25 #include "llvm/Target/TargetMachine.h"
  26 #include "llvm/Target/TargetInstrInfo.h"
  27 #include "llvm/Target/TargetRegisterInfo.h"
  28 #include "llvm/Target/TargetSubtargetInfo.h"
  29 #include "llvm/Support/Debug.h"
  30 #include "llvm/Support/raw_ostream.h"
  31 #include "llvm/ADT/SmallSet.h"
  32 using namespace llvm;
  33
  34 ScheduleDAGInstrs::ScheduleDAGInstrs(MachineFunction &mf,
  35                                      const MachineLoopInfo &mli,
  36                                      const MachineDominatorTree &mdt,
  37                                      bool IsPostRAFlag)
  38   : ScheduleDAG(mf), MLI(mli), MDT(mdt), MFI(mf.getFrameInfo()),
  39     InstrItins(mf.getTarget().getInstrItineraryData()), IsPostRA(IsPostRAFlag),
  40     Defs(TRI->getNumRegs()), Uses(TRI->getNumRegs()),
  41     LoopRegs(MLI, MDT), FirstDbgValue(0) {
  42   DbgValues.clear();
  43 }
  44
  45 /// Run - perform scheduling.
  46 ///
  47 void ScheduleDAGInstrs::Run(MachineBasicBlock *bb,
  48                             MachineBasicBlock::iterator begin,
  49                             MachineBasicBlock::iterator end,
  50                             unsigned endcount) {
  51   BB = bb;
  52   Begin = begin;
  53   InsertPosIndex = endcount;
  54
  55   ScheduleDAG::Run(bb, end);
  56 }
  57
  58 /// getUnderlyingObjectFromInt - This is the function that does the work of
  59 /// looking through basic ptrtoint+arithmetic+inttoptr sequences.
  60 static const Value *getUnderlyingObjectFromInt(const Value *V) {
  61   do {
  62     if (const Operator *U = dyn_cast<Operator>(V)) {
  63       // If we find a ptrtoint, we can transfer control back to the
  64       // regular getUnderlyingObjectFromInt.
  65       if (U->getOpcode() == Instruction::PtrToInt)
  66         return U->getOperand(0);
  67       // If we find an add of a constant or a multiplied value, it's
  68       // likely that the other operand will lead us to the base
  69       // object. We don't have to worry about the case where the
  70       // object address is somehow being computed by the multiply,
  71       // because our callers only care when the result is an
  72       // identifibale object.
  73       if (U->getOpcode() != Instruction::Add ||
  74           (!isa<ConstantInt>(U->getOperand(1)) &&
  75            Operator::getOpcode(U->getOperand(1)) != Instruction::Mul))
  76         return V;
  77       V = U->getOperand(0);
  78     } else {
  79       return V;
  80     }
  81     assert(V->getType()->isIntegerTy() && "Unexpected operand type!");
  82   } while (1);
  83 }
  84
  85 /// getUnderlyingObject - This is a wrapper around GetUnderlyingObject
  86 /// and adds support for basic ptrtoint+arithmetic+inttoptr sequences.
  87 static const Value *getUnderlyingObject(const Value *V) {
  88   // First just call Value::getUnderlyingObject to let it do what it does.
  89   do {
  90     V = GetUnderlyingObject(V);
  91     // If it found an inttoptr, use special code to continue climing.
  92     if (Operator::getOpcode(V) != Instruction::IntToPtr)
  93       break;
  94     const Value *O = getUnderlyingObjectFromInt(cast<User>(V)->getOperand(0));
  95     // If that succeeded in finding a pointer, continue the search.
  96     if (!O->getType()->isPointerTy())
  97       break;
  98     V = O;
  99   } while (1);
 100   return V;
 101 }
 102
 103 /// getUnderlyingObjectForInstr - If this machine instr has memory reference
 104 /// information and it can be tracked to a normal reference to a known
 105 /// object, return the Value for that object. Otherwise return null.
 106 static const Value *getUnderlyingObjectForInstr(const MachineInstr *MI,
 107                                                 const MachineFrameInfo *MFI,
 108                                                 bool &MayAlias) {
 109   MayAlias = true;
 110   if (!MI->hasOneMemOperand() ||
 111       !(*MI->memoperands_begin())->getValue() ||
 112       (*MI->memoperands_begin())->isVolatile())
 113     return 0;
 114
 115   const Value *V = (*MI->memoperands_begin())->getValue();
 116   if (!V)
 117     return 0;
 118
 119   V = getUnderlyingObject(V);
 120   if (const PseudoSourceValue *PSV = dyn_cast<PseudoSourceValue>(V)) {
 121     // For now, ignore PseudoSourceValues which may alias LLVM IR values
 122     // because the code that uses this function has no way to cope with
 123     // such aliases.
 124     if (PSV->isAliased(MFI))
 125       return 0;
 126
 127     MayAlias = PSV->mayAlias(MFI);
 128     return V;
 129   }
 130
 131   if (isIdentifiedObject(V))
 132     return V;
 133
 134   return 0;
 135 }
 136
 137 void ScheduleDAGInstrs::StartBlock(MachineBasicBlock *BB) {
 138   LoopRegs.Deps.clear();
 139   if (MachineLoop *ML = MLI.getLoopFor(BB))
 140     if (BB == ML->getLoopLatch())
 141       LoopRegs.VisitLoop(ML);
 142 }
 143
 144 /// AddSchedBarrierDeps - Add dependencies from instructions in the current
 145 /// list of instructions being scheduled to scheduling barrier by adding
 146 /// the exit SU to the register defs and use list. This is because we want to
 147 /// make sure instructions which define registers that are either used by
 148 /// the terminator or are live-out are properly scheduled. This is
 149 /// especially important when the definition latency of the return value(s)
 150 /// are too high to be hidden by the branch or when the liveout registers
 151 /// used by instructions in the fallthrough block.
 152 void ScheduleDAGInstrs::AddSchedBarrierDeps() {
 153   MachineInstr *ExitMI = InsertPos != BB->end() ? &*InsertPos : 0;
 154   ExitSU.setInstr(ExitMI);
 155   bool AllDepKnown = ExitMI &&
 156     (ExitMI->isCall() || ExitMI->isBarrier());
 157   if (ExitMI && AllDepKnown) {
 158     // If it's a call or a barrier, add dependencies on the defs and uses of
 159     // instruction.
 160     for (unsigned i = 0, e = ExitMI->getNumOperands(); i != e; ++i) {
 161       const MachineOperand &MO = ExitMI->getOperand(i);
 162       if (!MO.isReg() || MO.isDef()) continue;
 163       unsigned Reg = MO.getReg();
 164       if (Reg == 0) continue;
 165
 166       assert(TRI->isPhysicalRegister(Reg) && "Virtual register encountered!");
 167       Uses[Reg].push_back(&ExitSU);
 168     }
 169   } else {
 170     // For others, e.g. fallthrough, conditional branch, assume the exit
 171     // uses all the registers that are livein to the successor blocks.
 172     SmallSet<unsigned, 8> Seen;
 173     for (MachineBasicBlock::succ_iterator SI = BB->succ_begin(),
 174            SE = BB->succ_end(); SI != SE; ++SI)
 175       for (MachineBasicBlock::livein_iterator I = (*SI)->livein_begin(),
 176              E = (*SI)->livein_end(); I != E; ++I) {
 177         unsigned Reg = *I;
 178         if (Seen.insert(Reg))
 179           Uses[Reg].push_back(&ExitSU);
 180       }
 181   }
 182 }
 183
 184 void ScheduleDAGInstrs::BuildSchedGraph(AliasAnalysis *AA) {
 185   // We'll be allocating one SUnit for each instruction, plus one for
 186   // the region exit node.
 187   SUnits.reserve(BB->size());
 188
 189   // We build scheduling units by walking a block's instruction list from bottom
 190   // to top.
 191
 192   // Remember where a generic side-effecting instruction is as we procede.
 193   SUnit *BarrierChain = 0, *AliasChain = 0;
 194
 195   // Memory references to specific known memory locations are tracked
 196   // so that they can be given more precise dependencies. We track
 197   // separately the known memory locations that may alias and those
 198   // that are known not to alias
 199   std::map<const Value *, SUnit *> AliasMemDefs, NonAliasMemDefs;
 200   std::map<const Value *, std::vector<SUnit *> > AliasMemUses, NonAliasMemUses;
 201
 202   // Check to see if the scheduler cares about latencies.
 203   bool UnitLatencies = ForceUnitLatencies();
 204
 205   // Ask the target if address-backscheduling is desirable, and if so how much.
 206   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 207   unsigned SpecialAddressLatency = ST.getSpecialAddressLatency();
 208
 209   // Remove any stale debug info; sometimes BuildSchedGraph is called again
 210   // without emitting the info from the previous call.
 211   DbgValues.clear();
 212   FirstDbgValue = NULL;
 213
 214   // Model data dependencies between instructions being scheduled and the
 215   // ExitSU.
 216   AddSchedBarrierDeps();
 217
 218   for (int i = 0, e = TRI->getNumRegs(); i != e; ++i) {
 219     assert(Defs[i].empty() && "Only BuildGraph should push/pop Defs");
 220   }
 221
 222   // Walk the list of instructions, from bottom moving up.
 223   MachineInstr *PrevMI = NULL;
 224   for (MachineBasicBlock::iterator MII = InsertPos, MIE = Begin;
 225        MII != MIE; --MII) {
 226     MachineInstr *MI = prior(MII);
 227     if (MI && PrevMI) {
 228       DbgValues.push_back(std::make_pair(PrevMI, MI));
 229       PrevMI = NULL;
 230     }
 231
 232     if (MI->isDebugValue()) {
 233       PrevMI = MI;
 234       continue;
 235     }
 236
 237     assert(!MI->isTerminator() && !MI->isLabel() &&
 238            "Cannot schedule terminators or labels!");
 239     // Create the SUnit for this MI.
 240     SUnit *SU = NewSUnit(MI);
 241     SU->isCall = MI->isCall();
 242     SU->isCommutable = MI->isCommutable();
 243
 244     // Assign the Latency field of SU using target-provided information.
 245     if (UnitLatencies)
 246       SU->Latency = 1;
 247     else
 248       ComputeLatency(SU);
 249
 250     // Add register-based dependencies (data, anti, and output).
 251     for (unsigned j = 0, n = MI->getNumOperands(); j != n; ++j) {
 252       const MachineOperand &MO = MI->getOperand(j);
 253       if (!MO.isReg()) continue;
 254       unsigned Reg = MO.getReg();
 255       if (Reg == 0) continue;
 256
 257       assert(!IsPostRA || TRI->isPhysicalRegister(Reg) &&
 258              "Virtual register encountered!");
 259
 260       // Optionally add output and anti dependencies. For anti
 261       // dependencies we use a latency of 0 because for a multi-issue
 262       // target we want to allow the defining instruction to issue
 263       // in the same cycle as the using instruction.
 264       // TODO: Using a latency of 1 here for output dependencies assumes
 265       //       there's no cost for reusing registers.
 266       SDep::Kind Kind = MO.isUse() ? SDep::Anti : SDep::Output;
 267       for (const unsigned *Alias = TRI->getOverlaps(Reg); *Alias; ++Alias) {
 268         std::vector<SUnit *> &DefList = Defs[*Alias];
 269         for (unsigned i = 0, e = DefList.size(); i != e; ++i) {
 270           SUnit *DefSU = DefList[i];
 271           if (DefSU == &ExitSU)
 272             continue;
 273           if (DefSU != SU &&
 274               (Kind != SDep::Output || !MO.isDead() ||
 275                !DefSU->getInstr()->registerDefIsDead(*Alias))) {
 276             if (Kind == SDep::Anti)
 277               DefSU->addPred(SDep(SU, Kind, 0, /*Reg=*/*Alias));
 278             else {
 279               unsigned AOLat = TII->getOutputLatency(InstrItins, MI, j,
 280                                                      DefSU->getInstr());
 281               DefSU->addPred(SDep(SU, Kind, AOLat, /*Reg=*/*Alias));
 282             }
 283           }
 284         }
 285       }
 286
 287       // Retrieve the UseList to add data dependencies and update uses.
 288       std::vector<SUnit *> &UseList = Uses[Reg];
 289       if (MO.isDef()) {
 290         // Update DefList. Defs are pushed in the order they are visited and
 291         // never reordered.
 292         std::vector<SUnit *> &DefList = Defs[Reg];
 293
 294         // Add any data dependencies.
 295         unsigned DataLatency = SU->Latency;
 296         for (unsigned i = 0, e = UseList.size(); i != e; ++i) {
 297           SUnit *UseSU = UseList[i];
 298           if (UseSU == SU)
 299             continue;
 300           unsigned LDataLatency = DataLatency;
 301           // Optionally add in a special extra latency for nodes that
 302           // feed addresses.
 303           // TODO: Do this for register aliases too.
 304           // TODO: Perhaps we should get rid of
 305           // SpecialAddressLatency and just move this into
 306           // adjustSchedDependency for the targets that care about it.
 307           if (SpecialAddressLatency != 0 && !UnitLatencies &&
 308               UseSU != &ExitSU) {
 309             MachineInstr *UseMI = UseSU->getInstr();
 310             const MCInstrDesc &UseMCID = UseMI->getDesc();
 311             int RegUseIndex = UseMI->findRegisterUseOperandIdx(Reg);
 312             assert(RegUseIndex >= 0 && "UseMI doesn's use register!");
 313             if (RegUseIndex >= 0 &&
 314                 (UseMI->mayLoad() || UseMI->mayStore()) &&
 315                 (unsigned)RegUseIndex < UseMCID.getNumOperands() &&
 316                 UseMCID.OpInfo[RegUseIndex].isLookupPtrRegClass())
 317               LDataLatency += SpecialAddressLatency;
 318           }
 319           // Adjust the dependence latency using operand def/use
 320           // information (if any), and then allow the target to
 321           // perform its own adjustments.
 322           const SDep& dep = SDep(SU, SDep::Data, LDataLatency, Reg);
 323           if (!UnitLatencies) {
 324             ComputeOperandLatency(SU, UseSU, const_cast<SDep &>(dep));
 325             ST.adjustSchedDependency(SU, UseSU, const_cast<SDep &>(dep));
 326           }
 327           UseSU->addPred(dep);
 328         }
 329         for (const unsigned *Alias = TRI->getAliasSet(Reg); *Alias; ++Alias) {
 330           std::vector<SUnit *> &UseList = Uses[*Alias];
 331           for (unsigned i = 0, e = UseList.size(); i != e; ++i) {
 332             SUnit *UseSU = UseList[i];
 333             if (UseSU == SU)
 334               continue;
 335             const SDep& dep = SDep(SU, SDep::Data, DataLatency, *Alias);
 336             if (!UnitLatencies) {
 337               ComputeOperandLatency(SU, UseSU, const_cast<SDep &>(dep));
 338               ST.adjustSchedDependency(SU, UseSU, const_cast<SDep &>(dep));
 339             }
 340             UseSU->addPred(dep);
 341           }
 342         }
 343
 344         // If a def is going to wrap back around to the top of the loop,
 345         // backschedule it.
 346         if (!UnitLatencies && DefList.empty()) {
 347           LoopDependencies::LoopDeps::iterator I = LoopRegs.Deps.find(Reg);
 348           if (I != LoopRegs.Deps.end()) {
 349             const MachineOperand *UseMO = I->second.first;
 350             unsigned Count = I->second.second;
 351             const MachineInstr *UseMI = UseMO->getParent();
 352             unsigned UseMOIdx = UseMO - &UseMI->getOperand(0);
 353             const MCInstrDesc &UseMCID = UseMI->getDesc();
 354             // TODO: If we knew the total depth of the region here, we could
 355             // handle the case where the whole loop is inside the region but
 356             // is large enough that the isScheduleHigh trick isn't needed.
 357             if (UseMOIdx < UseMCID.getNumOperands()) {
 358               // Currently, we only support scheduling regions consisting of
 359               // single basic blocks. Check to see if the instruction is in
 360               // the same region by checking to see if it has the same parent.
 361               if (UseMI->getParent() != MI->getParent()) {
 362                 unsigned Latency = SU->Latency;
 363                 if (UseMCID.OpInfo[UseMOIdx].isLookupPtrRegClass())
 364                   Latency += SpecialAddressLatency;
 365                 // This is a wild guess as to the portion of the latency which
 366                 // will be overlapped by work done outside the current
 367                 // scheduling region.
 368                 Latency -= std::min(Latency, Count);
 369                 // Add the artificial edge.
 370                 ExitSU.addPred(SDep(SU, SDep::Order, Latency,
 371                                     /*Reg=*/0, /*isNormalMemory=*/false,
 372                                     /*isMustAlias=*/false,
 373                                     /*isArtificial=*/true));
 374               } else if (SpecialAddressLatency > 0 &&
 375                          UseMCID.OpInfo[UseMOIdx].isLookupPtrRegClass()) {
 376                 // The entire loop body is within the current scheduling region
 377                 // and the latency of this operation is assumed to be greater
 378                 // than the latency of the loop.
 379                 // TODO: Recursively mark data-edge predecessors as
 380                 //       isScheduleHigh too.
 381                 SU->isScheduleHigh = true;
 382               }
 383             }
 384             LoopRegs.Deps.erase(I);
 385           }
 386         }
 387
 388         UseList.clear();
 389         if (!MO.isDead())
 390           DefList.clear();
 391
 392         // Calls will not be reordered because of chain dependencies (see
 393         // below). Since call operands are dead, calls may continue to be added
 394         // to the DefList making dependence checking quadratic in the size of
 395         // the block. Instead, we leave only one call at the back of the
 396         // DefList.
 397         if (SU->isCall) {
 398           while (!DefList.empty() && DefList.back()->isCall)
 399             DefList.pop_back();
 400         }
 401         DefList.push_back(SU);
 402       } else {
 403         UseList.push_back(SU);
 404       }
 405     }
 406
 407     // Add chain dependencies.
 408     // Chain dependencies used to enforce memory order should have
 409     // latency of 0 (except for true dependency of Store followed by
 410     // aliased Load... we estimate that with a single cycle of latency
 411     // assuming the hardware will bypass)
 412     // Note that isStoreToStackSlot and isLoadFromStackSLot are not usable
 413     // after stack slots are lowered to actual addresses.
 414     // TODO: Use an AliasAnalysis and do real alias-analysis queries, and
 415     // produce more precise dependence information.
 416 #define STORE_LOAD_LATENCY 1
 417     unsigned TrueMemOrderLatency = 0;
 418     if (MI->isCall() || MI->hasUnmodeledSideEffects() ||
 419         (MI->hasVolatileMemoryRef() &&
 420          (!MI->mayLoad() || !MI->isInvariantLoad(AA)))) {
 421       // Be conservative with these and add dependencies on all memory
 422       // references, even those that are known to not alias.
 423       for (std::map<const Value *, SUnit *>::iterator I =
 424              NonAliasMemDefs.begin(), E = NonAliasMemDefs.end(); I != E; ++I) {
 425         I->second->addPred(SDep(SU, SDep::Order, /*Latency=*/0));
 426       }
 427       for (std::map<const Value *, std::vector<SUnit *> >::iterator I =
 428              NonAliasMemUses.begin(), E = NonAliasMemUses.end(); I != E; ++I) {
 429         for (unsigned i = 0, e = I->second.size(); i != e; ++i)
 430           I->second[i]->addPred(SDep(SU, SDep::Order, TrueMemOrderLatency));
 431       }
 432       NonAliasMemDefs.clear();
 433       NonAliasMemUses.clear();
 434       // Add SU to the barrier chain.
 435       if (BarrierChain)
 436         BarrierChain->addPred(SDep(SU, SDep::Order, /*Latency=*/0));
 437       BarrierChain = SU;
 438
 439       // fall-through
 440     new_alias_chain:
 441       // Chain all possibly aliasing memory references though SU.
 442       if (AliasChain)
 443         AliasChain->addPred(SDep(SU, SDep::Order, /*Latency=*/0));
 444       AliasChain = SU;
 445       for (unsigned k = 0, m = PendingLoads.size(); k != m; ++k)
 446         PendingLoads[k]->addPred(SDep(SU, SDep::Order, TrueMemOrderLatency));
 447       for (std::map<const Value *, SUnit *>::iterator I = AliasMemDefs.begin(),
 448            E = AliasMemDefs.end(); I != E; ++I) {
 449         I->second->addPred(SDep(SU, SDep::Order, /*Latency=*/0));
 450       }
 451       for (std::map<const Value *, std::vector<SUnit *> >::iterator I =
 452            AliasMemUses.begin(), E = AliasMemUses.end(); I != E; ++I) {
 453         for (unsigned i = 0, e = I->second.size(); i != e; ++i)
 454           I->second[i]->addPred(SDep(SU, SDep::Order, TrueMemOrderLatency));
 455       }
 456       PendingLoads.clear();
 457       AliasMemDefs.clear();
 458       AliasMemUses.clear();
 459     } else if (MI->mayStore()) {
 460       bool MayAlias = true;
 461       TrueMemOrderLatency = STORE_LOAD_LATENCY;
 462       if (const Value *V = getUnderlyingObjectForInstr(MI, MFI, MayAlias)) {
 463         // A store to a specific PseudoSourceValue. Add precise dependencies.
 464         // Record the def in MemDefs, first adding a dep if there is
 465         // an existing def.
 466         std::map<const Value *, SUnit *>::iterator I =
 467           ((MayAlias) ? AliasMemDefs.find(V) : NonAliasMemDefs.find(V));
 468         std::map<const Value *, SUnit *>::iterator IE =
 469           ((MayAlias) ? AliasMemDefs.end() : NonAliasMemDefs.end());
 470         if (I != IE) {
 471           I->second->addPred(SDep(SU, SDep::Order, /*Latency=*/0, /*Reg=*/0,
 472                                   /*isNormalMemory=*/true));
 473           I->second = SU;
 474         } else {
 475           if (MayAlias)
 476             AliasMemDefs[V] = SU;
 477           else
 478             NonAliasMemDefs[V] = SU;
 479         }
 480         // Handle the uses in MemUses, if there are any.
 481         std::map<const Value *, std::vector<SUnit *> >::iterator J =
 482           ((MayAlias) ? AliasMemUses.find(V) : NonAliasMemUses.find(V));
 483         std::map<const Value *, std::vector<SUnit *> >::iterator JE =
 484           ((MayAlias) ? AliasMemUses.end() : NonAliasMemUses.end());
 485         if (J != JE) {
 486           for (unsigned i = 0, e = J->second.size(); i != e; ++i)
 487             J->second[i]->addPred(SDep(SU, SDep::Order, TrueMemOrderLatency,
 488                                        /*Reg=*/0, /*isNormalMemory=*/true));
 489           J->second.clear();
 490         }
 491         if (MayAlias) {
 492           // Add dependencies from all the PendingLoads, i.e. loads
 493           // with no underlying object.
 494           for (unsigned k = 0, m = PendingLoads.size(); k != m; ++k)
 495             PendingLoads[k]->addPred(SDep(SU, SDep::Order, TrueMemOrderLatency));
 496           // Add dependence on alias chain, if needed.
 497           if (AliasChain)
 498             AliasChain->addPred(SDep(SU, SDep::Order, /*Latency=*/0));
 499         }
 500         // Add dependence on barrier chain, if needed.
 501         if (BarrierChain)
 502           BarrierChain->addPred(SDep(SU, SDep::Order, /*Latency=*/0));
 503       } else {
 504         // Treat all other stores conservatively.
 505         goto new_alias_chain;
 506       }
 507
 508       if (!ExitSU.isPred(SU))
 509         // Push store's up a bit to avoid them getting in between cmp
 510         // and branches.
 511         ExitSU.addPred(SDep(SU, SDep::Order, 0,
 512                             /*Reg=*/0, /*isNormalMemory=*/false,
 513                             /*isMustAlias=*/false,
 514                             /*isArtificial=*/true));
 515     } else if (MI->mayLoad()) {
 516       bool MayAlias = true;
 517       TrueMemOrderLatency = 0;
 518       if (MI->isInvariantLoad(AA)) {
 519         // Invariant load, no chain dependencies needed!
 520       } else {
 521         if (const Value *V =
 522             getUnderlyingObjectForInstr(MI, MFI, MayAlias)) {
 523           // A load from a specific PseudoSourceValue. Add precise dependencies.
 524           std::map<const Value *, SUnit *>::iterator I =
 525             ((MayAlias) ? AliasMemDefs.find(V) : NonAliasMemDefs.find(V));
 526           std::map<const Value *, SUnit *>::iterator IE =
 527             ((MayAlias) ? AliasMemDefs.end() : NonAliasMemDefs.end());
 528           if (I != IE)
 529             I->second->addPred(SDep(SU, SDep::Order, /*Latency=*/0, /*Reg=*/0,
 530                                     /*isNormalMemory=*/true));
 531           if (MayAlias)
 532             AliasMemUses[V].push_back(SU);
 533           else
 534             NonAliasMemUses[V].push_back(SU);
 535         } else {
 536           // A load with no underlying object. Depend on all
 537           // potentially aliasing stores.
 538           for (std::map<const Value *, SUnit *>::iterator I =
 539                  AliasMemDefs.begin(), E = AliasMemDefs.end(); I != E; ++I)
 540             I->second->addPred(SDep(SU, SDep::Order, /*Latency=*/0));
 541
 542           PendingLoads.push_back(SU);
 543           MayAlias = true;
 544         }
 545
 546         // Add dependencies on alias and barrier chains, if needed.
 547         if (MayAlias && AliasChain)
 548           AliasChain->addPred(SDep(SU, SDep::Order, /*Latency=*/0));
 549         if (BarrierChain)
 550           BarrierChain->addPred(SDep(SU, SDep::Order, /*Latency=*/0));
 551       }
 552     }
 553   }
 554   if (PrevMI)
 555     FirstDbgValue = PrevMI;
 556
 557   for (int i = 0, e = TRI->getNumRegs(); i != e; ++i) {
 558     Defs[i].clear();
 559     Uses[i].clear();
 560   }
 561   PendingLoads.clear();
 562 }
 563
 564 void ScheduleDAGInstrs::FinishBlock() {
 565   // Nothing to do.
 566 }
 567
 568 void ScheduleDAGInstrs::ComputeLatency(SUnit *SU) {
 569   // Compute the latency for the node.
 570   if (!InstrItins || InstrItins->isEmpty()) {
 571     SU->Latency = 1;
 572
 573     // Simplistic target-independent heuristic: assume that loads take
 574     // extra time.
 575     if (SU->getInstr()->mayLoad())
 576       SU->Latency += 2;
 577   } else {
 578     SU->Latency = TII->getInstrLatency(InstrItins, SU->getInstr());
 579   }
 580 }
 581
 582 void ScheduleDAGInstrs::ComputeOperandLatency(SUnit *Def, SUnit *Use,
 583                                               SDep& dep) const {
 584   if (!InstrItins || InstrItins->isEmpty())
 585     return;
 586
 587   // For a data dependency with a known register...
 588   if ((dep.getKind() != SDep::Data) || (dep.getReg() == 0))
 589     return;
 590
 591   const unsigned Reg = dep.getReg();
 592
 593   // ... find the definition of the register in the defining
 594   // instruction
 595   MachineInstr *DefMI = Def->getInstr();
 596   int DefIdx = DefMI->findRegisterDefOperandIdx(Reg);
 597   if (DefIdx != -1) {
 598     const MachineOperand &MO = DefMI->getOperand(DefIdx);
 599     if (MO.isReg() && MO.isImplicit() &&
 600         DefIdx >= (int)DefMI->getDesc().getNumOperands()) {
 601       // This is an implicit def, getOperandLatency() won't return the correct
 602       // latency. e.g.
 603       //   %D6<def>, %D7<def> = VLD1q16 %R2<kill>, 0, ..., %Q3<imp-def>
 604       //   %Q1<def> = VMULv8i16 %Q1<kill>, %Q3<kill>, ...
 605       // What we want is to compute latency between def of %D6/%D7 and use of
 606       // %Q3 instead.
 607       DefIdx = DefMI->findRegisterDefOperandIdx(Reg, false, true, TRI);
 608     }
 609     MachineInstr *UseMI = Use->getInstr();
 610     // For all uses of the register, calculate the maxmimum latency
 611     int Latency = -1;
 612     if (UseMI) {
 613       for (unsigned i = 0, e = UseMI->getNumOperands(); i != e; ++i) {
 614         const MachineOperand &MO = UseMI->getOperand(i);
 615         if (!MO.isReg() || !MO.isUse())
 616           continue;
 617         unsigned MOReg = MO.getReg();
 618         if (MOReg != Reg)
 619           continue;
 620
 621         int UseCycle = TII->getOperandLatency(InstrItins, DefMI, DefIdx,
 622                                               UseMI, i);
 623         Latency = std::max(Latency, UseCycle);
 624       }
 625     } else {
 626       // UseMI is null, then it must be a scheduling barrier.
 627       if (!InstrItins || InstrItins->isEmpty())
 628         return;
 629       unsigned DefClass = DefMI->getDesc().getSchedClass();
 630       Latency = InstrItins->getOperandCycle(DefClass, DefIdx);
 631     }
 632
 633     // If we found a latency, then replace the existing dependence latency.
 634     if (Latency >= 0)
 635       dep.setLatency(Latency);
 636   }
 637 }
 638
 639 void ScheduleDAGInstrs::dumpNode(const SUnit *SU) const {
 640   SU->getInstr()->dump();
 641 }
 642
 643 std::string ScheduleDAGInstrs::getGraphNodeLabel(const SUnit *SU) const {
 644   std::string s;
 645   raw_string_ostream oss(s);
 646   if (SU == &EntrySU)
 647     oss << "<entry>";
 648   else if (SU == &ExitSU)
 649     oss << "<exit>";
 650   else
 651     SU->getInstr()->print(oss);
 652   return oss.str();
 653 }
 654
 655 // EmitSchedule - Emit the machine code in scheduled order.
 656 MachineBasicBlock *ScheduleDAGInstrs::EmitSchedule() {
 657   Begin = InsertPos;
 658
 659   // If first instruction was a DBG_VALUE then put it back.
 660   if (FirstDbgValue)
 661     BB->splice(InsertPos, BB, FirstDbgValue);
 662
 663   // Then re-insert them according to the given schedule.
 664   for (unsigned i = 0, e = Sequence.size(); i != e; i++) {
 665     if (SUnit *SU = Sequence[i])
 666       BB->splice(InsertPos, BB, SU->getInstr());
 667     else
 668       // Null SUnit* is a noop.
 669       EmitNoop();
 670
 671     // Update the Begin iterator, as the first instruction in the block
 672     // may have been scheduled later.
 673     if (i == 0)
 674       Begin = prior(InsertPos);
 675   }
 676
 677   // Reinsert any remaining debug_values.
 678   for (std::vector<std::pair<MachineInstr *, MachineInstr *> >::iterator
 679          DI = DbgValues.end(), DE = DbgValues.begin(); DI != DE; --DI) {
 680     std::pair<MachineInstr *, MachineInstr *> P = *prior(DI);
 681     MachineInstr *DbgValue = P.first;
 682     MachineBasicBlock::iterator OrigPrivMI = P.second;
 683     BB->splice(++OrigPrivMI, BB, DbgValue);
 684   }
 685   DbgValues.clear();
 686   FirstDbgValue = NULL;
 687   return BB;
 688 }