lib/CodeGen/ScheduleDAGInstrs.cpp

   1 //===---- ScheduleDAGInstrs.cpp - MachineInstr Rescheduling ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the ScheduleDAGInstrs class, which implements re-scheduling
  11 // of MachineInstrs.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "misched"
  16 #include "llvm/CodeGen/ScheduleDAGInstrs.h"
  17 #include "llvm/ADT/MapVector.h"
  18 #include "llvm/ADT/SmallPtrSet.h"
  19 #include "llvm/ADT/SmallSet.h"
  20 #include "llvm/Analysis/AliasAnalysis.h"
  21 #include "llvm/Analysis/ValueTracking.h"
  22 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  23 #include "llvm/CodeGen/MachineFunctionPass.h"
  24 #include "llvm/CodeGen/MachineMemOperand.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/RegisterPressure.h"
  28 #include "llvm/CodeGen/ScheduleDFS.h"
  29 #include "llvm/IR/Operator.h"
  30 #include "llvm/MC/MCInstrItineraries.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/Format.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetInstrInfo.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetRegisterInfo.h"
  38 #include "llvm/Target/TargetSubtargetInfo.h"
  39 #include <queue>
  40
  41 using namespace llvm;
  42
  43 static cl::opt<bool> EnableAASchedMI("enable-aa-sched-mi", cl::Hidden,
  44     cl::ZeroOrMore, cl::init(false),
  45     cl::desc("Enable use of AA during MI GAD construction"));
  46
  47 ScheduleDAGInstrs::ScheduleDAGInstrs(MachineFunction &mf,
  48                                      const MachineLoopInfo &mli,
  49                                      const MachineDominatorTree &mdt,
  50                                      bool IsPostRAFlag,
  51                                      LiveIntervals *lis)
  52   : ScheduleDAG(mf), MLI(mli), MDT(mdt), MFI(mf.getFrameInfo()), LIS(lis),
  53     IsPostRA(IsPostRAFlag), CanHandleTerminators(false), FirstDbgValue(0) {
  54   assert((IsPostRA || LIS) && "PreRA scheduling requires LiveIntervals");
  55   DbgValues.clear();
  56   assert(!(IsPostRA && MRI.getNumVirtRegs()) &&
  57          "Virtual registers must be removed prior to PostRA scheduling");
  58
  59   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
  60   SchedModel.init(*ST.getSchedModel(), &ST, TII);
  61 }
  62
  63 /// getUnderlyingObjectFromInt - This is the function that does the work of
  64 /// looking through basic ptrtoint+arithmetic+inttoptr sequences.
  65 static const Value *getUnderlyingObjectFromInt(const Value *V) {
  66   do {
  67     if (const Operator *U = dyn_cast<Operator>(V)) {
  68       // If we find a ptrtoint, we can transfer control back to the
  69       // regular getUnderlyingObjectFromInt.
  70       if (U->getOpcode() == Instruction::PtrToInt)
  71         return U->getOperand(0);
  72       // If we find an add of a constant, a multiplied value, or a phi, it's
  73       // likely that the other operand will lead us to the base
  74       // object. We don't have to worry about the case where the
  75       // object address is somehow being computed by the multiply,
  76       // because our callers only care when the result is an
  77       // identifiable object.
  78       if (U->getOpcode() != Instruction::Add ||
  79           (!isa<ConstantInt>(U->getOperand(1)) &&
  80            Operator::getOpcode(U->getOperand(1)) != Instruction::Mul &&
  81            !isa<PHINode>(U->getOperand(1))))
  82         return V;
  83       V = U->getOperand(0);
  84     } else {
  85       return V;
  86     }
  87     assert(V->getType()->isIntegerTy() && "Unexpected operand type!");
  88   } while (1);
  89 }
  90
  91 /// getUnderlyingObjects - This is a wrapper around GetUnderlyingObjects
  92 /// and adds support for basic ptrtoint+arithmetic+inttoptr sequences.
  93 static void getUnderlyingObjects(const Value *V,
  94                                  SmallVectorImpl<Value *> &Objects) {
  95   SmallPtrSet<const Value*, 16> Visited;
  96   SmallVector<const Value *, 4> Working(1, V);
  97   do {
  98     V = Working.pop_back_val();
  99
 100     SmallVector<Value *, 4> Objs;
 101     GetUnderlyingObjects(const_cast<Value *>(V), Objs);
 102
 103     for (SmallVectorImpl<Value *>::iterator I = Objs.begin(), IE = Objs.end();
 104          I != IE; ++I) {
 105       V = *I;
 106       if (!Visited.insert(V))
 107         continue;
 108       if (Operator::getOpcode(V) == Instruction::IntToPtr) {
 109         const Value *O =
 110           getUnderlyingObjectFromInt(cast<User>(V)->getOperand(0));
 111         if (O->getType()->isPointerTy()) {
 112           Working.push_back(O);
 113           continue;
 114         }
 115       }
 116       Objects.push_back(const_cast<Value *>(V));
 117     }
 118   } while (!Working.empty());
 119 }
 120
 121 typedef SmallVector<PointerIntPair<const Value *, 1, bool>, 4>
 122 UnderlyingObjectsVector;
 123
 124 /// getUnderlyingObjectsForInstr - If this machine instr has memory reference
 125 /// information and it can be tracked to a normal reference to a known
 126 /// object, return the Value for that object.
 127 static void getUnderlyingObjectsForInstr(const MachineInstr *MI,
 128                                          const MachineFrameInfo *MFI,
 129                                          UnderlyingObjectsVector &Objects) {
 130   if (!MI->hasOneMemOperand() ||
 131       !(*MI->memoperands_begin())->getValue() ||
 132       (*MI->memoperands_begin())->isVolatile())
 133     return;
 134
 135   const Value *V = (*MI->memoperands_begin())->getValue();
 136   if (!V)
 137     return;
 138
 139   SmallVector<Value *, 4> Objs;
 140   getUnderlyingObjects(V, Objs);
 141
 142   for (SmallVectorImpl<Value *>::iterator I = Objs.begin(), IE = Objs.end();
 143          I != IE; ++I) {
 144     bool MayAlias = true;
 145     V = *I;
 146
 147     if (const PseudoSourceValue *PSV = dyn_cast<PseudoSourceValue>(V)) {
 148       // For now, ignore PseudoSourceValues which may alias LLVM IR values
 149       // because the code that uses this function has no way to cope with
 150       // such aliases.
 151
 152       if (PSV->isAliased(MFI)) {
 153         Objects.clear();
 154         return;
 155       }
 156
 157       MayAlias = PSV->mayAlias(MFI);
 158     } else if (!isIdentifiedObject(V)) {
 159       Objects.clear();
 160       return;
 161     }
 162
 163     Objects.push_back(UnderlyingObjectsVector::value_type(V, MayAlias));
 164   }
 165 }
 166
 167 void ScheduleDAGInstrs::startBlock(MachineBasicBlock *bb) {
 168   BB = bb;
 169 }
 170
 171 void ScheduleDAGInstrs::finishBlock() {
 172   // Subclasses should no longer refer to the old block.
 173   BB = 0;
 174 }
 175
 176 /// Initialize the DAG and common scheduler state for the current scheduling
 177 /// region. This does not actually create the DAG, only clears it. The
 178 /// scheduling driver may call BuildSchedGraph multiple times per scheduling
 179 /// region.
 180 void ScheduleDAGInstrs::enterRegion(MachineBasicBlock *bb,
 181                                     MachineBasicBlock::iterator begin,
 182                                     MachineBasicBlock::iterator end,
 183                                     unsigned regioninstrs) {
 184   assert(bb == BB && "startBlock should set BB");
 185   RegionBegin = begin;
 186   RegionEnd = end;
 187   NumRegionInstrs = regioninstrs;
 188 }
 189
 190 /// Close the current scheduling region. Don't clear any state in case the
 191 /// driver wants to refer to the previous scheduling region.
 192 void ScheduleDAGInstrs::exitRegion() {
 193   // Nothing to do.
 194 }
 195
 196 /// addSchedBarrierDeps - Add dependencies from instructions in the current
 197 /// list of instructions being scheduled to scheduling barrier by adding
 198 /// the exit SU to the register defs and use list. This is because we want to
 199 /// make sure instructions which define registers that are either used by
 200 /// the terminator or are live-out are properly scheduled. This is
 201 /// especially important when the definition latency of the return value(s)
 202 /// are too high to be hidden by the branch or when the liveout registers
 203 /// used by instructions in the fallthrough block.
 204 void ScheduleDAGInstrs::addSchedBarrierDeps() {
 205   MachineInstr *ExitMI = RegionEnd != BB->end() ? &*RegionEnd : 0;
 206   ExitSU.setInstr(ExitMI);
 207   bool AllDepKnown = ExitMI &&
 208     (ExitMI->isCall() || ExitMI->isBarrier());
 209   if (ExitMI && AllDepKnown) {
 210     // If it's a call or a barrier, add dependencies on the defs and uses of
 211     // instruction.
 212     for (unsigned i = 0, e = ExitMI->getNumOperands(); i != e; ++i) {
 213       const MachineOperand &MO = ExitMI->getOperand(i);
 214       if (!MO.isReg() || MO.isDef()) continue;
 215       unsigned Reg = MO.getReg();
 216       if (Reg == 0) continue;
 217
 218       if (TRI->isPhysicalRegister(Reg))
 219         Uses.insert(PhysRegSUOper(&ExitSU, -1, Reg));
 220       else {
 221         assert(!IsPostRA && "Virtual register encountered after regalloc.");
 222         if (MO.readsReg()) // ignore undef operands
 223           addVRegUseDeps(&ExitSU, i);
 224       }
 225     }
 226   } else {
 227     // For others, e.g. fallthrough, conditional branch, assume the exit
 228     // uses all the registers that are livein to the successor blocks.
 229     assert(Uses.empty() && "Uses in set before adding deps?");
 230     for (MachineBasicBlock::succ_iterator SI = BB->succ_begin(),
 231            SE = BB->succ_end(); SI != SE; ++SI)
 232       for (MachineBasicBlock::livein_iterator I = (*SI)->livein_begin(),
 233              E = (*SI)->livein_end(); I != E; ++I) {
 234         unsigned Reg = *I;
 235         if (!Uses.contains(Reg))
 236           Uses.insert(PhysRegSUOper(&ExitSU, -1, Reg));
 237       }
 238   }
 239 }
 240
 241 /// MO is an operand of SU's instruction that defines a physical register. Add
 242 /// data dependencies from SU to any uses of the physical register.
 243 void ScheduleDAGInstrs::addPhysRegDataDeps(SUnit *SU, unsigned OperIdx) {
 244   const MachineOperand &MO = SU->getInstr()->getOperand(OperIdx);
 245   assert(MO.isDef() && "expect physreg def");
 246
 247   // Ask the target if address-backscheduling is desirable, and if so how much.
 248   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 249
 250   for (MCRegAliasIterator Alias(MO.getReg(), TRI, true);
 251        Alias.isValid(); ++Alias) {
 252     if (!Uses.contains(*Alias))
 253       continue;
 254     for (Reg2SUnitsMap::iterator I = Uses.find(*Alias); I != Uses.end(); ++I) {
 255       SUnit *UseSU = I->SU;
 256       if (UseSU == SU)
 257         continue;
 258
 259       // Adjust the dependence latency using operand def/use information,
 260       // then allow the target to perform its own adjustments.
 261       int UseOp = I->OpIdx;
 262       MachineInstr *RegUse = 0;
 263       SDep Dep;
 264       if (UseOp < 0)
 265         Dep = SDep(SU, SDep::Artificial);
 266       else {
 267         // Set the hasPhysRegDefs only for physreg defs that have a use within
 268         // the scheduling region.
 269         SU->hasPhysRegDefs = true;
 270         Dep = SDep(SU, SDep::Data, *Alias);
 271         RegUse = UseSU->getInstr();
 272       }
 273       Dep.setLatency(
 274         SchedModel.computeOperandLatency(SU->getInstr(), OperIdx, RegUse,
 275                                          UseOp));
 276
 277       ST.adjustSchedDependency(SU, UseSU, Dep);
 278       UseSU->addPred(Dep);
 279     }
 280   }
 281 }
 282
 283 /// addPhysRegDeps - Add register dependencies (data, anti, and output) from
 284 /// this SUnit to following instructions in the same scheduling region that
 285 /// depend the physical register referenced at OperIdx.
 286 void ScheduleDAGInstrs::addPhysRegDeps(SUnit *SU, unsigned OperIdx) {
 287   const MachineInstr *MI = SU->getInstr();
 288   const MachineOperand &MO = MI->getOperand(OperIdx);
 289
 290   // Optionally add output and anti dependencies. For anti
 291   // dependencies we use a latency of 0 because for a multi-issue
 292   // target we want to allow the defining instruction to issue
 293   // in the same cycle as the using instruction.
 294   // TODO: Using a latency of 1 here for output dependencies assumes
 295   //       there's no cost for reusing registers.
 296   SDep::Kind Kind = MO.isUse() ? SDep::Anti : SDep::Output;
 297   for (MCRegAliasIterator Alias(MO.getReg(), TRI, true);
 298        Alias.isValid(); ++Alias) {
 299     if (!Defs.contains(*Alias))
 300       continue;
 301     for (Reg2SUnitsMap::iterator I = Defs.find(*Alias); I != Defs.end(); ++I) {
 302       SUnit *DefSU = I->SU;
 303       if (DefSU == &ExitSU)
 304         continue;
 305       if (DefSU != SU &&
 306           (Kind != SDep::Output || !MO.isDead() ||
 307            !DefSU->getInstr()->registerDefIsDead(*Alias))) {
 308         if (Kind == SDep::Anti)
 309           DefSU->addPred(SDep(SU, Kind, /*Reg=*/*Alias));
 310         else {
 311           SDep Dep(SU, Kind, /*Reg=*/*Alias);
 312           Dep.setLatency(
 313             SchedModel.computeOutputLatency(MI, OperIdx, DefSU->getInstr()));
 314           DefSU->addPred(Dep);
 315         }
 316       }
 317     }
 318   }
 319
 320   if (!MO.isDef()) {
 321     SU->hasPhysRegUses = true;
 322     // Either insert a new Reg2SUnits entry with an empty SUnits list, or
 323     // retrieve the existing SUnits list for this register's uses.
 324     // Push this SUnit on the use list.
 325     Uses.insert(PhysRegSUOper(SU, OperIdx, MO.getReg()));
 326   }
 327   else {
 328     addPhysRegDataDeps(SU, OperIdx);
 329     unsigned Reg = MO.getReg();
 330
 331     // clear this register's use list
 332     if (Uses.contains(Reg))
 333       Uses.eraseAll(Reg);
 334
 335     if (!MO.isDead()) {
 336       Defs.eraseAll(Reg);
 337     } else if (SU->isCall) {
 338       // Calls will not be reordered because of chain dependencies (see
 339       // below). Since call operands are dead, calls may continue to be added
 340       // to the DefList making dependence checking quadratic in the size of
 341       // the block. Instead, we leave only one call at the back of the
 342       // DefList.
 343       Reg2SUnitsMap::RangePair P = Defs.equal_range(Reg);
 344       Reg2SUnitsMap::iterator B = P.first;
 345       Reg2SUnitsMap::iterator I = P.second;
 346       for (bool isBegin = I == B; !isBegin; /* empty */) {
 347         isBegin = (--I) == B;
 348         if (!I->SU->isCall)
 349           break;
 350         I = Defs.erase(I);
 351       }
 352     }
 353
 354     // Defs are pushed in the order they are visited and never reordered.
 355     Defs.insert(PhysRegSUOper(SU, OperIdx, Reg));
 356   }
 357 }
 358
 359 /// addVRegDefDeps - Add register output and data dependencies from this SUnit
 360 /// to instructions that occur later in the same scheduling region if they read
 361 /// from or write to the virtual register defined at OperIdx.
 362 ///
 363 /// TODO: Hoist loop induction variable increments. This has to be
 364 /// reevaluated. Generally, IV scheduling should be done before coalescing.
 365 void ScheduleDAGInstrs::addVRegDefDeps(SUnit *SU, unsigned OperIdx) {
 366   const MachineInstr *MI = SU->getInstr();
 367   unsigned Reg = MI->getOperand(OperIdx).getReg();
 368
 369   // Singly defined vregs do not have output/anti dependencies.
 370   // The current operand is a def, so we have at least one.
 371   // Check here if there are any others...
 372   if (MRI.hasOneDef(Reg))
 373     return;
 374
 375   // Add output dependence to the next nearest def of this vreg.
 376   //
 377   // Unless this definition is dead, the output dependence should be
 378   // transitively redundant with antidependencies from this definition's
 379   // uses. We're conservative for now until we have a way to guarantee the uses
 380   // are not eliminated sometime during scheduling. The output dependence edge
 381   // is also useful if output latency exceeds def-use latency.
 382   VReg2SUnitMap::iterator DefI = VRegDefs.find(Reg);
 383   if (DefI == VRegDefs.end())
 384     VRegDefs.insert(VReg2SUnit(Reg, SU));
 385   else {
 386     SUnit *DefSU = DefI->SU;
 387     if (DefSU != SU && DefSU != &ExitSU) {
 388       SDep Dep(SU, SDep::Output, Reg);
 389       Dep.setLatency(
 390         SchedModel.computeOutputLatency(MI, OperIdx, DefSU->getInstr()));
 391       DefSU->addPred(Dep);
 392     }
 393     DefI->SU = SU;
 394   }
 395 }
 396
 397 /// addVRegUseDeps - Add a register data dependency if the instruction that
 398 /// defines the virtual register used at OperIdx is mapped to an SUnit. Add a
 399 /// register antidependency from this SUnit to instructions that occur later in
 400 /// the same scheduling region if they write the virtual register.
 401 ///
 402 /// TODO: Handle ExitSU "uses" properly.
 403 void ScheduleDAGInstrs::addVRegUseDeps(SUnit *SU, unsigned OperIdx) {
 404   MachineInstr *MI = SU->getInstr();
 405   unsigned Reg = MI->getOperand(OperIdx).getReg();
 406
 407   // Record this local VReg use.
 408   VReg2UseMap::iterator UI = VRegUses.find(Reg);
 409   for (; UI != VRegUses.end(); ++UI) {
 410     if (UI->SU == SU)
 411       break;
 412   }
 413   if (UI == VRegUses.end())
 414     VRegUses.insert(VReg2SUnit(Reg, SU));
 415
 416   // Lookup this operand's reaching definition.
 417   assert(LIS && "vreg dependencies requires LiveIntervals");
 418   LiveRangeQuery LRQ(LIS->getInterval(Reg), LIS->getInstructionIndex(MI));
 419   VNInfo *VNI = LRQ.valueIn();
 420
 421   // VNI will be valid because MachineOperand::readsReg() is checked by caller.
 422   assert(VNI && "No value to read by operand");
 423   MachineInstr *Def = LIS->getInstructionFromIndex(VNI->def);
 424   // Phis and other noninstructions (after coalescing) have a NULL Def.
 425   if (Def) {
 426     SUnit *DefSU = getSUnit(Def);
 427     if (DefSU) {
 428       // The reaching Def lives within this scheduling region.
 429       // Create a data dependence.
 430       SDep dep(DefSU, SDep::Data, Reg);
 431       // Adjust the dependence latency using operand def/use information, then
 432       // allow the target to perform its own adjustments.
 433       int DefOp = Def->findRegisterDefOperandIdx(Reg);
 434       dep.setLatency(SchedModel.computeOperandLatency(Def, DefOp, MI, OperIdx));
 435
 436       const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 437       ST.adjustSchedDependency(DefSU, SU, const_cast<SDep &>(dep));
 438       SU->addPred(dep);
 439     }
 440   }
 441
 442   // Add antidependence to the following def of the vreg it uses.
 443   VReg2SUnitMap::iterator DefI = VRegDefs.find(Reg);
 444   if (DefI != VRegDefs.end() && DefI->SU != SU)
 445     DefI->SU->addPred(SDep(SU, SDep::Anti, Reg));
 446 }
 447
 448 /// Return true if MI is an instruction we are unable to reason about
 449 /// (like a call or something with unmodeled side effects).
 450 static inline bool isGlobalMemoryObject(AliasAnalysis *AA, MachineInstr *MI) {
 451   if (MI->isCall() || MI->hasUnmodeledSideEffects() ||
 452       (MI->hasOrderedMemoryRef() &&
 453        (!MI->mayLoad() || !MI->isInvariantLoad(AA))))
 454     return true;
 455   return false;
 456 }
 457
 458 // This MI might have either incomplete info, or known to be unsafe
 459 // to deal with (i.e. volatile object).
 460 static inline bool isUnsafeMemoryObject(MachineInstr *MI,
 461                                         const MachineFrameInfo *MFI) {
 462   if (!MI || MI->memoperands_empty())
 463     return true;
 464   // We purposefully do no check for hasOneMemOperand() here
 465   // in hope to trigger an assert downstream in order to
 466   // finish implementation.
 467   if ((*MI->memoperands_begin())->isVolatile() ||
 468        MI->hasUnmodeledSideEffects())
 469     return true;
 470   const Value *V = (*MI->memoperands_begin())->getValue();
 471   if (!V)
 472     return true;
 473
 474   SmallVector<Value *, 4> Objs;
 475   getUnderlyingObjects(V, Objs);
 476   for (SmallVectorImpl<Value *>::iterator I = Objs.begin(),
 477          IE = Objs.end(); I != IE; ++I) {
 478     V = *I;
 479
 480     if (const PseudoSourceValue *PSV = dyn_cast<PseudoSourceValue>(V)) {
 481       // Similarly to getUnderlyingObjectForInstr:
 482       // For now, ignore PseudoSourceValues which may alias LLVM IR values
 483       // because the code that uses this function has no way to cope with
 484       // such aliases.
 485       if (PSV->isAliased(MFI))
 486         return true;
 487     }
 488
 489     // Does this pointer refer to a distinct and identifiable object?
 490     if (!isIdentifiedObject(V))
 491       return true;
 492   }
 493
 494   return false;
 495 }
 496
 497 /// This returns true if the two MIs need a chain edge betwee them.
 498 /// If these are not even memory operations, we still may need
 499 /// chain deps between them. The question really is - could
 500 /// these two MIs be reordered during scheduling from memory dependency
 501 /// point of view.
 502 static bool MIsNeedChainEdge(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 503                              MachineInstr *MIa,
 504                              MachineInstr *MIb) {
 505   // Cover a trivial case - no edge is need to itself.
 506   if (MIa == MIb)
 507     return false;
 508
 509   if (isUnsafeMemoryObject(MIa, MFI) || isUnsafeMemoryObject(MIb, MFI))
 510     return true;
 511
 512   // If we are dealing with two "normal" loads, we do not need an edge
 513   // between them - they could be reordered.
 514   if (!MIa->mayStore() && !MIb->mayStore())
 515     return false;
 516
 517   // To this point analysis is generic. From here on we do need AA.
 518   if (!AA)
 519     return true;
 520
 521   MachineMemOperand *MMOa = *MIa->memoperands_begin();
 522   MachineMemOperand *MMOb = *MIb->memoperands_begin();
 523
 524   // FIXME: Need to handle multiple memory operands to support all targets.
 525   if (!MIa->hasOneMemOperand() || !MIb->hasOneMemOperand())
 526     llvm_unreachable("Multiple memory operands.");
 527
 528   // The following interface to AA is fashioned after DAGCombiner::isAlias
 529   // and operates with MachineMemOperand offset with some important
 530   // assumptions:
 531   //   - LLVM fundamentally assumes flat address spaces.
 532   //   - MachineOperand offset can *only* result from legalization and
 533   //     cannot affect queries other than the trivial case of overlap
 534   //     checking.
 535   //   - These offsets never wrap and never step outside
 536   //     of allocated objects.
 537   //   - There should never be any negative offsets here.
 538   //
 539   // FIXME: Modify API to hide this math from "user"
 540   // FIXME: Even before we go to AA we can reason locally about some
 541   // memory objects. It can save compile time, and possibly catch some
 542   // corner cases not currently covered.
 543
 544   assert ((MMOa->getOffset() >= 0) && "Negative MachineMemOperand offset");
 545   assert ((MMOb->getOffset() >= 0) && "Negative MachineMemOperand offset");
 546
 547   int64_t MinOffset = std::min(MMOa->getOffset(), MMOb->getOffset());
 548   int64_t Overlapa = MMOa->getSize() + MMOa->getOffset() - MinOffset;
 549   int64_t Overlapb = MMOb->getSize() + MMOb->getOffset() - MinOffset;
 550
 551   AliasAnalysis::AliasResult AAResult = AA->alias(
 552   AliasAnalysis::Location(MMOa->getValue(), Overlapa,
 553                           MMOa->getTBAAInfo()),
 554   AliasAnalysis::Location(MMOb->getValue(), Overlapb,
 555                           MMOb->getTBAAInfo()));
 556
 557   return (AAResult != AliasAnalysis::NoAlias);
 558 }
 559
 560 /// This recursive function iterates over chain deps of SUb looking for
 561 /// "latest" node that needs a chain edge to SUa.
 562 static unsigned
 563 iterateChainSucc(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 564                  SUnit *SUa, SUnit *SUb, SUnit *ExitSU, unsigned *Depth,
 565                  SmallPtrSet<const SUnit*, 16> &Visited) {
 566   if (!SUa || !SUb || SUb == ExitSU)
 567     return *Depth;
 568
 569   // Remember visited nodes.
 570   if (!Visited.insert(SUb))
 571       return *Depth;
 572   // If there is _some_ dependency already in place, do not
 573   // descend any further.
 574   // TODO: Need to make sure that if that dependency got eliminated or ignored
 575   // for any reason in the future, we would not violate DAG topology.
 576   // Currently it does not happen, but makes an implicit assumption about
 577   // future implementation.
 578   //
 579   // Independently, if we encounter node that is some sort of global
 580   // object (like a call) we already have full set of dependencies to it
 581   // and we can stop descending.
 582   if (SUa->isSucc(SUb) ||
 583       isGlobalMemoryObject(AA, SUb->getInstr()))
 584     return *Depth;
 585
 586   // If we do need an edge, or we have exceeded depth budget,
 587   // add that edge to the predecessors chain of SUb,
 588   // and stop descending.
 589   if (*Depth > 200 ||
 590       MIsNeedChainEdge(AA, MFI, SUa->getInstr(), SUb->getInstr())) {
 591     SUb->addPred(SDep(SUa, SDep::MayAliasMem));
 592     return *Depth;
 593   }
 594   // Track current depth.
 595   (*Depth)++;
 596   // Iterate over chain dependencies only.
 597   for (SUnit::const_succ_iterator I = SUb->Succs.begin(), E = SUb->Succs.end();
 598        I != E; ++I)
 599     if (I->isCtrl())
 600       iterateChainSucc (AA, MFI, SUa, I->getSUnit(), ExitSU, Depth, Visited);
 601   return *Depth;
 602 }
 603
 604 /// This function assumes that "downward" from SU there exist
 605 /// tail/leaf of already constructed DAG. It iterates downward and
 606 /// checks whether SU can be aliasing any node dominated
 607 /// by it.
 608 static void adjustChainDeps(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 609                             SUnit *SU, SUnit *ExitSU, std::set<SUnit *> &CheckList,
 610                             unsigned LatencyToLoad) {
 611   if (!SU)
 612     return;
 613
 614   SmallPtrSet<const SUnit*, 16> Visited;
 615   unsigned Depth = 0;
 616
 617   for (std::set<SUnit *>::iterator I = CheckList.begin(), IE = CheckList.end();
 618        I != IE; ++I) {
 619     if (SU == *I)
 620       continue;
 621     if (MIsNeedChainEdge(AA, MFI, SU->getInstr(), (*I)->getInstr())) {
 622       SDep Dep(SU, SDep::MayAliasMem);
 623       Dep.setLatency(((*I)->getInstr()->mayLoad()) ? LatencyToLoad : 0);
 624       (*I)->addPred(Dep);
 625     }
 626     // Now go through all the chain successors and iterate from them.
 627     // Keep track of visited nodes.
 628     for (SUnit::const_succ_iterator J = (*I)->Succs.begin(),
 629          JE = (*I)->Succs.end(); J != JE; ++J)
 630       if (J->isCtrl())
 631         iterateChainSucc (AA, MFI, SU, J->getSUnit(),
 632                           ExitSU, &Depth, Visited);
 633   }
 634 }
 635
 636 /// Check whether two objects need a chain edge, if so, add it
 637 /// otherwise remember the rejected SU.
 638 static inline
 639 void addChainDependency (AliasAnalysis *AA, const MachineFrameInfo *MFI,
 640                          SUnit *SUa, SUnit *SUb,
 641                          std::set<SUnit *> &RejectList,
 642                          unsigned TrueMemOrderLatency = 0,
 643                          bool isNormalMemory = false) {
 644   // If this is a false dependency,
 645   // do not add the edge, but rememeber the rejected node.
 646   if (!AA || MIsNeedChainEdge(AA, MFI, SUa->getInstr(), SUb->getInstr())) {
 647     SDep Dep(SUa, isNormalMemory ? SDep::MayAliasMem : SDep::Barrier);
 648     Dep.setLatency(TrueMemOrderLatency);
 649     SUb->addPred(Dep);
 650   }
 651   else {
 652     // Duplicate entries should be ignored.
 653     RejectList.insert(SUb);
 654     DEBUG(dbgs() << "\tReject chain dep between SU("
 655           << SUa->NodeNum << ") and SU("
 656           << SUb->NodeNum << ")\n");
 657   }
 658 }
 659
 660 /// Create an SUnit for each real instruction, numbered in top-down toplological
 661 /// order. The instruction order A < B, implies that no edge exists from B to A.
 662 ///
 663 /// Map each real instruction to its SUnit.
 664 ///
 665 /// After initSUnits, the SUnits vector cannot be resized and the scheduler may
 666 /// hang onto SUnit pointers. We may relax this in the future by using SUnit IDs
 667 /// instead of pointers.
 668 ///
 669 /// MachineScheduler relies on initSUnits numbering the nodes by their order in
 670 /// the original instruction list.
 671 void ScheduleDAGInstrs::initSUnits() {
 672   // We'll be allocating one SUnit for each real instruction in the region,
 673   // which is contained within a basic block.
 674   SUnits.reserve(NumRegionInstrs);
 675
 676   for (MachineBasicBlock::iterator I = RegionBegin; I != RegionEnd; ++I) {
 677     MachineInstr *MI = I;
 678     if (MI->isDebugValue())
 679       continue;
 680
 681     SUnit *SU = newSUnit(MI);
 682     MISUnitMap[MI] = SU;
 683
 684     SU->isCall = MI->isCall();
 685     SU->isCommutable = MI->isCommutable();
 686
 687     // Assign the Latency field of SU using target-provided information.
 688     SU->Latency = SchedModel.computeInstrLatency(SU->getInstr());
 689   }
 690 }
 691
 692 /// If RegPressure is non null, compute register pressure as a side effect. The
 693 /// DAG builder is an efficient place to do it because it already visits
 694 /// operands.
 695 void ScheduleDAGInstrs::buildSchedGraph(AliasAnalysis *AA,
 696                                         RegPressureTracker *RPTracker,
 697                                         PressureDiffs *PDiffs) {
 698   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 699   bool UseAA = EnableAASchedMI.getNumOccurrences() > 0 ? EnableAASchedMI
 700                                                        : ST.useAA();
 701   AliasAnalysis *AAForDep = UseAA ? AA : 0;
 702
 703   MISUnitMap.clear();
 704   ScheduleDAG::clearDAG();
 705
 706   // Create an SUnit for each real instruction.
 707   initSUnits();
 708
 709   if (PDiffs)
 710     PDiffs->init(SUnits.size());
 711
 712   // We build scheduling units by walking a block's instruction list from bottom
 713   // to top.
 714
 715   // Remember where a generic side-effecting instruction is as we procede.
 716   SUnit *BarrierChain = 0, *AliasChain = 0;
 717
 718   // Memory references to specific known memory locations are tracked
 719   // so that they can be given more precise dependencies. We track
 720   // separately the known memory locations that may alias and those
 721   // that are known not to alias
 722   MapVector<const Value *, SUnit *> AliasMemDefs, NonAliasMemDefs;
 723   MapVector<const Value *, std::vector<SUnit *> > AliasMemUses, NonAliasMemUses;
 724   std::set<SUnit*> RejectMemNodes;
 725
 726   // Remove any stale debug info; sometimes BuildSchedGraph is called again
 727   // without emitting the info from the previous call.
 728   DbgValues.clear();
 729   FirstDbgValue = NULL;
 730
 731   assert(Defs.empty() && Uses.empty() &&
 732          "Only BuildGraph should update Defs/Uses");
 733   Defs.setUniverse(TRI->getNumRegs());
 734   Uses.setUniverse(TRI->getNumRegs());
 735
 736   assert(VRegDefs.empty() && "Only BuildSchedGraph may access VRegDefs");
 737   VRegUses.clear();
 738   VRegDefs.setUniverse(MRI.getNumVirtRegs());
 739   VRegUses.setUniverse(MRI.getNumVirtRegs());
 740
 741   // Model data dependencies between instructions being scheduled and the
 742   // ExitSU.
 743   addSchedBarrierDeps();
 744
 745   // Walk the list of instructions, from bottom moving up.
 746   MachineInstr *DbgMI = NULL;
 747   for (MachineBasicBlock::iterator MII = RegionEnd, MIE = RegionBegin;
 748        MII != MIE; --MII) {
 749     MachineInstr *MI = prior(MII);
 750     if (MI && DbgMI) {
 751       DbgValues.push_back(std::make_pair(DbgMI, MI));
 752       DbgMI = NULL;
 753     }
 754
 755     if (MI->isDebugValue()) {
 756       DbgMI = MI;
 757       continue;
 758     }
 759     SUnit *SU = MISUnitMap[MI];
 760     assert(SU && "No SUnit mapped to this MI");
 761
 762     if (RPTracker) {
 763       PressureDiff *PDiff = PDiffs ? &(*PDiffs)[SU->NodeNum] : 0;
 764       RPTracker->recede(/*LiveUses=*/0, PDiff);
 765       assert(RPTracker->getPos() == prior(MII) && "RPTracker can't find MI");
 766     }
 767
 768     assert((CanHandleTerminators || (!MI->isTerminator() && !MI->isLabel())) &&
 769            "Cannot schedule terminators or labels!");
 770
 771     // Add register-based dependencies (data, anti, and output).
 772     bool HasVRegDef = false;
 773     for (unsigned j = 0, n = MI->getNumOperands(); j != n; ++j) {
 774       const MachineOperand &MO = MI->getOperand(j);
 775       if (!MO.isReg()) continue;
 776       unsigned Reg = MO.getReg();
 777       if (Reg == 0) continue;
 778
 779       if (TRI->isPhysicalRegister(Reg))
 780         addPhysRegDeps(SU, j);
 781       else {
 782         assert(!IsPostRA && "Virtual register encountered!");
 783         if (MO.isDef()) {
 784           HasVRegDef = true;
 785           addVRegDefDeps(SU, j);
 786         }
 787         else if (MO.readsReg()) // ignore undef operands
 788           addVRegUseDeps(SU, j);
 789       }
 790     }
 791     // If we haven't seen any uses in this scheduling region, create a
 792     // dependence edge to ExitSU to model the live-out latency. This is required
 793     // for vreg defs with no in-region use, and prefetches with no vreg def.
 794     //
 795     // FIXME: NumDataSuccs would be more precise than NumSuccs here. This
 796     // check currently relies on being called before adding chain deps.
 797     if (SU->NumSuccs == 0 && SU->Latency > 1
 798         && (HasVRegDef || MI->mayLoad())) {
 799       SDep Dep(SU, SDep::Artificial);
 800       Dep.setLatency(SU->Latency - 1);
 801       ExitSU.addPred(Dep);
 802     }
 803
 804     // Add chain dependencies.
 805     // Chain dependencies used to enforce memory order should have
 806     // latency of 0 (except for true dependency of Store followed by
 807     // aliased Load... we estimate that with a single cycle of latency
 808     // assuming the hardware will bypass)
 809     // Note that isStoreToStackSlot and isLoadFromStackSLot are not usable
 810     // after stack slots are lowered to actual addresses.
 811     // TODO: Use an AliasAnalysis and do real alias-analysis queries, and
 812     // produce more precise dependence information.
 813     unsigned TrueMemOrderLatency = MI->mayStore() ? 1 : 0;
 814     if (isGlobalMemoryObject(AA, MI)) {
 815       // Be conservative with these and add dependencies on all memory
 816       // references, even those that are known to not alias.
 817       for (MapVector<const Value *, SUnit *>::iterator I =
 818              NonAliasMemDefs.begin(), E = NonAliasMemDefs.end(); I != E; ++I) {
 819         I->second->addPred(SDep(SU, SDep::Barrier));
 820       }
 821       for (MapVector<const Value *, std::vector<SUnit *> >::iterator I =
 822              NonAliasMemUses.begin(), E = NonAliasMemUses.end(); I != E; ++I) {
 823         for (unsigned i = 0, e = I->second.size(); i != e; ++i) {
 824           SDep Dep(SU, SDep::Barrier);
 825           Dep.setLatency(TrueMemOrderLatency);
 826           I->second[i]->addPred(Dep);
 827         }
 828       }
 829       // Add SU to the barrier chain.
 830       if (BarrierChain)
 831         BarrierChain->addPred(SDep(SU, SDep::Barrier));
 832       BarrierChain = SU;
 833       // This is a barrier event that acts as a pivotal node in the DAG,
 834       // so it is safe to clear list of exposed nodes.
 835       adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 836                       TrueMemOrderLatency);
 837       RejectMemNodes.clear();
 838       NonAliasMemDefs.clear();
 839       NonAliasMemUses.clear();
 840
 841       // fall-through
 842     new_alias_chain:
 843       // Chain all possibly aliasing memory references though SU.
 844       if (AliasChain) {
 845         unsigned ChainLatency = 0;
 846         if (AliasChain->getInstr()->mayLoad())
 847           ChainLatency = TrueMemOrderLatency;
 848         addChainDependency(AAForDep, MFI, SU, AliasChain, RejectMemNodes,
 849                            ChainLatency);
 850       }
 851       AliasChain = SU;
 852       for (unsigned k = 0, m = PendingLoads.size(); k != m; ++k)
 853         addChainDependency(AAForDep, MFI, SU, PendingLoads[k], RejectMemNodes,
 854                            TrueMemOrderLatency);
 855       for (MapVector<const Value *, SUnit *>::iterator I = AliasMemDefs.begin(),
 856            E = AliasMemDefs.end(); I != E; ++I)
 857         addChainDependency(AAForDep, MFI, SU, I->second, RejectMemNodes);
 858       for (MapVector<const Value *, std::vector<SUnit *> >::iterator I =
 859            AliasMemUses.begin(), E = AliasMemUses.end(); I != E; ++I) {
 860         for (unsigned i = 0, e = I->second.size(); i != e; ++i)
 861           addChainDependency(AAForDep, MFI, SU, I->second[i], RejectMemNodes,
 862                              TrueMemOrderLatency);
 863       }
 864       adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 865                       TrueMemOrderLatency);
 866       PendingLoads.clear();
 867       AliasMemDefs.clear();
 868       AliasMemUses.clear();
 869     } else if (MI->mayStore()) {
 870       UnderlyingObjectsVector Objs;
 871       getUnderlyingObjectsForInstr(MI, MFI, Objs);
 872
 873       if (Objs.empty()) {
 874         // Treat all other stores conservatively.
 875         goto new_alias_chain;
 876       }
 877
 878       bool MayAlias = false;
 879       for (UnderlyingObjectsVector::iterator K = Objs.begin(), KE = Objs.end();
 880            K != KE; ++K) {
 881         const Value *V = K->getPointer();
 882         bool ThisMayAlias = K->getInt();
 883         if (ThisMayAlias)
 884           MayAlias = true;
 885
 886         // A store to a specific PseudoSourceValue. Add precise dependencies.
 887         // Record the def in MemDefs, first adding a dep if there is
 888         // an existing def.
 889         MapVector<const Value *, SUnit *>::iterator I =
 890           ((ThisMayAlias) ? AliasMemDefs.find(V) : NonAliasMemDefs.find(V));
 891         MapVector<const Value *, SUnit *>::iterator IE =
 892           ((ThisMayAlias) ? AliasMemDefs.end() : NonAliasMemDefs.end());
 893         if (I != IE) {
 894           addChainDependency(AAForDep, MFI, SU, I->second, RejectMemNodes,
 895                              0, true);
 896           I->second = SU;
 897         } else {
 898           if (ThisMayAlias)
 899             AliasMemDefs[V] = SU;
 900           else
 901             NonAliasMemDefs[V] = SU;
 902         }
 903         // Handle the uses in MemUses, if there are any.
 904         MapVector<const Value *, std::vector<SUnit *> >::iterator J =
 905           ((ThisMayAlias) ? AliasMemUses.find(V) : NonAliasMemUses.find(V));
 906         MapVector<const Value *, std::vector<SUnit *> >::iterator JE =
 907           ((ThisMayAlias) ? AliasMemUses.end() : NonAliasMemUses.end());
 908         if (J != JE) {
 909           for (unsigned i = 0, e = J->second.size(); i != e; ++i)
 910             addChainDependency(AAForDep, MFI, SU, J->second[i], RejectMemNodes,
 911                                TrueMemOrderLatency, true);
 912           J->second.clear();
 913         }
 914       }
 915       if (MayAlias) {
 916         // Add dependencies from all the PendingLoads, i.e. loads
 917         // with no underlying object.
 918         for (unsigned k = 0, m = PendingLoads.size(); k != m; ++k)
 919           addChainDependency(AAForDep, MFI, SU, PendingLoads[k], RejectMemNodes,
 920                              TrueMemOrderLatency);
 921         // Add dependence on alias chain, if needed.
 922         if (AliasChain)
 923           addChainDependency(AAForDep, MFI, SU, AliasChain, RejectMemNodes);
 924         // But we also should check dependent instructions for the
 925         // SU in question.
 926         adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 927                         TrueMemOrderLatency);
 928       }
 929       // Add dependence on barrier chain, if needed.
 930       // There is no point to check aliasing on barrier event. Even if
 931       // SU and barrier _could_ be reordered, they should not. In addition,
 932       // we have lost all RejectMemNodes below barrier.
 933       if (BarrierChain)
 934         BarrierChain->addPred(SDep(SU, SDep::Barrier));
 935
 936       if (!ExitSU.isPred(SU))
 937         // Push store's up a bit to avoid them getting in between cmp
 938         // and branches.
 939         ExitSU.addPred(SDep(SU, SDep::Artificial));
 940     } else if (MI->mayLoad()) {
 941       bool MayAlias = true;
 942       if (MI->isInvariantLoad(AA)) {
 943         // Invariant load, no chain dependencies needed!
 944       } else {
 945         UnderlyingObjectsVector Objs;
 946         getUnderlyingObjectsForInstr(MI, MFI, Objs);
 947
 948         if (Objs.empty()) {
 949           // A load with no underlying object. Depend on all
 950           // potentially aliasing stores.
 951           for (MapVector<const Value *, SUnit *>::iterator I =
 952                  AliasMemDefs.begin(), E = AliasMemDefs.end(); I != E; ++I)
 953             addChainDependency(AAForDep, MFI, SU, I->second, RejectMemNodes);
 954
 955           PendingLoads.push_back(SU);
 956           MayAlias = true;
 957         } else {
 958           MayAlias = false;
 959         }
 960
 961         for (UnderlyingObjectsVector::iterator
 962              J = Objs.begin(), JE = Objs.end(); J != JE; ++J) {
 963           const Value *V = J->getPointer();
 964           bool ThisMayAlias = J->getInt();
 965
 966           if (ThisMayAlias)
 967             MayAlias = true;
 968
 969           // A load from a specific PseudoSourceValue. Add precise dependencies.
 970           MapVector<const Value *, SUnit *>::iterator I =
 971             ((ThisMayAlias) ? AliasMemDefs.find(V) : NonAliasMemDefs.find(V));
 972           MapVector<const Value *, SUnit *>::iterator IE =
 973             ((ThisMayAlias) ? AliasMemDefs.end() : NonAliasMemDefs.end());
 974           if (I != IE)
 975             addChainDependency(AAForDep, MFI, SU, I->second, RejectMemNodes,
 976                                0, true);
 977           if (ThisMayAlias)
 978             AliasMemUses[V].push_back(SU);
 979           else
 980             NonAliasMemUses[V].push_back(SU);
 981         }
 982         if (MayAlias)
 983           adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes, /*Latency=*/0);
 984         // Add dependencies on alias and barrier chains, if needed.
 985         if (MayAlias && AliasChain)
 986           addChainDependency(AAForDep, MFI, SU, AliasChain, RejectMemNodes);
 987         if (BarrierChain)
 988           BarrierChain->addPred(SDep(SU, SDep::Barrier));
 989       }
 990     }
 991   }
 992   if (DbgMI)
 993     FirstDbgValue = DbgMI;
 994
 995   Defs.clear();
 996   Uses.clear();
 997   VRegDefs.clear();
 998   PendingLoads.clear();
 999 }
1000
1001 void ScheduleDAGInstrs::dumpNode(const SUnit *SU) const {
1002 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
1003   SU->getInstr()->dump();
1004 #endif
1005 }
1006
1007 std::string ScheduleDAGInstrs::getGraphNodeLabel(const SUnit *SU) const {
1008   std::string s;
1009   raw_string_ostream oss(s);
1010   if (SU == &EntrySU)
1011     oss << "<entry>";
1012   else if (SU == &ExitSU)
1013     oss << "<exit>";
1014   else
1015     SU->getInstr()->print(oss, &TM, /*SkipOpers=*/true);
1016   return oss.str();
1017 }
1018
1019 /// Return the basic block label. It is not necessarilly unique because a block
1020 /// contains multiple scheduling regions. But it is fine for visualization.
1021 std::string ScheduleDAGInstrs::getDAGName() const {
1022   return "dag." + BB->getFullName();
1023 }
1024
1025 //===----------------------------------------------------------------------===//
1026 // SchedDFSResult Implementation
1027 //===----------------------------------------------------------------------===//
1028
1029 namespace llvm {
1030 /// \brief Internal state used to compute SchedDFSResult.
1031 class SchedDFSImpl {
1032   SchedDFSResult &R;
1033
1034   /// Join DAG nodes into equivalence classes by their subtree.
1035   IntEqClasses SubtreeClasses;
1036   /// List PredSU, SuccSU pairs that represent data edges between subtrees.
1037   std::vector<std::pair<const SUnit*, const SUnit*> > ConnectionPairs;
1038
1039   struct RootData {
1040     unsigned NodeID;
1041     unsigned ParentNodeID;  // Parent node (member of the parent subtree).
1042     unsigned SubInstrCount; // Instr count in this tree only, not children.
1043
1044     RootData(unsigned id): NodeID(id),
1045                            ParentNodeID(SchedDFSResult::InvalidSubtreeID),
1046                            SubInstrCount(0) {}
1047
1048     unsigned getSparseSetIndex() const { return NodeID; }
1049   };
1050
1051   SparseSet<RootData> RootSet;
1052
1053 public:
1054   SchedDFSImpl(SchedDFSResult &r): R(r), SubtreeClasses(R.DFSNodeData.size()) {
1055     RootSet.setUniverse(R.DFSNodeData.size());
1056   }
1057
1058   /// Return true if this node been visited by the DFS traversal.
1059   ///
1060   /// During visitPostorderNode the Node's SubtreeID is assigned to the Node
1061   /// ID. Later, SubtreeID is updated but remains valid.
1062   bool isVisited(const SUnit *SU) const {
1063     return R.DFSNodeData[SU->NodeNum].SubtreeID
1064       != SchedDFSResult::InvalidSubtreeID;
1065   }
1066
1067   /// Initialize this node's instruction count. We don't need to flag the node
1068   /// visited until visitPostorder because the DAG cannot have cycles.
1069   void visitPreorder(const SUnit *SU) {
1070     R.DFSNodeData[SU->NodeNum].InstrCount =
1071       SU->getInstr()->isTransient() ? 0 : 1;
1072   }
1073
1074   /// Called once for each node after all predecessors are visited. Revisit this
1075   /// node's predecessors and potentially join them now that we know the ILP of
1076   /// the other predecessors.
1077   void visitPostorderNode(const SUnit *SU) {
1078     // Mark this node as the root of a subtree. It may be joined with its
1079     // successors later.
1080     R.DFSNodeData[SU->NodeNum].SubtreeID = SU->NodeNum;
1081     RootData RData(SU->NodeNum);
1082     RData.SubInstrCount = SU->getInstr()->isTransient() ? 0 : 1;
1083
1084     // If any predecessors are still in their own subtree, they either cannot be
1085     // joined or are large enough to remain separate. If this parent node's
1086     // total instruction count is not greater than a child subtree by at least
1087     // the subtree limit, then try to join it now since splitting subtrees is
1088     // only useful if multiple high-pressure paths are possible.
1089     unsigned InstrCount = R.DFSNodeData[SU->NodeNum].InstrCount;
1090     for (SUnit::const_pred_iterator
1091            PI = SU->Preds.begin(), PE = SU->Preds.end(); PI != PE; ++PI) {
1092       if (PI->getKind() != SDep::Data)
1093         continue;
1094       unsigned PredNum = PI->getSUnit()->NodeNum;
1095       if ((InstrCount - R.DFSNodeData[PredNum].InstrCount) < R.SubtreeLimit)
1096         joinPredSubtree(*PI, SU, /*CheckLimit=*/false);
1097
1098       // Either link or merge the TreeData entry from the child to the parent.
1099       if (R.DFSNodeData[PredNum].SubtreeID == PredNum) {
1100         // If the predecessor's parent is invalid, this is a tree edge and the
1101         // current node is the parent.
1102         if (RootSet[PredNum].ParentNodeID == SchedDFSResult::InvalidSubtreeID)
1103           RootSet[PredNum].ParentNodeID = SU->NodeNum;
1104       }
1105       else if (RootSet.count(PredNum)) {
1106         // The predecessor is not a root, but is still in the root set. This
1107         // must be the new parent that it was just joined to. Note that
1108         // RootSet[PredNum].ParentNodeID may either be invalid or may still be
1109         // set to the original parent.
1110         RData.SubInstrCount += RootSet[PredNum].SubInstrCount;
1111         RootSet.erase(PredNum);
1112       }
1113     }
1114     RootSet[SU->NodeNum] = RData;
1115   }
1116
1117   /// Called once for each tree edge after calling visitPostOrderNode on the
1118   /// predecessor. Increment the parent node's instruction count and
1119   /// preemptively join this subtree to its parent's if it is small enough.
1120   void visitPostorderEdge(const SDep &PredDep, const SUnit *Succ) {
1121     R.DFSNodeData[Succ->NodeNum].InstrCount
1122       += R.DFSNodeData[PredDep.getSUnit()->NodeNum].InstrCount;
1123     joinPredSubtree(PredDep, Succ);
1124   }
1125
1126   /// Add a connection for cross edges.
1127   void visitCrossEdge(const SDep &PredDep, const SUnit *Succ) {
1128     ConnectionPairs.push_back(std::make_pair(PredDep.getSUnit(), Succ));
1129   }
1130
1131   /// Set each node's subtree ID to the representative ID and record connections
1132   /// between trees.
1133   void finalize() {
1134     SubtreeClasses.compress();
1135     R.DFSTreeData.resize(SubtreeClasses.getNumClasses());
1136     assert(SubtreeClasses.getNumClasses() == RootSet.size()
1137            && "number of roots should match trees");
1138     for (SparseSet<RootData>::const_iterator
1139            RI = RootSet.begin(), RE = RootSet.end(); RI != RE; ++RI) {
1140       unsigned TreeID = SubtreeClasses[RI->NodeID];
1141       if (RI->ParentNodeID != SchedDFSResult::InvalidSubtreeID)
1142         R.DFSTreeData[TreeID].ParentTreeID = SubtreeClasses[RI->ParentNodeID];
1143       R.DFSTreeData[TreeID].SubInstrCount = RI->SubInstrCount;
1144       // Note that SubInstrCount may be greater than InstrCount if we joined
1145       // subtrees across a cross edge. InstrCount will be attributed to the
1146       // original parent, while SubInstrCount will be attributed to the joined
1147       // parent.
1148     }
1149     R.SubtreeConnections.resize(SubtreeClasses.getNumClasses());
1150     R.SubtreeConnectLevels.resize(SubtreeClasses.getNumClasses());
1151     DEBUG(dbgs() << R.getNumSubtrees() << " subtrees:\n");
1152     for (unsigned Idx = 0, End = R.DFSNodeData.size(); Idx != End; ++Idx) {
1153       R.DFSNodeData[Idx].SubtreeID = SubtreeClasses[Idx];
1154       DEBUG(dbgs() << "  SU(" << Idx << ") in tree "
1155             << R.DFSNodeData[Idx].SubtreeID << '\n');
1156     }
1157     for (std::vector<std::pair<const SUnit*, const SUnit*> >::const_iterator
1158            I = ConnectionPairs.begin(), E = ConnectionPairs.end();
1159          I != E; ++I) {
1160       unsigned PredTree = SubtreeClasses[I->first->NodeNum];
1161       unsigned SuccTree = SubtreeClasses[I->second->NodeNum];
1162       if (PredTree == SuccTree)
1163         continue;
1164       unsigned Depth = I->first->getDepth();
1165       addConnection(PredTree, SuccTree, Depth);
1166       addConnection(SuccTree, PredTree, Depth);
1167     }
1168   }
1169
1170 protected:
1171   /// Join the predecessor subtree with the successor that is its DFS
1172   /// parent. Apply some heuristics before joining.
1173   bool joinPredSubtree(const SDep &PredDep, const SUnit *Succ,
1174                        bool CheckLimit = true) {
1175     assert(PredDep.getKind() == SDep::Data && "Subtrees are for data edges");
1176
1177     // Check if the predecessor is already joined.
1178     const SUnit *PredSU = PredDep.getSUnit();
1179     unsigned PredNum = PredSU->NodeNum;
1180     if (R.DFSNodeData[PredNum].SubtreeID != PredNum)
1181       return false;
1182
1183     // Four is the magic number of successors before a node is considered a
1184     // pinch point.
1185     unsigned NumDataSucs = 0;
1186     for (SUnit::const_succ_iterator SI = PredSU->Succs.begin(),
1187            SE = PredSU->Succs.end(); SI != SE; ++SI) {
1188       if (SI->getKind() == SDep::Data) {
1189         if (++NumDataSucs >= 4)
1190           return false;
1191       }
1192     }
1193     if (CheckLimit && R.DFSNodeData[PredNum].InstrCount > R.SubtreeLimit)
1194       return false;
1195     R.DFSNodeData[PredNum].SubtreeID = Succ->NodeNum;
1196     SubtreeClasses.join(Succ->NodeNum, PredNum);
1197     return true;
1198   }
1199
1200   /// Called by finalize() to record a connection between trees.
1201   void addConnection(unsigned FromTree, unsigned ToTree, unsigned Depth) {
1202     if (!Depth)
1203       return;
1204
1205     do {
1206       SmallVectorImpl<SchedDFSResult::Connection> &Connections =
1207         R.SubtreeConnections[FromTree];
1208       for (SmallVectorImpl<SchedDFSResult::Connection>::iterator
1209              I = Connections.begin(), E = Connections.end(); I != E; ++I) {
1210         if (I->TreeID == ToTree) {
1211           I->Level = std::max(I->Level, Depth);
1212           return;
1213         }
1214       }
1215       Connections.push_back(SchedDFSResult::Connection(ToTree, Depth));
1216       FromTree = R.DFSTreeData[FromTree].ParentTreeID;
1217     } while (FromTree != SchedDFSResult::InvalidSubtreeID);
1218   }
1219 };
1220 } // namespace llvm
1221
1222 namespace {
1223 /// \brief Manage the stack used by a reverse depth-first search over the DAG.
1224 class SchedDAGReverseDFS {
1225   std::vector<std::pair<const SUnit*, SUnit::const_pred_iterator> > DFSStack;
1226 public:
1227   bool isComplete() const { return DFSStack.empty(); }
1228
1229   void follow(const SUnit *SU) {
1230     DFSStack.push_back(std::make_pair(SU, SU->Preds.begin()));
1231   }
1232   void advance() { ++DFSStack.back().second; }
1233
1234   const SDep *backtrack() {
1235     DFSStack.pop_back();
1236     return DFSStack.empty() ? 0 : llvm::prior(DFSStack.back().second);
1237   }
1238
1239   const SUnit *getCurr() const { return DFSStack.back().first; }
1240
1241   SUnit::const_pred_iterator getPred() const { return DFSStack.back().second; }
1242
1243   SUnit::const_pred_iterator getPredEnd() const {
1244     return getCurr()->Preds.end();
1245   }
1246 };
1247 } // anonymous
1248
1249 static bool hasDataSucc(const SUnit *SU) {
1250   for (SUnit::const_succ_iterator
1251          SI = SU->Succs.begin(), SE = SU->Succs.end(); SI != SE; ++SI) {
1252     if (SI->getKind() == SDep::Data && !SI->getSUnit()->isBoundaryNode())
1253       return true;
1254   }
1255   return false;
1256 }
1257
1258 /// Compute an ILP metric for all nodes in the subDAG reachable via depth-first
1259 /// search from this root.
1260 void SchedDFSResult::compute(ArrayRef<SUnit> SUnits) {
1261   if (!IsBottomUp)
1262     llvm_unreachable("Top-down ILP metric is unimplemnted");
1263
1264   SchedDFSImpl Impl(*this);
1265   for (ArrayRef<SUnit>::const_iterator
1266          SI = SUnits.begin(), SE = SUnits.end(); SI != SE; ++SI) {
1267     const SUnit *SU = &*SI;
1268     if (Impl.isVisited(SU) || hasDataSucc(SU))
1269       continue;
1270
1271     SchedDAGReverseDFS DFS;
1272     Impl.visitPreorder(SU);
1273     DFS.follow(SU);
1274     for (;;) {
1275       // Traverse the leftmost path as far as possible.
1276       while (DFS.getPred() != DFS.getPredEnd()) {
1277         const SDep &PredDep = *DFS.getPred();
1278         DFS.advance();
1279         // Ignore non-data edges.
1280         if (PredDep.getKind() != SDep::Data
1281             || PredDep.getSUnit()->isBoundaryNode()) {
1282           continue;
1283         }
1284         // An already visited edge is a cross edge, assuming an acyclic DAG.
1285         if (Impl.isVisited(PredDep.getSUnit())) {
1286           Impl.visitCrossEdge(PredDep, DFS.getCurr());
1287           continue;
1288         }
1289         Impl.visitPreorder(PredDep.getSUnit());
1290         DFS.follow(PredDep.getSUnit());
1291       }
1292       // Visit the top of the stack in postorder and backtrack.
1293       const SUnit *Child = DFS.getCurr();
1294       const SDep *PredDep = DFS.backtrack();
1295       Impl.visitPostorderNode(Child);
1296       if (PredDep)
1297         Impl.visitPostorderEdge(*PredDep, DFS.getCurr());
1298       if (DFS.isComplete())
1299         break;
1300     }
1301   }
1302   Impl.finalize();
1303 }
1304
1305 /// The root of the given SubtreeID was just scheduled. For all subtrees
1306 /// connected to this tree, record the depth of the connection so that the
1307 /// nearest connected subtrees can be prioritized.
1308 void SchedDFSResult::scheduleTree(unsigned SubtreeID) {
1309   for (SmallVectorImpl<Connection>::const_iterator
1310          I = SubtreeConnections[SubtreeID].begin(),
1311          E = SubtreeConnections[SubtreeID].end(); I != E; ++I) {
1312     SubtreeConnectLevels[I->TreeID] =
1313       std::max(SubtreeConnectLevels[I->TreeID], I->Level);
1314     DEBUG(dbgs() << "  Tree: " << I->TreeID
1315           << " @" << SubtreeConnectLevels[I->TreeID] << '\n');
1316   }
1317 }
1318
1319 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
1320 void ILPValue::print(raw_ostream &OS) const {
1321   OS << InstrCount << " / " << Length << " = ";
1322   if (!Length)
1323     OS << "BADILP";
1324   else
1325     OS << format("%g", ((double)InstrCount / Length));
1326 }
1327
1328 void ILPValue::dump() const {
1329   dbgs() << *this << '\n';
1330 }
1331
1332 namespace llvm {
1333
1334 raw_ostream &operator<<(raw_ostream &OS, const ILPValue &Val) {
1335   Val.print(OS);
1336   return OS;
1337 }
1338
1339 } // namespace llvm
1340 #endif // !NDEBUG || LLVM_ENABLE_DUMP