lib/CodeGen/ScheduleDAGInstrs.cpp

   1 //===---- ScheduleDAGInstrs.cpp - MachineInstr Rescheduling ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the ScheduleDAGInstrs class, which implements re-scheduling
  11 // of MachineInstrs.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "misched"
  16 #include "llvm/CodeGen/ScheduleDAGInstrs.h"
  17 #include "llvm/ADT/MapVector.h"
  18 #include "llvm/ADT/SmallPtrSet.h"
  19 #include "llvm/ADT/SmallSet.h"
  20 #include "llvm/Analysis/AliasAnalysis.h"
  21 #include "llvm/Analysis/ValueTracking.h"
  22 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  23 #include "llvm/CodeGen/MachineFunctionPass.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineMemOperand.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/PseudoSourceValue.h"
  28 #include "llvm/CodeGen/RegisterPressure.h"
  29 #include "llvm/CodeGen/ScheduleDFS.h"
  30 #include "llvm/IR/Operator.h"
  31 #include "llvm/MC/MCInstrItineraries.h"
  32 #include "llvm/Support/CommandLine.h"
  33 #include "llvm/Support/Debug.h"
  34 #include "llvm/Support/Format.h"
  35 #include "llvm/Support/raw_ostream.h"
  36 #include "llvm/Target/TargetInstrInfo.h"
  37 #include "llvm/Target/TargetMachine.h"
  38 #include "llvm/Target/TargetRegisterInfo.h"
  39 #include "llvm/Target/TargetSubtargetInfo.h"
  40 #include <queue>
  41
  42 using namespace llvm;
  43
  44 static cl::opt<bool> EnableAASchedMI("enable-aa-sched-mi", cl::Hidden,
  45     cl::ZeroOrMore, cl::init(false),
  46     cl::desc("Enable use of AA during MI GAD construction"));
  47
  48 static cl::opt<bool> UseTBAA("use-tbaa-in-sched-mi", cl::Hidden,
  49     cl::init(true), cl::desc("Enable use of TBAA during MI GAD construction"));
  50
  51 ScheduleDAGInstrs::ScheduleDAGInstrs(MachineFunction &mf,
  52                                      const MachineLoopInfo &mli,
  53                                      const MachineDominatorTree &mdt,
  54                                      bool IsPostRAFlag,
  55                                      bool RemoveKillFlags,
  56                                      LiveIntervals *lis)
  57   : ScheduleDAG(mf), MLI(mli), MDT(mdt), MFI(mf.getFrameInfo()), LIS(lis),
  58     IsPostRA(IsPostRAFlag), RemoveKillFlags(RemoveKillFlags),
  59     CanHandleTerminators(false), FirstDbgValue(nullptr) {
  60   assert((IsPostRA || LIS) && "PreRA scheduling requires LiveIntervals");
  61   DbgValues.clear();
  62   assert(!(IsPostRA && MRI.getNumVirtRegs()) &&
  63          "Virtual registers must be removed prior to PostRA scheduling");
  64
  65   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
  66   SchedModel.init(*ST.getSchedModel(), &ST, TII);
  67 }
  68
  69 /// getUnderlyingObjectFromInt - This is the function that does the work of
  70 /// looking through basic ptrtoint+arithmetic+inttoptr sequences.
  71 static const Value *getUnderlyingObjectFromInt(const Value *V) {
  72   do {
  73     if (const Operator *U = dyn_cast<Operator>(V)) {
  74       // If we find a ptrtoint, we can transfer control back to the
  75       // regular getUnderlyingObjectFromInt.
  76       if (U->getOpcode() == Instruction::PtrToInt)
  77         return U->getOperand(0);
  78       // If we find an add of a constant, a multiplied value, or a phi, it's
  79       // likely that the other operand will lead us to the base
  80       // object. We don't have to worry about the case where the
  81       // object address is somehow being computed by the multiply,
  82       // because our callers only care when the result is an
  83       // identifiable object.
  84       if (U->getOpcode() != Instruction::Add ||
  85           (!isa<ConstantInt>(U->getOperand(1)) &&
  86            Operator::getOpcode(U->getOperand(1)) != Instruction::Mul &&
  87            !isa<PHINode>(U->getOperand(1))))
  88         return V;
  89       V = U->getOperand(0);
  90     } else {
  91       return V;
  92     }
  93     assert(V->getType()->isIntegerTy() && "Unexpected operand type!");
  94   } while (1);
  95 }
  96
  97 /// getUnderlyingObjects - This is a wrapper around GetUnderlyingObjects
  98 /// and adds support for basic ptrtoint+arithmetic+inttoptr sequences.
  99 static void getUnderlyingObjects(const Value *V,
 100                                  SmallVectorImpl<Value *> &Objects) {
 101   SmallPtrSet<const Value *, 16> Visited;
 102   SmallVector<const Value *, 4> Working(1, V);
 103   do {
 104     V = Working.pop_back_val();
 105
 106     SmallVector<Value *, 4> Objs;
 107     GetUnderlyingObjects(const_cast<Value *>(V), Objs);
 108
 109     for (SmallVectorImpl<Value *>::iterator I = Objs.begin(), IE = Objs.end();
 110          I != IE; ++I) {
 111       V = *I;
 112       if (!Visited.insert(V))
 113         continue;
 114       if (Operator::getOpcode(V) == Instruction::IntToPtr) {
 115         const Value *O =
 116           getUnderlyingObjectFromInt(cast<User>(V)->getOperand(0));
 117         if (O->getType()->isPointerTy()) {
 118           Working.push_back(O);
 119           continue;
 120         }
 121       }
 122       Objects.push_back(const_cast<Value *>(V));
 123     }
 124   } while (!Working.empty());
 125 }
 126
 127 typedef PointerUnion<const Value *, const PseudoSourceValue *> ValueType;
 128 typedef SmallVector<PointerIntPair<ValueType, 1, bool>, 4>
 129 UnderlyingObjectsVector;
 130
 131 /// getUnderlyingObjectsForInstr - If this machine instr has memory reference
 132 /// information and it can be tracked to a normal reference to a known
 133 /// object, return the Value for that object.
 134 static void getUnderlyingObjectsForInstr(const MachineInstr *MI,
 135                                          const MachineFrameInfo *MFI,
 136                                          UnderlyingObjectsVector &Objects) {
 137   if (!MI->hasOneMemOperand() ||
 138       (!(*MI->memoperands_begin())->getValue() &&
 139        !(*MI->memoperands_begin())->getPseudoValue()) ||
 140       (*MI->memoperands_begin())->isVolatile())
 141     return;
 142
 143   if (const PseudoSourceValue *PSV =
 144       (*MI->memoperands_begin())->getPseudoValue()) {
 145     // For now, ignore PseudoSourceValues which may alias LLVM IR values
 146     // because the code that uses this function has no way to cope with
 147     // such aliases.
 148     if (!PSV->isAliased(MFI)) {
 149       bool MayAlias = PSV->mayAlias(MFI);
 150       Objects.push_back(UnderlyingObjectsVector::value_type(PSV, MayAlias));
 151     }
 152     return;
 153   }
 154
 155   const Value *V = (*MI->memoperands_begin())->getValue();
 156   if (!V)
 157     return;
 158
 159   SmallVector<Value *, 4> Objs;
 160   getUnderlyingObjects(V, Objs);
 161
 162   for (SmallVectorImpl<Value *>::iterator I = Objs.begin(), IE = Objs.end();
 163          I != IE; ++I) {
 164     V = *I;
 165
 166     if (!isIdentifiedObject(V)) {
 167       Objects.clear();
 168       return;
 169     }
 170
 171     Objects.push_back(UnderlyingObjectsVector::value_type(V, true));
 172   }
 173 }
 174
 175 void ScheduleDAGInstrs::startBlock(MachineBasicBlock *bb) {
 176   BB = bb;
 177 }
 178
 179 void ScheduleDAGInstrs::finishBlock() {
 180   // Subclasses should no longer refer to the old block.
 181   BB = nullptr;
 182 }
 183
 184 /// Initialize the DAG and common scheduler state for the current scheduling
 185 /// region. This does not actually create the DAG, only clears it. The
 186 /// scheduling driver may call BuildSchedGraph multiple times per scheduling
 187 /// region.
 188 void ScheduleDAGInstrs::enterRegion(MachineBasicBlock *bb,
 189                                     MachineBasicBlock::iterator begin,
 190                                     MachineBasicBlock::iterator end,
 191                                     unsigned regioninstrs) {
 192   assert(bb == BB && "startBlock should set BB");
 193   RegionBegin = begin;
 194   RegionEnd = end;
 195   NumRegionInstrs = regioninstrs;
 196 }
 197
 198 /// Close the current scheduling region. Don't clear any state in case the
 199 /// driver wants to refer to the previous scheduling region.
 200 void ScheduleDAGInstrs::exitRegion() {
 201   // Nothing to do.
 202 }
 203
 204 /// addSchedBarrierDeps - Add dependencies from instructions in the current
 205 /// list of instructions being scheduled to scheduling barrier by adding
 206 /// the exit SU to the register defs and use list. This is because we want to
 207 /// make sure instructions which define registers that are either used by
 208 /// the terminator or are live-out are properly scheduled. This is
 209 /// especially important when the definition latency of the return value(s)
 210 /// are too high to be hidden by the branch or when the liveout registers
 211 /// used by instructions in the fallthrough block.
 212 void ScheduleDAGInstrs::addSchedBarrierDeps() {
 213   MachineInstr *ExitMI = RegionEnd != BB->end() ? &*RegionEnd : nullptr;
 214   ExitSU.setInstr(ExitMI);
 215   bool AllDepKnown = ExitMI &&
 216     (ExitMI->isCall() || ExitMI->isBarrier());
 217   if (ExitMI && AllDepKnown) {
 218     // If it's a call or a barrier, add dependencies on the defs and uses of
 219     // instruction.
 220     for (unsigned i = 0, e = ExitMI->getNumOperands(); i != e; ++i) {
 221       const MachineOperand &MO = ExitMI->getOperand(i);
 222       if (!MO.isReg() || MO.isDef()) continue;
 223       unsigned Reg = MO.getReg();
 224       if (Reg == 0) continue;
 225
 226       if (TRI->isPhysicalRegister(Reg))
 227         Uses.insert(PhysRegSUOper(&ExitSU, -1, Reg));
 228       else {
 229         assert(!IsPostRA && "Virtual register encountered after regalloc.");
 230         if (MO.readsReg()) // ignore undef operands
 231           addVRegUseDeps(&ExitSU, i);
 232       }
 233     }
 234   } else {
 235     // For others, e.g. fallthrough, conditional branch, assume the exit
 236     // uses all the registers that are livein to the successor blocks.
 237     assert(Uses.empty() && "Uses in set before adding deps?");
 238     for (MachineBasicBlock::succ_iterator SI = BB->succ_begin(),
 239            SE = BB->succ_end(); SI != SE; ++SI)
 240       for (MachineBasicBlock::livein_iterator I = (*SI)->livein_begin(),
 241              E = (*SI)->livein_end(); I != E; ++I) {
 242         unsigned Reg = *I;
 243         if (!Uses.contains(Reg))
 244           Uses.insert(PhysRegSUOper(&ExitSU, -1, Reg));
 245       }
 246   }
 247 }
 248
 249 /// MO is an operand of SU's instruction that defines a physical register. Add
 250 /// data dependencies from SU to any uses of the physical register.
 251 void ScheduleDAGInstrs::addPhysRegDataDeps(SUnit *SU, unsigned OperIdx) {
 252   const MachineOperand &MO = SU->getInstr()->getOperand(OperIdx);
 253   assert(MO.isDef() && "expect physreg def");
 254
 255   // Ask the target if address-backscheduling is desirable, and if so how much.
 256   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 257
 258   for (MCRegAliasIterator Alias(MO.getReg(), TRI, true);
 259        Alias.isValid(); ++Alias) {
 260     if (!Uses.contains(*Alias))
 261       continue;
 262     for (Reg2SUnitsMap::iterator I = Uses.find(*Alias); I != Uses.end(); ++I) {
 263       SUnit *UseSU = I->SU;
 264       if (UseSU == SU)
 265         continue;
 266
 267       // Adjust the dependence latency using operand def/use information,
 268       // then allow the target to perform its own adjustments.
 269       int UseOp = I->OpIdx;
 270       MachineInstr *RegUse = nullptr;
 271       SDep Dep;
 272       if (UseOp < 0)
 273         Dep = SDep(SU, SDep::Artificial);
 274       else {
 275         // Set the hasPhysRegDefs only for physreg defs that have a use within
 276         // the scheduling region.
 277         SU->hasPhysRegDefs = true;
 278         Dep = SDep(SU, SDep::Data, *Alias);
 279         RegUse = UseSU->getInstr();
 280       }
 281       Dep.setLatency(
 282         SchedModel.computeOperandLatency(SU->getInstr(), OperIdx, RegUse,
 283                                          UseOp));
 284
 285       ST.adjustSchedDependency(SU, UseSU, Dep);
 286       UseSU->addPred(Dep);
 287     }
 288   }
 289 }
 290
 291 /// addPhysRegDeps - Add register dependencies (data, anti, and output) from
 292 /// this SUnit to following instructions in the same scheduling region that
 293 /// depend the physical register referenced at OperIdx.
 294 void ScheduleDAGInstrs::addPhysRegDeps(SUnit *SU, unsigned OperIdx) {
 295   MachineInstr *MI = SU->getInstr();
 296   MachineOperand &MO = MI->getOperand(OperIdx);
 297
 298   // Optionally add output and anti dependencies. For anti
 299   // dependencies we use a latency of 0 because for a multi-issue
 300   // target we want to allow the defining instruction to issue
 301   // in the same cycle as the using instruction.
 302   // TODO: Using a latency of 1 here for output dependencies assumes
 303   //       there's no cost for reusing registers.
 304   SDep::Kind Kind = MO.isUse() ? SDep::Anti : SDep::Output;
 305   for (MCRegAliasIterator Alias(MO.getReg(), TRI, true);
 306        Alias.isValid(); ++Alias) {
 307     if (!Defs.contains(*Alias))
 308       continue;
 309     for (Reg2SUnitsMap::iterator I = Defs.find(*Alias); I != Defs.end(); ++I) {
 310       SUnit *DefSU = I->SU;
 311       if (DefSU == &ExitSU)
 312         continue;
 313       if (DefSU != SU &&
 314           (Kind != SDep::Output || !MO.isDead() ||
 315            !DefSU->getInstr()->registerDefIsDead(*Alias))) {
 316         if (Kind == SDep::Anti)
 317           DefSU->addPred(SDep(SU, Kind, /*Reg=*/*Alias));
 318         else {
 319           SDep Dep(SU, Kind, /*Reg=*/*Alias);
 320           Dep.setLatency(
 321             SchedModel.computeOutputLatency(MI, OperIdx, DefSU->getInstr()));
 322           DefSU->addPred(Dep);
 323         }
 324       }
 325     }
 326   }
 327
 328   if (!MO.isDef()) {
 329     SU->hasPhysRegUses = true;
 330     // Either insert a new Reg2SUnits entry with an empty SUnits list, or
 331     // retrieve the existing SUnits list for this register's uses.
 332     // Push this SUnit on the use list.
 333     Uses.insert(PhysRegSUOper(SU, OperIdx, MO.getReg()));
 334     if (RemoveKillFlags)
 335       MO.setIsKill(false);
 336   }
 337   else {
 338     addPhysRegDataDeps(SU, OperIdx);
 339     unsigned Reg = MO.getReg();
 340
 341     // clear this register's use list
 342     if (Uses.contains(Reg))
 343       Uses.eraseAll(Reg);
 344
 345     if (!MO.isDead()) {
 346       Defs.eraseAll(Reg);
 347     } else if (SU->isCall) {
 348       // Calls will not be reordered because of chain dependencies (see
 349       // below). Since call operands are dead, calls may continue to be added
 350       // to the DefList making dependence checking quadratic in the size of
 351       // the block. Instead, we leave only one call at the back of the
 352       // DefList.
 353       Reg2SUnitsMap::RangePair P = Defs.equal_range(Reg);
 354       Reg2SUnitsMap::iterator B = P.first;
 355       Reg2SUnitsMap::iterator I = P.second;
 356       for (bool isBegin = I == B; !isBegin; /* empty */) {
 357         isBegin = (--I) == B;
 358         if (!I->SU->isCall)
 359           break;
 360         I = Defs.erase(I);
 361       }
 362     }
 363
 364     // Defs are pushed in the order they are visited and never reordered.
 365     Defs.insert(PhysRegSUOper(SU, OperIdx, Reg));
 366   }
 367 }
 368
 369 /// addVRegDefDeps - Add register output and data dependencies from this SUnit
 370 /// to instructions that occur later in the same scheduling region if they read
 371 /// from or write to the virtual register defined at OperIdx.
 372 ///
 373 /// TODO: Hoist loop induction variable increments. This has to be
 374 /// reevaluated. Generally, IV scheduling should be done before coalescing.
 375 void ScheduleDAGInstrs::addVRegDefDeps(SUnit *SU, unsigned OperIdx) {
 376   const MachineInstr *MI = SU->getInstr();
 377   unsigned Reg = MI->getOperand(OperIdx).getReg();
 378
 379   // Singly defined vregs do not have output/anti dependencies.
 380   // The current operand is a def, so we have at least one.
 381   // Check here if there are any others...
 382   if (MRI.hasOneDef(Reg))
 383     return;
 384
 385   // Add output dependence to the next nearest def of this vreg.
 386   //
 387   // Unless this definition is dead, the output dependence should be
 388   // transitively redundant with antidependencies from this definition's
 389   // uses. We're conservative for now until we have a way to guarantee the uses
 390   // are not eliminated sometime during scheduling. The output dependence edge
 391   // is also useful if output latency exceeds def-use latency.
 392   VReg2SUnitMap::iterator DefI = VRegDefs.find(Reg);
 393   if (DefI == VRegDefs.end())
 394     VRegDefs.insert(VReg2SUnit(Reg, SU));
 395   else {
 396     SUnit *DefSU = DefI->SU;
 397     if (DefSU != SU && DefSU != &ExitSU) {
 398       SDep Dep(SU, SDep::Output, Reg);
 399       Dep.setLatency(
 400         SchedModel.computeOutputLatency(MI, OperIdx, DefSU->getInstr()));
 401       DefSU->addPred(Dep);
 402     }
 403     DefI->SU = SU;
 404   }
 405 }
 406
 407 /// addVRegUseDeps - Add a register data dependency if the instruction that
 408 /// defines the virtual register used at OperIdx is mapped to an SUnit. Add a
 409 /// register antidependency from this SUnit to instructions that occur later in
 410 /// the same scheduling region if they write the virtual register.
 411 ///
 412 /// TODO: Handle ExitSU "uses" properly.
 413 void ScheduleDAGInstrs::addVRegUseDeps(SUnit *SU, unsigned OperIdx) {
 414   MachineInstr *MI = SU->getInstr();
 415   unsigned Reg = MI->getOperand(OperIdx).getReg();
 416
 417   // Record this local VReg use.
 418   VReg2UseMap::iterator UI = VRegUses.find(Reg);
 419   for (; UI != VRegUses.end(); ++UI) {
 420     if (UI->SU == SU)
 421       break;
 422   }
 423   if (UI == VRegUses.end())
 424     VRegUses.insert(VReg2SUnit(Reg, SU));
 425
 426   // Lookup this operand's reaching definition.
 427   assert(LIS && "vreg dependencies requires LiveIntervals");
 428   LiveQueryResult LRQ
 429     = LIS->getInterval(Reg).Query(LIS->getInstructionIndex(MI));
 430   VNInfo *VNI = LRQ.valueIn();
 431
 432   // VNI will be valid because MachineOperand::readsReg() is checked by caller.
 433   assert(VNI && "No value to read by operand");
 434   MachineInstr *Def = LIS->getInstructionFromIndex(VNI->def);
 435   // Phis and other noninstructions (after coalescing) have a NULL Def.
 436   if (Def) {
 437     SUnit *DefSU = getSUnit(Def);
 438     if (DefSU) {
 439       // The reaching Def lives within this scheduling region.
 440       // Create a data dependence.
 441       SDep dep(DefSU, SDep::Data, Reg);
 442       // Adjust the dependence latency using operand def/use information, then
 443       // allow the target to perform its own adjustments.
 444       int DefOp = Def->findRegisterDefOperandIdx(Reg);
 445       dep.setLatency(SchedModel.computeOperandLatency(Def, DefOp, MI, OperIdx));
 446
 447       const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 448       ST.adjustSchedDependency(DefSU, SU, const_cast<SDep &>(dep));
 449       SU->addPred(dep);
 450     }
 451   }
 452
 453   // Add antidependence to the following def of the vreg it uses.
 454   VReg2SUnitMap::iterator DefI = VRegDefs.find(Reg);
 455   if (DefI != VRegDefs.end() && DefI->SU != SU)
 456     DefI->SU->addPred(SDep(SU, SDep::Anti, Reg));
 457 }
 458
 459 /// Return true if MI is an instruction we are unable to reason about
 460 /// (like a call or something with unmodeled side effects).
 461 static inline bool isGlobalMemoryObject(AliasAnalysis *AA, MachineInstr *MI) {
 462   if (MI->isCall() || MI->hasUnmodeledSideEffects() ||
 463       (MI->hasOrderedMemoryRef() &&
 464        (!MI->mayLoad() || !MI->isInvariantLoad(AA))))
 465     return true;
 466   return false;
 467 }
 468
 469 // This MI might have either incomplete info, or known to be unsafe
 470 // to deal with (i.e. volatile object).
 471 static inline bool isUnsafeMemoryObject(MachineInstr *MI,
 472                                         const MachineFrameInfo *MFI) {
 473   if (!MI || MI->memoperands_empty())
 474     return true;
 475   // We purposefully do no check for hasOneMemOperand() here
 476   // in hope to trigger an assert downstream in order to
 477   // finish implementation.
 478   if ((*MI->memoperands_begin())->isVolatile() ||
 479        MI->hasUnmodeledSideEffects())
 480     return true;
 481
 482   if ((*MI->memoperands_begin())->getPseudoValue()) {
 483     // Similarly to getUnderlyingObjectForInstr:
 484     // For now, ignore PseudoSourceValues which may alias LLVM IR values
 485     // because the code that uses this function has no way to cope with
 486     // such aliases.
 487     return true;
 488   }
 489
 490   const Value *V = (*MI->memoperands_begin())->getValue();
 491   if (!V)
 492     return true;
 493
 494   SmallVector<Value *, 4> Objs;
 495   getUnderlyingObjects(V, Objs);
 496   for (SmallVectorImpl<Value *>::iterator I = Objs.begin(),
 497          IE = Objs.end(); I != IE; ++I) {
 498     // Does this pointer refer to a distinct and identifiable object?
 499     if (!isIdentifiedObject(*I))
 500       return true;
 501   }
 502
 503   return false;
 504 }
 505
 506 /// This returns true if the two MIs need a chain edge betwee them.
 507 /// If these are not even memory operations, we still may need
 508 /// chain deps between them. The question really is - could
 509 /// these two MIs be reordered during scheduling from memory dependency
 510 /// point of view.
 511 static bool MIsNeedChainEdge(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 512                              MachineInstr *MIa,
 513                              MachineInstr *MIb) {
 514   // Cover a trivial case - no edge is need to itself.
 515   if (MIa == MIb)
 516     return false;
 517
 518   // FIXME: Need to handle multiple memory operands to support all targets.
 519   if (!MIa->hasOneMemOperand() || !MIb->hasOneMemOperand())
 520     return true;
 521
 522   if (isUnsafeMemoryObject(MIa, MFI) || isUnsafeMemoryObject(MIb, MFI))
 523     return true;
 524
 525   // If we are dealing with two "normal" loads, we do not need an edge
 526   // between them - they could be reordered.
 527   if (!MIa->mayStore() && !MIb->mayStore())
 528     return false;
 529
 530   // To this point analysis is generic. From here on we do need AA.
 531   if (!AA)
 532     return true;
 533
 534   MachineMemOperand *MMOa = *MIa->memoperands_begin();
 535   MachineMemOperand *MMOb = *MIb->memoperands_begin();
 536
 537   if (!MMOa->getValue() || !MMOb->getValue())
 538     return true;
 539
 540   // The following interface to AA is fashioned after DAGCombiner::isAlias
 541   // and operates with MachineMemOperand offset with some important
 542   // assumptions:
 543   //   - LLVM fundamentally assumes flat address spaces.
 544   //   - MachineOperand offset can *only* result from legalization and
 545   //     cannot affect queries other than the trivial case of overlap
 546   //     checking.
 547   //   - These offsets never wrap and never step outside
 548   //     of allocated objects.
 549   //   - There should never be any negative offsets here.
 550   //
 551   // FIXME: Modify API to hide this math from "user"
 552   // FIXME: Even before we go to AA we can reason locally about some
 553   // memory objects. It can save compile time, and possibly catch some
 554   // corner cases not currently covered.
 555
 556   assert ((MMOa->getOffset() >= 0) && "Negative MachineMemOperand offset");
 557   assert ((MMOb->getOffset() >= 0) && "Negative MachineMemOperand offset");
 558
 559   int64_t MinOffset = std::min(MMOa->getOffset(), MMOb->getOffset());
 560   int64_t Overlapa = MMOa->getSize() + MMOa->getOffset() - MinOffset;
 561   int64_t Overlapb = MMOb->getSize() + MMOb->getOffset() - MinOffset;
 562
 563   AliasAnalysis::AliasResult AAResult = AA->alias(
 564       AliasAnalysis::Location(MMOa->getValue(), Overlapa,
 565                               UseTBAA ? MMOa->getTBAAInfo() : nullptr),
 566       AliasAnalysis::Location(MMOb->getValue(), Overlapb,
 567                               UseTBAA ? MMOb->getTBAAInfo() : nullptr));
 568
 569   return (AAResult != AliasAnalysis::NoAlias);
 570 }
 571
 572 /// This recursive function iterates over chain deps of SUb looking for
 573 /// "latest" node that needs a chain edge to SUa.
 574 static unsigned
 575 iterateChainSucc(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 576                  SUnit *SUa, SUnit *SUb, SUnit *ExitSU, unsigned *Depth,
 577                  SmallPtrSet<const SUnit*, 16> &Visited) {
 578   if (!SUa || !SUb || SUb == ExitSU)
 579     return *Depth;
 580
 581   // Remember visited nodes.
 582   if (!Visited.insert(SUb))
 583       return *Depth;
 584   // If there is _some_ dependency already in place, do not
 585   // descend any further.
 586   // TODO: Need to make sure that if that dependency got eliminated or ignored
 587   // for any reason in the future, we would not violate DAG topology.
 588   // Currently it does not happen, but makes an implicit assumption about
 589   // future implementation.
 590   //
 591   // Independently, if we encounter node that is some sort of global
 592   // object (like a call) we already have full set of dependencies to it
 593   // and we can stop descending.
 594   if (SUa->isSucc(SUb) ||
 595       isGlobalMemoryObject(AA, SUb->getInstr()))
 596     return *Depth;
 597
 598   // If we do need an edge, or we have exceeded depth budget,
 599   // add that edge to the predecessors chain of SUb,
 600   // and stop descending.
 601   if (*Depth > 200 ||
 602       MIsNeedChainEdge(AA, MFI, SUa->getInstr(), SUb->getInstr())) {
 603     SUb->addPred(SDep(SUa, SDep::MayAliasMem));
 604     return *Depth;
 605   }
 606   // Track current depth.
 607   (*Depth)++;
 608   // Iterate over chain dependencies only.
 609   for (SUnit::const_succ_iterator I = SUb->Succs.begin(), E = SUb->Succs.end();
 610        I != E; ++I)
 611     if (I->isCtrl())
 612       iterateChainSucc (AA, MFI, SUa, I->getSUnit(), ExitSU, Depth, Visited);
 613   return *Depth;
 614 }
 615
 616 /// This function assumes that "downward" from SU there exist
 617 /// tail/leaf of already constructed DAG. It iterates downward and
 618 /// checks whether SU can be aliasing any node dominated
 619 /// by it.
 620 static void adjustChainDeps(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 621                             SUnit *SU, SUnit *ExitSU, std::set<SUnit *> &CheckList,
 622                             unsigned LatencyToLoad) {
 623   if (!SU)
 624     return;
 625
 626   SmallPtrSet<const SUnit*, 16> Visited;
 627   unsigned Depth = 0;
 628
 629   for (std::set<SUnit *>::iterator I = CheckList.begin(), IE = CheckList.end();
 630        I != IE; ++I) {
 631     if (SU == *I)
 632       continue;
 633     if (MIsNeedChainEdge(AA, MFI, SU->getInstr(), (*I)->getInstr())) {
 634       SDep Dep(SU, SDep::MayAliasMem);
 635       Dep.setLatency(((*I)->getInstr()->mayLoad()) ? LatencyToLoad : 0);
 636       (*I)->addPred(Dep);
 637     }
 638     // Now go through all the chain successors and iterate from them.
 639     // Keep track of visited nodes.
 640     for (SUnit::const_succ_iterator J = (*I)->Succs.begin(),
 641          JE = (*I)->Succs.end(); J != JE; ++J)
 642       if (J->isCtrl())
 643         iterateChainSucc (AA, MFI, SU, J->getSUnit(),
 644                           ExitSU, &Depth, Visited);
 645   }
 646 }
 647
 648 /// Check whether two objects need a chain edge, if so, add it
 649 /// otherwise remember the rejected SU.
 650 static inline
 651 void addChainDependency (AliasAnalysis *AA, const MachineFrameInfo *MFI,
 652                          SUnit *SUa, SUnit *SUb,
 653                          std::set<SUnit *> &RejectList,
 654                          unsigned TrueMemOrderLatency = 0,
 655                          bool isNormalMemory = false) {
 656   // If this is a false dependency,
 657   // do not add the edge, but rememeber the rejected node.
 658   if (!AA || MIsNeedChainEdge(AA, MFI, SUa->getInstr(), SUb->getInstr())) {
 659     SDep Dep(SUa, isNormalMemory ? SDep::MayAliasMem : SDep::Barrier);
 660     Dep.setLatency(TrueMemOrderLatency);
 661     SUb->addPred(Dep);
 662   }
 663   else {
 664     // Duplicate entries should be ignored.
 665     RejectList.insert(SUb);
 666     DEBUG(dbgs() << "\tReject chain dep between SU("
 667           << SUa->NodeNum << ") and SU("
 668           << SUb->NodeNum << ")\n");
 669   }
 670 }
 671
 672 /// Create an SUnit for each real instruction, numbered in top-down toplological
 673 /// order. The instruction order A < B, implies that no edge exists from B to A.
 674 ///
 675 /// Map each real instruction to its SUnit.
 676 ///
 677 /// After initSUnits, the SUnits vector cannot be resized and the scheduler may
 678 /// hang onto SUnit pointers. We may relax this in the future by using SUnit IDs
 679 /// instead of pointers.
 680 ///
 681 /// MachineScheduler relies on initSUnits numbering the nodes by their order in
 682 /// the original instruction list.
 683 void ScheduleDAGInstrs::initSUnits() {
 684   // We'll be allocating one SUnit for each real instruction in the region,
 685   // which is contained within a basic block.
 686   SUnits.reserve(NumRegionInstrs);
 687
 688   for (MachineBasicBlock::iterator I = RegionBegin; I != RegionEnd; ++I) {
 689     MachineInstr *MI = I;
 690     if (MI->isDebugValue())
 691       continue;
 692
 693     SUnit *SU = newSUnit(MI);
 694     MISUnitMap[MI] = SU;
 695
 696     SU->isCall = MI->isCall();
 697     SU->isCommutable = MI->isCommutable();
 698
 699     // Assign the Latency field of SU using target-provided information.
 700     SU->Latency = SchedModel.computeInstrLatency(SU->getInstr());
 701
 702     // If this SUnit uses an unbuffered resource, mark it as such.
 703     // These resources are used for in-order execution pipelines within an
 704     // out-of-order core and are identified by BufferSize=1. BufferSize=0 is
 705     // used for dispatch/issue groups and is not considered here.
 706     if (SchedModel.hasInstrSchedModel()) {
 707       const MCSchedClassDesc *SC = getSchedClass(SU);
 708       for (TargetSchedModel::ProcResIter
 709              PI = SchedModel.getWriteProcResBegin(SC),
 710              PE = SchedModel.getWriteProcResEnd(SC); PI != PE; ++PI) {
 711         switch (SchedModel.getProcResource(PI->ProcResourceIdx)->BufferSize) {
 712         case 0:
 713           SU->hasReservedResource = true;
 714           break;
 715         case 1:
 716           SU->isUnbuffered = true;
 717           break;
 718         default:
 719           break;
 720         }
 721       }
 722     }
 723   }
 724 }
 725
 726 /// If RegPressure is non-null, compute register pressure as a side effect. The
 727 /// DAG builder is an efficient place to do it because it already visits
 728 /// operands.
 729 void ScheduleDAGInstrs::buildSchedGraph(AliasAnalysis *AA,
 730                                         RegPressureTracker *RPTracker,
 731                                         PressureDiffs *PDiffs) {
 732   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 733   bool UseAA = EnableAASchedMI.getNumOccurrences() > 0 ? EnableAASchedMI
 734                                                        : ST.useAA();
 735   AliasAnalysis *AAForDep = UseAA ? AA : nullptr;
 736
 737   MISUnitMap.clear();
 738   ScheduleDAG::clearDAG();
 739
 740   // Create an SUnit for each real instruction.
 741   initSUnits();
 742
 743   if (PDiffs)
 744     PDiffs->init(SUnits.size());
 745
 746   // We build scheduling units by walking a block's instruction list from bottom
 747   // to top.
 748
 749   // Remember where a generic side-effecting instruction is as we procede.
 750   SUnit *BarrierChain = nullptr, *AliasChain = nullptr;
 751
 752   // Memory references to specific known memory locations are tracked
 753   // so that they can be given more precise dependencies. We track
 754   // separately the known memory locations that may alias and those
 755   // that are known not to alias
 756   MapVector<ValueType, std::vector<SUnit *> > AliasMemDefs, NonAliasMemDefs;
 757   MapVector<ValueType, std::vector<SUnit *> > AliasMemUses, NonAliasMemUses;
 758   std::set<SUnit*> RejectMemNodes;
 759
 760   // Remove any stale debug info; sometimes BuildSchedGraph is called again
 761   // without emitting the info from the previous call.
 762   DbgValues.clear();
 763   FirstDbgValue = nullptr;
 764
 765   assert(Defs.empty() && Uses.empty() &&
 766          "Only BuildGraph should update Defs/Uses");
 767   Defs.setUniverse(TRI->getNumRegs());
 768   Uses.setUniverse(TRI->getNumRegs());
 769
 770   assert(VRegDefs.empty() && "Only BuildSchedGraph may access VRegDefs");
 771   VRegUses.clear();
 772   VRegDefs.setUniverse(MRI.getNumVirtRegs());
 773   VRegUses.setUniverse(MRI.getNumVirtRegs());
 774
 775   // Model data dependencies between instructions being scheduled and the
 776   // ExitSU.
 777   addSchedBarrierDeps();
 778
 779   // Walk the list of instructions, from bottom moving up.
 780   MachineInstr *DbgMI = nullptr;
 781   for (MachineBasicBlock::iterator MII = RegionEnd, MIE = RegionBegin;
 782        MII != MIE; --MII) {
 783     MachineInstr *MI = std::prev(MII);
 784     if (MI && DbgMI) {
 785       DbgValues.push_back(std::make_pair(DbgMI, MI));
 786       DbgMI = nullptr;
 787     }
 788
 789     if (MI->isDebugValue()) {
 790       DbgMI = MI;
 791       continue;
 792     }
 793     SUnit *SU = MISUnitMap[MI];
 794     assert(SU && "No SUnit mapped to this MI");
 795
 796     if (RPTracker) {
 797       PressureDiff *PDiff = PDiffs ? &(*PDiffs)[SU->NodeNum] : nullptr;
 798       RPTracker->recede(/*LiveUses=*/nullptr, PDiff);
 799       assert(RPTracker->getPos() == std::prev(MII) &&
 800              "RPTracker can't find MI");
 801     }
 802
 803     assert(
 804         (CanHandleTerminators || (!MI->isTerminator() && !MI->isPosition())) &&
 805         "Cannot schedule terminators or labels!");
 806
 807     // Add register-based dependencies (data, anti, and output).
 808     bool HasVRegDef = false;
 809     for (unsigned j = 0, n = MI->getNumOperands(); j != n; ++j) {
 810       const MachineOperand &MO = MI->getOperand(j);
 811       if (!MO.isReg()) continue;
 812       unsigned Reg = MO.getReg();
 813       if (Reg == 0) continue;
 814
 815       if (TRI->isPhysicalRegister(Reg))
 816         addPhysRegDeps(SU, j);
 817       else {
 818         assert(!IsPostRA && "Virtual register encountered!");
 819         if (MO.isDef()) {
 820           HasVRegDef = true;
 821           addVRegDefDeps(SU, j);
 822         }
 823         else if (MO.readsReg()) // ignore undef operands
 824           addVRegUseDeps(SU, j);
 825       }
 826     }
 827     // If we haven't seen any uses in this scheduling region, create a
 828     // dependence edge to ExitSU to model the live-out latency. This is required
 829     // for vreg defs with no in-region use, and prefetches with no vreg def.
 830     //
 831     // FIXME: NumDataSuccs would be more precise than NumSuccs here. This
 832     // check currently relies on being called before adding chain deps.
 833     if (SU->NumSuccs == 0 && SU->Latency > 1
 834         && (HasVRegDef || MI->mayLoad())) {
 835       SDep Dep(SU, SDep::Artificial);
 836       Dep.setLatency(SU->Latency - 1);
 837       ExitSU.addPred(Dep);
 838     }
 839
 840     // Add chain dependencies.
 841     // Chain dependencies used to enforce memory order should have
 842     // latency of 0 (except for true dependency of Store followed by
 843     // aliased Load... we estimate that with a single cycle of latency
 844     // assuming the hardware will bypass)
 845     // Note that isStoreToStackSlot and isLoadFromStackSLot are not usable
 846     // after stack slots are lowered to actual addresses.
 847     // TODO: Use an AliasAnalysis and do real alias-analysis queries, and
 848     // produce more precise dependence information.
 849     unsigned TrueMemOrderLatency = MI->mayStore() ? 1 : 0;
 850     if (isGlobalMemoryObject(AA, MI)) {
 851       // Be conservative with these and add dependencies on all memory
 852       // references, even those that are known to not alias.
 853       for (MapVector<ValueType, std::vector<SUnit *> >::iterator I =
 854              NonAliasMemDefs.begin(), E = NonAliasMemDefs.end(); I != E; ++I) {
 855         for (unsigned i = 0, e = I->second.size(); i != e; ++i) {
 856           I->second[i]->addPred(SDep(SU, SDep::Barrier));
 857         }
 858       }
 859       for (MapVector<ValueType, std::vector<SUnit *> >::iterator I =
 860              NonAliasMemUses.begin(), E = NonAliasMemUses.end(); I != E; ++I) {
 861         for (unsigned i = 0, e = I->second.size(); i != e; ++i) {
 862           SDep Dep(SU, SDep::Barrier);
 863           Dep.setLatency(TrueMemOrderLatency);
 864           I->second[i]->addPred(Dep);
 865         }
 866       }
 867       // Add SU to the barrier chain.
 868       if (BarrierChain)
 869         BarrierChain->addPred(SDep(SU, SDep::Barrier));
 870       BarrierChain = SU;
 871       // This is a barrier event that acts as a pivotal node in the DAG,
 872       // so it is safe to clear list of exposed nodes.
 873       adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 874                       TrueMemOrderLatency);
 875       RejectMemNodes.clear();
 876       NonAliasMemDefs.clear();
 877       NonAliasMemUses.clear();
 878
 879       // fall-through
 880     new_alias_chain:
 881       // Chain all possibly aliasing memory references though SU.
 882       if (AliasChain) {
 883         unsigned ChainLatency = 0;
 884         if (AliasChain->getInstr()->mayLoad())
 885           ChainLatency = TrueMemOrderLatency;
 886         addChainDependency(AAForDep, MFI, SU, AliasChain, RejectMemNodes,
 887                            ChainLatency);
 888       }
 889       AliasChain = SU;
 890       for (unsigned k = 0, m = PendingLoads.size(); k != m; ++k)
 891         addChainDependency(AAForDep, MFI, SU, PendingLoads[k], RejectMemNodes,
 892                            TrueMemOrderLatency);
 893       for (MapVector<ValueType, std::vector<SUnit *> >::iterator I =
 894            AliasMemDefs.begin(), E = AliasMemDefs.end(); I != E; ++I) {
 895         for (unsigned i = 0, e = I->second.size(); i != e; ++i)
 896           addChainDependency(AAForDep, MFI, SU, I->second[i], RejectMemNodes);
 897       }
 898       for (MapVector<ValueType, std::vector<SUnit *> >::iterator I =
 899            AliasMemUses.begin(), E = AliasMemUses.end(); I != E; ++I) {
 900         for (unsigned i = 0, e = I->second.size(); i != e; ++i)
 901           addChainDependency(AAForDep, MFI, SU, I->second[i], RejectMemNodes,
 902                              TrueMemOrderLatency);
 903       }
 904       adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 905                       TrueMemOrderLatency);
 906       PendingLoads.clear();
 907       AliasMemDefs.clear();
 908       AliasMemUses.clear();
 909     } else if (MI->mayStore()) {
 910       UnderlyingObjectsVector Objs;
 911       getUnderlyingObjectsForInstr(MI, MFI, Objs);
 912
 913       if (Objs.empty()) {
 914         // Treat all other stores conservatively.
 915         goto new_alias_chain;
 916       }
 917
 918       bool MayAlias = false;
 919       for (UnderlyingObjectsVector::iterator K = Objs.begin(), KE = Objs.end();
 920            K != KE; ++K) {
 921         ValueType V = K->getPointer();
 922         bool ThisMayAlias = K->getInt();
 923         if (ThisMayAlias)
 924           MayAlias = true;
 925
 926         // A store to a specific PseudoSourceValue. Add precise dependencies.
 927         // Record the def in MemDefs, first adding a dep if there is
 928         // an existing def.
 929         MapVector<ValueType, std::vector<SUnit *> >::iterator I =
 930           ((ThisMayAlias) ? AliasMemDefs.find(V) : NonAliasMemDefs.find(V));
 931         MapVector<ValueType, std::vector<SUnit *> >::iterator IE =
 932           ((ThisMayAlias) ? AliasMemDefs.end() : NonAliasMemDefs.end());
 933         if (I != IE) {
 934           for (unsigned i = 0, e = I->second.size(); i != e; ++i)
 935             addChainDependency(AAForDep, MFI, SU, I->second[i], RejectMemNodes,
 936                                0, true);
 937
 938           // If we're not using AA, then we only need one store per object.
 939           if (!AAForDep)
 940             I->second.clear();
 941           I->second.push_back(SU);
 942         } else {
 943           if (ThisMayAlias) {
 944             if (!AAForDep)
 945               AliasMemDefs[V].clear();
 946             AliasMemDefs[V].push_back(SU);
 947           } else {
 948             if (!AAForDep)
 949               NonAliasMemDefs[V].clear();
 950             NonAliasMemDefs[V].push_back(SU);
 951           }
 952         }
 953         // Handle the uses in MemUses, if there are any.
 954         MapVector<ValueType, std::vector<SUnit *> >::iterator J =
 955           ((ThisMayAlias) ? AliasMemUses.find(V) : NonAliasMemUses.find(V));
 956         MapVector<ValueType, std::vector<SUnit *> >::iterator JE =
 957           ((ThisMayAlias) ? AliasMemUses.end() : NonAliasMemUses.end());
 958         if (J != JE) {
 959           for (unsigned i = 0, e = J->second.size(); i != e; ++i)
 960             addChainDependency(AAForDep, MFI, SU, J->second[i], RejectMemNodes,
 961                                TrueMemOrderLatency, true);
 962           J->second.clear();
 963         }
 964       }
 965       if (MayAlias) {
 966         // Add dependencies from all the PendingLoads, i.e. loads
 967         // with no underlying object.
 968         for (unsigned k = 0, m = PendingLoads.size(); k != m; ++k)
 969           addChainDependency(AAForDep, MFI, SU, PendingLoads[k], RejectMemNodes,
 970                              TrueMemOrderLatency);
 971         // Add dependence on alias chain, if needed.
 972         if (AliasChain)
 973           addChainDependency(AAForDep, MFI, SU, AliasChain, RejectMemNodes);
 974         // But we also should check dependent instructions for the
 975         // SU in question.
 976         adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 977                         TrueMemOrderLatency);
 978       }
 979       // Add dependence on barrier chain, if needed.
 980       // There is no point to check aliasing on barrier event. Even if
 981       // SU and barrier _could_ be reordered, they should not. In addition,
 982       // we have lost all RejectMemNodes below barrier.
 983       if (BarrierChain)
 984         BarrierChain->addPred(SDep(SU, SDep::Barrier));
 985
 986       if (!ExitSU.isPred(SU))
 987         // Push store's up a bit to avoid them getting in between cmp
 988         // and branches.
 989         ExitSU.addPred(SDep(SU, SDep::Artificial));
 990     } else if (MI->mayLoad()) {
 991       bool MayAlias = true;
 992       if (MI->isInvariantLoad(AA)) {
 993         // Invariant load, no chain dependencies needed!
 994       } else {
 995         UnderlyingObjectsVector Objs;
 996         getUnderlyingObjectsForInstr(MI, MFI, Objs);
 997
 998         if (Objs.empty()) {
 999           // A load with no underlying object. Depend on all
1000           // potentially aliasing stores.
1001           for (MapVector<ValueType, std::vector<SUnit *> >::iterator I =
1002                  AliasMemDefs.begin(), E = AliasMemDefs.end(); I != E; ++I)
1003             for (unsigned i = 0, e = I->second.size(); i != e; ++i)
1004               addChainDependency(AAForDep, MFI, SU, I->second[i],
1005                                  RejectMemNodes);
1006
1007           PendingLoads.push_back(SU);
1008           MayAlias = true;
1009         } else {
1010           MayAlias = false;
1011         }
1012
1013         for (UnderlyingObjectsVector::iterator
1014              J = Objs.begin(), JE = Objs.end(); J != JE; ++J) {
1015           ValueType V = J->getPointer();
1016           bool ThisMayAlias = J->getInt();
1017
1018           if (ThisMayAlias)
1019             MayAlias = true;
1020
1021           // A load from a specific PseudoSourceValue. Add precise dependencies.
1022           MapVector<ValueType, std::vector<SUnit *> >::iterator I =
1023             ((ThisMayAlias) ? AliasMemDefs.find(V) : NonAliasMemDefs.find(V));
1024           MapVector<ValueType, std::vector<SUnit *> >::iterator IE =
1025             ((ThisMayAlias) ? AliasMemDefs.end() : NonAliasMemDefs.end());
1026           if (I != IE)
1027             for (unsigned i = 0, e = I->second.size(); i != e; ++i)
1028               addChainDependency(AAForDep, MFI, SU, I->second[i],
1029                                  RejectMemNodes, 0, true);
1030           if (ThisMayAlias)
1031             AliasMemUses[V].push_back(SU);
1032           else
1033             NonAliasMemUses[V].push_back(SU);
1034         }
1035         if (MayAlias)
1036           adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes, /*Latency=*/0);
1037         // Add dependencies on alias and barrier chains, if needed.
1038         if (MayAlias && AliasChain)
1039           addChainDependency(AAForDep, MFI, SU, AliasChain, RejectMemNodes);
1040         if (BarrierChain)
1041           BarrierChain->addPred(SDep(SU, SDep::Barrier));
1042       }
1043     }
1044   }
1045   if (DbgMI)
1046     FirstDbgValue = DbgMI;
1047
1048   Defs.clear();
1049   Uses.clear();
1050   VRegDefs.clear();
1051   PendingLoads.clear();
1052 }
1053
1054 /// \brief Initialize register live-range state for updating kills.
1055 void ScheduleDAGInstrs::startBlockForKills(MachineBasicBlock *BB) {
1056   // Start with no live registers.
1057   LiveRegs.reset();
1058
1059   // Examine the live-in regs of all successors.
1060   for (MachineBasicBlock::succ_iterator SI = BB->succ_begin(),
1061        SE = BB->succ_end(); SI != SE; ++SI) {
1062     for (MachineBasicBlock::livein_iterator I = (*SI)->livein_begin(),
1063          E = (*SI)->livein_end(); I != E; ++I) {
1064       unsigned Reg = *I;
1065       // Repeat, for reg and all subregs.
1066       for (MCSubRegIterator SubRegs(Reg, TRI, /*IncludeSelf=*/true);
1067            SubRegs.isValid(); ++SubRegs)
1068         LiveRegs.set(*SubRegs);
1069     }
1070   }
1071 }
1072
1073 bool ScheduleDAGInstrs::toggleKillFlag(MachineInstr *MI, MachineOperand &MO) {
1074   // Setting kill flag...
1075   if (!MO.isKill()) {
1076     MO.setIsKill(true);
1077     return false;
1078   }
1079
1080   // If MO itself is live, clear the kill flag...
1081   if (LiveRegs.test(MO.getReg())) {
1082     MO.setIsKill(false);
1083     return false;
1084   }
1085
1086   // If any subreg of MO is live, then create an imp-def for that
1087   // subreg and keep MO marked as killed.
1088   MO.setIsKill(false);
1089   bool AllDead = true;
1090   const unsigned SuperReg = MO.getReg();
1091   MachineInstrBuilder MIB(MF, MI);
1092   for (MCSubRegIterator SubRegs(SuperReg, TRI); SubRegs.isValid(); ++SubRegs) {
1093     if (LiveRegs.test(*SubRegs)) {
1094       MIB.addReg(*SubRegs, RegState::ImplicitDefine);
1095       AllDead = false;
1096     }
1097   }
1098
1099   if(AllDead)
1100     MO.setIsKill(true);
1101   return false;
1102 }
1103
1104 // FIXME: Reuse the LivePhysRegs utility for this.
1105 void ScheduleDAGInstrs::fixupKills(MachineBasicBlock *MBB) {
1106   DEBUG(dbgs() << "Fixup kills for BB#" << MBB->getNumber() << '\n');
1107
1108   LiveRegs.resize(TRI->getNumRegs());
1109   BitVector killedRegs(TRI->getNumRegs());
1110
1111   startBlockForKills(MBB);
1112
1113   // Examine block from end to start...
1114   unsigned Count = MBB->size();
1115   for (MachineBasicBlock::iterator I = MBB->end(), E = MBB->begin();
1116        I != E; --Count) {
1117     MachineInstr *MI = --I;
1118     if (MI->isDebugValue())
1119       continue;
1120
1121     // Update liveness.  Registers that are defed but not used in this
1122     // instruction are now dead. Mark register and all subregs as they
1123     // are completely defined.
1124     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1125       MachineOperand &MO = MI->getOperand(i);
1126       if (MO.isRegMask())
1127         LiveRegs.clearBitsNotInMask(MO.getRegMask());
1128       if (!MO.isReg()) continue;
1129       unsigned Reg = MO.getReg();
1130       if (Reg == 0) continue;
1131       if (!MO.isDef()) continue;
1132       // Ignore two-addr defs.
1133       if (MI->isRegTiedToUseOperand(i)) continue;
1134
1135       // Repeat for reg and all subregs.
1136       for (MCSubRegIterator SubRegs(Reg, TRI, /*IncludeSelf=*/true);
1137            SubRegs.isValid(); ++SubRegs)
1138         LiveRegs.reset(*SubRegs);
1139     }
1140
1141     // Examine all used registers and set/clear kill flag. When a
1142     // register is used multiple times we only set the kill flag on
1143     // the first use. Don't set kill flags on undef operands.
1144     killedRegs.reset();
1145     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1146       MachineOperand &MO = MI->getOperand(i);
1147       if (!MO.isReg() || !MO.isUse() || MO.isUndef()) continue;
1148       unsigned Reg = MO.getReg();
1149       if ((Reg == 0) || MRI.isReserved(Reg)) continue;
1150
1151       bool kill = false;
1152       if (!killedRegs.test(Reg)) {
1153         kill = true;
1154         // A register is not killed if any subregs are live...
1155         for (MCSubRegIterator SubRegs(Reg, TRI); SubRegs.isValid(); ++SubRegs) {
1156           if (LiveRegs.test(*SubRegs)) {
1157             kill = false;
1158             break;
1159           }
1160         }
1161
1162         // If subreg is not live, then register is killed if it became
1163         // live in this instruction
1164         if (kill)
1165           kill = !LiveRegs.test(Reg);
1166       }
1167
1168       if (MO.isKill() != kill) {
1169         DEBUG(dbgs() << "Fixing " << MO << " in ");
1170         // Warning: toggleKillFlag may invalidate MO.
1171         toggleKillFlag(MI, MO);
1172         DEBUG(MI->dump());
1173       }
1174
1175       killedRegs.set(Reg);
1176     }
1177
1178     // Mark any used register (that is not using undef) and subregs as
1179     // now live...
1180     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1181       MachineOperand &MO = MI->getOperand(i);
1182       if (!MO.isReg() || !MO.isUse() || MO.isUndef()) continue;
1183       unsigned Reg = MO.getReg();
1184       if ((Reg == 0) || MRI.isReserved(Reg)) continue;
1185
1186       for (MCSubRegIterator SubRegs(Reg, TRI, /*IncludeSelf=*/true);
1187            SubRegs.isValid(); ++SubRegs)
1188         LiveRegs.set(*SubRegs);
1189     }
1190   }
1191 }
1192
1193 void ScheduleDAGInstrs::dumpNode(const SUnit *SU) const {
1194 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
1195   SU->getInstr()->dump();
1196 #endif
1197 }
1198
1199 std::string ScheduleDAGInstrs::getGraphNodeLabel(const SUnit *SU) const {
1200   std::string s;
1201   raw_string_ostream oss(s);
1202   if (SU == &EntrySU)
1203     oss << "<entry>";
1204   else if (SU == &ExitSU)
1205     oss << "<exit>";
1206   else
1207     SU->getInstr()->print(oss, &TM, /*SkipOpers=*/true);
1208   return oss.str();
1209 }
1210
1211 /// Return the basic block label. It is not necessarilly unique because a block
1212 /// contains multiple scheduling regions. But it is fine for visualization.
1213 std::string ScheduleDAGInstrs::getDAGName() const {
1214   return "dag." + BB->getFullName();
1215 }
1216
1217 //===----------------------------------------------------------------------===//
1218 // SchedDFSResult Implementation
1219 //===----------------------------------------------------------------------===//
1220
1221 namespace llvm {
1222 /// \brief Internal state used to compute SchedDFSResult.
1223 class SchedDFSImpl {
1224   SchedDFSResult &R;
1225
1226   /// Join DAG nodes into equivalence classes by their subtree.
1227   IntEqClasses SubtreeClasses;
1228   /// List PredSU, SuccSU pairs that represent data edges between subtrees.
1229   std::vector<std::pair<const SUnit*, const SUnit*> > ConnectionPairs;
1230
1231   struct RootData {
1232     unsigned NodeID;
1233     unsigned ParentNodeID;  // Parent node (member of the parent subtree).
1234     unsigned SubInstrCount; // Instr count in this tree only, not children.
1235
1236     RootData(unsigned id): NodeID(id),
1237                            ParentNodeID(SchedDFSResult::InvalidSubtreeID),
1238                            SubInstrCount(0) {}
1239
1240     unsigned getSparseSetIndex() const { return NodeID; }
1241   };
1242
1243   SparseSet<RootData> RootSet;
1244
1245 public:
1246   SchedDFSImpl(SchedDFSResult &r): R(r), SubtreeClasses(R.DFSNodeData.size()) {
1247     RootSet.setUniverse(R.DFSNodeData.size());
1248   }
1249
1250   /// Return true if this node been visited by the DFS traversal.
1251   ///
1252   /// During visitPostorderNode the Node's SubtreeID is assigned to the Node
1253   /// ID. Later, SubtreeID is updated but remains valid.
1254   bool isVisited(const SUnit *SU) const {
1255     return R.DFSNodeData[SU->NodeNum].SubtreeID
1256       != SchedDFSResult::InvalidSubtreeID;
1257   }
1258
1259   /// Initialize this node's instruction count. We don't need to flag the node
1260   /// visited until visitPostorder because the DAG cannot have cycles.
1261   void visitPreorder(const SUnit *SU) {
1262     R.DFSNodeData[SU->NodeNum].InstrCount =
1263       SU->getInstr()->isTransient() ? 0 : 1;
1264   }
1265
1266   /// Called once for each node after all predecessors are visited. Revisit this
1267   /// node's predecessors and potentially join them now that we know the ILP of
1268   /// the other predecessors.
1269   void visitPostorderNode(const SUnit *SU) {
1270     // Mark this node as the root of a subtree. It may be joined with its
1271     // successors later.
1272     R.DFSNodeData[SU->NodeNum].SubtreeID = SU->NodeNum;
1273     RootData RData(SU->NodeNum);
1274     RData.SubInstrCount = SU->getInstr()->isTransient() ? 0 : 1;
1275
1276     // If any predecessors are still in their own subtree, they either cannot be
1277     // joined or are large enough to remain separate. If this parent node's
1278     // total instruction count is not greater than a child subtree by at least
1279     // the subtree limit, then try to join it now since splitting subtrees is
1280     // only useful if multiple high-pressure paths are possible.
1281     unsigned InstrCount = R.DFSNodeData[SU->NodeNum].InstrCount;
1282     for (SUnit::const_pred_iterator
1283            PI = SU->Preds.begin(), PE = SU->Preds.end(); PI != PE; ++PI) {
1284       if (PI->getKind() != SDep::Data)
1285         continue;
1286       unsigned PredNum = PI->getSUnit()->NodeNum;
1287       if ((InstrCount - R.DFSNodeData[PredNum].InstrCount) < R.SubtreeLimit)
1288         joinPredSubtree(*PI, SU, /*CheckLimit=*/false);
1289
1290       // Either link or merge the TreeData entry from the child to the parent.
1291       if (R.DFSNodeData[PredNum].SubtreeID == PredNum) {
1292         // If the predecessor's parent is invalid, this is a tree edge and the
1293         // current node is the parent.
1294         if (RootSet[PredNum].ParentNodeID == SchedDFSResult::InvalidSubtreeID)
1295           RootSet[PredNum].ParentNodeID = SU->NodeNum;
1296       }
1297       else if (RootSet.count(PredNum)) {
1298         // The predecessor is not a root, but is still in the root set. This
1299         // must be the new parent that it was just joined to. Note that
1300         // RootSet[PredNum].ParentNodeID may either be invalid or may still be
1301         // set to the original parent.
1302         RData.SubInstrCount += RootSet[PredNum].SubInstrCount;
1303         RootSet.erase(PredNum);
1304       }
1305     }
1306     RootSet[SU->NodeNum] = RData;
1307   }
1308
1309   /// Called once for each tree edge after calling visitPostOrderNode on the
1310   /// predecessor. Increment the parent node's instruction count and
1311   /// preemptively join this subtree to its parent's if it is small enough.
1312   void visitPostorderEdge(const SDep &PredDep, const SUnit *Succ) {
1313     R.DFSNodeData[Succ->NodeNum].InstrCount
1314       += R.DFSNodeData[PredDep.getSUnit()->NodeNum].InstrCount;
1315     joinPredSubtree(PredDep, Succ);
1316   }
1317
1318   /// Add a connection for cross edges.
1319   void visitCrossEdge(const SDep &PredDep, const SUnit *Succ) {
1320     ConnectionPairs.push_back(std::make_pair(PredDep.getSUnit(), Succ));
1321   }
1322
1323   /// Set each node's subtree ID to the representative ID and record connections
1324   /// between trees.
1325   void finalize() {
1326     SubtreeClasses.compress();
1327     R.DFSTreeData.resize(SubtreeClasses.getNumClasses());
1328     assert(SubtreeClasses.getNumClasses() == RootSet.size()
1329            && "number of roots should match trees");
1330     for (SparseSet<RootData>::const_iterator
1331            RI = RootSet.begin(), RE = RootSet.end(); RI != RE; ++RI) {
1332       unsigned TreeID = SubtreeClasses[RI->NodeID];
1333       if (RI->ParentNodeID != SchedDFSResult::InvalidSubtreeID)
1334         R.DFSTreeData[TreeID].ParentTreeID = SubtreeClasses[RI->ParentNodeID];
1335       R.DFSTreeData[TreeID].SubInstrCount = RI->SubInstrCount;
1336       // Note that SubInstrCount may be greater than InstrCount if we joined
1337       // subtrees across a cross edge. InstrCount will be attributed to the
1338       // original parent, while SubInstrCount will be attributed to the joined
1339       // parent.
1340     }
1341     R.SubtreeConnections.resize(SubtreeClasses.getNumClasses());
1342     R.SubtreeConnectLevels.resize(SubtreeClasses.getNumClasses());
1343     DEBUG(dbgs() << R.getNumSubtrees() << " subtrees:\n");
1344     for (unsigned Idx = 0, End = R.DFSNodeData.size(); Idx != End; ++Idx) {
1345       R.DFSNodeData[Idx].SubtreeID = SubtreeClasses[Idx];
1346       DEBUG(dbgs() << "  SU(" << Idx << ") in tree "
1347             << R.DFSNodeData[Idx].SubtreeID << '\n');
1348     }
1349     for (std::vector<std::pair<const SUnit*, const SUnit*> >::const_iterator
1350            I = ConnectionPairs.begin(), E = ConnectionPairs.end();
1351          I != E; ++I) {
1352       unsigned PredTree = SubtreeClasses[I->first->NodeNum];
1353       unsigned SuccTree = SubtreeClasses[I->second->NodeNum];
1354       if (PredTree == SuccTree)
1355         continue;
1356       unsigned Depth = I->first->getDepth();
1357       addConnection(PredTree, SuccTree, Depth);
1358       addConnection(SuccTree, PredTree, Depth);
1359     }
1360   }
1361
1362 protected:
1363   /// Join the predecessor subtree with the successor that is its DFS
1364   /// parent. Apply some heuristics before joining.
1365   bool joinPredSubtree(const SDep &PredDep, const SUnit *Succ,
1366                        bool CheckLimit = true) {
1367     assert(PredDep.getKind() == SDep::Data && "Subtrees are for data edges");
1368
1369     // Check if the predecessor is already joined.
1370     const SUnit *PredSU = PredDep.getSUnit();
1371     unsigned PredNum = PredSU->NodeNum;
1372     if (R.DFSNodeData[PredNum].SubtreeID != PredNum)
1373       return false;
1374
1375     // Four is the magic number of successors before a node is considered a
1376     // pinch point.
1377     unsigned NumDataSucs = 0;
1378     for (SUnit::const_succ_iterator SI = PredSU->Succs.begin(),
1379            SE = PredSU->Succs.end(); SI != SE; ++SI) {
1380       if (SI->getKind() == SDep::Data) {
1381         if (++NumDataSucs >= 4)
1382           return false;
1383       }
1384     }
1385     if (CheckLimit && R.DFSNodeData[PredNum].InstrCount > R.SubtreeLimit)
1386       return false;
1387     R.DFSNodeData[PredNum].SubtreeID = Succ->NodeNum;
1388     SubtreeClasses.join(Succ->NodeNum, PredNum);
1389     return true;
1390   }
1391
1392   /// Called by finalize() to record a connection between trees.
1393   void addConnection(unsigned FromTree, unsigned ToTree, unsigned Depth) {
1394     if (!Depth)
1395       return;
1396
1397     do {
1398       SmallVectorImpl<SchedDFSResult::Connection> &Connections =
1399         R.SubtreeConnections[FromTree];
1400       for (SmallVectorImpl<SchedDFSResult::Connection>::iterator
1401              I = Connections.begin(), E = Connections.end(); I != E; ++I) {
1402         if (I->TreeID == ToTree) {
1403           I->Level = std::max(I->Level, Depth);
1404           return;
1405         }
1406       }
1407       Connections.push_back(SchedDFSResult::Connection(ToTree, Depth));
1408       FromTree = R.DFSTreeData[FromTree].ParentTreeID;
1409     } while (FromTree != SchedDFSResult::InvalidSubtreeID);
1410   }
1411 };
1412 } // namespace llvm
1413
1414 namespace {
1415 /// \brief Manage the stack used by a reverse depth-first search over the DAG.
1416 class SchedDAGReverseDFS {
1417   std::vector<std::pair<const SUnit*, SUnit::const_pred_iterator> > DFSStack;
1418 public:
1419   bool isComplete() const { return DFSStack.empty(); }
1420
1421   void follow(const SUnit *SU) {
1422     DFSStack.push_back(std::make_pair(SU, SU->Preds.begin()));
1423   }
1424   void advance() { ++DFSStack.back().second; }
1425
1426   const SDep *backtrack() {
1427     DFSStack.pop_back();
1428     return DFSStack.empty() ? nullptr : std::prev(DFSStack.back().second);
1429   }
1430
1431   const SUnit *getCurr() const { return DFSStack.back().first; }
1432
1433   SUnit::const_pred_iterator getPred() const { return DFSStack.back().second; }
1434
1435   SUnit::const_pred_iterator getPredEnd() const {
1436     return getCurr()->Preds.end();
1437   }
1438 };
1439 } // anonymous
1440
1441 static bool hasDataSucc(const SUnit *SU) {
1442   for (SUnit::const_succ_iterator
1443          SI = SU->Succs.begin(), SE = SU->Succs.end(); SI != SE; ++SI) {
1444     if (SI->getKind() == SDep::Data && !SI->getSUnit()->isBoundaryNode())
1445       return true;
1446   }
1447   return false;
1448 }
1449
1450 /// Compute an ILP metric for all nodes in the subDAG reachable via depth-first
1451 /// search from this root.
1452 void SchedDFSResult::compute(ArrayRef<SUnit> SUnits) {
1453   if (!IsBottomUp)
1454     llvm_unreachable("Top-down ILP metric is unimplemnted");
1455
1456   SchedDFSImpl Impl(*this);
1457   for (ArrayRef<SUnit>::const_iterator
1458          SI = SUnits.begin(), SE = SUnits.end(); SI != SE; ++SI) {
1459     const SUnit *SU = &*SI;
1460     if (Impl.isVisited(SU) || hasDataSucc(SU))
1461       continue;
1462
1463     SchedDAGReverseDFS DFS;
1464     Impl.visitPreorder(SU);
1465     DFS.follow(SU);
1466     for (;;) {
1467       // Traverse the leftmost path as far as possible.
1468       while (DFS.getPred() != DFS.getPredEnd()) {
1469         const SDep &PredDep = *DFS.getPred();
1470         DFS.advance();
1471         // Ignore non-data edges.
1472         if (PredDep.getKind() != SDep::Data
1473             || PredDep.getSUnit()->isBoundaryNode()) {
1474           continue;
1475         }
1476         // An already visited edge is a cross edge, assuming an acyclic DAG.
1477         if (Impl.isVisited(PredDep.getSUnit())) {
1478           Impl.visitCrossEdge(PredDep, DFS.getCurr());
1479           continue;
1480         }
1481         Impl.visitPreorder(PredDep.getSUnit());
1482         DFS.follow(PredDep.getSUnit());
1483       }
1484       // Visit the top of the stack in postorder and backtrack.
1485       const SUnit *Child = DFS.getCurr();
1486       const SDep *PredDep = DFS.backtrack();
1487       Impl.visitPostorderNode(Child);
1488       if (PredDep)
1489         Impl.visitPostorderEdge(*PredDep, DFS.getCurr());
1490       if (DFS.isComplete())
1491         break;
1492     }
1493   }
1494   Impl.finalize();
1495 }
1496
1497 /// The root of the given SubtreeID was just scheduled. For all subtrees
1498 /// connected to this tree, record the depth of the connection so that the
1499 /// nearest connected subtrees can be prioritized.
1500 void SchedDFSResult::scheduleTree(unsigned SubtreeID) {
1501   for (SmallVectorImpl<Connection>::const_iterator
1502          I = SubtreeConnections[SubtreeID].begin(),
1503          E = SubtreeConnections[SubtreeID].end(); I != E; ++I) {
1504     SubtreeConnectLevels[I->TreeID] =
1505       std::max(SubtreeConnectLevels[I->TreeID], I->Level);
1506     DEBUG(dbgs() << "  Tree: " << I->TreeID
1507           << " @" << SubtreeConnectLevels[I->TreeID] << '\n');
1508   }
1509 }
1510
1511 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
1512 void ILPValue::print(raw_ostream &OS) const {
1513   OS << InstrCount << " / " << Length << " = ";
1514   if (!Length)
1515     OS << "BADILP";
1516   else
1517     OS << format("%g", ((double)InstrCount / Length));
1518 }
1519
1520 void ILPValue::dump() const {
1521   dbgs() << *this << '\n';
1522 }
1523
1524 namespace llvm {
1525
1526 raw_ostream &operator<<(raw_ostream &OS, const ILPValue &Val) {
1527   Val.print(OS);
1528   return OS;
1529 }
1530
1531 } // namespace llvm
1532 #endif // !NDEBUG || LLVM_ENABLE_DUMP