lib/CodeGen/ScheduleDAGInstrs.cpp

   1 //===---- ScheduleDAGInstrs.cpp - MachineInstr Rescheduling ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This implements the ScheduleDAGInstrs class, which implements re-scheduling
  11 // of MachineInstrs.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "llvm/CodeGen/ScheduleDAGInstrs.h"
  16 #include "llvm/ADT/MapVector.h"
  17 #include "llvm/ADT/SmallPtrSet.h"
  18 #include "llvm/ADT/SmallSet.h"
  19 #include "llvm/Analysis/AliasAnalysis.h"
  20 #include "llvm/Analysis/ValueTracking.h"
  21 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  22 #include "llvm/CodeGen/MachineFunctionPass.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineMemOperand.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/PseudoSourceValue.h"
  27 #include "llvm/CodeGen/RegisterPressure.h"
  28 #include "llvm/CodeGen/ScheduleDFS.h"
  29 #include "llvm/IR/Operator.h"
  30 #include "llvm/MC/MCInstrItineraries.h"
  31 #include "llvm/Support/CommandLine.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/Format.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetInstrInfo.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetRegisterInfo.h"
  38 #include "llvm/Target/TargetSubtargetInfo.h"
  39 #include <queue>
  40
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "misched"
  44
  45 static cl::opt<bool> EnableAASchedMI("enable-aa-sched-mi", cl::Hidden,
  46     cl::ZeroOrMore, cl::init(false),
  47     cl::desc("Enable use of AA during MI DAG construction"));
  48
  49 static cl::opt<bool> UseTBAA("use-tbaa-in-sched-mi", cl::Hidden,
  50     cl::init(true), cl::desc("Enable use of TBAA during MI DAG construction"));
  51
  52 ScheduleDAGInstrs::ScheduleDAGInstrs(MachineFunction &mf,
  53                                      const MachineLoopInfo *mli,
  54                                      bool IsPostRAFlag,
  55                                      bool RemoveKillFlags,
  56                                      LiveIntervals *lis)
  57   : ScheduleDAG(mf), MLI(mli), MFI(mf.getFrameInfo()), LIS(lis),
  58     IsPostRA(IsPostRAFlag), RemoveKillFlags(RemoveKillFlags),
  59     CanHandleTerminators(false), FirstDbgValue(nullptr) {
  60   assert((IsPostRA || LIS) && "PreRA scheduling requires LiveIntervals");
  61   DbgValues.clear();
  62   assert(!(IsPostRA && MRI.getNumVirtRegs()) &&
  63          "Virtual registers must be removed prior to PostRA scheduling");
  64
  65   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
  66   SchedModel.init(ST.getSchedModel(), &ST, TII);
  67 }
  68
  69 /// getUnderlyingObjectFromInt - This is the function that does the work of
  70 /// looking through basic ptrtoint+arithmetic+inttoptr sequences.
  71 static const Value *getUnderlyingObjectFromInt(const Value *V) {
  72   do {
  73     if (const Operator *U = dyn_cast<Operator>(V)) {
  74       // If we find a ptrtoint, we can transfer control back to the
  75       // regular getUnderlyingObjectFromInt.
  76       if (U->getOpcode() == Instruction::PtrToInt)
  77         return U->getOperand(0);
  78       // If we find an add of a constant, a multiplied value, or a phi, it's
  79       // likely that the other operand will lead us to the base
  80       // object. We don't have to worry about the case where the
  81       // object address is somehow being computed by the multiply,
  82       // because our callers only care when the result is an
  83       // identifiable object.
  84       if (U->getOpcode() != Instruction::Add ||
  85           (!isa<ConstantInt>(U->getOperand(1)) &&
  86            Operator::getOpcode(U->getOperand(1)) != Instruction::Mul &&
  87            !isa<PHINode>(U->getOperand(1))))
  88         return V;
  89       V = U->getOperand(0);
  90     } else {
  91       return V;
  92     }
  93     assert(V->getType()->isIntegerTy() && "Unexpected operand type!");
  94   } while (1);
  95 }
  96
  97 /// getUnderlyingObjects - This is a wrapper around GetUnderlyingObjects
  98 /// and adds support for basic ptrtoint+arithmetic+inttoptr sequences.
  99 static void getUnderlyingObjects(const Value *V,
 100                                  SmallVectorImpl<Value *> &Objects) {
 101   SmallPtrSet<const Value *, 16> Visited;
 102   SmallVector<const Value *, 4> Working(1, V);
 103   do {
 104     V = Working.pop_back_val();
 105
 106     SmallVector<Value *, 4> Objs;
 107     GetUnderlyingObjects(const_cast<Value *>(V), Objs);
 108
 109     for (SmallVectorImpl<Value *>::iterator I = Objs.begin(), IE = Objs.end();
 110          I != IE; ++I) {
 111       V = *I;
 112       if (!Visited.insert(V).second)
 113         continue;
 114       if (Operator::getOpcode(V) == Instruction::IntToPtr) {
 115         const Value *O =
 116           getUnderlyingObjectFromInt(cast<User>(V)->getOperand(0));
 117         if (O->getType()->isPointerTy()) {
 118           Working.push_back(O);
 119           continue;
 120         }
 121       }
 122       Objects.push_back(const_cast<Value *>(V));
 123     }
 124   } while (!Working.empty());
 125 }
 126
 127 typedef PointerUnion<const Value *, const PseudoSourceValue *> ValueType;
 128 typedef SmallVector<PointerIntPair<ValueType, 1, bool>, 4>
 129 UnderlyingObjectsVector;
 130
 131 /// getUnderlyingObjectsForInstr - If this machine instr has memory reference
 132 /// information and it can be tracked to a normal reference to a known
 133 /// object, return the Value for that object.
 134 static void getUnderlyingObjectsForInstr(const MachineInstr *MI,
 135                                          const MachineFrameInfo *MFI,
 136                                          UnderlyingObjectsVector &Objects) {
 137   if (!MI->hasOneMemOperand() ||
 138       (!(*MI->memoperands_begin())->getValue() &&
 139        !(*MI->memoperands_begin())->getPseudoValue()) ||
 140       (*MI->memoperands_begin())->isVolatile())
 141     return;
 142
 143   if (const PseudoSourceValue *PSV =
 144       (*MI->memoperands_begin())->getPseudoValue()) {
 145     // For now, ignore PseudoSourceValues which may alias LLVM IR values
 146     // because the code that uses this function has no way to cope with
 147     // such aliases.
 148     if (!PSV->isAliased(MFI)) {
 149       bool MayAlias = PSV->mayAlias(MFI);
 150       Objects.push_back(UnderlyingObjectsVector::value_type(PSV, MayAlias));
 151     }
 152     return;
 153   }
 154
 155   const Value *V = (*MI->memoperands_begin())->getValue();
 156   if (!V)
 157     return;
 158
 159   SmallVector<Value *, 4> Objs;
 160   getUnderlyingObjects(V, Objs);
 161
 162   for (SmallVectorImpl<Value *>::iterator I = Objs.begin(), IE = Objs.end();
 163          I != IE; ++I) {
 164     V = *I;
 165
 166     if (!isIdentifiedObject(V)) {
 167       Objects.clear();
 168       return;
 169     }
 170
 171     Objects.push_back(UnderlyingObjectsVector::value_type(V, true));
 172   }
 173 }
 174
 175 void ScheduleDAGInstrs::startBlock(MachineBasicBlock *bb) {
 176   BB = bb;
 177 }
 178
 179 void ScheduleDAGInstrs::finishBlock() {
 180   // Subclasses should no longer refer to the old block.
 181   BB = nullptr;
 182 }
 183
 184 /// Initialize the DAG and common scheduler state for the current scheduling
 185 /// region. This does not actually create the DAG, only clears it. The
 186 /// scheduling driver may call BuildSchedGraph multiple times per scheduling
 187 /// region.
 188 void ScheduleDAGInstrs::enterRegion(MachineBasicBlock *bb,
 189                                     MachineBasicBlock::iterator begin,
 190                                     MachineBasicBlock::iterator end,
 191                                     unsigned regioninstrs) {
 192   assert(bb == BB && "startBlock should set BB");
 193   RegionBegin = begin;
 194   RegionEnd = end;
 195   NumRegionInstrs = regioninstrs;
 196 }
 197
 198 /// Close the current scheduling region. Don't clear any state in case the
 199 /// driver wants to refer to the previous scheduling region.
 200 void ScheduleDAGInstrs::exitRegion() {
 201   // Nothing to do.
 202 }
 203
 204 /// addSchedBarrierDeps - Add dependencies from instructions in the current
 205 /// list of instructions being scheduled to scheduling barrier by adding
 206 /// the exit SU to the register defs and use list. This is because we want to
 207 /// make sure instructions which define registers that are either used by
 208 /// the terminator or are live-out are properly scheduled. This is
 209 /// especially important when the definition latency of the return value(s)
 210 /// are too high to be hidden by the branch or when the liveout registers
 211 /// used by instructions in the fallthrough block.
 212 void ScheduleDAGInstrs::addSchedBarrierDeps() {
 213   MachineInstr *ExitMI = RegionEnd != BB->end() ? &*RegionEnd : nullptr;
 214   ExitSU.setInstr(ExitMI);
 215   bool AllDepKnown = ExitMI &&
 216     (ExitMI->isCall() || ExitMI->isBarrier());
 217   if (ExitMI && AllDepKnown) {
 218     // If it's a call or a barrier, add dependencies on the defs and uses of
 219     // instruction.
 220     for (unsigned i = 0, e = ExitMI->getNumOperands(); i != e; ++i) {
 221       const MachineOperand &MO = ExitMI->getOperand(i);
 222       if (!MO.isReg() || MO.isDef()) continue;
 223       unsigned Reg = MO.getReg();
 224       if (Reg == 0) continue;
 225
 226       if (TRI->isPhysicalRegister(Reg))
 227         Uses.insert(PhysRegSUOper(&ExitSU, -1, Reg));
 228       else {
 229         assert(!IsPostRA && "Virtual register encountered after regalloc.");
 230         if (MO.readsReg()) // ignore undef operands
 231           addVRegUseDeps(&ExitSU, i);
 232       }
 233     }
 234   } else {
 235     // For others, e.g. fallthrough, conditional branch, assume the exit
 236     // uses all the registers that are livein to the successor blocks.
 237     assert(Uses.empty() && "Uses in set before adding deps?");
 238     for (MachineBasicBlock::succ_iterator SI = BB->succ_begin(),
 239            SE = BB->succ_end(); SI != SE; ++SI)
 240       for (MachineBasicBlock::livein_iterator I = (*SI)->livein_begin(),
 241              E = (*SI)->livein_end(); I != E; ++I) {
 242         unsigned Reg = *I;
 243         if (!Uses.contains(Reg))
 244           Uses.insert(PhysRegSUOper(&ExitSU, -1, Reg));
 245       }
 246   }
 247 }
 248
 249 /// MO is an operand of SU's instruction that defines a physical register. Add
 250 /// data dependencies from SU to any uses of the physical register.
 251 void ScheduleDAGInstrs::addPhysRegDataDeps(SUnit *SU, unsigned OperIdx) {
 252   const MachineOperand &MO = SU->getInstr()->getOperand(OperIdx);
 253   assert(MO.isDef() && "expect physreg def");
 254
 255   // Ask the target if address-backscheduling is desirable, and if so how much.
 256   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 257
 258   for (MCRegAliasIterator Alias(MO.getReg(), TRI, true);
 259        Alias.isValid(); ++Alias) {
 260     if (!Uses.contains(*Alias))
 261       continue;
 262     for (Reg2SUnitsMap::iterator I = Uses.find(*Alias); I != Uses.end(); ++I) {
 263       SUnit *UseSU = I->SU;
 264       if (UseSU == SU)
 265         continue;
 266
 267       // Adjust the dependence latency using operand def/use information,
 268       // then allow the target to perform its own adjustments.
 269       int UseOp = I->OpIdx;
 270       MachineInstr *RegUse = nullptr;
 271       SDep Dep;
 272       if (UseOp < 0)
 273         Dep = SDep(SU, SDep::Artificial);
 274       else {
 275         // Set the hasPhysRegDefs only for physreg defs that have a use within
 276         // the scheduling region.
 277         SU->hasPhysRegDefs = true;
 278         Dep = SDep(SU, SDep::Data, *Alias);
 279         RegUse = UseSU->getInstr();
 280       }
 281       Dep.setLatency(
 282         SchedModel.computeOperandLatency(SU->getInstr(), OperIdx, RegUse,
 283                                          UseOp));
 284
 285       ST.adjustSchedDependency(SU, UseSU, Dep);
 286       UseSU->addPred(Dep);
 287     }
 288   }
 289 }
 290
 291 /// addPhysRegDeps - Add register dependencies (data, anti, and output) from
 292 /// this SUnit to following instructions in the same scheduling region that
 293 /// depend the physical register referenced at OperIdx.
 294 void ScheduleDAGInstrs::addPhysRegDeps(SUnit *SU, unsigned OperIdx) {
 295   MachineInstr *MI = SU->getInstr();
 296   MachineOperand &MO = MI->getOperand(OperIdx);
 297
 298   // Optionally add output and anti dependencies. For anti
 299   // dependencies we use a latency of 0 because for a multi-issue
 300   // target we want to allow the defining instruction to issue
 301   // in the same cycle as the using instruction.
 302   // TODO: Using a latency of 1 here for output dependencies assumes
 303   //       there's no cost for reusing registers.
 304   SDep::Kind Kind = MO.isUse() ? SDep::Anti : SDep::Output;
 305   for (MCRegAliasIterator Alias(MO.getReg(), TRI, true);
 306        Alias.isValid(); ++Alias) {
 307     if (!Defs.contains(*Alias))
 308       continue;
 309     for (Reg2SUnitsMap::iterator I = Defs.find(*Alias); I != Defs.end(); ++I) {
 310       SUnit *DefSU = I->SU;
 311       if (DefSU == &ExitSU)
 312         continue;
 313       if (DefSU != SU &&
 314           (Kind != SDep::Output || !MO.isDead() ||
 315            !DefSU->getInstr()->registerDefIsDead(*Alias))) {
 316         if (Kind == SDep::Anti)
 317           DefSU->addPred(SDep(SU, Kind, /*Reg=*/*Alias));
 318         else {
 319           SDep Dep(SU, Kind, /*Reg=*/*Alias);
 320           Dep.setLatency(
 321             SchedModel.computeOutputLatency(MI, OperIdx, DefSU->getInstr()));
 322           DefSU->addPred(Dep);
 323         }
 324       }
 325     }
 326   }
 327
 328   if (!MO.isDef()) {
 329     SU->hasPhysRegUses = true;
 330     // Either insert a new Reg2SUnits entry with an empty SUnits list, or
 331     // retrieve the existing SUnits list for this register's uses.
 332     // Push this SUnit on the use list.
 333     Uses.insert(PhysRegSUOper(SU, OperIdx, MO.getReg()));
 334     if (RemoveKillFlags)
 335       MO.setIsKill(false);
 336   }
 337   else {
 338     addPhysRegDataDeps(SU, OperIdx);
 339     unsigned Reg = MO.getReg();
 340
 341     // clear this register's use list
 342     if (Uses.contains(Reg))
 343       Uses.eraseAll(Reg);
 344
 345     if (!MO.isDead()) {
 346       Defs.eraseAll(Reg);
 347     } else if (SU->isCall) {
 348       // Calls will not be reordered because of chain dependencies (see
 349       // below). Since call operands are dead, calls may continue to be added
 350       // to the DefList making dependence checking quadratic in the size of
 351       // the block. Instead, we leave only one call at the back of the
 352       // DefList.
 353       Reg2SUnitsMap::RangePair P = Defs.equal_range(Reg);
 354       Reg2SUnitsMap::iterator B = P.first;
 355       Reg2SUnitsMap::iterator I = P.second;
 356       for (bool isBegin = I == B; !isBegin; /* empty */) {
 357         isBegin = (--I) == B;
 358         if (!I->SU->isCall)
 359           break;
 360         I = Defs.erase(I);
 361       }
 362     }
 363
 364     // Defs are pushed in the order they are visited and never reordered.
 365     Defs.insert(PhysRegSUOper(SU, OperIdx, Reg));
 366   }
 367 }
 368
 369 /// addVRegDefDeps - Add register output and data dependencies from this SUnit
 370 /// to instructions that occur later in the same scheduling region if they read
 371 /// from or write to the virtual register defined at OperIdx.
 372 ///
 373 /// TODO: Hoist loop induction variable increments. This has to be
 374 /// reevaluated. Generally, IV scheduling should be done before coalescing.
 375 void ScheduleDAGInstrs::addVRegDefDeps(SUnit *SU, unsigned OperIdx) {
 376   const MachineInstr *MI = SU->getInstr();
 377   unsigned Reg = MI->getOperand(OperIdx).getReg();
 378
 379   // Singly defined vregs do not have output/anti dependencies.
 380   // The current operand is a def, so we have at least one.
 381   // Check here if there are any others...
 382   if (MRI.hasOneDef(Reg))
 383     return;
 384
 385   // Add output dependence to the next nearest def of this vreg.
 386   //
 387   // Unless this definition is dead, the output dependence should be
 388   // transitively redundant with antidependencies from this definition's
 389   // uses. We're conservative for now until we have a way to guarantee the uses
 390   // are not eliminated sometime during scheduling. The output dependence edge
 391   // is also useful if output latency exceeds def-use latency.
 392   VReg2SUnitMap::iterator DefI = VRegDefs.find(Reg);
 393   if (DefI == VRegDefs.end())
 394     VRegDefs.insert(VReg2SUnit(Reg, SU));
 395   else {
 396     SUnit *DefSU = DefI->SU;
 397     if (DefSU != SU && DefSU != &ExitSU) {
 398       SDep Dep(SU, SDep::Output, Reg);
 399       Dep.setLatency(
 400         SchedModel.computeOutputLatency(MI, OperIdx, DefSU->getInstr()));
 401       DefSU->addPred(Dep);
 402     }
 403     DefI->SU = SU;
 404   }
 405 }
 406
 407 /// addVRegUseDeps - Add a register data dependency if the instruction that
 408 /// defines the virtual register used at OperIdx is mapped to an SUnit. Add a
 409 /// register antidependency from this SUnit to instructions that occur later in
 410 /// the same scheduling region if they write the virtual register.
 411 ///
 412 /// TODO: Handle ExitSU "uses" properly.
 413 void ScheduleDAGInstrs::addVRegUseDeps(SUnit *SU, unsigned OperIdx) {
 414   MachineInstr *MI = SU->getInstr();
 415   unsigned Reg = MI->getOperand(OperIdx).getReg();
 416
 417   // Record this local VReg use.
 418   VReg2UseMap::iterator UI = VRegUses.find(Reg);
 419   for (; UI != VRegUses.end(); ++UI) {
 420     if (UI->SU == SU)
 421       break;
 422   }
 423   if (UI == VRegUses.end())
 424     VRegUses.insert(VReg2SUnit(Reg, SU));
 425
 426   // Lookup this operand's reaching definition.
 427   assert(LIS && "vreg dependencies requires LiveIntervals");
 428   LiveQueryResult LRQ
 429     = LIS->getInterval(Reg).Query(LIS->getInstructionIndex(MI));
 430   VNInfo *VNI = LRQ.valueIn();
 431
 432   // VNI will be valid because MachineOperand::readsReg() is checked by caller.
 433   assert(VNI && "No value to read by operand");
 434   MachineInstr *Def = LIS->getInstructionFromIndex(VNI->def);
 435   // Phis and other noninstructions (after coalescing) have a NULL Def.
 436   if (Def) {
 437     SUnit *DefSU = getSUnit(Def);
 438     if (DefSU) {
 439       // The reaching Def lives within this scheduling region.
 440       // Create a data dependence.
 441       SDep dep(DefSU, SDep::Data, Reg);
 442       // Adjust the dependence latency using operand def/use information, then
 443       // allow the target to perform its own adjustments.
 444       int DefOp = Def->findRegisterDefOperandIdx(Reg);
 445       dep.setLatency(SchedModel.computeOperandLatency(Def, DefOp, MI, OperIdx));
 446
 447       const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 448       ST.adjustSchedDependency(DefSU, SU, const_cast<SDep &>(dep));
 449       SU->addPred(dep);
 450     }
 451   }
 452
 453   // Add antidependence to the following def of the vreg it uses.
 454   VReg2SUnitMap::iterator DefI = VRegDefs.find(Reg);
 455   if (DefI != VRegDefs.end() && DefI->SU != SU)
 456     DefI->SU->addPred(SDep(SU, SDep::Anti, Reg));
 457 }
 458
 459 /// Return true if MI is an instruction we are unable to reason about
 460 /// (like a call or something with unmodeled side effects).
 461 static inline bool isGlobalMemoryObject(AliasAnalysis *AA, MachineInstr *MI) {
 462   if (MI->isCall() || MI->hasUnmodeledSideEffects() ||
 463       (MI->hasOrderedMemoryRef() &&
 464        (!MI->mayLoad() || !MI->isInvariantLoad(AA))))
 465     return true;
 466   return false;
 467 }
 468
 469 // This MI might have either incomplete info, or known to be unsafe
 470 // to deal with (i.e. volatile object).
 471 static inline bool isUnsafeMemoryObject(MachineInstr *MI,
 472                                         const MachineFrameInfo *MFI) {
 473   if (!MI || MI->memoperands_empty())
 474     return true;
 475   // We purposefully do no check for hasOneMemOperand() here
 476   // in hope to trigger an assert downstream in order to
 477   // finish implementation.
 478   if ((*MI->memoperands_begin())->isVolatile() ||
 479        MI->hasUnmodeledSideEffects())
 480     return true;
 481
 482   if ((*MI->memoperands_begin())->getPseudoValue()) {
 483     // Similarly to getUnderlyingObjectForInstr:
 484     // For now, ignore PseudoSourceValues which may alias LLVM IR values
 485     // because the code that uses this function has no way to cope with
 486     // such aliases.
 487     return true;
 488   }
 489
 490   const Value *V = (*MI->memoperands_begin())->getValue();
 491   if (!V)
 492     return true;
 493
 494   SmallVector<Value *, 4> Objs;
 495   getUnderlyingObjects(V, Objs);
 496   for (SmallVectorImpl<Value *>::iterator I = Objs.begin(),
 497          IE = Objs.end(); I != IE; ++I) {
 498     // Does this pointer refer to a distinct and identifiable object?
 499     if (!isIdentifiedObject(*I))
 500       return true;
 501   }
 502
 503   return false;
 504 }
 505
 506 /// This returns true if the two MIs need a chain edge betwee them.
 507 /// If these are not even memory operations, we still may need
 508 /// chain deps between them. The question really is - could
 509 /// these two MIs be reordered during scheduling from memory dependency
 510 /// point of view.
 511 static bool MIsNeedChainEdge(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 512                              MachineInstr *MIa,
 513                              MachineInstr *MIb) {
 514   const MachineFunction *MF = MIa->getParent()->getParent();
 515   const TargetInstrInfo *TII = MF->getSubtarget().getInstrInfo();
 516
 517   // Cover a trivial case - no edge is need to itself.
 518   if (MIa == MIb)
 519     return false;
 520
 521   // Let the target decide if memory accesses cannot possibly overlap.
 522   if ((MIa->mayLoad() || MIa->mayStore()) &&
 523       (MIb->mayLoad() || MIb->mayStore()))
 524     if (TII->areMemAccessesTriviallyDisjoint(MIa, MIb, AA))
 525       return false;
 526
 527   // FIXME: Need to handle multiple memory operands to support all targets.
 528   if (!MIa->hasOneMemOperand() || !MIb->hasOneMemOperand())
 529     return true;
 530
 531   if (isUnsafeMemoryObject(MIa, MFI) || isUnsafeMemoryObject(MIb, MFI))
 532     return true;
 533
 534   // If we are dealing with two "normal" loads, we do not need an edge
 535   // between them - they could be reordered.
 536   if (!MIa->mayStore() && !MIb->mayStore())
 537     return false;
 538
 539   // To this point analysis is generic. From here on we do need AA.
 540   if (!AA)
 541     return true;
 542
 543   MachineMemOperand *MMOa = *MIa->memoperands_begin();
 544   MachineMemOperand *MMOb = *MIb->memoperands_begin();
 545
 546   if (!MMOa->getValue() || !MMOb->getValue())
 547     return true;
 548
 549   // The following interface to AA is fashioned after DAGCombiner::isAlias
 550   // and operates with MachineMemOperand offset with some important
 551   // assumptions:
 552   //   - LLVM fundamentally assumes flat address spaces.
 553   //   - MachineOperand offset can *only* result from legalization and
 554   //     cannot affect queries other than the trivial case of overlap
 555   //     checking.
 556   //   - These offsets never wrap and never step outside
 557   //     of allocated objects.
 558   //   - There should never be any negative offsets here.
 559   //
 560   // FIXME: Modify API to hide this math from "user"
 561   // FIXME: Even before we go to AA we can reason locally about some
 562   // memory objects. It can save compile time, and possibly catch some
 563   // corner cases not currently covered.
 564
 565   assert ((MMOa->getOffset() >= 0) && "Negative MachineMemOperand offset");
 566   assert ((MMOb->getOffset() >= 0) && "Negative MachineMemOperand offset");
 567
 568   int64_t MinOffset = std::min(MMOa->getOffset(), MMOb->getOffset());
 569   int64_t Overlapa = MMOa->getSize() + MMOa->getOffset() - MinOffset;
 570   int64_t Overlapb = MMOb->getSize() + MMOb->getOffset() - MinOffset;
 571
 572   AliasAnalysis::AliasResult AAResult = AA->alias(
 573       AliasAnalysis::Location(MMOa->getValue(), Overlapa,
 574                               UseTBAA ? MMOa->getAAInfo() : AAMDNodes()),
 575       AliasAnalysis::Location(MMOb->getValue(), Overlapb,
 576                               UseTBAA ? MMOb->getAAInfo() : AAMDNodes()));
 577
 578   return (AAResult != AliasAnalysis::NoAlias);
 579 }
 580
 581 /// This recursive function iterates over chain deps of SUb looking for
 582 /// "latest" node that needs a chain edge to SUa.
 583 static unsigned
 584 iterateChainSucc(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 585                  SUnit *SUa, SUnit *SUb, SUnit *ExitSU, unsigned *Depth,
 586                  SmallPtrSetImpl<const SUnit*> &Visited) {
 587   if (!SUa || !SUb || SUb == ExitSU)
 588     return *Depth;
 589
 590   // Remember visited nodes.
 591   if (!Visited.insert(SUb).second)
 592       return *Depth;
 593   // If there is _some_ dependency already in place, do not
 594   // descend any further.
 595   // TODO: Need to make sure that if that dependency got eliminated or ignored
 596   // for any reason in the future, we would not violate DAG topology.
 597   // Currently it does not happen, but makes an implicit assumption about
 598   // future implementation.
 599   //
 600   // Independently, if we encounter node that is some sort of global
 601   // object (like a call) we already have full set of dependencies to it
 602   // and we can stop descending.
 603   if (SUa->isSucc(SUb) ||
 604       isGlobalMemoryObject(AA, SUb->getInstr()))
 605     return *Depth;
 606
 607   // If we do need an edge, or we have exceeded depth budget,
 608   // add that edge to the predecessors chain of SUb,
 609   // and stop descending.
 610   if (*Depth > 200 ||
 611       MIsNeedChainEdge(AA, MFI, SUa->getInstr(), SUb->getInstr())) {
 612     SUb->addPred(SDep(SUa, SDep::MayAliasMem));
 613     return *Depth;
 614   }
 615   // Track current depth.
 616   (*Depth)++;
 617   // Iterate over memory dependencies only.
 618   for (SUnit::const_succ_iterator I = SUb->Succs.begin(), E = SUb->Succs.end();
 619        I != E; ++I)
 620     if (I->isNormalMemoryOrBarrier())
 621       iterateChainSucc (AA, MFI, SUa, I->getSUnit(), ExitSU, Depth, Visited);
 622   return *Depth;
 623 }
 624
 625 /// This function assumes that "downward" from SU there exist
 626 /// tail/leaf of already constructed DAG. It iterates downward and
 627 /// checks whether SU can be aliasing any node dominated
 628 /// by it.
 629 static void adjustChainDeps(AliasAnalysis *AA, const MachineFrameInfo *MFI,
 630                             SUnit *SU, SUnit *ExitSU, std::set<SUnit *> &CheckList,
 631                             unsigned LatencyToLoad) {
 632   if (!SU)
 633     return;
 634
 635   SmallPtrSet<const SUnit*, 16> Visited;
 636   unsigned Depth = 0;
 637
 638   for (std::set<SUnit *>::iterator I = CheckList.begin(), IE = CheckList.end();
 639        I != IE; ++I) {
 640     if (SU == *I)
 641       continue;
 642     if (MIsNeedChainEdge(AA, MFI, SU->getInstr(), (*I)->getInstr())) {
 643       SDep Dep(SU, SDep::MayAliasMem);
 644       Dep.setLatency(((*I)->getInstr()->mayLoad()) ? LatencyToLoad : 0);
 645       (*I)->addPred(Dep);
 646     }
 647
 648     // Iterate recursively over all previously added memory chain
 649     // successors. Keep track of visited nodes.
 650     for (SUnit::const_succ_iterator J = (*I)->Succs.begin(),
 651          JE = (*I)->Succs.end(); J != JE; ++J)
 652       if (J->isNormalMemoryOrBarrier())
 653         iterateChainSucc (AA, MFI, SU, J->getSUnit(),
 654                           ExitSU, &Depth, Visited);
 655   }
 656 }
 657
 658 /// Check whether two objects need a chain edge, if so, add it
 659 /// otherwise remember the rejected SU.
 660 static inline
 661 void addChainDependency (AliasAnalysis *AA, const MachineFrameInfo *MFI,
 662                          SUnit *SUa, SUnit *SUb,
 663                          std::set<SUnit *> &RejectList,
 664                          unsigned TrueMemOrderLatency = 0,
 665                          bool isNormalMemory = false) {
 666   // If this is a false dependency,
 667   // do not add the edge, but rememeber the rejected node.
 668   if (MIsNeedChainEdge(AA, MFI, SUa->getInstr(), SUb->getInstr())) {
 669     SDep Dep(SUa, isNormalMemory ? SDep::MayAliasMem : SDep::Barrier);
 670     Dep.setLatency(TrueMemOrderLatency);
 671     SUb->addPred(Dep);
 672   }
 673   else {
 674     // Duplicate entries should be ignored.
 675     RejectList.insert(SUb);
 676     DEBUG(dbgs() << "\tReject chain dep between SU("
 677           << SUa->NodeNum << ") and SU("
 678           << SUb->NodeNum << ")\n");
 679   }
 680 }
 681
 682 /// Create an SUnit for each real instruction, numbered in top-down toplological
 683 /// order. The instruction order A < B, implies that no edge exists from B to A.
 684 ///
 685 /// Map each real instruction to its SUnit.
 686 ///
 687 /// After initSUnits, the SUnits vector cannot be resized and the scheduler may
 688 /// hang onto SUnit pointers. We may relax this in the future by using SUnit IDs
 689 /// instead of pointers.
 690 ///
 691 /// MachineScheduler relies on initSUnits numbering the nodes by their order in
 692 /// the original instruction list.
 693 void ScheduleDAGInstrs::initSUnits() {
 694   // We'll be allocating one SUnit for each real instruction in the region,
 695   // which is contained within a basic block.
 696   SUnits.reserve(NumRegionInstrs);
 697
 698   for (MachineBasicBlock::iterator I = RegionBegin; I != RegionEnd; ++I) {
 699     MachineInstr *MI = I;
 700     if (MI->isDebugValue())
 701       continue;
 702
 703     SUnit *SU = newSUnit(MI);
 704     MISUnitMap[MI] = SU;
 705
 706     SU->isCall = MI->isCall();
 707     SU->isCommutable = MI->isCommutable();
 708
 709     // Assign the Latency field of SU using target-provided information.
 710     SU->Latency = SchedModel.computeInstrLatency(SU->getInstr());
 711
 712     // If this SUnit uses a reserved or unbuffered resource, mark it as such.
 713     //
 714     // Reserved resources block an instruction from issuing and stall the
 715     // entire pipeline. These are identified by BufferSize=0.
 716     //
 717     // Unbuffered resources prevent execution of subsequent instructions that
 718     // require the same resources. This is used for in-order execution pipelines
 719     // within an out-of-order core. These are identified by BufferSize=1.
 720     if (SchedModel.hasInstrSchedModel()) {
 721       const MCSchedClassDesc *SC = getSchedClass(SU);
 722       for (TargetSchedModel::ProcResIter
 723              PI = SchedModel.getWriteProcResBegin(SC),
 724              PE = SchedModel.getWriteProcResEnd(SC); PI != PE; ++PI) {
 725         switch (SchedModel.getProcResource(PI->ProcResourceIdx)->BufferSize) {
 726         case 0:
 727           SU->hasReservedResource = true;
 728           break;
 729         case 1:
 730           SU->isUnbuffered = true;
 731           break;
 732         default:
 733           break;
 734         }
 735       }
 736     }
 737   }
 738 }
 739
 740 /// If RegPressure is non-null, compute register pressure as a side effect. The
 741 /// DAG builder is an efficient place to do it because it already visits
 742 /// operands.
 743 void ScheduleDAGInstrs::buildSchedGraph(AliasAnalysis *AA,
 744                                         RegPressureTracker *RPTracker,
 745                                         PressureDiffs *PDiffs) {
 746   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
 747   bool UseAA = EnableAASchedMI.getNumOccurrences() > 0 ? EnableAASchedMI
 748                                                        : ST.useAA();
 749   AliasAnalysis *AAForDep = UseAA ? AA : nullptr;
 750
 751   MISUnitMap.clear();
 752   ScheduleDAG::clearDAG();
 753
 754   // Create an SUnit for each real instruction.
 755   initSUnits();
 756
 757   if (PDiffs)
 758     PDiffs->init(SUnits.size());
 759
 760   // We build scheduling units by walking a block's instruction list from bottom
 761   // to top.
 762
 763   // Remember where a generic side-effecting instruction is as we procede.
 764   SUnit *BarrierChain = nullptr, *AliasChain = nullptr;
 765
 766   // Memory references to specific known memory locations are tracked
 767   // so that they can be given more precise dependencies. We track
 768   // separately the known memory locations that may alias and those
 769   // that are known not to alias
 770   MapVector<ValueType, std::vector<SUnit *> > AliasMemDefs, NonAliasMemDefs;
 771   MapVector<ValueType, std::vector<SUnit *> > AliasMemUses, NonAliasMemUses;
 772   std::set<SUnit*> RejectMemNodes;
 773
 774   // Remove any stale debug info; sometimes BuildSchedGraph is called again
 775   // without emitting the info from the previous call.
 776   DbgValues.clear();
 777   FirstDbgValue = nullptr;
 778
 779   assert(Defs.empty() && Uses.empty() &&
 780          "Only BuildGraph should update Defs/Uses");
 781   Defs.setUniverse(TRI->getNumRegs());
 782   Uses.setUniverse(TRI->getNumRegs());
 783
 784   assert(VRegDefs.empty() && "Only BuildSchedGraph may access VRegDefs");
 785   VRegUses.clear();
 786   VRegDefs.setUniverse(MRI.getNumVirtRegs());
 787   VRegUses.setUniverse(MRI.getNumVirtRegs());
 788
 789   // Model data dependencies between instructions being scheduled and the
 790   // ExitSU.
 791   addSchedBarrierDeps();
 792
 793   // Walk the list of instructions, from bottom moving up.
 794   MachineInstr *DbgMI = nullptr;
 795   for (MachineBasicBlock::iterator MII = RegionEnd, MIE = RegionBegin;
 796        MII != MIE; --MII) {
 797     MachineInstr *MI = std::prev(MII);
 798     if (MI && DbgMI) {
 799       DbgValues.push_back(std::make_pair(DbgMI, MI));
 800       DbgMI = nullptr;
 801     }
 802
 803     if (MI->isDebugValue()) {
 804       DbgMI = MI;
 805       continue;
 806     }
 807     SUnit *SU = MISUnitMap[MI];
 808     assert(SU && "No SUnit mapped to this MI");
 809
 810     if (RPTracker) {
 811       PressureDiff *PDiff = PDiffs ? &(*PDiffs)[SU->NodeNum] : nullptr;
 812       RPTracker->recede(/*LiveUses=*/nullptr, PDiff);
 813       assert(RPTracker->getPos() == std::prev(MII) &&
 814              "RPTracker can't find MI");
 815     }
 816
 817     assert(
 818         (CanHandleTerminators || (!MI->isTerminator() && !MI->isPosition())) &&
 819         "Cannot schedule terminators or labels!");
 820
 821     // Add register-based dependencies (data, anti, and output).
 822     bool HasVRegDef = false;
 823     for (unsigned j = 0, n = MI->getNumOperands(); j != n; ++j) {
 824       const MachineOperand &MO = MI->getOperand(j);
 825       if (!MO.isReg()) continue;
 826       unsigned Reg = MO.getReg();
 827       if (Reg == 0) continue;
 828
 829       if (TRI->isPhysicalRegister(Reg))
 830         addPhysRegDeps(SU, j);
 831       else {
 832         assert(!IsPostRA && "Virtual register encountered!");
 833         if (MO.isDef()) {
 834           HasVRegDef = true;
 835           addVRegDefDeps(SU, j);
 836         }
 837         else if (MO.readsReg()) // ignore undef operands
 838           addVRegUseDeps(SU, j);
 839       }
 840     }
 841     // If we haven't seen any uses in this scheduling region, create a
 842     // dependence edge to ExitSU to model the live-out latency. This is required
 843     // for vreg defs with no in-region use, and prefetches with no vreg def.
 844     //
 845     // FIXME: NumDataSuccs would be more precise than NumSuccs here. This
 846     // check currently relies on being called before adding chain deps.
 847     if (SU->NumSuccs == 0 && SU->Latency > 1
 848         && (HasVRegDef || MI->mayLoad())) {
 849       SDep Dep(SU, SDep::Artificial);
 850       Dep.setLatency(SU->Latency - 1);
 851       ExitSU.addPred(Dep);
 852     }
 853
 854     // Add chain dependencies.
 855     // Chain dependencies used to enforce memory order should have
 856     // latency of 0 (except for true dependency of Store followed by
 857     // aliased Load... we estimate that with a single cycle of latency
 858     // assuming the hardware will bypass)
 859     // Note that isStoreToStackSlot and isLoadFromStackSLot are not usable
 860     // after stack slots are lowered to actual addresses.
 861     // TODO: Use an AliasAnalysis and do real alias-analysis queries, and
 862     // produce more precise dependence information.
 863     unsigned TrueMemOrderLatency = MI->mayStore() ? 1 : 0;
 864     if (isGlobalMemoryObject(AA, MI)) {
 865       // Be conservative with these and add dependencies on all memory
 866       // references, even those that are known to not alias.
 867       for (MapVector<ValueType, std::vector<SUnit *> >::iterator I =
 868              NonAliasMemDefs.begin(), E = NonAliasMemDefs.end(); I != E; ++I) {
 869         for (unsigned i = 0, e = I->second.size(); i != e; ++i) {
 870           I->second[i]->addPred(SDep(SU, SDep::Barrier));
 871         }
 872       }
 873       for (MapVector<ValueType, std::vector<SUnit *> >::iterator I =
 874              NonAliasMemUses.begin(), E = NonAliasMemUses.end(); I != E; ++I) {
 875         for (unsigned i = 0, e = I->second.size(); i != e; ++i) {
 876           SDep Dep(SU, SDep::Barrier);
 877           Dep.setLatency(TrueMemOrderLatency);
 878           I->second[i]->addPred(Dep);
 879         }
 880       }
 881       // Add SU to the barrier chain.
 882       if (BarrierChain)
 883         BarrierChain->addPred(SDep(SU, SDep::Barrier));
 884       BarrierChain = SU;
 885       // This is a barrier event that acts as a pivotal node in the DAG,
 886       // so it is safe to clear list of exposed nodes.
 887       adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 888                       TrueMemOrderLatency);
 889       RejectMemNodes.clear();
 890       NonAliasMemDefs.clear();
 891       NonAliasMemUses.clear();
 892
 893       // fall-through
 894     new_alias_chain:
 895       // Chain all possibly aliasing memory references through SU.
 896       if (AliasChain) {
 897         unsigned ChainLatency = 0;
 898         if (AliasChain->getInstr()->mayLoad())
 899           ChainLatency = TrueMemOrderLatency;
 900         addChainDependency(AAForDep, MFI, SU, AliasChain, RejectMemNodes,
 901                            ChainLatency);
 902       }
 903       AliasChain = SU;
 904       for (unsigned k = 0, m = PendingLoads.size(); k != m; ++k)
 905         addChainDependency(AAForDep, MFI, SU, PendingLoads[k], RejectMemNodes,
 906                            TrueMemOrderLatency);
 907       for (MapVector<ValueType, std::vector<SUnit *> >::iterator I =
 908            AliasMemDefs.begin(), E = AliasMemDefs.end(); I != E; ++I) {
 909         for (unsigned i = 0, e = I->second.size(); i != e; ++i)
 910           addChainDependency(AAForDep, MFI, SU, I->second[i], RejectMemNodes);
 911       }
 912       for (MapVector<ValueType, std::vector<SUnit *> >::iterator I =
 913            AliasMemUses.begin(), E = AliasMemUses.end(); I != E; ++I) {
 914         for (unsigned i = 0, e = I->second.size(); i != e; ++i)
 915           addChainDependency(AAForDep, MFI, SU, I->second[i], RejectMemNodes,
 916                              TrueMemOrderLatency);
 917       }
 918       adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 919                       TrueMemOrderLatency);
 920       PendingLoads.clear();
 921       AliasMemDefs.clear();
 922       AliasMemUses.clear();
 923     } else if (MI->mayStore()) {
 924       // Add dependence on barrier chain, if needed.
 925       // There is no point to check aliasing on barrier event. Even if
 926       // SU and barrier _could_ be reordered, they should not. In addition,
 927       // we have lost all RejectMemNodes below barrier.
 928       if (BarrierChain)
 929         BarrierChain->addPred(SDep(SU, SDep::Barrier));
 930
 931       UnderlyingObjectsVector Objs;
 932       getUnderlyingObjectsForInstr(MI, MFI, Objs);
 933
 934       if (Objs.empty()) {
 935         // Treat all other stores conservatively.
 936         goto new_alias_chain;
 937       }
 938
 939       bool MayAlias = false;
 940       for (UnderlyingObjectsVector::iterator K = Objs.begin(), KE = Objs.end();
 941            K != KE; ++K) {
 942         ValueType V = K->getPointer();
 943         bool ThisMayAlias = K->getInt();
 944         if (ThisMayAlias)
 945           MayAlias = true;
 946
 947         // A store to a specific PseudoSourceValue. Add precise dependencies.
 948         // Record the def in MemDefs, first adding a dep if there is
 949         // an existing def.
 950         MapVector<ValueType, std::vector<SUnit *> >::iterator I =
 951           ((ThisMayAlias) ? AliasMemDefs.find(V) : NonAliasMemDefs.find(V));
 952         MapVector<ValueType, std::vector<SUnit *> >::iterator IE =
 953           ((ThisMayAlias) ? AliasMemDefs.end() : NonAliasMemDefs.end());
 954         if (I != IE) {
 955           for (unsigned i = 0, e = I->second.size(); i != e; ++i)
 956             addChainDependency(AAForDep, MFI, SU, I->second[i], RejectMemNodes,
 957                                0, true);
 958
 959           // If we're not using AA, then we only need one store per object.
 960           if (!AAForDep)
 961             I->second.clear();
 962           I->second.push_back(SU);
 963         } else {
 964           if (ThisMayAlias) {
 965             if (!AAForDep)
 966               AliasMemDefs[V].clear();
 967             AliasMemDefs[V].push_back(SU);
 968           } else {
 969             if (!AAForDep)
 970               NonAliasMemDefs[V].clear();
 971             NonAliasMemDefs[V].push_back(SU);
 972           }
 973         }
 974         // Handle the uses in MemUses, if there are any.
 975         MapVector<ValueType, std::vector<SUnit *> >::iterator J =
 976           ((ThisMayAlias) ? AliasMemUses.find(V) : NonAliasMemUses.find(V));
 977         MapVector<ValueType, std::vector<SUnit *> >::iterator JE =
 978           ((ThisMayAlias) ? AliasMemUses.end() : NonAliasMemUses.end());
 979         if (J != JE) {
 980           for (unsigned i = 0, e = J->second.size(); i != e; ++i)
 981             addChainDependency(AAForDep, MFI, SU, J->second[i], RejectMemNodes,
 982                                TrueMemOrderLatency, true);
 983           J->second.clear();
 984         }
 985       }
 986       if (MayAlias) {
 987         // Add dependencies from all the PendingLoads, i.e. loads
 988         // with no underlying object.
 989         for (unsigned k = 0, m = PendingLoads.size(); k != m; ++k)
 990           addChainDependency(AAForDep, MFI, SU, PendingLoads[k], RejectMemNodes,
 991                              TrueMemOrderLatency);
 992         // Add dependence on alias chain, if needed.
 993         if (AliasChain)
 994           addChainDependency(AAForDep, MFI, SU, AliasChain, RejectMemNodes);
 995         // But we also should check dependent instructions for the
 996         // SU in question.
 997         adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes,
 998                         TrueMemOrderLatency);
 999       }
1000     } else if (MI->mayLoad()) {
1001       bool MayAlias = true;
1002       if (MI->isInvariantLoad(AA)) {
1003         // Invariant load, no chain dependencies needed!
1004       } else {
1005         UnderlyingObjectsVector Objs;
1006         getUnderlyingObjectsForInstr(MI, MFI, Objs);
1007
1008         if (Objs.empty()) {
1009           // A load with no underlying object. Depend on all
1010           // potentially aliasing stores.
1011           for (MapVector<ValueType, std::vector<SUnit *> >::iterator I =
1012                  AliasMemDefs.begin(), E = AliasMemDefs.end(); I != E; ++I)
1013             for (unsigned i = 0, e = I->second.size(); i != e; ++i)
1014               addChainDependency(AAForDep, MFI, SU, I->second[i],
1015                                  RejectMemNodes);
1016
1017           PendingLoads.push_back(SU);
1018           MayAlias = true;
1019         } else {
1020           MayAlias = false;
1021         }
1022
1023         for (UnderlyingObjectsVector::iterator
1024              J = Objs.begin(), JE = Objs.end(); J != JE; ++J) {
1025           ValueType V = J->getPointer();
1026           bool ThisMayAlias = J->getInt();
1027
1028           if (ThisMayAlias)
1029             MayAlias = true;
1030
1031           // A load from a specific PseudoSourceValue. Add precise dependencies.
1032           MapVector<ValueType, std::vector<SUnit *> >::iterator I =
1033             ((ThisMayAlias) ? AliasMemDefs.find(V) : NonAliasMemDefs.find(V));
1034           MapVector<ValueType, std::vector<SUnit *> >::iterator IE =
1035             ((ThisMayAlias) ? AliasMemDefs.end() : NonAliasMemDefs.end());
1036           if (I != IE)
1037             for (unsigned i = 0, e = I->second.size(); i != e; ++i)
1038               addChainDependency(AAForDep, MFI, SU, I->second[i],
1039                                  RejectMemNodes, 0, true);
1040           if (ThisMayAlias)
1041             AliasMemUses[V].push_back(SU);
1042           else
1043             NonAliasMemUses[V].push_back(SU);
1044         }
1045         if (MayAlias)
1046           adjustChainDeps(AA, MFI, SU, &ExitSU, RejectMemNodes, /*Latency=*/0);
1047         // Add dependencies on alias and barrier chains, if needed.
1048         if (MayAlias && AliasChain)
1049           addChainDependency(AAForDep, MFI, SU, AliasChain, RejectMemNodes);
1050         if (BarrierChain)
1051           BarrierChain->addPred(SDep(SU, SDep::Barrier));
1052       }
1053     }
1054   }
1055   if (DbgMI)
1056     FirstDbgValue = DbgMI;
1057
1058   Defs.clear();
1059   Uses.clear();
1060   VRegDefs.clear();
1061   PendingLoads.clear();
1062 }
1063
1064 /// \brief Initialize register live-range state for updating kills.
1065 void ScheduleDAGInstrs::startBlockForKills(MachineBasicBlock *BB) {
1066   // Start with no live registers.
1067   LiveRegs.reset();
1068
1069   // Examine the live-in regs of all successors.
1070   for (MachineBasicBlock::succ_iterator SI = BB->succ_begin(),
1071        SE = BB->succ_end(); SI != SE; ++SI) {
1072     for (MachineBasicBlock::livein_iterator I = (*SI)->livein_begin(),
1073          E = (*SI)->livein_end(); I != E; ++I) {
1074       unsigned Reg = *I;
1075       // Repeat, for reg and all subregs.
1076       for (MCSubRegIterator SubRegs(Reg, TRI, /*IncludeSelf=*/true);
1077            SubRegs.isValid(); ++SubRegs)
1078         LiveRegs.set(*SubRegs);
1079     }
1080   }
1081 }
1082
1083 bool ScheduleDAGInstrs::toggleKillFlag(MachineInstr *MI, MachineOperand &MO) {
1084   // Setting kill flag...
1085   if (!MO.isKill()) {
1086     MO.setIsKill(true);
1087     return false;
1088   }
1089
1090   // If MO itself is live, clear the kill flag...
1091   if (LiveRegs.test(MO.getReg())) {
1092     MO.setIsKill(false);
1093     return false;
1094   }
1095
1096   // If any subreg of MO is live, then create an imp-def for that
1097   // subreg and keep MO marked as killed.
1098   MO.setIsKill(false);
1099   bool AllDead = true;
1100   const unsigned SuperReg = MO.getReg();
1101   MachineInstrBuilder MIB(MF, MI);
1102   for (MCSubRegIterator SubRegs(SuperReg, TRI); SubRegs.isValid(); ++SubRegs) {
1103     if (LiveRegs.test(*SubRegs)) {
1104       MIB.addReg(*SubRegs, RegState::ImplicitDefine);
1105       AllDead = false;
1106     }
1107   }
1108
1109   if(AllDead)
1110     MO.setIsKill(true);
1111   return false;
1112 }
1113
1114 // FIXME: Reuse the LivePhysRegs utility for this.
1115 void ScheduleDAGInstrs::fixupKills(MachineBasicBlock *MBB) {
1116   DEBUG(dbgs() << "Fixup kills for BB#" << MBB->getNumber() << '\n');
1117
1118   LiveRegs.resize(TRI->getNumRegs());
1119   BitVector killedRegs(TRI->getNumRegs());
1120
1121   startBlockForKills(MBB);
1122
1123   // Examine block from end to start...
1124   unsigned Count = MBB->size();
1125   for (MachineBasicBlock::iterator I = MBB->end(), E = MBB->begin();
1126        I != E; --Count) {
1127     MachineInstr *MI = --I;
1128     if (MI->isDebugValue())
1129       continue;
1130
1131     // Update liveness.  Registers that are defed but not used in this
1132     // instruction are now dead. Mark register and all subregs as they
1133     // are completely defined.
1134     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1135       MachineOperand &MO = MI->getOperand(i);
1136       if (MO.isRegMask())
1137         LiveRegs.clearBitsNotInMask(MO.getRegMask());
1138       if (!MO.isReg()) continue;
1139       unsigned Reg = MO.getReg();
1140       if (Reg == 0) continue;
1141       if (!MO.isDef()) continue;
1142       // Ignore two-addr defs.
1143       if (MI->isRegTiedToUseOperand(i)) continue;
1144
1145       // Repeat for reg and all subregs.
1146       for (MCSubRegIterator SubRegs(Reg, TRI, /*IncludeSelf=*/true);
1147            SubRegs.isValid(); ++SubRegs)
1148         LiveRegs.reset(*SubRegs);
1149     }
1150
1151     // Examine all used registers and set/clear kill flag. When a
1152     // register is used multiple times we only set the kill flag on
1153     // the first use. Don't set kill flags on undef operands.
1154     killedRegs.reset();
1155     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1156       MachineOperand &MO = MI->getOperand(i);
1157       if (!MO.isReg() || !MO.isUse() || MO.isUndef()) continue;
1158       unsigned Reg = MO.getReg();
1159       if ((Reg == 0) || MRI.isReserved(Reg)) continue;
1160
1161       bool kill = false;
1162       if (!killedRegs.test(Reg)) {
1163         kill = true;
1164         // A register is not killed if any subregs are live...
1165         for (MCSubRegIterator SubRegs(Reg, TRI); SubRegs.isValid(); ++SubRegs) {
1166           if (LiveRegs.test(*SubRegs)) {
1167             kill = false;
1168             break;
1169           }
1170         }
1171
1172         // If subreg is not live, then register is killed if it became
1173         // live in this instruction
1174         if (kill)
1175           kill = !LiveRegs.test(Reg);
1176       }
1177
1178       if (MO.isKill() != kill) {
1179         DEBUG(dbgs() << "Fixing " << MO << " in ");
1180         // Warning: toggleKillFlag may invalidate MO.
1181         toggleKillFlag(MI, MO);
1182         DEBUG(MI->dump());
1183       }
1184
1185       killedRegs.set(Reg);
1186     }
1187
1188     // Mark any used register (that is not using undef) and subregs as
1189     // now live...
1190     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1191       MachineOperand &MO = MI->getOperand(i);
1192       if (!MO.isReg() || !MO.isUse() || MO.isUndef()) continue;
1193       unsigned Reg = MO.getReg();
1194       if ((Reg == 0) || MRI.isReserved(Reg)) continue;
1195
1196       for (MCSubRegIterator SubRegs(Reg, TRI, /*IncludeSelf=*/true);
1197            SubRegs.isValid(); ++SubRegs)
1198         LiveRegs.set(*SubRegs);
1199     }
1200   }
1201 }
1202
1203 void ScheduleDAGInstrs::dumpNode(const SUnit *SU) const {
1204 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
1205   SU->getInstr()->dump();
1206 #endif
1207 }
1208
1209 std::string ScheduleDAGInstrs::getGraphNodeLabel(const SUnit *SU) const {
1210   std::string s;
1211   raw_string_ostream oss(s);
1212   if (SU == &EntrySU)
1213     oss << "<entry>";
1214   else if (SU == &ExitSU)
1215     oss << "<exit>";
1216   else
1217     SU->getInstr()->print(oss, &TM, /*SkipOpers=*/true);
1218   return oss.str();
1219 }
1220
1221 /// Return the basic block label. It is not necessarilly unique because a block
1222 /// contains multiple scheduling regions. But it is fine for visualization.
1223 std::string ScheduleDAGInstrs::getDAGName() const {
1224   return "dag." + BB->getFullName();
1225 }
1226
1227 //===----------------------------------------------------------------------===//
1228 // SchedDFSResult Implementation
1229 //===----------------------------------------------------------------------===//
1230
1231 namespace llvm {
1232 /// \brief Internal state used to compute SchedDFSResult.
1233 class SchedDFSImpl {
1234   SchedDFSResult &R;
1235
1236   /// Join DAG nodes into equivalence classes by their subtree.
1237   IntEqClasses SubtreeClasses;
1238   /// List PredSU, SuccSU pairs that represent data edges between subtrees.
1239   std::vector<std::pair<const SUnit*, const SUnit*> > ConnectionPairs;
1240
1241   struct RootData {
1242     unsigned NodeID;
1243     unsigned ParentNodeID;  // Parent node (member of the parent subtree).
1244     unsigned SubInstrCount; // Instr count in this tree only, not children.
1245
1246     RootData(unsigned id): NodeID(id),
1247                            ParentNodeID(SchedDFSResult::InvalidSubtreeID),
1248                            SubInstrCount(0) {}
1249
1250     unsigned getSparseSetIndex() const { return NodeID; }
1251   };
1252
1253   SparseSet<RootData> RootSet;
1254
1255 public:
1256   SchedDFSImpl(SchedDFSResult &r): R(r), SubtreeClasses(R.DFSNodeData.size()) {
1257     RootSet.setUniverse(R.DFSNodeData.size());
1258   }
1259
1260   /// Return true if this node been visited by the DFS traversal.
1261   ///
1262   /// During visitPostorderNode the Node's SubtreeID is assigned to the Node
1263   /// ID. Later, SubtreeID is updated but remains valid.
1264   bool isVisited(const SUnit *SU) const {
1265     return R.DFSNodeData[SU->NodeNum].SubtreeID
1266       != SchedDFSResult::InvalidSubtreeID;
1267   }
1268
1269   /// Initialize this node's instruction count. We don't need to flag the node
1270   /// visited until visitPostorder because the DAG cannot have cycles.
1271   void visitPreorder(const SUnit *SU) {
1272     R.DFSNodeData[SU->NodeNum].InstrCount =
1273       SU->getInstr()->isTransient() ? 0 : 1;
1274   }
1275
1276   /// Called once for each node after all predecessors are visited. Revisit this
1277   /// node's predecessors and potentially join them now that we know the ILP of
1278   /// the other predecessors.
1279   void visitPostorderNode(const SUnit *SU) {
1280     // Mark this node as the root of a subtree. It may be joined with its
1281     // successors later.
1282     R.DFSNodeData[SU->NodeNum].SubtreeID = SU->NodeNum;
1283     RootData RData(SU->NodeNum);
1284     RData.SubInstrCount = SU->getInstr()->isTransient() ? 0 : 1;
1285
1286     // If any predecessors are still in their own subtree, they either cannot be
1287     // joined or are large enough to remain separate. If this parent node's
1288     // total instruction count is not greater than a child subtree by at least
1289     // the subtree limit, then try to join it now since splitting subtrees is
1290     // only useful if multiple high-pressure paths are possible.
1291     unsigned InstrCount = R.DFSNodeData[SU->NodeNum].InstrCount;
1292     for (SUnit::const_pred_iterator
1293            PI = SU->Preds.begin(), PE = SU->Preds.end(); PI != PE; ++PI) {
1294       if (PI->getKind() != SDep::Data)
1295         continue;
1296       unsigned PredNum = PI->getSUnit()->NodeNum;
1297       if ((InstrCount - R.DFSNodeData[PredNum].InstrCount) < R.SubtreeLimit)
1298         joinPredSubtree(*PI, SU, /*CheckLimit=*/false);
1299
1300       // Either link or merge the TreeData entry from the child to the parent.
1301       if (R.DFSNodeData[PredNum].SubtreeID == PredNum) {
1302         // If the predecessor's parent is invalid, this is a tree edge and the
1303         // current node is the parent.
1304         if (RootSet[PredNum].ParentNodeID == SchedDFSResult::InvalidSubtreeID)
1305           RootSet[PredNum].ParentNodeID = SU->NodeNum;
1306       }
1307       else if (RootSet.count(PredNum)) {
1308         // The predecessor is not a root, but is still in the root set. This
1309         // must be the new parent that it was just joined to. Note that
1310         // RootSet[PredNum].ParentNodeID may either be invalid or may still be
1311         // set to the original parent.
1312         RData.SubInstrCount += RootSet[PredNum].SubInstrCount;
1313         RootSet.erase(PredNum);
1314       }
1315     }
1316     RootSet[SU->NodeNum] = RData;
1317   }
1318
1319   /// Called once for each tree edge after calling visitPostOrderNode on the
1320   /// predecessor. Increment the parent node's instruction count and
1321   /// preemptively join this subtree to its parent's if it is small enough.
1322   void visitPostorderEdge(const SDep &PredDep, const SUnit *Succ) {
1323     R.DFSNodeData[Succ->NodeNum].InstrCount
1324       += R.DFSNodeData[PredDep.getSUnit()->NodeNum].InstrCount;
1325     joinPredSubtree(PredDep, Succ);
1326   }
1327
1328   /// Add a connection for cross edges.
1329   void visitCrossEdge(const SDep &PredDep, const SUnit *Succ) {
1330     ConnectionPairs.push_back(std::make_pair(PredDep.getSUnit(), Succ));
1331   }
1332
1333   /// Set each node's subtree ID to the representative ID and record connections
1334   /// between trees.
1335   void finalize() {
1336     SubtreeClasses.compress();
1337     R.DFSTreeData.resize(SubtreeClasses.getNumClasses());
1338     assert(SubtreeClasses.getNumClasses() == RootSet.size()
1339            && "number of roots should match trees");
1340     for (SparseSet<RootData>::const_iterator
1341            RI = RootSet.begin(), RE = RootSet.end(); RI != RE; ++RI) {
1342       unsigned TreeID = SubtreeClasses[RI->NodeID];
1343       if (RI->ParentNodeID != SchedDFSResult::InvalidSubtreeID)
1344         R.DFSTreeData[TreeID].ParentTreeID = SubtreeClasses[RI->ParentNodeID];
1345       R.DFSTreeData[TreeID].SubInstrCount = RI->SubInstrCount;
1346       // Note that SubInstrCount may be greater than InstrCount if we joined
1347       // subtrees across a cross edge. InstrCount will be attributed to the
1348       // original parent, while SubInstrCount will be attributed to the joined
1349       // parent.
1350     }
1351     R.SubtreeConnections.resize(SubtreeClasses.getNumClasses());
1352     R.SubtreeConnectLevels.resize(SubtreeClasses.getNumClasses());
1353     DEBUG(dbgs() << R.getNumSubtrees() << " subtrees:\n");
1354     for (unsigned Idx = 0, End = R.DFSNodeData.size(); Idx != End; ++Idx) {
1355       R.DFSNodeData[Idx].SubtreeID = SubtreeClasses[Idx];
1356       DEBUG(dbgs() << "  SU(" << Idx << ") in tree "
1357             << R.DFSNodeData[Idx].SubtreeID << '\n');
1358     }
1359     for (std::vector<std::pair<const SUnit*, const SUnit*> >::const_iterator
1360            I = ConnectionPairs.begin(), E = ConnectionPairs.end();
1361          I != E; ++I) {
1362       unsigned PredTree = SubtreeClasses[I->first->NodeNum];
1363       unsigned SuccTree = SubtreeClasses[I->second->NodeNum];
1364       if (PredTree == SuccTree)
1365         continue;
1366       unsigned Depth = I->first->getDepth();
1367       addConnection(PredTree, SuccTree, Depth);
1368       addConnection(SuccTree, PredTree, Depth);
1369     }
1370   }
1371
1372 protected:
1373   /// Join the predecessor subtree with the successor that is its DFS
1374   /// parent. Apply some heuristics before joining.
1375   bool joinPredSubtree(const SDep &PredDep, const SUnit *Succ,
1376                        bool CheckLimit = true) {
1377     assert(PredDep.getKind() == SDep::Data && "Subtrees are for data edges");
1378
1379     // Check if the predecessor is already joined.
1380     const SUnit *PredSU = PredDep.getSUnit();
1381     unsigned PredNum = PredSU->NodeNum;
1382     if (R.DFSNodeData[PredNum].SubtreeID != PredNum)
1383       return false;
1384
1385     // Four is the magic number of successors before a node is considered a
1386     // pinch point.
1387     unsigned NumDataSucs = 0;
1388     for (SUnit::const_succ_iterator SI = PredSU->Succs.begin(),
1389            SE = PredSU->Succs.end(); SI != SE; ++SI) {
1390       if (SI->getKind() == SDep::Data) {
1391         if (++NumDataSucs >= 4)
1392           return false;
1393       }
1394     }
1395     if (CheckLimit && R.DFSNodeData[PredNum].InstrCount > R.SubtreeLimit)
1396       return false;
1397     R.DFSNodeData[PredNum].SubtreeID = Succ->NodeNum;
1398     SubtreeClasses.join(Succ->NodeNum, PredNum);
1399     return true;
1400   }
1401
1402   /// Called by finalize() to record a connection between trees.
1403   void addConnection(unsigned FromTree, unsigned ToTree, unsigned Depth) {
1404     if (!Depth)
1405       return;
1406
1407     do {
1408       SmallVectorImpl<SchedDFSResult::Connection> &Connections =
1409         R.SubtreeConnections[FromTree];
1410       for (SmallVectorImpl<SchedDFSResult::Connection>::iterator
1411              I = Connections.begin(), E = Connections.end(); I != E; ++I) {
1412         if (I->TreeID == ToTree) {
1413           I->Level = std::max(I->Level, Depth);
1414           return;
1415         }
1416       }
1417       Connections.push_back(SchedDFSResult::Connection(ToTree, Depth));
1418       FromTree = R.DFSTreeData[FromTree].ParentTreeID;
1419     } while (FromTree != SchedDFSResult::InvalidSubtreeID);
1420   }
1421 };
1422 } // namespace llvm
1423
1424 namespace {
1425 /// \brief Manage the stack used by a reverse depth-first search over the DAG.
1426 class SchedDAGReverseDFS {
1427   std::vector<std::pair<const SUnit*, SUnit::const_pred_iterator> > DFSStack;
1428 public:
1429   bool isComplete() const { return DFSStack.empty(); }
1430
1431   void follow(const SUnit *SU) {
1432     DFSStack.push_back(std::make_pair(SU, SU->Preds.begin()));
1433   }
1434   void advance() { ++DFSStack.back().second; }
1435
1436   const SDep *backtrack() {
1437     DFSStack.pop_back();
1438     return DFSStack.empty() ? nullptr : std::prev(DFSStack.back().second);
1439   }
1440
1441   const SUnit *getCurr() const { return DFSStack.back().first; }
1442
1443   SUnit::const_pred_iterator getPred() const { return DFSStack.back().second; }
1444
1445   SUnit::const_pred_iterator getPredEnd() const {
1446     return getCurr()->Preds.end();
1447   }
1448 };
1449 } // anonymous
1450
1451 static bool hasDataSucc(const SUnit *SU) {
1452   for (SUnit::const_succ_iterator
1453          SI = SU->Succs.begin(), SE = SU->Succs.end(); SI != SE; ++SI) {
1454     if (SI->getKind() == SDep::Data && !SI->getSUnit()->isBoundaryNode())
1455       return true;
1456   }
1457   return false;
1458 }
1459
1460 /// Compute an ILP metric for all nodes in the subDAG reachable via depth-first
1461 /// search from this root.
1462 void SchedDFSResult::compute(ArrayRef<SUnit> SUnits) {
1463   if (!IsBottomUp)
1464     llvm_unreachable("Top-down ILP metric is unimplemnted");
1465
1466   SchedDFSImpl Impl(*this);
1467   for (ArrayRef<SUnit>::const_iterator
1468          SI = SUnits.begin(), SE = SUnits.end(); SI != SE; ++SI) {
1469     const SUnit *SU = &*SI;
1470     if (Impl.isVisited(SU) || hasDataSucc(SU))
1471       continue;
1472
1473     SchedDAGReverseDFS DFS;
1474     Impl.visitPreorder(SU);
1475     DFS.follow(SU);
1476     for (;;) {
1477       // Traverse the leftmost path as far as possible.
1478       while (DFS.getPred() != DFS.getPredEnd()) {
1479         const SDep &PredDep = *DFS.getPred();
1480         DFS.advance();
1481         // Ignore non-data edges.
1482         if (PredDep.getKind() != SDep::Data
1483             || PredDep.getSUnit()->isBoundaryNode()) {
1484           continue;
1485         }
1486         // An already visited edge is a cross edge, assuming an acyclic DAG.
1487         if (Impl.isVisited(PredDep.getSUnit())) {
1488           Impl.visitCrossEdge(PredDep, DFS.getCurr());
1489           continue;
1490         }
1491         Impl.visitPreorder(PredDep.getSUnit());
1492         DFS.follow(PredDep.getSUnit());
1493       }
1494       // Visit the top of the stack in postorder and backtrack.
1495       const SUnit *Child = DFS.getCurr();
1496       const SDep *PredDep = DFS.backtrack();
1497       Impl.visitPostorderNode(Child);
1498       if (PredDep)
1499         Impl.visitPostorderEdge(*PredDep, DFS.getCurr());
1500       if (DFS.isComplete())
1501         break;
1502     }
1503   }
1504   Impl.finalize();
1505 }
1506
1507 /// The root of the given SubtreeID was just scheduled. For all subtrees
1508 /// connected to this tree, record the depth of the connection so that the
1509 /// nearest connected subtrees can be prioritized.
1510 void SchedDFSResult::scheduleTree(unsigned SubtreeID) {
1511   for (SmallVectorImpl<Connection>::const_iterator
1512          I = SubtreeConnections[SubtreeID].begin(),
1513          E = SubtreeConnections[SubtreeID].end(); I != E; ++I) {
1514     SubtreeConnectLevels[I->TreeID] =
1515       std::max(SubtreeConnectLevels[I->TreeID], I->Level);
1516     DEBUG(dbgs() << "  Tree: " << I->TreeID
1517           << " @" << SubtreeConnectLevels[I->TreeID] << '\n');
1518   }
1519 }
1520
1521 LLVM_DUMP_METHOD
1522 void ILPValue::print(raw_ostream &OS) const {
1523   OS << InstrCount << " / " << Length << " = ";
1524   if (!Length)
1525     OS << "BADILP";
1526   else
1527     OS << format("%g", ((double)InstrCount / Length));
1528 }
1529
1530 LLVM_DUMP_METHOD
1531 void ILPValue::dump() const {
1532   dbgs() << *this << '\n';
1533 }
1534
1535 namespace llvm {
1536
1537 LLVM_DUMP_METHOD
1538 raw_ostream &operator<<(raw_ostream &OS, const ILPValue &Val) {
1539   Val.print(OS);
1540   return OS;
1541 }
1542
1543 } // namespace llvm