lib/CodeGen/RegAllocBasic.cpp

   1 //===-- RegAllocBasic.cpp - basic register allocator ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the RABasic function pass, which provides a minimal
  11 // implementation of the basic register allocator.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "regalloc"
  16 #include "LiveIntervalUnion.h"
  17 #include "RegAllocBase.h"
  18 #include "RenderMachineFunction.h"
  19 #include "Spiller.h"
  20 #include "VirtRegMap.h"
  21 #include "VirtRegRewriter.h"
  22 #include "llvm/ADT/OwningPtr.h"
  23 #include "llvm/Analysis/AliasAnalysis.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/PassAnalysisSupport.h"
  26 #include "llvm/CodeGen/CalcSpillWeights.h"
  27 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  28 #include "llvm/CodeGen/LiveStackAnalysis.h"
  29 #include "llvm/CodeGen/MachineFunctionPass.h"
  30 #include "llvm/CodeGen/MachineInstr.h"
  31 #include "llvm/CodeGen/MachineLoopInfo.h"
  32 #include "llvm/CodeGen/MachineRegisterInfo.h"
  33 #include "llvm/CodeGen/Passes.h"
  34 #include "llvm/CodeGen/RegAllocRegistry.h"
  35 #include "llvm/CodeGen/RegisterCoalescer.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/Target/TargetRegisterInfo.h"
  39 #ifndef NDEBUG
  40 #include "llvm/ADT/SparseBitVector.h"
  41 #endif
  42 #include "llvm/Support/Debug.h"
  43 #include "llvm/Support/ErrorHandling.h"
  44 #include "llvm/Support/raw_ostream.h"
  45
  46 #include <cstdlib>
  47
  48 using namespace llvm;
  49
  50 static RegisterRegAlloc basicRegAlloc("basic", "basic register allocator",
  51                                       createBasicRegisterAllocator);
  52
  53 // Temporary verification option until we can put verification inside
  54 // MachineVerifier.
  55 static cl::opt<bool>
  56 VerifyRegAlloc("verify-regalloc",
  57                cl::desc("Verify live intervals before renaming"));
  58
  59 namespace {
  60
  61 class PhysicalRegisterDescription : public AbstractRegisterDescription {
  62   const TargetRegisterInfo *TRI;
  63 public:
  64   PhysicalRegisterDescription(const TargetRegisterInfo *T): TRI(T) {}
  65   virtual const char *getName(unsigned Reg) const { return TRI->getName(Reg); }
  66 };
  67
  68 /// RABasic provides a minimal implementation of the basic register allocation
  69 /// algorithm. It prioritizes live virtual registers by spill weight and spills
  70 /// whenever a register is unavailable. This is not practical in production but
  71 /// provides a useful baseline both for measuring other allocators and comparing
  72 /// the speed of the basic algorithm against other styles of allocators.
  73 class RABasic : public MachineFunctionPass, public RegAllocBase
  74 {
  75   // context
  76   MachineFunction *MF;
  77   BitVector ReservedRegs;
  78
  79   // analyses
  80   LiveStacks *LS;
  81   RenderMachineFunction *RMF;
  82
  83   // state
  84   std::auto_ptr<Spiller> SpillerInstance;
  85
  86 public:
  87   RABasic();
  88
  89   /// Return the pass name.
  90   virtual const char* getPassName() const {
  91     return "Basic Register Allocator";
  92   }
  93
  94   /// RABasic analysis usage.
  95   virtual void getAnalysisUsage(AnalysisUsage &AU) const;
  96
  97   virtual void releaseMemory();
  98
  99   virtual Spiller &spiller() { return *SpillerInstance; }
 100
 101   virtual float getPriority(LiveInterval *LI) { return LI->weight; }
 102
 103   virtual unsigned selectOrSplit(LiveInterval &VirtReg,
 104                                  SmallVectorImpl<LiveInterval*> &SplitVRegs);
 105
 106   /// Perform register allocation.
 107   virtual bool runOnMachineFunction(MachineFunction &mf);
 108
 109   static char ID;
 110 };
 111
 112 char RABasic::ID = 0;
 113
 114 } // end anonymous namespace
 115
 116 RABasic::RABasic(): MachineFunctionPass(ID) {
 117   initializeLiveIntervalsPass(*PassRegistry::getPassRegistry());
 118   initializeSlotIndexesPass(*PassRegistry::getPassRegistry());
 119   initializeStrongPHIEliminationPass(*PassRegistry::getPassRegistry());
 120   initializeRegisterCoalescerAnalysisGroup(*PassRegistry::getPassRegistry());
 121   initializeCalculateSpillWeightsPass(*PassRegistry::getPassRegistry());
 122   initializeLiveStacksPass(*PassRegistry::getPassRegistry());
 123   initializeMachineDominatorTreePass(*PassRegistry::getPassRegistry());
 124   initializeMachineLoopInfoPass(*PassRegistry::getPassRegistry());
 125   initializeVirtRegMapPass(*PassRegistry::getPassRegistry());
 126   initializeRenderMachineFunctionPass(*PassRegistry::getPassRegistry());
 127 }
 128
 129 void RABasic::getAnalysisUsage(AnalysisUsage &AU) const {
 130   AU.setPreservesCFG();
 131   AU.addRequired<AliasAnalysis>();
 132   AU.addPreserved<AliasAnalysis>();
 133   AU.addRequired<LiveIntervals>();
 134   AU.addPreserved<SlotIndexes>();
 135   if (StrongPHIElim)
 136     AU.addRequiredID(StrongPHIEliminationID);
 137   AU.addRequiredTransitive<RegisterCoalescer>();
 138   AU.addRequired<CalculateSpillWeights>();
 139   AU.addRequired<LiveStacks>();
 140   AU.addPreserved<LiveStacks>();
 141   AU.addRequiredID(MachineDominatorsID);
 142   AU.addPreservedID(MachineDominatorsID);
 143   AU.addRequired<MachineLoopInfo>();
 144   AU.addPreserved<MachineLoopInfo>();
 145   AU.addRequired<VirtRegMap>();
 146   AU.addPreserved<VirtRegMap>();
 147   DEBUG(AU.addRequired<RenderMachineFunction>());
 148   MachineFunctionPass::getAnalysisUsage(AU);
 149 }
 150
 151 void RABasic::releaseMemory() {
 152   SpillerInstance.reset(0);
 153   RegAllocBase::releaseMemory();
 154 }
 155
 156 #ifndef NDEBUG
 157 // Verify each LiveIntervalUnion.
 158 void RegAllocBase::verify() {
 159   LiveVirtRegBitSet VisitedVRegs;
 160   OwningArrayPtr<LiveVirtRegBitSet>
 161     unionVRegs(new LiveVirtRegBitSet[PhysReg2LiveUnion.numRegs()]);
 162
 163   // Verify disjoint unions.
 164   for (unsigned PhysReg = 0; PhysReg < PhysReg2LiveUnion.numRegs(); ++PhysReg) {
 165     DEBUG(PhysicalRegisterDescription PRD(TRI);
 166           PhysReg2LiveUnion[PhysReg].dump(&PRD));
 167     LiveVirtRegBitSet &VRegs = unionVRegs[PhysReg];
 168     PhysReg2LiveUnion[PhysReg].verify(VRegs);
 169     // Union + intersection test could be done efficiently in one pass, but
 170     // don't add a method to SparseBitVector unless we really need it.
 171     assert(!VisitedVRegs.intersects(VRegs) && "vreg in multiple unions");
 172     VisitedVRegs |= VRegs;
 173   }
 174
 175   // Verify vreg coverage.
 176   for (LiveIntervals::iterator liItr = LIS->begin(), liEnd = LIS->end();
 177        liItr != liEnd; ++liItr) {
 178     unsigned reg = liItr->first;
 179     if (TargetRegisterInfo::isPhysicalRegister(reg)) continue;
 180     if (!VRM->hasPhys(reg)) continue; // spilled?
 181     unsigned PhysReg = VRM->getPhys(reg);
 182     if (!unionVRegs[PhysReg].test(reg)) {
 183       dbgs() << "LiveVirtReg " << reg << " not in union " <<
 184         TRI->getName(PhysReg) << "\n";
 185       llvm_unreachable("unallocated live vreg");
 186     }
 187   }
 188   // FIXME: I'm not sure how to verify spilled intervals.
 189 }
 190 #endif //!NDEBUG
 191
 192 //===----------------------------------------------------------------------===//
 193 //                         RegAllocBase Implementation
 194 //===----------------------------------------------------------------------===//
 195
 196 // Instantiate a LiveIntervalUnion for each physical register.
 197 void RegAllocBase::LiveUnionArray::init(LiveIntervalUnion::Allocator &allocator,
 198                                         unsigned NRegs) {
 199   NumRegs = NRegs;
 200   Array =
 201     static_cast<LiveIntervalUnion*>(malloc(sizeof(LiveIntervalUnion)*NRegs));
 202   for (unsigned r = 0; r != NRegs; ++r)
 203     new(Array + r) LiveIntervalUnion(r, allocator);
 204 }
 205
 206 void RegAllocBase::init(VirtRegMap &vrm, LiveIntervals &lis) {
 207   TRI = &vrm.getTargetRegInfo();
 208   MRI = &vrm.getRegInfo();
 209   VRM = &vrm;
 210   LIS = &lis;
 211   PhysReg2LiveUnion.init(UnionAllocator, TRI->getNumRegs());
 212   // Cache an interferece query for each physical reg
 213   Queries.reset(new LiveIntervalUnion::Query[PhysReg2LiveUnion.numRegs()]);
 214 }
 215
 216 void RegAllocBase::LiveUnionArray::clear() {
 217   if (!Array)
 218     return;
 219   for (unsigned r = 0; r != NumRegs; ++r)
 220     Array[r].~LiveIntervalUnion();
 221   free(Array);
 222   NumRegs =  0;
 223   Array = 0;
 224 }
 225
 226 void RegAllocBase::releaseMemory() {
 227   PhysReg2LiveUnion.clear();
 228 }
 229
 230 // Visit all the live virtual registers. If they are already assigned to a
 231 // physical register, unify them with the corresponding LiveIntervalUnion,
 232 // otherwise push them on the priority queue for later assignment.
 233 void RegAllocBase::
 234 seedLiveVirtRegs(std::priority_queue<std::pair<float, unsigned> > &VirtRegQ) {
 235   for (LiveIntervals::iterator I = LIS->begin(), E = LIS->end(); I != E; ++I) {
 236     unsigned RegNum = I->first;
 237     LiveInterval &VirtReg = *I->second;
 238     if (TargetRegisterInfo::isPhysicalRegister(RegNum))
 239       PhysReg2LiveUnion[RegNum].unify(VirtReg);
 240     else
 241       VirtRegQ.push(std::make_pair(getPriority(&VirtReg), RegNum));
 242   }
 243 }
 244
 245 // Top-level driver to manage the queue of unassigned VirtRegs and call the
 246 // selectOrSplit implementation.
 247 void RegAllocBase::allocatePhysRegs() {
 248
 249   // Push each vreg onto a queue or "precolor" by adding it to a physreg union.
 250   std::priority_queue<std::pair<float, unsigned> > VirtRegQ;
 251   seedLiveVirtRegs(VirtRegQ);
 252
 253   // Continue assigning vregs one at a time to available physical registers.
 254   while (!VirtRegQ.empty()) {
 255     // Pop the highest priority vreg.
 256     LiveInterval &VirtReg = LIS->getInterval(VirtRegQ.top().second);
 257     VirtRegQ.pop();
 258
 259     // selectOrSplit requests the allocator to return an available physical
 260     // register if possible and populate a list of new live intervals that
 261     // result from splitting.
 262     DEBUG(dbgs() << "\nselectOrSplit " << MRI->getRegClass(VirtReg.reg)->getName()
 263                  << ':' << VirtReg << '\n');
 264     typedef SmallVector<LiveInterval*, 4> VirtRegVec;
 265     VirtRegVec SplitVRegs;
 266     unsigned AvailablePhysReg = selectOrSplit(VirtReg, SplitVRegs);
 267
 268     if (AvailablePhysReg) {
 269       DEBUG(dbgs() << "allocating: " << TRI->getName(AvailablePhysReg)
 270                    << " for " << VirtReg << '\n');
 271       assert(!VRM->hasPhys(VirtReg.reg) && "duplicate vreg in union");
 272       VRM->assignVirt2Phys(VirtReg.reg, AvailablePhysReg);
 273       PhysReg2LiveUnion[AvailablePhysReg].unify(VirtReg);
 274     }
 275     for (VirtRegVec::iterator I = SplitVRegs.begin(), E = SplitVRegs.end();
 276          I != E; ++I) {
 277       LiveInterval* SplitVirtReg = *I;
 278       if (SplitVirtReg->empty()) continue;
 279       DEBUG(dbgs() << "queuing new interval: " << *SplitVirtReg << "\n");
 280       assert(TargetRegisterInfo::isVirtualRegister(SplitVirtReg->reg) &&
 281              "expect split value in virtual register");
 282       VirtRegQ.push(std::make_pair(getPriority(SplitVirtReg),
 283                                    SplitVirtReg->reg));
 284     }
 285   }
 286 }
 287
 288 // Check if this live virtual register interferes with a physical register. If
 289 // not, then check for interference on each register that aliases with the
 290 // physical register. Return the interfering register.
 291 unsigned RegAllocBase::checkPhysRegInterference(LiveInterval &VirtReg,
 292                                                 unsigned PhysReg) {
 293   if (query(VirtReg, PhysReg).checkInterference())
 294     return PhysReg;
 295   for (const unsigned *AliasI = TRI->getAliasSet(PhysReg); *AliasI; ++AliasI) {
 296     if (query(VirtReg, *AliasI).checkInterference())
 297       return *AliasI;
 298   }
 299   return 0;
 300 }
 301
 302 // Helper for spillInteferences() that spills all interfering vregs currently
 303 // assigned to this physical register.
 304 void RegAllocBase::spillReg(LiveInterval& VirtReg, unsigned PhysReg,
 305                             SmallVectorImpl<LiveInterval*> &SplitVRegs) {
 306   LiveIntervalUnion::Query &Q = query(VirtReg, PhysReg);
 307   assert(Q.seenAllInterferences() && "need collectInterferences()");
 308   const SmallVectorImpl<LiveInterval*> &PendingSpills = Q.interferingVRegs();
 309
 310   for (SmallVectorImpl<LiveInterval*>::const_iterator I = PendingSpills.begin(),
 311          E = PendingSpills.end(); I != E; ++I) {
 312     LiveInterval &SpilledVReg = **I;
 313     DEBUG(dbgs() << "extracting from " <<
 314           TRI->getName(PhysReg) << " " << SpilledVReg << '\n');
 315
 316     // Deallocate the interfering vreg by removing it from the union.
 317     // A LiveInterval instance may not be in a union during modification!
 318     PhysReg2LiveUnion[PhysReg].extract(SpilledVReg);
 319
 320     // Clear the vreg assignment.
 321     VRM->clearVirt(SpilledVReg.reg);
 322
 323     // Spill the extracted interval.
 324     spiller().spill(&SpilledVReg, SplitVRegs, PendingSpills);
 325   }
 326   // After extracting segments, the query's results are invalid. But keep the
 327   // contents valid until we're done accessing pendingSpills.
 328   Q.clear();
 329 }
 330
 331 // Spill or split all live virtual registers currently unified under PhysReg
 332 // that interfere with VirtReg. The newly spilled or split live intervals are
 333 // returned by appending them to SplitVRegs.
 334 bool
 335 RegAllocBase::spillInterferences(LiveInterval &VirtReg, unsigned PhysReg,
 336                                  SmallVectorImpl<LiveInterval*> &SplitVRegs) {
 337   // Record each interference and determine if all are spillable before mutating
 338   // either the union or live intervals.
 339
 340   // Collect interferences assigned to the requested physical register.
 341   LiveIntervalUnion::Query &QPreg = query(VirtReg, PhysReg);
 342   unsigned NumInterferences = QPreg.collectInterferingVRegs();
 343   if (QPreg.seenUnspillableVReg()) {
 344     return false;
 345   }
 346   // Collect interferences assigned to any alias of the physical register.
 347   for (const unsigned *asI = TRI->getAliasSet(PhysReg); *asI; ++asI) {
 348     LiveIntervalUnion::Query &QAlias = query(VirtReg, *asI);
 349     NumInterferences += QAlias.collectInterferingVRegs();
 350     if (QAlias.seenUnspillableVReg()) {
 351       return false;
 352     }
 353   }
 354   DEBUG(dbgs() << "spilling " << TRI->getName(PhysReg) <<
 355         " interferences with " << VirtReg << "\n");
 356   assert(NumInterferences > 0 && "expect interference");
 357
 358   // Spill each interfering vreg allocated to PhysReg or an alias.
 359   spillReg(VirtReg, PhysReg, SplitVRegs);
 360   for (const unsigned *AliasI = TRI->getAliasSet(PhysReg); *AliasI; ++AliasI)
 361     spillReg(VirtReg, *AliasI, SplitVRegs);
 362   return true;
 363 }
 364
 365 // Add newly allocated physical registers to the MBB live in sets.
 366 void RegAllocBase::addMBBLiveIns(MachineFunction *MF) {
 367   typedef SmallVector<MachineBasicBlock*, 8> MBBVec;
 368   MBBVec liveInMBBs;
 369   MachineBasicBlock &entryMBB = *MF->begin();
 370
 371   for (unsigned PhysReg = 0; PhysReg < PhysReg2LiveUnion.numRegs(); ++PhysReg) {
 372     LiveIntervalUnion &LiveUnion = PhysReg2LiveUnion[PhysReg];
 373     if (LiveUnion.empty())
 374       continue;
 375     for (LiveIntervalUnion::SegmentIter SI = LiveUnion.begin(); SI.valid();
 376          ++SI) {
 377
 378       // Find the set of basic blocks which this range is live into...
 379       liveInMBBs.clear();
 380       if (!LIS->findLiveInMBBs(SI.start(), SI.stop(), liveInMBBs)) continue;
 381
 382       // And add the physreg for this interval to their live-in sets.
 383       for (MBBVec::iterator I = liveInMBBs.begin(), E = liveInMBBs.end();
 384            I != E; ++I) {
 385         MachineBasicBlock *MBB = *I;
 386         if (MBB == &entryMBB) continue;
 387         if (MBB->isLiveIn(PhysReg)) continue;
 388         MBB->addLiveIn(PhysReg);
 389       }
 390     }
 391   }
 392 }
 393
 394
 395 //===----------------------------------------------------------------------===//
 396 //                         RABasic Implementation
 397 //===----------------------------------------------------------------------===//
 398
 399 // Driver for the register assignment and splitting heuristics.
 400 // Manages iteration over the LiveIntervalUnions.
 401 //
 402 // This is a minimal implementation of register assignment and splitting that
 403 // spills whenever we run out of registers.
 404 //
 405 // selectOrSplit can only be called once per live virtual register. We then do a
 406 // single interference test for each register the correct class until we find an
 407 // available register. So, the number of interference tests in the worst case is
 408 // |vregs| * |machineregs|. And since the number of interference tests is
 409 // minimal, there is no value in caching them outside the scope of
 410 // selectOrSplit().
 411 unsigned RABasic::selectOrSplit(LiveInterval &VirtReg,
 412                                 SmallVectorImpl<LiveInterval*> &SplitVRegs) {
 413   // Populate a list of physical register spill candidates.
 414   SmallVector<unsigned, 8> PhysRegSpillCands;
 415
 416   // Check for an available register in this class.
 417   const TargetRegisterClass *TRC = MRI->getRegClass(VirtReg.reg);
 418
 419   for (TargetRegisterClass::iterator I = TRC->allocation_order_begin(*MF),
 420          E = TRC->allocation_order_end(*MF);
 421        I != E; ++I) {
 422
 423     unsigned PhysReg = *I;
 424     if (ReservedRegs.test(PhysReg)) continue;
 425
 426     // Check interference and as a side effect, intialize queries for this
 427     // VirtReg and its aliases.
 428     unsigned interfReg = checkPhysRegInterference(VirtReg, PhysReg);
 429     if (interfReg == 0) {
 430       // Found an available register.
 431       return PhysReg;
 432     }
 433     LiveInterval *interferingVirtReg =
 434       Queries[interfReg].firstInterference().liveUnionPos().value();
 435
 436     // The current VirtReg must either be spillable, or one of its interferences
 437     // must have less spill weight.
 438     if (interferingVirtReg->weight < VirtReg.weight ) {
 439       PhysRegSpillCands.push_back(PhysReg);
 440     }
 441   }
 442   // Try to spill another interfering reg with less spill weight.
 443   for (SmallVectorImpl<unsigned>::iterator PhysRegI = PhysRegSpillCands.begin(),
 444          PhysRegE = PhysRegSpillCands.end(); PhysRegI != PhysRegE; ++PhysRegI) {
 445
 446     if (!spillInterferences(VirtReg, *PhysRegI, SplitVRegs)) continue;
 447
 448     assert(checkPhysRegInterference(VirtReg, *PhysRegI) == 0 &&
 449            "Interference after spill.");
 450     // Tell the caller to allocate to this newly freed physical register.
 451     return *PhysRegI;
 452   }
 453   // No other spill candidates were found, so spill the current VirtReg.
 454   DEBUG(dbgs() << "spilling: " << VirtReg << '\n');
 455   SmallVector<LiveInterval*, 1> pendingSpills;
 456
 457   spiller().spill(&VirtReg, SplitVRegs, pendingSpills);
 458
 459   // The live virtual register requesting allocation was spilled, so tell
 460   // the caller not to allocate anything during this round.
 461   return 0;
 462 }
 463
 464 bool RABasic::runOnMachineFunction(MachineFunction &mf) {
 465   DEBUG(dbgs() << "********** BASIC REGISTER ALLOCATION **********\n"
 466                << "********** Function: "
 467                << ((Value*)mf.getFunction())->getName() << '\n');
 468
 469   MF = &mf;
 470   DEBUG(RMF = &getAnalysis<RenderMachineFunction>());
 471
 472   RegAllocBase::init(getAnalysis<VirtRegMap>(), getAnalysis<LiveIntervals>());
 473
 474   ReservedRegs = TRI->getReservedRegs(*MF);
 475
 476   SpillerInstance.reset(createSpiller(*this, *MF, *VRM));
 477
 478   allocatePhysRegs();
 479
 480   addMBBLiveIns(MF);
 481
 482   // Diagnostic output before rewriting
 483   DEBUG(dbgs() << "Post alloc VirtRegMap:\n" << *VRM << "\n");
 484
 485   // optional HTML output
 486   DEBUG(RMF->renderMachineFunction("After basic register allocation.", VRM));
 487
 488   // FIXME: Verification currently must run before VirtRegRewriter. We should
 489   // make the rewriter a separate pass and override verifyAnalysis instead. When
 490   // that happens, verification naturally falls under VerifyMachineCode.
 491 #ifndef NDEBUG
 492   if (VerifyRegAlloc) {
 493     // Verify accuracy of LiveIntervals. The standard machine code verifier
 494     // ensures that each LiveIntervals covers all uses of the virtual reg.
 495
 496     // FIXME: MachineVerifier is badly broken when using the standard
 497     // spiller. Always use -spiller=inline with -verify-regalloc. Even with the
 498     // inline spiller, some tests fail to verify because the coalescer does not
 499     // always generate verifiable code.
 500     MF->verify(this);
 501
 502     // Verify that LiveIntervals are partitioned into unions and disjoint within
 503     // the unions.
 504     verify();
 505   }
 506 #endif // !NDEBUG
 507
 508   // Run rewriter
 509   std::auto_ptr<VirtRegRewriter> rewriter(createVirtRegRewriter());
 510   rewriter->runOnMachineFunction(*MF, *VRM, LIS);
 511
 512   // The pass output is in VirtRegMap. Release all the transient data.
 513   releaseMemory();
 514
 515   return true;
 516 }
 517
 518 FunctionPass* llvm::createBasicRegisterAllocator()
 519 {
 520   return new RABasic();
 521 }