lib/CodeGen/RegAllocBasic.cpp

   1 //===-- RegAllocBasic.cpp - basic register allocator ----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the RABasic function pass, which provides a minimal
  11 // implementation of the basic register allocator.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "regalloc"
  16 #include "LiveIntervalUnion.h"
  17 #include "RegAllocBase.h"
  18 #include "RenderMachineFunction.h"
  19 #include "Spiller.h"
  20 #include "VirtRegMap.h"
  21 #include "VirtRegRewriter.h"
  22 #include "llvm/ADT/OwningPtr.h"
  23 #include "llvm/ADT/Statistic.h"
  24 #include "llvm/Analysis/AliasAnalysis.h"
  25 #include "llvm/Function.h"
  26 #include "llvm/PassAnalysisSupport.h"
  27 #include "llvm/CodeGen/CalcSpillWeights.h"
  28 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  29 #include "llvm/CodeGen/LiveStackAnalysis.h"
  30 #include "llvm/CodeGen/MachineFunctionPass.h"
  31 #include "llvm/CodeGen/MachineInstr.h"
  32 #include "llvm/CodeGen/MachineLoopInfo.h"
  33 #include "llvm/CodeGen/MachineRegisterInfo.h"
  34 #include "llvm/CodeGen/Passes.h"
  35 #include "llvm/CodeGen/RegAllocRegistry.h"
  36 #include "llvm/CodeGen/RegisterCoalescer.h"
  37 #include "llvm/Target/TargetMachine.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include "llvm/Target/TargetRegisterInfo.h"
  40 #ifndef NDEBUG
  41 #include "llvm/ADT/SparseBitVector.h"
  42 #endif
  43 #include "llvm/Support/Debug.h"
  44 #include "llvm/Support/ErrorHandling.h"
  45 #include "llvm/Support/raw_ostream.h"
  46 #include "llvm/Support/Timer.h"
  47
  48 #include <cstdlib>
  49
  50 using namespace llvm;
  51
  52 STATISTIC(NumAssigned     , "Number of registers assigned");
  53 STATISTIC(NumUnassigned   , "Number of registers unassigned");
  54 STATISTIC(NumNewQueued    , "Number of new live ranges queued");
  55
  56 static RegisterRegAlloc basicRegAlloc("basic", "basic register allocator",
  57                                       createBasicRegisterAllocator);
  58
  59 // Temporary verification option until we can put verification inside
  60 // MachineVerifier.
  61 static cl::opt<bool, true>
  62 VerifyRegAlloc("verify-regalloc", cl::location(RegAllocBase::VerifyEnabled),
  63                cl::desc("Verify during register allocation"));
  64
  65 const char *RegAllocBase::TimerGroupName = "Register Allocation";
  66 bool RegAllocBase::VerifyEnabled = false;
  67
  68 namespace {
  69 /// RABasic provides a minimal implementation of the basic register allocation
  70 /// algorithm. It prioritizes live virtual registers by spill weight and spills
  71 /// whenever a register is unavailable. This is not practical in production but
  72 /// provides a useful baseline both for measuring other allocators and comparing
  73 /// the speed of the basic algorithm against other styles of allocators.
  74 class RABasic : public MachineFunctionPass, public RegAllocBase
  75 {
  76   // context
  77   MachineFunction *MF;
  78   BitVector ReservedRegs;
  79
  80   // analyses
  81   LiveStacks *LS;
  82   RenderMachineFunction *RMF;
  83
  84   // state
  85   std::auto_ptr<Spiller> SpillerInstance;
  86
  87 public:
  88   RABasic();
  89
  90   /// Return the pass name.
  91   virtual const char* getPassName() const {
  92     return "Basic Register Allocator";
  93   }
  94
  95   /// RABasic analysis usage.
  96   virtual void getAnalysisUsage(AnalysisUsage &AU) const;
  97
  98   virtual void releaseMemory();
  99
 100   virtual Spiller &spiller() { return *SpillerInstance; }
 101
 102   virtual float getPriority(LiveInterval *LI) { return LI->weight; }
 103
 104   virtual unsigned selectOrSplit(LiveInterval &VirtReg,
 105                                  SmallVectorImpl<LiveInterval*> &SplitVRegs);
 106
 107   /// Perform register allocation.
 108   virtual bool runOnMachineFunction(MachineFunction &mf);
 109
 110   static char ID;
 111 };
 112
 113 char RABasic::ID = 0;
 114
 115 } // end anonymous namespace
 116
 117 RABasic::RABasic(): MachineFunctionPass(ID) {
 118   initializeLiveIntervalsPass(*PassRegistry::getPassRegistry());
 119   initializeSlotIndexesPass(*PassRegistry::getPassRegistry());
 120   initializeStrongPHIEliminationPass(*PassRegistry::getPassRegistry());
 121   initializeRegisterCoalescerAnalysisGroup(*PassRegistry::getPassRegistry());
 122   initializeCalculateSpillWeightsPass(*PassRegistry::getPassRegistry());
 123   initializeLiveStacksPass(*PassRegistry::getPassRegistry());
 124   initializeMachineDominatorTreePass(*PassRegistry::getPassRegistry());
 125   initializeMachineLoopInfoPass(*PassRegistry::getPassRegistry());
 126   initializeVirtRegMapPass(*PassRegistry::getPassRegistry());
 127   initializeRenderMachineFunctionPass(*PassRegistry::getPassRegistry());
 128 }
 129
 130 void RABasic::getAnalysisUsage(AnalysisUsage &AU) const {
 131   AU.setPreservesCFG();
 132   AU.addRequired<AliasAnalysis>();
 133   AU.addPreserved<AliasAnalysis>();
 134   AU.addRequired<LiveIntervals>();
 135   AU.addPreserved<SlotIndexes>();
 136   if (StrongPHIElim)
 137     AU.addRequiredID(StrongPHIEliminationID);
 138   AU.addRequiredTransitive<RegisterCoalescer>();
 139   AU.addRequired<CalculateSpillWeights>();
 140   AU.addRequired<LiveStacks>();
 141   AU.addPreserved<LiveStacks>();
 142   AU.addRequiredID(MachineDominatorsID);
 143   AU.addPreservedID(MachineDominatorsID);
 144   AU.addRequired<MachineLoopInfo>();
 145   AU.addPreserved<MachineLoopInfo>();
 146   AU.addRequired<VirtRegMap>();
 147   AU.addPreserved<VirtRegMap>();
 148   DEBUG(AU.addRequired<RenderMachineFunction>());
 149   MachineFunctionPass::getAnalysisUsage(AU);
 150 }
 151
 152 void RABasic::releaseMemory() {
 153   SpillerInstance.reset(0);
 154   RegAllocBase::releaseMemory();
 155 }
 156
 157 #ifndef NDEBUG
 158 // Verify each LiveIntervalUnion.
 159 void RegAllocBase::verify() {
 160   LiveVirtRegBitSet VisitedVRegs;
 161   OwningArrayPtr<LiveVirtRegBitSet>
 162     unionVRegs(new LiveVirtRegBitSet[PhysReg2LiveUnion.numRegs()]);
 163
 164   // Verify disjoint unions.
 165   for (unsigned PhysReg = 0; PhysReg < PhysReg2LiveUnion.numRegs(); ++PhysReg) {
 166     DEBUG(PhysReg2LiveUnion[PhysReg].print(dbgs(), TRI));
 167     LiveVirtRegBitSet &VRegs = unionVRegs[PhysReg];
 168     PhysReg2LiveUnion[PhysReg].verify(VRegs);
 169     // Union + intersection test could be done efficiently in one pass, but
 170     // don't add a method to SparseBitVector unless we really need it.
 171     assert(!VisitedVRegs.intersects(VRegs) && "vreg in multiple unions");
 172     VisitedVRegs |= VRegs;
 173   }
 174
 175   // Verify vreg coverage.
 176   for (LiveIntervals::iterator liItr = LIS->begin(), liEnd = LIS->end();
 177        liItr != liEnd; ++liItr) {
 178     unsigned reg = liItr->first;
 179     if (TargetRegisterInfo::isPhysicalRegister(reg)) continue;
 180     if (!VRM->hasPhys(reg)) continue; // spilled?
 181     unsigned PhysReg = VRM->getPhys(reg);
 182     if (!unionVRegs[PhysReg].test(reg)) {
 183       dbgs() << "LiveVirtReg " << reg << " not in union " <<
 184         TRI->getName(PhysReg) << "\n";
 185       llvm_unreachable("unallocated live vreg");
 186     }
 187   }
 188   // FIXME: I'm not sure how to verify spilled intervals.
 189 }
 190 #endif //!NDEBUG
 191
 192 //===----------------------------------------------------------------------===//
 193 //                         RegAllocBase Implementation
 194 //===----------------------------------------------------------------------===//
 195
 196 // Instantiate a LiveIntervalUnion for each physical register.
 197 void RegAllocBase::LiveUnionArray::init(LiveIntervalUnion::Allocator &allocator,
 198                                         unsigned NRegs) {
 199   NumRegs = NRegs;
 200   Array =
 201     static_cast<LiveIntervalUnion*>(malloc(sizeof(LiveIntervalUnion)*NRegs));
 202   for (unsigned r = 0; r != NRegs; ++r)
 203     new(Array + r) LiveIntervalUnion(r, allocator);
 204 }
 205
 206 void RegAllocBase::init(VirtRegMap &vrm, LiveIntervals &lis) {
 207   NamedRegionTimer T("Initialize", TimerGroupName, TimePassesIsEnabled);
 208   TRI = &vrm.getTargetRegInfo();
 209   MRI = &vrm.getRegInfo();
 210   VRM = &vrm;
 211   LIS = &lis;
 212   PhysReg2LiveUnion.init(UnionAllocator, TRI->getNumRegs());
 213   // Cache an interferece query for each physical reg
 214   Queries.reset(new LiveIntervalUnion::Query[PhysReg2LiveUnion.numRegs()]);
 215 }
 216
 217 void RegAllocBase::LiveUnionArray::clear() {
 218   if (!Array)
 219     return;
 220   for (unsigned r = 0; r != NumRegs; ++r)
 221     Array[r].~LiveIntervalUnion();
 222   free(Array);
 223   NumRegs =  0;
 224   Array = 0;
 225 }
 226
 227 void RegAllocBase::releaseMemory() {
 228   PhysReg2LiveUnion.clear();
 229 }
 230
 231 // Visit all the live virtual registers. If they are already assigned to a
 232 // physical register, unify them with the corresponding LiveIntervalUnion,
 233 // otherwise push them on the priority queue for later assignment.
 234 void RegAllocBase::
 235 seedLiveVirtRegs(std::priority_queue<std::pair<float, unsigned> > &VirtRegQ) {
 236   for (LiveIntervals::iterator I = LIS->begin(), E = LIS->end(); I != E; ++I) {
 237     unsigned RegNum = I->first;
 238     LiveInterval &VirtReg = *I->second;
 239     if (TargetRegisterInfo::isPhysicalRegister(RegNum))
 240       PhysReg2LiveUnion[RegNum].unify(VirtReg);
 241     else
 242       VirtRegQ.push(std::make_pair(getPriority(&VirtReg), RegNum));
 243   }
 244 }
 245
 246 void RegAllocBase::assign(LiveInterval &VirtReg, unsigned PhysReg) {
 247   assert(!VRM->hasPhys(VirtReg.reg) && "Duplicate VirtReg assignment");
 248   VRM->assignVirt2Phys(VirtReg.reg, PhysReg);
 249   PhysReg2LiveUnion[PhysReg].unify(VirtReg);
 250   ++NumAssigned;
 251 }
 252
 253 void RegAllocBase::unassign(LiveInterval &VirtReg, unsigned PhysReg) {
 254   assert(VRM->getPhys(VirtReg.reg) == PhysReg && "Inconsistent unassign");
 255   PhysReg2LiveUnion[PhysReg].extract(VirtReg);
 256   VRM->clearVirt(VirtReg.reg);
 257   ++NumUnassigned;
 258 }
 259
 260 // Top-level driver to manage the queue of unassigned VirtRegs and call the
 261 // selectOrSplit implementation.
 262 void RegAllocBase::allocatePhysRegs() {
 263
 264   // Push each vreg onto a queue or "precolor" by adding it to a physreg union.
 265   std::priority_queue<std::pair<float, unsigned> > VirtRegQ;
 266   seedLiveVirtRegs(VirtRegQ);
 267
 268   // Continue assigning vregs one at a time to available physical registers.
 269   while (!VirtRegQ.empty()) {
 270     // Pop the highest priority vreg.
 271     LiveInterval &VirtReg = LIS->getInterval(VirtRegQ.top().second);
 272     VirtRegQ.pop();
 273
 274     // selectOrSplit requests the allocator to return an available physical
 275     // register if possible and populate a list of new live intervals that
 276     // result from splitting.
 277     DEBUG(dbgs() << "\nselectOrSplit " << MRI->getRegClass(VirtReg.reg)->getName()
 278                  << ':' << VirtReg << '\n');
 279     typedef SmallVector<LiveInterval*, 4> VirtRegVec;
 280     VirtRegVec SplitVRegs;
 281     unsigned AvailablePhysReg = selectOrSplit(VirtReg, SplitVRegs);
 282
 283     if (AvailablePhysReg) {
 284       DEBUG(dbgs() << "allocating: " << TRI->getName(AvailablePhysReg)
 285                    << " for " << VirtReg << '\n');
 286       assign(VirtReg, AvailablePhysReg);
 287     }
 288     for (VirtRegVec::iterator I = SplitVRegs.begin(), E = SplitVRegs.end();
 289          I != E; ++I) {
 290       LiveInterval* SplitVirtReg = *I;
 291       if (SplitVirtReg->empty()) continue;
 292       DEBUG(dbgs() << "queuing new interval: " << *SplitVirtReg << "\n");
 293       assert(TargetRegisterInfo::isVirtualRegister(SplitVirtReg->reg) &&
 294              "expect split value in virtual register");
 295       VirtRegQ.push(std::make_pair(getPriority(SplitVirtReg),
 296                                    SplitVirtReg->reg));
 297       ++NumNewQueued;
 298     }
 299   }
 300 }
 301
 302 // Check if this live virtual register interferes with a physical register. If
 303 // not, then check for interference on each register that aliases with the
 304 // physical register. Return the interfering register.
 305 unsigned RegAllocBase::checkPhysRegInterference(LiveInterval &VirtReg,
 306                                                 unsigned PhysReg) {
 307   for (const unsigned *AliasI = TRI->getOverlaps(PhysReg); *AliasI; ++AliasI)
 308     if (query(VirtReg, *AliasI).checkInterference())
 309       return *AliasI;
 310   return 0;
 311 }
 312
 313 // Helper for spillInteferences() that spills all interfering vregs currently
 314 // assigned to this physical register.
 315 void RegAllocBase::spillReg(LiveInterval& VirtReg, unsigned PhysReg,
 316                             SmallVectorImpl<LiveInterval*> &SplitVRegs) {
 317   LiveIntervalUnion::Query &Q = query(VirtReg, PhysReg);
 318   assert(Q.seenAllInterferences() && "need collectInterferences()");
 319   const SmallVectorImpl<LiveInterval*> &PendingSpills = Q.interferingVRegs();
 320
 321   for (SmallVectorImpl<LiveInterval*>::const_iterator I = PendingSpills.begin(),
 322          E = PendingSpills.end(); I != E; ++I) {
 323     LiveInterval &SpilledVReg = **I;
 324     DEBUG(dbgs() << "extracting from " <<
 325           TRI->getName(PhysReg) << " " << SpilledVReg << '\n');
 326
 327     // Deallocate the interfering vreg by removing it from the union.
 328     // A LiveInterval instance may not be in a union during modification!
 329     unassign(SpilledVReg, PhysReg);
 330
 331     // Spill the extracted interval.
 332     spiller().spill(&SpilledVReg, SplitVRegs, PendingSpills);
 333   }
 334   // After extracting segments, the query's results are invalid. But keep the
 335   // contents valid until we're done accessing pendingSpills.
 336   Q.clear();
 337 }
 338
 339 // Spill or split all live virtual registers currently unified under PhysReg
 340 // that interfere with VirtReg. The newly spilled or split live intervals are
 341 // returned by appending them to SplitVRegs.
 342 bool
 343 RegAllocBase::spillInterferences(LiveInterval &VirtReg, unsigned PhysReg,
 344                                  SmallVectorImpl<LiveInterval*> &SplitVRegs) {
 345   // Record each interference and determine if all are spillable before mutating
 346   // either the union or live intervals.
 347   unsigned NumInterferences = 0;
 348   // Collect interferences assigned to any alias of the physical register.
 349   for (const unsigned *asI = TRI->getOverlaps(PhysReg); *asI; ++asI) {
 350     LiveIntervalUnion::Query &QAlias = query(VirtReg, *asI);
 351     NumInterferences += QAlias.collectInterferingVRegs();
 352     if (QAlias.seenUnspillableVReg()) {
 353       return false;
 354     }
 355   }
 356   DEBUG(dbgs() << "spilling " << TRI->getName(PhysReg) <<
 357         " interferences with " << VirtReg << "\n");
 358   assert(NumInterferences > 0 && "expect interference");
 359
 360   // Spill each interfering vreg allocated to PhysReg or an alias.
 361   for (const unsigned *AliasI = TRI->getOverlaps(PhysReg); *AliasI; ++AliasI)
 362     spillReg(VirtReg, *AliasI, SplitVRegs);
 363   return true;
 364 }
 365
 366 // Add newly allocated physical registers to the MBB live in sets.
 367 void RegAllocBase::addMBBLiveIns(MachineFunction *MF) {
 368   NamedRegionTimer T("MBB Live Ins", TimerGroupName, TimePassesIsEnabled);
 369   typedef SmallVector<MachineBasicBlock*, 8> MBBVec;
 370   MBBVec liveInMBBs;
 371   MachineBasicBlock &entryMBB = *MF->begin();
 372
 373   for (unsigned PhysReg = 0; PhysReg < PhysReg2LiveUnion.numRegs(); ++PhysReg) {
 374     LiveIntervalUnion &LiveUnion = PhysReg2LiveUnion[PhysReg];
 375     if (LiveUnion.empty())
 376       continue;
 377     for (LiveIntervalUnion::SegmentIter SI = LiveUnion.begin(); SI.valid();
 378          ++SI) {
 379
 380       // Find the set of basic blocks which this range is live into...
 381       liveInMBBs.clear();
 382       if (!LIS->findLiveInMBBs(SI.start(), SI.stop(), liveInMBBs)) continue;
 383
 384       // And add the physreg for this interval to their live-in sets.
 385       for (MBBVec::iterator I = liveInMBBs.begin(), E = liveInMBBs.end();
 386            I != E; ++I) {
 387         MachineBasicBlock *MBB = *I;
 388         if (MBB == &entryMBB) continue;
 389         if (MBB->isLiveIn(PhysReg)) continue;
 390         MBB->addLiveIn(PhysReg);
 391       }
 392     }
 393   }
 394 }
 395
 396
 397 //===----------------------------------------------------------------------===//
 398 //                         RABasic Implementation
 399 //===----------------------------------------------------------------------===//
 400
 401 // Driver for the register assignment and splitting heuristics.
 402 // Manages iteration over the LiveIntervalUnions.
 403 //
 404 // This is a minimal implementation of register assignment and splitting that
 405 // spills whenever we run out of registers.
 406 //
 407 // selectOrSplit can only be called once per live virtual register. We then do a
 408 // single interference test for each register the correct class until we find an
 409 // available register. So, the number of interference tests in the worst case is
 410 // |vregs| * |machineregs|. And since the number of interference tests is
 411 // minimal, there is no value in caching them outside the scope of
 412 // selectOrSplit().
 413 unsigned RABasic::selectOrSplit(LiveInterval &VirtReg,
 414                                 SmallVectorImpl<LiveInterval*> &SplitVRegs) {
 415   // Populate a list of physical register spill candidates.
 416   SmallVector<unsigned, 8> PhysRegSpillCands;
 417
 418   // Check for an available register in this class.
 419   const TargetRegisterClass *TRC = MRI->getRegClass(VirtReg.reg);
 420
 421   for (TargetRegisterClass::iterator I = TRC->allocation_order_begin(*MF),
 422          E = TRC->allocation_order_end(*MF);
 423        I != E; ++I) {
 424
 425     unsigned PhysReg = *I;
 426     if (ReservedRegs.test(PhysReg)) continue;
 427
 428     // Check interference and as a side effect, intialize queries for this
 429     // VirtReg and its aliases.
 430     unsigned interfReg = checkPhysRegInterference(VirtReg, PhysReg);
 431     if (interfReg == 0) {
 432       // Found an available register.
 433       return PhysReg;
 434     }
 435     LiveInterval *interferingVirtReg =
 436       Queries[interfReg].firstInterference().liveUnionPos().value();
 437
 438     // The current VirtReg must either be spillable, or one of its interferences
 439     // must have less spill weight.
 440     if (interferingVirtReg->weight < VirtReg.weight ) {
 441       PhysRegSpillCands.push_back(PhysReg);
 442     }
 443   }
 444   // Try to spill another interfering reg with less spill weight.
 445   for (SmallVectorImpl<unsigned>::iterator PhysRegI = PhysRegSpillCands.begin(),
 446          PhysRegE = PhysRegSpillCands.end(); PhysRegI != PhysRegE; ++PhysRegI) {
 447
 448     if (!spillInterferences(VirtReg, *PhysRegI, SplitVRegs)) continue;
 449
 450     assert(checkPhysRegInterference(VirtReg, *PhysRegI) == 0 &&
 451            "Interference after spill.");
 452     // Tell the caller to allocate to this newly freed physical register.
 453     return *PhysRegI;
 454   }
 455   // No other spill candidates were found, so spill the current VirtReg.
 456   DEBUG(dbgs() << "spilling: " << VirtReg << '\n');
 457   SmallVector<LiveInterval*, 1> pendingSpills;
 458
 459   spiller().spill(&VirtReg, SplitVRegs, pendingSpills);
 460
 461   // The live virtual register requesting allocation was spilled, so tell
 462   // the caller not to allocate anything during this round.
 463   return 0;
 464 }
 465
 466 bool RABasic::runOnMachineFunction(MachineFunction &mf) {
 467   DEBUG(dbgs() << "********** BASIC REGISTER ALLOCATION **********\n"
 468                << "********** Function: "
 469                << ((Value*)mf.getFunction())->getName() << '\n');
 470
 471   MF = &mf;
 472   DEBUG(RMF = &getAnalysis<RenderMachineFunction>());
 473
 474   RegAllocBase::init(getAnalysis<VirtRegMap>(), getAnalysis<LiveIntervals>());
 475
 476   ReservedRegs = TRI->getReservedRegs(*MF);
 477
 478   SpillerInstance.reset(createSpiller(*this, *MF, *VRM));
 479
 480   allocatePhysRegs();
 481
 482   addMBBLiveIns(MF);
 483
 484   // Diagnostic output before rewriting
 485   DEBUG(dbgs() << "Post alloc VirtRegMap:\n" << *VRM << "\n");
 486
 487   // optional HTML output
 488   DEBUG(RMF->renderMachineFunction("After basic register allocation.", VRM));
 489
 490   // FIXME: Verification currently must run before VirtRegRewriter. We should
 491   // make the rewriter a separate pass and override verifyAnalysis instead. When
 492   // that happens, verification naturally falls under VerifyMachineCode.
 493 #ifndef NDEBUG
 494   if (VerifyEnabled) {
 495     // Verify accuracy of LiveIntervals. The standard machine code verifier
 496     // ensures that each LiveIntervals covers all uses of the virtual reg.
 497
 498     // FIXME: MachineVerifier is badly broken when using the standard
 499     // spiller. Always use -spiller=inline with -verify-regalloc. Even with the
 500     // inline spiller, some tests fail to verify because the coalescer does not
 501     // always generate verifiable code.
 502     MF->verify(this, "In RABasic::verify");
 503
 504     // Verify that LiveIntervals are partitioned into unions and disjoint within
 505     // the unions.
 506     verify();
 507   }
 508 #endif // !NDEBUG
 509
 510   // Run rewriter
 511   std::auto_ptr<VirtRegRewriter> rewriter(createVirtRegRewriter());
 512   rewriter->runOnMachineFunction(*MF, *VRM, LIS);
 513
 514   // The pass output is in VirtRegMap. Release all the transient data.
 515   releaseMemory();
 516
 517   return true;
 518 }
 519
 520 FunctionPass* llvm::createBasicRegisterAllocator()
 521 {
 522   return new RABasic();
 523 }