lib/CodeGen/Passes.cpp

   1 //===-- Passes.cpp - Target independent code generation passes ------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines interfaces to access the target independent code
  11 // generation passes provided by the LLVM backend.
  12 //
  13 //===---------------------------------------------------------------------===//
  14
  15 #include "llvm/Analysis/Passes.h"
  16 #include "llvm/Analysis/Verifier.h"
  17 #include "llvm/Transforms/Scalar.h"
  18 #include "llvm/PassManager.h"
  19 #include "llvm/CodeGen/GCStrategy.h"
  20 #include "llvm/CodeGen/MachineFunctionPass.h"
  21 #include "llvm/CodeGen/Passes.h"
  22 #include "llvm/CodeGen/RegAllocRegistry.h"
  23 #include "llvm/Target/TargetLowering.h"
  24 #include "llvm/Target/TargetOptions.h"
  25 #include "llvm/MC/MCAsmInfo.h"
  26 #include "llvm/Assembly/PrintModulePass.h"
  27 #include "llvm/Support/CommandLine.h"
  28 #include "llvm/Support/Debug.h"
  29 #include "llvm/Support/ErrorHandling.h"
  30
  31 using namespace llvm;
  32
  33 static cl::opt<bool> DisablePostRA("disable-post-ra", cl::Hidden,
  34     cl::desc("Disable Post Regalloc"));
  35 static cl::opt<bool> DisableBranchFold("disable-branch-fold", cl::Hidden,
  36     cl::desc("Disable branch folding"));
  37 static cl::opt<bool> DisableTailDuplicate("disable-tail-duplicate", cl::Hidden,
  38     cl::desc("Disable tail duplication"));
  39 static cl::opt<bool> DisableEarlyTailDup("disable-early-taildup", cl::Hidden,
  40     cl::desc("Disable pre-register allocation tail duplication"));
  41 static cl::opt<bool> DisableBlockPlacement("disable-block-placement",
  42     cl::Hidden, cl::desc("Disable the probability-driven block placement, and "
  43                          "re-enable the old code placement pass"));
  44 static cl::opt<bool> EnableBlockPlacementStats("enable-block-placement-stats",
  45     cl::Hidden, cl::desc("Collect probability-driven block placement stats"));
  46 static cl::opt<bool> DisableCodePlace("disable-code-place", cl::Hidden,
  47     cl::desc("Disable code placement"));
  48 static cl::opt<bool> DisableSSC("disable-ssc", cl::Hidden,
  49     cl::desc("Disable Stack Slot Coloring"));
  50 static cl::opt<bool> DisableMachineDCE("disable-machine-dce", cl::Hidden,
  51     cl::desc("Disable Machine Dead Code Elimination"));
  52 static cl::opt<bool> DisableMachineLICM("disable-machine-licm", cl::Hidden,
  53     cl::desc("Disable Machine LICM"));
  54 static cl::opt<bool> DisableMachineCSE("disable-machine-cse", cl::Hidden,
  55     cl::desc("Disable Machine Common Subexpression Elimination"));
  56 static cl::opt<cl::boolOrDefault>
  57 OptimizeRegAlloc("optimize-regalloc", cl::Hidden,
  58     cl::desc("Enable optimized register allocation compilation path."));
  59 static cl::opt<cl::boolOrDefault>
  60 EnableMachineSched("enable-misched", cl::Hidden,
  61     cl::desc("Enable the machine instruction scheduling pass."));
  62 static cl::opt<bool> EnableStrongPHIElim("strong-phi-elim", cl::Hidden,
  63     cl::desc("Use strong PHI elimination."));
  64 static cl::opt<bool> DisablePostRAMachineLICM("disable-postra-machine-licm",
  65     cl::Hidden,
  66     cl::desc("Disable Machine LICM"));
  67 static cl::opt<bool> DisableMachineSink("disable-machine-sink", cl::Hidden,
  68     cl::desc("Disable Machine Sinking"));
  69 static cl::opt<bool> DisableLSR("disable-lsr", cl::Hidden,
  70     cl::desc("Disable Loop Strength Reduction Pass"));
  71 static cl::opt<bool> DisableCGP("disable-cgp", cl::Hidden,
  72     cl::desc("Disable Codegen Prepare"));
  73 static cl::opt<bool> DisableCopyProp("disable-copyprop", cl::Hidden,
  74     cl::desc("Disable Copy Propagation pass"));
  75 static cl::opt<bool> PrintLSR("print-lsr-output", cl::Hidden,
  76     cl::desc("Print LLVM IR produced by the loop-reduce pass"));
  77 static cl::opt<bool> PrintISelInput("print-isel-input", cl::Hidden,
  78     cl::desc("Print LLVM IR input to isel pass"));
  79 static cl::opt<bool> PrintGCInfo("print-gc", cl::Hidden,
  80     cl::desc("Dump garbage collector data"));
  81 static cl::opt<bool> VerifyMachineCode("verify-machineinstrs", cl::Hidden,
  82     cl::desc("Verify generated machine code"),
  83     cl::init(getenv("LLVM_VERIFY_MACHINEINSTRS")!=NULL));
  84 static cl::opt<std::string>
  85 PrintMachineInstrs("print-machineinstrs", cl::ValueOptional,
  86                    cl::desc("Print machine instrs"),
  87                    cl::value_desc("pass-name"), cl::init("option-unspecified"));
  88
  89 /// Allow standard passes to be disabled by command line options. This supports
  90 /// simple binary flags that either suppress the pass or do nothing.
  91 /// i.e. -disable-mypass=false has no effect.
  92 /// These should be converted to boolOrDefault in order to use applyOverride.
  93 static AnalysisID applyDisable(AnalysisID PassID, bool Override) {
  94   if (Override)
  95     return 0;
  96   return PassID;
  97 }
  98
  99 /// Allow Pass selection to be overriden by command line options. This supports
 100 /// flags with ternary conditions. TargetID is passed through by default. The
 101 /// pass is suppressed when the option is false. When the option is true, the
 102 /// StandardID is selected if the target provides no default.
 103 static AnalysisID applyOverride(AnalysisID TargetID, cl::boolOrDefault Override,
 104                                 AnalysisID StandardID) {
 105   switch (Override) {
 106   case cl::BOU_UNSET:
 107     return TargetID;
 108   case cl::BOU_TRUE:
 109     if (TargetID)
 110       return TargetID;
 111     if (StandardID == 0)
 112       report_fatal_error("Target cannot enable pass");
 113     return StandardID;
 114   case cl::BOU_FALSE:
 115     return 0;
 116   }
 117   llvm_unreachable("Invalid command line option state");
 118 }
 119
 120 /// Allow standard passes to be disabled by the command line, regardless of who
 121 /// is adding the pass.
 122 ///
 123 /// StandardID is the pass identified in the standard pass pipeline and provided
 124 /// to addPass(). It may be a target-specific ID in the case that the target
 125 /// directly adds its own pass, but in that case we harmlessly fall through.
 126 ///
 127 /// TargetID is the pass that the target has configured to override StandardID.
 128 ///
 129 /// StandardID may be a pseudo ID. In that case TargetID is the name of the real
 130 /// pass to run. This allows multiple options to control a single pass depending
 131 /// on where in the pipeline that pass is added.
 132 static AnalysisID overridePass(AnalysisID StandardID, AnalysisID TargetID) {
 133   if (StandardID == &PostRASchedulerID)
 134     return applyDisable(TargetID, DisablePostRA);
 135
 136   if (StandardID == &BranchFolderPassID)
 137     return applyDisable(TargetID, DisableBranchFold);
 138
 139   if (StandardID == &TailDuplicateID)
 140     return applyDisable(TargetID, DisableTailDuplicate);
 141
 142   if (StandardID == &TargetPassConfig::EarlyTailDuplicateID)
 143     return applyDisable(TargetID, DisableEarlyTailDup);
 144
 145   if (StandardID == &MachineBlockPlacementID)
 146     return applyDisable(TargetID, DisableCodePlace);
 147
 148   if (StandardID == &CodePlacementOptID)
 149     return applyDisable(TargetID, DisableCodePlace);
 150
 151   if (StandardID == &StackSlotColoringID)
 152     return applyDisable(TargetID, DisableSSC);
 153
 154   if (StandardID == &DeadMachineInstructionElimID)
 155     return applyDisable(TargetID, DisableMachineDCE);
 156
 157   if (StandardID == &MachineLICMID)
 158     return applyDisable(TargetID, DisableMachineLICM);
 159
 160   if (StandardID == &MachineCSEID)
 161     return applyDisable(TargetID, DisableMachineCSE);
 162
 163   if (StandardID == &MachineSchedulerID)
 164     return applyOverride(TargetID, EnableMachineSched, StandardID);
 165
 166   if (StandardID == &TargetPassConfig::PostRAMachineLICMID)
 167     return applyDisable(TargetID, DisablePostRAMachineLICM);
 168
 169   if (StandardID == &MachineSinkingID)
 170     return applyDisable(TargetID, DisableMachineSink);
 171
 172   if (StandardID == &MachineCopyPropagationID)
 173     return applyDisable(TargetID, DisableCopyProp);
 174
 175   return TargetID;
 176 }
 177
 178 //===---------------------------------------------------------------------===//
 179 /// TargetPassConfig
 180 //===---------------------------------------------------------------------===//
 181
 182 INITIALIZE_PASS(TargetPassConfig, "targetpassconfig",
 183                 "Target Pass Configuration", false, false)
 184 char TargetPassConfig::ID = 0;
 185
 186 // Pseudo Pass IDs.
 187 char TargetPassConfig::EarlyTailDuplicateID = 0;
 188 char TargetPassConfig::PostRAMachineLICMID = 0;
 189
 190 namespace llvm {
 191 class PassConfigImpl {
 192 public:
 193   // List of passes explicitly substituted by this target. Normally this is
 194   // empty, but it is a convenient way to suppress or replace specific passes
 195   // that are part of a standard pass pipeline without overridding the entire
 196   // pipeline. This mechanism allows target options to inherit a standard pass's
 197   // user interface. For example, a target may disable a standard pass by
 198   // default by substituting a pass ID of zero, and the user may still enable
 199   // that standard pass with an explicit command line option.
 200   DenseMap<AnalysisID,AnalysisID> TargetPasses;
 201
 202   /// Store the pairs of <AnalysisID, AnalysisID> of which the second pass
 203   /// is inserted after each instance of the first one.
 204   SmallVector<std::pair<AnalysisID, AnalysisID>, 4> InsertedPasses;
 205 };
 206 } // namespace llvm
 207
 208 // Out of line virtual method.
 209 TargetPassConfig::~TargetPassConfig() {
 210   delete Impl;
 211 }
 212
 213 // Out of line constructor provides default values for pass options and
 214 // registers all common codegen passes.
 215 TargetPassConfig::TargetPassConfig(TargetMachine *tm, PassManagerBase &pm)
 216   : ImmutablePass(ID), PM(&pm), StartAfter(0), StopAfter(0),
 217     Started(true), Stopped(false), TM(tm), Impl(0), Initialized(false),
 218     DisableVerify(false),
 219     EnableTailMerge(true) {
 220
 221   Impl = new PassConfigImpl();
 222
 223   // Register all target independent codegen passes to activate their PassIDs,
 224   // including this pass itself.
 225   initializeCodeGen(*PassRegistry::getPassRegistry());
 226
 227   // Substitute Pseudo Pass IDs for real ones.
 228   substitutePass(&EarlyTailDuplicateID, &TailDuplicateID);
 229   substitutePass(&PostRAMachineLICMID, &MachineLICMID);
 230
 231   // Temporarily disable experimental passes.
 232   substitutePass(&MachineSchedulerID, 0);
 233 }
 234
 235 /// Insert InsertedPassID pass after TargetPassID.
 236 void TargetPassConfig::insertPass(AnalysisID TargetPassID,
 237                                   AnalysisID InsertedPassID) {
 238   assert(TargetPassID != InsertedPassID && "Insert a pass after itself!");
 239   std::pair<AnalysisID, AnalysisID> P(TargetPassID, InsertedPassID);
 240   Impl->InsertedPasses.push_back(P);
 241 }
 242
 243 /// createPassConfig - Create a pass configuration object to be used by
 244 /// addPassToEmitX methods for generating a pipeline of CodeGen passes.
 245 ///
 246 /// Targets may override this to extend TargetPassConfig.
 247 TargetPassConfig *LLVMTargetMachine::createPassConfig(PassManagerBase &PM) {
 248   return new TargetPassConfig(this, PM);
 249 }
 250
 251 TargetPassConfig::TargetPassConfig()
 252   : ImmutablePass(ID), PM(0) {
 253   llvm_unreachable("TargetPassConfig should not be constructed on-the-fly");
 254 }
 255
 256 // Helper to verify the analysis is really immutable.
 257 void TargetPassConfig::setOpt(bool &Opt, bool Val) {
 258   assert(!Initialized && "PassConfig is immutable");
 259   Opt = Val;
 260 }
 261
 262 void TargetPassConfig::substitutePass(AnalysisID StandardID,
 263                                       AnalysisID TargetID) {
 264   Impl->TargetPasses[StandardID] = TargetID;
 265 }
 266
 267 AnalysisID TargetPassConfig::getPassSubstitution(AnalysisID ID) const {
 268   DenseMap<AnalysisID, AnalysisID>::const_iterator
 269     I = Impl->TargetPasses.find(ID);
 270   if (I == Impl->TargetPasses.end())
 271     return ID;
 272   return I->second;
 273 }
 274
 275 /// Add a pass to the PassManager if that pass is supposed to be run.  If the
 276 /// Started/Stopped flags indicate either that the compilation should start at
 277 /// a later pass or that it should stop after an earlier pass, then do not add
 278 /// the pass.  Finally, compare the current pass against the StartAfter
 279 /// and StopAfter options and change the Started/Stopped flags accordingly.
 280 void TargetPassConfig::addPass(Pass *P) {
 281   assert(!Initialized && "PassConfig is immutable");
 282
 283   // Cache the Pass ID here in case the pass manager finds this pass is
 284   // redundant with ones already scheduled / available, and deletes it.
 285   // Fundamentally, once we add the pass to the manager, we no longer own it
 286   // and shouldn't reference it.
 287   AnalysisID PassID = P->getPassID();
 288
 289   if (Started && !Stopped)
 290     PM->add(P);
 291   if (StopAfter == PassID)
 292     Stopped = true;
 293   if (StartAfter == PassID)
 294     Started = true;
 295   if (Stopped && !Started)
 296     report_fatal_error("Cannot stop compilation after pass that is not run");
 297 }
 298
 299 /// Add a CodeGen pass at this point in the pipeline after checking for target
 300 /// and command line overrides.
 301 AnalysisID TargetPassConfig::addPass(AnalysisID PassID) {
 302   AnalysisID TargetID = getPassSubstitution(PassID);
 303   AnalysisID FinalID = overridePass(PassID, TargetID);
 304   if (FinalID == 0)
 305     return FinalID;
 306
 307   Pass *P = Pass::createPass(FinalID);
 308   if (!P)
 309     llvm_unreachable("Pass ID not registered");
 310   addPass(P);
 311   // Add the passes after the pass P if there is any.
 312   for (SmallVector<std::pair<AnalysisID, AnalysisID>, 4>::iterator
 313          I = Impl->InsertedPasses.begin(), E = Impl->InsertedPasses.end();
 314        I != E; ++I) {
 315     if ((*I).first == PassID) {
 316       assert((*I).second && "Illegal Pass ID!");
 317       Pass *NP = Pass::createPass((*I).second);
 318       assert(NP && "Pass ID not registered");
 319       addPass(NP);
 320     }
 321   }
 322   return FinalID;
 323 }
 324
 325 void TargetPassConfig::printAndVerify(const char *Banner) {
 326   if (TM->shouldPrintMachineCode())
 327     addPass(createMachineFunctionPrinterPass(dbgs(), Banner));
 328
 329   if (VerifyMachineCode)
 330     addPass(createMachineVerifierPass(Banner));
 331 }
 332
 333 /// Add common target configurable passes that perform LLVM IR to IR transforms
 334 /// following machine independent optimization.
 335 void TargetPassConfig::addIRPasses() {
 336   // Basic AliasAnalysis support.
 337   // Add TypeBasedAliasAnalysis before BasicAliasAnalysis so that
 338   // BasicAliasAnalysis wins if they disagree. This is intended to help
 339   // support "obvious" type-punning idioms.
 340   addPass(createTypeBasedAliasAnalysisPass());
 341   addPass(createBasicAliasAnalysisPass());
 342
 343   // Before running any passes, run the verifier to determine if the input
 344   // coming from the front-end and/or optimizer is valid.
 345   if (!DisableVerify)
 346     addPass(createVerifierPass());
 347
 348   // Run loop strength reduction before anything else.
 349   if (getOptLevel() != CodeGenOpt::None && !DisableLSR) {
 350     addPass(createLoopStrengthReducePass(getTargetLowering()));
 351     if (PrintLSR)
 352       addPass(createPrintFunctionPass("\n\n*** Code after LSR ***\n", &dbgs()));
 353   }
 354
 355   addPass(createGCLoweringPass());
 356
 357   // Make sure that no unreachable blocks are instruction selected.
 358   addPass(createUnreachableBlockEliminationPass());
 359 }
 360
 361 /// Turn exception handling constructs into something the code generators can
 362 /// handle.
 363 void TargetPassConfig::addPassesToHandleExceptions() {
 364   switch (TM->getMCAsmInfo()->getExceptionHandlingType()) {
 365   case ExceptionHandling::SjLj:
 366     // SjLj piggy-backs on dwarf for this bit. The cleanups done apply to both
 367     // Dwarf EH prepare needs to be run after SjLj prepare. Otherwise,
 368     // catch info can get misplaced when a selector ends up more than one block
 369     // removed from the parent invoke(s). This could happen when a landing
 370     // pad is shared by multiple invokes and is also a target of a normal
 371     // edge from elsewhere.
 372     addPass(createSjLjEHPreparePass(TM->getTargetLowering()));
 373     // FALLTHROUGH
 374   case ExceptionHandling::DwarfCFI:
 375   case ExceptionHandling::ARM:
 376   case ExceptionHandling::Win64:
 377     addPass(createDwarfEHPass(TM));
 378     break;
 379   case ExceptionHandling::None:
 380     addPass(createLowerInvokePass(TM->getTargetLowering()));
 381
 382     // The lower invoke pass may create unreachable code. Remove it.
 383     addPass(createUnreachableBlockEliminationPass());
 384     break;
 385   }
 386 }
 387
 388 /// Add common passes that perform LLVM IR to IR transforms in preparation for
 389 /// instruction selection.
 390 void TargetPassConfig::addISelPrepare() {
 391   if (getOptLevel() != CodeGenOpt::None && !DisableCGP)
 392     addPass(createCodeGenPreparePass(getTargetLowering()));
 393
 394   addPass(createStackProtectorPass(getTargetLowering()));
 395
 396   addPreISel();
 397
 398   if (PrintISelInput)
 399     addPass(createPrintFunctionPass("\n\n"
 400                                     "*** Final LLVM Code input to ISel ***\n",
 401                                     &dbgs()));
 402
 403   // All passes which modify the LLVM IR are now complete; run the verifier
 404   // to ensure that the IR is valid.
 405   if (!DisableVerify)
 406     addPass(createVerifierPass());
 407 }
 408
 409 /// Add the complete set of target-independent postISel code generator passes.
 410 ///
 411 /// This can be read as the standard order of major LLVM CodeGen stages. Stages
 412 /// with nontrivial configuration or multiple passes are broken out below in
 413 /// add%Stage routines.
 414 ///
 415 /// Any TargetPassConfig::addXX routine may be overriden by the Target. The
 416 /// addPre/Post methods with empty header implementations allow injecting
 417 /// target-specific fixups just before or after major stages. Additionally,
 418 /// targets have the flexibility to change pass order within a stage by
 419 /// overriding default implementation of add%Stage routines below. Each
 420 /// technique has maintainability tradeoffs because alternate pass orders are
 421 /// not well supported. addPre/Post works better if the target pass is easily
 422 /// tied to a common pass. But if it has subtle dependencies on multiple passes,
 423 /// the target should override the stage instead.
 424 ///
 425 /// TODO: We could use a single addPre/Post(ID) hook to allow pass injection
 426 /// before/after any target-independent pass. But it's currently overkill.
 427 void TargetPassConfig::addMachinePasses() {
 428   // Print the instruction selected machine code...
 429   printAndVerify("After Instruction Selection");
 430
 431   // Insert a machine instr printer pass after the specified pass.
 432   // If -print-machineinstrs specified, print machineinstrs after all passes.
 433   if (StringRef(PrintMachineInstrs.getValue()).equals(""))
 434     TM->Options.PrintMachineCode = true;
 435   else if (!StringRef(PrintMachineInstrs.getValue())
 436            .equals("option-unspecified")) {
 437     const PassRegistry *PR = PassRegistry::getPassRegistry();
 438     const PassInfo *TPI = PR->getPassInfo(PrintMachineInstrs.getValue());
 439     const PassInfo *IPI = PR->getPassInfo(StringRef("print-machineinstrs"));
 440     assert (TPI && IPI && "Pass ID not registered!");
 441     const char *TID = (char *)(TPI->getTypeInfo());
 442     const char *IID = (char *)(IPI->getTypeInfo());
 443     insertPass(TID, IID);
 444   }
 445
 446   // Expand pseudo-instructions emitted by ISel.
 447   addPass(&ExpandISelPseudosID);
 448
 449   // Add passes that optimize machine instructions in SSA form.
 450   if (getOptLevel() != CodeGenOpt::None) {
 451     addMachineSSAOptimization();
 452   }
 453   else {
 454     // If the target requests it, assign local variables to stack slots relative
 455     // to one another and simplify frame index references where possible.
 456     addPass(&LocalStackSlotAllocationID);
 457   }
 458
 459   // Run pre-ra passes.
 460   if (addPreRegAlloc())
 461     printAndVerify("After PreRegAlloc passes");
 462
 463   // Run register allocation and passes that are tightly coupled with it,
 464   // including phi elimination and scheduling.
 465   if (getOptimizeRegAlloc())
 466     addOptimizedRegAlloc(createRegAllocPass(true));
 467   else
 468     addFastRegAlloc(createRegAllocPass(false));
 469
 470   // Run post-ra passes.
 471   if (addPostRegAlloc())
 472     printAndVerify("After PostRegAlloc passes");
 473
 474   // Insert prolog/epilog code.  Eliminate abstract frame index references...
 475   addPass(&PrologEpilogCodeInserterID);
 476   printAndVerify("After PrologEpilogCodeInserter");
 477
 478   /// Add passes that optimize machine instructions after register allocation.
 479   if (getOptLevel() != CodeGenOpt::None)
 480     addMachineLateOptimization();
 481
 482   // Expand pseudo instructions before second scheduling pass.
 483   addPass(&ExpandPostRAPseudosID);
 484   printAndVerify("After ExpandPostRAPseudos");
 485
 486   // Run pre-sched2 passes.
 487   if (addPreSched2())
 488     printAndVerify("After PreSched2 passes");
 489
 490   // Second pass scheduler.
 491   if (getOptLevel() != CodeGenOpt::None) {
 492     addPass(&PostRASchedulerID);
 493     printAndVerify("After PostRAScheduler");
 494   }
 495
 496   // GC
 497   addPass(&GCMachineCodeAnalysisID);
 498   if (PrintGCInfo)
 499     addPass(createGCInfoPrinter(dbgs()));
 500
 501   // Basic block placement.
 502   if (getOptLevel() != CodeGenOpt::None)
 503     addBlockPlacement();
 504
 505   if (addPreEmitPass())
 506     printAndVerify("After PreEmit passes");
 507 }
 508
 509 /// Add passes that optimize machine instructions in SSA form.
 510 void TargetPassConfig::addMachineSSAOptimization() {
 511   // Pre-ra tail duplication.
 512   if (addPass(&EarlyTailDuplicateID))
 513     printAndVerify("After Pre-RegAlloc TailDuplicate");
 514
 515   // Optimize PHIs before DCE: removing dead PHI cycles may make more
 516   // instructions dead.
 517   addPass(&OptimizePHIsID);
 518
 519   // If the target requests it, assign local variables to stack slots relative
 520   // to one another and simplify frame index references where possible.
 521   addPass(&LocalStackSlotAllocationID);
 522
 523   // With optimization, dead code should already be eliminated. However
 524   // there is one known exception: lowered code for arguments that are only
 525   // used by tail calls, where the tail calls reuse the incoming stack
 526   // arguments directly (see t11 in test/CodeGen/X86/sibcall.ll).
 527   addPass(&DeadMachineInstructionElimID);
 528   printAndVerify("After codegen DCE pass");
 529
 530   addPass(&MachineLICMID);
 531   addPass(&MachineCSEID);
 532   addPass(&MachineSinkingID);
 533   printAndVerify("After Machine LICM, CSE and Sinking passes");
 534
 535   addPass(&PeepholeOptimizerID);
 536   printAndVerify("After codegen peephole optimization pass");
 537 }
 538
 539 //===---------------------------------------------------------------------===//
 540 /// Register Allocation Pass Configuration
 541 //===---------------------------------------------------------------------===//
 542
 543 bool TargetPassConfig::getOptimizeRegAlloc() const {
 544   switch (OptimizeRegAlloc) {
 545   case cl::BOU_UNSET: return getOptLevel() != CodeGenOpt::None;
 546   case cl::BOU_TRUE:  return true;
 547   case cl::BOU_FALSE: return false;
 548   }
 549   llvm_unreachable("Invalid optimize-regalloc state");
 550 }
 551
 552 /// RegisterRegAlloc's global Registry tracks allocator registration.
 553 MachinePassRegistry RegisterRegAlloc::Registry;
 554
 555 /// A dummy default pass factory indicates whether the register allocator is
 556 /// overridden on the command line.
 557 static FunctionPass *useDefaultRegisterAllocator() { return 0; }
 558 static RegisterRegAlloc
 559 defaultRegAlloc("default",
 560                 "pick register allocator based on -O option",
 561                 useDefaultRegisterAllocator);
 562
 563 /// -regalloc=... command line option.
 564 static cl::opt<RegisterRegAlloc::FunctionPassCtor, false,
 565                RegisterPassParser<RegisterRegAlloc> >
 566 RegAlloc("regalloc",
 567          cl::init(&useDefaultRegisterAllocator),
 568          cl::desc("Register allocator to use"));
 569
 570
 571 /// Instantiate the default register allocator pass for this target for either
 572 /// the optimized or unoptimized allocation path. This will be added to the pass
 573 /// manager by addFastRegAlloc in the unoptimized case or addOptimizedRegAlloc
 574 /// in the optimized case.
 575 ///
 576 /// A target that uses the standard regalloc pass order for fast or optimized
 577 /// allocation may still override this for per-target regalloc
 578 /// selection. But -regalloc=... always takes precedence.
 579 FunctionPass *TargetPassConfig::createTargetRegisterAllocator(bool Optimized) {
 580   if (Optimized)
 581     return createGreedyRegisterAllocator();
 582   else
 583     return createFastRegisterAllocator();
 584 }
 585
 586 /// Find and instantiate the register allocation pass requested by this target
 587 /// at the current optimization level.  Different register allocators are
 588 /// defined as separate passes because they may require different analysis.
 589 ///
 590 /// This helper ensures that the regalloc= option is always available,
 591 /// even for targets that override the default allocator.
 592 ///
 593 /// FIXME: When MachinePassRegistry register pass IDs instead of function ptrs,
 594 /// this can be folded into addPass.
 595 FunctionPass *TargetPassConfig::createRegAllocPass(bool Optimized) {
 596   RegisterRegAlloc::FunctionPassCtor Ctor = RegisterRegAlloc::getDefault();
 597
 598   // Initialize the global default.
 599   if (!Ctor) {
 600     Ctor = RegAlloc;
 601     RegisterRegAlloc::setDefault(RegAlloc);
 602   }
 603   if (Ctor != useDefaultRegisterAllocator)
 604     return Ctor();
 605
 606   // With no -regalloc= override, ask the target for a regalloc pass.
 607   return createTargetRegisterAllocator(Optimized);
 608 }
 609
 610 /// Add the minimum set of target-independent passes that are required for
 611 /// register allocation. No coalescing or scheduling.
 612 void TargetPassConfig::addFastRegAlloc(FunctionPass *RegAllocPass) {
 613   addPass(&PHIEliminationID);
 614   addPass(&TwoAddressInstructionPassID);
 615
 616   addPass(RegAllocPass);
 617   printAndVerify("After Register Allocation");
 618 }
 619
 620 /// Add standard target-independent passes that are tightly coupled with
 621 /// optimized register allocation, including coalescing, machine instruction
 622 /// scheduling, and register allocation itself.
 623 void TargetPassConfig::addOptimizedRegAlloc(FunctionPass *RegAllocPass) {
 624   addPass(&ProcessImplicitDefsID);
 625
 626   // LiveVariables currently requires pure SSA form.
 627   //
 628   // FIXME: Once TwoAddressInstruction pass no longer uses kill flags,
 629   // LiveVariables can be removed completely, and LiveIntervals can be directly
 630   // computed. (We still either need to regenerate kill flags after regalloc, or
 631   // preferably fix the scavenger to not depend on them).
 632   addPass(&LiveVariablesID);
 633
 634   // Add passes that move from transformed SSA into conventional SSA. This is a
 635   // "copy coalescing" problem.
 636   //
 637   if (!EnableStrongPHIElim) {
 638     // Edge splitting is smarter with machine loop info.
 639     addPass(&MachineLoopInfoID);
 640     addPass(&PHIEliminationID);
 641   }
 642   addPass(&TwoAddressInstructionPassID);
 643
 644   if (EnableStrongPHIElim)
 645     addPass(&StrongPHIEliminationID);
 646
 647   addPass(&RegisterCoalescerID);
 648
 649   // PreRA instruction scheduling.
 650   if (addPass(&MachineSchedulerID))
 651     printAndVerify("After Machine Scheduling");
 652
 653   // Add the selected register allocation pass.
 654   addPass(RegAllocPass);
 655   printAndVerify("After Register Allocation, before rewriter");
 656
 657   // Allow targets to change the register assignments before rewriting.
 658   if (addPreRewrite())
 659     printAndVerify("After pre-rewrite passes");
 660
 661   // Finally rewrite virtual registers.
 662   addPass(&VirtRegRewriterID);
 663   printAndVerify("After Virtual Register Rewriter");
 664
 665   // FinalizeRegAlloc is convenient until MachineInstrBundles is more mature,
 666   // but eventually, all users of it should probably be moved to addPostRA and
 667   // it can go away.  Currently, it's the intended place for targets to run
 668   // FinalizeMachineBundles, because passes other than MachineScheduling an
 669   // RegAlloc itself may not be aware of bundles.
 670   if (addFinalizeRegAlloc())
 671     printAndVerify("After RegAlloc finalization");
 672
 673   // Perform stack slot coloring and post-ra machine LICM.
 674   //
 675   // FIXME: Re-enable coloring with register when it's capable of adding
 676   // kill markers.
 677   addPass(&StackSlotColoringID);
 678
 679   // Run post-ra machine LICM to hoist reloads / remats.
 680   //
 681   // FIXME: can this move into MachineLateOptimization?
 682   addPass(&PostRAMachineLICMID);
 683
 684   printAndVerify("After StackSlotColoring and postra Machine LICM");
 685 }
 686
 687 //===---------------------------------------------------------------------===//
 688 /// Post RegAlloc Pass Configuration
 689 //===---------------------------------------------------------------------===//
 690
 691 /// Add passes that optimize machine instructions after register allocation.
 692 void TargetPassConfig::addMachineLateOptimization() {
 693   // Branch folding must be run after regalloc and prolog/epilog insertion.
 694   if (addPass(&BranchFolderPassID))
 695     printAndVerify("After BranchFolding");
 696
 697   // Tail duplication.
 698   if (addPass(&TailDuplicateID))
 699     printAndVerify("After TailDuplicate");
 700
 701   // Copy propagation.
 702   if (addPass(&MachineCopyPropagationID))
 703     printAndVerify("After copy propagation pass");
 704 }
 705
 706 /// Add standard basic block placement passes.
 707 void TargetPassConfig::addBlockPlacement() {
 708   AnalysisID PassID = 0;
 709   if (!DisableBlockPlacement) {
 710     // MachineBlockPlacement is a new pass which subsumes the functionality of
 711     // CodPlacementOpt. The old code placement pass can be restored by
 712     // disabling block placement, but eventually it will be removed.
 713     PassID = addPass(&MachineBlockPlacementID);
 714   } else {
 715     PassID = addPass(&CodePlacementOptID);
 716   }
 717   if (PassID) {
 718     // Run a separate pass to collect block placement statistics.
 719     if (EnableBlockPlacementStats)
 720       addPass(&MachineBlockPlacementStatsID);
 721
 722     printAndVerify("After machine block placement.");
 723   }
 724 }