lib/CodeGen/MachineVerifier.cpp

   1 //===-- MachineVerifier.cpp - Machine Code Verifier -----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // Pass to verify generated machine code. The following is checked:
  11 //
  12 // Operand counts: All explicit operands must be present.
  13 //
  14 // Register classes: All physical and virtual register operands must be
  15 // compatible with the register class required by the instruction descriptor.
  16 //
  17 // Register live intervals: Registers must be defined only once, and must be
  18 // defined before use.
  19 //
  20 // The machine code verifier is enabled from LLVMTargetMachine.cpp with the
  21 // command-line option -verify-machineinstrs, or by defining the environment
  22 // variable LLVM_VERIFY_MACHINEINSTRS to the name of a file that will receive
  23 // the verifier errors.
  24 //===----------------------------------------------------------------------===//
  25
  26 #include "llvm/Instructions.h"
  27 #include "llvm/Function.h"
  28 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  29 #include "llvm/CodeGen/LiveVariables.h"
  30 #include "llvm/CodeGen/LiveStackAnalysis.h"
  31 #include "llvm/CodeGen/MachineInstrBundle.h"
  32 #include "llvm/CodeGen/MachineFunctionPass.h"
  33 #include "llvm/CodeGen/MachineFrameInfo.h"
  34 #include "llvm/CodeGen/MachineMemOperand.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/Passes.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/Target/TargetMachine.h"
  39 #include "llvm/Target/TargetRegisterInfo.h"
  40 #include "llvm/Target/TargetInstrInfo.h"
  41 #include "llvm/ADT/DenseSet.h"
  42 #include "llvm/ADT/SetOperations.h"
  43 #include "llvm/ADT/SmallVector.h"
  44 #include "llvm/Support/Debug.h"
  45 #include "llvm/Support/ErrorHandling.h"
  46 #include "llvm/Support/raw_ostream.h"
  47 using namespace llvm;
  48
  49 namespace {
  50   struct MachineVerifier {
  51
  52     MachineVerifier(Pass *pass, const char *b) :
  53       PASS(pass),
  54       Banner(b),
  55       OutFileName(getenv("LLVM_VERIFY_MACHINEINSTRS"))
  56       {}
  57
  58     bool runOnMachineFunction(MachineFunction &MF);
  59
  60     Pass *const PASS;
  61     const char *Banner;
  62     const char *const OutFileName;
  63     raw_ostream *OS;
  64     const MachineFunction *MF;
  65     const TargetMachine *TM;
  66     const TargetInstrInfo *TII;
  67     const TargetRegisterInfo *TRI;
  68     const MachineRegisterInfo *MRI;
  69
  70     unsigned foundErrors;
  71
  72     typedef SmallVector<unsigned, 16> RegVector;
  73     typedef SmallVector<const uint32_t*, 4> RegMaskVector;
  74     typedef DenseSet<unsigned> RegSet;
  75     typedef DenseMap<unsigned, const MachineInstr*> RegMap;
  76
  77     const MachineInstr *FirstTerminator;
  78
  79     BitVector regsReserved;
  80     BitVector regsAllocatable;
  81     RegSet regsLive;
  82     RegVector regsDefined, regsDead, regsKilled;
  83     RegMaskVector regMasks;
  84     RegSet regsLiveInButUnused;
  85
  86     SlotIndex lastIndex;
  87
  88     // Add Reg and any sub-registers to RV
  89     void addRegWithSubRegs(RegVector &RV, unsigned Reg) {
  90       RV.push_back(Reg);
  91       if (TargetRegisterInfo::isPhysicalRegister(Reg))
  92         for (const uint16_t *R = TRI->getSubRegisters(Reg); *R; R++)
  93           RV.push_back(*R);
  94     }
  95
  96     struct BBInfo {
  97       // Is this MBB reachable from the MF entry point?
  98       bool reachable;
  99
 100       // Vregs that must be live in because they are used without being
 101       // defined. Map value is the user.
 102       RegMap vregsLiveIn;
 103
 104       // Regs killed in MBB. They may be defined again, and will then be in both
 105       // regsKilled and regsLiveOut.
 106       RegSet regsKilled;
 107
 108       // Regs defined in MBB and live out. Note that vregs passing through may
 109       // be live out without being mentioned here.
 110       RegSet regsLiveOut;
 111
 112       // Vregs that pass through MBB untouched. This set is disjoint from
 113       // regsKilled and regsLiveOut.
 114       RegSet vregsPassed;
 115
 116       // Vregs that must pass through MBB because they are needed by a successor
 117       // block. This set is disjoint from regsLiveOut.
 118       RegSet vregsRequired;
 119
 120       BBInfo() : reachable(false) {}
 121
 122       // Add register to vregsPassed if it belongs there. Return true if
 123       // anything changed.
 124       bool addPassed(unsigned Reg) {
 125         if (!TargetRegisterInfo::isVirtualRegister(Reg))
 126           return false;
 127         if (regsKilled.count(Reg) || regsLiveOut.count(Reg))
 128           return false;
 129         return vregsPassed.insert(Reg).second;
 130       }
 131
 132       // Same for a full set.
 133       bool addPassed(const RegSet &RS) {
 134         bool changed = false;
 135         for (RegSet::const_iterator I = RS.begin(), E = RS.end(); I != E; ++I)
 136           if (addPassed(*I))
 137             changed = true;
 138         return changed;
 139       }
 140
 141       // Add register to vregsRequired if it belongs there. Return true if
 142       // anything changed.
 143       bool addRequired(unsigned Reg) {
 144         if (!TargetRegisterInfo::isVirtualRegister(Reg))
 145           return false;
 146         if (regsLiveOut.count(Reg))
 147           return false;
 148         return vregsRequired.insert(Reg).second;
 149       }
 150
 151       // Same for a full set.
 152       bool addRequired(const RegSet &RS) {
 153         bool changed = false;
 154         for (RegSet::const_iterator I = RS.begin(), E = RS.end(); I != E; ++I)
 155           if (addRequired(*I))
 156             changed = true;
 157         return changed;
 158       }
 159
 160       // Same for a full map.
 161       bool addRequired(const RegMap &RM) {
 162         bool changed = false;
 163         for (RegMap::const_iterator I = RM.begin(), E = RM.end(); I != E; ++I)
 164           if (addRequired(I->first))
 165             changed = true;
 166         return changed;
 167       }
 168
 169       // Live-out registers are either in regsLiveOut or vregsPassed.
 170       bool isLiveOut(unsigned Reg) const {
 171         return regsLiveOut.count(Reg) || vregsPassed.count(Reg);
 172       }
 173     };
 174
 175     // Extra register info per MBB.
 176     DenseMap<const MachineBasicBlock*, BBInfo> MBBInfoMap;
 177
 178     bool isReserved(unsigned Reg) {
 179       return Reg < regsReserved.size() && regsReserved.test(Reg);
 180     }
 181
 182     bool isAllocatable(unsigned Reg) {
 183       return Reg < regsAllocatable.size() && regsAllocatable.test(Reg);
 184     }
 185
 186     // Analysis information if available
 187     LiveVariables *LiveVars;
 188     LiveIntervals *LiveInts;
 189     LiveStacks *LiveStks;
 190     SlotIndexes *Indexes;
 191
 192     void visitMachineFunctionBefore();
 193     void visitMachineBasicBlockBefore(const MachineBasicBlock *MBB);
 194     void visitMachineInstrBefore(const MachineInstr *MI);
 195     void visitMachineOperand(const MachineOperand *MO, unsigned MONum);
 196     void visitMachineInstrAfter(const MachineInstr *MI);
 197     void visitMachineBasicBlockAfter(const MachineBasicBlock *MBB);
 198     void visitMachineFunctionAfter();
 199
 200     void report(const char *msg, const MachineFunction *MF);
 201     void report(const char *msg, const MachineBasicBlock *MBB);
 202     void report(const char *msg, const MachineInstr *MI);
 203     void report(const char *msg, const MachineOperand *MO, unsigned MONum);
 204
 205     void checkLiveness(const MachineOperand *MO, unsigned MONum);
 206     void markReachable(const MachineBasicBlock *MBB);
 207     void calcRegsPassed();
 208     void checkPHIOps(const MachineBasicBlock *MBB);
 209
 210     void calcRegsRequired();
 211     void verifyLiveVariables();
 212     void verifyLiveIntervals();
 213   };
 214
 215   struct MachineVerifierPass : public MachineFunctionPass {
 216     static char ID; // Pass ID, replacement for typeid
 217     const char *const Banner;
 218
 219     MachineVerifierPass(const char *b = 0)
 220       : MachineFunctionPass(ID), Banner(b) {
 221         initializeMachineVerifierPassPass(*PassRegistry::getPassRegistry());
 222       }
 223
 224     void getAnalysisUsage(AnalysisUsage &AU) const {
 225       AU.setPreservesAll();
 226       MachineFunctionPass::getAnalysisUsage(AU);
 227     }
 228
 229     bool runOnMachineFunction(MachineFunction &MF) {
 230       MF.verify(this, Banner);
 231       return false;
 232     }
 233   };
 234
 235 }
 236
 237 char MachineVerifierPass::ID = 0;
 238 INITIALIZE_PASS(MachineVerifierPass, "machineverifier",
 239                 "Verify generated machine code", false, false)
 240
 241 FunctionPass *llvm::createMachineVerifierPass(const char *Banner) {
 242   return new MachineVerifierPass(Banner);
 243 }
 244
 245 void MachineFunction::verify(Pass *p, const char *Banner) const {
 246   MachineVerifier(p, Banner)
 247     .runOnMachineFunction(const_cast<MachineFunction&>(*this));
 248 }
 249
 250 bool MachineVerifier::runOnMachineFunction(MachineFunction &MF) {
 251   raw_ostream *OutFile = 0;
 252   if (OutFileName) {
 253     std::string ErrorInfo;
 254     OutFile = new raw_fd_ostream(OutFileName, ErrorInfo,
 255                                  raw_fd_ostream::F_Append);
 256     if (!ErrorInfo.empty()) {
 257       errs() << "Error opening '" << OutFileName << "': " << ErrorInfo << '\n';
 258       exit(1);
 259     }
 260
 261     OS = OutFile;
 262   } else {
 263     OS = &errs();
 264   }
 265
 266   foundErrors = 0;
 267
 268   this->MF = &MF;
 269   TM = &MF.getTarget();
 270   TII = TM->getInstrInfo();
 271   TRI = TM->getRegisterInfo();
 272   MRI = &MF.getRegInfo();
 273
 274   LiveVars = NULL;
 275   LiveInts = NULL;
 276   LiveStks = NULL;
 277   Indexes = NULL;
 278   if (PASS) {
 279     LiveInts = PASS->getAnalysisIfAvailable<LiveIntervals>();
 280     // We don't want to verify LiveVariables if LiveIntervals is available.
 281     if (!LiveInts)
 282       LiveVars = PASS->getAnalysisIfAvailable<LiveVariables>();
 283     LiveStks = PASS->getAnalysisIfAvailable<LiveStacks>();
 284     Indexes = PASS->getAnalysisIfAvailable<SlotIndexes>();
 285   }
 286
 287   visitMachineFunctionBefore();
 288   for (MachineFunction::const_iterator MFI = MF.begin(), MFE = MF.end();
 289        MFI!=MFE; ++MFI) {
 290     visitMachineBasicBlockBefore(MFI);
 291     for (MachineBasicBlock::const_instr_iterator MBBI = MFI->instr_begin(),
 292            MBBE = MFI->instr_end(); MBBI != MBBE; ++MBBI) {
 293       if (MBBI->getParent() != MFI) {
 294         report("Bad instruction parent pointer", MFI);
 295         *OS << "Instruction: " << *MBBI;
 296         continue;
 297       }
 298       // Skip BUNDLE instruction for now. FIXME: We should add code to verify
 299       // the BUNDLE's specifically.
 300       if (MBBI->isBundle())
 301         continue;
 302       visitMachineInstrBefore(MBBI);
 303       for (unsigned I = 0, E = MBBI->getNumOperands(); I != E; ++I)
 304         visitMachineOperand(&MBBI->getOperand(I), I);
 305       visitMachineInstrAfter(MBBI);
 306     }
 307     visitMachineBasicBlockAfter(MFI);
 308   }
 309   visitMachineFunctionAfter();
 310
 311   if (OutFile)
 312     delete OutFile;
 313   else if (foundErrors)
 314     report_fatal_error("Found "+Twine(foundErrors)+" machine code errors.");
 315
 316   // Clean up.
 317   regsLive.clear();
 318   regsDefined.clear();
 319   regsDead.clear();
 320   regsKilled.clear();
 321   regMasks.clear();
 322   regsLiveInButUnused.clear();
 323   MBBInfoMap.clear();
 324
 325   return false;                 // no changes
 326 }
 327
 328 void MachineVerifier::report(const char *msg, const MachineFunction *MF) {
 329   assert(MF);
 330   *OS << '\n';
 331   if (!foundErrors++) {
 332     if (Banner)
 333       *OS << "# " << Banner << '\n';
 334     MF->print(*OS, Indexes);
 335   }
 336   *OS << "*** Bad machine code: " << msg << " ***\n"
 337       << "- function:    " << MF->getFunction()->getName() << "\n";
 338 }
 339
 340 void MachineVerifier::report(const char *msg, const MachineBasicBlock *MBB) {
 341   assert(MBB);
 342   report(msg, MBB->getParent());
 343   *OS << "- basic block: " << MBB->getName()
 344       << " " << (void*)MBB
 345       << " (BB#" << MBB->getNumber() << ")";
 346   if (Indexes)
 347     *OS << " [" << Indexes->getMBBStartIdx(MBB)
 348         << ';' <<  Indexes->getMBBEndIdx(MBB) << ')';
 349   *OS << '\n';
 350 }
 351
 352 void MachineVerifier::report(const char *msg, const MachineInstr *MI) {
 353   assert(MI);
 354   report(msg, MI->getParent());
 355   *OS << "- instruction: ";
 356   if (Indexes && Indexes->hasIndex(MI))
 357     *OS << Indexes->getInstructionIndex(MI) << '\t';
 358   MI->print(*OS, TM);
 359 }
 360
 361 void MachineVerifier::report(const char *msg,
 362                              const MachineOperand *MO, unsigned MONum) {
 363   assert(MO);
 364   report(msg, MO->getParent());
 365   *OS << "- operand " << MONum << ":   ";
 366   MO->print(*OS, TM);
 367   *OS << "\n";
 368 }
 369
 370 void MachineVerifier::markReachable(const MachineBasicBlock *MBB) {
 371   BBInfo &MInfo = MBBInfoMap[MBB];
 372   if (!MInfo.reachable) {
 373     MInfo.reachable = true;
 374     for (MachineBasicBlock::const_succ_iterator SuI = MBB->succ_begin(),
 375            SuE = MBB->succ_end(); SuI != SuE; ++SuI)
 376       markReachable(*SuI);
 377   }
 378 }
 379
 380 void MachineVerifier::visitMachineFunctionBefore() {
 381   lastIndex = SlotIndex();
 382   regsReserved = TRI->getReservedRegs(*MF);
 383
 384   // A sub-register of a reserved register is also reserved
 385   for (int Reg = regsReserved.find_first(); Reg>=0;
 386        Reg = regsReserved.find_next(Reg)) {
 387     for (const uint16_t *Sub = TRI->getSubRegisters(Reg); *Sub; ++Sub) {
 388       // FIXME: This should probably be:
 389       // assert(regsReserved.test(*Sub) && "Non-reserved sub-register");
 390       regsReserved.set(*Sub);
 391     }
 392   }
 393
 394   regsAllocatable = TRI->getAllocatableSet(*MF);
 395
 396   markReachable(&MF->front());
 397 }
 398
 399 // Does iterator point to a and b as the first two elements?
 400 static bool matchPair(MachineBasicBlock::const_succ_iterator i,
 401                       const MachineBasicBlock *a, const MachineBasicBlock *b) {
 402   if (*i == a)
 403     return *++i == b;
 404   if (*i == b)
 405     return *++i == a;
 406   return false;
 407 }
 408
 409 void
 410 MachineVerifier::visitMachineBasicBlockBefore(const MachineBasicBlock *MBB) {
 411   FirstTerminator = 0;
 412
 413   if (MRI->isSSA()) {
 414     // If this block has allocatable physical registers live-in, check that
 415     // it is an entry block or landing pad.
 416     for (MachineBasicBlock::livein_iterator LI = MBB->livein_begin(),
 417            LE = MBB->livein_end();
 418          LI != LE; ++LI) {
 419       unsigned reg = *LI;
 420       if (isAllocatable(reg) && !MBB->isLandingPad() &&
 421           MBB != MBB->getParent()->begin()) {
 422         report("MBB has allocable live-in, but isn't entry or landing-pad.", MBB);
 423       }
 424     }
 425   }
 426
 427   // Count the number of landing pad successors.
 428   SmallPtrSet<MachineBasicBlock*, 4> LandingPadSuccs;
 429   for (MachineBasicBlock::const_succ_iterator I = MBB->succ_begin(),
 430        E = MBB->succ_end(); I != E; ++I) {
 431     if ((*I)->isLandingPad())
 432       LandingPadSuccs.insert(*I);
 433   }
 434
 435   const MCAsmInfo *AsmInfo = TM->getMCAsmInfo();
 436   const BasicBlock *BB = MBB->getBasicBlock();
 437   if (LandingPadSuccs.size() > 1 &&
 438       !(AsmInfo &&
 439         AsmInfo->getExceptionHandlingType() == ExceptionHandling::SjLj &&
 440         BB && isa<SwitchInst>(BB->getTerminator())))
 441     report("MBB has more than one landing pad successor", MBB);
 442
 443   // Call AnalyzeBranch. If it succeeds, there several more conditions to check.
 444   MachineBasicBlock *TBB = 0, *FBB = 0;
 445   SmallVector<MachineOperand, 4> Cond;
 446   if (!TII->AnalyzeBranch(*const_cast<MachineBasicBlock *>(MBB),
 447                           TBB, FBB, Cond)) {
 448     // Ok, AnalyzeBranch thinks it knows what's going on with this block. Let's
 449     // check whether its answers match up with reality.
 450     if (!TBB && !FBB) {
 451       // Block falls through to its successor.
 452       MachineFunction::const_iterator MBBI = MBB;
 453       ++MBBI;
 454       if (MBBI == MF->end()) {
 455         // It's possible that the block legitimately ends with a noreturn
 456         // call or an unreachable, in which case it won't actually fall
 457         // out the bottom of the function.
 458       } else if (MBB->succ_size() == LandingPadSuccs.size()) {
 459         // It's possible that the block legitimately ends with a noreturn
 460         // call or an unreachable, in which case it won't actuall fall
 461         // out of the block.
 462       } else if (MBB->succ_size() != 1+LandingPadSuccs.size()) {
 463         report("MBB exits via unconditional fall-through but doesn't have "
 464                "exactly one CFG successor!", MBB);
 465       } else if (!MBB->isSuccessor(MBBI)) {
 466         report("MBB exits via unconditional fall-through but its successor "
 467                "differs from its CFG successor!", MBB);
 468       }
 469       if (!MBB->empty() && MBB->back().isBarrier() &&
 470           !TII->isPredicated(&MBB->back())) {
 471         report("MBB exits via unconditional fall-through but ends with a "
 472                "barrier instruction!", MBB);
 473       }
 474       if (!Cond.empty()) {
 475         report("MBB exits via unconditional fall-through but has a condition!",
 476                MBB);
 477       }
 478     } else if (TBB && !FBB && Cond.empty()) {
 479       // Block unconditionally branches somewhere.
 480       if (MBB->succ_size() != 1+LandingPadSuccs.size()) {
 481         report("MBB exits via unconditional branch but doesn't have "
 482                "exactly one CFG successor!", MBB);
 483       } else if (!MBB->isSuccessor(TBB)) {
 484         report("MBB exits via unconditional branch but the CFG "
 485                "successor doesn't match the actual successor!", MBB);
 486       }
 487       if (MBB->empty()) {
 488         report("MBB exits via unconditional branch but doesn't contain "
 489                "any instructions!", MBB);
 490       } else if (!MBB->back().isBarrier()) {
 491         report("MBB exits via unconditional branch but doesn't end with a "
 492                "barrier instruction!", MBB);
 493       } else if (!MBB->back().isTerminator()) {
 494         report("MBB exits via unconditional branch but the branch isn't a "
 495                "terminator instruction!", MBB);
 496       }
 497     } else if (TBB && !FBB && !Cond.empty()) {
 498       // Block conditionally branches somewhere, otherwise falls through.
 499       MachineFunction::const_iterator MBBI = MBB;
 500       ++MBBI;
 501       if (MBBI == MF->end()) {
 502         report("MBB conditionally falls through out of function!", MBB);
 503       } if (MBB->succ_size() != 2) {
 504         report("MBB exits via conditional branch/fall-through but doesn't have "
 505                "exactly two CFG successors!", MBB);
 506       } else if (!matchPair(MBB->succ_begin(), TBB, MBBI)) {
 507         report("MBB exits via conditional branch/fall-through but the CFG "
 508                "successors don't match the actual successors!", MBB);
 509       }
 510       if (MBB->empty()) {
 511         report("MBB exits via conditional branch/fall-through but doesn't "
 512                "contain any instructions!", MBB);
 513       } else if (MBB->back().isBarrier()) {
 514         report("MBB exits via conditional branch/fall-through but ends with a "
 515                "barrier instruction!", MBB);
 516       } else if (!MBB->back().isTerminator()) {
 517         report("MBB exits via conditional branch/fall-through but the branch "
 518                "isn't a terminator instruction!", MBB);
 519       }
 520     } else if (TBB && FBB) {
 521       // Block conditionally branches somewhere, otherwise branches
 522       // somewhere else.
 523       if (MBB->succ_size() != 2) {
 524         report("MBB exits via conditional branch/branch but doesn't have "
 525                "exactly two CFG successors!", MBB);
 526       } else if (!matchPair(MBB->succ_begin(), TBB, FBB)) {
 527         report("MBB exits via conditional branch/branch but the CFG "
 528                "successors don't match the actual successors!", MBB);
 529       }
 530       if (MBB->empty()) {
 531         report("MBB exits via conditional branch/branch but doesn't "
 532                "contain any instructions!", MBB);
 533       } else if (!MBB->back().isBarrier()) {
 534         report("MBB exits via conditional branch/branch but doesn't end with a "
 535                "barrier instruction!", MBB);
 536       } else if (!MBB->back().isTerminator()) {
 537         report("MBB exits via conditional branch/branch but the branch "
 538                "isn't a terminator instruction!", MBB);
 539       }
 540       if (Cond.empty()) {
 541         report("MBB exits via conditinal branch/branch but there's no "
 542                "condition!", MBB);
 543       }
 544     } else {
 545       report("AnalyzeBranch returned invalid data!", MBB);
 546     }
 547   }
 548
 549   regsLive.clear();
 550   for (MachineBasicBlock::livein_iterator I = MBB->livein_begin(),
 551          E = MBB->livein_end(); I != E; ++I) {
 552     if (!TargetRegisterInfo::isPhysicalRegister(*I)) {
 553       report("MBB live-in list contains non-physical register", MBB);
 554       continue;
 555     }
 556     regsLive.insert(*I);
 557     for (const uint16_t *R = TRI->getSubRegisters(*I); *R; R++)
 558       regsLive.insert(*R);
 559   }
 560   regsLiveInButUnused = regsLive;
 561
 562   const MachineFrameInfo *MFI = MF->getFrameInfo();
 563   assert(MFI && "Function has no frame info");
 564   BitVector PR = MFI->getPristineRegs(MBB);
 565   for (int I = PR.find_first(); I>0; I = PR.find_next(I)) {
 566     regsLive.insert(I);
 567     for (const uint16_t *R = TRI->getSubRegisters(I); *R; R++)
 568       regsLive.insert(*R);
 569   }
 570
 571   regsKilled.clear();
 572   regsDefined.clear();
 573
 574   if (Indexes)
 575     lastIndex = Indexes->getMBBStartIdx(MBB);
 576 }
 577
 578 void MachineVerifier::visitMachineInstrBefore(const MachineInstr *MI) {
 579   const MCInstrDesc &MCID = MI->getDesc();
 580   if (MI->getNumOperands() < MCID.getNumOperands()) {
 581     report("Too few operands", MI);
 582     *OS << MCID.getNumOperands() << " operands expected, but "
 583         << MI->getNumExplicitOperands() << " given.\n";
 584   }
 585
 586   // Check the MachineMemOperands for basic consistency.
 587   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
 588        E = MI->memoperands_end(); I != E; ++I) {
 589     if ((*I)->isLoad() && !MI->mayLoad())
 590       report("Missing mayLoad flag", MI);
 591     if ((*I)->isStore() && !MI->mayStore())
 592       report("Missing mayStore flag", MI);
 593   }
 594
 595   // Debug values must not have a slot index.
 596   // Other instructions must have one, unless they are inside a bundle.
 597   if (LiveInts) {
 598     bool mapped = !LiveInts->isNotInMIMap(MI);
 599     if (MI->isDebugValue()) {
 600       if (mapped)
 601         report("Debug instruction has a slot index", MI);
 602     } else if (MI->isInsideBundle()) {
 603       if (mapped)
 604         report("Instruction inside bundle has a slot index", MI);
 605     } else {
 606       if (!mapped)
 607         report("Missing slot index", MI);
 608     }
 609   }
 610
 611   // Ensure non-terminators don't follow terminators.
 612   if (MI->isTerminator()) {
 613     if (!FirstTerminator)
 614       FirstTerminator = MI;
 615   } else if (FirstTerminator) {
 616     report("Non-terminator instruction after the first terminator", MI);
 617     *OS << "First terminator was:\t" << *FirstTerminator;
 618   }
 619
 620   StringRef ErrorInfo;
 621   if (!TII->verifyInstruction(MI, ErrorInfo))
 622     report(ErrorInfo.data(), MI);
 623 }
 624
 625 void
 626 MachineVerifier::visitMachineOperand(const MachineOperand *MO, unsigned MONum) {
 627   const MachineInstr *MI = MO->getParent();
 628   const MCInstrDesc &MCID = MI->getDesc();
 629   const MCOperandInfo &MCOI = MCID.OpInfo[MONum];
 630
 631   // The first MCID.NumDefs operands must be explicit register defines
 632   if (MONum < MCID.getNumDefs()) {
 633     if (!MO->isReg())
 634       report("Explicit definition must be a register", MO, MONum);
 635     else if (!MO->isDef())
 636       report("Explicit definition marked as use", MO, MONum);
 637     else if (MO->isImplicit())
 638       report("Explicit definition marked as implicit", MO, MONum);
 639   } else if (MONum < MCID.getNumOperands()) {
 640     // Don't check if it's the last operand in a variadic instruction. See,
 641     // e.g., LDM_RET in the arm back end.
 642     if (MO->isReg() &&
 643         !(MI->isVariadic() && MONum == MCID.getNumOperands()-1)) {
 644       if (MO->isDef() && !MCOI.isOptionalDef())
 645           report("Explicit operand marked as def", MO, MONum);
 646       if (MO->isImplicit())
 647         report("Explicit operand marked as implicit", MO, MONum);
 648     }
 649   } else {
 650     // ARM adds %reg0 operands to indicate predicates. We'll allow that.
 651     if (MO->isReg() && !MO->isImplicit() && !MI->isVariadic() && MO->getReg())
 652       report("Extra explicit operand on non-variadic instruction", MO, MONum);
 653   }
 654
 655   switch (MO->getType()) {
 656   case MachineOperand::MO_Register: {
 657     const unsigned Reg = MO->getReg();
 658     if (!Reg)
 659       return;
 660     if (MRI->tracksLiveness() && !MI->isDebugValue())
 661       checkLiveness(MO, MONum);
 662
 663
 664     // Check register classes.
 665     if (MONum < MCID.getNumOperands() && !MO->isImplicit()) {
 666       unsigned SubIdx = MO->getSubReg();
 667
 668       if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 669         if (SubIdx) {
 670           report("Illegal subregister index for physical register", MO, MONum);
 671           return;
 672         }
 673         if (const TargetRegisterClass *DRC = TII->getRegClass(MCID,MONum,TRI)) {
 674           if (!DRC->contains(Reg)) {
 675             report("Illegal physical register for instruction", MO, MONum);
 676             *OS << TRI->getName(Reg) << " is not a "
 677                 << DRC->getName() << " register.\n";
 678           }
 679         }
 680       } else {
 681         // Virtual register.
 682         const TargetRegisterClass *RC = MRI->getRegClass(Reg);
 683         if (SubIdx) {
 684           const TargetRegisterClass *SRC =
 685             TRI->getSubClassWithSubReg(RC, SubIdx);
 686           if (!SRC) {
 687             report("Invalid subregister index for virtual register", MO, MONum);
 688             *OS << "Register class " << RC->getName()
 689                 << " does not support subreg index " << SubIdx << "\n";
 690             return;
 691           }
 692           if (RC != SRC) {
 693             report("Invalid register class for subregister index", MO, MONum);
 694             *OS << "Register class " << RC->getName()
 695                 << " does not fully support subreg index " << SubIdx << "\n";
 696             return;
 697           }
 698         }
 699         if (const TargetRegisterClass *DRC = TII->getRegClass(MCID,MONum,TRI)) {
 700           if (SubIdx) {
 701             const TargetRegisterClass *SuperRC =
 702               TRI->getLargestLegalSuperClass(RC);
 703             if (!SuperRC) {
 704               report("No largest legal super class exists.", MO, MONum);
 705               return;
 706             }
 707             DRC = TRI->getMatchingSuperRegClass(SuperRC, DRC, SubIdx);
 708             if (!DRC) {
 709               report("No matching super-reg register class.", MO, MONum);
 710               return;
 711             }
 712           }
 713           if (!RC->hasSuperClassEq(DRC)) {
 714             report("Illegal virtual register for instruction", MO, MONum);
 715             *OS << "Expected a " << DRC->getName() << " register, but got a "
 716                 << RC->getName() << " register\n";
 717           }
 718         }
 719       }
 720     }
 721     break;
 722   }
 723
 724   case MachineOperand::MO_RegisterMask:
 725     regMasks.push_back(MO->getRegMask());
 726     break;
 727
 728   case MachineOperand::MO_MachineBasicBlock:
 729     if (MI->isPHI() && !MO->getMBB()->isSuccessor(MI->getParent()))
 730       report("PHI operand is not in the CFG", MO, MONum);
 731     break;
 732
 733   case MachineOperand::MO_FrameIndex:
 734     if (LiveStks && LiveStks->hasInterval(MO->getIndex()) &&
 735         LiveInts && !LiveInts->isNotInMIMap(MI)) {
 736       LiveInterval &LI = LiveStks->getInterval(MO->getIndex());
 737       SlotIndex Idx = LiveInts->getInstructionIndex(MI);
 738       if (MI->mayLoad() && !LI.liveAt(Idx.getRegSlot(true))) {
 739         report("Instruction loads from dead spill slot", MO, MONum);
 740         *OS << "Live stack: " << LI << '\n';
 741       }
 742       if (MI->mayStore() && !LI.liveAt(Idx.getRegSlot())) {
 743         report("Instruction stores to dead spill slot", MO, MONum);
 744         *OS << "Live stack: " << LI << '\n';
 745       }
 746     }
 747     break;
 748
 749   default:
 750     break;
 751   }
 752 }
 753
 754 void MachineVerifier::checkLiveness(const MachineOperand *MO, unsigned MONum) {
 755   const MachineInstr *MI = MO->getParent();
 756   const unsigned Reg = MO->getReg();
 757
 758   // Both use and def operands can read a register.
 759   if (MO->readsReg()) {
 760     regsLiveInButUnused.erase(Reg);
 761
 762     bool isKill = false;
 763     unsigned defIdx;
 764     if (MI->isRegTiedToDefOperand(MONum, &defIdx)) {
 765       // A two-addr use counts as a kill if use and def are the same.
 766       unsigned DefReg = MI->getOperand(defIdx).getReg();
 767       if (Reg == DefReg)
 768         isKill = true;
 769       else if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 770         report("Two-address instruction operands must be identical", MO, MONum);
 771       }
 772     } else
 773       isKill = MO->isKill();
 774
 775     if (isKill)
 776       addRegWithSubRegs(regsKilled, Reg);
 777
 778     // Check that LiveVars knows this kill.
 779     if (LiveVars && TargetRegisterInfo::isVirtualRegister(Reg) &&
 780         MO->isKill()) {
 781       LiveVariables::VarInfo &VI = LiveVars->getVarInfo(Reg);
 782       if (std::find(VI.Kills.begin(), VI.Kills.end(), MI) == VI.Kills.end())
 783         report("Kill missing from LiveVariables", MO, MONum);
 784     }
 785
 786     // Check LiveInts liveness and kill.
 787     if (TargetRegisterInfo::isVirtualRegister(Reg) &&
 788         LiveInts && !LiveInts->isNotInMIMap(MI)) {
 789       SlotIndex UseIdx = LiveInts->getInstructionIndex(MI).getRegSlot(true);
 790       if (LiveInts->hasInterval(Reg)) {
 791         const LiveInterval &LI = LiveInts->getInterval(Reg);
 792         if (!LI.liveAt(UseIdx)) {
 793           report("No live range at use", MO, MONum);
 794           *OS << UseIdx << " is not live in " << LI << '\n';
 795         }
 796         // Check for extra kill flags.
 797         // Note that we allow missing kill flags for now.
 798         if (MO->isKill() && !LI.killedAt(UseIdx.getRegSlot())) {
 799           report("Live range continues after kill flag", MO, MONum);
 800           *OS << "Live range: " << LI << '\n';
 801         }
 802       } else {
 803         report("Virtual register has no Live interval", MO, MONum);
 804       }
 805     }
 806
 807     // Use of a dead register.
 808     if (!regsLive.count(Reg)) {
 809       if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 810         // Reserved registers may be used even when 'dead'.
 811         if (!isReserved(Reg))
 812           report("Using an undefined physical register", MO, MONum);
 813       } else {
 814         BBInfo &MInfo = MBBInfoMap[MI->getParent()];
 815         // We don't know which virtual registers are live in, so only complain
 816         // if vreg was killed in this MBB. Otherwise keep track of vregs that
 817         // must be live in. PHI instructions are handled separately.
 818         if (MInfo.regsKilled.count(Reg))
 819           report("Using a killed virtual register", MO, MONum);
 820         else if (!MI->isPHI())
 821           MInfo.vregsLiveIn.insert(std::make_pair(Reg, MI));
 822       }
 823     }
 824   }
 825
 826   if (MO->isDef()) {
 827     // Register defined.
 828     // TODO: verify that earlyclobber ops are not used.
 829     if (MO->isDead())
 830       addRegWithSubRegs(regsDead, Reg);
 831     else
 832       addRegWithSubRegs(regsDefined, Reg);
 833
 834     // Verify SSA form.
 835     if (MRI->isSSA() && TargetRegisterInfo::isVirtualRegister(Reg) &&
 836         llvm::next(MRI->def_begin(Reg)) != MRI->def_end())
 837       report("Multiple virtual register defs in SSA form", MO, MONum);
 838
 839     // Check LiveInts for a live range, but only for virtual registers.
 840     if (LiveInts && TargetRegisterInfo::isVirtualRegister(Reg) &&
 841         !LiveInts->isNotInMIMap(MI)) {
 842       SlotIndex DefIdx = LiveInts->getInstructionIndex(MI).getRegSlot();
 843       if (LiveInts->hasInterval(Reg)) {
 844         const LiveInterval &LI = LiveInts->getInterval(Reg);
 845         if (const VNInfo *VNI = LI.getVNInfoAt(DefIdx)) {
 846           assert(VNI && "NULL valno is not allowed");
 847           if (VNI->def != DefIdx && !MO->isEarlyClobber()) {
 848             report("Inconsistent valno->def", MO, MONum);
 849             *OS << "Valno " << VNI->id << " is not defined at "
 850               << DefIdx << " in " << LI << '\n';
 851           }
 852         } else {
 853           report("No live range at def", MO, MONum);
 854           *OS << DefIdx << " is not live in " << LI << '\n';
 855         }
 856       } else {
 857         report("Virtual register has no Live interval", MO, MONum);
 858       }
 859     }
 860   }
 861 }
 862
 863 void MachineVerifier::visitMachineInstrAfter(const MachineInstr *MI) {
 864   BBInfo &MInfo = MBBInfoMap[MI->getParent()];
 865   set_union(MInfo.regsKilled, regsKilled);
 866   set_subtract(regsLive, regsKilled); regsKilled.clear();
 867   // Kill any masked registers.
 868   while (!regMasks.empty()) {
 869     const uint32_t *Mask = regMasks.pop_back_val();
 870     for (RegSet::iterator I = regsLive.begin(), E = regsLive.end(); I != E; ++I)
 871       if (TargetRegisterInfo::isPhysicalRegister(*I) &&
 872           MachineOperand::clobbersPhysReg(Mask, *I))
 873         regsDead.push_back(*I);
 874   }
 875   set_subtract(regsLive, regsDead);   regsDead.clear();
 876   set_union(regsLive, regsDefined);   regsDefined.clear();
 877
 878   if (Indexes && Indexes->hasIndex(MI)) {
 879     SlotIndex idx = Indexes->getInstructionIndex(MI);
 880     if (!(idx > lastIndex)) {
 881       report("Instruction index out of order", MI);
 882       *OS << "Last instruction was at " << lastIndex << '\n';
 883     }
 884     lastIndex = idx;
 885   }
 886 }
 887
 888 void
 889 MachineVerifier::visitMachineBasicBlockAfter(const MachineBasicBlock *MBB) {
 890   MBBInfoMap[MBB].regsLiveOut = regsLive;
 891   regsLive.clear();
 892
 893   if (Indexes) {
 894     SlotIndex stop = Indexes->getMBBEndIdx(MBB);
 895     if (!(stop > lastIndex)) {
 896       report("Block ends before last instruction index", MBB);
 897       *OS << "Block ends at " << stop
 898           << " last instruction was at " << lastIndex << '\n';
 899     }
 900     lastIndex = stop;
 901   }
 902 }
 903
 904 // Calculate the largest possible vregsPassed sets. These are the registers that
 905 // can pass through an MBB live, but may not be live every time. It is assumed
 906 // that all vregsPassed sets are empty before the call.
 907 void MachineVerifier::calcRegsPassed() {
 908   // First push live-out regs to successors' vregsPassed. Remember the MBBs that
 909   // have any vregsPassed.
 910   SmallPtrSet<const MachineBasicBlock*, 8> todo;
 911   for (MachineFunction::const_iterator MFI = MF->begin(), MFE = MF->end();
 912        MFI != MFE; ++MFI) {
 913     const MachineBasicBlock &MBB(*MFI);
 914     BBInfo &MInfo = MBBInfoMap[&MBB];
 915     if (!MInfo.reachable)
 916       continue;
 917     for (MachineBasicBlock::const_succ_iterator SuI = MBB.succ_begin(),
 918            SuE = MBB.succ_end(); SuI != SuE; ++SuI) {
 919       BBInfo &SInfo = MBBInfoMap[*SuI];
 920       if (SInfo.addPassed(MInfo.regsLiveOut))
 921         todo.insert(*SuI);
 922     }
 923   }
 924
 925   // Iteratively push vregsPassed to successors. This will converge to the same
 926   // final state regardless of DenseSet iteration order.
 927   while (!todo.empty()) {
 928     const MachineBasicBlock *MBB = *todo.begin();
 929     todo.erase(MBB);
 930     BBInfo &MInfo = MBBInfoMap[MBB];
 931     for (MachineBasicBlock::const_succ_iterator SuI = MBB->succ_begin(),
 932            SuE = MBB->succ_end(); SuI != SuE; ++SuI) {
 933       if (*SuI == MBB)
 934         continue;
 935       BBInfo &SInfo = MBBInfoMap[*SuI];
 936       if (SInfo.addPassed(MInfo.vregsPassed))
 937         todo.insert(*SuI);
 938     }
 939   }
 940 }
 941
 942 // Calculate the set of virtual registers that must be passed through each basic
 943 // block in order to satisfy the requirements of successor blocks. This is very
 944 // similar to calcRegsPassed, only backwards.
 945 void MachineVerifier::calcRegsRequired() {
 946   // First push live-in regs to predecessors' vregsRequired.
 947   SmallPtrSet<const MachineBasicBlock*, 8> todo;
 948   for (MachineFunction::const_iterator MFI = MF->begin(), MFE = MF->end();
 949        MFI != MFE; ++MFI) {
 950     const MachineBasicBlock &MBB(*MFI);
 951     BBInfo &MInfo = MBBInfoMap[&MBB];
 952     for (MachineBasicBlock::const_pred_iterator PrI = MBB.pred_begin(),
 953            PrE = MBB.pred_end(); PrI != PrE; ++PrI) {
 954       BBInfo &PInfo = MBBInfoMap[*PrI];
 955       if (PInfo.addRequired(MInfo.vregsLiveIn))
 956         todo.insert(*PrI);
 957     }
 958   }
 959
 960   // Iteratively push vregsRequired to predecessors. This will converge to the
 961   // same final state regardless of DenseSet iteration order.
 962   while (!todo.empty()) {
 963     const MachineBasicBlock *MBB = *todo.begin();
 964     todo.erase(MBB);
 965     BBInfo &MInfo = MBBInfoMap[MBB];
 966     for (MachineBasicBlock::const_pred_iterator PrI = MBB->pred_begin(),
 967            PrE = MBB->pred_end(); PrI != PrE; ++PrI) {
 968       if (*PrI == MBB)
 969         continue;
 970       BBInfo &SInfo = MBBInfoMap[*PrI];
 971       if (SInfo.addRequired(MInfo.vregsRequired))
 972         todo.insert(*PrI);
 973     }
 974   }
 975 }
 976
 977 // Check PHI instructions at the beginning of MBB. It is assumed that
 978 // calcRegsPassed has been run so BBInfo::isLiveOut is valid.
 979 void MachineVerifier::checkPHIOps(const MachineBasicBlock *MBB) {
 980   SmallPtrSet<const MachineBasicBlock*, 8> seen;
 981   for (MachineBasicBlock::const_iterator BBI = MBB->begin(), BBE = MBB->end();
 982        BBI != BBE && BBI->isPHI(); ++BBI) {
 983     seen.clear();
 984
 985     for (unsigned i = 1, e = BBI->getNumOperands(); i != e; i += 2) {
 986       unsigned Reg = BBI->getOperand(i).getReg();
 987       const MachineBasicBlock *Pre = BBI->getOperand(i + 1).getMBB();
 988       if (!Pre->isSuccessor(MBB))
 989         continue;
 990       seen.insert(Pre);
 991       BBInfo &PrInfo = MBBInfoMap[Pre];
 992       if (PrInfo.reachable && !PrInfo.isLiveOut(Reg))
 993         report("PHI operand is not live-out from predecessor",
 994                &BBI->getOperand(i), i);
 995     }
 996
 997     // Did we see all predecessors?
 998     for (MachineBasicBlock::const_pred_iterator PrI = MBB->pred_begin(),
 999            PrE = MBB->pred_end(); PrI != PrE; ++PrI) {
1000       if (!seen.count(*PrI)) {
1001         report("Missing PHI operand", BBI);
1002         *OS << "BB#" << (*PrI)->getNumber()
1003             << " is a predecessor according to the CFG.\n";
1004       }
1005     }
1006   }
1007 }
1008
1009 void MachineVerifier::visitMachineFunctionAfter() {
1010   calcRegsPassed();
1011
1012   for (MachineFunction::const_iterator MFI = MF->begin(), MFE = MF->end();
1013        MFI != MFE; ++MFI) {
1014     BBInfo &MInfo = MBBInfoMap[MFI];
1015
1016     // Skip unreachable MBBs.
1017     if (!MInfo.reachable)
1018       continue;
1019
1020     checkPHIOps(MFI);
1021   }
1022
1023   // Now check liveness info if available
1024   calcRegsRequired();
1025
1026   if (MRI->isSSA() && !MF->empty()) {
1027     BBInfo &MInfo = MBBInfoMap[&MF->front()];
1028     for (RegSet::iterator
1029          I = MInfo.vregsRequired.begin(), E = MInfo.vregsRequired.end(); I != E;
1030          ++I)
1031       report("Virtual register def doesn't dominate all uses.",
1032              MRI->getVRegDef(*I));
1033   }
1034
1035   if (LiveVars)
1036     verifyLiveVariables();
1037   if (LiveInts)
1038     verifyLiveIntervals();
1039 }
1040
1041 void MachineVerifier::verifyLiveVariables() {
1042   assert(LiveVars && "Don't call verifyLiveVariables without LiveVars");
1043   for (unsigned i = 0, e = MRI->getNumVirtRegs(); i != e; ++i) {
1044     unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
1045     LiveVariables::VarInfo &VI = LiveVars->getVarInfo(Reg);
1046     for (MachineFunction::const_iterator MFI = MF->begin(), MFE = MF->end();
1047          MFI != MFE; ++MFI) {
1048       BBInfo &MInfo = MBBInfoMap[MFI];
1049
1050       // Our vregsRequired should be identical to LiveVariables' AliveBlocks
1051       if (MInfo.vregsRequired.count(Reg)) {
1052         if (!VI.AliveBlocks.test(MFI->getNumber())) {
1053           report("LiveVariables: Block missing from AliveBlocks", MFI);
1054           *OS << "Virtual register " << PrintReg(Reg)
1055               << " must be live through the block.\n";
1056         }
1057       } else {
1058         if (VI.AliveBlocks.test(MFI->getNumber())) {
1059           report("LiveVariables: Block should not be in AliveBlocks", MFI);
1060           *OS << "Virtual register " << PrintReg(Reg)
1061               << " is not needed live through the block.\n";
1062         }
1063       }
1064     }
1065   }
1066 }
1067
1068 void MachineVerifier::verifyLiveIntervals() {
1069   assert(LiveInts && "Don't call verifyLiveIntervals without LiveInts");
1070   for (LiveIntervals::const_iterator LVI = LiveInts->begin(),
1071        LVE = LiveInts->end(); LVI != LVE; ++LVI) {
1072     const LiveInterval &LI = *LVI->second;
1073
1074     // Spilling and splitting may leave unused registers around. Skip them.
1075     if (MRI->use_empty(LI.reg))
1076       continue;
1077
1078     // Physical registers have much weirdness going on, mostly from coalescing.
1079     // We should probably fix it, but for now just ignore them.
1080     if (TargetRegisterInfo::isPhysicalRegister(LI.reg))
1081       continue;
1082
1083     assert(LVI->first == LI.reg && "Invalid reg to interval mapping");
1084
1085     for (LiveInterval::const_vni_iterator I = LI.vni_begin(), E = LI.vni_end();
1086          I!=E; ++I) {
1087       VNInfo *VNI = *I;
1088       const VNInfo *DefVNI = LI.getVNInfoAt(VNI->def);
1089
1090       if (!DefVNI) {
1091         if (!VNI->isUnused()) {
1092           report("Valno not live at def and not marked unused", MF);
1093           *OS << "Valno #" << VNI->id << " in " << LI << '\n';
1094         }
1095         continue;
1096       }
1097
1098       if (VNI->isUnused())
1099         continue;
1100
1101       if (DefVNI != VNI) {
1102         report("Live range at def has different valno", MF);
1103         *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
1104             << " where valno #" << DefVNI->id << " is live in " << LI << '\n';
1105         continue;
1106       }
1107
1108       const MachineBasicBlock *MBB = LiveInts->getMBBFromIndex(VNI->def);
1109       if (!MBB) {
1110         report("Invalid definition index", MF);
1111         *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
1112             << " in " << LI << '\n';
1113         continue;
1114       }
1115
1116       if (VNI->isPHIDef()) {
1117         if (VNI->def != LiveInts->getMBBStartIdx(MBB)) {
1118           report("PHIDef value is not defined at MBB start", MF);
1119           *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
1120               << ", not at the beginning of BB#" << MBB->getNumber()
1121               << " in " << LI << '\n';
1122         }
1123       } else {
1124         // Non-PHI def.
1125         const MachineInstr *MI = LiveInts->getInstructionFromIndex(VNI->def);
1126         if (!MI) {
1127           report("No instruction at def index", MF);
1128           *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
1129               << " in " << LI << '\n';
1130           continue;
1131         }
1132
1133         bool hasDef = false;
1134         bool isEarlyClobber = false;
1135         for (ConstMIBundleOperands MOI(MI); MOI.isValid(); ++MOI) {
1136           if (!MOI->isReg() || !MOI->isDef())
1137             continue;
1138           if (TargetRegisterInfo::isVirtualRegister(LI.reg)) {
1139             if (MOI->getReg() != LI.reg)
1140               continue;
1141           } else {
1142             if (!TargetRegisterInfo::isPhysicalRegister(MOI->getReg()) ||
1143                 !TRI->regsOverlap(LI.reg, MOI->getReg()))
1144               continue;
1145           }
1146           hasDef = true;
1147           if (MOI->isEarlyClobber())
1148             isEarlyClobber = true;
1149         }
1150
1151         if (!hasDef) {
1152           report("Defining instruction does not modify register", MI);
1153           *OS << "Valno #" << VNI->id << " in " << LI << '\n';
1154         }
1155
1156         // Early clobber defs begin at USE slots, but other defs must begin at
1157         // DEF slots.
1158         if (isEarlyClobber) {
1159           if (!VNI->def.isEarlyClobber()) {
1160             report("Early clobber def must be at an early-clobber slot", MF);
1161             *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
1162                 << " in " << LI << '\n';
1163           }
1164         } else if (!VNI->def.isRegister()) {
1165           report("Non-PHI, non-early clobber def must be at a register slot",
1166                  MF);
1167           *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
1168               << " in " << LI << '\n';
1169         }
1170       }
1171     }
1172
1173     for (LiveInterval::const_iterator I = LI.begin(), E = LI.end(); I!=E; ++I) {
1174       const VNInfo *VNI = I->valno;
1175       assert(VNI && "Live range has no valno");
1176
1177       if (VNI->id >= LI.getNumValNums() || VNI != LI.getValNumInfo(VNI->id)) {
1178         report("Foreign valno in live range", MF);
1179         I->print(*OS);
1180         *OS << " has a valno not in " << LI << '\n';
1181       }
1182
1183       if (VNI->isUnused()) {
1184         report("Live range valno is marked unused", MF);
1185         I->print(*OS);
1186         *OS << " in " << LI << '\n';
1187       }
1188
1189       const MachineBasicBlock *MBB = LiveInts->getMBBFromIndex(I->start);
1190       if (!MBB) {
1191         report("Bad start of live segment, no basic block", MF);
1192         I->print(*OS);
1193         *OS << " in " << LI << '\n';
1194         continue;
1195       }
1196       SlotIndex MBBStartIdx = LiveInts->getMBBStartIdx(MBB);
1197       if (I->start != MBBStartIdx && I->start != VNI->def) {
1198         report("Live segment must begin at MBB entry or valno def", MBB);
1199         I->print(*OS);
1200         *OS << " in " << LI << '\n' << "Basic block starts at "
1201             << MBBStartIdx << '\n';
1202       }
1203
1204       const MachineBasicBlock *EndMBB =
1205                                 LiveInts->getMBBFromIndex(I->end.getPrevSlot());
1206       if (!EndMBB) {
1207         report("Bad end of live segment, no basic block", MF);
1208         I->print(*OS);
1209         *OS << " in " << LI << '\n';
1210         continue;
1211       }
1212
1213       // No more checks for live-out segments.
1214       if (I->end == LiveInts->getMBBEndIdx(EndMBB))
1215         continue;
1216
1217       // The live segment is ending inside EndMBB
1218       const MachineInstr *MI =
1219         LiveInts->getInstructionFromIndex(I->end.getPrevSlot());
1220       if (!MI) {
1221         report("Live segment doesn't end at a valid instruction", EndMBB);
1222         I->print(*OS);
1223         *OS << " in " << LI << '\n' << "Basic block starts at "
1224           << MBBStartIdx << '\n';
1225         continue;
1226       }
1227
1228       // The block slot must refer to a basic block boundary.
1229       if (I->end.isBlock()) {
1230         report("Live segment ends at B slot of an instruction", MI);
1231         I->print(*OS);
1232         *OS << " in " << LI << '\n';
1233       }
1234
1235       if (I->end.isDead()) {
1236         // Segment ends on the dead slot.
1237         // That means there must be a dead def.
1238         if (!SlotIndex::isSameInstr(I->start, I->end)) {
1239           report("Live segment ending at dead slot spans instructions", MI);
1240           I->print(*OS);
1241           *OS << " in " << LI << '\n';
1242         }
1243       }
1244
1245       // A live segment can only end at an early-clobber slot if it is being
1246       // redefined by an early-clobber def.
1247       if (I->end.isEarlyClobber()) {
1248         if (I+1 == E || (I+1)->start != I->end) {
1249           report("Live segment ending at early clobber slot must be "
1250                  "redefined by an EC def in the same instruction", MI);
1251           I->print(*OS);
1252           *OS << " in " << LI << '\n';
1253         }
1254       }
1255
1256       // The following checks only apply to virtual registers. Physreg liveness
1257       // is too weird to check.
1258       if (TargetRegisterInfo::isVirtualRegister(LI.reg)) {
1259         // A live range can end with either a redefinition, a kill flag on a
1260         // use, or a dead flag on a def.
1261         bool hasRead = false;
1262         bool hasDeadDef = false;
1263         for (ConstMIBundleOperands MOI(MI); MOI.isValid(); ++MOI) {
1264           if (!MOI->isReg() || MOI->getReg() != LI.reg)
1265             continue;
1266           if (MOI->readsReg())
1267             hasRead = true;
1268           if (MOI->isDef() && MOI->isDead())
1269             hasDeadDef = true;
1270         }
1271
1272         if (I->end.isDead()) {
1273           if (!hasDeadDef) {
1274             report("Instruction doesn't have a dead def operand", MI);
1275             I->print(*OS);
1276             *OS << " in " << LI << '\n';
1277           }
1278         } else {
1279           if (!hasRead) {
1280             report("Instruction ending live range doesn't read the register",
1281                    MI);
1282             I->print(*OS);
1283             *OS << " in " << LI << '\n';
1284           }
1285         }
1286       }
1287
1288       // Now check all the basic blocks in this live segment.
1289       MachineFunction::const_iterator MFI = MBB;
1290       // Is this live range the beginning of a non-PHIDef VN?
1291       if (I->start == VNI->def && !VNI->isPHIDef()) {
1292         // Not live-in to any blocks.
1293         if (MBB == EndMBB)
1294           continue;
1295         // Skip this block.
1296         ++MFI;
1297       }
1298       for (;;) {
1299         assert(LiveInts->isLiveInToMBB(LI, MFI));
1300         // We don't know how to track physregs into a landing pad.
1301         if (TargetRegisterInfo::isPhysicalRegister(LI.reg) &&
1302             MFI->isLandingPad()) {
1303           if (&*MFI == EndMBB)
1304             break;
1305           ++MFI;
1306           continue;
1307         }
1308         // Check that VNI is live-out of all predecessors.
1309         for (MachineBasicBlock::const_pred_iterator PI = MFI->pred_begin(),
1310              PE = MFI->pred_end(); PI != PE; ++PI) {
1311           SlotIndex PEnd = LiveInts->getMBBEndIdx(*PI);
1312           const VNInfo *PVNI = LI.getVNInfoBefore(PEnd);
1313
1314           if (VNI->isPHIDef() && VNI->def == LiveInts->getMBBStartIdx(MFI))
1315             continue;
1316
1317           if (!PVNI) {
1318             report("Register not marked live out of predecessor", *PI);
1319             *OS << "Valno #" << VNI->id << " live into BB#" << MFI->getNumber()
1320                 << '@' << LiveInts->getMBBStartIdx(MFI) << ", not live before "
1321                 << PEnd << " in " << LI << '\n';
1322             continue;
1323           }
1324
1325           if (PVNI != VNI) {
1326             report("Different value live out of predecessor", *PI);
1327             *OS << "Valno #" << PVNI->id << " live out of BB#"
1328                 << (*PI)->getNumber() << '@' << PEnd
1329                 << "\nValno #" << VNI->id << " live into BB#" << MFI->getNumber()
1330                 << '@' << LiveInts->getMBBStartIdx(MFI) << " in " << LI << '\n';
1331           }
1332         }
1333         if (&*MFI == EndMBB)
1334           break;
1335         ++MFI;
1336       }
1337     }
1338
1339     // Check the LI only has one connected component.
1340     if (TargetRegisterInfo::isVirtualRegister(LI.reg)) {
1341       ConnectedVNInfoEqClasses ConEQ(*LiveInts);
1342       unsigned NumComp = ConEQ.Classify(&LI);
1343       if (NumComp > 1) {
1344         report("Multiple connected components in live interval", MF);
1345         *OS << NumComp << " components in " << LI << '\n';
1346         for (unsigned comp = 0; comp != NumComp; ++comp) {
1347           *OS << comp << ": valnos";
1348           for (LiveInterval::const_vni_iterator I = LI.vni_begin(),
1349                E = LI.vni_end(); I!=E; ++I)
1350             if (comp == ConEQ.getEqClass(*I))
1351               *OS << ' ' << (*I)->id;
1352           *OS << '\n';
1353         }
1354       }
1355     }
1356   }
1357 }
1358