lib/CodeGen/MachineVerifier.cpp

   1 //===-- MachineVerifier.cpp - Machine Code Verifier -----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // Pass to verify generated machine code. The following is checked:
  11 //
  12 // Operand counts: All explicit operands must be present.
  13 //
  14 // Register classes: All physical and virtual register operands must be
  15 // compatible with the register class required by the instruction descriptor.
  16 //
  17 // Register live intervals: Registers must be defined only once, and must be
  18 // defined before use.
  19 //
  20 // The machine code verifier is enabled from LLVMTargetMachine.cpp with the
  21 // command-line option -verify-machineinstrs, or by defining the environment
  22 // variable LLVM_VERIFY_MACHINEINSTRS to the name of a file that will receive
  23 // the verifier errors.
  24 //===----------------------------------------------------------------------===//
  25
  26 #include "llvm/CodeGen/Passes.h"
  27 #include "llvm/ADT/DenseSet.h"
  28 #include "llvm/ADT/DepthFirstIterator.h"
  29 #include "llvm/ADT/SetOperations.h"
  30 #include "llvm/ADT/SmallVector.h"
  31 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  32 #include "llvm/CodeGen/LiveStackAnalysis.h"
  33 #include "llvm/CodeGen/LiveVariables.h"
  34 #include "llvm/CodeGen/MachineFrameInfo.h"
  35 #include "llvm/CodeGen/MachineFunctionPass.h"
  36 #include "llvm/CodeGen/MachineInstrBundle.h"
  37 #include "llvm/CodeGen/MachineMemOperand.h"
  38 #include "llvm/CodeGen/MachineRegisterInfo.h"
  39 #include "llvm/IR/BasicBlock.h"
  40 #include "llvm/IR/InlineAsm.h"
  41 #include "llvm/IR/Instructions.h"
  42 #include "llvm/MC/MCAsmInfo.h"
  43 #include "llvm/Support/Debug.h"
  44 #include "llvm/Support/ErrorHandling.h"
  45 #include "llvm/Support/FileSystem.h"
  46 #include "llvm/Support/raw_ostream.h"
  47 #include "llvm/Target/TargetInstrInfo.h"
  48 #include "llvm/Target/TargetMachine.h"
  49 #include "llvm/Target/TargetRegisterInfo.h"
  50 using namespace llvm;
  51
  52 namespace {
  53   struct MachineVerifier {
  54
  55     MachineVerifier(Pass *pass, const char *b) :
  56       PASS(pass),
  57       Banner(b),
  58       OutFileName(getenv("LLVM_VERIFY_MACHINEINSTRS"))
  59       {}
  60
  61     bool runOnMachineFunction(MachineFunction &MF);
  62
  63     Pass *const PASS;
  64     const char *Banner;
  65     const char *const OutFileName;
  66     raw_ostream *OS;
  67     const MachineFunction *MF;
  68     const TargetMachine *TM;
  69     const TargetInstrInfo *TII;
  70     const TargetRegisterInfo *TRI;
  71     const MachineRegisterInfo *MRI;
  72
  73     unsigned foundErrors;
  74
  75     typedef SmallVector<unsigned, 16> RegVector;
  76     typedef SmallVector<const uint32_t*, 4> RegMaskVector;
  77     typedef DenseSet<unsigned> RegSet;
  78     typedef DenseMap<unsigned, const MachineInstr*> RegMap;
  79     typedef SmallPtrSet<const MachineBasicBlock*, 8> BlockSet;
  80
  81     const MachineInstr *FirstTerminator;
  82     BlockSet FunctionBlocks;
  83
  84     BitVector regsReserved;
  85     RegSet regsLive;
  86     RegVector regsDefined, regsDead, regsKilled;
  87     RegMaskVector regMasks;
  88     RegSet regsLiveInButUnused;
  89
  90     SlotIndex lastIndex;
  91
  92     // Add Reg and any sub-registers to RV
  93     void addRegWithSubRegs(RegVector &RV, unsigned Reg) {
  94       RV.push_back(Reg);
  95       if (TargetRegisterInfo::isPhysicalRegister(Reg))
  96         for (MCSubRegIterator SubRegs(Reg, TRI); SubRegs.isValid(); ++SubRegs)
  97           RV.push_back(*SubRegs);
  98     }
  99
 100     struct BBInfo {
 101       // Is this MBB reachable from the MF entry point?
 102       bool reachable;
 103
 104       // Vregs that must be live in because they are used without being
 105       // defined. Map value is the user.
 106       RegMap vregsLiveIn;
 107
 108       // Regs killed in MBB. They may be defined again, and will then be in both
 109       // regsKilled and regsLiveOut.
 110       RegSet regsKilled;
 111
 112       // Regs defined in MBB and live out. Note that vregs passing through may
 113       // be live out without being mentioned here.
 114       RegSet regsLiveOut;
 115
 116       // Vregs that pass through MBB untouched. This set is disjoint from
 117       // regsKilled and regsLiveOut.
 118       RegSet vregsPassed;
 119
 120       // Vregs that must pass through MBB because they are needed by a successor
 121       // block. This set is disjoint from regsLiveOut.
 122       RegSet vregsRequired;
 123
 124       // Set versions of block's predecessor and successor lists.
 125       BlockSet Preds, Succs;
 126
 127       BBInfo() : reachable(false) {}
 128
 129       // Add register to vregsPassed if it belongs there. Return true if
 130       // anything changed.
 131       bool addPassed(unsigned Reg) {
 132         if (!TargetRegisterInfo::isVirtualRegister(Reg))
 133           return false;
 134         if (regsKilled.count(Reg) || regsLiveOut.count(Reg))
 135           return false;
 136         return vregsPassed.insert(Reg).second;
 137       }
 138
 139       // Same for a full set.
 140       bool addPassed(const RegSet &RS) {
 141         bool changed = false;
 142         for (RegSet::const_iterator I = RS.begin(), E = RS.end(); I != E; ++I)
 143           if (addPassed(*I))
 144             changed = true;
 145         return changed;
 146       }
 147
 148       // Add register to vregsRequired if it belongs there. Return true if
 149       // anything changed.
 150       bool addRequired(unsigned Reg) {
 151         if (!TargetRegisterInfo::isVirtualRegister(Reg))
 152           return false;
 153         if (regsLiveOut.count(Reg))
 154           return false;
 155         return vregsRequired.insert(Reg).second;
 156       }
 157
 158       // Same for a full set.
 159       bool addRequired(const RegSet &RS) {
 160         bool changed = false;
 161         for (RegSet::const_iterator I = RS.begin(), E = RS.end(); I != E; ++I)
 162           if (addRequired(*I))
 163             changed = true;
 164         return changed;
 165       }
 166
 167       // Same for a full map.
 168       bool addRequired(const RegMap &RM) {
 169         bool changed = false;
 170         for (RegMap::const_iterator I = RM.begin(), E = RM.end(); I != E; ++I)
 171           if (addRequired(I->first))
 172             changed = true;
 173         return changed;
 174       }
 175
 176       // Live-out registers are either in regsLiveOut or vregsPassed.
 177       bool isLiveOut(unsigned Reg) const {
 178         return regsLiveOut.count(Reg) || vregsPassed.count(Reg);
 179       }
 180     };
 181
 182     // Extra register info per MBB.
 183     DenseMap<const MachineBasicBlock*, BBInfo> MBBInfoMap;
 184
 185     bool isReserved(unsigned Reg) {
 186       return Reg < regsReserved.size() && regsReserved.test(Reg);
 187     }
 188
 189     bool isAllocatable(unsigned Reg) {
 190       return Reg < TRI->getNumRegs() && MRI->isAllocatable(Reg);
 191     }
 192
 193     // Analysis information if available
 194     LiveVariables *LiveVars;
 195     LiveIntervals *LiveInts;
 196     LiveStacks *LiveStks;
 197     SlotIndexes *Indexes;
 198
 199     void visitMachineFunctionBefore();
 200     void visitMachineBasicBlockBefore(const MachineBasicBlock *MBB);
 201     void visitMachineBundleBefore(const MachineInstr *MI);
 202     void visitMachineInstrBefore(const MachineInstr *MI);
 203     void visitMachineOperand(const MachineOperand *MO, unsigned MONum);
 204     void visitMachineInstrAfter(const MachineInstr *MI);
 205     void visitMachineBundleAfter(const MachineInstr *MI);
 206     void visitMachineBasicBlockAfter(const MachineBasicBlock *MBB);
 207     void visitMachineFunctionAfter();
 208
 209     void report(const char *msg, const MachineFunction *MF);
 210     void report(const char *msg, const MachineBasicBlock *MBB);
 211     void report(const char *msg, const MachineInstr *MI);
 212     void report(const char *msg, const MachineOperand *MO, unsigned MONum);
 213     void report(const char *msg, const MachineFunction *MF,
 214                 const LiveInterval &LI);
 215     void report(const char *msg, const MachineBasicBlock *MBB,
 216                 const LiveInterval &LI);
 217     void report(const char *msg, const MachineFunction *MF,
 218                 const LiveRange &LR);
 219     void report(const char *msg, const MachineBasicBlock *MBB,
 220                 const LiveRange &LR);
 221
 222     void verifyInlineAsm(const MachineInstr *MI);
 223
 224     void checkLiveness(const MachineOperand *MO, unsigned MONum);
 225     void markReachable(const MachineBasicBlock *MBB);
 226     void calcRegsPassed();
 227     void checkPHIOps(const MachineBasicBlock *MBB);
 228
 229     void calcRegsRequired();
 230     void verifyLiveVariables();
 231     void verifyLiveIntervals();
 232     void verifyLiveInterval(const LiveInterval&);
 233     void verifyLiveRangeValue(const LiveRange&, const VNInfo*, unsigned);
 234     void verifyLiveRangeSegment(const LiveRange&,
 235                                 const LiveRange::const_iterator I, unsigned);
 236     void verifyLiveRange(const LiveRange&, unsigned);
 237
 238     void verifyStackFrame();
 239   };
 240
 241   struct MachineVerifierPass : public MachineFunctionPass {
 242     static char ID; // Pass ID, replacement for typeid
 243     const char *const Banner;
 244
 245     MachineVerifierPass(const char *b = nullptr)
 246       : MachineFunctionPass(ID), Banner(b) {
 247         initializeMachineVerifierPassPass(*PassRegistry::getPassRegistry());
 248       }
 249
 250     void getAnalysisUsage(AnalysisUsage &AU) const override {
 251       AU.setPreservesAll();
 252       MachineFunctionPass::getAnalysisUsage(AU);
 253     }
 254
 255     bool runOnMachineFunction(MachineFunction &MF) override {
 256       MF.verify(this, Banner);
 257       return false;
 258     }
 259   };
 260
 261 }
 262
 263 char MachineVerifierPass::ID = 0;
 264 INITIALIZE_PASS(MachineVerifierPass, "machineverifier",
 265                 "Verify generated machine code", false, false)
 266
 267 FunctionPass *llvm::createMachineVerifierPass(const char *Banner) {
 268   return new MachineVerifierPass(Banner);
 269 }
 270
 271 void MachineFunction::verify(Pass *p, const char *Banner) const {
 272   MachineVerifier(p, Banner)
 273     .runOnMachineFunction(const_cast<MachineFunction&>(*this));
 274 }
 275
 276 bool MachineVerifier::runOnMachineFunction(MachineFunction &MF) {
 277   raw_ostream *OutFile = nullptr;
 278   if (OutFileName) {
 279     std::string ErrorInfo;
 280     OutFile = new raw_fd_ostream(OutFileName, ErrorInfo,
 281                                  sys::fs::F_Append | sys::fs::F_Text);
 282     if (!ErrorInfo.empty()) {
 283       errs() << "Error opening '" << OutFileName << "': " << ErrorInfo << '\n';
 284       exit(1);
 285     }
 286
 287     OS = OutFile;
 288   } else {
 289     OS = &errs();
 290   }
 291
 292   foundErrors = 0;
 293
 294   this->MF = &MF;
 295   TM = &MF.getTarget();
 296   TII = TM->getInstrInfo();
 297   TRI = TM->getRegisterInfo();
 298   MRI = &MF.getRegInfo();
 299
 300   LiveVars = nullptr;
 301   LiveInts = nullptr;
 302   LiveStks = nullptr;
 303   Indexes = nullptr;
 304   if (PASS) {
 305     LiveInts = PASS->getAnalysisIfAvailable<LiveIntervals>();
 306     // We don't want to verify LiveVariables if LiveIntervals is available.
 307     if (!LiveInts)
 308       LiveVars = PASS->getAnalysisIfAvailable<LiveVariables>();
 309     LiveStks = PASS->getAnalysisIfAvailable<LiveStacks>();
 310     Indexes = PASS->getAnalysisIfAvailable<SlotIndexes>();
 311   }
 312
 313   visitMachineFunctionBefore();
 314   for (MachineFunction::const_iterator MFI = MF.begin(), MFE = MF.end();
 315        MFI!=MFE; ++MFI) {
 316     visitMachineBasicBlockBefore(MFI);
 317     // Keep track of the current bundle header.
 318     const MachineInstr *CurBundle = nullptr;
 319     // Do we expect the next instruction to be part of the same bundle?
 320     bool InBundle = false;
 321
 322     for (MachineBasicBlock::const_instr_iterator MBBI = MFI->instr_begin(),
 323            MBBE = MFI->instr_end(); MBBI != MBBE; ++MBBI) {
 324       if (MBBI->getParent() != MFI) {
 325         report("Bad instruction parent pointer", MFI);
 326         *OS << "Instruction: " << *MBBI;
 327         continue;
 328       }
 329
 330       // Check for consistent bundle flags.
 331       if (InBundle && !MBBI->isBundledWithPred())
 332         report("Missing BundledPred flag, "
 333                "BundledSucc was set on predecessor", MBBI);
 334       if (!InBundle && MBBI->isBundledWithPred())
 335         report("BundledPred flag is set, "
 336                "but BundledSucc not set on predecessor", MBBI);
 337
 338       // Is this a bundle header?
 339       if (!MBBI->isInsideBundle()) {
 340         if (CurBundle)
 341           visitMachineBundleAfter(CurBundle);
 342         CurBundle = MBBI;
 343         visitMachineBundleBefore(CurBundle);
 344       } else if (!CurBundle)
 345         report("No bundle header", MBBI);
 346       visitMachineInstrBefore(MBBI);
 347       for (unsigned I = 0, E = MBBI->getNumOperands(); I != E; ++I)
 348         visitMachineOperand(&MBBI->getOperand(I), I);
 349       visitMachineInstrAfter(MBBI);
 350
 351       // Was this the last bundled instruction?
 352       InBundle = MBBI->isBundledWithSucc();
 353     }
 354     if (CurBundle)
 355       visitMachineBundleAfter(CurBundle);
 356     if (InBundle)
 357       report("BundledSucc flag set on last instruction in block", &MFI->back());
 358     visitMachineBasicBlockAfter(MFI);
 359   }
 360   visitMachineFunctionAfter();
 361
 362   if (OutFile)
 363     delete OutFile;
 364   else if (foundErrors)
 365     report_fatal_error("Found "+Twine(foundErrors)+" machine code errors.");
 366
 367   // Clean up.
 368   regsLive.clear();
 369   regsDefined.clear();
 370   regsDead.clear();
 371   regsKilled.clear();
 372   regMasks.clear();
 373   regsLiveInButUnused.clear();
 374   MBBInfoMap.clear();
 375
 376   return false;                 // no changes
 377 }
 378
 379 void MachineVerifier::report(const char *msg, const MachineFunction *MF) {
 380   assert(MF);
 381   *OS << '\n';
 382   if (!foundErrors++) {
 383     if (Banner)
 384       *OS << "# " << Banner << '\n';
 385     MF->print(*OS, Indexes);
 386   }
 387   *OS << "*** Bad machine code: " << msg << " ***\n"
 388       << "- function:    " << MF->getName() << "\n";
 389 }
 390
 391 void MachineVerifier::report(const char *msg, const MachineBasicBlock *MBB) {
 392   assert(MBB);
 393   report(msg, MBB->getParent());
 394   *OS << "- basic block: BB#" << MBB->getNumber()
 395       << ' ' << MBB->getName()
 396       << " (" << (const void*)MBB << ')';
 397   if (Indexes)
 398     *OS << " [" << Indexes->getMBBStartIdx(MBB)
 399         << ';' <<  Indexes->getMBBEndIdx(MBB) << ')';
 400   *OS << '\n';
 401 }
 402
 403 void MachineVerifier::report(const char *msg, const MachineInstr *MI) {
 404   assert(MI);
 405   report(msg, MI->getParent());
 406   *OS << "- instruction: ";
 407   if (Indexes && Indexes->hasIndex(MI))
 408     *OS << Indexes->getInstructionIndex(MI) << '\t';
 409   MI->print(*OS, TM);
 410 }
 411
 412 void MachineVerifier::report(const char *msg,
 413                              const MachineOperand *MO, unsigned MONum) {
 414   assert(MO);
 415   report(msg, MO->getParent());
 416   *OS << "- operand " << MONum << ":   ";
 417   MO->print(*OS, TM);
 418   *OS << "\n";
 419 }
 420
 421 void MachineVerifier::report(const char *msg, const MachineFunction *MF,
 422                              const LiveInterval &LI) {
 423   report(msg, MF);
 424   *OS << "- interval:    " << LI << '\n';
 425 }
 426
 427 void MachineVerifier::report(const char *msg, const MachineBasicBlock *MBB,
 428                              const LiveInterval &LI) {
 429   report(msg, MBB);
 430   *OS << "- interval:    " << LI << '\n';
 431 }
 432
 433 void MachineVerifier::report(const char *msg, const MachineBasicBlock *MBB,
 434                              const LiveRange &LR) {
 435   report(msg, MBB);
 436   *OS << "- liverange:    " << LR << "\n";
 437 }
 438
 439 void MachineVerifier::report(const char *msg, const MachineFunction *MF,
 440                              const LiveRange &LR) {
 441   report(msg, MF);
 442   *OS << "- liverange:    " << LR << "\n";
 443 }
 444
 445 void MachineVerifier::markReachable(const MachineBasicBlock *MBB) {
 446   BBInfo &MInfo = MBBInfoMap[MBB];
 447   if (!MInfo.reachable) {
 448     MInfo.reachable = true;
 449     for (MachineBasicBlock::const_succ_iterator SuI = MBB->succ_begin(),
 450            SuE = MBB->succ_end(); SuI != SuE; ++SuI)
 451       markReachable(*SuI);
 452   }
 453 }
 454
 455 void MachineVerifier::visitMachineFunctionBefore() {
 456   lastIndex = SlotIndex();
 457   regsReserved = MRI->getReservedRegs();
 458
 459   // A sub-register of a reserved register is also reserved
 460   for (int Reg = regsReserved.find_first(); Reg>=0;
 461        Reg = regsReserved.find_next(Reg)) {
 462     for (MCSubRegIterator SubRegs(Reg, TRI); SubRegs.isValid(); ++SubRegs) {
 463       // FIXME: This should probably be:
 464       // assert(regsReserved.test(*SubRegs) && "Non-reserved sub-register");
 465       regsReserved.set(*SubRegs);
 466     }
 467   }
 468
 469   markReachable(&MF->front());
 470
 471   // Build a set of the basic blocks in the function.
 472   FunctionBlocks.clear();
 473   for (MachineFunction::const_iterator
 474        I = MF->begin(), E = MF->end(); I != E; ++I) {
 475     FunctionBlocks.insert(I);
 476     BBInfo &MInfo = MBBInfoMap[I];
 477
 478     MInfo.Preds.insert(I->pred_begin(), I->pred_end());
 479     if (MInfo.Preds.size() != I->pred_size())
 480       report("MBB has duplicate entries in its predecessor list.", I);
 481
 482     MInfo.Succs.insert(I->succ_begin(), I->succ_end());
 483     if (MInfo.Succs.size() != I->succ_size())
 484       report("MBB has duplicate entries in its successor list.", I);
 485   }
 486
 487   // Check that the register use lists are sane.
 488   MRI->verifyUseLists();
 489
 490   verifyStackFrame();
 491 }
 492
 493 // Does iterator point to a and b as the first two elements?
 494 static bool matchPair(MachineBasicBlock::const_succ_iterator i,
 495                       const MachineBasicBlock *a, const MachineBasicBlock *b) {
 496   if (*i == a)
 497     return *++i == b;
 498   if (*i == b)
 499     return *++i == a;
 500   return false;
 501 }
 502
 503 void
 504 MachineVerifier::visitMachineBasicBlockBefore(const MachineBasicBlock *MBB) {
 505   FirstTerminator = nullptr;
 506
 507   if (MRI->isSSA()) {
 508     // If this block has allocatable physical registers live-in, check that
 509     // it is an entry block or landing pad.
 510     for (MachineBasicBlock::livein_iterator LI = MBB->livein_begin(),
 511            LE = MBB->livein_end();
 512          LI != LE; ++LI) {
 513       unsigned reg = *LI;
 514       if (isAllocatable(reg) && !MBB->isLandingPad() &&
 515           MBB != MBB->getParent()->begin()) {
 516         report("MBB has allocable live-in, but isn't entry or landing-pad.", MBB);
 517       }
 518     }
 519   }
 520
 521   // Count the number of landing pad successors.
 522   SmallPtrSet<MachineBasicBlock*, 4> LandingPadSuccs;
 523   for (MachineBasicBlock::const_succ_iterator I = MBB->succ_begin(),
 524        E = MBB->succ_end(); I != E; ++I) {
 525     if ((*I)->isLandingPad())
 526       LandingPadSuccs.insert(*I);
 527     if (!FunctionBlocks.count(*I))
 528       report("MBB has successor that isn't part of the function.", MBB);
 529     if (!MBBInfoMap[*I].Preds.count(MBB)) {
 530       report("Inconsistent CFG", MBB);
 531       *OS << "MBB is not in the predecessor list of the successor BB#"
 532           << (*I)->getNumber() << ".\n";
 533     }
 534   }
 535
 536   // Check the predecessor list.
 537   for (MachineBasicBlock::const_pred_iterator I = MBB->pred_begin(),
 538        E = MBB->pred_end(); I != E; ++I) {
 539     if (!FunctionBlocks.count(*I))
 540       report("MBB has predecessor that isn't part of the function.", MBB);
 541     if (!MBBInfoMap[*I].Succs.count(MBB)) {
 542       report("Inconsistent CFG", MBB);
 543       *OS << "MBB is not in the successor list of the predecessor BB#"
 544           << (*I)->getNumber() << ".\n";
 545     }
 546   }
 547
 548   const MCAsmInfo *AsmInfo = TM->getMCAsmInfo();
 549   const BasicBlock *BB = MBB->getBasicBlock();
 550   if (LandingPadSuccs.size() > 1 &&
 551       !(AsmInfo &&
 552         AsmInfo->getExceptionHandlingType() == ExceptionHandling::SjLj &&
 553         BB && isa<SwitchInst>(BB->getTerminator())))
 554     report("MBB has more than one landing pad successor", MBB);
 555
 556   // Call AnalyzeBranch. If it succeeds, there several more conditions to check.
 557   MachineBasicBlock *TBB = nullptr, *FBB = nullptr;
 558   SmallVector<MachineOperand, 4> Cond;
 559   if (!TII->AnalyzeBranch(*const_cast<MachineBasicBlock *>(MBB),
 560                           TBB, FBB, Cond)) {
 561     // Ok, AnalyzeBranch thinks it knows what's going on with this block. Let's
 562     // check whether its answers match up with reality.
 563     if (!TBB && !FBB) {
 564       // Block falls through to its successor.
 565       MachineFunction::const_iterator MBBI = MBB;
 566       ++MBBI;
 567       if (MBBI == MF->end()) {
 568         // It's possible that the block legitimately ends with a noreturn
 569         // call or an unreachable, in which case it won't actually fall
 570         // out the bottom of the function.
 571       } else if (MBB->succ_size() == LandingPadSuccs.size()) {
 572         // It's possible that the block legitimately ends with a noreturn
 573         // call or an unreachable, in which case it won't actuall fall
 574         // out of the block.
 575       } else if (MBB->succ_size() != 1+LandingPadSuccs.size()) {
 576         report("MBB exits via unconditional fall-through but doesn't have "
 577                "exactly one CFG successor!", MBB);
 578       } else if (!MBB->isSuccessor(MBBI)) {
 579         report("MBB exits via unconditional fall-through but its successor "
 580                "differs from its CFG successor!", MBB);
 581       }
 582       if (!MBB->empty() && getBundleStart(&MBB->back())->isBarrier() &&
 583           !TII->isPredicated(getBundleStart(&MBB->back()))) {
 584         report("MBB exits via unconditional fall-through but ends with a "
 585                "barrier instruction!", MBB);
 586       }
 587       if (!Cond.empty()) {
 588         report("MBB exits via unconditional fall-through but has a condition!",
 589                MBB);
 590       }
 591     } else if (TBB && !FBB && Cond.empty()) {
 592       // Block unconditionally branches somewhere.
 593       if (MBB->succ_size() != 1+LandingPadSuccs.size()) {
 594         report("MBB exits via unconditional branch but doesn't have "
 595                "exactly one CFG successor!", MBB);
 596       } else if (!MBB->isSuccessor(TBB)) {
 597         report("MBB exits via unconditional branch but the CFG "
 598                "successor doesn't match the actual successor!", MBB);
 599       }
 600       if (MBB->empty()) {
 601         report("MBB exits via unconditional branch but doesn't contain "
 602                "any instructions!", MBB);
 603       } else if (!getBundleStart(&MBB->back())->isBarrier()) {
 604         report("MBB exits via unconditional branch but doesn't end with a "
 605                "barrier instruction!", MBB);
 606       } else if (!getBundleStart(&MBB->back())->isTerminator()) {
 607         report("MBB exits via unconditional branch but the branch isn't a "
 608                "terminator instruction!", MBB);
 609       }
 610     } else if (TBB && !FBB && !Cond.empty()) {
 611       // Block conditionally branches somewhere, otherwise falls through.
 612       MachineFunction::const_iterator MBBI = MBB;
 613       ++MBBI;
 614       if (MBBI == MF->end()) {
 615         report("MBB conditionally falls through out of function!", MBB);
 616       } else if (MBB->succ_size() == 1) {
 617         // A conditional branch with only one successor is weird, but allowed.
 618         if (&*MBBI != TBB)
 619           report("MBB exits via conditional branch/fall-through but only has "
 620                  "one CFG successor!", MBB);
 621         else if (TBB != *MBB->succ_begin())
 622           report("MBB exits via conditional branch/fall-through but the CFG "
 623                  "successor don't match the actual successor!", MBB);
 624       } else if (MBB->succ_size() != 2) {
 625         report("MBB exits via conditional branch/fall-through but doesn't have "
 626                "exactly two CFG successors!", MBB);
 627       } else if (!matchPair(MBB->succ_begin(), TBB, MBBI)) {
 628         report("MBB exits via conditional branch/fall-through but the CFG "
 629                "successors don't match the actual successors!", MBB);
 630       }
 631       if (MBB->empty()) {
 632         report("MBB exits via conditional branch/fall-through but doesn't "
 633                "contain any instructions!", MBB);
 634       } else if (getBundleStart(&MBB->back())->isBarrier()) {
 635         report("MBB exits via conditional branch/fall-through but ends with a "
 636                "barrier instruction!", MBB);
 637       } else if (!getBundleStart(&MBB->back())->isTerminator()) {
 638         report("MBB exits via conditional branch/fall-through but the branch "
 639                "isn't a terminator instruction!", MBB);
 640       }
 641     } else if (TBB && FBB) {
 642       // Block conditionally branches somewhere, otherwise branches
 643       // somewhere else.
 644       if (MBB->succ_size() == 1) {
 645         // A conditional branch with only one successor is weird, but allowed.
 646         if (FBB != TBB)
 647           report("MBB exits via conditional branch/branch through but only has "
 648                  "one CFG successor!", MBB);
 649         else if (TBB != *MBB->succ_begin())
 650           report("MBB exits via conditional branch/branch through but the CFG "
 651                  "successor don't match the actual successor!", MBB);
 652       } else if (MBB->succ_size() != 2) {
 653         report("MBB exits via conditional branch/branch but doesn't have "
 654                "exactly two CFG successors!", MBB);
 655       } else if (!matchPair(MBB->succ_begin(), TBB, FBB)) {
 656         report("MBB exits via conditional branch/branch but the CFG "
 657                "successors don't match the actual successors!", MBB);
 658       }
 659       if (MBB->empty()) {
 660         report("MBB exits via conditional branch/branch but doesn't "
 661                "contain any instructions!", MBB);
 662       } else if (!getBundleStart(&MBB->back())->isBarrier()) {
 663         report("MBB exits via conditional branch/branch but doesn't end with a "
 664                "barrier instruction!", MBB);
 665       } else if (!getBundleStart(&MBB->back())->isTerminator()) {
 666         report("MBB exits via conditional branch/branch but the branch "
 667                "isn't a terminator instruction!", MBB);
 668       }
 669       if (Cond.empty()) {
 670         report("MBB exits via conditinal branch/branch but there's no "
 671                "condition!", MBB);
 672       }
 673     } else {
 674       report("AnalyzeBranch returned invalid data!", MBB);
 675     }
 676   }
 677
 678   regsLive.clear();
 679   for (MachineBasicBlock::livein_iterator I = MBB->livein_begin(),
 680          E = MBB->livein_end(); I != E; ++I) {
 681     if (!TargetRegisterInfo::isPhysicalRegister(*I)) {
 682       report("MBB live-in list contains non-physical register", MBB);
 683       continue;
 684     }
 685     for (MCSubRegIterator SubRegs(*I, TRI, /*IncludeSelf=*/true);
 686          SubRegs.isValid(); ++SubRegs)
 687       regsLive.insert(*SubRegs);
 688   }
 689   regsLiveInButUnused = regsLive;
 690
 691   const MachineFrameInfo *MFI = MF->getFrameInfo();
 692   assert(MFI && "Function has no frame info");
 693   BitVector PR = MFI->getPristineRegs(MBB);
 694   for (int I = PR.find_first(); I>0; I = PR.find_next(I)) {
 695     for (MCSubRegIterator SubRegs(I, TRI, /*IncludeSelf=*/true);
 696          SubRegs.isValid(); ++SubRegs)
 697       regsLive.insert(*SubRegs);
 698   }
 699
 700   regsKilled.clear();
 701   regsDefined.clear();
 702
 703   if (Indexes)
 704     lastIndex = Indexes->getMBBStartIdx(MBB);
 705 }
 706
 707 // This function gets called for all bundle headers, including normal
 708 // stand-alone unbundled instructions.
 709 void MachineVerifier::visitMachineBundleBefore(const MachineInstr *MI) {
 710   if (Indexes && Indexes->hasIndex(MI)) {
 711     SlotIndex idx = Indexes->getInstructionIndex(MI);
 712     if (!(idx > lastIndex)) {
 713       report("Instruction index out of order", MI);
 714       *OS << "Last instruction was at " << lastIndex << '\n';
 715     }
 716     lastIndex = idx;
 717   }
 718
 719   // Ensure non-terminators don't follow terminators.
 720   // Ignore predicated terminators formed by if conversion.
 721   // FIXME: If conversion shouldn't need to violate this rule.
 722   if (MI->isTerminator() && !TII->isPredicated(MI)) {
 723     if (!FirstTerminator)
 724       FirstTerminator = MI;
 725   } else if (FirstTerminator) {
 726     report("Non-terminator instruction after the first terminator", MI);
 727     *OS << "First terminator was:\t" << *FirstTerminator;
 728   }
 729 }
 730
 731 // The operands on an INLINEASM instruction must follow a template.
 732 // Verify that the flag operands make sense.
 733 void MachineVerifier::verifyInlineAsm(const MachineInstr *MI) {
 734   // The first two operands on INLINEASM are the asm string and global flags.
 735   if (MI->getNumOperands() < 2) {
 736     report("Too few operands on inline asm", MI);
 737     return;
 738   }
 739   if (!MI->getOperand(0).isSymbol())
 740     report("Asm string must be an external symbol", MI);
 741   if (!MI->getOperand(1).isImm())
 742     report("Asm flags must be an immediate", MI);
 743   // Allowed flags are Extra_HasSideEffects = 1, Extra_IsAlignStack = 2,
 744   // Extra_AsmDialect = 4, Extra_MayLoad = 8, and Extra_MayStore = 16.
 745   if (!isUInt<5>(MI->getOperand(1).getImm()))
 746     report("Unknown asm flags", &MI->getOperand(1), 1);
 747
 748   assert(InlineAsm::MIOp_FirstOperand == 2 && "Asm format changed");
 749
 750   unsigned OpNo = InlineAsm::MIOp_FirstOperand;
 751   unsigned NumOps;
 752   for (unsigned e = MI->getNumOperands(); OpNo < e; OpNo += NumOps) {
 753     const MachineOperand &MO = MI->getOperand(OpNo);
 754     // There may be implicit ops after the fixed operands.
 755     if (!MO.isImm())
 756       break;
 757     NumOps = 1 + InlineAsm::getNumOperandRegisters(MO.getImm());
 758   }
 759
 760   if (OpNo > MI->getNumOperands())
 761     report("Missing operands in last group", MI);
 762
 763   // An optional MDNode follows the groups.
 764   if (OpNo < MI->getNumOperands() && MI->getOperand(OpNo).isMetadata())
 765     ++OpNo;
 766
 767   // All trailing operands must be implicit registers.
 768   for (unsigned e = MI->getNumOperands(); OpNo < e; ++OpNo) {
 769     const MachineOperand &MO = MI->getOperand(OpNo);
 770     if (!MO.isReg() || !MO.isImplicit())
 771       report("Expected implicit register after groups", &MO, OpNo);
 772   }
 773 }
 774
 775 void MachineVerifier::visitMachineInstrBefore(const MachineInstr *MI) {
 776   const MCInstrDesc &MCID = MI->getDesc();
 777   if (MI->getNumOperands() < MCID.getNumOperands()) {
 778     report("Too few operands", MI);
 779     *OS << MCID.getNumOperands() << " operands expected, but "
 780         << MI->getNumOperands() << " given.\n";
 781   }
 782
 783   // Check the tied operands.
 784   if (MI->isInlineAsm())
 785     verifyInlineAsm(MI);
 786
 787   // Check the MachineMemOperands for basic consistency.
 788   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
 789        E = MI->memoperands_end(); I != E; ++I) {
 790     if ((*I)->isLoad() && !MI->mayLoad())
 791       report("Missing mayLoad flag", MI);
 792     if ((*I)->isStore() && !MI->mayStore())
 793       report("Missing mayStore flag", MI);
 794   }
 795
 796   // Debug values must not have a slot index.
 797   // Other instructions must have one, unless they are inside a bundle.
 798   if (LiveInts) {
 799     bool mapped = !LiveInts->isNotInMIMap(MI);
 800     if (MI->isDebugValue()) {
 801       if (mapped)
 802         report("Debug instruction has a slot index", MI);
 803     } else if (MI->isInsideBundle()) {
 804       if (mapped)
 805         report("Instruction inside bundle has a slot index", MI);
 806     } else {
 807       if (!mapped)
 808         report("Missing slot index", MI);
 809     }
 810   }
 811
 812   StringRef ErrorInfo;
 813   if (!TII->verifyInstruction(MI, ErrorInfo))
 814     report(ErrorInfo.data(), MI);
 815 }
 816
 817 void
 818 MachineVerifier::visitMachineOperand(const MachineOperand *MO, unsigned MONum) {
 819   const MachineInstr *MI = MO->getParent();
 820   const MCInstrDesc &MCID = MI->getDesc();
 821
 822   // The first MCID.NumDefs operands must be explicit register defines
 823   if (MONum < MCID.getNumDefs()) {
 824     const MCOperandInfo &MCOI = MCID.OpInfo[MONum];
 825     if (!MO->isReg())
 826       report("Explicit definition must be a register", MO, MONum);
 827     else if (!MO->isDef() && !MCOI.isOptionalDef())
 828       report("Explicit definition marked as use", MO, MONum);
 829     else if (MO->isImplicit())
 830       report("Explicit definition marked as implicit", MO, MONum);
 831   } else if (MONum < MCID.getNumOperands()) {
 832     const MCOperandInfo &MCOI = MCID.OpInfo[MONum];
 833     // Don't check if it's the last operand in a variadic instruction. See,
 834     // e.g., LDM_RET in the arm back end.
 835     if (MO->isReg() &&
 836         !(MI->isVariadic() && MONum == MCID.getNumOperands()-1)) {
 837       if (MO->isDef() && !MCOI.isOptionalDef())
 838         report("Explicit operand marked as def", MO, MONum);
 839       if (MO->isImplicit())
 840         report("Explicit operand marked as implicit", MO, MONum);
 841     }
 842
 843     int TiedTo = MCID.getOperandConstraint(MONum, MCOI::TIED_TO);
 844     if (TiedTo != -1) {
 845       if (!MO->isReg())
 846         report("Tied use must be a register", MO, MONum);
 847       else if (!MO->isTied())
 848         report("Operand should be tied", MO, MONum);
 849       else if (unsigned(TiedTo) != MI->findTiedOperandIdx(MONum))
 850         report("Tied def doesn't match MCInstrDesc", MO, MONum);
 851     } else if (MO->isReg() && MO->isTied())
 852       report("Explicit operand should not be tied", MO, MONum);
 853   } else {
 854     // ARM adds %reg0 operands to indicate predicates. We'll allow that.
 855     if (MO->isReg() && !MO->isImplicit() && !MI->isVariadic() && MO->getReg())
 856       report("Extra explicit operand on non-variadic instruction", MO, MONum);
 857   }
 858
 859   switch (MO->getType()) {
 860   case MachineOperand::MO_Register: {
 861     const unsigned Reg = MO->getReg();
 862     if (!Reg)
 863       return;
 864     if (MRI->tracksLiveness() && !MI->isDebugValue())
 865       checkLiveness(MO, MONum);
 866
 867     // Verify the consistency of tied operands.
 868     if (MO->isTied()) {
 869       unsigned OtherIdx = MI->findTiedOperandIdx(MONum);
 870       const MachineOperand &OtherMO = MI->getOperand(OtherIdx);
 871       if (!OtherMO.isReg())
 872         report("Must be tied to a register", MO, MONum);
 873       if (!OtherMO.isTied())
 874         report("Missing tie flags on tied operand", MO, MONum);
 875       if (MI->findTiedOperandIdx(OtherIdx) != MONum)
 876         report("Inconsistent tie links", MO, MONum);
 877       if (MONum < MCID.getNumDefs()) {
 878         if (OtherIdx < MCID.getNumOperands()) {
 879           if (-1 == MCID.getOperandConstraint(OtherIdx, MCOI::TIED_TO))
 880             report("Explicit def tied to explicit use without tie constraint",
 881                    MO, MONum);
 882         } else {
 883           if (!OtherMO.isImplicit())
 884             report("Explicit def should be tied to implicit use", MO, MONum);
 885         }
 886       }
 887     }
 888
 889     // Verify two-address constraints after leaving SSA form.
 890     unsigned DefIdx;
 891     if (!MRI->isSSA() && MO->isUse() &&
 892         MI->isRegTiedToDefOperand(MONum, &DefIdx) &&
 893         Reg != MI->getOperand(DefIdx).getReg())
 894       report("Two-address instruction operands must be identical", MO, MONum);
 895
 896     // Check register classes.
 897     if (MONum < MCID.getNumOperands() && !MO->isImplicit()) {
 898       unsigned SubIdx = MO->getSubReg();
 899
 900       if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 901         if (SubIdx) {
 902           report("Illegal subregister index for physical register", MO, MONum);
 903           return;
 904         }
 905         if (const TargetRegisterClass *DRC =
 906               TII->getRegClass(MCID, MONum, TRI, *MF)) {
 907           if (!DRC->contains(Reg)) {
 908             report("Illegal physical register for instruction", MO, MONum);
 909             *OS << TRI->getName(Reg) << " is not a "
 910                 << DRC->getName() << " register.\n";
 911           }
 912         }
 913       } else {
 914         // Virtual register.
 915         const TargetRegisterClass *RC = MRI->getRegClass(Reg);
 916         if (SubIdx) {
 917           const TargetRegisterClass *SRC =
 918             TRI->getSubClassWithSubReg(RC, SubIdx);
 919           if (!SRC) {
 920             report("Invalid subregister index for virtual register", MO, MONum);
 921             *OS << "Register class " << RC->getName()
 922                 << " does not support subreg index " << SubIdx << "\n";
 923             return;
 924           }
 925           if (RC != SRC) {
 926             report("Invalid register class for subregister index", MO, MONum);
 927             *OS << "Register class " << RC->getName()
 928                 << " does not fully support subreg index " << SubIdx << "\n";
 929             return;
 930           }
 931         }
 932         if (const TargetRegisterClass *DRC =
 933               TII->getRegClass(MCID, MONum, TRI, *MF)) {
 934           if (SubIdx) {
 935             const TargetRegisterClass *SuperRC =
 936               TRI->getLargestLegalSuperClass(RC);
 937             if (!SuperRC) {
 938               report("No largest legal super class exists.", MO, MONum);
 939               return;
 940             }
 941             DRC = TRI->getMatchingSuperRegClass(SuperRC, DRC, SubIdx);
 942             if (!DRC) {
 943               report("No matching super-reg register class.", MO, MONum);
 944               return;
 945             }
 946           }
 947           if (!RC->hasSuperClassEq(DRC)) {
 948             report("Illegal virtual register for instruction", MO, MONum);
 949             *OS << "Expected a " << DRC->getName() << " register, but got a "
 950                 << RC->getName() << " register\n";
 951           }
 952         }
 953       }
 954     }
 955     break;
 956   }
 957
 958   case MachineOperand::MO_RegisterMask:
 959     regMasks.push_back(MO->getRegMask());
 960     break;
 961
 962   case MachineOperand::MO_MachineBasicBlock:
 963     if (MI->isPHI() && !MO->getMBB()->isSuccessor(MI->getParent()))
 964       report("PHI operand is not in the CFG", MO, MONum);
 965     break;
 966
 967   case MachineOperand::MO_FrameIndex:
 968     if (LiveStks && LiveStks->hasInterval(MO->getIndex()) &&
 969         LiveInts && !LiveInts->isNotInMIMap(MI)) {
 970       LiveInterval &LI = LiveStks->getInterval(MO->getIndex());
 971       SlotIndex Idx = LiveInts->getInstructionIndex(MI);
 972       if (MI->mayLoad() && !LI.liveAt(Idx.getRegSlot(true))) {
 973         report("Instruction loads from dead spill slot", MO, MONum);
 974         *OS << "Live stack: " << LI << '\n';
 975       }
 976       if (MI->mayStore() && !LI.liveAt(Idx.getRegSlot())) {
 977         report("Instruction stores to dead spill slot", MO, MONum);
 978         *OS << "Live stack: " << LI << '\n';
 979       }
 980     }
 981     break;
 982
 983   default:
 984     break;
 985   }
 986 }
 987
 988 void MachineVerifier::checkLiveness(const MachineOperand *MO, unsigned MONum) {
 989   const MachineInstr *MI = MO->getParent();
 990   const unsigned Reg = MO->getReg();
 991
 992   // Both use and def operands can read a register.
 993   if (MO->readsReg()) {
 994     regsLiveInButUnused.erase(Reg);
 995
 996     if (MO->isKill())
 997       addRegWithSubRegs(regsKilled, Reg);
 998
 999     // Check that LiveVars knows this kill.
1000     if (LiveVars && TargetRegisterInfo::isVirtualRegister(Reg) &&
1001         MO->isKill()) {
1002       LiveVariables::VarInfo &VI = LiveVars->getVarInfo(Reg);
1003       if (std::find(VI.Kills.begin(), VI.Kills.end(), MI) == VI.Kills.end())
1004         report("Kill missing from LiveVariables", MO, MONum);
1005     }
1006
1007     // Check LiveInts liveness and kill.
1008     if (LiveInts && !LiveInts->isNotInMIMap(MI)) {
1009       SlotIndex UseIdx = LiveInts->getInstructionIndex(MI);
1010       // Check the cached regunit intervals.
1011       if (TargetRegisterInfo::isPhysicalRegister(Reg) && !isReserved(Reg)) {
1012         for (MCRegUnitIterator Units(Reg, TRI); Units.isValid(); ++Units) {
1013           if (const LiveRange *LR = LiveInts->getCachedRegUnit(*Units)) {
1014             LiveQueryResult LRQ = LR->Query(UseIdx);
1015             if (!LRQ.valueIn()) {
1016               report("No live segment at use", MO, MONum);
1017               *OS << UseIdx << " is not live in " << PrintRegUnit(*Units, TRI)
1018                   << ' ' << *LR << '\n';
1019             }
1020             if (MO->isKill() && !LRQ.isKill()) {
1021               report("Live range continues after kill flag", MO, MONum);
1022               *OS << PrintRegUnit(*Units, TRI) << ' ' << *LR << '\n';
1023             }
1024           }
1025         }
1026       }
1027
1028       if (TargetRegisterInfo::isVirtualRegister(Reg)) {
1029         if (LiveInts->hasInterval(Reg)) {
1030           // This is a virtual register interval.
1031           const LiveInterval &LI = LiveInts->getInterval(Reg);
1032           LiveQueryResult LRQ = LI.Query(UseIdx);
1033           if (!LRQ.valueIn()) {
1034             report("No live segment at use", MO, MONum);
1035             *OS << UseIdx << " is not live in " << LI << '\n';
1036           }
1037           // Check for extra kill flags.
1038           // Note that we allow missing kill flags for now.
1039           if (MO->isKill() && !LRQ.isKill()) {
1040             report("Live range continues after kill flag", MO, MONum);
1041             *OS << "Live range: " << LI << '\n';
1042           }
1043         } else {
1044           report("Virtual register has no live interval", MO, MONum);
1045         }
1046       }
1047     }
1048
1049     // Use of a dead register.
1050     if (!regsLive.count(Reg)) {
1051       if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
1052         // Reserved registers may be used even when 'dead'.
1053         if (!isReserved(Reg))
1054           report("Using an undefined physical register", MO, MONum);
1055       } else if (MRI->def_empty(Reg)) {
1056         report("Reading virtual register without a def", MO, MONum);
1057       } else {
1058         BBInfo &MInfo = MBBInfoMap[MI->getParent()];
1059         // We don't know which virtual registers are live in, so only complain
1060         // if vreg was killed in this MBB. Otherwise keep track of vregs that
1061         // must be live in. PHI instructions are handled separately.
1062         if (MInfo.regsKilled.count(Reg))
1063           report("Using a killed virtual register", MO, MONum);
1064         else if (!MI->isPHI())
1065           MInfo.vregsLiveIn.insert(std::make_pair(Reg, MI));
1066       }
1067     }
1068   }
1069
1070   if (MO->isDef()) {
1071     // Register defined.
1072     // TODO: verify that earlyclobber ops are not used.
1073     if (MO->isDead())
1074       addRegWithSubRegs(regsDead, Reg);
1075     else
1076       addRegWithSubRegs(regsDefined, Reg);
1077
1078     // Verify SSA form.
1079     if (MRI->isSSA() && TargetRegisterInfo::isVirtualRegister(Reg) &&
1080         std::next(MRI->def_begin(Reg)) != MRI->def_end())
1081       report("Multiple virtual register defs in SSA form", MO, MONum);
1082
1083     // Check LiveInts for a live segment, but only for virtual registers.
1084     if (LiveInts && TargetRegisterInfo::isVirtualRegister(Reg) &&
1085         !LiveInts->isNotInMIMap(MI)) {
1086       SlotIndex DefIdx = LiveInts->getInstructionIndex(MI);
1087       DefIdx = DefIdx.getRegSlot(MO->isEarlyClobber());
1088       if (LiveInts->hasInterval(Reg)) {
1089         const LiveInterval &LI = LiveInts->getInterval(Reg);
1090         if (const VNInfo *VNI = LI.getVNInfoAt(DefIdx)) {
1091           assert(VNI && "NULL valno is not allowed");
1092           if (VNI->def != DefIdx) {
1093             report("Inconsistent valno->def", MO, MONum);
1094             *OS << "Valno " << VNI->id << " is not defined at "
1095               << DefIdx << " in " << LI << '\n';
1096           }
1097         } else {
1098           report("No live segment at def", MO, MONum);
1099           *OS << DefIdx << " is not live in " << LI << '\n';
1100         }
1101         // Check that, if the dead def flag is present, LiveInts agree.
1102         if (MO->isDead()) {
1103           LiveQueryResult LRQ = LI.Query(DefIdx);
1104           if (!LRQ.isDeadDef()) {
1105             report("Live range continues after dead def flag", MO, MONum);
1106             *OS << "Live range: " << LI << '\n';
1107           }
1108         }
1109       } else {
1110         report("Virtual register has no Live interval", MO, MONum);
1111       }
1112     }
1113   }
1114 }
1115
1116 void MachineVerifier::visitMachineInstrAfter(const MachineInstr *MI) {
1117 }
1118
1119 // This function gets called after visiting all instructions in a bundle. The
1120 // argument points to the bundle header.
1121 // Normal stand-alone instructions are also considered 'bundles', and this
1122 // function is called for all of them.
1123 void MachineVerifier::visitMachineBundleAfter(const MachineInstr *MI) {
1124   BBInfo &MInfo = MBBInfoMap[MI->getParent()];
1125   set_union(MInfo.regsKilled, regsKilled);
1126   set_subtract(regsLive, regsKilled); regsKilled.clear();
1127   // Kill any masked registers.
1128   while (!regMasks.empty()) {
1129     const uint32_t *Mask = regMasks.pop_back_val();
1130     for (RegSet::iterator I = regsLive.begin(), E = regsLive.end(); I != E; ++I)
1131       if (TargetRegisterInfo::isPhysicalRegister(*I) &&
1132           MachineOperand::clobbersPhysReg(Mask, *I))
1133         regsDead.push_back(*I);
1134   }
1135   set_subtract(regsLive, regsDead);   regsDead.clear();
1136   set_union(regsLive, regsDefined);   regsDefined.clear();
1137 }
1138
1139 void
1140 MachineVerifier::visitMachineBasicBlockAfter(const MachineBasicBlock *MBB) {
1141   MBBInfoMap[MBB].regsLiveOut = regsLive;
1142   regsLive.clear();
1143
1144   if (Indexes) {
1145     SlotIndex stop = Indexes->getMBBEndIdx(MBB);
1146     if (!(stop > lastIndex)) {
1147       report("Block ends before last instruction index", MBB);
1148       *OS << "Block ends at " << stop
1149           << " last instruction was at " << lastIndex << '\n';
1150     }
1151     lastIndex = stop;
1152   }
1153 }
1154
1155 // Calculate the largest possible vregsPassed sets. These are the registers that
1156 // can pass through an MBB live, but may not be live every time. It is assumed
1157 // that all vregsPassed sets are empty before the call.
1158 void MachineVerifier::calcRegsPassed() {
1159   // First push live-out regs to successors' vregsPassed. Remember the MBBs that
1160   // have any vregsPassed.
1161   SmallPtrSet<const MachineBasicBlock*, 8> todo;
1162   for (MachineFunction::const_iterator MFI = MF->begin(), MFE = MF->end();
1163        MFI != MFE; ++MFI) {
1164     const MachineBasicBlock &MBB(*MFI);
1165     BBInfo &MInfo = MBBInfoMap[&MBB];
1166     if (!MInfo.reachable)
1167       continue;
1168     for (MachineBasicBlock::const_succ_iterator SuI = MBB.succ_begin(),
1169            SuE = MBB.succ_end(); SuI != SuE; ++SuI) {
1170       BBInfo &SInfo = MBBInfoMap[*SuI];
1171       if (SInfo.addPassed(MInfo.regsLiveOut))
1172         todo.insert(*SuI);
1173     }
1174   }
1175
1176   // Iteratively push vregsPassed to successors. This will converge to the same
1177   // final state regardless of DenseSet iteration order.
1178   while (!todo.empty()) {
1179     const MachineBasicBlock *MBB = *todo.begin();
1180     todo.erase(MBB);
1181     BBInfo &MInfo = MBBInfoMap[MBB];
1182     for (MachineBasicBlock::const_succ_iterator SuI = MBB->succ_begin(),
1183            SuE = MBB->succ_end(); SuI != SuE; ++SuI) {
1184       if (*SuI == MBB)
1185         continue;
1186       BBInfo &SInfo = MBBInfoMap[*SuI];
1187       if (SInfo.addPassed(MInfo.vregsPassed))
1188         todo.insert(*SuI);
1189     }
1190   }
1191 }
1192
1193 // Calculate the set of virtual registers that must be passed through each basic
1194 // block in order to satisfy the requirements of successor blocks. This is very
1195 // similar to calcRegsPassed, only backwards.
1196 void MachineVerifier::calcRegsRequired() {
1197   // First push live-in regs to predecessors' vregsRequired.
1198   SmallPtrSet<const MachineBasicBlock*, 8> todo;
1199   for (MachineFunction::const_iterator MFI = MF->begin(), MFE = MF->end();
1200        MFI != MFE; ++MFI) {
1201     const MachineBasicBlock &MBB(*MFI);
1202     BBInfo &MInfo = MBBInfoMap[&MBB];
1203     for (MachineBasicBlock::const_pred_iterator PrI = MBB.pred_begin(),
1204            PrE = MBB.pred_end(); PrI != PrE; ++PrI) {
1205       BBInfo &PInfo = MBBInfoMap[*PrI];
1206       if (PInfo.addRequired(MInfo.vregsLiveIn))
1207         todo.insert(*PrI);
1208     }
1209   }
1210
1211   // Iteratively push vregsRequired to predecessors. This will converge to the
1212   // same final state regardless of DenseSet iteration order.
1213   while (!todo.empty()) {
1214     const MachineBasicBlock *MBB = *todo.begin();
1215     todo.erase(MBB);
1216     BBInfo &MInfo = MBBInfoMap[MBB];
1217     for (MachineBasicBlock::const_pred_iterator PrI = MBB->pred_begin(),
1218            PrE = MBB->pred_end(); PrI != PrE; ++PrI) {
1219       if (*PrI == MBB)
1220         continue;
1221       BBInfo &SInfo = MBBInfoMap[*PrI];
1222       if (SInfo.addRequired(MInfo.vregsRequired))
1223         todo.insert(*PrI);
1224     }
1225   }
1226 }
1227
1228 // Check PHI instructions at the beginning of MBB. It is assumed that
1229 // calcRegsPassed has been run so BBInfo::isLiveOut is valid.
1230 void MachineVerifier::checkPHIOps(const MachineBasicBlock *MBB) {
1231   SmallPtrSet<const MachineBasicBlock*, 8> seen;
1232   for (MachineBasicBlock::const_iterator BBI = MBB->begin(), BBE = MBB->end();
1233        BBI != BBE && BBI->isPHI(); ++BBI) {
1234     seen.clear();
1235
1236     for (unsigned i = 1, e = BBI->getNumOperands(); i != e; i += 2) {
1237       unsigned Reg = BBI->getOperand(i).getReg();
1238       const MachineBasicBlock *Pre = BBI->getOperand(i + 1).getMBB();
1239       if (!Pre->isSuccessor(MBB))
1240         continue;
1241       seen.insert(Pre);
1242       BBInfo &PrInfo = MBBInfoMap[Pre];
1243       if (PrInfo.reachable && !PrInfo.isLiveOut(Reg))
1244         report("PHI operand is not live-out from predecessor",
1245                &BBI->getOperand(i), i);
1246     }
1247
1248     // Did we see all predecessors?
1249     for (MachineBasicBlock::const_pred_iterator PrI = MBB->pred_begin(),
1250            PrE = MBB->pred_end(); PrI != PrE; ++PrI) {
1251       if (!seen.count(*PrI)) {
1252         report("Missing PHI operand", BBI);
1253         *OS << "BB#" << (*PrI)->getNumber()
1254             << " is a predecessor according to the CFG.\n";
1255       }
1256     }
1257   }
1258 }
1259
1260 void MachineVerifier::visitMachineFunctionAfter() {
1261   calcRegsPassed();
1262
1263   for (MachineFunction::const_iterator MFI = MF->begin(), MFE = MF->end();
1264        MFI != MFE; ++MFI) {
1265     BBInfo &MInfo = MBBInfoMap[MFI];
1266
1267     // Skip unreachable MBBs.
1268     if (!MInfo.reachable)
1269       continue;
1270
1271     checkPHIOps(MFI);
1272   }
1273
1274   // Now check liveness info if available
1275   calcRegsRequired();
1276
1277   // Check for killed virtual registers that should be live out.
1278   for (MachineFunction::const_iterator MFI = MF->begin(), MFE = MF->end();
1279        MFI != MFE; ++MFI) {
1280     BBInfo &MInfo = MBBInfoMap[MFI];
1281     for (RegSet::iterator
1282          I = MInfo.vregsRequired.begin(), E = MInfo.vregsRequired.end(); I != E;
1283          ++I)
1284       if (MInfo.regsKilled.count(*I)) {
1285         report("Virtual register killed in block, but needed live out.", MFI);
1286         *OS << "Virtual register " << PrintReg(*I)
1287             << " is used after the block.\n";
1288       }
1289   }
1290
1291   if (!MF->empty()) {
1292     BBInfo &MInfo = MBBInfoMap[&MF->front()];
1293     for (RegSet::iterator
1294          I = MInfo.vregsRequired.begin(), E = MInfo.vregsRequired.end(); I != E;
1295          ++I)
1296       report("Virtual register def doesn't dominate all uses.",
1297              MRI->getVRegDef(*I));
1298   }
1299
1300   if (LiveVars)
1301     verifyLiveVariables();
1302   if (LiveInts)
1303     verifyLiveIntervals();
1304 }
1305
1306 void MachineVerifier::verifyLiveVariables() {
1307   assert(LiveVars && "Don't call verifyLiveVariables without LiveVars");
1308   for (unsigned i = 0, e = MRI->getNumVirtRegs(); i != e; ++i) {
1309     unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
1310     LiveVariables::VarInfo &VI = LiveVars->getVarInfo(Reg);
1311     for (MachineFunction::const_iterator MFI = MF->begin(), MFE = MF->end();
1312          MFI != MFE; ++MFI) {
1313       BBInfo &MInfo = MBBInfoMap[MFI];
1314
1315       // Our vregsRequired should be identical to LiveVariables' AliveBlocks
1316       if (MInfo.vregsRequired.count(Reg)) {
1317         if (!VI.AliveBlocks.test(MFI->getNumber())) {
1318           report("LiveVariables: Block missing from AliveBlocks", MFI);
1319           *OS << "Virtual register " << PrintReg(Reg)
1320               << " must be live through the block.\n";
1321         }
1322       } else {
1323         if (VI.AliveBlocks.test(MFI->getNumber())) {
1324           report("LiveVariables: Block should not be in AliveBlocks", MFI);
1325           *OS << "Virtual register " << PrintReg(Reg)
1326               << " is not needed live through the block.\n";
1327         }
1328       }
1329     }
1330   }
1331 }
1332
1333 void MachineVerifier::verifyLiveIntervals() {
1334   assert(LiveInts && "Don't call verifyLiveIntervals without LiveInts");
1335   for (unsigned i = 0, e = MRI->getNumVirtRegs(); i != e; ++i) {
1336     unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
1337
1338     // Spilling and splitting may leave unused registers around. Skip them.
1339     if (MRI->reg_nodbg_empty(Reg))
1340       continue;
1341
1342     if (!LiveInts->hasInterval(Reg)) {
1343       report("Missing live interval for virtual register", MF);
1344       *OS << PrintReg(Reg, TRI) << " still has defs or uses\n";
1345       continue;
1346     }
1347
1348     const LiveInterval &LI = LiveInts->getInterval(Reg);
1349     assert(Reg == LI.reg && "Invalid reg to interval mapping");
1350     verifyLiveInterval(LI);
1351   }
1352
1353   // Verify all the cached regunit intervals.
1354   for (unsigned i = 0, e = TRI->getNumRegUnits(); i != e; ++i)
1355     if (const LiveRange *LR = LiveInts->getCachedRegUnit(i))
1356       verifyLiveRange(*LR, i);
1357 }
1358
1359 void MachineVerifier::verifyLiveRangeValue(const LiveRange &LR,
1360                                            const VNInfo *VNI,
1361                                            unsigned Reg) {
1362   if (VNI->isUnused())
1363     return;
1364
1365   const VNInfo *DefVNI = LR.getVNInfoAt(VNI->def);
1366
1367   if (!DefVNI) {
1368     report("Valno not live at def and not marked unused", MF, LR);
1369     *OS << "Valno #" << VNI->id << '\n';
1370     return;
1371   }
1372
1373   if (DefVNI != VNI) {
1374     report("Live segment at def has different valno", MF, LR);
1375     *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
1376         << " where valno #" << DefVNI->id << " is live\n";
1377     return;
1378   }
1379
1380   const MachineBasicBlock *MBB = LiveInts->getMBBFromIndex(VNI->def);
1381   if (!MBB) {
1382     report("Invalid definition index", MF, LR);
1383     *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
1384         << " in " << LR << '\n';
1385     return;
1386   }
1387
1388   if (VNI->isPHIDef()) {
1389     if (VNI->def != LiveInts->getMBBStartIdx(MBB)) {
1390       report("PHIDef value is not defined at MBB start", MBB, LR);
1391       *OS << "Valno #" << VNI->id << " is defined at " << VNI->def
1392           << ", not at the beginning of BB#" << MBB->getNumber() << '\n';
1393     }
1394     return;
1395   }
1396
1397   // Non-PHI def.
1398   const MachineInstr *MI = LiveInts->getInstructionFromIndex(VNI->def);
1399   if (!MI) {
1400     report("No instruction at def index", MBB, LR);
1401     *OS << "Valno #" << VNI->id << " is defined at " << VNI->def << '\n';
1402     return;
1403   }
1404
1405   if (Reg != 0) {
1406     bool hasDef = false;
1407     bool isEarlyClobber = false;
1408     for (ConstMIBundleOperands MOI(MI); MOI.isValid(); ++MOI) {
1409       if (!MOI->isReg() || !MOI->isDef())
1410         continue;
1411       if (TargetRegisterInfo::isVirtualRegister(Reg)) {
1412         if (MOI->getReg() != Reg)
1413           continue;
1414       } else {
1415         if (!TargetRegisterInfo::isPhysicalRegister(MOI->getReg()) ||
1416             !TRI->hasRegUnit(MOI->getReg(), Reg))
1417           continue;
1418       }
1419       hasDef = true;
1420       if (MOI->isEarlyClobber())
1421         isEarlyClobber = true;
1422     }
1423
1424     if (!hasDef) {
1425       report("Defining instruction does not modify register", MI);
1426       *OS << "Valno #" << VNI->id << " in " << LR << '\n';
1427     }
1428
1429     // Early clobber defs begin at USE slots, but other defs must begin at
1430     // DEF slots.
1431     if (isEarlyClobber) {
1432       if (!VNI->def.isEarlyClobber()) {
1433         report("Early clobber def must be at an early-clobber slot", MBB, LR);
1434         *OS << "Valno #" << VNI->id << " is defined at " << VNI->def << '\n';
1435       }
1436     } else if (!VNI->def.isRegister()) {
1437       report("Non-PHI, non-early clobber def must be at a register slot",
1438              MBB, LR);
1439       *OS << "Valno #" << VNI->id << " is defined at " << VNI->def << '\n';
1440     }
1441   }
1442 }
1443
1444 void MachineVerifier::verifyLiveRangeSegment(const LiveRange &LR,
1445                                              const LiveRange::const_iterator I,
1446                                              unsigned Reg) {
1447   const LiveRange::Segment &S = *I;
1448   const VNInfo *VNI = S.valno;
1449   assert(VNI && "Live segment has no valno");
1450
1451   if (VNI->id >= LR.getNumValNums() || VNI != LR.getValNumInfo(VNI->id)) {
1452     report("Foreign valno in live segment", MF, LR);
1453     *OS << S << " has a bad valno\n";
1454   }
1455
1456   if (VNI->isUnused()) {
1457     report("Live segment valno is marked unused", MF, LR);
1458     *OS << S << '\n';
1459   }
1460
1461   const MachineBasicBlock *MBB = LiveInts->getMBBFromIndex(S.start);
1462   if (!MBB) {
1463     report("Bad start of live segment, no basic block", MF, LR);
1464     *OS << S << '\n';
1465     return;
1466   }
1467   SlotIndex MBBStartIdx = LiveInts->getMBBStartIdx(MBB);
1468   if (S.start != MBBStartIdx && S.start != VNI->def) {
1469     report("Live segment must begin at MBB entry or valno def", MBB, LR);
1470     *OS << S << '\n';
1471   }
1472
1473   const MachineBasicBlock *EndMBB =
1474     LiveInts->getMBBFromIndex(S.end.getPrevSlot());
1475   if (!EndMBB) {
1476     report("Bad end of live segment, no basic block", MF, LR);
1477     *OS << S << '\n';
1478     return;
1479   }
1480
1481   // No more checks for live-out segments.
1482   if (S.end == LiveInts->getMBBEndIdx(EndMBB))
1483     return;
1484
1485   // RegUnit intervals are allowed dead phis.
1486   if (!TargetRegisterInfo::isVirtualRegister(Reg) && VNI->isPHIDef() &&
1487       S.start == VNI->def && S.end == VNI->def.getDeadSlot())
1488     return;
1489
1490   // The live segment is ending inside EndMBB
1491   const MachineInstr *MI =
1492     LiveInts->getInstructionFromIndex(S.end.getPrevSlot());
1493   if (!MI) {
1494     report("Live segment doesn't end at a valid instruction", EndMBB, LR);
1495     *OS << S << '\n';
1496     return;
1497   }
1498
1499   // The block slot must refer to a basic block boundary.
1500   if (S.end.isBlock()) {
1501     report("Live segment ends at B slot of an instruction", EndMBB, LR);
1502     *OS << S << '\n';
1503   }
1504
1505   if (S.end.isDead()) {
1506     // Segment ends on the dead slot.
1507     // That means there must be a dead def.
1508     if (!SlotIndex::isSameInstr(S.start, S.end)) {
1509       report("Live segment ending at dead slot spans instructions", EndMBB, LR);
1510       *OS << S << '\n';
1511     }
1512   }
1513
1514   // A live segment can only end at an early-clobber slot if it is being
1515   // redefined by an early-clobber def.
1516   if (S.end.isEarlyClobber()) {
1517     if (I+1 == LR.end() || (I+1)->start != S.end) {
1518       report("Live segment ending at early clobber slot must be "
1519              "redefined by an EC def in the same instruction", EndMBB, LR);
1520       *OS << S << '\n';
1521     }
1522   }
1523
1524   // The following checks only apply to virtual registers. Physreg liveness
1525   // is too weird to check.
1526   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
1527     // A live segment can end with either a redefinition, a kill flag on a
1528     // use, or a dead flag on a def.
1529     bool hasRead = false;
1530     for (ConstMIBundleOperands MOI(MI); MOI.isValid(); ++MOI) {
1531       if (!MOI->isReg() || MOI->getReg() != Reg)
1532         continue;
1533       if (MOI->readsReg())
1534         hasRead = true;
1535     }
1536     if (!S.end.isDead()) {
1537       if (!hasRead) {
1538         report("Instruction ending live segment doesn't read the register", MI);
1539         *OS << S << " in " << LR << '\n';
1540       }
1541     }
1542   }
1543
1544   // Now check all the basic blocks in this live segment.
1545   MachineFunction::const_iterator MFI = MBB;
1546   // Is this live segment the beginning of a non-PHIDef VN?
1547   if (S.start == VNI->def && !VNI->isPHIDef()) {
1548     // Not live-in to any blocks.
1549     if (MBB == EndMBB)
1550       return;
1551     // Skip this block.
1552     ++MFI;
1553   }
1554   for (;;) {
1555     assert(LiveInts->isLiveInToMBB(LR, MFI));
1556     // We don't know how to track physregs into a landing pad.
1557     if (!TargetRegisterInfo::isVirtualRegister(Reg) &&
1558         MFI->isLandingPad()) {
1559       if (&*MFI == EndMBB)
1560         break;
1561       ++MFI;
1562       continue;
1563     }
1564
1565     // Is VNI a PHI-def in the current block?
1566     bool IsPHI = VNI->isPHIDef() &&
1567       VNI->def == LiveInts->getMBBStartIdx(MFI);
1568
1569     // Check that VNI is live-out of all predecessors.
1570     for (MachineBasicBlock::const_pred_iterator PI = MFI->pred_begin(),
1571          PE = MFI->pred_end(); PI != PE; ++PI) {
1572       SlotIndex PEnd = LiveInts->getMBBEndIdx(*PI);
1573       const VNInfo *PVNI = LR.getVNInfoBefore(PEnd);
1574
1575       // All predecessors must have a live-out value.
1576       if (!PVNI) {
1577         report("Register not marked live out of predecessor", *PI, LR);
1578         *OS << "Valno #" << VNI->id << " live into BB#" << MFI->getNumber()
1579             << '@' << LiveInts->getMBBStartIdx(MFI) << ", not live before "
1580             << PEnd << '\n';
1581         continue;
1582       }
1583
1584       // Only PHI-defs can take different predecessor values.
1585       if (!IsPHI && PVNI != VNI) {
1586         report("Different value live out of predecessor", *PI, LR);
1587         *OS << "Valno #" << PVNI->id << " live out of BB#"
1588             << (*PI)->getNumber() << '@' << PEnd
1589             << "\nValno #" << VNI->id << " live into BB#" << MFI->getNumber()
1590             << '@' << LiveInts->getMBBStartIdx(MFI) << '\n';
1591       }
1592     }
1593     if (&*MFI == EndMBB)
1594       break;
1595     ++MFI;
1596   }
1597 }
1598
1599 void MachineVerifier::verifyLiveRange(const LiveRange &LR, unsigned Reg) {
1600   for (LiveRange::const_vni_iterator I = LR.vni_begin(), E = LR.vni_end();
1601        I != E; ++I)
1602     verifyLiveRangeValue(LR, *I, Reg);
1603
1604   for (LiveRange::const_iterator I = LR.begin(), E = LR.end(); I != E; ++I)
1605     verifyLiveRangeSegment(LR, I, Reg);
1606 }
1607
1608 void MachineVerifier::verifyLiveInterval(const LiveInterval &LI) {
1609   verifyLiveRange(LI, LI.reg);
1610
1611   // Check the LI only has one connected component.
1612   if (TargetRegisterInfo::isVirtualRegister(LI.reg)) {
1613     ConnectedVNInfoEqClasses ConEQ(*LiveInts);
1614     unsigned NumComp = ConEQ.Classify(&LI);
1615     if (NumComp > 1) {
1616       report("Multiple connected components in live interval", MF, LI);
1617       for (unsigned comp = 0; comp != NumComp; ++comp) {
1618         *OS << comp << ": valnos";
1619         for (LiveInterval::const_vni_iterator I = LI.vni_begin(),
1620              E = LI.vni_end(); I!=E; ++I)
1621           if (comp == ConEQ.getEqClass(*I))
1622             *OS << ' ' << (*I)->id;
1623         *OS << '\n';
1624       }
1625     }
1626   }
1627 }
1628
1629 namespace {
1630   // FrameSetup and FrameDestroy can have zero adjustment, so using a single
1631   // integer, we can't tell whether it is a FrameSetup or FrameDestroy if the
1632   // value is zero.
1633   // We use a bool plus an integer to capture the stack state.
1634   struct StackStateOfBB {
1635     StackStateOfBB() : EntryValue(0), ExitValue(0), EntryIsSetup(false),
1636       ExitIsSetup(false) { }
1637     StackStateOfBB(int EntryVal, int ExitVal, bool EntrySetup, bool ExitSetup) :
1638       EntryValue(EntryVal), ExitValue(ExitVal), EntryIsSetup(EntrySetup),
1639       ExitIsSetup(ExitSetup) { }
1640     // Can be negative, which means we are setting up a frame.
1641     int EntryValue;
1642     int ExitValue;
1643     bool EntryIsSetup;
1644     bool ExitIsSetup;
1645   };
1646 }
1647
1648 /// Make sure on every path through the CFG, a FrameSetup <n> is always followed
1649 /// by a FrameDestroy <n>, stack adjustments are identical on all
1650 /// CFG edges to a merge point, and frame is destroyed at end of a return block.
1651 void MachineVerifier::verifyStackFrame() {
1652   int FrameSetupOpcode   = TII->getCallFrameSetupOpcode();
1653   int FrameDestroyOpcode = TII->getCallFrameDestroyOpcode();
1654
1655   SmallVector<StackStateOfBB, 8> SPState;
1656   SPState.resize(MF->getNumBlockIDs());
1657   SmallPtrSet<const MachineBasicBlock*, 8> Reachable;
1658
1659   // Visit the MBBs in DFS order.
1660   for (df_ext_iterator<const MachineFunction*,
1661                        SmallPtrSet<const MachineBasicBlock*, 8> >
1662        DFI = df_ext_begin(MF, Reachable), DFE = df_ext_end(MF, Reachable);
1663        DFI != DFE; ++DFI) {
1664     const MachineBasicBlock *MBB = *DFI;
1665
1666     StackStateOfBB BBState;
1667     // Check the exit state of the DFS stack predecessor.
1668     if (DFI.getPathLength() >= 2) {
1669       const MachineBasicBlock *StackPred = DFI.getPath(DFI.getPathLength() - 2);
1670       assert(Reachable.count(StackPred) &&
1671              "DFS stack predecessor is already visited.\n");
1672       BBState.EntryValue = SPState[StackPred->getNumber()].ExitValue;
1673       BBState.EntryIsSetup = SPState[StackPred->getNumber()].ExitIsSetup;
1674       BBState.ExitValue = BBState.EntryValue;
1675       BBState.ExitIsSetup = BBState.EntryIsSetup;
1676     }
1677
1678     // Update stack state by checking contents of MBB.
1679     for (MachineBasicBlock::const_iterator I = MBB->begin(), E = MBB->end();
1680          I != E; ++I) {
1681       if (I->getOpcode() == FrameSetupOpcode) {
1682         // The first operand of a FrameOpcode should be i32.
1683         int Size = I->getOperand(0).getImm();
1684         assert(Size >= 0 &&
1685           "Value should be non-negative in FrameSetup and FrameDestroy.\n");
1686
1687         if (BBState.ExitIsSetup)
1688           report("FrameSetup is after another FrameSetup", I);
1689         BBState.ExitValue -= Size;
1690         BBState.ExitIsSetup = true;
1691       }
1692
1693       if (I->getOpcode() == FrameDestroyOpcode) {
1694         // The first operand of a FrameOpcode should be i32.
1695         int Size = I->getOperand(0).getImm();
1696         assert(Size >= 0 &&
1697           "Value should be non-negative in FrameSetup and FrameDestroy.\n");
1698
1699         if (!BBState.ExitIsSetup)
1700           report("FrameDestroy is not after a FrameSetup", I);
1701         int AbsSPAdj = BBState.ExitValue < 0 ? -BBState.ExitValue :
1702                                                BBState.ExitValue;
1703         if (BBState.ExitIsSetup && AbsSPAdj != Size) {
1704           report("FrameDestroy <n> is after FrameSetup <m>", I);
1705           *OS << "FrameDestroy <" << Size << "> is after FrameSetup <"
1706               << AbsSPAdj << ">.\n";
1707         }
1708         BBState.ExitValue += Size;
1709         BBState.ExitIsSetup = false;
1710       }
1711     }
1712     SPState[MBB->getNumber()] = BBState;
1713
1714     // Make sure the exit state of any predecessor is consistent with the entry
1715     // state.
1716     for (MachineBasicBlock::const_pred_iterator I = MBB->pred_begin(),
1717          E = MBB->pred_end(); I != E; ++I) {
1718       if (Reachable.count(*I) &&
1719           (SPState[(*I)->getNumber()].ExitValue != BBState.EntryValue ||
1720            SPState[(*I)->getNumber()].ExitIsSetup != BBState.EntryIsSetup)) {
1721         report("The exit stack state of a predecessor is inconsistent.", MBB);
1722         *OS << "Predecessor BB#" << (*I)->getNumber() << " has exit state ("
1723             << SPState[(*I)->getNumber()].ExitValue << ", "
1724             << SPState[(*I)->getNumber()].ExitIsSetup
1725             << "), while BB#" << MBB->getNumber() << " has entry state ("
1726             << BBState.EntryValue << ", " << BBState.EntryIsSetup << ").\n";
1727       }
1728     }
1729
1730     // Make sure the entry state of any successor is consistent with the exit
1731     // state.
1732     for (MachineBasicBlock::const_succ_iterator I = MBB->succ_begin(),
1733          E = MBB->succ_end(); I != E; ++I) {
1734       if (Reachable.count(*I) &&
1735           (SPState[(*I)->getNumber()].EntryValue != BBState.ExitValue ||
1736            SPState[(*I)->getNumber()].EntryIsSetup != BBState.ExitIsSetup)) {
1737         report("The entry stack state of a successor is inconsistent.", MBB);
1738         *OS << "Successor BB#" << (*I)->getNumber() << " has entry state ("
1739             << SPState[(*I)->getNumber()].EntryValue << ", "
1740             << SPState[(*I)->getNumber()].EntryIsSetup
1741             << "), while BB#" << MBB->getNumber() << " has exit state ("
1742             << BBState.ExitValue << ", " << BBState.ExitIsSetup << ").\n";
1743       }
1744     }
1745
1746     // Make sure a basic block with return ends with zero stack adjustment.
1747     if (!MBB->empty() && MBB->back().isReturn()) {
1748       if (BBState.ExitIsSetup)
1749         report("A return block ends with a FrameSetup.", MBB);
1750       if (BBState.ExitValue)
1751         report("A return block ends with a nonzero stack adjustment.", MBB);
1752     }
1753   }
1754 }