lib/CodeGen/MachineVerifier.cpp

   1 //===-- MachineVerifier.cpp - Machine Code Verifier -----------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // Pass to verify generated machine code. The following is checked:
  11 //
  12 // Operand counts: All explicit operands must be present.
  13 //
  14 // Register classes: All physical and virtual register operands must be
  15 // compatible with the register class required by the instruction descriptor.
  16 //
  17 // Register live intervals: Registers must be defined only once, and must be
  18 // defined before use.
  19 //
  20 // The machine code verifier is enabled from LLVMTargetMachine.cpp with the
  21 // command-line option -verify-machineinstrs, or by defining the environment
  22 // variable LLVM_VERIFY_MACHINEINSTRS to the name of a file that will receive
  23 // the verifier errors.
  24 //===----------------------------------------------------------------------===//
  25
  26 #include "llvm/CodeGen/Passes.h"
  27 #include "llvm/ADT/DenseSet.h"
  28 #include "llvm/ADT/DepthFirstIterator.h"
  29 #include "llvm/ADT/SetOperations.h"
  30 #include "llvm/ADT/SmallVector.h"
  31 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  32 #include "llvm/CodeGen/LiveStackAnalysis.h"
  33 #include "llvm/CodeGen/LiveVariables.h"
  34 #include "llvm/CodeGen/MachineFrameInfo.h"
  35 #include "llvm/CodeGen/MachineFunctionPass.h"
  36 #include "llvm/CodeGen/MachineMemOperand.h"
  37 #include "llvm/CodeGen/MachineRegisterInfo.h"
  38 #include "llvm/IR/BasicBlock.h"
  39 #include "llvm/IR/InlineAsm.h"
  40 #include "llvm/IR/Instructions.h"
  41 #include "llvm/MC/MCAsmInfo.h"
  42 #include "llvm/Support/Debug.h"
  43 #include "llvm/Support/ErrorHandling.h"
  44 #include "llvm/Support/FileSystem.h"
  45 #include "llvm/Support/raw_ostream.h"
  46 #include "llvm/Target/TargetInstrInfo.h"
  47 #include "llvm/Target/TargetMachine.h"
  48 #include "llvm/Target/TargetRegisterInfo.h"
  49 #include "llvm/Target/TargetSubtargetInfo.h"
  50 using namespace llvm;
  51
  52 namespace {
  53   struct MachineVerifier {
  54
  55     MachineVerifier(Pass *pass, const char *b) :
  56       PASS(pass),
  57       Banner(b)
  58       {}
  59
  60     bool runOnMachineFunction(MachineFunction &MF);
  61
  62     Pass *const PASS;
  63     const char *Banner;
  64     const MachineFunction *MF;
  65     const TargetMachine *TM;
  66     const TargetInstrInfo *TII;
  67     const TargetRegisterInfo *TRI;
  68     const MachineRegisterInfo *MRI;
  69
  70     unsigned foundErrors;
  71
  72     typedef SmallVector<unsigned, 16> RegVector;
  73     typedef SmallVector<const uint32_t*, 4> RegMaskVector;
  74     typedef DenseSet<unsigned> RegSet;
  75     typedef DenseMap<unsigned, const MachineInstr*> RegMap;
  76     typedef SmallPtrSet<const MachineBasicBlock*, 8> BlockSet;
  77
  78     const MachineInstr *FirstTerminator;
  79     BlockSet FunctionBlocks;
  80
  81     BitVector regsReserved;
  82     RegSet regsLive;
  83     RegVector regsDefined, regsDead, regsKilled;
  84     RegMaskVector regMasks;
  85     RegSet regsLiveInButUnused;
  86
  87     SlotIndex lastIndex;
  88
  89     // Add Reg and any sub-registers to RV
  90     void addRegWithSubRegs(RegVector &RV, unsigned Reg) {
  91       RV.push_back(Reg);
  92       if (TargetRegisterInfo::isPhysicalRegister(Reg))
  93         for (MCSubRegIterator SubRegs(Reg, TRI); SubRegs.isValid(); ++SubRegs)
  94           RV.push_back(*SubRegs);
  95     }
  96
  97     struct BBInfo {
  98       // Is this MBB reachable from the MF entry point?
  99       bool reachable;
 100
 101       // Vregs that must be live in because they are used without being
 102       // defined. Map value is the user.
 103       RegMap vregsLiveIn;
 104
 105       // Regs killed in MBB. They may be defined again, and will then be in both
 106       // regsKilled and regsLiveOut.
 107       RegSet regsKilled;
 108
 109       // Regs defined in MBB and live out. Note that vregs passing through may
 110       // be live out without being mentioned here.
 111       RegSet regsLiveOut;
 112
 113       // Vregs that pass through MBB untouched. This set is disjoint from
 114       // regsKilled and regsLiveOut.
 115       RegSet vregsPassed;
 116
 117       // Vregs that must pass through MBB because they are needed by a successor
 118       // block. This set is disjoint from regsLiveOut.
 119       RegSet vregsRequired;
 120
 121       // Set versions of block's predecessor and successor lists.
 122       BlockSet Preds, Succs;
 123
 124       BBInfo() : reachable(false) {}
 125
 126       // Add register to vregsPassed if it belongs there. Return true if
 127       // anything changed.
 128       bool addPassed(unsigned Reg) {
 129         if (!TargetRegisterInfo::isVirtualRegister(Reg))
 130           return false;
 131         if (regsKilled.count(Reg) || regsLiveOut.count(Reg))
 132           return false;
 133         return vregsPassed.insert(Reg).second;
 134       }
 135
 136       // Same for a full set.
 137       bool addPassed(const RegSet &RS) {
 138         bool changed = false;
 139         for (RegSet::const_iterator I = RS.begin(), E = RS.end(); I != E; ++I)
 140           if (addPassed(*I))
 141             changed = true;
 142         return changed;
 143       }
 144
 145       // Add register to vregsRequired if it belongs there. Return true if
 146       // anything changed.
 147       bool addRequired(unsigned Reg) {
 148         if (!TargetRegisterInfo::isVirtualRegister(Reg))
 149           return false;
 150         if (regsLiveOut.count(Reg))
 151           return false;
 152         return vregsRequired.insert(Reg).second;
 153       }
 154
 155       // Same for a full set.
 156       bool addRequired(const RegSet &RS) {
 157         bool changed = false;
 158         for (RegSet::const_iterator I = RS.begin(), E = RS.end(); I != E; ++I)
 159           if (addRequired(*I))
 160             changed = true;
 161         return changed;
 162       }
 163
 164       // Same for a full map.
 165       bool addRequired(const RegMap &RM) {
 166         bool changed = false;
 167         for (RegMap::const_iterator I = RM.begin(), E = RM.end(); I != E; ++I)
 168           if (addRequired(I->first))
 169             changed = true;
 170         return changed;
 171       }
 172
 173       // Live-out registers are either in regsLiveOut or vregsPassed.
 174       bool isLiveOut(unsigned Reg) const {
 175         return regsLiveOut.count(Reg) || vregsPassed.count(Reg);
 176       }
 177     };
 178
 179     // Extra register info per MBB.
 180     DenseMap<const MachineBasicBlock*, BBInfo> MBBInfoMap;
 181
 182     bool isReserved(unsigned Reg) {
 183       return Reg < regsReserved.size() && regsReserved.test(Reg);
 184     }
 185
 186     bool isAllocatable(unsigned Reg) {
 187       return Reg < TRI->getNumRegs() && MRI->isAllocatable(Reg);
 188     }
 189
 190     // Analysis information if available
 191     LiveVariables *LiveVars;
 192     LiveIntervals *LiveInts;
 193     LiveStacks *LiveStks;
 194     SlotIndexes *Indexes;
 195
 196     void visitMachineFunctionBefore();
 197     void visitMachineBasicBlockBefore(const MachineBasicBlock *MBB);
 198     void visitMachineBundleBefore(const MachineInstr *MI);
 199     void visitMachineInstrBefore(const MachineInstr *MI);
 200     void visitMachineOperand(const MachineOperand *MO, unsigned MONum);
 201     void visitMachineInstrAfter(const MachineInstr *MI);
 202     void visitMachineBundleAfter(const MachineInstr *MI);
 203     void visitMachineBasicBlockAfter(const MachineBasicBlock *MBB);
 204     void visitMachineFunctionAfter();
 205
 206     template <typename T> void report(const char *msg, ilist_iterator<T> I) {
 207       report(msg, &*I);
 208     }
 209     void report(const char *msg, const MachineFunction *MF);
 210     void report(const char *msg, const MachineBasicBlock *MBB);
 211     void report(const char *msg, const MachineInstr *MI);
 212     void report(const char *msg, const MachineOperand *MO, unsigned MONum);
 213     void report(const char *msg, const MachineFunction *MF,
 214                 const LiveInterval &LI);
 215     void report(const char *msg, const MachineBasicBlock *MBB,
 216                 const LiveInterval &LI);
 217     void report(const char *msg, const MachineFunction *MF,
 218                 const LiveRange &LR, unsigned Reg, LaneBitmask LaneMask);
 219     void report(const char *msg, const MachineBasicBlock *MBB,
 220                 const LiveRange &LR, unsigned Reg, LaneBitmask LaneMask);
 221
 222     void verifyInlineAsm(const MachineInstr *MI);
 223
 224     void checkLiveness(const MachineOperand *MO, unsigned MONum);
 225     void markReachable(const MachineBasicBlock *MBB);
 226     void calcRegsPassed();
 227     void checkPHIOps(const MachineBasicBlock *MBB);
 228
 229     void calcRegsRequired();
 230     void verifyLiveVariables();
 231     void verifyLiveIntervals();
 232     void verifyLiveInterval(const LiveInterval&);
 233     void verifyLiveRangeValue(const LiveRange&, const VNInfo*, unsigned,
 234                               unsigned);
 235     void verifyLiveRangeSegment(const LiveRange&,
 236                                 const LiveRange::const_iterator I, unsigned,
 237                                 unsigned);
 238     void verifyLiveRange(const LiveRange&, unsigned, LaneBitmask LaneMask = 0);
 239
 240     void verifyStackFrame();
 241
 242     void verifySlotIndexes() const;
 243   };
 244
 245   struct MachineVerifierPass : public MachineFunctionPass {
 246     static char ID; // Pass ID, replacement for typeid
 247     const std::string Banner;
 248
 249     MachineVerifierPass(const std::string &banner = nullptr)
 250       : MachineFunctionPass(ID), Banner(banner) {
 251         initializeMachineVerifierPassPass(*PassRegistry::getPassRegistry());
 252       }
 253
 254     void getAnalysisUsage(AnalysisUsage &AU) const override {
 255       AU.setPreservesAll();
 256       MachineFunctionPass::getAnalysisUsage(AU);
 257     }
 258
 259     bool runOnMachineFunction(MachineFunction &MF) override {
 260       MF.verify(this, Banner.c_str());
 261       return false;
 262     }
 263   };
 264
 265 }
 266
 267 char MachineVerifierPass::ID = 0;
 268 INITIALIZE_PASS(MachineVerifierPass, "machineverifier",
 269                 "Verify generated machine code", false, false)
 270
 271 FunctionPass *llvm::createMachineVerifierPass(const std::string &Banner) {
 272   return new MachineVerifierPass(Banner);
 273 }
 274
 275 void MachineFunction::verify(Pass *p, const char *Banner) const {
 276   MachineVerifier(p, Banner)
 277     .runOnMachineFunction(const_cast<MachineFunction&>(*this));
 278 }
 279
 280 void MachineVerifier::verifySlotIndexes() const {
 281   if (Indexes == nullptr)
 282     return;
 283
 284   // Ensure the IdxMBB list is sorted by slot indexes.
 285   SlotIndex Last;
 286   for (SlotIndexes::MBBIndexIterator I = Indexes->MBBIndexBegin(),
 287        E = Indexes->MBBIndexEnd(); I != E; ++I) {
 288     assert(!Last.isValid() || I->first > Last);
 289     Last = I->first;
 290   }
 291 }
 292
 293 bool MachineVerifier::runOnMachineFunction(MachineFunction &MF) {
 294   foundErrors = 0;
 295
 296   this->MF = &MF;
 297   TM = &MF.getTarget();
 298   TII = MF.getSubtarget().getInstrInfo();
 299   TRI = MF.getSubtarget().getRegisterInfo();
 300   MRI = &MF.getRegInfo();
 301
 302   LiveVars = nullptr;
 303   LiveInts = nullptr;
 304   LiveStks = nullptr;
 305   Indexes = nullptr;
 306   if (PASS) {
 307     LiveInts = PASS->getAnalysisIfAvailable<LiveIntervals>();
 308     // We don't want to verify LiveVariables if LiveIntervals is available.
 309     if (!LiveInts)
 310       LiveVars = PASS->getAnalysisIfAvailable<LiveVariables>();
 311     LiveStks = PASS->getAnalysisIfAvailable<LiveStacks>();
 312     Indexes = PASS->getAnalysisIfAvailable<SlotIndexes>();
 313   }
 314
 315   verifySlotIndexes();
 316
 317   visitMachineFunctionBefore();
 318   for (MachineFunction::const_iterator MFI = MF.begin(), MFE = MF.end();
 319        MFI!=MFE; ++MFI) {
 320     visitMachineBasicBlockBefore(&*MFI);
 321     // Keep track of the current bundle header.
 322     const MachineInstr *CurBundle = nullptr;
 323     // Do we expect the next instruction to be part of the same bundle?
 324     bool InBundle = false;
 325
 326     for (MachineBasicBlock::const_instr_iterator MBBI = MFI->instr_begin(),
 327            MBBE = MFI->instr_end(); MBBI != MBBE; ++MBBI) {
 328       if (MBBI->getParent() != &*MFI) {
 329         report("Bad instruction parent pointer", MFI);
 330         errs() << "Instruction: " << *MBBI;
 331         continue;
 332       }
 333
 334       // Check for consistent bundle flags.
 335       if (InBundle && !MBBI->isBundledWithPred())
 336         report("Missing BundledPred flag, "
 337                "BundledSucc was set on predecessor",
 338                &*MBBI);
 339       if (!InBundle && MBBI->isBundledWithPred())
 340         report("BundledPred flag is set, "
 341                "but BundledSucc not set on predecessor",
 342                &*MBBI);
 343
 344       // Is this a bundle header?
 345       if (!MBBI->isInsideBundle()) {
 346         if (CurBundle)
 347           visitMachineBundleAfter(CurBundle);
 348         CurBundle = &*MBBI;
 349         visitMachineBundleBefore(CurBundle);
 350       } else if (!CurBundle)
 351         report("No bundle header", MBBI);
 352       visitMachineInstrBefore(&*MBBI);
 353       for (unsigned I = 0, E = MBBI->getNumOperands(); I != E; ++I) {
 354         const MachineInstr &MI = *MBBI;
 355         const MachineOperand &Op = MI.getOperand(I);
 356         if (Op.getParent() != &MI) {
 357           // Make sure to use correct addOperand / RemoveOperand / ChangeTo
 358           // functions when replacing operands of a MachineInstr.
 359           report("Instruction has operand with wrong parent set", &MI);
 360         }
 361
 362         visitMachineOperand(&Op, I);
 363       }
 364
 365       visitMachineInstrAfter(&*MBBI);
 366
 367       // Was this the last bundled instruction?
 368       InBundle = MBBI->isBundledWithSucc();
 369     }
 370     if (CurBundle)
 371       visitMachineBundleAfter(CurBundle);
 372     if (InBundle)
 373       report("BundledSucc flag set on last instruction in block", &MFI->back());
 374     visitMachineBasicBlockAfter(&*MFI);
 375   }
 376   visitMachineFunctionAfter();
 377
 378   if (foundErrors)
 379     report_fatal_error("Found "+Twine(foundErrors)+" machine code errors.");
 380
 381   // Clean up.
 382   regsLive.clear();
 383   regsDefined.clear();
 384   regsDead.clear();
 385   regsKilled.clear();
 386   regMasks.clear();
 387   regsLiveInButUnused.clear();
 388   MBBInfoMap.clear();
 389
 390   return false;                 // no changes
 391 }
 392
 393 void MachineVerifier::report(const char *msg, const MachineFunction *MF) {
 394   assert(MF);
 395   errs() << '\n';
 396   if (!foundErrors++) {
 397     if (Banner)
 398       errs() << "# " << Banner << '\n';
 399     MF->print(errs(), Indexes);
 400   }
 401   errs() << "*** Bad machine code: " << msg << " ***\n"
 402       << "- function:    " << MF->getName() << "\n";
 403 }
 404
 405 void MachineVerifier::report(const char *msg, const MachineBasicBlock *MBB) {
 406   assert(MBB);
 407   report(msg, MBB->getParent());
 408   errs() << "- basic block: BB#" << MBB->getNumber()
 409       << ' ' << MBB->getName()
 410       << " (" << (const void*)MBB << ')';
 411   if (Indexes)
 412     errs() << " [" << Indexes->getMBBStartIdx(MBB)
 413         << ';' <<  Indexes->getMBBEndIdx(MBB) << ')';
 414   errs() << '\n';
 415 }
 416
 417 void MachineVerifier::report(const char *msg, const MachineInstr *MI) {
 418   assert(MI);
 419   report(msg, MI->getParent());
 420   errs() << "- instruction: ";
 421   if (Indexes && Indexes->hasIndex(MI))
 422     errs() << Indexes->getInstructionIndex(MI) << '\t';
 423   MI->print(errs(), TM);
 424 }
 425
 426 void MachineVerifier::report(const char *msg,
 427                              const MachineOperand *MO, unsigned MONum) {
 428   assert(MO);
 429   report(msg, MO->getParent());
 430   errs() << "- operand " << MONum << ":   ";
 431   MO->print(errs(), TRI);
 432   errs() << "\n";
 433 }
 434
 435 void MachineVerifier::report(const char *msg, const MachineFunction *MF,
 436                              const LiveInterval &LI) {
 437   report(msg, MF);
 438   errs() << "- interval:    " << LI << '\n';
 439 }
 440
 441 void MachineVerifier::report(const char *msg, const MachineBasicBlock *MBB,
 442                              const LiveInterval &LI) {
 443   report(msg, MBB);
 444   errs() << "- interval:    " << LI << '\n';
 445 }
 446
 447 void MachineVerifier::report(const char *msg, const MachineBasicBlock *MBB,
 448                              const LiveRange &LR, unsigned Reg,
 449                              LaneBitmask LaneMask) {
 450   report(msg, MBB);
 451   errs() << "- liverange:   " << LR << '\n';
 452   errs() << "- register:    " << PrintReg(Reg, TRI) << '\n';
 453   if (LaneMask != 0)
 454     errs() << "- lanemask:    " << PrintLaneMask(LaneMask) << '\n';
 455 }
 456
 457 void MachineVerifier::report(const char *msg, const MachineFunction *MF,
 458                              const LiveRange &LR, unsigned Reg,
 459                              LaneBitmask LaneMask) {
 460   report(msg, MF);
 461   errs() << "- liverange:   " << LR << '\n';
 462   errs() << "- register:    " << PrintReg(Reg, TRI) << '\n';
 463   if (LaneMask != 0)
 464     errs() << "- lanemask:    " << PrintLaneMask(LaneMask) << '\n';
 465 }
 466
 467 void MachineVerifier::markReachable(const MachineBasicBlock *MBB) {
 468   BBInfo &MInfo = MBBInfoMap[MBB];
 469   if (!MInfo.reachable) {
 470     MInfo.reachable = true;
 471     for (MachineBasicBlock::const_succ_iterator SuI = MBB->succ_begin(),
 472            SuE = MBB->succ_end(); SuI != SuE; ++SuI)
 473       markReachable(*SuI);
 474   }
 475 }
 476
 477 void MachineVerifier::visitMachineFunctionBefore() {
 478   lastIndex = SlotIndex();
 479   regsReserved = MRI->getReservedRegs();
 480
 481   // A sub-register of a reserved register is also reserved
 482   for (int Reg = regsReserved.find_first(); Reg>=0;
 483        Reg = regsReserved.find_next(Reg)) {
 484     for (MCSubRegIterator SubRegs(Reg, TRI); SubRegs.isValid(); ++SubRegs) {
 485       // FIXME: This should probably be:
 486       // assert(regsReserved.test(*SubRegs) && "Non-reserved sub-register");
 487       regsReserved.set(*SubRegs);
 488     }
 489   }
 490
 491   markReachable(&MF->front());
 492
 493   // Build a set of the basic blocks in the function.
 494   FunctionBlocks.clear();
 495   for (const auto &MBB : *MF) {
 496     FunctionBlocks.insert(&MBB);
 497     BBInfo &MInfo = MBBInfoMap[&MBB];
 498
 499     MInfo.Preds.insert(MBB.pred_begin(), MBB.pred_end());
 500     if (MInfo.Preds.size() != MBB.pred_size())
 501       report("MBB has duplicate entries in its predecessor list.", &MBB);
 502
 503     MInfo.Succs.insert(MBB.succ_begin(), MBB.succ_end());
 504     if (MInfo.Succs.size() != MBB.succ_size())
 505       report("MBB has duplicate entries in its successor list.", &MBB);
 506   }
 507
 508   // Check that the register use lists are sane.
 509   MRI->verifyUseLists();
 510
 511   verifyStackFrame();
 512 }
 513
 514 // Does iterator point to a and b as the first two elements?
 515 static bool matchPair(MachineBasicBlock::const_succ_iterator i,
 516                       const MachineBasicBlock *a, const MachineBasicBlock *b) {
 517   if (*i == a)
 518     return *++i == b;
 519   if (*i == b)
 520     return *++i == a;
 521   return false;
 522 }
 523
 524 void
 525 MachineVerifier::visitMachineBasicBlockBefore(const MachineBasicBlock *MBB) {
 526   FirstTerminator = nullptr;
 527
 528   if (MRI->isSSA()) {
 529     // If this block has allocatable physical registers live-in, check that
 530     // it is an entry block or landing pad.
 531     for (const auto &LI : MBB->liveins()) {
 532       if (isAllocatable(LI.PhysReg) && !MBB->isEHPad() &&
 533           MBB != MBB->getParent()->begin()) {
 534         report("MBB has allocable live-in, but isn't entry or landing-pad.", MBB);
 535       }
 536     }
 537   }
 538
 539   // Count the number of landing pad successors.
 540   SmallPtrSet<MachineBasicBlock*, 4> LandingPadSuccs;
 541   for (MachineBasicBlock::const_succ_iterator I = MBB->succ_begin(),
 542        E = MBB->succ_end(); I != E; ++I) {
 543     if ((*I)->isEHPad())
 544       LandingPadSuccs.insert(*I);
 545     if (!FunctionBlocks.count(*I))
 546       report("MBB has successor that isn't part of the function.", MBB);
 547     if (!MBBInfoMap[*I].Preds.count(MBB)) {
 548       report("Inconsistent CFG", MBB);
 549       errs() << "MBB is not in the predecessor list of the successor BB#"
 550           << (*I)->getNumber() << ".\n";
 551     }
 552   }
 553
 554   // Check the predecessor list.
 555   for (MachineBasicBlock::const_pred_iterator I = MBB->pred_begin(),
 556        E = MBB->pred_end(); I != E; ++I) {
 557     if (!FunctionBlocks.count(*I))
 558       report("MBB has predecessor that isn't part of the function.", MBB);
 559     if (!MBBInfoMap[*I].Succs.count(MBB)) {
 560       report("Inconsistent CFG", MBB);
 561       errs() << "MBB is not in the successor list of the predecessor BB#"
 562           << (*I)->getNumber() << ".\n";
 563     }
 564   }
 565
 566   const MCAsmInfo *AsmInfo = TM->getMCAsmInfo();
 567   const BasicBlock *BB = MBB->getBasicBlock();
 568   if (LandingPadSuccs.size() > 1 &&
 569       !(AsmInfo &&
 570         AsmInfo->getExceptionHandlingType() == ExceptionHandling::SjLj &&
 571         BB && isa<SwitchInst>(BB->getTerminator())))
 572     report("MBB has more than one landing pad successor", MBB);
 573
 574   // Call AnalyzeBranch. If it succeeds, there several more conditions to check.
 575   MachineBasicBlock *TBB = nullptr, *FBB = nullptr;
 576   SmallVector<MachineOperand, 4> Cond;
 577   if (!TII->AnalyzeBranch(*const_cast<MachineBasicBlock *>(MBB),
 578                           TBB, FBB, Cond)) {
 579     // Ok, AnalyzeBranch thinks it knows what's going on with this block. Let's
 580     // check whether its answers match up with reality.
 581     if (!TBB && !FBB) {
 582       // Block falls through to its successor.
 583       MachineFunction::const_iterator MBBI = MBB->getIterator();
 584       ++MBBI;
 585       if (MBBI == MF->end()) {
 586         // It's possible that the block legitimately ends with a noreturn
 587         // call or an unreachable, in which case it won't actually fall
 588         // out the bottom of the function.
 589       } else if (MBB->succ_size() == LandingPadSuccs.size()) {
 590         // It's possible that the block legitimately ends with a noreturn
 591         // call or an unreachable, in which case it won't actuall fall
 592         // out of the block.
 593       } else if (MBB->succ_size() != 1+LandingPadSuccs.size()) {
 594         report("MBB exits via unconditional fall-through but doesn't have "
 595                "exactly one CFG successor!", MBB);
 596       } else if (!MBB->isSuccessor(&*MBBI)) {
 597         report("MBB exits via unconditional fall-through but its successor "
 598                "differs from its CFG successor!", MBB);
 599       }
 600       if (!MBB->empty() && MBB->back().isBarrier() &&
 601           !TII->isPredicated(&MBB->back())) {
 602         report("MBB exits via unconditional fall-through but ends with a "
 603                "barrier instruction!", MBB);
 604       }
 605       if (!Cond.empty()) {
 606         report("MBB exits via unconditional fall-through but has a condition!",
 607                MBB);
 608       }
 609     } else if (TBB && !FBB && Cond.empty()) {
 610       // Block unconditionally branches somewhere.
 611       // If the block has exactly one successor, that happens to be a
 612       // landingpad, accept it as valid control flow.
 613       if (MBB->succ_size() != 1+LandingPadSuccs.size() &&
 614           (MBB->succ_size() != 1 || LandingPadSuccs.size() != 1 ||
 615            *MBB->succ_begin() != *LandingPadSuccs.begin())) {
 616         report("MBB exits via unconditional branch but doesn't have "
 617                "exactly one CFG successor!", MBB);
 618       } else if (!MBB->isSuccessor(TBB)) {
 619         report("MBB exits via unconditional branch but the CFG "
 620                "successor doesn't match the actual successor!", MBB);
 621       }
 622       if (MBB->empty()) {
 623         report("MBB exits via unconditional branch but doesn't contain "
 624                "any instructions!", MBB);
 625       } else if (!MBB->back().isBarrier()) {
 626         report("MBB exits via unconditional branch but doesn't end with a "
 627                "barrier instruction!", MBB);
 628       } else if (!MBB->back().isTerminator()) {
 629         report("MBB exits via unconditional branch but the branch isn't a "
 630                "terminator instruction!", MBB);
 631       }
 632     } else if (TBB && !FBB && !Cond.empty()) {
 633       // Block conditionally branches somewhere, otherwise falls through.
 634       MachineFunction::const_iterator MBBI = MBB->getIterator();
 635       ++MBBI;
 636       if (MBBI == MF->end()) {
 637         report("MBB conditionally falls through out of function!", MBB);
 638       } else if (MBB->succ_size() == 1) {
 639         // A conditional branch with only one successor is weird, but allowed.
 640         if (&*MBBI != TBB)
 641           report("MBB exits via conditional branch/fall-through but only has "
 642                  "one CFG successor!", MBB);
 643         else if (TBB != *MBB->succ_begin())
 644           report("MBB exits via conditional branch/fall-through but the CFG "
 645                  "successor don't match the actual successor!", MBB);
 646       } else if (MBB->succ_size() != 2) {
 647         report("MBB exits via conditional branch/fall-through but doesn't have "
 648                "exactly two CFG successors!", MBB);
 649       } else if (!matchPair(MBB->succ_begin(), TBB, &*MBBI)) {
 650         report("MBB exits via conditional branch/fall-through but the CFG "
 651                "successors don't match the actual successors!", MBB);
 652       }
 653       if (MBB->empty()) {
 654         report("MBB exits via conditional branch/fall-through but doesn't "
 655                "contain any instructions!", MBB);
 656       } else if (MBB->back().isBarrier()) {
 657         report("MBB exits via conditional branch/fall-through but ends with a "
 658                "barrier instruction!", MBB);
 659       } else if (!MBB->back().isTerminator()) {
 660         report("MBB exits via conditional branch/fall-through but the branch "
 661                "isn't a terminator instruction!", MBB);
 662       }
 663     } else if (TBB && FBB) {
 664       // Block conditionally branches somewhere, otherwise branches
 665       // somewhere else.
 666       if (MBB->succ_size() == 1) {
 667         // A conditional branch with only one successor is weird, but allowed.
 668         if (FBB != TBB)
 669           report("MBB exits via conditional branch/branch through but only has "
 670                  "one CFG successor!", MBB);
 671         else if (TBB != *MBB->succ_begin())
 672           report("MBB exits via conditional branch/branch through but the CFG "
 673                  "successor don't match the actual successor!", MBB);
 674       } else if (MBB->succ_size() != 2) {
 675         report("MBB exits via conditional branch/branch but doesn't have "
 676                "exactly two CFG successors!", MBB);
 677       } else if (!matchPair(MBB->succ_begin(), TBB, FBB)) {
 678         report("MBB exits via conditional branch/branch but the CFG "
 679                "successors don't match the actual successors!", MBB);
 680       }
 681       if (MBB->empty()) {
 682         report("MBB exits via conditional branch/branch but doesn't "
 683                "contain any instructions!", MBB);
 684       } else if (!MBB->back().isBarrier()) {
 685         report("MBB exits via conditional branch/branch but doesn't end with a "
 686                "barrier instruction!", MBB);
 687       } else if (!MBB->back().isTerminator()) {
 688         report("MBB exits via conditional branch/branch but the branch "
 689                "isn't a terminator instruction!", MBB);
 690       }
 691       if (Cond.empty()) {
 692         report("MBB exits via conditinal branch/branch but there's no "
 693                "condition!", MBB);
 694       }
 695     } else {
 696       report("AnalyzeBranch returned invalid data!", MBB);
 697     }
 698   }
 699
 700   regsLive.clear();
 701   for (const auto &LI : MBB->liveins()) {
 702     if (!TargetRegisterInfo::isPhysicalRegister(LI.PhysReg)) {
 703       report("MBB live-in list contains non-physical register", MBB);
 704       continue;
 705     }
 706     for (MCSubRegIterator SubRegs(LI.PhysReg, TRI, /*IncludeSelf=*/true);
 707          SubRegs.isValid(); ++SubRegs)
 708       regsLive.insert(*SubRegs);
 709   }
 710   regsLiveInButUnused = regsLive;
 711
 712   const MachineFrameInfo *MFI = MF->getFrameInfo();
 713   assert(MFI && "Function has no frame info");
 714   BitVector PR = MFI->getPristineRegs(*MF);
 715   for (int I = PR.find_first(); I>0; I = PR.find_next(I)) {
 716     for (MCSubRegIterator SubRegs(I, TRI, /*IncludeSelf=*/true);
 717          SubRegs.isValid(); ++SubRegs)
 718       regsLive.insert(*SubRegs);
 719   }
 720
 721   regsKilled.clear();
 722   regsDefined.clear();
 723
 724   if (Indexes)
 725     lastIndex = Indexes->getMBBStartIdx(MBB);
 726 }
 727
 728 // This function gets called for all bundle headers, including normal
 729 // stand-alone unbundled instructions.
 730 void MachineVerifier::visitMachineBundleBefore(const MachineInstr *MI) {
 731   if (Indexes && Indexes->hasIndex(MI)) {
 732     SlotIndex idx = Indexes->getInstructionIndex(MI);
 733     if (!(idx > lastIndex)) {
 734       report("Instruction index out of order", MI);
 735       errs() << "Last instruction was at " << lastIndex << '\n';
 736     }
 737     lastIndex = idx;
 738   }
 739
 740   // Ensure non-terminators don't follow terminators.
 741   // Ignore predicated terminators formed by if conversion.
 742   // FIXME: If conversion shouldn't need to violate this rule.
 743   if (MI->isTerminator() && !TII->isPredicated(MI)) {
 744     if (!FirstTerminator)
 745       FirstTerminator = MI;
 746   } else if (FirstTerminator) {
 747     report("Non-terminator instruction after the first terminator", MI);
 748     errs() << "First terminator was:\t" << *FirstTerminator;
 749   }
 750 }
 751
 752 // The operands on an INLINEASM instruction must follow a template.
 753 // Verify that the flag operands make sense.
 754 void MachineVerifier::verifyInlineAsm(const MachineInstr *MI) {
 755   // The first two operands on INLINEASM are the asm string and global flags.
 756   if (MI->getNumOperands() < 2) {
 757     report("Too few operands on inline asm", MI);
 758     return;
 759   }
 760   if (!MI->getOperand(0).isSymbol())
 761     report("Asm string must be an external symbol", MI);
 762   if (!MI->getOperand(1).isImm())
 763     report("Asm flags must be an immediate", MI);
 764   // Allowed flags are Extra_HasSideEffects = 1, Extra_IsAlignStack = 2,
 765   // Extra_AsmDialect = 4, Extra_MayLoad = 8, and Extra_MayStore = 16.
 766   if (!isUInt<5>(MI->getOperand(1).getImm()))
 767     report("Unknown asm flags", &MI->getOperand(1), 1);
 768
 769   static_assert(InlineAsm::MIOp_FirstOperand == 2, "Asm format changed");
 770
 771   unsigned OpNo = InlineAsm::MIOp_FirstOperand;
 772   unsigned NumOps;
 773   for (unsigned e = MI->getNumOperands(); OpNo < e; OpNo += NumOps) {
 774     const MachineOperand &MO = MI->getOperand(OpNo);
 775     // There may be implicit ops after the fixed operands.
 776     if (!MO.isImm())
 777       break;
 778     NumOps = 1 + InlineAsm::getNumOperandRegisters(MO.getImm());
 779   }
 780
 781   if (OpNo > MI->getNumOperands())
 782     report("Missing operands in last group", MI);
 783
 784   // An optional MDNode follows the groups.
 785   if (OpNo < MI->getNumOperands() && MI->getOperand(OpNo).isMetadata())
 786     ++OpNo;
 787
 788   // All trailing operands must be implicit registers.
 789   for (unsigned e = MI->getNumOperands(); OpNo < e; ++OpNo) {
 790     const MachineOperand &MO = MI->getOperand(OpNo);
 791     if (!MO.isReg() || !MO.isImplicit())
 792       report("Expected implicit register after groups", &MO, OpNo);
 793   }
 794 }
 795
 796 void MachineVerifier::visitMachineInstrBefore(const MachineInstr *MI) {
 797   const MCInstrDesc &MCID = MI->getDesc();
 798   if (MI->getNumOperands() < MCID.getNumOperands()) {
 799     report("Too few operands", MI);
 800     errs() << MCID.getNumOperands() << " operands expected, but "
 801         << MI->getNumOperands() << " given.\n";
 802   }
 803
 804   // Check the tied operands.
 805   if (MI->isInlineAsm())
 806     verifyInlineAsm(MI);
 807
 808   // Check the MachineMemOperands for basic consistency.
 809   for (MachineInstr::mmo_iterator I = MI->memoperands_begin(),
 810        E = MI->memoperands_end(); I != E; ++I) {
 811     if ((*I)->isLoad() && !MI->mayLoad())
 812       report("Missing mayLoad flag", MI);
 813     if ((*I)->isStore() && !MI->mayStore())
 814       report("Missing mayStore flag", MI);
 815   }
 816
 817   // Debug values must not have a slot index.
 818   // Other instructions must have one, unless they are inside a bundle.
 819   if (LiveInts) {
 820     bool mapped = !LiveInts->isNotInMIMap(MI);
 821     if (MI->isDebugValue()) {
 822       if (mapped)
 823         report("Debug instruction has a slot index", MI);
 824     } else if (MI->isInsideBundle()) {
 825       if (mapped)
 826         report("Instruction inside bundle has a slot index", MI);
 827     } else {
 828       if (!mapped)
 829         report("Missing slot index", MI);
 830     }
 831   }
 832
 833   StringRef ErrorInfo;
 834   if (!TII->verifyInstruction(MI, ErrorInfo))
 835     report(ErrorInfo.data(), MI);
 836 }
 837
 838 void
 839 MachineVerifier::visitMachineOperand(const MachineOperand *MO, unsigned MONum) {
 840   const MachineInstr *MI = MO->getParent();
 841   const MCInstrDesc &MCID = MI->getDesc();
 842   unsigned NumDefs = MCID.getNumDefs();
 843   if (MCID.getOpcode() == TargetOpcode::PATCHPOINT)
 844     NumDefs = (MONum == 0 && MO->isReg()) ? NumDefs : 0;
 845
 846   // The first MCID.NumDefs operands must be explicit register defines
 847   if (MONum < NumDefs) {
 848     const MCOperandInfo &MCOI = MCID.OpInfo[MONum];
 849     if (!MO->isReg())
 850       report("Explicit definition must be a register", MO, MONum);
 851     else if (!MO->isDef() && !MCOI.isOptionalDef())
 852       report("Explicit definition marked as use", MO, MONum);
 853     else if (MO->isImplicit())
 854       report("Explicit definition marked as implicit", MO, MONum);
 855   } else if (MONum < MCID.getNumOperands()) {
 856     const MCOperandInfo &MCOI = MCID.OpInfo[MONum];
 857     // Don't check if it's the last operand in a variadic instruction. See,
 858     // e.g., LDM_RET in the arm back end.
 859     if (MO->isReg() &&
 860         !(MI->isVariadic() && MONum == MCID.getNumOperands()-1)) {
 861       if (MO->isDef() && !MCOI.isOptionalDef())
 862         report("Explicit operand marked as def", MO, MONum);
 863       if (MO->isImplicit())
 864         report("Explicit operand marked as implicit", MO, MONum);
 865     }
 866
 867     int TiedTo = MCID.getOperandConstraint(MONum, MCOI::TIED_TO);
 868     if (TiedTo != -1) {
 869       if (!MO->isReg())
 870         report("Tied use must be a register", MO, MONum);
 871       else if (!MO->isTied())
 872         report("Operand should be tied", MO, MONum);
 873       else if (unsigned(TiedTo) != MI->findTiedOperandIdx(MONum))
 874         report("Tied def doesn't match MCInstrDesc", MO, MONum);
 875     } else if (MO->isReg() && MO->isTied())
 876       report("Explicit operand should not be tied", MO, MONum);
 877   } else {
 878     // ARM adds %reg0 operands to indicate predicates. We'll allow that.
 879     if (MO->isReg() && !MO->isImplicit() && !MI->isVariadic() && MO->getReg())
 880       report("Extra explicit operand on non-variadic instruction", MO, MONum);
 881   }
 882
 883   switch (MO->getType()) {
 884   case MachineOperand::MO_Register: {
 885     const unsigned Reg = MO->getReg();
 886     if (!Reg)
 887       return;
 888     if (MRI->tracksLiveness() && !MI->isDebugValue())
 889       checkLiveness(MO, MONum);
 890
 891     // Verify the consistency of tied operands.
 892     if (MO->isTied()) {
 893       unsigned OtherIdx = MI->findTiedOperandIdx(MONum);
 894       const MachineOperand &OtherMO = MI->getOperand(OtherIdx);
 895       if (!OtherMO.isReg())
 896         report("Must be tied to a register", MO, MONum);
 897       if (!OtherMO.isTied())
 898         report("Missing tie flags on tied operand", MO, MONum);
 899       if (MI->findTiedOperandIdx(OtherIdx) != MONum)
 900         report("Inconsistent tie links", MO, MONum);
 901       if (MONum < MCID.getNumDefs()) {
 902         if (OtherIdx < MCID.getNumOperands()) {
 903           if (-1 == MCID.getOperandConstraint(OtherIdx, MCOI::TIED_TO))
 904             report("Explicit def tied to explicit use without tie constraint",
 905                    MO, MONum);
 906         } else {
 907           if (!OtherMO.isImplicit())
 908             report("Explicit def should be tied to implicit use", MO, MONum);
 909         }
 910       }
 911     }
 912
 913     // Verify two-address constraints after leaving SSA form.
 914     unsigned DefIdx;
 915     if (!MRI->isSSA() && MO->isUse() &&
 916         MI->isRegTiedToDefOperand(MONum, &DefIdx) &&
 917         Reg != MI->getOperand(DefIdx).getReg())
 918       report("Two-address instruction operands must be identical", MO, MONum);
 919
 920     // Check register classes.
 921     if (MONum < MCID.getNumOperands() && !MO->isImplicit()) {
 922       unsigned SubIdx = MO->getSubReg();
 923
 924       if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 925         if (SubIdx) {
 926           report("Illegal subregister index for physical register", MO, MONum);
 927           return;
 928         }
 929         if (const TargetRegisterClass *DRC =
 930               TII->getRegClass(MCID, MONum, TRI, *MF)) {
 931           if (!DRC->contains(Reg)) {
 932             report("Illegal physical register for instruction", MO, MONum);
 933             errs() << TRI->getName(Reg) << " is not a "
 934                 << TRI->getRegClassName(DRC) << " register.\n";
 935           }
 936         }
 937       } else {
 938         // Virtual register.
 939         const TargetRegisterClass *RC = MRI->getRegClass(Reg);
 940         if (SubIdx) {
 941           const TargetRegisterClass *SRC =
 942             TRI->getSubClassWithSubReg(RC, SubIdx);
 943           if (!SRC) {
 944             report("Invalid subregister index for virtual register", MO, MONum);
 945             errs() << "Register class " << TRI->getRegClassName(RC)
 946                 << " does not support subreg index " << SubIdx << "\n";
 947             return;
 948           }
 949           if (RC != SRC) {
 950             report("Invalid register class for subregister index", MO, MONum);
 951             errs() << "Register class " << TRI->getRegClassName(RC)
 952                 << " does not fully support subreg index " << SubIdx << "\n";
 953             return;
 954           }
 955         }
 956         if (const TargetRegisterClass *DRC =
 957               TII->getRegClass(MCID, MONum, TRI, *MF)) {
 958           if (SubIdx) {
 959             const TargetRegisterClass *SuperRC =
 960                 TRI->getLargestLegalSuperClass(RC, *MF);
 961             if (!SuperRC) {
 962               report("No largest legal super class exists.", MO, MONum);
 963               return;
 964             }
 965             DRC = TRI->getMatchingSuperRegClass(SuperRC, DRC, SubIdx);
 966             if (!DRC) {
 967               report("No matching super-reg register class.", MO, MONum);
 968               return;
 969             }
 970           }
 971           if (!RC->hasSuperClassEq(DRC)) {
 972             report("Illegal virtual register for instruction", MO, MONum);
 973             errs() << "Expected a " << TRI->getRegClassName(DRC)
 974                 << " register, but got a " << TRI->getRegClassName(RC)
 975                 << " register\n";
 976           }
 977         }
 978       }
 979     }
 980     break;
 981   }
 982
 983   case MachineOperand::MO_RegisterMask:
 984     regMasks.push_back(MO->getRegMask());
 985     break;
 986
 987   case MachineOperand::MO_MachineBasicBlock:
 988     if (MI->isPHI() && !MO->getMBB()->isSuccessor(MI->getParent()))
 989       report("PHI operand is not in the CFG", MO, MONum);
 990     break;
 991
 992   case MachineOperand::MO_FrameIndex:
 993     if (LiveStks && LiveStks->hasInterval(MO->getIndex()) &&
 994         LiveInts && !LiveInts->isNotInMIMap(MI)) {
 995       int FI = MO->getIndex();
 996       LiveInterval &LI = LiveStks->getInterval(FI);
 997       SlotIndex Idx = LiveInts->getInstructionIndex(MI);
 998
 999       bool stores = MI->mayStore();
1000       bool loads = MI->mayLoad();
1001       // For a memory-to-memory move, we need to check if the frame
1002       // index is used for storing or loading, by inspecting the
1003       // memory operands.
1004       if (stores && loads) {
1005         for (auto *MMO : MI->memoperands()) {
1006           const PseudoSourceValue *PSV = MMO->getPseudoValue();
1007           if (PSV == nullptr) continue;
1008           const FixedStackPseudoSourceValue *Value =
1009             dyn_cast<FixedStackPseudoSourceValue>(PSV);
1010           if (Value == nullptr) continue;
1011           if (Value->getFrameIndex() != FI) continue;
1012
1013           if (MMO->isStore())
1014             loads = false;
1015           else
1016             stores = false;
1017           break;
1018         }
1019         if (loads == stores)
1020           report("Missing fixed stack memoperand.", MI);
1021       }
1022       if (loads && !LI.liveAt(Idx.getRegSlot(true))) {
1023         report("Instruction loads from dead spill slot", MO, MONum);
1024         errs() << "Live stack: " << LI << '\n';
1025       }
1026       if (stores && !LI.liveAt(Idx.getRegSlot())) {
1027         report("Instruction stores to dead spill slot", MO, MONum);
1028         errs() << "Live stack: " << LI << '\n';
1029       }
1030     }
1031     break;
1032
1033   default:
1034     break;
1035   }
1036 }
1037
1038 void MachineVerifier::checkLiveness(const MachineOperand *MO, unsigned MONum) {
1039   const MachineInstr *MI = MO->getParent();
1040   const unsigned Reg = MO->getReg();
1041
1042   // Both use and def operands can read a register.
1043   if (MO->readsReg()) {
1044     regsLiveInButUnused.erase(Reg);
1045
1046     if (MO->isKill())
1047       addRegWithSubRegs(regsKilled, Reg);
1048
1049     // Check that LiveVars knows this kill.
1050     if (LiveVars && TargetRegisterInfo::isVirtualRegister(Reg) &&
1051         MO->isKill()) {
1052       LiveVariables::VarInfo &VI = LiveVars->getVarInfo(Reg);
1053       if (std::find(VI.Kills.begin(), VI.Kills.end(), MI) == VI.Kills.end())
1054         report("Kill missing from LiveVariables", MO, MONum);
1055     }
1056
1057     // Check LiveInts liveness and kill.
1058     if (LiveInts && !LiveInts->isNotInMIMap(MI)) {
1059       SlotIndex UseIdx = LiveInts->getInstructionIndex(MI);
1060       // Check the cached regunit intervals.
1061       if (TargetRegisterInfo::isPhysicalRegister(Reg) && !isReserved(Reg)) {
1062         for (MCRegUnitIterator Units(Reg, TRI); Units.isValid(); ++Units) {
1063           if (const LiveRange *LR = LiveInts->getCachedRegUnit(*Units)) {
1064             LiveQueryResult LRQ = LR->Query(UseIdx);
1065             if (!LRQ.valueIn()) {
1066               report("No live segment at use", MO, MONum);
1067               errs() << UseIdx << " is not live in " << PrintRegUnit(*Units, TRI)
1068                   << ' ' << *LR << '\n';
1069             }
1070             if (MO->isKill() && !LRQ.isKill()) {
1071               report("Live range continues after kill flag", MO, MONum);
1072               errs() << PrintRegUnit(*Units, TRI) << ' ' << *LR << '\n';
1073             }
1074           }
1075         }
1076       }
1077
1078       if (TargetRegisterInfo::isVirtualRegister(Reg)) {
1079         if (LiveInts->hasInterval(Reg)) {
1080           // This is a virtual register interval.
1081           const LiveInterval &LI = LiveInts->getInterval(Reg);
1082           LiveQueryResult LRQ = LI.Query(UseIdx);
1083           if (!LRQ.valueIn()) {
1084             report("No live segment at use", MO, MONum);
1085             errs() << UseIdx << " is not live in " << LI << '\n';
1086           }
1087           // Check for extra kill flags.
1088           // Note that we allow missing kill flags for now.
1089           if (MO->isKill() && !LRQ.isKill()) {
1090             report("Live range continues after kill flag", MO, MONum);
1091             errs() << "Live range: " << LI << '\n';
1092           }
1093         } else {
1094           report("Virtual register has no live interval", MO, MONum);
1095         }
1096       }
1097     }
1098
1099     // Use of a dead register.
1100     if (!regsLive.count(Reg)) {
1101       if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
1102         // Reserved registers may be used even when 'dead'.
1103         bool Bad = !isReserved(Reg);
1104         // We are fine if just any subregister has a defined value.
1105         if (Bad) {
1106           for (MCSubRegIterator SubRegs(Reg, TRI); SubRegs.isValid();
1107                ++SubRegs) {
1108             if (regsLive.count(*SubRegs)) {
1109               Bad = false;
1110               break;
1111             }
1112           }
1113         }
1114         // If there is an additional implicit-use of a super register we stop
1115         // here. By definition we are fine if the super register is not
1116         // (completely) dead, if the complete super register is dead we will
1117         // get a report for its operand.
1118         if (Bad) {
1119           for (const MachineOperand &MOP : MI->uses()) {
1120             if (!MOP.isReg())
1121               continue;
1122             if (!MOP.isImplicit())
1123               continue;
1124             for (MCSubRegIterator SubRegs(MOP.getReg(), TRI); SubRegs.isValid();
1125                  ++SubRegs) {
1126               if (*SubRegs == Reg) {
1127                 Bad = false;
1128                 break;
1129               }
1130             }
1131           }
1132         }
1133         if (Bad)
1134           report("Using an undefined physical register", MO, MONum);
1135       } else if (MRI->def_empty(Reg)) {
1136         report("Reading virtual register without a def", MO, MONum);
1137       } else {
1138         BBInfo &MInfo = MBBInfoMap[MI->getParent()];
1139         // We don't know which virtual registers are live in, so only complain
1140         // if vreg was killed in this MBB. Otherwise keep track of vregs that
1141         // must be live in. PHI instructions are handled separately.
1142         if (MInfo.regsKilled.count(Reg))
1143           report("Using a killed virtual register", MO, MONum);
1144         else if (!MI->isPHI())
1145           MInfo.vregsLiveIn.insert(std::make_pair(Reg, MI));
1146       }
1147     }
1148   }
1149
1150   if (MO->isDef()) {
1151     // Register defined.
1152     // TODO: verify that earlyclobber ops are not used.
1153     if (MO->isDead())
1154       addRegWithSubRegs(regsDead, Reg);
1155     else
1156       addRegWithSubRegs(regsDefined, Reg);
1157
1158     // Verify SSA form.
1159     if (MRI->isSSA() && TargetRegisterInfo::isVirtualRegister(Reg) &&
1160         std::next(MRI->def_begin(Reg)) != MRI->def_end())
1161       report("Multiple virtual register defs in SSA form", MO, MONum);
1162
1163     // Check LiveInts for a live segment, but only for virtual registers.
1164     if (LiveInts && TargetRegisterInfo::isVirtualRegister(Reg) &&
1165         !LiveInts->isNotInMIMap(MI)) {
1166       SlotIndex DefIdx = LiveInts->getInstructionIndex(MI);
1167       DefIdx = DefIdx.getRegSlot(MO->isEarlyClobber());
1168       if (LiveInts->hasInterval(Reg)) {
1169         const LiveInterval &LI = LiveInts->getInterval(Reg);
1170         if (const VNInfo *VNI = LI.getVNInfoAt(DefIdx)) {
1171           assert(VNI && "NULL valno is not allowed");
1172           if (VNI->def != DefIdx) {
1173             report("Inconsistent valno->def", MO, MONum);
1174             errs() << "Valno " << VNI->id << " is not defined at "
1175               << DefIdx << " in " << LI << '\n';
1176           }
1177         } else {
1178           report("No live segment at def", MO, MONum);
1179           errs() << DefIdx << " is not live in " << LI << '\n';
1180         }
1181         // Check that, if the dead def flag is present, LiveInts agree.
1182         if (MO->isDead()) {
1183           LiveQueryResult LRQ = LI.Query(DefIdx);
1184           if (!LRQ.isDeadDef()) {
1185             report("Live range continues after dead def flag", MO, MONum);
1186             errs() << "Live range: " << LI << '\n';
1187           }
1188         }
1189       } else {
1190         report("Virtual register has no Live interval", MO, MONum);
1191       }
1192     }
1193   }
1194 }
1195
1196 void MachineVerifier::visitMachineInstrAfter(const MachineInstr *MI) {
1197 }
1198
1199 // This function gets called after visiting all instructions in a bundle. The
1200 // argument points to the bundle header.
1201 // Normal stand-alone instructions are also considered 'bundles', and this
1202 // function is called for all of them.
1203 void MachineVerifier::visitMachineBundleAfter(const MachineInstr *MI) {
1204   BBInfo &MInfo = MBBInfoMap[MI->getParent()];
1205   set_union(MInfo.regsKilled, regsKilled);
1206   set_subtract(regsLive, regsKilled); regsKilled.clear();
1207   // Kill any masked registers.
1208   while (!regMasks.empty()) {
1209     const uint32_t *Mask = regMasks.pop_back_val();
1210     for (RegSet::iterator I = regsLive.begin(), E = regsLive.end(); I != E; ++I)
1211       if (TargetRegisterInfo::isPhysicalRegister(*I) &&
1212           MachineOperand::clobbersPhysReg(Mask, *I))
1213         regsDead.push_back(*I);
1214   }
1215   set_subtract(regsLive, regsDead);   regsDead.clear();
1216   set_union(regsLive, regsDefined);   regsDefined.clear();
1217 }
1218
1219 void
1220 MachineVerifier::visitMachineBasicBlockAfter(const MachineBasicBlock *MBB) {
1221   MBBInfoMap[MBB].regsLiveOut = regsLive;
1222   regsLive.clear();
1223
1224   if (Indexes) {
1225     SlotIndex stop = Indexes->getMBBEndIdx(MBB);
1226     if (!(stop > lastIndex)) {
1227       report("Block ends before last instruction index", MBB);
1228       errs() << "Block ends at " << stop
1229           << " last instruction was at " << lastIndex << '\n';
1230     }
1231     lastIndex = stop;
1232   }
1233 }
1234
1235 // Calculate the largest possible vregsPassed sets. These are the registers that
1236 // can pass through an MBB live, but may not be live every time. It is assumed
1237 // that all vregsPassed sets are empty before the call.
1238 void MachineVerifier::calcRegsPassed() {
1239   // First push live-out regs to successors' vregsPassed. Remember the MBBs that
1240   // have any vregsPassed.
1241   SmallPtrSet<const MachineBasicBlock*, 8> todo;
1242   for (const auto &MBB : *MF) {
1243     BBInfo &MInfo = MBBInfoMap[&MBB];
1244     if (!MInfo.reachable)
1245       continue;
1246     for (MachineBasicBlock::const_succ_iterator SuI = MBB.succ_begin(),
1247            SuE = MBB.succ_end(); SuI != SuE; ++SuI) {
1248       BBInfo &SInfo = MBBInfoMap[*SuI];
1249       if (SInfo.addPassed(MInfo.regsLiveOut))
1250         todo.insert(*SuI);
1251     }
1252   }
1253
1254   // Iteratively push vregsPassed to successors. This will converge to the same
1255   // final state regardless of DenseSet iteration order.
1256   while (!todo.empty()) {
1257     const MachineBasicBlock *MBB = *todo.begin();
1258     todo.erase(MBB);
1259     BBInfo &MInfo = MBBInfoMap[MBB];
1260     for (MachineBasicBlock::const_succ_iterator SuI = MBB->succ_begin(),
1261            SuE = MBB->succ_end(); SuI != SuE; ++SuI) {
1262       if (*SuI == MBB)
1263         continue;
1264       BBInfo &SInfo = MBBInfoMap[*SuI];
1265       if (SInfo.addPassed(MInfo.vregsPassed))
1266         todo.insert(*SuI);
1267     }
1268   }
1269 }
1270
1271 // Calculate the set of virtual registers that must be passed through each basic
1272 // block in order to satisfy the requirements of successor blocks. This is very
1273 // similar to calcRegsPassed, only backwards.
1274 void MachineVerifier::calcRegsRequired() {
1275   // First push live-in regs to predecessors' vregsRequired.
1276   SmallPtrSet<const MachineBasicBlock*, 8> todo;
1277   for (const auto &MBB : *MF) {
1278     BBInfo &MInfo = MBBInfoMap[&MBB];
1279     for (MachineBasicBlock::const_pred_iterator PrI = MBB.pred_begin(),
1280            PrE = MBB.pred_end(); PrI != PrE; ++PrI) {
1281       BBInfo &PInfo = MBBInfoMap[*PrI];
1282       if (PInfo.addRequired(MInfo.vregsLiveIn))
1283         todo.insert(*PrI);
1284     }
1285   }
1286
1287   // Iteratively push vregsRequired to predecessors. This will converge to the
1288   // same final state regardless of DenseSet iteration order.
1289   while (!todo.empty()) {
1290     const MachineBasicBlock *MBB = *todo.begin();
1291     todo.erase(MBB);
1292     BBInfo &MInfo = MBBInfoMap[MBB];
1293     for (MachineBasicBlock::const_pred_iterator PrI = MBB->pred_begin(),
1294            PrE = MBB->pred_end(); PrI != PrE; ++PrI) {
1295       if (*PrI == MBB)
1296         continue;
1297       BBInfo &SInfo = MBBInfoMap[*PrI];
1298       if (SInfo.addRequired(MInfo.vregsRequired))
1299         todo.insert(*PrI);
1300     }
1301   }
1302 }
1303
1304 // Check PHI instructions at the beginning of MBB. It is assumed that
1305 // calcRegsPassed has been run so BBInfo::isLiveOut is valid.
1306 void MachineVerifier::checkPHIOps(const MachineBasicBlock *MBB) {
1307   SmallPtrSet<const MachineBasicBlock*, 8> seen;
1308   for (const auto &BBI : *MBB) {
1309     if (!BBI.isPHI())
1310       break;
1311     seen.clear();
1312
1313     for (unsigned i = 1, e = BBI.getNumOperands(); i != e; i += 2) {
1314       unsigned Reg = BBI.getOperand(i).getReg();
1315       const MachineBasicBlock *Pre = BBI.getOperand(i + 1).getMBB();
1316       if (!Pre->isSuccessor(MBB))
1317         continue;
1318       seen.insert(Pre);
1319       BBInfo &PrInfo = MBBInfoMap[Pre];
1320       if (PrInfo.reachable && !PrInfo.isLiveOut(Reg))
1321         report("PHI operand is not live-out from predecessor",
1322                &BBI.getOperand(i), i);
1323     }
1324
1325     // Did we see all predecessors?
1326     for (MachineBasicBlock::const_pred_iterator PrI = MBB->pred_begin(),
1327            PrE = MBB->pred_end(); PrI != PrE; ++PrI) {
1328       if (!seen.count(*PrI)) {
1329         report("Missing PHI operand", &BBI);
1330         errs() << "BB#" << (*PrI)->getNumber()
1331             << " is a predecessor according to the CFG.\n";
1332       }
1333     }
1334   }
1335 }
1336
1337 void MachineVerifier::visitMachineFunctionAfter() {
1338   calcRegsPassed();
1339
1340   for (const auto &MBB : *MF) {
1341     BBInfo &MInfo = MBBInfoMap[&MBB];
1342
1343     // Skip unreachable MBBs.
1344     if (!MInfo.reachable)
1345       continue;
1346
1347     checkPHIOps(&MBB);
1348   }
1349
1350   // Now check liveness info if available
1351   calcRegsRequired();
1352
1353   // Check for killed virtual registers that should be live out.
1354   for (const auto &MBB : *MF) {
1355     BBInfo &MInfo = MBBInfoMap[&MBB];
1356     for (RegSet::iterator
1357          I = MInfo.vregsRequired.begin(), E = MInfo.vregsRequired.end(); I != E;
1358          ++I)
1359       if (MInfo.regsKilled.count(*I)) {
1360         report("Virtual register killed in block, but needed live out.", &MBB);
1361         errs() << "Virtual register " << PrintReg(*I)
1362             << " is used after the block.\n";
1363       }
1364   }
1365
1366   if (!MF->empty()) {
1367     BBInfo &MInfo = MBBInfoMap[&MF->front()];
1368     for (RegSet::iterator
1369          I = MInfo.vregsRequired.begin(), E = MInfo.vregsRequired.end(); I != E;
1370          ++I)
1371       report("Virtual register def doesn't dominate all uses.",
1372              MRI->getVRegDef(*I));
1373   }
1374
1375   if (LiveVars)
1376     verifyLiveVariables();
1377   if (LiveInts)
1378     verifyLiveIntervals();
1379 }
1380
1381 void MachineVerifier::verifyLiveVariables() {
1382   assert(LiveVars && "Don't call verifyLiveVariables without LiveVars");
1383   for (unsigned i = 0, e = MRI->getNumVirtRegs(); i != e; ++i) {
1384     unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
1385     LiveVariables::VarInfo &VI = LiveVars->getVarInfo(Reg);
1386     for (const auto &MBB : *MF) {
1387       BBInfo &MInfo = MBBInfoMap[&MBB];
1388
1389       // Our vregsRequired should be identical to LiveVariables' AliveBlocks
1390       if (MInfo.vregsRequired.count(Reg)) {
1391         if (!VI.AliveBlocks.test(MBB.getNumber())) {
1392           report("LiveVariables: Block missing from AliveBlocks", &MBB);
1393           errs() << "Virtual register " << PrintReg(Reg)
1394               << " must be live through the block.\n";
1395         }
1396       } else {
1397         if (VI.AliveBlocks.test(MBB.getNumber())) {
1398           report("LiveVariables: Block should not be in AliveBlocks", &MBB);
1399           errs() << "Virtual register " << PrintReg(Reg)
1400               << " is not needed live through the block.\n";
1401         }
1402       }
1403     }
1404   }
1405 }
1406
1407 void MachineVerifier::verifyLiveIntervals() {
1408   assert(LiveInts && "Don't call verifyLiveIntervals without LiveInts");
1409   for (unsigned i = 0, e = MRI->getNumVirtRegs(); i != e; ++i) {
1410     unsigned Reg = TargetRegisterInfo::index2VirtReg(i);
1411
1412     // Spilling and splitting may leave unused registers around. Skip them.
1413     if (MRI->reg_nodbg_empty(Reg))
1414       continue;
1415
1416     if (!LiveInts->hasInterval(Reg)) {
1417       report("Missing live interval for virtual register", MF);
1418       errs() << PrintReg(Reg, TRI) << " still has defs or uses\n";
1419       continue;
1420     }
1421
1422     const LiveInterval &LI = LiveInts->getInterval(Reg);
1423     assert(Reg == LI.reg && "Invalid reg to interval mapping");
1424     verifyLiveInterval(LI);
1425   }
1426
1427   // Verify all the cached regunit intervals.
1428   for (unsigned i = 0, e = TRI->getNumRegUnits(); i != e; ++i)
1429     if (const LiveRange *LR = LiveInts->getCachedRegUnit(i))
1430       verifyLiveRange(*LR, i);
1431 }
1432
1433 void MachineVerifier::verifyLiveRangeValue(const LiveRange &LR,
1434                                            const VNInfo *VNI, unsigned Reg,
1435                                            LaneBitmask LaneMask) {
1436   if (VNI->isUnused())
1437     return;
1438
1439   const VNInfo *DefVNI = LR.getVNInfoAt(VNI->def);
1440
1441   if (!DefVNI) {
1442     report("Valno not live at def and not marked unused", MF, LR, Reg,
1443            LaneMask);
1444     errs() << "Valno #" << VNI->id << '\n';
1445     return;
1446   }
1447
1448   if (DefVNI != VNI) {
1449     report("Live segment at def has different valno", MF, LR, Reg, LaneMask);
1450     errs() << "Valno #" << VNI->id << " is defined at " << VNI->def
1451         << " where valno #" << DefVNI->id << " is live\n";
1452     return;
1453   }
1454
1455   const MachineBasicBlock *MBB = LiveInts->getMBBFromIndex(VNI->def);
1456   if (!MBB) {
1457     report("Invalid definition index", MF, LR, Reg, LaneMask);
1458     errs() << "Valno #" << VNI->id << " is defined at " << VNI->def
1459         << " in " << LR << '\n';
1460     return;
1461   }
1462
1463   if (VNI->isPHIDef()) {
1464     if (VNI->def != LiveInts->getMBBStartIdx(MBB)) {
1465       report("PHIDef value is not defined at MBB start", MBB, LR, Reg,
1466              LaneMask);
1467       errs() << "Valno #" << VNI->id << " is defined at " << VNI->def
1468           << ", not at the beginning of BB#" << MBB->getNumber() << '\n';
1469     }
1470     return;
1471   }
1472
1473   // Non-PHI def.
1474   const MachineInstr *MI = LiveInts->getInstructionFromIndex(VNI->def);
1475   if (!MI) {
1476     report("No instruction at def index", MBB, LR, Reg, LaneMask);
1477     errs() << "Valno #" << VNI->id << " is defined at " << VNI->def << '\n';
1478     return;
1479   }
1480
1481   if (Reg != 0) {
1482     bool hasDef = false;
1483     bool isEarlyClobber = false;
1484     for (ConstMIBundleOperands MOI(MI); MOI.isValid(); ++MOI) {
1485       if (!MOI->isReg() || !MOI->isDef())
1486         continue;
1487       if (TargetRegisterInfo::isVirtualRegister(Reg)) {
1488         if (MOI->getReg() != Reg)
1489           continue;
1490       } else {
1491         if (!TargetRegisterInfo::isPhysicalRegister(MOI->getReg()) ||
1492             !TRI->hasRegUnit(MOI->getReg(), Reg))
1493           continue;
1494       }
1495       if (LaneMask != 0 &&
1496           (TRI->getSubRegIndexLaneMask(MOI->getSubReg()) & LaneMask) == 0)
1497         continue;
1498       hasDef = true;
1499       if (MOI->isEarlyClobber())
1500         isEarlyClobber = true;
1501     }
1502
1503     if (!hasDef) {
1504       report("Defining instruction does not modify register", MI);
1505       errs() << "Valno #" << VNI->id << " in " << LR << '\n';
1506     }
1507
1508     // Early clobber defs begin at USE slots, but other defs must begin at
1509     // DEF slots.
1510     if (isEarlyClobber) {
1511       if (!VNI->def.isEarlyClobber()) {
1512         report("Early clobber def must be at an early-clobber slot", MBB, LR,
1513                Reg, LaneMask);
1514         errs() << "Valno #" << VNI->id << " is defined at " << VNI->def << '\n';
1515       }
1516     } else if (!VNI->def.isRegister()) {
1517       report("Non-PHI, non-early clobber def must be at a register slot",
1518              MBB, LR, Reg, LaneMask);
1519       errs() << "Valno #" << VNI->id << " is defined at " << VNI->def << '\n';
1520     }
1521   }
1522 }
1523
1524 void MachineVerifier::verifyLiveRangeSegment(const LiveRange &LR,
1525                                              const LiveRange::const_iterator I,
1526                                              unsigned Reg, LaneBitmask LaneMask)
1527 {
1528   const LiveRange::Segment &S = *I;
1529   const VNInfo *VNI = S.valno;
1530   assert(VNI && "Live segment has no valno");
1531
1532   if (VNI->id >= LR.getNumValNums() || VNI != LR.getValNumInfo(VNI->id)) {
1533     report("Foreign valno in live segment", MF, LR, Reg, LaneMask);
1534     errs() << S << " has a bad valno\n";
1535   }
1536
1537   if (VNI->isUnused()) {
1538     report("Live segment valno is marked unused", MF, LR, Reg, LaneMask);
1539     errs() << S << '\n';
1540   }
1541
1542   const MachineBasicBlock *MBB = LiveInts->getMBBFromIndex(S.start);
1543   if (!MBB) {
1544     report("Bad start of live segment, no basic block", MF, LR, Reg, LaneMask);
1545     errs() << S << '\n';
1546     return;
1547   }
1548   SlotIndex MBBStartIdx = LiveInts->getMBBStartIdx(MBB);
1549   if (S.start != MBBStartIdx && S.start != VNI->def) {
1550     report("Live segment must begin at MBB entry or valno def", MBB, LR, Reg,
1551            LaneMask);
1552     errs() << S << '\n';
1553   }
1554
1555   const MachineBasicBlock *EndMBB =
1556     LiveInts->getMBBFromIndex(S.end.getPrevSlot());
1557   if (!EndMBB) {
1558     report("Bad end of live segment, no basic block", MF, LR, Reg, LaneMask);
1559     errs() << S << '\n';
1560     return;
1561   }
1562
1563   // No more checks for live-out segments.
1564   if (S.end == LiveInts->getMBBEndIdx(EndMBB))
1565     return;
1566
1567   // RegUnit intervals are allowed dead phis.
1568   if (!TargetRegisterInfo::isVirtualRegister(Reg) && VNI->isPHIDef() &&
1569       S.start == VNI->def && S.end == VNI->def.getDeadSlot())
1570     return;
1571
1572   // The live segment is ending inside EndMBB
1573   const MachineInstr *MI =
1574     LiveInts->getInstructionFromIndex(S.end.getPrevSlot());
1575   if (!MI) {
1576     report("Live segment doesn't end at a valid instruction", EndMBB, LR, Reg,
1577            LaneMask);
1578     errs() << S << '\n';
1579     return;
1580   }
1581
1582   // The block slot must refer to a basic block boundary.
1583   if (S.end.isBlock()) {
1584     report("Live segment ends at B slot of an instruction", EndMBB, LR, Reg,
1585            LaneMask);
1586     errs() << S << '\n';
1587   }
1588
1589   if (S.end.isDead()) {
1590     // Segment ends on the dead slot.
1591     // That means there must be a dead def.
1592     if (!SlotIndex::isSameInstr(S.start, S.end)) {
1593       report("Live segment ending at dead slot spans instructions", EndMBB, LR,
1594              Reg, LaneMask);
1595       errs() << S << '\n';
1596     }
1597   }
1598
1599   // A live segment can only end at an early-clobber slot if it is being
1600   // redefined by an early-clobber def.
1601   if (S.end.isEarlyClobber()) {
1602     if (I+1 == LR.end() || (I+1)->start != S.end) {
1603       report("Live segment ending at early clobber slot must be "
1604              "redefined by an EC def in the same instruction", EndMBB, LR, Reg,
1605              LaneMask);
1606       errs() << S << '\n';
1607     }
1608   }
1609
1610   // The following checks only apply to virtual registers. Physreg liveness
1611   // is too weird to check.
1612   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
1613     // A live segment can end with either a redefinition, a kill flag on a
1614     // use, or a dead flag on a def.
1615     bool hasRead = false;
1616     bool hasSubRegDef = false;
1617     for (ConstMIBundleOperands MOI(MI); MOI.isValid(); ++MOI) {
1618       if (!MOI->isReg() || MOI->getReg() != Reg)
1619         continue;
1620       if (LaneMask != 0 &&
1621           (LaneMask & TRI->getSubRegIndexLaneMask(MOI->getSubReg())) == 0)
1622         continue;
1623       if (MOI->isDef() && MOI->getSubReg() != 0)
1624         hasSubRegDef = true;
1625       if (MOI->readsReg())
1626         hasRead = true;
1627     }
1628     if (!S.end.isDead()) {
1629       if (!hasRead) {
1630         // When tracking subregister liveness, the main range must start new
1631         // values on partial register writes, even if there is no read.
1632         if (!MRI->shouldTrackSubRegLiveness(Reg) || LaneMask != 0 ||
1633             !hasSubRegDef) {
1634           report("Instruction ending live segment doesn't read the register",
1635                  MI);
1636           errs() << S << " in " << LR << '\n';
1637         }
1638       }
1639     }
1640   }
1641
1642   // Now check all the basic blocks in this live segment.
1643   MachineFunction::const_iterator MFI = MBB->getIterator();
1644   // Is this live segment the beginning of a non-PHIDef VN?
1645   if (S.start == VNI->def && !VNI->isPHIDef()) {
1646     // Not live-in to any blocks.
1647     if (MBB == EndMBB)
1648       return;
1649     // Skip this block.
1650     ++MFI;
1651   }
1652   for (;;) {
1653     assert(LiveInts->isLiveInToMBB(LR, &*MFI));
1654     // We don't know how to track physregs into a landing pad.
1655     if (!TargetRegisterInfo::isVirtualRegister(Reg) &&
1656         MFI->isEHPad()) {
1657       if (&*MFI == EndMBB)
1658         break;
1659       ++MFI;
1660       continue;
1661     }
1662
1663     // Is VNI a PHI-def in the current block?
1664     bool IsPHI = VNI->isPHIDef() &&
1665       VNI->def == LiveInts->getMBBStartIdx(&*MFI);
1666
1667     // Check that VNI is live-out of all predecessors.
1668     for (MachineBasicBlock::const_pred_iterator PI = MFI->pred_begin(),
1669          PE = MFI->pred_end(); PI != PE; ++PI) {
1670       SlotIndex PEnd = LiveInts->getMBBEndIdx(*PI);
1671       const VNInfo *PVNI = LR.getVNInfoBefore(PEnd);
1672
1673       // All predecessors must have a live-out value.
1674       if (!PVNI) {
1675         report("Register not marked live out of predecessor", *PI, LR, Reg,
1676                LaneMask);
1677         errs() << "Valno #" << VNI->id << " live into BB#" << MFI->getNumber()
1678                << '@' << LiveInts->getMBBStartIdx(&*MFI) << ", not live before "
1679                << PEnd << '\n';
1680         continue;
1681       }
1682
1683       // Only PHI-defs can take different predecessor values.
1684       if (!IsPHI && PVNI != VNI) {
1685         report("Different value live out of predecessor", *PI, LR, Reg,
1686                LaneMask);
1687         errs() << "Valno #" << PVNI->id << " live out of BB#"
1688                << (*PI)->getNumber() << '@' << PEnd << "\nValno #" << VNI->id
1689                << " live into BB#" << MFI->getNumber() << '@'
1690                << LiveInts->getMBBStartIdx(&*MFI) << '\n';
1691       }
1692     }
1693     if (&*MFI == EndMBB)
1694       break;
1695     ++MFI;
1696   }
1697 }
1698
1699 void MachineVerifier::verifyLiveRange(const LiveRange &LR, unsigned Reg,
1700                                       LaneBitmask LaneMask) {
1701   for (const VNInfo *VNI : LR.valnos)
1702     verifyLiveRangeValue(LR, VNI, Reg, LaneMask);
1703
1704   for (LiveRange::const_iterator I = LR.begin(), E = LR.end(); I != E; ++I)
1705     verifyLiveRangeSegment(LR, I, Reg, LaneMask);
1706 }
1707
1708 void MachineVerifier::verifyLiveInterval(const LiveInterval &LI) {
1709   unsigned Reg = LI.reg;
1710   assert(TargetRegisterInfo::isVirtualRegister(Reg));
1711   verifyLiveRange(LI, Reg);
1712
1713   LaneBitmask Mask = 0;
1714   LaneBitmask MaxMask = MRI->getMaxLaneMaskForVReg(Reg);
1715   for (const LiveInterval::SubRange &SR : LI.subranges()) {
1716     if ((Mask & SR.LaneMask) != 0)
1717       report("Lane masks of sub ranges overlap in live interval", MF, LI);
1718     if ((SR.LaneMask & ~MaxMask) != 0)
1719       report("Subrange lanemask is invalid", MF, LI);
1720     if (SR.empty())
1721       report("Subrange must not be empty", MF, SR, LI.reg, SR.LaneMask);
1722     Mask |= SR.LaneMask;
1723     verifyLiveRange(SR, LI.reg, SR.LaneMask);
1724     if (!LI.covers(SR))
1725       report("A Subrange is not covered by the main range", MF, LI);
1726   }
1727
1728   // Check the LI only has one connected component.
1729   ConnectedVNInfoEqClasses ConEQ(*LiveInts);
1730   unsigned NumComp = ConEQ.Classify(&LI);
1731   if (NumComp > 1) {
1732     report("Multiple connected components in live interval", MF, LI);
1733     for (unsigned comp = 0; comp != NumComp; ++comp) {
1734       errs() << comp << ": valnos";
1735       for (LiveInterval::const_vni_iterator I = LI.vni_begin(),
1736            E = LI.vni_end(); I!=E; ++I)
1737         if (comp == ConEQ.getEqClass(*I))
1738           errs() << ' ' << (*I)->id;
1739       errs() << '\n';
1740     }
1741   }
1742 }
1743
1744 namespace {
1745   // FrameSetup and FrameDestroy can have zero adjustment, so using a single
1746   // integer, we can't tell whether it is a FrameSetup or FrameDestroy if the
1747   // value is zero.
1748   // We use a bool plus an integer to capture the stack state.
1749   struct StackStateOfBB {
1750     StackStateOfBB() : EntryValue(0), ExitValue(0), EntryIsSetup(false),
1751       ExitIsSetup(false) { }
1752     StackStateOfBB(int EntryVal, int ExitVal, bool EntrySetup, bool ExitSetup) :
1753       EntryValue(EntryVal), ExitValue(ExitVal), EntryIsSetup(EntrySetup),
1754       ExitIsSetup(ExitSetup) { }
1755     // Can be negative, which means we are setting up a frame.
1756     int EntryValue;
1757     int ExitValue;
1758     bool EntryIsSetup;
1759     bool ExitIsSetup;
1760   };
1761 }
1762
1763 /// Make sure on every path through the CFG, a FrameSetup <n> is always followed
1764 /// by a FrameDestroy <n>, stack adjustments are identical on all
1765 /// CFG edges to a merge point, and frame is destroyed at end of a return block.
1766 void MachineVerifier::verifyStackFrame() {
1767   unsigned FrameSetupOpcode   = TII->getCallFrameSetupOpcode();
1768   unsigned FrameDestroyOpcode = TII->getCallFrameDestroyOpcode();
1769
1770   SmallVector<StackStateOfBB, 8> SPState;
1771   SPState.resize(MF->getNumBlockIDs());
1772   SmallPtrSet<const MachineBasicBlock*, 8> Reachable;
1773
1774   // Visit the MBBs in DFS order.
1775   for (df_ext_iterator<const MachineFunction*,
1776                        SmallPtrSet<const MachineBasicBlock*, 8> >
1777        DFI = df_ext_begin(MF, Reachable), DFE = df_ext_end(MF, Reachable);
1778        DFI != DFE; ++DFI) {
1779     const MachineBasicBlock *MBB = *DFI;
1780
1781     StackStateOfBB BBState;
1782     // Check the exit state of the DFS stack predecessor.
1783     if (DFI.getPathLength() >= 2) {
1784       const MachineBasicBlock *StackPred = DFI.getPath(DFI.getPathLength() - 2);
1785       assert(Reachable.count(StackPred) &&
1786              "DFS stack predecessor is already visited.\n");
1787       BBState.EntryValue = SPState[StackPred->getNumber()].ExitValue;
1788       BBState.EntryIsSetup = SPState[StackPred->getNumber()].ExitIsSetup;
1789       BBState.ExitValue = BBState.EntryValue;
1790       BBState.ExitIsSetup = BBState.EntryIsSetup;
1791     }
1792
1793     // Update stack state by checking contents of MBB.
1794     for (const auto &I : *MBB) {
1795       if (I.getOpcode() == FrameSetupOpcode) {
1796         // The first operand of a FrameOpcode should be i32.
1797         int Size = I.getOperand(0).getImm();
1798         assert(Size >= 0 &&
1799           "Value should be non-negative in FrameSetup and FrameDestroy.\n");
1800
1801         if (BBState.ExitIsSetup)
1802           report("FrameSetup is after another FrameSetup", &I);
1803         BBState.ExitValue -= Size;
1804         BBState.ExitIsSetup = true;
1805       }
1806
1807       if (I.getOpcode() == FrameDestroyOpcode) {
1808         // The first operand of a FrameOpcode should be i32.
1809         int Size = I.getOperand(0).getImm();
1810         assert(Size >= 0 &&
1811           "Value should be non-negative in FrameSetup and FrameDestroy.\n");
1812
1813         if (!BBState.ExitIsSetup)
1814           report("FrameDestroy is not after a FrameSetup", &I);
1815         int AbsSPAdj = BBState.ExitValue < 0 ? -BBState.ExitValue :
1816                                                BBState.ExitValue;
1817         if (BBState.ExitIsSetup && AbsSPAdj != Size) {
1818           report("FrameDestroy <n> is after FrameSetup <m>", &I);
1819           errs() << "FrameDestroy <" << Size << "> is after FrameSetup <"
1820               << AbsSPAdj << ">.\n";
1821         }
1822         BBState.ExitValue += Size;
1823         BBState.ExitIsSetup = false;
1824       }
1825     }
1826     SPState[MBB->getNumber()] = BBState;
1827
1828     // Make sure the exit state of any predecessor is consistent with the entry
1829     // state.
1830     for (MachineBasicBlock::const_pred_iterator I = MBB->pred_begin(),
1831          E = MBB->pred_end(); I != E; ++I) {
1832       if (Reachable.count(*I) &&
1833           (SPState[(*I)->getNumber()].ExitValue != BBState.EntryValue ||
1834            SPState[(*I)->getNumber()].ExitIsSetup != BBState.EntryIsSetup)) {
1835         report("The exit stack state of a predecessor is inconsistent.", MBB);
1836         errs() << "Predecessor BB#" << (*I)->getNumber() << " has exit state ("
1837             << SPState[(*I)->getNumber()].ExitValue << ", "
1838             << SPState[(*I)->getNumber()].ExitIsSetup
1839             << "), while BB#" << MBB->getNumber() << " has entry state ("
1840             << BBState.EntryValue << ", " << BBState.EntryIsSetup << ").\n";
1841       }
1842     }
1843
1844     // Make sure the entry state of any successor is consistent with the exit
1845     // state.
1846     for (MachineBasicBlock::const_succ_iterator I = MBB->succ_begin(),
1847          E = MBB->succ_end(); I != E; ++I) {
1848       if (Reachable.count(*I) &&
1849           (SPState[(*I)->getNumber()].EntryValue != BBState.ExitValue ||
1850            SPState[(*I)->getNumber()].EntryIsSetup != BBState.ExitIsSetup)) {
1851         report("The entry stack state of a successor is inconsistent.", MBB);
1852         errs() << "Successor BB#" << (*I)->getNumber() << " has entry state ("
1853             << SPState[(*I)->getNumber()].EntryValue << ", "
1854             << SPState[(*I)->getNumber()].EntryIsSetup
1855             << "), while BB#" << MBB->getNumber() << " has exit state ("
1856             << BBState.ExitValue << ", " << BBState.ExitIsSetup << ").\n";
1857       }
1858     }
1859
1860     // Make sure a basic block with return ends with zero stack adjustment.
1861     if (!MBB->empty() && MBB->back().isReturn()) {
1862       if (BBState.ExitIsSetup)
1863         report("A return block ends with a FrameSetup.", MBB);
1864       if (BBState.ExitValue)
1865         report("A return block ends with a nonzero stack adjustment.", MBB);
1866     }
1867   }
1868 }