lib/CodeGen/MachineScheduler.cpp

   1 //===- MachineScheduler.cpp - Machine Instruction Scheduler ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // MachineScheduler schedules machine instructions after phi elimination. It
  11 // preserves LiveIntervals so it can be invoked before register allocation.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "llvm/CodeGen/MachineScheduler.h"
  16 #include "llvm/ADT/PriorityQueue.h"
  17 #include "llvm/Analysis/AliasAnalysis.h"
  18 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  19 #include "llvm/CodeGen/MachineDominators.h"
  20 #include "llvm/CodeGen/MachineLoopInfo.h"
  21 #include "llvm/CodeGen/MachineRegisterInfo.h"
  22 #include "llvm/CodeGen/Passes.h"
  23 #include "llvm/CodeGen/RegisterClassInfo.h"
  24 #include "llvm/CodeGen/ScheduleDFS.h"
  25 #include "llvm/CodeGen/ScheduleHazardRecognizer.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Support/Debug.h"
  28 #include "llvm/Support/ErrorHandling.h"
  29 #include "llvm/Support/GraphWriter.h"
  30 #include "llvm/Support/raw_ostream.h"
  31 #include "llvm/Target/TargetInstrInfo.h"
  32 #include <queue>
  33
  34 using namespace llvm;
  35
  36 #define DEBUG_TYPE "misched"
  37
  38 namespace llvm {
  39 cl::opt<bool> ForceTopDown("misched-topdown", cl::Hidden,
  40                            cl::desc("Force top-down list scheduling"));
  41 cl::opt<bool> ForceBottomUp("misched-bottomup", cl::Hidden,
  42                             cl::desc("Force bottom-up list scheduling"));
  43 }
  44
  45 #ifndef NDEBUG
  46 static cl::opt<bool> ViewMISchedDAGs("view-misched-dags", cl::Hidden,
  47   cl::desc("Pop up a window to show MISched dags after they are processed"));
  48
  49 static cl::opt<unsigned> MISchedCutoff("misched-cutoff", cl::Hidden,
  50   cl::desc("Stop scheduling after N instructions"), cl::init(~0U));
  51
  52 static cl::opt<std::string> SchedOnlyFunc("misched-only-func", cl::Hidden,
  53   cl::desc("Only schedule this function"));
  54 static cl::opt<unsigned> SchedOnlyBlock("misched-only-block", cl::Hidden,
  55   cl::desc("Only schedule this MBB#"));
  56 #else
  57 static bool ViewMISchedDAGs = false;
  58 #endif // NDEBUG
  59
  60 static cl::opt<bool> EnableRegPressure("misched-regpressure", cl::Hidden,
  61   cl::desc("Enable register pressure scheduling."), cl::init(true));
  62
  63 static cl::opt<bool> EnableCyclicPath("misched-cyclicpath", cl::Hidden,
  64   cl::desc("Enable cyclic critical path analysis."), cl::init(true));
  65
  66 static cl::opt<bool> EnableLoadCluster("misched-cluster", cl::Hidden,
  67   cl::desc("Enable load clustering."), cl::init(true));
  68
  69 // Experimental heuristics
  70 static cl::opt<bool> EnableMacroFusion("misched-fusion", cl::Hidden,
  71   cl::desc("Enable scheduling for macro fusion."), cl::init(true));
  72
  73 static cl::opt<bool> VerifyScheduling("verify-misched", cl::Hidden,
  74   cl::desc("Verify machine instrs before and after machine scheduling"));
  75
  76 // DAG subtrees must have at least this many nodes.
  77 static const unsigned MinSubtreeSize = 8;
  78
  79 // Pin the vtables to this file.
  80 void MachineSchedStrategy::anchor() {}
  81 void ScheduleDAGMutation::anchor() {}
  82
  83 //===----------------------------------------------------------------------===//
  84 // Machine Instruction Scheduling Pass and Registry
  85 //===----------------------------------------------------------------------===//
  86
  87 MachineSchedContext::MachineSchedContext():
  88     MF(nullptr), MLI(nullptr), MDT(nullptr), PassConfig(nullptr), AA(nullptr), LIS(nullptr) {
  89   RegClassInfo = new RegisterClassInfo();
  90 }
  91
  92 MachineSchedContext::~MachineSchedContext() {
  93   delete RegClassInfo;
  94 }
  95
  96 namespace {
  97 /// Base class for a machine scheduler class that can run at any point.
  98 class MachineSchedulerBase : public MachineSchedContext,
  99                              public MachineFunctionPass {
 100 public:
 101   MachineSchedulerBase(char &ID): MachineFunctionPass(ID) {}
 102
 103   void print(raw_ostream &O, const Module* = nullptr) const override;
 104
 105 protected:
 106   void scheduleRegions(ScheduleDAGInstrs &Scheduler);
 107 };
 108
 109 /// MachineScheduler runs after coalescing and before register allocation.
 110 class MachineScheduler : public MachineSchedulerBase {
 111 public:
 112   MachineScheduler();
 113
 114   void getAnalysisUsage(AnalysisUsage &AU) const override;
 115
 116   bool runOnMachineFunction(MachineFunction&) override;
 117
 118   static char ID; // Class identification, replacement for typeinfo
 119
 120 protected:
 121   ScheduleDAGInstrs *createMachineScheduler();
 122 };
 123
 124 /// PostMachineScheduler runs after shortly before code emission.
 125 class PostMachineScheduler : public MachineSchedulerBase {
 126 public:
 127   PostMachineScheduler();
 128
 129   void getAnalysisUsage(AnalysisUsage &AU) const override;
 130
 131   bool runOnMachineFunction(MachineFunction&) override;
 132
 133   static char ID; // Class identification, replacement for typeinfo
 134
 135 protected:
 136   ScheduleDAGInstrs *createPostMachineScheduler();
 137 };
 138 } // namespace
 139
 140 char MachineScheduler::ID = 0;
 141
 142 char &llvm::MachineSchedulerID = MachineScheduler::ID;
 143
 144 INITIALIZE_PASS_BEGIN(MachineScheduler, "misched",
 145                       "Machine Instruction Scheduler", false, false)
 146 INITIALIZE_AG_DEPENDENCY(AliasAnalysis)
 147 INITIALIZE_PASS_DEPENDENCY(SlotIndexes)
 148 INITIALIZE_PASS_DEPENDENCY(LiveIntervals)
 149 INITIALIZE_PASS_END(MachineScheduler, "misched",
 150                     "Machine Instruction Scheduler", false, false)
 151
 152 MachineScheduler::MachineScheduler()
 153 : MachineSchedulerBase(ID) {
 154   initializeMachineSchedulerPass(*PassRegistry::getPassRegistry());
 155 }
 156
 157 void MachineScheduler::getAnalysisUsage(AnalysisUsage &AU) const {
 158   AU.setPreservesCFG();
 159   AU.addRequiredID(MachineDominatorsID);
 160   AU.addRequired<MachineLoopInfo>();
 161   AU.addRequired<AliasAnalysis>();
 162   AU.addRequired<TargetPassConfig>();
 163   AU.addRequired<SlotIndexes>();
 164   AU.addPreserved<SlotIndexes>();
 165   AU.addRequired<LiveIntervals>();
 166   AU.addPreserved<LiveIntervals>();
 167   MachineFunctionPass::getAnalysisUsage(AU);
 168 }
 169
 170 char PostMachineScheduler::ID = 0;
 171
 172 char &llvm::PostMachineSchedulerID = PostMachineScheduler::ID;
 173
 174 INITIALIZE_PASS(PostMachineScheduler, "postmisched",
 175                 "PostRA Machine Instruction Scheduler", false, false)
 176
 177 PostMachineScheduler::PostMachineScheduler()
 178 : MachineSchedulerBase(ID) {
 179   initializePostMachineSchedulerPass(*PassRegistry::getPassRegistry());
 180 }
 181
 182 void PostMachineScheduler::getAnalysisUsage(AnalysisUsage &AU) const {
 183   AU.setPreservesCFG();
 184   AU.addRequiredID(MachineDominatorsID);
 185   AU.addRequired<MachineLoopInfo>();
 186   AU.addRequired<TargetPassConfig>();
 187   MachineFunctionPass::getAnalysisUsage(AU);
 188 }
 189
 190 MachinePassRegistry MachineSchedRegistry::Registry;
 191
 192 /// A dummy default scheduler factory indicates whether the scheduler
 193 /// is overridden on the command line.
 194 static ScheduleDAGInstrs *useDefaultMachineSched(MachineSchedContext *C) {
 195   return nullptr;
 196 }
 197
 198 /// MachineSchedOpt allows command line selection of the scheduler.
 199 static cl::opt<MachineSchedRegistry::ScheduleDAGCtor, false,
 200                RegisterPassParser<MachineSchedRegistry> >
 201 MachineSchedOpt("misched",
 202                 cl::init(&useDefaultMachineSched), cl::Hidden,
 203                 cl::desc("Machine instruction scheduler to use"));
 204
 205 static MachineSchedRegistry
 206 DefaultSchedRegistry("default", "Use the target's default scheduler choice.",
 207                      useDefaultMachineSched);
 208
 209 /// Forward declare the standard machine scheduler. This will be used as the
 210 /// default scheduler if the target does not set a default.
 211 static ScheduleDAGInstrs *createGenericSchedLive(MachineSchedContext *C);
 212 static ScheduleDAGInstrs *createGenericSchedPostRA(MachineSchedContext *C);
 213
 214 /// Decrement this iterator until reaching the top or a non-debug instr.
 215 static MachineBasicBlock::const_iterator
 216 priorNonDebug(MachineBasicBlock::const_iterator I,
 217               MachineBasicBlock::const_iterator Beg) {
 218   assert(I != Beg && "reached the top of the region, cannot decrement");
 219   while (--I != Beg) {
 220     if (!I->isDebugValue())
 221       break;
 222   }
 223   return I;
 224 }
 225
 226 /// Non-const version.
 227 static MachineBasicBlock::iterator
 228 priorNonDebug(MachineBasicBlock::iterator I,
 229               MachineBasicBlock::const_iterator Beg) {
 230   return const_cast<MachineInstr*>(
 231     &*priorNonDebug(MachineBasicBlock::const_iterator(I), Beg));
 232 }
 233
 234 /// If this iterator is a debug value, increment until reaching the End or a
 235 /// non-debug instruction.
 236 static MachineBasicBlock::const_iterator
 237 nextIfDebug(MachineBasicBlock::const_iterator I,
 238             MachineBasicBlock::const_iterator End) {
 239   for(; I != End; ++I) {
 240     if (!I->isDebugValue())
 241       break;
 242   }
 243   return I;
 244 }
 245
 246 /// Non-const version.
 247 static MachineBasicBlock::iterator
 248 nextIfDebug(MachineBasicBlock::iterator I,
 249             MachineBasicBlock::const_iterator End) {
 250   // Cast the return value to nonconst MachineInstr, then cast to an
 251   // instr_iterator, which does not check for null, finally return a
 252   // bundle_iterator.
 253   return MachineBasicBlock::instr_iterator(
 254     const_cast<MachineInstr*>(
 255       &*nextIfDebug(MachineBasicBlock::const_iterator(I), End)));
 256 }
 257
 258 /// Instantiate a ScheduleDAGInstrs that will be owned by the caller.
 259 ScheduleDAGInstrs *MachineScheduler::createMachineScheduler() {
 260   // Select the scheduler, or set the default.
 261   MachineSchedRegistry::ScheduleDAGCtor Ctor = MachineSchedOpt;
 262   if (Ctor != useDefaultMachineSched)
 263     return Ctor(this);
 264
 265   // Get the default scheduler set by the target for this function.
 266   ScheduleDAGInstrs *Scheduler = PassConfig->createMachineScheduler(this);
 267   if (Scheduler)
 268     return Scheduler;
 269
 270   // Default to GenericScheduler.
 271   return createGenericSchedLive(this);
 272 }
 273
 274 /// Instantiate a ScheduleDAGInstrs for PostRA scheduling that will be owned by
 275 /// the caller. We don't have a command line option to override the postRA
 276 /// scheduler. The Target must configure it.
 277 ScheduleDAGInstrs *PostMachineScheduler::createPostMachineScheduler() {
 278   // Get the postRA scheduler set by the target for this function.
 279   ScheduleDAGInstrs *Scheduler = PassConfig->createPostMachineScheduler(this);
 280   if (Scheduler)
 281     return Scheduler;
 282
 283   // Default to GenericScheduler.
 284   return createGenericSchedPostRA(this);
 285 }
 286
 287 /// Top-level MachineScheduler pass driver.
 288 ///
 289 /// Visit blocks in function order. Divide each block into scheduling regions
 290 /// and visit them bottom-up. Visiting regions bottom-up is not required, but is
 291 /// consistent with the DAG builder, which traverses the interior of the
 292 /// scheduling regions bottom-up.
 293 ///
 294 /// This design avoids exposing scheduling boundaries to the DAG builder,
 295 /// simplifying the DAG builder's support for "special" target instructions.
 296 /// At the same time the design allows target schedulers to operate across
 297 /// scheduling boundaries, for example to bundle the boudary instructions
 298 /// without reordering them. This creates complexity, because the target
 299 /// scheduler must update the RegionBegin and RegionEnd positions cached by
 300 /// ScheduleDAGInstrs whenever adding or removing instructions. A much simpler
 301 /// design would be to split blocks at scheduling boundaries, but LLVM has a
 302 /// general bias against block splitting purely for implementation simplicity.
 303 bool MachineScheduler::runOnMachineFunction(MachineFunction &mf) {
 304   DEBUG(dbgs() << "Before MISsched:\n"; mf.print(dbgs()));
 305
 306   // Initialize the context of the pass.
 307   MF = &mf;
 308   MLI = &getAnalysis<MachineLoopInfo>();
 309   MDT = &getAnalysis<MachineDominatorTree>();
 310   PassConfig = &getAnalysis<TargetPassConfig>();
 311   AA = &getAnalysis<AliasAnalysis>();
 312
 313   LIS = &getAnalysis<LiveIntervals>();
 314
 315   if (VerifyScheduling) {
 316     DEBUG(LIS->dump());
 317     MF->verify(this, "Before machine scheduling.");
 318   }
 319   RegClassInfo->runOnMachineFunction(*MF);
 320
 321   // Instantiate the selected scheduler for this target, function, and
 322   // optimization level.
 323   std::unique_ptr<ScheduleDAGInstrs> Scheduler(createMachineScheduler());
 324   scheduleRegions(*Scheduler);
 325
 326   DEBUG(LIS->dump());
 327   if (VerifyScheduling)
 328     MF->verify(this, "After machine scheduling.");
 329   return true;
 330 }
 331
 332 bool PostMachineScheduler::runOnMachineFunction(MachineFunction &mf) {
 333   if (skipOptnoneFunction(*mf.getFunction()))
 334     return false;
 335
 336   const TargetSubtargetInfo &ST =
 337     mf.getTarget().getSubtarget<TargetSubtargetInfo>();
 338   if (!ST.enablePostMachineScheduler()) {
 339     DEBUG(dbgs() << "Subtarget disables post-MI-sched.\n");
 340     return false;
 341   }
 342   DEBUG(dbgs() << "Before post-MI-sched:\n"; mf.print(dbgs()));
 343
 344   // Initialize the context of the pass.
 345   MF = &mf;
 346   PassConfig = &getAnalysis<TargetPassConfig>();
 347
 348   if (VerifyScheduling)
 349     MF->verify(this, "Before post machine scheduling.");
 350
 351   // Instantiate the selected scheduler for this target, function, and
 352   // optimization level.
 353   std::unique_ptr<ScheduleDAGInstrs> Scheduler(createPostMachineScheduler());
 354   scheduleRegions(*Scheduler);
 355
 356   if (VerifyScheduling)
 357     MF->verify(this, "After post machine scheduling.");
 358   return true;
 359 }
 360
 361 /// Return true of the given instruction should not be included in a scheduling
 362 /// region.
 363 ///
 364 /// MachineScheduler does not currently support scheduling across calls. To
 365 /// handle calls, the DAG builder needs to be modified to create register
 366 /// anti/output dependencies on the registers clobbered by the call's regmask
 367 /// operand. In PreRA scheduling, the stack pointer adjustment already prevents
 368 /// scheduling across calls. In PostRA scheduling, we need the isCall to enforce
 369 /// the boundary, but there would be no benefit to postRA scheduling across
 370 /// calls this late anyway.
 371 static bool isSchedBoundary(MachineBasicBlock::iterator MI,
 372                             MachineBasicBlock *MBB,
 373                             MachineFunction *MF,
 374                             const TargetInstrInfo *TII,
 375                             bool IsPostRA) {
 376   return MI->isCall() || TII->isSchedulingBoundary(MI, MBB, *MF);
 377 }
 378
 379 /// Main driver for both MachineScheduler and PostMachineScheduler.
 380 void MachineSchedulerBase::scheduleRegions(ScheduleDAGInstrs &Scheduler) {
 381   const TargetInstrInfo *TII = MF->getTarget().getInstrInfo();
 382   bool IsPostRA = Scheduler.isPostRA();
 383
 384   // Visit all machine basic blocks.
 385   //
 386   // TODO: Visit blocks in global postorder or postorder within the bottom-up
 387   // loop tree. Then we can optionally compute global RegPressure.
 388   for (MachineFunction::iterator MBB = MF->begin(), MBBEnd = MF->end();
 389        MBB != MBBEnd; ++MBB) {
 390
 391     Scheduler.startBlock(MBB);
 392
 393 #ifndef NDEBUG
 394     if (SchedOnlyFunc.getNumOccurrences() && SchedOnlyFunc != MF->getName())
 395       continue;
 396     if (SchedOnlyBlock.getNumOccurrences()
 397         && (int)SchedOnlyBlock != MBB->getNumber())
 398       continue;
 399 #endif
 400
 401     // Break the block into scheduling regions [I, RegionEnd), and schedule each
 402     // region as soon as it is discovered. RegionEnd points the scheduling
 403     // boundary at the bottom of the region. The DAG does not include RegionEnd,
 404     // but the region does (i.e. the next RegionEnd is above the previous
 405     // RegionBegin). If the current block has no terminator then RegionEnd ==
 406     // MBB->end() for the bottom region.
 407     //
 408     // The Scheduler may insert instructions during either schedule() or
 409     // exitRegion(), even for empty regions. So the local iterators 'I' and
 410     // 'RegionEnd' are invalid across these calls.
 411     //
 412     // MBB::size() uses instr_iterator to count. Here we need a bundle to count
 413     // as a single instruction.
 414     unsigned RemainingInstrs = std::distance(MBB->begin(), MBB->end());
 415     for(MachineBasicBlock::iterator RegionEnd = MBB->end();
 416         RegionEnd != MBB->begin(); RegionEnd = Scheduler.begin()) {
 417
 418       // Avoid decrementing RegionEnd for blocks with no terminator.
 419       if (RegionEnd != MBB->end() ||
 420           isSchedBoundary(std::prev(RegionEnd), MBB, MF, TII, IsPostRA)) {
 421         --RegionEnd;
 422         // Count the boundary instruction.
 423         --RemainingInstrs;
 424       }
 425
 426       // The next region starts above the previous region. Look backward in the
 427       // instruction stream until we find the nearest boundary.
 428       unsigned NumRegionInstrs = 0;
 429       MachineBasicBlock::iterator I = RegionEnd;
 430       for(;I != MBB->begin(); --I, --RemainingInstrs, ++NumRegionInstrs) {
 431         if (isSchedBoundary(std::prev(I), MBB, MF, TII, IsPostRA))
 432           break;
 433       }
 434       // Notify the scheduler of the region, even if we may skip scheduling
 435       // it. Perhaps it still needs to be bundled.
 436       Scheduler.enterRegion(MBB, I, RegionEnd, NumRegionInstrs);
 437
 438       // Skip empty scheduling regions (0 or 1 schedulable instructions).
 439       if (I == RegionEnd || I == std::prev(RegionEnd)) {
 440         // Close the current region. Bundle the terminator if needed.
 441         // This invalidates 'RegionEnd' and 'I'.
 442         Scheduler.exitRegion();
 443         continue;
 444       }
 445       DEBUG(dbgs() << "********** " << ((Scheduler.isPostRA()) ? "PostRA " : "")
 446             << "MI Scheduling **********\n");
 447       DEBUG(dbgs() << MF->getName()
 448             << ":BB#" << MBB->getNumber() << " " << MBB->getName()
 449             << "\n  From: " << *I << "    To: ";
 450             if (RegionEnd != MBB->end()) dbgs() << *RegionEnd;
 451             else dbgs() << "End";
 452             dbgs() << " RegionInstrs: " << NumRegionInstrs
 453             << " Remaining: " << RemainingInstrs << "\n");
 454
 455       // Schedule a region: possibly reorder instructions.
 456       // This invalidates 'RegionEnd' and 'I'.
 457       Scheduler.schedule();
 458
 459       // Close the current region.
 460       Scheduler.exitRegion();
 461
 462       // Scheduling has invalidated the current iterator 'I'. Ask the
 463       // scheduler for the top of it's scheduled region.
 464       RegionEnd = Scheduler.begin();
 465     }
 466     assert(RemainingInstrs == 0 && "Instruction count mismatch!");
 467     Scheduler.finishBlock();
 468     if (Scheduler.isPostRA()) {
 469       // FIXME: Ideally, no further passes should rely on kill flags. However,
 470       // thumb2 size reduction is currently an exception.
 471       Scheduler.fixupKills(MBB);
 472     }
 473   }
 474   Scheduler.finalizeSchedule();
 475 }
 476
 477 void MachineSchedulerBase::print(raw_ostream &O, const Module* m) const {
 478   // unimplemented
 479 }
 480
 481 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
 482 void ReadyQueue::dump() {
 483   dbgs() << Name << ": ";
 484   for (unsigned i = 0, e = Queue.size(); i < e; ++i)
 485     dbgs() << Queue[i]->NodeNum << " ";
 486   dbgs() << "\n";
 487 }
 488 #endif
 489
 490 //===----------------------------------------------------------------------===//
 491 // ScheduleDAGMI - Basic machine instruction scheduling. This is
 492 // independent of PreRA/PostRA scheduling and involves no extra book-keeping for
 493 // virtual registers.
 494 // ===----------------------------------------------------------------------===/
 495
 496 // Provide a vtable anchor.
 497 ScheduleDAGMI::~ScheduleDAGMI() {
 498 }
 499
 500 bool ScheduleDAGMI::canAddEdge(SUnit *SuccSU, SUnit *PredSU) {
 501   return SuccSU == &ExitSU || !Topo.IsReachable(PredSU, SuccSU);
 502 }
 503
 504 bool ScheduleDAGMI::addEdge(SUnit *SuccSU, const SDep &PredDep) {
 505   if (SuccSU != &ExitSU) {
 506     // Do not use WillCreateCycle, it assumes SD scheduling.
 507     // If Pred is reachable from Succ, then the edge creates a cycle.
 508     if (Topo.IsReachable(PredDep.getSUnit(), SuccSU))
 509       return false;
 510     Topo.AddPred(SuccSU, PredDep.getSUnit());
 511   }
 512   SuccSU->addPred(PredDep, /*Required=*/!PredDep.isArtificial());
 513   // Return true regardless of whether a new edge needed to be inserted.
 514   return true;
 515 }
 516
 517 /// ReleaseSucc - Decrement the NumPredsLeft count of a successor. When
 518 /// NumPredsLeft reaches zero, release the successor node.
 519 ///
 520 /// FIXME: Adjust SuccSU height based on MinLatency.
 521 void ScheduleDAGMI::releaseSucc(SUnit *SU, SDep *SuccEdge) {
 522   SUnit *SuccSU = SuccEdge->getSUnit();
 523
 524   if (SuccEdge->isWeak()) {
 525     --SuccSU->WeakPredsLeft;
 526     if (SuccEdge->isCluster())
 527       NextClusterSucc = SuccSU;
 528     return;
 529   }
 530 #ifndef NDEBUG
 531   if (SuccSU->NumPredsLeft == 0) {
 532     dbgs() << "*** Scheduling failed! ***\n";
 533     SuccSU->dump(this);
 534     dbgs() << " has been released too many times!\n";
 535     llvm_unreachable(nullptr);
 536   }
 537 #endif
 538   // SU->TopReadyCycle was set to CurrCycle when it was scheduled. However,
 539   // CurrCycle may have advanced since then.
 540   if (SuccSU->TopReadyCycle < SU->TopReadyCycle + SuccEdge->getLatency())
 541     SuccSU->TopReadyCycle = SU->TopReadyCycle + SuccEdge->getLatency();
 542
 543   --SuccSU->NumPredsLeft;
 544   if (SuccSU->NumPredsLeft == 0 && SuccSU != &ExitSU)
 545     SchedImpl->releaseTopNode(SuccSU);
 546 }
 547
 548 /// releaseSuccessors - Call releaseSucc on each of SU's successors.
 549 void ScheduleDAGMI::releaseSuccessors(SUnit *SU) {
 550   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 551        I != E; ++I) {
 552     releaseSucc(SU, &*I);
 553   }
 554 }
 555
 556 /// ReleasePred - Decrement the NumSuccsLeft count of a predecessor. When
 557 /// NumSuccsLeft reaches zero, release the predecessor node.
 558 ///
 559 /// FIXME: Adjust PredSU height based on MinLatency.
 560 void ScheduleDAGMI::releasePred(SUnit *SU, SDep *PredEdge) {
 561   SUnit *PredSU = PredEdge->getSUnit();
 562
 563   if (PredEdge->isWeak()) {
 564     --PredSU->WeakSuccsLeft;
 565     if (PredEdge->isCluster())
 566       NextClusterPred = PredSU;
 567     return;
 568   }
 569 #ifndef NDEBUG
 570   if (PredSU->NumSuccsLeft == 0) {
 571     dbgs() << "*** Scheduling failed! ***\n";
 572     PredSU->dump(this);
 573     dbgs() << " has been released too many times!\n";
 574     llvm_unreachable(nullptr);
 575   }
 576 #endif
 577   // SU->BotReadyCycle was set to CurrCycle when it was scheduled. However,
 578   // CurrCycle may have advanced since then.
 579   if (PredSU->BotReadyCycle < SU->BotReadyCycle + PredEdge->getLatency())
 580     PredSU->BotReadyCycle = SU->BotReadyCycle + PredEdge->getLatency();
 581
 582   --PredSU->NumSuccsLeft;
 583   if (PredSU->NumSuccsLeft == 0 && PredSU != &EntrySU)
 584     SchedImpl->releaseBottomNode(PredSU);
 585 }
 586
 587 /// releasePredecessors - Call releasePred on each of SU's predecessors.
 588 void ScheduleDAGMI::releasePredecessors(SUnit *SU) {
 589   for (SUnit::pred_iterator I = SU->Preds.begin(), E = SU->Preds.end();
 590        I != E; ++I) {
 591     releasePred(SU, &*I);
 592   }
 593 }
 594
 595 /// enterRegion - Called back from MachineScheduler::runOnMachineFunction after
 596 /// crossing a scheduling boundary. [begin, end) includes all instructions in
 597 /// the region, including the boundary itself and single-instruction regions
 598 /// that don't get scheduled.
 599 void ScheduleDAGMI::enterRegion(MachineBasicBlock *bb,
 600                                      MachineBasicBlock::iterator begin,
 601                                      MachineBasicBlock::iterator end,
 602                                      unsigned regioninstrs)
 603 {
 604   ScheduleDAGInstrs::enterRegion(bb, begin, end, regioninstrs);
 605
 606   SchedImpl->initPolicy(begin, end, regioninstrs);
 607 }
 608
 609 /// This is normally called from the main scheduler loop but may also be invoked
 610 /// by the scheduling strategy to perform additional code motion.
 611 void ScheduleDAGMI::moveInstruction(
 612   MachineInstr *MI, MachineBasicBlock::iterator InsertPos) {
 613   // Advance RegionBegin if the first instruction moves down.
 614   if (&*RegionBegin == MI)
 615     ++RegionBegin;
 616
 617   // Update the instruction stream.
 618   BB->splice(InsertPos, BB, MI);
 619
 620   // Update LiveIntervals
 621   if (LIS)
 622     LIS->handleMove(MI, /*UpdateFlags=*/true);
 623
 624   // Recede RegionBegin if an instruction moves above the first.
 625   if (RegionBegin == InsertPos)
 626     RegionBegin = MI;
 627 }
 628
 629 bool ScheduleDAGMI::checkSchedLimit() {
 630 #ifndef NDEBUG
 631   if (NumInstrsScheduled == MISchedCutoff && MISchedCutoff != ~0U) {
 632     CurrentTop = CurrentBottom;
 633     return false;
 634   }
 635   ++NumInstrsScheduled;
 636 #endif
 637   return true;
 638 }
 639
 640 /// Per-region scheduling driver, called back from
 641 /// MachineScheduler::runOnMachineFunction. This is a simplified driver that
 642 /// does not consider liveness or register pressure. It is useful for PostRA
 643 /// scheduling and potentially other custom schedulers.
 644 void ScheduleDAGMI::schedule() {
 645   // Build the DAG.
 646   buildSchedGraph(AA);
 647
 648   Topo.InitDAGTopologicalSorting();
 649
 650   postprocessDAG();
 651
 652   SmallVector<SUnit*, 8> TopRoots, BotRoots;
 653   findRootsAndBiasEdges(TopRoots, BotRoots);
 654
 655   // Initialize the strategy before modifying the DAG.
 656   // This may initialize a DFSResult to be used for queue priority.
 657   SchedImpl->initialize(this);
 658
 659   DEBUG(for (unsigned su = 0, e = SUnits.size(); su != e; ++su)
 660           SUnits[su].dumpAll(this));
 661   if (ViewMISchedDAGs) viewGraph();
 662
 663   // Initialize ready queues now that the DAG and priority data are finalized.
 664   initQueues(TopRoots, BotRoots);
 665
 666   bool IsTopNode = false;
 667   while (SUnit *SU = SchedImpl->pickNode(IsTopNode)) {
 668     assert(!SU->isScheduled && "Node already scheduled");
 669     if (!checkSchedLimit())
 670       break;
 671
 672     MachineInstr *MI = SU->getInstr();
 673     if (IsTopNode) {
 674       assert(SU->isTopReady() && "node still has unscheduled dependencies");
 675       if (&*CurrentTop == MI)
 676         CurrentTop = nextIfDebug(++CurrentTop, CurrentBottom);
 677       else
 678         moveInstruction(MI, CurrentTop);
 679     }
 680     else {
 681       assert(SU->isBottomReady() && "node still has unscheduled dependencies");
 682       MachineBasicBlock::iterator priorII =
 683         priorNonDebug(CurrentBottom, CurrentTop);
 684       if (&*priorII == MI)
 685         CurrentBottom = priorII;
 686       else {
 687         if (&*CurrentTop == MI)
 688           CurrentTop = nextIfDebug(++CurrentTop, priorII);
 689         moveInstruction(MI, CurrentBottom);
 690         CurrentBottom = MI;
 691       }
 692     }
 693     // Notify the scheduling strategy before updating the DAG.
 694     // This sets the scheduled node's ReadyCycle to CurrCycle. When updateQueues
 695     // runs, it can then use the accurate ReadyCycle time to determine whether
 696     // newly released nodes can move to the readyQ.
 697     SchedImpl->schedNode(SU, IsTopNode);
 698
 699     updateQueues(SU, IsTopNode);
 700   }
 701   assert(CurrentTop == CurrentBottom && "Nonempty unscheduled zone.");
 702
 703   placeDebugValues();
 704
 705   DEBUG({
 706       unsigned BBNum = begin()->getParent()->getNumber();
 707       dbgs() << "*** Final schedule for BB#" << BBNum << " ***\n";
 708       dumpSchedule();
 709       dbgs() << '\n';
 710     });
 711 }
 712
 713 /// Apply each ScheduleDAGMutation step in order.
 714 void ScheduleDAGMI::postprocessDAG() {
 715   for (unsigned i = 0, e = Mutations.size(); i < e; ++i) {
 716     Mutations[i]->apply(this);
 717   }
 718 }
 719
 720 void ScheduleDAGMI::
 721 findRootsAndBiasEdges(SmallVectorImpl<SUnit*> &TopRoots,
 722                       SmallVectorImpl<SUnit*> &BotRoots) {
 723   for (std::vector<SUnit>::iterator
 724          I = SUnits.begin(), E = SUnits.end(); I != E; ++I) {
 725     SUnit *SU = &(*I);
 726     assert(!SU->isBoundaryNode() && "Boundary node should not be in SUnits");
 727
 728     // Order predecessors so DFSResult follows the critical path.
 729     SU->biasCriticalPath();
 730
 731     // A SUnit is ready to top schedule if it has no predecessors.
 732     if (!I->NumPredsLeft)
 733       TopRoots.push_back(SU);
 734     // A SUnit is ready to bottom schedule if it has no successors.
 735     if (!I->NumSuccsLeft)
 736       BotRoots.push_back(SU);
 737   }
 738   ExitSU.biasCriticalPath();
 739 }
 740
 741 /// Identify DAG roots and setup scheduler queues.
 742 void ScheduleDAGMI::initQueues(ArrayRef<SUnit*> TopRoots,
 743                                ArrayRef<SUnit*> BotRoots) {
 744   NextClusterSucc = nullptr;
 745   NextClusterPred = nullptr;
 746
 747   // Release all DAG roots for scheduling, not including EntrySU/ExitSU.
 748   //
 749   // Nodes with unreleased weak edges can still be roots.
 750   // Release top roots in forward order.
 751   for (SmallVectorImpl<SUnit*>::const_iterator
 752          I = TopRoots.begin(), E = TopRoots.end(); I != E; ++I) {
 753     SchedImpl->releaseTopNode(*I);
 754   }
 755   // Release bottom roots in reverse order so the higher priority nodes appear
 756   // first. This is more natural and slightly more efficient.
 757   for (SmallVectorImpl<SUnit*>::const_reverse_iterator
 758          I = BotRoots.rbegin(), E = BotRoots.rend(); I != E; ++I) {
 759     SchedImpl->releaseBottomNode(*I);
 760   }
 761
 762   releaseSuccessors(&EntrySU);
 763   releasePredecessors(&ExitSU);
 764
 765   SchedImpl->registerRoots();
 766
 767   // Advance past initial DebugValues.
 768   CurrentTop = nextIfDebug(RegionBegin, RegionEnd);
 769   CurrentBottom = RegionEnd;
 770 }
 771
 772 /// Update scheduler queues after scheduling an instruction.
 773 void ScheduleDAGMI::updateQueues(SUnit *SU, bool IsTopNode) {
 774   // Release dependent instructions for scheduling.
 775   if (IsTopNode)
 776     releaseSuccessors(SU);
 777   else
 778     releasePredecessors(SU);
 779
 780   SU->isScheduled = true;
 781 }
 782
 783 /// Reinsert any remaining debug_values, just like the PostRA scheduler.
 784 void ScheduleDAGMI::placeDebugValues() {
 785   // If first instruction was a DBG_VALUE then put it back.
 786   if (FirstDbgValue) {
 787     BB->splice(RegionBegin, BB, FirstDbgValue);
 788     RegionBegin = FirstDbgValue;
 789   }
 790
 791   for (std::vector<std::pair<MachineInstr *, MachineInstr *> >::iterator
 792          DI = DbgValues.end(), DE = DbgValues.begin(); DI != DE; --DI) {
 793     std::pair<MachineInstr *, MachineInstr *> P = *std::prev(DI);
 794     MachineInstr *DbgValue = P.first;
 795     MachineBasicBlock::iterator OrigPrevMI = P.second;
 796     if (&*RegionBegin == DbgValue)
 797       ++RegionBegin;
 798     BB->splice(++OrigPrevMI, BB, DbgValue);
 799     if (OrigPrevMI == std::prev(RegionEnd))
 800       RegionEnd = DbgValue;
 801   }
 802   DbgValues.clear();
 803   FirstDbgValue = nullptr;
 804 }
 805
 806 #if !defined(NDEBUG) || defined(LLVM_ENABLE_DUMP)
 807 void ScheduleDAGMI::dumpSchedule() const {
 808   for (MachineBasicBlock::iterator MI = begin(), ME = end(); MI != ME; ++MI) {
 809     if (SUnit *SU = getSUnit(&(*MI)))
 810       SU->dump(this);
 811     else
 812       dbgs() << "Missing SUnit\n";
 813   }
 814 }
 815 #endif
 816
 817 //===----------------------------------------------------------------------===//
 818 // ScheduleDAGMILive - Base class for MachineInstr scheduling with LiveIntervals
 819 // preservation.
 820 //===----------------------------------------------------------------------===//
 821
 822 ScheduleDAGMILive::~ScheduleDAGMILive() {
 823   delete DFSResult;
 824 }
 825
 826 /// enterRegion - Called back from MachineScheduler::runOnMachineFunction after
 827 /// crossing a scheduling boundary. [begin, end) includes all instructions in
 828 /// the region, including the boundary itself and single-instruction regions
 829 /// that don't get scheduled.
 830 void ScheduleDAGMILive::enterRegion(MachineBasicBlock *bb,
 831                                 MachineBasicBlock::iterator begin,
 832                                 MachineBasicBlock::iterator end,
 833                                 unsigned regioninstrs)
 834 {
 835   // ScheduleDAGMI initializes SchedImpl's per-region policy.
 836   ScheduleDAGMI::enterRegion(bb, begin, end, regioninstrs);
 837
 838   // For convenience remember the end of the liveness region.
 839   LiveRegionEnd = (RegionEnd == bb->end()) ? RegionEnd : std::next(RegionEnd);
 840
 841   SUPressureDiffs.clear();
 842
 843   ShouldTrackPressure = SchedImpl->shouldTrackPressure();
 844 }
 845
 846 // Setup the register pressure trackers for the top scheduled top and bottom
 847 // scheduled regions.
 848 void ScheduleDAGMILive::initRegPressure() {
 849   TopRPTracker.init(&MF, RegClassInfo, LIS, BB, RegionBegin);
 850   BotRPTracker.init(&MF, RegClassInfo, LIS, BB, LiveRegionEnd);
 851
 852   // Close the RPTracker to finalize live ins.
 853   RPTracker.closeRegion();
 854
 855   DEBUG(RPTracker.dump());
 856
 857   // Initialize the live ins and live outs.
 858   TopRPTracker.addLiveRegs(RPTracker.getPressure().LiveInRegs);
 859   BotRPTracker.addLiveRegs(RPTracker.getPressure().LiveOutRegs);
 860
 861   // Close one end of the tracker so we can call
 862   // getMaxUpward/DownwardPressureDelta before advancing across any
 863   // instructions. This converts currently live regs into live ins/outs.
 864   TopRPTracker.closeTop();
 865   BotRPTracker.closeBottom();
 866
 867   BotRPTracker.initLiveThru(RPTracker);
 868   if (!BotRPTracker.getLiveThru().empty()) {
 869     TopRPTracker.initLiveThru(BotRPTracker.getLiveThru());
 870     DEBUG(dbgs() << "Live Thru: ";
 871           dumpRegSetPressure(BotRPTracker.getLiveThru(), TRI));
 872   };
 873
 874   // For each live out vreg reduce the pressure change associated with other
 875   // uses of the same vreg below the live-out reaching def.
 876   updatePressureDiffs(RPTracker.getPressure().LiveOutRegs);
 877
 878   // Account for liveness generated by the region boundary.
 879   if (LiveRegionEnd != RegionEnd) {
 880     SmallVector<unsigned, 8> LiveUses;
 881     BotRPTracker.recede(&LiveUses);
 882     updatePressureDiffs(LiveUses);
 883   }
 884
 885   assert(BotRPTracker.getPos() == RegionEnd && "Can't find the region bottom");
 886
 887   // Cache the list of excess pressure sets in this region. This will also track
 888   // the max pressure in the scheduled code for these sets.
 889   RegionCriticalPSets.clear();
 890   const std::vector<unsigned> &RegionPressure =
 891     RPTracker.getPressure().MaxSetPressure;
 892   for (unsigned i = 0, e = RegionPressure.size(); i < e; ++i) {
 893     unsigned Limit = RegClassInfo->getRegPressureSetLimit(i);
 894     if (RegionPressure[i] > Limit) {
 895       DEBUG(dbgs() << TRI->getRegPressureSetName(i)
 896             << " Limit " << Limit
 897             << " Actual " << RegionPressure[i] << "\n");
 898       RegionCriticalPSets.push_back(PressureChange(i));
 899     }
 900   }
 901   DEBUG(dbgs() << "Excess PSets: ";
 902         for (unsigned i = 0, e = RegionCriticalPSets.size(); i != e; ++i)
 903           dbgs() << TRI->getRegPressureSetName(
 904             RegionCriticalPSets[i].getPSet()) << " ";
 905         dbgs() << "\n");
 906 }
 907
 908 void ScheduleDAGMILive::
 909 updateScheduledPressure(const SUnit *SU,
 910                         const std::vector<unsigned> &NewMaxPressure) {
 911   const PressureDiff &PDiff = getPressureDiff(SU);
 912   unsigned CritIdx = 0, CritEnd = RegionCriticalPSets.size();
 913   for (PressureDiff::const_iterator I = PDiff.begin(), E = PDiff.end();
 914        I != E; ++I) {
 915     if (!I->isValid())
 916       break;
 917     unsigned ID = I->getPSet();
 918     while (CritIdx != CritEnd && RegionCriticalPSets[CritIdx].getPSet() < ID)
 919       ++CritIdx;
 920     if (CritIdx != CritEnd && RegionCriticalPSets[CritIdx].getPSet() == ID) {
 921       if ((int)NewMaxPressure[ID] > RegionCriticalPSets[CritIdx].getUnitInc()
 922           && NewMaxPressure[ID] <= INT16_MAX)
 923         RegionCriticalPSets[CritIdx].setUnitInc(NewMaxPressure[ID]);
 924     }
 925     unsigned Limit = RegClassInfo->getRegPressureSetLimit(ID);
 926     if (NewMaxPressure[ID] >= Limit - 2) {
 927       DEBUG(dbgs() << "  " << TRI->getRegPressureSetName(ID) << ": "
 928             << NewMaxPressure[ID] << " > " << Limit << "(+ "
 929             << BotRPTracker.getLiveThru()[ID] << " livethru)\n");
 930     }
 931   }
 932 }
 933
 934 /// Update the PressureDiff array for liveness after scheduling this
 935 /// instruction.
 936 void ScheduleDAGMILive::updatePressureDiffs(ArrayRef<unsigned> LiveUses) {
 937   for (unsigned LUIdx = 0, LUEnd = LiveUses.size(); LUIdx != LUEnd; ++LUIdx) {
 938     /// FIXME: Currently assuming single-use physregs.
 939     unsigned Reg = LiveUses[LUIdx];
 940     DEBUG(dbgs() << "  LiveReg: " << PrintVRegOrUnit(Reg, TRI) << "\n");
 941     if (!TRI->isVirtualRegister(Reg))
 942       continue;
 943
 944     // This may be called before CurrentBottom has been initialized. However,
 945     // BotRPTracker must have a valid position. We want the value live into the
 946     // instruction or live out of the block, so ask for the previous
 947     // instruction's live-out.
 948     const LiveInterval &LI = LIS->getInterval(Reg);
 949     VNInfo *VNI;
 950     MachineBasicBlock::const_iterator I =
 951       nextIfDebug(BotRPTracker.getPos(), BB->end());
 952     if (I == BB->end())
 953       VNI = LI.getVNInfoBefore(LIS->getMBBEndIdx(BB));
 954     else {
 955       LiveQueryResult LRQ = LI.Query(LIS->getInstructionIndex(I));
 956       VNI = LRQ.valueIn();
 957     }
 958     // RegisterPressureTracker guarantees that readsReg is true for LiveUses.
 959     assert(VNI && "No live value at use.");
 960     for (VReg2UseMap::iterator
 961            UI = VRegUses.find(Reg); UI != VRegUses.end(); ++UI) {
 962       SUnit *SU = UI->SU;
 963       DEBUG(dbgs() << "  UpdateRegP: SU(" << SU->NodeNum << ") "
 964             << *SU->getInstr());
 965       // If this use comes before the reaching def, it cannot be a last use, so
 966       // descrease its pressure change.
 967       if (!SU->isScheduled && SU != &ExitSU) {
 968         LiveQueryResult LRQ
 969           = LI.Query(LIS->getInstructionIndex(SU->getInstr()));
 970         if (LRQ.valueIn() == VNI)
 971           getPressureDiff(SU).addPressureChange(Reg, true, &MRI);
 972       }
 973     }
 974   }
 975 }
 976
 977 /// schedule - Called back from MachineScheduler::runOnMachineFunction
 978 /// after setting up the current scheduling region. [RegionBegin, RegionEnd)
 979 /// only includes instructions that have DAG nodes, not scheduling boundaries.
 980 ///
 981 /// This is a skeletal driver, with all the functionality pushed into helpers,
 982 /// so that it can be easilly extended by experimental schedulers. Generally,
 983 /// implementing MachineSchedStrategy should be sufficient to implement a new
 984 /// scheduling algorithm. However, if a scheduler further subclasses
 985 /// ScheduleDAGMILive then it will want to override this virtual method in order
 986 /// to update any specialized state.
 987 void ScheduleDAGMILive::schedule() {
 988   buildDAGWithRegPressure();
 989
 990   Topo.InitDAGTopologicalSorting();
 991
 992   postprocessDAG();
 993
 994   SmallVector<SUnit*, 8> TopRoots, BotRoots;
 995   findRootsAndBiasEdges(TopRoots, BotRoots);
 996
 997   // Initialize the strategy before modifying the DAG.
 998   // This may initialize a DFSResult to be used for queue priority.
 999   SchedImpl->initialize(this);
1000
1001   DEBUG(for (unsigned su = 0, e = SUnits.size(); su != e; ++su)
1002           SUnits[su].dumpAll(this));
1003   if (ViewMISchedDAGs) viewGraph();
1004
1005   // Initialize ready queues now that the DAG and priority data are finalized.
1006   initQueues(TopRoots, BotRoots);
1007
1008   if (ShouldTrackPressure) {
1009     assert(TopRPTracker.getPos() == RegionBegin && "bad initial Top tracker");
1010     TopRPTracker.setPos(CurrentTop);
1011   }
1012
1013   bool IsTopNode = false;
1014   while (SUnit *SU = SchedImpl->pickNode(IsTopNode)) {
1015     assert(!SU->isScheduled && "Node already scheduled");
1016     if (!checkSchedLimit())
1017       break;
1018
1019     scheduleMI(SU, IsTopNode);
1020
1021     updateQueues(SU, IsTopNode);
1022
1023     if (DFSResult) {
1024       unsigned SubtreeID = DFSResult->getSubtreeID(SU);
1025       if (!ScheduledTrees.test(SubtreeID)) {
1026         ScheduledTrees.set(SubtreeID);
1027         DFSResult->scheduleTree(SubtreeID);
1028         SchedImpl->scheduleTree(SubtreeID);
1029       }
1030     }
1031
1032     // Notify the scheduling strategy after updating the DAG.
1033     SchedImpl->schedNode(SU, IsTopNode);
1034   }
1035   assert(CurrentTop == CurrentBottom && "Nonempty unscheduled zone.");
1036
1037   placeDebugValues();
1038
1039   DEBUG({
1040       unsigned BBNum = begin()->getParent()->getNumber();
1041       dbgs() << "*** Final schedule for BB#" << BBNum << " ***\n";
1042       dumpSchedule();
1043       dbgs() << '\n';
1044     });
1045 }
1046
1047 /// Build the DAG and setup three register pressure trackers.
1048 void ScheduleDAGMILive::buildDAGWithRegPressure() {
1049   if (!ShouldTrackPressure) {
1050     RPTracker.reset();
1051     RegionCriticalPSets.clear();
1052     buildSchedGraph(AA);
1053     return;
1054   }
1055
1056   // Initialize the register pressure tracker used by buildSchedGraph.
1057   RPTracker.init(&MF, RegClassInfo, LIS, BB, LiveRegionEnd,
1058                  /*TrackUntiedDefs=*/true);
1059
1060   // Account for liveness generate by the region boundary.
1061   if (LiveRegionEnd != RegionEnd)
1062     RPTracker.recede();
1063
1064   // Build the DAG, and compute current register pressure.
1065   buildSchedGraph(AA, &RPTracker, &SUPressureDiffs);
1066
1067   // Initialize top/bottom trackers after computing region pressure.
1068   initRegPressure();
1069 }
1070
1071 void ScheduleDAGMILive::computeDFSResult() {
1072   if (!DFSResult)
1073     DFSResult = new SchedDFSResult(/*BottomU*/true, MinSubtreeSize);
1074   DFSResult->clear();
1075   ScheduledTrees.clear();
1076   DFSResult->resize(SUnits.size());
1077   DFSResult->compute(SUnits);
1078   ScheduledTrees.resize(DFSResult->getNumSubtrees());
1079 }
1080
1081 /// Compute the max cyclic critical path through the DAG. The scheduling DAG
1082 /// only provides the critical path for single block loops. To handle loops that
1083 /// span blocks, we could use the vreg path latencies provided by
1084 /// MachineTraceMetrics instead. However, MachineTraceMetrics is not currently
1085 /// available for use in the scheduler.
1086 ///
1087 /// The cyclic path estimation identifies a def-use pair that crosses the back
1088 /// edge and considers the depth and height of the nodes. For example, consider
1089 /// the following instruction sequence where each instruction has unit latency
1090 /// and defines an epomymous virtual register:
1091 ///
1092 /// a->b(a,c)->c(b)->d(c)->exit
1093 ///
1094 /// The cyclic critical path is a two cycles: b->c->b
1095 /// The acyclic critical path is four cycles: a->b->c->d->exit
1096 /// LiveOutHeight = height(c) = len(c->d->exit) = 2
1097 /// LiveOutDepth = depth(c) + 1 = len(a->b->c) + 1 = 3
1098 /// LiveInHeight = height(b) + 1 = len(b->c->d->exit) + 1 = 4
1099 /// LiveInDepth = depth(b) = len(a->b) = 1
1100 ///
1101 /// LiveOutDepth - LiveInDepth = 3 - 1 = 2
1102 /// LiveInHeight - LiveOutHeight = 4 - 2 = 2
1103 /// CyclicCriticalPath = min(2, 2) = 2
1104 ///
1105 /// This could be relevant to PostRA scheduling, but is currently implemented
1106 /// assuming LiveIntervals.
1107 unsigned ScheduleDAGMILive::computeCyclicCriticalPath() {
1108   // This only applies to single block loop.
1109   if (!BB->isSuccessor(BB))
1110     return 0;
1111
1112   unsigned MaxCyclicLatency = 0;
1113   // Visit each live out vreg def to find def/use pairs that cross iterations.
1114   ArrayRef<unsigned> LiveOuts = RPTracker.getPressure().LiveOutRegs;
1115   for (ArrayRef<unsigned>::iterator RI = LiveOuts.begin(), RE = LiveOuts.end();
1116        RI != RE; ++RI) {
1117     unsigned Reg = *RI;
1118     if (!TRI->isVirtualRegister(Reg))
1119         continue;
1120     const LiveInterval &LI = LIS->getInterval(Reg);
1121     const VNInfo *DefVNI = LI.getVNInfoBefore(LIS->getMBBEndIdx(BB));
1122     if (!DefVNI)
1123       continue;
1124
1125     MachineInstr *DefMI = LIS->getInstructionFromIndex(DefVNI->def);
1126     const SUnit *DefSU = getSUnit(DefMI);
1127     if (!DefSU)
1128       continue;
1129
1130     unsigned LiveOutHeight = DefSU->getHeight();
1131     unsigned LiveOutDepth = DefSU->getDepth() + DefSU->Latency;
1132     // Visit all local users of the vreg def.
1133     for (VReg2UseMap::iterator
1134            UI = VRegUses.find(Reg); UI != VRegUses.end(); ++UI) {
1135       if (UI->SU == &ExitSU)
1136         continue;
1137
1138       // Only consider uses of the phi.
1139       LiveQueryResult LRQ =
1140         LI.Query(LIS->getInstructionIndex(UI->SU->getInstr()));
1141       if (!LRQ.valueIn()->isPHIDef())
1142         continue;
1143
1144       // Assume that a path spanning two iterations is a cycle, which could
1145       // overestimate in strange cases. This allows cyclic latency to be
1146       // estimated as the minimum slack of the vreg's depth or height.
1147       unsigned CyclicLatency = 0;
1148       if (LiveOutDepth > UI->SU->getDepth())
1149         CyclicLatency = LiveOutDepth - UI->SU->getDepth();
1150
1151       unsigned LiveInHeight = UI->SU->getHeight() + DefSU->Latency;
1152       if (LiveInHeight > LiveOutHeight) {
1153         if (LiveInHeight - LiveOutHeight < CyclicLatency)
1154           CyclicLatency = LiveInHeight - LiveOutHeight;
1155       }
1156       else
1157         CyclicLatency = 0;
1158
1159       DEBUG(dbgs() << "Cyclic Path: SU(" << DefSU->NodeNum << ") -> SU("
1160             << UI->SU->NodeNum << ") = " << CyclicLatency << "c\n");
1161       if (CyclicLatency > MaxCyclicLatency)
1162         MaxCyclicLatency = CyclicLatency;
1163     }
1164   }
1165   DEBUG(dbgs() << "Cyclic Critical Path: " << MaxCyclicLatency << "c\n");
1166   return MaxCyclicLatency;
1167 }
1168
1169 /// Move an instruction and update register pressure.
1170 void ScheduleDAGMILive::scheduleMI(SUnit *SU, bool IsTopNode) {
1171   // Move the instruction to its new location in the instruction stream.
1172   MachineInstr *MI = SU->getInstr();
1173
1174   if (IsTopNode) {
1175     assert(SU->isTopReady() && "node still has unscheduled dependencies");
1176     if (&*CurrentTop == MI)
1177       CurrentTop = nextIfDebug(++CurrentTop, CurrentBottom);
1178     else {
1179       moveInstruction(MI, CurrentTop);
1180       TopRPTracker.setPos(MI);
1181     }
1182
1183     if (ShouldTrackPressure) {
1184       // Update top scheduled pressure.
1185       TopRPTracker.advance();
1186       assert(TopRPTracker.getPos() == CurrentTop && "out of sync");
1187       updateScheduledPressure(SU, TopRPTracker.getPressure().MaxSetPressure);
1188     }
1189   }
1190   else {
1191     assert(SU->isBottomReady() && "node still has unscheduled dependencies");
1192     MachineBasicBlock::iterator priorII =
1193       priorNonDebug(CurrentBottom, CurrentTop);
1194     if (&*priorII == MI)
1195       CurrentBottom = priorII;
1196     else {
1197       if (&*CurrentTop == MI) {
1198         CurrentTop = nextIfDebug(++CurrentTop, priorII);
1199         TopRPTracker.setPos(CurrentTop);
1200       }
1201       moveInstruction(MI, CurrentBottom);
1202       CurrentBottom = MI;
1203     }
1204     if (ShouldTrackPressure) {
1205       // Update bottom scheduled pressure.
1206       SmallVector<unsigned, 8> LiveUses;
1207       BotRPTracker.recede(&LiveUses);
1208       assert(BotRPTracker.getPos() == CurrentBottom && "out of sync");
1209       updateScheduledPressure(SU, BotRPTracker.getPressure().MaxSetPressure);
1210       updatePressureDiffs(LiveUses);
1211     }
1212   }
1213 }
1214
1215 //===----------------------------------------------------------------------===//
1216 // LoadClusterMutation - DAG post-processing to cluster loads.
1217 //===----------------------------------------------------------------------===//
1218
1219 namespace {
1220 /// \brief Post-process the DAG to create cluster edges between neighboring
1221 /// loads.
1222 class LoadClusterMutation : public ScheduleDAGMutation {
1223   struct LoadInfo {
1224     SUnit *SU;
1225     unsigned BaseReg;
1226     unsigned Offset;
1227     LoadInfo(SUnit *su, unsigned reg, unsigned ofs)
1228       : SU(su), BaseReg(reg), Offset(ofs) {}
1229
1230     bool operator<(const LoadInfo &RHS) const {
1231       return std::tie(BaseReg, Offset) < std::tie(RHS.BaseReg, RHS.Offset);
1232     }
1233   };
1234
1235   const TargetInstrInfo *TII;
1236   const TargetRegisterInfo *TRI;
1237 public:
1238   LoadClusterMutation(const TargetInstrInfo *tii,
1239                       const TargetRegisterInfo *tri)
1240     : TII(tii), TRI(tri) {}
1241
1242   void apply(ScheduleDAGMI *DAG) override;
1243 protected:
1244   void clusterNeighboringLoads(ArrayRef<SUnit*> Loads, ScheduleDAGMI *DAG);
1245 };
1246 } // anonymous
1247
1248 void LoadClusterMutation::clusterNeighboringLoads(ArrayRef<SUnit*> Loads,
1249                                                   ScheduleDAGMI *DAG) {
1250   SmallVector<LoadClusterMutation::LoadInfo,32> LoadRecords;
1251   for (unsigned Idx = 0, End = Loads.size(); Idx != End; ++Idx) {
1252     SUnit *SU = Loads[Idx];
1253     unsigned BaseReg;
1254     unsigned Offset;
1255     if (TII->getLdStBaseRegImmOfs(SU->getInstr(), BaseReg, Offset, TRI))
1256       LoadRecords.push_back(LoadInfo(SU, BaseReg, Offset));
1257   }
1258   if (LoadRecords.size() < 2)
1259     return;
1260   std::sort(LoadRecords.begin(), LoadRecords.end());
1261   unsigned ClusterLength = 1;
1262   for (unsigned Idx = 0, End = LoadRecords.size(); Idx < (End - 1); ++Idx) {
1263     if (LoadRecords[Idx].BaseReg != LoadRecords[Idx+1].BaseReg) {
1264       ClusterLength = 1;
1265       continue;
1266     }
1267
1268     SUnit *SUa = LoadRecords[Idx].SU;
1269     SUnit *SUb = LoadRecords[Idx+1].SU;
1270     if (TII->shouldClusterLoads(SUa->getInstr(), SUb->getInstr(), ClusterLength)
1271         && DAG->addEdge(SUb, SDep(SUa, SDep::Cluster))) {
1272
1273       DEBUG(dbgs() << "Cluster loads SU(" << SUa->NodeNum << ") - SU("
1274             << SUb->NodeNum << ")\n");
1275       // Copy successor edges from SUa to SUb. Interleaving computation
1276       // dependent on SUa can prevent load combining due to register reuse.
1277       // Predecessor edges do not need to be copied from SUb to SUa since nearby
1278       // loads should have effectively the same inputs.
1279       for (SUnit::const_succ_iterator
1280              SI = SUa->Succs.begin(), SE = SUa->Succs.end(); SI != SE; ++SI) {
1281         if (SI->getSUnit() == SUb)
1282           continue;
1283         DEBUG(dbgs() << "  Copy Succ SU(" << SI->getSUnit()->NodeNum << ")\n");
1284         DAG->addEdge(SI->getSUnit(), SDep(SUb, SDep::Artificial));
1285       }
1286       ++ClusterLength;
1287     }
1288     else
1289       ClusterLength = 1;
1290   }
1291 }
1292
1293 /// \brief Callback from DAG postProcessing to create cluster edges for loads.
1294 void LoadClusterMutation::apply(ScheduleDAGMI *DAG) {
1295   // Map DAG NodeNum to store chain ID.
1296   DenseMap<unsigned, unsigned> StoreChainIDs;
1297   // Map each store chain to a set of dependent loads.
1298   SmallVector<SmallVector<SUnit*,4>, 32> StoreChainDependents;
1299   for (unsigned Idx = 0, End = DAG->SUnits.size(); Idx != End; ++Idx) {
1300     SUnit *SU = &DAG->SUnits[Idx];
1301     if (!SU->getInstr()->mayLoad())
1302       continue;
1303     unsigned ChainPredID = DAG->SUnits.size();
1304     for (SUnit::const_pred_iterator
1305            PI = SU->Preds.begin(), PE = SU->Preds.end(); PI != PE; ++PI) {
1306       if (PI->isCtrl()) {
1307         ChainPredID = PI->getSUnit()->NodeNum;
1308         break;
1309       }
1310     }
1311     // Check if this chain-like pred has been seen
1312     // before. ChainPredID==MaxNodeID for loads at the top of the schedule.
1313     unsigned NumChains = StoreChainDependents.size();
1314     std::pair<DenseMap<unsigned, unsigned>::iterator, bool> Result =
1315       StoreChainIDs.insert(std::make_pair(ChainPredID, NumChains));
1316     if (Result.second)
1317       StoreChainDependents.resize(NumChains + 1);
1318     StoreChainDependents[Result.first->second].push_back(SU);
1319   }
1320   // Iterate over the store chains.
1321   for (unsigned Idx = 0, End = StoreChainDependents.size(); Idx != End; ++Idx)
1322     clusterNeighboringLoads(StoreChainDependents[Idx], DAG);
1323 }
1324
1325 //===----------------------------------------------------------------------===//
1326 // MacroFusion - DAG post-processing to encourage fusion of macro ops.
1327 //===----------------------------------------------------------------------===//
1328
1329 namespace {
1330 /// \brief Post-process the DAG to create cluster edges between instructions
1331 /// that may be fused by the processor into a single operation.
1332 class MacroFusion : public ScheduleDAGMutation {
1333   const TargetInstrInfo *TII;
1334 public:
1335   MacroFusion(const TargetInstrInfo *tii): TII(tii) {}
1336
1337   void apply(ScheduleDAGMI *DAG) override;
1338 };
1339 } // anonymous
1340
1341 /// \brief Callback from DAG postProcessing to create cluster edges to encourage
1342 /// fused operations.
1343 void MacroFusion::apply(ScheduleDAGMI *DAG) {
1344   // For now, assume targets can only fuse with the branch.
1345   MachineInstr *Branch = DAG->ExitSU.getInstr();
1346   if (!Branch)
1347     return;
1348
1349   for (unsigned Idx = DAG->SUnits.size(); Idx > 0;) {
1350     SUnit *SU = &DAG->SUnits[--Idx];
1351     if (!TII->shouldScheduleAdjacent(SU->getInstr(), Branch))
1352       continue;
1353
1354     // Create a single weak edge from SU to ExitSU. The only effect is to cause
1355     // bottom-up scheduling to heavily prioritize the clustered SU.  There is no
1356     // need to copy predecessor edges from ExitSU to SU, since top-down
1357     // scheduling cannot prioritize ExitSU anyway. To defer top-down scheduling
1358     // of SU, we could create an artificial edge from the deepest root, but it
1359     // hasn't been needed yet.
1360     bool Success = DAG->addEdge(&DAG->ExitSU, SDep(SU, SDep::Cluster));
1361     (void)Success;
1362     assert(Success && "No DAG nodes should be reachable from ExitSU");
1363
1364     DEBUG(dbgs() << "Macro Fuse SU(" << SU->NodeNum << ")\n");
1365     break;
1366   }
1367 }
1368
1369 //===----------------------------------------------------------------------===//
1370 // CopyConstrain - DAG post-processing to encourage copy elimination.
1371 //===----------------------------------------------------------------------===//
1372
1373 namespace {
1374 /// \brief Post-process the DAG to create weak edges from all uses of a copy to
1375 /// the one use that defines the copy's source vreg, most likely an induction
1376 /// variable increment.
1377 class CopyConstrain : public ScheduleDAGMutation {
1378   // Transient state.
1379   SlotIndex RegionBeginIdx;
1380   // RegionEndIdx is the slot index of the last non-debug instruction in the
1381   // scheduling region. So we may have RegionBeginIdx == RegionEndIdx.
1382   SlotIndex RegionEndIdx;
1383 public:
1384   CopyConstrain(const TargetInstrInfo *, const TargetRegisterInfo *) {}
1385
1386   void apply(ScheduleDAGMI *DAG) override;
1387
1388 protected:
1389   void constrainLocalCopy(SUnit *CopySU, ScheduleDAGMILive *DAG);
1390 };
1391 } // anonymous
1392
1393 /// constrainLocalCopy handles two possibilities:
1394 /// 1) Local src:
1395 /// I0:     = dst
1396 /// I1: src = ...
1397 /// I2:     = dst
1398 /// I3: dst = src (copy)
1399 /// (create pred->succ edges I0->I1, I2->I1)
1400 ///
1401 /// 2) Local copy:
1402 /// I0: dst = src (copy)
1403 /// I1:     = dst
1404 /// I2: src = ...
1405 /// I3:     = dst
1406 /// (create pred->succ edges I1->I2, I3->I2)
1407 ///
1408 /// Although the MachineScheduler is currently constrained to single blocks,
1409 /// this algorithm should handle extended blocks. An EBB is a set of
1410 /// contiguously numbered blocks such that the previous block in the EBB is
1411 /// always the single predecessor.
1412 void CopyConstrain::constrainLocalCopy(SUnit *CopySU, ScheduleDAGMILive *DAG) {
1413   LiveIntervals *LIS = DAG->getLIS();
1414   MachineInstr *Copy = CopySU->getInstr();
1415
1416   // Check for pure vreg copies.
1417   unsigned SrcReg = Copy->getOperand(1).getReg();
1418   if (!TargetRegisterInfo::isVirtualRegister(SrcReg))
1419     return;
1420
1421   unsigned DstReg = Copy->getOperand(0).getReg();
1422   if (!TargetRegisterInfo::isVirtualRegister(DstReg))
1423     return;
1424
1425   // Check if either the dest or source is local. If it's live across a back
1426   // edge, it's not local. Note that if both vregs are live across the back
1427   // edge, we cannot successfully contrain the copy without cyclic scheduling.
1428   unsigned LocalReg = DstReg;
1429   unsigned GlobalReg = SrcReg;
1430   LiveInterval *LocalLI = &LIS->getInterval(LocalReg);
1431   if (!LocalLI->isLocal(RegionBeginIdx, RegionEndIdx)) {
1432     LocalReg = SrcReg;
1433     GlobalReg = DstReg;
1434     LocalLI = &LIS->getInterval(LocalReg);
1435     if (!LocalLI->isLocal(RegionBeginIdx, RegionEndIdx))
1436       return;
1437   }
1438   LiveInterval *GlobalLI = &LIS->getInterval(GlobalReg);
1439
1440   // Find the global segment after the start of the local LI.
1441   LiveInterval::iterator GlobalSegment = GlobalLI->find(LocalLI->beginIndex());
1442   // If GlobalLI does not overlap LocalLI->start, then a copy directly feeds a
1443   // local live range. We could create edges from other global uses to the local
1444   // start, but the coalescer should have already eliminated these cases, so
1445   // don't bother dealing with it.
1446   if (GlobalSegment == GlobalLI->end())
1447     return;
1448
1449   // If GlobalSegment is killed at the LocalLI->start, the call to find()
1450   // returned the next global segment. But if GlobalSegment overlaps with
1451   // LocalLI->start, then advance to the next segement. If a hole in GlobalLI
1452   // exists in LocalLI's vicinity, GlobalSegment will be the end of the hole.
1453   if (GlobalSegment->contains(LocalLI->beginIndex()))
1454     ++GlobalSegment;
1455
1456   if (GlobalSegment == GlobalLI->end())
1457     return;
1458
1459   // Check if GlobalLI contains a hole in the vicinity of LocalLI.
1460   if (GlobalSegment != GlobalLI->begin()) {
1461     // Two address defs have no hole.
1462     if (SlotIndex::isSameInstr(std::prev(GlobalSegment)->end,
1463                                GlobalSegment->start)) {
1464       return;
1465     }
1466     // If the prior global segment may be defined by the same two-address
1467     // instruction that also defines LocalLI, then can't make a hole here.
1468     if (SlotIndex::isSameInstr(std::prev(GlobalSegment)->start,
1469                                LocalLI->beginIndex())) {
1470       return;
1471     }
1472     // If GlobalLI has a prior segment, it must be live into the EBB. Otherwise
1473     // it would be a disconnected component in the live range.
1474     assert(std::prev(GlobalSegment)->start < LocalLI->beginIndex() &&
1475            "Disconnected LRG within the scheduling region.");
1476   }
1477   MachineInstr *GlobalDef = LIS->getInstructionFromIndex(GlobalSegment->start);
1478   if (!GlobalDef)
1479     return;
1480
1481   SUnit *GlobalSU = DAG->getSUnit(GlobalDef);
1482   if (!GlobalSU)
1483     return;
1484
1485   // GlobalDef is the bottom of the GlobalLI hole. Open the hole by
1486   // constraining the uses of the last local def to precede GlobalDef.
1487   SmallVector<SUnit*,8> LocalUses;
1488   const VNInfo *LastLocalVN = LocalLI->getVNInfoBefore(LocalLI->endIndex());
1489   MachineInstr *LastLocalDef = LIS->getInstructionFromIndex(LastLocalVN->def);
1490   SUnit *LastLocalSU = DAG->getSUnit(LastLocalDef);
1491   for (SUnit::const_succ_iterator
1492          I = LastLocalSU->Succs.begin(), E = LastLocalSU->Succs.end();
1493        I != E; ++I) {
1494     if (I->getKind() != SDep::Data || I->getReg() != LocalReg)
1495       continue;
1496     if (I->getSUnit() == GlobalSU)
1497       continue;
1498     if (!DAG->canAddEdge(GlobalSU, I->getSUnit()))
1499       return;
1500     LocalUses.push_back(I->getSUnit());
1501   }
1502   // Open the top of the GlobalLI hole by constraining any earlier global uses
1503   // to precede the start of LocalLI.
1504   SmallVector<SUnit*,8> GlobalUses;
1505   MachineInstr *FirstLocalDef =
1506     LIS->getInstructionFromIndex(LocalLI->beginIndex());
1507   SUnit *FirstLocalSU = DAG->getSUnit(FirstLocalDef);
1508   for (SUnit::const_pred_iterator
1509          I = GlobalSU->Preds.begin(), E = GlobalSU->Preds.end(); I != E; ++I) {
1510     if (I->getKind() != SDep::Anti || I->getReg() != GlobalReg)
1511       continue;
1512     if (I->getSUnit() == FirstLocalSU)
1513       continue;
1514     if (!DAG->canAddEdge(FirstLocalSU, I->getSUnit()))
1515       return;
1516     GlobalUses.push_back(I->getSUnit());
1517   }
1518   DEBUG(dbgs() << "Constraining copy SU(" << CopySU->NodeNum << ")\n");
1519   // Add the weak edges.
1520   for (SmallVectorImpl<SUnit*>::const_iterator
1521          I = LocalUses.begin(), E = LocalUses.end(); I != E; ++I) {
1522     DEBUG(dbgs() << "  Local use SU(" << (*I)->NodeNum << ") -> SU("
1523           << GlobalSU->NodeNum << ")\n");
1524     DAG->addEdge(GlobalSU, SDep(*I, SDep::Weak));
1525   }
1526   for (SmallVectorImpl<SUnit*>::const_iterator
1527          I = GlobalUses.begin(), E = GlobalUses.end(); I != E; ++I) {
1528     DEBUG(dbgs() << "  Global use SU(" << (*I)->NodeNum << ") -> SU("
1529           << FirstLocalSU->NodeNum << ")\n");
1530     DAG->addEdge(FirstLocalSU, SDep(*I, SDep::Weak));
1531   }
1532 }
1533
1534 /// \brief Callback from DAG postProcessing to create weak edges to encourage
1535 /// copy elimination.
1536 void CopyConstrain::apply(ScheduleDAGMI *DAG) {
1537   assert(DAG->hasVRegLiveness() && "Expect VRegs with LiveIntervals");
1538
1539   MachineBasicBlock::iterator FirstPos = nextIfDebug(DAG->begin(), DAG->end());
1540   if (FirstPos == DAG->end())
1541     return;
1542   RegionBeginIdx = DAG->getLIS()->getInstructionIndex(&*FirstPos);
1543   RegionEndIdx = DAG->getLIS()->getInstructionIndex(
1544     &*priorNonDebug(DAG->end(), DAG->begin()));
1545
1546   for (unsigned Idx = 0, End = DAG->SUnits.size(); Idx != End; ++Idx) {
1547     SUnit *SU = &DAG->SUnits[Idx];
1548     if (!SU->getInstr()->isCopy())
1549       continue;
1550
1551     constrainLocalCopy(SU, static_cast<ScheduleDAGMILive*>(DAG));
1552   }
1553 }
1554
1555 //===----------------------------------------------------------------------===//
1556 // MachineSchedStrategy helpers used by GenericScheduler, GenericPostScheduler
1557 // and possibly other custom schedulers.
1558 //===----------------------------------------------------------------------===//
1559
1560 static const unsigned InvalidCycle = ~0U;
1561
1562 SchedBoundary::~SchedBoundary() { delete HazardRec; }
1563
1564 void SchedBoundary::reset() {
1565   // A new HazardRec is created for each DAG and owned by SchedBoundary.
1566   // Destroying and reconstructing it is very expensive though. So keep
1567   // invalid, placeholder HazardRecs.
1568   if (HazardRec && HazardRec->isEnabled()) {
1569     delete HazardRec;
1570     HazardRec = nullptr;
1571   }
1572   Available.clear();
1573   Pending.clear();
1574   CheckPending = false;
1575   NextSUs.clear();
1576   CurrCycle = 0;
1577   CurrMOps = 0;
1578   MinReadyCycle = UINT_MAX;
1579   ExpectedLatency = 0;
1580   DependentLatency = 0;
1581   RetiredMOps = 0;
1582   MaxExecutedResCount = 0;
1583   ZoneCritResIdx = 0;
1584   IsResourceLimited = false;
1585   ReservedCycles.clear();
1586 #ifndef NDEBUG
1587   // Track the maximum number of stall cycles that could arise either from the
1588   // latency of a DAG edge or the number of cycles that a processor resource is
1589   // reserved (SchedBoundary::ReservedCycles).
1590   MaxObservedStall = 0;
1591 #endif
1592   // Reserve a zero-count for invalid CritResIdx.
1593   ExecutedResCounts.resize(1);
1594   assert(!ExecutedResCounts[0] && "nonzero count for bad resource");
1595 }
1596
1597 void SchedRemainder::
1598 init(ScheduleDAGMI *DAG, const TargetSchedModel *SchedModel) {
1599   reset();
1600   if (!SchedModel->hasInstrSchedModel())
1601     return;
1602   RemainingCounts.resize(SchedModel->getNumProcResourceKinds());
1603   for (std::vector<SUnit>::iterator
1604          I = DAG->SUnits.begin(), E = DAG->SUnits.end(); I != E; ++I) {
1605     const MCSchedClassDesc *SC = DAG->getSchedClass(&*I);
1606     RemIssueCount += SchedModel->getNumMicroOps(I->getInstr(), SC)
1607       * SchedModel->getMicroOpFactor();
1608     for (TargetSchedModel::ProcResIter
1609            PI = SchedModel->getWriteProcResBegin(SC),
1610            PE = SchedModel->getWriteProcResEnd(SC); PI != PE; ++PI) {
1611       unsigned PIdx = PI->ProcResourceIdx;
1612       unsigned Factor = SchedModel->getResourceFactor(PIdx);
1613       RemainingCounts[PIdx] += (Factor * PI->Cycles);
1614     }
1615   }
1616 }
1617
1618 void SchedBoundary::
1619 init(ScheduleDAGMI *dag, const TargetSchedModel *smodel, SchedRemainder *rem) {
1620   reset();
1621   DAG = dag;
1622   SchedModel = smodel;
1623   Rem = rem;
1624   if (SchedModel->hasInstrSchedModel()) {
1625     ExecutedResCounts.resize(SchedModel->getNumProcResourceKinds());
1626     ReservedCycles.resize(SchedModel->getNumProcResourceKinds(), InvalidCycle);
1627   }
1628 }
1629
1630 /// Compute the stall cycles based on this SUnit's ready time. Heuristics treat
1631 /// these "soft stalls" differently than the hard stall cycles based on CPU
1632 /// resources and computed by checkHazard(). A fully in-order model
1633 /// (MicroOpBufferSize==0) will not make use of this since instructions are not
1634 /// available for scheduling until they are ready. However, a weaker in-order
1635 /// model may use this for heuristics. For example, if a processor has in-order
1636 /// behavior when reading certain resources, this may come into play.
1637 unsigned SchedBoundary::getLatencyStallCycles(SUnit *SU) {
1638   if (!SU->isUnbuffered)
1639     return 0;
1640
1641   unsigned ReadyCycle = (isTop() ? SU->TopReadyCycle : SU->BotReadyCycle);
1642   if (ReadyCycle > CurrCycle)
1643     return ReadyCycle - CurrCycle;
1644   return 0;
1645 }
1646
1647 /// Compute the next cycle at which the given processor resource can be
1648 /// scheduled.
1649 unsigned SchedBoundary::
1650 getNextResourceCycle(unsigned PIdx, unsigned Cycles) {
1651   unsigned NextUnreserved = ReservedCycles[PIdx];
1652   // If this resource has never been used, always return cycle zero.
1653   if (NextUnreserved == InvalidCycle)
1654     return 0;
1655   // For bottom-up scheduling add the cycles needed for the current operation.
1656   if (!isTop())
1657     NextUnreserved += Cycles;
1658   return NextUnreserved;
1659 }
1660
1661 /// Does this SU have a hazard within the current instruction group.
1662 ///
1663 /// The scheduler supports two modes of hazard recognition. The first is the
1664 /// ScheduleHazardRecognizer API. It is a fully general hazard recognizer that
1665 /// supports highly complicated in-order reservation tables
1666 /// (ScoreboardHazardRecognizer) and arbitraty target-specific logic.
1667 ///
1668 /// The second is a streamlined mechanism that checks for hazards based on
1669 /// simple counters that the scheduler itself maintains. It explicitly checks
1670 /// for instruction dispatch limitations, including the number of micro-ops that
1671 /// can dispatch per cycle.
1672 ///
1673 /// TODO: Also check whether the SU must start a new group.
1674 bool SchedBoundary::checkHazard(SUnit *SU) {
1675   if (HazardRec->isEnabled()
1676       && HazardRec->getHazardType(SU) != ScheduleHazardRecognizer::NoHazard) {
1677     return true;
1678   }
1679   unsigned uops = SchedModel->getNumMicroOps(SU->getInstr());
1680   if ((CurrMOps > 0) && (CurrMOps + uops > SchedModel->getIssueWidth())) {
1681     DEBUG(dbgs() << "  SU(" << SU->NodeNum << ") uops="
1682           << SchedModel->getNumMicroOps(SU->getInstr()) << '\n');
1683     return true;
1684   }
1685   if (SchedModel->hasInstrSchedModel() && SU->hasReservedResource) {
1686     const MCSchedClassDesc *SC = DAG->getSchedClass(SU);
1687     for (TargetSchedModel::ProcResIter
1688            PI = SchedModel->getWriteProcResBegin(SC),
1689            PE = SchedModel->getWriteProcResEnd(SC); PI != PE; ++PI) {
1690       unsigned NRCycle = getNextResourceCycle(PI->ProcResourceIdx, PI->Cycles);
1691       if (NRCycle > CurrCycle) {
1692 #ifndef NDEBUG
1693         MaxObservedStall = std::max(NRCycle - CurrCycle, MaxObservedStall);
1694 #endif
1695         DEBUG(dbgs() << "  SU(" << SU->NodeNum << ") "
1696               << SchedModel->getResourceName(PI->ProcResourceIdx)
1697               << "=" << NRCycle << "c\n");
1698         return true;
1699       }
1700     }
1701   }
1702   return false;
1703 }
1704
1705 // Find the unscheduled node in ReadySUs with the highest latency.
1706 unsigned SchedBoundary::
1707 findMaxLatency(ArrayRef<SUnit*> ReadySUs) {
1708   SUnit *LateSU = nullptr;
1709   unsigned RemLatency = 0;
1710   for (ArrayRef<SUnit*>::iterator I = ReadySUs.begin(), E = ReadySUs.end();
1711        I != E; ++I) {
1712     unsigned L = getUnscheduledLatency(*I);
1713     if (L > RemLatency) {
1714       RemLatency = L;
1715       LateSU = *I;
1716     }
1717   }
1718   if (LateSU) {
1719     DEBUG(dbgs() << Available.getName() << " RemLatency SU("
1720           << LateSU->NodeNum << ") " << RemLatency << "c\n");
1721   }
1722   return RemLatency;
1723 }
1724
1725 // Count resources in this zone and the remaining unscheduled
1726 // instruction. Return the max count, scaled. Set OtherCritIdx to the critical
1727 // resource index, or zero if the zone is issue limited.
1728 unsigned SchedBoundary::
1729 getOtherResourceCount(unsigned &OtherCritIdx) {
1730   OtherCritIdx = 0;
1731   if (!SchedModel->hasInstrSchedModel())
1732     return 0;
1733
1734   unsigned OtherCritCount = Rem->RemIssueCount
1735     + (RetiredMOps * SchedModel->getMicroOpFactor());
1736   DEBUG(dbgs() << "  " << Available.getName() << " + Remain MOps: "
1737         << OtherCritCount / SchedModel->getMicroOpFactor() << '\n');
1738   for (unsigned PIdx = 1, PEnd = SchedModel->getNumProcResourceKinds();
1739        PIdx != PEnd; ++PIdx) {
1740     unsigned OtherCount = getResourceCount(PIdx) + Rem->RemainingCounts[PIdx];
1741     if (OtherCount > OtherCritCount) {
1742       OtherCritCount = OtherCount;
1743       OtherCritIdx = PIdx;
1744     }
1745   }
1746   if (OtherCritIdx) {
1747     DEBUG(dbgs() << "  " << Available.getName() << " + Remain CritRes: "
1748           << OtherCritCount / SchedModel->getResourceFactor(OtherCritIdx)
1749           << " " << SchedModel->getResourceName(OtherCritIdx) << "\n");
1750   }
1751   return OtherCritCount;
1752 }
1753
1754 void SchedBoundary::releaseNode(SUnit *SU, unsigned ReadyCycle) {
1755   assert(SU->getInstr() && "Scheduled SUnit must have instr");
1756
1757 #ifndef NDEBUG
1758   // ReadyCycle was been bumped up to the CurrCycle when this node was
1759   // scheduled, but CurrCycle may have been eagerly advanced immediately after
1760   // scheduling, so may now be greater than ReadyCycle.
1761   if (ReadyCycle > CurrCycle)
1762     MaxObservedStall = std::max(ReadyCycle - CurrCycle, MaxObservedStall);
1763 #endif
1764
1765   if (ReadyCycle < MinReadyCycle)
1766     MinReadyCycle = ReadyCycle;
1767
1768   // Check for interlocks first. For the purpose of other heuristics, an
1769   // instruction that cannot issue appears as if it's not in the ReadyQueue.
1770   bool IsBuffered = SchedModel->getMicroOpBufferSize() != 0;
1771   if ((!IsBuffered && ReadyCycle > CurrCycle) || checkHazard(SU))
1772     Pending.push(SU);
1773   else
1774     Available.push(SU);
1775
1776   // Record this node as an immediate dependent of the scheduled node.
1777   NextSUs.insert(SU);
1778 }
1779
1780 void SchedBoundary::releaseTopNode(SUnit *SU) {
1781   if (SU->isScheduled)
1782     return;
1783
1784   releaseNode(SU, SU->TopReadyCycle);
1785 }
1786
1787 void SchedBoundary::releaseBottomNode(SUnit *SU) {
1788   if (SU->isScheduled)
1789     return;
1790
1791   releaseNode(SU, SU->BotReadyCycle);
1792 }
1793
1794 /// Move the boundary of scheduled code by one cycle.
1795 void SchedBoundary::bumpCycle(unsigned NextCycle) {
1796   if (SchedModel->getMicroOpBufferSize() == 0) {
1797     assert(MinReadyCycle < UINT_MAX && "MinReadyCycle uninitialized");
1798     if (MinReadyCycle > NextCycle)
1799       NextCycle = MinReadyCycle;
1800   }
1801   // Update the current micro-ops, which will issue in the next cycle.
1802   unsigned DecMOps = SchedModel->getIssueWidth() * (NextCycle - CurrCycle);
1803   CurrMOps = (CurrMOps <= DecMOps) ? 0 : CurrMOps - DecMOps;
1804
1805   // Decrement DependentLatency based on the next cycle.
1806   if ((NextCycle - CurrCycle) > DependentLatency)
1807     DependentLatency = 0;
1808   else
1809     DependentLatency -= (NextCycle - CurrCycle);
1810
1811   if (!HazardRec->isEnabled()) {
1812     // Bypass HazardRec virtual calls.
1813     CurrCycle = NextCycle;
1814   }
1815   else {
1816     // Bypass getHazardType calls in case of long latency.
1817     for (; CurrCycle != NextCycle; ++CurrCycle) {
1818       if (isTop())
1819         HazardRec->AdvanceCycle();
1820       else
1821         HazardRec->RecedeCycle();
1822     }
1823   }
1824   CheckPending = true;
1825   unsigned LFactor = SchedModel->getLatencyFactor();
1826   IsResourceLimited =
1827     (int)(getCriticalCount() - (getScheduledLatency() * LFactor))
1828     > (int)LFactor;
1829
1830   DEBUG(dbgs() << "Cycle: " << CurrCycle << ' ' << Available.getName() << '\n');
1831 }
1832
1833 void SchedBoundary::incExecutedResources(unsigned PIdx, unsigned Count) {
1834   ExecutedResCounts[PIdx] += Count;
1835   if (ExecutedResCounts[PIdx] > MaxExecutedResCount)
1836     MaxExecutedResCount = ExecutedResCounts[PIdx];
1837 }
1838
1839 /// Add the given processor resource to this scheduled zone.
1840 ///
1841 /// \param Cycles indicates the number of consecutive (non-pipelined) cycles
1842 /// during which this resource is consumed.
1843 ///
1844 /// \return the next cycle at which the instruction may execute without
1845 /// oversubscribing resources.
1846 unsigned SchedBoundary::
1847 countResource(unsigned PIdx, unsigned Cycles, unsigned NextCycle) {
1848   unsigned Factor = SchedModel->getResourceFactor(PIdx);
1849   unsigned Count = Factor * Cycles;
1850   DEBUG(dbgs() << "  " << SchedModel->getResourceName(PIdx)
1851         << " +" << Cycles << "x" << Factor << "u\n");
1852
1853   // Update Executed resources counts.
1854   incExecutedResources(PIdx, Count);
1855   assert(Rem->RemainingCounts[PIdx] >= Count && "resource double counted");
1856   Rem->RemainingCounts[PIdx] -= Count;
1857
1858   // Check if this resource exceeds the current critical resource. If so, it
1859   // becomes the critical resource.
1860   if (ZoneCritResIdx != PIdx && (getResourceCount(PIdx) > getCriticalCount())) {
1861     ZoneCritResIdx = PIdx;
1862     DEBUG(dbgs() << "  *** Critical resource "
1863           << SchedModel->getResourceName(PIdx) << ": "
1864           << getResourceCount(PIdx) / SchedModel->getLatencyFactor() << "c\n");
1865   }
1866   // For reserved resources, record the highest cycle using the resource.
1867   unsigned NextAvailable = getNextResourceCycle(PIdx, Cycles);
1868   if (NextAvailable > CurrCycle) {
1869     DEBUG(dbgs() << "  Resource conflict: "
1870           << SchedModel->getProcResource(PIdx)->Name << " reserved until @"
1871           << NextAvailable << "\n");
1872   }
1873   return NextAvailable;
1874 }
1875
1876 /// Move the boundary of scheduled code by one SUnit.
1877 void SchedBoundary::bumpNode(SUnit *SU) {
1878   // Update the reservation table.
1879   if (HazardRec->isEnabled()) {
1880     if (!isTop() && SU->isCall) {
1881       // Calls are scheduled with their preceding instructions. For bottom-up
1882       // scheduling, clear the pipeline state before emitting.
1883       HazardRec->Reset();
1884     }
1885     HazardRec->EmitInstruction(SU);
1886   }
1887   // checkHazard should prevent scheduling multiple instructions per cycle that
1888   // exceed the issue width.
1889   const MCSchedClassDesc *SC = DAG->getSchedClass(SU);
1890   unsigned IncMOps = SchedModel->getNumMicroOps(SU->getInstr());
1891   assert(
1892       (CurrMOps == 0 || (CurrMOps + IncMOps) <= SchedModel->getIssueWidth()) &&
1893       "Cannot schedule this instruction's MicroOps in the current cycle.");
1894
1895   unsigned ReadyCycle = (isTop() ? SU->TopReadyCycle : SU->BotReadyCycle);
1896   DEBUG(dbgs() << "  Ready @" << ReadyCycle << "c\n");
1897
1898   unsigned NextCycle = CurrCycle;
1899   switch (SchedModel->getMicroOpBufferSize()) {
1900   case 0:
1901     assert(ReadyCycle <= CurrCycle && "Broken PendingQueue");
1902     break;
1903   case 1:
1904     if (ReadyCycle > NextCycle) {
1905       NextCycle = ReadyCycle;
1906       DEBUG(dbgs() << "  *** Stall until: " << ReadyCycle << "\n");
1907     }
1908     break;
1909   default:
1910     // We don't currently model the OOO reorder buffer, so consider all
1911     // scheduled MOps to be "retired". We do loosely model in-order resource
1912     // latency. If this instruction uses an in-order resource, account for any
1913     // likely stall cycles.
1914     if (SU->isUnbuffered && ReadyCycle > NextCycle)
1915       NextCycle = ReadyCycle;
1916     break;
1917   }
1918   RetiredMOps += IncMOps;
1919
1920   // Update resource counts and critical resource.
1921   if (SchedModel->hasInstrSchedModel()) {
1922     unsigned DecRemIssue = IncMOps * SchedModel->getMicroOpFactor();
1923     assert(Rem->RemIssueCount >= DecRemIssue && "MOps double counted");
1924     Rem->RemIssueCount -= DecRemIssue;
1925     if (ZoneCritResIdx) {
1926       // Scale scheduled micro-ops for comparing with the critical resource.
1927       unsigned ScaledMOps =
1928         RetiredMOps * SchedModel->getMicroOpFactor();
1929
1930       // If scaled micro-ops are now more than the previous critical resource by
1931       // a full cycle, then micro-ops issue becomes critical.
1932       if ((int)(ScaledMOps - getResourceCount(ZoneCritResIdx))
1933           >= (int)SchedModel->getLatencyFactor()) {
1934         ZoneCritResIdx = 0;
1935         DEBUG(dbgs() << "  *** Critical resource NumMicroOps: "
1936               << ScaledMOps / SchedModel->getLatencyFactor() << "c\n");
1937       }
1938     }
1939     for (TargetSchedModel::ProcResIter
1940            PI = SchedModel->getWriteProcResBegin(SC),
1941            PE = SchedModel->getWriteProcResEnd(SC); PI != PE; ++PI) {
1942       unsigned RCycle =
1943         countResource(PI->ProcResourceIdx, PI->Cycles, NextCycle);
1944       if (RCycle > NextCycle)
1945         NextCycle = RCycle;
1946     }
1947     if (SU->hasReservedResource) {
1948       // For reserved resources, record the highest cycle using the resource.
1949       // For top-down scheduling, this is the cycle in which we schedule this
1950       // instruction plus the number of cycles the operations reserves the
1951       // resource. For bottom-up is it simply the instruction's cycle.
1952       for (TargetSchedModel::ProcResIter
1953              PI = SchedModel->getWriteProcResBegin(SC),
1954              PE = SchedModel->getWriteProcResEnd(SC); PI != PE; ++PI) {
1955         unsigned PIdx = PI->ProcResourceIdx;
1956         if (SchedModel->getProcResource(PIdx)->BufferSize == 0) {
1957           ReservedCycles[PIdx] = isTop() ? NextCycle + PI->Cycles : NextCycle;
1958 #ifndef NDEBUG
1959           MaxObservedStall = std::max(PI->Cycles, MaxObservedStall);
1960 #endif
1961         }
1962       }
1963     }
1964   }
1965   // Update ExpectedLatency and DependentLatency.
1966   unsigned &TopLatency = isTop() ? ExpectedLatency : DependentLatency;
1967   unsigned &BotLatency = isTop() ? DependentLatency : ExpectedLatency;
1968   if (SU->getDepth() > TopLatency) {
1969     TopLatency = SU->getDepth();
1970     DEBUG(dbgs() << "  " << Available.getName()
1971           << " TopLatency SU(" << SU->NodeNum << ") " << TopLatency << "c\n");
1972   }
1973   if (SU->getHeight() > BotLatency) {
1974     BotLatency = SU->getHeight();
1975     DEBUG(dbgs() << "  " << Available.getName()
1976           << " BotLatency SU(" << SU->NodeNum << ") " << BotLatency << "c\n");
1977   }
1978   // If we stall for any reason, bump the cycle.
1979   if (NextCycle > CurrCycle) {
1980     bumpCycle(NextCycle);
1981   }
1982   else {
1983     // After updating ZoneCritResIdx and ExpectedLatency, check if we're
1984     // resource limited. If a stall occurred, bumpCycle does this.
1985     unsigned LFactor = SchedModel->getLatencyFactor();
1986     IsResourceLimited =
1987       (int)(getCriticalCount() - (getScheduledLatency() * LFactor))
1988       > (int)LFactor;
1989   }
1990   // Update CurrMOps after calling bumpCycle to handle stalls, since bumpCycle
1991   // resets CurrMOps. Loop to handle instructions with more MOps than issue in
1992   // one cycle.  Since we commonly reach the max MOps here, opportunistically
1993   // bump the cycle to avoid uselessly checking everything in the readyQ.
1994   CurrMOps += IncMOps;
1995   while (CurrMOps >= SchedModel->getIssueWidth()) {
1996     DEBUG(dbgs() << "  *** Max MOps " << CurrMOps
1997           << " at cycle " << CurrCycle << '\n');
1998     bumpCycle(++NextCycle);
1999   }
2000   DEBUG(dumpScheduledState());
2001 }
2002
2003 /// Release pending ready nodes in to the available queue. This makes them
2004 /// visible to heuristics.
2005 void SchedBoundary::releasePending() {
2006   // If the available queue is empty, it is safe to reset MinReadyCycle.
2007   if (Available.empty())
2008     MinReadyCycle = UINT_MAX;
2009
2010   // Check to see if any of the pending instructions are ready to issue.  If
2011   // so, add them to the available queue.
2012   bool IsBuffered = SchedModel->getMicroOpBufferSize() != 0;
2013   for (unsigned i = 0, e = Pending.size(); i != e; ++i) {
2014     SUnit *SU = *(Pending.begin()+i);
2015     unsigned ReadyCycle = isTop() ? SU->TopReadyCycle : SU->BotReadyCycle;
2016
2017     if (ReadyCycle < MinReadyCycle)
2018       MinReadyCycle = ReadyCycle;
2019
2020     if (!IsBuffered && ReadyCycle > CurrCycle)
2021       continue;
2022
2023     if (checkHazard(SU))
2024       continue;
2025
2026     Available.push(SU);
2027     Pending.remove(Pending.begin()+i);
2028     --i; --e;
2029   }
2030   DEBUG(if (!Pending.empty()) Pending.dump());
2031   CheckPending = false;
2032 }
2033
2034 /// Remove SU from the ready set for this boundary.
2035 void SchedBoundary::removeReady(SUnit *SU) {
2036   if (Available.isInQueue(SU))
2037     Available.remove(Available.find(SU));
2038   else {
2039     assert(Pending.isInQueue(SU) && "bad ready count");
2040     Pending.remove(Pending.find(SU));
2041   }
2042 }
2043
2044 /// If this queue only has one ready candidate, return it. As a side effect,
2045 /// defer any nodes that now hit a hazard, and advance the cycle until at least
2046 /// one node is ready. If multiple instructions are ready, return NULL.
2047 SUnit *SchedBoundary::pickOnlyChoice() {
2048   if (CheckPending)
2049     releasePending();
2050
2051   if (CurrMOps > 0) {
2052     // Defer any ready instrs that now have a hazard.
2053     for (ReadyQueue::iterator I = Available.begin(); I != Available.end();) {
2054       if (checkHazard(*I)) {
2055         Pending.push(*I);
2056         I = Available.remove(I);
2057         continue;
2058       }
2059       ++I;
2060     }
2061   }
2062   for (unsigned i = 0; Available.empty(); ++i) {
2063     assert(i <= (HazardRec->getMaxLookAhead() + MaxObservedStall) &&
2064            "permanent hazard"); (void)i;
2065     bumpCycle(CurrCycle + 1);
2066     releasePending();
2067   }
2068   if (Available.size() == 1)
2069     return *Available.begin();
2070   return nullptr;
2071 }
2072
2073 #ifndef NDEBUG
2074 // This is useful information to dump after bumpNode.
2075 // Note that the Queue contents are more useful before pickNodeFromQueue.
2076 void SchedBoundary::dumpScheduledState() {
2077   unsigned ResFactor;
2078   unsigned ResCount;
2079   if (ZoneCritResIdx) {
2080     ResFactor = SchedModel->getResourceFactor(ZoneCritResIdx);
2081     ResCount = getResourceCount(ZoneCritResIdx);
2082   }
2083   else {
2084     ResFactor = SchedModel->getMicroOpFactor();
2085     ResCount = RetiredMOps * SchedModel->getMicroOpFactor();
2086   }
2087   unsigned LFactor = SchedModel->getLatencyFactor();
2088   dbgs() << Available.getName() << " @" << CurrCycle << "c\n"
2089          << "  Retired: " << RetiredMOps;
2090   dbgs() << "\n  Executed: " << getExecutedCount() / LFactor << "c";
2091   dbgs() << "\n  Critical: " << ResCount / LFactor << "c, "
2092          << ResCount / ResFactor << " "
2093          << SchedModel->getResourceName(ZoneCritResIdx)
2094          << "\n  ExpectedLatency: " << ExpectedLatency << "c\n"
2095          << (IsResourceLimited ? "  - Resource" : "  - Latency")
2096          << " limited.\n";
2097 }
2098 #endif
2099
2100 //===----------------------------------------------------------------------===//
2101 // GenericScheduler - Generic implementation of MachineSchedStrategy.
2102 //===----------------------------------------------------------------------===//
2103
2104 void GenericSchedulerBase::SchedCandidate::
2105 initResourceDelta(const ScheduleDAGMI *DAG,
2106                   const TargetSchedModel *SchedModel) {
2107   if (!Policy.ReduceResIdx && !Policy.DemandResIdx)
2108     return;
2109
2110   const MCSchedClassDesc *SC = DAG->getSchedClass(SU);
2111   for (TargetSchedModel::ProcResIter
2112          PI = SchedModel->getWriteProcResBegin(SC),
2113          PE = SchedModel->getWriteProcResEnd(SC); PI != PE; ++PI) {
2114     if (PI->ProcResourceIdx == Policy.ReduceResIdx)
2115       ResDelta.CritResources += PI->Cycles;
2116     if (PI->ProcResourceIdx == Policy.DemandResIdx)
2117       ResDelta.DemandedResources += PI->Cycles;
2118   }
2119 }
2120
2121 /// Set the CandPolicy given a scheduling zone given the current resources and
2122 /// latencies inside and outside the zone.
2123 void GenericSchedulerBase::setPolicy(CandPolicy &Policy,
2124                                      bool IsPostRA,
2125                                      SchedBoundary &CurrZone,
2126                                      SchedBoundary *OtherZone) {
2127   // Apply preemptive heuristics based on the the total latency and resources
2128   // inside and outside this zone. Potential stalls should be considered before
2129   // following this policy.
2130
2131   // Compute remaining latency. We need this both to determine whether the
2132   // overall schedule has become latency-limited and whether the instructions
2133   // outside this zone are resource or latency limited.
2134   //
2135   // The "dependent" latency is updated incrementally during scheduling as the
2136   // max height/depth of scheduled nodes minus the cycles since it was
2137   // scheduled:
2138   //   DLat = max (N.depth - (CurrCycle - N.ReadyCycle) for N in Zone
2139   //
2140   // The "independent" latency is the max ready queue depth:
2141   //   ILat = max N.depth for N in Available|Pending
2142   //
2143   // RemainingLatency is the greater of independent and dependent latency.
2144   unsigned RemLatency = CurrZone.getDependentLatency();
2145   RemLatency = std::max(RemLatency,
2146                         CurrZone.findMaxLatency(CurrZone.Available.elements()));
2147   RemLatency = std::max(RemLatency,
2148                         CurrZone.findMaxLatency(CurrZone.Pending.elements()));
2149
2150   // Compute the critical resource outside the zone.
2151   unsigned OtherCritIdx = 0;
2152   unsigned OtherCount =
2153     OtherZone ? OtherZone->getOtherResourceCount(OtherCritIdx) : 0;
2154
2155   bool OtherResLimited = false;
2156   if (SchedModel->hasInstrSchedModel()) {
2157     unsigned LFactor = SchedModel->getLatencyFactor();
2158     OtherResLimited = (int)(OtherCount - (RemLatency * LFactor)) > (int)LFactor;
2159   }
2160   // Schedule aggressively for latency in PostRA mode. We don't check for
2161   // acyclic latency during PostRA, and highly out-of-order processors will
2162   // skip PostRA scheduling.
2163   if (!OtherResLimited) {
2164     if (IsPostRA || (RemLatency + CurrZone.getCurrCycle() > Rem.CriticalPath)) {
2165       Policy.ReduceLatency |= true;
2166       DEBUG(dbgs() << "  " << CurrZone.Available.getName()
2167             << " RemainingLatency " << RemLatency << " + "
2168             << CurrZone.getCurrCycle() << "c > CritPath "
2169             << Rem.CriticalPath << "\n");
2170     }
2171   }
2172   // If the same resource is limiting inside and outside the zone, do nothing.
2173   if (CurrZone.getZoneCritResIdx() == OtherCritIdx)
2174     return;
2175
2176   DEBUG(
2177     if (CurrZone.isResourceLimited()) {
2178       dbgs() << "  " << CurrZone.Available.getName() << " ResourceLimited: "
2179              << SchedModel->getResourceName(CurrZone.getZoneCritResIdx())
2180              << "\n";
2181     }
2182     if (OtherResLimited)
2183       dbgs() << "  RemainingLimit: "
2184              << SchedModel->getResourceName(OtherCritIdx) << "\n";
2185     if (!CurrZone.isResourceLimited() && !OtherResLimited)
2186       dbgs() << "  Latency limited both directions.\n");
2187
2188   if (CurrZone.isResourceLimited() && !Policy.ReduceResIdx)
2189     Policy.ReduceResIdx = CurrZone.getZoneCritResIdx();
2190
2191   if (OtherResLimited)
2192     Policy.DemandResIdx = OtherCritIdx;
2193 }
2194
2195 #ifndef NDEBUG
2196 const char *GenericSchedulerBase::getReasonStr(
2197   GenericSchedulerBase::CandReason Reason) {
2198   switch (Reason) {
2199   case NoCand:         return "NOCAND    ";
2200   case PhysRegCopy:    return "PREG-COPY";
2201   case RegExcess:      return "REG-EXCESS";
2202   case RegCritical:    return "REG-CRIT  ";
2203   case Stall:          return "STALL     ";
2204   case Cluster:        return "CLUSTER   ";
2205   case Weak:           return "WEAK      ";
2206   case RegMax:         return "REG-MAX   ";
2207   case ResourceReduce: return "RES-REDUCE";
2208   case ResourceDemand: return "RES-DEMAND";
2209   case TopDepthReduce: return "TOP-DEPTH ";
2210   case TopPathReduce:  return "TOP-PATH  ";
2211   case BotHeightReduce:return "BOT-HEIGHT";
2212   case BotPathReduce:  return "BOT-PATH  ";
2213   case NextDefUse:     return "DEF-USE   ";
2214   case NodeOrder:      return "ORDER     ";
2215   };
2216   llvm_unreachable("Unknown reason!");
2217 }
2218
2219 void GenericSchedulerBase::traceCandidate(const SchedCandidate &Cand) {
2220   PressureChange P;
2221   unsigned ResIdx = 0;
2222   unsigned Latency = 0;
2223   switch (Cand.Reason) {
2224   default:
2225     break;
2226   case RegExcess:
2227     P = Cand.RPDelta.Excess;
2228     break;
2229   case RegCritical:
2230     P = Cand.RPDelta.CriticalMax;
2231     break;
2232   case RegMax:
2233     P = Cand.RPDelta.CurrentMax;
2234     break;
2235   case ResourceReduce:
2236     ResIdx = Cand.Policy.ReduceResIdx;
2237     break;
2238   case ResourceDemand:
2239     ResIdx = Cand.Policy.DemandResIdx;
2240     break;
2241   case TopDepthReduce:
2242     Latency = Cand.SU->getDepth();
2243     break;
2244   case TopPathReduce:
2245     Latency = Cand.SU->getHeight();
2246     break;
2247   case BotHeightReduce:
2248     Latency = Cand.SU->getHeight();
2249     break;
2250   case BotPathReduce:
2251     Latency = Cand.SU->getDepth();
2252     break;
2253   }
2254   dbgs() << "  SU(" << Cand.SU->NodeNum << ") " << getReasonStr(Cand.Reason);
2255   if (P.isValid())
2256     dbgs() << " " << TRI->getRegPressureSetName(P.getPSet())
2257            << ":" << P.getUnitInc() << " ";
2258   else
2259     dbgs() << "      ";
2260   if (ResIdx)
2261     dbgs() << " " << SchedModel->getProcResource(ResIdx)->Name << " ";
2262   else
2263     dbgs() << "         ";
2264   if (Latency)
2265     dbgs() << " " << Latency << " cycles ";
2266   else
2267     dbgs() << "          ";
2268   dbgs() << '\n';
2269 }
2270 #endif
2271
2272 /// Return true if this heuristic determines order.
2273 static bool tryLess(int TryVal, int CandVal,
2274                     GenericSchedulerBase::SchedCandidate &TryCand,
2275                     GenericSchedulerBase::SchedCandidate &Cand,
2276                     GenericSchedulerBase::CandReason Reason) {
2277   if (TryVal < CandVal) {
2278     TryCand.Reason = Reason;
2279     return true;
2280   }
2281   if (TryVal > CandVal) {
2282     if (Cand.Reason > Reason)
2283       Cand.Reason = Reason;
2284     return true;
2285   }
2286   Cand.setRepeat(Reason);
2287   return false;
2288 }
2289
2290 static bool tryGreater(int TryVal, int CandVal,
2291                        GenericSchedulerBase::SchedCandidate &TryCand,
2292                        GenericSchedulerBase::SchedCandidate &Cand,
2293                        GenericSchedulerBase::CandReason Reason) {
2294   if (TryVal > CandVal) {
2295     TryCand.Reason = Reason;
2296     return true;
2297   }
2298   if (TryVal < CandVal) {
2299     if (Cand.Reason > Reason)
2300       Cand.Reason = Reason;
2301     return true;
2302   }
2303   Cand.setRepeat(Reason);
2304   return false;
2305 }
2306
2307 static bool tryLatency(GenericSchedulerBase::SchedCandidate &TryCand,
2308                        GenericSchedulerBase::SchedCandidate &Cand,
2309                        SchedBoundary &Zone) {
2310   if (Zone.isTop()) {
2311     if (Cand.SU->getDepth() > Zone.getScheduledLatency()) {
2312       if (tryLess(TryCand.SU->getDepth(), Cand.SU->getDepth(),
2313                   TryCand, Cand, GenericSchedulerBase::TopDepthReduce))
2314         return true;
2315     }
2316     if (tryGreater(TryCand.SU->getHeight(), Cand.SU->getHeight(),
2317                    TryCand, Cand, GenericSchedulerBase::TopPathReduce))
2318       return true;
2319   }
2320   else {
2321     if (Cand.SU->getHeight() > Zone.getScheduledLatency()) {
2322       if (tryLess(TryCand.SU->getHeight(), Cand.SU->getHeight(),
2323                   TryCand, Cand, GenericSchedulerBase::BotHeightReduce))
2324         return true;
2325     }
2326     if (tryGreater(TryCand.SU->getDepth(), Cand.SU->getDepth(),
2327                    TryCand, Cand, GenericSchedulerBase::BotPathReduce))
2328       return true;
2329   }
2330   return false;
2331 }
2332
2333 static void tracePick(const GenericSchedulerBase::SchedCandidate &Cand,
2334                       bool IsTop) {
2335   DEBUG(dbgs() << "Pick " << (IsTop ? "Top " : "Bot ")
2336         << GenericSchedulerBase::getReasonStr(Cand.Reason) << '\n');
2337 }
2338
2339 void GenericScheduler::initialize(ScheduleDAGMI *dag) {
2340   assert(dag->hasVRegLiveness() &&
2341          "(PreRA)GenericScheduler needs vreg liveness");
2342   DAG = static_cast<ScheduleDAGMILive*>(dag);
2343   SchedModel = DAG->getSchedModel();
2344   TRI = DAG->TRI;
2345
2346   Rem.init(DAG, SchedModel);
2347   Top.init(DAG, SchedModel, &Rem);
2348   Bot.init(DAG, SchedModel, &Rem);
2349
2350   // Initialize resource counts.
2351
2352   // Initialize the HazardRecognizers. If itineraries don't exist, are empty, or
2353   // are disabled, then these HazardRecs will be disabled.
2354   const InstrItineraryData *Itin = SchedModel->getInstrItineraries();
2355   const TargetMachine &TM = DAG->MF.getTarget();
2356   if (!Top.HazardRec) {
2357     Top.HazardRec =
2358       TM.getInstrInfo()->CreateTargetMIHazardRecognizer(Itin, DAG);
2359   }
2360   if (!Bot.HazardRec) {
2361     Bot.HazardRec =
2362       TM.getInstrInfo()->CreateTargetMIHazardRecognizer(Itin, DAG);
2363   }
2364 }
2365
2366 /// Initialize the per-region scheduling policy.
2367 void GenericScheduler::initPolicy(MachineBasicBlock::iterator Begin,
2368                                   MachineBasicBlock::iterator End,
2369                                   unsigned NumRegionInstrs) {
2370   const TargetMachine &TM = Context->MF->getTarget();
2371   const TargetLowering *TLI = TM.getTargetLowering();
2372
2373   // Avoid setting up the register pressure tracker for small regions to save
2374   // compile time. As a rough heuristic, only track pressure when the number of
2375   // schedulable instructions exceeds half the integer register file.
2376   RegionPolicy.ShouldTrackPressure = true;
2377   for (unsigned VT = MVT::i32; VT > (unsigned)MVT::i1; --VT) {
2378     MVT::SimpleValueType LegalIntVT = (MVT::SimpleValueType)VT;
2379     if (TLI->isTypeLegal(LegalIntVT)) {
2380       unsigned NIntRegs = Context->RegClassInfo->getNumAllocatableRegs(
2381         TLI->getRegClassFor(LegalIntVT));
2382       RegionPolicy.ShouldTrackPressure = NumRegionInstrs > (NIntRegs / 2);
2383     }
2384   }
2385
2386   // For generic targets, we default to bottom-up, because it's simpler and more
2387   // compile-time optimizations have been implemented in that direction.
2388   RegionPolicy.OnlyBottomUp = true;
2389
2390   // Allow the subtarget to override default policy.
2391   const TargetSubtargetInfo &ST = TM.getSubtarget<TargetSubtargetInfo>();
2392   ST.overrideSchedPolicy(RegionPolicy, Begin, End, NumRegionInstrs);
2393
2394   // After subtarget overrides, apply command line options.
2395   if (!EnableRegPressure)
2396     RegionPolicy.ShouldTrackPressure = false;
2397
2398   // Check -misched-topdown/bottomup can force or unforce scheduling direction.
2399   // e.g. -misched-bottomup=false allows scheduling in both directions.
2400   assert((!ForceTopDown || !ForceBottomUp) &&
2401          "-misched-topdown incompatible with -misched-bottomup");
2402   if (ForceBottomUp.getNumOccurrences() > 0) {
2403     RegionPolicy.OnlyBottomUp = ForceBottomUp;
2404     if (RegionPolicy.OnlyBottomUp)
2405       RegionPolicy.OnlyTopDown = false;
2406   }
2407   if (ForceTopDown.getNumOccurrences() > 0) {
2408     RegionPolicy.OnlyTopDown = ForceTopDown;
2409     if (RegionPolicy.OnlyTopDown)
2410       RegionPolicy.OnlyBottomUp = false;
2411   }
2412 }
2413
2414 /// Set IsAcyclicLatencyLimited if the acyclic path is longer than the cyclic
2415 /// critical path by more cycles than it takes to drain the instruction buffer.
2416 /// We estimate an upper bounds on in-flight instructions as:
2417 ///
2418 /// CyclesPerIteration = max( CyclicPath, Loop-Resource-Height )
2419 /// InFlightIterations = AcyclicPath / CyclesPerIteration
2420 /// InFlightResources = InFlightIterations * LoopResources
2421 ///
2422 /// TODO: Check execution resources in addition to IssueCount.
2423 void GenericScheduler::checkAcyclicLatency() {
2424   if (Rem.CyclicCritPath == 0 || Rem.CyclicCritPath >= Rem.CriticalPath)
2425     return;
2426
2427   // Scaled number of cycles per loop iteration.
2428   unsigned IterCount =
2429     std::max(Rem.CyclicCritPath * SchedModel->getLatencyFactor(),
2430              Rem.RemIssueCount);
2431   // Scaled acyclic critical path.
2432   unsigned AcyclicCount = Rem.CriticalPath * SchedModel->getLatencyFactor();
2433   // InFlightCount = (AcyclicPath / IterCycles) * InstrPerLoop
2434   unsigned InFlightCount =
2435     (AcyclicCount * Rem.RemIssueCount + IterCount-1) / IterCount;
2436   unsigned BufferLimit =
2437     SchedModel->getMicroOpBufferSize() * SchedModel->getMicroOpFactor();
2438
2439   Rem.IsAcyclicLatencyLimited = InFlightCount > BufferLimit;
2440
2441   DEBUG(dbgs() << "IssueCycles="
2442         << Rem.RemIssueCount / SchedModel->getLatencyFactor() << "c "
2443         << "IterCycles=" << IterCount / SchedModel->getLatencyFactor()
2444         << "c NumIters=" << (AcyclicCount + IterCount-1) / IterCount
2445         << " InFlight=" << InFlightCount / SchedModel->getMicroOpFactor()
2446         << "m BufferLim=" << SchedModel->getMicroOpBufferSize() << "m\n";
2447         if (Rem.IsAcyclicLatencyLimited)
2448           dbgs() << "  ACYCLIC LATENCY LIMIT\n");
2449 }
2450
2451 void GenericScheduler::registerRoots() {
2452   Rem.CriticalPath = DAG->ExitSU.getDepth();
2453
2454   // Some roots may not feed into ExitSU. Check all of them in case.
2455   for (std::vector<SUnit*>::const_iterator
2456          I = Bot.Available.begin(), E = Bot.Available.end(); I != E; ++I) {
2457     if ((*I)->getDepth() > Rem.CriticalPath)
2458       Rem.CriticalPath = (*I)->getDepth();
2459   }
2460   DEBUG(dbgs() << "Critical Path: " << Rem.CriticalPath << '\n');
2461
2462   if (EnableCyclicPath) {
2463     Rem.CyclicCritPath = DAG->computeCyclicCriticalPath();
2464     checkAcyclicLatency();
2465   }
2466 }
2467
2468 static bool tryPressure(const PressureChange &TryP,
2469                         const PressureChange &CandP,
2470                         GenericSchedulerBase::SchedCandidate &TryCand,
2471                         GenericSchedulerBase::SchedCandidate &Cand,
2472                         GenericSchedulerBase::CandReason Reason) {
2473   int TryRank = TryP.getPSetOrMax();
2474   int CandRank = CandP.getPSetOrMax();
2475   // If both candidates affect the same set, go with the smallest increase.
2476   if (TryRank == CandRank) {
2477     return tryLess(TryP.getUnitInc(), CandP.getUnitInc(), TryCand, Cand,
2478                    Reason);
2479   }
2480   // If one candidate decreases and the other increases, go with it.
2481   // Invalid candidates have UnitInc==0.
2482   if (tryLess(TryP.getUnitInc() < 0, CandP.getUnitInc() < 0, TryCand, Cand,
2483               Reason)) {
2484     return true;
2485   }
2486   // If the candidates are decreasing pressure, reverse priority.
2487   if (TryP.getUnitInc() < 0)
2488     std::swap(TryRank, CandRank);
2489   return tryGreater(TryRank, CandRank, TryCand, Cand, Reason);
2490 }
2491
2492 static unsigned getWeakLeft(const SUnit *SU, bool isTop) {
2493   return (isTop) ? SU->WeakPredsLeft : SU->WeakSuccsLeft;
2494 }
2495
2496 /// Minimize physical register live ranges. Regalloc wants them adjacent to
2497 /// their physreg def/use.
2498 ///
2499 /// FIXME: This is an unnecessary check on the critical path. Most are root/leaf
2500 /// copies which can be prescheduled. The rest (e.g. x86 MUL) could be bundled
2501 /// with the operation that produces or consumes the physreg. We'll do this when
2502 /// regalloc has support for parallel copies.
2503 static int biasPhysRegCopy(const SUnit *SU, bool isTop) {
2504   const MachineInstr *MI = SU->getInstr();
2505   if (!MI->isCopy())
2506     return 0;
2507
2508   unsigned ScheduledOper = isTop ? 1 : 0;
2509   unsigned UnscheduledOper = isTop ? 0 : 1;
2510   // If we have already scheduled the physreg produce/consumer, immediately
2511   // schedule the copy.
2512   if (TargetRegisterInfo::isPhysicalRegister(
2513         MI->getOperand(ScheduledOper).getReg()))
2514     return 1;
2515   // If the physreg is at the boundary, defer it. Otherwise schedule it
2516   // immediately to free the dependent. We can hoist the copy later.
2517   bool AtBoundary = isTop ? !SU->NumSuccsLeft : !SU->NumPredsLeft;
2518   if (TargetRegisterInfo::isPhysicalRegister(
2519         MI->getOperand(UnscheduledOper).getReg()))
2520     return AtBoundary ? -1 : 1;
2521   return 0;
2522 }
2523
2524 /// Apply a set of heursitics to a new candidate. Heuristics are currently
2525 /// hierarchical. This may be more efficient than a graduated cost model because
2526 /// we don't need to evaluate all aspects of the model for each node in the
2527 /// queue. But it's really done to make the heuristics easier to debug and
2528 /// statistically analyze.
2529 ///
2530 /// \param Cand provides the policy and current best candidate.
2531 /// \param TryCand refers to the next SUnit candidate, otherwise uninitialized.
2532 /// \param Zone describes the scheduled zone that we are extending.
2533 /// \param RPTracker describes reg pressure within the scheduled zone.
2534 /// \param TempTracker is a scratch pressure tracker to reuse in queries.
2535 void GenericScheduler::tryCandidate(SchedCandidate &Cand,
2536                                     SchedCandidate &TryCand,
2537                                     SchedBoundary &Zone,
2538                                     const RegPressureTracker &RPTracker,
2539                                     RegPressureTracker &TempTracker) {
2540
2541   if (DAG->isTrackingPressure()) {
2542     // Always initialize TryCand's RPDelta.
2543     if (Zone.isTop()) {
2544       TempTracker.getMaxDownwardPressureDelta(
2545         TryCand.SU->getInstr(),
2546         TryCand.RPDelta,
2547         DAG->getRegionCriticalPSets(),
2548         DAG->getRegPressure().MaxSetPressure);
2549     }
2550     else {
2551       if (VerifyScheduling) {
2552         TempTracker.getMaxUpwardPressureDelta(
2553           TryCand.SU->getInstr(),
2554           &DAG->getPressureDiff(TryCand.SU),
2555           TryCand.RPDelta,
2556           DAG->getRegionCriticalPSets(),
2557           DAG->getRegPressure().MaxSetPressure);
2558       }
2559       else {
2560         RPTracker.getUpwardPressureDelta(
2561           TryCand.SU->getInstr(),
2562           DAG->getPressureDiff(TryCand.SU),
2563           TryCand.RPDelta,
2564           DAG->getRegionCriticalPSets(),
2565           DAG->getRegPressure().MaxSetPressure);
2566       }
2567     }
2568   }
2569   DEBUG(if (TryCand.RPDelta.Excess.isValid())
2570           dbgs() << "  SU(" << TryCand.SU->NodeNum << ") "
2571                  << TRI->getRegPressureSetName(TryCand.RPDelta.Excess.getPSet())
2572                  << ":" << TryCand.RPDelta.Excess.getUnitInc() << "\n");
2573
2574   // Initialize the candidate if needed.
2575   if (!Cand.isValid()) {
2576     TryCand.Reason = NodeOrder;
2577     return;
2578   }
2579
2580   if (tryGreater(biasPhysRegCopy(TryCand.SU, Zone.isTop()),
2581                  biasPhysRegCopy(Cand.SU, Zone.isTop()),
2582                  TryCand, Cand, PhysRegCopy))
2583     return;
2584
2585   // Avoid exceeding the target's limit. If signed PSetID is negative, it is
2586   // invalid; convert it to INT_MAX to give it lowest priority.
2587   if (DAG->isTrackingPressure() && tryPressure(TryCand.RPDelta.Excess,
2588                                                Cand.RPDelta.Excess,
2589                                                TryCand, Cand, RegExcess))
2590     return;
2591
2592   // Avoid increasing the max critical pressure in the scheduled region.
2593   if (DAG->isTrackingPressure() && tryPressure(TryCand.RPDelta.CriticalMax,
2594                                                Cand.RPDelta.CriticalMax,
2595                                                TryCand, Cand, RegCritical))
2596     return;
2597
2598   // For loops that are acyclic path limited, aggressively schedule for latency.
2599   // This can result in very long dependence chains scheduled in sequence, so
2600   // once every cycle (when CurrMOps == 0), switch to normal heuristics.
2601   if (Rem.IsAcyclicLatencyLimited && !Zone.getCurrMOps()
2602       && tryLatency(TryCand, Cand, Zone))
2603     return;
2604
2605   // Prioritize instructions that read unbuffered resources by stall cycles.
2606   if (tryLess(Zone.getLatencyStallCycles(TryCand.SU),
2607               Zone.getLatencyStallCycles(Cand.SU), TryCand, Cand, Stall))
2608     return;
2609
2610   // Keep clustered nodes together to encourage downstream peephole
2611   // optimizations which may reduce resource requirements.
2612   //
2613   // This is a best effort to set things up for a post-RA pass. Optimizations
2614   // like generating loads of multiple registers should ideally be done within
2615   // the scheduler pass by combining the loads during DAG postprocessing.
2616   const SUnit *NextClusterSU =
2617     Zone.isTop() ? DAG->getNextClusterSucc() : DAG->getNextClusterPred();
2618   if (tryGreater(TryCand.SU == NextClusterSU, Cand.SU == NextClusterSU,
2619                  TryCand, Cand, Cluster))
2620     return;
2621
2622   // Weak edges are for clustering and other constraints.
2623   if (tryLess(getWeakLeft(TryCand.SU, Zone.isTop()),
2624               getWeakLeft(Cand.SU, Zone.isTop()),
2625               TryCand, Cand, Weak)) {
2626     return;
2627   }
2628   // Avoid increasing the max pressure of the entire region.
2629   if (DAG->isTrackingPressure() && tryPressure(TryCand.RPDelta.CurrentMax,
2630                                                Cand.RPDelta.CurrentMax,
2631                                                TryCand, Cand, RegMax))
2632     return;
2633
2634   // Avoid critical resource consumption and balance the schedule.
2635   TryCand.initResourceDelta(DAG, SchedModel);
2636   if (tryLess(TryCand.ResDelta.CritResources, Cand.ResDelta.CritResources,
2637               TryCand, Cand, ResourceReduce))
2638     return;
2639   if (tryGreater(TryCand.ResDelta.DemandedResources,
2640                  Cand.ResDelta.DemandedResources,
2641                  TryCand, Cand, ResourceDemand))
2642     return;
2643
2644   // Avoid serializing long latency dependence chains.
2645   // For acyclic path limited loops, latency was already checked above.
2646   if (Cand.Policy.ReduceLatency && !Rem.IsAcyclicLatencyLimited
2647       && tryLatency(TryCand, Cand, Zone)) {
2648     return;
2649   }
2650
2651   // Prefer immediate defs/users of the last scheduled instruction. This is a
2652   // local pressure avoidance strategy that also makes the machine code
2653   // readable.
2654   if (tryGreater(Zone.isNextSU(TryCand.SU), Zone.isNextSU(Cand.SU),
2655                  TryCand, Cand, NextDefUse))
2656     return;
2657
2658   // Fall through to original instruction order.
2659   if ((Zone.isTop() && TryCand.SU->NodeNum < Cand.SU->NodeNum)
2660       || (!Zone.isTop() && TryCand.SU->NodeNum > Cand.SU->NodeNum)) {
2661     TryCand.Reason = NodeOrder;
2662   }
2663 }
2664
2665 /// Pick the best candidate from the queue.
2666 ///
2667 /// TODO: getMaxPressureDelta results can be mostly cached for each SUnit during
2668 /// DAG building. To adjust for the current scheduling location we need to
2669 /// maintain the number of vreg uses remaining to be top-scheduled.
2670 void GenericScheduler::pickNodeFromQueue(SchedBoundary &Zone,
2671                                          const RegPressureTracker &RPTracker,
2672                                          SchedCandidate &Cand) {
2673   ReadyQueue &Q = Zone.Available;
2674
2675   DEBUG(Q.dump());
2676
2677   // getMaxPressureDelta temporarily modifies the tracker.
2678   RegPressureTracker &TempTracker = const_cast<RegPressureTracker&>(RPTracker);
2679
2680   for (ReadyQueue::iterator I = Q.begin(), E = Q.end(); I != E; ++I) {
2681
2682     SchedCandidate TryCand(Cand.Policy);
2683     TryCand.SU = *I;
2684     tryCandidate(Cand, TryCand, Zone, RPTracker, TempTracker);
2685     if (TryCand.Reason != NoCand) {
2686       // Initialize resource delta if needed in case future heuristics query it.
2687       if (TryCand.ResDelta == SchedResourceDelta())
2688         TryCand.initResourceDelta(DAG, SchedModel);
2689       Cand.setBest(TryCand);
2690       DEBUG(traceCandidate(Cand));
2691     }
2692   }
2693 }
2694
2695 /// Pick the best candidate node from either the top or bottom queue.
2696 SUnit *GenericScheduler::pickNodeBidirectional(bool &IsTopNode) {
2697   // Schedule as far as possible in the direction of no choice. This is most
2698   // efficient, but also provides the best heuristics for CriticalPSets.
2699   if (SUnit *SU = Bot.pickOnlyChoice()) {
2700     IsTopNode = false;
2701     DEBUG(dbgs() << "Pick Bot NOCAND\n");
2702     return SU;
2703   }
2704   if (SUnit *SU = Top.pickOnlyChoice()) {
2705     IsTopNode = true;
2706     DEBUG(dbgs() << "Pick Top NOCAND\n");
2707     return SU;
2708   }
2709   CandPolicy NoPolicy;
2710   SchedCandidate BotCand(NoPolicy);
2711   SchedCandidate TopCand(NoPolicy);
2712   // Set the bottom-up policy based on the state of the current bottom zone and
2713   // the instructions outside the zone, including the top zone.
2714   setPolicy(BotCand.Policy, /*IsPostRA=*/false, Bot, &Top);
2715   // Set the top-down policy based on the state of the current top zone and
2716   // the instructions outside the zone, including the bottom zone.
2717   setPolicy(TopCand.Policy, /*IsPostRA=*/false, Top, &Bot);
2718
2719   // Prefer bottom scheduling when heuristics are silent.
2720   pickNodeFromQueue(Bot, DAG->getBotRPTracker(), BotCand);
2721   assert(BotCand.Reason != NoCand && "failed to find the first candidate");
2722
2723   // If either Q has a single candidate that provides the least increase in
2724   // Excess pressure, we can immediately schedule from that Q.
2725   //
2726   // RegionCriticalPSets summarizes the pressure within the scheduled region and
2727   // affects picking from either Q. If scheduling in one direction must
2728   // increase pressure for one of the excess PSets, then schedule in that
2729   // direction first to provide more freedom in the other direction.
2730   if ((BotCand.Reason == RegExcess && !BotCand.isRepeat(RegExcess))
2731       || (BotCand.Reason == RegCritical
2732           && !BotCand.isRepeat(RegCritical)))
2733   {
2734     IsTopNode = false;
2735     tracePick(BotCand, IsTopNode);
2736     return BotCand.SU;
2737   }
2738   // Check if the top Q has a better candidate.
2739   pickNodeFromQueue(Top, DAG->getTopRPTracker(), TopCand);
2740   assert(TopCand.Reason != NoCand && "failed to find the first candidate");
2741
2742   // Choose the queue with the most important (lowest enum) reason.
2743   if (TopCand.Reason < BotCand.Reason) {
2744     IsTopNode = true;
2745     tracePick(TopCand, IsTopNode);
2746     return TopCand.SU;
2747   }
2748   // Otherwise prefer the bottom candidate, in node order if all else failed.
2749   IsTopNode = false;
2750   tracePick(BotCand, IsTopNode);
2751   return BotCand.SU;
2752 }
2753
2754 /// Pick the best node to balance the schedule. Implements MachineSchedStrategy.
2755 SUnit *GenericScheduler::pickNode(bool &IsTopNode) {
2756   if (DAG->top() == DAG->bottom()) {
2757     assert(Top.Available.empty() && Top.Pending.empty() &&
2758            Bot.Available.empty() && Bot.Pending.empty() && "ReadyQ garbage");
2759     return nullptr;
2760   }
2761   SUnit *SU;
2762   do {
2763     if (RegionPolicy.OnlyTopDown) {
2764       SU = Top.pickOnlyChoice();
2765       if (!SU) {
2766         CandPolicy NoPolicy;
2767         SchedCandidate TopCand(NoPolicy);
2768         pickNodeFromQueue(Top, DAG->getTopRPTracker(), TopCand);
2769         assert(TopCand.Reason != NoCand && "failed to find a candidate");
2770         tracePick(TopCand, true);
2771         SU = TopCand.SU;
2772       }
2773       IsTopNode = true;
2774     }
2775     else if (RegionPolicy.OnlyBottomUp) {
2776       SU = Bot.pickOnlyChoice();
2777       if (!SU) {
2778         CandPolicy NoPolicy;
2779         SchedCandidate BotCand(NoPolicy);
2780         pickNodeFromQueue(Bot, DAG->getBotRPTracker(), BotCand);
2781         assert(BotCand.Reason != NoCand && "failed to find a candidate");
2782         tracePick(BotCand, false);
2783         SU = BotCand.SU;
2784       }
2785       IsTopNode = false;
2786     }
2787     else {
2788       SU = pickNodeBidirectional(IsTopNode);
2789     }
2790   } while (SU->isScheduled);
2791
2792   if (SU->isTopReady())
2793     Top.removeReady(SU);
2794   if (SU->isBottomReady())
2795     Bot.removeReady(SU);
2796
2797   DEBUG(dbgs() << "Scheduling SU(" << SU->NodeNum << ") " << *SU->getInstr());
2798   return SU;
2799 }
2800
2801 void GenericScheduler::reschedulePhysRegCopies(SUnit *SU, bool isTop) {
2802
2803   MachineBasicBlock::iterator InsertPos = SU->getInstr();
2804   if (!isTop)
2805     ++InsertPos;
2806   SmallVectorImpl<SDep> &Deps = isTop ? SU->Preds : SU->Succs;
2807
2808   // Find already scheduled copies with a single physreg dependence and move
2809   // them just above the scheduled instruction.
2810   for (SmallVectorImpl<SDep>::iterator I = Deps.begin(), E = Deps.end();
2811        I != E; ++I) {
2812     if (I->getKind() != SDep::Data || !TRI->isPhysicalRegister(I->getReg()))
2813       continue;
2814     SUnit *DepSU = I->getSUnit();
2815     if (isTop ? DepSU->Succs.size() > 1 : DepSU->Preds.size() > 1)
2816       continue;
2817     MachineInstr *Copy = DepSU->getInstr();
2818     if (!Copy->isCopy())
2819       continue;
2820     DEBUG(dbgs() << "  Rescheduling physreg copy ";
2821           I->getSUnit()->dump(DAG));
2822     DAG->moveInstruction(Copy, InsertPos);
2823   }
2824 }
2825
2826 /// Update the scheduler's state after scheduling a node. This is the same node
2827 /// that was just returned by pickNode(). However, ScheduleDAGMILive needs to
2828 /// update it's state based on the current cycle before MachineSchedStrategy
2829 /// does.
2830 ///
2831 /// FIXME: Eventually, we may bundle physreg copies rather than rescheduling
2832 /// them here. See comments in biasPhysRegCopy.
2833 void GenericScheduler::schedNode(SUnit *SU, bool IsTopNode) {
2834   if (IsTopNode) {
2835     SU->TopReadyCycle = std::max(SU->TopReadyCycle, Top.getCurrCycle());
2836     Top.bumpNode(SU);
2837     if (SU->hasPhysRegUses)
2838       reschedulePhysRegCopies(SU, true);
2839   }
2840   else {
2841     SU->BotReadyCycle = std::max(SU->BotReadyCycle, Bot.getCurrCycle());
2842     Bot.bumpNode(SU);
2843     if (SU->hasPhysRegDefs)
2844       reschedulePhysRegCopies(SU, false);
2845   }
2846 }
2847
2848 /// Create the standard converging machine scheduler. This will be used as the
2849 /// default scheduler if the target does not set a default.
2850 static ScheduleDAGInstrs *createGenericSchedLive(MachineSchedContext *C) {
2851   ScheduleDAGMILive *DAG = new ScheduleDAGMILive(C, make_unique<GenericScheduler>(C));
2852   // Register DAG post-processors.
2853   //
2854   // FIXME: extend the mutation API to allow earlier mutations to instantiate
2855   // data and pass it to later mutations. Have a single mutation that gathers
2856   // the interesting nodes in one pass.
2857   DAG->addMutation(make_unique<CopyConstrain>(DAG->TII, DAG->TRI));
2858   if (EnableLoadCluster && DAG->TII->enableClusterLoads())
2859     DAG->addMutation(make_unique<LoadClusterMutation>(DAG->TII, DAG->TRI));
2860   if (EnableMacroFusion)
2861     DAG->addMutation(make_unique<MacroFusion>(DAG->TII));
2862   return DAG;
2863 }
2864
2865 static MachineSchedRegistry
2866 GenericSchedRegistry("converge", "Standard converging scheduler.",
2867                      createGenericSchedLive);
2868
2869 //===----------------------------------------------------------------------===//
2870 // PostGenericScheduler - Generic PostRA implementation of MachineSchedStrategy.
2871 //===----------------------------------------------------------------------===//
2872
2873 void PostGenericScheduler::initialize(ScheduleDAGMI *Dag) {
2874   DAG = Dag;
2875   SchedModel = DAG->getSchedModel();
2876   TRI = DAG->TRI;
2877
2878   Rem.init(DAG, SchedModel);
2879   Top.init(DAG, SchedModel, &Rem);
2880   BotRoots.clear();
2881
2882   // Initialize the HazardRecognizers. If itineraries don't exist, are empty,
2883   // or are disabled, then these HazardRecs will be disabled.
2884   const InstrItineraryData *Itin = SchedModel->getInstrItineraries();
2885   const TargetMachine &TM = DAG->MF.getTarget();
2886   if (!Top.HazardRec) {
2887     Top.HazardRec =
2888       TM.getInstrInfo()->CreateTargetMIHazardRecognizer(Itin, DAG);
2889   }
2890 }
2891
2892
2893 void PostGenericScheduler::registerRoots() {
2894   Rem.CriticalPath = DAG->ExitSU.getDepth();
2895
2896   // Some roots may not feed into ExitSU. Check all of them in case.
2897   for (SmallVectorImpl<SUnit*>::const_iterator
2898          I = BotRoots.begin(), E = BotRoots.end(); I != E; ++I) {
2899     if ((*I)->getDepth() > Rem.CriticalPath)
2900       Rem.CriticalPath = (*I)->getDepth();
2901   }
2902   DEBUG(dbgs() << "Critical Path: " << Rem.CriticalPath << '\n');
2903 }
2904
2905 /// Apply a set of heursitics to a new candidate for PostRA scheduling.
2906 ///
2907 /// \param Cand provides the policy and current best candidate.
2908 /// \param TryCand refers to the next SUnit candidate, otherwise uninitialized.
2909 void PostGenericScheduler::tryCandidate(SchedCandidate &Cand,
2910                                         SchedCandidate &TryCand) {
2911
2912   // Initialize the candidate if needed.
2913   if (!Cand.isValid()) {
2914     TryCand.Reason = NodeOrder;
2915     return;
2916   }
2917
2918   // Prioritize instructions that read unbuffered resources by stall cycles.
2919   if (tryLess(Top.getLatencyStallCycles(TryCand.SU),
2920               Top.getLatencyStallCycles(Cand.SU), TryCand, Cand, Stall))
2921     return;
2922
2923   // Avoid critical resource consumption and balance the schedule.
2924   if (tryLess(TryCand.ResDelta.CritResources, Cand.ResDelta.CritResources,
2925               TryCand, Cand, ResourceReduce))
2926     return;
2927   if (tryGreater(TryCand.ResDelta.DemandedResources,
2928                  Cand.ResDelta.DemandedResources,
2929                  TryCand, Cand, ResourceDemand))
2930     return;
2931
2932   // Avoid serializing long latency dependence chains.
2933   if (Cand.Policy.ReduceLatency && tryLatency(TryCand, Cand, Top)) {
2934     return;
2935   }
2936
2937   // Fall through to original instruction order.
2938   if (TryCand.SU->NodeNum < Cand.SU->NodeNum)
2939     TryCand.Reason = NodeOrder;
2940 }
2941
2942 void PostGenericScheduler::pickNodeFromQueue(SchedCandidate &Cand) {
2943   ReadyQueue &Q = Top.Available;
2944
2945   DEBUG(Q.dump());
2946
2947   for (ReadyQueue::iterator I = Q.begin(), E = Q.end(); I != E; ++I) {
2948     SchedCandidate TryCand(Cand.Policy);
2949     TryCand.SU = *I;
2950     TryCand.initResourceDelta(DAG, SchedModel);
2951     tryCandidate(Cand, TryCand);
2952     if (TryCand.Reason != NoCand) {
2953       Cand.setBest(TryCand);
2954       DEBUG(traceCandidate(Cand));
2955     }
2956   }
2957 }
2958
2959 /// Pick the next node to schedule.
2960 SUnit *PostGenericScheduler::pickNode(bool &IsTopNode) {
2961   if (DAG->top() == DAG->bottom()) {
2962     assert(Top.Available.empty() && Top.Pending.empty() && "ReadyQ garbage");
2963     return nullptr;
2964   }
2965   SUnit *SU;
2966   do {
2967     SU = Top.pickOnlyChoice();
2968     if (!SU) {
2969       CandPolicy NoPolicy;
2970       SchedCandidate TopCand(NoPolicy);
2971       // Set the top-down policy based on the state of the current top zone and
2972       // the instructions outside the zone, including the bottom zone.
2973       setPolicy(TopCand.Policy, /*IsPostRA=*/true, Top, nullptr);
2974       pickNodeFromQueue(TopCand);
2975       assert(TopCand.Reason != NoCand && "failed to find a candidate");
2976       tracePick(TopCand, true);
2977       SU = TopCand.SU;
2978     }
2979   } while (SU->isScheduled);
2980
2981   IsTopNode = true;
2982   Top.removeReady(SU);
2983
2984   DEBUG(dbgs() << "Scheduling SU(" << SU->NodeNum << ") " << *SU->getInstr());
2985   return SU;
2986 }
2987
2988 /// Called after ScheduleDAGMI has scheduled an instruction and updated
2989 /// scheduled/remaining flags in the DAG nodes.
2990 void PostGenericScheduler::schedNode(SUnit *SU, bool IsTopNode) {
2991   SU->TopReadyCycle = std::max(SU->TopReadyCycle, Top.getCurrCycle());
2992   Top.bumpNode(SU);
2993 }
2994
2995 /// Create a generic scheduler with no vreg liveness or DAG mutation passes.
2996 static ScheduleDAGInstrs *createGenericSchedPostRA(MachineSchedContext *C) {
2997   return new ScheduleDAGMI(C, make_unique<PostGenericScheduler>(C), /*IsPostRA=*/true);
2998 }
2999
3000 //===----------------------------------------------------------------------===//
3001 // ILP Scheduler. Currently for experimental analysis of heuristics.
3002 //===----------------------------------------------------------------------===//
3003
3004 namespace {
3005 /// \brief Order nodes by the ILP metric.
3006 struct ILPOrder {
3007   const SchedDFSResult *DFSResult;
3008   const BitVector *ScheduledTrees;
3009   bool MaximizeILP;
3010
3011   ILPOrder(bool MaxILP)
3012     : DFSResult(nullptr), ScheduledTrees(nullptr), MaximizeILP(MaxILP) {}
3013
3014   /// \brief Apply a less-than relation on node priority.
3015   ///
3016   /// (Return true if A comes after B in the Q.)
3017   bool operator()(const SUnit *A, const SUnit *B) const {
3018     unsigned SchedTreeA = DFSResult->getSubtreeID(A);
3019     unsigned SchedTreeB = DFSResult->getSubtreeID(B);
3020     if (SchedTreeA != SchedTreeB) {
3021       // Unscheduled trees have lower priority.
3022       if (ScheduledTrees->test(SchedTreeA) != ScheduledTrees->test(SchedTreeB))
3023         return ScheduledTrees->test(SchedTreeB);
3024
3025       // Trees with shallower connections have have lower priority.
3026       if (DFSResult->getSubtreeLevel(SchedTreeA)
3027           != DFSResult->getSubtreeLevel(SchedTreeB)) {
3028         return DFSResult->getSubtreeLevel(SchedTreeA)
3029           < DFSResult->getSubtreeLevel(SchedTreeB);
3030       }
3031     }
3032     if (MaximizeILP)
3033       return DFSResult->getILP(A) < DFSResult->getILP(B);
3034     else
3035       return DFSResult->getILP(A) > DFSResult->getILP(B);
3036   }
3037 };
3038
3039 /// \brief Schedule based on the ILP metric.
3040 class ILPScheduler : public MachineSchedStrategy {
3041   ScheduleDAGMILive *DAG;
3042   ILPOrder Cmp;
3043
3044   std::vector<SUnit*> ReadyQ;
3045 public:
3046   ILPScheduler(bool MaximizeILP): DAG(nullptr), Cmp(MaximizeILP) {}
3047
3048   void initialize(ScheduleDAGMI *dag) override {
3049     assert(dag->hasVRegLiveness() && "ILPScheduler needs vreg liveness");
3050     DAG = static_cast<ScheduleDAGMILive*>(dag);
3051     DAG->computeDFSResult();
3052     Cmp.DFSResult = DAG->getDFSResult();
3053     Cmp.ScheduledTrees = &DAG->getScheduledTrees();
3054     ReadyQ.clear();
3055   }
3056
3057   void registerRoots() override {
3058     // Restore the heap in ReadyQ with the updated DFS results.
3059     std::make_heap(ReadyQ.begin(), ReadyQ.end(), Cmp);
3060   }
3061
3062   /// Implement MachineSchedStrategy interface.
3063   /// -----------------------------------------
3064
3065   /// Callback to select the highest priority node from the ready Q.
3066   SUnit *pickNode(bool &IsTopNode) override {
3067     if (ReadyQ.empty()) return nullptr;
3068     std::pop_heap(ReadyQ.begin(), ReadyQ.end(), Cmp);
3069     SUnit *SU = ReadyQ.back();
3070     ReadyQ.pop_back();
3071     IsTopNode = false;
3072     DEBUG(dbgs() << "Pick node " << "SU(" << SU->NodeNum << ") "
3073           << " ILP: " << DAG->getDFSResult()->getILP(SU)
3074           << " Tree: " << DAG->getDFSResult()->getSubtreeID(SU) << " @"
3075           << DAG->getDFSResult()->getSubtreeLevel(
3076             DAG->getDFSResult()->getSubtreeID(SU)) << '\n'
3077           << "Scheduling " << *SU->getInstr());
3078     return SU;
3079   }
3080
3081   /// \brief Scheduler callback to notify that a new subtree is scheduled.
3082   void scheduleTree(unsigned SubtreeID) override {
3083     std::make_heap(ReadyQ.begin(), ReadyQ.end(), Cmp);
3084   }
3085
3086   /// Callback after a node is scheduled. Mark a newly scheduled tree, notify
3087   /// DFSResults, and resort the priority Q.
3088   void schedNode(SUnit *SU, bool IsTopNode) override {
3089     assert(!IsTopNode && "SchedDFSResult needs bottom-up");
3090   }
3091
3092   void releaseTopNode(SUnit *) override { /*only called for top roots*/ }
3093
3094   void releaseBottomNode(SUnit *SU) override {
3095     ReadyQ.push_back(SU);
3096     std::push_heap(ReadyQ.begin(), ReadyQ.end(), Cmp);
3097   }
3098 };
3099 } // namespace
3100
3101 static ScheduleDAGInstrs *createILPMaxScheduler(MachineSchedContext *C) {
3102   return new ScheduleDAGMILive(C, make_unique<ILPScheduler>(true));
3103 }
3104 static ScheduleDAGInstrs *createILPMinScheduler(MachineSchedContext *C) {
3105   return new ScheduleDAGMILive(C, make_unique<ILPScheduler>(false));
3106 }
3107 static MachineSchedRegistry ILPMaxRegistry(
3108   "ilpmax", "Schedule bottom-up for max ILP", createILPMaxScheduler);
3109 static MachineSchedRegistry ILPMinRegistry(
3110   "ilpmin", "Schedule bottom-up for min ILP", createILPMinScheduler);
3111
3112 //===----------------------------------------------------------------------===//
3113 // Machine Instruction Shuffler for Correctness Testing
3114 //===----------------------------------------------------------------------===//
3115
3116 #ifndef NDEBUG
3117 namespace {
3118 /// Apply a less-than relation on the node order, which corresponds to the
3119 /// instruction order prior to scheduling. IsReverse implements greater-than.
3120 template<bool IsReverse>
3121 struct SUnitOrder {
3122   bool operator()(SUnit *A, SUnit *B) const {
3123     if (IsReverse)
3124       return A->NodeNum > B->NodeNum;
3125     else
3126       return A->NodeNum < B->NodeNum;
3127   }
3128 };
3129
3130 /// Reorder instructions as much as possible.
3131 class InstructionShuffler : public MachineSchedStrategy {
3132   bool IsAlternating;
3133   bool IsTopDown;
3134
3135   // Using a less-than relation (SUnitOrder<false>) for the TopQ priority
3136   // gives nodes with a higher number higher priority causing the latest
3137   // instructions to be scheduled first.
3138   PriorityQueue<SUnit*, std::vector<SUnit*>, SUnitOrder<false> >
3139     TopQ;
3140   // When scheduling bottom-up, use greater-than as the queue priority.
3141   PriorityQueue<SUnit*, std::vector<SUnit*>, SUnitOrder<true> >
3142     BottomQ;
3143 public:
3144   InstructionShuffler(bool alternate, bool topdown)
3145     : IsAlternating(alternate), IsTopDown(topdown) {}
3146
3147   void initialize(ScheduleDAGMI*) override {
3148     TopQ.clear();
3149     BottomQ.clear();
3150   }
3151
3152   /// Implement MachineSchedStrategy interface.
3153   /// -----------------------------------------
3154
3155   SUnit *pickNode(bool &IsTopNode) override {
3156     SUnit *SU;
3157     if (IsTopDown) {
3158       do {
3159         if (TopQ.empty()) return nullptr;
3160         SU = TopQ.top();
3161         TopQ.pop();
3162       } while (SU->isScheduled);
3163       IsTopNode = true;
3164     }
3165     else {
3166       do {
3167         if (BottomQ.empty()) return nullptr;
3168         SU = BottomQ.top();
3169         BottomQ.pop();
3170       } while (SU->isScheduled);
3171       IsTopNode = false;
3172     }
3173     if (IsAlternating)
3174       IsTopDown = !IsTopDown;
3175     return SU;
3176   }
3177
3178   void schedNode(SUnit *SU, bool IsTopNode) override {}
3179
3180   void releaseTopNode(SUnit *SU) override {
3181     TopQ.push(SU);
3182   }
3183   void releaseBottomNode(SUnit *SU) override {
3184     BottomQ.push(SU);
3185   }
3186 };
3187 } // namespace
3188
3189 static ScheduleDAGInstrs *createInstructionShuffler(MachineSchedContext *C) {
3190   bool Alternate = !ForceTopDown && !ForceBottomUp;
3191   bool TopDown = !ForceBottomUp;
3192   assert((TopDown || !ForceTopDown) &&
3193          "-misched-topdown incompatible with -misched-bottomup");
3194   return new ScheduleDAGMILive(C, make_unique<InstructionShuffler>(Alternate, TopDown));
3195 }
3196 static MachineSchedRegistry ShufflerRegistry(
3197   "shuffle", "Shuffle machine instructions alternating directions",
3198   createInstructionShuffler);
3199 #endif // !NDEBUG
3200
3201 //===----------------------------------------------------------------------===//
3202 // GraphWriter support for ScheduleDAGMILive.
3203 //===----------------------------------------------------------------------===//
3204
3205 #ifndef NDEBUG
3206 namespace llvm {
3207
3208 template<> struct GraphTraits<
3209   ScheduleDAGMI*> : public GraphTraits<ScheduleDAG*> {};
3210
3211 template<>
3212 struct DOTGraphTraits<ScheduleDAGMI*> : public DefaultDOTGraphTraits {
3213
3214   DOTGraphTraits (bool isSimple=false) : DefaultDOTGraphTraits(isSimple) {}
3215
3216   static std::string getGraphName(const ScheduleDAG *G) {
3217     return G->MF.getName();
3218   }
3219
3220   static bool renderGraphFromBottomUp() {
3221     return true;
3222   }
3223
3224   static bool isNodeHidden(const SUnit *Node) {
3225     return (Node->Preds.size() > 10 || Node->Succs.size() > 10);
3226   }
3227
3228   static bool hasNodeAddressLabel(const SUnit *Node,
3229                                   const ScheduleDAG *Graph) {
3230     return false;
3231   }
3232
3233   /// If you want to override the dot attributes printed for a particular
3234   /// edge, override this method.
3235   static std::string getEdgeAttributes(const SUnit *Node,
3236                                        SUnitIterator EI,
3237                                        const ScheduleDAG *Graph) {
3238     if (EI.isArtificialDep())
3239       return "color=cyan,style=dashed";
3240     if (EI.isCtrlDep())
3241       return "color=blue,style=dashed";
3242     return "";
3243   }
3244
3245   static std::string getNodeLabel(const SUnit *SU, const ScheduleDAG *G) {
3246     std::string Str;
3247     raw_string_ostream SS(Str);
3248     const ScheduleDAGMI *DAG = static_cast<const ScheduleDAGMI*>(G);
3249     const SchedDFSResult *DFS = DAG->hasVRegLiveness() ?
3250       static_cast<const ScheduleDAGMILive*>(G)->getDFSResult() : nullptr;
3251     SS << "SU:" << SU->NodeNum;
3252     if (DFS)
3253       SS << " I:" << DFS->getNumInstrs(SU);
3254     return SS.str();
3255   }
3256   static std::string getNodeDescription(const SUnit *SU, const ScheduleDAG *G) {
3257     return G->getGraphNodeLabel(SU);
3258   }
3259
3260   static std::string getNodeAttributes(const SUnit *N, const ScheduleDAG *G) {
3261     std::string Str("shape=Mrecord");
3262     const ScheduleDAGMI *DAG = static_cast<const ScheduleDAGMI*>(G);
3263     const SchedDFSResult *DFS = DAG->hasVRegLiveness() ?
3264       static_cast<const ScheduleDAGMILive*>(G)->getDFSResult() : nullptr;
3265     if (DFS) {
3266       Str += ",style=filled,fillcolor=\"#";
3267       Str += DOT::getColorString(DFS->getSubtreeID(N));
3268       Str += '"';
3269     }
3270     return Str;
3271   }
3272 };
3273 } // namespace llvm
3274 #endif // NDEBUG
3275
3276 /// viewGraph - Pop up a ghostview window with the reachable parts of the DAG
3277 /// rendered using 'dot'.
3278 ///
3279 void ScheduleDAGMI::viewGraph(const Twine &Name, const Twine &Title) {
3280 #ifndef NDEBUG
3281   ViewGraph(this, Name, false, Title);
3282 #else
3283   errs() << "ScheduleDAGMI::viewGraph is only available in debug builds on "
3284          << "systems with Graphviz or gv!\n";
3285 #endif  // NDEBUG
3286 }
3287
3288 /// Out-of-line implementation with no arguments is handy for gdb.
3289 void ScheduleDAGMI::viewGraph() {
3290   viewGraph(getDAGName(), "Scheduling-Units Graph for " + getDAGName());
3291 }