lib/CodeGen/MachineScheduler.cpp

   1 //===- MachineScheduler.cpp - Machine Instruction Scheduler ---------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // MachineScheduler schedules machine instructions after phi elimination. It
  11 // preserves LiveIntervals so it can be invoked before register allocation.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "misched"
  16
  17 #include "llvm/CodeGen/LiveIntervalAnalysis.h"
  18 #include "llvm/CodeGen/MachineScheduler.h"
  19 #include "llvm/CodeGen/Passes.h"
  20 #include "llvm/CodeGen/ScheduleDAGInstrs.h"
  21 #include "llvm/Analysis/AliasAnalysis.h"
  22 #include "llvm/Target/TargetInstrInfo.h"
  23 #include "llvm/Support/CommandLine.h"
  24 #include "llvm/Support/Debug.h"
  25 #include "llvm/Support/ErrorHandling.h"
  26 #include "llvm/Support/raw_ostream.h"
  27 #include "llvm/ADT/OwningPtr.h"
  28
  29 #include <queue>
  30
  31 using namespace llvm;
  32
  33 #ifndef NDEBUG
  34 static cl::opt<bool> ViewMISchedDAGs("view-misched-dags", cl::Hidden,
  35   cl::desc("Pop up a window to show MISched dags after they are processed"));
  36 #else
  37 static bool ViewMISchedDAGs = false;
  38 #endif // NDEBUG
  39
  40 //===----------------------------------------------------------------------===//
  41 // Machine Instruction Scheduling Pass and Registry
  42 //===----------------------------------------------------------------------===//
  43
  44 namespace {
  45 /// MachineScheduler runs after coalescing and before register allocation.
  46 class MachineScheduler : public MachineSchedContext,
  47                          public MachineFunctionPass {
  48 public:
  49   MachineScheduler();
  50
  51   virtual void getAnalysisUsage(AnalysisUsage &AU) const;
  52
  53   virtual void releaseMemory() {}
  54
  55   virtual bool runOnMachineFunction(MachineFunction&);
  56
  57   virtual void print(raw_ostream &O, const Module* = 0) const;
  58
  59   static char ID; // Class identification, replacement for typeinfo
  60 };
  61 } // namespace
  62
  63 char MachineScheduler::ID = 0;
  64
  65 char &llvm::MachineSchedulerID = MachineScheduler::ID;
  66
  67 INITIALIZE_PASS_BEGIN(MachineScheduler, "misched",
  68                       "Machine Instruction Scheduler", false, false)
  69 INITIALIZE_AG_DEPENDENCY(AliasAnalysis)
  70 INITIALIZE_PASS_DEPENDENCY(SlotIndexes)
  71 INITIALIZE_PASS_DEPENDENCY(LiveIntervals)
  72 INITIALIZE_PASS_END(MachineScheduler, "misched",
  73                     "Machine Instruction Scheduler", false, false)
  74
  75 MachineScheduler::MachineScheduler()
  76 : MachineFunctionPass(ID) {
  77   initializeMachineSchedulerPass(*PassRegistry::getPassRegistry());
  78 }
  79
  80 void MachineScheduler::getAnalysisUsage(AnalysisUsage &AU) const {
  81   AU.setPreservesCFG();
  82   AU.addRequiredID(MachineDominatorsID);
  83   AU.addRequired<MachineLoopInfo>();
  84   AU.addRequired<AliasAnalysis>();
  85   AU.addRequired<TargetPassConfig>();
  86   AU.addRequired<SlotIndexes>();
  87   AU.addPreserved<SlotIndexes>();
  88   AU.addRequired<LiveIntervals>();
  89   AU.addPreserved<LiveIntervals>();
  90   MachineFunctionPass::getAnalysisUsage(AU);
  91 }
  92
  93 MachinePassRegistry MachineSchedRegistry::Registry;
  94
  95 /// A dummy default scheduler factory indicates whether the scheduler
  96 /// is overridden on the command line.
  97 static ScheduleDAGInstrs *useDefaultMachineSched(MachineSchedContext *C) {
  98   return 0;
  99 }
 100
 101 /// MachineSchedOpt allows command line selection of the scheduler.
 102 static cl::opt<MachineSchedRegistry::ScheduleDAGCtor, false,
 103                RegisterPassParser<MachineSchedRegistry> >
 104 MachineSchedOpt("misched",
 105                 cl::init(&useDefaultMachineSched), cl::Hidden,
 106                 cl::desc("Machine instruction scheduler to use"));
 107
 108 static MachineSchedRegistry
 109 SchedDefaultRegistry("default", "Use the target's default scheduler choice.",
 110                      useDefaultMachineSched);
 111
 112 /// Forward declare the common machine scheduler. This will be used as the
 113 /// default scheduler if the target does not set a default.
 114 static ScheduleDAGInstrs *createCommonMachineSched(MachineSchedContext *C);
 115
 116 bool MachineScheduler::runOnMachineFunction(MachineFunction &mf) {
 117   // Initialize the context of the pass.
 118   MF = &mf;
 119   MLI = &getAnalysis<MachineLoopInfo>();
 120   MDT = &getAnalysis<MachineDominatorTree>();
 121   PassConfig = &getAnalysis<TargetPassConfig>();
 122   AA = &getAnalysis<AliasAnalysis>();
 123
 124   LIS = &getAnalysis<LiveIntervals>();
 125   const TargetInstrInfo *TII = MF->getTarget().getInstrInfo();
 126
 127   // Select the scheduler, or set the default.
 128   MachineSchedRegistry::ScheduleDAGCtor Ctor = MachineSchedOpt;
 129   if (Ctor == useDefaultMachineSched) {
 130     // Get the default scheduler set by the target.
 131     Ctor = MachineSchedRegistry::getDefault();
 132     if (!Ctor) {
 133       Ctor = createCommonMachineSched;
 134       MachineSchedRegistry::setDefault(Ctor);
 135     }
 136   }
 137   // Instantiate the selected scheduler.
 138   OwningPtr<ScheduleDAGInstrs> Scheduler(Ctor(this));
 139
 140   // Visit all machine basic blocks.
 141   for (MachineFunction::iterator MBB = MF->begin(), MBBEnd = MF->end();
 142        MBB != MBBEnd; ++MBB) {
 143
 144     Scheduler->startBlock(MBB);
 145
 146     // Break the block into scheduling regions [I, RegionEnd), and schedule each
 147     // region as soon as it is discovered.
 148     unsigned RemainingCount = MBB->size();
 149     for(MachineBasicBlock::iterator RegionEnd = MBB->end();
 150         RegionEnd != MBB->begin();) {
 151       // Avoid decrementing RegionEnd for blocks with no terminator.
 152       if (RegionEnd != MBB->end()
 153           || TII->isSchedulingBoundary(llvm::prior(RegionEnd), MBB, *MF)) {
 154         --RegionEnd;
 155         // Count the boundary instruction.
 156         --RemainingCount;
 157       }
 158
 159       // The next region starts above the previous region. Look backward in the
 160       // instruction stream until we find the nearest boundary.
 161       MachineBasicBlock::iterator I = RegionEnd;
 162       for(;I != MBB->begin(); --I, --RemainingCount) {
 163         if (TII->isSchedulingBoundary(llvm::prior(I), MBB, *MF))
 164           break;
 165       }
 166       // Notify the scheduler of the region, even if we may skip scheduling
 167       // it. Perhaps it still needs to be bundled.
 168       Scheduler->enterRegion(MBB, I, RegionEnd, RemainingCount);
 169
 170       // Skip empty scheduling regions (0 or 1 schedulable instructions).
 171       if (I == RegionEnd || I == llvm::prior(RegionEnd)) {
 172         // Close the current region. Bundle the terminator if needed.
 173         Scheduler->exitRegion();
 174         RegionEnd = I;
 175         continue;
 176       }
 177       DEBUG(dbgs() << "MachineScheduling " << MF->getFunction()->getName()
 178             << ":BB#" << MBB->getNumber() << "\n  From: " << *I << "    To: ";
 179             if (RegionEnd != MBB->end()) dbgs() << *RegionEnd;
 180             else dbgs() << "End";
 181             dbgs() << " Remaining: " << RemainingCount << "\n");
 182
 183       // Schedule a region: possibly reorder instructions.
 184       Scheduler->schedule();
 185
 186       // Close the current region.
 187       Scheduler->exitRegion();
 188
 189       // Scheduling has invalidated the current iterator 'I'. Ask the
 190       // scheduler for the top of it's scheduled region.
 191       RegionEnd = Scheduler->begin();
 192     }
 193     assert(RemainingCount == 0 && "Instruction count mismatch!");
 194     Scheduler->finishBlock();
 195   }
 196   return true;
 197 }
 198
 199 void MachineScheduler::print(raw_ostream &O, const Module* m) const {
 200   // unimplemented
 201 }
 202
 203 //===----------------------------------------------------------------------===//
 204 // ScheduleTopeDownLive - Base class for basic top-down scheduling with
 205 // LiveIntervals preservation.
 206 // ===----------------------------------------------------------------------===//
 207
 208 namespace {
 209 /// ScheduleTopDownLive is an implementation of ScheduleDAGInstrs that schedules
 210 /// machine instructions while updating LiveIntervals.
 211 class ScheduleTopDownLive : public ScheduleDAGInstrs {
 212   AliasAnalysis *AA;
 213 public:
 214   ScheduleTopDownLive(MachineSchedContext *C):
 215     ScheduleDAGInstrs(*C->MF, *C->MLI, *C->MDT, /*IsPostRA=*/false, C->LIS),
 216     AA(C->AA) {}
 217
 218   /// ScheduleDAGInstrs interface.
 219   void schedule();
 220
 221   /// Interface implemented by the selected top-down liveinterval scheduler.
 222   ///
 223   /// Pick the next node to schedule, or return NULL.
 224   virtual SUnit *pickNode() = 0;
 225
 226   /// When all preceeding dependencies have been resolved, free this node for
 227   /// scheduling.
 228   virtual void releaseNode(SUnit *SU) = 0;
 229
 230 protected:
 231   void releaseSucc(SUnit *SU, SDep *SuccEdge);
 232   void releaseSuccessors(SUnit *SU);
 233 };
 234 } // namespace
 235
 236 /// ReleaseSucc - Decrement the NumPredsLeft count of a successor. When
 237 /// NumPredsLeft reaches zero, release the successor node.
 238 void ScheduleTopDownLive::releaseSucc(SUnit *SU, SDep *SuccEdge) {
 239   SUnit *SuccSU = SuccEdge->getSUnit();
 240
 241 #ifndef NDEBUG
 242   if (SuccSU->NumPredsLeft == 0) {
 243     dbgs() << "*** Scheduling failed! ***\n";
 244     SuccSU->dump(this);
 245     dbgs() << " has been released too many times!\n";
 246     llvm_unreachable(0);
 247   }
 248 #endif
 249   --SuccSU->NumPredsLeft;
 250   if (SuccSU->NumPredsLeft == 0 && SuccSU != &ExitSU)
 251     releaseNode(SuccSU);
 252 }
 253
 254 /// releaseSuccessors - Call releaseSucc on each of SU's successors.
 255 void ScheduleTopDownLive::releaseSuccessors(SUnit *SU) {
 256   for (SUnit::succ_iterator I = SU->Succs.begin(), E = SU->Succs.end();
 257        I != E; ++I) {
 258     releaseSucc(SU, &*I);
 259   }
 260 }
 261
 262 /// schedule - This is called back from ScheduleDAGInstrs::Run() when it's
 263 /// time to do some work.
 264 void ScheduleTopDownLive::schedule() {
 265   buildSchedGraph(AA);
 266
 267   DEBUG(dbgs() << "********** MI Scheduling **********\n");
 268   DEBUG(for (unsigned su = 0, e = SUnits.size(); su != e; ++su)
 269           SUnits[su].dumpAll(this));
 270
 271   if (ViewMISchedDAGs) viewGraph();
 272
 273   // Release any successors of the special Entry node. It is currently unused,
 274   // but we keep up appearances.
 275   releaseSuccessors(&EntrySU);
 276
 277   // Release all DAG roots for scheduling.
 278   for (std::vector<SUnit>::iterator I = SUnits.begin(), E = SUnits.end();
 279        I != E; ++I) {
 280     // A SUnit is ready to schedule if it has no predecessors.
 281     if (I->Preds.empty())
 282       releaseNode(&(*I));
 283   }
 284
 285   MachineBasicBlock::iterator InsertPos = RegionBegin;
 286   while (SUnit *SU = pickNode()) {
 287     DEBUG(dbgs() << "*** Scheduling Instruction:\n"; SU->dump(this));
 288
 289     // Move the instruction to its new location in the instruction stream.
 290     MachineInstr *MI = SU->getInstr();
 291     if (&*InsertPos == MI)
 292       ++InsertPos;
 293     else {
 294       BB->splice(InsertPos, BB, MI);
 295       LIS->handleMove(MI);
 296       if (RegionBegin == InsertPos)
 297         RegionBegin = MI;
 298     }
 299
 300     // Release dependent instructions for scheduling.
 301     releaseSuccessors(SU);
 302   }
 303 }
 304
 305 //===----------------------------------------------------------------------===//
 306 // Placeholder for the default machine instruction scheduler.
 307 //===----------------------------------------------------------------------===//
 308
 309 namespace {
 310 class CommonMachineScheduler : public ScheduleDAGInstrs {
 311   AliasAnalysis *AA;
 312 public:
 313   CommonMachineScheduler(MachineSchedContext *C):
 314     ScheduleDAGInstrs(*C->MF, *C->MLI, *C->MDT, /*IsPostRA=*/false, C->LIS),
 315     AA(C->AA) {}
 316
 317   /// schedule - This is called back from ScheduleDAGInstrs::Run() when it's
 318   /// time to do some work.
 319   void schedule();
 320 };
 321 } // namespace
 322
 323 /// The common machine scheduler will be used as the default scheduler if the
 324 /// target does not set a default.
 325 static ScheduleDAGInstrs *createCommonMachineSched(MachineSchedContext *C) {
 326   return new CommonMachineScheduler(C);
 327 }
 328 static MachineSchedRegistry
 329 SchedCommonRegistry("common", "Use the target's default scheduler choice.",
 330                      createCommonMachineSched);
 331
 332 /// Schedule - This is called back from ScheduleDAGInstrs::Run() when it's
 333 /// time to do some work.
 334 void CommonMachineScheduler::schedule() {
 335   buildSchedGraph(AA);
 336
 337   DEBUG(dbgs() << "********** MI Scheduling **********\n");
 338   DEBUG(for (unsigned su = 0, e = SUnits.size(); su != e; ++su)
 339           SUnits[su].dumpAll(this));
 340
 341   // TODO: Put interesting things here.
 342   //
 343   // When this is fully implemented, it will become a subclass of
 344   // ScheduleTopDownLive. So this driver will disappear.
 345 }
 346
 347 //===----------------------------------------------------------------------===//
 348 // Machine Instruction Shuffler for Correctness Testing
 349 //===----------------------------------------------------------------------===//
 350
 351 #ifndef NDEBUG
 352 namespace {
 353 // Nodes with a higher number have higher priority. This way we attempt to
 354 // schedule the latest instructions earliest.
 355 //
 356 // TODO: Relies on the property of the BuildSchedGraph that results in SUnits
 357 // being ordered in sequence top-down.
 358 struct ShuffleSUnitOrder {
 359   bool operator()(SUnit *A, SUnit *B) const {
 360     return A->NodeNum < B->NodeNum;
 361   }
 362 };
 363
 364 /// Reorder instructions as much as possible.
 365 class InstructionShuffler : public ScheduleTopDownLive {
 366   std::priority_queue<SUnit*, std::vector<SUnit*>, ShuffleSUnitOrder> Queue;
 367 public:
 368   InstructionShuffler(MachineSchedContext *C):
 369     ScheduleTopDownLive(C) {}
 370
 371   /// ScheduleTopDownLive Interface
 372
 373   virtual SUnit *pickNode() {
 374     if (Queue.empty()) return NULL;
 375     SUnit *SU = Queue.top();
 376     Queue.pop();
 377     return SU;
 378   }
 379
 380   virtual void releaseNode(SUnit *SU) {
 381     Queue.push(SU);
 382   }
 383 };
 384 } // namespace
 385
 386 static ScheduleDAGInstrs *createInstructionShuffler(MachineSchedContext *C) {
 387   return new InstructionShuffler(C);
 388 }
 389 static MachineSchedRegistry ShufflerRegistry("shuffle",
 390                                              "Shuffle machine instructions",
 391                                              createInstructionShuffler);
 392 #endif // !NDEBUG