lib/CodeGen/MachineLICM.cpp

   1 //===-- MachineLICM.cpp - Machine Loop Invariant Code Motion Pass ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass performs loop invariant code motion on machine instructions. We
  11 // attempt to remove as much code from the body of a loop as possible.
  12 //
  13 // This pass does not attempt to throttle itself to limit register pressure.
  14 // The register allocation phases are expected to perform rematerialization
  15 // to recover when register pressure is high.
  16 //
  17 // This pass is not intended to be a replacement or a complete alternative
  18 // for the LLVM-IR-level LICM pass. It is only designed to hoist simple
  19 // constructs that are not exposed before lowering and instruction selection.
  20 //
  21 //===----------------------------------------------------------------------===//
  22
  23 #define DEBUG_TYPE "machine-licm"
  24 #include "llvm/CodeGen/Passes.h"
  25 #include "llvm/CodeGen/MachineDominators.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineLoopInfo.h"
  28 #include "llvm/CodeGen/MachineMemOperand.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/PseudoSourceValue.h"
  31 #include "llvm/MC/MCInstrItineraries.h"
  32 #include "llvm/Target/TargetLowering.h"
  33 #include "llvm/Target/TargetRegisterInfo.h"
  34 #include "llvm/Target/TargetInstrInfo.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Analysis/AliasAnalysis.h"
  37 #include "llvm/ADT/DenseMap.h"
  38 #include "llvm/ADT/SmallSet.h"
  39 #include "llvm/ADT/Statistic.h"
  40 #include "llvm/Support/CommandLine.h"
  41 #include "llvm/Support/Debug.h"
  42 #include "llvm/Support/raw_ostream.h"
  43 using namespace llvm;
  44
  45 static cl::opt<bool>
  46 AvoidSpeculation("avoid-speculation",
  47                  cl::desc("MachineLICM should avoid speculation"),
  48                  cl::init(true), cl::Hidden);
  49
  50 STATISTIC(NumHoisted,
  51           "Number of machine instructions hoisted out of loops");
  52 STATISTIC(NumLowRP,
  53           "Number of instructions hoisted in low reg pressure situation");
  54 STATISTIC(NumHighLatency,
  55           "Number of high latency instructions hoisted");
  56 STATISTIC(NumCSEed,
  57           "Number of hoisted machine instructions CSEed");
  58 STATISTIC(NumPostRAHoisted,
  59           "Number of machine instructions hoisted out of loops post regalloc");
  60
  61 namespace {
  62   class MachineLICM : public MachineFunctionPass {
  63     bool PreRegAlloc;
  64
  65     const TargetMachine   *TM;
  66     const TargetInstrInfo *TII;
  67     const TargetLowering *TLI;
  68     const TargetRegisterInfo *TRI;
  69     const MachineFrameInfo *MFI;
  70     MachineRegisterInfo *MRI;
  71     const InstrItineraryData *InstrItins;
  72
  73     // Various analyses that we use...
  74     AliasAnalysis        *AA;      // Alias analysis info.
  75     MachineLoopInfo      *MLI;     // Current MachineLoopInfo
  76     MachineDominatorTree *DT;      // Machine dominator tree for the cur loop
  77
  78     // State that is updated as we process loops
  79     bool         Changed;          // True if a loop is changed.
  80     bool         FirstInLoop;      // True if it's the first LICM in the loop.
  81     MachineLoop *CurLoop;          // The current loop we are working on.
  82     MachineBasicBlock *CurPreheader; // The preheader for CurLoop.
  83
  84     // Track 'estimated' register pressure.
  85     SmallSet<unsigned, 32> RegSeen;
  86     SmallVector<unsigned, 8> RegPressure;
  87
  88     // Register pressure "limit" per register class. If the pressure
  89     // is higher than the limit, then it's considered high.
  90     SmallVector<unsigned, 8> RegLimit;
  91
  92     // Register pressure on path leading from loop preheader to current BB.
  93     SmallVector<SmallVector<unsigned, 8>, 16> BackTrace;
  94
  95     // For each opcode, keep a list of potential CSE instructions.
  96     DenseMap<unsigned, std::vector<const MachineInstr*> > CSEMap;
  97
  98     enum {
  99       SpeculateFalse   = 0,
 100       SpeculateTrue    = 1,
 101       SpeculateUnknown = 2
 102     };
 103
 104     // If a MBB does not dominate loop exiting blocks then it may not safe
 105     // to hoist loads from this block.
 106     // Tri-state: 0 - false, 1 - true, 2 - unknown
 107     unsigned SpeculationState;
 108
 109   public:
 110     static char ID; // Pass identification, replacement for typeid
 111     MachineLICM() :
 112       MachineFunctionPass(ID), PreRegAlloc(true) {
 113         initializeMachineLICMPass(*PassRegistry::getPassRegistry());
 114       }
 115
 116     explicit MachineLICM(bool PreRA) :
 117       MachineFunctionPass(ID), PreRegAlloc(PreRA) {
 118         initializeMachineLICMPass(*PassRegistry::getPassRegistry());
 119       }
 120
 121     virtual bool runOnMachineFunction(MachineFunction &MF);
 122
 123     const char *getPassName() const { return "Machine Instruction LICM"; }
 124
 125     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 126       AU.addRequired<MachineLoopInfo>();
 127       AU.addRequired<MachineDominatorTree>();
 128       AU.addRequired<AliasAnalysis>();
 129       AU.addPreserved<MachineLoopInfo>();
 130       AU.addPreserved<MachineDominatorTree>();
 131       MachineFunctionPass::getAnalysisUsage(AU);
 132     }
 133
 134     virtual void releaseMemory() {
 135       RegSeen.clear();
 136       RegPressure.clear();
 137       RegLimit.clear();
 138       BackTrace.clear();
 139       for (DenseMap<unsigned,std::vector<const MachineInstr*> >::iterator
 140              CI = CSEMap.begin(), CE = CSEMap.end(); CI != CE; ++CI)
 141         CI->second.clear();
 142       CSEMap.clear();
 143     }
 144
 145   private:
 146     /// CandidateInfo - Keep track of information about hoisting candidates.
 147     struct CandidateInfo {
 148       MachineInstr *MI;
 149       unsigned      Def;
 150       int           FI;
 151       CandidateInfo(MachineInstr *mi, unsigned def, int fi)
 152         : MI(mi), Def(def), FI(fi) {}
 153     };
 154
 155     /// HoistRegionPostRA - Walk the specified region of the CFG and hoist loop
 156     /// invariants out to the preheader.
 157     void HoistRegionPostRA();
 158
 159     /// HoistPostRA - When an instruction is found to only use loop invariant
 160     /// operands that is safe to hoist, this instruction is called to do the
 161     /// dirty work.
 162     void HoistPostRA(MachineInstr *MI, unsigned Def);
 163
 164     /// ProcessMI - Examine the instruction for potentai LICM candidate. Also
 165     /// gather register def and frame object update information.
 166     void ProcessMI(MachineInstr *MI,
 167                    BitVector &PhysRegDefs,
 168                    BitVector &PhysRegClobbers,
 169                    SmallSet<int, 32> &StoredFIs,
 170                    SmallVector<CandidateInfo, 32> &Candidates);
 171
 172     /// AddToLiveIns - Add register 'Reg' to the livein sets of BBs in the
 173     /// current loop.
 174     void AddToLiveIns(unsigned Reg);
 175
 176     /// IsLICMCandidate - Returns true if the instruction may be a suitable
 177     /// candidate for LICM. e.g. If the instruction is a call, then it's
 178     /// obviously not safe to hoist it.
 179     bool IsLICMCandidate(MachineInstr &I);
 180
 181     /// IsLoopInvariantInst - Returns true if the instruction is loop
 182     /// invariant. I.e., all virtual register operands are defined outside of
 183     /// the loop, physical registers aren't accessed (explicitly or implicitly),
 184     /// and the instruction is hoistable.
 185     ///
 186     bool IsLoopInvariantInst(MachineInstr &I);
 187
 188     /// HasAnyPHIUse - Return true if the specified register is used by any
 189     /// phi node.
 190     bool HasAnyPHIUse(unsigned Reg) const;
 191
 192     /// HasHighOperandLatency - Compute operand latency between a def of 'Reg'
 193     /// and an use in the current loop, return true if the target considered
 194     /// it 'high'.
 195     bool HasHighOperandLatency(MachineInstr &MI, unsigned DefIdx,
 196                                unsigned Reg) const;
 197
 198     bool IsCheapInstruction(MachineInstr &MI) const;
 199
 200     /// CanCauseHighRegPressure - Visit BBs from header to current BB,
 201     /// check if hoisting an instruction of the given cost matrix can cause high
 202     /// register pressure.
 203     bool CanCauseHighRegPressure(DenseMap<unsigned, int> &Cost);
 204
 205     /// UpdateBackTraceRegPressure - Traverse the back trace from header to
 206     /// the current block and update their register pressures to reflect the
 207     /// effect of hoisting MI from the current block to the preheader.
 208     void UpdateBackTraceRegPressure(const MachineInstr *MI);
 209
 210     /// IsProfitableToHoist - Return true if it is potentially profitable to
 211     /// hoist the given loop invariant.
 212     bool IsProfitableToHoist(MachineInstr &MI);
 213
 214     /// IsGuaranteedToExecute - Check if this mbb is guaranteed to execute.
 215     /// If not then a load from this mbb may not be safe to hoist.
 216     bool IsGuaranteedToExecute(MachineBasicBlock *BB);
 217
 218     void EnterScope(MachineBasicBlock *MBB);
 219
 220     void ExitScope(MachineBasicBlock *MBB);
 221
 222     /// ExitScopeIfDone - Destroy scope for the MBB that corresponds to given
 223     /// dominator tree node if its a leaf or all of its children are done. Walk
 224     /// up the dominator tree to destroy ancestors which are now done.
 225     void ExitScopeIfDone(MachineDomTreeNode *Node,
 226                 DenseMap<MachineDomTreeNode*, unsigned> &OpenChildren,
 227                 DenseMap<MachineDomTreeNode*, MachineDomTreeNode*> &ParentMap);
 228
 229     /// HoistOutOfLoop - Walk the specified loop in the CFG (defined by all
 230     /// blocks dominated by the specified header block, and that are in the
 231     /// current loop) in depth first order w.r.t the DominatorTree. This allows
 232     /// us to visit definitions before uses, allowing us to hoist a loop body in
 233     /// one pass without iteration.
 234     ///
 235     void HoistOutOfLoop(MachineDomTreeNode *LoopHeaderNode);
 236     void HoistRegion(MachineDomTreeNode *N, bool IsHeader);
 237
 238     /// getRegisterClassIDAndCost - For a given MI, register, and the operand
 239     /// index, return the ID and cost of its representative register class by
 240     /// reference.
 241     void getRegisterClassIDAndCost(const MachineInstr *MI,
 242                                    unsigned Reg, unsigned OpIdx,
 243                                    unsigned &RCId, unsigned &RCCost) const;
 244
 245     /// InitRegPressure - Find all virtual register references that are liveout
 246     /// of the preheader to initialize the starting "register pressure". Note
 247     /// this does not count live through (livein but not used) registers.
 248     void InitRegPressure(MachineBasicBlock *BB);
 249
 250     /// UpdateRegPressure - Update estimate of register pressure after the
 251     /// specified instruction.
 252     void UpdateRegPressure(const MachineInstr *MI);
 253
 254     /// ExtractHoistableLoad - Unfold a load from the given machineinstr if
 255     /// the load itself could be hoisted. Return the unfolded and hoistable
 256     /// load, or null if the load couldn't be unfolded or if it wouldn't
 257     /// be hoistable.
 258     MachineInstr *ExtractHoistableLoad(MachineInstr *MI);
 259
 260     /// LookForDuplicate - Find an instruction amount PrevMIs that is a
 261     /// duplicate of MI. Return this instruction if it's found.
 262     const MachineInstr *LookForDuplicate(const MachineInstr *MI,
 263                                      std::vector<const MachineInstr*> &PrevMIs);
 264
 265     /// EliminateCSE - Given a LICM'ed instruction, look for an instruction on
 266     /// the preheader that compute the same value. If it's found, do a RAU on
 267     /// with the definition of the existing instruction rather than hoisting
 268     /// the instruction to the preheader.
 269     bool EliminateCSE(MachineInstr *MI,
 270            DenseMap<unsigned, std::vector<const MachineInstr*> >::iterator &CI);
 271
 272     /// MayCSE - Return true if the given instruction will be CSE'd if it's
 273     /// hoisted out of the loop.
 274     bool MayCSE(MachineInstr *MI);
 275
 276     /// Hoist - When an instruction is found to only use loop invariant operands
 277     /// that is safe to hoist, this instruction is called to do the dirty work.
 278     /// It returns true if the instruction is hoisted.
 279     bool Hoist(MachineInstr *MI, MachineBasicBlock *Preheader);
 280
 281     /// InitCSEMap - Initialize the CSE map with instructions that are in the
 282     /// current loop preheader that may become duplicates of instructions that
 283     /// are hoisted out of the loop.
 284     void InitCSEMap(MachineBasicBlock *BB);
 285
 286     /// getCurPreheader - Get the preheader for the current loop, splitting
 287     /// a critical edge if needed.
 288     MachineBasicBlock *getCurPreheader();
 289   };
 290 } // end anonymous namespace
 291
 292 char MachineLICM::ID = 0;
 293 INITIALIZE_PASS_BEGIN(MachineLICM, "machinelicm",
 294                 "Machine Loop Invariant Code Motion", false, false)
 295 INITIALIZE_PASS_DEPENDENCY(MachineLoopInfo)
 296 INITIALIZE_PASS_DEPENDENCY(MachineDominatorTree)
 297 INITIALIZE_AG_DEPENDENCY(AliasAnalysis)
 298 INITIALIZE_PASS_END(MachineLICM, "machinelicm",
 299                 "Machine Loop Invariant Code Motion", false, false)
 300
 301 FunctionPass *llvm::createMachineLICMPass(bool PreRegAlloc) {
 302   return new MachineLICM(PreRegAlloc);
 303 }
 304
 305 /// LoopIsOuterMostWithPredecessor - Test if the given loop is the outer-most
 306 /// loop that has a unique predecessor.
 307 static bool LoopIsOuterMostWithPredecessor(MachineLoop *CurLoop) {
 308   // Check whether this loop even has a unique predecessor.
 309   if (!CurLoop->getLoopPredecessor())
 310     return false;
 311   // Ok, now check to see if any of its outer loops do.
 312   for (MachineLoop *L = CurLoop->getParentLoop(); L; L = L->getParentLoop())
 313     if (L->getLoopPredecessor())
 314       return false;
 315   // None of them did, so this is the outermost with a unique predecessor.
 316   return true;
 317 }
 318
 319 bool MachineLICM::runOnMachineFunction(MachineFunction &MF) {
 320   if (PreRegAlloc)
 321     DEBUG(dbgs() << "******** Pre-regalloc Machine LICM: ");
 322   else
 323     DEBUG(dbgs() << "******** Post-regalloc Machine LICM: ");
 324   DEBUG(dbgs() << MF.getFunction()->getName() << " ********\n");
 325
 326   Changed = FirstInLoop = false;
 327   TM = &MF.getTarget();
 328   TII = TM->getInstrInfo();
 329   TLI = TM->getTargetLowering();
 330   TRI = TM->getRegisterInfo();
 331   MFI = MF.getFrameInfo();
 332   MRI = &MF.getRegInfo();
 333   InstrItins = TM->getInstrItineraryData();
 334
 335   if (PreRegAlloc) {
 336     // Estimate register pressure during pre-regalloc pass.
 337     unsigned NumRC = TRI->getNumRegClasses();
 338     RegPressure.resize(NumRC);
 339     std::fill(RegPressure.begin(), RegPressure.end(), 0);
 340     RegLimit.resize(NumRC);
 341     for (TargetRegisterInfo::regclass_iterator I = TRI->regclass_begin(),
 342            E = TRI->regclass_end(); I != E; ++I)
 343       RegLimit[(*I)->getID()] = TRI->getRegPressureLimit(*I, MF);
 344   }
 345
 346   // Get our Loop information...
 347   MLI = &getAnalysis<MachineLoopInfo>();
 348   DT  = &getAnalysis<MachineDominatorTree>();
 349   AA  = &getAnalysis<AliasAnalysis>();
 350
 351   SmallVector<MachineLoop *, 8> Worklist(MLI->begin(), MLI->end());
 352   while (!Worklist.empty()) {
 353     CurLoop = Worklist.pop_back_val();
 354     CurPreheader = 0;
 355
 356     // If this is done before regalloc, only visit outer-most preheader-sporting
 357     // loops.
 358     if (PreRegAlloc && !LoopIsOuterMostWithPredecessor(CurLoop)) {
 359       Worklist.append(CurLoop->begin(), CurLoop->end());
 360       continue;
 361     }
 362
 363     if (!PreRegAlloc)
 364       HoistRegionPostRA();
 365     else {
 366       // CSEMap is initialized for loop header when the first instruction is
 367       // being hoisted.
 368       MachineDomTreeNode *N = DT->getNode(CurLoop->getHeader());
 369       FirstInLoop = true;
 370       HoistOutOfLoop(N);
 371       CSEMap.clear();
 372     }
 373   }
 374
 375   return Changed;
 376 }
 377
 378 /// InstructionStoresToFI - Return true if instruction stores to the
 379 /// specified frame.
 380 static bool InstructionStoresToFI(const MachineInstr *MI, int FI) {
 381   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 382          oe = MI->memoperands_end(); o != oe; ++o) {
 383     if (!(*o)->isStore() || !(*o)->getValue())
 384       continue;
 385     if (const FixedStackPseudoSourceValue *Value =
 386         dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 387       if (Value->getFrameIndex() == FI)
 388         return true;
 389     }
 390   }
 391   return false;
 392 }
 393
 394 /// ProcessMI - Examine the instruction for potentai LICM candidate. Also
 395 /// gather register def and frame object update information.
 396 void MachineLICM::ProcessMI(MachineInstr *MI,
 397                             BitVector &PhysRegDefs,
 398                             BitVector &PhysRegClobbers,
 399                             SmallSet<int, 32> &StoredFIs,
 400                             SmallVector<CandidateInfo, 32> &Candidates) {
 401   bool RuledOut = false;
 402   bool HasNonInvariantUse = false;
 403   unsigned Def = 0;
 404   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 405     const MachineOperand &MO = MI->getOperand(i);
 406     if (MO.isFI()) {
 407       // Remember if the instruction stores to the frame index.
 408       int FI = MO.getIndex();
 409       if (!StoredFIs.count(FI) &&
 410           MFI->isSpillSlotObjectIndex(FI) &&
 411           InstructionStoresToFI(MI, FI))
 412         StoredFIs.insert(FI);
 413       HasNonInvariantUse = true;
 414       continue;
 415     }
 416
 417     // We can't hoist an instruction defining a physreg that is clobbered in
 418     // the loop.
 419     if (MO.isRegMask()) {
 420       if (const uint32_t *Mask = MO.getRegMask())
 421         PhysRegClobbers.setBitsNotInMask(Mask);
 422       else
 423         PhysRegClobbers.set();
 424       continue;
 425     }
 426
 427     if (!MO.isReg())
 428       continue;
 429     unsigned Reg = MO.getReg();
 430     if (!Reg)
 431       continue;
 432     assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
 433            "Not expecting virtual register!");
 434
 435     if (!MO.isDef()) {
 436       if (Reg && (PhysRegDefs.test(Reg) || PhysRegClobbers.test(Reg)))
 437         // If it's using a non-loop-invariant register, then it's obviously not
 438         // safe to hoist.
 439         HasNonInvariantUse = true;
 440       continue;
 441     }
 442
 443     if (MO.isImplicit()) {
 444       for (const unsigned *AS = TRI->getOverlaps(Reg); *AS; ++AS)
 445         PhysRegClobbers.set(*AS);
 446       if (!MO.isDead())
 447         // Non-dead implicit def? This cannot be hoisted.
 448         RuledOut = true;
 449       // No need to check if a dead implicit def is also defined by
 450       // another instruction.
 451       continue;
 452     }
 453
 454     // FIXME: For now, avoid instructions with multiple defs, unless
 455     // it's a dead implicit def.
 456     if (Def)
 457       RuledOut = true;
 458     else
 459       Def = Reg;
 460
 461     // If we have already seen another instruction that defines the same
 462     // register, then this is not safe.  Two defs is indicated by setting a
 463     // PhysRegClobbers bit.
 464     for (const unsigned *AS = TRI->getOverlaps(Reg); *AS; ++AS) {
 465       if (PhysRegDefs.test(Reg))
 466         PhysRegClobbers.set(Reg);
 467       if (PhysRegClobbers.test(Reg))
 468         // MI defined register is seen defined by another instruction in
 469         // the loop, it cannot be a LICM candidate.
 470         RuledOut = true;
 471       PhysRegDefs.set(Reg);
 472     }
 473   }
 474
 475   // Only consider reloads for now and remats which do not have register
 476   // operands. FIXME: Consider unfold load folding instructions.
 477   if (Def && !RuledOut) {
 478     int FI = INT_MIN;
 479     if ((!HasNonInvariantUse && IsLICMCandidate(*MI)) ||
 480         (TII->isLoadFromStackSlot(MI, FI) && MFI->isSpillSlotObjectIndex(FI)))
 481       Candidates.push_back(CandidateInfo(MI, Def, FI));
 482   }
 483 }
 484
 485 /// HoistRegionPostRA - Walk the specified region of the CFG and hoist loop
 486 /// invariants out to the preheader.
 487 void MachineLICM::HoistRegionPostRA() {
 488   unsigned NumRegs = TRI->getNumRegs();
 489   BitVector PhysRegDefs(NumRegs); // Regs defined once in the loop.
 490   BitVector PhysRegClobbers(NumRegs); // Regs defined more than once.
 491
 492   SmallVector<CandidateInfo, 32> Candidates;
 493   SmallSet<int, 32> StoredFIs;
 494
 495   // Walk the entire region, count number of defs for each register, and
 496   // collect potential LICM candidates.
 497   const std::vector<MachineBasicBlock*> Blocks = CurLoop->getBlocks();
 498   for (unsigned i = 0, e = Blocks.size(); i != e; ++i) {
 499     MachineBasicBlock *BB = Blocks[i];
 500
 501     // If the header of the loop containing this basic block is a landing pad,
 502     // then don't try to hoist instructions out of this loop.
 503     const MachineLoop *ML = MLI->getLoopFor(BB);
 504     if (ML && ML->getHeader()->isLandingPad()) continue;
 505
 506     // Conservatively treat live-in's as an external def.
 507     // FIXME: That means a reload that're reused in successor block(s) will not
 508     // be LICM'ed.
 509     for (MachineBasicBlock::livein_iterator I = BB->livein_begin(),
 510            E = BB->livein_end(); I != E; ++I) {
 511       unsigned Reg = *I;
 512       for (const unsigned *AS = TRI->getOverlaps(Reg); *AS; ++AS)
 513         PhysRegDefs.set(*AS);
 514     }
 515
 516     SpeculationState = SpeculateUnknown;
 517     for (MachineBasicBlock::iterator
 518            MII = BB->begin(), E = BB->end(); MII != E; ++MII) {
 519       MachineInstr *MI = &*MII;
 520       ProcessMI(MI, PhysRegDefs, PhysRegClobbers, StoredFIs, Candidates);
 521     }
 522   }
 523
 524   // Now evaluate whether the potential candidates qualify.
 525   // 1. Check if the candidate defined register is defined by another
 526   //    instruction in the loop.
 527   // 2. If the candidate is a load from stack slot (always true for now),
 528   //    check if the slot is stored anywhere in the loop.
 529   for (unsigned i = 0, e = Candidates.size(); i != e; ++i) {
 530     if (Candidates[i].FI != INT_MIN &&
 531         StoredFIs.count(Candidates[i].FI))
 532       continue;
 533
 534     if (!PhysRegClobbers.test(Candidates[i].Def)) {
 535       bool Safe = true;
 536       MachineInstr *MI = Candidates[i].MI;
 537       for (unsigned j = 0, ee = MI->getNumOperands(); j != ee; ++j) {
 538         const MachineOperand &MO = MI->getOperand(j);
 539         if (!MO.isReg() || MO.isDef() || !MO.getReg())
 540           continue;
 541         if (PhysRegDefs.test(MO.getReg()) ||
 542             PhysRegClobbers.test(MO.getReg())) {
 543           // If it's using a non-loop-invariant register, then it's obviously
 544           // not safe to hoist.
 545           Safe = false;
 546           break;
 547         }
 548       }
 549       if (Safe)
 550         HoistPostRA(MI, Candidates[i].Def);
 551     }
 552   }
 553 }
 554
 555 /// AddToLiveIns - Add register 'Reg' to the livein sets of BBs in the current
 556 /// loop, and make sure it is not killed by any instructions in the loop.
 557 void MachineLICM::AddToLiveIns(unsigned Reg) {
 558   const std::vector<MachineBasicBlock*> Blocks = CurLoop->getBlocks();
 559   for (unsigned i = 0, e = Blocks.size(); i != e; ++i) {
 560     MachineBasicBlock *BB = Blocks[i];
 561     if (!BB->isLiveIn(Reg))
 562       BB->addLiveIn(Reg);
 563     for (MachineBasicBlock::iterator
 564            MII = BB->begin(), E = BB->end(); MII != E; ++MII) {
 565       MachineInstr *MI = &*MII;
 566       for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 567         MachineOperand &MO = MI->getOperand(i);
 568         if (!MO.isReg() || !MO.getReg() || MO.isDef()) continue;
 569         if (MO.getReg() == Reg || TRI->isSuperRegister(Reg, MO.getReg()))
 570           MO.setIsKill(false);
 571       }
 572     }
 573   }
 574 }
 575
 576 /// HoistPostRA - When an instruction is found to only use loop invariant
 577 /// operands that is safe to hoist, this instruction is called to do the
 578 /// dirty work.
 579 void MachineLICM::HoistPostRA(MachineInstr *MI, unsigned Def) {
 580   MachineBasicBlock *Preheader = getCurPreheader();
 581   if (!Preheader) return;
 582
 583   // Now move the instructions to the predecessor, inserting it before any
 584   // terminator instructions.
 585   DEBUG({
 586       dbgs() << "Hoisting " << *MI;
 587       if (Preheader->getBasicBlock())
 588         dbgs() << " to MachineBasicBlock "
 589                << Preheader->getName();
 590       if (MI->getParent()->getBasicBlock())
 591         dbgs() << " from MachineBasicBlock "
 592                << MI->getParent()->getName();
 593       dbgs() << "\n";
 594     });
 595
 596   // Splice the instruction to the preheader.
 597   MachineBasicBlock *MBB = MI->getParent();
 598   Preheader->splice(Preheader->getFirstTerminator(), MBB, MI);
 599
 600   // Add register to livein list to all the BBs in the current loop since a
 601   // loop invariant must be kept live throughout the whole loop. This is
 602   // important to ensure later passes do not scavenge the def register.
 603   AddToLiveIns(Def);
 604
 605   ++NumPostRAHoisted;
 606   Changed = true;
 607 }
 608
 609 // IsGuaranteedToExecute - Check if this mbb is guaranteed to execute.
 610 // If not then a load from this mbb may not be safe to hoist.
 611 bool MachineLICM::IsGuaranteedToExecute(MachineBasicBlock *BB) {
 612   if (SpeculationState != SpeculateUnknown)
 613     return SpeculationState == SpeculateFalse;
 614
 615   if (BB != CurLoop->getHeader()) {
 616     // Check loop exiting blocks.
 617     SmallVector<MachineBasicBlock*, 8> CurrentLoopExitingBlocks;
 618     CurLoop->getExitingBlocks(CurrentLoopExitingBlocks);
 619     for (unsigned i = 0, e = CurrentLoopExitingBlocks.size(); i != e; ++i)
 620       if (!DT->dominates(BB, CurrentLoopExitingBlocks[i])) {
 621         SpeculationState = SpeculateTrue;
 622         return false;
 623       }
 624   }
 625
 626   SpeculationState = SpeculateFalse;
 627   return true;
 628 }
 629
 630 void MachineLICM::EnterScope(MachineBasicBlock *MBB) {
 631   DEBUG(dbgs() << "Entering: " << MBB->getName() << '\n');
 632
 633   // Remember livein register pressure.
 634   BackTrace.push_back(RegPressure);
 635 }
 636
 637 void MachineLICM::ExitScope(MachineBasicBlock *MBB) {
 638   DEBUG(dbgs() << "Exiting: " << MBB->getName() << '\n');
 639   BackTrace.pop_back();
 640 }
 641
 642 /// ExitScopeIfDone - Destroy scope for the MBB that corresponds to the given
 643 /// dominator tree node if its a leaf or all of its children are done. Walk
 644 /// up the dominator tree to destroy ancestors which are now done.
 645 void MachineLICM::ExitScopeIfDone(MachineDomTreeNode *Node,
 646                 DenseMap<MachineDomTreeNode*, unsigned> &OpenChildren,
 647                 DenseMap<MachineDomTreeNode*, MachineDomTreeNode*> &ParentMap) {
 648   if (OpenChildren[Node])
 649     return;
 650
 651   // Pop scope.
 652   ExitScope(Node->getBlock());
 653
 654   // Now traverse upwards to pop ancestors whose offsprings are all done.
 655   while (MachineDomTreeNode *Parent = ParentMap[Node]) {
 656     unsigned Left = --OpenChildren[Parent];
 657     if (Left != 0)
 658       break;
 659     ExitScope(Parent->getBlock());
 660     Node = Parent;
 661   }
 662 }
 663
 664 /// HoistOutOfLoop - Walk the specified loop in the CFG (defined by all
 665 /// blocks dominated by the specified header block, and that are in the
 666 /// current loop) in depth first order w.r.t the DominatorTree. This allows
 667 /// us to visit definitions before uses, allowing us to hoist a loop body in
 668 /// one pass without iteration.
 669 ///
 670 void MachineLICM::HoistOutOfLoop(MachineDomTreeNode *HeaderN) {
 671   SmallVector<MachineDomTreeNode*, 32> Scopes;
 672   SmallVector<MachineDomTreeNode*, 8> WorkList;
 673   DenseMap<MachineDomTreeNode*, MachineDomTreeNode*> ParentMap;
 674   DenseMap<MachineDomTreeNode*, unsigned> OpenChildren;
 675
 676   // Perform a DFS walk to determine the order of visit.
 677   WorkList.push_back(HeaderN);
 678   do {
 679     MachineDomTreeNode *Node = WorkList.pop_back_val();
 680     assert(Node != 0 && "Null dominator tree node?");
 681     MachineBasicBlock *BB = Node->getBlock();
 682
 683     // If the header of the loop containing this basic block is a landing pad,
 684     // then don't try to hoist instructions out of this loop.
 685     const MachineLoop *ML = MLI->getLoopFor(BB);
 686     if (ML && ML->getHeader()->isLandingPad())
 687       continue;
 688
 689     // If this subregion is not in the top level loop at all, exit.
 690     if (!CurLoop->contains(BB))
 691       continue;
 692
 693     Scopes.push_back(Node);
 694     const std::vector<MachineDomTreeNode*> &Children = Node->getChildren();
 695     unsigned NumChildren = Children.size();
 696
 697     // Don't hoist things out of a large switch statement.  This often causes
 698     // code to be hoisted that wasn't going to be executed, and increases
 699     // register pressure in a situation where it's likely to matter.
 700     if (BB->succ_size() >= 25)
 701       NumChildren = 0;
 702
 703     OpenChildren[Node] = NumChildren;
 704     // Add children in reverse order as then the next popped worklist node is
 705     // the first child of this node.  This means we ultimately traverse the
 706     // DOM tree in exactly the same order as if we'd recursed.
 707     for (int i = (int)NumChildren-1; i >= 0; --i) {
 708       MachineDomTreeNode *Child = Children[i];
 709       ParentMap[Child] = Node;
 710       WorkList.push_back(Child);
 711     }
 712   } while (!WorkList.empty());
 713
 714   if (Scopes.size() != 0) {
 715     MachineBasicBlock *Preheader = getCurPreheader();
 716     if (!Preheader)
 717       return;
 718
 719     // Compute registers which are livein into the loop headers.
 720     RegSeen.clear();
 721     BackTrace.clear();
 722     InitRegPressure(Preheader);
 723   }
 724
 725   // Now perform LICM.
 726   for (unsigned i = 0, e = Scopes.size(); i != e; ++i) {
 727     MachineDomTreeNode *Node = Scopes[i];
 728     MachineBasicBlock *MBB = Node->getBlock();
 729
 730     MachineBasicBlock *Preheader = getCurPreheader();
 731     if (!Preheader)
 732       continue;
 733
 734     EnterScope(MBB);
 735
 736     // Process the block
 737     SpeculationState = SpeculateUnknown;
 738     for (MachineBasicBlock::iterator
 739          MII = MBB->begin(), E = MBB->end(); MII != E; ) {
 740       MachineBasicBlock::iterator NextMII = MII; ++NextMII;
 741       MachineInstr *MI = &*MII;
 742       if (!Hoist(MI, Preheader))
 743         UpdateRegPressure(MI);
 744       MII = NextMII;
 745     }
 746
 747     // If it's a leaf node, it's done. Traverse upwards to pop ancestors.
 748     ExitScopeIfDone(Node, OpenChildren, ParentMap);
 749   }
 750 }
 751
 752 static bool isOperandKill(const MachineOperand &MO, MachineRegisterInfo *MRI) {
 753   return MO.isKill() || MRI->hasOneNonDBGUse(MO.getReg());
 754 }
 755
 756 /// getRegisterClassIDAndCost - For a given MI, register, and the operand
 757 /// index, return the ID and cost of its representative register class.
 758 void
 759 MachineLICM::getRegisterClassIDAndCost(const MachineInstr *MI,
 760                                        unsigned Reg, unsigned OpIdx,
 761                                        unsigned &RCId, unsigned &RCCost) const {
 762   const TargetRegisterClass *RC = MRI->getRegClass(Reg);
 763   EVT VT = *RC->vt_begin();
 764   if (VT == MVT::Untyped) {
 765     RCId = RC->getID();
 766     RCCost = 1;
 767   } else {
 768     RCId = TLI->getRepRegClassFor(VT)->getID();
 769     RCCost = TLI->getRepRegClassCostFor(VT);
 770   }
 771 }
 772
 773 /// InitRegPressure - Find all virtual register references that are liveout of
 774 /// the preheader to initialize the starting "register pressure". Note this
 775 /// does not count live through (livein but not used) registers.
 776 void MachineLICM::InitRegPressure(MachineBasicBlock *BB) {
 777   std::fill(RegPressure.begin(), RegPressure.end(), 0);
 778
 779   // If the preheader has only a single predecessor and it ends with a
 780   // fallthrough or an unconditional branch, then scan its predecessor for live
 781   // defs as well. This happens whenever the preheader is created by splitting
 782   // the critical edge from the loop predecessor to the loop header.
 783   if (BB->pred_size() == 1) {
 784     MachineBasicBlock *TBB = 0, *FBB = 0;
 785     SmallVector<MachineOperand, 4> Cond;
 786     if (!TII->AnalyzeBranch(*BB, TBB, FBB, Cond, false) && Cond.empty())
 787       InitRegPressure(*BB->pred_begin());
 788   }
 789
 790   for (MachineBasicBlock::iterator MII = BB->begin(), E = BB->end();
 791        MII != E; ++MII) {
 792     MachineInstr *MI = &*MII;
 793     for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
 794       const MachineOperand &MO = MI->getOperand(i);
 795       if (!MO.isReg() || MO.isImplicit())
 796         continue;
 797       unsigned Reg = MO.getReg();
 798       if (!TargetRegisterInfo::isVirtualRegister(Reg))
 799         continue;
 800
 801       bool isNew = RegSeen.insert(Reg);
 802       unsigned RCId, RCCost;
 803       getRegisterClassIDAndCost(MI, Reg, i, RCId, RCCost);
 804       if (MO.isDef())
 805         RegPressure[RCId] += RCCost;
 806       else {
 807         bool isKill = isOperandKill(MO, MRI);
 808         if (isNew && !isKill)
 809           // Haven't seen this, it must be a livein.
 810           RegPressure[RCId] += RCCost;
 811         else if (!isNew && isKill)
 812           RegPressure[RCId] -= RCCost;
 813       }
 814     }
 815   }
 816 }
 817
 818 /// UpdateRegPressure - Update estimate of register pressure after the
 819 /// specified instruction.
 820 void MachineLICM::UpdateRegPressure(const MachineInstr *MI) {
 821   if (MI->isImplicitDef())
 822     return;
 823
 824   SmallVector<unsigned, 4> Defs;
 825   for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
 826     const MachineOperand &MO = MI->getOperand(i);
 827     if (!MO.isReg() || MO.isImplicit())
 828       continue;
 829     unsigned Reg = MO.getReg();
 830     if (!TargetRegisterInfo::isVirtualRegister(Reg))
 831       continue;
 832
 833     bool isNew = RegSeen.insert(Reg);
 834     if (MO.isDef())
 835       Defs.push_back(Reg);
 836     else if (!isNew && isOperandKill(MO, MRI)) {
 837       unsigned RCId, RCCost;
 838       getRegisterClassIDAndCost(MI, Reg, i, RCId, RCCost);
 839       if (RCCost > RegPressure[RCId])
 840         RegPressure[RCId] = 0;
 841       else
 842         RegPressure[RCId] -= RCCost;
 843     }
 844   }
 845
 846   unsigned Idx = 0;
 847   while (!Defs.empty()) {
 848     unsigned Reg = Defs.pop_back_val();
 849     unsigned RCId, RCCost;
 850     getRegisterClassIDAndCost(MI, Reg, Idx, RCId, RCCost);
 851     RegPressure[RCId] += RCCost;
 852     ++Idx;
 853   }
 854 }
 855
 856 /// isLoadFromGOTOrConstantPool - Return true if this machine instruction
 857 /// loads from global offset table or constant pool.
 858 static bool isLoadFromGOTOrConstantPool(MachineInstr &MI) {
 859   assert (MI.mayLoad() && "Expected MI that loads!");
 860   for (MachineInstr::mmo_iterator I = MI.memoperands_begin(),
 861          E = MI.memoperands_end(); I != E; ++I) {
 862     if (const Value *V = (*I)->getValue()) {
 863       if (const PseudoSourceValue *PSV = dyn_cast<PseudoSourceValue>(V))
 864         if (PSV == PSV->getGOT() || PSV == PSV->getConstantPool())
 865           return true;
 866     }
 867   }
 868   return false;
 869 }
 870
 871 /// IsLICMCandidate - Returns true if the instruction may be a suitable
 872 /// candidate for LICM. e.g. If the instruction is a call, then it's obviously
 873 /// not safe to hoist it.
 874 bool MachineLICM::IsLICMCandidate(MachineInstr &I) {
 875   // Check if it's safe to move the instruction.
 876   bool DontMoveAcrossStore = true;
 877   if (!I.isSafeToMove(TII, AA, DontMoveAcrossStore))
 878     return false;
 879
 880   // If it is load then check if it is guaranteed to execute by making sure that
 881   // it dominates all exiting blocks. If it doesn't, then there is a path out of
 882   // the loop which does not execute this load, so we can't hoist it. Loads
 883   // from constant memory are not safe to speculate all the time, for example
 884   // indexed load from a jump table.
 885   // Stores and side effects are already checked by isSafeToMove.
 886   if (I.mayLoad() && !isLoadFromGOTOrConstantPool(I) &&
 887       !IsGuaranteedToExecute(I.getParent()))
 888     return false;
 889
 890   return true;
 891 }
 892
 893 /// IsLoopInvariantInst - Returns true if the instruction is loop
 894 /// invariant. I.e., all virtual register operands are defined outside of the
 895 /// loop, physical registers aren't accessed explicitly, and there are no side
 896 /// effects that aren't captured by the operands or other flags.
 897 ///
 898 bool MachineLICM::IsLoopInvariantInst(MachineInstr &I) {
 899   if (!IsLICMCandidate(I))
 900     return false;
 901
 902   // The instruction is loop invariant if all of its operands are.
 903   for (unsigned i = 0, e = I.getNumOperands(); i != e; ++i) {
 904     const MachineOperand &MO = I.getOperand(i);
 905
 906     if (!MO.isReg())
 907       continue;
 908
 909     unsigned Reg = MO.getReg();
 910     if (Reg == 0) continue;
 911
 912     // Don't hoist an instruction that uses or defines a physical register.
 913     if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 914       if (MO.isUse()) {
 915         // If the physreg has no defs anywhere, it's just an ambient register
 916         // and we can freely move its uses. Alternatively, if it's allocatable,
 917         // it could get allocated to something with a def during allocation.
 918         if (!MRI->isConstantPhysReg(Reg, *I.getParent()->getParent()))
 919           return false;
 920         // Otherwise it's safe to move.
 921         continue;
 922       } else if (!MO.isDead()) {
 923         // A def that isn't dead. We can't move it.
 924         return false;
 925       } else if (CurLoop->getHeader()->isLiveIn(Reg)) {
 926         // If the reg is live into the loop, we can't hoist an instruction
 927         // which would clobber it.
 928         return false;
 929       }
 930     }
 931
 932     if (!MO.isUse())
 933       continue;
 934
 935     assert(MRI->getVRegDef(Reg) &&
 936            "Machine instr not mapped for this vreg?!");
 937
 938     // If the loop contains the definition of an operand, then the instruction
 939     // isn't loop invariant.
 940     if (CurLoop->contains(MRI->getVRegDef(Reg)))
 941       return false;
 942   }
 943
 944   // If we got this far, the instruction is loop invariant!
 945   return true;
 946 }
 947
 948
 949 /// HasAnyPHIUse - Return true if the specified register is used by any
 950 /// phi node.
 951 bool MachineLICM::HasAnyPHIUse(unsigned Reg) const {
 952   for (MachineRegisterInfo::use_iterator UI = MRI->use_begin(Reg),
 953          UE = MRI->use_end(); UI != UE; ++UI) {
 954     MachineInstr *UseMI = &*UI;
 955     if (UseMI->isPHI())
 956       return true;
 957     // Look pass copies as well.
 958     if (UseMI->isCopy()) {
 959       unsigned Def = UseMI->getOperand(0).getReg();
 960       if (TargetRegisterInfo::isVirtualRegister(Def) &&
 961           HasAnyPHIUse(Def))
 962         return true;
 963     }
 964   }
 965   return false;
 966 }
 967
 968 /// HasHighOperandLatency - Compute operand latency between a def of 'Reg'
 969 /// and an use in the current loop, return true if the target considered
 970 /// it 'high'.
 971 bool MachineLICM::HasHighOperandLatency(MachineInstr &MI,
 972                                         unsigned DefIdx, unsigned Reg) const {
 973   if (!InstrItins || InstrItins->isEmpty() || MRI->use_nodbg_empty(Reg))
 974     return false;
 975
 976   for (MachineRegisterInfo::use_nodbg_iterator I = MRI->use_nodbg_begin(Reg),
 977          E = MRI->use_nodbg_end(); I != E; ++I) {
 978     MachineInstr *UseMI = &*I;
 979     if (UseMI->isCopyLike())
 980       continue;
 981     if (!CurLoop->contains(UseMI->getParent()))
 982       continue;
 983     for (unsigned i = 0, e = UseMI->getNumOperands(); i != e; ++i) {
 984       const MachineOperand &MO = UseMI->getOperand(i);
 985       if (!MO.isReg() || !MO.isUse())
 986         continue;
 987       unsigned MOReg = MO.getReg();
 988       if (MOReg != Reg)
 989         continue;
 990
 991       if (TII->hasHighOperandLatency(InstrItins, MRI, &MI, DefIdx, UseMI, i))
 992         return true;
 993     }
 994
 995     // Only look at the first in loop use.
 996     break;
 997   }
 998
 999   return false;
1000 }
1001
1002 /// IsCheapInstruction - Return true if the instruction is marked "cheap" or
1003 /// the operand latency between its def and a use is one or less.
1004 bool MachineLICM::IsCheapInstruction(MachineInstr &MI) const {
1005   if (MI.isAsCheapAsAMove() || MI.isCopyLike())
1006     return true;
1007   if (!InstrItins || InstrItins->isEmpty())
1008     return false;
1009
1010   bool isCheap = false;
1011   unsigned NumDefs = MI.getDesc().getNumDefs();
1012   for (unsigned i = 0, e = MI.getNumOperands(); NumDefs && i != e; ++i) {
1013     MachineOperand &DefMO = MI.getOperand(i);
1014     if (!DefMO.isReg() || !DefMO.isDef())
1015       continue;
1016     --NumDefs;
1017     unsigned Reg = DefMO.getReg();
1018     if (TargetRegisterInfo::isPhysicalRegister(Reg))
1019       continue;
1020
1021     if (!TII->hasLowDefLatency(InstrItins, &MI, i))
1022       return false;
1023     isCheap = true;
1024   }
1025
1026   return isCheap;
1027 }
1028
1029 /// CanCauseHighRegPressure - Visit BBs from header to current BB, check
1030 /// if hoisting an instruction of the given cost matrix can cause high
1031 /// register pressure.
1032 bool MachineLICM::CanCauseHighRegPressure(DenseMap<unsigned, int> &Cost) {
1033   for (DenseMap<unsigned, int>::iterator CI = Cost.begin(), CE = Cost.end();
1034        CI != CE; ++CI) {
1035     if (CI->second <= 0)
1036       continue;
1037
1038     unsigned RCId = CI->first;
1039     unsigned Limit = RegLimit[RCId];
1040     int Cost = CI->second;
1041     for (unsigned i = BackTrace.size(); i != 0; --i) {
1042       SmallVector<unsigned, 8> &RP = BackTrace[i-1];
1043       if (RP[RCId] + Cost >= Limit)
1044         return true;
1045     }
1046   }
1047
1048   return false;
1049 }
1050
1051 /// UpdateBackTraceRegPressure - Traverse the back trace from header to the
1052 /// current block and update their register pressures to reflect the effect
1053 /// of hoisting MI from the current block to the preheader.
1054 void MachineLICM::UpdateBackTraceRegPressure(const MachineInstr *MI) {
1055   if (MI->isImplicitDef())
1056     return;
1057
1058   // First compute the 'cost' of the instruction, i.e. its contribution
1059   // to register pressure.
1060   DenseMap<unsigned, int> Cost;
1061   for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
1062     const MachineOperand &MO = MI->getOperand(i);
1063     if (!MO.isReg() || MO.isImplicit())
1064       continue;
1065     unsigned Reg = MO.getReg();
1066     if (!TargetRegisterInfo::isVirtualRegister(Reg))
1067       continue;
1068
1069     unsigned RCId, RCCost;
1070     getRegisterClassIDAndCost(MI, Reg, i, RCId, RCCost);
1071     if (MO.isDef()) {
1072       DenseMap<unsigned, int>::iterator CI = Cost.find(RCId);
1073       if (CI != Cost.end())
1074         CI->second += RCCost;
1075       else
1076         Cost.insert(std::make_pair(RCId, RCCost));
1077     } else if (isOperandKill(MO, MRI)) {
1078       DenseMap<unsigned, int>::iterator CI = Cost.find(RCId);
1079       if (CI != Cost.end())
1080         CI->second -= RCCost;
1081       else
1082         Cost.insert(std::make_pair(RCId, -RCCost));
1083     }
1084   }
1085
1086   // Update register pressure of blocks from loop header to current block.
1087   for (unsigned i = 0, e = BackTrace.size(); i != e; ++i) {
1088     SmallVector<unsigned, 8> &RP = BackTrace[i];
1089     for (DenseMap<unsigned, int>::iterator CI = Cost.begin(), CE = Cost.end();
1090          CI != CE; ++CI) {
1091       unsigned RCId = CI->first;
1092       RP[RCId] += CI->second;
1093     }
1094   }
1095 }
1096
1097 /// IsProfitableToHoist - Return true if it is potentially profitable to hoist
1098 /// the given loop invariant.
1099 bool MachineLICM::IsProfitableToHoist(MachineInstr &MI) {
1100   if (MI.isImplicitDef())
1101     return true;
1102
1103   // If the instruction is cheap, only hoist if it is re-materilizable. LICM
1104   // will increase register pressure. It's probably not worth it if the
1105   // instruction is cheap.
1106   // Also hoist loads from constant memory, e.g. load from stubs, GOT. Hoisting
1107   // these tend to help performance in low register pressure situation. The
1108   // trade off is it may cause spill in high pressure situation. It will end up
1109   // adding a store in the loop preheader. But the reload is no more expensive.
1110   // The side benefit is these loads are frequently CSE'ed.
1111   if (IsCheapInstruction(MI)) {
1112     if (!TII->isTriviallyReMaterializable(&MI, AA))
1113       return false;
1114   } else {
1115     // Estimate register pressure to determine whether to LICM the instruction.
1116     // In low register pressure situation, we can be more aggressive about
1117     // hoisting. Also, favors hoisting long latency instructions even in
1118     // moderately high pressure situation.
1119     // FIXME: If there are long latency loop-invariant instructions inside the
1120     // loop at this point, why didn't the optimizer's LICM hoist them?
1121     DenseMap<unsigned, int> Cost;
1122     for (unsigned i = 0, e = MI.getDesc().getNumOperands(); i != e; ++i) {
1123       const MachineOperand &MO = MI.getOperand(i);
1124       if (!MO.isReg() || MO.isImplicit())
1125         continue;
1126       unsigned Reg = MO.getReg();
1127       if (!TargetRegisterInfo::isVirtualRegister(Reg))
1128         continue;
1129
1130       unsigned RCId, RCCost;
1131       getRegisterClassIDAndCost(&MI, Reg, i, RCId, RCCost);
1132       if (MO.isDef()) {
1133         if (HasHighOperandLatency(MI, i, Reg)) {
1134           ++NumHighLatency;
1135           return true;
1136         }
1137
1138         DenseMap<unsigned, int>::iterator CI = Cost.find(RCId);
1139         if (CI != Cost.end())
1140           CI->second += RCCost;
1141         else
1142           Cost.insert(std::make_pair(RCId, RCCost));
1143       } else if (isOperandKill(MO, MRI)) {
1144         // Is a virtual register use is a kill, hoisting it out of the loop
1145         // may actually reduce register pressure or be register pressure
1146         // neutral.
1147         DenseMap<unsigned, int>::iterator CI = Cost.find(RCId);
1148         if (CI != Cost.end())
1149           CI->second -= RCCost;
1150         else
1151           Cost.insert(std::make_pair(RCId, -RCCost));
1152       }
1153     }
1154
1155     // Visit BBs from header to current BB, if hoisting this doesn't cause
1156     // high register pressure, then it's safe to proceed.
1157     if (!CanCauseHighRegPressure(Cost)) {
1158       ++NumLowRP;
1159       return true;
1160     }
1161
1162     // Do not "speculate" in high register pressure situation. If an
1163     // instruction is not guaranteed to be executed in the loop, it's best to be
1164     // conservative.
1165     if (AvoidSpeculation &&
1166         (!IsGuaranteedToExecute(MI.getParent()) && !MayCSE(&MI)))
1167       return false;
1168
1169     // High register pressure situation, only hoist if the instruction is going to
1170     // be remat'ed.
1171     if (!TII->isTriviallyReMaterializable(&MI, AA) &&
1172         !MI.isInvariantLoad(AA))
1173       return false;
1174   }
1175
1176   // If result(s) of this instruction is used by PHIs outside of the loop, then
1177   // don't hoist it if the instruction because it will introduce an extra copy.
1178   for (unsigned i = 0, e = MI.getNumOperands(); i != e; ++i) {
1179     const MachineOperand &MO = MI.getOperand(i);
1180     if (!MO.isReg() || !MO.isDef())
1181       continue;
1182     if (HasAnyPHIUse(MO.getReg()))
1183       return false;
1184   }
1185
1186   return true;
1187 }
1188
1189 MachineInstr *MachineLICM::ExtractHoistableLoad(MachineInstr *MI) {
1190   // Don't unfold simple loads.
1191   if (MI->canFoldAsLoad())
1192     return 0;
1193
1194   // If not, we may be able to unfold a load and hoist that.
1195   // First test whether the instruction is loading from an amenable
1196   // memory location.
1197   if (!MI->isInvariantLoad(AA))
1198     return 0;
1199
1200   // Next determine the register class for a temporary register.
1201   unsigned LoadRegIndex;
1202   unsigned NewOpc =
1203     TII->getOpcodeAfterMemoryUnfold(MI->getOpcode(),
1204                                     /*UnfoldLoad=*/true,
1205                                     /*UnfoldStore=*/false,
1206                                     &LoadRegIndex);
1207   if (NewOpc == 0) return 0;
1208   const MCInstrDesc &MID = TII->get(NewOpc);
1209   if (MID.getNumDefs() != 1) return 0;
1210   const TargetRegisterClass *RC = TII->getRegClass(MID, LoadRegIndex, TRI);
1211   // Ok, we're unfolding. Create a temporary register and do the unfold.
1212   unsigned Reg = MRI->createVirtualRegister(RC);
1213
1214   MachineFunction &MF = *MI->getParent()->getParent();
1215   SmallVector<MachineInstr *, 2> NewMIs;
1216   bool Success =
1217     TII->unfoldMemoryOperand(MF, MI, Reg,
1218                              /*UnfoldLoad=*/true, /*UnfoldStore=*/false,
1219                              NewMIs);
1220   (void)Success;
1221   assert(Success &&
1222          "unfoldMemoryOperand failed when getOpcodeAfterMemoryUnfold "
1223          "succeeded!");
1224   assert(NewMIs.size() == 2 &&
1225          "Unfolded a load into multiple instructions!");
1226   MachineBasicBlock *MBB = MI->getParent();
1227   MachineBasicBlock::iterator Pos = MI;
1228   MBB->insert(Pos, NewMIs[0]);
1229   MBB->insert(Pos, NewMIs[1]);
1230   // If unfolding produced a load that wasn't loop-invariant or profitable to
1231   // hoist, discard the new instructions and bail.
1232   if (!IsLoopInvariantInst(*NewMIs[0]) || !IsProfitableToHoist(*NewMIs[0])) {
1233     NewMIs[0]->eraseFromParent();
1234     NewMIs[1]->eraseFromParent();
1235     return 0;
1236   }
1237
1238   // Update register pressure for the unfolded instruction.
1239   UpdateRegPressure(NewMIs[1]);
1240
1241   // Otherwise we successfully unfolded a load that we can hoist.
1242   MI->eraseFromParent();
1243   return NewMIs[0];
1244 }
1245
1246 void MachineLICM::InitCSEMap(MachineBasicBlock *BB) {
1247   for (MachineBasicBlock::iterator I = BB->begin(),E = BB->end(); I != E; ++I) {
1248     const MachineInstr *MI = &*I;
1249     unsigned Opcode = MI->getOpcode();
1250     DenseMap<unsigned, std::vector<const MachineInstr*> >::iterator
1251       CI = CSEMap.find(Opcode);
1252     if (CI != CSEMap.end())
1253       CI->second.push_back(MI);
1254     else {
1255       std::vector<const MachineInstr*> CSEMIs;
1256       CSEMIs.push_back(MI);
1257       CSEMap.insert(std::make_pair(Opcode, CSEMIs));
1258     }
1259   }
1260 }
1261
1262 const MachineInstr*
1263 MachineLICM::LookForDuplicate(const MachineInstr *MI,
1264                               std::vector<const MachineInstr*> &PrevMIs) {
1265   for (unsigned i = 0, e = PrevMIs.size(); i != e; ++i) {
1266     const MachineInstr *PrevMI = PrevMIs[i];
1267     if (TII->produceSameValue(MI, PrevMI, (PreRegAlloc ? MRI : 0)))
1268       return PrevMI;
1269   }
1270   return 0;
1271 }
1272
1273 bool MachineLICM::EliminateCSE(MachineInstr *MI,
1274           DenseMap<unsigned, std::vector<const MachineInstr*> >::iterator &CI) {
1275   // Do not CSE implicit_def so ProcessImplicitDefs can properly propagate
1276   // the undef property onto uses.
1277   if (CI == CSEMap.end() || MI->isImplicitDef())
1278     return false;
1279
1280   if (const MachineInstr *Dup = LookForDuplicate(MI, CI->second)) {
1281     DEBUG(dbgs() << "CSEing " << *MI << " with " << *Dup);
1282
1283     // Replace virtual registers defined by MI by their counterparts defined
1284     // by Dup.
1285     SmallVector<unsigned, 2> Defs;
1286     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1287       const MachineOperand &MO = MI->getOperand(i);
1288
1289       // Physical registers may not differ here.
1290       assert((!MO.isReg() || MO.getReg() == 0 ||
1291               !TargetRegisterInfo::isPhysicalRegister(MO.getReg()) ||
1292               MO.getReg() == Dup->getOperand(i).getReg()) &&
1293              "Instructions with different phys regs are not identical!");
1294
1295       if (MO.isReg() && MO.isDef() &&
1296           !TargetRegisterInfo::isPhysicalRegister(MO.getReg()))
1297         Defs.push_back(i);
1298     }
1299
1300     SmallVector<const TargetRegisterClass*, 2> OrigRCs;
1301     for (unsigned i = 0, e = Defs.size(); i != e; ++i) {
1302       unsigned Idx = Defs[i];
1303       unsigned Reg = MI->getOperand(Idx).getReg();
1304       unsigned DupReg = Dup->getOperand(Idx).getReg();
1305       OrigRCs.push_back(MRI->getRegClass(DupReg));
1306
1307       if (!MRI->constrainRegClass(DupReg, MRI->getRegClass(Reg))) {
1308         // Restore old RCs if more than one defs.
1309         for (unsigned j = 0; j != i; ++j)
1310           MRI->setRegClass(Dup->getOperand(Defs[j]).getReg(), OrigRCs[j]);
1311         return false;
1312       }
1313     }
1314
1315     for (unsigned i = 0, e = Defs.size(); i != e; ++i) {
1316       unsigned Idx = Defs[i];
1317       unsigned Reg = MI->getOperand(Idx).getReg();
1318       unsigned DupReg = Dup->getOperand(Idx).getReg();
1319       MRI->replaceRegWith(Reg, DupReg);
1320       MRI->clearKillFlags(DupReg);
1321     }
1322
1323     MI->eraseFromParent();
1324     ++NumCSEed;
1325     return true;
1326   }
1327   return false;
1328 }
1329
1330 /// MayCSE - Return true if the given instruction will be CSE'd if it's
1331 /// hoisted out of the loop.
1332 bool MachineLICM::MayCSE(MachineInstr *MI) {
1333   unsigned Opcode = MI->getOpcode();
1334   DenseMap<unsigned, std::vector<const MachineInstr*> >::iterator
1335     CI = CSEMap.find(Opcode);
1336   // Do not CSE implicit_def so ProcessImplicitDefs can properly propagate
1337   // the undef property onto uses.
1338   if (CI == CSEMap.end() || MI->isImplicitDef())
1339     return false;
1340
1341   return LookForDuplicate(MI, CI->second) != 0;
1342 }
1343
1344 /// Hoist - When an instruction is found to use only loop invariant operands
1345 /// that are safe to hoist, this instruction is called to do the dirty work.
1346 ///
1347 bool MachineLICM::Hoist(MachineInstr *MI, MachineBasicBlock *Preheader) {
1348   // First check whether we should hoist this instruction.
1349   if (!IsLoopInvariantInst(*MI) || !IsProfitableToHoist(*MI)) {
1350     // If not, try unfolding a hoistable load.
1351     MI = ExtractHoistableLoad(MI);
1352     if (!MI) return false;
1353   }
1354
1355   // Now move the instructions to the predecessor, inserting it before any
1356   // terminator instructions.
1357   DEBUG({
1358       dbgs() << "Hoisting " << *MI;
1359       if (Preheader->getBasicBlock())
1360         dbgs() << " to MachineBasicBlock "
1361                << Preheader->getName();
1362       if (MI->getParent()->getBasicBlock())
1363         dbgs() << " from MachineBasicBlock "
1364                << MI->getParent()->getName();
1365       dbgs() << "\n";
1366     });
1367
1368   // If this is the first instruction being hoisted to the preheader,
1369   // initialize the CSE map with potential common expressions.
1370   if (FirstInLoop) {
1371     InitCSEMap(Preheader);
1372     FirstInLoop = false;
1373   }
1374
1375   // Look for opportunity to CSE the hoisted instruction.
1376   unsigned Opcode = MI->getOpcode();
1377   DenseMap<unsigned, std::vector<const MachineInstr*> >::iterator
1378     CI = CSEMap.find(Opcode);
1379   if (!EliminateCSE(MI, CI)) {
1380     // Otherwise, splice the instruction to the preheader.
1381     Preheader->splice(Preheader->getFirstTerminator(),MI->getParent(),MI);
1382
1383     // Update register pressure for BBs from header to this block.
1384     UpdateBackTraceRegPressure(MI);
1385
1386     // Clear the kill flags of any register this instruction defines,
1387     // since they may need to be live throughout the entire loop
1388     // rather than just live for part of it.
1389     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1390       MachineOperand &MO = MI->getOperand(i);
1391       if (MO.isReg() && MO.isDef() && !MO.isDead())
1392         MRI->clearKillFlags(MO.getReg());
1393     }
1394
1395     // Add to the CSE map.
1396     if (CI != CSEMap.end())
1397       CI->second.push_back(MI);
1398     else {
1399       std::vector<const MachineInstr*> CSEMIs;
1400       CSEMIs.push_back(MI);
1401       CSEMap.insert(std::make_pair(Opcode, CSEMIs));
1402     }
1403   }
1404
1405   ++NumHoisted;
1406   Changed = true;
1407
1408   return true;
1409 }
1410
1411 MachineBasicBlock *MachineLICM::getCurPreheader() {
1412   // Determine the block to which to hoist instructions. If we can't find a
1413   // suitable loop predecessor, we can't do any hoisting.
1414
1415   // If we've tried to get a preheader and failed, don't try again.
1416   if (CurPreheader == reinterpret_cast<MachineBasicBlock *>(-1))
1417     return 0;
1418
1419   if (!CurPreheader) {
1420     CurPreheader = CurLoop->getLoopPreheader();
1421     if (!CurPreheader) {
1422       MachineBasicBlock *Pred = CurLoop->getLoopPredecessor();
1423       if (!Pred) {
1424         CurPreheader = reinterpret_cast<MachineBasicBlock *>(-1);
1425         return 0;
1426       }
1427
1428       CurPreheader = Pred->SplitCriticalEdge(CurLoop->getHeader(), this);
1429       if (!CurPreheader) {
1430         CurPreheader = reinterpret_cast<MachineBasicBlock *>(-1);
1431         return 0;
1432       }
1433     }
1434   }
1435   return CurPreheader;
1436 }