lib/CodeGen/MachineLICM.cpp

   1 //===-- MachineLICM.cpp - Machine Loop Invariant Code Motion Pass ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass performs loop invariant code motion on machine instructions. We
  11 // attempt to remove as much code from the body of a loop as possible.
  12 //
  13 // This pass does not attempt to throttle itself to limit register pressure.
  14 // The register allocation phases are expected to perform rematerialization
  15 // to recover when register pressure is high.
  16 //
  17 // This pass is not intended to be a replacement or a complete alternative
  18 // for the LLVM-IR-level LICM pass. It is only designed to hoist simple
  19 // constructs that are not exposed before lowering and instruction selection.
  20 //
  21 //===----------------------------------------------------------------------===//
  22
  23 #define DEBUG_TYPE "machine-licm"
  24 #include "llvm/CodeGen/Passes.h"
  25 #include "llvm/ADT/DenseMap.h"
  26 #include "llvm/ADT/SmallSet.h"
  27 #include "llvm/ADT/Statistic.h"
  28 #include "llvm/Analysis/AliasAnalysis.h"
  29 #include "llvm/CodeGen/MachineDominators.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineLoopInfo.h"
  32 #include "llvm/CodeGen/MachineMemOperand.h"
  33 #include "llvm/CodeGen/MachineRegisterInfo.h"
  34 #include "llvm/CodeGen/PseudoSourceValue.h"
  35 #include "llvm/MC/MCInstrItineraries.h"
  36 #include "llvm/Support/CommandLine.h"
  37 #include "llvm/Support/Debug.h"
  38 #include "llvm/Support/raw_ostream.h"
  39 #include "llvm/Target/TargetInstrInfo.h"
  40 #include "llvm/Target/TargetLowering.h"
  41 #include "llvm/Target/TargetMachine.h"
  42 #include "llvm/Target/TargetRegisterInfo.h"
  43 using namespace llvm;
  44
  45 static cl::opt<bool>
  46 AvoidSpeculation("avoid-speculation",
  47                  cl::desc("MachineLICM should avoid speculation"),
  48                  cl::init(true), cl::Hidden);
  49
  50 STATISTIC(NumHoisted,
  51           "Number of machine instructions hoisted out of loops");
  52 STATISTIC(NumLowRP,
  53           "Number of instructions hoisted in low reg pressure situation");
  54 STATISTIC(NumHighLatency,
  55           "Number of high latency instructions hoisted");
  56 STATISTIC(NumCSEed,
  57           "Number of hoisted machine instructions CSEed");
  58 STATISTIC(NumPostRAHoisted,
  59           "Number of machine instructions hoisted out of loops post regalloc");
  60
  61 namespace {
  62   class MachineLICM : public MachineFunctionPass {
  63     const TargetMachine   *TM;
  64     const TargetInstrInfo *TII;
  65     const TargetLoweringBase *TLI;
  66     const TargetRegisterInfo *TRI;
  67     const MachineFrameInfo *MFI;
  68     MachineRegisterInfo *MRI;
  69     const InstrItineraryData *InstrItins;
  70     bool PreRegAlloc;
  71
  72     // Various analyses that we use...
  73     AliasAnalysis        *AA;      // Alias analysis info.
  74     MachineLoopInfo      *MLI;     // Current MachineLoopInfo
  75     MachineDominatorTree *DT;      // Machine dominator tree for the cur loop
  76
  77     // State that is updated as we process loops
  78     bool         Changed;          // True if a loop is changed.
  79     bool         FirstInLoop;      // True if it's the first LICM in the loop.
  80     MachineLoop *CurLoop;          // The current loop we are working on.
  81     MachineBasicBlock *CurPreheader; // The preheader for CurLoop.
  82
  83     // Exit blocks for CurLoop.
  84     SmallVector<MachineBasicBlock*, 8> ExitBlocks;
  85
  86     bool isExitBlock(const MachineBasicBlock *MBB) const {
  87       return std::find(ExitBlocks.begin(), ExitBlocks.end(), MBB) !=
  88         ExitBlocks.end();
  89     }
  90
  91     // Track 'estimated' register pressure.
  92     SmallSet<unsigned, 32> RegSeen;
  93     SmallVector<unsigned, 8> RegPressure;
  94
  95     // Register pressure "limit" per register class. If the pressure
  96     // is higher than the limit, then it's considered high.
  97     SmallVector<unsigned, 8> RegLimit;
  98
  99     // Register pressure on path leading from loop preheader to current BB.
 100     SmallVector<SmallVector<unsigned, 8>, 16> BackTrace;
 101
 102     // For each opcode, keep a list of potential CSE instructions.
 103     DenseMap<unsigned, std::vector<const MachineInstr*> > CSEMap;
 104
 105     enum {
 106       SpeculateFalse   = 0,
 107       SpeculateTrue    = 1,
 108       SpeculateUnknown = 2
 109     };
 110
 111     // If a MBB does not dominate loop exiting blocks then it may not safe
 112     // to hoist loads from this block.
 113     // Tri-state: 0 - false, 1 - true, 2 - unknown
 114     unsigned SpeculationState;
 115
 116   public:
 117     static char ID; // Pass identification, replacement for typeid
 118     MachineLICM() :
 119       MachineFunctionPass(ID), PreRegAlloc(true) {
 120         initializeMachineLICMPass(*PassRegistry::getPassRegistry());
 121       }
 122
 123     explicit MachineLICM(bool PreRA) :
 124       MachineFunctionPass(ID), PreRegAlloc(PreRA) {
 125         initializeMachineLICMPass(*PassRegistry::getPassRegistry());
 126       }
 127
 128     bool runOnMachineFunction(MachineFunction &MF) override;
 129
 130     void getAnalysisUsage(AnalysisUsage &AU) const override {
 131       AU.addRequired<MachineLoopInfo>();
 132       AU.addRequired<MachineDominatorTree>();
 133       AU.addRequired<AliasAnalysis>();
 134       AU.addPreserved<MachineLoopInfo>();
 135       AU.addPreserved<MachineDominatorTree>();
 136       MachineFunctionPass::getAnalysisUsage(AU);
 137     }
 138
 139     void releaseMemory() override {
 140       RegSeen.clear();
 141       RegPressure.clear();
 142       RegLimit.clear();
 143       BackTrace.clear();
 144       for (DenseMap<unsigned,std::vector<const MachineInstr*> >::iterator
 145              CI = CSEMap.begin(), CE = CSEMap.end(); CI != CE; ++CI)
 146         CI->second.clear();
 147       CSEMap.clear();
 148     }
 149
 150   private:
 151     /// CandidateInfo - Keep track of information about hoisting candidates.
 152     struct CandidateInfo {
 153       MachineInstr *MI;
 154       unsigned      Def;
 155       int           FI;
 156       CandidateInfo(MachineInstr *mi, unsigned def, int fi)
 157         : MI(mi), Def(def), FI(fi) {}
 158     };
 159
 160     /// HoistRegionPostRA - Walk the specified region of the CFG and hoist loop
 161     /// invariants out to the preheader.
 162     void HoistRegionPostRA();
 163
 164     /// HoistPostRA - When an instruction is found to only use loop invariant
 165     /// operands that is safe to hoist, this instruction is called to do the
 166     /// dirty work.
 167     void HoistPostRA(MachineInstr *MI, unsigned Def);
 168
 169     /// ProcessMI - Examine the instruction for potentai LICM candidate. Also
 170     /// gather register def and frame object update information.
 171     void ProcessMI(MachineInstr *MI,
 172                    BitVector &PhysRegDefs,
 173                    BitVector &PhysRegClobbers,
 174                    SmallSet<int, 32> &StoredFIs,
 175                    SmallVectorImpl<CandidateInfo> &Candidates);
 176
 177     /// AddToLiveIns - Add register 'Reg' to the livein sets of BBs in the
 178     /// current loop.
 179     void AddToLiveIns(unsigned Reg);
 180
 181     /// IsLICMCandidate - Returns true if the instruction may be a suitable
 182     /// candidate for LICM. e.g. If the instruction is a call, then it's
 183     /// obviously not safe to hoist it.
 184     bool IsLICMCandidate(MachineInstr &I);
 185
 186     /// IsLoopInvariantInst - Returns true if the instruction is loop
 187     /// invariant. I.e., all virtual register operands are defined outside of
 188     /// the loop, physical registers aren't accessed (explicitly or implicitly),
 189     /// and the instruction is hoistable.
 190     ///
 191     bool IsLoopInvariantInst(MachineInstr &I);
 192
 193     /// HasLoopPHIUse - Return true if the specified instruction is used by any
 194     /// phi node in the current loop.
 195     bool HasLoopPHIUse(const MachineInstr *MI) const;
 196
 197     /// HasHighOperandLatency - Compute operand latency between a def of 'Reg'
 198     /// and an use in the current loop, return true if the target considered
 199     /// it 'high'.
 200     bool HasHighOperandLatency(MachineInstr &MI, unsigned DefIdx,
 201                                unsigned Reg) const;
 202
 203     bool IsCheapInstruction(MachineInstr &MI) const;
 204
 205     /// CanCauseHighRegPressure - Visit BBs from header to current BB,
 206     /// check if hoisting an instruction of the given cost matrix can cause high
 207     /// register pressure.
 208     bool CanCauseHighRegPressure(DenseMap<unsigned, int> &Cost, bool Cheap);
 209
 210     /// UpdateBackTraceRegPressure - Traverse the back trace from header to
 211     /// the current block and update their register pressures to reflect the
 212     /// effect of hoisting MI from the current block to the preheader.
 213     void UpdateBackTraceRegPressure(const MachineInstr *MI);
 214
 215     /// IsProfitableToHoist - Return true if it is potentially profitable to
 216     /// hoist the given loop invariant.
 217     bool IsProfitableToHoist(MachineInstr &MI);
 218
 219     /// IsGuaranteedToExecute - Check if this mbb is guaranteed to execute.
 220     /// If not then a load from this mbb may not be safe to hoist.
 221     bool IsGuaranteedToExecute(MachineBasicBlock *BB);
 222
 223     void EnterScope(MachineBasicBlock *MBB);
 224
 225     void ExitScope(MachineBasicBlock *MBB);
 226
 227     /// ExitScopeIfDone - Destroy scope for the MBB that corresponds to given
 228     /// dominator tree node if its a leaf or all of its children are done. Walk
 229     /// up the dominator tree to destroy ancestors which are now done.
 230     void ExitScopeIfDone(MachineDomTreeNode *Node,
 231                 DenseMap<MachineDomTreeNode*, unsigned> &OpenChildren,
 232                 DenseMap<MachineDomTreeNode*, MachineDomTreeNode*> &ParentMap);
 233
 234     /// HoistOutOfLoop - Walk the specified loop in the CFG (defined by all
 235     /// blocks dominated by the specified header block, and that are in the
 236     /// current loop) in depth first order w.r.t the DominatorTree. This allows
 237     /// us to visit definitions before uses, allowing us to hoist a loop body in
 238     /// one pass without iteration.
 239     ///
 240     void HoistOutOfLoop(MachineDomTreeNode *LoopHeaderNode);
 241     void HoistRegion(MachineDomTreeNode *N, bool IsHeader);
 242
 243     /// getRegisterClassIDAndCost - For a given MI, register, and the operand
 244     /// index, return the ID and cost of its representative register class by
 245     /// reference.
 246     void getRegisterClassIDAndCost(const MachineInstr *MI,
 247                                    unsigned Reg, unsigned OpIdx,
 248                                    unsigned &RCId, unsigned &RCCost) const;
 249
 250     /// InitRegPressure - Find all virtual register references that are liveout
 251     /// of the preheader to initialize the starting "register pressure". Note
 252     /// this does not count live through (livein but not used) registers.
 253     void InitRegPressure(MachineBasicBlock *BB);
 254
 255     /// UpdateRegPressure - Update estimate of register pressure after the
 256     /// specified instruction.
 257     void UpdateRegPressure(const MachineInstr *MI);
 258
 259     /// ExtractHoistableLoad - Unfold a load from the given machineinstr if
 260     /// the load itself could be hoisted. Return the unfolded and hoistable
 261     /// load, or null if the load couldn't be unfolded or if it wouldn't
 262     /// be hoistable.
 263     MachineInstr *ExtractHoistableLoad(MachineInstr *MI);
 264
 265     /// LookForDuplicate - Find an instruction amount PrevMIs that is a
 266     /// duplicate of MI. Return this instruction if it's found.
 267     const MachineInstr *LookForDuplicate(const MachineInstr *MI,
 268                                      std::vector<const MachineInstr*> &PrevMIs);
 269
 270     /// EliminateCSE - Given a LICM'ed instruction, look for an instruction on
 271     /// the preheader that compute the same value. If it's found, do a RAU on
 272     /// with the definition of the existing instruction rather than hoisting
 273     /// the instruction to the preheader.
 274     bool EliminateCSE(MachineInstr *MI,
 275            DenseMap<unsigned, std::vector<const MachineInstr*> >::iterator &CI);
 276
 277     /// MayCSE - Return true if the given instruction will be CSE'd if it's
 278     /// hoisted out of the loop.
 279     bool MayCSE(MachineInstr *MI);
 280
 281     /// Hoist - When an instruction is found to only use loop invariant operands
 282     /// that is safe to hoist, this instruction is called to do the dirty work.
 283     /// It returns true if the instruction is hoisted.
 284     bool Hoist(MachineInstr *MI, MachineBasicBlock *Preheader);
 285
 286     /// InitCSEMap - Initialize the CSE map with instructions that are in the
 287     /// current loop preheader that may become duplicates of instructions that
 288     /// are hoisted out of the loop.
 289     void InitCSEMap(MachineBasicBlock *BB);
 290
 291     /// getCurPreheader - Get the preheader for the current loop, splitting
 292     /// a critical edge if needed.
 293     MachineBasicBlock *getCurPreheader();
 294   };
 295 } // end anonymous namespace
 296
 297 char MachineLICM::ID = 0;
 298 char &llvm::MachineLICMID = MachineLICM::ID;
 299 INITIALIZE_PASS_BEGIN(MachineLICM, "machinelicm",
 300                 "Machine Loop Invariant Code Motion", false, false)
 301 INITIALIZE_PASS_DEPENDENCY(MachineLoopInfo)
 302 INITIALIZE_PASS_DEPENDENCY(MachineDominatorTree)
 303 INITIALIZE_AG_DEPENDENCY(AliasAnalysis)
 304 INITIALIZE_PASS_END(MachineLICM, "machinelicm",
 305                 "Machine Loop Invariant Code Motion", false, false)
 306
 307 /// LoopIsOuterMostWithPredecessor - Test if the given loop is the outer-most
 308 /// loop that has a unique predecessor.
 309 static bool LoopIsOuterMostWithPredecessor(MachineLoop *CurLoop) {
 310   // Check whether this loop even has a unique predecessor.
 311   if (!CurLoop->getLoopPredecessor())
 312     return false;
 313   // Ok, now check to see if any of its outer loops do.
 314   for (MachineLoop *L = CurLoop->getParentLoop(); L; L = L->getParentLoop())
 315     if (L->getLoopPredecessor())
 316       return false;
 317   // None of them did, so this is the outermost with a unique predecessor.
 318   return true;
 319 }
 320
 321 bool MachineLICM::runOnMachineFunction(MachineFunction &MF) {
 322   Changed = FirstInLoop = false;
 323   TM = &MF.getTarget();
 324   TII = TM->getInstrInfo();
 325   TLI = TM->getTargetLowering();
 326   TRI = TM->getRegisterInfo();
 327   MFI = MF.getFrameInfo();
 328   MRI = &MF.getRegInfo();
 329   InstrItins = TM->getInstrItineraryData();
 330
 331   PreRegAlloc = MRI->isSSA();
 332
 333   if (PreRegAlloc)
 334     DEBUG(dbgs() << "******** Pre-regalloc Machine LICM: ");
 335   else
 336     DEBUG(dbgs() << "******** Post-regalloc Machine LICM: ");
 337   DEBUG(dbgs() << MF.getName() << " ********\n");
 338
 339   if (PreRegAlloc) {
 340     // Estimate register pressure during pre-regalloc pass.
 341     unsigned NumRC = TRI->getNumRegClasses();
 342     RegPressure.resize(NumRC);
 343     std::fill(RegPressure.begin(), RegPressure.end(), 0);
 344     RegLimit.resize(NumRC);
 345     for (TargetRegisterInfo::regclass_iterator I = TRI->regclass_begin(),
 346            E = TRI->regclass_end(); I != E; ++I)
 347       RegLimit[(*I)->getID()] = TRI->getRegPressureLimit(*I, MF);
 348   }
 349
 350   // Get our Loop information...
 351   MLI = &getAnalysis<MachineLoopInfo>();
 352   DT  = &getAnalysis<MachineDominatorTree>();
 353   AA  = &getAnalysis<AliasAnalysis>();
 354
 355   SmallVector<MachineLoop *, 8> Worklist(MLI->begin(), MLI->end());
 356   while (!Worklist.empty()) {
 357     CurLoop = Worklist.pop_back_val();
 358     CurPreheader = 0;
 359     ExitBlocks.clear();
 360
 361     // If this is done before regalloc, only visit outer-most preheader-sporting
 362     // loops.
 363     if (PreRegAlloc && !LoopIsOuterMostWithPredecessor(CurLoop)) {
 364       Worklist.append(CurLoop->begin(), CurLoop->end());
 365       continue;
 366     }
 367
 368     CurLoop->getExitBlocks(ExitBlocks);
 369
 370     if (!PreRegAlloc)
 371       HoistRegionPostRA();
 372     else {
 373       // CSEMap is initialized for loop header when the first instruction is
 374       // being hoisted.
 375       MachineDomTreeNode *N = DT->getNode(CurLoop->getHeader());
 376       FirstInLoop = true;
 377       HoistOutOfLoop(N);
 378       CSEMap.clear();
 379     }
 380   }
 381
 382   return Changed;
 383 }
 384
 385 /// InstructionStoresToFI - Return true if instruction stores to the
 386 /// specified frame.
 387 static bool InstructionStoresToFI(const MachineInstr *MI, int FI) {
 388   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 389          oe = MI->memoperands_end(); o != oe; ++o) {
 390     if (!(*o)->isStore() || !(*o)->getValue())
 391       continue;
 392     if (const FixedStackPseudoSourceValue *Value =
 393         dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 394       if (Value->getFrameIndex() == FI)
 395         return true;
 396     }
 397   }
 398   return false;
 399 }
 400
 401 /// ProcessMI - Examine the instruction for potentai LICM candidate. Also
 402 /// gather register def and frame object update information.
 403 void MachineLICM::ProcessMI(MachineInstr *MI,
 404                             BitVector &PhysRegDefs,
 405                             BitVector &PhysRegClobbers,
 406                             SmallSet<int, 32> &StoredFIs,
 407                             SmallVectorImpl<CandidateInfo> &Candidates) {
 408   bool RuledOut = false;
 409   bool HasNonInvariantUse = false;
 410   unsigned Def = 0;
 411   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 412     const MachineOperand &MO = MI->getOperand(i);
 413     if (MO.isFI()) {
 414       // Remember if the instruction stores to the frame index.
 415       int FI = MO.getIndex();
 416       if (!StoredFIs.count(FI) &&
 417           MFI->isSpillSlotObjectIndex(FI) &&
 418           InstructionStoresToFI(MI, FI))
 419         StoredFIs.insert(FI);
 420       HasNonInvariantUse = true;
 421       continue;
 422     }
 423
 424     // We can't hoist an instruction defining a physreg that is clobbered in
 425     // the loop.
 426     if (MO.isRegMask()) {
 427       PhysRegClobbers.setBitsNotInMask(MO.getRegMask());
 428       continue;
 429     }
 430
 431     if (!MO.isReg())
 432       continue;
 433     unsigned Reg = MO.getReg();
 434     if (!Reg)
 435       continue;
 436     assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
 437            "Not expecting virtual register!");
 438
 439     if (!MO.isDef()) {
 440       if (Reg && (PhysRegDefs.test(Reg) || PhysRegClobbers.test(Reg)))
 441         // If it's using a non-loop-invariant register, then it's obviously not
 442         // safe to hoist.
 443         HasNonInvariantUse = true;
 444       continue;
 445     }
 446
 447     if (MO.isImplicit()) {
 448       for (MCRegAliasIterator AI(Reg, TRI, true); AI.isValid(); ++AI)
 449         PhysRegClobbers.set(*AI);
 450       if (!MO.isDead())
 451         // Non-dead implicit def? This cannot be hoisted.
 452         RuledOut = true;
 453       // No need to check if a dead implicit def is also defined by
 454       // another instruction.
 455       continue;
 456     }
 457
 458     // FIXME: For now, avoid instructions with multiple defs, unless
 459     // it's a dead implicit def.
 460     if (Def)
 461       RuledOut = true;
 462     else
 463       Def = Reg;
 464
 465     // If we have already seen another instruction that defines the same
 466     // register, then this is not safe.  Two defs is indicated by setting a
 467     // PhysRegClobbers bit.
 468     for (MCRegAliasIterator AS(Reg, TRI, true); AS.isValid(); ++AS) {
 469       if (PhysRegDefs.test(*AS))
 470         PhysRegClobbers.set(*AS);
 471       PhysRegDefs.set(*AS);
 472     }
 473     if (PhysRegClobbers.test(Reg))
 474       // MI defined register is seen defined by another instruction in
 475       // the loop, it cannot be a LICM candidate.
 476       RuledOut = true;
 477   }
 478
 479   // Only consider reloads for now and remats which do not have register
 480   // operands. FIXME: Consider unfold load folding instructions.
 481   if (Def && !RuledOut) {
 482     int FI = INT_MIN;
 483     if ((!HasNonInvariantUse && IsLICMCandidate(*MI)) ||
 484         (TII->isLoadFromStackSlot(MI, FI) && MFI->isSpillSlotObjectIndex(FI)))
 485       Candidates.push_back(CandidateInfo(MI, Def, FI));
 486   }
 487 }
 488
 489 /// HoistRegionPostRA - Walk the specified region of the CFG and hoist loop
 490 /// invariants out to the preheader.
 491 void MachineLICM::HoistRegionPostRA() {
 492   MachineBasicBlock *Preheader = getCurPreheader();
 493   if (!Preheader)
 494     return;
 495
 496   unsigned NumRegs = TRI->getNumRegs();
 497   BitVector PhysRegDefs(NumRegs); // Regs defined once in the loop.
 498   BitVector PhysRegClobbers(NumRegs); // Regs defined more than once.
 499
 500   SmallVector<CandidateInfo, 32> Candidates;
 501   SmallSet<int, 32> StoredFIs;
 502
 503   // Walk the entire region, count number of defs for each register, and
 504   // collect potential LICM candidates.
 505   const std::vector<MachineBasicBlock *> &Blocks = CurLoop->getBlocks();
 506   for (unsigned i = 0, e = Blocks.size(); i != e; ++i) {
 507     MachineBasicBlock *BB = Blocks[i];
 508
 509     // If the header of the loop containing this basic block is a landing pad,
 510     // then don't try to hoist instructions out of this loop.
 511     const MachineLoop *ML = MLI->getLoopFor(BB);
 512     if (ML && ML->getHeader()->isLandingPad()) continue;
 513
 514     // Conservatively treat live-in's as an external def.
 515     // FIXME: That means a reload that're reused in successor block(s) will not
 516     // be LICM'ed.
 517     for (MachineBasicBlock::livein_iterator I = BB->livein_begin(),
 518            E = BB->livein_end(); I != E; ++I) {
 519       unsigned Reg = *I;
 520       for (MCRegAliasIterator AI(Reg, TRI, true); AI.isValid(); ++AI)
 521         PhysRegDefs.set(*AI);
 522     }
 523
 524     SpeculationState = SpeculateUnknown;
 525     for (MachineBasicBlock::iterator
 526            MII = BB->begin(), E = BB->end(); MII != E; ++MII) {
 527       MachineInstr *MI = &*MII;
 528       ProcessMI(MI, PhysRegDefs, PhysRegClobbers, StoredFIs, Candidates);
 529     }
 530   }
 531
 532   // Gather the registers read / clobbered by the terminator.
 533   BitVector TermRegs(NumRegs);
 534   MachineBasicBlock::iterator TI = Preheader->getFirstTerminator();
 535   if (TI != Preheader->end()) {
 536     for (unsigned i = 0, e = TI->getNumOperands(); i != e; ++i) {
 537       const MachineOperand &MO = TI->getOperand(i);
 538       if (!MO.isReg())
 539         continue;
 540       unsigned Reg = MO.getReg();
 541       if (!Reg)
 542         continue;
 543       for (MCRegAliasIterator AI(Reg, TRI, true); AI.isValid(); ++AI)
 544         TermRegs.set(*AI);
 545     }
 546   }
 547
 548   // Now evaluate whether the potential candidates qualify.
 549   // 1. Check if the candidate defined register is defined by another
 550   //    instruction in the loop.
 551   // 2. If the candidate is a load from stack slot (always true for now),
 552   //    check if the slot is stored anywhere in the loop.
 553   // 3. Make sure candidate def should not clobber
 554   //    registers read by the terminator. Similarly its def should not be
 555   //    clobbered by the terminator.
 556   for (unsigned i = 0, e = Candidates.size(); i != e; ++i) {
 557     if (Candidates[i].FI != INT_MIN &&
 558         StoredFIs.count(Candidates[i].FI))
 559       continue;
 560
 561     unsigned Def = Candidates[i].Def;
 562     if (!PhysRegClobbers.test(Def) && !TermRegs.test(Def)) {
 563       bool Safe = true;
 564       MachineInstr *MI = Candidates[i].MI;
 565       for (unsigned j = 0, ee = MI->getNumOperands(); j != ee; ++j) {
 566         const MachineOperand &MO = MI->getOperand(j);
 567         if (!MO.isReg() || MO.isDef() || !MO.getReg())
 568           continue;
 569         unsigned Reg = MO.getReg();
 570         if (PhysRegDefs.test(Reg) ||
 571             PhysRegClobbers.test(Reg)) {
 572           // If it's using a non-loop-invariant register, then it's obviously
 573           // not safe to hoist.
 574           Safe = false;
 575           break;
 576         }
 577       }
 578       if (Safe)
 579         HoistPostRA(MI, Candidates[i].Def);
 580     }
 581   }
 582 }
 583
 584 /// AddToLiveIns - Add register 'Reg' to the livein sets of BBs in the current
 585 /// loop, and make sure it is not killed by any instructions in the loop.
 586 void MachineLICM::AddToLiveIns(unsigned Reg) {
 587   const std::vector<MachineBasicBlock *> &Blocks = CurLoop->getBlocks();
 588   for (unsigned i = 0, e = Blocks.size(); i != e; ++i) {
 589     MachineBasicBlock *BB = Blocks[i];
 590     if (!BB->isLiveIn(Reg))
 591       BB->addLiveIn(Reg);
 592     for (MachineBasicBlock::iterator
 593            MII = BB->begin(), E = BB->end(); MII != E; ++MII) {
 594       MachineInstr *MI = &*MII;
 595       for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 596         MachineOperand &MO = MI->getOperand(i);
 597         if (!MO.isReg() || !MO.getReg() || MO.isDef()) continue;
 598         if (MO.getReg() == Reg || TRI->isSuperRegister(Reg, MO.getReg()))
 599           MO.setIsKill(false);
 600       }
 601     }
 602   }
 603 }
 604
 605 /// HoistPostRA - When an instruction is found to only use loop invariant
 606 /// operands that is safe to hoist, this instruction is called to do the
 607 /// dirty work.
 608 void MachineLICM::HoistPostRA(MachineInstr *MI, unsigned Def) {
 609   MachineBasicBlock *Preheader = getCurPreheader();
 610
 611   // Now move the instructions to the predecessor, inserting it before any
 612   // terminator instructions.
 613   DEBUG(dbgs() << "Hoisting to BB#" << Preheader->getNumber() << " from BB#"
 614                << MI->getParent()->getNumber() << ": " << *MI);
 615
 616   // Splice the instruction to the preheader.
 617   MachineBasicBlock *MBB = MI->getParent();
 618   Preheader->splice(Preheader->getFirstTerminator(), MBB, MI);
 619
 620   // Add register to livein list to all the BBs in the current loop since a
 621   // loop invariant must be kept live throughout the whole loop. This is
 622   // important to ensure later passes do not scavenge the def register.
 623   AddToLiveIns(Def);
 624
 625   ++NumPostRAHoisted;
 626   Changed = true;
 627 }
 628
 629 // IsGuaranteedToExecute - Check if this mbb is guaranteed to execute.
 630 // If not then a load from this mbb may not be safe to hoist.
 631 bool MachineLICM::IsGuaranteedToExecute(MachineBasicBlock *BB) {
 632   if (SpeculationState != SpeculateUnknown)
 633     return SpeculationState == SpeculateFalse;
 634
 635   if (BB != CurLoop->getHeader()) {
 636     // Check loop exiting blocks.
 637     SmallVector<MachineBasicBlock*, 8> CurrentLoopExitingBlocks;
 638     CurLoop->getExitingBlocks(CurrentLoopExitingBlocks);
 639     for (unsigned i = 0, e = CurrentLoopExitingBlocks.size(); i != e; ++i)
 640       if (!DT->dominates(BB, CurrentLoopExitingBlocks[i])) {
 641         SpeculationState = SpeculateTrue;
 642         return false;
 643       }
 644   }
 645
 646   SpeculationState = SpeculateFalse;
 647   return true;
 648 }
 649
 650 void MachineLICM::EnterScope(MachineBasicBlock *MBB) {
 651   DEBUG(dbgs() << "Entering: " << MBB->getName() << '\n');
 652
 653   // Remember livein register pressure.
 654   BackTrace.push_back(RegPressure);
 655 }
 656
 657 void MachineLICM::ExitScope(MachineBasicBlock *MBB) {
 658   DEBUG(dbgs() << "Exiting: " << MBB->getName() << '\n');
 659   BackTrace.pop_back();
 660 }
 661
 662 /// ExitScopeIfDone - Destroy scope for the MBB that corresponds to the given
 663 /// dominator tree node if its a leaf or all of its children are done. Walk
 664 /// up the dominator tree to destroy ancestors which are now done.
 665 void MachineLICM::ExitScopeIfDone(MachineDomTreeNode *Node,
 666                 DenseMap<MachineDomTreeNode*, unsigned> &OpenChildren,
 667                 DenseMap<MachineDomTreeNode*, MachineDomTreeNode*> &ParentMap) {
 668   if (OpenChildren[Node])
 669     return;
 670
 671   // Pop scope.
 672   ExitScope(Node->getBlock());
 673
 674   // Now traverse upwards to pop ancestors whose offsprings are all done.
 675   while (MachineDomTreeNode *Parent = ParentMap[Node]) {
 676     unsigned Left = --OpenChildren[Parent];
 677     if (Left != 0)
 678       break;
 679     ExitScope(Parent->getBlock());
 680     Node = Parent;
 681   }
 682 }
 683
 684 /// HoistOutOfLoop - Walk the specified loop in the CFG (defined by all
 685 /// blocks dominated by the specified header block, and that are in the
 686 /// current loop) in depth first order w.r.t the DominatorTree. This allows
 687 /// us to visit definitions before uses, allowing us to hoist a loop body in
 688 /// one pass without iteration.
 689 ///
 690 void MachineLICM::HoistOutOfLoop(MachineDomTreeNode *HeaderN) {
 691   SmallVector<MachineDomTreeNode*, 32> Scopes;
 692   SmallVector<MachineDomTreeNode*, 8> WorkList;
 693   DenseMap<MachineDomTreeNode*, MachineDomTreeNode*> ParentMap;
 694   DenseMap<MachineDomTreeNode*, unsigned> OpenChildren;
 695
 696   // Perform a DFS walk to determine the order of visit.
 697   WorkList.push_back(HeaderN);
 698   do {
 699     MachineDomTreeNode *Node = WorkList.pop_back_val();
 700     assert(Node != 0 && "Null dominator tree node?");
 701     MachineBasicBlock *BB = Node->getBlock();
 702
 703     // If the header of the loop containing this basic block is a landing pad,
 704     // then don't try to hoist instructions out of this loop.
 705     const MachineLoop *ML = MLI->getLoopFor(BB);
 706     if (ML && ML->getHeader()->isLandingPad())
 707       continue;
 708
 709     // If this subregion is not in the top level loop at all, exit.
 710     if (!CurLoop->contains(BB))
 711       continue;
 712
 713     Scopes.push_back(Node);
 714     const std::vector<MachineDomTreeNode*> &Children = Node->getChildren();
 715     unsigned NumChildren = Children.size();
 716
 717     // Don't hoist things out of a large switch statement.  This often causes
 718     // code to be hoisted that wasn't going to be executed, and increases
 719     // register pressure in a situation where it's likely to matter.
 720     if (BB->succ_size() >= 25)
 721       NumChildren = 0;
 722
 723     OpenChildren[Node] = NumChildren;
 724     // Add children in reverse order as then the next popped worklist node is
 725     // the first child of this node.  This means we ultimately traverse the
 726     // DOM tree in exactly the same order as if we'd recursed.
 727     for (int i = (int)NumChildren-1; i >= 0; --i) {
 728       MachineDomTreeNode *Child = Children[i];
 729       ParentMap[Child] = Node;
 730       WorkList.push_back(Child);
 731     }
 732   } while (!WorkList.empty());
 733
 734   if (Scopes.size() != 0) {
 735     MachineBasicBlock *Preheader = getCurPreheader();
 736     if (!Preheader)
 737       return;
 738
 739     // Compute registers which are livein into the loop headers.
 740     RegSeen.clear();
 741     BackTrace.clear();
 742     InitRegPressure(Preheader);
 743   }
 744
 745   // Now perform LICM.
 746   for (unsigned i = 0, e = Scopes.size(); i != e; ++i) {
 747     MachineDomTreeNode *Node = Scopes[i];
 748     MachineBasicBlock *MBB = Node->getBlock();
 749
 750     MachineBasicBlock *Preheader = getCurPreheader();
 751     if (!Preheader)
 752       continue;
 753
 754     EnterScope(MBB);
 755
 756     // Process the block
 757     SpeculationState = SpeculateUnknown;
 758     for (MachineBasicBlock::iterator
 759          MII = MBB->begin(), E = MBB->end(); MII != E; ) {
 760       MachineBasicBlock::iterator NextMII = MII; ++NextMII;
 761       MachineInstr *MI = &*MII;
 762       if (!Hoist(MI, Preheader))
 763         UpdateRegPressure(MI);
 764       MII = NextMII;
 765     }
 766
 767     // If it's a leaf node, it's done. Traverse upwards to pop ancestors.
 768     ExitScopeIfDone(Node, OpenChildren, ParentMap);
 769   }
 770 }
 771
 772 static bool isOperandKill(const MachineOperand &MO, MachineRegisterInfo *MRI) {
 773   return MO.isKill() || MRI->hasOneNonDBGUse(MO.getReg());
 774 }
 775
 776 /// getRegisterClassIDAndCost - For a given MI, register, and the operand
 777 /// index, return the ID and cost of its representative register class.
 778 void
 779 MachineLICM::getRegisterClassIDAndCost(const MachineInstr *MI,
 780                                        unsigned Reg, unsigned OpIdx,
 781                                        unsigned &RCId, unsigned &RCCost) const {
 782   const TargetRegisterClass *RC = MRI->getRegClass(Reg);
 783   MVT VT = *RC->vt_begin();
 784   if (VT == MVT::Untyped) {
 785     RCId = RC->getID();
 786     RCCost = 1;
 787   } else {
 788     RCId = TLI->getRepRegClassFor(VT)->getID();
 789     RCCost = TLI->getRepRegClassCostFor(VT);
 790   }
 791 }
 792
 793 /// InitRegPressure - Find all virtual register references that are liveout of
 794 /// the preheader to initialize the starting "register pressure". Note this
 795 /// does not count live through (livein but not used) registers.
 796 void MachineLICM::InitRegPressure(MachineBasicBlock *BB) {
 797   std::fill(RegPressure.begin(), RegPressure.end(), 0);
 798
 799   // If the preheader has only a single predecessor and it ends with a
 800   // fallthrough or an unconditional branch, then scan its predecessor for live
 801   // defs as well. This happens whenever the preheader is created by splitting
 802   // the critical edge from the loop predecessor to the loop header.
 803   if (BB->pred_size() == 1) {
 804     MachineBasicBlock *TBB = 0, *FBB = 0;
 805     SmallVector<MachineOperand, 4> Cond;
 806     if (!TII->AnalyzeBranch(*BB, TBB, FBB, Cond, false) && Cond.empty())
 807       InitRegPressure(*BB->pred_begin());
 808   }
 809
 810   for (MachineBasicBlock::iterator MII = BB->begin(), E = BB->end();
 811        MII != E; ++MII) {
 812     MachineInstr *MI = &*MII;
 813     for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
 814       const MachineOperand &MO = MI->getOperand(i);
 815       if (!MO.isReg() || MO.isImplicit())
 816         continue;
 817       unsigned Reg = MO.getReg();
 818       if (!TargetRegisterInfo::isVirtualRegister(Reg))
 819         continue;
 820
 821       bool isNew = RegSeen.insert(Reg);
 822       unsigned RCId, RCCost;
 823       getRegisterClassIDAndCost(MI, Reg, i, RCId, RCCost);
 824       if (MO.isDef())
 825         RegPressure[RCId] += RCCost;
 826       else {
 827         bool isKill = isOperandKill(MO, MRI);
 828         if (isNew && !isKill)
 829           // Haven't seen this, it must be a livein.
 830           RegPressure[RCId] += RCCost;
 831         else if (!isNew && isKill)
 832           RegPressure[RCId] -= RCCost;
 833       }
 834     }
 835   }
 836 }
 837
 838 /// UpdateRegPressure - Update estimate of register pressure after the
 839 /// specified instruction.
 840 void MachineLICM::UpdateRegPressure(const MachineInstr *MI) {
 841   if (MI->isImplicitDef())
 842     return;
 843
 844   SmallVector<unsigned, 4> Defs;
 845   for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
 846     const MachineOperand &MO = MI->getOperand(i);
 847     if (!MO.isReg() || MO.isImplicit())
 848       continue;
 849     unsigned Reg = MO.getReg();
 850     if (!TargetRegisterInfo::isVirtualRegister(Reg))
 851       continue;
 852
 853     bool isNew = RegSeen.insert(Reg);
 854     if (MO.isDef())
 855       Defs.push_back(Reg);
 856     else if (!isNew && isOperandKill(MO, MRI)) {
 857       unsigned RCId, RCCost;
 858       getRegisterClassIDAndCost(MI, Reg, i, RCId, RCCost);
 859       if (RCCost > RegPressure[RCId])
 860         RegPressure[RCId] = 0;
 861       else
 862         RegPressure[RCId] -= RCCost;
 863     }
 864   }
 865
 866   unsigned Idx = 0;
 867   while (!Defs.empty()) {
 868     unsigned Reg = Defs.pop_back_val();
 869     unsigned RCId, RCCost;
 870     getRegisterClassIDAndCost(MI, Reg, Idx, RCId, RCCost);
 871     RegPressure[RCId] += RCCost;
 872     ++Idx;
 873   }
 874 }
 875
 876 /// isLoadFromGOTOrConstantPool - Return true if this machine instruction
 877 /// loads from global offset table or constant pool.
 878 static bool isLoadFromGOTOrConstantPool(MachineInstr &MI) {
 879   assert (MI.mayLoad() && "Expected MI that loads!");
 880   for (MachineInstr::mmo_iterator I = MI.memoperands_begin(),
 881          E = MI.memoperands_end(); I != E; ++I) {
 882     if (const Value *V = (*I)->getValue()) {
 883       if (const PseudoSourceValue *PSV = dyn_cast<PseudoSourceValue>(V))
 884         if (PSV == PSV->getGOT() || PSV == PSV->getConstantPool())
 885           return true;
 886     }
 887   }
 888   return false;
 889 }
 890
 891 /// IsLICMCandidate - Returns true if the instruction may be a suitable
 892 /// candidate for LICM. e.g. If the instruction is a call, then it's obviously
 893 /// not safe to hoist it.
 894 bool MachineLICM::IsLICMCandidate(MachineInstr &I) {
 895   // Check if it's safe to move the instruction.
 896   bool DontMoveAcrossStore = true;
 897   if (!I.isSafeToMove(TII, AA, DontMoveAcrossStore))
 898     return false;
 899
 900   // If it is load then check if it is guaranteed to execute by making sure that
 901   // it dominates all exiting blocks. If it doesn't, then there is a path out of
 902   // the loop which does not execute this load, so we can't hoist it. Loads
 903   // from constant memory are not safe to speculate all the time, for example
 904   // indexed load from a jump table.
 905   // Stores and side effects are already checked by isSafeToMove.
 906   if (I.mayLoad() && !isLoadFromGOTOrConstantPool(I) &&
 907       !IsGuaranteedToExecute(I.getParent()))
 908     return false;
 909
 910   return true;
 911 }
 912
 913 /// IsLoopInvariantInst - Returns true if the instruction is loop
 914 /// invariant. I.e., all virtual register operands are defined outside of the
 915 /// loop, physical registers aren't accessed explicitly, and there are no side
 916 /// effects that aren't captured by the operands or other flags.
 917 ///
 918 bool MachineLICM::IsLoopInvariantInst(MachineInstr &I) {
 919   if (!IsLICMCandidate(I))
 920     return false;
 921
 922   // The instruction is loop invariant if all of its operands are.
 923   for (unsigned i = 0, e = I.getNumOperands(); i != e; ++i) {
 924     const MachineOperand &MO = I.getOperand(i);
 925
 926     if (!MO.isReg())
 927       continue;
 928
 929     unsigned Reg = MO.getReg();
 930     if (Reg == 0) continue;
 931
 932     // Don't hoist an instruction that uses or defines a physical register.
 933     if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 934       if (MO.isUse()) {
 935         // If the physreg has no defs anywhere, it's just an ambient register
 936         // and we can freely move its uses. Alternatively, if it's allocatable,
 937         // it could get allocated to something with a def during allocation.
 938         if (!MRI->isConstantPhysReg(Reg, *I.getParent()->getParent()))
 939           return false;
 940         // Otherwise it's safe to move.
 941         continue;
 942       } else if (!MO.isDead()) {
 943         // A def that isn't dead. We can't move it.
 944         return false;
 945       } else if (CurLoop->getHeader()->isLiveIn(Reg)) {
 946         // If the reg is live into the loop, we can't hoist an instruction
 947         // which would clobber it.
 948         return false;
 949       }
 950     }
 951
 952     if (!MO.isUse())
 953       continue;
 954
 955     assert(MRI->getVRegDef(Reg) &&
 956            "Machine instr not mapped for this vreg?!");
 957
 958     // If the loop contains the definition of an operand, then the instruction
 959     // isn't loop invariant.
 960     if (CurLoop->contains(MRI->getVRegDef(Reg)))
 961       return false;
 962   }
 963
 964   // If we got this far, the instruction is loop invariant!
 965   return true;
 966 }
 967
 968
 969 /// HasLoopPHIUse - Return true if the specified instruction is used by a
 970 /// phi node and hoisting it could cause a copy to be inserted.
 971 bool MachineLICM::HasLoopPHIUse(const MachineInstr *MI) const {
 972   SmallVector<const MachineInstr*, 8> Work(1, MI);
 973   do {
 974     MI = Work.pop_back_val();
 975     for (ConstMIOperands MO(MI); MO.isValid(); ++MO) {
 976       if (!MO->isReg() || !MO->isDef())
 977         continue;
 978       unsigned Reg = MO->getReg();
 979       if (!TargetRegisterInfo::isVirtualRegister(Reg))
 980         continue;
 981       for (MachineInstr &UseMI : MRI->use_instructions(Reg)) {
 982         // A PHI may cause a copy to be inserted.
 983         if (UseMI.isPHI()) {
 984           // A PHI inside the loop causes a copy because the live range of Reg is
 985           // extended across the PHI.
 986           if (CurLoop->contains(&UseMI))
 987             return true;
 988           // A PHI in an exit block can cause a copy to be inserted if the PHI
 989           // has multiple predecessors in the loop with different values.
 990           // For now, approximate by rejecting all exit blocks.
 991           if (isExitBlock(UseMI.getParent()))
 992             return true;
 993           continue;
 994         }
 995         // Look past copies as well.
 996         if (UseMI.isCopy() && CurLoop->contains(&UseMI))
 997           Work.push_back(&UseMI);
 998       }
 999     }
1000   } while (!Work.empty());
1001   return false;
1002 }
1003
1004 /// HasHighOperandLatency - Compute operand latency between a def of 'Reg'
1005 /// and an use in the current loop, return true if the target considered
1006 /// it 'high'.
1007 bool MachineLICM::HasHighOperandLatency(MachineInstr &MI,
1008                                         unsigned DefIdx, unsigned Reg) const {
1009   if (!InstrItins || InstrItins->isEmpty() || MRI->use_nodbg_empty(Reg))
1010     return false;
1011
1012   for (MachineInstr &UseMI : MRI->use_nodbg_instructions(Reg)) {
1013     if (UseMI.isCopyLike())
1014       continue;
1015     if (!CurLoop->contains(UseMI.getParent()))
1016       continue;
1017     for (unsigned i = 0, e = UseMI.getNumOperands(); i != e; ++i) {
1018       const MachineOperand &MO = UseMI.getOperand(i);
1019       if (!MO.isReg() || !MO.isUse())
1020         continue;
1021       unsigned MOReg = MO.getReg();
1022       if (MOReg != Reg)
1023         continue;
1024
1025       if (TII->hasHighOperandLatency(InstrItins, MRI, &MI, DefIdx, &UseMI, i))
1026         return true;
1027     }
1028
1029     // Only look at the first in loop use.
1030     break;
1031   }
1032
1033   return false;
1034 }
1035
1036 /// IsCheapInstruction - Return true if the instruction is marked "cheap" or
1037 /// the operand latency between its def and a use is one or less.
1038 bool MachineLICM::IsCheapInstruction(MachineInstr &MI) const {
1039   if (MI.isAsCheapAsAMove() || MI.isCopyLike())
1040     return true;
1041   if (!InstrItins || InstrItins->isEmpty())
1042     return false;
1043
1044   bool isCheap = false;
1045   unsigned NumDefs = MI.getDesc().getNumDefs();
1046   for (unsigned i = 0, e = MI.getNumOperands(); NumDefs && i != e; ++i) {
1047     MachineOperand &DefMO = MI.getOperand(i);
1048     if (!DefMO.isReg() || !DefMO.isDef())
1049       continue;
1050     --NumDefs;
1051     unsigned Reg = DefMO.getReg();
1052     if (TargetRegisterInfo::isPhysicalRegister(Reg))
1053       continue;
1054
1055     if (!TII->hasLowDefLatency(InstrItins, &MI, i))
1056       return false;
1057     isCheap = true;
1058   }
1059
1060   return isCheap;
1061 }
1062
1063 /// CanCauseHighRegPressure - Visit BBs from header to current BB, check
1064 /// if hoisting an instruction of the given cost matrix can cause high
1065 /// register pressure.
1066 bool MachineLICM::CanCauseHighRegPressure(DenseMap<unsigned, int> &Cost,
1067                                           bool CheapInstr) {
1068   for (DenseMap<unsigned, int>::iterator CI = Cost.begin(), CE = Cost.end();
1069        CI != CE; ++CI) {
1070     if (CI->second <= 0)
1071       continue;
1072
1073     unsigned RCId = CI->first;
1074     unsigned Limit = RegLimit[RCId];
1075     int Cost = CI->second;
1076
1077     // Don't hoist cheap instructions if they would increase register pressure,
1078     // even if we're under the limit.
1079     if (CheapInstr)
1080       return true;
1081
1082     for (unsigned i = BackTrace.size(); i != 0; --i) {
1083       SmallVectorImpl<unsigned> &RP = BackTrace[i-1];
1084       if (RP[RCId] + Cost >= Limit)
1085         return true;
1086     }
1087   }
1088
1089   return false;
1090 }
1091
1092 /// UpdateBackTraceRegPressure - Traverse the back trace from header to the
1093 /// current block and update their register pressures to reflect the effect
1094 /// of hoisting MI from the current block to the preheader.
1095 void MachineLICM::UpdateBackTraceRegPressure(const MachineInstr *MI) {
1096   if (MI->isImplicitDef())
1097     return;
1098
1099   // First compute the 'cost' of the instruction, i.e. its contribution
1100   // to register pressure.
1101   DenseMap<unsigned, int> Cost;
1102   for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
1103     const MachineOperand &MO = MI->getOperand(i);
1104     if (!MO.isReg() || MO.isImplicit())
1105       continue;
1106     unsigned Reg = MO.getReg();
1107     if (!TargetRegisterInfo::isVirtualRegister(Reg))
1108       continue;
1109
1110     unsigned RCId, RCCost;
1111     getRegisterClassIDAndCost(MI, Reg, i, RCId, RCCost);
1112     if (MO.isDef()) {
1113       DenseMap<unsigned, int>::iterator CI = Cost.find(RCId);
1114       if (CI != Cost.end())
1115         CI->second += RCCost;
1116       else
1117         Cost.insert(std::make_pair(RCId, RCCost));
1118     } else if (isOperandKill(MO, MRI)) {
1119       DenseMap<unsigned, int>::iterator CI = Cost.find(RCId);
1120       if (CI != Cost.end())
1121         CI->second -= RCCost;
1122       else
1123         Cost.insert(std::make_pair(RCId, -RCCost));
1124     }
1125   }
1126
1127   // Update register pressure of blocks from loop header to current block.
1128   for (unsigned i = 0, e = BackTrace.size(); i != e; ++i) {
1129     SmallVectorImpl<unsigned> &RP = BackTrace[i];
1130     for (DenseMap<unsigned, int>::iterator CI = Cost.begin(), CE = Cost.end();
1131          CI != CE; ++CI) {
1132       unsigned RCId = CI->first;
1133       RP[RCId] += CI->second;
1134     }
1135   }
1136 }
1137
1138 /// IsProfitableToHoist - Return true if it is potentially profitable to hoist
1139 /// the given loop invariant.
1140 bool MachineLICM::IsProfitableToHoist(MachineInstr &MI) {
1141   if (MI.isImplicitDef())
1142     return true;
1143
1144   // Besides removing computation from the loop, hoisting an instruction has
1145   // these effects:
1146   //
1147   // - The value defined by the instruction becomes live across the entire
1148   //   loop. This increases register pressure in the loop.
1149   //
1150   // - If the value is used by a PHI in the loop, a copy will be required for
1151   //   lowering the PHI after extending the live range.
1152   //
1153   // - When hoisting the last use of a value in the loop, that value no longer
1154   //   needs to be live in the loop. This lowers register pressure in the loop.
1155
1156   bool CheapInstr = IsCheapInstruction(MI);
1157   bool CreatesCopy = HasLoopPHIUse(&MI);
1158
1159   // Don't hoist a cheap instruction if it would create a copy in the loop.
1160   if (CheapInstr && CreatesCopy) {
1161     DEBUG(dbgs() << "Won't hoist cheap instr with loop PHI use: " << MI);
1162     return false;
1163   }
1164
1165   // Rematerializable instructions should always be hoisted since the register
1166   // allocator can just pull them down again when needed.
1167   if (TII->isTriviallyReMaterializable(&MI, AA))
1168     return true;
1169
1170   // Estimate register pressure to determine whether to LICM the instruction.
1171   // In low register pressure situation, we can be more aggressive about
1172   // hoisting. Also, favors hoisting long latency instructions even in
1173   // moderately high pressure situation.
1174   // Cheap instructions will only be hoisted if they don't increase register
1175   // pressure at all.
1176   // FIXME: If there are long latency loop-invariant instructions inside the
1177   // loop at this point, why didn't the optimizer's LICM hoist them?
1178   DenseMap<unsigned, int> Cost;
1179   for (unsigned i = 0, e = MI.getDesc().getNumOperands(); i != e; ++i) {
1180     const MachineOperand &MO = MI.getOperand(i);
1181     if (!MO.isReg() || MO.isImplicit())
1182       continue;
1183     unsigned Reg = MO.getReg();
1184     if (!TargetRegisterInfo::isVirtualRegister(Reg))
1185       continue;
1186
1187     unsigned RCId, RCCost;
1188     getRegisterClassIDAndCost(&MI, Reg, i, RCId, RCCost);
1189     if (MO.isDef()) {
1190       if (HasHighOperandLatency(MI, i, Reg)) {
1191         DEBUG(dbgs() << "Hoist High Latency: " << MI);
1192         ++NumHighLatency;
1193         return true;
1194       }
1195       Cost[RCId] += RCCost;
1196     } else if (isOperandKill(MO, MRI)) {
1197       // Is a virtual register use is a kill, hoisting it out of the loop
1198       // may actually reduce register pressure or be register pressure
1199       // neutral.
1200       Cost[RCId] -= RCCost;
1201     }
1202   }
1203
1204   // Visit BBs from header to current BB, if hoisting this doesn't cause
1205   // high register pressure, then it's safe to proceed.
1206   if (!CanCauseHighRegPressure(Cost, CheapInstr)) {
1207     DEBUG(dbgs() << "Hoist non-reg-pressure: " << MI);
1208     ++NumLowRP;
1209     return true;
1210   }
1211
1212   // Don't risk increasing register pressure if it would create copies.
1213   if (CreatesCopy) {
1214     DEBUG(dbgs() << "Won't hoist instr with loop PHI use: " << MI);
1215     return false;
1216   }
1217
1218   // Do not "speculate" in high register pressure situation. If an
1219   // instruction is not guaranteed to be executed in the loop, it's best to be
1220   // conservative.
1221   if (AvoidSpeculation &&
1222       (!IsGuaranteedToExecute(MI.getParent()) && !MayCSE(&MI))) {
1223     DEBUG(dbgs() << "Won't speculate: " << MI);
1224     return false;
1225   }
1226
1227   // High register pressure situation, only hoist if the instruction is going
1228   // to be remat'ed.
1229   if (!TII->isTriviallyReMaterializable(&MI, AA) &&
1230       !MI.isInvariantLoad(AA)) {
1231     DEBUG(dbgs() << "Can't remat / high reg-pressure: " << MI);
1232     return false;
1233   }
1234
1235   return true;
1236 }
1237
1238 MachineInstr *MachineLICM::ExtractHoistableLoad(MachineInstr *MI) {
1239   // Don't unfold simple loads.
1240   if (MI->canFoldAsLoad())
1241     return 0;
1242
1243   // If not, we may be able to unfold a load and hoist that.
1244   // First test whether the instruction is loading from an amenable
1245   // memory location.
1246   if (!MI->isInvariantLoad(AA))
1247     return 0;
1248
1249   // Next determine the register class for a temporary register.
1250   unsigned LoadRegIndex;
1251   unsigned NewOpc =
1252     TII->getOpcodeAfterMemoryUnfold(MI->getOpcode(),
1253                                     /*UnfoldLoad=*/true,
1254                                     /*UnfoldStore=*/false,
1255                                     &LoadRegIndex);
1256   if (NewOpc == 0) return 0;
1257   const MCInstrDesc &MID = TII->get(NewOpc);
1258   if (MID.getNumDefs() != 1) return 0;
1259   MachineFunction &MF = *MI->getParent()->getParent();
1260   const TargetRegisterClass *RC = TII->getRegClass(MID, LoadRegIndex, TRI, MF);
1261   // Ok, we're unfolding. Create a temporary register and do the unfold.
1262   unsigned Reg = MRI->createVirtualRegister(RC);
1263
1264   SmallVector<MachineInstr *, 2> NewMIs;
1265   bool Success =
1266     TII->unfoldMemoryOperand(MF, MI, Reg,
1267                              /*UnfoldLoad=*/true, /*UnfoldStore=*/false,
1268                              NewMIs);
1269   (void)Success;
1270   assert(Success &&
1271          "unfoldMemoryOperand failed when getOpcodeAfterMemoryUnfold "
1272          "succeeded!");
1273   assert(NewMIs.size() == 2 &&
1274          "Unfolded a load into multiple instructions!");
1275   MachineBasicBlock *MBB = MI->getParent();
1276   MachineBasicBlock::iterator Pos = MI;
1277   MBB->insert(Pos, NewMIs[0]);
1278   MBB->insert(Pos, NewMIs[1]);
1279   // If unfolding produced a load that wasn't loop-invariant or profitable to
1280   // hoist, discard the new instructions and bail.
1281   if (!IsLoopInvariantInst(*NewMIs[0]) || !IsProfitableToHoist(*NewMIs[0])) {
1282     NewMIs[0]->eraseFromParent();
1283     NewMIs[1]->eraseFromParent();
1284     return 0;
1285   }
1286
1287   // Update register pressure for the unfolded instruction.
1288   UpdateRegPressure(NewMIs[1]);
1289
1290   // Otherwise we successfully unfolded a load that we can hoist.
1291   MI->eraseFromParent();
1292   return NewMIs[0];
1293 }
1294
1295 void MachineLICM::InitCSEMap(MachineBasicBlock *BB) {
1296   for (MachineBasicBlock::iterator I = BB->begin(),E = BB->end(); I != E; ++I) {
1297     const MachineInstr *MI = &*I;
1298     unsigned Opcode = MI->getOpcode();
1299     DenseMap<unsigned, std::vector<const MachineInstr*> >::iterator
1300       CI = CSEMap.find(Opcode);
1301     if (CI != CSEMap.end())
1302       CI->second.push_back(MI);
1303     else {
1304       std::vector<const MachineInstr*> CSEMIs;
1305       CSEMIs.push_back(MI);
1306       CSEMap.insert(std::make_pair(Opcode, CSEMIs));
1307     }
1308   }
1309 }
1310
1311 const MachineInstr*
1312 MachineLICM::LookForDuplicate(const MachineInstr *MI,
1313                               std::vector<const MachineInstr*> &PrevMIs) {
1314   for (unsigned i = 0, e = PrevMIs.size(); i != e; ++i) {
1315     const MachineInstr *PrevMI = PrevMIs[i];
1316     if (TII->produceSameValue(MI, PrevMI, (PreRegAlloc ? MRI : 0)))
1317       return PrevMI;
1318   }
1319   return 0;
1320 }
1321
1322 bool MachineLICM::EliminateCSE(MachineInstr *MI,
1323           DenseMap<unsigned, std::vector<const MachineInstr*> >::iterator &CI) {
1324   // Do not CSE implicit_def so ProcessImplicitDefs can properly propagate
1325   // the undef property onto uses.
1326   if (CI == CSEMap.end() || MI->isImplicitDef())
1327     return false;
1328
1329   if (const MachineInstr *Dup = LookForDuplicate(MI, CI->second)) {
1330     DEBUG(dbgs() << "CSEing " << *MI << " with " << *Dup);
1331
1332     // Replace virtual registers defined by MI by their counterparts defined
1333     // by Dup.
1334     SmallVector<unsigned, 2> Defs;
1335     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1336       const MachineOperand &MO = MI->getOperand(i);
1337
1338       // Physical registers may not differ here.
1339       assert((!MO.isReg() || MO.getReg() == 0 ||
1340               !TargetRegisterInfo::isPhysicalRegister(MO.getReg()) ||
1341               MO.getReg() == Dup->getOperand(i).getReg()) &&
1342              "Instructions with different phys regs are not identical!");
1343
1344       if (MO.isReg() && MO.isDef() &&
1345           !TargetRegisterInfo::isPhysicalRegister(MO.getReg()))
1346         Defs.push_back(i);
1347     }
1348
1349     SmallVector<const TargetRegisterClass*, 2> OrigRCs;
1350     for (unsigned i = 0, e = Defs.size(); i != e; ++i) {
1351       unsigned Idx = Defs[i];
1352       unsigned Reg = MI->getOperand(Idx).getReg();
1353       unsigned DupReg = Dup->getOperand(Idx).getReg();
1354       OrigRCs.push_back(MRI->getRegClass(DupReg));
1355
1356       if (!MRI->constrainRegClass(DupReg, MRI->getRegClass(Reg))) {
1357         // Restore old RCs if more than one defs.
1358         for (unsigned j = 0; j != i; ++j)
1359           MRI->setRegClass(Dup->getOperand(Defs[j]).getReg(), OrigRCs[j]);
1360         return false;
1361       }
1362     }
1363
1364     for (unsigned i = 0, e = Defs.size(); i != e; ++i) {
1365       unsigned Idx = Defs[i];
1366       unsigned Reg = MI->getOperand(Idx).getReg();
1367       unsigned DupReg = Dup->getOperand(Idx).getReg();
1368       MRI->replaceRegWith(Reg, DupReg);
1369       MRI->clearKillFlags(DupReg);
1370     }
1371
1372     MI->eraseFromParent();
1373     ++NumCSEed;
1374     return true;
1375   }
1376   return false;
1377 }
1378
1379 /// MayCSE - Return true if the given instruction will be CSE'd if it's
1380 /// hoisted out of the loop.
1381 bool MachineLICM::MayCSE(MachineInstr *MI) {
1382   unsigned Opcode = MI->getOpcode();
1383   DenseMap<unsigned, std::vector<const MachineInstr*> >::iterator
1384     CI = CSEMap.find(Opcode);
1385   // Do not CSE implicit_def so ProcessImplicitDefs can properly propagate
1386   // the undef property onto uses.
1387   if (CI == CSEMap.end() || MI->isImplicitDef())
1388     return false;
1389
1390   return LookForDuplicate(MI, CI->second) != 0;
1391 }
1392
1393 /// Hoist - When an instruction is found to use only loop invariant operands
1394 /// that are safe to hoist, this instruction is called to do the dirty work.
1395 ///
1396 bool MachineLICM::Hoist(MachineInstr *MI, MachineBasicBlock *Preheader) {
1397   // First check whether we should hoist this instruction.
1398   if (!IsLoopInvariantInst(*MI) || !IsProfitableToHoist(*MI)) {
1399     // If not, try unfolding a hoistable load.
1400     MI = ExtractHoistableLoad(MI);
1401     if (!MI) return false;
1402   }
1403
1404   // Now move the instructions to the predecessor, inserting it before any
1405   // terminator instructions.
1406   DEBUG({
1407       dbgs() << "Hoisting " << *MI;
1408       if (Preheader->getBasicBlock())
1409         dbgs() << " to MachineBasicBlock "
1410                << Preheader->getName();
1411       if (MI->getParent()->getBasicBlock())
1412         dbgs() << " from MachineBasicBlock "
1413                << MI->getParent()->getName();
1414       dbgs() << "\n";
1415     });
1416
1417   // If this is the first instruction being hoisted to the preheader,
1418   // initialize the CSE map with potential common expressions.
1419   if (FirstInLoop) {
1420     InitCSEMap(Preheader);
1421     FirstInLoop = false;
1422   }
1423
1424   // Look for opportunity to CSE the hoisted instruction.
1425   unsigned Opcode = MI->getOpcode();
1426   DenseMap<unsigned, std::vector<const MachineInstr*> >::iterator
1427     CI = CSEMap.find(Opcode);
1428   if (!EliminateCSE(MI, CI)) {
1429     // Otherwise, splice the instruction to the preheader.
1430     Preheader->splice(Preheader->getFirstTerminator(),MI->getParent(),MI);
1431
1432     // Update register pressure for BBs from header to this block.
1433     UpdateBackTraceRegPressure(MI);
1434
1435     // Clear the kill flags of any register this instruction defines,
1436     // since they may need to be live throughout the entire loop
1437     // rather than just live for part of it.
1438     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1439       MachineOperand &MO = MI->getOperand(i);
1440       if (MO.isReg() && MO.isDef() && !MO.isDead())
1441         MRI->clearKillFlags(MO.getReg());
1442     }
1443
1444     // Add to the CSE map.
1445     if (CI != CSEMap.end())
1446       CI->second.push_back(MI);
1447     else {
1448       std::vector<const MachineInstr*> CSEMIs;
1449       CSEMIs.push_back(MI);
1450       CSEMap.insert(std::make_pair(Opcode, CSEMIs));
1451     }
1452   }
1453
1454   ++NumHoisted;
1455   Changed = true;
1456
1457   return true;
1458 }
1459
1460 MachineBasicBlock *MachineLICM::getCurPreheader() {
1461   // Determine the block to which to hoist instructions. If we can't find a
1462   // suitable loop predecessor, we can't do any hoisting.
1463
1464   // If we've tried to get a preheader and failed, don't try again.
1465   if (CurPreheader == reinterpret_cast<MachineBasicBlock *>(-1))
1466     return 0;
1467
1468   if (!CurPreheader) {
1469     CurPreheader = CurLoop->getLoopPreheader();
1470     if (!CurPreheader) {
1471       MachineBasicBlock *Pred = CurLoop->getLoopPredecessor();
1472       if (!Pred) {
1473         CurPreheader = reinterpret_cast<MachineBasicBlock *>(-1);
1474         return 0;
1475       }
1476
1477       CurPreheader = Pred->SplitCriticalEdge(CurLoop->getHeader(), this);
1478       if (!CurPreheader) {
1479         CurPreheader = reinterpret_cast<MachineBasicBlock *>(-1);
1480         return 0;
1481       }
1482     }
1483   }
1484   return CurPreheader;
1485 }