lib/CodeGen/MachineLICM.cpp

   1 //===-- MachineLICM.cpp - Machine Loop Invariant Code Motion Pass ---------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass performs loop invariant code motion on machine instructions. We
  11 // attempt to remove as much code from the body of a loop as possible.
  12 //
  13 // This pass does not attempt to throttle itself to limit register pressure.
  14 // The register allocation phases are expected to perform rematerialization
  15 // to recover when register pressure is high.
  16 //
  17 // This pass is not intended to be a replacement or a complete alternative
  18 // for the LLVM-IR-level LICM pass. It is only designed to hoist simple
  19 // constructs that are not exposed before lowering and instruction selection.
  20 //
  21 //===----------------------------------------------------------------------===//
  22
  23 #define DEBUG_TYPE "machine-licm"
  24 #include "llvm/CodeGen/Passes.h"
  25 #include "llvm/CodeGen/MachineDominators.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineLoopInfo.h"
  28 #include "llvm/CodeGen/MachineMemOperand.h"
  29 #include "llvm/CodeGen/MachineRegisterInfo.h"
  30 #include "llvm/CodeGen/PseudoSourceValue.h"
  31 #include "llvm/MC/MCInstrItineraries.h"
  32 #include "llvm/Target/TargetLowering.h"
  33 #include "llvm/Target/TargetRegisterInfo.h"
  34 #include "llvm/Target/TargetInstrInfo.h"
  35 #include "llvm/Target/TargetMachine.h"
  36 #include "llvm/Analysis/AliasAnalysis.h"
  37 #include "llvm/ADT/DenseMap.h"
  38 #include "llvm/ADT/SmallSet.h"
  39 #include "llvm/ADT/Statistic.h"
  40 #include "llvm/Support/Debug.h"
  41 #include "llvm/Support/raw_ostream.h"
  42 using namespace llvm;
  43
  44 STATISTIC(NumHoisted,
  45           "Number of machine instructions hoisted out of loops");
  46 STATISTIC(NumLowRP,
  47           "Number of instructions hoisted in low reg pressure situation");
  48 STATISTIC(NumHighLatency,
  49           "Number of high latency instructions hoisted");
  50 STATISTIC(NumCSEed,
  51           "Number of hoisted machine instructions CSEed");
  52 STATISTIC(NumPostRAHoisted,
  53           "Number of machine instructions hoisted out of loops post regalloc");
  54
  55 namespace {
  56   class MachineLICM : public MachineFunctionPass {
  57     bool PreRegAlloc;
  58
  59     const TargetMachine   *TM;
  60     const TargetInstrInfo *TII;
  61     const TargetLowering *TLI;
  62     const TargetRegisterInfo *TRI;
  63     const MachineFrameInfo *MFI;
  64     MachineRegisterInfo *MRI;
  65     const InstrItineraryData *InstrItins;
  66
  67     // Various analyses that we use...
  68     AliasAnalysis        *AA;      // Alias analysis info.
  69     MachineLoopInfo      *MLI;     // Current MachineLoopInfo
  70     MachineDominatorTree *DT;      // Machine dominator tree for the cur loop
  71
  72     // State that is updated as we process loops
  73     bool         Changed;          // True if a loop is changed.
  74     bool         FirstInLoop;      // True if it's the first LICM in the loop.
  75     MachineLoop *CurLoop;          // The current loop we are working on.
  76     MachineBasicBlock *CurPreheader; // The preheader for CurLoop.
  77
  78     BitVector AllocatableSet;
  79
  80     // Track 'estimated' register pressure.
  81     SmallSet<unsigned, 32> RegSeen;
  82     SmallVector<unsigned, 8> RegPressure;
  83
  84     // Register pressure "limit" per register class. If the pressure
  85     // is higher than the limit, then it's considered high.
  86     SmallVector<unsigned, 8> RegLimit;
  87
  88     // Register pressure on path leading from loop preheader to current BB.
  89     SmallVector<SmallVector<unsigned, 8>, 16> BackTrace;
  90
  91     // For each opcode, keep a list of potential CSE instructions.
  92     DenseMap<unsigned, std::vector<const MachineInstr*> > CSEMap;
  93
  94     enum {
  95       SpeculateFalse   = 0,
  96       SpeculateTrue    = 1,
  97       SpeculateUnknown = 2
  98     };
  99
 100     // If a MBB does not dominate loop exiting blocks then it may not safe
 101     // to hoist loads from this block.
 102     // Tri-state: 0 - false, 1 - true, 2 - unknown
 103     unsigned SpeculationState;
 104
 105   public:
 106     static char ID; // Pass identification, replacement for typeid
 107     MachineLICM() :
 108       MachineFunctionPass(ID), PreRegAlloc(true) {
 109         initializeMachineLICMPass(*PassRegistry::getPassRegistry());
 110       }
 111
 112     explicit MachineLICM(bool PreRA) :
 113       MachineFunctionPass(ID), PreRegAlloc(PreRA) {
 114         initializeMachineLICMPass(*PassRegistry::getPassRegistry());
 115       }
 116
 117     virtual bool runOnMachineFunction(MachineFunction &MF);
 118
 119     const char *getPassName() const { return "Machine Instruction LICM"; }
 120
 121     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 122       AU.addRequired<MachineLoopInfo>();
 123       AU.addRequired<MachineDominatorTree>();
 124       AU.addRequired<AliasAnalysis>();
 125       AU.addPreserved<MachineLoopInfo>();
 126       AU.addPreserved<MachineDominatorTree>();
 127       MachineFunctionPass::getAnalysisUsage(AU);
 128     }
 129
 130     virtual void releaseMemory() {
 131       RegSeen.clear();
 132       RegPressure.clear();
 133       RegLimit.clear();
 134       BackTrace.clear();
 135       for (DenseMap<unsigned,std::vector<const MachineInstr*> >::iterator
 136              CI = CSEMap.begin(), CE = CSEMap.end(); CI != CE; ++CI)
 137         CI->second.clear();
 138       CSEMap.clear();
 139     }
 140
 141   private:
 142     /// CandidateInfo - Keep track of information about hoisting candidates.
 143     struct CandidateInfo {
 144       MachineInstr *MI;
 145       unsigned      Def;
 146       int           FI;
 147       CandidateInfo(MachineInstr *mi, unsigned def, int fi)
 148         : MI(mi), Def(def), FI(fi) {}
 149     };
 150
 151     /// HoistRegionPostRA - Walk the specified region of the CFG and hoist loop
 152     /// invariants out to the preheader.
 153     void HoistRegionPostRA();
 154
 155     /// HoistPostRA - When an instruction is found to only use loop invariant
 156     /// operands that is safe to hoist, this instruction is called to do the
 157     /// dirty work.
 158     void HoistPostRA(MachineInstr *MI, unsigned Def);
 159
 160     /// ProcessMI - Examine the instruction for potentai LICM candidate. Also
 161     /// gather register def and frame object update information.
 162     void ProcessMI(MachineInstr *MI, unsigned *PhysRegDefs,
 163                    SmallSet<int, 32> &StoredFIs,
 164                    SmallVector<CandidateInfo, 32> &Candidates);
 165
 166     /// AddToLiveIns - Add register 'Reg' to the livein sets of BBs in the
 167     /// current loop.
 168     void AddToLiveIns(unsigned Reg);
 169
 170     /// IsLICMCandidate - Returns true if the instruction may be a suitable
 171     /// candidate for LICM. e.g. If the instruction is a call, then it's
 172     /// obviously not safe to hoist it.
 173     bool IsLICMCandidate(MachineInstr &I);
 174
 175     /// IsLoopInvariantInst - Returns true if the instruction is loop
 176     /// invariant. I.e., all virtual register operands are defined outside of
 177     /// the loop, physical registers aren't accessed (explicitly or implicitly),
 178     /// and the instruction is hoistable.
 179     ///
 180     bool IsLoopInvariantInst(MachineInstr &I);
 181
 182     /// HasAnyPHIUse - Return true if the specified register is used by any
 183     /// phi node.
 184     bool HasAnyPHIUse(unsigned Reg) const;
 185
 186     /// HasHighOperandLatency - Compute operand latency between a def of 'Reg'
 187     /// and an use in the current loop, return true if the target considered
 188     /// it 'high'.
 189     bool HasHighOperandLatency(MachineInstr &MI, unsigned DefIdx,
 190                                unsigned Reg) const;
 191
 192     bool IsCheapInstruction(MachineInstr &MI) const;
 193
 194     /// CanCauseHighRegPressure - Visit BBs from header to current BB,
 195     /// check if hoisting an instruction of the given cost matrix can cause high
 196     /// register pressure.
 197     bool CanCauseHighRegPressure(DenseMap<unsigned, int> &Cost);
 198
 199     /// UpdateBackTraceRegPressure - Traverse the back trace from header to
 200     /// the current block and update their register pressures to reflect the
 201     /// effect of hoisting MI from the current block to the preheader.
 202     void UpdateBackTraceRegPressure(const MachineInstr *MI);
 203
 204     /// IsProfitableToHoist - Return true if it is potentially profitable to
 205     /// hoist the given loop invariant.
 206     bool IsProfitableToHoist(MachineInstr &MI);
 207
 208     /// IsGuaranteedToExecute - Check if this mbb is guaranteed to execute.
 209     /// If not then a load from this mbb may not be safe to hoist.
 210     bool IsGuaranteedToExecute(MachineBasicBlock *BB);
 211
 212     /// HoistRegion - Walk the specified region of the CFG (defined by all
 213     /// blocks dominated by the specified block, and that are in the current
 214     /// loop) in depth first order w.r.t the DominatorTree. This allows us to
 215     /// visit definitions before uses, allowing us to hoist a loop body in one
 216     /// pass without iteration.
 217     ///
 218     void HoistRegion(MachineDomTreeNode *N, bool IsHeader = false);
 219
 220     /// getRegisterClassIDAndCost - For a given MI, register, and the operand
 221     /// index, return the ID and cost of its representative register class by
 222     /// reference.
 223     void getRegisterClassIDAndCost(const MachineInstr *MI,
 224                                    unsigned Reg, unsigned OpIdx,
 225                                    unsigned &RCId, unsigned &RCCost) const;
 226
 227     /// InitRegPressure - Find all virtual register references that are liveout
 228     /// of the preheader to initialize the starting "register pressure". Note
 229     /// this does not count live through (livein but not used) registers.
 230     void InitRegPressure(MachineBasicBlock *BB);
 231
 232     /// UpdateRegPressure - Update estimate of register pressure after the
 233     /// specified instruction.
 234     void UpdateRegPressure(const MachineInstr *MI);
 235
 236     /// ExtractHoistableLoad - Unfold a load from the given machineinstr if
 237     /// the load itself could be hoisted. Return the unfolded and hoistable
 238     /// load, or null if the load couldn't be unfolded or if it wouldn't
 239     /// be hoistable.
 240     MachineInstr *ExtractHoistableLoad(MachineInstr *MI);
 241
 242     /// LookForDuplicate - Find an instruction amount PrevMIs that is a
 243     /// duplicate of MI. Return this instruction if it's found.
 244     const MachineInstr *LookForDuplicate(const MachineInstr *MI,
 245                                      std::vector<const MachineInstr*> &PrevMIs);
 246
 247     /// EliminateCSE - Given a LICM'ed instruction, look for an instruction on
 248     /// the preheader that compute the same value. If it's found, do a RAU on
 249     /// with the definition of the existing instruction rather than hoisting
 250     /// the instruction to the preheader.
 251     bool EliminateCSE(MachineInstr *MI,
 252            DenseMap<unsigned, std::vector<const MachineInstr*> >::iterator &CI);
 253
 254     /// Hoist - When an instruction is found to only use loop invariant operands
 255     /// that is safe to hoist, this instruction is called to do the dirty work.
 256     /// It returns true if the instruction is hoisted.
 257     bool Hoist(MachineInstr *MI, MachineBasicBlock *Preheader);
 258
 259     /// InitCSEMap - Initialize the CSE map with instructions that are in the
 260     /// current loop preheader that may become duplicates of instructions that
 261     /// are hoisted out of the loop.
 262     void InitCSEMap(MachineBasicBlock *BB);
 263
 264     /// getCurPreheader - Get the preheader for the current loop, splitting
 265     /// a critical edge if needed.
 266     MachineBasicBlock *getCurPreheader();
 267   };
 268 } // end anonymous namespace
 269
 270 char MachineLICM::ID = 0;
 271 INITIALIZE_PASS_BEGIN(MachineLICM, "machinelicm",
 272                 "Machine Loop Invariant Code Motion", false, false)
 273 INITIALIZE_PASS_DEPENDENCY(MachineLoopInfo)
 274 INITIALIZE_PASS_DEPENDENCY(MachineDominatorTree)
 275 INITIALIZE_AG_DEPENDENCY(AliasAnalysis)
 276 INITIALIZE_PASS_END(MachineLICM, "machinelicm",
 277                 "Machine Loop Invariant Code Motion", false, false)
 278
 279 FunctionPass *llvm::createMachineLICMPass(bool PreRegAlloc) {
 280   return new MachineLICM(PreRegAlloc);
 281 }
 282
 283 /// LoopIsOuterMostWithPredecessor - Test if the given loop is the outer-most
 284 /// loop that has a unique predecessor.
 285 static bool LoopIsOuterMostWithPredecessor(MachineLoop *CurLoop) {
 286   // Check whether this loop even has a unique predecessor.
 287   if (!CurLoop->getLoopPredecessor())
 288     return false;
 289   // Ok, now check to see if any of its outer loops do.
 290   for (MachineLoop *L = CurLoop->getParentLoop(); L; L = L->getParentLoop())
 291     if (L->getLoopPredecessor())
 292       return false;
 293   // None of them did, so this is the outermost with a unique predecessor.
 294   return true;
 295 }
 296
 297 bool MachineLICM::runOnMachineFunction(MachineFunction &MF) {
 298   if (PreRegAlloc)
 299     DEBUG(dbgs() << "******** Pre-regalloc Machine LICM: ");
 300   else
 301     DEBUG(dbgs() << "******** Post-regalloc Machine LICM: ");
 302   DEBUG(dbgs() << MF.getFunction()->getName() << " ********\n");
 303
 304   Changed = FirstInLoop = false;
 305   TM = &MF.getTarget();
 306   TII = TM->getInstrInfo();
 307   TLI = TM->getTargetLowering();
 308   TRI = TM->getRegisterInfo();
 309   MFI = MF.getFrameInfo();
 310   MRI = &MF.getRegInfo();
 311   InstrItins = TM->getInstrItineraryData();
 312   AllocatableSet = TRI->getAllocatableSet(MF);
 313
 314   if (PreRegAlloc) {
 315     // Estimate register pressure during pre-regalloc pass.
 316     unsigned NumRC = TRI->getNumRegClasses();
 317     RegPressure.resize(NumRC);
 318     std::fill(RegPressure.begin(), RegPressure.end(), 0);
 319     RegLimit.resize(NumRC);
 320     for (TargetRegisterInfo::regclass_iterator I = TRI->regclass_begin(),
 321            E = TRI->regclass_end(); I != E; ++I)
 322       RegLimit[(*I)->getID()] = TRI->getRegPressureLimit(*I, MF);
 323   }
 324
 325   // Get our Loop information...
 326   MLI = &getAnalysis<MachineLoopInfo>();
 327   DT  = &getAnalysis<MachineDominatorTree>();
 328   AA  = &getAnalysis<AliasAnalysis>();
 329
 330   SmallVector<MachineLoop *, 8> Worklist(MLI->begin(), MLI->end());
 331   while (!Worklist.empty()) {
 332     CurLoop = Worklist.pop_back_val();
 333     CurPreheader = 0;
 334
 335     // If this is done before regalloc, only visit outer-most preheader-sporting
 336     // loops.
 337     if (PreRegAlloc && !LoopIsOuterMostWithPredecessor(CurLoop)) {
 338       Worklist.append(CurLoop->begin(), CurLoop->end());
 339       continue;
 340     }
 341
 342     // If the header is a landing pad, then we don't want to hoist instructions
 343     // out of it. This can happen with SjLj exception handling which has a
 344     // dispatch table as the landing pad.
 345     if (CurLoop->getHeader()->isLandingPad()) continue;
 346
 347     if (!PreRegAlloc)
 348       HoistRegionPostRA();
 349     else {
 350       // CSEMap is initialized for loop header when the first instruction is
 351       // being hoisted.
 352       MachineDomTreeNode *N = DT->getNode(CurLoop->getHeader());
 353       FirstInLoop = true;
 354       HoistRegion(N, true);
 355       CSEMap.clear();
 356     }
 357   }
 358
 359   return Changed;
 360 }
 361
 362 /// InstructionStoresToFI - Return true if instruction stores to the
 363 /// specified frame.
 364 static bool InstructionStoresToFI(const MachineInstr *MI, int FI) {
 365   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 366          oe = MI->memoperands_end(); o != oe; ++o) {
 367     if (!(*o)->isStore() || !(*o)->getValue())
 368       continue;
 369     if (const FixedStackPseudoSourceValue *Value =
 370         dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 371       if (Value->getFrameIndex() == FI)
 372         return true;
 373     }
 374   }
 375   return false;
 376 }
 377
 378 /// ProcessMI - Examine the instruction for potentai LICM candidate. Also
 379 /// gather register def and frame object update information.
 380 void MachineLICM::ProcessMI(MachineInstr *MI,
 381                             unsigned *PhysRegDefs,
 382                             SmallSet<int, 32> &StoredFIs,
 383                             SmallVector<CandidateInfo, 32> &Candidates) {
 384   bool RuledOut = false;
 385   bool HasNonInvariantUse = false;
 386   unsigned Def = 0;
 387   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 388     const MachineOperand &MO = MI->getOperand(i);
 389     if (MO.isFI()) {
 390       // Remember if the instruction stores to the frame index.
 391       int FI = MO.getIndex();
 392       if (!StoredFIs.count(FI) &&
 393           MFI->isSpillSlotObjectIndex(FI) &&
 394           InstructionStoresToFI(MI, FI))
 395         StoredFIs.insert(FI);
 396       HasNonInvariantUse = true;
 397       continue;
 398     }
 399
 400     if (!MO.isReg())
 401       continue;
 402     unsigned Reg = MO.getReg();
 403     if (!Reg)
 404       continue;
 405     assert(TargetRegisterInfo::isPhysicalRegister(Reg) &&
 406            "Not expecting virtual register!");
 407
 408     if (!MO.isDef()) {
 409       if (Reg && PhysRegDefs[Reg])
 410         // If it's using a non-loop-invariant register, then it's obviously not
 411         // safe to hoist.
 412         HasNonInvariantUse = true;
 413       continue;
 414     }
 415
 416     if (MO.isImplicit()) {
 417       ++PhysRegDefs[Reg];
 418       for (const unsigned *AS = TRI->getAliasSet(Reg); *AS; ++AS)
 419         ++PhysRegDefs[*AS];
 420       if (!MO.isDead())
 421         // Non-dead implicit def? This cannot be hoisted.
 422         RuledOut = true;
 423       // No need to check if a dead implicit def is also defined by
 424       // another instruction.
 425       continue;
 426     }
 427
 428     // FIXME: For now, avoid instructions with multiple defs, unless
 429     // it's a dead implicit def.
 430     if (Def)
 431       RuledOut = true;
 432     else
 433       Def = Reg;
 434
 435     // If we have already seen another instruction that defines the same
 436     // register, then this is not safe.
 437     if (++PhysRegDefs[Reg] > 1)
 438       // MI defined register is seen defined by another instruction in
 439       // the loop, it cannot be a LICM candidate.
 440       RuledOut = true;
 441     for (const unsigned *AS = TRI->getAliasSet(Reg); *AS; ++AS)
 442       if (++PhysRegDefs[*AS] > 1)
 443         RuledOut = true;
 444   }
 445
 446   // Only consider reloads for now and remats which do not have register
 447   // operands. FIXME: Consider unfold load folding instructions.
 448   if (Def && !RuledOut) {
 449     int FI = INT_MIN;
 450     if ((!HasNonInvariantUse && IsLICMCandidate(*MI)) ||
 451         (TII->isLoadFromStackSlot(MI, FI) && MFI->isSpillSlotObjectIndex(FI)))
 452       Candidates.push_back(CandidateInfo(MI, Def, FI));
 453   }
 454 }
 455
 456 /// HoistRegionPostRA - Walk the specified region of the CFG and hoist loop
 457 /// invariants out to the preheader.
 458 void MachineLICM::HoistRegionPostRA() {
 459   unsigned NumRegs = TRI->getNumRegs();
 460   unsigned *PhysRegDefs = new unsigned[NumRegs];
 461   std::fill(PhysRegDefs, PhysRegDefs + NumRegs, 0);
 462
 463   SmallVector<CandidateInfo, 32> Candidates;
 464   SmallSet<int, 32> StoredFIs;
 465
 466   // Walk the entire region, count number of defs for each register, and
 467   // collect potential LICM candidates.
 468   const std::vector<MachineBasicBlock*> Blocks = CurLoop->getBlocks();
 469   for (unsigned i = 0, e = Blocks.size(); i != e; ++i) {
 470     MachineBasicBlock *BB = Blocks[i];
 471     // Conservatively treat live-in's as an external def.
 472     // FIXME: That means a reload that're reused in successor block(s) will not
 473     // be LICM'ed.
 474     for (MachineBasicBlock::livein_iterator I = BB->livein_begin(),
 475            E = BB->livein_end(); I != E; ++I) {
 476       unsigned Reg = *I;
 477       ++PhysRegDefs[Reg];
 478       for (const unsigned *AS = TRI->getAliasSet(Reg); *AS; ++AS)
 479         ++PhysRegDefs[*AS];
 480     }
 481
 482     SpeculationState = SpeculateUnknown;
 483     for (MachineBasicBlock::iterator
 484            MII = BB->begin(), E = BB->end(); MII != E; ++MII) {
 485       MachineInstr *MI = &*MII;
 486       ProcessMI(MI, PhysRegDefs, StoredFIs, Candidates);
 487     }
 488   }
 489
 490   // Now evaluate whether the potential candidates qualify.
 491   // 1. Check if the candidate defined register is defined by another
 492   //    instruction in the loop.
 493   // 2. If the candidate is a load from stack slot (always true for now),
 494   //    check if the slot is stored anywhere in the loop.
 495   for (unsigned i = 0, e = Candidates.size(); i != e; ++i) {
 496     if (Candidates[i].FI != INT_MIN &&
 497         StoredFIs.count(Candidates[i].FI))
 498       continue;
 499
 500     if (PhysRegDefs[Candidates[i].Def] == 1) {
 501       bool Safe = true;
 502       MachineInstr *MI = Candidates[i].MI;
 503       for (unsigned j = 0, ee = MI->getNumOperands(); j != ee; ++j) {
 504         const MachineOperand &MO = MI->getOperand(j);
 505         if (!MO.isReg() || MO.isDef() || !MO.getReg())
 506           continue;
 507         if (PhysRegDefs[MO.getReg()]) {
 508           // If it's using a non-loop-invariant register, then it's obviously
 509           // not safe to hoist.
 510           Safe = false;
 511           break;
 512         }
 513       }
 514       if (Safe)
 515         HoistPostRA(MI, Candidates[i].Def);
 516     }
 517   }
 518
 519   delete[] PhysRegDefs;
 520 }
 521
 522 /// AddToLiveIns - Add register 'Reg' to the livein sets of BBs in the current
 523 /// loop, and make sure it is not killed by any instructions in the loop.
 524 void MachineLICM::AddToLiveIns(unsigned Reg) {
 525   const std::vector<MachineBasicBlock*> Blocks = CurLoop->getBlocks();
 526   for (unsigned i = 0, e = Blocks.size(); i != e; ++i) {
 527     MachineBasicBlock *BB = Blocks[i];
 528     if (!BB->isLiveIn(Reg))
 529       BB->addLiveIn(Reg);
 530     for (MachineBasicBlock::iterator
 531            MII = BB->begin(), E = BB->end(); MII != E; ++MII) {
 532       MachineInstr *MI = &*MII;
 533       for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 534         MachineOperand &MO = MI->getOperand(i);
 535         if (!MO.isReg() || !MO.getReg() || MO.isDef()) continue;
 536         if (MO.getReg() == Reg || TRI->isSuperRegister(Reg, MO.getReg()))
 537           MO.setIsKill(false);
 538       }
 539     }
 540   }
 541 }
 542
 543 /// HoistPostRA - When an instruction is found to only use loop invariant
 544 /// operands that is safe to hoist, this instruction is called to do the
 545 /// dirty work.
 546 void MachineLICM::HoistPostRA(MachineInstr *MI, unsigned Def) {
 547   MachineBasicBlock *Preheader = getCurPreheader();
 548   if (!Preheader) return;
 549
 550   // Now move the instructions to the predecessor, inserting it before any
 551   // terminator instructions.
 552   DEBUG({
 553       dbgs() << "Hoisting " << *MI;
 554       if (Preheader->getBasicBlock())
 555         dbgs() << " to MachineBasicBlock "
 556                << Preheader->getName();
 557       if (MI->getParent()->getBasicBlock())
 558         dbgs() << " from MachineBasicBlock "
 559                << MI->getParent()->getName();
 560       dbgs() << "\n";
 561     });
 562
 563   // Splice the instruction to the preheader.
 564   MachineBasicBlock *MBB = MI->getParent();
 565   Preheader->splice(Preheader->getFirstTerminator(), MBB, MI);
 566
 567   // Add register to livein list to all the BBs in the current loop since a
 568   // loop invariant must be kept live throughout the whole loop. This is
 569   // important to ensure later passes do not scavenge the def register.
 570   AddToLiveIns(Def);
 571
 572   ++NumPostRAHoisted;
 573   Changed = true;
 574 }
 575
 576 // IsGuaranteedToExecute - Check if this mbb is guaranteed to execute.
 577 // If not then a load from this mbb may not be safe to hoist.
 578 bool MachineLICM::IsGuaranteedToExecute(MachineBasicBlock *BB) {
 579   if (SpeculationState != SpeculateUnknown)
 580     return SpeculationState == SpeculateFalse;
 581
 582   if (BB != CurLoop->getHeader()) {
 583     // Check loop exiting blocks.
 584     SmallVector<MachineBasicBlock*, 8> CurrentLoopExitingBlocks;
 585     CurLoop->getExitingBlocks(CurrentLoopExitingBlocks);
 586     for (unsigned i = 0, e = CurrentLoopExitingBlocks.size(); i != e; ++i)
 587       if (!DT->dominates(BB, CurrentLoopExitingBlocks[i])) {
 588         SpeculationState = SpeculateTrue;
 589         return false;
 590       }
 591   }
 592
 593   SpeculationState = SpeculateFalse;
 594   return true;
 595 }
 596
 597 /// HoistRegion - Walk the specified region of the CFG (defined by all blocks
 598 /// dominated by the specified block, and that are in the current loop) in depth
 599 /// first order w.r.t the DominatorTree. This allows us to visit definitions
 600 /// before uses, allowing us to hoist a loop body in one pass without iteration.
 601 ///
 602 void MachineLICM::HoistRegion(MachineDomTreeNode *N, bool IsHeader) {
 603   assert(N != 0 && "Null dominator tree node?");
 604   MachineBasicBlock *BB = N->getBlock();
 605
 606   // If this subregion is not in the top level loop at all, exit.
 607   if (!CurLoop->contains(BB)) return;
 608
 609   MachineBasicBlock *Preheader = getCurPreheader();
 610   if (!Preheader)
 611     return;
 612
 613   if (IsHeader) {
 614     // Compute registers which are livein into the loop headers.
 615     RegSeen.clear();
 616     BackTrace.clear();
 617     InitRegPressure(Preheader);
 618   }
 619
 620   // Remember livein register pressure.
 621   BackTrace.push_back(RegPressure);
 622
 623   SpeculationState = SpeculateUnknown;
 624   for (MachineBasicBlock::iterator
 625          MII = BB->begin(), E = BB->end(); MII != E; ) {
 626     MachineBasicBlock::iterator NextMII = MII; ++NextMII;
 627     MachineInstr *MI = &*MII;
 628     if (!Hoist(MI, Preheader))
 629       UpdateRegPressure(MI);
 630     MII = NextMII;
 631   }
 632
 633   // Don't hoist things out of a large switch statement.  This often causes
 634   // code to be hoisted that wasn't going to be executed, and increases
 635   // register pressure in a situation where it's likely to matter.
 636   if (BB->succ_size() < 25) {
 637     const std::vector<MachineDomTreeNode*> &Children = N->getChildren();
 638     for (unsigned I = 0, E = Children.size(); I != E; ++I)
 639       HoistRegion(Children[I]);
 640   }
 641
 642   BackTrace.pop_back();
 643 }
 644
 645 static bool isOperandKill(const MachineOperand &MO, MachineRegisterInfo *MRI) {
 646   return MO.isKill() || MRI->hasOneNonDBGUse(MO.getReg());
 647 }
 648
 649 /// getRegisterClassIDAndCost - For a given MI, register, and the operand
 650 /// index, return the ID and cost of its representative register class.
 651 void
 652 MachineLICM::getRegisterClassIDAndCost(const MachineInstr *MI,
 653                                        unsigned Reg, unsigned OpIdx,
 654                                        unsigned &RCId, unsigned &RCCost) const {
 655   const TargetRegisterClass *RC = MRI->getRegClass(Reg);
 656   EVT VT = *RC->vt_begin();
 657   if (VT == MVT::untyped) {
 658     RCId = RC->getID();
 659     RCCost = 1;
 660   } else {
 661     RCId = TLI->getRepRegClassFor(VT)->getID();
 662     RCCost = TLI->getRepRegClassCostFor(VT);
 663   }
 664 }
 665
 666 /// InitRegPressure - Find all virtual register references that are liveout of
 667 /// the preheader to initialize the starting "register pressure". Note this
 668 /// does not count live through (livein but not used) registers.
 669 void MachineLICM::InitRegPressure(MachineBasicBlock *BB) {
 670   std::fill(RegPressure.begin(), RegPressure.end(), 0);
 671
 672   // If the preheader has only a single predecessor and it ends with a
 673   // fallthrough or an unconditional branch, then scan its predecessor for live
 674   // defs as well. This happens whenever the preheader is created by splitting
 675   // the critical edge from the loop predecessor to the loop header.
 676   if (BB->pred_size() == 1) {
 677     MachineBasicBlock *TBB = 0, *FBB = 0;
 678     SmallVector<MachineOperand, 4> Cond;
 679     if (!TII->AnalyzeBranch(*BB, TBB, FBB, Cond, false) && Cond.empty())
 680       InitRegPressure(*BB->pred_begin());
 681   }
 682
 683   for (MachineBasicBlock::iterator MII = BB->begin(), E = BB->end();
 684        MII != E; ++MII) {
 685     MachineInstr *MI = &*MII;
 686     for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
 687       const MachineOperand &MO = MI->getOperand(i);
 688       if (!MO.isReg() || MO.isImplicit())
 689         continue;
 690       unsigned Reg = MO.getReg();
 691       if (!TargetRegisterInfo::isVirtualRegister(Reg))
 692         continue;
 693
 694       bool isNew = RegSeen.insert(Reg);
 695       unsigned RCId, RCCost;
 696       getRegisterClassIDAndCost(MI, Reg, i, RCId, RCCost);
 697       if (MO.isDef())
 698         RegPressure[RCId] += RCCost;
 699       else {
 700         bool isKill = isOperandKill(MO, MRI);
 701         if (isNew && !isKill)
 702           // Haven't seen this, it must be a livein.
 703           RegPressure[RCId] += RCCost;
 704         else if (!isNew && isKill)
 705           RegPressure[RCId] -= RCCost;
 706       }
 707     }
 708   }
 709 }
 710
 711 /// UpdateRegPressure - Update estimate of register pressure after the
 712 /// specified instruction.
 713 void MachineLICM::UpdateRegPressure(const MachineInstr *MI) {
 714   if (MI->isImplicitDef())
 715     return;
 716
 717   SmallVector<unsigned, 4> Defs;
 718   for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
 719     const MachineOperand &MO = MI->getOperand(i);
 720     if (!MO.isReg() || MO.isImplicit())
 721       continue;
 722     unsigned Reg = MO.getReg();
 723     if (!TargetRegisterInfo::isVirtualRegister(Reg))
 724       continue;
 725
 726     bool isNew = RegSeen.insert(Reg);
 727     if (MO.isDef())
 728       Defs.push_back(Reg);
 729     else if (!isNew && isOperandKill(MO, MRI)) {
 730       unsigned RCId, RCCost;
 731       getRegisterClassIDAndCost(MI, Reg, i, RCId, RCCost);
 732       if (RCCost > RegPressure[RCId])
 733         RegPressure[RCId] = 0;
 734       else
 735         RegPressure[RCId] -= RCCost;
 736     }
 737   }
 738
 739   unsigned Idx = 0;
 740   while (!Defs.empty()) {
 741     unsigned Reg = Defs.pop_back_val();
 742     unsigned RCId, RCCost;
 743     getRegisterClassIDAndCost(MI, Reg, Idx, RCId, RCCost);
 744     RegPressure[RCId] += RCCost;
 745     ++Idx;
 746   }
 747 }
 748
 749 /// IsLICMCandidate - Returns true if the instruction may be a suitable
 750 /// candidate for LICM. e.g. If the instruction is a call, then it's obviously
 751 /// not safe to hoist it.
 752 bool MachineLICM::IsLICMCandidate(MachineInstr &I) {
 753   // Check if it's safe to move the instruction.
 754   bool DontMoveAcrossStore = true;
 755   if (!I.isSafeToMove(TII, AA, DontMoveAcrossStore))
 756     return false;
 757
 758   // If it is load then check if it is guaranteed to execute by making sure that
 759   // it dominates all exiting blocks. If it doesn't, then there is a path out of
 760   // the loop which does not execute this load, so we can't hoist it.
 761   // Stores and side effects are already checked by isSafeToMove.
 762   if (I.getDesc().mayLoad() && !IsGuaranteedToExecute(I.getParent()))
 763     return false;
 764
 765   return true;
 766 }
 767
 768 /// IsLoopInvariantInst - Returns true if the instruction is loop
 769 /// invariant. I.e., all virtual register operands are defined outside of the
 770 /// loop, physical registers aren't accessed explicitly, and there are no side
 771 /// effects that aren't captured by the operands or other flags.
 772 ///
 773 bool MachineLICM::IsLoopInvariantInst(MachineInstr &I) {
 774   if (!IsLICMCandidate(I))
 775     return false;
 776
 777   // The instruction is loop invariant if all of its operands are.
 778   for (unsigned i = 0, e = I.getNumOperands(); i != e; ++i) {
 779     const MachineOperand &MO = I.getOperand(i);
 780
 781     if (!MO.isReg())
 782       continue;
 783
 784     unsigned Reg = MO.getReg();
 785     if (Reg == 0) continue;
 786
 787     // Don't hoist an instruction that uses or defines a physical register.
 788     if (TargetRegisterInfo::isPhysicalRegister(Reg)) {
 789       if (MO.isUse()) {
 790         // If the physreg has no defs anywhere, it's just an ambient register
 791         // and we can freely move its uses. Alternatively, if it's allocatable,
 792         // it could get allocated to something with a def during allocation.
 793         if (!MRI->def_empty(Reg))
 794           return false;
 795         if (AllocatableSet.test(Reg))
 796           return false;
 797         // Check for a def among the register's aliases too.
 798         for (const unsigned *Alias = TRI->getAliasSet(Reg); *Alias; ++Alias) {
 799           unsigned AliasReg = *Alias;
 800           if (!MRI->def_empty(AliasReg))
 801             return false;
 802           if (AllocatableSet.test(AliasReg))
 803             return false;
 804         }
 805         // Otherwise it's safe to move.
 806         continue;
 807       } else if (!MO.isDead()) {
 808         // A def that isn't dead. We can't move it.
 809         return false;
 810       } else if (CurLoop->getHeader()->isLiveIn(Reg)) {
 811         // If the reg is live into the loop, we can't hoist an instruction
 812         // which would clobber it.
 813         return false;
 814       }
 815     }
 816
 817     if (!MO.isUse())
 818       continue;
 819
 820     assert(MRI->getVRegDef(Reg) &&
 821            "Machine instr not mapped for this vreg?!");
 822
 823     // If the loop contains the definition of an operand, then the instruction
 824     // isn't loop invariant.
 825     if (CurLoop->contains(MRI->getVRegDef(Reg)))
 826       return false;
 827   }
 828
 829   // If we got this far, the instruction is loop invariant!
 830   return true;
 831 }
 832
 833
 834 /// HasAnyPHIUse - Return true if the specified register is used by any
 835 /// phi node.
 836 bool MachineLICM::HasAnyPHIUse(unsigned Reg) const {
 837   for (MachineRegisterInfo::use_iterator UI = MRI->use_begin(Reg),
 838          UE = MRI->use_end(); UI != UE; ++UI) {
 839     MachineInstr *UseMI = &*UI;
 840     if (UseMI->isPHI())
 841       return true;
 842     // Look pass copies as well.
 843     if (UseMI->isCopy()) {
 844       unsigned Def = UseMI->getOperand(0).getReg();
 845       if (TargetRegisterInfo::isVirtualRegister(Def) &&
 846           HasAnyPHIUse(Def))
 847         return true;
 848     }
 849   }
 850   return false;
 851 }
 852
 853 /// HasHighOperandLatency - Compute operand latency between a def of 'Reg'
 854 /// and an use in the current loop, return true if the target considered
 855 /// it 'high'.
 856 bool MachineLICM::HasHighOperandLatency(MachineInstr &MI,
 857                                         unsigned DefIdx, unsigned Reg) const {
 858   if (!InstrItins || InstrItins->isEmpty() || MRI->use_nodbg_empty(Reg))
 859     return false;
 860
 861   for (MachineRegisterInfo::use_nodbg_iterator I = MRI->use_nodbg_begin(Reg),
 862          E = MRI->use_nodbg_end(); I != E; ++I) {
 863     MachineInstr *UseMI = &*I;
 864     if (UseMI->isCopyLike())
 865       continue;
 866     if (!CurLoop->contains(UseMI->getParent()))
 867       continue;
 868     for (unsigned i = 0, e = UseMI->getNumOperands(); i != e; ++i) {
 869       const MachineOperand &MO = UseMI->getOperand(i);
 870       if (!MO.isReg() || !MO.isUse())
 871         continue;
 872       unsigned MOReg = MO.getReg();
 873       if (MOReg != Reg)
 874         continue;
 875
 876       if (TII->hasHighOperandLatency(InstrItins, MRI, &MI, DefIdx, UseMI, i))
 877         return true;
 878     }
 879
 880     // Only look at the first in loop use.
 881     break;
 882   }
 883
 884   return false;
 885 }
 886
 887 /// IsCheapInstruction - Return true if the instruction is marked "cheap" or
 888 /// the operand latency between its def and a use is one or less.
 889 bool MachineLICM::IsCheapInstruction(MachineInstr &MI) const {
 890   if (MI.getDesc().isAsCheapAsAMove() || MI.isCopyLike())
 891     return true;
 892   if (!InstrItins || InstrItins->isEmpty())
 893     return false;
 894
 895   bool isCheap = false;
 896   unsigned NumDefs = MI.getDesc().getNumDefs();
 897   for (unsigned i = 0, e = MI.getNumOperands(); NumDefs && i != e; ++i) {
 898     MachineOperand &DefMO = MI.getOperand(i);
 899     if (!DefMO.isReg() || !DefMO.isDef())
 900       continue;
 901     --NumDefs;
 902     unsigned Reg = DefMO.getReg();
 903     if (TargetRegisterInfo::isPhysicalRegister(Reg))
 904       continue;
 905
 906     if (!TII->hasLowDefLatency(InstrItins, &MI, i))
 907       return false;
 908     isCheap = true;
 909   }
 910
 911   return isCheap;
 912 }
 913
 914 /// CanCauseHighRegPressure - Visit BBs from header to current BB, check
 915 /// if hoisting an instruction of the given cost matrix can cause high
 916 /// register pressure.
 917 bool MachineLICM::CanCauseHighRegPressure(DenseMap<unsigned, int> &Cost) {
 918   for (DenseMap<unsigned, int>::iterator CI = Cost.begin(), CE = Cost.end();
 919        CI != CE; ++CI) {
 920     if (CI->second <= 0)
 921       continue;
 922
 923     unsigned RCId = CI->first;
 924     for (unsigned i = BackTrace.size(); i != 0; --i) {
 925       SmallVector<unsigned, 8> &RP = BackTrace[i-1];
 926       if (RP[RCId] + CI->second >= RegLimit[RCId])
 927         return true;
 928     }
 929   }
 930
 931   return false;
 932 }
 933
 934 /// UpdateBackTraceRegPressure - Traverse the back trace from header to the
 935 /// current block and update their register pressures to reflect the effect
 936 /// of hoisting MI from the current block to the preheader.
 937 void MachineLICM::UpdateBackTraceRegPressure(const MachineInstr *MI) {
 938   if (MI->isImplicitDef())
 939     return;
 940
 941   // First compute the 'cost' of the instruction, i.e. its contribution
 942   // to register pressure.
 943   DenseMap<unsigned, int> Cost;
 944   for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
 945     const MachineOperand &MO = MI->getOperand(i);
 946     if (!MO.isReg() || MO.isImplicit())
 947       continue;
 948     unsigned Reg = MO.getReg();
 949     if (!TargetRegisterInfo::isVirtualRegister(Reg))
 950       continue;
 951
 952     unsigned RCId, RCCost;
 953     getRegisterClassIDAndCost(MI, Reg, i, RCId, RCCost);
 954     if (MO.isDef()) {
 955       DenseMap<unsigned, int>::iterator CI = Cost.find(RCId);
 956       if (CI != Cost.end())
 957         CI->second += RCCost;
 958       else
 959         Cost.insert(std::make_pair(RCId, RCCost));
 960     } else if (isOperandKill(MO, MRI)) {
 961       DenseMap<unsigned, int>::iterator CI = Cost.find(RCId);
 962       if (CI != Cost.end())
 963         CI->second -= RCCost;
 964       else
 965         Cost.insert(std::make_pair(RCId, -RCCost));
 966     }
 967   }
 968
 969   // Update register pressure of blocks from loop header to current block.
 970   for (unsigned i = 0, e = BackTrace.size(); i != e; ++i) {
 971     SmallVector<unsigned, 8> &RP = BackTrace[i];
 972     for (DenseMap<unsigned, int>::iterator CI = Cost.begin(), CE = Cost.end();
 973          CI != CE; ++CI) {
 974       unsigned RCId = CI->first;
 975       RP[RCId] += CI->second;
 976     }
 977   }
 978 }
 979
 980 /// IsProfitableToHoist - Return true if it is potentially profitable to hoist
 981 /// the given loop invariant.
 982 bool MachineLICM::IsProfitableToHoist(MachineInstr &MI) {
 983   if (MI.isImplicitDef())
 984     return true;
 985
 986   // If the instruction is cheap, only hoist if it is re-materilizable. LICM
 987   // will increase register pressure. It's probably not worth it if the
 988   // instruction is cheap.
 989   // Also hoist loads from constant memory, e.g. load from stubs, GOT. Hoisting
 990   // these tend to help performance in low register pressure situation. The
 991   // trade off is it may cause spill in high pressure situation. It will end up
 992   // adding a store in the loop preheader. But the reload is no more expensive.
 993   // The side benefit is these loads are frequently CSE'ed.
 994   if (IsCheapInstruction(MI)) {
 995     if (!TII->isTriviallyReMaterializable(&MI, AA))
 996       return false;
 997   } else {
 998     // Estimate register pressure to determine whether to LICM the instruction.
 999     // In low register pressure situation, we can be more aggressive about
1000     // hoisting. Also, favors hoisting long latency instructions even in
1001     // moderately high pressure situation.
1002     // FIXME: If there are long latency loop-invariant instructions inside the
1003     // loop at this point, why didn't the optimizer's LICM hoist them?
1004     DenseMap<unsigned, int> Cost;
1005     for (unsigned i = 0, e = MI.getDesc().getNumOperands(); i != e; ++i) {
1006       const MachineOperand &MO = MI.getOperand(i);
1007       if (!MO.isReg() || MO.isImplicit())
1008         continue;
1009       unsigned Reg = MO.getReg();
1010       if (!TargetRegisterInfo::isVirtualRegister(Reg))
1011         continue;
1012
1013       unsigned RCId, RCCost;
1014       getRegisterClassIDAndCost(&MI, Reg, i, RCId, RCCost);
1015       if (MO.isDef()) {
1016         if (HasHighOperandLatency(MI, i, Reg)) {
1017           ++NumHighLatency;
1018           return true;
1019         }
1020
1021         DenseMap<unsigned, int>::iterator CI = Cost.find(RCId);
1022         if (CI != Cost.end())
1023           CI->second += RCCost;
1024         else
1025           Cost.insert(std::make_pair(RCId, RCCost));
1026       } else if (isOperandKill(MO, MRI)) {
1027         // Is a virtual register use is a kill, hoisting it out of the loop
1028         // may actually reduce register pressure or be register pressure
1029         // neutral.
1030         DenseMap<unsigned, int>::iterator CI = Cost.find(RCId);
1031         if (CI != Cost.end())
1032           CI->second -= RCCost;
1033         else
1034           Cost.insert(std::make_pair(RCId, -RCCost));
1035       }
1036     }
1037
1038     // Visit BBs from header to current BB, if hoisting this doesn't cause
1039     // high register pressure, then it's safe to proceed.
1040     if (!CanCauseHighRegPressure(Cost)) {
1041       ++NumLowRP;
1042       return true;
1043     }
1044
1045     // High register pressure situation, only hoist if the instruction is going to
1046     // be remat'ed.
1047     // Also, do not "speculate" in high register pressure situation. If an
1048     // instruction is not guaranteed to be executed in the loop, it's best to be
1049     // conservative.
1050     if (SpeculationState == SpeculateTrue ||
1051         (!TII->isTriviallyReMaterializable(&MI, AA) &&
1052          !MI.isInvariantLoad(AA)))
1053       return false;
1054   }
1055
1056   // If result(s) of this instruction is used by PHIs outside of the loop, then
1057   // don't hoist it if the instruction because it will introduce an extra copy.
1058   for (unsigned i = 0, e = MI.getNumOperands(); i != e; ++i) {
1059     const MachineOperand &MO = MI.getOperand(i);
1060     if (!MO.isReg() || !MO.isDef())
1061       continue;
1062     if (HasAnyPHIUse(MO.getReg()))
1063       return false;
1064   }
1065
1066   return true;
1067 }
1068
1069 MachineInstr *MachineLICM::ExtractHoistableLoad(MachineInstr *MI) {
1070   // Don't unfold simple loads.
1071   if (MI->getDesc().canFoldAsLoad())
1072     return 0;
1073
1074   // If not, we may be able to unfold a load and hoist that.
1075   // First test whether the instruction is loading from an amenable
1076   // memory location.
1077   if (!MI->isInvariantLoad(AA))
1078     return 0;
1079
1080   // Next determine the register class for a temporary register.
1081   unsigned LoadRegIndex;
1082   unsigned NewOpc =
1083     TII->getOpcodeAfterMemoryUnfold(MI->getOpcode(),
1084                                     /*UnfoldLoad=*/true,
1085                                     /*UnfoldStore=*/false,
1086                                     &LoadRegIndex);
1087   if (NewOpc == 0) return 0;
1088   const MCInstrDesc &MID = TII->get(NewOpc);
1089   if (MID.getNumDefs() != 1) return 0;
1090   const TargetRegisterClass *RC = TII->getRegClass(MID, LoadRegIndex, TRI);
1091   // Ok, we're unfolding. Create a temporary register and do the unfold.
1092   unsigned Reg = MRI->createVirtualRegister(RC);
1093
1094   MachineFunction &MF = *MI->getParent()->getParent();
1095   SmallVector<MachineInstr *, 2> NewMIs;
1096   bool Success =
1097     TII->unfoldMemoryOperand(MF, MI, Reg,
1098                              /*UnfoldLoad=*/true, /*UnfoldStore=*/false,
1099                              NewMIs);
1100   (void)Success;
1101   assert(Success &&
1102          "unfoldMemoryOperand failed when getOpcodeAfterMemoryUnfold "
1103          "succeeded!");
1104   assert(NewMIs.size() == 2 &&
1105          "Unfolded a load into multiple instructions!");
1106   MachineBasicBlock *MBB = MI->getParent();
1107   MBB->insert(MI, NewMIs[0]);
1108   MBB->insert(MI, NewMIs[1]);
1109   // If unfolding produced a load that wasn't loop-invariant or profitable to
1110   // hoist, discard the new instructions and bail.
1111   if (!IsLoopInvariantInst(*NewMIs[0]) || !IsProfitableToHoist(*NewMIs[0])) {
1112     NewMIs[0]->eraseFromParent();
1113     NewMIs[1]->eraseFromParent();
1114     return 0;
1115   }
1116
1117   // Update register pressure for the unfolded instruction.
1118   UpdateRegPressure(NewMIs[1]);
1119
1120   // Otherwise we successfully unfolded a load that we can hoist.
1121   MI->eraseFromParent();
1122   return NewMIs[0];
1123 }
1124
1125 void MachineLICM::InitCSEMap(MachineBasicBlock *BB) {
1126   for (MachineBasicBlock::iterator I = BB->begin(),E = BB->end(); I != E; ++I) {
1127     const MachineInstr *MI = &*I;
1128     unsigned Opcode = MI->getOpcode();
1129     DenseMap<unsigned, std::vector<const MachineInstr*> >::iterator
1130       CI = CSEMap.find(Opcode);
1131     if (CI != CSEMap.end())
1132       CI->second.push_back(MI);
1133     else {
1134       std::vector<const MachineInstr*> CSEMIs;
1135       CSEMIs.push_back(MI);
1136       CSEMap.insert(std::make_pair(Opcode, CSEMIs));
1137     }
1138   }
1139 }
1140
1141 const MachineInstr*
1142 MachineLICM::LookForDuplicate(const MachineInstr *MI,
1143                               std::vector<const MachineInstr*> &PrevMIs) {
1144   for (unsigned i = 0, e = PrevMIs.size(); i != e; ++i) {
1145     const MachineInstr *PrevMI = PrevMIs[i];
1146     if (TII->produceSameValue(MI, PrevMI, (PreRegAlloc ? MRI : 0)))
1147       return PrevMI;
1148   }
1149   return 0;
1150 }
1151
1152 bool MachineLICM::EliminateCSE(MachineInstr *MI,
1153           DenseMap<unsigned, std::vector<const MachineInstr*> >::iterator &CI) {
1154   // Do not CSE implicit_def so ProcessImplicitDefs can properly propagate
1155   // the undef property onto uses.
1156   if (CI == CSEMap.end() || MI->isImplicitDef())
1157     return false;
1158
1159   if (const MachineInstr *Dup = LookForDuplicate(MI, CI->second)) {
1160     DEBUG(dbgs() << "CSEing " << *MI << " with " << *Dup);
1161
1162     // Replace virtual registers defined by MI by their counterparts defined
1163     // by Dup.
1164     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1165       const MachineOperand &MO = MI->getOperand(i);
1166
1167       // Physical registers may not differ here.
1168       assert((!MO.isReg() || MO.getReg() == 0 ||
1169               !TargetRegisterInfo::isPhysicalRegister(MO.getReg()) ||
1170               MO.getReg() == Dup->getOperand(i).getReg()) &&
1171              "Instructions with different phys regs are not identical!");
1172
1173       if (MO.isReg() && MO.isDef() &&
1174           !TargetRegisterInfo::isPhysicalRegister(MO.getReg())) {
1175         MRI->replaceRegWith(MO.getReg(), Dup->getOperand(i).getReg());
1176         MRI->clearKillFlags(Dup->getOperand(i).getReg());
1177       }
1178     }
1179     MI->eraseFromParent();
1180     ++NumCSEed;
1181     return true;
1182   }
1183   return false;
1184 }
1185
1186 /// Hoist - When an instruction is found to use only loop invariant operands
1187 /// that are safe to hoist, this instruction is called to do the dirty work.
1188 ///
1189 bool MachineLICM::Hoist(MachineInstr *MI, MachineBasicBlock *Preheader) {
1190   // First check whether we should hoist this instruction.
1191   if (!IsLoopInvariantInst(*MI) || !IsProfitableToHoist(*MI)) {
1192     // If not, try unfolding a hoistable load.
1193     MI = ExtractHoistableLoad(MI);
1194     if (!MI) return false;
1195   }
1196
1197   // Now move the instructions to the predecessor, inserting it before any
1198   // terminator instructions.
1199   DEBUG({
1200       dbgs() << "Hoisting " << *MI;
1201       if (Preheader->getBasicBlock())
1202         dbgs() << " to MachineBasicBlock "
1203                << Preheader->getName();
1204       if (MI->getParent()->getBasicBlock())
1205         dbgs() << " from MachineBasicBlock "
1206                << MI->getParent()->getName();
1207       dbgs() << "\n";
1208     });
1209
1210   // If this is the first instruction being hoisted to the preheader,
1211   // initialize the CSE map with potential common expressions.
1212   if (FirstInLoop) {
1213     InitCSEMap(Preheader);
1214     FirstInLoop = false;
1215   }
1216
1217   // Look for opportunity to CSE the hoisted instruction.
1218   unsigned Opcode = MI->getOpcode();
1219   DenseMap<unsigned, std::vector<const MachineInstr*> >::iterator
1220     CI = CSEMap.find(Opcode);
1221   if (!EliminateCSE(MI, CI)) {
1222     // Otherwise, splice the instruction to the preheader.
1223     Preheader->splice(Preheader->getFirstTerminator(),MI->getParent(),MI);
1224
1225     // Update register pressure for BBs from header to this block.
1226     UpdateBackTraceRegPressure(MI);
1227
1228     // Clear the kill flags of any register this instruction defines,
1229     // since they may need to be live throughout the entire loop
1230     // rather than just live for part of it.
1231     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1232       MachineOperand &MO = MI->getOperand(i);
1233       if (MO.isReg() && MO.isDef() && !MO.isDead())
1234         MRI->clearKillFlags(MO.getReg());
1235     }
1236
1237     // Add to the CSE map.
1238     if (CI != CSEMap.end())
1239       CI->second.push_back(MI);
1240     else {
1241       std::vector<const MachineInstr*> CSEMIs;
1242       CSEMIs.push_back(MI);
1243       CSEMap.insert(std::make_pair(Opcode, CSEMIs));
1244     }
1245   }
1246
1247   ++NumHoisted;
1248   Changed = true;
1249
1250   return true;
1251 }
1252
1253 MachineBasicBlock *MachineLICM::getCurPreheader() {
1254   // Determine the block to which to hoist instructions. If we can't find a
1255   // suitable loop predecessor, we can't do any hoisting.
1256
1257   // If we've tried to get a preheader and failed, don't try again.
1258   if (CurPreheader == reinterpret_cast<MachineBasicBlock *>(-1))
1259     return 0;
1260
1261   if (!CurPreheader) {
1262     CurPreheader = CurLoop->getLoopPreheader();
1263     if (!CurPreheader) {
1264       MachineBasicBlock *Pred = CurLoop->getLoopPredecessor();
1265       if (!Pred) {
1266         CurPreheader = reinterpret_cast<MachineBasicBlock *>(-1);
1267         return 0;
1268       }
1269
1270       CurPreheader = Pred->SplitCriticalEdge(CurLoop->getHeader(), this);
1271       if (!CurPreheader) {
1272         CurPreheader = reinterpret_cast<MachineBasicBlock *>(-1);
1273         return 0;
1274       }
1275     }
1276   }
1277   return CurPreheader;
1278 }