lib/CodeGen/AggressiveAntiDepBreaker.cpp

   1 //===----- AggressiveAntiDepBreaker.cpp - Anti-dep breaker ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AggressiveAntiDepBreaker class, which
  11 // implements register anti-dependence breaking during post-RA
  12 // scheduling. It attempts to break all anti-dependencies within a
  13 // block.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 #include "AggressiveAntiDepBreaker.h"
  18 #include "llvm/CodeGen/MachineBasicBlock.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineInstr.h"
  21 #include "llvm/CodeGen/RegisterClassInfo.h"
  22 #include "llvm/Support/CommandLine.h"
  23 #include "llvm/Support/Debug.h"
  24 #include "llvm/Support/ErrorHandling.h"
  25 #include "llvm/Support/raw_ostream.h"
  26 #include "llvm/Target/TargetInstrInfo.h"
  27 #include "llvm/Target/TargetRegisterInfo.h"
  28 using namespace llvm;
  29
  30 #define DEBUG_TYPE "post-RA-sched"
  31
  32 // If DebugDiv > 0 then only break antidep with (ID % DebugDiv) == DebugMod
  33 static cl::opt<int>
  34 DebugDiv("agg-antidep-debugdiv",
  35          cl::desc("Debug control for aggressive anti-dep breaker"),
  36          cl::init(0), cl::Hidden);
  37 static cl::opt<int>
  38 DebugMod("agg-antidep-debugmod",
  39          cl::desc("Debug control for aggressive anti-dep breaker"),
  40          cl::init(0), cl::Hidden);
  41
  42 AggressiveAntiDepState::AggressiveAntiDepState(const unsigned TargetRegs,
  43                                                MachineBasicBlock *BB) :
  44   NumTargetRegs(TargetRegs), GroupNodes(TargetRegs, 0),
  45   GroupNodeIndices(TargetRegs, 0),
  46   KillIndices(TargetRegs, 0),
  47   DefIndices(TargetRegs, 0)
  48 {
  49   const unsigned BBSize = BB->size();
  50   for (unsigned i = 0; i < NumTargetRegs; ++i) {
  51     // Initialize all registers to be in their own group. Initially we
  52     // assign the register to the same-indexed GroupNode.
  53     GroupNodeIndices[i] = i;
  54     // Initialize the indices to indicate that no registers are live.
  55     KillIndices[i] = ~0u;
  56     DefIndices[i] = BBSize;
  57   }
  58 }
  59
  60 unsigned AggressiveAntiDepState::GetGroup(unsigned Reg) {
  61   unsigned Node = GroupNodeIndices[Reg];
  62   while (GroupNodes[Node] != Node)
  63     Node = GroupNodes[Node];
  64
  65   return Node;
  66 }
  67
  68 void AggressiveAntiDepState::GetGroupRegs(
  69   unsigned Group,
  70   std::vector<unsigned> &Regs,
  71   std::multimap<unsigned, AggressiveAntiDepState::RegisterReference> *RegRefs)
  72 {
  73   for (unsigned Reg = 0; Reg != NumTargetRegs; ++Reg) {
  74     if ((GetGroup(Reg) == Group) && (RegRefs->count(Reg) > 0))
  75       Regs.push_back(Reg);
  76   }
  77 }
  78
  79 unsigned AggressiveAntiDepState::UnionGroups(unsigned Reg1, unsigned Reg2)
  80 {
  81   assert(GroupNodes[0] == 0 && "GroupNode 0 not parent!");
  82   assert(GroupNodeIndices[0] == 0 && "Reg 0 not in Group 0!");
  83
  84   // find group for each register
  85   unsigned Group1 = GetGroup(Reg1);
  86   unsigned Group2 = GetGroup(Reg2);
  87
  88   // if either group is 0, then that must become the parent
  89   unsigned Parent = (Group1 == 0) ? Group1 : Group2;
  90   unsigned Other = (Parent == Group1) ? Group2 : Group1;
  91   GroupNodes.at(Other) = Parent;
  92   return Parent;
  93 }
  94
  95 unsigned AggressiveAntiDepState::LeaveGroup(unsigned Reg)
  96 {
  97   // Create a new GroupNode for Reg. Reg's existing GroupNode must
  98   // stay as is because there could be other GroupNodes referring to
  99   // it.
 100   unsigned idx = GroupNodes.size();
 101   GroupNodes.push_back(idx);
 102   GroupNodeIndices[Reg] = idx;
 103   return idx;
 104 }
 105
 106 bool AggressiveAntiDepState::IsLive(unsigned Reg)
 107 {
 108   // KillIndex must be defined and DefIndex not defined for a register
 109   // to be live.
 110   return((KillIndices[Reg] != ~0u) && (DefIndices[Reg] == ~0u));
 111 }
 112
 113 AggressiveAntiDepBreaker::AggressiveAntiDepBreaker(
 114     MachineFunction &MFi, const RegisterClassInfo &RCI,
 115     TargetSubtargetInfo::RegClassVector &CriticalPathRCs)
 116     : AntiDepBreaker(), MF(MFi), MRI(MF.getRegInfo()),
 117       TII(MF.getSubtarget().getInstrInfo()),
 118       TRI(MF.getSubtarget().getRegisterInfo()), RegClassInfo(RCI),
 119       State(nullptr) {
 120   /* Collect a bitset of all registers that are only broken if they
 121      are on the critical path. */
 122   for (unsigned i = 0, e = CriticalPathRCs.size(); i < e; ++i) {
 123     BitVector CPSet = TRI->getAllocatableSet(MF, CriticalPathRCs[i]);
 124     if (CriticalPathSet.none())
 125       CriticalPathSet = CPSet;
 126     else
 127       CriticalPathSet |= CPSet;
 128    }
 129
 130   DEBUG(dbgs() << "AntiDep Critical-Path Registers:");
 131   DEBUG(for (int r = CriticalPathSet.find_first(); r != -1;
 132              r = CriticalPathSet.find_next(r))
 133           dbgs() << " " << TRI->getName(r));
 134   DEBUG(dbgs() << '\n');
 135 }
 136
 137 AggressiveAntiDepBreaker::~AggressiveAntiDepBreaker() {
 138   delete State;
 139 }
 140
 141 void AggressiveAntiDepBreaker::StartBlock(MachineBasicBlock *BB) {
 142   assert(!State);
 143   State = new AggressiveAntiDepState(TRI->getNumRegs(), BB);
 144
 145   bool IsReturnBlock = (!BB->empty() && BB->back().isReturn());
 146   std::vector<unsigned> &KillIndices = State->GetKillIndices();
 147   std::vector<unsigned> &DefIndices = State->GetDefIndices();
 148
 149   // Examine the live-in regs of all successors.
 150   for (MachineBasicBlock::succ_iterator SI = BB->succ_begin(),
 151          SE = BB->succ_end(); SI != SE; ++SI)
 152     for (MachineBasicBlock::livein_iterator I = (*SI)->livein_begin(),
 153            E = (*SI)->livein_end(); I != E; ++I) {
 154       for (MCRegAliasIterator AI(*I, TRI, true); AI.isValid(); ++AI) {
 155         unsigned Reg = *AI;
 156         State->UnionGroups(Reg, 0);
 157         KillIndices[Reg] = BB->size();
 158         DefIndices[Reg] = ~0u;
 159       }
 160     }
 161
 162   // Mark live-out callee-saved registers. In a return block this is
 163   // all callee-saved registers. In non-return this is any
 164   // callee-saved register that is not saved in the prolog.
 165   const MachineFrameInfo *MFI = MF.getFrameInfo();
 166   BitVector Pristine = MFI->getPristineRegs(MF);
 167   for (const MCPhysReg *I = TRI->getCalleeSavedRegs(&MF); *I; ++I) {
 168     unsigned Reg = *I;
 169     if (!IsReturnBlock && !Pristine.test(Reg)) continue;
 170     for (MCRegAliasIterator AI(Reg, TRI, true); AI.isValid(); ++AI) {
 171       unsigned AliasReg = *AI;
 172       State->UnionGroups(AliasReg, 0);
 173       KillIndices[AliasReg] = BB->size();
 174       DefIndices[AliasReg] = ~0u;
 175     }
 176   }
 177 }
 178
 179 void AggressiveAntiDepBreaker::FinishBlock() {
 180   delete State;
 181   State = nullptr;
 182 }
 183
 184 void AggressiveAntiDepBreaker::Observe(MachineInstr *MI, unsigned Count,
 185                                        unsigned InsertPosIndex) {
 186   assert(Count < InsertPosIndex && "Instruction index out of expected range!");
 187
 188   std::set<unsigned> PassthruRegs;
 189   GetPassthruRegs(MI, PassthruRegs);
 190   PrescanInstruction(MI, Count, PassthruRegs);
 191   ScanInstruction(MI, Count);
 192
 193   DEBUG(dbgs() << "Observe: ");
 194   DEBUG(MI->dump());
 195   DEBUG(dbgs() << "\tRegs:");
 196
 197   std::vector<unsigned> &DefIndices = State->GetDefIndices();
 198   for (unsigned Reg = 0; Reg != TRI->getNumRegs(); ++Reg) {
 199     // If Reg is current live, then mark that it can't be renamed as
 200     // we don't know the extent of its live-range anymore (now that it
 201     // has been scheduled). If it is not live but was defined in the
 202     // previous schedule region, then set its def index to the most
 203     // conservative location (i.e. the beginning of the previous
 204     // schedule region).
 205     if (State->IsLive(Reg)) {
 206       DEBUG(if (State->GetGroup(Reg) != 0)
 207               dbgs() << " " << TRI->getName(Reg) << "=g" <<
 208                 State->GetGroup(Reg) << "->g0(region live-out)");
 209       State->UnionGroups(Reg, 0);
 210     } else if ((DefIndices[Reg] < InsertPosIndex)
 211                && (DefIndices[Reg] >= Count)) {
 212       DefIndices[Reg] = Count;
 213     }
 214   }
 215   DEBUG(dbgs() << '\n');
 216 }
 217
 218 bool AggressiveAntiDepBreaker::IsImplicitDefUse(MachineInstr *MI,
 219                                                 MachineOperand& MO)
 220 {
 221   if (!MO.isReg() || !MO.isImplicit())
 222     return false;
 223
 224   unsigned Reg = MO.getReg();
 225   if (Reg == 0)
 226     return false;
 227
 228   MachineOperand *Op = nullptr;
 229   if (MO.isDef())
 230     Op = MI->findRegisterUseOperand(Reg, true);
 231   else
 232     Op = MI->findRegisterDefOperand(Reg);
 233
 234   return(Op && Op->isImplicit());
 235 }
 236
 237 void AggressiveAntiDepBreaker::GetPassthruRegs(MachineInstr *MI,
 238                                            std::set<unsigned>& PassthruRegs) {
 239   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 240     MachineOperand &MO = MI->getOperand(i);
 241     if (!MO.isReg()) continue;
 242     if ((MO.isDef() && MI->isRegTiedToUseOperand(i)) ||
 243         IsImplicitDefUse(MI, MO)) {
 244       const unsigned Reg = MO.getReg();
 245       for (MCSubRegIterator SubRegs(Reg, TRI, /*IncludeSelf=*/true);
 246            SubRegs.isValid(); ++SubRegs)
 247         PassthruRegs.insert(*SubRegs);
 248     }
 249   }
 250 }
 251
 252 /// AntiDepEdges - Return in Edges the anti- and output- dependencies
 253 /// in SU that we want to consider for breaking.
 254 static void AntiDepEdges(const SUnit *SU, std::vector<const SDep*>& Edges) {
 255   SmallSet<unsigned, 4> RegSet;
 256   for (SUnit::const_pred_iterator P = SU->Preds.begin(), PE = SU->Preds.end();
 257        P != PE; ++P) {
 258     if ((P->getKind() == SDep::Anti) || (P->getKind() == SDep::Output)) {
 259       if (RegSet.insert(P->getReg()).second)
 260         Edges.push_back(&*P);
 261     }
 262   }
 263 }
 264
 265 /// CriticalPathStep - Return the next SUnit after SU on the bottom-up
 266 /// critical path.
 267 static const SUnit *CriticalPathStep(const SUnit *SU) {
 268   const SDep *Next = nullptr;
 269   unsigned NextDepth = 0;
 270   // Find the predecessor edge with the greatest depth.
 271   if (SU) {
 272     for (SUnit::const_pred_iterator P = SU->Preds.begin(), PE = SU->Preds.end();
 273          P != PE; ++P) {
 274       const SUnit *PredSU = P->getSUnit();
 275       unsigned PredLatency = P->getLatency();
 276       unsigned PredTotalLatency = PredSU->getDepth() + PredLatency;
 277       // In the case of a latency tie, prefer an anti-dependency edge over
 278       // other types of edges.
 279       if (NextDepth < PredTotalLatency ||
 280           (NextDepth == PredTotalLatency && P->getKind() == SDep::Anti)) {
 281         NextDepth = PredTotalLatency;
 282         Next = &*P;
 283       }
 284     }
 285   }
 286
 287   return (Next) ? Next->getSUnit() : nullptr;
 288 }
 289
 290 void AggressiveAntiDepBreaker::HandleLastUse(unsigned Reg, unsigned KillIdx,
 291                                              const char *tag,
 292                                              const char *header,
 293                                              const char *footer) {
 294   std::vector<unsigned> &KillIndices = State->GetKillIndices();
 295   std::vector<unsigned> &DefIndices = State->GetDefIndices();
 296   std::multimap<unsigned, AggressiveAntiDepState::RegisterReference>&
 297     RegRefs = State->GetRegRefs();
 298
 299   // FIXME: We must leave subregisters of live super registers as live, so that
 300   // we don't clear out the register tracking information for subregisters of
 301   // super registers we're still tracking (and with which we're unioning
 302   // subregister definitions).
 303   for (MCRegAliasIterator AI(Reg, TRI, true); AI.isValid(); ++AI)
 304     if (TRI->isSuperRegister(Reg, *AI) && State->IsLive(*AI)) {
 305       DEBUG(if (!header && footer) dbgs() << footer);
 306       return;
 307     }
 308
 309   if (!State->IsLive(Reg)) {
 310     KillIndices[Reg] = KillIdx;
 311     DefIndices[Reg] = ~0u;
 312     RegRefs.erase(Reg);
 313     State->LeaveGroup(Reg);
 314     DEBUG(if (header) {
 315         dbgs() << header << TRI->getName(Reg); header = nullptr; });
 316     DEBUG(dbgs() << "->g" << State->GetGroup(Reg) << tag);
 317   }
 318   // Repeat for subregisters.
 319   for (MCSubRegIterator SubRegs(Reg, TRI); SubRegs.isValid(); ++SubRegs) {
 320     unsigned SubregReg = *SubRegs;
 321     if (!State->IsLive(SubregReg)) {
 322       KillIndices[SubregReg] = KillIdx;
 323       DefIndices[SubregReg] = ~0u;
 324       RegRefs.erase(SubregReg);
 325       State->LeaveGroup(SubregReg);
 326       DEBUG(if (header) {
 327           dbgs() << header << TRI->getName(Reg); header = nullptr; });
 328       DEBUG(dbgs() << " " << TRI->getName(SubregReg) << "->g" <<
 329             State->GetGroup(SubregReg) << tag);
 330     }
 331   }
 332
 333   DEBUG(if (!header && footer) dbgs() << footer);
 334 }
 335
 336 void AggressiveAntiDepBreaker::PrescanInstruction(MachineInstr *MI,
 337                                                   unsigned Count,
 338                                              std::set<unsigned>& PassthruRegs) {
 339   std::vector<unsigned> &DefIndices = State->GetDefIndices();
 340   std::multimap<unsigned, AggressiveAntiDepState::RegisterReference>&
 341     RegRefs = State->GetRegRefs();
 342
 343   // Handle dead defs by simulating a last-use of the register just
 344   // after the def. A dead def can occur because the def is truly
 345   // dead, or because only a subregister is live at the def. If we
 346   // don't do this the dead def will be incorrectly merged into the
 347   // previous def.
 348   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 349     MachineOperand &MO = MI->getOperand(i);
 350     if (!MO.isReg() || !MO.isDef()) continue;
 351     unsigned Reg = MO.getReg();
 352     if (Reg == 0) continue;
 353
 354     HandleLastUse(Reg, Count + 1, "", "\tDead Def: ", "\n");
 355   }
 356
 357   DEBUG(dbgs() << "\tDef Groups:");
 358   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 359     MachineOperand &MO = MI->getOperand(i);
 360     if (!MO.isReg() || !MO.isDef()) continue;
 361     unsigned Reg = MO.getReg();
 362     if (Reg == 0) continue;
 363
 364     DEBUG(dbgs() << " " << TRI->getName(Reg) << "=g" << State->GetGroup(Reg));
 365
 366     // If MI's defs have a special allocation requirement, don't allow
 367     // any def registers to be changed. Also assume all registers
 368     // defined in a call must not be changed (ABI).
 369     if (MI->isCall() || MI->hasExtraDefRegAllocReq() ||
 370         TII->isPredicated(MI)) {
 371       DEBUG(if (State->GetGroup(Reg) != 0) dbgs() << "->g0(alloc-req)");
 372       State->UnionGroups(Reg, 0);
 373     }
 374
 375     // Any aliased that are live at this point are completely or
 376     // partially defined here, so group those aliases with Reg.
 377     for (MCRegAliasIterator AI(Reg, TRI, false); AI.isValid(); ++AI) {
 378       unsigned AliasReg = *AI;
 379       if (State->IsLive(AliasReg)) {
 380         State->UnionGroups(Reg, AliasReg);
 381         DEBUG(dbgs() << "->g" << State->GetGroup(Reg) << "(via " <<
 382               TRI->getName(AliasReg) << ")");
 383       }
 384     }
 385
 386     // Note register reference...
 387     const TargetRegisterClass *RC = nullptr;
 388     if (i < MI->getDesc().getNumOperands())
 389       RC = TII->getRegClass(MI->getDesc(), i, TRI, MF);
 390     AggressiveAntiDepState::RegisterReference RR = { &MO, RC };
 391     RegRefs.insert(std::make_pair(Reg, RR));
 392   }
 393
 394   DEBUG(dbgs() << '\n');
 395
 396   // Scan the register defs for this instruction and update
 397   // live-ranges.
 398   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 399     MachineOperand &MO = MI->getOperand(i);
 400     if (!MO.isReg() || !MO.isDef()) continue;
 401     unsigned Reg = MO.getReg();
 402     if (Reg == 0) continue;
 403     // Ignore KILLs and passthru registers for liveness...
 404     if (MI->isKill() || (PassthruRegs.count(Reg) != 0))
 405       continue;
 406
 407     // Update def for Reg and aliases.
 408     for (MCRegAliasIterator AI(Reg, TRI, true); AI.isValid(); ++AI) {
 409       // We need to be careful here not to define already-live super registers.
 410       // If the super register is already live, then this definition is not
 411       // a definition of the whole super register (just a partial insertion
 412       // into it). Earlier subregister definitions (which we've not yet visited
 413       // because we're iterating bottom-up) need to be linked to the same group
 414       // as this definition.
 415       if (TRI->isSuperRegister(Reg, *AI) && State->IsLive(*AI))
 416         continue;
 417
 418       DefIndices[*AI] = Count;
 419     }
 420   }
 421 }
 422
 423 void AggressiveAntiDepBreaker::ScanInstruction(MachineInstr *MI,
 424                                                unsigned Count) {
 425   DEBUG(dbgs() << "\tUse Groups:");
 426   std::multimap<unsigned, AggressiveAntiDepState::RegisterReference>&
 427     RegRefs = State->GetRegRefs();
 428
 429   // If MI's uses have special allocation requirement, don't allow
 430   // any use registers to be changed. Also assume all registers
 431   // used in a call must not be changed (ABI).
 432   // FIXME: The issue with predicated instruction is more complex. We are being
 433   // conservatively here because the kill markers cannot be trusted after
 434   // if-conversion:
 435   // %R6<def> = LDR %SP, %reg0, 92, pred:14, pred:%reg0; mem:LD4[FixedStack14]
 436   // ...
 437   // STR %R0, %R6<kill>, %reg0, 0, pred:0, pred:%CPSR; mem:ST4[%395]
 438   // %R6<def> = LDR %SP, %reg0, 100, pred:0, pred:%CPSR; mem:LD4[FixedStack12]
 439   // STR %R0, %R6<kill>, %reg0, 0, pred:14, pred:%reg0; mem:ST4[%396](align=8)
 440   //
 441   // The first R6 kill is not really a kill since it's killed by a predicated
 442   // instruction which may not be executed. The second R6 def may or may not
 443   // re-define R6 so it's not safe to change it since the last R6 use cannot be
 444   // changed.
 445   bool Special = MI->isCall() ||
 446     MI->hasExtraSrcRegAllocReq() ||
 447     TII->isPredicated(MI);
 448
 449   // Scan the register uses for this instruction and update
 450   // live-ranges, groups and RegRefs.
 451   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 452     MachineOperand &MO = MI->getOperand(i);
 453     if (!MO.isReg() || !MO.isUse()) continue;
 454     unsigned Reg = MO.getReg();
 455     if (Reg == 0) continue;
 456
 457     DEBUG(dbgs() << " " << TRI->getName(Reg) << "=g" <<
 458           State->GetGroup(Reg));
 459
 460     // It wasn't previously live but now it is, this is a kill. Forget
 461     // the previous live-range information and start a new live-range
 462     // for the register.
 463     HandleLastUse(Reg, Count, "(last-use)");
 464
 465     if (Special) {
 466       DEBUG(if (State->GetGroup(Reg) != 0) dbgs() << "->g0(alloc-req)");
 467       State->UnionGroups(Reg, 0);
 468     }
 469
 470     // Note register reference...
 471     const TargetRegisterClass *RC = nullptr;
 472     if (i < MI->getDesc().getNumOperands())
 473       RC = TII->getRegClass(MI->getDesc(), i, TRI, MF);
 474     AggressiveAntiDepState::RegisterReference RR = { &MO, RC };
 475     RegRefs.insert(std::make_pair(Reg, RR));
 476   }
 477
 478   DEBUG(dbgs() << '\n');
 479
 480   // Form a group of all defs and uses of a KILL instruction to ensure
 481   // that all registers are renamed as a group.
 482   if (MI->isKill()) {
 483     DEBUG(dbgs() << "\tKill Group:");
 484
 485     unsigned FirstReg = 0;
 486     for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 487       MachineOperand &MO = MI->getOperand(i);
 488       if (!MO.isReg()) continue;
 489       unsigned Reg = MO.getReg();
 490       if (Reg == 0) continue;
 491
 492       if (FirstReg != 0) {
 493         DEBUG(dbgs() << "=" << TRI->getName(Reg));
 494         State->UnionGroups(FirstReg, Reg);
 495       } else {
 496         DEBUG(dbgs() << " " << TRI->getName(Reg));
 497         FirstReg = Reg;
 498       }
 499     }
 500
 501     DEBUG(dbgs() << "->g" << State->GetGroup(FirstReg) << '\n');
 502   }
 503 }
 504
 505 BitVector AggressiveAntiDepBreaker::GetRenameRegisters(unsigned Reg) {
 506   BitVector BV(TRI->getNumRegs(), false);
 507   bool first = true;
 508
 509   // Check all references that need rewriting for Reg. For each, use
 510   // the corresponding register class to narrow the set of registers
 511   // that are appropriate for renaming.
 512   for (const auto &Q : make_range(State->GetRegRefs().equal_range(Reg))) {
 513     const TargetRegisterClass *RC = Q.second.RC;
 514     if (!RC) continue;
 515
 516     BitVector RCBV = TRI->getAllocatableSet(MF, RC);
 517     if (first) {
 518       BV |= RCBV;
 519       first = false;
 520     } else {
 521       BV &= RCBV;
 522     }
 523
 524     DEBUG(dbgs() << " " << TRI->getRegClassName(RC));
 525   }
 526
 527   return BV;
 528 }
 529
 530 bool AggressiveAntiDepBreaker::FindSuitableFreeRegisters(
 531                                 unsigned AntiDepGroupIndex,
 532                                 RenameOrderType& RenameOrder,
 533                                 std::map<unsigned, unsigned> &RenameMap) {
 534   std::vector<unsigned> &KillIndices = State->GetKillIndices();
 535   std::vector<unsigned> &DefIndices = State->GetDefIndices();
 536   std::multimap<unsigned, AggressiveAntiDepState::RegisterReference>&
 537     RegRefs = State->GetRegRefs();
 538
 539   // Collect all referenced registers in the same group as
 540   // AntiDepReg. These all need to be renamed together if we are to
 541   // break the anti-dependence.
 542   std::vector<unsigned> Regs;
 543   State->GetGroupRegs(AntiDepGroupIndex, Regs, &RegRefs);
 544   assert(Regs.size() > 0 && "Empty register group!");
 545   if (Regs.size() == 0)
 546     return false;
 547
 548   // Find the "superest" register in the group. At the same time,
 549   // collect the BitVector of registers that can be used to rename
 550   // each register.
 551   DEBUG(dbgs() << "\tRename Candidates for Group g" << AntiDepGroupIndex
 552         << ":\n");
 553   std::map<unsigned, BitVector> RenameRegisterMap;
 554   unsigned SuperReg = 0;
 555   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 556     unsigned Reg = Regs[i];
 557     if ((SuperReg == 0) || TRI->isSuperRegister(SuperReg, Reg))
 558       SuperReg = Reg;
 559
 560     // If Reg has any references, then collect possible rename regs
 561     if (RegRefs.count(Reg) > 0) {
 562       DEBUG(dbgs() << "\t\t" << TRI->getName(Reg) << ":");
 563
 564       BitVector BV = GetRenameRegisters(Reg);
 565       RenameRegisterMap.insert(std::pair<unsigned, BitVector>(Reg, BV));
 566
 567       DEBUG(dbgs() << " ::");
 568       DEBUG(for (int r = BV.find_first(); r != -1; r = BV.find_next(r))
 569               dbgs() << " " << TRI->getName(r));
 570       DEBUG(dbgs() << "\n");
 571     }
 572   }
 573
 574   // All group registers should be a subreg of SuperReg.
 575   for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 576     unsigned Reg = Regs[i];
 577     if (Reg == SuperReg) continue;
 578     bool IsSub = TRI->isSubRegister(SuperReg, Reg);
 579     // FIXME: remove this once PR18663 has been properly fixed. For now,
 580     // return a conservative answer:
 581     // assert(IsSub && "Expecting group subregister");
 582     if (!IsSub)
 583       return false;
 584   }
 585
 586 #ifndef NDEBUG
 587   // If DebugDiv > 0 then only rename (renamecnt % DebugDiv) == DebugMod
 588   if (DebugDiv > 0) {
 589     static int renamecnt = 0;
 590     if (renamecnt++ % DebugDiv != DebugMod)
 591       return false;
 592
 593     dbgs() << "*** Performing rename " << TRI->getName(SuperReg) <<
 594       " for debug ***\n";
 595   }
 596 #endif
 597
 598   // Check each possible rename register for SuperReg in round-robin
 599   // order. If that register is available, and the corresponding
 600   // registers are available for the other group subregisters, then we
 601   // can use those registers to rename.
 602
 603   // FIXME: Using getMinimalPhysRegClass is very conservative. We should
 604   // check every use of the register and find the largest register class
 605   // that can be used in all of them.
 606   const TargetRegisterClass *SuperRC =
 607     TRI->getMinimalPhysRegClass(SuperReg, MVT::Other);
 608
 609   ArrayRef<MCPhysReg> Order = RegClassInfo.getOrder(SuperRC);
 610   if (Order.empty()) {
 611     DEBUG(dbgs() << "\tEmpty Super Regclass!!\n");
 612     return false;
 613   }
 614
 615   DEBUG(dbgs() << "\tFind Registers:");
 616
 617   RenameOrder.insert(RenameOrderType::value_type(SuperRC, Order.size()));
 618
 619   unsigned OrigR = RenameOrder[SuperRC];
 620   unsigned EndR = ((OrigR == Order.size()) ? 0 : OrigR);
 621   unsigned R = OrigR;
 622   do {
 623     if (R == 0) R = Order.size();
 624     --R;
 625     const unsigned NewSuperReg = Order[R];
 626     // Don't consider non-allocatable registers
 627     if (!MRI.isAllocatable(NewSuperReg)) continue;
 628     // Don't replace a register with itself.
 629     if (NewSuperReg == SuperReg) continue;
 630
 631     DEBUG(dbgs() << " [" << TRI->getName(NewSuperReg) << ':');
 632     RenameMap.clear();
 633
 634     // For each referenced group register (which must be a SuperReg or
 635     // a subregister of SuperReg), find the corresponding subregister
 636     // of NewSuperReg and make sure it is free to be renamed.
 637     for (unsigned i = 0, e = Regs.size(); i != e; ++i) {
 638       unsigned Reg = Regs[i];
 639       unsigned NewReg = 0;
 640       if (Reg == SuperReg) {
 641         NewReg = NewSuperReg;
 642       } else {
 643         unsigned NewSubRegIdx = TRI->getSubRegIndex(SuperReg, Reg);
 644         if (NewSubRegIdx != 0)
 645           NewReg = TRI->getSubReg(NewSuperReg, NewSubRegIdx);
 646       }
 647
 648       DEBUG(dbgs() << " " << TRI->getName(NewReg));
 649
 650       // Check if Reg can be renamed to NewReg.
 651       BitVector BV = RenameRegisterMap[Reg];
 652       if (!BV.test(NewReg)) {
 653         DEBUG(dbgs() << "(no rename)");
 654         goto next_super_reg;
 655       }
 656
 657       // If NewReg is dead and NewReg's most recent def is not before
 658       // Regs's kill, it's safe to replace Reg with NewReg. We
 659       // must also check all aliases of NewReg, because we can't define a
 660       // register when any sub or super is already live.
 661       if (State->IsLive(NewReg) || (KillIndices[Reg] > DefIndices[NewReg])) {
 662         DEBUG(dbgs() << "(live)");
 663         goto next_super_reg;
 664       } else {
 665         bool found = false;
 666         for (MCRegAliasIterator AI(NewReg, TRI, false); AI.isValid(); ++AI) {
 667           unsigned AliasReg = *AI;
 668           if (State->IsLive(AliasReg) ||
 669               (KillIndices[Reg] > DefIndices[AliasReg])) {
 670             DEBUG(dbgs() << "(alias " << TRI->getName(AliasReg) << " live)");
 671             found = true;
 672             break;
 673           }
 674         }
 675         if (found)
 676           goto next_super_reg;
 677       }
 678
 679       // We cannot rename 'Reg' to 'NewReg' if one of the uses of 'Reg' also
 680       // defines 'NewReg' via an early-clobber operand.
 681       for (const auto &Q : make_range(RegRefs.equal_range(Reg))) {
 682         MachineInstr *UseMI = Q.second.Operand->getParent();
 683         int Idx = UseMI->findRegisterDefOperandIdx(NewReg, false, true, TRI);
 684         if (Idx == -1)
 685           continue;
 686
 687         if (UseMI->getOperand(Idx).isEarlyClobber()) {
 688           DEBUG(dbgs() << "(ec)");
 689           goto next_super_reg;
 690         }
 691       }
 692
 693       // Record that 'Reg' can be renamed to 'NewReg'.
 694       RenameMap.insert(std::pair<unsigned, unsigned>(Reg, NewReg));
 695     }
 696
 697     // If we fall-out here, then every register in the group can be
 698     // renamed, as recorded in RenameMap.
 699     RenameOrder.erase(SuperRC);
 700     RenameOrder.insert(RenameOrderType::value_type(SuperRC, R));
 701     DEBUG(dbgs() << "]\n");
 702     return true;
 703
 704   next_super_reg:
 705     DEBUG(dbgs() << ']');
 706   } while (R != EndR);
 707
 708   DEBUG(dbgs() << '\n');
 709
 710   // No registers are free and available!
 711   return false;
 712 }
 713
 714 /// BreakAntiDependencies - Identifiy anti-dependencies within the
 715 /// ScheduleDAG and break them by renaming registers.
 716 ///
 717 unsigned AggressiveAntiDepBreaker::BreakAntiDependencies(
 718                               const std::vector<SUnit>& SUnits,
 719                               MachineBasicBlock::iterator Begin,
 720                               MachineBasicBlock::iterator End,
 721                               unsigned InsertPosIndex,
 722                               DbgValueVector &DbgValues) {
 723
 724   std::vector<unsigned> &KillIndices = State->GetKillIndices();
 725   std::vector<unsigned> &DefIndices = State->GetDefIndices();
 726   std::multimap<unsigned, AggressiveAntiDepState::RegisterReference>&
 727     RegRefs = State->GetRegRefs();
 728
 729   // The code below assumes that there is at least one instruction,
 730   // so just duck out immediately if the block is empty.
 731   if (SUnits.empty()) return 0;
 732
 733   // For each regclass the next register to use for renaming.
 734   RenameOrderType RenameOrder;
 735
 736   // ...need a map from MI to SUnit.
 737   std::map<MachineInstr *, const SUnit *> MISUnitMap;
 738   for (unsigned i = 0, e = SUnits.size(); i != e; ++i) {
 739     const SUnit *SU = &SUnits[i];
 740     MISUnitMap.insert(std::pair<MachineInstr *, const SUnit *>(SU->getInstr(),
 741                                                                SU));
 742   }
 743
 744   // Track progress along the critical path through the SUnit graph as
 745   // we walk the instructions. This is needed for regclasses that only
 746   // break critical-path anti-dependencies.
 747   const SUnit *CriticalPathSU = nullptr;
 748   MachineInstr *CriticalPathMI = nullptr;
 749   if (CriticalPathSet.any()) {
 750     for (unsigned i = 0, e = SUnits.size(); i != e; ++i) {
 751       const SUnit *SU = &SUnits[i];
 752       if (!CriticalPathSU ||
 753           ((SU->getDepth() + SU->Latency) >
 754            (CriticalPathSU->getDepth() + CriticalPathSU->Latency))) {
 755         CriticalPathSU = SU;
 756       }
 757     }
 758
 759     CriticalPathMI = CriticalPathSU->getInstr();
 760   }
 761
 762 #ifndef NDEBUG
 763   DEBUG(dbgs() << "\n===== Aggressive anti-dependency breaking\n");
 764   DEBUG(dbgs() << "Available regs:");
 765   for (unsigned Reg = 0; Reg < TRI->getNumRegs(); ++Reg) {
 766     if (!State->IsLive(Reg))
 767       DEBUG(dbgs() << " " << TRI->getName(Reg));
 768   }
 769   DEBUG(dbgs() << '\n');
 770 #endif
 771
 772   // Attempt to break anti-dependence edges. Walk the instructions
 773   // from the bottom up, tracking information about liveness as we go
 774   // to help determine which registers are available.
 775   unsigned Broken = 0;
 776   unsigned Count = InsertPosIndex - 1;
 777   for (MachineBasicBlock::iterator I = End, E = Begin;
 778        I != E; --Count) {
 779     MachineInstr *MI = --I;
 780
 781     if (MI->isDebugValue())
 782       continue;
 783
 784     DEBUG(dbgs() << "Anti: ");
 785     DEBUG(MI->dump());
 786
 787     std::set<unsigned> PassthruRegs;
 788     GetPassthruRegs(MI, PassthruRegs);
 789
 790     // Process the defs in MI...
 791     PrescanInstruction(MI, Count, PassthruRegs);
 792
 793     // The dependence edges that represent anti- and output-
 794     // dependencies that are candidates for breaking.
 795     std::vector<const SDep *> Edges;
 796     const SUnit *PathSU = MISUnitMap[MI];
 797     AntiDepEdges(PathSU, Edges);
 798
 799     // If MI is not on the critical path, then we don't rename
 800     // registers in the CriticalPathSet.
 801     BitVector *ExcludeRegs = nullptr;
 802     if (MI == CriticalPathMI) {
 803       CriticalPathSU = CriticalPathStep(CriticalPathSU);
 804       CriticalPathMI = (CriticalPathSU) ? CriticalPathSU->getInstr() : nullptr;
 805     } else if (CriticalPathSet.any()) {
 806       ExcludeRegs = &CriticalPathSet;
 807     }
 808
 809     // Ignore KILL instructions (they form a group in ScanInstruction
 810     // but don't cause any anti-dependence breaking themselves)
 811     if (!MI->isKill()) {
 812       // Attempt to break each anti-dependency...
 813       for (unsigned i = 0, e = Edges.size(); i != e; ++i) {
 814         const SDep *Edge = Edges[i];
 815         SUnit *NextSU = Edge->getSUnit();
 816
 817         if ((Edge->getKind() != SDep::Anti) &&
 818             (Edge->getKind() != SDep::Output)) continue;
 819
 820         unsigned AntiDepReg = Edge->getReg();
 821         DEBUG(dbgs() << "\tAntidep reg: " << TRI->getName(AntiDepReg));
 822         assert(AntiDepReg != 0 && "Anti-dependence on reg0?");
 823
 824         if (!MRI.isAllocatable(AntiDepReg)) {
 825           // Don't break anti-dependencies on non-allocatable registers.
 826           DEBUG(dbgs() << " (non-allocatable)\n");
 827           continue;
 828         } else if (ExcludeRegs && ExcludeRegs->test(AntiDepReg)) {
 829           // Don't break anti-dependencies for critical path registers
 830           // if not on the critical path
 831           DEBUG(dbgs() << " (not critical-path)\n");
 832           continue;
 833         } else if (PassthruRegs.count(AntiDepReg) != 0) {
 834           // If the anti-dep register liveness "passes-thru", then
 835           // don't try to change it. It will be changed along with
 836           // the use if required to break an earlier antidep.
 837           DEBUG(dbgs() << " (passthru)\n");
 838           continue;
 839         } else {
 840           // No anti-dep breaking for implicit deps
 841           MachineOperand *AntiDepOp = MI->findRegisterDefOperand(AntiDepReg);
 842           assert(AntiDepOp && "Can't find index for defined register operand");
 843           if (!AntiDepOp || AntiDepOp->isImplicit()) {
 844             DEBUG(dbgs() << " (implicit)\n");
 845             continue;
 846           }
 847
 848           // If the SUnit has other dependencies on the SUnit that
 849           // it anti-depends on, don't bother breaking the
 850           // anti-dependency since those edges would prevent such
 851           // units from being scheduled past each other
 852           // regardless.
 853           //
 854           // Also, if there are dependencies on other SUnits with the
 855           // same register as the anti-dependency, don't attempt to
 856           // break it.
 857           for (SUnit::const_pred_iterator P = PathSU->Preds.begin(),
 858                  PE = PathSU->Preds.end(); P != PE; ++P) {
 859             if (P->getSUnit() == NextSU ?
 860                 (P->getKind() != SDep::Anti || P->getReg() != AntiDepReg) :
 861                 (P->getKind() == SDep::Data && P->getReg() == AntiDepReg)) {
 862               AntiDepReg = 0;
 863               break;
 864             }
 865           }
 866           for (SUnit::const_pred_iterator P = PathSU->Preds.begin(),
 867                  PE = PathSU->Preds.end(); P != PE; ++P) {
 868             if ((P->getSUnit() == NextSU) && (P->getKind() != SDep::Anti) &&
 869                 (P->getKind() != SDep::Output)) {
 870               DEBUG(dbgs() << " (real dependency)\n");
 871               AntiDepReg = 0;
 872               break;
 873             } else if ((P->getSUnit() != NextSU) &&
 874                        (P->getKind() == SDep::Data) &&
 875                        (P->getReg() == AntiDepReg)) {
 876               DEBUG(dbgs() << " (other dependency)\n");
 877               AntiDepReg = 0;
 878               break;
 879             }
 880           }
 881
 882           if (AntiDepReg == 0) continue;
 883         }
 884
 885         assert(AntiDepReg != 0);
 886         if (AntiDepReg == 0) continue;
 887
 888         // Determine AntiDepReg's register group.
 889         const unsigned GroupIndex = State->GetGroup(AntiDepReg);
 890         if (GroupIndex == 0) {
 891           DEBUG(dbgs() << " (zero group)\n");
 892           continue;
 893         }
 894
 895         DEBUG(dbgs() << '\n');
 896
 897         // Look for a suitable register to use to break the anti-dependence.
 898         std::map<unsigned, unsigned> RenameMap;
 899         if (FindSuitableFreeRegisters(GroupIndex, RenameOrder, RenameMap)) {
 900           DEBUG(dbgs() << "\tBreaking anti-dependence edge on "
 901                 << TRI->getName(AntiDepReg) << ":");
 902
 903           // Handle each group register...
 904           for (std::map<unsigned, unsigned>::iterator
 905                  S = RenameMap.begin(), E = RenameMap.end(); S != E; ++S) {
 906             unsigned CurrReg = S->first;
 907             unsigned NewReg = S->second;
 908
 909             DEBUG(dbgs() << " " << TRI->getName(CurrReg) << "->" <<
 910                   TRI->getName(NewReg) << "(" <<
 911                   RegRefs.count(CurrReg) << " refs)");
 912
 913             // Update the references to the old register CurrReg to
 914             // refer to the new register NewReg.
 915             for (const auto &Q : make_range(RegRefs.equal_range(CurrReg))) {
 916               Q.second.Operand->setReg(NewReg);
 917               // If the SU for the instruction being updated has debug
 918               // information related to the anti-dependency register, make
 919               // sure to update that as well.
 920               const SUnit *SU = MISUnitMap[Q.second.Operand->getParent()];
 921               if (!SU) continue;
 922               for (DbgValueVector::iterator DVI = DbgValues.begin(),
 923                      DVE = DbgValues.end(); DVI != DVE; ++DVI)
 924                 if (DVI->second == Q.second.Operand->getParent())
 925                   UpdateDbgValue(DVI->first, AntiDepReg, NewReg);
 926             }
 927
 928             // We just went back in time and modified history; the
 929             // liveness information for CurrReg is now inconsistent. Set
 930             // the state as if it were dead.
 931             State->UnionGroups(NewReg, 0);
 932             RegRefs.erase(NewReg);
 933             DefIndices[NewReg] = DefIndices[CurrReg];
 934             KillIndices[NewReg] = KillIndices[CurrReg];
 935
 936             State->UnionGroups(CurrReg, 0);
 937             RegRefs.erase(CurrReg);
 938             DefIndices[CurrReg] = KillIndices[CurrReg];
 939             KillIndices[CurrReg] = ~0u;
 940             assert(((KillIndices[CurrReg] == ~0u) !=
 941                     (DefIndices[CurrReg] == ~0u)) &&
 942                    "Kill and Def maps aren't consistent for AntiDepReg!");
 943           }
 944
 945           ++Broken;
 946           DEBUG(dbgs() << '\n');
 947         }
 948       }
 949     }
 950
 951     ScanInstruction(MI, Count);
 952   }
 953
 954   return Broken;
 955 }