include/llvm/Target/TargetSchedule.td

   1 //===- TargetSchedule.td - Target Independent Scheduling ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the target-independent scheduling interfaces which should
  11 // be implemented by each target which is using TableGen based scheduling.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 //===----------------------------------------------------------------------===//
  16 // Processor functional unit - These values represent the function units
  17 // available across all chip sets for the target.  Eg., IntUnit, FPUnit, ...
  18 // These may be independent values for each chip set or may be shared across
  19 // all chip sets of the target.  Each functional unit is treated as a resource
  20 // during scheduling and has an affect instruction order based on availability
  21 // during a time interval.
  22 //
  23 class FuncUnit;
  24
  25 class ReservationKind<bits<1> val> {
  26   bits<1> Value = val;
  27 }
  28
  29 def Required : ReservationKind<0>;
  30 def Reserved : ReservationKind<1>;
  31
  32 //===----------------------------------------------------------------------===//
  33 // Instruction stage - These values represent a non-pipelined step in
  34 // the execution of an instruction.  Cycles represents the number of
  35 // discrete time slots needed to complete the stage.  Units represent
  36 // the choice of functional units that can be used to complete the
  37 // stage.  Eg. IntUnit1, IntUnit2. NextCycles indicates how many
  38 // cycles should elapse from the start of this stage to the start of
  39 // the next stage in the itinerary.  For example:
  40 //
  41 // A stage is specified in one of two ways:
  42 //
  43 //   InstrStage<1, [FU_x, FU_y]>     - TimeInc defaults to Cycles
  44 //   InstrStage<1, [FU_x, FU_y], 0>  - TimeInc explicit
  45 //
  46 class InstrStage<int cycles, list<FuncUnit> units,
  47                  int timeinc = -1, ReservationKind kind = Required> {
  48   int Cycles          = cycles;       // length of stage in machine cycles
  49   list<FuncUnit> Units = units;       // choice of functional units
  50   int TimeInc         = timeinc;      // cycles till start of next stage
  51   int Kind            = kind.Value;   // kind of FU reservation
  52 }
  53
  54 //===----------------------------------------------------------------------===//
  55 // Instruction itinerary - An itinerary represents a sequential series of steps
  56 // required to complete an instruction.  Itineraries are represented as lists of
  57 // instruction stages.
  58 //
  59
  60 //===----------------------------------------------------------------------===//
  61 // Instruction itinerary classes - These values represent 'named' instruction
  62 // itinerary.  Using named itineraries simplifies managing groups of
  63 // instructions across chip sets.  An instruction uses the same itinerary class
  64 // across all chip sets.  Thus a new chip set can be added without modifying
  65 // instruction information.
  66 //
  67 class InstrItinClass;
  68 def NoItinerary : InstrItinClass;
  69
  70 //===----------------------------------------------------------------------===//
  71 // Instruction itinerary data - These values provide a runtime map of an
  72 // instruction itinerary class (name) to its itinerary data.
  73 //
  74 class InstrItinData<InstrItinClass Class, list<InstrStage> stages,
  75                     list<int> operandcycles = []> {
  76   InstrItinClass TheClass = Class;
  77   list<InstrStage> Stages = stages;
  78   list<int> OperandCycles = operandcycles;
  79 }
  80
  81 //===----------------------------------------------------------------------===//
  82 // Processor itineraries - These values represent the set of all itinerary
  83 // classes for a given chip set.
  84 //
  85 class ProcessorItineraries<list<InstrItinData> iid> {
  86   list<InstrItinData> IID = iid;
  87 }
  88
  89 // NoItineraries - A marker that can be used by processors without schedule
  90 // info.
  91 def NoItineraries : ProcessorItineraries<[]>;
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