include/llvm/Target/TargetInstrInfo.h

   1 //===-- llvm/Target/TargetInstrInfo.h - Instruction Info --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the target machine instruction set to the code generator.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef LLVM_TARGET_TARGETINSTRINFO_H
  15 #define LLVM_TARGET_TARGETINSTRINFO_H
  16
  17 #include "llvm/Target/TargetInstrDesc.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19
  20 namespace llvm {
  21
  22 class MCAsmInfo;
  23 class TargetRegisterClass;
  24 class TargetRegisterInfo;
  25 class LiveVariables;
  26 class CalleeSavedInfo;
  27 class SDNode;
  28 class SelectionDAG;
  29 class MachineMemOperand;
  30
  31 template<class T> class SmallVectorImpl;
  32
  33
  34 //---------------------------------------------------------------------------
  35 ///
  36 /// TargetInstrInfo - Interface to description of machine instruction set
  37 ///
  38 class TargetInstrInfo {
  39   const TargetInstrDesc *Descriptors; // Raw array to allow static init'n
  40   unsigned NumOpcodes;                // Number of entries in the desc array
  41
  42   TargetInstrInfo(const TargetInstrInfo &);  // DO NOT IMPLEMENT
  43   void operator=(const TargetInstrInfo &);   // DO NOT IMPLEMENT
  44 public:
  45   TargetInstrInfo(const TargetInstrDesc *desc, unsigned NumOpcodes);
  46   virtual ~TargetInstrInfo();
  47
  48   // Invariant opcodes: All instruction sets have these as their low opcodes.
  49   enum {
  50     PHI = 0,
  51     INLINEASM = 1,
  52     DBG_LABEL = 2,
  53     EH_LABEL = 3,
  54     GC_LABEL = 4,
  55
  56     /// KILL - This instruction is a noop that is used only to adjust the liveness
  57     /// of registers. This can be useful when dealing with sub-registers.
  58     KILL = 5,
  59
  60     /// EXTRACT_SUBREG - This instruction takes two operands: a register
  61     /// that has subregisters, and a subregister index. It returns the
  62     /// extracted subregister value. This is commonly used to implement
  63     /// truncation operations on target architectures which support it.
  64     EXTRACT_SUBREG = 6,
  65
  66     /// INSERT_SUBREG - This instruction takes three operands: a register
  67     /// that has subregisters, a register providing an insert value, and a
  68     /// subregister index. It returns the value of the first register with
  69     /// the value of the second register inserted. The first register is
  70     /// often defined by an IMPLICIT_DEF, as is commonly used to implement
  71     /// anyext operations on target architectures which support it.
  72     INSERT_SUBREG = 7,
  73
  74     /// IMPLICIT_DEF - This is the MachineInstr-level equivalent of undef.
  75     IMPLICIT_DEF = 8,
  76
  77     /// SUBREG_TO_REG - This instruction is similar to INSERT_SUBREG except
  78     /// that the first operand is an immediate integer constant. This constant
  79     /// is often zero, as is commonly used to implement zext operations on
  80     /// target architectures which support it, such as with x86-64 (with
  81     /// zext from i32 to i64 via implicit zero-extension).
  82     SUBREG_TO_REG = 9,
  83
  84     /// COPY_TO_REGCLASS - This instruction is a placeholder for a plain
  85     /// register-to-register copy into a specific register class. This is only
  86     /// used between instruction selection and MachineInstr creation, before
  87     /// virtual registers have been created for all the instructions, and it's
  88     /// only needed in cases where the register classes implied by the
  89     /// instructions are insufficient. The actual MachineInstrs to perform
  90     /// the copy are emitted with the TargetInstrInfo::copyRegToReg hook.
  91     COPY_TO_REGCLASS = 10,
  92
  93     // DEBUG_VALUE - a mapping of the llvm.dbg.value intrinsic
  94     DEBUG_VALUE = 11
  95   };
  96
  97   unsigned getNumOpcodes() const { return NumOpcodes; }
  98
  99   /// get - Return the machine instruction descriptor that corresponds to the
 100   /// specified instruction opcode.
 101   ///
 102   const TargetInstrDesc &get(unsigned Opcode) const {
 103     assert(Opcode < NumOpcodes && "Invalid opcode!");
 104     return Descriptors[Opcode];
 105   }
 106
 107   /// isTriviallyReMaterializable - Return true if the instruction is trivially
 108   /// rematerializable, meaning it has no side effects and requires no operands
 109   /// that aren't always available.
 110   bool isTriviallyReMaterializable(const MachineInstr *MI,
 111                                    AliasAnalysis *AA = 0) const {
 112     return MI->getOpcode() == IMPLICIT_DEF ||
 113            (MI->getDesc().isRematerializable() &&
 114             (isReallyTriviallyReMaterializable(MI, AA) ||
 115              isReallyTriviallyReMaterializableGeneric(MI, AA)));
 116   }
 117
 118 protected:
 119   /// isReallyTriviallyReMaterializable - For instructions with opcodes for
 120   /// which the M_REMATERIALIZABLE flag is set, this hook lets the target
 121   /// specify whether the instruction is actually trivially rematerializable,
 122   /// taking into consideration its operands. This predicate must return false
 123   /// if the instruction has any side effects other than producing a value, or
 124   /// if it requres any address registers that are not always available.
 125   virtual bool isReallyTriviallyReMaterializable(const MachineInstr *MI,
 126                                                  AliasAnalysis *AA) const {
 127     return false;
 128   }
 129
 130 private:
 131   /// isReallyTriviallyReMaterializableGeneric - For instructions with opcodes
 132   /// for which the M_REMATERIALIZABLE flag is set and the target hook
 133   /// isReallyTriviallyReMaterializable returns false, this function does
 134   /// target-independent tests to determine if the instruction is really
 135   /// trivially rematerializable.
 136   bool isReallyTriviallyReMaterializableGeneric(const MachineInstr *MI,
 137                                                 AliasAnalysis *AA) const;
 138
 139 public:
 140   /// isMoveInstr - Return true if the instruction is a register to register
 141   /// move and return the source and dest operands and their sub-register
 142   /// indices by reference.
 143   virtual bool isMoveInstr(const MachineInstr& MI,
 144                            unsigned& SrcReg, unsigned& DstReg,
 145                            unsigned& SrcSubIdx, unsigned& DstSubIdx) const {
 146     return false;
 147   }
 148
 149   /// isIdentityCopy - Return true if the instruction is a copy (or
 150   /// extract_subreg, insert_subreg, subreg_to_reg) where the source and
 151   /// destination registers are the same.
 152   bool isIdentityCopy(const MachineInstr &MI) const {
 153     unsigned SrcReg, DstReg, SrcSubIdx, DstSubIdx;
 154     if (isMoveInstr(MI, SrcReg, DstReg, SrcSubIdx, DstSubIdx) &&
 155         SrcReg == DstReg)
 156       return true;
 157
 158     if (MI.getOpcode() == TargetInstrInfo::EXTRACT_SUBREG &&
 159         MI.getOperand(0).getReg() == MI.getOperand(1).getReg())
 160     return true;
 161
 162     if ((MI.getOpcode() == TargetInstrInfo::INSERT_SUBREG ||
 163          MI.getOpcode() == TargetInstrInfo::SUBREG_TO_REG) &&
 164         MI.getOperand(0).getReg() == MI.getOperand(2).getReg())
 165       return true;
 166     return false;
 167   }
 168
 169   /// isLoadFromStackSlot - If the specified machine instruction is a direct
 170   /// load from a stack slot, return the virtual or physical register number of
 171   /// the destination along with the FrameIndex of the loaded stack slot.  If
 172   /// not, return 0.  This predicate must return 0 if the instruction has
 173   /// any side effects other than loading from the stack slot.
 174   virtual unsigned isLoadFromStackSlot(const MachineInstr *MI,
 175                                        int &FrameIndex) const {
 176     return 0;
 177   }
 178
 179   /// isLoadFromStackSlotPostFE - Check for post-frame ptr elimination
 180   /// stack locations as well.  This uses a heuristic so it isn't
 181   /// reliable for correctness.
 182   virtual unsigned isLoadFromStackSlotPostFE(const MachineInstr *MI,
 183                                              int &FrameIndex) const {
 184     return 0;
 185   }
 186
 187   /// hasLoadFromStackSlot - If the specified machine instruction has
 188   /// a load from a stack slot, return true along with the FrameIndex
 189   /// of the loaded stack slot and the machine mem operand containing
 190   /// the reference.  If not, return false.  Unlike
 191   /// isLoadFromStackSlot, this returns true for any instructions that
 192   /// loads from the stack.  This is just a hint, as some cases may be
 193   /// missed.
 194   virtual bool hasLoadFromStackSlot(const MachineInstr *MI,
 195                                     const MachineMemOperand *&MMO,
 196                                     int &FrameIndex) const {
 197     return 0;
 198   }
 199
 200   /// isStoreToStackSlot - If the specified machine instruction is a direct
 201   /// store to a stack slot, return the virtual or physical register number of
 202   /// the source reg along with the FrameIndex of the loaded stack slot.  If
 203   /// not, return 0.  This predicate must return 0 if the instruction has
 204   /// any side effects other than storing to the stack slot.
 205   virtual unsigned isStoreToStackSlot(const MachineInstr *MI,
 206                                       int &FrameIndex) const {
 207     return 0;
 208   }
 209
 210   /// isStoreToStackSlotPostFE - Check for post-frame ptr elimination
 211   /// stack locations as well.  This uses a heuristic so it isn't
 212   /// reliable for correctness.
 213   virtual unsigned isStoreToStackSlotPostFE(const MachineInstr *MI,
 214                                             int &FrameIndex) const {
 215     return 0;
 216   }
 217
 218   /// hasStoreToStackSlot - If the specified machine instruction has a
 219   /// store to a stack slot, return true along with the FrameIndex of
 220   /// the loaded stack slot and the machine mem operand containing the
 221   /// reference.  If not, return false.  Unlike isStoreToStackSlot,
 222   /// this returns true for any instructions that loads from the
 223   /// stack.  This is just a hint, as some cases may be missed.
 224   virtual bool hasStoreToStackSlot(const MachineInstr *MI,
 225                                    const MachineMemOperand *&MMO,
 226                                    int &FrameIndex) const {
 227     return 0;
 228   }
 229
 230   /// reMaterialize - Re-issue the specified 'original' instruction at the
 231   /// specific location targeting a new destination register.
 232   virtual void reMaterialize(MachineBasicBlock &MBB,
 233                              MachineBasicBlock::iterator MI,
 234                              unsigned DestReg, unsigned SubIdx,
 235                              const MachineInstr *Orig,
 236                              const TargetRegisterInfo *TRI) const = 0;
 237
 238   /// duplicate - Create a duplicate of the Orig instruction in MF. This is like
 239   /// MachineFunction::CloneMachineInstr(), but the target may update operands
 240   /// that are required to be unique.
 241   ///
 242   /// The instruction must be duplicable as indicated by isNotDuplicable().
 243   virtual MachineInstr *duplicate(MachineInstr *Orig,
 244                                   MachineFunction &MF) const = 0;
 245
 246   /// convertToThreeAddress - This method must be implemented by targets that
 247   /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 248   /// may be able to convert a two-address instruction into one or more true
 249   /// three-address instructions on demand.  This allows the X86 target (for
 250   /// example) to convert ADD and SHL instructions into LEA instructions if they
 251   /// would require register copies due to two-addressness.
 252   ///
 253   /// This method returns a null pointer if the transformation cannot be
 254   /// performed, otherwise it returns the last new instruction.
 255   ///
 256   virtual MachineInstr *
 257   convertToThreeAddress(MachineFunction::iterator &MFI,
 258                    MachineBasicBlock::iterator &MBBI, LiveVariables *LV) const {
 259     return 0;
 260   }
 261
 262   /// commuteInstruction - If a target has any instructions that are commutable,
 263   /// but require converting to a different instruction or making non-trivial
 264   /// changes to commute them, this method can overloaded to do this.  The
 265   /// default implementation of this method simply swaps the first two operands
 266   /// of MI and returns it.
 267   ///
 268   /// If a target wants to make more aggressive changes, they can construct and
 269   /// return a new machine instruction.  If an instruction cannot commute, it
 270   /// can also return null.
 271   ///
 272   /// If NewMI is true, then a new machine instruction must be created.
 273   ///
 274   virtual MachineInstr *commuteInstruction(MachineInstr *MI,
 275                                            bool NewMI = false) const = 0;
 276
 277   /// findCommutedOpIndices - If specified MI is commutable, return the two
 278   /// operand indices that would swap value. Return true if the instruction
 279   /// is not in a form which this routine understands.
 280   virtual bool findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
 281                                      unsigned &SrcOpIdx2) const = 0;
 282
 283   /// isIdentical - Return true if two instructions are identical. This differs
 284   /// from MachineInstr::isIdenticalTo() in that it does not require the
 285   /// virtual destination registers to be the same. This is used by MachineLICM
 286   /// and other MI passes to perform CSE.
 287   virtual bool isIdentical(const MachineInstr *MI,
 288                            const MachineInstr *Other,
 289                            const MachineRegisterInfo *MRI) const = 0;
 290
 291   /// AnalyzeBranch - Analyze the branching code at the end of MBB, returning
 292   /// true if it cannot be understood (e.g. it's a switch dispatch or isn't
 293   /// implemented for a target).  Upon success, this returns false and returns
 294   /// with the following information in various cases:
 295   ///
 296   /// 1. If this block ends with no branches (it just falls through to its succ)
 297   ///    just return false, leaving TBB/FBB null.
 298   /// 2. If this block ends with only an unconditional branch, it sets TBB to be
 299   ///    the destination block.
 300   /// 3. If this block ends with a conditional branch and it falls through to a
 301   ///    successor block, it sets TBB to be the branch destination block and a
 302   ///    list of operands that evaluate the condition. These operands can be
 303   ///    passed to other TargetInstrInfo methods to create new branches.
 304   /// 4. If this block ends with a conditional branch followed by an
 305   ///    unconditional branch, it returns the 'true' destination in TBB, the
 306   ///    'false' destination in FBB, and a list of operands that evaluate the
 307   ///    condition.  These operands can be passed to other TargetInstrInfo
 308   ///    methods to create new branches.
 309   ///
 310   /// Note that RemoveBranch and InsertBranch must be implemented to support
 311   /// cases where this method returns success.
 312   ///
 313   /// If AllowModify is true, then this routine is allowed to modify the basic
 314   /// block (e.g. delete instructions after the unconditional branch).
 315   ///
 316   virtual bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
 317                              MachineBasicBlock *&FBB,
 318                              SmallVectorImpl<MachineOperand> &Cond,
 319                              bool AllowModify = false) const {
 320     return true;
 321   }
 322
 323   /// RemoveBranch - Remove the branching code at the end of the specific MBB.
 324   /// This is only invoked in cases where AnalyzeBranch returns success. It
 325   /// returns the number of instructions that were removed.
 326   virtual unsigned RemoveBranch(MachineBasicBlock &MBB) const {
 327     assert(0 && "Target didn't implement TargetInstrInfo::RemoveBranch!");
 328     return 0;
 329   }
 330
 331   /// InsertBranch - Insert branch code into the end of the specified
 332   /// MachineBasicBlock.  The operands to this method are the same as those
 333   /// returned by AnalyzeBranch.  This is only invoked in cases where
 334   /// AnalyzeBranch returns success. It returns the number of instructions
 335   /// inserted.
 336   ///
 337   /// It is also invoked by tail merging to add unconditional branches in
 338   /// cases where AnalyzeBranch doesn't apply because there was no original
 339   /// branch to analyze.  At least this much must be implemented, else tail
 340   /// merging needs to be disabled.
 341   virtual unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 342                             MachineBasicBlock *FBB,
 343                             const SmallVectorImpl<MachineOperand> &Cond) const {
 344     assert(0 && "Target didn't implement TargetInstrInfo::InsertBranch!");
 345     return 0;
 346   }
 347
 348   /// copyRegToReg - Emit instructions to copy between a pair of registers. It
 349   /// returns false if the target does not how to copy between the specified
 350   /// registers.
 351   virtual bool copyRegToReg(MachineBasicBlock &MBB,
 352                             MachineBasicBlock::iterator MI,
 353                             unsigned DestReg, unsigned SrcReg,
 354                             const TargetRegisterClass *DestRC,
 355                             const TargetRegisterClass *SrcRC) const {
 356     assert(0 && "Target didn't implement TargetInstrInfo::copyRegToReg!");
 357     return false;
 358   }
 359
 360   /// storeRegToStackSlot - Store the specified register of the given register
 361   /// class to the specified stack frame index. The store instruction is to be
 362   /// added to the given machine basic block before the specified machine
 363   /// instruction. If isKill is true, the register operand is the last use and
 364   /// must be marked kill.
 365   virtual void storeRegToStackSlot(MachineBasicBlock &MBB,
 366                                    MachineBasicBlock::iterator MI,
 367                                    unsigned SrcReg, bool isKill, int FrameIndex,
 368                                    const TargetRegisterClass *RC) const {
 369     assert(0 && "Target didn't implement TargetInstrInfo::storeRegToStackSlot!");
 370   }
 371
 372   /// loadRegFromStackSlot - Load the specified register of the given register
 373   /// class from the specified stack frame index. The load instruction is to be
 374   /// added to the given machine basic block before the specified machine
 375   /// instruction.
 376   virtual void loadRegFromStackSlot(MachineBasicBlock &MBB,
 377                                     MachineBasicBlock::iterator MI,
 378                                     unsigned DestReg, int FrameIndex,
 379                                     const TargetRegisterClass *RC) const {
 380     assert(0 && "Target didn't implement TargetInstrInfo::loadRegFromStackSlot!");
 381   }
 382
 383   /// spillCalleeSavedRegisters - Issues instruction(s) to spill all callee
 384   /// saved registers and returns true if it isn't possible / profitable to do
 385   /// so by issuing a series of store instructions via
 386   /// storeRegToStackSlot(). Returns false otherwise.
 387   virtual bool spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 388                                          MachineBasicBlock::iterator MI,
 389                                 const std::vector<CalleeSavedInfo> &CSI) const {
 390     return false;
 391   }
 392
 393   /// restoreCalleeSavedRegisters - Issues instruction(s) to restore all callee
 394   /// saved registers and returns true if it isn't possible / profitable to do
 395   /// so by issuing a series of load instructions via loadRegToStackSlot().
 396   /// Returns false otherwise.
 397   virtual bool restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 398                                            MachineBasicBlock::iterator MI,
 399                                 const std::vector<CalleeSavedInfo> &CSI) const {
 400     return false;
 401   }
 402
 403   /// foldMemoryOperand - Attempt to fold a load or store of the specified stack
 404   /// slot into the specified machine instruction for the specified operand(s).
 405   /// If this is possible, a new instruction is returned with the specified
 406   /// operand folded, otherwise NULL is returned. The client is responsible for
 407   /// removing the old instruction and adding the new one in the instruction
 408   /// stream.
 409   MachineInstr* foldMemoryOperand(MachineFunction &MF,
 410                                   MachineInstr* MI,
 411                                   const SmallVectorImpl<unsigned> &Ops,
 412                                   int FrameIndex) const;
 413
 414   /// foldMemoryOperand - Same as the previous version except it allows folding
 415   /// of any load and store from / to any address, not just from a specific
 416   /// stack slot.
 417   MachineInstr* foldMemoryOperand(MachineFunction &MF,
 418                                   MachineInstr* MI,
 419                                   const SmallVectorImpl<unsigned> &Ops,
 420                                   MachineInstr* LoadMI) const;
 421
 422 protected:
 423   /// foldMemoryOperandImpl - Target-dependent implementation for
 424   /// foldMemoryOperand. Target-independent code in foldMemoryOperand will
 425   /// take care of adding a MachineMemOperand to the newly created instruction.
 426   virtual MachineInstr* foldMemoryOperandImpl(MachineFunction &MF,
 427                                           MachineInstr* MI,
 428                                           const SmallVectorImpl<unsigned> &Ops,
 429                                           int FrameIndex) const {
 430     return 0;
 431   }
 432
 433   /// foldMemoryOperandImpl - Target-dependent implementation for
 434   /// foldMemoryOperand. Target-independent code in foldMemoryOperand will
 435   /// take care of adding a MachineMemOperand to the newly created instruction.
 436   virtual MachineInstr* foldMemoryOperandImpl(MachineFunction &MF,
 437                                               MachineInstr* MI,
 438                                               const SmallVectorImpl<unsigned> &Ops,
 439                                               MachineInstr* LoadMI) const {
 440     return 0;
 441   }
 442
 443 public:
 444   /// canFoldMemoryOperand - Returns true for the specified load / store if
 445   /// folding is possible.
 446   virtual
 447   bool canFoldMemoryOperand(const MachineInstr *MI,
 448                             const SmallVectorImpl<unsigned> &Ops) const {
 449     return false;
 450   }
 451
 452   /// unfoldMemoryOperand - Separate a single instruction which folded a load or
 453   /// a store or a load and a store into two or more instruction. If this is
 454   /// possible, returns true as well as the new instructions by reference.
 455   virtual bool unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
 456                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
 457                                  SmallVectorImpl<MachineInstr*> &NewMIs) const{
 458     return false;
 459   }
 460
 461   virtual bool unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
 462                                    SmallVectorImpl<SDNode*> &NewNodes) const {
 463     return false;
 464   }
 465
 466   /// getOpcodeAfterMemoryUnfold - Returns the opcode of the would be new
 467   /// instruction after load / store are unfolded from an instruction of the
 468   /// specified opcode. It returns zero if the specified unfolding is not
 469   /// possible. If LoadRegIndex is non-null, it is filled in with the operand
 470   /// index of the operand which will hold the register holding the loaded
 471   /// value.
 472   virtual unsigned getOpcodeAfterMemoryUnfold(unsigned Opc,
 473                                       bool UnfoldLoad, bool UnfoldStore,
 474                                       unsigned *LoadRegIndex = 0) const {
 475     return 0;
 476   }
 477
 478   /// ReverseBranchCondition - Reverses the branch condition of the specified
 479   /// condition list, returning false on success and true if it cannot be
 480   /// reversed.
 481   virtual
 482   bool ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 483     return true;
 484   }
 485
 486   /// insertNoop - Insert a noop into the instruction stream at the specified
 487   /// point.
 488   virtual void insertNoop(MachineBasicBlock &MBB,
 489                           MachineBasicBlock::iterator MI) const;
 490
 491   /// isPredicated - Returns true if the instruction is already predicated.
 492   ///
 493   virtual bool isPredicated(const MachineInstr *MI) const {
 494     return false;
 495   }
 496
 497   /// isUnpredicatedTerminator - Returns true if the instruction is a
 498   /// terminator instruction that has not been predicated.
 499   virtual bool isUnpredicatedTerminator(const MachineInstr *MI) const;
 500
 501   /// PredicateInstruction - Convert the instruction into a predicated
 502   /// instruction. It returns true if the operation was successful.
 503   virtual
 504   bool PredicateInstruction(MachineInstr *MI,
 505                         const SmallVectorImpl<MachineOperand> &Pred) const = 0;
 506
 507   /// SubsumesPredicate - Returns true if the first specified predicate
 508   /// subsumes the second, e.g. GE subsumes GT.
 509   virtual
 510   bool SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 511                          const SmallVectorImpl<MachineOperand> &Pred2) const {
 512     return false;
 513   }
 514
 515   /// DefinesPredicate - If the specified instruction defines any predicate
 516   /// or condition code register(s) used for predication, returns true as well
 517   /// as the definition predicate(s) by reference.
 518   virtual bool DefinesPredicate(MachineInstr *MI,
 519                                 std::vector<MachineOperand> &Pred) const {
 520     return false;
 521   }
 522
 523   /// isPredicable - Return true if the specified instruction can be predicated.
 524   /// By default, this returns true for every instruction with a
 525   /// PredicateOperand.
 526   virtual bool isPredicable(MachineInstr *MI) const {
 527     return MI->getDesc().isPredicable();
 528   }
 529
 530   /// isSafeToMoveRegClassDefs - Return true if it's safe to move a machine
 531   /// instruction that defines the specified register class.
 532   virtual bool isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 533     return true;
 534   }
 535
 536   /// GetInstSize - Returns the size of the specified Instruction.
 537   ///
 538   virtual unsigned GetInstSizeInBytes(const MachineInstr *MI) const {
 539     assert(0 && "Target didn't implement TargetInstrInfo::GetInstSize!");
 540     return 0;
 541   }
 542
 543   /// GetFunctionSizeInBytes - Returns the size of the specified
 544   /// MachineFunction.
 545   ///
 546   virtual unsigned GetFunctionSizeInBytes(const MachineFunction &MF) const = 0;
 547
 548   /// Measure the specified inline asm to determine an approximation of its
 549   /// length.
 550   virtual unsigned getInlineAsmLength(const char *Str,
 551                                       const MCAsmInfo &MAI) const;
 552 };
 553
 554 /// TargetInstrInfoImpl - This is the default implementation of
 555 /// TargetInstrInfo, which just provides a couple of default implementations
 556 /// for various methods.  This separated out because it is implemented in
 557 /// libcodegen, not in libtarget.
 558 class TargetInstrInfoImpl : public TargetInstrInfo {
 559 protected:
 560   TargetInstrInfoImpl(const TargetInstrDesc *desc, unsigned NumOpcodes)
 561   : TargetInstrInfo(desc, NumOpcodes) {}
 562 public:
 563   virtual MachineInstr *commuteInstruction(MachineInstr *MI,
 564                                            bool NewMI = false) const;
 565   virtual bool findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
 566                                      unsigned &SrcOpIdx2) const;
 567   virtual bool PredicateInstruction(MachineInstr *MI,
 568                             const SmallVectorImpl<MachineOperand> &Pred) const;
 569   virtual void reMaterialize(MachineBasicBlock &MBB,
 570                              MachineBasicBlock::iterator MI,
 571                              unsigned DestReg, unsigned SubReg,
 572                              const MachineInstr *Orig,
 573                              const TargetRegisterInfo *TRI) const;
 574   virtual MachineInstr *duplicate(MachineInstr *Orig,
 575                                   MachineFunction &MF) const;
 576   virtual bool isIdentical(const MachineInstr *MI,
 577                            const MachineInstr *Other,
 578                            const MachineRegisterInfo *MRI) const;
 579
 580   virtual unsigned GetFunctionSizeInBytes(const MachineFunction &MF) const;
 581 };
 582
 583 } // End llvm namespace
 584
 585 #endif