include/llvm/Target/TargetInstrInfo.h

   1 //===-- llvm/Target/TargetInstrInfo.h - Instruction Info --------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the target machine instruction set to the code generator.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #ifndef LLVM_TARGET_TARGETINSTRINFO_H
  15 #define LLVM_TARGET_TARGETINSTRINFO_H
  16
  17 #include "llvm/Target/TargetInstrDesc.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19
  20 namespace llvm {
  21
  22 class CalleeSavedInfo;
  23 class InstrItineraryData;
  24 class LiveVariables;
  25 class MCAsmInfo;
  26 class MachineMemOperand;
  27 class MDNode;
  28 class MCInst;
  29 class SDNode;
  30 class ScheduleHazardRecognizer;
  31 class SelectionDAG;
  32 class TargetRegisterClass;
  33 class TargetRegisterInfo;
  34
  35 template<class T> class SmallVectorImpl;
  36
  37
  38 //---------------------------------------------------------------------------
  39 ///
  40 /// TargetInstrInfo - Interface to description of machine instruction set
  41 ///
  42 class TargetInstrInfo {
  43   const TargetInstrDesc *Descriptors; // Raw array to allow static init'n
  44   unsigned NumOpcodes;                // Number of entries in the desc array
  45
  46   TargetInstrInfo(const TargetInstrInfo &);  // DO NOT IMPLEMENT
  47   void operator=(const TargetInstrInfo &);   // DO NOT IMPLEMENT
  48 public:
  49   TargetInstrInfo(const TargetInstrDesc *desc, unsigned NumOpcodes);
  50   virtual ~TargetInstrInfo();
  51
  52   unsigned getNumOpcodes() const { return NumOpcodes; }
  53
  54   /// get - Return the machine instruction descriptor that corresponds to the
  55   /// specified instruction opcode.
  56   ///
  57   const TargetInstrDesc &get(unsigned Opcode) const {
  58     assert(Opcode < NumOpcodes && "Invalid opcode!");
  59     return Descriptors[Opcode];
  60   }
  61
  62   /// isTriviallyReMaterializable - Return true if the instruction is trivially
  63   /// rematerializable, meaning it has no side effects and requires no operands
  64   /// that aren't always available.
  65   bool isTriviallyReMaterializable(const MachineInstr *MI,
  66                                    AliasAnalysis *AA = 0) const {
  67     return MI->getOpcode() == TargetOpcode::IMPLICIT_DEF ||
  68            (MI->getDesc().isRematerializable() &&
  69             (isReallyTriviallyReMaterializable(MI, AA) ||
  70              isReallyTriviallyReMaterializableGeneric(MI, AA)));
  71   }
  72
  73 protected:
  74   /// isReallyTriviallyReMaterializable - For instructions with opcodes for
  75   /// which the M_REMATERIALIZABLE flag is set, this hook lets the target
  76   /// specify whether the instruction is actually trivially rematerializable,
  77   /// taking into consideration its operands. This predicate must return false
  78   /// if the instruction has any side effects other than producing a value, or
  79   /// if it requres any address registers that are not always available.
  80   virtual bool isReallyTriviallyReMaterializable(const MachineInstr *MI,
  81                                                  AliasAnalysis *AA) const {
  82     return false;
  83   }
  84
  85 private:
  86   /// isReallyTriviallyReMaterializableGeneric - For instructions with opcodes
  87   /// for which the M_REMATERIALIZABLE flag is set and the target hook
  88   /// isReallyTriviallyReMaterializable returns false, this function does
  89   /// target-independent tests to determine if the instruction is really
  90   /// trivially rematerializable.
  91   bool isReallyTriviallyReMaterializableGeneric(const MachineInstr *MI,
  92                                                 AliasAnalysis *AA) const;
  93
  94 public:
  95   /// isMoveInstr - Return true if the instruction is a register to register
  96   /// move and return the source and dest operands and their sub-register
  97   /// indices by reference.
  98   virtual bool isMoveInstr(const MachineInstr& MI,
  99                            unsigned& SrcReg, unsigned& DstReg,
 100                            unsigned& SrcSubIdx, unsigned& DstSubIdx) const {
 101     return false;
 102   }
 103
 104   /// isCoalescableExtInstr - Return true if the instruction is a "coalescable"
 105   /// extension instruction. That is, it's like a copy where it's legal for the
 106   /// source to overlap the destination. e.g. X86::MOVSX64rr32. If this returns
 107   /// true, then it's expected the pre-extension value is available as a subreg
 108   /// of the result register. This also returns the sub-register index in
 109   /// SubIdx.
 110   virtual bool isCoalescableExtInstr(const MachineInstr &MI,
 111                                      unsigned &SrcReg, unsigned &DstReg,
 112                                      unsigned &SubIdx) const {
 113     return false;
 114   }
 115
 116   /// isIdentityCopy - Return true if the instruction is a copy (or
 117   /// extract_subreg, insert_subreg, subreg_to_reg) where the source and
 118   /// destination registers are the same.
 119   bool isIdentityCopy(const MachineInstr &MI) const {
 120     unsigned SrcReg, DstReg, SrcSubIdx, DstSubIdx;
 121     if (isMoveInstr(MI, SrcReg, DstReg, SrcSubIdx, DstSubIdx) &&
 122         SrcReg == DstReg)
 123       return true;
 124
 125     if (MI.getOpcode() == TargetOpcode::EXTRACT_SUBREG &&
 126         MI.getOperand(0).getReg() == MI.getOperand(1).getReg())
 127     return true;
 128
 129     if ((MI.getOpcode() == TargetOpcode::INSERT_SUBREG ||
 130          MI.getOpcode() == TargetOpcode::SUBREG_TO_REG) &&
 131         MI.getOperand(0).getReg() == MI.getOperand(2).getReg())
 132       return true;
 133     return false;
 134   }
 135
 136   /// isLoadFromStackSlot - If the specified machine instruction is a direct
 137   /// load from a stack slot, return the virtual or physical register number of
 138   /// the destination along with the FrameIndex of the loaded stack slot.  If
 139   /// not, return 0.  This predicate must return 0 if the instruction has
 140   /// any side effects other than loading from the stack slot.
 141   virtual unsigned isLoadFromStackSlot(const MachineInstr *MI,
 142                                        int &FrameIndex) const {
 143     return 0;
 144   }
 145
 146   /// isLoadFromStackSlotPostFE - Check for post-frame ptr elimination
 147   /// stack locations as well.  This uses a heuristic so it isn't
 148   /// reliable for correctness.
 149   virtual unsigned isLoadFromStackSlotPostFE(const MachineInstr *MI,
 150                                              int &FrameIndex) const {
 151     return 0;
 152   }
 153
 154   /// hasLoadFromStackSlot - If the specified machine instruction has
 155   /// a load from a stack slot, return true along with the FrameIndex
 156   /// of the loaded stack slot and the machine mem operand containing
 157   /// the reference.  If not, return false.  Unlike
 158   /// isLoadFromStackSlot, this returns true for any instructions that
 159   /// loads from the stack.  This is just a hint, as some cases may be
 160   /// missed.
 161   virtual bool hasLoadFromStackSlot(const MachineInstr *MI,
 162                                     const MachineMemOperand *&MMO,
 163                                     int &FrameIndex) const {
 164     return 0;
 165   }
 166
 167   /// isStoreToStackSlot - If the specified machine instruction is a direct
 168   /// store to a stack slot, return the virtual or physical register number of
 169   /// the source reg along with the FrameIndex of the loaded stack slot.  If
 170   /// not, return 0.  This predicate must return 0 if the instruction has
 171   /// any side effects other than storing to the stack slot.
 172   virtual unsigned isStoreToStackSlot(const MachineInstr *MI,
 173                                       int &FrameIndex) const {
 174     return 0;
 175   }
 176
 177   /// isStoreToStackSlotPostFE - Check for post-frame ptr elimination
 178   /// stack locations as well.  This uses a heuristic so it isn't
 179   /// reliable for correctness.
 180   virtual unsigned isStoreToStackSlotPostFE(const MachineInstr *MI,
 181                                             int &FrameIndex) const {
 182     return 0;
 183   }
 184
 185   /// hasStoreToStackSlot - If the specified machine instruction has a
 186   /// store to a stack slot, return true along with the FrameIndex of
 187   /// the loaded stack slot and the machine mem operand containing the
 188   /// reference.  If not, return false.  Unlike isStoreToStackSlot,
 189   /// this returns true for any instructions that stores to the
 190   /// stack.  This is just a hint, as some cases may be missed.
 191   virtual bool hasStoreToStackSlot(const MachineInstr *MI,
 192                                    const MachineMemOperand *&MMO,
 193                                    int &FrameIndex) const {
 194     return 0;
 195   }
 196
 197   /// reMaterialize - Re-issue the specified 'original' instruction at the
 198   /// specific location targeting a new destination register.
 199   /// The register in Orig->getOperand(0).getReg() will be substituted by
 200   /// DestReg:SubIdx. Any existing subreg index is preserved or composed with
 201   /// SubIdx.
 202   virtual void reMaterialize(MachineBasicBlock &MBB,
 203                              MachineBasicBlock::iterator MI,
 204                              unsigned DestReg, unsigned SubIdx,
 205                              const MachineInstr *Orig,
 206                              const TargetRegisterInfo &TRI) const = 0;
 207
 208   /// scheduleTwoAddrSource - Schedule the copy / re-mat of the source of the
 209   /// two-addrss instruction inserted by two-address pass.
 210   virtual void scheduleTwoAddrSource(MachineInstr *SrcMI,
 211                                      MachineInstr *UseMI,
 212                                      const TargetRegisterInfo &TRI) const {
 213     // Do nothing.
 214   }
 215
 216   /// duplicate - Create a duplicate of the Orig instruction in MF. This is like
 217   /// MachineFunction::CloneMachineInstr(), but the target may update operands
 218   /// that are required to be unique.
 219   ///
 220   /// The instruction must be duplicable as indicated by isNotDuplicable().
 221   virtual MachineInstr *duplicate(MachineInstr *Orig,
 222                                   MachineFunction &MF) const = 0;
 223
 224   /// convertToThreeAddress - This method must be implemented by targets that
 225   /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 226   /// may be able to convert a two-address instruction into one or more true
 227   /// three-address instructions on demand.  This allows the X86 target (for
 228   /// example) to convert ADD and SHL instructions into LEA instructions if they
 229   /// would require register copies due to two-addressness.
 230   ///
 231   /// This method returns a null pointer if the transformation cannot be
 232   /// performed, otherwise it returns the last new instruction.
 233   ///
 234   virtual MachineInstr *
 235   convertToThreeAddress(MachineFunction::iterator &MFI,
 236                    MachineBasicBlock::iterator &MBBI, LiveVariables *LV) const {
 237     return 0;
 238   }
 239
 240   /// commuteInstruction - If a target has any instructions that are commutable,
 241   /// but require converting to a different instruction or making non-trivial
 242   /// changes to commute them, this method can overloaded to do this.  The
 243   /// default implementation of this method simply swaps the first two operands
 244   /// of MI and returns it.
 245   ///
 246   /// If a target wants to make more aggressive changes, they can construct and
 247   /// return a new machine instruction.  If an instruction cannot commute, it
 248   /// can also return null.
 249   ///
 250   /// If NewMI is true, then a new machine instruction must be created.
 251   ///
 252   virtual MachineInstr *commuteInstruction(MachineInstr *MI,
 253                                            bool NewMI = false) const = 0;
 254
 255   /// findCommutedOpIndices - If specified MI is commutable, return the two
 256   /// operand indices that would swap value. Return true if the instruction
 257   /// is not in a form which this routine understands.
 258   virtual bool findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
 259                                      unsigned &SrcOpIdx2) const = 0;
 260
 261   /// produceSameValue - Return true if two machine instructions would produce
 262   /// identical values. By default, this is only true when the two instructions
 263   /// are deemed identical except for defs.
 264   virtual bool produceSameValue(const MachineInstr *MI0,
 265                                 const MachineInstr *MI1) const = 0;
 266
 267   /// AnalyzeBranch - Analyze the branching code at the end of MBB, returning
 268   /// true if it cannot be understood (e.g. it's a switch dispatch or isn't
 269   /// implemented for a target).  Upon success, this returns false and returns
 270   /// with the following information in various cases:
 271   ///
 272   /// 1. If this block ends with no branches (it just falls through to its succ)
 273   ///    just return false, leaving TBB/FBB null.
 274   /// 2. If this block ends with only an unconditional branch, it sets TBB to be
 275   ///    the destination block.
 276   /// 3. If this block ends with a conditional branch and it falls through to a
 277   ///    successor block, it sets TBB to be the branch destination block and a
 278   ///    list of operands that evaluate the condition. These operands can be
 279   ///    passed to other TargetInstrInfo methods to create new branches.
 280   /// 4. If this block ends with a conditional branch followed by an
 281   ///    unconditional branch, it returns the 'true' destination in TBB, the
 282   ///    'false' destination in FBB, and a list of operands that evaluate the
 283   ///    condition.  These operands can be passed to other TargetInstrInfo
 284   ///    methods to create new branches.
 285   ///
 286   /// Note that RemoveBranch and InsertBranch must be implemented to support
 287   /// cases where this method returns success.
 288   ///
 289   /// If AllowModify is true, then this routine is allowed to modify the basic
 290   /// block (e.g. delete instructions after the unconditional branch).
 291   ///
 292   virtual bool AnalyzeBranch(MachineBasicBlock &MBB, MachineBasicBlock *&TBB,
 293                              MachineBasicBlock *&FBB,
 294                              SmallVectorImpl<MachineOperand> &Cond,
 295                              bool AllowModify = false) const {
 296     return true;
 297   }
 298
 299   /// RemoveBranch - Remove the branching code at the end of the specific MBB.
 300   /// This is only invoked in cases where AnalyzeBranch returns success. It
 301   /// returns the number of instructions that were removed.
 302   virtual unsigned RemoveBranch(MachineBasicBlock &MBB) const {
 303     assert(0 && "Target didn't implement TargetInstrInfo::RemoveBranch!");
 304     return 0;
 305   }
 306
 307   /// InsertBranch - Insert branch code into the end of the specified
 308   /// MachineBasicBlock.  The operands to this method are the same as those
 309   /// returned by AnalyzeBranch.  This is only invoked in cases where
 310   /// AnalyzeBranch returns success. It returns the number of instructions
 311   /// inserted.
 312   ///
 313   /// It is also invoked by tail merging to add unconditional branches in
 314   /// cases where AnalyzeBranch doesn't apply because there was no original
 315   /// branch to analyze.  At least this much must be implemented, else tail
 316   /// merging needs to be disabled.
 317   virtual unsigned InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 318                             MachineBasicBlock *FBB,
 319                             const SmallVectorImpl<MachineOperand> &Cond) const {
 320     assert(0 && "Target didn't implement TargetInstrInfo::InsertBranch!");
 321     return 0;
 322   }
 323
 324   /// copyRegToReg - Emit instructions to copy between a pair of registers. It
 325   /// returns false if the target does not how to copy between the specified
 326   /// registers.
 327   virtual bool copyRegToReg(MachineBasicBlock &MBB,
 328                             MachineBasicBlock::iterator MI,
 329                             unsigned DestReg, unsigned SrcReg,
 330                             const TargetRegisterClass *DestRC,
 331                             const TargetRegisterClass *SrcRC,
 332                             DebugLoc DL) const {
 333     assert(0 && "Target didn't implement TargetInstrInfo::copyRegToReg!");
 334     return false;
 335   }
 336
 337   /// storeRegToStackSlot - Store the specified register of the given register
 338   /// class to the specified stack frame index. The store instruction is to be
 339   /// added to the given machine basic block before the specified machine
 340   /// instruction. If isKill is true, the register operand is the last use and
 341   /// must be marked kill.
 342   virtual void storeRegToStackSlot(MachineBasicBlock &MBB,
 343                                    MachineBasicBlock::iterator MI,
 344                                    unsigned SrcReg, bool isKill, int FrameIndex,
 345                                    const TargetRegisterClass *RC,
 346                                    const TargetRegisterInfo *TRI) const {
 347     assert(0 && "Target didn't implement TargetInstrInfo::storeRegToStackSlot!");
 348   }
 349
 350   /// loadRegFromStackSlot - Load the specified register of the given register
 351   /// class from the specified stack frame index. The load instruction is to be
 352   /// added to the given machine basic block before the specified machine
 353   /// instruction.
 354   virtual void loadRegFromStackSlot(MachineBasicBlock &MBB,
 355                                     MachineBasicBlock::iterator MI,
 356                                     unsigned DestReg, int FrameIndex,
 357                                     const TargetRegisterClass *RC,
 358                                     const TargetRegisterInfo *TRI) const {
 359     assert(0 && "Target didn't implement TargetInstrInfo::loadRegFromStackSlot!");
 360   }
 361
 362   /// spillCalleeSavedRegisters - Issues instruction(s) to spill all callee
 363   /// saved registers and returns true if it isn't possible / profitable to do
 364   /// so by issuing a series of store instructions via
 365   /// storeRegToStackSlot(). Returns false otherwise.
 366   virtual bool spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 367                                          MachineBasicBlock::iterator MI,
 368                                          const std::vector<CalleeSavedInfo> &CSI,
 369                                          const TargetRegisterInfo *TRI) const {
 370     return false;
 371   }
 372
 373   /// restoreCalleeSavedRegisters - Issues instruction(s) to restore all callee
 374   /// saved registers and returns true if it isn't possible / profitable to do
 375   /// so by issuing a series of load instructions via loadRegToStackSlot().
 376   /// Returns false otherwise.
 377   virtual bool restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 378                                            MachineBasicBlock::iterator MI,
 379                                         const std::vector<CalleeSavedInfo> &CSI,
 380                                         const TargetRegisterInfo *TRI) const {
 381     return false;
 382   }
 383
 384   /// emitFrameIndexDebugValue - Emit a target-dependent form of
 385   /// DBG_VALUE encoding the address of a frame index.  Addresses would
 386   /// normally be lowered the same way as other addresses on the target,
 387   /// e.g. in load instructions.  For targets that do not support this
 388   /// the debug info is simply lost.
 389   /// If you add this for a target you should handle this DBG_VALUE in the
 390   /// target-specific AsmPrinter code as well; you will probably get invalid
 391   /// assembly output if you don't.
 392   virtual MachineInstr *emitFrameIndexDebugValue(MachineFunction &MF,
 393                                                  int FrameIx,
 394                                                  uint64_t Offset,
 395                                                  const MDNode *MDPtr,
 396                                                  DebugLoc dl) const {
 397     return 0;
 398   }
 399
 400   /// foldMemoryOperand - Attempt to fold a load or store of the specified stack
 401   /// slot into the specified machine instruction for the specified operand(s).
 402   /// If this is possible, a new instruction is returned with the specified
 403   /// operand folded, otherwise NULL is returned. The client is responsible for
 404   /// removing the old instruction and adding the new one in the instruction
 405   /// stream.
 406   MachineInstr* foldMemoryOperand(MachineFunction &MF,
 407                                   MachineInstr* MI,
 408                                   const SmallVectorImpl<unsigned> &Ops,
 409                                   int FrameIndex) const;
 410
 411   /// foldMemoryOperand - Same as the previous version except it allows folding
 412   /// of any load and store from / to any address, not just from a specific
 413   /// stack slot.
 414   MachineInstr* foldMemoryOperand(MachineFunction &MF,
 415                                   MachineInstr* MI,
 416                                   const SmallVectorImpl<unsigned> &Ops,
 417                                   MachineInstr* LoadMI) const;
 418
 419 protected:
 420   /// foldMemoryOperandImpl - Target-dependent implementation for
 421   /// foldMemoryOperand. Target-independent code in foldMemoryOperand will
 422   /// take care of adding a MachineMemOperand to the newly created instruction.
 423   virtual MachineInstr* foldMemoryOperandImpl(MachineFunction &MF,
 424                                           MachineInstr* MI,
 425                                           const SmallVectorImpl<unsigned> &Ops,
 426                                           int FrameIndex) const {
 427     return 0;
 428   }
 429
 430   /// foldMemoryOperandImpl - Target-dependent implementation for
 431   /// foldMemoryOperand. Target-independent code in foldMemoryOperand will
 432   /// take care of adding a MachineMemOperand to the newly created instruction.
 433   virtual MachineInstr* foldMemoryOperandImpl(MachineFunction &MF,
 434                                               MachineInstr* MI,
 435                                               const SmallVectorImpl<unsigned> &Ops,
 436                                               MachineInstr* LoadMI) const {
 437     return 0;
 438   }
 439
 440 public:
 441   /// canFoldMemoryOperand - Returns true for the specified load / store if
 442   /// folding is possible.
 443   virtual
 444   bool canFoldMemoryOperand(const MachineInstr *MI,
 445                             const SmallVectorImpl<unsigned> &Ops) const {
 446     return false;
 447   }
 448
 449   /// unfoldMemoryOperand - Separate a single instruction which folded a load or
 450   /// a store or a load and a store into two or more instruction. If this is
 451   /// possible, returns true as well as the new instructions by reference.
 452   virtual bool unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
 453                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
 454                                  SmallVectorImpl<MachineInstr*> &NewMIs) const{
 455     return false;
 456   }
 457
 458   virtual bool unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
 459                                    SmallVectorImpl<SDNode*> &NewNodes) const {
 460     return false;
 461   }
 462
 463   /// getOpcodeAfterMemoryUnfold - Returns the opcode of the would be new
 464   /// instruction after load / store are unfolded from an instruction of the
 465   /// specified opcode. It returns zero if the specified unfolding is not
 466   /// possible. If LoadRegIndex is non-null, it is filled in with the operand
 467   /// index of the operand which will hold the register holding the loaded
 468   /// value.
 469   virtual unsigned getOpcodeAfterMemoryUnfold(unsigned Opc,
 470                                       bool UnfoldLoad, bool UnfoldStore,
 471                                       unsigned *LoadRegIndex = 0) const {
 472     return 0;
 473   }
 474
 475   /// areLoadsFromSameBasePtr - This is used by the pre-regalloc scheduler
 476   /// to determine if two loads are loading from the same base address. It
 477   /// should only return true if the base pointers are the same and the
 478   /// only differences between the two addresses are the offset. It also returns
 479   /// the offsets by reference.
 480   virtual bool areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
 481                                        int64_t &Offset1, int64_t &Offset2) const {
 482     return false;
 483   }
 484
 485   /// shouldScheduleLoadsNear - This is a used by the pre-regalloc scheduler to
 486   /// determine (in conjuction with areLoadsFromSameBasePtr) if two loads should
 487   /// be scheduled togther. On some targets if two loads are loading from
 488   /// addresses in the same cache line, it's better if they are scheduled
 489   /// together. This function takes two integers that represent the load offsets
 490   /// from the common base address. It returns true if it decides it's desirable
 491   /// to schedule the two loads together. "NumLoads" is the number of loads that
 492   /// have already been scheduled after Load1.
 493   virtual bool shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
 494                                        int64_t Offset1, int64_t Offset2,
 495                                        unsigned NumLoads) const {
 496     return false;
 497   }
 498
 499   /// ReverseBranchCondition - Reverses the branch condition of the specified
 500   /// condition list, returning false on success and true if it cannot be
 501   /// reversed.
 502   virtual
 503   bool ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
 504     return true;
 505   }
 506
 507   /// insertNoop - Insert a noop into the instruction stream at the specified
 508   /// point.
 509   virtual void insertNoop(MachineBasicBlock &MBB,
 510                           MachineBasicBlock::iterator MI) const;
 511
 512
 513   /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
 514   virtual void getNoopForMachoTarget(MCInst &NopInst) const {
 515     // Default to just using 'nop' string.
 516   }
 517
 518
 519   /// isPredicated - Returns true if the instruction is already predicated.
 520   ///
 521   virtual bool isPredicated(const MachineInstr *MI) const {
 522     return false;
 523   }
 524
 525   /// isUnpredicatedTerminator - Returns true if the instruction is a
 526   /// terminator instruction that has not been predicated.
 527   virtual bool isUnpredicatedTerminator(const MachineInstr *MI) const;
 528
 529   /// PredicateInstruction - Convert the instruction into a predicated
 530   /// instruction. It returns true if the operation was successful.
 531   virtual
 532   bool PredicateInstruction(MachineInstr *MI,
 533                         const SmallVectorImpl<MachineOperand> &Pred) const = 0;
 534
 535   /// SubsumesPredicate - Returns true if the first specified predicate
 536   /// subsumes the second, e.g. GE subsumes GT.
 537   virtual
 538   bool SubsumesPredicate(const SmallVectorImpl<MachineOperand> &Pred1,
 539                          const SmallVectorImpl<MachineOperand> &Pred2) const {
 540     return false;
 541   }
 542
 543   /// DefinesPredicate - If the specified instruction defines any predicate
 544   /// or condition code register(s) used for predication, returns true as well
 545   /// as the definition predicate(s) by reference.
 546   virtual bool DefinesPredicate(MachineInstr *MI,
 547                                 std::vector<MachineOperand> &Pred) const {
 548     return false;
 549   }
 550
 551   /// isPredicable - Return true if the specified instruction can be predicated.
 552   /// By default, this returns true for every instruction with a
 553   /// PredicateOperand.
 554   virtual bool isPredicable(MachineInstr *MI) const {
 555     return MI->getDesc().isPredicable();
 556   }
 557
 558   /// isSafeToMoveRegClassDefs - Return true if it's safe to move a machine
 559   /// instruction that defines the specified register class.
 560   virtual bool isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
 561     return true;
 562   }
 563
 564   /// GetInstSize - Returns the size of the specified Instruction.
 565   ///
 566   virtual unsigned GetInstSizeInBytes(const MachineInstr *MI) const {
 567     assert(0 && "Target didn't implement TargetInstrInfo::GetInstSize!");
 568     return 0;
 569   }
 570
 571   /// GetFunctionSizeInBytes - Returns the size of the specified
 572   /// MachineFunction.
 573   ///
 574   virtual unsigned GetFunctionSizeInBytes(const MachineFunction &MF) const = 0;
 575
 576   /// Measure the specified inline asm to determine an approximation of its
 577   /// length.
 578   virtual unsigned getInlineAsmLength(const char *Str,
 579                                       const MCAsmInfo &MAI) const;
 580
 581   /// CreateTargetHazardRecognizer - Allocate and return a hazard recognizer
 582   /// to use for this target when scheduling the machine instructions after
 583   /// register allocation.
 584   virtual ScheduleHazardRecognizer*
 585   CreateTargetPostRAHazardRecognizer(const InstrItineraryData&) const = 0;
 586 };
 587
 588 /// TargetInstrInfoImpl - This is the default implementation of
 589 /// TargetInstrInfo, which just provides a couple of default implementations
 590 /// for various methods.  This separated out because it is implemented in
 591 /// libcodegen, not in libtarget.
 592 class TargetInstrInfoImpl : public TargetInstrInfo {
 593 protected:
 594   TargetInstrInfoImpl(const TargetInstrDesc *desc, unsigned NumOpcodes)
 595   : TargetInstrInfo(desc, NumOpcodes) {}
 596 public:
 597   virtual MachineInstr *commuteInstruction(MachineInstr *MI,
 598                                            bool NewMI = false) const;
 599   virtual bool findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
 600                                      unsigned &SrcOpIdx2) const;
 601   virtual bool PredicateInstruction(MachineInstr *MI,
 602                             const SmallVectorImpl<MachineOperand> &Pred) const;
 603   virtual void reMaterialize(MachineBasicBlock &MBB,
 604                              MachineBasicBlock::iterator MI,
 605                              unsigned DestReg, unsigned SubReg,
 606                              const MachineInstr *Orig,
 607                              const TargetRegisterInfo &TRI) const;
 608   virtual MachineInstr *duplicate(MachineInstr *Orig,
 609                                   MachineFunction &MF) const;
 610   virtual bool produceSameValue(const MachineInstr *MI0,
 611                                 const MachineInstr *MI1) const;
 612   virtual unsigned GetFunctionSizeInBytes(const MachineFunction &MF) const;
 613
 614   virtual ScheduleHazardRecognizer *
 615   CreateTargetPostRAHazardRecognizer(const InstrItineraryData&) const;
 616 };
 617
 618 } // End llvm namespace
 619
 620 #endif