add a new OPC_SwitchOpcode which is semantically equivalent
[oota-llvm.git] / include / llvm / CodeGen / SelectionDAGISel.h
1 //===-- llvm/CodeGen/SelectionDAGISel.h - Common Base Class------*- C++ -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file implements the SelectionDAGISel class, which is used as the common
11 // base class for SelectionDAG-based instruction selectors.
12 //
13 //===----------------------------------------------------------------------===//
14
15 #ifndef LLVM_CODEGEN_SELECTIONDAG_ISEL_H
16 #define LLVM_CODEGEN_SELECTIONDAG_ISEL_H
17
18 #include "llvm/BasicBlock.h"
19 #include "llvm/Pass.h"
20 #include "llvm/Constant.h"
21 #include "llvm/CodeGen/SelectionDAG.h"
22 #include "llvm/CodeGen/MachineFunctionPass.h"
23
24 namespace llvm {
25   class FastISel;
26   class SelectionDAGBuilder;
27   class SDValue;
28   class MachineRegisterInfo;
29   class MachineBasicBlock;
30   class MachineFunction;
31   class MachineInstr;
32   class MachineModuleInfo;
33   class DwarfWriter;
34   class TargetLowering;
35   class TargetInstrInfo;
36   class FunctionLoweringInfo;
37   class ScheduleHazardRecognizer;
38   class GCFunctionInfo;
39   class ScheduleDAGSDNodes;
40  
41 /// SelectionDAGISel - This is the common base class used for SelectionDAG-based
42 /// pattern-matching instruction selectors.
43 class SelectionDAGISel : public MachineFunctionPass {
44 public:
45   const TargetMachine &TM;
46   TargetLowering &TLI;
47   FunctionLoweringInfo *FuncInfo;
48   MachineFunction *MF;
49   MachineRegisterInfo *RegInfo;
50   SelectionDAG *CurDAG;
51   SelectionDAGBuilder *SDB;
52   MachineBasicBlock *BB;
53   AliasAnalysis *AA;
54   GCFunctionInfo *GFI;
55   CodeGenOpt::Level OptLevel;
56   static char ID;
57
58   explicit SelectionDAGISel(TargetMachine &tm,
59                             CodeGenOpt::Level OL = CodeGenOpt::Default);
60   virtual ~SelectionDAGISel();
61   
62   TargetLowering &getTargetLowering() { return TLI; }
63
64   virtual void getAnalysisUsage(AnalysisUsage &AU) const;
65
66   virtual bool runOnMachineFunction(MachineFunction &MF);
67
68   unsigned MakeReg(EVT VT);
69
70   virtual void EmitFunctionEntryCode(Function &Fn, MachineFunction &MF) {}
71   virtual void InstructionSelect() = 0;
72   
73   void SelectRootInit() {
74     DAGSize = CurDAG->AssignTopologicalOrder();
75   }
76
77   /// SelectInlineAsmMemoryOperand - Select the specified address as a target
78   /// addressing mode, according to the specified constraint code.  If this does
79   /// not match or is not implemented, return true.  The resultant operands
80   /// (which will appear in the machine instruction) should be added to the
81   /// OutOps vector.
82   virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
83                                             char ConstraintCode,
84                                             std::vector<SDValue> &OutOps) {
85     return true;
86   }
87
88   /// IsProfitableToFold - Returns true if it's profitable to fold the specific
89   /// operand node N of U during instruction selection that starts at Root.
90   virtual bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const;
91
92   /// IsLegalToFold - Returns true if the specific operand node N of
93   /// U can be folded during instruction selection that starts at Root.
94   virtual bool IsLegalToFold(SDValue N, SDNode *U, SDNode *Root) const;
95
96   /// CreateTargetHazardRecognizer - Return a newly allocated hazard recognizer
97   /// to use for this target when scheduling the DAG.
98   virtual ScheduleHazardRecognizer *CreateTargetHazardRecognizer();
99   
100   
101   // Opcodes used by the DAG state machine:
102   enum BuiltinOpcodes {
103     OPC_Scope,
104     OPC_RecordNode,
105     OPC_RecordChild0, OPC_RecordChild1, OPC_RecordChild2, OPC_RecordChild3, 
106     OPC_RecordChild4, OPC_RecordChild5, OPC_RecordChild6, OPC_RecordChild7,
107     OPC_RecordMemRef,
108     OPC_CaptureFlagInput,
109     OPC_MoveChild,
110     OPC_MoveParent,
111     OPC_CheckSame,
112     OPC_CheckPatternPredicate,
113     OPC_CheckPredicate,
114     OPC_CheckOpcode,
115     OPC_SwitchOpcode,
116     OPC_CheckMultiOpcode,
117     OPC_CheckType,
118     OPC_CheckChild0Type, OPC_CheckChild1Type, OPC_CheckChild2Type,
119     OPC_CheckChild3Type, OPC_CheckChild4Type, OPC_CheckChild5Type,
120     OPC_CheckChild6Type, OPC_CheckChild7Type,
121     OPC_CheckInteger,
122     OPC_CheckCondCode,
123     OPC_CheckValueType,
124     OPC_CheckComplexPat,
125     OPC_CheckAndImm, OPC_CheckOrImm,
126     OPC_CheckFoldableChainNode,
127     OPC_CheckChainCompatible,
128     
129     OPC_EmitInteger,
130     OPC_EmitRegister,
131     OPC_EmitConvertToTarget,
132     OPC_EmitMergeInputChains,
133     OPC_EmitCopyToReg,
134     OPC_EmitNodeXForm,
135     OPC_EmitNode,
136     OPC_MorphNodeTo,
137     OPC_MarkFlagResults,
138     OPC_CompleteMatch
139   };
140   
141   enum {
142     OPFL_None       = 0,     // Node has no chain or flag input and isn't variadic.
143     OPFL_Chain      = 1,     // Node has a chain input.
144     OPFL_FlagInput  = 2,     // Node has a flag input.
145     OPFL_FlagOutput = 4,     // Node has a flag output.
146     OPFL_MemRefs    = 8,     // Node gets accumulated MemRefs.
147     OPFL_Variadic0  = 1<<4,  // Node is variadic, root has 0 fixed inputs.
148     OPFL_Variadic1  = 2<<4,  // Node is variadic, root has 1 fixed inputs.
149     OPFL_Variadic2  = 3<<4,  // Node is variadic, root has 2 fixed inputs.
150     OPFL_Variadic3  = 4<<4,  // Node is variadic, root has 3 fixed inputs.
151     OPFL_Variadic4  = 5<<4,  // Node is variadic, root has 4 fixed inputs.
152     OPFL_Variadic5  = 6<<4,  // Node is variadic, root has 5 fixed inputs.
153     OPFL_Variadic6  = 7<<4,  // Node is variadic, root has 6 fixed inputs.
154     
155     OPFL_VariadicInfo = OPFL_Variadic6
156   };
157   
158   /// getNumFixedFromVariadicInfo - Transform an EmitNode flags word into the
159   /// number of fixed arity values that should be skipped when copying from the
160   /// root.
161   static inline int getNumFixedFromVariadicInfo(unsigned Flags) {
162     return ((Flags&OPFL_VariadicInfo) >> 4)-1;
163   }
164   
165   
166 protected:
167   /// DAGSize - Size of DAG being instruction selected.
168   ///
169   unsigned DAGSize;
170
171   /// SelectInlineAsmMemoryOperands - Calls to this are automatically generated
172   /// by tblgen.  Others should not call it.
173   void SelectInlineAsmMemoryOperands(std::vector<SDValue> &Ops);
174
175   // Calls to these predicates are generated by tblgen.
176   bool CheckAndMask(SDValue LHS, ConstantSDNode *RHS,
177                     int64_t DesiredMaskS) const;
178   bool CheckOrMask(SDValue LHS, ConstantSDNode *RHS,
179                     int64_t DesiredMaskS) const;
180   
181   
182   /// CheckPatternPredicate - This function is generated by tblgen in the
183   /// target.  It runs the specified pattern predicate and returns true if it
184   /// succeeds or false if it fails.  The number is a private implementation
185   /// detail to the code tblgen produces.
186   virtual bool CheckPatternPredicate(unsigned PredNo) const {
187     assert(0 && "Tblgen should generate the implementation of this!");
188     return 0;
189   }
190
191   /// CheckNodePredicate - This function is generated by tblgen in the target.
192   /// It runs node predicate number PredNo and returns true if it succeeds or
193   /// false if it fails.  The number is a private implementation
194   /// detail to the code tblgen produces.
195   virtual bool CheckNodePredicate(SDNode *N, unsigned PredNo) const {
196     assert(0 && "Tblgen should generate the implementation of this!");
197     return 0;
198   }
199   
200   virtual bool CheckComplexPattern(SDNode *Root, SDValue N, unsigned PatternNo,
201                                    SmallVectorImpl<SDValue> &Result) {
202     assert(0 && "Tblgen should generate the implementation of this!");
203     return false;
204   }
205   
206   virtual SDValue RunSDNodeXForm(SDValue V, unsigned XFormNo) {
207     assert(0 && "Tblgen shoudl generate this!");
208     return SDValue();
209   }
210
211   
212   // Calls to these functions are generated by tblgen.
213   SDNode *Select_INLINEASM(SDNode *N);
214   SDNode *Select_UNDEF(SDNode *N);
215   SDNode *Select_EH_LABEL(SDNode *N);
216   
217   SDNode *SelectCodeCommon(SDNode *NodeToMatch,
218                            const unsigned char *MatcherTable,
219                            unsigned TableSize);
220   void CannotYetSelect(SDNode *N);
221   void CannotYetSelectIntrinsic(SDNode *N);
222
223 private:
224   void SelectAllBasicBlocks(Function &Fn, MachineFunction &MF,
225                             MachineModuleInfo *MMI,
226                             DwarfWriter *DW,
227                             const TargetInstrInfo &TII);
228   void FinishBasicBlock();
229
230   void SelectBasicBlock(BasicBlock *LLVMBB,
231                         BasicBlock::iterator Begin,
232                         BasicBlock::iterator End,
233                         bool &HadTailCall);
234   void CodeGenAndEmitDAG();
235   void LowerArguments(BasicBlock *BB);
236   
237   void ShrinkDemandedOps();
238   void ComputeLiveOutVRegInfo();
239
240   void HandlePHINodesInSuccessorBlocks(BasicBlock *LLVMBB);
241
242   bool HandlePHINodesInSuccessorBlocksFast(BasicBlock *LLVMBB, FastISel *F);
243
244   /// Create the scheduler. If a specific scheduler was specified
245   /// via the SchedulerRegistry, use it, otherwise select the
246   /// one preferred by the target.
247   ///
248   ScheduleDAGSDNodes *CreateScheduler();
249 };
250
251 }
252
253 #endif /* LLVM_CODEGEN_SELECTIONDAG_ISEL_H */