include/llvm/CodeGen/SelectionDAGISel.h

   1 //===-- llvm/CodeGen/SelectionDAGISel.h - Common Base Class------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAGISel class, which is used as the common
  11 // base class for SelectionDAG-based instruction selectors.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_CODEGEN_SELECTIONDAG_ISEL_H
  16 #define LLVM_CODEGEN_SELECTIONDAG_ISEL_H
  17
  18 #include "llvm/BasicBlock.h"
  19 #include "llvm/Pass.h"
  20 #include "llvm/Constant.h"
  21 #include "llvm/CodeGen/SelectionDAG.h"
  22 #include "llvm/CodeGen/MachineFunctionPass.h"
  23
  24 namespace llvm {
  25   class FastISel;
  26   class SelectionDAGBuilder;
  27   class SDValue;
  28   class MachineRegisterInfo;
  29   class MachineBasicBlock;
  30   class MachineFunction;
  31   class MachineInstr;
  32   class MachineModuleInfo;
  33   class DwarfWriter;
  34   class TargetLowering;
  35   class TargetInstrInfo;
  36   class FunctionLoweringInfo;
  37   class ScheduleHazardRecognizer;
  38   class GCFunctionInfo;
  39   class ScheduleDAGSDNodes;
  40
  41 /// SelectionDAGISel - This is the common base class used for SelectionDAG-based
  42 /// pattern-matching instruction selectors.
  43 class SelectionDAGISel : public MachineFunctionPass {
  44 public:
  45   const TargetMachine &TM;
  46   TargetLowering &TLI;
  47   FunctionLoweringInfo *FuncInfo;
  48   MachineFunction *MF;
  49   MachineRegisterInfo *RegInfo;
  50   SelectionDAG *CurDAG;
  51   SelectionDAGBuilder *SDB;
  52   MachineBasicBlock *BB;
  53   AliasAnalysis *AA;
  54   GCFunctionInfo *GFI;
  55   CodeGenOpt::Level OptLevel;
  56   static char ID;
  57
  58   explicit SelectionDAGISel(TargetMachine &tm,
  59                             CodeGenOpt::Level OL = CodeGenOpt::Default);
  60   virtual ~SelectionDAGISel();
  61
  62   TargetLowering &getTargetLowering() { return TLI; }
  63
  64   virtual void getAnalysisUsage(AnalysisUsage &AU) const;
  65
  66   virtual bool runOnMachineFunction(MachineFunction &MF);
  67
  68   unsigned MakeReg(EVT VT);
  69
  70   virtual void EmitFunctionEntryCode(Function &Fn, MachineFunction &MF) {}
  71
  72   /// PreprocessISelDAG - This hook allows targets to hack on the graph before
  73   /// instruction selection starts.
  74   virtual void PreprocessISelDAG() {}
  75
  76   /// PostprocessISelDAG() - This hook allows the target to hack on the graph
  77   /// right after selection.
  78   virtual void PostprocessISelDAG() {}
  79
  80   /// Select - Main hook targets implement to select a node.
  81   virtual SDNode *Select(SDNode *N) = 0;
  82
  83   /// SelectInlineAsmMemoryOperand - Select the specified address as a target
  84   /// addressing mode, according to the specified constraint code.  If this does
  85   /// not match or is not implemented, return true.  The resultant operands
  86   /// (which will appear in the machine instruction) should be added to the
  87   /// OutOps vector.
  88   virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
  89                                             char ConstraintCode,
  90                                             std::vector<SDValue> &OutOps) {
  91     return true;
  92   }
  93
  94   /// IsProfitableToFold - Returns true if it's profitable to fold the specific
  95   /// operand node N of U during instruction selection that starts at Root.
  96   virtual bool IsProfitableToFold(SDValue N, SDNode *U, SDNode *Root) const;
  97
  98   /// IsLegalToFold - Returns true if the specific operand node N of
  99   /// U can be folded during instruction selection that starts at Root.
 100   bool IsLegalToFold(SDValue N, SDNode *U, SDNode *Root,
 101                      bool IgnoreChains = false) const;
 102
 103   /// CreateTargetHazardRecognizer - Return a newly allocated hazard recognizer
 104   /// to use for this target when scheduling the DAG.
 105   virtual ScheduleHazardRecognizer *CreateTargetHazardRecognizer();
 106
 107
 108   // Opcodes used by the DAG state machine:
 109   enum BuiltinOpcodes {
 110     OPC_Scope,
 111     OPC_RecordNode,
 112     OPC_RecordChild0, OPC_RecordChild1, OPC_RecordChild2, OPC_RecordChild3,
 113     OPC_RecordChild4, OPC_RecordChild5, OPC_RecordChild6, OPC_RecordChild7,
 114     OPC_RecordMemRef,
 115     OPC_CaptureFlagInput,
 116     OPC_MoveChild,
 117     OPC_MoveParent,
 118     OPC_CheckSame,
 119     OPC_CheckPatternPredicate,
 120     OPC_CheckPredicate,
 121     OPC_CheckOpcode,
 122     OPC_SwitchOpcode,
 123     OPC_CheckType,
 124     OPC_SwitchType,
 125     OPC_CheckChild0Type, OPC_CheckChild1Type, OPC_CheckChild2Type,
 126     OPC_CheckChild3Type, OPC_CheckChild4Type, OPC_CheckChild5Type,
 127     OPC_CheckChild6Type, OPC_CheckChild7Type,
 128     OPC_CheckInteger,
 129     OPC_CheckCondCode,
 130     OPC_CheckValueType,
 131     OPC_CheckComplexPat,
 132     OPC_CheckAndImm, OPC_CheckOrImm,
 133     OPC_CheckFoldableChainNode,
 134
 135     OPC_EmitInteger,
 136     OPC_EmitRegister,
 137     OPC_EmitConvertToTarget,
 138     OPC_EmitMergeInputChains,
 139     OPC_EmitCopyToReg,
 140     OPC_EmitNodeXForm,
 141     OPC_EmitNode,
 142     OPC_MorphNodeTo,
 143     OPC_MarkFlagResults,
 144     OPC_CompleteMatch
 145   };
 146
 147   enum {
 148     OPFL_None       = 0,     // Node has no chain or flag input and isn't variadic.
 149     OPFL_Chain      = 1,     // Node has a chain input.
 150     OPFL_FlagInput  = 2,     // Node has a flag input.
 151     OPFL_FlagOutput = 4,     // Node has a flag output.
 152     OPFL_MemRefs    = 8,     // Node gets accumulated MemRefs.
 153     OPFL_Variadic0  = 1<<4,  // Node is variadic, root has 0 fixed inputs.
 154     OPFL_Variadic1  = 2<<4,  // Node is variadic, root has 1 fixed inputs.
 155     OPFL_Variadic2  = 3<<4,  // Node is variadic, root has 2 fixed inputs.
 156     OPFL_Variadic3  = 4<<4,  // Node is variadic, root has 3 fixed inputs.
 157     OPFL_Variadic4  = 5<<4,  // Node is variadic, root has 4 fixed inputs.
 158     OPFL_Variadic5  = 6<<4,  // Node is variadic, root has 5 fixed inputs.
 159     OPFL_Variadic6  = 7<<4,  // Node is variadic, root has 6 fixed inputs.
 160
 161     OPFL_VariadicInfo = OPFL_Variadic6
 162   };
 163
 164   /// getNumFixedFromVariadicInfo - Transform an EmitNode flags word into the
 165   /// number of fixed arity values that should be skipped when copying from the
 166   /// root.
 167   static inline int getNumFixedFromVariadicInfo(unsigned Flags) {
 168     return ((Flags&OPFL_VariadicInfo) >> 4)-1;
 169   }
 170
 171
 172 protected:
 173   /// DAGSize - Size of DAG being instruction selected.
 174   ///
 175   unsigned DAGSize;
 176
 177   /// ISelPosition - Node iterator marking the current position of
 178   /// instruction selection as it procedes through the topologically-sorted
 179   /// node list.
 180   SelectionDAG::allnodes_iterator ISelPosition;
 181
 182
 183   /// ISelUpdater - helper class to handle updates of the
 184   /// instruction selection graph.
 185   class ISelUpdater : public SelectionDAG::DAGUpdateListener {
 186     SelectionDAG::allnodes_iterator &ISelPosition;
 187   public:
 188     explicit ISelUpdater(SelectionDAG::allnodes_iterator &isp)
 189       : ISelPosition(isp) {}
 190
 191     /// NodeDeleted - Handle nodes deleted from the graph. If the
 192     /// node being deleted is the current ISelPosition node, update
 193     /// ISelPosition.
 194     ///
 195     virtual void NodeDeleted(SDNode *N, SDNode *E) {
 196       if (ISelPosition == SelectionDAG::allnodes_iterator(N))
 197         ++ISelPosition;
 198     }
 199
 200     /// NodeUpdated - Ignore updates for now.
 201     virtual void NodeUpdated(SDNode *N) {}
 202   };
 203
 204   /// ReplaceUses - replace all uses of the old node F with the use
 205   /// of the new node T.
 206   void ReplaceUses(SDValue F, SDValue T) {
 207     ISelUpdater ISU(ISelPosition);
 208     CurDAG->ReplaceAllUsesOfValueWith(F, T, &ISU);
 209   }
 210
 211   /// ReplaceUses - replace all uses of the old nodes F with the use
 212   /// of the new nodes T.
 213   void ReplaceUses(const SDValue *F, const SDValue *T, unsigned Num) {
 214     ISelUpdater ISU(ISelPosition);
 215     CurDAG->ReplaceAllUsesOfValuesWith(F, T, Num, &ISU);
 216   }
 217
 218   /// ReplaceUses - replace all uses of the old node F with the use
 219   /// of the new node T.
 220   void ReplaceUses(SDNode *F, SDNode *T) {
 221     ISelUpdater ISU(ISelPosition);
 222     CurDAG->ReplaceAllUsesWith(F, T, &ISU);
 223   }
 224
 225
 226   /// SelectInlineAsmMemoryOperands - Calls to this are automatically generated
 227   /// by tblgen.  Others should not call it.
 228   void SelectInlineAsmMemoryOperands(std::vector<SDValue> &Ops);
 229
 230
 231 public:
 232   // Calls to these predicates are generated by tblgen.
 233   bool CheckAndMask(SDValue LHS, ConstantSDNode *RHS,
 234                     int64_t DesiredMaskS) const;
 235   bool CheckOrMask(SDValue LHS, ConstantSDNode *RHS,
 236                     int64_t DesiredMaskS) const;
 237
 238
 239   /// CheckPatternPredicate - This function is generated by tblgen in the
 240   /// target.  It runs the specified pattern predicate and returns true if it
 241   /// succeeds or false if it fails.  The number is a private implementation
 242   /// detail to the code tblgen produces.
 243   virtual bool CheckPatternPredicate(unsigned PredNo) const {
 244     assert(0 && "Tblgen should generate the implementation of this!");
 245     return 0;
 246   }
 247
 248   /// CheckNodePredicate - This function is generated by tblgen in the target.
 249   /// It runs node predicate number PredNo and returns true if it succeeds or
 250   /// false if it fails.  The number is a private implementation
 251   /// detail to the code tblgen produces.
 252   virtual bool CheckNodePredicate(SDNode *N, unsigned PredNo) const {
 253     assert(0 && "Tblgen should generate the implementation of this!");
 254     return 0;
 255   }
 256
 257   virtual bool CheckComplexPattern(SDNode *Root, SDValue N, unsigned PatternNo,
 258                                    SmallVectorImpl<SDValue> &Result) {
 259     assert(0 && "Tblgen should generate the implementation of this!");
 260     return false;
 261   }
 262
 263   virtual SDValue RunSDNodeXForm(SDValue V, unsigned XFormNo) {
 264     assert(0 && "Tblgen shoudl generate this!");
 265     return SDValue();
 266   }
 267
 268   SDNode *SelectCodeCommon(SDNode *NodeToMatch,
 269                            const unsigned char *MatcherTable,
 270                            unsigned TableSize);
 271
 272 private:
 273
 274   // Calls to these functions are generated by tblgen.
 275   SDNode *Select_INLINEASM(SDNode *N);
 276   SDNode *Select_UNDEF(SDNode *N);
 277   SDNode *Select_EH_LABEL(SDNode *N);
 278   void CannotYetSelect(SDNode *N);
 279
 280 private:
 281   void DoInstructionSelection();
 282   SDNode *MorphNode(SDNode *Node, unsigned TargetOpc, SDVTList VTs,
 283                     const SDValue *Ops, unsigned NumOps, unsigned EmitNodeInfo);
 284
 285   void SelectAllBasicBlocks(Function &Fn, MachineFunction &MF,
 286                             MachineModuleInfo *MMI,
 287                             DwarfWriter *DW,
 288                             const TargetInstrInfo &TII);
 289   void FinishBasicBlock();
 290
 291   void SelectBasicBlock(BasicBlock *LLVMBB,
 292                         BasicBlock::iterator Begin,
 293                         BasicBlock::iterator End,
 294                         bool &HadTailCall);
 295   void CodeGenAndEmitDAG();
 296   void LowerArguments(BasicBlock *BB);
 297
 298   void ShrinkDemandedOps();
 299   void ComputeLiveOutVRegInfo();
 300
 301   void HandlePHINodesInSuccessorBlocks(BasicBlock *LLVMBB);
 302
 303   bool HandlePHINodesInSuccessorBlocksFast(BasicBlock *LLVMBB, FastISel *F);
 304
 305   /// Create the scheduler. If a specific scheduler was specified
 306   /// via the SchedulerRegistry, use it, otherwise select the
 307   /// one preferred by the target.
 308   ///
 309   ScheduleDAGSDNodes *CreateScheduler();
 310
 311   /// OpcodeOffset - This is a cache used to dispatch efficiently into isel
 312   /// state machines that start with a OPC_SwitchOpcode node.
 313   std::vector<unsigned> OpcodeOffset;
 314
 315   void UpdateChainsAndFlags(SDNode *NodeToMatch, SDValue InputChain,
 316                             const SmallVectorImpl<SDNode*> &ChainNodesMatched,
 317                             SDValue InputFlag,const SmallVectorImpl<SDNode*> &F,
 318                             bool isMorphNodeTo);
 319
 320 };
 321
 322 }
 323
 324 #endif /* LLVM_CODEGEN_SELECTIONDAG_ISEL_H */