docs/WritingAnLLVMBackend.html

   1 <!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.01//EN"
   2                       "http://www.w3.org/TR/html4/strict.dtd">
   3 <html>
   4 <head>
   5   <meta http-equiv="Content-Type" content="text/html; charset=utf-8">
   6   <title>Writing an LLVM Compiler Backend</title>
   7   <link rel="stylesheet" href="llvm.css" type="text/css">
   8 </head>
   9
  10 <body>
  11
  12 <div class="doc_title">
  13   Writing an LLVM Compiler Backend
  14 </div>
  15
  16 <ol>
  17   <li><a href="#intro">Introduction</a>
  18   <ul>
  19     <li><a href="#Audience">Audience</a></li>
  20     <li><a href="#Prerequisite">Prerequisite Reading</a></li>
  21     <li><a href="#Basic">Basic Steps</a></li>
  22     <li><a href="#Preliminaries">Preliminaries</a></li>
  23   </ul>
  24   <li><a href="#TargetMachine">Target Machine</a></li>
  25   <li><a href="#TargetRegistration">Target Registration</a></li>
  26   <li><a href="#RegisterSet">Register Set and Register Classes</a>
  27   <ul>
  28     <li><a href="#RegisterDef">Defining a Register</a></li>
  29     <li><a href="#RegisterClassDef">Defining a Register Class</a></li>
  30     <li><a href="#implementRegister">Implement a subclass of TargetRegisterInfo</a></li>
  31   </ul></li>
  32   <li><a href="#InstructionSet">Instruction Set</a>
  33   <ul>
  34     <li><a href="#operandMapping">Instruction Operand Mapping</a></li>
  35     <li><a href="#implementInstr">Implement a subclass of TargetInstrInfo</a></li>
  36     <li><a href="#branchFolding">Branch Folding and If Conversion</a></li>
  37   </ul></li>
  38   <li><a href="#InstructionSelector">Instruction Selector</a>
  39   <ul>
  40     <li><a href="#LegalizePhase">The SelectionDAG Legalize Phase</a>
  41     <ul>
  42       <li><a href="#promote">Promote</a></li>
  43       <li><a href="#expand">Expand</a></li>
  44       <li><a href="#custom">Custom</a></li>
  45       <li><a href="#legal">Legal</a></li>
  46     </ul></li>
  47     <li><a href="#callingConventions">Calling Conventions</a></li>
  48   </ul></li>
  49   <li><a href="#assemblyPrinter">Assembly Printer</a></li>
  50   <li><a href="#subtargetSupport">Subtarget Support</a></li>
  51   <li><a href="#jitSupport">JIT Support</a>
  52   <ul>
  53     <li><a href="#mce">Machine Code Emitter</a></li>
  54     <li><a href="#targetJITInfo">Target JIT Info</a></li>
  55   </ul></li>
  56 </ol>
  57
  58 <div class="doc_author">
  59   <p>Written by <a href="http://www.woo.com">Mason Woo</a> and
  60                 <a href="http://misha.brukman.net">Misha Brukman</a></p>
  61 </div>
  62
  63 <!-- *********************************************************************** -->
  64 <div class="doc_section">
  65   <a name="intro">Introduction</a>
  66 </div>
  67 <!-- *********************************************************************** -->
  68
  69 <div class="doc_text">
  70
  71 <p>
  72 This document describes techniques for writing compiler backends that convert
  73 the LLVM Intermediate Representation (IR) to code for a specified machine or
  74 other languages. Code intended for a specific machine can take the form of
  75 either assembly code or binary code (usable for a JIT compiler).
  76 </p>
  77
  78 <p>
  79 The backend of LLVM features a target-independent code generator that may create
  80 output for several types of target CPUs &mdash; including X86, PowerPC, Alpha,
  81 and SPARC. The backend may also be used to generate code targeted at SPUs of the
  82 Cell processor or GPUs to support the execution of compute kernels.
  83 </p>
  84
  85 <p>
  86 The document focuses on existing examples found in subdirectories
  87 of <tt>llvm/lib/Target</tt> in a downloaded LLVM release. In particular, this
  88 document focuses on the example of creating a static compiler (one that emits
  89 text assembly) for a SPARC target, because SPARC has fairly standard
  90 characteristics, such as a RISC instruction set and straightforward calling
  91 conventions.
  92 </p>
  93
  94 </div>
  95
  96 <div class="doc_subsection">
  97   <a name="Audience">Audience</a>
  98 </div>
  99
 100 <div class="doc_text">
 101
 102 <p>
 103 The audience for this document is anyone who needs to write an LLVM backend to
 104 generate code for a specific hardware or software target.
 105 </p>
 106
 107 </div>
 108
 109 <div class="doc_subsection">
 110   <a name="Prerequisite">Prerequisite Reading</a>
 111 </div>
 112
 113 <div class="doc_text">
 114
 115 <p>
 116 These essential documents must be read before reading this document:
 117 </p>
 118
 119 <ul>
 120 <li><i><a href="http://www.llvm.org/docs/LangRef.html">LLVM Language Reference
 121     Manual</a></i> &mdash; a reference manual for the LLVM assembly language.</li>
 122
 123 <li><i><a href="http://www.llvm.org/docs/CodeGenerator.html">The LLVM
 124     Target-Independent Code Generator</a></i> &mdash; a guide to the components
 125     (classes and code generation algorithms) for translating the LLVM internal
 126     representation into machine code for a specified target.  Pay particular
 127     attention to the descriptions of code generation stages: Instruction
 128     Selection, Scheduling and Formation, SSA-based Optimization, Register
 129     Allocation, Prolog/Epilog Code Insertion, Late Machine Code Optimizations,
 130     and Code Emission.</li>
 131
 132 <li><i><a href="http://www.llvm.org/docs/TableGenFundamentals.html">TableGen
 133     Fundamentals</a></i> &mdash;a document that describes the TableGen
 134     (<tt>tblgen</tt>) application that manages domain-specific information to
 135     support LLVM code generation. TableGen processes input from a target
 136     description file (<tt>.td</tt> suffix) and generates C++ code that can be
 137     used for code generation.</li>
 138
 139 <li><i><a href="http://www.llvm.org/docs/WritingAnLLVMPass.html">Writing an LLVM
 140     Pass</a></i> &mdash; The assembly printer is a <tt>FunctionPass</tt>, as are
 141     several SelectionDAG processing steps.</li>
 142 </ul>
 143
 144 <p>
 145 To follow the SPARC examples in this document, have a copy of
 146 <i><a href="http://www.sparc.org/standards/V8.pdf">The SPARC Architecture
 147 Manual, Version 8</a></i> for reference. For details about the ARM instruction
 148 set, refer to the <i><a href="http://infocenter.arm.com/">ARM Architecture
 149 Reference Manual</a></i>. For more about the GNU Assembler format
 150 (<tt>GAS</tt>), see
 151 <i><a href="http://sourceware.org/binutils/docs/as/index.html">Using As</a></i>,
 152 especially for the assembly printer. <i>Using As</i> contains a list of target
 153 machine dependent features.
 154 </p>
 155
 156 </div>
 157
 158 <div class="doc_subsection">
 159   <a name="Basic">Basic Steps</a>
 160 </div>
 161
 162 <div class="doc_text">
 163
 164 <p>
 165 To write a compiler backend for LLVM that converts the LLVM IR to code for a
 166 specified target (machine or other language), follow these steps:
 167 </p>
 168
 169 <ul>
 170 <li>Create a subclass of the TargetMachine class that describes characteristics
 171     of your target machine. Copy existing examples of specific TargetMachine
 172     class and header files; for example, start with
 173     <tt>SparcTargetMachine.cpp</tt> and <tt>SparcTargetMachine.h</tt>, but
 174     change the file names for your target. Similarly, change code that
 175     references "Sparc" to reference your target. </li>
 176
 177 <li>Describe the register set of the target. Use TableGen to generate code for
 178     register definition, register aliases, and register classes from a
 179     target-specific <tt>RegisterInfo.td</tt> input file. You should also write
 180     additional code for a subclass of the TargetRegisterInfo class that
 181     represents the class register file data used for register allocation and
 182     also describes the interactions between registers.</li>
 183
 184 <li>Describe the instruction set of the target. Use TableGen to generate code
 185     for target-specific instructions from target-specific versions of
 186     <tt>TargetInstrFormats.td</tt> and <tt>TargetInstrInfo.td</tt>. You should
 187     write additional code for a subclass of the TargetInstrInfo class to
 188     represent machine instructions supported by the target machine. </li>
 189
 190 <li>Describe the selection and conversion of the LLVM IR from a Directed Acyclic
 191     Graph (DAG) representation of instructions to native target-specific
 192     instructions. Use TableGen to generate code that matches patterns and
 193     selects instructions based on additional information in a target-specific
 194     version of <tt>TargetInstrInfo.td</tt>. Write code
 195     for <tt>XXXISelDAGToDAG.cpp</tt>, where XXX identifies the specific target,
 196     to perform pattern matching and DAG-to-DAG instruction selection. Also write
 197     code in <tt>XXXISelLowering.cpp</tt> to replace or remove operations and
 198     data types that are not supported natively in a SelectionDAG. </li>
 199
 200 <li>Write code for an assembly printer that converts LLVM IR to a GAS format for
 201     your target machine.  You should add assembly strings to the instructions
 202     defined in your target-specific version of <tt>TargetInstrInfo.td</tt>. You
 203     should also write code for a subclass of AsmPrinter that performs the
 204     LLVM-to-assembly conversion and a trivial subclass of TargetAsmInfo.</li>
 205
 206 <li>Optionally, add support for subtargets (i.e., variants with different
 207     capabilities). You should also write code for a subclass of the
 208     TargetSubtarget class, which allows you to use the <tt>-mcpu=</tt>
 209     and <tt>-mattr=</tt> command-line options.</li>
 210
 211 <li>Optionally, add JIT support and create a machine code emitter (subclass of
 212     TargetJITInfo) that is used to emit binary code directly into memory. </li>
 213 </ul>
 214
 215 <p>
 216 In the <tt>.cpp</tt> and <tt>.h</tt>. files, initially stub up these methods and
 217 then implement them later. Initially, you may not know which private members
 218 that the class will need and which components will need to be subclassed.
 219 </p>
 220
 221 </div>
 222
 223 <div class="doc_subsection">
 224   <a name="Preliminaries">Preliminaries</a>
 225 </div>
 226
 227 <div class="doc_text">
 228
 229 <p>
 230 To actually create your compiler backend, you need to create and modify a few
 231 files. The absolute minimum is discussed here. But to actually use the LLVM
 232 target-independent code generator, you must perform the steps described in
 233 the <a href="http://www.llvm.org/docs/CodeGenerator.html">LLVM
 234 Target-Independent Code Generator</a> document.
 235 </p>
 236
 237 <p>
 238 First, you should create a subdirectory under <tt>lib/Target</tt> to hold all
 239 the files related to your target. If your target is called "Dummy," create the
 240 directory <tt>lib/Target/Dummy</tt>.
 241 </p>
 242
 243 <p>
 244 In this new
 245 directory, create a <tt>Makefile</tt>. It is easiest to copy a
 246 <tt>Makefile</tt> of another target and modify it. It should at least contain
 247 the <tt>LEVEL</tt>, <tt>LIBRARYNAME</tt> and <tt>TARGET</tt> variables, and then
 248 include <tt>$(LEVEL)/Makefile.common</tt>. The library can be
 249 named <tt>LLVMDummy</tt> (for example, see the MIPS target). Alternatively, you
 250 can split the library into <tt>LLVMDummyCodeGen</tt>
 251 and <tt>LLVMDummyAsmPrinter</tt>, the latter of which should be implemented in a
 252 subdirectory below <tt>lib/Target/Dummy</tt> (for example, see the PowerPC
 253 target).
 254 </p>
 255
 256 <p>
 257 Note that these two naming schemes are hardcoded into <tt>llvm-config</tt>.
 258 Using any other naming scheme will confuse <tt>llvm-config</tt> and produce a
 259 lot of (seemingly unrelated) linker errors when linking <tt>llc</tt>.
 260 </p>
 261
 262 <p>
 263 To make your target actually do something, you need to implement a subclass of
 264 <tt>TargetMachine</tt>. This implementation should typically be in the file
 265 <tt>lib/Target/DummyTargetMachine.cpp</tt>, but any file in
 266 the <tt>lib/Target</tt> directory will be built and should work. To use LLVM's
 267 target independent code generator, you should do what all current machine
 268 backends do: create a subclass of <tt>LLVMTargetMachine</tt>. (To create a
 269 target from scratch, create a subclass of <tt>TargetMachine</tt>.)
 270 </p>
 271
 272 <p>
 273 To get LLVM to actually build and link your target, you need to add it to
 274 the <tt>TARGETS_TO_BUILD</tt> variable. To do this, you modify the configure
 275 script to know about your target when parsing the <tt>--enable-targets</tt>
 276 option. Search the configure script for <tt>TARGETS_TO_BUILD</tt>, add your
 277 target to the lists there (some creativity required), and then
 278 reconfigure. Alternatively, you can change <tt>autotools/configure.ac</tt> and
 279 regenerate configure by running <tt>./autoconf/AutoRegen.sh</tt>.
 280 </p>
 281
 282 </div>
 283
 284 <!-- *********************************************************************** -->
 285 <div class="doc_section">
 286   <a name="TargetMachine">Target Machine</a>
 287 </div>
 288 <!-- *********************************************************************** -->
 289
 290 <div class="doc_text">
 291
 292 <p>
 293 <tt>LLVMTargetMachine</tt> is designed as a base class for targets implemented
 294 with the LLVM target-independent code generator. The <tt>LLVMTargetMachine</tt>
 295 class should be specialized by a concrete target class that implements the
 296 various virtual methods. <tt>LLVMTargetMachine</tt> is defined as a subclass of
 297 <tt>TargetMachine</tt> in <tt>include/llvm/Target/TargetMachine.h</tt>. The
 298 <tt>TargetMachine</tt> class implementation (<tt>TargetMachine.cpp</tt>) also
 299 processes numerous command-line options.
 300 </p>
 301
 302 <p>
 303 To create a concrete target-specific subclass of <tt>LLVMTargetMachine</tt>,
 304 start by copying an existing <tt>TargetMachine</tt> class and header.  You
 305 should name the files that you create to reflect your specific target. For
 306 instance, for the SPARC target, name the files <tt>SparcTargetMachine.h</tt> and
 307 <tt>SparcTargetMachine.cpp</tt>.
 308 </p>
 309
 310 <p>
 311 For a target machine <tt>XXX</tt>, the implementation of
 312 <tt>XXXTargetMachine</tt> must have access methods to obtain objects that
 313 represent target components.  These methods are named <tt>get*Info</tt>, and are
 314 intended to obtain the instruction set (<tt>getInstrInfo</tt>), register set
 315 (<tt>getRegisterInfo</tt>), stack frame layout (<tt>getFrameInfo</tt>), and
 316 similar information. <tt>XXXTargetMachine</tt> must also implement the
 317 <tt>getTargetData</tt> method to access an object with target-specific data
 318 characteristics, such as data type size and alignment requirements.
 319 </p>
 320
 321 <p>
 322 For instance, for the SPARC target, the header file
 323 <tt>SparcTargetMachine.h</tt> declares prototypes for several <tt>get*Info</tt>
 324 and <tt>getTargetData</tt> methods that simply return a class member.
 325 </p>
 326
 327 <div class="doc_code">
 328 <pre>
 329 namespace llvm {
 330
 331 class Module;
 332
 333 class SparcTargetMachine : public LLVMTargetMachine {
 334   const TargetData DataLayout;       // Calculates type size &amp; alignment
 335   SparcSubtarget Subtarget;
 336   SparcInstrInfo InstrInfo;
 337   TargetFrameInfo FrameInfo;
 338
 339 protected:
 340   virtual const TargetAsmInfo *createTargetAsmInfo() const;
 341
 342 public:
 343   SparcTargetMachine(const Module &amp;M, const std::string &amp;FS);
 344
 345   virtual const SparcInstrInfo *getInstrInfo() const {return &amp;InstrInfo; }
 346   virtual const TargetFrameInfo *getFrameInfo() const {return &amp;FrameInfo; }
 347   virtual const TargetSubtarget *getSubtargetImpl() const{return &amp;Subtarget; }
 348   virtual const TargetRegisterInfo *getRegisterInfo() const {
 349     return &amp;InstrInfo.getRegisterInfo();
 350   }
 351   virtual const TargetData *getTargetData() const { return &amp;DataLayout; }
 352   static unsigned getModuleMatchQuality(const Module &amp;M);
 353
 354   // Pass Pipeline Configuration
 355   virtual bool addInstSelector(PassManagerBase &amp;PM, bool Fast);
 356   virtual bool addPreEmitPass(PassManagerBase &amp;PM, bool Fast);
 357 };
 358
 359 } // end namespace llvm
 360 </pre>
 361 </div>
 362
 363 </div>
 364
 365
 366 <div class="doc_text">
 367
 368 <ul>
 369 <li><tt>getInstrInfo()</tt></li>
 370 <li><tt>getRegisterInfo()</tt></li>
 371 <li><tt>getFrameInfo()</tt></li>
 372 <li><tt>getTargetData()</tt></li>
 373 <li><tt>getSubtargetImpl()</tt></li>
 374 </ul>
 375
 376 <p>For some targets, you also need to support the following methods:</p>
 377
 378 <ul>
 379 <li><tt>getTargetLowering()</tt></li>
 380 <li><tt>getJITInfo()</tt></li>
 381 </ul>
 382
 383 <p>
 384 In addition, the <tt>XXXTargetMachine</tt> constructor should specify a
 385 <tt>TargetDescription</tt> string that determines the data layout for the target
 386 machine, including characteristics such as pointer size, alignment, and
 387 endianness. For example, the constructor for SparcTargetMachine contains the
 388 following:
 389 </p>
 390
 391 <div class="doc_code">
 392 <pre>
 393 SparcTargetMachine::SparcTargetMachine(const Module &amp;M, const std::string &amp;FS)
 394   : DataLayout("E-p:32:32-f128:128:128"),
 395     Subtarget(M, FS), InstrInfo(Subtarget),
 396     FrameInfo(TargetFrameInfo::StackGrowsDown, 8, 0) {
 397 }
 398 </pre>
 399 </div>
 400
 401 </div>
 402
 403 <div class="doc_text">
 404
 405 <p>Hyphens separate portions of the <tt>TargetDescription</tt> string.</p>
 406
 407 <ul>
 408 <li>An upper-case "<tt>E</tt>" in the string indicates a big-endian target data
 409     model. a lower-case "<tt>e</tt>" indicates little-endian.</li>
 410
 411 <li>"<tt>p:</tt>" is followed by pointer information: size, ABI alignment, and
 412     preferred alignment. If only two figures follow "<tt>p:</tt>", then the
 413     first value is pointer size, and the second value is both ABI and preferred
 414     alignment.</li>
 415
 416 <li>Then a letter for numeric type alignment: "<tt>i</tt>", "<tt>f</tt>",
 417     "<tt>v</tt>", or "<tt>a</tt>" (corresponding to integer, floating point,
 418     vector, or aggregate). "<tt>i</tt>", "<tt>v</tt>", or "<tt>a</tt>" are
 419     followed by ABI alignment and preferred alignment. "<tt>f</tt>" is followed
 420     by three values: the first indicates the size of a long double, then ABI
 421     alignment, and then ABI preferred alignment.</li>
 422 </ul>
 423
 424 </div>
 425
 426 <!-- *********************************************************************** -->
 427 <div class="doc_section">
 428   <a name="TargetRegistration">Target Registration</a>
 429 </div>
 430 <!-- *********************************************************************** -->
 431
 432 <div class="doc_text">
 433
 434 <p>
 435 You must also register your target with the <tt>TargetRegistry</tt>, which is
 436 what other LLVM tools use to be able to lookup and use your target at
 437 runtime. The <tt>TargetRegistry</tt> can be used directly, but for most targets
 438 there are helper templates which should take care of the work for you.</p>
 439
 440 <p>
 441 All targets should declare a global <tt>Target</tt> object which is used to
 442 represent the target during registration. Then, in the target's TargetInfo
 443 library, the target should define that object and use
 444 the <tt>RegisterTarget</tt> template to register the target. For example, the Sparc registration code looks like this:
 445 </p>
 446
 447 <div class="doc_code">
 448 <pre>
 449 Target llvm::TheSparcTarget;
 450
 451 extern "C" void LLVMInitializeSparcTargetInfo() {
 452   RegisterTarget&lt;Triple::sparc, /*HasJIT=*/false&gt;
 453     X(TheSparcTarget, "sparc", "Sparc");
 454 }
 455 </pre>
 456 </div>
 457
 458 <p>
 459 This allows the <tt>TargetRegistry</tt> to look up the target by name or by
 460 target triple. In addition, most targets will also register additional features
 461 which are available in separate libraries. These registration steps are
 462 separate, because some clients may wish to only link in some parts of the target
 463 -- the JIT code generator does not require the use of the assembler printer, for
 464 example. Here is an example of registering the Sparc assembly printer:
 465 </p>
 466
 467 <div class="doc_code">
 468 <pre>
 469 extern "C" void LLVMInitializeSparcAsmPrinter() {
 470   RegisterAsmPrinter&lt;SparcAsmPrinter&gt; X(TheSparcTarget);
 471 }
 472 </pre>
 473 </div>
 474
 475 <p>
 476 For more information, see
 477 "<a href="/doxygen/TargetRegistry_8h-source.html">llvm/Target/TargetRegistry.h</a>".
 478 </p>
 479
 480 </div>
 481
 482 <!-- *********************************************************************** -->
 483 <div class="doc_section">
 484   <a name="RegisterSet">Register Set and Register Classes</a>
 485 </div>
 486 <!-- *********************************************************************** -->
 487
 488 <div class="doc_text">
 489
 490 <p>
 491 You should describe a concrete target-specific class that represents the
 492 register file of a target machine. This class is called <tt>XXXRegisterInfo</tt>
 493 (where <tt>XXX</tt> identifies the target) and represents the class register
 494 file data that is used for register allocation. It also describes the
 495 interactions between registers.
 496 </p>
 497
 498 <p>
 499 You also need to define register classes to categorize related registers. A
 500 register class should be added for groups of registers that are all treated the
 501 same way for some instruction. Typical examples are register classes for
 502 integer, floating-point, or vector registers. A register allocator allows an
 503 instruction to use any register in a specified register class to perform the
 504 instruction in a similar manner. Register classes allocate virtual registers to
 505 instructions from these sets, and register classes let the target-independent
 506 register allocator automatically choose the actual registers.
 507 </p>
 508
 509 <p>
 510 Much of the code for registers, including register definition, register aliases,
 511 and register classes, is generated by TableGen from <tt>XXXRegisterInfo.td</tt>
 512 input files and placed in <tt>XXXGenRegisterInfo.h.inc</tt> and
 513 <tt>XXXGenRegisterInfo.inc</tt> output files. Some of the code in the
 514 implementation of <tt>XXXRegisterInfo</tt> requires hand-coding.
 515 </p>
 516
 517 </div>
 518
 519 <!-- ======================================================================= -->
 520 <div class="doc_subsection">
 521   <a name="RegisterDef">Defining a Register</a>
 522 </div>
 523
 524 <div class="doc_text">
 525
 526 <p>
 527 The <tt>XXXRegisterInfo.td</tt> file typically starts with register definitions
 528 for a target machine. The <tt>Register</tt> class (specified
 529 in <tt>Target.td</tt>) is used to define an object for each register. The
 530 specified string <tt>n</tt> becomes the <tt>Name</tt> of the register. The
 531 basic <tt>Register</tt> object does not have any subregisters and does not
 532 specify any aliases.
 533 </p>
 534
 535 <div class="doc_code">
 536 <pre>
 537 class Register&lt;string n&gt; {
 538   string Namespace = "";
 539   string AsmName = n;
 540   string Name = n;
 541   int SpillSize = 0;
 542   int SpillAlignment = 0;
 543   list&lt;Register&gt; Aliases = [];
 544   list&lt;Register&gt; SubRegs = [];
 545   list&lt;int&gt; DwarfNumbers = [];
 546 }
 547 </pre>
 548 </div>
 549
 550 <p>
 551 For example, in the <tt>X86RegisterInfo.td</tt> file, there are register
 552 definitions that utilize the Register class, such as:
 553 </p>
 554
 555 <div class="doc_code">
 556 <pre>
 557 def AL : Register&lt;"AL"&gt;, DwarfRegNum&lt;[0, 0, 0]&gt;;
 558 </pre>
 559 </div>
 560
 561 <p>
 562 This defines the register <tt>AL</tt> and assigns it values (with
 563 <tt>DwarfRegNum</tt>) that are used by <tt>gcc</tt>, <tt>gdb</tt>, or a debug
 564 information writer to identify a register. For register
 565 <tt>AL</tt>, <tt>DwarfRegNum</tt> takes an array of 3 values representing 3
 566 different modes: the first element is for X86-64, the second for exception
 567 handling (EH) on X86-32, and the third is generic. -1 is a special Dwarf number
 568 that indicates the gcc number is undefined, and -2 indicates the register number
 569 is invalid for this mode.
 570 </p>
 571
 572 <p>
 573 From the previously described line in the <tt>X86RegisterInfo.td</tt> file,
 574 TableGen generates this code in the <tt>X86GenRegisterInfo.inc</tt> file:
 575 </p>
 576
 577 <div class="doc_code">
 578 <pre>
 579 static const unsigned GR8[] = { X86::AL, ... };
 580
 581 const unsigned AL_AliasSet[] = { X86::AX, X86::EAX, X86::RAX, 0 };
 582
 583 const TargetRegisterDesc RegisterDescriptors[] = {
 584   ...
 585 { "AL", "AL", AL_AliasSet, Empty_SubRegsSet, Empty_SubRegsSet, AL_SuperRegsSet }, ...
 586 </pre>
 587 </div>
 588
 589 <p>
 590 From the register info file, TableGen generates a <tt>TargetRegisterDesc</tt>
 591 object for each register. <tt>TargetRegisterDesc</tt> is defined in
 592 <tt>include/llvm/Target/TargetRegisterInfo.h</tt> with the following fields:
 593 </p>
 594
 595 <div class="doc_code">
 596 <pre>
 597 struct TargetRegisterDesc {
 598   const char     *AsmName;      // Assembly language name for the register
 599   const char     *Name;         // Printable name for the reg (for debugging)
 600   const unsigned *AliasSet;     // Register Alias Set
 601   const unsigned *SubRegs;      // Sub-register set
 602   const unsigned *ImmSubRegs;   // Immediate sub-register set
 603   const unsigned *SuperRegs;    // Super-register set
 604 };</pre>
 605 </div>
 606
 607 <p>
 608 TableGen uses the entire target description file (<tt>.td</tt>) to determine
 609 text names for the register (in the <tt>AsmName</tt> and <tt>Name</tt> fields of
 610 <tt>TargetRegisterDesc</tt>) and the relationships of other registers to the
 611 defined register (in the other <tt>TargetRegisterDesc</tt> fields). In this
 612 example, other definitions establish the registers "<tt>AX</tt>",
 613 "<tt>EAX</tt>", and "<tt>RAX</tt>" as aliases for one another, so TableGen
 614 generates a null-terminated array (<tt>AL_AliasSet</tt>) for this register alias
 615 set.
 616 </p>
 617
 618 <p>
 619 The <tt>Register</tt> class is commonly used as a base class for more complex
 620 classes. In <tt>Target.td</tt>, the <tt>Register</tt> class is the base for the
 621 <tt>RegisterWithSubRegs</tt> class that is used to define registers that need to
 622 specify subregisters in the <tt>SubRegs</tt> list, as shown here:
 623 </p>
 624
 625 <div class="doc_code">
 626 <pre>
 627 class RegisterWithSubRegs&lt;string n,
 628 list&lt;Register&gt; subregs&gt; : Register&lt;n&gt; {
 629   let SubRegs = subregs;
 630 }
 631 </pre>
 632 </div>
 633
 634 <p>
 635 In <tt>SparcRegisterInfo.td</tt>, additional register classes are defined for
 636 SPARC: a Register subclass, SparcReg, and further subclasses: <tt>Ri</tt>,
 637 <tt>Rf</tt>, and <tt>Rd</tt>. SPARC registers are identified by 5-bit ID
 638 numbers, which is a feature common to these subclasses. Note the use of
 639 '<tt>let</tt>' expressions to override values that are initially defined in a
 640 superclass (such as <tt>SubRegs</tt> field in the <tt>Rd</tt> class).
 641 </p>
 642
 643 <div class="doc_code">
 644 <pre>
 645 class SparcReg&lt;string n&gt; : Register&lt;n&gt; {
 646   field bits&lt;5&gt; Num;
 647   let Namespace = "SP";
 648 }
 649 // Ri - 32-bit integer registers
 650 class Ri&lt;bits&lt;5&gt; num, string n&gt; :
 651 SparcReg&lt;n&gt; {
 652   let Num = num;
 653 }
 654 // Rf - 32-bit floating-point registers
 655 class Rf&lt;bits&lt;5&gt; num, string n&gt; :
 656 SparcReg&lt;n&gt; {
 657   let Num = num;
 658 }
 659 // Rd - Slots in the FP register file for 64-bit
 660 floating-point values.
 661 class Rd&lt;bits&lt;5&gt; num, string n,
 662 list&lt;Register&gt; subregs&gt; : SparcReg&lt;n&gt; {
 663   let Num = num;
 664   let SubRegs = subregs;
 665 }
 666 </pre>
 667 </div>
 668
 669 <p>
 670 In the <tt>SparcRegisterInfo.td</tt> file, there are register definitions that
 671 utilize these subclasses of <tt>Register</tt>, such as:
 672 </p>
 673
 674 <div class="doc_code">
 675 <pre>
 676 def G0 : Ri&lt; 0, "G0"&gt;,
 677 DwarfRegNum&lt;[0]&gt;;
 678 def G1 : Ri&lt; 1, "G1"&gt;, DwarfRegNum&lt;[1]&gt;;
 679 ...
 680 def F0 : Rf&lt; 0, "F0"&gt;,
 681 DwarfRegNum&lt;[32]&gt;;
 682 def F1 : Rf&lt; 1, "F1"&gt;,
 683 DwarfRegNum&lt;[33]&gt;;
 684 ...
 685 def D0 : Rd&lt; 0, "F0", [F0, F1]&gt;,
 686 DwarfRegNum&lt;[32]&gt;;
 687 def D1 : Rd&lt; 2, "F2", [F2, F3]&gt;,
 688 DwarfRegNum&lt;[34]&gt;;
 689 </pre>
 690 </div>
 691
 692 <p>
 693 The last two registers shown above (<tt>D0</tt> and <tt>D1</tt>) are
 694 double-precision floating-point registers that are aliases for pairs of
 695 single-precision floating-point sub-registers. In addition to aliases, the
 696 sub-register and super-register relationships of the defined register are in
 697 fields of a register's TargetRegisterDesc.
 698 </p>
 699
 700 </div>
 701
 702 <!-- ======================================================================= -->
 703 <div class="doc_subsection">
 704   <a name="RegisterClassDef">Defining a Register Class</a>
 705 </div>
 706
 707 <div class="doc_text">
 708
 709 <p>
 710 The <tt>RegisterClass</tt> class (specified in <tt>Target.td</tt>) is used to
 711 define an object that represents a group of related registers and also defines
 712 the default allocation order of the registers. A target description file
 713 <tt>XXXRegisterInfo.td</tt> that uses <tt>Target.td</tt> can construct register
 714 classes using the following class:
 715 </p>
 716
 717 <div class="doc_code">
 718 <pre>
 719 class RegisterClass&lt;string namespace,
 720 list&lt;ValueType&gt; regTypes, int alignment,
 721                     list&lt;Register&gt; regList&gt; {
 722   string Namespace = namespace;
 723   list&lt;ValueType&gt; RegTypes = regTypes;
 724   int Size = 0;  // spill size, in bits; zero lets tblgen pick the size
 725   int Alignment = alignment;
 726
 727   // CopyCost is the cost of copying a value between two registers
 728   // default value 1 means a single instruction
 729   // A negative value means copying is extremely expensive or impossible
 730   int CopyCost = 1;
 731   list&lt;Register&gt; MemberList = regList;
 732
 733   // for register classes that are subregisters of this class
 734   list&lt;RegisterClass&gt; SubRegClassList = [];
 735
 736   code MethodProtos = [{}];  // to insert arbitrary code
 737   code MethodBodies = [{}];
 738 }
 739 </pre>
 740 </div>
 741
 742 <p>To define a RegisterClass, use the following 4 arguments:</p>
 743
 744 <ul>
 745 <li>The first argument of the definition is the name of the namespace.</li>
 746
 747 <li>The second argument is a list of <tt>ValueType</tt> register type values
 748     that are defined in <tt>include/llvm/CodeGen/ValueTypes.td</tt>. Defined
 749     values include integer types (such as <tt>i16</tt>, <tt>i32</tt>,
 750     and <tt>i1</tt> for Boolean), floating-point types
 751     (<tt>f32</tt>, <tt>f64</tt>), and vector types (for example, <tt>v8i16</tt>
 752     for an <tt>8 x i16</tt> vector). All registers in a <tt>RegisterClass</tt>
 753     must have the same <tt>ValueType</tt>, but some registers may store vector
 754     data in different configurations. For example a register that can process a
 755     128-bit vector may be able to handle 16 8-bit integer elements, 8 16-bit
 756     integers, 4 32-bit integers, and so on. </li>
 757
 758 <li>The third argument of the <tt>RegisterClass</tt> definition specifies the
 759     alignment required of the registers when they are stored or loaded to
 760     memory.</li>
 761
 762 <li>The final argument, <tt>regList</tt>, specifies which registers are in this
 763     class.  If an <tt>allocation_order_*</tt> method is not specified,
 764     then <tt>regList</tt> also defines the order of allocation used by the
 765     register allocator.</li>
 766 </ul>
 767
 768 <p>
 769 In <tt>SparcRegisterInfo.td</tt>, three RegisterClass objects are defined:
 770 <tt>FPRegs</tt>, <tt>DFPRegs</tt>, and <tt>IntRegs</tt>. For all three register
 771 classes, the first argument defines the namespace with the string
 772 '<tt>SP</tt>'. <tt>FPRegs</tt> defines a group of 32 single-precision
 773 floating-point registers (<tt>F0</tt> to <tt>F31</tt>); <tt>DFPRegs</tt> defines
 774 a group of 16 double-precision registers
 775 (<tt>D0-D15</tt>). For <tt>IntRegs</tt>, the <tt>MethodProtos</tt>
 776 and <tt>MethodBodies</tt> methods are used by TableGen to insert the specified
 777 code into generated output.
 778 </p>
 779
 780 <div class="doc_code">
 781 <pre>
 782 def FPRegs : RegisterClass&lt;"SP", [f32], 32,
 783   [F0, F1, F2, F3, F4, F5, F6, F7, F8, F9, F10, F11, F12, F13, F14, F15,
 784    F16, F17, F18, F19, F20, F21, F22, F23, F24, F25, F26, F27, F28, F29, F30, F31]&gt;;
 785
 786 def DFPRegs : RegisterClass&lt;"SP", [f64], 64,
 787   [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10, D11, D12, D13, D14, D15]&gt;;
 788 &nbsp;
 789 def IntRegs : RegisterClass&lt;"SP", [i32], 32,
 790     [L0, L1, L2, L3, L4, L5, L6, L7,
 791      I0, I1, I2, I3, I4, I5,
 792      O0, O1, O2, O3, O4, O5, O7,
 793      G1,
 794      // Non-allocatable regs:
 795      G2, G3, G4,
 796      O6,        // stack ptr
 797     I6,        // frame ptr
 798      I7,        // return address
 799      G0,        // constant zero
 800      G5, G6, G7 // reserved for kernel
 801     ]&gt; {
 802   let MethodProtos = [{
 803     iterator allocation_order_end(const MachineFunction &amp;MF) const;
 804   }];
 805   let MethodBodies = [{
 806     IntRegsClass::iterator
 807     IntRegsClass::allocation_order_end(const MachineFunction &amp;MF) const {
 808       return end() - 10  // Don't allocate special registers
 809          -1;
 810     }
 811   }];
 812 }
 813 </pre>
 814 </div>
 815
 816 <p>
 817 Using <tt>SparcRegisterInfo.td</tt> with TableGen generates several output files
 818 that are intended for inclusion in other source code that you write.
 819 <tt>SparcRegisterInfo.td</tt> generates <tt>SparcGenRegisterInfo.h.inc</tt>,
 820 which should be included in the header file for the implementation of the SPARC
 821 register implementation that you write (<tt>SparcRegisterInfo.h</tt>). In
 822 <tt>SparcGenRegisterInfo.h.inc</tt> a new structure is defined called
 823 <tt>SparcGenRegisterInfo</tt> that uses <tt>TargetRegisterInfo</tt> as its
 824 base. It also specifies types, based upon the defined register
 825 classes: <tt>DFPRegsClass</tt>, <tt>FPRegsClass</tt>, and <tt>IntRegsClass</tt>.
 826 </p>
 827
 828 <p>
 829 <tt>SparcRegisterInfo.td</tt> also generates <tt>SparcGenRegisterInfo.inc</tt>,
 830 which is included at the bottom of <tt>SparcRegisterInfo.cpp</tt>, the SPARC
 831 register implementation. The code below shows only the generated integer
 832 registers and associated register classes. The order of registers
 833 in <tt>IntRegs</tt> reflects the order in the definition of <tt>IntRegs</tt> in
 834 the target description file. Take special note of the use
 835 of <tt>MethodBodies</tt> in <tt>SparcRegisterInfo.td</tt> to create code in
 836 <tt>SparcGenRegisterInfo.inc</tt>. <tt>MethodProtos</tt> generates similar code
 837 in <tt>SparcGenRegisterInfo.h.inc</tt>.
 838 </p>
 839
 840 <div class="doc_code">
 841 <pre>  // IntRegs Register Class...
 842   static const unsigned IntRegs[] = {
 843     SP::L0, SP::L1, SP::L2, SP::L3, SP::L4, SP::L5,
 844     SP::L6, SP::L7, SP::I0, SP::I1, SP::I2, SP::I3,
 845     SP::I4, SP::I5, SP::O0, SP::O1, SP::O2, SP::O3,
 846     SP::O4, SP::O5, SP::O7, SP::G1, SP::G2, SP::G3,
 847     SP::G4, SP::O6, SP::I6, SP::I7, SP::G0, SP::G5,
 848     SP::G6, SP::G7,
 849   };
 850
 851   // IntRegsVTs Register Class Value Types...
 852   static const MVT::ValueType IntRegsVTs[] = {
 853     MVT::i32, MVT::Other
 854   };
 855
 856 namespace SP {   // Register class instances
 857   DFPRegsClass&nbsp;&nbsp;&nbsp; DFPRegsRegClass;
 858   FPRegsClass&nbsp;&nbsp;&nbsp;&nbsp; FPRegsRegClass;
 859   IntRegsClass&nbsp;&nbsp;&nbsp; IntRegsRegClass;
 860 ...
 861   // IntRegs Sub-register Classess...
 862   static const TargetRegisterClass* const IntRegsSubRegClasses [] = {
 863     NULL
 864   };
 865 ...
 866   // IntRegs Super-register Classess...
 867   static const TargetRegisterClass* const IntRegsSuperRegClasses [] = {
 868     NULL
 869   };
 870 ...
 871   // IntRegs Register Class sub-classes...
 872   static const TargetRegisterClass* const IntRegsSubclasses [] = {
 873     NULL
 874   };
 875 ...
 876   // IntRegs Register Class super-classes...
 877   static const TargetRegisterClass* const IntRegsSuperclasses [] = {
 878     NULL
 879   };
 880 ...
 881   IntRegsClass::iterator
 882   IntRegsClass::allocation_order_end(const MachineFunction &amp;MF) const {
 883      return end()-10  // Don't allocate special registers
 884          -1;
 885   }
 886
 887   IntRegsClass::IntRegsClass() : TargetRegisterClass(IntRegsRegClassID,
 888     IntRegsVTs, IntRegsSubclasses, IntRegsSuperclasses, IntRegsSubRegClasses,
 889     IntRegsSuperRegClasses, 4, 4, 1, IntRegs, IntRegs + 32) {}
 890 }
 891 </pre>
 892 </div>
 893
 894 </div>
 895
 896 <!-- ======================================================================= -->
 897 <div class="doc_subsection">
 898   <a name="implementRegister">Implement a subclass of</a>
 899   <a href="http://www.llvm.org/docs/CodeGenerator.html#targetregisterinfo">TargetRegisterInfo</a>
 900 </div>
 901
 902 <div class="doc_text">
 903
 904 <p>
 905 The final step is to hand code portions of <tt>XXXRegisterInfo</tt>, which
 906 implements the interface described in <tt>TargetRegisterInfo.h</tt>. These
 907 functions return <tt>0</tt>, <tt>NULL</tt>, or <tt>false</tt>, unless
 908 overridden. Here is a list of functions that are overridden for the SPARC
 909 implementation in <tt>SparcRegisterInfo.cpp</tt>:
 910 </p>
 911
 912 <ul>
 913 <li><tt>getCalleeSavedRegs</tt> &mdash; Returns a list of callee-saved registers
 914     in the order of the desired callee-save stack frame offset.</li>
 915
 916 <li><tt>getCalleeSavedRegClasses</tt> &mdash; Returns a list of preferred
 917     register classes with which to spill each callee saved register.</li>
 918
 919 <li><tt>getReservedRegs</tt> &mdash; Returns a bitset indexed by physical
 920     register numbers, indicating if a particular register is unavailable.</li>
 921
 922 <li><tt>hasFP</tt> &mdash; Return a Boolean indicating if a function should have
 923     a dedicated frame pointer register.</li>
 924
 925 <li><tt>eliminateCallFramePseudoInstr</tt> &mdash; If call frame setup or
 926     destroy pseudo instructions are used, this can be called to eliminate
 927     them.</li>
 928
 929 <li><tt>eliminateFrameIndex</tt> &mdash; Eliminate abstract frame indices from
 930     instructions that may use them.</li>
 931
 932 <li><tt>emitPrologue</tt> &mdash; Insert prologue code into the function.</li>
 933
 934 <li><tt>emitEpilogue</tt> &mdash; Insert epilogue code into the function.</li>
 935 </ul>
 936
 937 </div>
 938
 939 <!-- *********************************************************************** -->
 940 <div class="doc_section">
 941   <a name="InstructionSet">Instruction Set</a>
 942 </div>
 943
 944 <!-- *********************************************************************** -->
 945 <div class="doc_text">
 946
 947 <p>
 948 During the early stages of code generation, the LLVM IR code is converted to a
 949 <tt>SelectionDAG</tt> with nodes that are instances of the <tt>SDNode</tt> class
 950 containing target instructions. An <tt>SDNode</tt> has an opcode, operands, type
 951 requirements, and operation properties. For example, is an operation
 952 commutative, does an operation load from memory. The various operation node
 953 types are described in the <tt>include/llvm/CodeGen/SelectionDAGNodes.h</tt>
 954 file (values of the <tt>NodeType</tt> enum in the <tt>ISD</tt> namespace).
 955 </p>
 956
 957 <p>
 958 TableGen uses the following target description (<tt>.td</tt>) input files to
 959 generate much of the code for instruction definition:
 960 </p>
 961
 962 <ul>
 963 <li><tt>Target.td</tt> &mdash; Where the <tt>Instruction</tt>, <tt>Operand</tt>,
 964     <tt>InstrInfo</tt>, and other fundamental classes are defined.</li>
 965
 966 <li><tt>TargetSelectionDAG.td</tt>&mdash; Used by <tt>SelectionDAG</tt>
 967     instruction selection generators, contains <tt>SDTC*</tt> classes (selection
 968     DAG type constraint), definitions of <tt>SelectionDAG</tt> nodes (such as
 969     <tt>imm</tt>, <tt>cond</tt>, <tt>bb</tt>, <tt>add</tt>, <tt>fadd</tt>,
 970     <tt>sub</tt>), and pattern support (<tt>Pattern</tt>, <tt>Pat</tt>,
 971     <tt>PatFrag</tt>, <tt>PatLeaf</tt>, <tt>ComplexPattern</tt>.</li>
 972
 973 <li><tt>XXXInstrFormats.td</tt> &mdash; Patterns for definitions of
 974     target-specific instructions.</li>
 975
 976 <li><tt>XXXInstrInfo.td</tt> &mdash; Target-specific definitions of instruction
 977     templates, condition codes, and instructions of an instruction set. For
 978     architecture modifications, a different file name may be used. For example,
 979     for Pentium with SSE instruction, this file is <tt>X86InstrSSE.td</tt>, and
 980     for Pentium with MMX, this file is <tt>X86InstrMMX.td</tt>.</li>
 981 </ul>
 982
 983 <p>
 984 There is also a target-specific <tt>XXX.td</tt> file, where <tt>XXX</tt> is the
 985 name of the target. The <tt>XXX.td</tt> file includes the other <tt>.td</tt>
 986 input files, but its contents are only directly important for subtargets.
 987 </p>
 988
 989 <p>
 990 You should describe a concrete target-specific class <tt>XXXInstrInfo</tt> that
 991 represents machine instructions supported by a target machine.
 992 <tt>XXXInstrInfo</tt> contains an array of <tt>XXXInstrDescriptor</tt> objects,
 993 each of which describes one instruction. An instruction descriptor defines:</p>
 994
 995 <ul>
 996 <li>Opcode mnemonic</li>
 997
 998 <li>Number of operands</li>
 999
1000 <li>List of implicit register definitions and uses</li>
1001
1002 <li>Target-independent properties (such as memory access, is commutable)</li>
1003
1004 <li>Target-specific flags </li>
1005 </ul>
1006
1007 <p>
1008 The Instruction class (defined in <tt>Target.td</tt>) is mostly used as a base
1009 for more complex instruction classes.
1010 </p>
1011
1012 <div class="doc_code">
1013 <pre>class Instruction {
1014   string Namespace = "";
1015   dag OutOperandList;       // An dag containing the MI def operand list.
1016   dag InOperandList;        // An dag containing the MI use operand list.
1017   string AsmString = "";    // The .s format to print the instruction with.
1018   list&lt;dag&gt; Pattern;  // Set to the DAG pattern for this instruction
1019   list&lt;Register&gt; Uses = [];
1020   list&lt;Register&gt; Defs = [];
1021   list&lt;Predicate&gt; Predicates = [];  // predicates turned into isel match code
1022   ... remainder not shown for space ...
1023 }
1024 </pre>
1025 </div>
1026
1027 <p>
1028 A <tt>SelectionDAG</tt> node (<tt>SDNode</tt>) should contain an object
1029 representing a target-specific instruction that is defined
1030 in <tt>XXXInstrInfo.td</tt>. The instruction objects should represent
1031 instructions from the architecture manual of the target machine (such as the
1032 SPARC Architecture Manual for the SPARC target).
1033 </p>
1034
1035 <p>
1036 A single instruction from the architecture manual is often modeled as multiple
1037 target instructions, depending upon its operands. For example, a manual might
1038 describe an add instruction that takes a register or an immediate operand. An
1039 LLVM target could model this with two instructions named <tt>ADDri</tt> and
1040 <tt>ADDrr</tt>.
1041 </p>
1042
1043 <p>
1044 You should define a class for each instruction category and define each opcode
1045 as a subclass of the category with appropriate parameters such as the fixed
1046 binary encoding of opcodes and extended opcodes. You should map the register
1047 bits to the bits of the instruction in which they are encoded (for the
1048 JIT). Also you should specify how the instruction should be printed when the
1049 automatic assembly printer is used.
1050 </p>
1051
1052 <p>
1053 As is described in the SPARC Architecture Manual, Version 8, there are three
1054 major 32-bit formats for instructions. Format 1 is only for the <tt>CALL</tt>
1055 instruction. Format 2 is for branch on condition codes and <tt>SETHI</tt> (set
1056 high bits of a register) instructions.  Format 3 is for other instructions.
1057 </p>
1058
1059 <p>
1060 Each of these formats has corresponding classes in <tt>SparcInstrFormat.td</tt>.
1061 <tt>InstSP</tt> is a base class for other instruction classes. Additional base
1062 classes are specified for more precise formats: for example
1063 in <tt>SparcInstrFormat.td</tt>, <tt>F2_1</tt> is for <tt>SETHI</tt>,
1064 and <tt>F2_2</tt> is for branches. There are three other base
1065 classes: <tt>F3_1</tt> for register/register operations, <tt>F3_2</tt> for
1066 register/immediate operations, and <tt>F3_3</tt> for floating-point
1067 operations. <tt>SparcInstrInfo.td</tt> also adds the base class Pseudo for
1068 synthetic SPARC instructions.
1069 </p>
1070
1071 <p>
1072 <tt>SparcInstrInfo.td</tt> largely consists of operand and instruction
1073 definitions for the SPARC target. In <tt>SparcInstrInfo.td</tt>, the following
1074 target description file entry, <tt>LDrr</tt>, defines the Load Integer
1075 instruction for a Word (the <tt>LD</tt> SPARC opcode) from a memory address to a
1076 register. The first parameter, the value 3 (<tt>11<sub>2</sub></tt>), is the
1077 operation value for this category of operation. The second parameter
1078 (<tt>000000<sub>2</sub></tt>) is the specific operation value
1079 for <tt>LD</tt>/Load Word. The third parameter is the output destination, which
1080 is a register operand and defined in the <tt>Register</tt> target description
1081 file (<tt>IntRegs</tt>).
1082 </p>
1083
1084 <div class="doc_code">
1085 <pre>def LDrr : F3_1 &lt;3, 0b000000, (outs IntRegs:$dst), (ins MEMrr:$addr),
1086                  "ld [$addr], $dst",
1087                  [(set IntRegs:$dst, (load ADDRrr:$addr))]&gt;;
1088 </pre>
1089 </div>
1090
1091 <p>
1092 The fourth parameter is the input source, which uses the address
1093 operand <tt>MEMrr</tt> that is defined earlier in <tt>SparcInstrInfo.td</tt>:
1094 </p>
1095
1096 <div class="doc_code">
1097 <pre>def MEMrr : Operand&lt;i32&gt; {
1098   let PrintMethod = "printMemOperand";
1099   let MIOperandInfo = (ops IntRegs, IntRegs);
1100 }
1101 </pre>
1102 </div>
1103
1104 <p>
1105 The fifth parameter is a string that is used by the assembly printer and can be
1106 left as an empty string until the assembly printer interface is implemented. The
1107 sixth and final parameter is the pattern used to match the instruction during
1108 the SelectionDAG Select Phase described in
1109 (<a href="http://www.llvm.org/docs/CodeGenerator.html">The LLVM
1110 Target-Independent Code Generator</a>).  This parameter is detailed in the next
1111 section, <a href="#InstructionSelector">Instruction Selector</a>.
1112 </p>
1113
1114 <p>
1115 Instruction class definitions are not overloaded for different operand types, so
1116 separate versions of instructions are needed for register, memory, or immediate
1117 value operands. For example, to perform a Load Integer instruction for a Word
1118 from an immediate operand to a register, the following instruction class is
1119 defined:
1120 </p>
1121
1122 <div class="doc_code">
1123 <pre>def LDri : F3_2 &lt;3, 0b000000, (outs IntRegs:$dst), (ins MEMri:$addr),
1124                  "ld [$addr], $dst",
1125                  [(set IntRegs:$dst, (load ADDRri:$addr))]&gt;;
1126 </pre>
1127 </div>
1128
1129 <p>
1130 Writing these definitions for so many similar instructions can involve a lot of
1131 cut and paste. In td files, the <tt>multiclass</tt> directive enables the
1132 creation of templates to define several instruction classes at once (using
1133 the <tt>defm</tt> directive). For example in <tt>SparcInstrInfo.td</tt>, the
1134 <tt>multiclass</tt> pattern <tt>F3_12</tt> is defined to create 2 instruction
1135 classes each time <tt>F3_12</tt> is invoked:
1136 </p>
1137
1138 <div class="doc_code">
1139 <pre>multiclass F3_12 &lt;string OpcStr, bits&lt;6&gt; Op3Val, SDNode OpNode&gt; {
1140   def rr  : F3_1 &lt;2, Op3Val,
1141                  (outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
1142                  !strconcat(OpcStr, " $b, $c, $dst"),
1143                  [(set IntRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]&gt;;
1144   def ri  : F3_2 &lt;2, Op3Val,
1145                  (outs IntRegs:$dst), (ins IntRegs:$b, i32imm:$c),
1146                  !strconcat(OpcStr, " $b, $c, $dst"),
1147                  [(set IntRegs:$dst, (OpNode IntRegs:$b, simm13:$c))]&gt;;
1148 }
1149 </pre>
1150 </div>
1151
1152 <p>
1153 So when the <tt>defm</tt> directive is used for the <tt>XOR</tt>
1154 and <tt>ADD</tt> instructions, as seen below, it creates four instruction
1155 objects: <tt>XORrr</tt>, <tt>XORri</tt>, <tt>ADDrr</tt>, and <tt>ADDri</tt>.
1156 </p>
1157
1158 <div class="doc_code">
1159 <pre>
1160 defm XOR   : F3_12&lt;"xor", 0b000011, xor&gt;;
1161 defm ADD   : F3_12&lt;"add", 0b000000, add&gt;;
1162 </pre>
1163 </div>
1164
1165 <p>
1166 <tt>SparcInstrInfo.td</tt> also includes definitions for condition codes that
1167 are referenced by branch instructions. The following definitions
1168 in <tt>SparcInstrInfo.td</tt> indicate the bit location of the SPARC condition
1169 code. For example, the 10<sup>th</sup> bit represents the 'greater than'
1170 condition for integers, and the 22<sup>nd</sup> bit represents the 'greater
1171 than' condition for floats.
1172 </p>
1173
1174 <div class="doc_code">
1175 <pre>
1176 def ICC_NE  : ICC_VAL&lt; 9&gt;;  // Not Equal
1177 def ICC_E   : ICC_VAL&lt; 1&gt;;  // Equal
1178 def ICC_G   : ICC_VAL&lt;10&gt;;  // Greater
1179 ...
1180 def FCC_U   : FCC_VAL&lt;23&gt;;  // Unordered
1181 def FCC_G   : FCC_VAL&lt;22&gt;;  // Greater
1182 def FCC_UG  : FCC_VAL&lt;21&gt;;  // Unordered or Greater
1183 ...
1184 </pre>
1185 </div>
1186
1187 <p>
1188 (Note that <tt>Sparc.h</tt> also defines enums that correspond to the same SPARC
1189 condition codes. Care must be taken to ensure the values in <tt>Sparc.h</tt>
1190 correspond to the values in <tt>SparcInstrInfo.td</tt>. I.e.,
1191 <tt>SPCC::ICC_NE = 9</tt>, <tt>SPCC::FCC_U = 23</tt> and so on.)
1192 </p>
1193
1194 </div>
1195
1196 <!-- ======================================================================= -->
1197 <div class="doc_subsection">
1198   <a name="operandMapping">Instruction Operand Mapping</a>
1199 </div>
1200
1201 <div class="doc_text">
1202
1203 <p>
1204 The code generator backend maps instruction operands to fields in the
1205 instruction.  Operands are assigned to unbound fields in the instruction in the
1206 order they are defined. Fields are bound when they are assigned a value.  For
1207 example, the Sparc target defines the <tt>XNORrr</tt> instruction as
1208 a <tt>F3_1</tt> format instruction having three operands.
1209 </p>
1210
1211 <div class="doc_code">
1212 <pre>
1213 def XNORrr  : F3_1&lt;2, 0b000111,
1214                    (outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
1215                    "xnor $b, $c, $dst",
1216                    [(set IntRegs:$dst, (not (xor IntRegs:$b, IntRegs:$c)))]&gt;;
1217 </pre>
1218 </div>
1219
1220 <p>
1221 The instruction templates in <tt>SparcInstrFormats.td</tt> show the base class
1222 for <tt>F3_1</tt> is <tt>InstSP</tt>.
1223 </p>
1224
1225 <div class="doc_code">
1226 <pre>
1227 class InstSP&lt;dag outs, dag ins, string asmstr, list&lt;dag&gt; pattern&gt; : Instruction {
1228   field bits&lt;32&gt; Inst;
1229   let Namespace = "SP";
1230   bits&lt;2&gt; op;
1231   let Inst{31-30} = op;
1232   dag OutOperandList = outs;
1233   dag InOperandList = ins;
1234   let AsmString   = asmstr;
1235   let Pattern = pattern;
1236 }
1237 </pre>
1238 </div>
1239
1240 <p><tt>InstSP</tt> leaves the <tt>op</tt> field unbound.</p>
1241
1242 <div class="doc_code">
1243 <pre>
1244 class F3&lt;dag outs, dag ins, string asmstr, list&lt;dag&gt; pattern&gt;
1245     : InstSP&lt;outs, ins, asmstr, pattern&gt; {
1246   bits&lt;5&gt; rd;
1247   bits&lt;6&gt; op3;
1248   bits&lt;5&gt; rs1;
1249   let op{1} = 1;   // Op = 2 or 3
1250   let Inst{29-25} = rd;
1251   let Inst{24-19} = op3;
1252   let Inst{18-14} = rs1;
1253 }
1254 </pre>
1255 </div>
1256
1257 <p>
1258 <tt>F3</tt> binds the <tt>op</tt> field and defines the <tt>rd</tt>,
1259 <tt>op3</tt>, and <tt>rs1</tt> fields.  <tt>F3</tt> format instructions will
1260 bind the operands <tt>rd</tt>, <tt>op3</tt>, and <tt>rs1</tt> fields.
1261 </p>
1262
1263 <div class="doc_code">
1264 <pre>
1265 class F3_1&lt;bits&lt;2&gt; opVal, bits&lt;6&gt; op3val, dag outs, dag ins,
1266            string asmstr, list&lt;dag&gt; pattern&gt; : F3&lt;outs, ins, asmstr, pattern&gt; {
1267   bits&lt;8&gt; asi = 0; // asi not currently used
1268   bits&lt;5&gt; rs2;
1269   let op         = opVal;
1270   let op3        = op3val;
1271   let Inst{13}   = 0;     // i field = 0
1272   let Inst{12-5} = asi;   // address space identifier
1273   let Inst{4-0}  = rs2;
1274 }
1275 </pre>
1276 </div>
1277
1278 <p>
1279 <tt>F3_1</tt> binds the <tt>op3</tt> field and defines the <tt>rs2</tt>
1280 fields.  <tt>F3_1</tt> format instructions will bind the operands to the <tt>rd</tt>,
1281 <tt>rs1</tt>, and <tt>rs2</tt> fields. This results in the <tt>XNORrr</tt>
1282 instruction binding <tt>$dst</tt>, <tt>$b</tt>, and <tt>$c</tt> operands to
1283 the <tt>rd</tt>, <tt>rs1</tt>, and <tt>rs2</tt> fields respectively.
1284 </p>
1285
1286 </div>
1287
1288 <!-- ======================================================================= -->
1289 <div class="doc_subsection">
1290   <a name="implementInstr">Implement a subclass of </a>
1291   <a href="http://www.llvm.org/docs/CodeGenerator.html#targetinstrinfo">TargetInstrInfo</a>
1292 </div>
1293
1294 <div class="doc_text">
1295
1296 <p>
1297 The final step is to hand code portions of <tt>XXXInstrInfo</tt>, which
1298 implements the interface described in <tt>TargetInstrInfo.h</tt>. These
1299 functions return <tt>0</tt> or a Boolean or they assert, unless
1300 overridden. Here's a list of functions that are overridden for the SPARC
1301 implementation in <tt>SparcInstrInfo.cpp</tt>:
1302 </p>
1303
1304 <ul>
1305 <li><tt>isMoveInstr</tt> &mdash; Return true if the instruction is a register to
1306     register move; false, otherwise.</li>
1307
1308 <li><tt>isLoadFromStackSlot</tt> &mdash; If the specified machine instruction is
1309     a direct load from a stack slot, return the register number of the
1310     destination and the <tt>FrameIndex</tt> of the stack slot.</li>
1311
1312 <li><tt>isStoreToStackSlot</tt> &mdash; If the specified machine instruction is
1313     a direct store to a stack slot, return the register number of the
1314     destination and the <tt>FrameIndex</tt> of the stack slot.</li>
1315
1316 <li><tt>copyRegToReg</tt> &mdash; Copy values between a pair of registers.</li>
1317
1318 <li><tt>storeRegToStackSlot</tt> &mdash; Store a register value to a stack
1319     slot.</li>
1320
1321 <li><tt>loadRegFromStackSlot</tt> &mdash; Load a register value from a stack
1322     slot.</li>
1323
1324 <li><tt>storeRegToAddr</tt> &mdash; Store a register value to memory.</li>
1325
1326 <li><tt>loadRegFromAddr</tt> &mdash; Load a register value from memory.</li>
1327
1328 <li><tt>foldMemoryOperand</tt> &mdash; Attempt to combine instructions of any
1329     load or store instruction for the specified operand(s).</li>
1330 </ul>
1331
1332 </div>
1333
1334 <!-- ======================================================================= -->
1335 <div class="doc_subsection">
1336   <a name="branchFolding">Branch Folding and If Conversion</a>
1337 </div>
1338 <div class="doc_text">
1339
1340 <p>
1341 Performance can be improved by combining instructions or by eliminating
1342 instructions that are never reached. The <tt>AnalyzeBranch</tt> method
1343 in <tt>XXXInstrInfo</tt> may be implemented to examine conditional instructions
1344 and remove unnecessary instructions. <tt>AnalyzeBranch</tt> looks at the end of
1345 a machine basic block (MBB) for opportunities for improvement, such as branch
1346 folding and if conversion. The <tt>BranchFolder</tt> and <tt>IfConverter</tt>
1347 machine function passes (see the source files <tt>BranchFolding.cpp</tt> and
1348 <tt>IfConversion.cpp</tt> in the <tt>lib/CodeGen</tt> directory) call
1349 <tt>AnalyzeBranch</tt> to improve the control flow graph that represents the
1350 instructions.
1351 </p>
1352
1353 <p>
1354 Several implementations of <tt>AnalyzeBranch</tt> (for ARM, Alpha, and X86) can
1355 be examined as models for your own <tt>AnalyzeBranch</tt> implementation. Since
1356 SPARC does not implement a useful <tt>AnalyzeBranch</tt>, the ARM target
1357 implementation is shown below.
1358 </p>
1359
1360 <p><tt>AnalyzeBranch</tt> returns a Boolean value and takes four parameters:</p>
1361
1362 <ul>
1363 <li><tt>MachineBasicBlock &amp;MBB</tt> &mdash; The incoming block to be
1364     examined.</li>
1365
1366 <li><tt>MachineBasicBlock *&amp;TBB</tt> &mdash; A destination block that is
1367     returned. For a conditional branch that evaluates to true, <tt>TBB</tt> is
1368     the destination.</li>
1369
1370 <li><tt>MachineBasicBlock *&amp;FBB</tt> &mdash; For a conditional branch that
1371     evaluates to false, <tt>FBB</tt> is returned as the destination.</li>
1372
1373 <li><tt>std::vector&lt;MachineOperand&gt; &amp;Cond</tt> &mdash; List of
1374     operands to evaluate a condition for a conditional branch.</li>
1375 </ul>
1376
1377 <p>
1378 In the simplest case, if a block ends without a branch, then it falls through to
1379 the successor block. No destination blocks are specified for either <tt>TBB</tt>
1380 or <tt>FBB</tt>, so both parameters return <tt>NULL</tt>. The start of
1381 the <tt>AnalyzeBranch</tt> (see code below for the ARM target) shows the
1382 function parameters and the code for the simplest case.
1383 </p>
1384
1385 <div class="doc_code">
1386 <pre>bool ARMInstrInfo::AnalyzeBranch(MachineBasicBlock &amp;MBB,
1387         MachineBasicBlock *&amp;TBB, MachineBasicBlock *&amp;FBB,
1388         std::vector&lt;MachineOperand&gt; &amp;Cond) const
1389 {
1390   MachineBasicBlock::iterator I = MBB.end();
1391   if (I == MBB.begin() || !isUnpredicatedTerminator(--I))
1392     return false;
1393 </pre>
1394 </div>
1395
1396 <p>
1397 If a block ends with a single unconditional branch instruction, then
1398 <tt>AnalyzeBranch</tt> (shown below) should return the destination of that
1399 branch in the <tt>TBB</tt> parameter.
1400 </p>
1401
1402 <div class="doc_code">
1403 <pre>
1404   if (LastOpc == ARM::B || LastOpc == ARM::tB) {
1405     TBB = LastInst-&gt;getOperand(0).getMBB();
1406     return false;
1407   }
1408 </pre>
1409 </div>
1410
1411 <p>
1412 If a block ends with two unconditional branches, then the second branch is never
1413 reached. In that situation, as shown below, remove the last branch instruction
1414 and return the penultimate branch in the <tt>TBB</tt> parameter.
1415 </p>
1416
1417 <div class="doc_code">
1418 <pre>
1419   if ((SecondLastOpc == ARM::B || SecondLastOpc==ARM::tB) &amp;&amp;
1420       (LastOpc == ARM::B || LastOpc == ARM::tB)) {
1421     TBB = SecondLastInst-&gt;getOperand(0).getMBB();
1422     I = LastInst;
1423     I-&gt;eraseFromParent();
1424     return false;
1425   }
1426 </pre>
1427 </div>
1428
1429 <p>
1430 A block may end with a single conditional branch instruction that falls through
1431 to successor block if the condition evaluates to false. In that case,
1432 <tt>AnalyzeBranch</tt> (shown below) should return the destination of that
1433 conditional branch in the <tt>TBB</tt> parameter and a list of operands in
1434 the <tt>Cond</tt> parameter to evaluate the condition.
1435 </p>
1436
1437 <div class="doc_code">
1438 <pre>
1439   if (LastOpc == ARM::Bcc || LastOpc == ARM::tBcc) {
1440     // Block ends with fall-through condbranch.
1441     TBB = LastInst-&gt;getOperand(0).getMBB();
1442     Cond.push_back(LastInst-&gt;getOperand(1));
1443     Cond.push_back(LastInst-&gt;getOperand(2));
1444     return false;
1445   }
1446 </pre>
1447 </div>
1448
1449 <p>
1450 If a block ends with both a conditional branch and an ensuing unconditional
1451 branch, then <tt>AnalyzeBranch</tt> (shown below) should return the conditional
1452 branch destination (assuming it corresponds to a conditional evaluation of
1453 '<tt>true</tt>') in the <tt>TBB</tt> parameter and the unconditional branch
1454 destination in the <tt>FBB</tt> (corresponding to a conditional evaluation of
1455 '<tt>false</tt>').  A list of operands to evaluate the condition should be
1456 returned in the <tt>Cond</tt> parameter.
1457 </p>
1458
1459 <div class="doc_code">
1460 <pre>
1461   unsigned SecondLastOpc = SecondLastInst-&gt;getOpcode();
1462
1463   if ((SecondLastOpc == ARM::Bcc &amp;&amp; LastOpc == ARM::B) ||
1464       (SecondLastOpc == ARM::tBcc &amp;&amp; LastOpc == ARM::tB)) {
1465     TBB =  SecondLastInst-&gt;getOperand(0).getMBB();
1466     Cond.push_back(SecondLastInst-&gt;getOperand(1));
1467     Cond.push_back(SecondLastInst-&gt;getOperand(2));
1468     FBB = LastInst-&gt;getOperand(0).getMBB();
1469     return false;
1470   }
1471 </pre>
1472 </div>
1473
1474 <p>
1475 For the last two cases (ending with a single conditional branch or ending with
1476 one conditional and one unconditional branch), the operands returned in
1477 the <tt>Cond</tt> parameter can be passed to methods of other instructions to
1478 create new branches or perform other operations. An implementation
1479 of <tt>AnalyzeBranch</tt> requires the helper methods <tt>RemoveBranch</tt>
1480 and <tt>InsertBranch</tt> to manage subsequent operations.
1481 </p>
1482
1483 <p>
1484 <tt>AnalyzeBranch</tt> should return false indicating success in most circumstances.
1485 <tt>AnalyzeBranch</tt> should only return true when the method is stumped about what to
1486 do, for example, if a block has three terminating branches. <tt>AnalyzeBranch</tt> may
1487 return true if it encounters a terminator it cannot handle, such as an indirect
1488 branch.
1489 </p>
1490
1491 </div>
1492
1493 <!-- *********************************************************************** -->
1494 <div class="doc_section">
1495   <a name="InstructionSelector">Instruction Selector</a>
1496 </div>
1497 <!-- *********************************************************************** -->
1498
1499 <div class="doc_text">
1500
1501 <p>
1502 LLVM uses a <tt>SelectionDAG</tt> to represent LLVM IR instructions, and nodes
1503 of the <tt>SelectionDAG</tt> ideally represent native target
1504 instructions. During code generation, instruction selection passes are performed
1505 to convert non-native DAG instructions into native target-specific
1506 instructions. The pass described in <tt>XXXISelDAGToDAG.cpp</tt> is used to
1507 match patterns and perform DAG-to-DAG instruction selection. Optionally, a pass
1508 may be defined (in <tt>XXXBranchSelector.cpp</tt>) to perform similar DAG-to-DAG
1509 operations for branch instructions. Later, the code in
1510 <tt>XXXISelLowering.cpp</tt> replaces or removes operations and data types not
1511 supported natively (legalizes) in a <tt>SelectionDAG</tt>.
1512 </p>
1513
1514 <p>
1515 TableGen generates code for instruction selection using the following target
1516 description input files:
1517 </p>
1518
1519 <ul>
1520 <li><tt>XXXInstrInfo.td</tt> &mdash; Contains definitions of instructions in a
1521     target-specific instruction set, generates <tt>XXXGenDAGISel.inc</tt>, which
1522     is included in <tt>XXXISelDAGToDAG.cpp</tt>.</li>
1523
1524 <li><tt>XXXCallingConv.td</tt> &mdash; Contains the calling and return value
1525     conventions for the target architecture, and it generates
1526     <tt>XXXGenCallingConv.inc</tt>, which is included in
1527     <tt>XXXISelLowering.cpp</tt>.</li>
1528 </ul>
1529
1530 <p>
1531 The implementation of an instruction selection pass must include a header that
1532 declares the <tt>FunctionPass</tt> class or a subclass of <tt>FunctionPass</tt>. In
1533 <tt>XXXTargetMachine.cpp</tt>, a Pass Manager (PM) should add each instruction
1534 selection pass into the queue of passes to run.
1535 </p>
1536
1537 <p>
1538 The LLVM static compiler (<tt>llc</tt>) is an excellent tool for visualizing the
1539 contents of DAGs. To display the <tt>SelectionDAG</tt> before or after specific
1540 processing phases, use the command line options for <tt>llc</tt>, described
1541 at <a href="http://llvm.org/docs/CodeGenerator.html#selectiondag_process">
1542 SelectionDAG Instruction Selection Process</a>.
1543 </p>
1544
1545 <p>
1546 To describe instruction selector behavior, you should add patterns for lowering
1547 LLVM code into a <tt>SelectionDAG</tt> as the last parameter of the instruction
1548 definitions in <tt>XXXInstrInfo.td</tt>. For example, in
1549 <tt>SparcInstrInfo.td</tt>, this entry defines a register store operation, and
1550 the last parameter describes a pattern with the store DAG operator.
1551 </p>
1552
1553 <div class="doc_code">
1554 <pre>
1555 def STrr  : F3_1&lt; 3, 0b000100, (outs), (ins MEMrr:$addr, IntRegs:$src),
1556                  "st $src, [$addr]", [(store IntRegs:$src, ADDRrr:$addr)]&gt;;
1557 </pre>
1558 </div>
1559
1560 <p>
1561 <tt>ADDRrr</tt> is a memory mode that is also defined in
1562 <tt>SparcInstrInfo.td</tt>:
1563 </p>
1564
1565 <div class="doc_code">
1566 <pre>
1567 def ADDRrr : ComplexPattern&lt;i32, 2, "SelectADDRrr", [], []&gt;;
1568 </pre>
1569 </div>
1570
1571 <p>
1572 The definition of <tt>ADDRrr</tt> refers to <tt>SelectADDRrr</tt>, which is a
1573 function defined in an implementation of the Instructor Selector (such
1574 as <tt>SparcISelDAGToDAG.cpp</tt>).
1575 </p>
1576
1577 <p>
1578 In <tt>lib/Target/TargetSelectionDAG.td</tt>, the DAG operator for store is
1579 defined below:
1580 </p>
1581
1582 <div class="doc_code">
1583 <pre>
1584 def store : PatFrag&lt;(ops node:$val, node:$ptr),
1585                     (st node:$val, node:$ptr), [{
1586   if (StoreSDNode *ST = dyn_cast&lt;StoreSDNode&gt;(N))
1587     return !ST-&gt;isTruncatingStore() &amp;&amp;
1588            ST-&gt;getAddressingMode() == ISD::UNINDEXED;
1589   return false;
1590 }]&gt;;
1591 </pre>
1592 </div>
1593
1594 <p>
1595 <tt>XXXInstrInfo.td</tt> also generates (in <tt>XXXGenDAGISel.inc</tt>) the
1596 <tt>SelectCode</tt> method that is used to call the appropriate processing
1597 method for an instruction. In this example, <tt>SelectCode</tt>
1598 calls <tt>Select_ISD_STORE</tt> for the <tt>ISD::STORE</tt> opcode.
1599 </p>
1600
1601 <div class="doc_code">
1602 <pre>
1603 SDNode *SelectCode(SDValue N) {
1604   ...
1605   MVT::ValueType NVT = N.getNode()-&gt;getValueType(0);
1606   switch (N.getOpcode()) {
1607   case ISD::STORE: {
1608     switch (NVT) {
1609     default:
1610       return Select_ISD_STORE(N);
1611       break;
1612     }
1613     break;
1614   }
1615   ...
1616 </pre>
1617 </div>
1618
1619 <p>
1620 The pattern for <tt>STrr</tt> is matched, so elsewhere in
1621 <tt>XXXGenDAGISel.inc</tt>, code for <tt>STrr</tt> is created for
1622 <tt>Select_ISD_STORE</tt>. The <tt>Emit_22</tt> method is also generated
1623 in <tt>XXXGenDAGISel.inc</tt> to complete the processing of this
1624 instruction.
1625 </p>
1626
1627 <div class="doc_code">
1628 <pre>
1629 SDNode *Select_ISD_STORE(const SDValue &amp;N) {
1630   SDValue Chain = N.getOperand(0);
1631   if (Predicate_store(N.getNode())) {
1632     SDValue N1 = N.getOperand(1);
1633     SDValue N2 = N.getOperand(2);
1634     SDValue CPTmp0;
1635     SDValue CPTmp1;
1636
1637     // Pattern: (st:void IntRegs:i32:$src,
1638     //           ADDRrr:i32:$addr)&lt;&lt;P:Predicate_store&gt;&gt;
1639     // Emits: (STrr:void ADDRrr:i32:$addr, IntRegs:i32:$src)
1640     // Pattern complexity = 13  cost = 1  size = 0
1641     if (SelectADDRrr(N, N2, CPTmp0, CPTmp1) &amp;&amp;
1642         N1.getNode()-&gt;getValueType(0) == MVT::i32 &amp;&amp;
1643         N2.getNode()-&gt;getValueType(0) == MVT::i32) {
1644       return Emit_22(N, SP::STrr, CPTmp0, CPTmp1);
1645     }
1646 ...
1647 </pre>
1648 </div>
1649
1650 </div>
1651
1652 <!-- ======================================================================= -->
1653 <div class="doc_subsection">
1654   <a name="LegalizePhase">The SelectionDAG Legalize Phase</a>
1655 </div>
1656
1657 <div class="doc_text">
1658
1659 <p>
1660 The Legalize phase converts a DAG to use types and operations that are natively
1661 supported by the target. For natively unsupported types and operations, you need
1662 to add code to the target-specific XXXTargetLowering implementation to convert
1663 unsupported types and operations to supported ones.
1664 </p>
1665
1666 <p>
1667 In the constructor for the <tt>XXXTargetLowering</tt> class, first use the
1668 <tt>addRegisterClass</tt> method to specify which types are supports and which
1669 register classes are associated with them. The code for the register classes are
1670 generated by TableGen from <tt>XXXRegisterInfo.td</tt> and placed
1671 in <tt>XXXGenRegisterInfo.h.inc</tt>. For example, the implementation of the
1672 constructor for the SparcTargetLowering class (in
1673 <tt>SparcISelLowering.cpp</tt>) starts with the following code:
1674 </p>
1675
1676 <div class="doc_code">
1677 <pre>
1678 addRegisterClass(MVT::i32, SP::IntRegsRegisterClass);
1679 addRegisterClass(MVT::f32, SP::FPRegsRegisterClass);
1680 addRegisterClass(MVT::f64, SP::DFPRegsRegisterClass);
1681 </pre>
1682 </div>
1683
1684 <p>
1685 You should examine the node types in the <tt>ISD</tt> namespace
1686 (<tt>include/llvm/CodeGen/SelectionDAGNodes.h</tt>) and determine which
1687 operations the target natively supports. For operations that do <b>not</b> have
1688 native support, add a callback to the constructor for the XXXTargetLowering
1689 class, so the instruction selection process knows what to do. The TargetLowering
1690 class callback methods (declared in <tt>llvm/Target/TargetLowering.h</tt>) are:
1691 </p>
1692
1693 <ul>
1694 <li><tt>setOperationAction</tt> &mdash; General operation.</li>
1695
1696 <li><tt>setLoadExtAction</tt> &mdash; Load with extension.</li>
1697
1698 <li><tt>setTruncStoreAction</tt> &mdash; Truncating store.</li>
1699
1700 <li><tt>setIndexedLoadAction</tt> &mdash; Indexed load.</li>
1701
1702 <li><tt>setIndexedStoreAction</tt> &mdash; Indexed store.</li>
1703
1704 <li><tt>setConvertAction</tt> &mdash; Type conversion.</li>
1705
1706 <li><tt>setCondCodeAction</tt> &mdash; Support for a given condition code.</li>
1707 </ul>
1708
1709 <p>
1710 Note: on older releases, <tt>setLoadXAction</tt> is used instead
1711 of <tt>setLoadExtAction</tt>.  Also, on older releases,
1712 <tt>setCondCodeAction</tt> may not be supported. Examine your release
1713 to see what methods are specifically supported.
1714 </p>
1715
1716 <p>
1717 These callbacks are used to determine that an operation does or does not work
1718 with a specified type (or types). And in all cases, the third parameter is
1719 a <tt>LegalAction</tt> type enum value: <tt>Promote</tt>, <tt>Expand</tt>,
1720 <tt>Custom</tt>, or <tt>Legal</tt>. <tt>SparcISelLowering.cpp</tt>
1721 contains examples of all four <tt>LegalAction</tt> values.
1722 </p>
1723
1724 </div>
1725
1726 <!-- _______________________________________________________________________ -->
1727 <div class="doc_subsubsection">
1728   <a name="promote">Promote</a>
1729 </div>
1730
1731 <div class="doc_text">
1732
1733 <p>
1734 For an operation without native support for a given type, the specified type may
1735 be promoted to a larger type that is supported. For example, SPARC does not
1736 support a sign-extending load for Boolean values (<tt>i1</tt> type), so
1737 in <tt>SparcISelLowering.cpp</tt> the third parameter below, <tt>Promote</tt>,
1738 changes <tt>i1</tt> type values to a large type before loading.
1739 </p>
1740
1741 <div class="doc_code">
1742 <pre>
1743 setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
1744 </pre>
1745 </div>
1746
1747 </div>
1748
1749 <!-- _______________________________________________________________________ -->
1750 <div class="doc_subsubsection">
1751   <a name="expand">Expand</a>
1752 </div>
1753
1754 <div class="doc_text">
1755
1756 <p>
1757 For a type without native support, a value may need to be broken down further,
1758 rather than promoted. For an operation without native support, a combination of
1759 other operations may be used to similar effect. In SPARC, the floating-point
1760 sine and cosine trig operations are supported by expansion to other operations,
1761 as indicated by the third parameter, <tt>Expand</tt>, to
1762 <tt>setOperationAction</tt>:
1763 </p>
1764
1765 <div class="doc_code">
1766 <pre>
1767 setOperationAction(ISD::FSIN, MVT::f32, Expand);
1768 setOperationAction(ISD::FCOS, MVT::f32, Expand);
1769 </pre>
1770 </div>
1771
1772 </div>
1773
1774 <!-- _______________________________________________________________________ -->
1775 <div class="doc_subsubsection">
1776   <a name="custom">Custom</a>
1777 </div>
1778
1779 <div class="doc_text">
1780
1781 <p>
1782 For some operations, simple type promotion or operation expansion may be
1783 insufficient. In some cases, a special intrinsic function must be implemented.
1784 </p>
1785
1786 <p>
1787 For example, a constant value may require special treatment, or an operation may
1788 require spilling and restoring registers in the stack and working with register
1789 allocators.
1790 </p>
1791
1792 <p>
1793 As seen in <tt>SparcISelLowering.cpp</tt> code below, to perform a type
1794 conversion from a floating point value to a signed integer, first the
1795 <tt>setOperationAction</tt> should be called with <tt>Custom</tt> as the third
1796 parameter:
1797 </p>
1798
1799 <div class="doc_code">
1800 <pre>
1801 setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
1802 </pre>
1803 </div>
1804
1805 <p>
1806 In the <tt>LowerOperation</tt> method, for each <tt>Custom</tt> operation, a
1807 case statement should be added to indicate what function to call. In the
1808 following code, an <tt>FP_TO_SINT</tt> opcode will call
1809 the <tt>LowerFP_TO_SINT</tt> method:
1810 </p>
1811
1812 <div class="doc_code">
1813 <pre>
1814 SDValue SparcTargetLowering::LowerOperation(SDValue Op, SelectionDAG &amp;DAG) {
1815   switch (Op.getOpcode()) {
1816   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(Op, DAG);
1817   ...
1818   }
1819 }
1820 </pre>
1821 </div>
1822
1823 <p>
1824 Finally, the <tt>LowerFP_TO_SINT</tt> method is implemented, using an FP
1825 register to convert the floating-point value to an integer.
1826 </p>
1827
1828 <div class="doc_code">
1829 <pre>
1830 static SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &amp;DAG) {
1831   assert(Op.getValueType() == MVT::i32);
1832   Op = DAG.getNode(SPISD::FTOI, MVT::f32, Op.getOperand(0));
1833   return DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Op);
1834 }
1835 </pre>
1836 </div>
1837
1838 </div>
1839
1840 <!-- _______________________________________________________________________ -->
1841 <div class="doc_subsubsection">
1842   <a name="legal">Legal</a>
1843 </div>
1844
1845 <div class="doc_text">
1846
1847 <p>
1848 The <tt>Legal</tt> LegalizeAction enum value simply indicates that an
1849 operation <b>is</b> natively supported. <tt>Legal</tt> represents the default
1850 condition, so it is rarely used. In <tt>SparcISelLowering.cpp</tt>, the action
1851 for <tt>CTPOP</tt> (an operation to count the bits set in an integer) is
1852 natively supported only for SPARC v9. The following code enables
1853 the <tt>Expand</tt> conversion technique for non-v9 SPARC implementations.
1854 </p>
1855
1856 <div class="doc_code">
1857 <pre>
1858 setOperationAction(ISD::CTPOP, MVT::i32, Expand);
1859 ...
1860 if (TM.getSubtarget&lt;SparcSubtarget&gt;().isV9())
1861   setOperationAction(ISD::CTPOP, MVT::i32, Legal);
1862   case ISD::SETULT: return SPCC::ICC_CS;
1863   case ISD::SETULE: return SPCC::ICC_LEU;
1864   case ISD::SETUGT: return SPCC::ICC_GU;
1865   case ISD::SETUGE: return SPCC::ICC_CC;
1866   }
1867 }
1868 </pre>
1869 </div>
1870
1871 </div>
1872
1873 <!-- ======================================================================= -->
1874 <div class="doc_subsection">
1875   <a name="callingConventions">Calling Conventions</a>
1876 </div>
1877
1878 <div class="doc_text">
1879
1880 <p>
1881 To support target-specific calling conventions, <tt>XXXGenCallingConv.td</tt>
1882 uses interfaces (such as CCIfType and CCAssignToReg) that are defined in
1883 <tt>lib/Target/TargetCallingConv.td</tt>. TableGen can take the target
1884 descriptor file <tt>XXXGenCallingConv.td</tt> and generate the header
1885 file <tt>XXXGenCallingConv.inc</tt>, which is typically included
1886 in <tt>XXXISelLowering.cpp</tt>. You can use the interfaces in
1887 <tt>TargetCallingConv.td</tt> to specify:
1888 </p>
1889
1890 <ul>
1891 <li>The order of parameter allocation.</li>
1892
1893 <li>Where parameters and return values are placed (that is, on the stack or in
1894     registers).</li>
1895
1896 <li>Which registers may be used.</li>
1897
1898 <li>Whether the caller or callee unwinds the stack.</li>
1899 </ul>
1900
1901 <p>
1902 The following example demonstrates the use of the <tt>CCIfType</tt> and
1903 <tt>CCAssignToReg</tt> interfaces. If the <tt>CCIfType</tt> predicate is true
1904 (that is, if the current argument is of type <tt>f32</tt> or <tt>f64</tt>), then
1905 the action is performed. In this case, the <tt>CCAssignToReg</tt> action assigns
1906 the argument value to the first available register: either <tt>R0</tt>
1907 or <tt>R1</tt>.
1908 </p>
1909
1910 <div class="doc_code">
1911 <pre>
1912 CCIfType&lt;[f32,f64], CCAssignToReg&lt;[R0, R1]&gt;&gt;
1913 </pre>
1914 </div>
1915
1916 <p>
1917 <tt>SparcCallingConv.td</tt> contains definitions for a target-specific
1918 return-value calling convention (RetCC_Sparc32) and a basic 32-bit C calling
1919 convention (<tt>CC_Sparc32</tt>). The definition of <tt>RetCC_Sparc32</tt>
1920 (shown below) indicates which registers are used for specified scalar return
1921 types. A single-precision float is returned to register <tt>F0</tt>, and a
1922 double-precision float goes to register <tt>D0</tt>. A 32-bit integer is
1923 returned in register <tt>I0</tt> or <tt>I1</tt>.
1924 </p>
1925
1926 <div class="doc_code">
1927 <pre>
1928 def RetCC_Sparc32 : CallingConv&lt;[
1929   CCIfType&lt;[i32], CCAssignToReg&lt;[I0, I1]&gt;&gt;,
1930   CCIfType&lt;[f32], CCAssignToReg&lt;[F0]&gt;&gt;,
1931   CCIfType&lt;[f64], CCAssignToReg&lt;[D0]&gt;&gt;
1932 ]&gt;;
1933 </pre>
1934 </div>
1935
1936 <p>
1937 The definition of <tt>CC_Sparc32</tt> in <tt>SparcCallingConv.td</tt> introduces
1938 <tt>CCAssignToStack</tt>, which assigns the value to a stack slot with the
1939 specified size and alignment. In the example below, the first parameter, 4,
1940 indicates the size of the slot, and the second parameter, also 4, indicates the
1941 stack alignment along 4-byte units. (Special cases: if size is zero, then the
1942 ABI size is used; if alignment is zero, then the ABI alignment is used.)
1943 </p>
1944
1945 <div class="doc_code">
1946 <pre>
1947 def CC_Sparc32 : CallingConv&lt;[
1948   // All arguments get passed in integer registers if there is space.
1949   CCIfType&lt;[i32, f32, f64], CCAssignToReg&lt;[I0, I1, I2, I3, I4, I5]&gt;&gt;,
1950   CCAssignToStack&lt;4, 4&gt;
1951 ]&gt;;
1952 </pre>
1953 </div>
1954
1955 <p>
1956 <tt>CCDelegateTo</tt> is another commonly used interface, which tries to find a
1957 specified sub-calling convention, and, if a match is found, it is invoked. In
1958 the following example (in <tt>X86CallingConv.td</tt>), the definition of
1959 <tt>RetCC_X86_32_C</tt> ends with <tt>CCDelegateTo</tt>. After the current value
1960 is assigned to the register <tt>ST0</tt> or <tt>ST1</tt>,
1961 the <tt>RetCC_X86Common</tt> is invoked.
1962 </p>
1963
1964 <div class="doc_code">
1965 <pre>
1966 def RetCC_X86_32_C : CallingConv&lt;[
1967   CCIfType&lt;[f32], CCAssignToReg&lt;[ST0, ST1]&gt;&gt;,
1968   CCIfType&lt;[f64], CCAssignToReg&lt;[ST0, ST1]&gt;&gt;,
1969   CCDelegateTo&lt;RetCC_X86Common&gt;
1970 ]&gt;;
1971 </pre>
1972 </div>
1973
1974 <p>
1975 <tt>CCIfCC</tt> is an interface that attempts to match the given name to the
1976 current calling convention. If the name identifies the current calling
1977 convention, then a specified action is invoked. In the following example (in
1978 <tt>X86CallingConv.td</tt>), if the <tt>Fast</tt> calling convention is in use,
1979 then <tt>RetCC_X86_32_Fast</tt> is invoked. If the <tt>SSECall</tt> calling
1980 convention is in use, then <tt>RetCC_X86_32_SSE</tt> is invoked.
1981 </p>
1982
1983 <div class="doc_code">
1984 <pre>
1985 def RetCC_X86_32 : CallingConv&lt;[
1986   CCIfCC&lt;"CallingConv::Fast", CCDelegateTo&lt;RetCC_X86_32_Fast&gt;&gt;,
1987   CCIfCC&lt;"CallingConv::X86_SSECall", CCDelegateTo&lt;RetCC_X86_32_SSE&gt;&gt;,
1988   CCDelegateTo&lt;RetCC_X86_32_C&gt;
1989 ]&gt;;
1990 </pre>
1991 </div>
1992
1993 <p>Other calling convention interfaces include:</p>
1994
1995 <ul>
1996 <li><tt>CCIf &lt;predicate, action&gt;</tt> &mdash; If the predicate matches,
1997     apply the action.</li>
1998
1999 <li><tt>CCIfInReg &lt;action&gt;</tt> &mdash; If the argument is marked with the
2000     '<tt>inreg</tt>' attribute, then apply the action.</li>
2001
2002 <li><tt>CCIfNest &lt;action&gt;</tt> &mdash; Inf the argument is marked with the
2003     '<tt>nest</tt>' attribute, then apply the action.</li>
2004
2005 <li><tt>CCIfNotVarArg &lt;action&gt;</tt> &mdash; If the current function does
2006     not take a variable number of arguments, apply the action.</li>
2007
2008 <li><tt>CCAssignToRegWithShadow &lt;registerList, shadowList&gt;</tt> &mdash;
2009     similar to <tt>CCAssignToReg</tt>, but with a shadow list of registers.</li>
2010
2011 <li><tt>CCPassByVal &lt;size, align&gt;</tt> &mdash; Assign value to a stack
2012     slot with the minimum specified size and alignment.</li>
2013
2014 <li><tt>CCPromoteToType &lt;type&gt;</tt> &mdash; Promote the current value to
2015     the specified type.</li>
2016
2017 <li><tt>CallingConv &lt;[actions]&gt;</tt> &mdash; Define each calling
2018     convention that is supported.</li>
2019 </ul>
2020
2021 </div>
2022
2023 <!-- *********************************************************************** -->
2024 <div class="doc_section">
2025   <a name="assemblyPrinter">Assembly Printer</a>
2026 </div>
2027 <!-- *********************************************************************** -->
2028
2029 <div class="doc_text">
2030
2031 <p>
2032 During the code emission stage, the code generator may utilize an LLVM pass to
2033 produce assembly output. To do this, you want to implement the code for a
2034 printer that converts LLVM IR to a GAS-format assembly language for your target
2035 machine, using the following steps:
2036 </p>
2037
2038 <ul>
2039 <li>Define all the assembly strings for your target, adding them to the
2040     instructions defined in the <tt>XXXInstrInfo.td</tt> file.
2041     (See <a href="#InstructionSet">Instruction Set</a>.)  TableGen will produce
2042     an output file (<tt>XXXGenAsmWriter.inc</tt>) with an implementation of
2043     the <tt>printInstruction</tt> method for the XXXAsmPrinter class.</li>
2044
2045 <li>Write <tt>XXXTargetAsmInfo.h</tt>, which contains the bare-bones declaration
2046     of the <tt>XXXTargetAsmInfo</tt> class (a subclass
2047     of <tt>TargetAsmInfo</tt>).</li>
2048
2049 <li>Write <tt>XXXTargetAsmInfo.cpp</tt>, which contains target-specific values
2050     for <tt>TargetAsmInfo</tt> properties and sometimes new implementations for
2051     methods.</li>
2052
2053 <li>Write <tt>XXXAsmPrinter.cpp</tt>, which implements the <tt>AsmPrinter</tt>
2054     class that performs the LLVM-to-assembly conversion.</li>
2055 </ul>
2056
2057 <p>
2058 The code in <tt>XXXTargetAsmInfo.h</tt> is usually a trivial declaration of the
2059 <tt>XXXTargetAsmInfo</tt> class for use in <tt>XXXTargetAsmInfo.cpp</tt>.
2060 Similarly, <tt>XXXTargetAsmInfo.cpp</tt> usually has a few declarations of
2061 <tt>XXXTargetAsmInfo</tt> replacement values that override the default values
2062 in <tt>TargetAsmInfo.cpp</tt>. For example in <tt>SparcTargetAsmInfo.cpp</tt>:
2063 </p>
2064
2065 <div class="doc_code">
2066 <pre>
2067 SparcTargetAsmInfo::SparcTargetAsmInfo(const SparcTargetMachine &amp;TM) {
2068   Data16bitsDirective = "\t.half\t";
2069   Data32bitsDirective = "\t.word\t";
2070   Data64bitsDirective = 0;  // .xword is only supported by V9.
2071   ZeroDirective = "\t.skip\t";
2072   CommentString = "!";
2073   ConstantPoolSection = "\t.section \".rodata\",#alloc\n";
2074 }
2075 </pre>
2076 </div>
2077
2078 <p>
2079 The X86 assembly printer implementation (<tt>X86TargetAsmInfo</tt>) is an
2080 example where the target specific <tt>TargetAsmInfo</tt> class uses an
2081 overridden methods: <tt>ExpandInlineAsm</tt>.
2082 </p>
2083
2084 <p>
2085 A target-specific implementation of AsmPrinter is written in
2086 <tt>XXXAsmPrinter.cpp</tt>, which implements the <tt>AsmPrinter</tt> class that
2087 converts the LLVM to printable assembly. The implementation must include the
2088 following headers that have declarations for the <tt>AsmPrinter</tt> and
2089 <tt>MachineFunctionPass</tt> classes. The <tt>MachineFunctionPass</tt> is a
2090 subclass of <tt>FunctionPass</tt>.
2091 </p>
2092
2093 <div class="doc_code">
2094 <pre>
2095 #include "llvm/CodeGen/AsmPrinter.h"
2096 #include "llvm/CodeGen/MachineFunctionPass.h"
2097 </pre>
2098 </div>
2099
2100 <p>
2101 As a <tt>FunctionPass</tt>, <tt>AsmPrinter</tt> first
2102 calls <tt>doInitialization</tt> to set up the <tt>AsmPrinter</tt>. In
2103 <tt>SparcAsmPrinter</tt>, a <tt>Mangler</tt> object is instantiated to process
2104 variable names.
2105 </p>
2106
2107 <p>
2108 In <tt>XXXAsmPrinter.cpp</tt>, the <tt>runOnMachineFunction</tt> method
2109 (declared in <tt>MachineFunctionPass</tt>) must be implemented
2110 for <tt>XXXAsmPrinter</tt>. In <tt>MachineFunctionPass</tt>,
2111 the <tt>runOnFunction</tt> method invokes <tt>runOnMachineFunction</tt>.
2112 Target-specific implementations of <tt>runOnMachineFunction</tt> differ, but
2113 generally do the following to process each machine function:
2114 </p>
2115
2116 <ul>
2117 <li>Call <tt>SetupMachineFunction</tt> to perform initialization.</li>
2118
2119 <li>Call <tt>EmitConstantPool</tt> to print out (to the output stream) constants
2120     which have been spilled to memory.</li>
2121
2122 <li>Call <tt>EmitJumpTableInfo</tt> to print out jump tables used by the current
2123     function.</li>
2124
2125 <li>Print out the label for the current function.</li>
2126
2127 <li>Print out the code for the function, including basic block labels and the
2128     assembly for the instruction (using <tt>printInstruction</tt>)</li>
2129 </ul>
2130
2131 <p>
2132 The <tt>XXXAsmPrinter</tt> implementation must also include the code generated
2133 by TableGen that is output in the <tt>XXXGenAsmWriter.inc</tt> file. The code
2134 in <tt>XXXGenAsmWriter.inc</tt> contains an implementation of the
2135 <tt>printInstruction</tt> method that may call these methods:
2136 </p>
2137
2138 <ul>
2139 <li><tt>printOperand</tt></li>
2140
2141 <li><tt>printMemOperand</tt></li>
2142
2143 <li><tt>printCCOperand (for conditional statements)</tt></li>
2144
2145 <li><tt>printDataDirective</tt></li>
2146
2147 <li><tt>printDeclare</tt></li>
2148
2149 <li><tt>printImplicitDef</tt></li>
2150
2151 <li><tt>printInlineAsm</tt></li>
2152 </ul>
2153
2154 <p>
2155 The implementations of <tt>printDeclare</tt>, <tt>printImplicitDef</tt>,
2156 <tt>printInlineAsm</tt>, and <tt>printLabel</tt> in <tt>AsmPrinter.cpp</tt> are
2157 generally adequate for printing assembly and do not need to be
2158 overridden.
2159 </p>
2160
2161 <p>
2162 The <tt>printOperand</tt> method is implemented with a long switch/case
2163 statement for the type of operand: register, immediate, basic block, external
2164 symbol, global address, constant pool index, or jump table index. For an
2165 instruction with a memory address operand, the <tt>printMemOperand</tt> method
2166 should be implemented to generate the proper output. Similarly,
2167 <tt>printCCOperand</tt> should be used to print a conditional operand.
2168 </p>
2169
2170 <p><tt>doFinalization</tt> should be overridden in <tt>XXXAsmPrinter</tt>, and
2171 it should be called to shut down the assembly printer. During
2172 <tt>doFinalization</tt>, global variables and constants are printed to
2173 output.
2174 </p>
2175
2176 </div>
2177
2178 <!-- *********************************************************************** -->
2179 <div class="doc_section">
2180   <a name="subtargetSupport">Subtarget Support</a>
2181 </div>
2182 <!-- *********************************************************************** -->
2183
2184 <div class="doc_text">
2185
2186 <p>
2187 Subtarget support is used to inform the code generation process of instruction
2188 set variations for a given chip set.  For example, the LLVM SPARC implementation
2189 provided covers three major versions of the SPARC microprocessor architecture:
2190 Version 8 (V8, which is a 32-bit architecture), Version 9 (V9, a 64-bit
2191 architecture), and the UltraSPARC architecture. V8 has 16 double-precision
2192 floating-point registers that are also usable as either 32 single-precision or 8
2193 quad-precision registers.  V8 is also purely big-endian. V9 has 32
2194 double-precision floating-point registers that are also usable as 16
2195 quad-precision registers, but cannot be used as single-precision registers. The
2196 UltraSPARC architecture combines V9 with UltraSPARC Visual Instruction Set
2197 extensions.
2198 </p>
2199
2200 <p>
2201 If subtarget support is needed, you should implement a target-specific
2202 XXXSubtarget class for your architecture. This class should process the
2203 command-line options <tt>-mcpu=</tt> and <tt>-mattr=</tt>.
2204 </p>
2205
2206 <p>
2207 TableGen uses definitions in the <tt>Target.td</tt> and <tt>Sparc.td</tt> files
2208 to generate code in <tt>SparcGenSubtarget.inc</tt>. In <tt>Target.td</tt>, shown
2209 below, the <tt>SubtargetFeature</tt> interface is defined. The first 4 string
2210 parameters of the <tt>SubtargetFeature</tt> interface are a feature name, an
2211 attribute set by the feature, the value of the attribute, and a description of
2212 the feature. (The fifth parameter is a list of features whose presence is
2213 implied, and its default value is an empty array.)
2214 </p>
2215
2216 <div class="doc_code">
2217 <pre>
2218 class SubtargetFeature&lt;string n, string a,  string v, string d,
2219                        list&lt;SubtargetFeature&gt; i = []&gt; {
2220   string Name = n;
2221   string Attribute = a;
2222   string Value = v;
2223   string Desc = d;
2224   list&lt;SubtargetFeature&gt; Implies = i;
2225 }
2226 </pre>
2227 </div>
2228
2229 <p>
2230 In the <tt>Sparc.td</tt> file, the SubtargetFeature is used to define the
2231 following features.
2232 </p>
2233
2234 <div class="doc_code">
2235 <pre>
2236 def FeatureV9 : SubtargetFeature&lt;"v9", "IsV9", "true",
2237                      "Enable SPARC-V9 instructions"&gt;;
2238 def FeatureV8Deprecated : SubtargetFeature&lt;"deprecated-v8",
2239                      "V8DeprecatedInsts", "true",
2240                      "Enable deprecated V8 instructions in V9 mode"&gt;;
2241 def FeatureVIS : SubtargetFeature&lt;"vis", "IsVIS", "true",
2242                      "Enable UltraSPARC Visual Instruction Set extensions"&gt;;
2243 </pre>
2244 </div>
2245
2246 <p>
2247 Elsewhere in <tt>Sparc.td</tt>, the Proc class is defined and then is used to
2248 define particular SPARC processor subtypes that may have the previously
2249 described features.
2250 </p>
2251
2252 <div class="doc_code">
2253 <pre>
2254 class Proc&lt;string Name, list&lt;SubtargetFeature&gt; Features&gt;
2255   : Processor&lt;Name, NoItineraries, Features&gt;;
2256 &nbsp;
2257 def : Proc&lt;"generic",         []&gt;;
2258 def : Proc&lt;"v8",              []&gt;;
2259 def : Proc&lt;"supersparc",      []&gt;;
2260 def : Proc&lt;"sparclite",       []&gt;;
2261 def : Proc&lt;"f934",            []&gt;;
2262 def : Proc&lt;"hypersparc",      []&gt;;
2263 def : Proc&lt;"sparclite86x",    []&gt;;
2264 def : Proc&lt;"sparclet",        []&gt;;
2265 def : Proc&lt;"tsc701",          []&gt;;
2266 def : Proc&lt;"v9",              [FeatureV9]&gt;;
2267 def : Proc&lt;"ultrasparc",      [FeatureV9, FeatureV8Deprecated]&gt;;
2268 def : Proc&lt;"ultrasparc3",     [FeatureV9, FeatureV8Deprecated]&gt;;
2269 def : Proc&lt;"ultrasparc3-vis", [FeatureV9, FeatureV8Deprecated, FeatureVIS]&gt;;
2270 </pre>
2271 </div>
2272
2273 <p>
2274 From <tt>Target.td</tt> and <tt>Sparc.td</tt> files, the resulting
2275 SparcGenSubtarget.inc specifies enum values to identify the features, arrays of
2276 constants to represent the CPU features and CPU subtypes, and the
2277 ParseSubtargetFeatures method that parses the features string that sets
2278 specified subtarget options. The generated <tt>SparcGenSubtarget.inc</tt> file
2279 should be included in the <tt>SparcSubtarget.cpp</tt>. The target-specific
2280 implementation of the XXXSubtarget method should follow this pseudocode:
2281 </p>
2282
2283 <div class="doc_code">
2284 <pre>
2285 XXXSubtarget::XXXSubtarget(const Module &amp;M, const std::string &amp;FS) {
2286   // Set the default features
2287   // Determine default and user specified characteristics of the CPU
2288   // Call ParseSubtargetFeatures(FS, CPU) to parse the features string
2289   // Perform any additional operations
2290 }
2291 </pre>
2292 </div>
2293
2294 </div>
2295
2296 <!-- *********************************************************************** -->
2297 <div class="doc_section">
2298   <a name="jitSupport">JIT Support</a>
2299 </div>
2300 <!-- *********************************************************************** -->
2301
2302 <div class="doc_text">
2303
2304 <p>
2305 The implementation of a target machine optionally includes a Just-In-Time (JIT)
2306 code generator that emits machine code and auxiliary structures as binary output
2307 that can be written directly to memory.  To do this, implement JIT code
2308 generation by performing the following steps:
2309 </p>
2310
2311 <ul>
2312 <li>Write an <tt>XXXCodeEmitter.cpp</tt> file that contains a machine function
2313     pass that transforms target-machine instructions into relocatable machine
2314     code.</li>
2315
2316 <li>Write an <tt>XXXJITInfo.cpp</tt> file that implements the JIT interfaces for
2317     target-specific code-generation activities, such as emitting machine code
2318     and stubs.</li>
2319
2320 <li>Modify <tt>XXXTargetMachine</tt> so that it provides a
2321     <tt>TargetJITInfo</tt> object through its <tt>getJITInfo</tt> method.</li>
2322 </ul>
2323
2324 <p>
2325 There are several different approaches to writing the JIT support code. For
2326 instance, TableGen and target descriptor files may be used for creating a JIT
2327 code generator, but are not mandatory. For the Alpha and PowerPC target
2328 machines, TableGen is used to generate <tt>XXXGenCodeEmitter.inc</tt>, which
2329 contains the binary coding of machine instructions and the
2330 <tt>getBinaryCodeForInstr</tt> method to access those codes. Other JIT
2331 implementations do not.
2332 </p>
2333
2334 <p>
2335 Both <tt>XXXJITInfo.cpp</tt> and <tt>XXXCodeEmitter.cpp</tt> must include the
2336 <tt>llvm/CodeGen/MachineCodeEmitter.h</tt> header file that defines the
2337 <tt>MachineCodeEmitter</tt> class containing code for several callback functions
2338 that write data (in bytes, words, strings, etc.) to the output stream.
2339 </p>
2340
2341 </div>
2342
2343 <!-- ======================================================================= -->
2344 <div class="doc_subsection">
2345   <a name="mce">Machine Code Emitter</a>
2346 </div>
2347
2348 <div class="doc_text">
2349
2350 <p>
2351 In <tt>XXXCodeEmitter.cpp</tt>, a target-specific of the <tt>Emitter</tt> class
2352 is implemented as a function pass (subclass
2353 of <tt>MachineFunctionPass</tt>). The target-specific implementation
2354 of <tt>runOnMachineFunction</tt> (invoked by
2355 <tt>runOnFunction</tt> in <tt>MachineFunctionPass</tt>) iterates through the
2356 <tt>MachineBasicBlock</tt> calls <tt>emitInstruction</tt> to process each
2357 instruction and emit binary code. <tt>emitInstruction</tt> is largely
2358 implemented with case statements on the instruction types defined in
2359 <tt>XXXInstrInfo.h</tt>. For example, in <tt>X86CodeEmitter.cpp</tt>,
2360 the <tt>emitInstruction</tt> method is built around the following switch/case
2361 statements:
2362 </p>
2363
2364 <div class="doc_code">
2365 <pre>
2366 switch (Desc-&gt;TSFlags &amp; X86::FormMask) {
2367 case X86II::Pseudo:  // for not yet implemented instructions
2368    ...               // or pseudo-instructions
2369    break;
2370 case X86II::RawFrm:  // for instructions with a fixed opcode value
2371    ...
2372    break;
2373 case X86II::AddRegFrm: // for instructions that have one register operand
2374    ...                 // added to their opcode
2375    break;
2376 case X86II::MRMDestReg:// for instructions that use the Mod/RM byte
2377    ...                 // to specify a destination (register)
2378    break;
2379 case X86II::MRMDestMem:// for instructions that use the Mod/RM byte
2380    ...                 // to specify a destination (memory)
2381    break;
2382 case X86II::MRMSrcReg: // for instructions that use the Mod/RM byte
2383    ...                 // to specify a source (register)
2384    break;
2385 case X86II::MRMSrcMem: // for instructions that use the Mod/RM byte
2386    ...                 // to specify a source (memory)
2387    break;
2388 case X86II::MRM0r: case X86II::MRM1r:  // for instructions that operate on
2389 case X86II::MRM2r: case X86II::MRM3r:  // a REGISTER r/m operand and
2390 case X86II::MRM4r: case X86II::MRM5r:  // use the Mod/RM byte and a field
2391 case X86II::MRM6r: case X86II::MRM7r:  // to hold extended opcode data
2392    ...
2393    break;
2394 case X86II::MRM0m: case X86II::MRM1m:  // for instructions that operate on
2395 case X86II::MRM2m: case X86II::MRM3m:  // a MEMORY r/m operand and
2396 case X86II::MRM4m: case X86II::MRM5m:  // use the Mod/RM byte and a field
2397 case X86II::MRM6m: case X86II::MRM7m:  // to hold extended opcode data
2398    ...
2399    break;
2400 case X86II::MRMInitReg: // for instructions whose source and
2401    ...                  // destination are the same register
2402    break;
2403 }
2404 </pre>
2405 </div>
2406
2407 <p>
2408 The implementations of these case statements often first emit the opcode and
2409 then get the operand(s). Then depending upon the operand, helper methods may be
2410 called to process the operand(s). For example, in <tt>X86CodeEmitter.cpp</tt>,
2411 for the <tt>X86II::AddRegFrm</tt> case, the first data emitted
2412 (by <tt>emitByte</tt>) is the opcode added to the register operand. Then an
2413 object representing the machine operand, <tt>MO1</tt>, is extracted. The helper
2414 methods such as <tt>isImmediate</tt>,
2415 <tt>isGlobalAddress</tt>, <tt>isExternalSymbol</tt>, <tt>isConstantPoolIndex</tt>, and
2416 <tt>isJumpTableIndex</tt> determine the operand
2417 type. (<tt>X86CodeEmitter.cpp</tt> also has private methods such
2418 as <tt>emitConstant</tt>, <tt>emitGlobalAddress</tt>,
2419 <tt>emitExternalSymbolAddress</tt>, <tt>emitConstPoolAddress</tt>,
2420 and <tt>emitJumpTableAddress</tt> that emit the data into the output stream.)
2421 </p>
2422
2423 <div class="doc_code">
2424 <pre>
2425 case X86II::AddRegFrm:
2426   MCE.emitByte(BaseOpcode + getX86RegNum(MI.getOperand(CurOp++).getReg()));
2427
2428   if (CurOp != NumOps) {
2429     const MachineOperand &amp;MO1 = MI.getOperand(CurOp++);
2430     unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2431     if (MO1.isImmediate())
2432       emitConstant(MO1.getImm(), Size);
2433     else {
2434       unsigned rt = Is64BitMode ? X86::reloc_pcrel_word
2435         : (IsPIC ? X86::reloc_picrel_word : X86::reloc_absolute_word);
2436       if (Opcode == X86::MOV64ri)
2437         rt = X86::reloc_absolute_dword;  // FIXME: add X86II flag?
2438       if (MO1.isGlobalAddress()) {
2439         bool NeedStub = isa&lt;Function&gt;(MO1.getGlobal());
2440         bool isLazy = gvNeedsLazyPtr(MO1.getGlobal());
2441         emitGlobalAddress(MO1.getGlobal(), rt, MO1.getOffset(), 0,
2442                           NeedStub, isLazy);
2443       } else if (MO1.isExternalSymbol())
2444         emitExternalSymbolAddress(MO1.getSymbolName(), rt);
2445       else if (MO1.isConstantPoolIndex())
2446         emitConstPoolAddress(MO1.getIndex(), rt);
2447       else if (MO1.isJumpTableIndex())
2448         emitJumpTableAddress(MO1.getIndex(), rt);
2449     }
2450   }
2451   break;
2452 </pre>
2453 </div>
2454
2455 <p>
2456 In the previous example, <tt>XXXCodeEmitter.cpp</tt> uses the
2457 variable <tt>rt</tt>, which is a RelocationType enum that may be used to
2458 relocate addresses (for example, a global address with a PIC base offset). The
2459 <tt>RelocationType</tt> enum for that target is defined in the short
2460 target-specific <tt>XXXRelocations.h</tt> file. The <tt>RelocationType</tt> is used by
2461 the <tt>relocate</tt> method defined in <tt>XXXJITInfo.cpp</tt> to rewrite
2462 addresses for referenced global symbols.
2463 </p>
2464
2465 <p>
2466 For example, <tt>X86Relocations.h</tt> specifies the following relocation types
2467 for the X86 addresses. In all four cases, the relocated value is added to the
2468 value already in memory. For <tt>reloc_pcrel_word</tt>
2469 and <tt>reloc_picrel_word</tt>, there is an additional initial adjustment.
2470 </p>
2471
2472 <div class="doc_code">
2473 <pre>
2474 enum RelocationType {
2475   reloc_pcrel_word = 0,    // add reloc value after adjusting for the PC loc
2476   reloc_picrel_word = 1,   // add reloc value after adjusting for the PIC base
2477   reloc_absolute_word = 2, // absolute relocation; no additional adjustment
2478   reloc_absolute_dword = 3 // absolute relocation; no additional adjustment
2479 };
2480 </pre>
2481 </div>
2482
2483 </div>
2484
2485 <!-- ======================================================================= -->
2486 <div class="doc_subsection">
2487   <a name="targetJITInfo">Target JIT Info</a>
2488 </div>
2489
2490 <div class="doc_text">
2491
2492 <p>
2493 <tt>XXXJITInfo.cpp</tt> implements the JIT interfaces for target-specific
2494 code-generation activities, such as emitting machine code and stubs. At minimum,
2495 a target-specific version of <tt>XXXJITInfo</tt> implements the following:
2496 </p>
2497
2498 <ul>
2499 <li><tt>getLazyResolverFunction</tt> &mdash; Initializes the JIT, gives the
2500     target a function that is used for compilation.</li>
2501
2502 <li><tt>emitFunctionStub</tt> &mdash; Returns a native function with a specified
2503     address for a callback function.</li>
2504
2505 <li><tt>relocate</tt> &mdash; Changes the addresses of referenced globals, based
2506     on relocation types.</li>
2507
2508 <li>Callback function that are wrappers to a function stub that is used when the
2509     real target is not initially known.</li>
2510 </ul>
2511
2512 <p>
2513 <tt>getLazyResolverFunction</tt> is generally trivial to implement. It makes the
2514 incoming parameter as the global <tt>JITCompilerFunction</tt> and returns the
2515 callback function that will be used a function wrapper. For the Alpha target
2516 (in <tt>AlphaJITInfo.cpp</tt>), the <tt>getLazyResolverFunction</tt>
2517 implementation is simply:
2518 </p>
2519
2520 <div class="doc_code">
2521 <pre>
2522 TargetJITInfo::LazyResolverFn AlphaJITInfo::getLazyResolverFunction(
2523                                             JITCompilerFn F) {
2524   JITCompilerFunction = F;
2525   return AlphaCompilationCallback;
2526 }
2527 </pre>
2528 </div>
2529
2530 <p>
2531 For the X86 target, the <tt>getLazyResolverFunction</tt> implementation is a
2532 little more complication, because it returns a different callback function for
2533 processors with SSE instructions and XMM registers.
2534 </p>
2535
2536 <p>
2537 The callback function initially saves and later restores the callee register
2538 values, incoming arguments, and frame and return address. The callback function
2539 needs low-level access to the registers or stack, so it is typically implemented
2540 with assembler.
2541 </p>
2542
2543 </div>
2544
2545 <!-- *********************************************************************** -->
2546
2547 <hr>
2548 <address>
2549   <a href="http://jigsaw.w3.org/css-validator/check/referer"><img
2550   src="http://jigsaw.w3.org/css-validator/images/vcss-blue" alt="Valid CSS"></a>
2551   <a href="http://validator.w3.org/check/referer"><img
2552   src="http://www.w3.org/Icons/valid-html401-blue" alt="Valid HTML 4.01"></a>
2553
2554   <a href="http://www.woo.com">Mason Woo</a> and <a href="http://misha.brukman.net">Misha Brukman</a><br>
2555   <a href="http://llvm.org">The LLVM Compiler Infrastructure</a>
2556   <br>
2557   Last modified: $Date$
2558 </address>
2559
2560 </body>
2561 </html>