docs/WritingAnLLVMBackend.html

   1 <!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.01//EN"
   2                       "http://www.w3.org/TR/html4/strict.dtd">
   3 <html>
   4 <head>
   5   <meta http-equiv="Content-Type" content="text/html; charset=utf-8">
   6   <title>Writing an LLVM Compiler Backend</title>
   7   <link rel="stylesheet" href="llvm.css" type="text/css">
   8 </head>
   9
  10 <body>
  11
  12 <div class="doc_title">
  13   Writing an LLVM Compiler Backend
  14 </div>
  15
  16 <ol>
  17   <li><a href="#intro">Introduction</a>
  18   <ul>
  19     <li><a href="#Audience">Audience</a></li>
  20     <li><a href="#Prerequisite">Prerequisite Reading</a></li>
  21     <li><a href="#Basic">Basic Steps</a></li>
  22     <li><a href="#Preliminaries">Preliminaries</a></li>
  23   </ul>
  24   <li><a href="#TargetMachine">Target Machine</a></li>
  25   <li><a href="#TargetRegistration">Target Registration</a></li>
  26   <li><a href="#RegisterSet">Register Set and Register Classes</a>
  27   <ul>
  28     <li><a href="#RegisterDef">Defining a Register</a></li>
  29     <li><a href="#RegisterClassDef">Defining a Register Class</a></li>
  30     <li><a href="#implementRegister">Implement a subclass of TargetRegisterInfo</a></li>
  31   </ul></li>
  32   <li><a href="#InstructionSet">Instruction Set</a>
  33   <ul>
  34     <li><a href="#operandMapping">Instruction Operand Mapping</a></li>
  35     <li><a href="#implementInstr">Implement a subclass of TargetInstrInfo</a></li>
  36     <li><a href="#branchFolding">Branch Folding and If Conversion</a></li>
  37   </ul></li>
  38   <li><a href="#InstructionSelector">Instruction Selector</a>
  39   <ul>
  40     <li><a href="#LegalizePhase">The SelectionDAG Legalize Phase</a>
  41     <ul>
  42       <li><a href="#promote">Promote</a></li>
  43       <li><a href="#expand">Expand</a></li>
  44       <li><a href="#custom">Custom</a></li>
  45       <li><a href="#legal">Legal</a></li>
  46     </ul></li>
  47     <li><a href="#callingConventions">Calling Conventions</a></li>
  48   </ul></li>
  49   <li><a href="#assemblyPrinter">Assembly Printer</a></li>
  50   <li><a href="#subtargetSupport">Subtarget Support</a></li>
  51   <li><a href="#jitSupport">JIT Support</a>
  52   <ul>
  53     <li><a href="#mce">Machine Code Emitter</a></li>
  54     <li><a href="#targetJITInfo">Target JIT Info</a></li>
  55   </ul></li>
  56 </ol>
  57
  58 <div class="doc_author">
  59   <p>Written by <a href="http://www.woo.com">Mason Woo</a> and
  60                 <a href="http://misha.brukman.net">Misha Brukman</a></p>
  61 </div>
  62
  63 <!-- *********************************************************************** -->
  64 <div class="doc_section">
  65   <a name="intro">Introduction</a>
  66 </div>
  67 <!-- *********************************************************************** -->
  68
  69 <div class="doc_text">
  70
  71 <p>
  72 This document describes techniques for writing compiler backends that convert
  73 the LLVM Intermediate Representation (IR) to code for a specified machine or
  74 other languages. Code intended for a specific machine can take the form of
  75 either assembly code or binary code (usable for a JIT compiler).
  76 </p>
  77
  78 <p>
  79 The backend of LLVM features a target-independent code generator that may create
  80 output for several types of target CPUs &mdash; including X86, PowerPC, Alpha,
  81 and SPARC. The backend may also be used to generate code targeted at SPUs of the
  82 Cell processor or GPUs to support the execution of compute kernels.
  83 </p>
  84
  85 <p>
  86 The document focuses on existing examples found in subdirectories
  87 of <tt>llvm/lib/Target</tt> in a downloaded LLVM release. In particular, this
  88 document focuses on the example of creating a static compiler (one that emits
  89 text assembly) for a SPARC target, because SPARC has fairly standard
  90 characteristics, such as a RISC instruction set and straightforward calling
  91 conventions.
  92 </p>
  93
  94 </div>
  95
  96 <div class="doc_subsection">
  97   <a name="Audience">Audience</a>
  98 </div>
  99
 100 <div class="doc_text">
 101
 102 <p>
 103 The audience for this document is anyone who needs to write an LLVM backend to
 104 generate code for a specific hardware or software target.
 105 </p>
 106
 107 </div>
 108
 109 <div class="doc_subsection">
 110   <a name="Prerequisite">Prerequisite Reading</a>
 111 </div>
 112
 113 <div class="doc_text">
 114
 115 <p>
 116 These essential documents must be read before reading this document:
 117 </p>
 118
 119 <ul>
 120 <li><i><a href="http://www.llvm.org/docs/LangRef.html">LLVM Language Reference
 121     Manual</a></i> &mdash; a reference manual for the LLVM assembly language.</li>
 122
 123 <li><i><a href="http://www.llvm.org/docs/CodeGenerator.html">The LLVM
 124     Target-Independent Code Generator</a></i> &mdash; a guide to the components
 125     (classes and code generation algorithms) for translating the LLVM internal
 126     representation into machine code for a specified target.  Pay particular
 127     attention to the descriptions of code generation stages: Instruction
 128     Selection, Scheduling and Formation, SSA-based Optimization, Register
 129     Allocation, Prolog/Epilog Code Insertion, Late Machine Code Optimizations,
 130     and Code Emission.</li>
 131
 132 <li><i><a href="http://www.llvm.org/docs/TableGenFundamentals.html">TableGen
 133     Fundamentals</a></i> &mdash;a document that describes the TableGen
 134     (<tt>tblgen</tt>) application that manages domain-specific information to
 135     support LLVM code generation. TableGen processes input from a target
 136     description file (<tt>.td</tt> suffix) and generates C++ code that can be
 137     used for code generation.</li>
 138
 139 <li><i><a href="http://www.llvm.org/docs/WritingAnLLVMPass.html">Writing an LLVM
 140     Pass</a></i> &mdash; The assembly printer is a <tt>FunctionPass</tt>, as are
 141     several SelectionDAG processing steps.</li>
 142 </ul>
 143
 144 <p>
 145 To follow the SPARC examples in this document, have a copy of
 146 <i><a href="http://www.sparc.org/standards/V8.pdf">The SPARC Architecture
 147 Manual, Version 8</a></i> for reference. For details about the ARM instruction
 148 set, refer to the <i><a href="http://infocenter.arm.com/">ARM Architecture
 149 Reference Manual</a></i>. For more about the GNU Assembler format
 150 (<tt>GAS</tt>), see
 151 <i><a href="http://sourceware.org/binutils/docs/as/index.html">Using As</a></i>,
 152 especially for the assembly printer. <i>Using As</i> contains a list of target
 153 machine dependent features.
 154 </p>
 155
 156 </div>
 157
 158 <div class="doc_subsection">
 159   <a name="Basic">Basic Steps</a>
 160 </div>
 161
 162 <div class="doc_text">
 163
 164 <p>
 165 To write a compiler backend for LLVM that converts the LLVM IR to code for a
 166 specified target (machine or other language), follow these steps:
 167 </p>
 168
 169 <ul>
 170 <li>Create a subclass of the TargetMachine class that describes characteristics
 171     of your target machine. Copy existing examples of specific TargetMachine
 172     class and header files; for example, start with
 173     <tt>SparcTargetMachine.cpp</tt> and <tt>SparcTargetMachine.h</tt>, but
 174     change the file names for your target. Similarly, change code that
 175     references "Sparc" to reference your target. </li>
 176
 177 <li>Describe the register set of the target. Use TableGen to generate code for
 178     register definition, register aliases, and register classes from a
 179     target-specific <tt>RegisterInfo.td</tt> input file. You should also write
 180     additional code for a subclass of the TargetRegisterInfo class that
 181     represents the class register file data used for register allocation and
 182     also describes the interactions between registers.</li>
 183
 184 <li>Describe the instruction set of the target. Use TableGen to generate code
 185     for target-specific instructions from target-specific versions of
 186     <tt>TargetInstrFormats.td</tt> and <tt>TargetInstrInfo.td</tt>. You should
 187     write additional code for a subclass of the TargetInstrInfo class to
 188     represent machine instructions supported by the target machine. </li>
 189
 190 <li>Describe the selection and conversion of the LLVM IR from a Directed Acyclic
 191     Graph (DAG) representation of instructions to native target-specific
 192     instructions. Use TableGen to generate code that matches patterns and
 193     selects instructions based on additional information in a target-specific
 194     version of <tt>TargetInstrInfo.td</tt>. Write code
 195     for <tt>XXXISelDAGToDAG.cpp</tt>, where XXX identifies the specific target,
 196     to perform pattern matching and DAG-to-DAG instruction selection. Also write
 197     code in <tt>XXXISelLowering.cpp</tt> to replace or remove operations and
 198     data types that are not supported natively in a SelectionDAG. </li>
 199
 200 <li>Write code for an assembly printer that converts LLVM IR to a GAS format for
 201     your target machine.  You should add assembly strings to the instructions
 202     defined in your target-specific version of <tt>TargetInstrInfo.td</tt>. You
 203     should also write code for a subclass of AsmPrinter that performs the
 204     LLVM-to-assembly conversion and a trivial subclass of TargetAsmInfo.</li>
 205
 206 <li>Optionally, add support for subtargets (i.e., variants with different
 207     capabilities). You should also write code for a subclass of the
 208     TargetSubtarget class, which allows you to use the <tt>-mcpu=</tt>
 209     and <tt>-mattr=</tt> command-line options.</li>
 210
 211 <li>Optionally, add JIT support and create a machine code emitter (subclass of
 212     TargetJITInfo) that is used to emit binary code directly into memory. </li>
 213 </ul>
 214
 215 <p>
 216 In the <tt>.cpp</tt> and <tt>.h</tt>. files, initially stub up these methods and
 217 then implement them later. Initially, you may not know which private members
 218 that the class will need and which components will need to be subclassed.
 219 </p>
 220
 221 </div>
 222
 223 <div class="doc_subsection">
 224   <a name="Preliminaries">Preliminaries</a>
 225 </div>
 226
 227 <div class="doc_text">
 228
 229 <p>
 230 To actually create your compiler backend, you need to create and modify a few
 231 files. The absolute minimum is discussed here. But to actually use the LLVM
 232 target-independent code generator, you must perform the steps described in
 233 the <a href="http://www.llvm.org/docs/CodeGenerator.html">LLVM
 234 Target-Independent Code Generator</a> document.
 235 </p>
 236
 237 <p>
 238 First, you should create a subdirectory under <tt>lib/Target</tt> to hold all
 239 the files related to your target. If your target is called "Dummy," create the
 240 directory <tt>lib/Target/Dummy</tt>.
 241 </p>
 242
 243 <p>
 244 In this new
 245 directory, create a <tt>Makefile</tt>. It is easiest to copy a
 246 <tt>Makefile</tt> of another target and modify it. It should at least contain
 247 the <tt>LEVEL</tt>, <tt>LIBRARYNAME</tt> and <tt>TARGET</tt> variables, and then
 248 include <tt>$(LEVEL)/Makefile.common</tt>. The library can be
 249 named <tt>LLVMDummy</tt> (for example, see the MIPS target). Alternatively, you
 250 can split the library into <tt>LLVMDummyCodeGen</tt>
 251 and <tt>LLVMDummyAsmPrinter</tt>, the latter of which should be implemented in a
 252 subdirectory below <tt>lib/Target/Dummy</tt> (for example, see the PowerPC
 253 target).
 254 </p>
 255
 256 <p>
 257 Note that these two naming schemes are hardcoded into <tt>llvm-config</tt>.
 258 Using any other naming scheme will confuse <tt>llvm-config</tt> and produce a
 259 lot of (seemingly unrelated) linker errors when linking <tt>llc</tt>.
 260 </p>
 261
 262 <p>
 263 To make your target actually do something, you need to implement a subclass of
 264 <tt>TargetMachine</tt>. This implementation should typically be in the file
 265 <tt>lib/Target/DummyTargetMachine.cpp</tt>, but any file in
 266 the <tt>lib/Target</tt> directory will be built and should work. To use LLVM's
 267 target independent code generator, you should do what all current machine
 268 backends do: create a subclass of <tt>LLVMTargetMachine</tt>. (To create a
 269 target from scratch, create a subclass of <tt>TargetMachine</tt>.)
 270 </p>
 271
 272 <p>
 273 To get LLVM to actually build and link your target, you need to add it to
 274 the <tt>TARGETS_TO_BUILD</tt> variable. To do this, you modify the configure
 275 script to know about your target when parsing the <tt>--enable-targets</tt>
 276 option. Search the configure script for <tt>TARGETS_TO_BUILD</tt>, add your
 277 target to the lists there (some creativity required), and then
 278 reconfigure. Alternatively, you can change <tt>autotools/configure.ac</tt> and
 279 regenerate configure by running <tt>./autoconf/AutoRegen.sh</tt>.
 280 </p>
 281
 282 </div>
 283
 284 <!-- *********************************************************************** -->
 285 <div class="doc_section">
 286   <a name="TargetMachine">Target Machine</a>
 287 </div>
 288 <!-- *********************************************************************** -->
 289
 290 <div class="doc_text">
 291
 292 <p>
 293 <tt>LLVMTargetMachine</tt> is designed as a base class for targets implemented
 294 with the LLVM target-independent code generator. The <tt>LLVMTargetMachine</tt>
 295 class should be specialized by a concrete target class that implements the
 296 various virtual methods. <tt>LLVMTargetMachine</tt> is defined as a subclass of
 297 <tt>TargetMachine</tt> in <tt>include/llvm/Target/TargetMachine.h</tt>. The
 298 <tt>TargetMachine</tt> class implementation (<tt>TargetMachine.cpp</tt>) also
 299 processes numerous command-line options.
 300 </p>
 301
 302 <p>
 303 To create a concrete target-specific subclass of <tt>LLVMTargetMachine</tt>,
 304 start by copying an existing <tt>TargetMachine</tt> class and header.  You
 305 should name the files that you create to reflect your specific target. For
 306 instance, for the SPARC target, name the files <tt>SparcTargetMachine.h</tt> and
 307 <tt>SparcTargetMachine.cpp</tt>.
 308 </p>
 309
 310 <p>
 311 For a target machine <tt>XXX</tt>, the implementation of
 312 <tt>XXXTargetMachine</tt> must have access methods to obtain objects that
 313 represent target components.  These methods are named <tt>get*Info</tt>, and are
 314 intended to obtain the instruction set (<tt>getInstrInfo</tt>), register set
 315 (<tt>getRegisterInfo</tt>), stack frame layout (<tt>getFrameInfo</tt>), and
 316 similar information. <tt>XXXTargetMachine</tt> must also implement the
 317 <tt>getTargetData</tt> method to access an object with target-specific data
 318 characteristics, such as data type size and alignment requirements.
 319 </p>
 320
 321 <p>
 322 For instance, for the SPARC target, the header file
 323 <tt>SparcTargetMachine.h</tt> declares prototypes for several <tt>get*Info</tt>
 324 and <tt>getTargetData</tt> methods that simply return a class member.
 325 </p>
 326
 327 <div class="doc_code">
 328 <pre>
 329 namespace llvm {
 330
 331 class Module;
 332
 333 class SparcTargetMachine : public LLVMTargetMachine {
 334   const TargetData DataLayout;       // Calculates type size &amp; alignment
 335   SparcSubtarget Subtarget;
 336   SparcInstrInfo InstrInfo;
 337   TargetFrameInfo FrameInfo;
 338
 339 protected:
 340   virtual const TargetAsmInfo *createTargetAsmInfo() const;
 341
 342 public:
 343   SparcTargetMachine(const Module &amp;M, const std::string &amp;FS);
 344
 345   virtual const SparcInstrInfo *getInstrInfo() const {return &amp;InstrInfo; }
 346   virtual const TargetFrameInfo *getFrameInfo() const {return &amp;FrameInfo; }
 347   virtual const TargetSubtarget *getSubtargetImpl() const{return &amp;Subtarget; }
 348   virtual const TargetRegisterInfo *getRegisterInfo() const {
 349     return &amp;InstrInfo.getRegisterInfo();
 350   }
 351   virtual const TargetData *getTargetData() const { return &amp;DataLayout; }
 352   static unsigned getModuleMatchQuality(const Module &amp;M);
 353
 354   // Pass Pipeline Configuration
 355   virtual bool addInstSelector(PassManagerBase &amp;PM, bool Fast);
 356   virtual bool addPreEmitPass(PassManagerBase &amp;PM, bool Fast);
 357 };
 358
 359 } // end namespace llvm
 360 </pre>
 361 </div>
 362
 363 </div>
 364
 365
 366 <div class="doc_text">
 367
 368 <ul>
 369 <li><tt>getInstrInfo()</tt></li>
 370 <li><tt>getRegisterInfo()</tt></li>
 371 <li><tt>getFrameInfo()</tt></li>
 372 <li><tt>getTargetData()</tt></li>
 373 <li><tt>getSubtargetImpl()</tt></li>
 374 </ul>
 375
 376 <p>For some targets, you also need to support the following methods:</p>
 377
 378 <ul>
 379 <li><tt>getTargetLowering()</tt></li>
 380 <li><tt>getJITInfo()</tt></li>
 381 </ul>
 382
 383 <p>
 384 In addition, the <tt>XXXTargetMachine</tt> constructor should specify a
 385 <tt>TargetDescription</tt> string that determines the data layout for the target
 386 machine, including characteristics such as pointer size, alignment, and
 387 endianness. For example, the constructor for SparcTargetMachine contains the
 388 following:
 389 </p>
 390
 391 <div class="doc_code">
 392 <pre>
 393 SparcTargetMachine::SparcTargetMachine(const Module &amp;M, const std::string &amp;FS)
 394   : DataLayout("E-p:32:32-f128:128:128"),
 395     Subtarget(M, FS), InstrInfo(Subtarget),
 396     FrameInfo(TargetFrameInfo::StackGrowsDown, 8, 0) {
 397 }
 398 </pre>
 399 </div>
 400
 401 </div>
 402
 403 <div class="doc_text">
 404
 405 <p>Hyphens separate portions of the <tt>TargetDescription</tt> string.</p>
 406
 407 <ul>
 408 <li>An upper-case "<tt>E</tt>" in the string indicates a big-endian target data
 409     model. a lower-case "<tt>e</tt>" indicates little-endian.</li>
 410
 411 <li>"<tt>p:</tt>" is followed by pointer information: size, ABI alignment, and
 412     preferred alignment. If only two figures follow "<tt>p:</tt>", then the
 413     first value is pointer size, and the second value is both ABI and preferred
 414     alignment.</li>
 415
 416 <li>Then a letter for numeric type alignment: "<tt>i</tt>", "<tt>f</tt>",
 417     "<tt>v</tt>", or "<tt>a</tt>" (corresponding to integer, floating point,
 418     vector, or aggregate). "<tt>i</tt>", "<tt>v</tt>", or "<tt>a</tt>" are
 419     followed by ABI alignment and preferred alignment. "<tt>f</tt>" is followed
 420     by three values: the first indicates the size of a long double, then ABI
 421     alignment, and then ABI preferred alignment.</li>
 422 </ul>
 423
 424 </div>
 425
 426 <!-- *********************************************************************** -->
 427 <div class="doc_section">
 428   <a name="TargetRegistration">Target Registration</a>
 429 </div>
 430 <!-- *********************************************************************** -->
 431
 432 <div class="doc_text">
 433
 434 <p>
 435 You must also register your target with the <tt>TargetRegistry</tt>, which is
 436 what other LLVM tools use to be able to lookup and use your target at
 437 runtime. The <tt>TargetRegistry</tt> can be used directly, but for most targets
 438 there are helper templates which should take care of the work for you.</p>
 439
 440 <p>
 441 All targets should declare a global <tt>Target</tt> object which is used to
 442 represent the target during registration. Then, in the target's TargetInfo
 443 library, the target should define that object and use
 444 the <tt>RegisterTarget</tt> template to register the target. For example, the Sparc registration code looks like this:
 445 </p>
 446
 447 <div class="doc_code">
 448 <pre>
 449 Target llvm::TheSparcTarget;
 450
 451 extern "C" void LLVMInitializeSparcTargetInfo() {
 452   RegisterTarget&lt;Triple::sparc, /*HasJIT=*/false&gt;
 453     X(TheSparcTarget, "sparc", "Sparc");
 454 }
 455 </pre>
 456 </div>
 457
 458 <p>
 459 This allows the <tt>TargetRegistry</tt> to look up the target by name or by
 460 target triple. In addition, most targets will also register additional features
 461 which are available in separate libraries. These registration steps are
 462 separate, because some clients may wish to only link in some parts of the target
 463 -- the JIT code generator does not require the use of the assembler printer, for
 464 example. Here is an example of registering the Sparc assembly printer:
 465 </p>
 466
 467 <div class="doc_code">
 468 <pre>
 469 extern "C" void LLVMInitializeSparcAsmPrinter() {
 470   RegisterAsmPrinter&lt;SparcAsmPrinter&gt; X(TheSparcTarget);
 471 }
 472 </pre>
 473 </div>
 474
 475 <p>
 476 For more information, see
 477 "<a href="/doxygen/TargetRegistry_8h-source.html">llvm/Target/TargetRegistry.h</a>".
 478 </p>
 479
 480 </div>
 481
 482 <!-- *********************************************************************** -->
 483 <div class="doc_section">
 484   <a name="RegisterSet">Register Set and Register Classes</a>
 485 </div>
 486 <!-- *********************************************************************** -->
 487
 488 <div class="doc_text">
 489
 490 <p>
 491 You should describe a concrete target-specific class that represents the
 492 register file of a target machine. This class is called <tt>XXXRegisterInfo</tt>
 493 (where <tt>XXX</tt> identifies the target) and represents the class register
 494 file data that is used for register allocation. It also describes the
 495 interactions between registers.
 496 </p>
 497
 498 <p>
 499 You also need to define register classes to categorize related registers. A
 500 register class should be added for groups of registers that are all treated the
 501 same way for some instruction. Typical examples are register classes for
 502 integer, floating-point, or vector registers. A register allocator allows an
 503 instruction to use any register in a specified register class to perform the
 504 instruction in a similar manner. Register classes allocate virtual registers to
 505 instructions from these sets, and register classes let the target-independent
 506 register allocator automatically choose the actual registers.
 507 </p>
 508
 509 <p>
 510 Much of the code for registers, including register definition, register aliases,
 511 and register classes, is generated by TableGen from <tt>XXXRegisterInfo.td</tt>
 512 input files and placed in <tt>XXXGenRegisterInfo.h.inc</tt> and
 513 <tt>XXXGenRegisterInfo.inc</tt> output files. Some of the code in the
 514 implementation of <tt>XXXRegisterInfo</tt> requires hand-coding.
 515 </p>
 516
 517 </div>
 518
 519 <!-- ======================================================================= -->
 520 <div class="doc_subsection">
 521   <a name="RegisterDef">Defining a Register</a>
 522 </div>
 523
 524 <div class="doc_text">
 525
 526 <p>
 527 The <tt>XXXRegisterInfo.td</tt> file typically starts with register definitions
 528 for a target machine. The <tt>Register</tt> class (specified
 529 in <tt>Target.td</tt>) is used to define an object for each register. The
 530 specified string <tt>n</tt> becomes the <tt>Name</tt> of the register. The
 531 basic <tt>Register</tt> object does not have any subregisters and does not
 532 specify any aliases.
 533 </p>
 534
 535 <div class="doc_code">
 536 <pre>
 537 class Register&lt;string n&gt; {
 538   string Namespace = "";
 539   string AsmName = n;
 540   string Name = n;
 541   int SpillSize = 0;
 542   int SpillAlignment = 0;
 543   list&lt;Register&gt; Aliases = [];
 544   list&lt;Register&gt; SubRegs = [];
 545   list&lt;int&gt; DwarfNumbers = [];
 546 }
 547 </pre>
 548 </div>
 549
 550 <p>
 551 For example, in the <tt>X86RegisterInfo.td</tt> file, there are register
 552 definitions that utilize the Register class, such as:
 553 </p>
 554
 555 <div class="doc_code">
 556 <pre>
 557 def AL : Register&lt;"AL"&gt;, DwarfRegNum&lt;[0, 0, 0]&gt;;
 558 </pre>
 559 </div>
 560
 561 <p>
 562 This defines the register <tt>AL</tt> and assigns it values (with
 563 <tt>DwarfRegNum</tt>) that are used by <tt>gcc</tt>, <tt>gdb</tt>, or a debug
 564 information writer (such as <tt>DwarfWriter</tt>
 565 in <tt>llvm/lib/CodeGen/AsmPrinter</tt>) to identify a register. For register
 566 <tt>AL</tt>, <tt>DwarfRegNum</tt> takes an array of 3 values representing 3
 567 different modes: the first element is for X86-64, the second for exception
 568 handling (EH) on X86-32, and the third is generic. -1 is a special Dwarf number
 569 that indicates the gcc number is undefined, and -2 indicates the register number
 570 is invalid for this mode.
 571 </p>
 572
 573 <p>
 574 From the previously described line in the <tt>X86RegisterInfo.td</tt> file,
 575 TableGen generates this code in the <tt>X86GenRegisterInfo.inc</tt> file:
 576 </p>
 577
 578 <div class="doc_code">
 579 <pre>
 580 static const unsigned GR8[] = { X86::AL, ... };
 581
 582 const unsigned AL_AliasSet[] = { X86::AX, X86::EAX, X86::RAX, 0 };
 583
 584 const TargetRegisterDesc RegisterDescriptors[] = {
 585   ...
 586 { "AL", "AL", AL_AliasSet, Empty_SubRegsSet, Empty_SubRegsSet, AL_SuperRegsSet }, ...
 587 </pre>
 588 </div>
 589
 590 <p>
 591 From the register info file, TableGen generates a <tt>TargetRegisterDesc</tt>
 592 object for each register. <tt>TargetRegisterDesc</tt> is defined in
 593 <tt>include/llvm/Target/TargetRegisterInfo.h</tt> with the following fields:
 594 </p>
 595
 596 <div class="doc_code">
 597 <pre>
 598 struct TargetRegisterDesc {
 599   const char     *AsmName;      // Assembly language name for the register
 600   const char     *Name;         // Printable name for the reg (for debugging)
 601   const unsigned *AliasSet;     // Register Alias Set
 602   const unsigned *SubRegs;      // Sub-register set
 603   const unsigned *ImmSubRegs;   // Immediate sub-register set
 604   const unsigned *SuperRegs;    // Super-register set
 605 };</pre>
 606 </div>
 607
 608 <p>
 609 TableGen uses the entire target description file (<tt>.td</tt>) to determine
 610 text names for the register (in the <tt>AsmName</tt> and <tt>Name</tt> fields of
 611 <tt>TargetRegisterDesc</tt>) and the relationships of other registers to the
 612 defined register (in the other <tt>TargetRegisterDesc</tt> fields). In this
 613 example, other definitions establish the registers "<tt>AX</tt>",
 614 "<tt>EAX</tt>", and "<tt>RAX</tt>" as aliases for one another, so TableGen
 615 generates a null-terminated array (<tt>AL_AliasSet</tt>) for this register alias
 616 set.
 617 </p>
 618
 619 <p>
 620 The <tt>Register</tt> class is commonly used as a base class for more complex
 621 classes. In <tt>Target.td</tt>, the <tt>Register</tt> class is the base for the
 622 <tt>RegisterWithSubRegs</tt> class that is used to define registers that need to
 623 specify subregisters in the <tt>SubRegs</tt> list, as shown here:
 624 </p>
 625
 626 <div class="doc_code">
 627 <pre>
 628 class RegisterWithSubRegs&lt;string n,
 629 list&lt;Register&gt; subregs&gt; : Register&lt;n&gt; {
 630   let SubRegs = subregs;
 631 }
 632 </pre>
 633 </div>
 634
 635 <p>
 636 In <tt>SparcRegisterInfo.td</tt>, additional register classes are defined for
 637 SPARC: a Register subclass, SparcReg, and further subclasses: <tt>Ri</tt>,
 638 <tt>Rf</tt>, and <tt>Rd</tt>. SPARC registers are identified by 5-bit ID
 639 numbers, which is a feature common to these subclasses. Note the use of
 640 '<tt>let</tt>' expressions to override values that are initially defined in a
 641 superclass (such as <tt>SubRegs</tt> field in the <tt>Rd</tt> class).
 642 </p>
 643
 644 <div class="doc_code">
 645 <pre>
 646 class SparcReg&lt;string n&gt; : Register&lt;n&gt; {
 647   field bits&lt;5&gt; Num;
 648   let Namespace = "SP";
 649 }
 650 // Ri - 32-bit integer registers
 651 class Ri&lt;bits&lt;5&gt; num, string n&gt; :
 652 SparcReg&lt;n&gt; {
 653   let Num = num;
 654 }
 655 // Rf - 32-bit floating-point registers
 656 class Rf&lt;bits&lt;5&gt; num, string n&gt; :
 657 SparcReg&lt;n&gt; {
 658   let Num = num;
 659 }
 660 // Rd - Slots in the FP register file for 64-bit
 661 floating-point values.
 662 class Rd&lt;bits&lt;5&gt; num, string n,
 663 list&lt;Register&gt; subregs&gt; : SparcReg&lt;n&gt; {
 664   let Num = num;
 665   let SubRegs = subregs;
 666 }
 667 </pre>
 668 </div>
 669
 670 <p>
 671 In the <tt>SparcRegisterInfo.td</tt> file, there are register definitions that
 672 utilize these subclasses of <tt>Register</tt>, such as:
 673 </p>
 674
 675 <div class="doc_code">
 676 <pre>
 677 def G0 : Ri&lt; 0, "G0"&gt;,
 678 DwarfRegNum&lt;[0]&gt;;
 679 def G1 : Ri&lt; 1, "G1"&gt;, DwarfRegNum&lt;[1]&gt;;
 680 ...
 681 def F0 : Rf&lt; 0, "F0"&gt;,
 682 DwarfRegNum&lt;[32]&gt;;
 683 def F1 : Rf&lt; 1, "F1"&gt;,
 684 DwarfRegNum&lt;[33]&gt;;
 685 ...
 686 def D0 : Rd&lt; 0, "F0", [F0, F1]&gt;,
 687 DwarfRegNum&lt;[32]&gt;;
 688 def D1 : Rd&lt; 2, "F2", [F2, F3]&gt;,
 689 DwarfRegNum&lt;[34]&gt;;
 690 </pre>
 691 </div>
 692
 693 <p>
 694 The last two registers shown above (<tt>D0</tt> and <tt>D1</tt>) are
 695 double-precision floating-point registers that are aliases for pairs of
 696 single-precision floating-point sub-registers. In addition to aliases, the
 697 sub-register and super-register relationships of the defined register are in
 698 fields of a register's TargetRegisterDesc.
 699 </p>
 700
 701 </div>
 702
 703 <!-- ======================================================================= -->
 704 <div class="doc_subsection">
 705   <a name="RegisterClassDef">Defining a Register Class</a>
 706 </div>
 707
 708 <div class="doc_text">
 709
 710 <p>
 711 The <tt>RegisterClass</tt> class (specified in <tt>Target.td</tt>) is used to
 712 define an object that represents a group of related registers and also defines
 713 the default allocation order of the registers. A target description file
 714 <tt>XXXRegisterInfo.td</tt> that uses <tt>Target.td</tt> can construct register
 715 classes using the following class:
 716 </p>
 717
 718 <div class="doc_code">
 719 <pre>
 720 class RegisterClass&lt;string namespace,
 721 list&lt;ValueType&gt; regTypes, int alignment,
 722                     list&lt;Register&gt; regList&gt; {
 723   string Namespace = namespace;
 724   list&lt;ValueType&gt; RegTypes = regTypes;
 725   int Size = 0;  // spill size, in bits; zero lets tblgen pick the size
 726   int Alignment = alignment;
 727
 728   // CopyCost is the cost of copying a value between two registers
 729   // default value 1 means a single instruction
 730   // A negative value means copying is extremely expensive or impossible
 731   int CopyCost = 1;
 732   list&lt;Register&gt; MemberList = regList;
 733
 734   // for register classes that are subregisters of this class
 735   list&lt;RegisterClass&gt; SubRegClassList = [];
 736
 737   code MethodProtos = [{}];  // to insert arbitrary code
 738   code MethodBodies = [{}];
 739 }
 740 </pre>
 741 </div>
 742
 743 <p>To define a RegisterClass, use the following 4 arguments:</p>
 744
 745 <ul>
 746 <li>The first argument of the definition is the name of the namespace.</li>
 747
 748 <li>The second argument is a list of <tt>ValueType</tt> register type values
 749     that are defined in <tt>include/llvm/CodeGen/ValueTypes.td</tt>. Defined
 750     values include integer types (such as <tt>i16</tt>, <tt>i32</tt>,
 751     and <tt>i1</tt> for Boolean), floating-point types
 752     (<tt>f32</tt>, <tt>f64</tt>), and vector types (for example, <tt>v8i16</tt>
 753     for an <tt>8 x i16</tt> vector). All registers in a <tt>RegisterClass</tt>
 754     must have the same <tt>ValueType</tt>, but some registers may store vector
 755     data in different configurations. For example a register that can process a
 756     128-bit vector may be able to handle 16 8-bit integer elements, 8 16-bit
 757     integers, 4 32-bit integers, and so on. </li>
 758
 759 <li>The third argument of the <tt>RegisterClass</tt> definition specifies the
 760     alignment required of the registers when they are stored or loaded to
 761     memory.</li>
 762
 763 <li>The final argument, <tt>regList</tt>, specifies which registers are in this
 764     class.  If an <tt>allocation_order_*</tt> method is not specified,
 765     then <tt>regList</tt> also defines the order of allocation used by the
 766     register allocator.</li>
 767 </ul>
 768
 769 <p>
 770 In <tt>SparcRegisterInfo.td</tt>, three RegisterClass objects are defined:
 771 <tt>FPRegs</tt>, <tt>DFPRegs</tt>, and <tt>IntRegs</tt>. For all three register
 772 classes, the first argument defines the namespace with the string
 773 '<tt>SP</tt>'. <tt>FPRegs</tt> defines a group of 32 single-precision
 774 floating-point registers (<tt>F0</tt> to <tt>F31</tt>); <tt>DFPRegs</tt> defines
 775 a group of 16 double-precision registers
 776 (<tt>D0-D15</tt>). For <tt>IntRegs</tt>, the <tt>MethodProtos</tt>
 777 and <tt>MethodBodies</tt> methods are used by TableGen to insert the specified
 778 code into generated output.
 779 </p>
 780
 781 <div class="doc_code">
 782 <pre>
 783 def FPRegs : RegisterClass&lt;"SP", [f32], 32,
 784   [F0, F1, F2, F3, F4, F5, F6, F7, F8, F9, F10, F11, F12, F13, F14, F15,
 785    F16, F17, F18, F19, F20, F21, F22, F23, F24, F25, F26, F27, F28, F29, F30, F31]&gt;;
 786
 787 def DFPRegs : RegisterClass&lt;"SP", [f64], 64,
 788   [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10, D11, D12, D13, D14, D15]&gt;;
 789 &nbsp;
 790 def IntRegs : RegisterClass&lt;"SP", [i32], 32,
 791     [L0, L1, L2, L3, L4, L5, L6, L7,
 792      I0, I1, I2, I3, I4, I5,
 793      O0, O1, O2, O3, O4, O5, O7,
 794      G1,
 795      // Non-allocatable regs:
 796      G2, G3, G4,
 797      O6,        // stack ptr
 798     I6,        // frame ptr
 799      I7,        // return address
 800      G0,        // constant zero
 801      G5, G6, G7 // reserved for kernel
 802     ]&gt; {
 803   let MethodProtos = [{
 804     iterator allocation_order_end(const MachineFunction &amp;MF) const;
 805   }];
 806   let MethodBodies = [{
 807     IntRegsClass::iterator
 808     IntRegsClass::allocation_order_end(const MachineFunction &amp;MF) const {
 809       return end() - 10  // Don't allocate special registers
 810          -1;
 811     }
 812   }];
 813 }
 814 </pre>
 815 </div>
 816
 817 <p>
 818 Using <tt>SparcRegisterInfo.td</tt> with TableGen generates several output files
 819 that are intended for inclusion in other source code that you write.
 820 <tt>SparcRegisterInfo.td</tt> generates <tt>SparcGenRegisterInfo.h.inc</tt>,
 821 which should be included in the header file for the implementation of the SPARC
 822 register implementation that you write (<tt>SparcRegisterInfo.h</tt>). In
 823 <tt>SparcGenRegisterInfo.h.inc</tt> a new structure is defined called
 824 <tt>SparcGenRegisterInfo</tt> that uses <tt>TargetRegisterInfo</tt> as its
 825 base. It also specifies types, based upon the defined register
 826 classes: <tt>DFPRegsClass</tt>, <tt>FPRegsClass</tt>, and <tt>IntRegsClass</tt>.
 827 </p>
 828
 829 <p>
 830 <tt>SparcRegisterInfo.td</tt> also generates <tt>SparcGenRegisterInfo.inc</tt>,
 831 which is included at the bottom of <tt>SparcRegisterInfo.cpp</tt>, the SPARC
 832 register implementation. The code below shows only the generated integer
 833 registers and associated register classes. The order of registers
 834 in <tt>IntRegs</tt> reflects the order in the definition of <tt>IntRegs</tt> in
 835 the target description file. Take special note of the use
 836 of <tt>MethodBodies</tt> in <tt>SparcRegisterInfo.td</tt> to create code in
 837 <tt>SparcGenRegisterInfo.inc</tt>. <tt>MethodProtos</tt> generates similar code
 838 in <tt>SparcGenRegisterInfo.h.inc</tt>.
 839 </p>
 840
 841 <div class="doc_code">
 842 <pre>  // IntRegs Register Class...
 843   static const unsigned IntRegs[] = {
 844     SP::L0, SP::L1, SP::L2, SP::L3, SP::L4, SP::L5,
 845     SP::L6, SP::L7, SP::I0, SP::I1, SP::I2, SP::I3,
 846     SP::I4, SP::I5, SP::O0, SP::O1, SP::O2, SP::O3,
 847     SP::O4, SP::O5, SP::O7, SP::G1, SP::G2, SP::G3,
 848     SP::G4, SP::O6, SP::I6, SP::I7, SP::G0, SP::G5,
 849     SP::G6, SP::G7,
 850   };
 851
 852   // IntRegsVTs Register Class Value Types...
 853   static const MVT::ValueType IntRegsVTs[] = {
 854     MVT::i32, MVT::Other
 855   };
 856
 857 namespace SP {   // Register class instances
 858   DFPRegsClass&nbsp;&nbsp;&nbsp; DFPRegsRegClass;
 859   FPRegsClass&nbsp;&nbsp;&nbsp;&nbsp; FPRegsRegClass;
 860   IntRegsClass&nbsp;&nbsp;&nbsp; IntRegsRegClass;
 861 ...
 862   // IntRegs Sub-register Classess...
 863   static const TargetRegisterClass* const IntRegsSubRegClasses [] = {
 864     NULL
 865   };
 866 ...
 867   // IntRegs Super-register Classess...
 868   static const TargetRegisterClass* const IntRegsSuperRegClasses [] = {
 869     NULL
 870   };
 871 ...
 872   // IntRegs Register Class sub-classes...
 873   static const TargetRegisterClass* const IntRegsSubclasses [] = {
 874     NULL
 875   };
 876 ...
 877   // IntRegs Register Class super-classes...
 878   static const TargetRegisterClass* const IntRegsSuperclasses [] = {
 879     NULL
 880   };
 881 ...
 882   IntRegsClass::iterator
 883   IntRegsClass::allocation_order_end(const MachineFunction &amp;MF) const {
 884      return end()-10  // Don't allocate special registers
 885          -1;
 886   }
 887
 888   IntRegsClass::IntRegsClass() : TargetRegisterClass(IntRegsRegClassID,
 889     IntRegsVTs, IntRegsSubclasses, IntRegsSuperclasses, IntRegsSubRegClasses,
 890     IntRegsSuperRegClasses, 4, 4, 1, IntRegs, IntRegs + 32) {}
 891 }
 892 </pre>
 893 </div>
 894
 895 </div>
 896
 897 <!-- ======================================================================= -->
 898 <div class="doc_subsection">
 899   <a name="implementRegister">Implement a subclass of</a>
 900   <a href="http://www.llvm.org/docs/CodeGenerator.html#targetregisterinfo">TargetRegisterInfo</a>
 901 </div>
 902
 903 <div class="doc_text">
 904
 905 <p>
 906 The final step is to hand code portions of <tt>XXXRegisterInfo</tt>, which
 907 implements the interface described in <tt>TargetRegisterInfo.h</tt>. These
 908 functions return <tt>0</tt>, <tt>NULL</tt>, or <tt>false</tt>, unless
 909 overridden. Here is a list of functions that are overridden for the SPARC
 910 implementation in <tt>SparcRegisterInfo.cpp</tt>:
 911 </p>
 912
 913 <ul>
 914 <li><tt>getCalleeSavedRegs</tt> &mdash; Returns a list of callee-saved registers
 915     in the order of the desired callee-save stack frame offset.</li>
 916
 917 <li><tt>getCalleeSavedRegClasses</tt> &mdash; Returns a list of preferred
 918     register classes with which to spill each callee saved register.</li>
 919
 920 <li><tt>getReservedRegs</tt> &mdash; Returns a bitset indexed by physical
 921     register numbers, indicating if a particular register is unavailable.</li>
 922
 923 <li><tt>hasFP</tt> &mdash; Return a Boolean indicating if a function should have
 924     a dedicated frame pointer register.</li>
 925
 926 <li><tt>eliminateCallFramePseudoInstr</tt> &mdash; If call frame setup or
 927     destroy pseudo instructions are used, this can be called to eliminate
 928     them.</li>
 929
 930 <li><tt>eliminateFrameIndex</tt> &mdash; Eliminate abstract frame indices from
 931     instructions that may use them.</li>
 932
 933 <li><tt>emitPrologue</tt> &mdash; Insert prologue code into the function.</li>
 934
 935 <li><tt>emitEpilogue</tt> &mdash; Insert epilogue code into the function.</li>
 936 </ul>
 937
 938 </div>
 939
 940 <!-- *********************************************************************** -->
 941 <div class="doc_section">
 942   <a name="InstructionSet">Instruction Set</a>
 943 </div>
 944
 945 <!-- *********************************************************************** -->
 946 <div class="doc_text">
 947
 948 <p>
 949 During the early stages of code generation, the LLVM IR code is converted to a
 950 <tt>SelectionDAG</tt> with nodes that are instances of the <tt>SDNode</tt> class
 951 containing target instructions. An <tt>SDNode</tt> has an opcode, operands, type
 952 requirements, and operation properties. For example, is an operation
 953 commutative, does an operation load from memory. The various operation node
 954 types are described in the <tt>include/llvm/CodeGen/SelectionDAGNodes.h</tt>
 955 file (values of the <tt>NodeType</tt> enum in the <tt>ISD</tt> namespace).
 956 </p>
 957
 958 <p>
 959 TableGen uses the following target description (<tt>.td</tt>) input files to
 960 generate much of the code for instruction definition:
 961 </p>
 962
 963 <ul>
 964 <li><tt>Target.td</tt> &mdash; Where the <tt>Instruction</tt>, <tt>Operand</tt>,
 965     <tt>InstrInfo</tt>, and other fundamental classes are defined.</li>
 966
 967 <li><tt>TargetSelectionDAG.td</tt>&mdash; Used by <tt>SelectionDAG</tt>
 968     instruction selection generators, contains <tt>SDTC*</tt> classes (selection
 969     DAG type constraint), definitions of <tt>SelectionDAG</tt> nodes (such as
 970     <tt>imm</tt>, <tt>cond</tt>, <tt>bb</tt>, <tt>add</tt>, <tt>fadd</tt>,
 971     <tt>sub</tt>), and pattern support (<tt>Pattern</tt>, <tt>Pat</tt>,
 972     <tt>PatFrag</tt>, <tt>PatLeaf</tt>, <tt>ComplexPattern</tt>.</li>
 973
 974 <li><tt>XXXInstrFormats.td</tt> &mdash; Patterns for definitions of
 975     target-specific instructions.</li>
 976
 977 <li><tt>XXXInstrInfo.td</tt> &mdash; Target-specific definitions of instruction
 978     templates, condition codes, and instructions of an instruction set. For
 979     architecture modifications, a different file name may be used. For example,
 980     for Pentium with SSE instruction, this file is <tt>X86InstrSSE.td</tt>, and
 981     for Pentium with MMX, this file is <tt>X86InstrMMX.td</tt>.</li>
 982 </ul>
 983
 984 <p>
 985 There is also a target-specific <tt>XXX.td</tt> file, where <tt>XXX</tt> is the
 986 name of the target. The <tt>XXX.td</tt> file includes the other <tt>.td</tt>
 987 input files, but its contents are only directly important for subtargets.
 988 </p>
 989
 990 <p>
 991 You should describe a concrete target-specific class <tt>XXXInstrInfo</tt> that
 992 represents machine instructions supported by a target machine.
 993 <tt>XXXInstrInfo</tt> contains an array of <tt>XXXInstrDescriptor</tt> objects,
 994 each of which describes one instruction. An instruction descriptor defines:</p>
 995
 996 <ul>
 997 <li>Opcode mnemonic</li>
 998
 999 <li>Number of operands</li>
1000
1001 <li>List of implicit register definitions and uses</li>
1002
1003 <li>Target-independent properties (such as memory access, is commutable)</li>
1004
1005 <li>Target-specific flags </li>
1006 </ul>
1007
1008 <p>
1009 The Instruction class (defined in <tt>Target.td</tt>) is mostly used as a base
1010 for more complex instruction classes.
1011 </p>
1012
1013 <div class="doc_code">
1014 <pre>class Instruction {
1015   string Namespace = "";
1016   dag OutOperandList;       // An dag containing the MI def operand list.
1017   dag InOperandList;        // An dag containing the MI use operand list.
1018   string AsmString = "";    // The .s format to print the instruction with.
1019   list&lt;dag&gt; Pattern;  // Set to the DAG pattern for this instruction
1020   list&lt;Register&gt; Uses = [];
1021   list&lt;Register&gt; Defs = [];
1022   list&lt;Predicate&gt; Predicates = [];  // predicates turned into isel match code
1023   ... remainder not shown for space ...
1024 }
1025 </pre>
1026 </div>
1027
1028 <p>
1029 A <tt>SelectionDAG</tt> node (<tt>SDNode</tt>) should contain an object
1030 representing a target-specific instruction that is defined
1031 in <tt>XXXInstrInfo.td</tt>. The instruction objects should represent
1032 instructions from the architecture manual of the target machine (such as the
1033 SPARC Architecture Manual for the SPARC target).
1034 </p>
1035
1036 <p>
1037 A single instruction from the architecture manual is often modeled as multiple
1038 target instructions, depending upon its operands. For example, a manual might
1039 describe an add instruction that takes a register or an immediate operand. An
1040 LLVM target could model this with two instructions named <tt>ADDri</tt> and
1041 <tt>ADDrr</tt>.
1042 </p>
1043
1044 <p>
1045 You should define a class for each instruction category and define each opcode
1046 as a subclass of the category with appropriate parameters such as the fixed
1047 binary encoding of opcodes and extended opcodes. You should map the register
1048 bits to the bits of the instruction in which they are encoded (for the
1049 JIT). Also you should specify how the instruction should be printed when the
1050 automatic assembly printer is used.
1051 </p>
1052
1053 <p>
1054 As is described in the SPARC Architecture Manual, Version 8, there are three
1055 major 32-bit formats for instructions. Format 1 is only for the <tt>CALL</tt>
1056 instruction. Format 2 is for branch on condition codes and <tt>SETHI</tt> (set
1057 high bits of a register) instructions.  Format 3 is for other instructions.
1058 </p>
1059
1060 <p>
1061 Each of these formats has corresponding classes in <tt>SparcInstrFormat.td</tt>.
1062 <tt>InstSP</tt> is a base class for other instruction classes. Additional base
1063 classes are specified for more precise formats: for example
1064 in <tt>SparcInstrFormat.td</tt>, <tt>F2_1</tt> is for <tt>SETHI</tt>,
1065 and <tt>F2_2</tt> is for branches. There are three other base
1066 classes: <tt>F3_1</tt> for register/register operations, <tt>F3_2</tt> for
1067 register/immediate operations, and <tt>F3_3</tt> for floating-point
1068 operations. <tt>SparcInstrInfo.td</tt> also adds the base class Pseudo for
1069 synthetic SPARC instructions.
1070 </p>
1071
1072 <p>
1073 <tt>SparcInstrInfo.td</tt> largely consists of operand and instruction
1074 definitions for the SPARC target. In <tt>SparcInstrInfo.td</tt>, the following
1075 target description file entry, <tt>LDrr</tt>, defines the Load Integer
1076 instruction for a Word (the <tt>LD</tt> SPARC opcode) from a memory address to a
1077 register. The first parameter, the value 3 (<tt>11<sub>2</sub></tt>), is the
1078 operation value for this category of operation. The second parameter
1079 (<tt>000000<sub>2</sub></tt>) is the specific operation value
1080 for <tt>LD</tt>/Load Word. The third parameter is the output destination, which
1081 is a register operand and defined in the <tt>Register</tt> target description
1082 file (<tt>IntRegs</tt>).
1083 </p>
1084
1085 <div class="doc_code">
1086 <pre>def LDrr : F3_1 &lt;3, 0b000000, (outs IntRegs:$dst), (ins MEMrr:$addr),
1087                  "ld [$addr], $dst",
1088                  [(set IntRegs:$dst, (load ADDRrr:$addr))]&gt;;
1089 </pre>
1090 </div>
1091
1092 <p>
1093 The fourth parameter is the input source, which uses the address
1094 operand <tt>MEMrr</tt> that is defined earlier in <tt>SparcInstrInfo.td</tt>:
1095 </p>
1096
1097 <div class="doc_code">
1098 <pre>def MEMrr : Operand&lt;i32&gt; {
1099   let PrintMethod = "printMemOperand";
1100   let MIOperandInfo = (ops IntRegs, IntRegs);
1101 }
1102 </pre>
1103 </div>
1104
1105 <p>
1106 The fifth parameter is a string that is used by the assembly printer and can be
1107 left as an empty string until the assembly printer interface is implemented. The
1108 sixth and final parameter is the pattern used to match the instruction during
1109 the SelectionDAG Select Phase described in
1110 (<a href="http://www.llvm.org/docs/CodeGenerator.html">The LLVM
1111 Target-Independent Code Generator</a>).  This parameter is detailed in the next
1112 section, <a href="#InstructionSelector">Instruction Selector</a>.
1113 </p>
1114
1115 <p>
1116 Instruction class definitions are not overloaded for different operand types, so
1117 separate versions of instructions are needed for register, memory, or immediate
1118 value operands. For example, to perform a Load Integer instruction for a Word
1119 from an immediate operand to a register, the following instruction class is
1120 defined:
1121 </p>
1122
1123 <div class="doc_code">
1124 <pre>def LDri : F3_2 &lt;3, 0b000000, (outs IntRegs:$dst), (ins MEMri:$addr),
1125                  "ld [$addr], $dst",
1126                  [(set IntRegs:$dst, (load ADDRri:$addr))]&gt;;
1127 </pre>
1128 </div>
1129
1130 <p>
1131 Writing these definitions for so many similar instructions can involve a lot of
1132 cut and paste. In td files, the <tt>multiclass</tt> directive enables the
1133 creation of templates to define several instruction classes at once (using
1134 the <tt>defm</tt> directive). For example in <tt>SparcInstrInfo.td</tt>, the
1135 <tt>multiclass</tt> pattern <tt>F3_12</tt> is defined to create 2 instruction
1136 classes each time <tt>F3_12</tt> is invoked:
1137 </p>
1138
1139 <div class="doc_code">
1140 <pre>multiclass F3_12 &lt;string OpcStr, bits&lt;6&gt; Op3Val, SDNode OpNode&gt; {
1141   def rr  : F3_1 &lt;2, Op3Val,
1142                  (outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
1143                  !strconcat(OpcStr, " $b, $c, $dst"),
1144                  [(set IntRegs:$dst, (OpNode IntRegs:$b, IntRegs:$c))]&gt;;
1145   def ri  : F3_2 &lt;2, Op3Val,
1146                  (outs IntRegs:$dst), (ins IntRegs:$b, i32imm:$c),
1147                  !strconcat(OpcStr, " $b, $c, $dst"),
1148                  [(set IntRegs:$dst, (OpNode IntRegs:$b, simm13:$c))]&gt;;
1149 }
1150 </pre>
1151 </div>
1152
1153 <p>
1154 So when the <tt>defm</tt> directive is used for the <tt>XOR</tt>
1155 and <tt>ADD</tt> instructions, as seen below, it creates four instruction
1156 objects: <tt>XORrr</tt>, <tt>XORri</tt>, <tt>ADDrr</tt>, and <tt>ADDri</tt>.
1157 </p>
1158
1159 <div class="doc_code">
1160 <pre>
1161 defm XOR   : F3_12&lt;"xor", 0b000011, xor&gt;;
1162 defm ADD   : F3_12&lt;"add", 0b000000, add&gt;;
1163 </pre>
1164 </div>
1165
1166 <p>
1167 <tt>SparcInstrInfo.td</tt> also includes definitions for condition codes that
1168 are referenced by branch instructions. The following definitions
1169 in <tt>SparcInstrInfo.td</tt> indicate the bit location of the SPARC condition
1170 code. For example, the 10<sup>th</sup> bit represents the 'greater than'
1171 condition for integers, and the 22<sup>nd</sup> bit represents the 'greater
1172 than' condition for floats.
1173 </p>
1174
1175 <div class="doc_code">
1176 <pre>
1177 def ICC_NE  : ICC_VAL&lt; 9&gt;;  // Not Equal
1178 def ICC_E   : ICC_VAL&lt; 1&gt;;  // Equal
1179 def ICC_G   : ICC_VAL&lt;10&gt;;  // Greater
1180 ...
1181 def FCC_U   : FCC_VAL&lt;23&gt;;  // Unordered
1182 def FCC_G   : FCC_VAL&lt;22&gt;;  // Greater
1183 def FCC_UG  : FCC_VAL&lt;21&gt;;  // Unordered or Greater
1184 ...
1185 </pre>
1186 </div>
1187
1188 <p>
1189 (Note that <tt>Sparc.h</tt> also defines enums that correspond to the same SPARC
1190 condition codes. Care must be taken to ensure the values in <tt>Sparc.h</tt>
1191 correspond to the values in <tt>SparcInstrInfo.td</tt>. I.e.,
1192 <tt>SPCC::ICC_NE = 9</tt>, <tt>SPCC::FCC_U = 23</tt> and so on.)
1193 </p>
1194
1195 </div>
1196
1197 <!-- ======================================================================= -->
1198 <div class="doc_subsection">
1199   <a name="operandMapping">Instruction Operand Mapping</a>
1200 </div>
1201
1202 <div class="doc_text">
1203
1204 <p>
1205 The code generator backend maps instruction operands to fields in the
1206 instruction.  Operands are assigned to unbound fields in the instruction in the
1207 order they are defined. Fields are bound when they are assigned a value.  For
1208 example, the Sparc target defines the <tt>XNORrr</tt> instruction as
1209 a <tt>F3_1</tt> format instruction having three operands.
1210 </p>
1211
1212 <div class="doc_code">
1213 <pre>
1214 def XNORrr  : F3_1&lt;2, 0b000111,
1215                    (outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
1216                    "xnor $b, $c, $dst",
1217                    [(set IntRegs:$dst, (not (xor IntRegs:$b, IntRegs:$c)))]&gt;;
1218 </pre>
1219 </div>
1220
1221 <p>
1222 The instruction templates in <tt>SparcInstrFormats.td</tt> show the base class
1223 for <tt>F3_1</tt> is <tt>InstSP</tt>.
1224 </p>
1225
1226 <div class="doc_code">
1227 <pre>
1228 class InstSP&lt;dag outs, dag ins, string asmstr, list&lt;dag&gt; pattern&gt; : Instruction {
1229   field bits&lt;32&gt; Inst;
1230   let Namespace = "SP";
1231   bits&lt;2&gt; op;
1232   let Inst{31-30} = op;
1233   dag OutOperandList = outs;
1234   dag InOperandList = ins;
1235   let AsmString   = asmstr;
1236   let Pattern = pattern;
1237 }
1238 </pre>
1239 </div>
1240
1241 <p><tt>InstSP</tt> leaves the <tt>op</tt> field unbound.</p>
1242
1243 <div class="doc_code">
1244 <pre>
1245 class F3&lt;dag outs, dag ins, string asmstr, list&lt;dag&gt; pattern&gt;
1246     : InstSP&lt;outs, ins, asmstr, pattern&gt; {
1247   bits&lt;5&gt; rd;
1248   bits&lt;6&gt; op3;
1249   bits&lt;5&gt; rs1;
1250   let op{1} = 1;   // Op = 2 or 3
1251   let Inst{29-25} = rd;
1252   let Inst{24-19} = op3;
1253   let Inst{18-14} = rs1;
1254 }
1255 </pre>
1256 </div>
1257
1258 <p>
1259 <tt>F3</tt> binds the <tt>op</tt> field and defines the <tt>rd</tt>,
1260 <tt>op3</tt>, and <tt>rs1</tt> fields.  <tt>F3</tt> format instructions will
1261 bind the operands <tt>rd</tt>, <tt>op3</tt>, and <tt>rs1</tt> fields.
1262 </p>
1263
1264 <div class="doc_code">
1265 <pre>
1266 class F3_1&lt;bits&lt;2&gt; opVal, bits&lt;6&gt; op3val, dag outs, dag ins,
1267            string asmstr, list&lt;dag&gt; pattern&gt; : F3&lt;outs, ins, asmstr, pattern&gt; {
1268   bits&lt;8&gt; asi = 0; // asi not currently used
1269   bits&lt;5&gt; rs2;
1270   let op         = opVal;
1271   let op3        = op3val;
1272   let Inst{13}   = 0;     // i field = 0
1273   let Inst{12-5} = asi;   // address space identifier
1274   let Inst{4-0}  = rs2;
1275 }
1276 </pre>
1277 </div>
1278
1279 <p>
1280 <tt>F3_1</tt> binds the <tt>op3</tt> field and defines the <tt>rs2</tt>
1281 fields.  <tt>F3_1</tt> format instructions will bind the operands to the <tt>rd</tt>,
1282 <tt>rs1</tt>, and <tt>rs2</tt> fields. This results in the <tt>XNORrr</tt>
1283 instruction binding <tt>$dst</tt>, <tt>$b</tt>, and <tt>$c</tt> operands to
1284 the <tt>rd</tt>, <tt>rs1</tt>, and <tt>rs2</tt> fields respectively.
1285 </p>
1286
1287 </div>
1288
1289 <!-- ======================================================================= -->
1290 <div class="doc_subsection">
1291   <a name="implementInstr">Implement a subclass of </a>
1292   <a href="http://www.llvm.org/docs/CodeGenerator.html#targetinstrinfo">TargetInstrInfo</a>
1293 </div>
1294
1295 <div class="doc_text">
1296
1297 <p>
1298 The final step is to hand code portions of <tt>XXXInstrInfo</tt>, which
1299 implements the interface described in <tt>TargetInstrInfo.h</tt>. These
1300 functions return <tt>0</tt> or a Boolean or they assert, unless
1301 overridden. Here's a list of functions that are overridden for the SPARC
1302 implementation in <tt>SparcInstrInfo.cpp</tt>:
1303 </p>
1304
1305 <ul>
1306 <li><tt>isMoveInstr</tt> &mdash; Return true if the instruction is a register to
1307     register move; false, otherwise.</li>
1308
1309 <li><tt>isLoadFromStackSlot</tt> &mdash; If the specified machine instruction is
1310     a direct load from a stack slot, return the register number of the
1311     destination and the <tt>FrameIndex</tt> of the stack slot.</li>
1312
1313 <li><tt>isStoreToStackSlot</tt> &mdash; If the specified machine instruction is
1314     a direct store to a stack slot, return the register number of the
1315     destination and the <tt>FrameIndex</tt> of the stack slot.</li>
1316
1317 <li><tt>copyRegToReg</tt> &mdash; Copy values between a pair of registers.</li>
1318
1319 <li><tt>storeRegToStackSlot</tt> &mdash; Store a register value to a stack
1320     slot.</li>
1321
1322 <li><tt>loadRegFromStackSlot</tt> &mdash; Load a register value from a stack
1323     slot.</li>
1324
1325 <li><tt>storeRegToAddr</tt> &mdash; Store a register value to memory.</li>
1326
1327 <li><tt>loadRegFromAddr</tt> &mdash; Load a register value from memory.</li>
1328
1329 <li><tt>foldMemoryOperand</tt> &mdash; Attempt to combine instructions of any
1330     load or store instruction for the specified operand(s).</li>
1331 </ul>
1332
1333 </div>
1334
1335 <!-- ======================================================================= -->
1336 <div class="doc_subsection">
1337   <a name="branchFolding">Branch Folding and If Conversion</a>
1338 </div>
1339 <div class="doc_text">
1340
1341 <p>
1342 Performance can be improved by combining instructions or by eliminating
1343 instructions that are never reached. The <tt>AnalyzeBranch</tt> method
1344 in <tt>XXXInstrInfo</tt> may be implemented to examine conditional instructions
1345 and remove unnecessary instructions. <tt>AnalyzeBranch</tt> looks at the end of
1346 a machine basic block (MBB) for opportunities for improvement, such as branch
1347 folding and if conversion. The <tt>BranchFolder</tt> and <tt>IfConverter</tt>
1348 machine function passes (see the source files <tt>BranchFolding.cpp</tt> and
1349 <tt>IfConversion.cpp</tt> in the <tt>lib/CodeGen</tt> directory) call
1350 <tt>AnalyzeBranch</tt> to improve the control flow graph that represents the
1351 instructions.
1352 </p>
1353
1354 <p>
1355 Several implementations of <tt>AnalyzeBranch</tt> (for ARM, Alpha, and X86) can
1356 be examined as models for your own <tt>AnalyzeBranch</tt> implementation. Since
1357 SPARC does not implement a useful <tt>AnalyzeBranch</tt>, the ARM target
1358 implementation is shown below.
1359 </p>
1360
1361 <p><tt>AnalyzeBranch</tt> returns a Boolean value and takes four parameters:</p>
1362
1363 <ul>
1364 <li><tt>MachineBasicBlock &amp;MBB</tt> &mdash; The incoming block to be
1365     examined.</li>
1366
1367 <li><tt>MachineBasicBlock *&amp;TBB</tt> &mdash; A destination block that is
1368     returned. For a conditional branch that evaluates to true, <tt>TBB</tt> is
1369     the destination.</li>
1370
1371 <li><tt>MachineBasicBlock *&amp;FBB</tt> &mdash; For a conditional branch that
1372     evaluates to false, <tt>FBB</tt> is returned as the destination.</li>
1373
1374 <li><tt>std::vector&lt;MachineOperand&gt; &amp;Cond</tt> &mdash; List of
1375     operands to evaluate a condition for a conditional branch.</li>
1376 </ul>
1377
1378 <p>
1379 In the simplest case, if a block ends without a branch, then it falls through to
1380 the successor block. No destination blocks are specified for either <tt>TBB</tt>
1381 or <tt>FBB</tt>, so both parameters return <tt>NULL</tt>. The start of
1382 the <tt>AnalyzeBranch</tt> (see code below for the ARM target) shows the
1383 function parameters and the code for the simplest case.
1384 </p>
1385
1386 <div class="doc_code">
1387 <pre>bool ARMInstrInfo::AnalyzeBranch(MachineBasicBlock &amp;MBB,
1388         MachineBasicBlock *&amp;TBB, MachineBasicBlock *&amp;FBB,
1389         std::vector&lt;MachineOperand&gt; &amp;Cond) const
1390 {
1391   MachineBasicBlock::iterator I = MBB.end();
1392   if (I == MBB.begin() || !isUnpredicatedTerminator(--I))
1393     return false;
1394 </pre>
1395 </div>
1396
1397 <p>
1398 If a block ends with a single unconditional branch instruction, then
1399 <tt>AnalyzeBranch</tt> (shown below) should return the destination of that
1400 branch in the <tt>TBB</tt> parameter.
1401 </p>
1402
1403 <div class="doc_code">
1404 <pre>
1405   if (LastOpc == ARM::B || LastOpc == ARM::tB) {
1406     TBB = LastInst-&gt;getOperand(0).getMBB();
1407     return false;
1408   }
1409 </pre>
1410 </div>
1411
1412 <p>
1413 If a block ends with two unconditional branches, then the second branch is never
1414 reached. In that situation, as shown below, remove the last branch instruction
1415 and return the penultimate branch in the <tt>TBB</tt> parameter.
1416 </p>
1417
1418 <div class="doc_code">
1419 <pre>
1420   if ((SecondLastOpc == ARM::B || SecondLastOpc==ARM::tB) &amp;&amp;
1421       (LastOpc == ARM::B || LastOpc == ARM::tB)) {
1422     TBB = SecondLastInst-&gt;getOperand(0).getMBB();
1423     I = LastInst;
1424     I-&gt;eraseFromParent();
1425     return false;
1426   }
1427 </pre>
1428 </div>
1429
1430 <p>
1431 A block may end with a single conditional branch instruction that falls through
1432 to successor block if the condition evaluates to false. In that case,
1433 <tt>AnalyzeBranch</tt> (shown below) should return the destination of that
1434 conditional branch in the <tt>TBB</tt> parameter and a list of operands in
1435 the <tt>Cond</tt> parameter to evaluate the condition.
1436 </p>
1437
1438 <div class="doc_code">
1439 <pre>
1440   if (LastOpc == ARM::Bcc || LastOpc == ARM::tBcc) {
1441     // Block ends with fall-through condbranch.
1442     TBB = LastInst-&gt;getOperand(0).getMBB();
1443     Cond.push_back(LastInst-&gt;getOperand(1));
1444     Cond.push_back(LastInst-&gt;getOperand(2));
1445     return false;
1446   }
1447 </pre>
1448 </div>
1449
1450 <p>
1451 If a block ends with both a conditional branch and an ensuing unconditional
1452 branch, then <tt>AnalyzeBranch</tt> (shown below) should return the conditional
1453 branch destination (assuming it corresponds to a conditional evaluation of
1454 '<tt>true</tt>') in the <tt>TBB</tt> parameter and the unconditional branch
1455 destination in the <tt>FBB</tt> (corresponding to a conditional evaluation of
1456 '<tt>false</tt>').  A list of operands to evaluate the condition should be
1457 returned in the <tt>Cond</tt> parameter.
1458 </p>
1459
1460 <div class="doc_code">
1461 <pre>
1462   unsigned SecondLastOpc = SecondLastInst-&gt;getOpcode();
1463
1464   if ((SecondLastOpc == ARM::Bcc &amp;&amp; LastOpc == ARM::B) ||
1465       (SecondLastOpc == ARM::tBcc &amp;&amp; LastOpc == ARM::tB)) {
1466     TBB =  SecondLastInst-&gt;getOperand(0).getMBB();
1467     Cond.push_back(SecondLastInst-&gt;getOperand(1));
1468     Cond.push_back(SecondLastInst-&gt;getOperand(2));
1469     FBB = LastInst-&gt;getOperand(0).getMBB();
1470     return false;
1471   }
1472 </pre>
1473 </div>
1474
1475 <p>
1476 For the last two cases (ending with a single conditional branch or ending with
1477 one conditional and one unconditional branch), the operands returned in
1478 the <tt>Cond</tt> parameter can be passed to methods of other instructions to
1479 create new branches or perform other operations. An implementation
1480 of <tt>AnalyzeBranch</tt> requires the helper methods <tt>RemoveBranch</tt>
1481 and <tt>InsertBranch</tt> to manage subsequent operations.
1482 </p>
1483
1484 <p>
1485 <tt>AnalyzeBranch</tt> should return false indicating success in most circumstances.
1486 <tt>AnalyzeBranch</tt> should only return true when the method is stumped about what to
1487 do, for example, if a block has three terminating branches. <tt>AnalyzeBranch</tt> may
1488 return true if it encounters a terminator it cannot handle, such as an indirect
1489 branch.
1490 </p>
1491
1492 </div>
1493
1494 <!-- *********************************************************************** -->
1495 <div class="doc_section">
1496   <a name="InstructionSelector">Instruction Selector</a>
1497 </div>
1498 <!-- *********************************************************************** -->
1499
1500 <div class="doc_text">
1501
1502 <p>
1503 LLVM uses a <tt>SelectionDAG</tt> to represent LLVM IR instructions, and nodes
1504 of the <tt>SelectionDAG</tt> ideally represent native target
1505 instructions. During code generation, instruction selection passes are performed
1506 to convert non-native DAG instructions into native target-specific
1507 instructions. The pass described in <tt>XXXISelDAGToDAG.cpp</tt> is used to
1508 match patterns and perform DAG-to-DAG instruction selection. Optionally, a pass
1509 may be defined (in <tt>XXXBranchSelector.cpp</tt>) to perform similar DAG-to-DAG
1510 operations for branch instructions. Later, the code in
1511 <tt>XXXISelLowering.cpp</tt> replaces or removes operations and data types not
1512 supported natively (legalizes) in a <tt>SelectionDAG</tt>.
1513 </p>
1514
1515 <p>
1516 TableGen generates code for instruction selection using the following target
1517 description input files:
1518 </p>
1519
1520 <ul>
1521 <li><tt>XXXInstrInfo.td</tt> &mdash; Contains definitions of instructions in a
1522     target-specific instruction set, generates <tt>XXXGenDAGISel.inc</tt>, which
1523     is included in <tt>XXXISelDAGToDAG.cpp</tt>.</li>
1524
1525 <li><tt>XXXCallingConv.td</tt> &mdash; Contains the calling and return value
1526     conventions for the target architecture, and it generates
1527     <tt>XXXGenCallingConv.inc</tt>, which is included in
1528     <tt>XXXISelLowering.cpp</tt>.</li>
1529 </ul>
1530
1531 <p>
1532 The implementation of an instruction selection pass must include a header that
1533 declares the <tt>FunctionPass</tt> class or a subclass of <tt>FunctionPass</tt>. In
1534 <tt>XXXTargetMachine.cpp</tt>, a Pass Manager (PM) should add each instruction
1535 selection pass into the queue of passes to run.
1536 </p>
1537
1538 <p>
1539 The LLVM static compiler (<tt>llc</tt>) is an excellent tool for visualizing the
1540 contents of DAGs. To display the <tt>SelectionDAG</tt> before or after specific
1541 processing phases, use the command line options for <tt>llc</tt>, described
1542 at <a href="http://llvm.org/docs/CodeGenerator.html#selectiondag_process">
1543 SelectionDAG Instruction Selection Process</a>.
1544 </p>
1545
1546 <p>
1547 To describe instruction selector behavior, you should add patterns for lowering
1548 LLVM code into a <tt>SelectionDAG</tt> as the last parameter of the instruction
1549 definitions in <tt>XXXInstrInfo.td</tt>. For example, in
1550 <tt>SparcInstrInfo.td</tt>, this entry defines a register store operation, and
1551 the last parameter describes a pattern with the store DAG operator.
1552 </p>
1553
1554 <div class="doc_code">
1555 <pre>
1556 def STrr  : F3_1&lt; 3, 0b000100, (outs), (ins MEMrr:$addr, IntRegs:$src),
1557                  "st $src, [$addr]", [(store IntRegs:$src, ADDRrr:$addr)]&gt;;
1558 </pre>
1559 </div>
1560
1561 <p>
1562 <tt>ADDRrr</tt> is a memory mode that is also defined in
1563 <tt>SparcInstrInfo.td</tt>:
1564 </p>
1565
1566 <div class="doc_code">
1567 <pre>
1568 def ADDRrr : ComplexPattern&lt;i32, 2, "SelectADDRrr", [], []&gt;;
1569 </pre>
1570 </div>
1571
1572 <p>
1573 The definition of <tt>ADDRrr</tt> refers to <tt>SelectADDRrr</tt>, which is a
1574 function defined in an implementation of the Instructor Selector (such
1575 as <tt>SparcISelDAGToDAG.cpp</tt>).
1576 </p>
1577
1578 <p>
1579 In <tt>lib/Target/TargetSelectionDAG.td</tt>, the DAG operator for store is
1580 defined below:
1581 </p>
1582
1583 <div class="doc_code">
1584 <pre>
1585 def store : PatFrag&lt;(ops node:$val, node:$ptr),
1586                     (st node:$val, node:$ptr), [{
1587   if (StoreSDNode *ST = dyn_cast&lt;StoreSDNode&gt;(N))
1588     return !ST-&gt;isTruncatingStore() &amp;&amp;
1589            ST-&gt;getAddressingMode() == ISD::UNINDEXED;
1590   return false;
1591 }]&gt;;
1592 </pre>
1593 </div>
1594
1595 <p>
1596 <tt>XXXInstrInfo.td</tt> also generates (in <tt>XXXGenDAGISel.inc</tt>) the
1597 <tt>SelectCode</tt> method that is used to call the appropriate processing
1598 method for an instruction. In this example, <tt>SelectCode</tt>
1599 calls <tt>Select_ISD_STORE</tt> for the <tt>ISD::STORE</tt> opcode.
1600 </p>
1601
1602 <div class="doc_code">
1603 <pre>
1604 SDNode *SelectCode(SDValue N) {
1605   ...
1606   MVT::ValueType NVT = N.getNode()-&gt;getValueType(0);
1607   switch (N.getOpcode()) {
1608   case ISD::STORE: {
1609     switch (NVT) {
1610     default:
1611       return Select_ISD_STORE(N);
1612       break;
1613     }
1614     break;
1615   }
1616   ...
1617 </pre>
1618 </div>
1619
1620 <p>
1621 The pattern for <tt>STrr</tt> is matched, so elsewhere in
1622 <tt>XXXGenDAGISel.inc</tt>, code for <tt>STrr</tt> is created for
1623 <tt>Select_ISD_STORE</tt>. The <tt>Emit_22</tt> method is also generated
1624 in <tt>XXXGenDAGISel.inc</tt> to complete the processing of this
1625 instruction.
1626 </p>
1627
1628 <div class="doc_code">
1629 <pre>
1630 SDNode *Select_ISD_STORE(const SDValue &amp;N) {
1631   SDValue Chain = N.getOperand(0);
1632   if (Predicate_store(N.getNode())) {
1633     SDValue N1 = N.getOperand(1);
1634     SDValue N2 = N.getOperand(2);
1635     SDValue CPTmp0;
1636     SDValue CPTmp1;
1637
1638     // Pattern: (st:void IntRegs:i32:$src,
1639     //           ADDRrr:i32:$addr)&lt;&lt;P:Predicate_store&gt;&gt;
1640     // Emits: (STrr:void ADDRrr:i32:$addr, IntRegs:i32:$src)
1641     // Pattern complexity = 13  cost = 1  size = 0
1642     if (SelectADDRrr(N, N2, CPTmp0, CPTmp1) &amp;&amp;
1643         N1.getNode()-&gt;getValueType(0) == MVT::i32 &amp;&amp;
1644         N2.getNode()-&gt;getValueType(0) == MVT::i32) {
1645       return Emit_22(N, SP::STrr, CPTmp0, CPTmp1);
1646     }
1647 ...
1648 </pre>
1649 </div>
1650
1651 </div>
1652
1653 <!-- ======================================================================= -->
1654 <div class="doc_subsection">
1655   <a name="LegalizePhase">The SelectionDAG Legalize Phase</a>
1656 </div>
1657
1658 <div class="doc_text">
1659
1660 <p>
1661 The Legalize phase converts a DAG to use types and operations that are natively
1662 supported by the target. For natively unsupported types and operations, you need
1663 to add code to the target-specific XXXTargetLowering implementation to convert
1664 unsupported types and operations to supported ones.
1665 </p>
1666
1667 <p>
1668 In the constructor for the <tt>XXXTargetLowering</tt> class, first use the
1669 <tt>addRegisterClass</tt> method to specify which types are supports and which
1670 register classes are associated with them. The code for the register classes are
1671 generated by TableGen from <tt>XXXRegisterInfo.td</tt> and placed
1672 in <tt>XXXGenRegisterInfo.h.inc</tt>. For example, the implementation of the
1673 constructor for the SparcTargetLowering class (in
1674 <tt>SparcISelLowering.cpp</tt>) starts with the following code:
1675 </p>
1676
1677 <div class="doc_code">
1678 <pre>
1679 addRegisterClass(MVT::i32, SP::IntRegsRegisterClass);
1680 addRegisterClass(MVT::f32, SP::FPRegsRegisterClass);
1681 addRegisterClass(MVT::f64, SP::DFPRegsRegisterClass);
1682 </pre>
1683 </div>
1684
1685 <p>
1686 You should examine the node types in the <tt>ISD</tt> namespace
1687 (<tt>include/llvm/CodeGen/SelectionDAGNodes.h</tt>) and determine which
1688 operations the target natively supports. For operations that do <b>not</b> have
1689 native support, add a callback to the constructor for the XXXTargetLowering
1690 class, so the instruction selection process knows what to do. The TargetLowering
1691 class callback methods (declared in <tt>llvm/Target/TargetLowering.h</tt>) are:
1692 </p>
1693
1694 <ul>
1695 <li><tt>setOperationAction</tt> &mdash; General operation.</li>
1696
1697 <li><tt>setLoadExtAction</tt> &mdash; Load with extension.</li>
1698
1699 <li><tt>setTruncStoreAction</tt> &mdash; Truncating store.</li>
1700
1701 <li><tt>setIndexedLoadAction</tt> &mdash; Indexed load.</li>
1702
1703 <li><tt>setIndexedStoreAction</tt> &mdash; Indexed store.</li>
1704
1705 <li><tt>setConvertAction</tt> &mdash; Type conversion.</li>
1706
1707 <li><tt>setCondCodeAction</tt> &mdash; Support for a given condition code.</li>
1708 </ul>
1709
1710 <p>
1711 Note: on older releases, <tt>setLoadXAction</tt> is used instead
1712 of <tt>setLoadExtAction</tt>.  Also, on older releases,
1713 <tt>setCondCodeAction</tt> may not be supported. Examine your release
1714 to see what methods are specifically supported.
1715 </p>
1716
1717 <p>
1718 These callbacks are used to determine that an operation does or does not work
1719 with a specified type (or types). And in all cases, the third parameter is
1720 a <tt>LegalAction</tt> type enum value: <tt>Promote</tt>, <tt>Expand</tt>,
1721 <tt>Custom</tt>, or <tt>Legal</tt>. <tt>SparcISelLowering.cpp</tt>
1722 contains examples of all four <tt>LegalAction</tt> values.
1723 </p>
1724
1725 </div>
1726
1727 <!-- _______________________________________________________________________ -->
1728 <div class="doc_subsubsection">
1729   <a name="promote">Promote</a>
1730 </div>
1731
1732 <div class="doc_text">
1733
1734 <p>
1735 For an operation without native support for a given type, the specified type may
1736 be promoted to a larger type that is supported. For example, SPARC does not
1737 support a sign-extending load for Boolean values (<tt>i1</tt> type), so
1738 in <tt>SparcISelLowering.cpp</tt> the third parameter below, <tt>Promote</tt>,
1739 changes <tt>i1</tt> type values to a large type before loading.
1740 </p>
1741
1742 <div class="doc_code">
1743 <pre>
1744 setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
1745 </pre>
1746 </div>
1747
1748 </div>
1749
1750 <!-- _______________________________________________________________________ -->
1751 <div class="doc_subsubsection">
1752   <a name="expand">Expand</a>
1753 </div>
1754
1755 <div class="doc_text">
1756
1757 <p>
1758 For a type without native support, a value may need to be broken down further,
1759 rather than promoted. For an operation without native support, a combination of
1760 other operations may be used to similar effect. In SPARC, the floating-point
1761 sine and cosine trig operations are supported by expansion to other operations,
1762 as indicated by the third parameter, <tt>Expand</tt>, to
1763 <tt>setOperationAction</tt>:
1764 </p>
1765
1766 <div class="doc_code">
1767 <pre>
1768 setOperationAction(ISD::FSIN, MVT::f32, Expand);
1769 setOperationAction(ISD::FCOS, MVT::f32, Expand);
1770 </pre>
1771 </div>
1772
1773 </div>
1774
1775 <!-- _______________________________________________________________________ -->
1776 <div class="doc_subsubsection">
1777   <a name="custom">Custom</a>
1778 </div>
1779
1780 <div class="doc_text">
1781
1782 <p>
1783 For some operations, simple type promotion or operation expansion may be
1784 insufficient. In some cases, a special intrinsic function must be implemented.
1785 </p>
1786
1787 <p>
1788 For example, a constant value may require special treatment, or an operation may
1789 require spilling and restoring registers in the stack and working with register
1790 allocators.
1791 </p>
1792
1793 <p>
1794 As seen in <tt>SparcISelLowering.cpp</tt> code below, to perform a type
1795 conversion from a floating point value to a signed integer, first the
1796 <tt>setOperationAction</tt> should be called with <tt>Custom</tt> as the third
1797 parameter:
1798 </p>
1799
1800 <div class="doc_code">
1801 <pre>
1802 setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
1803 </pre>
1804 </div>
1805
1806 <p>
1807 In the <tt>LowerOperation</tt> method, for each <tt>Custom</tt> operation, a
1808 case statement should be added to indicate what function to call. In the
1809 following code, an <tt>FP_TO_SINT</tt> opcode will call
1810 the <tt>LowerFP_TO_SINT</tt> method:
1811 </p>
1812
1813 <div class="doc_code">
1814 <pre>
1815 SDValue SparcTargetLowering::LowerOperation(SDValue Op, SelectionDAG &amp;DAG) {
1816   switch (Op.getOpcode()) {
1817   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(Op, DAG);
1818   ...
1819   }
1820 }
1821 </pre>
1822 </div>
1823
1824 <p>
1825 Finally, the <tt>LowerFP_TO_SINT</tt> method is implemented, using an FP
1826 register to convert the floating-point value to an integer.
1827 </p>
1828
1829 <div class="doc_code">
1830 <pre>
1831 static SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &amp;DAG) {
1832   assert(Op.getValueType() == MVT::i32);
1833   Op = DAG.getNode(SPISD::FTOI, MVT::f32, Op.getOperand(0));
1834   return DAG.getNode(ISD::BIT_CONVERT, MVT::i32, Op);
1835 }
1836 </pre>
1837 </div>
1838
1839 </div>
1840
1841 <!-- _______________________________________________________________________ -->
1842 <div class="doc_subsubsection">
1843   <a name="legal">Legal</a>
1844 </div>
1845
1846 <div class="doc_text">
1847
1848 <p>
1849 The <tt>Legal</tt> LegalizeAction enum value simply indicates that an
1850 operation <b>is</b> natively supported. <tt>Legal</tt> represents the default
1851 condition, so it is rarely used. In <tt>SparcISelLowering.cpp</tt>, the action
1852 for <tt>CTPOP</tt> (an operation to count the bits set in an integer) is
1853 natively supported only for SPARC v9. The following code enables
1854 the <tt>Expand</tt> conversion technique for non-v9 SPARC implementations.
1855 </p>
1856
1857 <div class="doc_code">
1858 <pre>
1859 setOperationAction(ISD::CTPOP, MVT::i32, Expand);
1860 ...
1861 if (TM.getSubtarget&lt;SparcSubtarget&gt;().isV9())
1862   setOperationAction(ISD::CTPOP, MVT::i32, Legal);
1863   case ISD::SETULT: return SPCC::ICC_CS;
1864   case ISD::SETULE: return SPCC::ICC_LEU;
1865   case ISD::SETUGT: return SPCC::ICC_GU;
1866   case ISD::SETUGE: return SPCC::ICC_CC;
1867   }
1868 }
1869 </pre>
1870 </div>
1871
1872 </div>
1873
1874 <!-- ======================================================================= -->
1875 <div class="doc_subsection">
1876   <a name="callingConventions">Calling Conventions</a>
1877 </div>
1878
1879 <div class="doc_text">
1880
1881 <p>
1882 To support target-specific calling conventions, <tt>XXXGenCallingConv.td</tt>
1883 uses interfaces (such as CCIfType and CCAssignToReg) that are defined in
1884 <tt>lib/Target/TargetCallingConv.td</tt>. TableGen can take the target
1885 descriptor file <tt>XXXGenCallingConv.td</tt> and generate the header
1886 file <tt>XXXGenCallingConv.inc</tt>, which is typically included
1887 in <tt>XXXISelLowering.cpp</tt>. You can use the interfaces in
1888 <tt>TargetCallingConv.td</tt> to specify:
1889 </p>
1890
1891 <ul>
1892 <li>The order of parameter allocation.</li>
1893
1894 <li>Where parameters and return values are placed (that is, on the stack or in
1895     registers).</li>
1896
1897 <li>Which registers may be used.</li>
1898
1899 <li>Whether the caller or callee unwinds the stack.</li>
1900 </ul>
1901
1902 <p>
1903 The following example demonstrates the use of the <tt>CCIfType</tt> and
1904 <tt>CCAssignToReg</tt> interfaces. If the <tt>CCIfType</tt> predicate is true
1905 (that is, if the current argument is of type <tt>f32</tt> or <tt>f64</tt>), then
1906 the action is performed. In this case, the <tt>CCAssignToReg</tt> action assigns
1907 the argument value to the first available register: either <tt>R0</tt>
1908 or <tt>R1</tt>.
1909 </p>
1910
1911 <div class="doc_code">
1912 <pre>
1913 CCIfType&lt;[f32,f64], CCAssignToReg&lt;[R0, R1]&gt;&gt;
1914 </pre>
1915 </div>
1916
1917 <p>
1918 <tt>SparcCallingConv.td</tt> contains definitions for a target-specific
1919 return-value calling convention (RetCC_Sparc32) and a basic 32-bit C calling
1920 convention (<tt>CC_Sparc32</tt>). The definition of <tt>RetCC_Sparc32</tt>
1921 (shown below) indicates which registers are used for specified scalar return
1922 types. A single-precision float is returned to register <tt>F0</tt>, and a
1923 double-precision float goes to register <tt>D0</tt>. A 32-bit integer is
1924 returned in register <tt>I0</tt> or <tt>I1</tt>.
1925 </p>
1926
1927 <div class="doc_code">
1928 <pre>
1929 def RetCC_Sparc32 : CallingConv&lt;[
1930   CCIfType&lt;[i32], CCAssignToReg&lt;[I0, I1]&gt;&gt;,
1931   CCIfType&lt;[f32], CCAssignToReg&lt;[F0]&gt;&gt;,
1932   CCIfType&lt;[f64], CCAssignToReg&lt;[D0]&gt;&gt;
1933 ]&gt;;
1934 </pre>
1935 </div>
1936
1937 <p>
1938 The definition of <tt>CC_Sparc32</tt> in <tt>SparcCallingConv.td</tt> introduces
1939 <tt>CCAssignToStack</tt>, which assigns the value to a stack slot with the
1940 specified size and alignment. In the example below, the first parameter, 4,
1941 indicates the size of the slot, and the second parameter, also 4, indicates the
1942 stack alignment along 4-byte units. (Special cases: if size is zero, then the
1943 ABI size is used; if alignment is zero, then the ABI alignment is used.)
1944 </p>
1945
1946 <div class="doc_code">
1947 <pre>
1948 def CC_Sparc32 : CallingConv&lt;[
1949   // All arguments get passed in integer registers if there is space.
1950   CCIfType&lt;[i32, f32, f64], CCAssignToReg&lt;[I0, I1, I2, I3, I4, I5]&gt;&gt;,
1951   CCAssignToStack&lt;4, 4&gt;
1952 ]&gt;;
1953 </pre>
1954 </div>
1955
1956 <p>
1957 <tt>CCDelegateTo</tt> is another commonly used interface, which tries to find a
1958 specified sub-calling convention, and, if a match is found, it is invoked. In
1959 the following example (in <tt>X86CallingConv.td</tt>), the definition of
1960 <tt>RetCC_X86_32_C</tt> ends with <tt>CCDelegateTo</tt>. After the current value
1961 is assigned to the register <tt>ST0</tt> or <tt>ST1</tt>,
1962 the <tt>RetCC_X86Common</tt> is invoked.
1963 </p>
1964
1965 <div class="doc_code">
1966 <pre>
1967 def RetCC_X86_32_C : CallingConv&lt;[
1968   CCIfType&lt;[f32], CCAssignToReg&lt;[ST0, ST1]&gt;&gt;,
1969   CCIfType&lt;[f64], CCAssignToReg&lt;[ST0, ST1]&gt;&gt;,
1970   CCDelegateTo&lt;RetCC_X86Common&gt;
1971 ]&gt;;
1972 </pre>
1973 </div>
1974
1975 <p>
1976 <tt>CCIfCC</tt> is an interface that attempts to match the given name to the
1977 current calling convention. If the name identifies the current calling
1978 convention, then a specified action is invoked. In the following example (in
1979 <tt>X86CallingConv.td</tt>), if the <tt>Fast</tt> calling convention is in use,
1980 then <tt>RetCC_X86_32_Fast</tt> is invoked. If the <tt>SSECall</tt> calling
1981 convention is in use, then <tt>RetCC_X86_32_SSE</tt> is invoked.
1982 </p>
1983
1984 <div class="doc_code">
1985 <pre>
1986 def RetCC_X86_32 : CallingConv&lt;[
1987   CCIfCC&lt;"CallingConv::Fast", CCDelegateTo&lt;RetCC_X86_32_Fast&gt;&gt;,
1988   CCIfCC&lt;"CallingConv::X86_SSECall", CCDelegateTo&lt;RetCC_X86_32_SSE&gt;&gt;,
1989   CCDelegateTo&lt;RetCC_X86_32_C&gt;
1990 ]&gt;;
1991 </pre>
1992 </div>
1993
1994 <p>Other calling convention interfaces include:</p>
1995
1996 <ul>
1997 <li><tt>CCIf &lt;predicate, action&gt;</tt> &mdash; If the predicate matches,
1998     apply the action.</li>
1999
2000 <li><tt>CCIfInReg &lt;action&gt;</tt> &mdash; If the argument is marked with the
2001     '<tt>inreg</tt>' attribute, then apply the action.</li>
2002
2003 <li><tt>CCIfNest &lt;action&gt;</tt> &mdash; Inf the argument is marked with the
2004     '<tt>nest</tt>' attribute, then apply the action.</li>
2005
2006 <li><tt>CCIfNotVarArg &lt;action&gt;</tt> &mdash; If the current function does
2007     not take a variable number of arguments, apply the action.</li>
2008
2009 <li><tt>CCAssignToRegWithShadow &lt;registerList, shadowList&gt;</tt> &mdash;
2010     similar to <tt>CCAssignToReg</tt>, but with a shadow list of registers.</li>
2011
2012 <li><tt>CCPassByVal &lt;size, align&gt;</tt> &mdash; Assign value to a stack
2013     slot with the minimum specified size and alignment.</li>
2014
2015 <li><tt>CCPromoteToType &lt;type&gt;</tt> &mdash; Promote the current value to
2016     the specified type.</li>
2017
2018 <li><tt>CallingConv &lt;[actions]&gt;</tt> &mdash; Define each calling
2019     convention that is supported.</li>
2020 </ul>
2021
2022 </div>
2023
2024 <!-- *********************************************************************** -->
2025 <div class="doc_section">
2026   <a name="assemblyPrinter">Assembly Printer</a>
2027 </div>
2028 <!-- *********************************************************************** -->
2029
2030 <div class="doc_text">
2031
2032 <p>
2033 During the code emission stage, the code generator may utilize an LLVM pass to
2034 produce assembly output. To do this, you want to implement the code for a
2035 printer that converts LLVM IR to a GAS-format assembly language for your target
2036 machine, using the following steps:
2037 </p>
2038
2039 <ul>
2040 <li>Define all the assembly strings for your target, adding them to the
2041     instructions defined in the <tt>XXXInstrInfo.td</tt> file.
2042     (See <a href="#InstructionSet">Instruction Set</a>.)  TableGen will produce
2043     an output file (<tt>XXXGenAsmWriter.inc</tt>) with an implementation of
2044     the <tt>printInstruction</tt> method for the XXXAsmPrinter class.</li>
2045
2046 <li>Write <tt>XXXTargetAsmInfo.h</tt>, which contains the bare-bones declaration
2047     of the <tt>XXXTargetAsmInfo</tt> class (a subclass
2048     of <tt>TargetAsmInfo</tt>).</li>
2049
2050 <li>Write <tt>XXXTargetAsmInfo.cpp</tt>, which contains target-specific values
2051     for <tt>TargetAsmInfo</tt> properties and sometimes new implementations for
2052     methods.</li>
2053
2054 <li>Write <tt>XXXAsmPrinter.cpp</tt>, which implements the <tt>AsmPrinter</tt>
2055     class that performs the LLVM-to-assembly conversion.</li>
2056 </ul>
2057
2058 <p>
2059 The code in <tt>XXXTargetAsmInfo.h</tt> is usually a trivial declaration of the
2060 <tt>XXXTargetAsmInfo</tt> class for use in <tt>XXXTargetAsmInfo.cpp</tt>.
2061 Similarly, <tt>XXXTargetAsmInfo.cpp</tt> usually has a few declarations of
2062 <tt>XXXTargetAsmInfo</tt> replacement values that override the default values
2063 in <tt>TargetAsmInfo.cpp</tt>. For example in <tt>SparcTargetAsmInfo.cpp</tt>:
2064 </p>
2065
2066 <div class="doc_code">
2067 <pre>
2068 SparcTargetAsmInfo::SparcTargetAsmInfo(const SparcTargetMachine &amp;TM) {
2069   Data16bitsDirective = "\t.half\t";
2070   Data32bitsDirective = "\t.word\t";
2071   Data64bitsDirective = 0;  // .xword is only supported by V9.
2072   ZeroDirective = "\t.skip\t";
2073   CommentString = "!";
2074   ConstantPoolSection = "\t.section \".rodata\",#alloc\n";
2075 }
2076 </pre>
2077 </div>
2078
2079 <p>
2080 The X86 assembly printer implementation (<tt>X86TargetAsmInfo</tt>) is an
2081 example where the target specific <tt>TargetAsmInfo</tt> class uses an
2082 overridden methods: <tt>ExpandInlineAsm</tt>.
2083 </p>
2084
2085 <p>
2086 A target-specific implementation of AsmPrinter is written in
2087 <tt>XXXAsmPrinter.cpp</tt>, which implements the <tt>AsmPrinter</tt> class that
2088 converts the LLVM to printable assembly. The implementation must include the
2089 following headers that have declarations for the <tt>AsmPrinter</tt> and
2090 <tt>MachineFunctionPass</tt> classes. The <tt>MachineFunctionPass</tt> is a
2091 subclass of <tt>FunctionPass</tt>.
2092 </p>
2093
2094 <div class="doc_code">
2095 <pre>
2096 #include "llvm/CodeGen/AsmPrinter.h"
2097 #include "llvm/CodeGen/MachineFunctionPass.h"
2098 </pre>
2099 </div>
2100
2101 <p>
2102 As a <tt>FunctionPass</tt>, <tt>AsmPrinter</tt> first
2103 calls <tt>doInitialization</tt> to set up the <tt>AsmPrinter</tt>. In
2104 <tt>SparcAsmPrinter</tt>, a <tt>Mangler</tt> object is instantiated to process
2105 variable names.
2106 </p>
2107
2108 <p>
2109 In <tt>XXXAsmPrinter.cpp</tt>, the <tt>runOnMachineFunction</tt> method
2110 (declared in <tt>MachineFunctionPass</tt>) must be implemented
2111 for <tt>XXXAsmPrinter</tt>. In <tt>MachineFunctionPass</tt>,
2112 the <tt>runOnFunction</tt> method invokes <tt>runOnMachineFunction</tt>.
2113 Target-specific implementations of <tt>runOnMachineFunction</tt> differ, but
2114 generally do the following to process each machine function:
2115 </p>
2116
2117 <ul>
2118 <li>Call <tt>SetupMachineFunction</tt> to perform initialization.</li>
2119
2120 <li>Call <tt>EmitConstantPool</tt> to print out (to the output stream) constants
2121     which have been spilled to memory.</li>
2122
2123 <li>Call <tt>EmitJumpTableInfo</tt> to print out jump tables used by the current
2124     function.</li>
2125
2126 <li>Print out the label for the current function.</li>
2127
2128 <li>Print out the code for the function, including basic block labels and the
2129     assembly for the instruction (using <tt>printInstruction</tt>)</li>
2130 </ul>
2131
2132 <p>
2133 The <tt>XXXAsmPrinter</tt> implementation must also include the code generated
2134 by TableGen that is output in the <tt>XXXGenAsmWriter.inc</tt> file. The code
2135 in <tt>XXXGenAsmWriter.inc</tt> contains an implementation of the
2136 <tt>printInstruction</tt> method that may call these methods:
2137 </p>
2138
2139 <ul>
2140 <li><tt>printOperand</tt></li>
2141
2142 <li><tt>printMemOperand</tt></li>
2143
2144 <li><tt>printCCOperand (for conditional statements)</tt></li>
2145
2146 <li><tt>printDataDirective</tt></li>
2147
2148 <li><tt>printDeclare</tt></li>
2149
2150 <li><tt>printImplicitDef</tt></li>
2151
2152 <li><tt>printInlineAsm</tt></li>
2153 </ul>
2154
2155 <p>
2156 The implementations of <tt>printDeclare</tt>, <tt>printImplicitDef</tt>,
2157 <tt>printInlineAsm</tt>, and <tt>printLabel</tt> in <tt>AsmPrinter.cpp</tt> are
2158 generally adequate for printing assembly and do not need to be
2159 overridden.
2160 </p>
2161
2162 <p>
2163 The <tt>printOperand</tt> method is implemented with a long switch/case
2164 statement for the type of operand: register, immediate, basic block, external
2165 symbol, global address, constant pool index, or jump table index. For an
2166 instruction with a memory address operand, the <tt>printMemOperand</tt> method
2167 should be implemented to generate the proper output. Similarly,
2168 <tt>printCCOperand</tt> should be used to print a conditional operand.
2169 </p>
2170
2171 <p><tt>doFinalization</tt> should be overridden in <tt>XXXAsmPrinter</tt>, and
2172 it should be called to shut down the assembly printer. During
2173 <tt>doFinalization</tt>, global variables and constants are printed to
2174 output.
2175 </p>
2176
2177 </div>
2178
2179 <!-- *********************************************************************** -->
2180 <div class="doc_section">
2181   <a name="subtargetSupport">Subtarget Support</a>
2182 </div>
2183 <!-- *********************************************************************** -->
2184
2185 <div class="doc_text">
2186
2187 <p>
2188 Subtarget support is used to inform the code generation process of instruction
2189 set variations for a given chip set.  For example, the LLVM SPARC implementation
2190 provided covers three major versions of the SPARC microprocessor architecture:
2191 Version 8 (V8, which is a 32-bit architecture), Version 9 (V9, a 64-bit
2192 architecture), and the UltraSPARC architecture. V8 has 16 double-precision
2193 floating-point registers that are also usable as either 32 single-precision or 8
2194 quad-precision registers.  V8 is also purely big-endian. V9 has 32
2195 double-precision floating-point registers that are also usable as 16
2196 quad-precision registers, but cannot be used as single-precision registers. The
2197 UltraSPARC architecture combines V9 with UltraSPARC Visual Instruction Set
2198 extensions.
2199 </p>
2200
2201 <p>
2202 If subtarget support is needed, you should implement a target-specific
2203 XXXSubtarget class for your architecture. This class should process the
2204 command-line options <tt>-mcpu=</tt> and <tt>-mattr=</tt>.
2205 </p>
2206
2207 <p>
2208 TableGen uses definitions in the <tt>Target.td</tt> and <tt>Sparc.td</tt> files
2209 to generate code in <tt>SparcGenSubtarget.inc</tt>. In <tt>Target.td</tt>, shown
2210 below, the <tt>SubtargetFeature</tt> interface is defined. The first 4 string
2211 parameters of the <tt>SubtargetFeature</tt> interface are a feature name, an
2212 attribute set by the feature, the value of the attribute, and a description of
2213 the feature. (The fifth parameter is a list of features whose presence is
2214 implied, and its default value is an empty array.)
2215 </p>
2216
2217 <div class="doc_code">
2218 <pre>
2219 class SubtargetFeature&lt;string n, string a,  string v, string d,
2220                        list&lt;SubtargetFeature&gt; i = []&gt; {
2221   string Name = n;
2222   string Attribute = a;
2223   string Value = v;
2224   string Desc = d;
2225   list&lt;SubtargetFeature&gt; Implies = i;
2226 }
2227 </pre>
2228 </div>
2229
2230 <p>
2231 In the <tt>Sparc.td</tt> file, the SubtargetFeature is used to define the
2232 following features.
2233 </p>
2234
2235 <div class="doc_code">
2236 <pre>
2237 def FeatureV9 : SubtargetFeature&lt;"v9", "IsV9", "true",
2238                      "Enable SPARC-V9 instructions"&gt;;
2239 def FeatureV8Deprecated : SubtargetFeature&lt;"deprecated-v8",
2240                      "V8DeprecatedInsts", "true",
2241                      "Enable deprecated V8 instructions in V9 mode"&gt;;
2242 def FeatureVIS : SubtargetFeature&lt;"vis", "IsVIS", "true",
2243                      "Enable UltraSPARC Visual Instruction Set extensions"&gt;;
2244 </pre>
2245 </div>
2246
2247 <p>
2248 Elsewhere in <tt>Sparc.td</tt>, the Proc class is defined and then is used to
2249 define particular SPARC processor subtypes that may have the previously
2250 described features.
2251 </p>
2252
2253 <div class="doc_code">
2254 <pre>
2255 class Proc&lt;string Name, list&lt;SubtargetFeature&gt; Features&gt;
2256   : Processor&lt;Name, NoItineraries, Features&gt;;
2257 &nbsp;
2258 def : Proc&lt;"generic",         []&gt;;
2259 def : Proc&lt;"v8",              []&gt;;
2260 def : Proc&lt;"supersparc",      []&gt;;
2261 def : Proc&lt;"sparclite",       []&gt;;
2262 def : Proc&lt;"f934",            []&gt;;
2263 def : Proc&lt;"hypersparc",      []&gt;;
2264 def : Proc&lt;"sparclite86x",    []&gt;;
2265 def : Proc&lt;"sparclet",        []&gt;;
2266 def : Proc&lt;"tsc701",          []&gt;;
2267 def : Proc&lt;"v9",              [FeatureV9]&gt;;
2268 def : Proc&lt;"ultrasparc",      [FeatureV9, FeatureV8Deprecated]&gt;;
2269 def : Proc&lt;"ultrasparc3",     [FeatureV9, FeatureV8Deprecated]&gt;;
2270 def : Proc&lt;"ultrasparc3-vis", [FeatureV9, FeatureV8Deprecated, FeatureVIS]&gt;;
2271 </pre>
2272 </div>
2273
2274 <p>
2275 From <tt>Target.td</tt> and <tt>Sparc.td</tt> files, the resulting
2276 SparcGenSubtarget.inc specifies enum values to identify the features, arrays of
2277 constants to represent the CPU features and CPU subtypes, and the
2278 ParseSubtargetFeatures method that parses the features string that sets
2279 specified subtarget options. The generated <tt>SparcGenSubtarget.inc</tt> file
2280 should be included in the <tt>SparcSubtarget.cpp</tt>. The target-specific
2281 implementation of the XXXSubtarget method should follow this pseudocode:
2282 </p>
2283
2284 <div class="doc_code">
2285 <pre>
2286 XXXSubtarget::XXXSubtarget(const Module &amp;M, const std::string &amp;FS) {
2287   // Set the default features
2288   // Determine default and user specified characteristics of the CPU
2289   // Call ParseSubtargetFeatures(FS, CPU) to parse the features string
2290   // Perform any additional operations
2291 }
2292 </pre>
2293 </div>
2294
2295 </div>
2296
2297 <!-- *********************************************************************** -->
2298 <div class="doc_section">
2299   <a name="jitSupport">JIT Support</a>
2300 </div>
2301 <!-- *********************************************************************** -->
2302
2303 <div class="doc_text">
2304
2305 <p>
2306 The implementation of a target machine optionally includes a Just-In-Time (JIT)
2307 code generator that emits machine code and auxiliary structures as binary output
2308 that can be written directly to memory.  To do this, implement JIT code
2309 generation by performing the following steps:
2310 </p>
2311
2312 <ul>
2313 <li>Write an <tt>XXXCodeEmitter.cpp</tt> file that contains a machine function
2314     pass that transforms target-machine instructions into relocatable machine
2315     code.</li>
2316
2317 <li>Write an <tt>XXXJITInfo.cpp</tt> file that implements the JIT interfaces for
2318     target-specific code-generation activities, such as emitting machine code
2319     and stubs.</li>
2320
2321 <li>Modify <tt>XXXTargetMachine</tt> so that it provides a
2322     <tt>TargetJITInfo</tt> object through its <tt>getJITInfo</tt> method.</li>
2323 </ul>
2324
2325 <p>
2326 There are several different approaches to writing the JIT support code. For
2327 instance, TableGen and target descriptor files may be used for creating a JIT
2328 code generator, but are not mandatory. For the Alpha and PowerPC target
2329 machines, TableGen is used to generate <tt>XXXGenCodeEmitter.inc</tt>, which
2330 contains the binary coding of machine instructions and the
2331 <tt>getBinaryCodeForInstr</tt> method to access those codes. Other JIT
2332 implementations do not.
2333 </p>
2334
2335 <p>
2336 Both <tt>XXXJITInfo.cpp</tt> and <tt>XXXCodeEmitter.cpp</tt> must include the
2337 <tt>llvm/CodeGen/MachineCodeEmitter.h</tt> header file that defines the
2338 <tt>MachineCodeEmitter</tt> class containing code for several callback functions
2339 that write data (in bytes, words, strings, etc.) to the output stream.
2340 </p>
2341
2342 </div>
2343
2344 <!-- ======================================================================= -->
2345 <div class="doc_subsection">
2346   <a name="mce">Machine Code Emitter</a>
2347 </div>
2348
2349 <div class="doc_text">
2350
2351 <p>
2352 In <tt>XXXCodeEmitter.cpp</tt>, a target-specific of the <tt>Emitter</tt> class
2353 is implemented as a function pass (subclass
2354 of <tt>MachineFunctionPass</tt>). The target-specific implementation
2355 of <tt>runOnMachineFunction</tt> (invoked by
2356 <tt>runOnFunction</tt> in <tt>MachineFunctionPass</tt>) iterates through the
2357 <tt>MachineBasicBlock</tt> calls <tt>emitInstruction</tt> to process each
2358 instruction and emit binary code. <tt>emitInstruction</tt> is largely
2359 implemented with case statements on the instruction types defined in
2360 <tt>XXXInstrInfo.h</tt>. For example, in <tt>X86CodeEmitter.cpp</tt>,
2361 the <tt>emitInstruction</tt> method is built around the following switch/case
2362 statements:
2363 </p>
2364
2365 <div class="doc_code">
2366 <pre>
2367 switch (Desc-&gt;TSFlags &amp; X86::FormMask) {
2368 case X86II::Pseudo:  // for not yet implemented instructions
2369    ...               // or pseudo-instructions
2370    break;
2371 case X86II::RawFrm:  // for instructions with a fixed opcode value
2372    ...
2373    break;
2374 case X86II::AddRegFrm: // for instructions that have one register operand
2375    ...                 // added to their opcode
2376    break;
2377 case X86II::MRMDestReg:// for instructions that use the Mod/RM byte
2378    ...                 // to specify a destination (register)
2379    break;
2380 case X86II::MRMDestMem:// for instructions that use the Mod/RM byte
2381    ...                 // to specify a destination (memory)
2382    break;
2383 case X86II::MRMSrcReg: // for instructions that use the Mod/RM byte
2384    ...                 // to specify a source (register)
2385    break;
2386 case X86II::MRMSrcMem: // for instructions that use the Mod/RM byte
2387    ...                 // to specify a source (memory)
2388    break;
2389 case X86II::MRM0r: case X86II::MRM1r:  // for instructions that operate on
2390 case X86II::MRM2r: case X86II::MRM3r:  // a REGISTER r/m operand and
2391 case X86II::MRM4r: case X86II::MRM5r:  // use the Mod/RM byte and a field
2392 case X86II::MRM6r: case X86II::MRM7r:  // to hold extended opcode data
2393    ...
2394    break;
2395 case X86II::MRM0m: case X86II::MRM1m:  // for instructions that operate on
2396 case X86II::MRM2m: case X86II::MRM3m:  // a MEMORY r/m operand and
2397 case X86II::MRM4m: case X86II::MRM5m:  // use the Mod/RM byte and a field
2398 case X86II::MRM6m: case X86II::MRM7m:  // to hold extended opcode data
2399    ...
2400    break;
2401 case X86II::MRMInitReg: // for instructions whose source and
2402    ...                  // destination are the same register
2403    break;
2404 }
2405 </pre>
2406 </div>
2407
2408 <p>
2409 The implementations of these case statements often first emit the opcode and
2410 then get the operand(s). Then depending upon the operand, helper methods may be
2411 called to process the operand(s). For example, in <tt>X86CodeEmitter.cpp</tt>,
2412 for the <tt>X86II::AddRegFrm</tt> case, the first data emitted
2413 (by <tt>emitByte</tt>) is the opcode added to the register operand. Then an
2414 object representing the machine operand, <tt>MO1</tt>, is extracted. The helper
2415 methods such as <tt>isImmediate</tt>,
2416 <tt>isGlobalAddress</tt>, <tt>isExternalSymbol</tt>, <tt>isConstantPoolIndex</tt>, and
2417 <tt>isJumpTableIndex</tt> determine the operand
2418 type. (<tt>X86CodeEmitter.cpp</tt> also has private methods such
2419 as <tt>emitConstant</tt>, <tt>emitGlobalAddress</tt>,
2420 <tt>emitExternalSymbolAddress</tt>, <tt>emitConstPoolAddress</tt>,
2421 and <tt>emitJumpTableAddress</tt> that emit the data into the output stream.)
2422 </p>
2423
2424 <div class="doc_code">
2425 <pre>
2426 case X86II::AddRegFrm:
2427   MCE.emitByte(BaseOpcode + getX86RegNum(MI.getOperand(CurOp++).getReg()));
2428
2429   if (CurOp != NumOps) {
2430     const MachineOperand &amp;MO1 = MI.getOperand(CurOp++);
2431     unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2432     if (MO1.isImmediate())
2433       emitConstant(MO1.getImm(), Size);
2434     else {
2435       unsigned rt = Is64BitMode ? X86::reloc_pcrel_word
2436         : (IsPIC ? X86::reloc_picrel_word : X86::reloc_absolute_word);
2437       if (Opcode == X86::MOV64ri)
2438         rt = X86::reloc_absolute_dword;  // FIXME: add X86II flag?
2439       if (MO1.isGlobalAddress()) {
2440         bool NeedStub = isa&lt;Function&gt;(MO1.getGlobal());
2441         bool isLazy = gvNeedsLazyPtr(MO1.getGlobal());
2442         emitGlobalAddress(MO1.getGlobal(), rt, MO1.getOffset(), 0,
2443                           NeedStub, isLazy);
2444       } else if (MO1.isExternalSymbol())
2445         emitExternalSymbolAddress(MO1.getSymbolName(), rt);
2446       else if (MO1.isConstantPoolIndex())
2447         emitConstPoolAddress(MO1.getIndex(), rt);
2448       else if (MO1.isJumpTableIndex())
2449         emitJumpTableAddress(MO1.getIndex(), rt);
2450     }
2451   }
2452   break;
2453 </pre>
2454 </div>
2455
2456 <p>
2457 In the previous example, <tt>XXXCodeEmitter.cpp</tt> uses the
2458 variable <tt>rt</tt>, which is a RelocationType enum that may be used to
2459 relocate addresses (for example, a global address with a PIC base offset). The
2460 <tt>RelocationType</tt> enum for that target is defined in the short
2461 target-specific <tt>XXXRelocations.h</tt> file. The <tt>RelocationType</tt> is used by
2462 the <tt>relocate</tt> method defined in <tt>XXXJITInfo.cpp</tt> to rewrite
2463 addresses for referenced global symbols.
2464 </p>
2465
2466 <p>
2467 For example, <tt>X86Relocations.h</tt> specifies the following relocation types
2468 for the X86 addresses. In all four cases, the relocated value is added to the
2469 value already in memory. For <tt>reloc_pcrel_word</tt>
2470 and <tt>reloc_picrel_word</tt>, there is an additional initial adjustment.
2471 </p>
2472
2473 <div class="doc_code">
2474 <pre>
2475 enum RelocationType {
2476   reloc_pcrel_word = 0,    // add reloc value after adjusting for the PC loc
2477   reloc_picrel_word = 1,   // add reloc value after adjusting for the PIC base
2478   reloc_absolute_word = 2, // absolute relocation; no additional adjustment
2479   reloc_absolute_dword = 3 // absolute relocation; no additional adjustment
2480 };
2481 </pre>
2482 </div>
2483
2484 </div>
2485
2486 <!-- ======================================================================= -->
2487 <div class="doc_subsection">
2488   <a name="targetJITInfo">Target JIT Info</a>
2489 </div>
2490
2491 <div class="doc_text">
2492
2493 <p>
2494 <tt>XXXJITInfo.cpp</tt> implements the JIT interfaces for target-specific
2495 code-generation activities, such as emitting machine code and stubs. At minimum,
2496 a target-specific version of <tt>XXXJITInfo</tt> implements the following:
2497 </p>
2498
2499 <ul>
2500 <li><tt>getLazyResolverFunction</tt> &mdash; Initializes the JIT, gives the
2501     target a function that is used for compilation.</li>
2502
2503 <li><tt>emitFunctionStub</tt> &mdash; Returns a native function with a specified
2504     address for a callback function.</li>
2505
2506 <li><tt>relocate</tt> &mdash; Changes the addresses of referenced globals, based
2507     on relocation types.</li>
2508
2509 <li>Callback function that are wrappers to a function stub that is used when the
2510     real target is not initially known.</li>
2511 </ul>
2512
2513 <p>
2514 <tt>getLazyResolverFunction</tt> is generally trivial to implement. It makes the
2515 incoming parameter as the global <tt>JITCompilerFunction</tt> and returns the
2516 callback function that will be used a function wrapper. For the Alpha target
2517 (in <tt>AlphaJITInfo.cpp</tt>), the <tt>getLazyResolverFunction</tt>
2518 implementation is simply:
2519 </p>
2520
2521 <div class="doc_code">
2522 <pre>
2523 TargetJITInfo::LazyResolverFn AlphaJITInfo::getLazyResolverFunction(
2524                                             JITCompilerFn F) {
2525   JITCompilerFunction = F;
2526   return AlphaCompilationCallback;
2527 }
2528 </pre>
2529 </div>
2530
2531 <p>
2532 For the X86 target, the <tt>getLazyResolverFunction</tt> implementation is a
2533 little more complication, because it returns a different callback function for
2534 processors with SSE instructions and XMM registers.
2535 </p>
2536
2537 <p>
2538 The callback function initially saves and later restores the callee register
2539 values, incoming arguments, and frame and return address. The callback function
2540 needs low-level access to the registers or stack, so it is typically implemented
2541 with assembler.
2542 </p>
2543
2544 </div>
2545
2546 <!-- *********************************************************************** -->
2547
2548 <hr>
2549 <address>
2550   <a href="http://jigsaw.w3.org/css-validator/check/referer"><img
2551   src="http://jigsaw.w3.org/css-validator/images/vcss-blue" alt="Valid CSS"></a>
2552   <a href="http://validator.w3.org/check/referer"><img
2553   src="http://www.w3.org/Icons/valid-html401-blue" alt="Valid HTML 4.01"></a>
2554
2555   <a href="http://www.woo.com">Mason Woo</a> and <a href="http://misha.brukman.net">Misha Brukman</a><br>
2556   <a href="http://llvm.org">The LLVM Compiler Infrastructure</a>
2557   <br>
2558   Last modified: $Date$
2559 </address>
2560
2561 </body>
2562 </html>