docs/CodeGenerator.html

   1 <!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.01//EN"
   2                       "http://www.w3.org/TR/html4/strict.dtd">
   3 <html>
   4 <head>
   5   <meta http-equiv="content-type" content="text/html; charset=utf-8">
   6   <title>The LLVM Target-Independent Code Generator</title>
   7   <link rel="stylesheet" href="llvm.css" type="text/css">
   8
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  17   </style>
  18
  19 </head>
  20 <body>
  21
  22 <div class="doc_title">
  23   The LLVM Target-Independent Code Generator
  24 </div>
  25
  26 <ol>
  27   <li><a href="#introduction">Introduction</a>
  28     <ul>
  29       <li><a href="#required">Required components in the code generator</a></li>
  30       <li><a href="#high-level-design">The high-level design of the code
  31           generator</a></li>
  32       <li><a href="#tablegen">Using TableGen for target description</a></li>
  33     </ul>
  34   </li>
  35   <li><a href="#targetdesc">Target description classes</a>
  36     <ul>
  37       <li><a href="#targetmachine">The <tt>TargetMachine</tt> class</a></li>
  38       <li><a href="#targetdata">The <tt>TargetData</tt> class</a></li>
  39       <li><a href="#targetlowering">The <tt>TargetLowering</tt> class</a></li>
  40       <li><a href="#targetregisterinfo">The <tt>TargetRegisterInfo</tt> class</a></li>
  41       <li><a href="#targetinstrinfo">The <tt>TargetInstrInfo</tt> class</a></li>
  42       <li><a href="#targetframeinfo">The <tt>TargetFrameInfo</tt> class</a></li>
  43       <li><a href="#targetsubtarget">The <tt>TargetSubtarget</tt> class</a></li>
  44       <li><a href="#targetjitinfo">The <tt>TargetJITInfo</tt> class</a></li>
  45     </ul>
  46   </li>
  47   <li><a href="#codegendesc">The "Machine" Code Generator classes</a>
  48     <ul>
  49     <li><a href="#machineinstr">The <tt>MachineInstr</tt> class</a></li>
  50     <li><a href="#machinebasicblock">The <tt>MachineBasicBlock</tt>
  51                                      class</a></li>
  52     <li><a href="#machinefunction">The <tt>MachineFunction</tt> class</a></li>
  53     </ul>
  54   </li>
  55   <li><a href="#mc">The "MC" Layer</a>
  56     <ul>
  57     <li><a href="#mcstreamer">The <tt>MCStreamer</tt> API</a></li>
  58     <li><a href="#mccontext">The <tt>MCContext</tt> class</a>
  59     <li><a href="#mcsymbol">The <tt>MCSymbol</tt> class</a></li>
  60     <li><a href="#mcsection">The <tt>MCSection</tt> class</a></li>
  61     <li><a href="#mcinst">The <tt>MCInst</tt> class</a></li>
  62     </ul>
  63   </li>
  64   <li><a href="#codegenalgs">Target-independent code generation algorithms</a>
  65     <ul>
  66     <li><a href="#instselect">Instruction Selection</a>
  67       <ul>
  68       <li><a href="#selectiondag_intro">Introduction to SelectionDAGs</a></li>
  69       <li><a href="#selectiondag_process">SelectionDAG Code Generation
  70                                           Process</a></li>
  71       <li><a href="#selectiondag_build">Initial SelectionDAG
  72                                         Construction</a></li>
  73       <li><a href="#selectiondag_legalize_types">SelectionDAG LegalizeTypes Phase</a></li>
  74       <li><a href="#selectiondag_legalize">SelectionDAG Legalize Phase</a></li>
  75       <li><a href="#selectiondag_optimize">SelectionDAG Optimization
  76                                            Phase: the DAG Combiner</a></li>
  77       <li><a href="#selectiondag_select">SelectionDAG Select Phase</a></li>
  78       <li><a href="#selectiondag_sched">SelectionDAG Scheduling and Formation
  79                                         Phase</a></li>
  80       <li><a href="#selectiondag_future">Future directions for the
  81                                          SelectionDAG</a></li>
  82       </ul></li>
  83      <li><a href="#liveintervals">Live Intervals</a>
  84        <ul>
  85        <li><a href="#livevariable_analysis">Live Variable Analysis</a></li>
  86        <li><a href="#liveintervals_analysis">Live Intervals Analysis</a></li>
  87        </ul></li>
  88     <li><a href="#regalloc">Register Allocation</a>
  89       <ul>
  90       <li><a href="#regAlloc_represent">How registers are represented in
  91                                         LLVM</a></li>
  92       <li><a href="#regAlloc_howTo">Mapping virtual registers to physical
  93                                     registers</a></li>
  94       <li><a href="#regAlloc_twoAddr">Handling two address instructions</a></li>
  95       <li><a href="#regAlloc_ssaDecon">The SSA deconstruction phase</a></li>
  96       <li><a href="#regAlloc_fold">Instruction folding</a></li>
  97       <li><a href="#regAlloc_builtIn">Built in register allocators</a></li>
  98       </ul></li>
  99     <li><a href="#codeemit">Code Emission</a></li>
 100     </ul>
 101   </li>
 102   <li><a href="#nativeassembler">Implementing a Native Assembler</a></li>
 103
 104   <li><a href="#targetimpls">Target-specific Implementation Notes</a>
 105     <ul>
 106     <li><a href="#targetfeatures">Target Feature Matrix</a></li>
 107     <li><a href="#tailcallopt">Tail call optimization</a></li>
 108     <li><a href="#sibcallopt">Sibling call optimization</a></li>
 109     <li><a href="#x86">The X86 backend</a></li>
 110     <li><a href="#ppc">The PowerPC backend</a>
 111       <ul>
 112       <li><a href="#ppc_abi">LLVM PowerPC ABI</a></li>
 113       <li><a href="#ppc_frame">Frame Layout</a></li>
 114       <li><a href="#ppc_prolog">Prolog/Epilog</a></li>
 115       <li><a href="#ppc_dynamic">Dynamic Allocation</a></li>
 116       </ul></li>
 117     </ul></li>
 118
 119 </ol>
 120
 121 <div class="doc_author">
 122   <p>Written by the LLVM Team.</p>
 123 </div>
 124
 125 <div class="doc_warning">
 126   <p>Warning: This is a work in progress.</p>
 127 </div>
 128
 129 <!-- *********************************************************************** -->
 130 <div class="doc_section">
 131   <a name="introduction">Introduction</a>
 132 </div>
 133 <!-- *********************************************************************** -->
 134
 135 <div class="doc_text">
 136
 137 <p>The LLVM target-independent code generator is a framework that provides a
 138    suite of reusable components for translating the LLVM internal representation
 139    to the machine code for a specified target&mdash;either in assembly form
 140    (suitable for a static compiler) or in binary machine code format (usable for
 141    a JIT compiler). The LLVM target-independent code generator consists of six
 142    main components:</p>
 143
 144 <ol>
 145   <li><a href="#targetdesc">Abstract target description</a> interfaces which
 146       capture important properties about various aspects of the machine,
 147       independently of how they will be used.  These interfaces are defined in
 148       <tt>include/llvm/Target/</tt>.</li>
 149
 150   <li>Classes used to represent the <a href="#codegendesc">code being
 151       generated</a> for a target.  These classes are intended to be abstract
 152       enough to represent the machine code for <i>any</i> target machine.  These
 153       classes are defined in <tt>include/llvm/CodeGen/</tt>. At this level,
 154       concepts like "constant pool entries" and "jump tables" are explicitly
 155       exposed.</li>
 156
 157   <li>Classes and algorithms used to represent code as the object file level,
 158       the <a href="#mc">MC Layer</a>.  These classes represent assembly level
 159       constructs like labels, sections, and instructions.  At this level,
 160       concepts like "constant pool entries" and "jump tables" don't exist.</li>
 161
 162   <li><a href="#codegenalgs">Target-independent algorithms</a> used to implement
 163       various phases of native code generation (register allocation, scheduling,
 164       stack frame representation, etc).  This code lives
 165       in <tt>lib/CodeGen/</tt>.</li>
 166
 167   <li><a href="#targetimpls">Implementations of the abstract target description
 168       interfaces</a> for particular targets.  These machine descriptions make
 169       use of the components provided by LLVM, and can optionally provide custom
 170       target-specific passes, to build complete code generators for a specific
 171       target.  Target descriptions live in <tt>lib/Target/</tt>.</li>
 172
 173   <li><a href="#jit">The target-independent JIT components</a>.  The LLVM JIT is
 174       completely target independent (it uses the <tt>TargetJITInfo</tt>
 175       structure to interface for target-specific issues.  The code for the
 176       target-independent JIT lives in <tt>lib/ExecutionEngine/JIT</tt>.</li>
 177 </ol>
 178
 179 <p>Depending on which part of the code generator you are interested in working
 180    on, different pieces of this will be useful to you.  In any case, you should
 181    be familiar with the <a href="#targetdesc">target description</a>
 182    and <a href="#codegendesc">machine code representation</a> classes.  If you
 183    want to add a backend for a new target, you will need
 184    to <a href="#targetimpls">implement the target description</a> classes for
 185    your new target and understand the <a href="LangRef.html">LLVM code
 186    representation</a>.  If you are interested in implementing a
 187    new <a href="#codegenalgs">code generation algorithm</a>, it should only
 188    depend on the target-description and machine code representation classes,
 189    ensuring that it is portable.</p>
 190
 191 </div>
 192
 193 <!-- ======================================================================= -->
 194 <div class="doc_subsection">
 195  <a name="required">Required components in the code generator</a>
 196 </div>
 197
 198 <div class="doc_text">
 199
 200 <p>The two pieces of the LLVM code generator are the high-level interface to the
 201    code generator and the set of reusable components that can be used to build
 202    target-specific backends.  The two most important interfaces
 203    (<a href="#targetmachine"><tt>TargetMachine</tt></a>
 204    and <a href="#targetdata"><tt>TargetData</tt></a>) are the only ones that are
 205    required to be defined for a backend to fit into the LLVM system, but the
 206    others must be defined if the reusable code generator components are going to
 207    be used.</p>
 208
 209 <p>This design has two important implications.  The first is that LLVM can
 210    support completely non-traditional code generation targets.  For example, the
 211    C backend does not require register allocation, instruction selection, or any
 212    of the other standard components provided by the system.  As such, it only
 213    implements these two interfaces, and does its own thing.  Another example of
 214    a code generator like this is a (purely hypothetical) backend that converts
 215    LLVM to the GCC RTL form and uses GCC to emit machine code for a target.</p>
 216
 217 <p>This design also implies that it is possible to design and implement
 218    radically different code generators in the LLVM system that do not make use
 219    of any of the built-in components.  Doing so is not recommended at all, but
 220    could be required for radically different targets that do not fit into the
 221    LLVM machine description model: FPGAs for example.</p>
 222
 223 </div>
 224
 225 <!-- ======================================================================= -->
 226 <div class="doc_subsection">
 227  <a name="high-level-design">The high-level design of the code generator</a>
 228 </div>
 229
 230 <div class="doc_text">
 231
 232 <p>The LLVM target-independent code generator is designed to support efficient
 233    and quality code generation for standard register-based microprocessors.
 234    Code generation in this model is divided into the following stages:</p>
 235
 236 <ol>
 237   <li><b><a href="#instselect">Instruction Selection</a></b> &mdash; This phase
 238       determines an efficient way to express the input LLVM code in the target
 239       instruction set.  This stage produces the initial code for the program in
 240       the target instruction set, then makes use of virtual registers in SSA
 241       form and physical registers that represent any required register
 242       assignments due to target constraints or calling conventions.  This step
 243       turns the LLVM code into a DAG of target instructions.</li>
 244
 245   <li><b><a href="#selectiondag_sched">Scheduling and Formation</a></b> &mdash;
 246       This phase takes the DAG of target instructions produced by the
 247       instruction selection phase, determines an ordering of the instructions,
 248       then emits the instructions
 249       as <tt><a href="#machineinstr">MachineInstr</a></tt>s with that ordering.
 250       Note that we describe this in the <a href="#instselect">instruction
 251       selection section</a> because it operates on
 252       a <a href="#selectiondag_intro">SelectionDAG</a>.</li>
 253
 254   <li><b><a href="#ssamco">SSA-based Machine Code Optimizations</a></b> &mdash;
 255       This optional stage consists of a series of machine-code optimizations
 256       that operate on the SSA-form produced by the instruction selector.
 257       Optimizations like modulo-scheduling or peephole optimization work
 258       here.</li>
 259
 260   <li><b><a href="#regalloc">Register Allocation</a></b> &mdash; The target code
 261       is transformed from an infinite virtual register file in SSA form to the
 262       concrete register file used by the target.  This phase introduces spill
 263       code and eliminates all virtual register references from the program.</li>
 264
 265   <li><b><a href="#proepicode">Prolog/Epilog Code Insertion</a></b> &mdash; Once
 266       the machine code has been generated for the function and the amount of
 267       stack space required is known (used for LLVM alloca's and spill slots),
 268       the prolog and epilog code for the function can be inserted and "abstract
 269       stack location references" can be eliminated.  This stage is responsible
 270       for implementing optimizations like frame-pointer elimination and stack
 271       packing.</li>
 272
 273   <li><b><a href="#latemco">Late Machine Code Optimizations</a></b> &mdash;
 274       Optimizations that operate on "final" machine code can go here, such as
 275       spill code scheduling and peephole optimizations.</li>
 276
 277   <li><b><a href="#codeemit">Code Emission</a></b> &mdash; The final stage
 278       actually puts out the code for the current function, either in the target
 279       assembler format or in machine code.</li>
 280 </ol>
 281
 282 <p>The code generator is based on the assumption that the instruction selector
 283    will use an optimal pattern matching selector to create high-quality
 284    sequences of native instructions.  Alternative code generator designs based
 285    on pattern expansion and aggressive iterative peephole optimization are much
 286    slower.  This design permits efficient compilation (important for JIT
 287    environments) and aggressive optimization (used when generating code offline)
 288    by allowing components of varying levels of sophistication to be used for any
 289    step of compilation.</p>
 290
 291 <p>In addition to these stages, target implementations can insert arbitrary
 292    target-specific passes into the flow.  For example, the X86 target uses a
 293    special pass to handle the 80x87 floating point stack architecture.  Other
 294    targets with unusual requirements can be supported with custom passes as
 295    needed.</p>
 296
 297 </div>
 298
 299 <!-- ======================================================================= -->
 300 <div class="doc_subsection">
 301  <a name="tablegen">Using TableGen for target description</a>
 302 </div>
 303
 304 <div class="doc_text">
 305
 306 <p>The target description classes require a detailed description of the target
 307    architecture.  These target descriptions often have a large amount of common
 308    information (e.g., an <tt>add</tt> instruction is almost identical to a
 309    <tt>sub</tt> instruction).  In order to allow the maximum amount of
 310    commonality to be factored out, the LLVM code generator uses
 311    the <a href="TableGenFundamentals.html">TableGen</a> tool to describe big
 312    chunks of the target machine, which allows the use of domain-specific and
 313    target-specific abstractions to reduce the amount of repetition.</p>
 314
 315 <p>As LLVM continues to be developed and refined, we plan to move more and more
 316    of the target description to the <tt>.td</tt> form.  Doing so gives us a
 317    number of advantages.  The most important is that it makes it easier to port
 318    LLVM because it reduces the amount of C++ code that has to be written, and
 319    the surface area of the code generator that needs to be understood before
 320    someone can get something working.  Second, it makes it easier to change
 321    things. In particular, if tables and other things are all emitted
 322    by <tt>tblgen</tt>, we only need a change in one place (<tt>tblgen</tt>) to
 323    update all of the targets to a new interface.</p>
 324
 325 </div>
 326
 327 <!-- *********************************************************************** -->
 328 <div class="doc_section">
 329   <a name="targetdesc">Target description classes</a>
 330 </div>
 331 <!-- *********************************************************************** -->
 332
 333 <div class="doc_text">
 334
 335 <p>The LLVM target description classes (located in the
 336    <tt>include/llvm/Target</tt> directory) provide an abstract description of
 337    the target machine independent of any particular client.  These classes are
 338    designed to capture the <i>abstract</i> properties of the target (such as the
 339    instructions and registers it has), and do not incorporate any particular
 340    pieces of code generation algorithms.</p>
 341
 342 <p>All of the target description classes (except the
 343    <tt><a href="#targetdata">TargetData</a></tt> class) are designed to be
 344    subclassed by the concrete target implementation, and have virtual methods
 345    implemented.  To get to these implementations, the
 346    <tt><a href="#targetmachine">TargetMachine</a></tt> class provides accessors
 347    that should be implemented by the target.</p>
 348
 349 </div>
 350
 351 <!-- ======================================================================= -->
 352 <div class="doc_subsection">
 353   <a name="targetmachine">The <tt>TargetMachine</tt> class</a>
 354 </div>
 355
 356 <div class="doc_text">
 357
 358 <p>The <tt>TargetMachine</tt> class provides virtual methods that are used to
 359    access the target-specific implementations of the various target description
 360    classes via the <tt>get*Info</tt> methods (<tt>getInstrInfo</tt>,
 361    <tt>getRegisterInfo</tt>, <tt>getFrameInfo</tt>, etc.).  This class is
 362    designed to be specialized by a concrete target implementation
 363    (e.g., <tt>X86TargetMachine</tt>) which implements the various virtual
 364    methods.  The only required target description class is
 365    the <a href="#targetdata"><tt>TargetData</tt></a> class, but if the code
 366    generator components are to be used, the other interfaces should be
 367    implemented as well.</p>
 368
 369 </div>
 370
 371 <!-- ======================================================================= -->
 372 <div class="doc_subsection">
 373   <a name="targetdata">The <tt>TargetData</tt> class</a>
 374 </div>
 375
 376 <div class="doc_text">
 377
 378 <p>The <tt>TargetData</tt> class is the only required target description class,
 379    and it is the only class that is not extensible (you cannot derived a new
 380    class from it).  <tt>TargetData</tt> specifies information about how the
 381    target lays out memory for structures, the alignment requirements for various
 382    data types, the size of pointers in the target, and whether the target is
 383    little-endian or big-endian.</p>
 384
 385 </div>
 386
 387 <!-- ======================================================================= -->
 388 <div class="doc_subsection">
 389   <a name="targetlowering">The <tt>TargetLowering</tt> class</a>
 390 </div>
 391
 392 <div class="doc_text">
 393
 394 <p>The <tt>TargetLowering</tt> class is used by SelectionDAG based instruction
 395    selectors primarily to describe how LLVM code should be lowered to
 396    SelectionDAG operations.  Among other things, this class indicates:</p>
 397
 398 <ul>
 399   <li>an initial register class to use for various <tt>ValueType</tt>s,</li>
 400
 401   <li>which operations are natively supported by the target machine,</li>
 402
 403   <li>the return type of <tt>setcc</tt> operations,</li>
 404
 405   <li>the type to use for shift amounts, and</li>
 406
 407   <li>various high-level characteristics, like whether it is profitable to turn
 408       division by a constant into a multiplication sequence</li>
 409 </ul>
 410
 411 </div>
 412
 413 <!-- ======================================================================= -->
 414 <div class="doc_subsection">
 415   <a name="targetregisterinfo">The <tt>TargetRegisterInfo</tt> class</a>
 416 </div>
 417
 418 <div class="doc_text">
 419
 420 <p>The <tt>TargetRegisterInfo</tt> class is used to describe the register file
 421    of the target and any interactions between the registers.</p>
 422
 423 <p>Registers in the code generator are represented in the code generator by
 424    unsigned integers.  Physical registers (those that actually exist in the
 425    target description) are unique small numbers, and virtual registers are
 426    generally large.  Note that register #0 is reserved as a flag value.</p>
 427
 428 <p>Each register in the processor description has an associated
 429    <tt>TargetRegisterDesc</tt> entry, which provides a textual name for the
 430    register (used for assembly output and debugging dumps) and a set of aliases
 431    (used to indicate whether one register overlaps with another).</p>
 432
 433 <p>In addition to the per-register description, the <tt>TargetRegisterInfo</tt>
 434    class exposes a set of processor specific register classes (instances of the
 435    <tt>TargetRegisterClass</tt> class).  Each register class contains sets of
 436    registers that have the same properties (for example, they are all 32-bit
 437    integer registers).  Each SSA virtual register created by the instruction
 438    selector has an associated register class.  When the register allocator runs,
 439    it replaces virtual registers with a physical register in the set.</p>
 440
 441 <p>The target-specific implementations of these classes is auto-generated from
 442    a <a href="TableGenFundamentals.html">TableGen</a> description of the
 443    register file.</p>
 444
 445 </div>
 446
 447 <!-- ======================================================================= -->
 448 <div class="doc_subsection">
 449   <a name="targetinstrinfo">The <tt>TargetInstrInfo</tt> class</a>
 450 </div>
 451
 452 <div class="doc_text">
 453
 454 <p>The <tt>TargetInstrInfo</tt> class is used to describe the machine
 455    instructions supported by the target. It is essentially an array of
 456    <tt>TargetInstrDescriptor</tt> objects, each of which describes one
 457    instruction the target supports. Descriptors define things like the mnemonic
 458    for the opcode, the number of operands, the list of implicit register uses
 459    and defs, whether the instruction has certain target-independent properties
 460    (accesses memory, is commutable, etc), and holds any target-specific
 461    flags.</p>
 462
 463 </div>
 464
 465 <!-- ======================================================================= -->
 466 <div class="doc_subsection">
 467   <a name="targetframeinfo">The <tt>TargetFrameInfo</tt> class</a>
 468 </div>
 469
 470 <div class="doc_text">
 471
 472 <p>The <tt>TargetFrameInfo</tt> class is used to provide information about the
 473    stack frame layout of the target. It holds the direction of stack growth, the
 474    known stack alignment on entry to each function, and the offset to the local
 475    area.  The offset to the local area is the offset from the stack pointer on
 476    function entry to the first location where function data (local variables,
 477    spill locations) can be stored.</p>
 478
 479 </div>
 480
 481 <!-- ======================================================================= -->
 482 <div class="doc_subsection">
 483   <a name="targetsubtarget">The <tt>TargetSubtarget</tt> class</a>
 484 </div>
 485
 486 <div class="doc_text">
 487
 488 <p>The <tt>TargetSubtarget</tt> class is used to provide information about the
 489    specific chip set being targeted.  A sub-target informs code generation of
 490    which instructions are supported, instruction latencies and instruction
 491    execution itinerary; i.e., which processing units are used, in what order,
 492    and for how long.</p>
 493
 494 </div>
 495
 496
 497 <!-- ======================================================================= -->
 498 <div class="doc_subsection">
 499   <a name="targetjitinfo">The <tt>TargetJITInfo</tt> class</a>
 500 </div>
 501
 502 <div class="doc_text">
 503
 504 <p>The <tt>TargetJITInfo</tt> class exposes an abstract interface used by the
 505    Just-In-Time code generator to perform target-specific activities, such as
 506    emitting stubs.  If a <tt>TargetMachine</tt> supports JIT code generation, it
 507    should provide one of these objects through the <tt>getJITInfo</tt>
 508    method.</p>
 509
 510 </div>
 511
 512 <!-- *********************************************************************** -->
 513 <div class="doc_section">
 514   <a name="codegendesc">Machine code description classes</a>
 515 </div>
 516 <!-- *********************************************************************** -->
 517
 518 <div class="doc_text">
 519
 520 <p>At the high-level, LLVM code is translated to a machine specific
 521    representation formed out of
 522    <a href="#machinefunction"><tt>MachineFunction</tt></a>,
 523    <a href="#machinebasicblock"><tt>MachineBasicBlock</tt></a>,
 524    and <a href="#machineinstr"><tt>MachineInstr</tt></a> instances (defined
 525    in <tt>include/llvm/CodeGen</tt>).  This representation is completely target
 526    agnostic, representing instructions in their most abstract form: an opcode
 527    and a series of operands.  This representation is designed to support both an
 528    SSA representation for machine code, as well as a register allocated, non-SSA
 529    form.</p>
 530
 531 </div>
 532
 533 <!-- ======================================================================= -->
 534 <div class="doc_subsection">
 535   <a name="machineinstr">The <tt>MachineInstr</tt> class</a>
 536 </div>
 537
 538 <div class="doc_text">
 539
 540 <p>Target machine instructions are represented as instances of the
 541    <tt>MachineInstr</tt> class.  This class is an extremely abstract way of
 542    representing machine instructions.  In particular, it only keeps track of an
 543    opcode number and a set of operands.</p>
 544
 545 <p>The opcode number is a simple unsigned integer that only has meaning to a
 546    specific backend.  All of the instructions for a target should be defined in
 547    the <tt>*InstrInfo.td</tt> file for the target. The opcode enum values are
 548    auto-generated from this description.  The <tt>MachineInstr</tt> class does
 549    not have any information about how to interpret the instruction (i.e., what
 550    the semantics of the instruction are); for that you must refer to the
 551    <tt><a href="#targetinstrinfo">TargetInstrInfo</a></tt> class.</p>
 552
 553 <p>The operands of a machine instruction can be of several different types: a
 554    register reference, a constant integer, a basic block reference, etc.  In
 555    addition, a machine operand should be marked as a def or a use of the value
 556    (though only registers are allowed to be defs).</p>
 557
 558 <p>By convention, the LLVM code generator orders instruction operands so that
 559    all register definitions come before the register uses, even on architectures
 560    that are normally printed in other orders.  For example, the SPARC add
 561    instruction: "<tt>add %i1, %i2, %i3</tt>" adds the "%i1", and "%i2" registers
 562    and stores the result into the "%i3" register.  In the LLVM code generator,
 563    the operands should be stored as "<tt>%i3, %i1, %i2</tt>": with the
 564    destination first.</p>
 565
 566 <p>Keeping destination (definition) operands at the beginning of the operand
 567    list has several advantages.  In particular, the debugging printer will print
 568    the instruction like this:</p>
 569
 570 <div class="doc_code">
 571 <pre>
 572 %r3 = add %i1, %i2
 573 </pre>
 574 </div>
 575
 576 <p>Also if the first operand is a def, it is easier to <a href="#buildmi">create
 577    instructions</a> whose only def is the first operand.</p>
 578
 579 </div>
 580
 581 <!-- _______________________________________________________________________ -->
 582 <div class="doc_subsubsection">
 583   <a name="buildmi">Using the <tt>MachineInstrBuilder.h</tt> functions</a>
 584 </div>
 585
 586 <div class="doc_text">
 587
 588 <p>Machine instructions are created by using the <tt>BuildMI</tt> functions,
 589    located in the <tt>include/llvm/CodeGen/MachineInstrBuilder.h</tt> file.  The
 590    <tt>BuildMI</tt> functions make it easy to build arbitrary machine
 591    instructions.  Usage of the <tt>BuildMI</tt> functions look like this:</p>
 592
 593 <div class="doc_code">
 594 <pre>
 595 // Create a 'DestReg = mov 42' (rendered in X86 assembly as 'mov DestReg, 42')
 596 // instruction.  The '1' specifies how many operands will be added.
 597 MachineInstr *MI = BuildMI(X86::MOV32ri, 1, DestReg).addImm(42);
 598
 599 // Create the same instr, but insert it at the end of a basic block.
 600 MachineBasicBlock &amp;MBB = ...
 601 BuildMI(MBB, X86::MOV32ri, 1, DestReg).addImm(42);
 602
 603 // Create the same instr, but insert it before a specified iterator point.
 604 MachineBasicBlock::iterator MBBI = ...
 605 BuildMI(MBB, MBBI, X86::MOV32ri, 1, DestReg).addImm(42);
 606
 607 // Create a 'cmp Reg, 0' instruction, no destination reg.
 608 MI = BuildMI(X86::CMP32ri, 2).addReg(Reg).addImm(0);
 609 // Create an 'sahf' instruction which takes no operands and stores nothing.
 610 MI = BuildMI(X86::SAHF, 0);
 611
 612 // Create a self looping branch instruction.
 613 BuildMI(MBB, X86::JNE, 1).addMBB(&amp;MBB);
 614 </pre>
 615 </div>
 616
 617 <p>The key thing to remember with the <tt>BuildMI</tt> functions is that you
 618    have to specify the number of operands that the machine instruction will
 619    take.  This allows for efficient memory allocation.  You also need to specify
 620    if operands default to be uses of values, not definitions.  If you need to
 621    add a definition operand (other than the optional destination register), you
 622    must explicitly mark it as such:</p>
 623
 624 <div class="doc_code">
 625 <pre>
 626 MI.addReg(Reg, RegState::Define);
 627 </pre>
 628 </div>
 629
 630 </div>
 631
 632 <!-- _______________________________________________________________________ -->
 633 <div class="doc_subsubsection">
 634   <a name="fixedregs">Fixed (preassigned) registers</a>
 635 </div>
 636
 637 <div class="doc_text">
 638
 639 <p>One important issue that the code generator needs to be aware of is the
 640    presence of fixed registers.  In particular, there are often places in the
 641    instruction stream where the register allocator <em>must</em> arrange for a
 642    particular value to be in a particular register.  This can occur due to
 643    limitations of the instruction set (e.g., the X86 can only do a 32-bit divide
 644    with the <tt>EAX</tt>/<tt>EDX</tt> registers), or external factors like
 645    calling conventions.  In any case, the instruction selector should emit code
 646    that copies a virtual register into or out of a physical register when
 647    needed.</p>
 648
 649 <p>For example, consider this simple LLVM example:</p>
 650
 651 <div class="doc_code">
 652 <pre>
 653 define i32 @test(i32 %X, i32 %Y) {
 654   %Z = udiv i32 %X, %Y
 655   ret i32 %Z
 656 }
 657 </pre>
 658 </div>
 659
 660 <p>The X86 instruction selector produces this machine code for the <tt>div</tt>
 661    and <tt>ret</tt> (use "<tt>llc X.bc -march=x86 -print-machineinstrs</tt>" to
 662    get this):</p>
 663
 664 <div class="doc_code">
 665 <pre>
 666 ;; Start of div
 667 %EAX = mov %reg1024           ;; Copy X (in reg1024) into EAX
 668 %reg1027 = sar %reg1024, 31
 669 %EDX = mov %reg1027           ;; Sign extend X into EDX
 670 idiv %reg1025                 ;; Divide by Y (in reg1025)
 671 %reg1026 = mov %EAX           ;; Read the result (Z) out of EAX
 672
 673 ;; Start of ret
 674 %EAX = mov %reg1026           ;; 32-bit return value goes in EAX
 675 ret
 676 </pre>
 677 </div>
 678
 679 <p>By the end of code generation, the register allocator has coalesced the
 680    registers and deleted the resultant identity moves producing the following
 681    code:</p>
 682
 683 <div class="doc_code">
 684 <pre>
 685 ;; X is in EAX, Y is in ECX
 686 mov %EAX, %EDX
 687 sar %EDX, 31
 688 idiv %ECX
 689 ret
 690 </pre>
 691 </div>
 692
 693 <p>This approach is extremely general (if it can handle the X86 architecture, it
 694    can handle anything!) and allows all of the target specific knowledge about
 695    the instruction stream to be isolated in the instruction selector.  Note that
 696    physical registers should have a short lifetime for good code generation, and
 697    all physical registers are assumed dead on entry to and exit from basic
 698    blocks (before register allocation).  Thus, if you need a value to be live
 699    across basic block boundaries, it <em>must</em> live in a virtual
 700    register.</p>
 701
 702 </div>
 703
 704 <!-- _______________________________________________________________________ -->
 705 <div class="doc_subsubsection">
 706   <a name="ssa">Machine code in SSA form</a>
 707 </div>
 708
 709 <div class="doc_text">
 710
 711 <p><tt>MachineInstr</tt>'s are initially selected in SSA-form, and are
 712    maintained in SSA-form until register allocation happens.  For the most part,
 713    this is trivially simple since LLVM is already in SSA form; LLVM PHI nodes
 714    become machine code PHI nodes, and virtual registers are only allowed to have
 715    a single definition.</p>
 716
 717 <p>After register allocation, machine code is no longer in SSA-form because
 718    there are no virtual registers left in the code.</p>
 719
 720 </div>
 721
 722 <!-- ======================================================================= -->
 723 <div class="doc_subsection">
 724   <a name="machinebasicblock">The <tt>MachineBasicBlock</tt> class</a>
 725 </div>
 726
 727 <div class="doc_text">
 728
 729 <p>The <tt>MachineBasicBlock</tt> class contains a list of machine instructions
 730    (<tt><a href="#machineinstr">MachineInstr</a></tt> instances).  It roughly
 731    corresponds to the LLVM code input to the instruction selector, but there can
 732    be a one-to-many mapping (i.e. one LLVM basic block can map to multiple
 733    machine basic blocks). The <tt>MachineBasicBlock</tt> class has a
 734    "<tt>getBasicBlock</tt>" method, which returns the LLVM basic block that it
 735    comes from.</p>
 736
 737 </div>
 738
 739 <!-- ======================================================================= -->
 740 <div class="doc_subsection">
 741   <a name="machinefunction">The <tt>MachineFunction</tt> class</a>
 742 </div>
 743
 744 <div class="doc_text">
 745
 746 <p>The <tt>MachineFunction</tt> class contains a list of machine basic blocks
 747    (<tt><a href="#machinebasicblock">MachineBasicBlock</a></tt> instances).  It
 748    corresponds one-to-one with the LLVM function input to the instruction
 749    selector.  In addition to a list of basic blocks,
 750    the <tt>MachineFunction</tt> contains a a <tt>MachineConstantPool</tt>,
 751    a <tt>MachineFrameInfo</tt>, a <tt>MachineFunctionInfo</tt>, and a
 752    <tt>MachineRegisterInfo</tt>.  See
 753    <tt>include/llvm/CodeGen/MachineFunction.h</tt> for more information.</p>
 754
 755 </div>
 756
 757
 758 <!-- *********************************************************************** -->
 759 <div class="doc_section">
 760   <a name="mc">The "MC" Layer</a>
 761 </div>
 762 <!-- *********************************************************************** -->
 763
 764 <div class="doc_text">
 765
 766 <p>
 767 The MC Layer is used to represent and process code at the raw machine code
 768 level, devoid of "high level" information like "constant pools", "jump tables",
 769 "global variables" or anything like that.  At this level, LLVM handles things
 770 like label names, machine instructions, and sections in the object file.  The
 771 code in this layer is used for a number of important purposes: the tail end of
 772 the code generator uses it to write a .s or .o file, and it is also used by the
 773 llvm-mc tool to implement standalone machine codeassemblers and disassemblers.
 774 </p>
 775
 776 <p>
 777 This section describes some of the important classes.  There are also a number
 778 of important subsystems that interact at this layer, they are described later
 779 in this manual.
 780 </p>
 781
 782 </div>
 783
 784
 785 <!-- ======================================================================= -->
 786 <div class="doc_subsection">
 787   <a name="mcstreamer">The <tt>MCStreamer</tt> API</a>
 788 </div>
 789
 790 <div class="doc_text">
 791
 792 <p>
 793 MCStreamer is best thought of as an assembler API.  It is an abstract API which
 794 is <em>implemented</em> in different ways (e.g. to output a .s file, output an
 795 ELF .o file, etc) but whose API correspond directly to what you see in a .s
 796 file.  MCStreamer has one method per directive, such as EmitLabel,
 797 EmitSymbolAttribute, SwitchSection, EmitValue (for .byte, .word), etc, which
 798 directly correspond to assembly level directives.  It also has an
 799 EmitInstruction method, which is used to output an MCInst to the streamer.
 800 </p>
 801
 802 <p>
 803 This API is most important for two clients: the llvm-mc stand-alone assembler is
 804 effectively a parser that parses a line, then invokes a method on MCStreamer. In
 805 the code generator, the <a href="#codeemit">Code Emission</a> phase of the code
 806 generator lowers higher level LLVM IR and Machine* constructs down to the MC
 807 layer, emitting directives through MCStreamer.</p>
 808
 809 <p>
 810 On the implementation side of MCStreamer, there are two major implementations:
 811 one for writing out a .s file (MCAsmStreamer), and one for writing out a .o
 812 file (MCObjectStreamer).  MCAsmStreamer is a straight-forward implementation
 813 that prints out a directive for each method (e.g. EmitValue -&gt; .byte), but
 814 MCObjectStreamer implements a full assembler.
 815 </p>
 816
 817 </div>
 818
 819 <!-- ======================================================================= -->
 820 <div class="doc_subsection">
 821   <a name="mccontext">The <tt>MCContext</tt> class</a>
 822 </div>
 823
 824 <div class="doc_text">
 825
 826 <p>
 827 The MCContext class is the owner of a variety of uniqued data structures at the
 828 MC layer, including symbols, sections, etc.  As such, this is the class that you
 829 interact with to create symbols and sections.  This class can not be subclassed.
 830 </p>
 831
 832 </div>
 833
 834 <!-- ======================================================================= -->
 835 <div class="doc_subsection">
 836   <a name="mcsymbol">The <tt>MCSymbol</tt> class</a>
 837 </div>
 838
 839 <div class="doc_text">
 840
 841 <p>
 842 The MCSymbol class represents a symbol (aka label) in the assembly file.  There
 843 are two interesting kinds of symbols: assembler temporary symbols, and normal
 844 symbols.  Assembler temporary symbols are used and processed by the assembler
 845 but are discarded when the object file is produced.  The distinction is usually
 846 represented by adding a prefix to the label, for example "L" labels are
 847 assembler temporary labels in MachO.
 848 </p>
 849
 850 <p>MCSymbols are created by MCContext and uniqued there.  This means that
 851 MCSymbols can be compared for pointer equivalence to find out if they are the
 852 same symbol.  Note that pointer inequality does not guarantee the labels will
 853 end up at different addresses though.  It's perfectly legal to output something
 854 like this to the .s file:<p>
 855
 856 <pre>
 857   foo:
 858   bar:
 859     .byte 4
 860 </pre>
 861
 862 <p>In this case, both the foo and bar symbols will have the same address.</p>
 863
 864 </div>
 865
 866 <!-- ======================================================================= -->
 867 <div class="doc_subsection">
 868   <a name="mcsection">The <tt>MCSection</tt> class</a>
 869 </div>
 870
 871 <div class="doc_text">
 872
 873 <p>
 874 The MCSection class represents an object-file specific section. It is subclassed
 875 by object file specific implementations (e.g. <tt>MCSectionMachO</tt>,
 876 <tt>MCSectionCOFF</tt>, <tt>MCSectionELF</tt>) and these are created and uniqued
 877 by MCContext.  The MCStreamer has a notion of the current section, which can be
 878 changed with the SwitchToSection method (which corresponds to a ".section"
 879 directive in a .s file).
 880 </p>
 881
 882 </div>
 883
 884 <!-- ======================================================================= -->
 885 <div class="doc_subsection">
 886   <a name="mcinst">The <tt>MCInst</tt> class</a>
 887 </div>
 888
 889 <div class="doc_text">
 890
 891 <p>
 892 The MCInst class is a target-independent representation of an instruction.  It
 893 is a simple class (much more so than <a href="#machineinstr">MachineInstr</a>)
 894 that holds a target-specific opcode and a vector of MCOperands.  MCOperand, in
 895 turn, is a simple discriminated union of three cases: 1) a simple immediate,
 896 2) a target register ID, 3) a symbolic expression (e.g. "Lfoo-Lbar+42") as an
 897 MCExpr.
 898 </p>
 899
 900 <p>MCInst is the common currency used to represent machine instructions at the
 901 MC layer.  It is the type used by the instruction encoder, the instruction
 902 printer, and the type generated by the assembly parser and disassembler.
 903 </p>
 904
 905 </div>
 906
 907
 908 <!-- *********************************************************************** -->
 909 <div class="doc_section">
 910   <a name="codegenalgs">Target-independent code generation algorithms</a>
 911 </div>
 912 <!-- *********************************************************************** -->
 913
 914 <div class="doc_text">
 915
 916 <p>This section documents the phases described in the
 917    <a href="#high-level-design">high-level design of the code generator</a>.
 918    It explains how they work and some of the rationale behind their design.</p>
 919
 920 </div>
 921
 922 <!-- ======================================================================= -->
 923 <div class="doc_subsection">
 924   <a name="instselect">Instruction Selection</a>
 925 </div>
 926
 927 <div class="doc_text">
 928
 929 <p>Instruction Selection is the process of translating LLVM code presented to
 930    the code generator into target-specific machine instructions.  There are
 931    several well-known ways to do this in the literature.  LLVM uses a
 932    SelectionDAG based instruction selector.</p>
 933
 934 <p>Portions of the DAG instruction selector are generated from the target
 935    description (<tt>*.td</tt>) files.  Our goal is for the entire instruction
 936    selector to be generated from these <tt>.td</tt> files, though currently
 937    there are still things that require custom C++ code.</p>
 938
 939 </div>
 940
 941 <!-- _______________________________________________________________________ -->
 942 <div class="doc_subsubsection">
 943   <a name="selectiondag_intro">Introduction to SelectionDAGs</a>
 944 </div>
 945
 946 <div class="doc_text">
 947
 948 <p>The SelectionDAG provides an abstraction for code representation in a way
 949    that is amenable to instruction selection using automatic techniques
 950    (e.g. dynamic-programming based optimal pattern matching selectors). It is
 951    also well-suited to other phases of code generation; in particular,
 952    instruction scheduling (SelectionDAG's are very close to scheduling DAGs
 953    post-selection).  Additionally, the SelectionDAG provides a host
 954    representation where a large variety of very-low-level (but
 955    target-independent) <a href="#selectiondag_optimize">optimizations</a> may be
 956    performed; ones which require extensive information about the instructions
 957    efficiently supported by the target.</p>
 958
 959 <p>The SelectionDAG is a Directed-Acyclic-Graph whose nodes are instances of the
 960    <tt>SDNode</tt> class.  The primary payload of the <tt>SDNode</tt> is its
 961    operation code (Opcode) that indicates what operation the node performs and
 962    the operands to the operation.  The various operation node types are
 963    described at the top of the <tt>include/llvm/CodeGen/SelectionDAGNodes.h</tt>
 964    file.</p>
 965
 966 <p>Although most operations define a single value, each node in the graph may
 967    define multiple values.  For example, a combined div/rem operation will
 968    define both the dividend and the remainder. Many other situations require
 969    multiple values as well.  Each node also has some number of operands, which
 970    are edges to the node defining the used value.  Because nodes may define
 971    multiple values, edges are represented by instances of the <tt>SDValue</tt>
 972    class, which is a <tt>&lt;SDNode, unsigned&gt;</tt> pair, indicating the node
 973    and result value being used, respectively.  Each value produced by
 974    an <tt>SDNode</tt> has an associated <tt>MVT</tt> (Machine Value Type)
 975    indicating what the type of the value is.</p>
 976
 977 <p>SelectionDAGs contain two different kinds of values: those that represent
 978    data flow and those that represent control flow dependencies.  Data values
 979    are simple edges with an integer or floating point value type.  Control edges
 980    are represented as "chain" edges which are of type <tt>MVT::Other</tt>.
 981    These edges provide an ordering between nodes that have side effects (such as
 982    loads, stores, calls, returns, etc).  All nodes that have side effects should
 983    take a token chain as input and produce a new one as output.  By convention,
 984    token chain inputs are always operand #0, and chain results are always the
 985    last value produced by an operation.</p>
 986
 987 <p>A SelectionDAG has designated "Entry" and "Root" nodes.  The Entry node is
 988    always a marker node with an Opcode of <tt>ISD::EntryToken</tt>.  The Root
 989    node is the final side-effecting node in the token chain. For example, in a
 990    single basic block function it would be the return node.</p>
 991
 992 <p>One important concept for SelectionDAGs is the notion of a "legal" vs.
 993    "illegal" DAG.  A legal DAG for a target is one that only uses supported
 994    operations and supported types.  On a 32-bit PowerPC, for example, a DAG with
 995    a value of type i1, i8, i16, or i64 would be illegal, as would a DAG that
 996    uses a SREM or UREM operation.  The
 997    <a href="#selectinodag_legalize_types">legalize types</a> and
 998    <a href="#selectiondag_legalize">legalize operations</a> phases are
 999    responsible for turning an illegal DAG into a legal DAG.</p>
1000
1001 </div>
1002
1003 <!-- _______________________________________________________________________ -->
1004 <div class="doc_subsubsection">
1005   <a name="selectiondag_process">SelectionDAG Instruction Selection Process</a>
1006 </div>
1007
1008 <div class="doc_text">
1009
1010 <p>SelectionDAG-based instruction selection consists of the following steps:</p>
1011
1012 <ol>
1013   <li><a href="#selectiondag_build">Build initial DAG</a> &mdash; This stage
1014       performs a simple translation from the input LLVM code to an illegal
1015       SelectionDAG.</li>
1016
1017   <li><a href="#selectiondag_optimize">Optimize SelectionDAG</a> &mdash; This
1018       stage performs simple optimizations on the SelectionDAG to simplify it,
1019       and recognize meta instructions (like rotates
1020       and <tt>div</tt>/<tt>rem</tt> pairs) for targets that support these meta
1021       operations.  This makes the resultant code more efficient and
1022       the <a href="#selectiondag_select">select instructions from DAG</a> phase
1023       (below) simpler.</li>
1024
1025   <li><a href="#selectiondag_legalize_types">Legalize SelectionDAG Types</a>
1026       &mdash; This stage transforms SelectionDAG nodes to eliminate any types
1027       that are unsupported on the target.</li>
1028
1029   <li><a href="#selectiondag_optimize">Optimize SelectionDAG</a> &mdash; The
1030       SelectionDAG optimizer is run to clean up redundancies exposed by type
1031       legalization.</li>
1032
1033   <li><a href="#selectiondag_legalize">Legalize SelectionDAG Ops</a> &mdash;
1034       This stage transforms SelectionDAG nodes to eliminate any operations
1035       that are unsupported on the target.</li>
1036
1037   <li><a href="#selectiondag_optimize">Optimize SelectionDAG</a> &mdash; The
1038       SelectionDAG optimizer is run to eliminate inefficiencies introduced by
1039       operation legalization.</li>
1040
1041   <li><a href="#selectiondag_select">Select instructions from DAG</a> &mdash;
1042       Finally, the target instruction selector matches the DAG operations to
1043       target instructions.  This process translates the target-independent input
1044       DAG into another DAG of target instructions.</li>
1045
1046   <li><a href="#selectiondag_sched">SelectionDAG Scheduling and Formation</a>
1047       &mdash; The last phase assigns a linear order to the instructions in the
1048       target-instruction DAG and emits them into the MachineFunction being
1049       compiled.  This step uses traditional prepass scheduling techniques.</li>
1050 </ol>
1051
1052 <p>After all of these steps are complete, the SelectionDAG is destroyed and the
1053    rest of the code generation passes are run.</p>
1054
1055 <p>One great way to visualize what is going on here is to take advantage of a
1056    few LLC command line options.  The following options pop up a window
1057    displaying the SelectionDAG at specific times (if you only get errors printed
1058    to the console while using this, you probably
1059    <a href="ProgrammersManual.html#ViewGraph">need to configure your system</a>
1060    to add support for it).</p>
1061
1062 <ul>
1063   <li><tt>-view-dag-combine1-dags</tt> displays the DAG after being built,
1064       before the first optimization pass.</li>
1065
1066   <li><tt>-view-legalize-dags</tt> displays the DAG before Legalization.</li>
1067
1068   <li><tt>-view-dag-combine2-dags</tt> displays the DAG before the second
1069       optimization pass.</li>
1070
1071   <li><tt>-view-isel-dags</tt> displays the DAG before the Select phase.</li>
1072
1073   <li><tt>-view-sched-dags</tt> displays the DAG before Scheduling.</li>
1074 </ul>
1075
1076 <p>The <tt>-view-sunit-dags</tt> displays the Scheduler's dependency graph.
1077    This graph is based on the final SelectionDAG, with nodes that must be
1078    scheduled together bundled into a single scheduling-unit node, and with
1079    immediate operands and other nodes that aren't relevant for scheduling
1080    omitted.</p>
1081
1082 </div>
1083
1084 <!-- _______________________________________________________________________ -->
1085 <div class="doc_subsubsection">
1086   <a name="selectiondag_build">Initial SelectionDAG Construction</a>
1087 </div>
1088
1089 <div class="doc_text">
1090
1091 <p>The initial SelectionDAG is na&iuml;vely peephole expanded from the LLVM
1092    input by the <tt>SelectionDAGLowering</tt> class in the
1093    <tt>lib/CodeGen/SelectionDAG/SelectionDAGISel.cpp</tt> file.  The intent of
1094    this pass is to expose as much low-level, target-specific details to the
1095    SelectionDAG as possible.  This pass is mostly hard-coded (e.g. an
1096    LLVM <tt>add</tt> turns into an <tt>SDNode add</tt> while a
1097    <tt>getelementptr</tt> is expanded into the obvious arithmetic). This pass
1098    requires target-specific hooks to lower calls, returns, varargs, etc.  For
1099    these features, the <tt><a href="#targetlowering">TargetLowering</a></tt>
1100    interface is used.</p>
1101
1102 </div>
1103
1104 <!-- _______________________________________________________________________ -->
1105 <div class="doc_subsubsection">
1106   <a name="selectiondag_legalize_types">SelectionDAG LegalizeTypes Phase</a>
1107 </div>
1108
1109 <div class="doc_text">
1110
1111 <p>The Legalize phase is in charge of converting a DAG to only use the types
1112    that are natively supported by the target.</p>
1113
1114 <p>There are two main ways of converting values of unsupported scalar types to
1115    values of supported types: converting small types to larger types
1116    ("promoting"), and breaking up large integer types into smaller ones
1117    ("expanding").  For example, a target might require that all f32 values are
1118    promoted to f64 and that all i1/i8/i16 values are promoted to i32.  The same
1119    target might require that all i64 values be expanded into pairs of i32
1120    values.  These changes can insert sign and zero extensions as needed to make
1121    sure that the final code has the same behavior as the input.</p>
1122
1123 <p>There are two main ways of converting values of unsupported vector types to
1124    value of supported types: splitting vector types, multiple times if
1125    necessary, until a legal type is found, and extending vector types by adding
1126    elements to the end to round them out to legal types ("widening").  If a
1127    vector gets split all the way down to single-element parts with no supported
1128    vector type being found, the elements are converted to scalars
1129    ("scalarizing").</p>
1130
1131 <p>A target implementation tells the legalizer which types are supported (and
1132    which register class to use for them) by calling the
1133    <tt>addRegisterClass</tt> method in its TargetLowering constructor.</p>
1134
1135 </div>
1136
1137 <!-- _______________________________________________________________________ -->
1138 <div class="doc_subsubsection">
1139   <a name="selectiondag_legalize">SelectionDAG Legalize Phase</a>
1140 </div>
1141
1142 <div class="doc_text">
1143
1144 <p>The Legalize phase is in charge of converting a DAG to only use the
1145    operations that are natively supported by the target.</p>
1146
1147 <p>Targets often have weird constraints, such as not supporting every operation
1148    on every supported datatype (e.g. X86 does not support byte conditional moves
1149    and PowerPC does not support sign-extending loads from a 16-bit memory
1150    location).  Legalize takes care of this by open-coding another sequence of
1151    operations to emulate the operation ("expansion"), by promoting one type to a
1152    larger type that supports the operation ("promotion"), or by using a
1153    target-specific hook to implement the legalization ("custom").</p>
1154
1155 <p>A target implementation tells the legalizer which operations are not
1156    supported (and which of the above three actions to take) by calling the
1157    <tt>setOperationAction</tt> method in its <tt>TargetLowering</tt>
1158    constructor.</p>
1159
1160 <p>Prior to the existence of the Legalize passes, we required that every target
1161    <a href="#selectiondag_optimize">selector</a> supported and handled every
1162    operator and type even if they are not natively supported.  The introduction
1163    of the Legalize phases allows all of the canonicalization patterns to be
1164    shared across targets, and makes it very easy to optimize the canonicalized
1165    code because it is still in the form of a DAG.</p>
1166
1167 </div>
1168
1169 <!-- _______________________________________________________________________ -->
1170 <div class="doc_subsubsection">
1171   <a name="selectiondag_optimize">SelectionDAG Optimization Phase: the DAG
1172   Combiner</a>
1173 </div>
1174
1175 <div class="doc_text">
1176
1177 <p>The SelectionDAG optimization phase is run multiple times for code
1178    generation, immediately after the DAG is built and once after each
1179    legalization.  The first run of the pass allows the initial code to be
1180    cleaned up (e.g. performing optimizations that depend on knowing that the
1181    operators have restricted type inputs).  Subsequent runs of the pass clean up
1182    the messy code generated by the Legalize passes, which allows Legalize to be
1183    very simple (it can focus on making code legal instead of focusing on
1184    generating <em>good</em> and legal code).</p>
1185
1186 <p>One important class of optimizations performed is optimizing inserted sign
1187    and zero extension instructions.  We currently use ad-hoc techniques, but
1188    could move to more rigorous techniques in the future.  Here are some good
1189    papers on the subject:</p>
1190
1191 <p>"<a href="http://www.eecs.harvard.edu/~nr/pubs/widen-abstract.html">Widening
1192    integer arithmetic</a>"<br>
1193    Kevin Redwine and Norman Ramsey<br>
1194    International Conference on Compiler Construction (CC) 2004</p>
1195
1196 <p>"<a href="http://portal.acm.org/citation.cfm?doid=512529.512552">Effective
1197    sign extension elimination</a>"<br>
1198    Motohiro Kawahito, Hideaki Komatsu, and Toshio Nakatani<br>
1199    Proceedings of the ACM SIGPLAN 2002 Conference on Programming Language Design
1200    and Implementation.</p>
1201
1202 </div>
1203
1204 <!-- _______________________________________________________________________ -->
1205 <div class="doc_subsubsection">
1206   <a name="selectiondag_select">SelectionDAG Select Phase</a>
1207 </div>
1208
1209 <div class="doc_text">
1210
1211 <p>The Select phase is the bulk of the target-specific code for instruction
1212    selection.  This phase takes a legal SelectionDAG as input, pattern matches
1213    the instructions supported by the target to this DAG, and produces a new DAG
1214    of target code.  For example, consider the following LLVM fragment:</p>
1215
1216 <div class="doc_code">
1217 <pre>
1218 %t1 = fadd float %W, %X
1219 %t2 = fmul float %t1, %Y
1220 %t3 = fadd float %t2, %Z
1221 </pre>
1222 </div>
1223
1224 <p>This LLVM code corresponds to a SelectionDAG that looks basically like
1225    this:</p>
1226
1227 <div class="doc_code">
1228 <pre>
1229 (fadd:f32 (fmul:f32 (fadd:f32 W, X), Y), Z)
1230 </pre>
1231 </div>
1232
1233 <p>If a target supports floating point multiply-and-add (FMA) operations, one of
1234    the adds can be merged with the multiply.  On the PowerPC, for example, the
1235    output of the instruction selector might look like this DAG:</p>
1236
1237 <div class="doc_code">
1238 <pre>
1239 (FMADDS (FADDS W, X), Y, Z)
1240 </pre>
1241 </div>
1242
1243 <p>The <tt>FMADDS</tt> instruction is a ternary instruction that multiplies its
1244 first two operands and adds the third (as single-precision floating-point
1245 numbers).  The <tt>FADDS</tt> instruction is a simple binary single-precision
1246 add instruction.  To perform this pattern match, the PowerPC backend includes
1247 the following instruction definitions:</p>
1248
1249 <div class="doc_code">
1250 <pre>
1251 def FMADDS : AForm_1&lt;59, 29,
1252                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
1253                     "fmadds $FRT, $FRA, $FRC, $FRB",
1254                     [<b>(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
1255                                            F4RC:$FRB))</b>]&gt;;
1256 def FADDS : AForm_2&lt;59, 21,
1257                     (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRB),
1258                     "fadds $FRT, $FRA, $FRB",
1259                     [<b>(set F4RC:$FRT, (fadd F4RC:$FRA, F4RC:$FRB))</b>]&gt;;
1260 </pre>
1261 </div>
1262
1263 <p>The portion of the instruction definition in bold indicates the pattern used
1264    to match the instruction.  The DAG operators
1265    (like <tt>fmul</tt>/<tt>fadd</tt>) are defined in
1266    the <tt>include/llvm/Target/TargetSelectionDAG.td</tt> file.  "
1267    <tt>F4RC</tt>" is the register class of the input and result values.</p>
1268
1269 <p>The TableGen DAG instruction selector generator reads the instruction
1270    patterns in the <tt>.td</tt> file and automatically builds parts of the
1271    pattern matching code for your target.  It has the following strengths:</p>
1272
1273 <ul>
1274   <li>At compiler-compiler time, it analyzes your instruction patterns and tells
1275       you if your patterns make sense or not.</li>
1276
1277   <li>It can handle arbitrary constraints on operands for the pattern match.  In
1278       particular, it is straight-forward to say things like "match any immediate
1279       that is a 13-bit sign-extended value".  For examples, see the
1280       <tt>immSExt16</tt> and related <tt>tblgen</tt> classes in the PowerPC
1281       backend.</li>
1282
1283   <li>It knows several important identities for the patterns defined.  For
1284       example, it knows that addition is commutative, so it allows the
1285       <tt>FMADDS</tt> pattern above to match "<tt>(fadd X, (fmul Y, Z))</tt>" as
1286       well as "<tt>(fadd (fmul X, Y), Z)</tt>", without the target author having
1287       to specially handle this case.</li>
1288
1289   <li>It has a full-featured type-inferencing system.  In particular, you should
1290       rarely have to explicitly tell the system what type parts of your patterns
1291       are.  In the <tt>FMADDS</tt> case above, we didn't have to tell
1292       <tt>tblgen</tt> that all of the nodes in the pattern are of type 'f32'.
1293       It was able to infer and propagate this knowledge from the fact that
1294       <tt>F4RC</tt> has type 'f32'.</li>
1295
1296   <li>Targets can define their own (and rely on built-in) "pattern fragments".
1297       Pattern fragments are chunks of reusable patterns that get inlined into
1298       your patterns during compiler-compiler time.  For example, the integer
1299       "<tt>(not x)</tt>" operation is actually defined as a pattern fragment
1300       that expands as "<tt>(xor x, -1)</tt>", since the SelectionDAG does not
1301       have a native '<tt>not</tt>' operation.  Targets can define their own
1302       short-hand fragments as they see fit.  See the definition of
1303       '<tt>not</tt>' and '<tt>ineg</tt>' for examples.</li>
1304
1305   <li>In addition to instructions, targets can specify arbitrary patterns that
1306       map to one or more instructions using the 'Pat' class.  For example, the
1307       PowerPC has no way to load an arbitrary integer immediate into a register
1308       in one instruction. To tell tblgen how to do this, it defines:
1309       <br>
1310       <br>
1311 <div class="doc_code">
1312 <pre>
1313 // Arbitrary immediate support.  Implement in terms of LIS/ORI.
1314 def : Pat&lt;(i32 imm:$imm),
1315           (ORI (LIS (HI16 imm:$imm)), (LO16 imm:$imm))&gt;;
1316 </pre>
1317 </div>
1318       <br>
1319       If none of the single-instruction patterns for loading an immediate into a
1320       register match, this will be used.  This rule says "match an arbitrary i32
1321       immediate, turning it into an <tt>ORI</tt> ('or a 16-bit immediate') and
1322       an <tt>LIS</tt> ('load 16-bit immediate, where the immediate is shifted to
1323       the left 16 bits') instruction".  To make this work, the
1324       <tt>LO16</tt>/<tt>HI16</tt> node transformations are used to manipulate
1325       the input immediate (in this case, take the high or low 16-bits of the
1326       immediate).</li>
1327
1328   <li>While the system does automate a lot, it still allows you to write custom
1329       C++ code to match special cases if there is something that is hard to
1330       express.</li>
1331 </ul>
1332
1333 <p>While it has many strengths, the system currently has some limitations,
1334    primarily because it is a work in progress and is not yet finished:</p>
1335
1336 <ul>
1337   <li>Overall, there is no way to define or match SelectionDAG nodes that define
1338       multiple values (e.g. <tt>SMUL_LOHI</tt>, <tt>LOAD</tt>, <tt>CALL</tt>,
1339       etc).  This is the biggest reason that you currently still <em>have
1340       to</em> write custom C++ code for your instruction selector.</li>
1341
1342   <li>There is no great way to support matching complex addressing modes yet.
1343       In the future, we will extend pattern fragments to allow them to define
1344       multiple values (e.g. the four operands of the <a href="#x86_memory">X86
1345       addressing mode</a>, which are currently matched with custom C++ code).
1346       In addition, we'll extend fragments so that a fragment can match multiple
1347       different patterns.</li>
1348
1349   <li>We don't automatically infer flags like isStore/isLoad yet.</li>
1350
1351   <li>We don't automatically generate the set of supported registers and
1352       operations for the <a href="#selectiondag_legalize">Legalizer</a>
1353       yet.</li>
1354
1355   <li>We don't have a way of tying in custom legalized nodes yet.</li>
1356 </ul>
1357
1358 <p>Despite these limitations, the instruction selector generator is still quite
1359    useful for most of the binary and logical operations in typical instruction
1360    sets.  If you run into any problems or can't figure out how to do something,
1361    please let Chris know!</p>
1362
1363 </div>
1364
1365 <!-- _______________________________________________________________________ -->
1366 <div class="doc_subsubsection">
1367   <a name="selectiondag_sched">SelectionDAG Scheduling and Formation Phase</a>
1368 </div>
1369
1370 <div class="doc_text">
1371
1372 <p>The scheduling phase takes the DAG of target instructions from the selection
1373    phase and assigns an order.  The scheduler can pick an order depending on
1374    various constraints of the machines (i.e. order for minimal register pressure
1375    or try to cover instruction latencies).  Once an order is established, the
1376    DAG is converted to a list
1377    of <tt><a href="#machineinstr">MachineInstr</a></tt>s and the SelectionDAG is
1378    destroyed.</p>
1379
1380 <p>Note that this phase is logically separate from the instruction selection
1381    phase, but is tied to it closely in the code because it operates on
1382    SelectionDAGs.</p>
1383
1384 </div>
1385
1386 <!-- _______________________________________________________________________ -->
1387 <div class="doc_subsubsection">
1388   <a name="selectiondag_future">Future directions for the SelectionDAG</a>
1389 </div>
1390
1391 <div class="doc_text">
1392
1393 <ol>
1394   <li>Optional function-at-a-time selection.</li>
1395
1396   <li>Auto-generate entire selector from <tt>.td</tt> file.</li>
1397 </ol>
1398
1399 </div>
1400
1401 <!-- ======================================================================= -->
1402 <div class="doc_subsection">
1403   <a name="ssamco">SSA-based Machine Code Optimizations</a>
1404 </div>
1405 <div class="doc_text"><p>To Be Written</p></div>
1406
1407 <!-- ======================================================================= -->
1408 <div class="doc_subsection">
1409   <a name="liveintervals">Live Intervals</a>
1410 </div>
1411
1412 <div class="doc_text">
1413
1414 <p>Live Intervals are the ranges (intervals) where a variable is <i>live</i>.
1415    They are used by some <a href="#regalloc">register allocator</a> passes to
1416    determine if two or more virtual registers which require the same physical
1417    register are live at the same point in the program (i.e., they conflict).
1418    When this situation occurs, one virtual register must be <i>spilled</i>.</p>
1419
1420 </div>
1421
1422 <!-- _______________________________________________________________________ -->
1423 <div class="doc_subsubsection">
1424   <a name="livevariable_analysis">Live Variable Analysis</a>
1425 </div>
1426
1427 <div class="doc_text">
1428
1429 <p>The first step in determining the live intervals of variables is to calculate
1430    the set of registers that are immediately dead after the instruction (i.e.,
1431    the instruction calculates the value, but it is never used) and the set of
1432    registers that are used by the instruction, but are never used after the
1433    instruction (i.e., they are killed). Live variable information is computed
1434    for each <i>virtual</i> register and <i>register allocatable</i> physical
1435    register in the function.  This is done in a very efficient manner because it
1436    uses SSA to sparsely compute lifetime information for virtual registers
1437    (which are in SSA form) and only has to track physical registers within a
1438    block.  Before register allocation, LLVM can assume that physical registers
1439    are only live within a single basic block.  This allows it to do a single,
1440    local analysis to resolve physical register lifetimes within each basic
1441    block. If a physical register is not register allocatable (e.g., a stack
1442    pointer or condition codes), it is not tracked.</p>
1443
1444 <p>Physical registers may be live in to or out of a function. Live in values are
1445    typically arguments in registers. Live out values are typically return values
1446    in registers. Live in values are marked as such, and are given a dummy
1447    "defining" instruction during live intervals analysis. If the last basic
1448    block of a function is a <tt>return</tt>, then it's marked as using all live
1449    out values in the function.</p>
1450
1451 <p><tt>PHI</tt> nodes need to be handled specially, because the calculation of
1452    the live variable information from a depth first traversal of the CFG of the
1453    function won't guarantee that a virtual register used by the <tt>PHI</tt>
1454    node is defined before it's used. When a <tt>PHI</tt> node is encountered,
1455    only the definition is handled, because the uses will be handled in other
1456    basic blocks.</p>
1457
1458 <p>For each <tt>PHI</tt> node of the current basic block, we simulate an
1459    assignment at the end of the current basic block and traverse the successor
1460    basic blocks. If a successor basic block has a <tt>PHI</tt> node and one of
1461    the <tt>PHI</tt> node's operands is coming from the current basic block, then
1462    the variable is marked as <i>alive</i> within the current basic block and all
1463    of its predecessor basic blocks, until the basic block with the defining
1464    instruction is encountered.</p>
1465
1466 </div>
1467
1468 <!-- _______________________________________________________________________ -->
1469 <div class="doc_subsubsection">
1470   <a name="liveintervals_analysis">Live Intervals Analysis</a>
1471 </div>
1472
1473 <div class="doc_text">
1474
1475 <p>We now have the information available to perform the live intervals analysis
1476    and build the live intervals themselves.  We start off by numbering the basic
1477    blocks and machine instructions.  We then handle the "live-in" values.  These
1478    are in physical registers, so the physical register is assumed to be killed
1479    by the end of the basic block.  Live intervals for virtual registers are
1480    computed for some ordering of the machine instructions <tt>[1, N]</tt>.  A
1481    live interval is an interval <tt>[i, j)</tt>, where <tt>1 &lt;= i &lt;= j
1482    &lt; N</tt>, for which a variable is live.</p>
1483
1484 <p><i><b>More to come...</b></i></p>
1485
1486 </div>
1487
1488 <!-- ======================================================================= -->
1489 <div class="doc_subsection">
1490   <a name="regalloc">Register Allocation</a>
1491 </div>
1492
1493 <div class="doc_text">
1494
1495 <p>The <i>Register Allocation problem</i> consists in mapping a program
1496    <i>P<sub>v</sub></i>, that can use an unbounded number of virtual registers,
1497    to a program <i>P<sub>p</sub></i> that contains a finite (possibly small)
1498    number of physical registers. Each target architecture has a different number
1499    of physical registers. If the number of physical registers is not enough to
1500    accommodate all the virtual registers, some of them will have to be mapped
1501    into memory. These virtuals are called <i>spilled virtuals</i>.</p>
1502
1503 </div>
1504
1505 <!-- _______________________________________________________________________ -->
1506
1507 <div class="doc_subsubsection">
1508   <a name="regAlloc_represent">How registers are represented in LLVM</a>
1509 </div>
1510
1511 <div class="doc_text">
1512
1513 <p>In LLVM, physical registers are denoted by integer numbers that normally
1514    range from 1 to 1023. To see how this numbering is defined for a particular
1515    architecture, you can read the <tt>GenRegisterNames.inc</tt> file for that
1516    architecture. For instance, by
1517    inspecting <tt>lib/Target/X86/X86GenRegisterNames.inc</tt> we see that the
1518    32-bit register <tt>EAX</tt> is denoted by 15, and the MMX register
1519    <tt>MM0</tt> is mapped to 48.</p>
1520
1521 <p>Some architectures contain registers that share the same physical location. A
1522    notable example is the X86 platform. For instance, in the X86 architecture,
1523    the registers <tt>EAX</tt>, <tt>AX</tt> and <tt>AL</tt> share the first eight
1524    bits. These physical registers are marked as <i>aliased</i> in LLVM. Given a
1525    particular architecture, you can check which registers are aliased by
1526    inspecting its <tt>RegisterInfo.td</tt> file. Moreover, the method
1527    <tt>TargetRegisterInfo::getAliasSet(p_reg)</tt> returns an array containing
1528    all the physical registers aliased to the register <tt>p_reg</tt>.</p>
1529
1530 <p>Physical registers, in LLVM, are grouped in <i>Register Classes</i>.
1531    Elements in the same register class are functionally equivalent, and can be
1532    interchangeably used. Each virtual register can only be mapped to physical
1533    registers of a particular class. For instance, in the X86 architecture, some
1534    virtuals can only be allocated to 8 bit registers.  A register class is
1535    described by <tt>TargetRegisterClass</tt> objects.  To discover if a virtual
1536    register is compatible with a given physical, this code can be used:</p>
1537
1538 <div class="doc_code">
1539 <pre>
1540 bool RegMapping_Fer::compatible_class(MachineFunction &amp;mf,
1541                                       unsigned v_reg,
1542                                       unsigned p_reg) {
1543   assert(TargetRegisterInfo::isPhysicalRegister(p_reg) &amp;&amp;
1544          "Target register must be physical");
1545   const TargetRegisterClass *trc = mf.getRegInfo().getRegClass(v_reg);
1546   return trc-&gt;contains(p_reg);
1547 }
1548 </pre>
1549 </div>
1550
1551 <p>Sometimes, mostly for debugging purposes, it is useful to change the number
1552    of physical registers available in the target architecture. This must be done
1553    statically, inside the <tt>TargetRegsterInfo.td</tt> file. Just <tt>grep</tt>
1554    for <tt>RegisterClass</tt>, the last parameter of which is a list of
1555    registers. Just commenting some out is one simple way to avoid them being
1556    used. A more polite way is to explicitly exclude some registers from
1557    the <i>allocation order</i>. See the definition of the <tt>GR8</tt> register
1558    class in <tt>lib/Target/X86/X86RegisterInfo.td</tt> for an example of this.
1559    </p>
1560
1561 <p>Virtual registers are also denoted by integer numbers. Contrary to physical
1562    registers, different virtual registers never share the same number. Whereas
1563    physical registers are statically defined in a <tt>TargetRegisterInfo.td</tt>
1564    file and cannot be created by the application developer, that is not the case
1565    with virtual registers. In order to create new virtual registers, use the
1566    method <tt>MachineRegisterInfo::createVirtualRegister()</tt>. This method
1567    will return a new virtual register. Use an <tt>IndexedMap&lt;Foo,
1568    VirtReg2IndexFunctor&gt;</tt> to hold information per virtual register. If you
1569    need to enumerate all virtual registers, use the function
1570    <tt>TargetRegisterInfo::index2VirtReg()</tt> to find the virtual register
1571    numbers:</p>
1572
1573 <div class="doc_code">
1574 <pre>
1575   for (unsigned i = 0, e = MRI->getNumVirtRegs(); i != e; ++i) {
1576     unsigned VirtReg = TargetRegisterInfo::index2VirtReg(i);
1577     stuff(VirtReg);
1578   }
1579 </pre>
1580 </div>
1581
1582 <p>Before register allocation, the operands of an instruction are mostly virtual
1583    registers, although physical registers may also be used. In order to check if
1584    a given machine operand is a register, use the boolean
1585    function <tt>MachineOperand::isRegister()</tt>. To obtain the integer code of
1586    a register, use <tt>MachineOperand::getReg()</tt>. An instruction may define
1587    or use a register. For instance, <tt>ADD reg:1026 := reg:1025 reg:1024</tt>
1588    defines the registers 1024, and uses registers 1025 and 1026. Given a
1589    register operand, the method <tt>MachineOperand::isUse()</tt> informs if that
1590    register is being used by the instruction. The
1591    method <tt>MachineOperand::isDef()</tt> informs if that registers is being
1592    defined.</p>
1593
1594 <p>We will call physical registers present in the LLVM bitcode before register
1595    allocation <i>pre-colored registers</i>. Pre-colored registers are used in
1596    many different situations, for instance, to pass parameters of functions
1597    calls, and to store results of particular instructions. There are two types
1598    of pre-colored registers: the ones <i>implicitly</i> defined, and
1599    those <i>explicitly</i> defined. Explicitly defined registers are normal
1600    operands, and can be accessed
1601    with <tt>MachineInstr::getOperand(int)::getReg()</tt>.  In order to check
1602    which registers are implicitly defined by an instruction, use
1603    the <tt>TargetInstrInfo::get(opcode)::ImplicitDefs</tt>,
1604    where <tt>opcode</tt> is the opcode of the target instruction. One important
1605    difference between explicit and implicit physical registers is that the
1606    latter are defined statically for each instruction, whereas the former may
1607    vary depending on the program being compiled. For example, an instruction
1608    that represents a function call will always implicitly define or use the same
1609    set of physical registers. To read the registers implicitly used by an
1610    instruction,
1611    use <tt>TargetInstrInfo::get(opcode)::ImplicitUses</tt>. Pre-colored
1612    registers impose constraints on any register allocation algorithm. The
1613    register allocator must make sure that none of them are overwritten by
1614    the values of virtual registers while still alive.</p>
1615
1616 </div>
1617
1618 <!-- _______________________________________________________________________ -->
1619
1620 <div class="doc_subsubsection">
1621   <a name="regAlloc_howTo">Mapping virtual registers to physical registers</a>
1622 </div>
1623
1624 <div class="doc_text">
1625
1626 <p>There are two ways to map virtual registers to physical registers (or to
1627    memory slots). The first way, that we will call <i>direct mapping</i>, is
1628    based on the use of methods of the classes <tt>TargetRegisterInfo</tt>,
1629    and <tt>MachineOperand</tt>. The second way, that we will call <i>indirect
1630    mapping</i>, relies on the <tt>VirtRegMap</tt> class in order to insert loads
1631    and stores sending and getting values to and from memory.</p>
1632
1633 <p>The direct mapping provides more flexibility to the developer of the register
1634    allocator; however, it is more error prone, and demands more implementation
1635    work.  Basically, the programmer will have to specify where load and store
1636    instructions should be inserted in the target function being compiled in
1637    order to get and store values in memory. To assign a physical register to a
1638    virtual register present in a given operand,
1639    use <tt>MachineOperand::setReg(p_reg)</tt>. To insert a store instruction,
1640    use <tt>TargetInstrInfo::storeRegToStackSlot(...)</tt>, and to insert a
1641    load instruction, use <tt>TargetInstrInfo::loadRegFromStackSlot</tt>.</p>
1642
1643 <p>The indirect mapping shields the application developer from the complexities
1644    of inserting load and store instructions. In order to map a virtual register
1645    to a physical one, use <tt>VirtRegMap::assignVirt2Phys(vreg, preg)</tt>.  In
1646    order to map a certain virtual register to memory,
1647    use <tt>VirtRegMap::assignVirt2StackSlot(vreg)</tt>. This method will return
1648    the stack slot where <tt>vreg</tt>'s value will be located.  If it is
1649    necessary to map another virtual register to the same stack slot,
1650    use <tt>VirtRegMap::assignVirt2StackSlot(vreg, stack_location)</tt>. One
1651    important point to consider when using the indirect mapping, is that even if
1652    a virtual register is mapped to memory, it still needs to be mapped to a
1653    physical register. This physical register is the location where the virtual
1654    register is supposed to be found before being stored or after being
1655    reloaded.</p>
1656
1657 <p>If the indirect strategy is used, after all the virtual registers have been
1658    mapped to physical registers or stack slots, it is necessary to use a spiller
1659    object to place load and store instructions in the code. Every virtual that
1660    has been mapped to a stack slot will be stored to memory after been defined
1661    and will be loaded before being used. The implementation of the spiller tries
1662    to recycle load/store instructions, avoiding unnecessary instructions. For an
1663    example of how to invoke the spiller,
1664    see <tt>RegAllocLinearScan::runOnMachineFunction</tt>
1665    in <tt>lib/CodeGen/RegAllocLinearScan.cpp</tt>.</p>
1666
1667 </div>
1668
1669 <!-- _______________________________________________________________________ -->
1670 <div class="doc_subsubsection">
1671   <a name="regAlloc_twoAddr">Handling two address instructions</a>
1672 </div>
1673
1674 <div class="doc_text">
1675
1676 <p>With very rare exceptions (e.g., function calls), the LLVM machine code
1677    instructions are three address instructions. That is, each instruction is
1678    expected to define at most one register, and to use at most two registers.
1679    However, some architectures use two address instructions. In this case, the
1680    defined register is also one of the used register. For instance, an
1681    instruction such as <tt>ADD %EAX, %EBX</tt>, in X86 is actually equivalent
1682    to <tt>%EAX = %EAX + %EBX</tt>.</p>
1683
1684 <p>In order to produce correct code, LLVM must convert three address
1685    instructions that represent two address instructions into true two address
1686    instructions. LLVM provides the pass <tt>TwoAddressInstructionPass</tt> for
1687    this specific purpose. It must be run before register allocation takes
1688    place. After its execution, the resulting code may no longer be in SSA
1689    form. This happens, for instance, in situations where an instruction such
1690    as <tt>%a = ADD %b %c</tt> is converted to two instructions such as:</p>
1691
1692 <div class="doc_code">
1693 <pre>
1694 %a = MOVE %b
1695 %a = ADD %a %c
1696 </pre>
1697 </div>
1698
1699 <p>Notice that, internally, the second instruction is represented as
1700    <tt>ADD %a[def/use] %c</tt>. I.e., the register operand <tt>%a</tt> is both
1701    used and defined by the instruction.</p>
1702
1703 </div>
1704
1705 <!-- _______________________________________________________________________ -->
1706 <div class="doc_subsubsection">
1707   <a name="regAlloc_ssaDecon">The SSA deconstruction phase</a>
1708 </div>
1709
1710 <div class="doc_text">
1711
1712 <p>An important transformation that happens during register allocation is called
1713    the <i>SSA Deconstruction Phase</i>. The SSA form simplifies many analyses
1714    that are performed on the control flow graph of programs. However,
1715    traditional instruction sets do not implement PHI instructions. Thus, in
1716    order to generate executable code, compilers must replace PHI instructions
1717    with other instructions that preserve their semantics.</p>
1718
1719 <p>There are many ways in which PHI instructions can safely be removed from the
1720    target code. The most traditional PHI deconstruction algorithm replaces PHI
1721    instructions with copy instructions. That is the strategy adopted by
1722    LLVM. The SSA deconstruction algorithm is implemented
1723    in <tt>lib/CodeGen/PHIElimination.cpp</tt>. In order to invoke this pass, the
1724    identifier <tt>PHIEliminationID</tt> must be marked as required in the code
1725    of the register allocator.</p>
1726
1727 </div>
1728
1729 <!-- _______________________________________________________________________ -->
1730 <div class="doc_subsubsection">
1731   <a name="regAlloc_fold">Instruction folding</a>
1732 </div>
1733
1734 <div class="doc_text">
1735
1736 <p><i>Instruction folding</i> is an optimization performed during register
1737    allocation that removes unnecessary copy instructions. For instance, a
1738    sequence of instructions such as:</p>
1739
1740 <div class="doc_code">
1741 <pre>
1742 %EBX = LOAD %mem_address
1743 %EAX = COPY %EBX
1744 </pre>
1745 </div>
1746
1747 <p>can be safely substituted by the single instruction:</p>
1748
1749 <div class="doc_code">
1750 <pre>
1751 %EAX = LOAD %mem_address
1752 </pre>
1753 </div>
1754
1755 <p>Instructions can be folded with
1756    the <tt>TargetRegisterInfo::foldMemoryOperand(...)</tt> method. Care must be
1757    taken when folding instructions; a folded instruction can be quite different
1758    from the original
1759    instruction. See <tt>LiveIntervals::addIntervalsForSpills</tt>
1760    in <tt>lib/CodeGen/LiveIntervalAnalysis.cpp</tt> for an example of its
1761    use.</p>
1762
1763 </div>
1764
1765 <!-- _______________________________________________________________________ -->
1766
1767 <div class="doc_subsubsection">
1768   <a name="regAlloc_builtIn">Built in register allocators</a>
1769 </div>
1770
1771 <div class="doc_text">
1772
1773 <p>The LLVM infrastructure provides the application developer with three
1774    different register allocators:</p>
1775
1776 <ul>
1777   <li><i>Linear Scan</i> &mdash; <i>The default allocator</i>. This is the
1778       well-know linear scan register allocator. Whereas the
1779       <i>Simple</i> and <i>Local</i> algorithms use a direct mapping
1780       implementation technique, the <i>Linear Scan</i> implementation
1781       uses a spiller in order to place load and stores.</li>
1782
1783   <li><i>Fast</i> &mdash; This register allocator is the default for debug
1784       builds. It allocates registers on a basic block level, attempting to keep
1785       values in registers and reusing registers as appropriate.</li>
1786
1787   <li><i>PBQP</i> &mdash; A Partitioned Boolean Quadratic Programming (PBQP)
1788       based register allocator. This allocator works by constructing a PBQP
1789       problem representing the register allocation problem under consideration,
1790       solving this using a PBQP solver, and mapping the solution back to a
1791       register assignment.</li>
1792
1793 </ul>
1794
1795 <p>The type of register allocator used in <tt>llc</tt> can be chosen with the
1796    command line option <tt>-regalloc=...</tt>:</p>
1797
1798 <div class="doc_code">
1799 <pre>
1800 $ llc -regalloc=linearscan file.bc -o ln.s;
1801 $ llc -regalloc=fast file.bc -o fa.s;
1802 $ llc -regalloc=pbqp file.bc -o pbqp.s;
1803 </pre>
1804 </div>
1805
1806 </div>
1807
1808 <!-- ======================================================================= -->
1809 <div class="doc_subsection">
1810   <a name="proepicode">Prolog/Epilog Code Insertion</a>
1811 </div>
1812 <div class="doc_text"><p>To Be Written</p></div>
1813 <!-- ======================================================================= -->
1814 <div class="doc_subsection">
1815   <a name="latemco">Late Machine Code Optimizations</a>
1816 </div>
1817 <div class="doc_text"><p>To Be Written</p></div>
1818
1819 <!-- ======================================================================= -->
1820 <div class="doc_subsection">
1821   <a name="codeemit">Code Emission</a>
1822 </div>
1823
1824 <div class="doc_text">
1825
1826 <p>The code emission step of code generation is responsible for lowering from
1827 the code generator abstractions (like <a
1828 href="#machinefunction">MachineFunction</a>, <a
1829 href="#machineinstr">MachineInstr</a>, etc) down
1830 to the abstractions used by the MC layer (<a href="#mcinst">MCInst</a>,
1831 <a href="#mcstreamer">MCStreamer</a>, etc).  This is
1832 done with a combination of several different classes: the (misnamed)
1833 target-independent AsmPrinter class, target-specific subclasses of AsmPrinter
1834 (such as SparcAsmPrinter), and the TargetLoweringObjectFile class.</p>
1835
1836 <p>Since the MC layer works at the level of abstraction of object files, it
1837 doesn't have a notion of functions, global variables etc.  Instead, it thinks
1838 about labels, directives, and instructions.  A key class used at this time is
1839 the MCStreamer class.  This is an abstract API that is implemented in different
1840 ways (e.g. to output a .s file, output an ELF .o file, etc) that is effectively
1841 an "assembler API".  MCStreamer has one method per directive, such as EmitLabel,
1842 EmitSymbolAttribute, SwitchSection, etc, which directly correspond to assembly
1843 level directives.
1844 </p>
1845
1846 <p>If you are interested in implementing a code generator for a target, there
1847 are three important things that you have to implement for your target:</p>
1848
1849 <ol>
1850 <li>First, you need a subclass of AsmPrinter for your target.  This class
1851 implements the general lowering process converting MachineFunction's into MC
1852 label constructs.  The AsmPrinter base class provides a number of useful methods
1853 and routines, and also allows you to override the lowering process in some
1854 important ways.  You should get much of the lowering for free if you are
1855 implementing an ELF, COFF, or MachO target, because the TargetLoweringObjectFile
1856 class implements much of the common logic.</li>
1857
1858 <li>Second, you need to implement an instruction printer for your target.  The
1859 instruction printer takes an <a href="#mcinst">MCInst</a> and renders it to a
1860 raw_ostream as text.  Most of this is automatically generated from the .td file
1861 (when you specify something like "<tt>add $dst, $src1, $src2</tt>" in the
1862 instructions), but you need to implement routines to print operands.</li>
1863
1864 <li>Third, you need to implement code that lowers a <a
1865 href="#machineinstr">MachineInstr</a> to an MCInst, usually implemented in
1866 "&lt;target&gt;MCInstLower.cpp".  This lowering process is often target
1867 specific, and is responsible for turning jump table entries, constant pool
1868 indices, global variable addresses, etc into MCLabels as appropriate.  This
1869 translation layer is also responsible for expanding pseudo ops used by the code
1870 generator into the actual machine instructions they correspond to. The MCInsts
1871 that are generated by this are fed into the instruction printer or the encoder.
1872 </li>
1873
1874 </ol>
1875
1876 <p>Finally, at your choosing, you can also implement an subclass of
1877 MCCodeEmitter which lowers MCInst's into machine code bytes and relocations.
1878 This is important if you want to support direct .o file emission, or would like
1879 to implement an assembler for your target.</p>
1880
1881 </div>
1882
1883
1884 <!-- *********************************************************************** -->
1885 <div class="doc_section">
1886   <a name="nativeassembler">Implementing a Native Assembler</a>
1887 </div>
1888 <!-- *********************************************************************** -->
1889
1890 <div class="doc_text">
1891
1892 <p>Though you're probably reading this because you want to write or maintain a
1893 compiler backend, LLVM also fully supports building a native assemblers too.
1894 We've tried hard to automate the generation of the assembler from the .td files
1895 (in particular the instruction syntax and encodings), which means that a large
1896 part of the manual and repetitive data entry can be factored and shared with the
1897 compiler.</p>
1898
1899 </div>
1900
1901 <!-- ======================================================================= -->
1902 <div class="doc_subsection" id="na_instparsing">Instruction Parsing</div>
1903
1904 <div class="doc_text"><p>To Be Written</p></div>
1905
1906
1907 <!-- ======================================================================= -->
1908 <div class="doc_subsection" id="na_instaliases">
1909   Instruction Alias Processing
1910 </div>
1911
1912 <div class="doc_text">
1913 <p>Once the instruction is parsed, it enters the MatchInstructionImpl function.
1914 The MatchInstructionImpl function performs alias processing and then does
1915 actual matching.</p>
1916
1917 <p>Alias processing is the phase that canonicalizes different lexical forms of
1918 the same instructions down to one representation.  There are several different
1919 kinds of alias that are possible to implement and they are listed below in the
1920 order that they are processed (which is in order from simplest/weakest to most
1921 complex/powerful).  Generally you want to use the first alias mechanism that
1922 meets the needs of your instruction, because it will allow a more concise
1923 description.</p>
1924
1925 </div>
1926
1927 <!-- _______________________________________________________________________ -->
1928 <div class="doc_subsubsection">Mnemonic Aliases</div>
1929
1930 <div class="doc_text">
1931
1932 <p>The first phase of alias processing is simple instruction mnemonic
1933 remapping for classes of instructions which are allowed with two different
1934 mnemonics.  This phase is a simple and unconditionally remapping from one input
1935 mnemonic to one output mnemonic.  It isn't possible for this form of alias to
1936 look at the operands at all, so the remapping must apply for all forms of a
1937 given mnemonic.  Mnemonic aliases are defined simply, for example X86 has:
1938 </p>
1939
1940 <div class="doc_code">
1941 <pre>
1942 def : MnemonicAlias&lt;"cbw",     "cbtw"&gt;;
1943 def : MnemonicAlias&lt;"smovq",   "movsq"&gt;;
1944 def : MnemonicAlias&lt;"fldcww",  "fldcw"&gt;;
1945 def : MnemonicAlias&lt;"fucompi", "fucomip"&gt;;
1946 def : MnemonicAlias&lt;"ud2a",    "ud2"&gt;;
1947 </pre>
1948 </div>
1949
1950 <p>... and many others.  With a MnemonicAlias definition, the mnemonic is
1951 remapped simply and directly.  Though MnemonicAlias's can't look at any aspect
1952 of the instruction (such as the operands) they can depend on global modes (the
1953 same ones supported by the matcher), through a Requires clause:</p>
1954
1955 <div class="doc_code">
1956 <pre>
1957 def : MnemonicAlias&lt;"pushf", "pushfq"&gt;, Requires&lt;[In64BitMode]&gt;;
1958 def : MnemonicAlias&lt;"pushf", "pushfl"&gt;, Requires&lt;[In32BitMode]&gt;;
1959 </pre>
1960 </div>
1961
1962 <p>In this example, the mnemonic gets mapped into different a new one depending
1963 on the current instruction set.</p>
1964
1965 </div>
1966
1967 <!-- _______________________________________________________________________ -->
1968 <div class="doc_subsubsection">Instruction Aliases</div>
1969
1970 <div class="doc_text">
1971
1972 <p>The most general phase of alias processing occurs while matching is
1973 happening: it provides new forms for the matcher to match along with a specific
1974 instruction to generate.  An instruction alias has two parts: the string to
1975 match and the instruction to generate.  For example:
1976 </p>
1977
1978 <div class="doc_code">
1979 <pre>
1980 def : InstAlias&lt;"movsx $src, $dst", (MOVSX16rr8W GR16:$dst, GR8  :$src)&gt;;
1981 def : InstAlias&lt;"movsx $src, $dst", (MOVSX16rm8W GR16:$dst, i8mem:$src)&gt;;
1982 def : InstAlias&lt;"movsx $src, $dst", (MOVSX32rr8  GR32:$dst, GR8  :$src)&gt;;
1983 def : InstAlias&lt;"movsx $src, $dst", (MOVSX32rr16 GR32:$dst, GR16 :$src)&gt;;
1984 def : InstAlias&lt;"movsx $src, $dst", (MOVSX64rr8  GR64:$dst, GR8  :$src)&gt;;
1985 def : InstAlias&lt;"movsx $src, $dst", (MOVSX64rr16 GR64:$dst, GR16 :$src)&gt;;
1986 def : InstAlias&lt;"movsx $src, $dst", (MOVSX64rr32 GR64:$dst, GR32 :$src)&gt;;
1987 </pre>
1988 </div>
1989
1990 <p>This shows a powerful example of the instruction aliases, matching the
1991 same mnemonic in multiple different ways depending on what operands are present
1992 in the assembly.  The result of instruction aliases can include operands in a
1993 different order than the destination instruction, and can use an input
1994 multiple times, for example:</p>
1995
1996 <div class="doc_code">
1997 <pre>
1998 def : InstAlias&lt;"clrb $reg", (XOR8rr  GR8 :$reg, GR8 :$reg)&gt;;
1999 def : InstAlias&lt;"clrw $reg", (XOR16rr GR16:$reg, GR16:$reg)&gt;;
2000 def : InstAlias&lt;"clrl $reg", (XOR32rr GR32:$reg, GR32:$reg)&gt;;
2001 def : InstAlias&lt;"clrq $reg", (XOR64rr GR64:$reg, GR64:$reg)&gt;;
2002 </pre>
2003 </div>
2004
2005 <p>This example also shows that tied operands are only listed once.  In the X86
2006 backend, XOR8rr has two input GR8's and one output GR8 (where an input is tied
2007 to the output).  InstAliases take a flattened operand list without duplicates
2008 for tied operands.  The result of an instruction alias can also use immediates
2009 and fixed physical registers which are added as simple immediate operands in the
2010 result, for example:</p>
2011
2012 <div class="doc_code">
2013 <pre>
2014 // Fixed Immediate operand.
2015 def : InstAlias&lt;"aad", (AAD8i8 10)&gt;;
2016
2017 // Fixed register operand.
2018 def : InstAlias&lt;"fcomi", (COM_FIr ST1)&gt;;
2019
2020 // Simple alias.
2021 def : InstAlias&lt;"fcomi $reg", (COM_FIr RST:$reg)&gt;;
2022 </pre>
2023 </div>
2024
2025
2026 <p>Instruction aliases can also have a Requires clause to make them
2027 subtarget specific.</p>
2028
2029 </div>
2030
2031
2032
2033 <!-- ======================================================================= -->
2034 <div class="doc_subsection" id="na_matching">Instruction Matching</div>
2035
2036 <div class="doc_text"><p>To Be Written</p></div>
2037
2038
2039
2040
2041 <!-- *********************************************************************** -->
2042 <div class="doc_section">
2043   <a name="targetimpls">Target-specific Implementation Notes</a>
2044 </div>
2045 <!-- *********************************************************************** -->
2046
2047 <div class="doc_text">
2048
2049 <p>This section of the document explains features or design decisions that are
2050    specific to the code generator for a particular target.  First we start
2051    with a table that summarizes what features are supported by each target.</p>
2052
2053 </div>
2054
2055 <!-- ======================================================================= -->
2056 <div class="doc_subsection">
2057   <a name="targetfeatures">Target Feature Matrix</a>
2058 </div>
2059
2060 <div class="doc_text">
2061
2062 <p>Note that this table does not include the C backend or Cpp backends, since
2063 they do not use the target independent code generator infrastructure.  It also
2064 doesn't list features that are not supported fully by any target yet.  It
2065 considers a feature to be supported if at least one subtarget supports it.  A
2066 feature being supported means that it is useful and works for most cases, it
2067 does not indicate that there are zero known bugs in the implementation.  Here
2068 is the key:</p>
2069
2070
2071 <table border="1" cellspacing="0">
2072   <tr>
2073     <th>Unknown</th>
2074     <th>No support</th>
2075     <th>Partial Support</th>
2076     <th>Complete Support</th>
2077   </tr>
2078   <tr>
2079     <td class="unknown"></td>
2080     <td class="no"></td>
2081     <td class="partial"></td>
2082     <td class="yes"></td>
2083   </tr>
2084 </table>
2085
2086 <p>Here is the table:</p>
2087
2088 <table width="689" border="1" cellspacing="0">
2089 <tr><td></td>
2090 <td colspan="13" align="center" style="background-color:#ffc">Target</td>
2091 </tr>
2092   <tr>
2093     <th>Feature</th>
2094     <th>ARM</th>
2095     <th>Alpha</th>
2096     <th>Blackfin</th>
2097     <th>CellSPU</th>
2098     <th>MBlaze</th>
2099     <th>MSP430</th>
2100     <th>Mips</th>
2101     <th>PTX</th>
2102     <th>PowerPC</th>
2103     <th>Sparc</th>
2104     <th>SystemZ</th>
2105     <th>X86</th>
2106     <th>XCore</th>
2107   </tr>
2108
2109 <tr>
2110   <td><a href="#feat_reliable">is generally reliable</a></td>
2111   <td class="yes"></td> <!-- ARM -->
2112   <td class="unknown"></td> <!-- Alpha -->
2113   <td class="no"></td> <!-- Blackfin -->
2114   <td class="no"></td> <!-- CellSPU -->
2115   <td class="no"></td> <!-- MBlaze -->
2116   <td class="unknown"></td> <!-- MSP430 -->
2117   <td class="no"></td> <!-- Mips -->
2118   <td class="no"></td> <!-- PTX -->
2119   <td class="yes"></td> <!-- PowerPC -->
2120   <td class="yes"></td> <!-- Sparc -->
2121   <td class="unknown"></td> <!-- SystemZ -->
2122   <td class="yes"></td> <!-- X86 -->
2123   <td class="unknown"></td> <!-- XCore -->
2124 </tr>
2125
2126 <tr>
2127   <td><a href="#feat_asmparser">assembly parser</a></td>
2128   <td class="no"></td> <!-- ARM -->
2129   <td class="no"></td> <!-- Alpha -->
2130   <td class="no"></td> <!-- Blackfin -->
2131   <td class="no"></td> <!-- CellSPU -->
2132   <td class="yes"></td> <!-- MBlaze -->
2133   <td class="no"></td> <!-- MSP430 -->
2134   <td class="no"></td> <!-- Mips -->
2135   <td class="no"></td> <!-- PTX -->
2136   <td class="no"></td> <!-- PowerPC -->
2137   <td class="no"></td> <!-- Sparc -->
2138   <td class="no"></td> <!-- SystemZ -->
2139   <td class="yes"></td> <!-- X86 -->
2140   <td class="no"></td> <!-- XCore -->
2141 </tr>
2142
2143 <tr>
2144   <td><a href="#feat_disassembler">disassembler</a></td>
2145   <td class="yes"></td> <!-- ARM -->
2146   <td class="no"></td> <!-- Alpha -->
2147   <td class="no"></td> <!-- Blackfin -->
2148   <td class="no"></td> <!-- CellSPU -->
2149   <td class="yes"></td> <!-- MBlaze -->
2150   <td class="no"></td> <!-- MSP430 -->
2151   <td class="no"></td> <!-- Mips -->
2152   <td class="no"></td> <!-- PTX -->
2153   <td class="no"></td> <!-- PowerPC -->
2154   <td class="no"></td> <!-- Sparc -->
2155   <td class="no"></td> <!-- SystemZ -->
2156   <td class="yes"></td> <!-- X86 -->
2157   <td class="no"></td> <!-- XCore -->
2158 </tr>
2159
2160 <tr>
2161   <td><a href="#feat_inlineasm">inline asm</a></td>
2162   <td class="yes"></td> <!-- ARM -->
2163   <td class="unknown"></td> <!-- Alpha -->
2164   <td class="yes"></td> <!-- Blackfin -->
2165   <td class="no"></td> <!-- CellSPU -->
2166   <td class="yes"></td> <!-- MBlaze -->
2167   <td class="unknown"></td> <!-- MSP430 -->
2168   <td class="no"></td> <!-- Mips -->
2169   <td class="unknown"></td> <!-- PTX -->
2170   <td class="yes"></td> <!-- PowerPC -->
2171   <td class="unknown"></td> <!-- Sparc -->
2172   <td class="unknown"></td> <!-- SystemZ -->
2173   <td class="yes"><a href="#feat_inlineasm_x86">*</a></td> <!-- X86 -->
2174   <td class="unknown"></td> <!-- XCore -->
2175 </tr>
2176
2177 <tr>
2178   <td><a href="#feat_jit">jit</a></td>
2179   <td class="partial"><a href="#feat_jit_arm">*</a></td> <!-- ARM -->
2180   <td class="no"></td> <!-- Alpha -->
2181   <td class="no"></td> <!-- Blackfin -->
2182   <td class="no"></td> <!-- CellSPU -->
2183   <td class="no"></td> <!-- MBlaze -->
2184   <td class="unknown"></td> <!-- MSP430 -->
2185   <td class="no"></td> <!-- Mips -->
2186   <td class="unknown"></td> <!-- PTX -->
2187   <td class="yes"></td> <!-- PowerPC -->
2188   <td class="unknown"></td> <!-- Sparc -->
2189   <td class="unknown"></td> <!-- SystemZ -->
2190   <td class="yes"></td> <!-- X86 -->
2191   <td class="unknown"></td> <!-- XCore -->
2192 </tr>
2193
2194 <tr>
2195   <td><a href="#feat_objectwrite">.o&nbsp;file writing</a></td>
2196   <td class="no"></td> <!-- ARM -->
2197   <td class="no"></td> <!-- Alpha -->
2198   <td class="no"></td> <!-- Blackfin -->
2199   <td class="no"></td> <!-- CellSPU -->
2200   <td class="yes"></td> <!-- MBlaze -->
2201   <td class="no"></td> <!-- MSP430 -->
2202   <td class="no"></td> <!-- Mips -->
2203   <td class="no"></td> <!-- PTX -->
2204   <td class="no"></td> <!-- PowerPC -->
2205   <td class="no"></td> <!-- Sparc -->
2206   <td class="no"></td> <!-- SystemZ -->
2207   <td class="yes"></td> <!-- X86 -->
2208   <td class="no"></td> <!-- XCore -->
2209 </tr>
2210
2211 <tr>
2212   <td><a href="#feat_tailcall">tail calls</a></td>
2213   <td class="yes"></td> <!-- ARM -->
2214   <td class="unknown"></td> <!-- Alpha -->
2215   <td class="no"></td> <!-- Blackfin -->
2216   <td class="no"></td> <!-- CellSPU -->
2217   <td class="no"></td> <!-- MBlaze -->
2218   <td class="unknown"></td> <!-- MSP430 -->
2219   <td class="no"></td> <!-- Mips -->
2220   <td class="unknown"></td> <!-- PTX -->
2221   <td class="yes"></td> <!-- PowerPC -->
2222   <td class="unknown"></td> <!-- Sparc -->
2223   <td class="unknown"></td> <!-- SystemZ -->
2224   <td class="yes"></td> <!-- X86 -->
2225   <td class="unknown"></td> <!-- XCore -->
2226 </tr>
2227
2228
2229 </table>
2230
2231 </div>
2232
2233 <!-- _______________________________________________________________________ -->
2234 <div class="doc_subsubsection" id="feat_reliable">Is Generally Reliable</div>
2235
2236 <div class="doc_text">
2237 <p>This box indicates whether the target is considered to be production quality.
2238 This indicates that the target has been used as a static compiler to
2239 compile large amounts of code by a variety of different people and is in
2240 continuous use.</p>
2241 </div>
2242
2243 <!-- _______________________________________________________________________ -->
2244 <div class="doc_subsubsection" id="feat_asmparser">Assembly Parser</div>
2245
2246 <div class="doc_text">
2247 <p>This box indicates whether the target supports parsing target specific .s
2248 files by implementing the MCAsmParser interface.  This is required for llvm-mc
2249 to be able to act as a native assembler and is required for inline assembly
2250 support in the native .o file writer.</p>
2251
2252 </div>
2253
2254
2255 <!-- _______________________________________________________________________ -->
2256 <div class="doc_subsubsection" id="feat_disassembler">Disassembler</div>
2257
2258 <div class="doc_text">
2259 <p>This box indicates whether the target supports the MCDisassembler API for
2260 disassembling machine opcode bytes into MCInst's.</p>
2261
2262 </div>
2263
2264 <!-- _______________________________________________________________________ -->
2265 <div class="doc_subsubsection" id="feat_inlineasm">Inline Asm</div>
2266
2267 <div class="doc_text">
2268 <p>This box indicates whether the target supports most popular inline assembly
2269 constraints and modifiers.</p>
2270
2271 <p id="feat_inlineasm_x86">X86 lacks reliable support for inline assembly
2272 constraints relating to the X86 floating point stack.</p>
2273
2274 </div>
2275
2276 <!-- _______________________________________________________________________ -->
2277 <div class="doc_subsubsection" id="feat_jit">JIT Support</div>
2278
2279 <div class="doc_text">
2280 <p>This box indicates whether the target supports the JIT compiler through
2281 the ExecutionEngine interface.</p>
2282
2283 <p id="feat_jit_arm">The ARM backend has basic support for integer code
2284 in ARM codegen mode, but lacks NEON and full Thumb support.</p>
2285
2286 </div>
2287
2288 <!-- _______________________________________________________________________ -->
2289 <div class="doc_subsubsection" id="feat_objectwrite">.o File Writing</div>
2290
2291 <div class="doc_text">
2292
2293 <p>This box indicates whether the target supports writing .o files (e.g. MachO,
2294 ELF, and/or COFF) files directly from the target.  Note that the target also
2295 must include an assembly parser and general inline assembly support for full
2296 inline assembly support in the .o writer.</p>
2297
2298 <p>Targets that don't support this feature can obviously still write out .o
2299 files, they just rely on having an external assembler to translate from a .s
2300 file to a .o file (as is the case for many C compilers).</p>
2301
2302 </div>
2303
2304 <!-- _______________________________________________________________________ -->
2305 <div class="doc_subsubsection" id="feat_tailcall">Tail Calls</div>
2306
2307 <div class="doc_text">
2308
2309 <p>This box indicates whether the target supports guaranteed tail calls.  These
2310 are calls marked "<a href="LangRef.html#i_call">tail</a>" and use the fastcc
2311 calling convention.  Please see the <a href="#tailcallopt">tail call section
2312 more more details</a>.</p>
2313
2314 </div>
2315
2316
2317
2318
2319 <!-- ======================================================================= -->
2320 <div class="doc_subsection">
2321   <a name="tailcallopt">Tail call optimization</a>
2322 </div>
2323
2324 <div class="doc_text">
2325
2326 <p>Tail call optimization, callee reusing the stack of the caller, is currently
2327    supported on x86/x86-64 and PowerPC. It is performed if:</p>
2328
2329 <ul>
2330   <li>Caller and callee have the calling convention <tt>fastcc</tt> or
2331        <tt>cc 10</tt> (GHC call convention).</li>
2332
2333   <li>The call is a tail call - in tail position (ret immediately follows call
2334       and ret uses value of call or is void).</li>
2335
2336   <li>Option <tt>-tailcallopt</tt> is enabled.</li>
2337
2338   <li>Platform specific constraints are met.</li>
2339 </ul>
2340
2341 <p>x86/x86-64 constraints:</p>
2342
2343 <ul>
2344   <li>No variable argument lists are used.</li>
2345
2346   <li>On x86-64 when generating GOT/PIC code only module-local calls (visibility
2347   = hidden or protected) are supported.</li>
2348 </ul>
2349
2350 <p>PowerPC constraints:</p>
2351
2352 <ul>
2353   <li>No variable argument lists are used.</li>
2354
2355   <li>No byval parameters are used.</li>
2356
2357   <li>On ppc32/64 GOT/PIC only module-local calls (visibility = hidden or protected) are supported.</li>
2358 </ul>
2359
2360 <p>Example:</p>
2361
2362 <p>Call as <tt>llc -tailcallopt test.ll</tt>.</p>
2363
2364 <div class="doc_code">
2365 <pre>
2366 declare fastcc i32 @tailcallee(i32 inreg %a1, i32 inreg %a2, i32 %a3, i32 %a4)
2367
2368 define fastcc i32 @tailcaller(i32 %in1, i32 %in2) {
2369   %l1 = add i32 %in1, %in2
2370   %tmp = tail call fastcc i32 @tailcallee(i32 %in1 inreg, i32 %in2 inreg, i32 %in1, i32 %l1)
2371   ret i32 %tmp
2372 }
2373 </pre>
2374 </div>
2375
2376 <p>Implications of <tt>-tailcallopt</tt>:</p>
2377
2378 <p>To support tail call optimization in situations where the callee has more
2379    arguments than the caller a 'callee pops arguments' convention is used. This
2380    currently causes each <tt>fastcc</tt> call that is not tail call optimized
2381    (because one or more of above constraints are not met) to be followed by a
2382    readjustment of the stack. So performance might be worse in such cases.</p>
2383
2384 </div>
2385 <!-- ======================================================================= -->
2386 <div class="doc_subsection">
2387   <a name="sibcallopt">Sibling call optimization</a>
2388 </div>
2389
2390 <div class="doc_text">
2391
2392 <p>Sibling call optimization is a restricted form of tail call optimization.
2393    Unlike tail call optimization described in the previous section, it can be
2394    performed automatically on any tail calls when <tt>-tailcallopt</tt> option
2395    is not specified.</p>
2396
2397 <p>Sibling call optimization is currently performed on x86/x86-64 when the
2398    following constraints are met:</p>
2399
2400 <ul>
2401   <li>Caller and callee have the same calling convention. It can be either
2402       <tt>c</tt> or <tt>fastcc</tt>.
2403
2404   <li>The call is a tail call - in tail position (ret immediately follows call
2405       and ret uses value of call or is void).</li>
2406
2407   <li>Caller and callee have matching return type or the callee result is not
2408       used.
2409
2410   <li>If any of the callee arguments are being passed in stack, they must be
2411       available in caller's own incoming argument stack and the frame offsets
2412       must be the same.
2413 </ul>
2414
2415 <p>Example:</p>
2416 <div class="doc_code">
2417 <pre>
2418 declare i32 @bar(i32, i32)
2419
2420 define i32 @foo(i32 %a, i32 %b, i32 %c) {
2421 entry:
2422   %0 = tail call i32 @bar(i32 %a, i32 %b)
2423   ret i32 %0
2424 }
2425 </pre>
2426 </div>
2427
2428 </div>
2429 <!-- ======================================================================= -->
2430 <div class="doc_subsection">
2431   <a name="x86">The X86 backend</a>
2432 </div>
2433
2434 <div class="doc_text">
2435
2436 <p>The X86 code generator lives in the <tt>lib/Target/X86</tt> directory.  This
2437    code generator is capable of targeting a variety of x86-32 and x86-64
2438    processors, and includes support for ISA extensions such as MMX and SSE.</p>
2439
2440 </div>
2441
2442 <!-- _______________________________________________________________________ -->
2443 <div class="doc_subsubsection">
2444   <a name="x86_tt">X86 Target Triples supported</a>
2445 </div>
2446
2447 <div class="doc_text">
2448
2449 <p>The following are the known target triples that are supported by the X86
2450    backend.  This is not an exhaustive list, and it would be useful to add those
2451    that people test.</p>
2452
2453 <ul>
2454   <li><b>i686-pc-linux-gnu</b> &mdash; Linux</li>
2455
2456   <li><b>i386-unknown-freebsd5.3</b> &mdash; FreeBSD 5.3</li>
2457
2458   <li><b>i686-pc-cygwin</b> &mdash; Cygwin on Win32</li>
2459
2460   <li><b>i686-pc-mingw32</b> &mdash; MingW on Win32</li>
2461
2462   <li><b>i386-pc-mingw32msvc</b> &mdash; MingW crosscompiler on Linux</li>
2463
2464   <li><b>i686-apple-darwin*</b> &mdash; Apple Darwin on X86</li>
2465
2466   <li><b>x86_64-unknown-linux-gnu</b> &mdash; Linux</li>
2467 </ul>
2468
2469 </div>
2470
2471 <!-- _______________________________________________________________________ -->
2472 <div class="doc_subsubsection">
2473   <a name="x86_cc">X86 Calling Conventions supported</a>
2474 </div>
2475
2476
2477 <div class="doc_text">
2478
2479 <p>The following target-specific calling conventions are known to backend:</p>
2480
2481 <ul>
2482   <li><b>x86_StdCall</b> &mdash; stdcall calling convention seen on Microsoft
2483       Windows platform (CC ID = 64).</li>
2484
2485   <li><b>x86_FastCall</b> &mdash; fastcall calling convention seen on Microsoft
2486       Windows platform (CC ID = 65).</li>
2487 </ul>
2488
2489 </div>
2490
2491 <!-- _______________________________________________________________________ -->
2492 <div class="doc_subsubsection">
2493   <a name="x86_memory">Representing X86 addressing modes in MachineInstrs</a>
2494 </div>
2495
2496 <div class="doc_text">
2497
2498 <p>The x86 has a very flexible way of accessing memory.  It is capable of
2499    forming memory addresses of the following expression directly in integer
2500    instructions (which use ModR/M addressing):</p>
2501
2502 <div class="doc_code">
2503 <pre>
2504 SegmentReg: Base + [1,2,4,8] * IndexReg + Disp32
2505 </pre>
2506 </div>
2507
2508 <p>In order to represent this, LLVM tracks no less than 5 operands for each
2509    memory operand of this form.  This means that the "load" form of
2510    '<tt>mov</tt>' has the following <tt>MachineOperand</tt>s in this order:</p>
2511
2512 <div class="doc_code">
2513 <pre>
2514 Index:        0     |    1        2       3           4          5
2515 Meaning:   DestReg, | BaseReg,  Scale, IndexReg, Displacement Segment
2516 OperandTy: VirtReg, | VirtReg, UnsImm, VirtReg,   SignExtImm  PhysReg
2517 </pre>
2518 </div>
2519
2520 <p>Stores, and all other instructions, treat the four memory operands in the
2521    same way and in the same order.  If the segment register is unspecified
2522    (regno = 0), then no segment override is generated.  "Lea" operations do not
2523    have a segment register specified, so they only have 4 operands for their
2524    memory reference.</p>
2525
2526 </div>
2527
2528 <!-- _______________________________________________________________________ -->
2529 <div class="doc_subsubsection">
2530   <a name="x86_memory">X86 address spaces supported</a>
2531 </div>
2532
2533 <div class="doc_text">
2534
2535 <p>x86 has an experimental feature which provides
2536    the ability to perform loads and stores to different address spaces
2537    via the x86 segment registers.  A segment override prefix byte on an
2538    instruction causes the instruction's memory access to go to the specified
2539    segment.  LLVM address space 0 is the default address space, which includes
2540    the stack, and any unqualified memory accesses in a program.  Address spaces
2541    1-255 are currently reserved for user-defined code.  The GS-segment is
2542    represented by address space 256, while the FS-segment is represented by
2543    address space 257. Other x86 segments have yet to be allocated address space
2544    numbers.</p>
2545
2546 <p>While these address spaces may seem similar to TLS via the
2547    <tt>thread_local</tt> keyword, and often use the same underlying hardware,
2548    there are some fundamental differences.</p>
2549
2550 <p>The <tt>thread_local</tt> keyword applies to global variables and
2551    specifies that they are to be allocated in thread-local memory. There are
2552    no type qualifiers involved, and these variables can be pointed to with
2553    normal pointers and accessed with normal loads and stores.
2554    The <tt>thread_local</tt> keyword is target-independent at the LLVM IR
2555    level (though LLVM doesn't yet have implementations of it for some
2556    configurations).<p>
2557
2558 <p>Special address spaces, in contrast, apply to static types. Every
2559    load and store has a particular address space in its address operand type,
2560    and this is what determines which address space is accessed.
2561    LLVM ignores these special address space qualifiers on global variables,
2562    and does not provide a way to directly allocate storage in them.
2563    At the LLVM IR level, the behavior of these special address spaces depends
2564    in part on the underlying OS or runtime environment, and they are specific
2565    to x86 (and LLVM doesn't yet handle them correctly in some cases).</p>
2566
2567 <p>Some operating systems and runtime environments use (or may in the future
2568    use) the FS/GS-segment registers for various low-level purposes, so care
2569    should be taken when considering them.</p>
2570
2571 </div>
2572
2573 <!-- _______________________________________________________________________ -->
2574 <div class="doc_subsubsection">
2575   <a name="x86_names">Instruction naming</a>
2576 </div>
2577
2578 <div class="doc_text">
2579
2580 <p>An instruction name consists of the base name, a default operand size, and a
2581    a character per operand with an optional special size. For example:</p>
2582
2583 <div class="doc_code">
2584 <pre>
2585 ADD8rr      -&gt; add, 8-bit register, 8-bit register
2586 IMUL16rmi   -&gt; imul, 16-bit register, 16-bit memory, 16-bit immediate
2587 IMUL16rmi8  -&gt; imul, 16-bit register, 16-bit memory, 8-bit immediate
2588 MOVSX32rm16 -&gt; movsx, 32-bit register, 16-bit memory
2589 </pre>
2590 </div>
2591
2592 </div>
2593
2594 <!-- ======================================================================= -->
2595 <div class="doc_subsection">
2596   <a name="ppc">The PowerPC backend</a>
2597 </div>
2598
2599 <div class="doc_text">
2600
2601 <p>The PowerPC code generator lives in the lib/Target/PowerPC directory.  The
2602    code generation is retargetable to several variations or <i>subtargets</i> of
2603    the PowerPC ISA; including ppc32, ppc64 and altivec.</p>
2604
2605 </div>
2606
2607 <!-- _______________________________________________________________________ -->
2608 <div class="doc_subsubsection">
2609   <a name="ppc_abi">LLVM PowerPC ABI</a>
2610 </div>
2611
2612 <div class="doc_text">
2613
2614 <p>LLVM follows the AIX PowerPC ABI, with two deviations. LLVM uses a PC
2615    relative (PIC) or static addressing for accessing global values, so no TOC
2616    (r2) is used. Second, r31 is used as a frame pointer to allow dynamic growth
2617    of a stack frame.  LLVM takes advantage of having no TOC to provide space to
2618    save the frame pointer in the PowerPC linkage area of the caller frame.
2619    Other details of PowerPC ABI can be found at <a href=
2620    "http://developer.apple.com/documentation/DeveloperTools/Conceptual/LowLevelABI/Articles/32bitPowerPC.html"
2621    >PowerPC ABI.</a> Note: This link describes the 32 bit ABI.  The 64 bit ABI
2622    is similar except space for GPRs are 8 bytes wide (not 4) and r13 is reserved
2623    for system use.</p>
2624
2625 </div>
2626
2627 <!-- _______________________________________________________________________ -->
2628 <div class="doc_subsubsection">
2629   <a name="ppc_frame">Frame Layout</a>
2630 </div>
2631
2632 <div class="doc_text">
2633
2634 <p>The size of a PowerPC frame is usually fixed for the duration of a
2635    function's invocation.  Since the frame is fixed size, all references
2636    into the frame can be accessed via fixed offsets from the stack pointer.  The
2637    exception to this is when dynamic alloca or variable sized arrays are
2638    present, then a base pointer (r31) is used as a proxy for the stack pointer
2639    and stack pointer is free to grow or shrink.  A base pointer is also used if
2640    llvm-gcc is not passed the -fomit-frame-pointer flag. The stack pointer is
2641    always aligned to 16 bytes, so that space allocated for altivec vectors will
2642    be properly aligned.</p>
2643
2644 <p>An invocation frame is laid out as follows (low memory at top);</p>
2645
2646 <table class="layout">
2647   <tr>
2648     <td>Linkage<br><br></td>
2649   </tr>
2650   <tr>
2651     <td>Parameter area<br><br></td>
2652   </tr>
2653   <tr>
2654     <td>Dynamic area<br><br></td>
2655   </tr>
2656   <tr>
2657     <td>Locals area<br><br></td>
2658   </tr>
2659   <tr>
2660     <td>Saved registers area<br><br></td>
2661   </tr>
2662   <tr style="border-style: none hidden none hidden;">
2663     <td><br></td>
2664   </tr>
2665   <tr>
2666     <td>Previous Frame<br><br></td>
2667   </tr>
2668 </table>
2669
2670 <p>The <i>linkage</i> area is used by a callee to save special registers prior
2671    to allocating its own frame.  Only three entries are relevant to LLVM. The
2672    first entry is the previous stack pointer (sp), aka link.  This allows
2673    probing tools like gdb or exception handlers to quickly scan the frames in
2674    the stack.  A function epilog can also use the link to pop the frame from the
2675    stack.  The third entry in the linkage area is used to save the return
2676    address from the lr register. Finally, as mentioned above, the last entry is
2677    used to save the previous frame pointer (r31.)  The entries in the linkage
2678    area are the size of a GPR, thus the linkage area is 24 bytes long in 32 bit
2679    mode and 48 bytes in 64 bit mode.</p>
2680
2681 <p>32 bit linkage area</p>
2682
2683 <table class="layout">
2684   <tr>
2685     <td>0</td>
2686     <td>Saved SP (r1)</td>
2687   </tr>
2688   <tr>
2689     <td>4</td>
2690     <td>Saved CR</td>
2691   </tr>
2692   <tr>
2693     <td>8</td>
2694     <td>Saved LR</td>
2695   </tr>
2696   <tr>
2697     <td>12</td>
2698     <td>Reserved</td>
2699   </tr>
2700   <tr>
2701     <td>16</td>
2702     <td>Reserved</td>
2703   </tr>
2704   <tr>
2705     <td>20</td>
2706     <td>Saved FP (r31)</td>
2707   </tr>
2708 </table>
2709
2710 <p>64 bit linkage area</p>
2711
2712 <table class="layout">
2713   <tr>
2714     <td>0</td>
2715     <td>Saved SP (r1)</td>
2716   </tr>
2717   <tr>
2718     <td>8</td>
2719     <td>Saved CR</td>
2720   </tr>
2721   <tr>
2722     <td>16</td>
2723     <td>Saved LR</td>
2724   </tr>
2725   <tr>
2726     <td>24</td>
2727     <td>Reserved</td>
2728   </tr>
2729   <tr>
2730     <td>32</td>
2731     <td>Reserved</td>
2732   </tr>
2733   <tr>
2734     <td>40</td>
2735     <td>Saved FP (r31)</td>
2736   </tr>
2737 </table>
2738
2739 <p>The <i>parameter area</i> is used to store arguments being passed to a callee
2740    function.  Following the PowerPC ABI, the first few arguments are actually
2741    passed in registers, with the space in the parameter area unused.  However,
2742    if there are not enough registers or the callee is a thunk or vararg
2743    function, these register arguments can be spilled into the parameter area.
2744    Thus, the parameter area must be large enough to store all the parameters for
2745    the largest call sequence made by the caller.  The size must also be
2746    minimally large enough to spill registers r3-r10.  This allows callees blind
2747    to the call signature, such as thunks and vararg functions, enough space to
2748    cache the argument registers.  Therefore, the parameter area is minimally 32
2749    bytes (64 bytes in 64 bit mode.)  Also note that since the parameter area is
2750    a fixed offset from the top of the frame, that a callee can access its spilt
2751    arguments using fixed offsets from the stack pointer (or base pointer.)</p>
2752
2753 <p>Combining the information about the linkage, parameter areas and alignment. A
2754    stack frame is minimally 64 bytes in 32 bit mode and 128 bytes in 64 bit
2755    mode.</p>
2756
2757 <p>The <i>dynamic area</i> starts out as size zero.  If a function uses dynamic
2758    alloca then space is added to the stack, the linkage and parameter areas are
2759    shifted to top of stack, and the new space is available immediately below the
2760    linkage and parameter areas.  The cost of shifting the linkage and parameter
2761    areas is minor since only the link value needs to be copied.  The link value
2762    can be easily fetched by adding the original frame size to the base pointer.
2763    Note that allocations in the dynamic space need to observe 16 byte
2764    alignment.</p>
2765
2766 <p>The <i>locals area</i> is where the llvm compiler reserves space for local
2767    variables.</p>
2768
2769 <p>The <i>saved registers area</i> is where the llvm compiler spills callee
2770    saved registers on entry to the callee.</p>
2771
2772 </div>
2773
2774 <!-- _______________________________________________________________________ -->
2775 <div class="doc_subsubsection">
2776   <a name="ppc_prolog">Prolog/Epilog</a>
2777 </div>
2778
2779 <div class="doc_text">
2780
2781 <p>The llvm prolog and epilog are the same as described in the PowerPC ABI, with
2782    the following exceptions.  Callee saved registers are spilled after the frame
2783    is created.  This allows the llvm epilog/prolog support to be common with
2784    other targets.  The base pointer callee saved register r31 is saved in the
2785    TOC slot of linkage area.  This simplifies allocation of space for the base
2786    pointer and makes it convenient to locate programatically and during
2787    debugging.</p>
2788
2789 </div>
2790
2791 <!-- _______________________________________________________________________ -->
2792 <div class="doc_subsubsection">
2793   <a name="ppc_dynamic">Dynamic Allocation</a>
2794 </div>
2795
2796 <div class="doc_text">
2797
2798 <p><i>TODO - More to come.</i></p>
2799
2800 </div>
2801
2802
2803 <!-- *********************************************************************** -->
2804 <hr>
2805 <address>
2806   <a href="http://jigsaw.w3.org/css-validator/check/referer"><img
2807   src="http://jigsaw.w3.org/css-validator/images/vcss-blue" alt="Valid CSS"></a>
2808   <a href="http://validator.w3.org/check/referer"><img
2809   src="http://www.w3.org/Icons/valid-html401-blue" alt="Valid HTML 4.01"></a>
2810
2811   <a href="mailto:sabre@nondot.org">Chris Lattner</a><br>
2812   <a href="http://llvm.org">The LLVM Compiler Infrastructure</a><br>
2813   Last modified: $Date$
2814 </address>
2815
2816 </body>
2817 </html>