test/CodeGen/Mips/msa/3r-d.ll

   1 ; Test the MSA intrinsics that are encoded with the 3R instruction format.
   2 ; There are lots of these so this covers those beginning with 'd'
   3
   4 ; RUN: llc -march=mips -mattr=+msa < %s | FileCheck %s
   5
   6 @llvm_mips_div_s_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
   7 @llvm_mips_div_s_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
   8 @llvm_mips_div_s_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
   9
  10 define void @llvm_mips_div_s_b_test() nounwind {
  11 entry:
  12   %0 = load <16 x i8>* @llvm_mips_div_s_b_ARG1
  13   %1 = load <16 x i8>* @llvm_mips_div_s_b_ARG2
  14   %2 = tail call <16 x i8> @llvm.mips.div.s.b(<16 x i8> %0, <16 x i8> %1)
  15   store <16 x i8> %2, <16 x i8>* @llvm_mips_div_s_b_RES
  16   ret void
  17 }
  18
  19 declare <16 x i8> @llvm.mips.div.s.b(<16 x i8>, <16 x i8>) nounwind
  20
  21 ; CHECK: llvm_mips_div_s_b_test:
  22 ; CHECK: ld.b
  23 ; CHECK: ld.b
  24 ; CHECK: div_s.b
  25 ; CHECK: st.b
  26 ; CHECK: .size llvm_mips_div_s_b_test
  27 ;
  28 @llvm_mips_div_s_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
  29 @llvm_mips_div_s_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
  30 @llvm_mips_div_s_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
  31
  32 define void @llvm_mips_div_s_h_test() nounwind {
  33 entry:
  34   %0 = load <8 x i16>* @llvm_mips_div_s_h_ARG1
  35   %1 = load <8 x i16>* @llvm_mips_div_s_h_ARG2
  36   %2 = tail call <8 x i16> @llvm.mips.div.s.h(<8 x i16> %0, <8 x i16> %1)
  37   store <8 x i16> %2, <8 x i16>* @llvm_mips_div_s_h_RES
  38   ret void
  39 }
  40
  41 declare <8 x i16> @llvm.mips.div.s.h(<8 x i16>, <8 x i16>) nounwind
  42
  43 ; CHECK: llvm_mips_div_s_h_test:
  44 ; CHECK: ld.h
  45 ; CHECK: ld.h
  46 ; CHECK: div_s.h
  47 ; CHECK: st.h
  48 ; CHECK: .size llvm_mips_div_s_h_test
  49 ;
  50 @llvm_mips_div_s_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
  51 @llvm_mips_div_s_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
  52 @llvm_mips_div_s_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  53
  54 define void @llvm_mips_div_s_w_test() nounwind {
  55 entry:
  56   %0 = load <4 x i32>* @llvm_mips_div_s_w_ARG1
  57   %1 = load <4 x i32>* @llvm_mips_div_s_w_ARG2
  58   %2 = tail call <4 x i32> @llvm.mips.div.s.w(<4 x i32> %0, <4 x i32> %1)
  59   store <4 x i32> %2, <4 x i32>* @llvm_mips_div_s_w_RES
  60   ret void
  61 }
  62
  63 declare <4 x i32> @llvm.mips.div.s.w(<4 x i32>, <4 x i32>) nounwind
  64
  65 ; CHECK: llvm_mips_div_s_w_test:
  66 ; CHECK: ld.w
  67 ; CHECK: ld.w
  68 ; CHECK: div_s.w
  69 ; CHECK: st.w
  70 ; CHECK: .size llvm_mips_div_s_w_test
  71 ;
  72 @llvm_mips_div_s_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
  73 @llvm_mips_div_s_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
  74 @llvm_mips_div_s_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  75
  76 define void @llvm_mips_div_s_d_test() nounwind {
  77 entry:
  78   %0 = load <2 x i64>* @llvm_mips_div_s_d_ARG1
  79   %1 = load <2 x i64>* @llvm_mips_div_s_d_ARG2
  80   %2 = tail call <2 x i64> @llvm.mips.div.s.d(<2 x i64> %0, <2 x i64> %1)
  81   store <2 x i64> %2, <2 x i64>* @llvm_mips_div_s_d_RES
  82   ret void
  83 }
  84
  85 declare <2 x i64> @llvm.mips.div.s.d(<2 x i64>, <2 x i64>) nounwind
  86
  87 ; CHECK: llvm_mips_div_s_d_test:
  88 ; CHECK: ld.d
  89 ; CHECK: ld.d
  90 ; CHECK: div_s.d
  91 ; CHECK: st.d
  92 ; CHECK: .size llvm_mips_div_s_d_test
  93 ;
  94 @llvm_mips_div_u_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
  95 @llvm_mips_div_u_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
  96 @llvm_mips_div_u_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
  97
  98 define void @llvm_mips_div_u_b_test() nounwind {
  99 entry:
 100   %0 = load <16 x i8>* @llvm_mips_div_u_b_ARG1
 101   %1 = load <16 x i8>* @llvm_mips_div_u_b_ARG2
 102   %2 = tail call <16 x i8> @llvm.mips.div.u.b(<16 x i8> %0, <16 x i8> %1)
 103   store <16 x i8> %2, <16 x i8>* @llvm_mips_div_u_b_RES
 104   ret void
 105 }
 106
 107 declare <16 x i8> @llvm.mips.div.u.b(<16 x i8>, <16 x i8>) nounwind
 108
 109 ; CHECK: llvm_mips_div_u_b_test:
 110 ; CHECK: ld.b
 111 ; CHECK: ld.b
 112 ; CHECK: div_u.b
 113 ; CHECK: st.b
 114 ; CHECK: .size llvm_mips_div_u_b_test
 115 ;
 116 @llvm_mips_div_u_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 117 @llvm_mips_div_u_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 118 @llvm_mips_div_u_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 119
 120 define void @llvm_mips_div_u_h_test() nounwind {
 121 entry:
 122   %0 = load <8 x i16>* @llvm_mips_div_u_h_ARG1
 123   %1 = load <8 x i16>* @llvm_mips_div_u_h_ARG2
 124   %2 = tail call <8 x i16> @llvm.mips.div.u.h(<8 x i16> %0, <8 x i16> %1)
 125   store <8 x i16> %2, <8 x i16>* @llvm_mips_div_u_h_RES
 126   ret void
 127 }
 128
 129 declare <8 x i16> @llvm.mips.div.u.h(<8 x i16>, <8 x i16>) nounwind
 130
 131 ; CHECK: llvm_mips_div_u_h_test:
 132 ; CHECK: ld.h
 133 ; CHECK: ld.h
 134 ; CHECK: div_u.h
 135 ; CHECK: st.h
 136 ; CHECK: .size llvm_mips_div_u_h_test
 137 ;
 138 @llvm_mips_div_u_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 139 @llvm_mips_div_u_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 140 @llvm_mips_div_u_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 141
 142 define void @llvm_mips_div_u_w_test() nounwind {
 143 entry:
 144   %0 = load <4 x i32>* @llvm_mips_div_u_w_ARG1
 145   %1 = load <4 x i32>* @llvm_mips_div_u_w_ARG2
 146   %2 = tail call <4 x i32> @llvm.mips.div.u.w(<4 x i32> %0, <4 x i32> %1)
 147   store <4 x i32> %2, <4 x i32>* @llvm_mips_div_u_w_RES
 148   ret void
 149 }
 150
 151 declare <4 x i32> @llvm.mips.div.u.w(<4 x i32>, <4 x i32>) nounwind
 152
 153 ; CHECK: llvm_mips_div_u_w_test:
 154 ; CHECK: ld.w
 155 ; CHECK: ld.w
 156 ; CHECK: div_u.w
 157 ; CHECK: st.w
 158 ; CHECK: .size llvm_mips_div_u_w_test
 159 ;
 160 @llvm_mips_div_u_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 161 @llvm_mips_div_u_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 162 @llvm_mips_div_u_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 163
 164 define void @llvm_mips_div_u_d_test() nounwind {
 165 entry:
 166   %0 = load <2 x i64>* @llvm_mips_div_u_d_ARG1
 167   %1 = load <2 x i64>* @llvm_mips_div_u_d_ARG2
 168   %2 = tail call <2 x i64> @llvm.mips.div.u.d(<2 x i64> %0, <2 x i64> %1)
 169   store <2 x i64> %2, <2 x i64>* @llvm_mips_div_u_d_RES
 170   ret void
 171 }
 172
 173 declare <2 x i64> @llvm.mips.div.u.d(<2 x i64>, <2 x i64>) nounwind
 174
 175 ; CHECK: llvm_mips_div_u_d_test:
 176 ; CHECK: ld.d
 177 ; CHECK: ld.d
 178 ; CHECK: div_u.d
 179 ; CHECK: st.d
 180 ; CHECK: .size llvm_mips_div_u_d_test
 181 ;
 182 @llvm_mips_dotp_s_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 183 @llvm_mips_dotp_s_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 184 @llvm_mips_dotp_s_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 185
 186 define void @llvm_mips_dotp_s_h_test() nounwind {
 187 entry:
 188   %0 = load <8 x i16>* @llvm_mips_dotp_s_h_ARG1
 189   %1 = load <8 x i16>* @llvm_mips_dotp_s_h_ARG2
 190   %2 = tail call <8 x i16> @llvm.mips.dotp.s.h(<8 x i16> %0, <8 x i16> %1)
 191   store <8 x i16> %2, <8 x i16>* @llvm_mips_dotp_s_h_RES
 192   ret void
 193 }
 194
 195 declare <8 x i16> @llvm.mips.dotp.s.h(<8 x i16>, <8 x i16>) nounwind
 196
 197 ; CHECK: llvm_mips_dotp_s_h_test:
 198 ; CHECK: ld.h
 199 ; CHECK: ld.h
 200 ; CHECK: dotp_s.h
 201 ; CHECK: st.h
 202 ; CHECK: .size llvm_mips_dotp_s_h_test
 203 ;
 204 @llvm_mips_dotp_s_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 205 @llvm_mips_dotp_s_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 206 @llvm_mips_dotp_s_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 207
 208 define void @llvm_mips_dotp_s_w_test() nounwind {
 209 entry:
 210   %0 = load <4 x i32>* @llvm_mips_dotp_s_w_ARG1
 211   %1 = load <4 x i32>* @llvm_mips_dotp_s_w_ARG2
 212   %2 = tail call <4 x i32> @llvm.mips.dotp.s.w(<4 x i32> %0, <4 x i32> %1)
 213   store <4 x i32> %2, <4 x i32>* @llvm_mips_dotp_s_w_RES
 214   ret void
 215 }
 216
 217 declare <4 x i32> @llvm.mips.dotp.s.w(<4 x i32>, <4 x i32>) nounwind
 218
 219 ; CHECK: llvm_mips_dotp_s_w_test:
 220 ; CHECK: ld.w
 221 ; CHECK: ld.w
 222 ; CHECK: dotp_s.w
 223 ; CHECK: st.w
 224 ; CHECK: .size llvm_mips_dotp_s_w_test
 225 ;
 226 @llvm_mips_dotp_s_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 227 @llvm_mips_dotp_s_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 228 @llvm_mips_dotp_s_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 229
 230 define void @llvm_mips_dotp_s_d_test() nounwind {
 231 entry:
 232   %0 = load <2 x i64>* @llvm_mips_dotp_s_d_ARG1
 233   %1 = load <2 x i64>* @llvm_mips_dotp_s_d_ARG2
 234   %2 = tail call <2 x i64> @llvm.mips.dotp.s.d(<2 x i64> %0, <2 x i64> %1)
 235   store <2 x i64> %2, <2 x i64>* @llvm_mips_dotp_s_d_RES
 236   ret void
 237 }
 238
 239 declare <2 x i64> @llvm.mips.dotp.s.d(<2 x i64>, <2 x i64>) nounwind
 240
 241 ; CHECK: llvm_mips_dotp_s_d_test:
 242 ; CHECK: ld.d
 243 ; CHECK: ld.d
 244 ; CHECK: dotp_s.d
 245 ; CHECK: st.d
 246 ; CHECK: .size llvm_mips_dotp_s_d_test
 247 ;
 248 @llvm_mips_dotp_u_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 249 @llvm_mips_dotp_u_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 250 @llvm_mips_dotp_u_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 251
 252 define void @llvm_mips_dotp_u_h_test() nounwind {
 253 entry:
 254   %0 = load <8 x i16>* @llvm_mips_dotp_u_h_ARG1
 255   %1 = load <8 x i16>* @llvm_mips_dotp_u_h_ARG2
 256   %2 = tail call <8 x i16> @llvm.mips.dotp.u.h(<8 x i16> %0, <8 x i16> %1)
 257   store <8 x i16> %2, <8 x i16>* @llvm_mips_dotp_u_h_RES
 258   ret void
 259 }
 260
 261 declare <8 x i16> @llvm.mips.dotp.u.h(<8 x i16>, <8 x i16>) nounwind
 262
 263 ; CHECK: llvm_mips_dotp_u_h_test:
 264 ; CHECK: ld.h
 265 ; CHECK: ld.h
 266 ; CHECK: dotp_u.h
 267 ; CHECK: st.h
 268 ; CHECK: .size llvm_mips_dotp_u_h_test
 269 ;
 270 @llvm_mips_dotp_u_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 271 @llvm_mips_dotp_u_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 272 @llvm_mips_dotp_u_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 273
 274 define void @llvm_mips_dotp_u_w_test() nounwind {
 275 entry:
 276   %0 = load <4 x i32>* @llvm_mips_dotp_u_w_ARG1
 277   %1 = load <4 x i32>* @llvm_mips_dotp_u_w_ARG2
 278   %2 = tail call <4 x i32> @llvm.mips.dotp.u.w(<4 x i32> %0, <4 x i32> %1)
 279   store <4 x i32> %2, <4 x i32>* @llvm_mips_dotp_u_w_RES
 280   ret void
 281 }
 282
 283 declare <4 x i32> @llvm.mips.dotp.u.w(<4 x i32>, <4 x i32>) nounwind
 284
 285 ; CHECK: llvm_mips_dotp_u_w_test:
 286 ; CHECK: ld.w
 287 ; CHECK: ld.w
 288 ; CHECK: dotp_u.w
 289 ; CHECK: st.w
 290 ; CHECK: .size llvm_mips_dotp_u_w_test
 291 ;
 292 @llvm_mips_dotp_u_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 293 @llvm_mips_dotp_u_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 294 @llvm_mips_dotp_u_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 295
 296 define void @llvm_mips_dotp_u_d_test() nounwind {
 297 entry:
 298   %0 = load <2 x i64>* @llvm_mips_dotp_u_d_ARG1
 299   %1 = load <2 x i64>* @llvm_mips_dotp_u_d_ARG2
 300   %2 = tail call <2 x i64> @llvm.mips.dotp.u.d(<2 x i64> %0, <2 x i64> %1)
 301   store <2 x i64> %2, <2 x i64>* @llvm_mips_dotp_u_d_RES
 302   ret void
 303 }
 304
 305 declare <2 x i64> @llvm.mips.dotp.u.d(<2 x i64>, <2 x i64>) nounwind
 306
 307 ; CHECK: llvm_mips_dotp_u_d_test:
 308 ; CHECK: ld.d
 309 ; CHECK: ld.d
 310 ; CHECK: dotp_u.d
 311 ; CHECK: st.d
 312 ; CHECK: .size llvm_mips_dotp_u_d_test
 313 ;