lib/Target/XCore/XCoreRegisterInfo.cpp

   1 //===- XCoreRegisterInfo.cpp - XCore Register Information -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the XCore implementation of the MRegisterInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "XCoreRegisterInfo.h"
  15 #include "XCoreMachineFunctionInfo.h"
  16 #include "XCore.h"
  17 #include "llvm/CodeGen/MachineInstrBuilder.h"
  18 #include "llvm/CodeGen/MachineFunction.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineLocation.h"
  21 #include "llvm/CodeGen/MachineModuleInfo.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/CodeGen/RegisterScavenging.h"
  24 #include "llvm/Target/TargetFrameLowering.h"
  25 #include "llvm/Target/TargetMachine.h"
  26 #include "llvm/Target/TargetOptions.h"
  27 #include "llvm/Target/TargetInstrInfo.h"
  28 #include "llvm/Type.h"
  29 #include "llvm/Function.h"
  30 #include "llvm/ADT/BitVector.h"
  31 #include "llvm/ADT/STLExtras.h"
  32 #include "llvm/Support/Debug.h"
  33 #include "llvm/Support/ErrorHandling.h"
  34 #include "llvm/Support/raw_ostream.h"
  35
  36 #define GET_REGINFO_MC_DESC
  37 #define GET_REGINFO_TARGET_DESC
  38 #include "XCoreGenRegisterInfo.inc"
  39
  40 using namespace llvm;
  41
  42 XCoreRegisterInfo::XCoreRegisterInfo(const TargetInstrInfo &tii)
  43   : XCoreGenRegisterInfo(XCore::ADJCALLSTACKDOWN, XCore::ADJCALLSTACKUP),
  44     TII(tii) {
  45 }
  46
  47 // helper functions
  48 static inline bool isImmUs(unsigned val) {
  49   return val <= 11;
  50 }
  51
  52 static inline bool isImmU6(unsigned val) {
  53   return val < (1 << 6);
  54 }
  55
  56 static inline bool isImmU16(unsigned val) {
  57   return val < (1 << 16);
  58 }
  59
  60 static const unsigned XCore_ArgRegs[] = {
  61   XCore::R0, XCore::R1, XCore::R2, XCore::R3
  62 };
  63
  64 const unsigned * XCoreRegisterInfo::getArgRegs(const MachineFunction *MF)
  65 {
  66   return XCore_ArgRegs;
  67 }
  68
  69 unsigned XCoreRegisterInfo::getNumArgRegs(const MachineFunction *MF)
  70 {
  71   return array_lengthof(XCore_ArgRegs);
  72 }
  73
  74 bool XCoreRegisterInfo::needsFrameMoves(const MachineFunction &MF) {
  75   return MF.getMMI().hasDebugInfo() ||
  76     MF.getFunction()->needsUnwindTableEntry();
  77 }
  78
  79 const unsigned* XCoreRegisterInfo::getCalleeSavedRegs(const MachineFunction *MF)
  80                                                                          const {
  81   static const unsigned CalleeSavedRegs[] = {
  82     XCore::R4, XCore::R5, XCore::R6, XCore::R7,
  83     XCore::R8, XCore::R9, XCore::R10, XCore::LR,
  84     0
  85   };
  86   return CalleeSavedRegs;
  87 }
  88
  89 BitVector XCoreRegisterInfo::getReservedRegs(const MachineFunction &MF) const {
  90   BitVector Reserved(getNumRegs());
  91   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
  92
  93   Reserved.set(XCore::CP);
  94   Reserved.set(XCore::DP);
  95   Reserved.set(XCore::SP);
  96   Reserved.set(XCore::LR);
  97   if (TFI->hasFP(MF)) {
  98     Reserved.set(XCore::R10);
  99   }
 100   return Reserved;
 101 }
 102
 103 bool
 104 XCoreRegisterInfo::requiresRegisterScavenging(const MachineFunction &MF) const {
 105   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 106
 107   // TODO can we estimate stack size?
 108   return TFI->hasFP(MF);
 109 }
 110
 111 bool
 112 XCoreRegisterInfo::useFPForScavengingIndex(const MachineFunction &MF) const {
 113   return false;
 114 }
 115
 116 // This function eliminates ADJCALLSTACKDOWN,
 117 // ADJCALLSTACKUP pseudo instructions
 118 void XCoreRegisterInfo::
 119 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
 120                               MachineBasicBlock::iterator I) const {
 121   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 122
 123   if (!TFI->hasReservedCallFrame(MF)) {
 124     // Turn the adjcallstackdown instruction into 'extsp <amt>' and the
 125     // adjcallstackup instruction into 'ldaw sp, sp[<amt>]'
 126     MachineInstr *Old = I;
 127     uint64_t Amount = Old->getOperand(0).getImm();
 128     if (Amount != 0) {
 129       // We need to keep the stack aligned properly.  To do this, we round the
 130       // amount of space needed for the outgoing arguments up to the next
 131       // alignment boundary.
 132       unsigned Align = TFI->getStackAlignment();
 133       Amount = (Amount+Align-1)/Align*Align;
 134
 135       assert(Amount%4 == 0);
 136       Amount /= 4;
 137
 138       bool isU6 = isImmU6(Amount);
 139       if (!isU6 && !isImmU16(Amount)) {
 140         // FIX could emit multiple instructions in this case.
 141 #ifndef NDEBUG
 142         errs() << "eliminateCallFramePseudoInstr size too big: "
 143                << Amount << "\n";
 144 #endif
 145         llvm_unreachable(0);
 146       }
 147
 148       MachineInstr *New;
 149       if (Old->getOpcode() == XCore::ADJCALLSTACKDOWN) {
 150         int Opcode = isU6 ? XCore::EXTSP_u6 : XCore::EXTSP_lu6;
 151         New=BuildMI(MF, Old->getDebugLoc(), TII.get(Opcode))
 152           .addImm(Amount);
 153       } else {
 154         assert(Old->getOpcode() == XCore::ADJCALLSTACKUP);
 155         int Opcode = isU6 ? XCore::LDAWSP_ru6_RRegs : XCore::LDAWSP_lru6_RRegs;
 156         New=BuildMI(MF, Old->getDebugLoc(), TII.get(Opcode), XCore::SP)
 157           .addImm(Amount);
 158       }
 159
 160       // Replace the pseudo instruction with a new instruction...
 161       MBB.insert(I, New);
 162     }
 163   }
 164
 165   MBB.erase(I);
 166 }
 167
 168 void
 169 XCoreRegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
 170                                        int SPAdj, RegScavenger *RS) const {
 171   assert(SPAdj == 0 && "Unexpected");
 172   MachineInstr &MI = *II;
 173   DebugLoc dl = MI.getDebugLoc();
 174   unsigned i = 0;
 175
 176   while (!MI.getOperand(i).isFI()) {
 177     ++i;
 178     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
 179   }
 180
 181   MachineOperand &FrameOp = MI.getOperand(i);
 182   int FrameIndex = FrameOp.getIndex();
 183
 184   MachineFunction &MF = *MI.getParent()->getParent();
 185   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 186   int Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex);
 187   int StackSize = MF.getFrameInfo()->getStackSize();
 188
 189   #ifndef NDEBUG
 190   DEBUG(errs() << "\nFunction         : "
 191         << MF.getFunction()->getName() << "\n");
 192   DEBUG(errs() << "<--------->\n");
 193   DEBUG(MI.print(errs()));
 194   DEBUG(errs() << "FrameIndex         : " << FrameIndex << "\n");
 195   DEBUG(errs() << "FrameOffset        : " << Offset << "\n");
 196   DEBUG(errs() << "StackSize          : " << StackSize << "\n");
 197   #endif
 198
 199   Offset += StackSize;
 200
 201   // fold constant into offset.
 202   Offset += MI.getOperand(i + 1).getImm();
 203   MI.getOperand(i + 1).ChangeToImmediate(0);
 204
 205   assert(Offset%4 == 0 && "Misaligned stack offset");
 206
 207   DEBUG(errs() << "Offset             : " << Offset << "\n" << "<--------->\n");
 208
 209   Offset/=4;
 210
 211   bool FP = TFI->hasFP(MF);
 212
 213   unsigned Reg = MI.getOperand(0).getReg();
 214   bool isKill = MI.getOpcode() == XCore::STWFI && MI.getOperand(0).isKill();
 215
 216   assert(XCore::GRRegsRegisterClass->contains(Reg) &&
 217          "Unexpected register operand");
 218
 219   MachineBasicBlock &MBB = *MI.getParent();
 220
 221   if (FP) {
 222     bool isUs = isImmUs(Offset);
 223     unsigned FramePtr = XCore::R10;
 224
 225     if (!isUs) {
 226       if (!RS)
 227         report_fatal_error("eliminateFrameIndex Frame size too big: " +
 228                            Twine(Offset));
 229       unsigned ScratchReg = RS->scavengeRegister(XCore::GRRegsRegisterClass, II,
 230                                                  SPAdj);
 231       loadConstant(MBB, II, ScratchReg, Offset, dl);
 232       switch (MI.getOpcode()) {
 233       case XCore::LDWFI:
 234         BuildMI(MBB, II, dl, TII.get(XCore::LDW_3r), Reg)
 235               .addReg(FramePtr)
 236               .addReg(ScratchReg, RegState::Kill);
 237         break;
 238       case XCore::STWFI:
 239         BuildMI(MBB, II, dl, TII.get(XCore::STW_3r))
 240               .addReg(Reg, getKillRegState(isKill))
 241               .addReg(FramePtr)
 242               .addReg(ScratchReg, RegState::Kill);
 243         break;
 244       case XCore::LDAWFI:
 245         BuildMI(MBB, II, dl, TII.get(XCore::LDAWF_l3r), Reg)
 246               .addReg(FramePtr)
 247               .addReg(ScratchReg, RegState::Kill);
 248         break;
 249       default:
 250         llvm_unreachable("Unexpected Opcode");
 251       }
 252     } else {
 253       switch (MI.getOpcode()) {
 254       case XCore::LDWFI:
 255         BuildMI(MBB, II, dl, TII.get(XCore::LDW_2rus), Reg)
 256               .addReg(FramePtr)
 257               .addImm(Offset);
 258         break;
 259       case XCore::STWFI:
 260         BuildMI(MBB, II, dl, TII.get(XCore::STW_2rus))
 261               .addReg(Reg, getKillRegState(isKill))
 262               .addReg(FramePtr)
 263               .addImm(Offset);
 264         break;
 265       case XCore::LDAWFI:
 266         BuildMI(MBB, II, dl, TII.get(XCore::LDAWF_l2rus), Reg)
 267               .addReg(FramePtr)
 268               .addImm(Offset);
 269         break;
 270       default:
 271         llvm_unreachable("Unexpected Opcode");
 272       }
 273     }
 274   } else {
 275     bool isU6 = isImmU6(Offset);
 276     if (!isU6 && !isImmU16(Offset))
 277       report_fatal_error("eliminateFrameIndex Frame size too big: " +
 278                          Twine(Offset));
 279
 280     switch (MI.getOpcode()) {
 281     int NewOpcode;
 282     case XCore::LDWFI:
 283       NewOpcode = (isU6) ? XCore::LDWSP_ru6 : XCore::LDWSP_lru6;
 284       BuildMI(MBB, II, dl, TII.get(NewOpcode), Reg)
 285             .addImm(Offset);
 286       break;
 287     case XCore::STWFI:
 288       NewOpcode = (isU6) ? XCore::STWSP_ru6 : XCore::STWSP_lru6;
 289       BuildMI(MBB, II, dl, TII.get(NewOpcode))
 290             .addReg(Reg, getKillRegState(isKill))
 291             .addImm(Offset);
 292       break;
 293     case XCore::LDAWFI:
 294       NewOpcode = (isU6) ? XCore::LDAWSP_ru6 : XCore::LDAWSP_lru6;
 295       BuildMI(MBB, II, dl, TII.get(NewOpcode), Reg)
 296             .addImm(Offset);
 297       break;
 298     default:
 299       llvm_unreachable("Unexpected Opcode");
 300     }
 301   }
 302   // Erase old instruction.
 303   MBB.erase(II);
 304 }
 305
 306 void XCoreRegisterInfo::
 307 loadConstant(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 308             unsigned DstReg, int64_t Value, DebugLoc dl) const {
 309   // TODO use mkmsk if possible.
 310   if (!isImmU16(Value)) {
 311     // TODO use constant pool.
 312     report_fatal_error("loadConstant value too big " + Twine(Value));
 313   }
 314   int Opcode = isImmU6(Value) ? XCore::LDC_ru6 : XCore::LDC_lru6;
 315   BuildMI(MBB, I, dl, TII.get(Opcode), DstReg).addImm(Value);
 316 }
 317
 318 int XCoreRegisterInfo::getDwarfRegNum(unsigned RegNum, bool isEH) const {
 319   return XCoreGenRegisterInfo::getDwarfRegNumFull(RegNum, 0);
 320 }
 321
 322 int XCoreRegisterInfo::getLLVMRegNum(unsigned DwarfRegNo, bool isEH) const {
 323   return XCoreGenRegisterInfo::getLLVMRegNumFull(DwarfRegNo,0);
 324 }
 325
 326 unsigned XCoreRegisterInfo::getFrameRegister(const MachineFunction &MF) const {
 327   const TargetFrameLowering *TFI = MF.getTarget().getFrameLowering();
 328
 329   return TFI->hasFP(MF) ? XCore::R10 : XCore::SP;
 330 }
 331
 332 unsigned XCoreRegisterInfo::getRARegister() const {
 333   return XCore::LR;
 334 }