lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86ISelLowering.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/CallingConv.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/GlobalVariable.h"
  24 #include "llvm/Function.h"
  25 #include "llvm/Intrinsics.h"
  26 #include "llvm/ADT/VectorExtras.h"
  27 #include "llvm/Analysis/ScalarEvolutionExpressions.h"
  28 #include "llvm/CodeGen/CallingConvLower.h"
  29 #include "llvm/CodeGen/MachineFrameInfo.h"
  30 #include "llvm/CodeGen/MachineFunction.h"
  31 #include "llvm/CodeGen/MachineInstrBuilder.h"
  32 #include "llvm/CodeGen/SelectionDAG.h"
  33 #include "llvm/CodeGen/SSARegMap.h"
  34 #include "llvm/Support/MathExtras.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/Support/Debug.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/ADT/StringExtras.h"
  39 #include "llvm/ParameterAttributes.h"
  40 using namespace llvm;
  41
  42 X86TargetLowering::X86TargetLowering(TargetMachine &TM)
  43   : TargetLowering(TM) {
  44   Subtarget = &TM.getSubtarget<X86Subtarget>();
  45   X86ScalarSSEf64 = Subtarget->hasSSE2();
  46   X86ScalarSSEf32 = Subtarget->hasSSE1();
  47   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  48
  49
  50   RegInfo = TM.getRegisterInfo();
  51
  52   // Set up the TargetLowering object.
  53
  54   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  55   setShiftAmountType(MVT::i8);
  56   setSetCCResultType(MVT::i8);
  57   setSetCCResultContents(ZeroOrOneSetCCResult);
  58   setSchedulingPreference(SchedulingForRegPressure);
  59   setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
  60   setStackPointerRegisterToSaveRestore(X86StackPtr);
  61
  62   if (Subtarget->isTargetDarwin()) {
  63     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
  64     setUseUnderscoreSetJmp(false);
  65     setUseUnderscoreLongJmp(false);
  66   } else if (Subtarget->isTargetMingw()) {
  67     // MS runtime is weird: it exports _setjmp, but longjmp!
  68     setUseUnderscoreSetJmp(true);
  69     setUseUnderscoreLongJmp(false);
  70   } else {
  71     setUseUnderscoreSetJmp(true);
  72     setUseUnderscoreLongJmp(true);
  73   }
  74
  75   // Set up the register classes.
  76   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
  77   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
  78   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
  79   if (Subtarget->is64Bit())
  80     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
  81
  82   setLoadXAction(ISD::SEXTLOAD, MVT::i1, Expand);
  83
  84   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
  85   // operation.
  86   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
  87   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
  88   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
  89
  90   if (Subtarget->is64Bit()) {
  91     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
  92     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
  93   } else {
  94     if (X86ScalarSSEf64)
  95       // If SSE i64 SINT_TO_FP is not available, expand i32 UINT_TO_FP.
  96       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Expand);
  97     else
  98       setOperationAction(ISD::UINT_TO_FP   , MVT::i32  , Promote);
  99   }
 100
 101   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 102   // this operation.
 103   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 104   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 105   // SSE has no i16 to fp conversion, only i32
 106   if (X86ScalarSSEf32) {
 107     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 108     // f32 and f64 cases are Legal, f80 case is not
 109     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 110   } else {
 111     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 112     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 113   }
 114
 115   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 116   // are Legal, f80 is custom lowered.
 117   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 118   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 119
 120   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 121   // this operation.
 122   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 123   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 124
 125   if (X86ScalarSSEf32) {
 126     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 127     // f32 and f64 cases are Legal, f80 case is not
 128     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 129   } else {
 130     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 131     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 132   }
 133
 134   // Handle FP_TO_UINT by promoting the destination to a larger signed
 135   // conversion.
 136   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 137   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 138   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 139
 140   if (Subtarget->is64Bit()) {
 141     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 142     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 143   } else {
 144     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 145       // Expand FP_TO_UINT into a select.
 146       // FIXME: We would like to use a Custom expander here eventually to do
 147       // the optimal thing for SSE vs. the default expansion in the legalizer.
 148       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 149     else
 150       // With SSE3 we can use fisttpll to convert to a signed i64.
 151       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Promote);
 152   }
 153
 154   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 155   if (!X86ScalarSSEf64) {
 156     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 157     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 158   }
 159
 160   // Scalar integer multiply, multiply-high, divide, and remainder are
 161   // lowered to use operations that produce two results, to match the
 162   // available instructions. This exposes the two-result form to trivial
 163   // CSE, which is able to combine x/y and x%y into a single instruction,
 164   // for example. The single-result multiply instructions are introduced
 165   // in X86ISelDAGToDAG.cpp, after CSE, for uses where the the high part
 166   // is not needed.
 167   setOperationAction(ISD::MUL             , MVT::i8    , Expand);
 168   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 169   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 170   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 171   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 172   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 173   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 174   setOperationAction(ISD::MUL             , MVT::i16   , Expand);
 175   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 176   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 177   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 178   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 179   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 180   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 181   setOperationAction(ISD::MUL             , MVT::i32   , Expand);
 182   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 183   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 184   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 185   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 186   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 187   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 188   setOperationAction(ISD::MUL             , MVT::i64   , Expand);
 189   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 190   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 191   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 192   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 193   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 194   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 195
 196   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 197   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 198   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 199   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 200   setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
 201   if (Subtarget->is64Bit())
 202     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 203   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 204   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 205   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 206   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 207   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 208   setOperationAction(ISD::FLT_ROUNDS       , MVT::i32  , Custom);
 209
 210   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 211   setOperationAction(ISD::CTTZ             , MVT::i8   , Expand);
 212   setOperationAction(ISD::CTLZ             , MVT::i8   , Expand);
 213   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 214   setOperationAction(ISD::CTTZ             , MVT::i16  , Expand);
 215   setOperationAction(ISD::CTLZ             , MVT::i16  , Expand);
 216   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 217   setOperationAction(ISD::CTTZ             , MVT::i32  , Expand);
 218   setOperationAction(ISD::CTLZ             , MVT::i32  , Expand);
 219   if (Subtarget->is64Bit()) {
 220     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 221     setOperationAction(ISD::CTTZ           , MVT::i64  , Expand);
 222     setOperationAction(ISD::CTLZ           , MVT::i64  , Expand);
 223   }
 224
 225   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 226   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 227
 228   // These should be promoted to a larger select which is supported.
 229   setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 230   setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 231   // X86 wants to expand cmov itself.
 232   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 233   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 234   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 235   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 236   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 237   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 238   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 239   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 240   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 241   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 242   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 243   if (Subtarget->is64Bit()) {
 244     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 245     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 246   }
 247   // X86 ret instruction may pop stack.
 248   setOperationAction(ISD::RET             , MVT::Other, Custom);
 249   if (!Subtarget->is64Bit())
 250     setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 251
 252   // Darwin ABI issue.
 253   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 254   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 255   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 256   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 257   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 258   if (Subtarget->is64Bit()) {
 259     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 260     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 261     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 262     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 263   }
 264   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 265   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 266   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 267   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 268   // X86 wants to expand memset / memcpy itself.
 269   setOperationAction(ISD::MEMSET          , MVT::Other, Custom);
 270   setOperationAction(ISD::MEMCPY          , MVT::Other, Custom);
 271
 272   // Use the default ISD::LOCATION expansion.
 273   setOperationAction(ISD::LOCATION, MVT::Other, Expand);
 274   // FIXME - use subtarget debug flags
 275   if (!Subtarget->isTargetDarwin() &&
 276       !Subtarget->isTargetELF() &&
 277       !Subtarget->isTargetCygMing())
 278     setOperationAction(ISD::LABEL, MVT::Other, Expand);
 279
 280   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 281   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 282   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 283   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 284   if (Subtarget->is64Bit()) {
 285     // FIXME: Verify
 286     setExceptionPointerRegister(X86::RAX);
 287     setExceptionSelectorRegister(X86::RDX);
 288   } else {
 289     setExceptionPointerRegister(X86::EAX);
 290     setExceptionSelectorRegister(X86::EDX);
 291   }
 292   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 293
 294   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 295
 296   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 297   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 298   setOperationAction(ISD::VAARG             , MVT::Other, Expand);
 299   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 300   if (Subtarget->is64Bit())
 301     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 302   else
 303     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 304
 305   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 306   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 307   if (Subtarget->is64Bit())
 308     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 309   if (Subtarget->isTargetCygMing())
 310     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 311   else
 312     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 313
 314   if (X86ScalarSSEf64) {
 315     // f32 and f64 use SSE.
 316     // Set up the FP register classes.
 317     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 318     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 319
 320     // Use ANDPD to simulate FABS.
 321     setOperationAction(ISD::FABS , MVT::f64, Custom);
 322     setOperationAction(ISD::FABS , MVT::f32, Custom);
 323
 324     // Use XORP to simulate FNEG.
 325     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 326     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 327
 328     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 329     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 330     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 331
 332     // We don't support sin/cos/fmod
 333     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 334     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 335     setOperationAction(ISD::FREM , MVT::f64, Expand);
 336     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 337     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 338     setOperationAction(ISD::FREM , MVT::f32, Expand);
 339
 340     // Expand FP immediates into loads from the stack, except for the special
 341     // cases we handle.
 342     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 343     setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 344     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 345     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 346
 347     // Conversions to long double (in X87) go through memory.
 348     setConvertAction(MVT::f32, MVT::f80, Expand);
 349     setConvertAction(MVT::f64, MVT::f80, Expand);
 350
 351     // Conversions from long double (in X87) go through memory.
 352     setConvertAction(MVT::f80, MVT::f32, Expand);
 353     setConvertAction(MVT::f80, MVT::f64, Expand);
 354   } else if (X86ScalarSSEf32) {
 355     // Use SSE for f32, x87 for f64.
 356     // Set up the FP register classes.
 357     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 358     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 359
 360     // Use ANDPS to simulate FABS.
 361     setOperationAction(ISD::FABS , MVT::f32, Custom);
 362
 363     // Use XORP to simulate FNEG.
 364     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 365
 366     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 367
 368     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 369     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 370     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 371
 372     // We don't support sin/cos/fmod
 373     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 374     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 375     setOperationAction(ISD::FREM , MVT::f32, Expand);
 376
 377     // Expand FP immediates into loads from the stack, except for the special
 378     // cases we handle.
 379     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 380     setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 381     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 382     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 383     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 384     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 385     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 386
 387     // SSE->x87 conversions go through memory.
 388     setConvertAction(MVT::f32, MVT::f64, Expand);
 389     setConvertAction(MVT::f32, MVT::f80, Expand);
 390
 391     // x87->SSE truncations need to go through memory.
 392     setConvertAction(MVT::f80, MVT::f32, Expand);
 393     setConvertAction(MVT::f64, MVT::f32, Expand);
 394     // And x87->x87 truncations also.
 395     setConvertAction(MVT::f80, MVT::f64, Expand);
 396
 397     if (!UnsafeFPMath) {
 398       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 399       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 400     }
 401   } else {
 402     // f32 and f64 in x87.
 403     // Set up the FP register classes.
 404     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 405     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 406
 407     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 408     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 409     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 410     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 411
 412     // Floating truncations need to go through memory.
 413     setConvertAction(MVT::f80, MVT::f32, Expand);
 414     setConvertAction(MVT::f64, MVT::f32, Expand);
 415     setConvertAction(MVT::f80, MVT::f64, Expand);
 416
 417     if (!UnsafeFPMath) {
 418       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 419       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 420     }
 421
 422     setOperationAction(ISD::ConstantFP, MVT::f64, Expand);
 423     setOperationAction(ISD::ConstantFP, MVT::f32, Expand);
 424     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 425     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 426     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 427     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 428     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 429     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 430     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 431     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 432   }
 433
 434   // Long double always uses X87.
 435   addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 436   setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 437   setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 438   setOperationAction(ISD::ConstantFP, MVT::f80, Expand);
 439   if (!UnsafeFPMath) {
 440     setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 441     setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 442   }
 443
 444   // Always use a library call for pow.
 445   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 446   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 447   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 448
 449   // First set operation action for all vector types to expand. Then we
 450   // will selectively turn on ones that can be effectively codegen'd.
 451   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 452        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 453     setOperationAction(ISD::ADD , (MVT::ValueType)VT, Expand);
 454     setOperationAction(ISD::SUB , (MVT::ValueType)VT, Expand);
 455     setOperationAction(ISD::FADD, (MVT::ValueType)VT, Expand);
 456     setOperationAction(ISD::FNEG, (MVT::ValueType)VT, Expand);
 457     setOperationAction(ISD::FSUB, (MVT::ValueType)VT, Expand);
 458     setOperationAction(ISD::MUL , (MVT::ValueType)VT, Expand);
 459     setOperationAction(ISD::FMUL, (MVT::ValueType)VT, Expand);
 460     setOperationAction(ISD::SDIV, (MVT::ValueType)VT, Expand);
 461     setOperationAction(ISD::UDIV, (MVT::ValueType)VT, Expand);
 462     setOperationAction(ISD::FDIV, (MVT::ValueType)VT, Expand);
 463     setOperationAction(ISD::SREM, (MVT::ValueType)VT, Expand);
 464     setOperationAction(ISD::UREM, (MVT::ValueType)VT, Expand);
 465     setOperationAction(ISD::LOAD, (MVT::ValueType)VT, Expand);
 466     setOperationAction(ISD::VECTOR_SHUFFLE,     (MVT::ValueType)VT, Expand);
 467     setOperationAction(ISD::EXTRACT_VECTOR_ELT, (MVT::ValueType)VT, Expand);
 468     setOperationAction(ISD::INSERT_VECTOR_ELT,  (MVT::ValueType)VT, Expand);
 469     setOperationAction(ISD::FABS, (MVT::ValueType)VT, Expand);
 470     setOperationAction(ISD::FSIN, (MVT::ValueType)VT, Expand);
 471     setOperationAction(ISD::FCOS, (MVT::ValueType)VT, Expand);
 472     setOperationAction(ISD::FREM, (MVT::ValueType)VT, Expand);
 473     setOperationAction(ISD::FPOWI, (MVT::ValueType)VT, Expand);
 474     setOperationAction(ISD::FSQRT, (MVT::ValueType)VT, Expand);
 475     setOperationAction(ISD::FCOPYSIGN, (MVT::ValueType)VT, Expand);
 476     setOperationAction(ISD::SMUL_LOHI, (MVT::ValueType)VT, Expand);
 477     setOperationAction(ISD::UMUL_LOHI, (MVT::ValueType)VT, Expand);
 478     setOperationAction(ISD::SDIVREM, (MVT::ValueType)VT, Expand);
 479     setOperationAction(ISD::UDIVREM, (MVT::ValueType)VT, Expand);
 480     setOperationAction(ISD::FPOW, (MVT::ValueType)VT, Expand);
 481     setOperationAction(ISD::CTPOP, (MVT::ValueType)VT, Expand);
 482     setOperationAction(ISD::CTTZ, (MVT::ValueType)VT, Expand);
 483     setOperationAction(ISD::CTLZ, (MVT::ValueType)VT, Expand);
 484   }
 485
 486   if (Subtarget->hasMMX()) {
 487     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass);
 488     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass);
 489     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass);
 490     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass);
 491
 492     // FIXME: add MMX packed arithmetics
 493
 494     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 495     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 496     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 497     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 498
 499     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 500     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 501     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 502     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 503
 504     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 505     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 506
 507     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 508     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 509     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 510     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 511     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 512     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 513     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 514
 515     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 516     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 517     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 518     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 519     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 520     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 521     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 522
 523     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 524     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 525     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 526     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 527     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 528     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 529     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 530
 531     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 532     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 533     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 534     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 535     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 536     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 537     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 538
 539     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 540     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 541     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 542     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 543
 544     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 545     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 546     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 547     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 548
 549     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 550     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 551     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Custom);
 552     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 553   }
 554
 555   if (Subtarget->hasSSE1()) {
 556     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 557
 558     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 559     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 560     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 561     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 562     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 563     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 564     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 565     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 566     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 567     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 568     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 569   }
 570
 571   if (Subtarget->hasSSE2()) {
 572     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 573     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 574     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 575     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 576     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 577
 578     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 579     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 580     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 581     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 582     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 583     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 584     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 585     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 586     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 587     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 588     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 589     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 590     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 591     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 592     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 593
 594     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 595     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 596     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 597     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 598     // Implement v4f32 insert_vector_elt in terms of SSE2 v8i16 ones.
 599     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 600
 601     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 602     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 603       setOperationAction(ISD::BUILD_VECTOR,        (MVT::ValueType)VT, Custom);
 604       setOperationAction(ISD::VECTOR_SHUFFLE,      (MVT::ValueType)VT, Custom);
 605       setOperationAction(ISD::EXTRACT_VECTOR_ELT,  (MVT::ValueType)VT, Custom);
 606     }
 607     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 608     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 609     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 610     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 611     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 612     if (Subtarget->is64Bit())
 613       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 614
 615     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 616     for (unsigned VT = (unsigned)MVT::v16i8; VT != (unsigned)MVT::v2i64; VT++) {
 617       setOperationAction(ISD::AND,    (MVT::ValueType)VT, Promote);
 618       AddPromotedToType (ISD::AND,    (MVT::ValueType)VT, MVT::v2i64);
 619       setOperationAction(ISD::OR,     (MVT::ValueType)VT, Promote);
 620       AddPromotedToType (ISD::OR,     (MVT::ValueType)VT, MVT::v2i64);
 621       setOperationAction(ISD::XOR,    (MVT::ValueType)VT, Promote);
 622       AddPromotedToType (ISD::XOR,    (MVT::ValueType)VT, MVT::v2i64);
 623       setOperationAction(ISD::LOAD,   (MVT::ValueType)VT, Promote);
 624       AddPromotedToType (ISD::LOAD,   (MVT::ValueType)VT, MVT::v2i64);
 625       setOperationAction(ISD::SELECT, (MVT::ValueType)VT, Promote);
 626       AddPromotedToType (ISD::SELECT, (MVT::ValueType)VT, MVT::v2i64);
 627     }
 628
 629     // Custom lower v2i64 and v2f64 selects.
 630     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 631     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 632     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 633     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 634   }
 635
 636   // We want to custom lower some of our intrinsics.
 637   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 638
 639   // We have target-specific dag combine patterns for the following nodes:
 640   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
 641   setTargetDAGCombine(ISD::SELECT);
 642
 643   computeRegisterProperties();
 644
 645   // FIXME: These should be based on subtarget info. Plus, the values should
 646   // be smaller when we are in optimizing for size mode.
 647   maxStoresPerMemset = 16; // For %llvm.memset -> sequence of stores
 648   maxStoresPerMemcpy = 16; // For %llvm.memcpy -> sequence of stores
 649   maxStoresPerMemmove = 16; // For %llvm.memmove -> sequence of stores
 650   allowUnalignedMemoryAccesses = true; // x86 supports it!
 651 }
 652
 653
 654 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 655 /// jumptable.
 656 SDOperand X86TargetLowering::getPICJumpTableRelocBase(SDOperand Table,
 657                                                       SelectionDAG &DAG) const {
 658   if (usesGlobalOffsetTable())
 659     return DAG.getNode(ISD::GLOBAL_OFFSET_TABLE, getPointerTy());
 660   if (!Subtarget->isPICStyleRIPRel())
 661     return DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy());
 662   return Table;
 663 }
 664
 665 //===----------------------------------------------------------------------===//
 666 //               Return Value Calling Convention Implementation
 667 //===----------------------------------------------------------------------===//
 668
 669 #include "X86GenCallingConv.inc"
 670
 671 /// GetPossiblePreceedingTailCall - Get preceeding X86ISD::TAILCALL node if it
 672 /// exists skip possible ISD:TokenFactor.
 673 static SDOperand GetPossiblePreceedingTailCall(SDOperand Chain) {
 674   if (Chain.getOpcode()==X86ISD::TAILCALL) {
 675     return Chain;
 676   } else if (Chain.getOpcode()==ISD::TokenFactor) {
 677     if (Chain.getNumOperands() &&
 678         Chain.getOperand(0).getOpcode()==X86ISD::TAILCALL)
 679       return Chain.getOperand(0);
 680   }
 681   return Chain;
 682 }
 683
 684 /// LowerRET - Lower an ISD::RET node.
 685 SDOperand X86TargetLowering::LowerRET(SDOperand Op, SelectionDAG &DAG) {
 686   assert((Op.getNumOperands() & 1) == 1 && "ISD::RET should have odd # args");
 687
 688   SmallVector<CCValAssign, 16> RVLocs;
 689   unsigned CC = DAG.getMachineFunction().getFunction()->getCallingConv();
 690   bool isVarArg = DAG.getMachineFunction().getFunction()->isVarArg();
 691   CCState CCInfo(CC, isVarArg, getTargetMachine(), RVLocs);
 692   CCInfo.AnalyzeReturn(Op.Val, RetCC_X86);
 693
 694   // If this is the first return lowered for this function, add the regs to the
 695   // liveout set for the function.
 696   if (DAG.getMachineFunction().liveout_empty()) {
 697     for (unsigned i = 0; i != RVLocs.size(); ++i)
 698       if (RVLocs[i].isRegLoc())
 699         DAG.getMachineFunction().addLiveOut(RVLocs[i].getLocReg());
 700   }
 701   SDOperand Chain = Op.getOperand(0);
 702
 703   // Handle tail call return.
 704   Chain = GetPossiblePreceedingTailCall(Chain);
 705   if (Chain.getOpcode() == X86ISD::TAILCALL) {
 706     SDOperand TailCall = Chain;
 707     SDOperand TargetAddress = TailCall.getOperand(1);
 708     SDOperand StackAdjustment = TailCall.getOperand(2);
 709     assert ( ((TargetAddress.getOpcode() == ISD::Register &&
 710                (cast<RegisterSDNode>(TargetAddress)->getReg() == X86::ECX ||
 711                 cast<RegisterSDNode>(TargetAddress)->getReg() == X86::R9)) ||
 712               TargetAddress.getOpcode() == ISD::TargetExternalSymbol ||
 713               TargetAddress.getOpcode() == ISD::TargetGlobalAddress) &&
 714              "Expecting an global address, external symbol, or register");
 715     assert( StackAdjustment.getOpcode() == ISD::Constant &&
 716             "Expecting a const value");
 717
 718     SmallVector<SDOperand,8> Operands;
 719     Operands.push_back(Chain.getOperand(0));
 720     Operands.push_back(TargetAddress);
 721     Operands.push_back(StackAdjustment);
 722     // Copy registers used by the call. Last operand is a flag so it is not
 723     // copied.
 724     for (unsigned i=3; i < TailCall.getNumOperands()-1; i++) {
 725       Operands.push_back(Chain.getOperand(i));
 726     }
 727     return DAG.getNode(X86ISD::TC_RETURN, MVT::Other, &Operands[0],
 728                        Operands.size());
 729   }
 730
 731   // Regular return.
 732   SDOperand Flag;
 733
 734   // Copy the result values into the output registers.
 735   if (RVLocs.size() != 1 || !RVLocs[0].isRegLoc() ||
 736       RVLocs[0].getLocReg() != X86::ST0) {
 737     for (unsigned i = 0; i != RVLocs.size(); ++i) {
 738       CCValAssign &VA = RVLocs[i];
 739       assert(VA.isRegLoc() && "Can only return in registers!");
 740       Chain = DAG.getCopyToReg(Chain, VA.getLocReg(), Op.getOperand(i*2+1),
 741                                Flag);
 742       Flag = Chain.getValue(1);
 743     }
 744   } else {
 745     // We need to handle a destination of ST0 specially, because it isn't really
 746     // a register.
 747     SDOperand Value = Op.getOperand(1);
 748
 749     // If this is an FP return with ScalarSSE, we need to move the value from
 750     // an XMM register onto the fp-stack.
 751     if ((X86ScalarSSEf32 && RVLocs[0].getValVT()==MVT::f32) ||
 752         (X86ScalarSSEf64 && RVLocs[0].getValVT()==MVT::f64)) {
 753       SDOperand MemLoc;
 754
 755       // If this is a load into a scalarsse value, don't store the loaded value
 756       // back to the stack, only to reload it: just replace the scalar-sse load.
 757       if (ISD::isNON_EXTLoad(Value.Val) &&
 758           (Chain == Value.getValue(1) || Chain == Value.getOperand(0))) {
 759         Chain  = Value.getOperand(0);
 760         MemLoc = Value.getOperand(1);
 761       } else {
 762         // Spill the value to memory and reload it into top of stack.
 763         unsigned Size = MVT::getSizeInBits(RVLocs[0].getValVT())/8;
 764         MachineFunction &MF = DAG.getMachineFunction();
 765         int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
 766         MemLoc = DAG.getFrameIndex(SSFI, getPointerTy());
 767         Chain = DAG.getStore(Op.getOperand(0), Value, MemLoc, NULL, 0);
 768       }
 769       SDVTList Tys = DAG.getVTList(RVLocs[0].getValVT(), MVT::Other);
 770       SDOperand Ops[] = {Chain, MemLoc, DAG.getValueType(RVLocs[0].getValVT())};
 771       Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
 772       Chain = Value.getValue(1);
 773     }
 774
 775     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
 776     SDOperand Ops[] = { Chain, Value };
 777     Chain = DAG.getNode(X86ISD::FP_SET_RESULT, Tys, Ops, 2);
 778     Flag = Chain.getValue(1);
 779   }
 780
 781   SDOperand BytesToPop = DAG.getConstant(getBytesToPopOnReturn(), MVT::i16);
 782   if (Flag.Val)
 783     return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, Chain, BytesToPop, Flag);
 784   else
 785     return DAG.getNode(X86ISD::RET_FLAG, MVT::Other, Chain, BytesToPop);
 786 }
 787
 788
 789 /// LowerCallResult - Lower the result values of an ISD::CALL into the
 790 /// appropriate copies out of appropriate physical registers.  This assumes that
 791 /// Chain/InFlag are the input chain/flag to use, and that TheCall is the call
 792 /// being lowered.  The returns a SDNode with the same number of values as the
 793 /// ISD::CALL.
 794 SDNode *X86TargetLowering::
 795 LowerCallResult(SDOperand Chain, SDOperand InFlag, SDNode *TheCall,
 796                 unsigned CallingConv, SelectionDAG &DAG) {
 797
 798   // Assign locations to each value returned by this call.
 799   SmallVector<CCValAssign, 16> RVLocs;
 800   bool isVarArg = cast<ConstantSDNode>(TheCall->getOperand(2))->getValue() != 0;
 801   CCState CCInfo(CallingConv, isVarArg, getTargetMachine(), RVLocs);
 802   CCInfo.AnalyzeCallResult(TheCall, RetCC_X86);
 803
 804
 805   SmallVector<SDOperand, 8> ResultVals;
 806
 807   // Copy all of the result registers out of their specified physreg.
 808   if (RVLocs.size() != 1 || RVLocs[0].getLocReg() != X86::ST0) {
 809     for (unsigned i = 0; i != RVLocs.size(); ++i) {
 810       Chain = DAG.getCopyFromReg(Chain, RVLocs[i].getLocReg(),
 811                                  RVLocs[i].getValVT(), InFlag).getValue(1);
 812       InFlag = Chain.getValue(2);
 813       ResultVals.push_back(Chain.getValue(0));
 814     }
 815   } else {
 816     // Copies from the FP stack are special, as ST0 isn't a valid register
 817     // before the fp stackifier runs.
 818
 819     // Copy ST0 into an RFP register with FP_GET_RESULT.
 820     SDVTList Tys = DAG.getVTList(RVLocs[0].getValVT(), MVT::Other, MVT::Flag);
 821     SDOperand GROps[] = { Chain, InFlag };
 822     SDOperand RetVal = DAG.getNode(X86ISD::FP_GET_RESULT, Tys, GROps, 2);
 823     Chain  = RetVal.getValue(1);
 824     InFlag = RetVal.getValue(2);
 825
 826     // If we are using ScalarSSE, store ST(0) to the stack and reload it into
 827     // an XMM register.
 828     if ((X86ScalarSSEf32 && RVLocs[0].getValVT() == MVT::f32) ||
 829         (X86ScalarSSEf64 && RVLocs[0].getValVT() == MVT::f64)) {
 830       // FIXME: Currently the FST is flagged to the FP_GET_RESULT. This
 831       // shouldn't be necessary except that RFP cannot be live across
 832       // multiple blocks. When stackifier is fixed, they can be uncoupled.
 833       MachineFunction &MF = DAG.getMachineFunction();
 834       int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
 835       SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
 836       SDOperand Ops[] = {
 837         Chain, RetVal, StackSlot, DAG.getValueType(RVLocs[0].getValVT()), InFlag
 838       };
 839       Chain = DAG.getNode(X86ISD::FST, MVT::Other, Ops, 5);
 840       RetVal = DAG.getLoad(RVLocs[0].getValVT(), Chain, StackSlot, NULL, 0);
 841       Chain = RetVal.getValue(1);
 842     }
 843     ResultVals.push_back(RetVal);
 844   }
 845
 846   // Merge everything together with a MERGE_VALUES node.
 847   ResultVals.push_back(Chain);
 848   return DAG.getNode(ISD::MERGE_VALUES, TheCall->getVTList(),
 849                      &ResultVals[0], ResultVals.size()).Val;
 850 }
 851
 852
 853 //===----------------------------------------------------------------------===//
 854 //                C & StdCall & Fast Calling Convention implementation
 855 //===----------------------------------------------------------------------===//
 856 //  StdCall calling convention seems to be standard for many Windows' API
 857 //  routines and around. It differs from C calling convention just a little:
 858 //  callee should clean up the stack, not caller. Symbols should be also
 859 //  decorated in some fancy way :) It doesn't support any vector arguments.
 860 //  For info on fast calling convention see Fast Calling Convention (tail call)
 861 //  implementation LowerX86_32FastCCCallTo.
 862
 863 /// AddLiveIn - This helper function adds the specified physical register to the
 864 /// MachineFunction as a live in value.  It also creates a corresponding virtual
 865 /// register for it.
 866 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
 867                           const TargetRegisterClass *RC) {
 868   assert(RC->contains(PReg) && "Not the correct regclass!");
 869   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
 870   MF.addLiveIn(PReg, VReg);
 871   return VReg;
 872 }
 873
 874 // align stack arguments according to platform alignment needed for tail calls
 875 unsigned GetAlignedArgumentStackSize(unsigned StackSize, SelectionDAG& DAG);
 876
 877 SDOperand X86TargetLowering::LowerMemArgument(SDOperand Op, SelectionDAG &DAG,
 878                                               const CCValAssign &VA,
 879                                               MachineFrameInfo *MFI,
 880                                               SDOperand Root, unsigned i) {
 881   // Create the nodes corresponding to a load from this parameter slot.
 882   int FI = MFI->CreateFixedObject(MVT::getSizeInBits(VA.getValVT())/8,
 883                                   VA.getLocMemOffset());
 884   SDOperand FIN = DAG.getFrameIndex(FI, getPointerTy());
 885
 886   unsigned Flags =  cast<ConstantSDNode>(Op.getOperand(3 + i))->getValue();
 887
 888   if (Flags & ISD::ParamFlags::ByVal)
 889     return FIN;
 890   else
 891     return DAG.getLoad(VA.getValVT(), Root, FIN, NULL, 0);
 892 }
 893
 894 SDOperand X86TargetLowering::LowerCCCArguments(SDOperand Op, SelectionDAG &DAG,
 895                                                bool isStdCall) {
 896   unsigned NumArgs = Op.Val->getNumValues() - 1;
 897   MachineFunction &MF = DAG.getMachineFunction();
 898   MachineFrameInfo *MFI = MF.getFrameInfo();
 899   SDOperand Root = Op.getOperand(0);
 900   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
 901   unsigned CC = MF.getFunction()->getCallingConv();
 902   // Assign locations to all of the incoming arguments.
 903   SmallVector<CCValAssign, 16> ArgLocs;
 904   CCState CCInfo(CC, isVarArg,
 905                  getTargetMachine(), ArgLocs);
 906   // Check for possible tail call calling convention.
 907   if (CC == CallingConv::Fast && PerformTailCallOpt)
 908     CCInfo.AnalyzeFormalArguments(Op.Val, CC_X86_32_TailCall);
 909   else
 910     CCInfo.AnalyzeFormalArguments(Op.Val, CC_X86_32_C);
 911
 912   SmallVector<SDOperand, 8> ArgValues;
 913   unsigned LastVal = ~0U;
 914   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
 915     CCValAssign &VA = ArgLocs[i];
 916     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
 917     // places.
 918     assert(VA.getValNo() != LastVal &&
 919            "Don't support value assigned to multiple locs yet");
 920     LastVal = VA.getValNo();
 921
 922     if (VA.isRegLoc()) {
 923       MVT::ValueType RegVT = VA.getLocVT();
 924       TargetRegisterClass *RC;
 925       if (RegVT == MVT::i32)
 926         RC = X86::GR32RegisterClass;
 927       else {
 928         assert(MVT::isVector(RegVT));
 929         RC = X86::VR128RegisterClass;
 930       }
 931
 932       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), VA.getLocReg(), RC);
 933       SDOperand ArgValue = DAG.getCopyFromReg(Root, Reg, RegVT);
 934
 935       // If this is an 8 or 16-bit value, it is really passed promoted to 32
 936       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
 937       // right size.
 938       if (VA.getLocInfo() == CCValAssign::SExt)
 939         ArgValue = DAG.getNode(ISD::AssertSext, RegVT, ArgValue,
 940                                DAG.getValueType(VA.getValVT()));
 941       else if (VA.getLocInfo() == CCValAssign::ZExt)
 942         ArgValue = DAG.getNode(ISD::AssertZext, RegVT, ArgValue,
 943                                DAG.getValueType(VA.getValVT()));
 944
 945       if (VA.getLocInfo() != CCValAssign::Full)
 946         ArgValue = DAG.getNode(ISD::TRUNCATE, VA.getValVT(), ArgValue);
 947
 948       ArgValues.push_back(ArgValue);
 949     } else {
 950       assert(VA.isMemLoc());
 951       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, Root, i));
 952     }
 953   }
 954
 955   unsigned StackSize = CCInfo.getNextStackOffset();
 956   // align stack specially for tail calls
 957   if (CC==CallingConv::Fast)
 958     StackSize = GetAlignedArgumentStackSize(StackSize,DAG);
 959
 960   ArgValues.push_back(Root);
 961
 962   // If the function takes variable number of arguments, make a frame index for
 963   // the start of the first vararg value... for expansion of llvm.va_start.
 964   if (isVarArg)
 965     VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
 966
 967   // Tail call calling convention (CallingConv::Fast) does not support varargs.
 968   assert( !(isVarArg && CC == CallingConv::Fast) &&
 969          "CallingConv::Fast does not support varargs.");
 970
 971   if (isStdCall && !isVarArg &&
 972       (CC==CallingConv::Fast && PerformTailCallOpt || CC!=CallingConv::Fast)) {
 973     BytesToPopOnReturn  = StackSize;    // Callee pops everything..
 974     BytesCallerReserves = 0;
 975   } else {
 976     BytesToPopOnReturn  = 0; // Callee pops nothing.
 977
 978     // If this is an sret function, the return should pop the hidden pointer.
 979     if (NumArgs &&
 980         (cast<ConstantSDNode>(Op.getOperand(3))->getValue() &
 981          ISD::ParamFlags::StructReturn))
 982       BytesToPopOnReturn = 4;
 983
 984     BytesCallerReserves = StackSize;
 985   }
 986
 987   RegSaveFrameIndex = 0xAAAAAAA;  // X86-64 only.
 988
 989   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
 990   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
 991
 992   // Return the new list of results.
 993   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
 994                      &ArgValues[0], ArgValues.size()).getValue(Op.ResNo);
 995 }
 996
 997 SDOperand X86TargetLowering::LowerCCCCallTo(SDOperand Op, SelectionDAG &DAG,
 998                                             unsigned CC) {
 999   SDOperand Chain     = Op.getOperand(0);
1000   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1001   SDOperand Callee    = Op.getOperand(4);
1002   unsigned NumOps     = (Op.getNumOperands() - 5) / 2;
1003
1004   // Analyze operands of the call, assigning locations to each operand.
1005   SmallVector<CCValAssign, 16> ArgLocs;
1006   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1007   if(CC==CallingConv::Fast && PerformTailCallOpt)
1008     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_32_TailCall);
1009   else
1010     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_32_C);
1011
1012   // Get a count of how many bytes are to be pushed on the stack.
1013   unsigned NumBytes = CCInfo.getNextStackOffset();
1014   if (CC==CallingConv::Fast)
1015     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1016
1017   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1018
1019   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1020   SmallVector<SDOperand, 8> MemOpChains;
1021
1022   SDOperand StackPtr;
1023
1024   // Walk the register/memloc assignments, inserting copies/loads.
1025   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1026     CCValAssign &VA = ArgLocs[i];
1027     SDOperand Arg = Op.getOperand(5+2*VA.getValNo());
1028
1029     // Promote the value if needed.
1030     switch (VA.getLocInfo()) {
1031     default: assert(0 && "Unknown loc info!");
1032     case CCValAssign::Full: break;
1033     case CCValAssign::SExt:
1034       Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
1035       break;
1036     case CCValAssign::ZExt:
1037       Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
1038       break;
1039     case CCValAssign::AExt:
1040       Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
1041       break;
1042     }
1043
1044     if (VA.isRegLoc()) {
1045       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1046     } else {
1047       assert(VA.isMemLoc());
1048       if (StackPtr.Val == 0)
1049         StackPtr = DAG.getRegister(getStackPtrReg(), getPointerTy());
1050
1051       MemOpChains.push_back(LowerMemOpCallTo(Op, DAG, StackPtr, VA, Chain,
1052                                              Arg));
1053     }
1054   }
1055
1056   // If the first argument is an sret pointer, remember it.
1057   bool isSRet = NumOps &&
1058     (cast<ConstantSDNode>(Op.getOperand(6))->getValue() &
1059      ISD::ParamFlags::StructReturn);
1060
1061   if (!MemOpChains.empty())
1062     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1063                         &MemOpChains[0], MemOpChains.size());
1064
1065   // Build a sequence of copy-to-reg nodes chained together with token chain
1066   // and flag operands which copy the outgoing args into registers.
1067   SDOperand InFlag;
1068   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1069     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1070                              InFlag);
1071     InFlag = Chain.getValue(1);
1072   }
1073
1074   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1075   // GOT pointer.
1076   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1077       Subtarget->isPICStyleGOT()) {
1078     Chain = DAG.getCopyToReg(Chain, X86::EBX,
1079                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
1080                              InFlag);
1081     InFlag = Chain.getValue(1);
1082   }
1083
1084   // If the callee is a GlobalAddress node (quite common, every direct call is)
1085   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1086   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1087     // We should use extra load for direct calls to dllimported functions in
1088     // non-JIT mode.
1089     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1090                                         getTargetMachine(), true))
1091       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1092   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1093     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1094
1095   // Returns a chain & a flag for retval copy to use.
1096   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1097   SmallVector<SDOperand, 8> Ops;
1098   Ops.push_back(Chain);
1099   Ops.push_back(Callee);
1100
1101   // Add argument registers to the end of the list so that they are known live
1102   // into the call.
1103   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1104     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1105                                   RegsToPass[i].second.getValueType()));
1106
1107   // Add an implicit use GOT pointer in EBX.
1108   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1109       Subtarget->isPICStyleGOT())
1110     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1111
1112   if (InFlag.Val)
1113     Ops.push_back(InFlag);
1114
1115   Chain = DAG.getNode(X86ISD::CALL, NodeTys, &Ops[0], Ops.size());
1116   InFlag = Chain.getValue(1);
1117
1118   // Create the CALLSEQ_END node.
1119   unsigned NumBytesForCalleeToPush = 0;
1120
1121   if (CC == CallingConv::X86_StdCall ||
1122       (CC == CallingConv::Fast && PerformTailCallOpt)) {
1123     if (isVarArg)
1124       NumBytesForCalleeToPush = isSRet ? 4 : 0;
1125     else
1126       NumBytesForCalleeToPush = NumBytes;
1127     assert(!(isVarArg && CC==CallingConv::Fast) &&
1128             "CallingConv::Fast does not support varargs.");
1129   } else {
1130     // If this is is a call to a struct-return function, the callee
1131     // pops the hidden struct pointer, so we have to push it back.
1132     // This is common for Darwin/X86, Linux & Mingw32 targets.
1133     NumBytesForCalleeToPush = isSRet ? 4 : 0;
1134   }
1135
1136   Chain = DAG.getCALLSEQ_END(Chain,
1137                              DAG.getConstant(NumBytes, getPointerTy()),
1138                              DAG.getConstant(NumBytesForCalleeToPush,
1139                                              getPointerTy()),
1140                              InFlag);
1141   InFlag = Chain.getValue(1);
1142
1143   // Handle result values, copying them out of physregs into vregs that we
1144   // return.
1145   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
1146 }
1147
1148
1149 //===----------------------------------------------------------------------===//
1150 //                   FastCall Calling Convention implementation
1151 //===----------------------------------------------------------------------===//
1152 //
1153 // The X86 'fastcall' calling convention passes up to two integer arguments in
1154 // registers (an appropriate portion of ECX/EDX), passes arguments in C order,
1155 // and requires that the callee pop its arguments off the stack (allowing proper
1156 // tail calls), and has the same return value conventions as C calling convs.
1157 //
1158 // This calling convention always arranges for the callee pop value to be 8n+4
1159 // bytes, which is needed for tail recursion elimination and stack alignment
1160 // reasons.
1161 SDOperand
1162 X86TargetLowering::LowerFastCCArguments(SDOperand Op, SelectionDAG &DAG) {
1163   MachineFunction &MF = DAG.getMachineFunction();
1164   MachineFrameInfo *MFI = MF.getFrameInfo();
1165   SDOperand Root = Op.getOperand(0);
1166   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1167
1168   // Assign locations to all of the incoming arguments.
1169   SmallVector<CCValAssign, 16> ArgLocs;
1170   CCState CCInfo(MF.getFunction()->getCallingConv(), isVarArg,
1171                  getTargetMachine(), ArgLocs);
1172   CCInfo.AnalyzeFormalArguments(Op.Val, CC_X86_32_FastCall);
1173
1174   SmallVector<SDOperand, 8> ArgValues;
1175   unsigned LastVal = ~0U;
1176   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1177     CCValAssign &VA = ArgLocs[i];
1178     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1179     // places.
1180     assert(VA.getValNo() != LastVal &&
1181            "Don't support value assigned to multiple locs yet");
1182     LastVal = VA.getValNo();
1183
1184     if (VA.isRegLoc()) {
1185       MVT::ValueType RegVT = VA.getLocVT();
1186       TargetRegisterClass *RC;
1187       if (RegVT == MVT::i32)
1188         RC = X86::GR32RegisterClass;
1189       else {
1190         assert(MVT::isVector(RegVT));
1191         RC = X86::VR128RegisterClass;
1192       }
1193
1194       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), VA.getLocReg(), RC);
1195       SDOperand ArgValue = DAG.getCopyFromReg(Root, Reg, RegVT);
1196
1197       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1198       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1199       // right size.
1200       if (VA.getLocInfo() == CCValAssign::SExt)
1201         ArgValue = DAG.getNode(ISD::AssertSext, RegVT, ArgValue,
1202                                DAG.getValueType(VA.getValVT()));
1203       else if (VA.getLocInfo() == CCValAssign::ZExt)
1204         ArgValue = DAG.getNode(ISD::AssertZext, RegVT, ArgValue,
1205                                DAG.getValueType(VA.getValVT()));
1206
1207       if (VA.getLocInfo() != CCValAssign::Full)
1208         ArgValue = DAG.getNode(ISD::TRUNCATE, VA.getValVT(), ArgValue);
1209
1210       ArgValues.push_back(ArgValue);
1211     } else {
1212       assert(VA.isMemLoc());
1213       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, Root, i));
1214     }
1215   }
1216
1217   ArgValues.push_back(Root);
1218
1219   unsigned StackSize = CCInfo.getNextStackOffset();
1220
1221   if (!Subtarget->isTargetCygMing() && !Subtarget->isTargetWindows()) {
1222     // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1223     // arguments and the arguments after the retaddr has been pushed are
1224     // aligned.
1225     if ((StackSize & 7) == 0)
1226       StackSize += 4;
1227   }
1228
1229   VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
1230   RegSaveFrameIndex = 0xAAAAAAA;   // X86-64 only.
1231   BytesToPopOnReturn = StackSize;  // Callee pops all stack arguments.
1232   BytesCallerReserves = 0;
1233
1234   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1235   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1236
1237   // Return the new list of results.
1238   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
1239                      &ArgValues[0], ArgValues.size()).getValue(Op.ResNo);
1240 }
1241
1242 SDOperand
1243 X86TargetLowering::LowerMemOpCallTo(SDOperand Op, SelectionDAG &DAG,
1244                                     const SDOperand &StackPtr,
1245                                     const CCValAssign &VA,
1246                                     SDOperand Chain,
1247                                     SDOperand Arg) {
1248   SDOperand PtrOff = DAG.getConstant(VA.getLocMemOffset(), getPointerTy());
1249   PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1250   SDOperand FlagsOp = Op.getOperand(6+2*VA.getValNo());
1251   unsigned Flags    = cast<ConstantSDNode>(FlagsOp)->getValue();
1252   if (Flags & ISD::ParamFlags::ByVal) {
1253     unsigned Align = 1 << ((Flags & ISD::ParamFlags::ByValAlign) >>
1254                            ISD::ParamFlags::ByValAlignOffs);
1255
1256     unsigned  Size = (Flags & ISD::ParamFlags::ByValSize) >>
1257         ISD::ParamFlags::ByValSizeOffs;
1258
1259     SDOperand AlignNode = DAG.getConstant(Align, MVT::i32);
1260     SDOperand  SizeNode = DAG.getConstant(Size, MVT::i32);
1261     SDOperand AlwaysInline = DAG.getConstant(1, MVT::i32);
1262
1263     return DAG.getMemcpy(Chain, PtrOff, Arg, SizeNode, AlignNode,
1264                          AlwaysInline);
1265   } else {
1266     return DAG.getStore(Chain, Arg, PtrOff, NULL, 0);
1267   }
1268 }
1269
1270 SDOperand X86TargetLowering::LowerFastCCCallTo(SDOperand Op, SelectionDAG &DAG,
1271                                                unsigned CC) {
1272   SDOperand Chain     = Op.getOperand(0);
1273   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1274   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1275   SDOperand Callee    = Op.getOperand(4);
1276
1277   // Analyze operands of the call, assigning locations to each operand.
1278   SmallVector<CCValAssign, 16> ArgLocs;
1279   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1280   CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_32_FastCall);
1281
1282   // Get a count of how many bytes are to be pushed on the stack.
1283   unsigned NumBytes = CCInfo.getNextStackOffset();
1284
1285   if (!Subtarget->isTargetCygMing() && !Subtarget->isTargetWindows()) {
1286     // Make sure the instruction takes 8n+4 bytes to make sure the start of the
1287     // arguments and the arguments after the retaddr has been pushed are
1288     // aligned.
1289     if ((NumBytes & 7) == 0)
1290       NumBytes += 4;
1291   }
1292
1293   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1294
1295   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1296   SmallVector<SDOperand, 8> MemOpChains;
1297
1298   SDOperand StackPtr;
1299
1300   // Walk the register/memloc assignments, inserting copies/loads.
1301   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1302     CCValAssign &VA = ArgLocs[i];
1303     SDOperand Arg = Op.getOperand(5+2*VA.getValNo());
1304
1305     // Promote the value if needed.
1306     switch (VA.getLocInfo()) {
1307       default: assert(0 && "Unknown loc info!");
1308       case CCValAssign::Full: break;
1309       case CCValAssign::SExt:
1310         Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
1311         break;
1312       case CCValAssign::ZExt:
1313         Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
1314         break;
1315       case CCValAssign::AExt:
1316         Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
1317         break;
1318     }
1319
1320     if (VA.isRegLoc()) {
1321       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1322     } else {
1323       assert(VA.isMemLoc());
1324       if (StackPtr.Val == 0)
1325         StackPtr = DAG.getRegister(getStackPtrReg(), getPointerTy());
1326
1327       MemOpChains.push_back(LowerMemOpCallTo(Op, DAG, StackPtr, VA, Chain,
1328                                              Arg));
1329     }
1330   }
1331
1332   if (!MemOpChains.empty())
1333     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1334                         &MemOpChains[0], MemOpChains.size());
1335
1336   // Build a sequence of copy-to-reg nodes chained together with token chain
1337   // and flag operands which copy the outgoing args into registers.
1338   SDOperand InFlag;
1339   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1340     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1341                              InFlag);
1342     InFlag = Chain.getValue(1);
1343   }
1344
1345   // If the callee is a GlobalAddress node (quite common, every direct call is)
1346   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1347   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1348     // We should use extra load for direct calls to dllimported functions in
1349     // non-JIT mode.
1350     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1351                                         getTargetMachine(), true))
1352       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1353   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1354     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1355
1356   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1357   // GOT pointer.
1358   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1359       Subtarget->isPICStyleGOT()) {
1360     Chain = DAG.getCopyToReg(Chain, X86::EBX,
1361                              DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
1362                              InFlag);
1363     InFlag = Chain.getValue(1);
1364   }
1365
1366   // Returns a chain & a flag for retval copy to use.
1367   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1368   SmallVector<SDOperand, 8> Ops;
1369   Ops.push_back(Chain);
1370   Ops.push_back(Callee);
1371
1372   // Add argument registers to the end of the list so that they are known live
1373   // into the call.
1374   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1375     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1376                                   RegsToPass[i].second.getValueType()));
1377
1378   // Add an implicit use GOT pointer in EBX.
1379   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1380       Subtarget->isPICStyleGOT())
1381     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
1382
1383   if (InFlag.Val)
1384     Ops.push_back(InFlag);
1385
1386   assert(isTailCall==false && "no tail call here");
1387   Chain = DAG.getNode(X86ISD::CALL,
1388                       NodeTys, &Ops[0], Ops.size());
1389   InFlag = Chain.getValue(1);
1390
1391   // Returns a flag for retval copy to use.
1392   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1393   Ops.clear();
1394   Ops.push_back(Chain);
1395   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1396   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
1397   Ops.push_back(InFlag);
1398   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1399   InFlag = Chain.getValue(1);
1400
1401   // Handle result values, copying them out of physregs into vregs that we
1402   // return.
1403   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
1404 }
1405
1406 //===----------------------------------------------------------------------===//
1407 //                Fast Calling Convention (tail call) implementation
1408 //===----------------------------------------------------------------------===//
1409
1410 //  Like std call, callee cleans arguments, convention except that ECX is
1411 //  reserved for storing the tail called function address. Only 2 registers are
1412 //  free for argument passing (inreg). Tail call optimization is performed
1413 //  provided:
1414 //                * tailcallopt is enabled
1415 //                * caller/callee are fastcc
1416 //                * elf/pic is disabled OR
1417 //                * elf/pic enabled + callee is in module + callee has
1418 //                  visibility protected or hidden
1419 //  To keep the stack aligned according to platform abi the function
1420 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
1421 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
1422 //  If a tail called function callee has more arguments than the caller the
1423 //  caller needs to make sure that there is room to move the RETADDR to. This is
1424 //  achieved by reserving an area the size of the argument delta right after the
1425 //  original REtADDR, but before the saved framepointer or the spilled registers
1426 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
1427 //  stack layout:
1428 //    arg1
1429 //    arg2
1430 //    RETADDR
1431 //    [ new RETADDR
1432 //      move area ]
1433 //    (possible EBP)
1434 //    ESI
1435 //    EDI
1436 //    local1 ..
1437
1438 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
1439 /// for a 16 byte align requirement.
1440 unsigned X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
1441                                                         SelectionDAG& DAG) {
1442   if (PerformTailCallOpt) {
1443     MachineFunction &MF = DAG.getMachineFunction();
1444     const TargetMachine &TM = MF.getTarget();
1445     const TargetFrameInfo &TFI = *TM.getFrameInfo();
1446     unsigned StackAlignment = TFI.getStackAlignment();
1447     uint64_t AlignMask = StackAlignment - 1;
1448     int64_t Offset = StackSize;
1449     unsigned SlotSize = Subtarget->is64Bit() ? 8 : 4;
1450     if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
1451       // Number smaller than 12 so just add the difference.
1452       Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
1453     } else {
1454       // Mask out lower bits, add stackalignment once plus the 12 bytes.
1455       Offset = ((~AlignMask) & Offset) + StackAlignment +
1456         (StackAlignment-SlotSize);
1457     }
1458     StackSize = Offset;
1459   }
1460   return StackSize;
1461 }
1462
1463 /// IsEligibleForTailCallElimination - Check to see whether the next instruction
1464 /// following the call is a return. A function is eligible if caller/callee
1465 /// calling conventions match, currently only fastcc supports tail calls, and
1466 /// the function CALL is immediatly followed by a RET.
1467 bool X86TargetLowering::IsEligibleForTailCallOptimization(SDOperand Call,
1468                                                       SDOperand Ret,
1469                                                       SelectionDAG& DAG) const {
1470   if (!PerformTailCallOpt)
1471     return false;
1472
1473   // Check whether CALL node immediatly preceeds the RET node and whether the
1474   // return uses the result of the node or is a void return.
1475   unsigned NumOps = Ret.getNumOperands();
1476   if ((NumOps == 1 &&
1477        (Ret.getOperand(0) == SDOperand(Call.Val,1) ||
1478         Ret.getOperand(0) == SDOperand(Call.Val,0))) ||
1479       (NumOps > 1 &&
1480        Ret.getOperand(0) == SDOperand(Call.Val,Call.Val->getNumValues()-1) &&
1481        Ret.getOperand(1) == SDOperand(Call.Val,0))) {
1482     MachineFunction &MF = DAG.getMachineFunction();
1483     unsigned CallerCC = MF.getFunction()->getCallingConv();
1484     unsigned CalleeCC = cast<ConstantSDNode>(Call.getOperand(1))->getValue();
1485     if (CalleeCC == CallingConv::Fast && CallerCC == CalleeCC) {
1486       SDOperand Callee = Call.getOperand(4);
1487       // On elf/pic %ebx needs to be livein.
1488       if (getTargetMachine().getRelocationModel() != Reloc::PIC_ ||
1489           !Subtarget->isPICStyleGOT())
1490         return true;
1491
1492       // Can only do local tail calls with PIC.
1493       GlobalValue * GV = 0;
1494       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1495       if(G != 0 &&
1496          (GV = G->getGlobal()) &&
1497          (GV->hasHiddenVisibility() || GV->hasProtectedVisibility()))
1498         return true;
1499     }
1500   }
1501
1502   return false;
1503 }
1504
1505 SDOperand X86TargetLowering::LowerX86_TailCallTo(SDOperand Op,
1506                                                      SelectionDAG &DAG,
1507                                                      unsigned CC) {
1508   SDOperand Chain     = Op.getOperand(0);
1509   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1510   bool isTailCall     = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
1511   SDOperand Callee    = Op.getOperand(4);
1512   bool is64Bit        = Subtarget->is64Bit();
1513
1514   assert(isTailCall && PerformTailCallOpt && "Should only emit tail calls.");
1515
1516   // Analyze operands of the call, assigning locations to each operand.
1517   SmallVector<CCValAssign, 16> ArgLocs;
1518   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1519   if (is64Bit)
1520     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_64_TailCall);
1521   else
1522     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_32_TailCall);
1523
1524
1525   // Lower arguments at fp - stackoffset + fpdiff.
1526   MachineFunction &MF = DAG.getMachineFunction();
1527
1528   unsigned NumBytesToBePushed =
1529     GetAlignedArgumentStackSize(CCInfo.getNextStackOffset(), DAG);
1530
1531   unsigned NumBytesCallerPushed =
1532     MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1533   int FPDiff = NumBytesCallerPushed - NumBytesToBePushed;
1534
1535   // Set the delta of movement of the returnaddr stackslot.
1536   // But only set if delta is greater than previous delta.
1537   if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1538     MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1539
1540   Chain = DAG.
1541    getCALLSEQ_START(Chain, DAG.getConstant(NumBytesToBePushed, getPointerTy()));
1542
1543   // Adjust the Return address stack slot.
1544   SDOperand RetAddrFrIdx, NewRetAddrFrIdx;
1545   if (FPDiff) {
1546     MVT::ValueType VT = is64Bit ? MVT::i64 : MVT::i32;
1547     RetAddrFrIdx = getReturnAddressFrameIndex(DAG);
1548     // Load the "old" Return address.
1549     RetAddrFrIdx =
1550       DAG.getLoad(VT, Chain,RetAddrFrIdx, NULL, 0);
1551     // Calculate the new stack slot for the return address.
1552     int SlotSize = is64Bit ? 8 : 4;
1553     int NewReturnAddrFI =
1554       MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize);
1555     NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1556     Chain = SDOperand(RetAddrFrIdx.Val, 1);
1557   }
1558
1559   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1560   SmallVector<SDOperand, 8> MemOpChains;
1561   SmallVector<SDOperand, 8> MemOpChains2;
1562   SDOperand FramePtr, StackPtr;
1563   SDOperand PtrOff;
1564   SDOperand FIN;
1565   int FI = 0;
1566
1567   // Walk the register/memloc assignments, inserting copies/loads.  Lower
1568   // arguments first to the stack slot where they would normally - in case of a
1569   // normal function call - be.
1570   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1571     CCValAssign &VA = ArgLocs[i];
1572     SDOperand Arg = Op.getOperand(5+2*VA.getValNo());
1573
1574     // Promote the value if needed.
1575     switch (VA.getLocInfo()) {
1576     default: assert(0 && "Unknown loc info!");
1577     case CCValAssign::Full: break;
1578     case CCValAssign::SExt:
1579       Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
1580       break;
1581     case CCValAssign::ZExt:
1582       Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
1583       break;
1584     case CCValAssign::AExt:
1585       Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
1586       break;
1587     }
1588
1589     if (VA.isRegLoc()) {
1590       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1591     } else {
1592       assert(VA.isMemLoc());
1593       if (StackPtr.Val == 0)
1594         StackPtr = DAG.getRegister(getStackPtrReg(), getPointerTy());
1595
1596       MemOpChains.push_back(LowerMemOpCallTo(Op, DAG, StackPtr, VA, Chain,
1597                                              Arg));
1598     }
1599   }
1600
1601   if (!MemOpChains.empty())
1602     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1603                         &MemOpChains[0], MemOpChains.size());
1604
1605   // Build a sequence of copy-to-reg nodes chained together with token chain
1606   // and flag operands which copy the outgoing args into registers.
1607   SDOperand InFlag;
1608   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1609     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1610                              InFlag);
1611     InFlag = Chain.getValue(1);
1612   }
1613   InFlag = SDOperand();
1614
1615   // Copy from stack slots to stack slot of a tail called function. This needs
1616   // to be done because if we would lower the arguments directly to their real
1617   // stack slot we might end up overwriting each other.
1618   // TODO: To make this more efficient (sometimes saving a store/load) we could
1619   // analyse the arguments and emit this store/load/store sequence only for
1620   // arguments which would be overwritten otherwise.
1621   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1622     CCValAssign &VA = ArgLocs[i];
1623     if (!VA.isRegLoc()) {
1624       SDOperand FlagsOp = Op.getOperand(6+2*VA.getValNo());
1625       unsigned Flags    = cast<ConstantSDNode>(FlagsOp)->getValue();
1626
1627       // Get source stack slot.
1628       SDOperand PtrOff = DAG.getConstant(VA.getLocMemOffset(), getPointerTy());
1629       PtrOff = DAG.getNode(ISD::ADD, getPointerTy(), StackPtr, PtrOff);
1630       // Create frame index.
1631       int32_t Offset = VA.getLocMemOffset()+FPDiff;
1632       uint32_t OpSize = (MVT::getSizeInBits(VA.getLocVT())+7)/8;
1633       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset);
1634       FIN = DAG.getFrameIndex(FI, MVT::i32);
1635       if (Flags & ISD::ParamFlags::ByVal) {
1636         // Copy relative to framepointer.
1637         unsigned Align = 1 << ((Flags & ISD::ParamFlags::ByValAlign) >>
1638                                ISD::ParamFlags::ByValAlignOffs);
1639
1640         unsigned  Size = (Flags & ISD::ParamFlags::ByValSize) >>
1641           ISD::ParamFlags::ByValSizeOffs;
1642
1643         SDOperand AlignNode = DAG.getConstant(Align, MVT::i32);
1644         SDOperand  SizeNode = DAG.getConstant(Size, MVT::i32);
1645         SDOperand AlwaysInline = DAG.getConstant(1, MVT::i1);
1646
1647         MemOpChains2.push_back(DAG.getMemcpy(Chain, FIN, PtrOff, SizeNode,
1648                                              AlignNode,AlwaysInline));
1649       } else {
1650         SDOperand LoadedArg = DAG.getLoad(VA.getValVT(), Chain, PtrOff, NULL,0);
1651         // Store relative to framepointer.
1652         MemOpChains2.push_back(DAG.getStore(Chain, LoadedArg, FIN, NULL, 0));
1653       }
1654     }
1655   }
1656
1657   if (!MemOpChains2.empty())
1658     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1659                         &MemOpChains2[0], MemOpChains.size());
1660
1661   // Store the return address to the appropriate stack slot.
1662   if (FPDiff)
1663     Chain = DAG.getStore(Chain,RetAddrFrIdx, NewRetAddrFrIdx, NULL, 0);
1664
1665   // ELF / PIC requires GOT in the EBX register before function calls via PLT
1666   // GOT pointer.
1667   // Does not work with tail call since ebx is not restored correctly by
1668   // tailcaller. TODO: at least for x86 - verify for x86-64
1669
1670   // If the callee is a GlobalAddress node (quite common, every direct call is)
1671   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1672   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1673     // We should use extra load for direct calls to dllimported functions in
1674     // non-JIT mode.
1675     if (!Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1676                                         getTargetMachine(), true))
1677       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1678   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1679     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1680   else {
1681     assert(Callee.getOpcode() == ISD::LOAD &&
1682            "Function destination must be loaded into virtual register");
1683     unsigned Opc = is64Bit ? X86::R9 : X86::ECX;
1684
1685     Chain = DAG.getCopyToReg(Chain,
1686                              DAG.getRegister(Opc, getPointerTy()) ,
1687                              Callee,InFlag);
1688     Callee = DAG.getRegister(Opc, getPointerTy());
1689     // Add register as live out.
1690     DAG.getMachineFunction().addLiveOut(Opc);
1691   }
1692
1693   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1694   SmallVector<SDOperand, 8> Ops;
1695
1696   Ops.push_back(Chain);
1697   Ops.push_back(DAG.getConstant(NumBytesToBePushed, getPointerTy()));
1698   Ops.push_back(DAG.getConstant(0, getPointerTy()));
1699   if (InFlag.Val)
1700     Ops.push_back(InFlag);
1701   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
1702   InFlag = Chain.getValue(1);
1703
1704   // Returns a chain & a flag for retval copy to use.
1705   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1706   Ops.clear();
1707   Ops.push_back(Chain);
1708   Ops.push_back(Callee);
1709   Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
1710   // Add argument registers to the end of the list so that they are known live
1711   // into the call.
1712   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
1713     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
1714                                   RegsToPass[i].second.getValueType()));
1715   if (InFlag.Val)
1716     Ops.push_back(InFlag);
1717   assert(InFlag.Val &&
1718          "Flag must be set. Depend on flag being set in LowerRET");
1719   Chain = DAG.getNode(X86ISD::TAILCALL,
1720                       Op.Val->getVTList(), &Ops[0], Ops.size());
1721
1722   return SDOperand(Chain.Val, Op.ResNo);
1723 }
1724
1725 //===----------------------------------------------------------------------===//
1726 //                 X86-64 C Calling Convention implementation
1727 //===----------------------------------------------------------------------===//
1728
1729 SDOperand
1730 X86TargetLowering::LowerX86_64CCCArguments(SDOperand Op, SelectionDAG &DAG) {
1731   MachineFunction &MF = DAG.getMachineFunction();
1732   MachineFrameInfo *MFI = MF.getFrameInfo();
1733   SDOperand Root = Op.getOperand(0);
1734   bool isVarArg = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1735   unsigned CC= MF.getFunction()->getCallingConv();
1736
1737   static const unsigned GPR64ArgRegs[] = {
1738     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8,  X86::R9
1739   };
1740   static const unsigned XMMArgRegs[] = {
1741     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1742     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1743   };
1744
1745
1746   // Assign locations to all of the incoming arguments.
1747   SmallVector<CCValAssign, 16> ArgLocs;
1748   CCState CCInfo(CC, isVarArg,
1749                  getTargetMachine(), ArgLocs);
1750   if (CC == CallingConv::Fast && PerformTailCallOpt)
1751     CCInfo.AnalyzeFormalArguments(Op.Val, CC_X86_64_TailCall);
1752   else
1753     CCInfo.AnalyzeFormalArguments(Op.Val, CC_X86_64_C);
1754
1755   SmallVector<SDOperand, 8> ArgValues;
1756   unsigned LastVal = ~0U;
1757   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1758     CCValAssign &VA = ArgLocs[i];
1759     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1760     // places.
1761     assert(VA.getValNo() != LastVal &&
1762            "Don't support value assigned to multiple locs yet");
1763     LastVal = VA.getValNo();
1764
1765     if (VA.isRegLoc()) {
1766       MVT::ValueType RegVT = VA.getLocVT();
1767       TargetRegisterClass *RC;
1768       if (RegVT == MVT::i32)
1769         RC = X86::GR32RegisterClass;
1770       else if (RegVT == MVT::i64)
1771         RC = X86::GR64RegisterClass;
1772       else if (RegVT == MVT::f32)
1773         RC = X86::FR32RegisterClass;
1774       else if (RegVT == MVT::f64)
1775         RC = X86::FR64RegisterClass;
1776       else {
1777         assert(MVT::isVector(RegVT));
1778         if (MVT::getSizeInBits(RegVT) == 64) {
1779           RC = X86::GR64RegisterClass;       // MMX values are passed in GPRs.
1780           RegVT = MVT::i64;
1781         } else
1782           RC = X86::VR128RegisterClass;
1783       }
1784
1785       unsigned Reg = AddLiveIn(DAG.getMachineFunction(), VA.getLocReg(), RC);
1786       SDOperand ArgValue = DAG.getCopyFromReg(Root, Reg, RegVT);
1787
1788       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1789       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1790       // right size.
1791       if (VA.getLocInfo() == CCValAssign::SExt)
1792         ArgValue = DAG.getNode(ISD::AssertSext, RegVT, ArgValue,
1793                                DAG.getValueType(VA.getValVT()));
1794       else if (VA.getLocInfo() == CCValAssign::ZExt)
1795         ArgValue = DAG.getNode(ISD::AssertZext, RegVT, ArgValue,
1796                                DAG.getValueType(VA.getValVT()));
1797
1798       if (VA.getLocInfo() != CCValAssign::Full)
1799         ArgValue = DAG.getNode(ISD::TRUNCATE, VA.getValVT(), ArgValue);
1800
1801       // Handle MMX values passed in GPRs.
1802       if (RegVT != VA.getLocVT() && RC == X86::GR64RegisterClass &&
1803           MVT::getSizeInBits(RegVT) == 64)
1804         ArgValue = DAG.getNode(ISD::BIT_CONVERT, VA.getLocVT(), ArgValue);
1805
1806       ArgValues.push_back(ArgValue);
1807     } else {
1808       assert(VA.isMemLoc());
1809       ArgValues.push_back(LowerMemArgument(Op, DAG, VA, MFI, Root, i));
1810     }
1811   }
1812
1813   unsigned StackSize = CCInfo.getNextStackOffset();
1814   if (CC==CallingConv::Fast)
1815     StackSize =GetAlignedArgumentStackSize(StackSize, DAG);
1816
1817   // If the function takes variable number of arguments, make a frame index for
1818   // the start of the first vararg value... for expansion of llvm.va_start.
1819   if (isVarArg) {
1820     assert(CC!=CallingConv::Fast
1821            && "Var arg not supported with calling convention fastcc");
1822     unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs, 6);
1823     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1824
1825     // For X86-64, if there are vararg parameters that are passed via
1826     // registers, then we must store them to their spots on the stack so they
1827     // may be loaded by deferencing the result of va_next.
1828     VarArgsGPOffset = NumIntRegs * 8;
1829     VarArgsFPOffset = 6 * 8 + NumXMMRegs * 16;
1830     VarArgsFrameIndex = MFI->CreateFixedObject(1, StackSize);
1831     RegSaveFrameIndex = MFI->CreateStackObject(6 * 8 + 8 * 16, 16);
1832
1833     // Store the integer parameter registers.
1834     SmallVector<SDOperand, 8> MemOps;
1835     SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
1836     SDOperand FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1837                               DAG.getConstant(VarArgsGPOffset, getPointerTy()));
1838     for (; NumIntRegs != 6; ++NumIntRegs) {
1839       unsigned VReg = AddLiveIn(MF, GPR64ArgRegs[NumIntRegs],
1840                                 X86::GR64RegisterClass);
1841       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::i64);
1842       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1843       MemOps.push_back(Store);
1844       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1845                         DAG.getConstant(8, getPointerTy()));
1846     }
1847
1848     // Now store the XMM (fp + vector) parameter registers.
1849     FIN = DAG.getNode(ISD::ADD, getPointerTy(), RSFIN,
1850                       DAG.getConstant(VarArgsFPOffset, getPointerTy()));
1851     for (; NumXMMRegs != 8; ++NumXMMRegs) {
1852       unsigned VReg = AddLiveIn(MF, XMMArgRegs[NumXMMRegs],
1853                                 X86::VR128RegisterClass);
1854       SDOperand Val = DAG.getCopyFromReg(Root, VReg, MVT::v4f32);
1855       SDOperand Store = DAG.getStore(Val.getValue(1), Val, FIN, NULL, 0);
1856       MemOps.push_back(Store);
1857       FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
1858                         DAG.getConstant(16, getPointerTy()));
1859     }
1860     if (!MemOps.empty())
1861         Root = DAG.getNode(ISD::TokenFactor, MVT::Other,
1862                            &MemOps[0], MemOps.size());
1863   }
1864
1865   ArgValues.push_back(Root);
1866   // Tail call convention (fastcc) needs callee pop.
1867   if (CC == CallingConv::Fast && PerformTailCallOpt) {
1868     BytesToPopOnReturn = StackSize;  // Callee pops everything.
1869     BytesCallerReserves = 0;
1870   } else {
1871     BytesToPopOnReturn = 0;  // Callee pops nothing.
1872     BytesCallerReserves = StackSize;
1873   }
1874   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1875   FuncInfo->setBytesToPopOnReturn(BytesToPopOnReturn);
1876
1877   // Return the new list of results.
1878   return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(),
1879                      &ArgValues[0], ArgValues.size()).getValue(Op.ResNo);
1880 }
1881
1882 SDOperand
1883 X86TargetLowering::LowerX86_64CCCCallTo(SDOperand Op, SelectionDAG &DAG,
1884                                         unsigned CC) {
1885   SDOperand Chain     = Op.getOperand(0);
1886   bool isVarArg       = cast<ConstantSDNode>(Op.getOperand(2))->getValue() != 0;
1887   SDOperand Callee    = Op.getOperand(4);
1888
1889   // Analyze operands of the call, assigning locations to each operand.
1890   SmallVector<CCValAssign, 16> ArgLocs;
1891   CCState CCInfo(CC, isVarArg, getTargetMachine(), ArgLocs);
1892   if (CC==CallingConv::Fast && PerformTailCallOpt)
1893     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_64_TailCall);
1894   else
1895     CCInfo.AnalyzeCallOperands(Op.Val, CC_X86_64_C);
1896
1897   // Get a count of how many bytes are to be pushed on the stack.
1898   unsigned NumBytes = CCInfo.getNextStackOffset();
1899   if (CC == CallingConv::Fast)
1900     NumBytes = GetAlignedArgumentStackSize(NumBytes,DAG);
1901
1902   Chain = DAG.getCALLSEQ_START(Chain,DAG.getConstant(NumBytes, getPointerTy()));
1903
1904   SmallVector<std::pair<unsigned, SDOperand>, 8> RegsToPass;
1905   SmallVector<SDOperand, 8> MemOpChains;
1906
1907   SDOperand StackPtr;
1908
1909   // Walk the register/memloc assignments, inserting copies/loads.
1910   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1911     CCValAssign &VA = ArgLocs[i];
1912     SDOperand Arg = Op.getOperand(5+2*VA.getValNo());
1913
1914     // Promote the value if needed.
1915     switch (VA.getLocInfo()) {
1916     default: assert(0 && "Unknown loc info!");
1917     case CCValAssign::Full: break;
1918     case CCValAssign::SExt:
1919       Arg = DAG.getNode(ISD::SIGN_EXTEND, VA.getLocVT(), Arg);
1920       break;
1921     case CCValAssign::ZExt:
1922       Arg = DAG.getNode(ISD::ZERO_EXTEND, VA.getLocVT(), Arg);
1923       break;
1924     case CCValAssign::AExt:
1925       Arg = DAG.getNode(ISD::ANY_EXTEND, VA.getLocVT(), Arg);
1926       break;
1927     }
1928
1929     if (VA.isRegLoc()) {
1930       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1931     } else {
1932       assert(VA.isMemLoc());
1933       if (StackPtr.Val == 0)
1934         StackPtr = DAG.getRegister(getStackPtrReg(), getPointerTy());
1935
1936       MemOpChains.push_back(LowerMemOpCallTo(Op, DAG, StackPtr, VA, Chain,
1937                                              Arg));
1938     }
1939   }
1940
1941   if (!MemOpChains.empty())
1942     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other,
1943                         &MemOpChains[0], MemOpChains.size());
1944
1945   // Build a sequence of copy-to-reg nodes chained together with token chain
1946   // and flag operands which copy the outgoing args into registers.
1947   SDOperand InFlag;
1948   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1949     Chain = DAG.getCopyToReg(Chain, RegsToPass[i].first, RegsToPass[i].second,
1950                              InFlag);
1951     InFlag = Chain.getValue(1);
1952   }
1953
1954   if (isVarArg) {
1955     assert ( CallingConv::Fast != CC &&
1956              "Var args not supported with calling convention fastcc");
1957
1958     // From AMD64 ABI document:
1959     // For calls that may call functions that use varargs or stdargs
1960     // (prototype-less calls or calls to functions containing ellipsis (...) in
1961     // the declaration) %al is used as hidden argument to specify the number
1962     // of SSE registers used. The contents of %al do not need to match exactly
1963     // the number of registers, but must be an ubound on the number of SSE
1964     // registers used and is in the range 0 - 8 inclusive.
1965
1966     // Count the number of XMM registers allocated.
1967     static const unsigned XMMArgRegs[] = {
1968       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1969       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1970     };
1971     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1972
1973     Chain = DAG.getCopyToReg(Chain, X86::AL,
1974                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1975     InFlag = Chain.getValue(1);
1976   }
1977
1978   // If the callee is a GlobalAddress node (quite common, every direct call is)
1979   // turn it into a TargetGlobalAddress node so that legalize doesn't hack it.
1980   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
1981     // We should use extra load for direct calls to dllimported functions in
1982     // non-JIT mode.
1983     if (getTargetMachine().getCodeModel() != CodeModel::Large
1984         && !Subtarget->GVRequiresExtraLoad(G->getGlobal(),
1985                                            getTargetMachine(), true))
1986       Callee = DAG.getTargetGlobalAddress(G->getGlobal(), getPointerTy());
1987   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee))
1988     if (getTargetMachine().getCodeModel() != CodeModel::Large)
1989       Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy());
1990
1991   // Returns a chain & a flag for retval copy to use.
1992   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
1993   SmallVector<SDOperand, 8> Ops;
1994   Ops.push_back(Chain);
1995   Ops.push_back(Callee);
1996
1997   // Add argument registers to the end of the list so that they are known live
1998   // into the call.
1999   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2000     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2001                                   RegsToPass[i].second.getValueType()));
2002
2003   if (InFlag.Val)
2004     Ops.push_back(InFlag);
2005
2006   Chain = DAG.getNode(X86ISD::CALL,
2007                       NodeTys, &Ops[0], Ops.size());
2008   InFlag = Chain.getValue(1);
2009   int NumBytesForCalleeToPush = 0;
2010    if (CC==CallingConv::Fast && PerformTailCallOpt) {
2011     NumBytesForCalleeToPush = NumBytes;  // Callee pops everything
2012   } else {
2013     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2014   }
2015   // Returns a flag for retval copy to use.
2016   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2017   Ops.clear();
2018   Ops.push_back(Chain);
2019   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
2020   Ops.push_back(DAG.getConstant(NumBytesForCalleeToPush, getPointerTy()));
2021   Ops.push_back(InFlag);
2022   Chain = DAG.getNode(ISD::CALLSEQ_END, NodeTys, &Ops[0], Ops.size());
2023   InFlag = Chain.getValue(1);
2024
2025   // Handle result values, copying them out of physregs into vregs that we
2026   // return.
2027   return SDOperand(LowerCallResult(Chain, InFlag, Op.Val, CC, DAG), Op.ResNo);
2028 }
2029
2030
2031 //===----------------------------------------------------------------------===//
2032 //                           Other Lowering Hooks
2033 //===----------------------------------------------------------------------===//
2034
2035
2036 SDOperand X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
2037   MachineFunction &MF = DAG.getMachineFunction();
2038   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2039   int ReturnAddrIndex = FuncInfo->getRAIndex();
2040
2041   if (ReturnAddrIndex == 0) {
2042     // Set up a frame object for the return address.
2043     if (Subtarget->is64Bit())
2044       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(8, -8);
2045     else
2046       ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(4, -4);
2047
2048     FuncInfo->setRAIndex(ReturnAddrIndex);
2049   }
2050
2051   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2052 }
2053
2054
2055
2056 /// translateX86CC - do a one to one translation of a ISD::CondCode to the X86
2057 /// specific condition code. It returns a false if it cannot do a direct
2058 /// translation. X86CC is the translated CondCode.  LHS/RHS are modified as
2059 /// needed.
2060 static bool translateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2061                            unsigned &X86CC, SDOperand &LHS, SDOperand &RHS,
2062                            SelectionDAG &DAG) {
2063   X86CC = X86::COND_INVALID;
2064   if (!isFP) {
2065     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2066       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2067         // X > -1   -> X == 0, jump !sign.
2068         RHS = DAG.getConstant(0, RHS.getValueType());
2069         X86CC = X86::COND_NS;
2070         return true;
2071       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2072         // X < 0   -> X == 0, jump on sign.
2073         X86CC = X86::COND_S;
2074         return true;
2075       } else if (SetCCOpcode == ISD::SETLT && RHSC->getValue() == 1) {
2076         // X < 1   -> X <= 0
2077         RHS = DAG.getConstant(0, RHS.getValueType());
2078         X86CC = X86::COND_LE;
2079         return true;
2080       }
2081     }
2082
2083     switch (SetCCOpcode) {
2084     default: break;
2085     case ISD::SETEQ:  X86CC = X86::COND_E;  break;
2086     case ISD::SETGT:  X86CC = X86::COND_G;  break;
2087     case ISD::SETGE:  X86CC = X86::COND_GE; break;
2088     case ISD::SETLT:  X86CC = X86::COND_L;  break;
2089     case ISD::SETLE:  X86CC = X86::COND_LE; break;
2090     case ISD::SETNE:  X86CC = X86::COND_NE; break;
2091     case ISD::SETULT: X86CC = X86::COND_B;  break;
2092     case ISD::SETUGT: X86CC = X86::COND_A;  break;
2093     case ISD::SETULE: X86CC = X86::COND_BE; break;
2094     case ISD::SETUGE: X86CC = X86::COND_AE; break;
2095     }
2096   } else {
2097     // On a floating point condition, the flags are set as follows:
2098     // ZF  PF  CF   op
2099     //  0 | 0 | 0 | X > Y
2100     //  0 | 0 | 1 | X < Y
2101     //  1 | 0 | 0 | X == Y
2102     //  1 | 1 | 1 | unordered
2103     bool Flip = false;
2104     switch (SetCCOpcode) {
2105     default: break;
2106     case ISD::SETUEQ:
2107     case ISD::SETEQ: X86CC = X86::COND_E;  break;
2108     case ISD::SETOLT: Flip = true; // Fallthrough
2109     case ISD::SETOGT:
2110     case ISD::SETGT: X86CC = X86::COND_A;  break;
2111     case ISD::SETOLE: Flip = true; // Fallthrough
2112     case ISD::SETOGE:
2113     case ISD::SETGE: X86CC = X86::COND_AE; break;
2114     case ISD::SETUGT: Flip = true; // Fallthrough
2115     case ISD::SETULT:
2116     case ISD::SETLT: X86CC = X86::COND_B;  break;
2117     case ISD::SETUGE: Flip = true; // Fallthrough
2118     case ISD::SETULE:
2119     case ISD::SETLE: X86CC = X86::COND_BE; break;
2120     case ISD::SETONE:
2121     case ISD::SETNE: X86CC = X86::COND_NE; break;
2122     case ISD::SETUO: X86CC = X86::COND_P;  break;
2123     case ISD::SETO:  X86CC = X86::COND_NP; break;
2124     }
2125     if (Flip)
2126       std::swap(LHS, RHS);
2127   }
2128
2129   return X86CC != X86::COND_INVALID;
2130 }
2131
2132 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2133 /// code. Current x86 isa includes the following FP cmov instructions:
2134 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2135 static bool hasFPCMov(unsigned X86CC) {
2136   switch (X86CC) {
2137   default:
2138     return false;
2139   case X86::COND_B:
2140   case X86::COND_BE:
2141   case X86::COND_E:
2142   case X86::COND_P:
2143   case X86::COND_A:
2144   case X86::COND_AE:
2145   case X86::COND_NE:
2146   case X86::COND_NP:
2147     return true;
2148   }
2149 }
2150
2151 /// isUndefOrInRange - Op is either an undef node or a ConstantSDNode.  Return
2152 /// true if Op is undef or if its value falls within the specified range (L, H].
2153 static bool isUndefOrInRange(SDOperand Op, unsigned Low, unsigned Hi) {
2154   if (Op.getOpcode() == ISD::UNDEF)
2155     return true;
2156
2157   unsigned Val = cast<ConstantSDNode>(Op)->getValue();
2158   return (Val >= Low && Val < Hi);
2159 }
2160
2161 /// isUndefOrEqual - Op is either an undef node or a ConstantSDNode.  Return
2162 /// true if Op is undef or if its value equal to the specified value.
2163 static bool isUndefOrEqual(SDOperand Op, unsigned Val) {
2164   if (Op.getOpcode() == ISD::UNDEF)
2165     return true;
2166   return cast<ConstantSDNode>(Op)->getValue() == Val;
2167 }
2168
2169 /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
2170 /// specifies a shuffle of elements that is suitable for input to PSHUFD.
2171 bool X86::isPSHUFDMask(SDNode *N) {
2172   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2173
2174   if (N->getNumOperands() != 2 && N->getNumOperands() != 4)
2175     return false;
2176
2177   // Check if the value doesn't reference the second vector.
2178   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
2179     SDOperand Arg = N->getOperand(i);
2180     if (Arg.getOpcode() == ISD::UNDEF) continue;
2181     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2182     if (cast<ConstantSDNode>(Arg)->getValue() >= e)
2183       return false;
2184   }
2185
2186   return true;
2187 }
2188
2189 /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
2190 /// specifies a shuffle of elements that is suitable for input to PSHUFHW.
2191 bool X86::isPSHUFHWMask(SDNode *N) {
2192   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2193
2194   if (N->getNumOperands() != 8)
2195     return false;
2196
2197   // Lower quadword copied in order.
2198   for (unsigned i = 0; i != 4; ++i) {
2199     SDOperand Arg = N->getOperand(i);
2200     if (Arg.getOpcode() == ISD::UNDEF) continue;
2201     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2202     if (cast<ConstantSDNode>(Arg)->getValue() != i)
2203       return false;
2204   }
2205
2206   // Upper quadword shuffled.
2207   for (unsigned i = 4; i != 8; ++i) {
2208     SDOperand Arg = N->getOperand(i);
2209     if (Arg.getOpcode() == ISD::UNDEF) continue;
2210     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2211     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2212     if (Val < 4 || Val > 7)
2213       return false;
2214   }
2215
2216   return true;
2217 }
2218
2219 /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
2220 /// specifies a shuffle of elements that is suitable for input to PSHUFLW.
2221 bool X86::isPSHUFLWMask(SDNode *N) {
2222   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2223
2224   if (N->getNumOperands() != 8)
2225     return false;
2226
2227   // Upper quadword copied in order.
2228   for (unsigned i = 4; i != 8; ++i)
2229     if (!isUndefOrEqual(N->getOperand(i), i))
2230       return false;
2231
2232   // Lower quadword shuffled.
2233   for (unsigned i = 0; i != 4; ++i)
2234     if (!isUndefOrInRange(N->getOperand(i), 0, 4))
2235       return false;
2236
2237   return true;
2238 }
2239
2240 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2241 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2242 static bool isSHUFPMask(const SDOperand *Elems, unsigned NumElems) {
2243   if (NumElems != 2 && NumElems != 4) return false;
2244
2245   unsigned Half = NumElems / 2;
2246   for (unsigned i = 0; i < Half; ++i)
2247     if (!isUndefOrInRange(Elems[i], 0, NumElems))
2248       return false;
2249   for (unsigned i = Half; i < NumElems; ++i)
2250     if (!isUndefOrInRange(Elems[i], NumElems, NumElems*2))
2251       return false;
2252
2253   return true;
2254 }
2255
2256 bool X86::isSHUFPMask(SDNode *N) {
2257   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2258   return ::isSHUFPMask(N->op_begin(), N->getNumOperands());
2259 }
2260
2261 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2262 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2263 /// half elements to come from vector 1 (which would equal the dest.) and
2264 /// the upper half to come from vector 2.
2265 static bool isCommutedSHUFP(const SDOperand *Ops, unsigned NumOps) {
2266   if (NumOps != 2 && NumOps != 4) return false;
2267
2268   unsigned Half = NumOps / 2;
2269   for (unsigned i = 0; i < Half; ++i)
2270     if (!isUndefOrInRange(Ops[i], NumOps, NumOps*2))
2271       return false;
2272   for (unsigned i = Half; i < NumOps; ++i)
2273     if (!isUndefOrInRange(Ops[i], 0, NumOps))
2274       return false;
2275   return true;
2276 }
2277
2278 static bool isCommutedSHUFP(SDNode *N) {
2279   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2280   return isCommutedSHUFP(N->op_begin(), N->getNumOperands());
2281 }
2282
2283 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2284 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2285 bool X86::isMOVHLPSMask(SDNode *N) {
2286   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2287
2288   if (N->getNumOperands() != 4)
2289     return false;
2290
2291   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2292   return isUndefOrEqual(N->getOperand(0), 6) &&
2293          isUndefOrEqual(N->getOperand(1), 7) &&
2294          isUndefOrEqual(N->getOperand(2), 2) &&
2295          isUndefOrEqual(N->getOperand(3), 3);
2296 }
2297
2298 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2299 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2300 /// <2, 3, 2, 3>
2301 bool X86::isMOVHLPS_v_undef_Mask(SDNode *N) {
2302   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2303
2304   if (N->getNumOperands() != 4)
2305     return false;
2306
2307   // Expect bit0 == 2, bit1 == 3, bit2 == 2, bit3 == 3
2308   return isUndefOrEqual(N->getOperand(0), 2) &&
2309          isUndefOrEqual(N->getOperand(1), 3) &&
2310          isUndefOrEqual(N->getOperand(2), 2) &&
2311          isUndefOrEqual(N->getOperand(3), 3);
2312 }
2313
2314 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2315 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2316 bool X86::isMOVLPMask(SDNode *N) {
2317   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2318
2319   unsigned NumElems = N->getNumOperands();
2320   if (NumElems != 2 && NumElems != 4)
2321     return false;
2322
2323   for (unsigned i = 0; i < NumElems/2; ++i)
2324     if (!isUndefOrEqual(N->getOperand(i), i + NumElems))
2325       return false;
2326
2327   for (unsigned i = NumElems/2; i < NumElems; ++i)
2328     if (!isUndefOrEqual(N->getOperand(i), i))
2329       return false;
2330
2331   return true;
2332 }
2333
2334 /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
2335 /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
2336 /// and MOVLHPS.
2337 bool X86::isMOVHPMask(SDNode *N) {
2338   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2339
2340   unsigned NumElems = N->getNumOperands();
2341   if (NumElems != 2 && NumElems != 4)
2342     return false;
2343
2344   for (unsigned i = 0; i < NumElems/2; ++i)
2345     if (!isUndefOrEqual(N->getOperand(i), i))
2346       return false;
2347
2348   for (unsigned i = 0; i < NumElems/2; ++i) {
2349     SDOperand Arg = N->getOperand(i + NumElems/2);
2350     if (!isUndefOrEqual(Arg, i + NumElems))
2351       return false;
2352   }
2353
2354   return true;
2355 }
2356
2357 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2358 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2359 bool static isUNPCKLMask(const SDOperand *Elts, unsigned NumElts,
2360                          bool V2IsSplat = false) {
2361   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2362     return false;
2363
2364   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2365     SDOperand BitI  = Elts[i];
2366     SDOperand BitI1 = Elts[i+1];
2367     if (!isUndefOrEqual(BitI, j))
2368       return false;
2369     if (V2IsSplat) {
2370       if (isUndefOrEqual(BitI1, NumElts))
2371         return false;
2372     } else {
2373       if (!isUndefOrEqual(BitI1, j + NumElts))
2374         return false;
2375     }
2376   }
2377
2378   return true;
2379 }
2380
2381 bool X86::isUNPCKLMask(SDNode *N, bool V2IsSplat) {
2382   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2383   return ::isUNPCKLMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2384 }
2385
2386 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2387 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2388 bool static isUNPCKHMask(const SDOperand *Elts, unsigned NumElts,
2389                          bool V2IsSplat = false) {
2390   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2391     return false;
2392
2393   for (unsigned i = 0, j = 0; i != NumElts; i += 2, ++j) {
2394     SDOperand BitI  = Elts[i];
2395     SDOperand BitI1 = Elts[i+1];
2396     if (!isUndefOrEqual(BitI, j + NumElts/2))
2397       return false;
2398     if (V2IsSplat) {
2399       if (isUndefOrEqual(BitI1, NumElts))
2400         return false;
2401     } else {
2402       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2403         return false;
2404     }
2405   }
2406
2407   return true;
2408 }
2409
2410 bool X86::isUNPCKHMask(SDNode *N, bool V2IsSplat) {
2411   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2412   return ::isUNPCKHMask(N->op_begin(), N->getNumOperands(), V2IsSplat);
2413 }
2414
2415 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2416 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2417 /// <0, 0, 1, 1>
2418 bool X86::isUNPCKL_v_undef_Mask(SDNode *N) {
2419   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2420
2421   unsigned NumElems = N->getNumOperands();
2422   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2423     return false;
2424
2425   for (unsigned i = 0, j = 0; i != NumElems; i += 2, ++j) {
2426     SDOperand BitI  = N->getOperand(i);
2427     SDOperand BitI1 = N->getOperand(i+1);
2428
2429     if (!isUndefOrEqual(BitI, j))
2430       return false;
2431     if (!isUndefOrEqual(BitI1, j))
2432       return false;
2433   }
2434
2435   return true;
2436 }
2437
2438 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2439 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2440 /// <2, 2, 3, 3>
2441 bool X86::isUNPCKH_v_undef_Mask(SDNode *N) {
2442   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2443
2444   unsigned NumElems = N->getNumOperands();
2445   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2446     return false;
2447
2448   for (unsigned i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2449     SDOperand BitI  = N->getOperand(i);
2450     SDOperand BitI1 = N->getOperand(i + 1);
2451
2452     if (!isUndefOrEqual(BitI, j))
2453       return false;
2454     if (!isUndefOrEqual(BitI1, j))
2455       return false;
2456   }
2457
2458   return true;
2459 }
2460
2461 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2462 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2463 /// MOVSD, and MOVD, i.e. setting the lowest element.
2464 static bool isMOVLMask(const SDOperand *Elts, unsigned NumElts) {
2465   if (NumElts != 2 && NumElts != 4)
2466     return false;
2467
2468   if (!isUndefOrEqual(Elts[0], NumElts))
2469     return false;
2470
2471   for (unsigned i = 1; i < NumElts; ++i) {
2472     if (!isUndefOrEqual(Elts[i], i))
2473       return false;
2474   }
2475
2476   return true;
2477 }
2478
2479 bool X86::isMOVLMask(SDNode *N) {
2480   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2481   return ::isMOVLMask(N->op_begin(), N->getNumOperands());
2482 }
2483
2484 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
2485 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
2486 /// element of vector 2 and the other elements to come from vector 1 in order.
2487 static bool isCommutedMOVL(const SDOperand *Ops, unsigned NumOps,
2488                            bool V2IsSplat = false,
2489                            bool V2IsUndef = false) {
2490   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
2491     return false;
2492
2493   if (!isUndefOrEqual(Ops[0], 0))
2494     return false;
2495
2496   for (unsigned i = 1; i < NumOps; ++i) {
2497     SDOperand Arg = Ops[i];
2498     if (!(isUndefOrEqual(Arg, i+NumOps) ||
2499           (V2IsUndef && isUndefOrInRange(Arg, NumOps, NumOps*2)) ||
2500           (V2IsSplat && isUndefOrEqual(Arg, NumOps))))
2501       return false;
2502   }
2503
2504   return true;
2505 }
2506
2507 static bool isCommutedMOVL(SDNode *N, bool V2IsSplat = false,
2508                            bool V2IsUndef = false) {
2509   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2510   return isCommutedMOVL(N->op_begin(), N->getNumOperands(),
2511                         V2IsSplat, V2IsUndef);
2512 }
2513
2514 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2515 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
2516 bool X86::isMOVSHDUPMask(SDNode *N) {
2517   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2518
2519   if (N->getNumOperands() != 4)
2520     return false;
2521
2522   // Expect 1, 1, 3, 3
2523   for (unsigned i = 0; i < 2; ++i) {
2524     SDOperand Arg = N->getOperand(i);
2525     if (Arg.getOpcode() == ISD::UNDEF) continue;
2526     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2527     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2528     if (Val != 1) return false;
2529   }
2530
2531   bool HasHi = false;
2532   for (unsigned i = 2; i < 4; ++i) {
2533     SDOperand Arg = N->getOperand(i);
2534     if (Arg.getOpcode() == ISD::UNDEF) continue;
2535     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2536     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2537     if (Val != 3) return false;
2538     HasHi = true;
2539   }
2540
2541   // Don't use movshdup if it can be done with a shufps.
2542   return HasHi;
2543 }
2544
2545 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
2546 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
2547 bool X86::isMOVSLDUPMask(SDNode *N) {
2548   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2549
2550   if (N->getNumOperands() != 4)
2551     return false;
2552
2553   // Expect 0, 0, 2, 2
2554   for (unsigned i = 0; i < 2; ++i) {
2555     SDOperand Arg = N->getOperand(i);
2556     if (Arg.getOpcode() == ISD::UNDEF) continue;
2557     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2558     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2559     if (Val != 0) return false;
2560   }
2561
2562   bool HasHi = false;
2563   for (unsigned i = 2; i < 4; ++i) {
2564     SDOperand Arg = N->getOperand(i);
2565     if (Arg.getOpcode() == ISD::UNDEF) continue;
2566     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2567     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2568     if (Val != 2) return false;
2569     HasHi = true;
2570   }
2571
2572   // Don't use movshdup if it can be done with a shufps.
2573   return HasHi;
2574 }
2575
2576 /// isIdentityMask - Return true if the specified VECTOR_SHUFFLE operand
2577 /// specifies a identity operation on the LHS or RHS.
2578 static bool isIdentityMask(SDNode *N, bool RHS = false) {
2579   unsigned NumElems = N->getNumOperands();
2580   for (unsigned i = 0; i < NumElems; ++i)
2581     if (!isUndefOrEqual(N->getOperand(i), i + (RHS ? NumElems : 0)))
2582       return false;
2583   return true;
2584 }
2585
2586 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2587 /// a splat of a single element.
2588 static bool isSplatMask(SDNode *N) {
2589   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2590
2591   // This is a splat operation if each element of the permute is the same, and
2592   // if the value doesn't reference the second vector.
2593   unsigned NumElems = N->getNumOperands();
2594   SDOperand ElementBase;
2595   unsigned i = 0;
2596   for (; i != NumElems; ++i) {
2597     SDOperand Elt = N->getOperand(i);
2598     if (isa<ConstantSDNode>(Elt)) {
2599       ElementBase = Elt;
2600       break;
2601     }
2602   }
2603
2604   if (!ElementBase.Val)
2605     return false;
2606
2607   for (; i != NumElems; ++i) {
2608     SDOperand Arg = N->getOperand(i);
2609     if (Arg.getOpcode() == ISD::UNDEF) continue;
2610     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2611     if (Arg != ElementBase) return false;
2612   }
2613
2614   // Make sure it is a splat of the first vector operand.
2615   return cast<ConstantSDNode>(ElementBase)->getValue() < NumElems;
2616 }
2617
2618 /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand specifies
2619 /// a splat of a single element and it's a 2 or 4 element mask.
2620 bool X86::isSplatMask(SDNode *N) {
2621   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2622
2623   // We can only splat 64-bit, and 32-bit quantities with a single instruction.
2624   if (N->getNumOperands() != 4 && N->getNumOperands() != 2)
2625     return false;
2626   return ::isSplatMask(N);
2627 }
2628
2629 /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
2630 /// specifies a splat of zero element.
2631 bool X86::isSplatLoMask(SDNode *N) {
2632   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2633
2634   for (unsigned i = 0, e = N->getNumOperands(); i < e; ++i)
2635     if (!isUndefOrEqual(N->getOperand(i), 0))
2636       return false;
2637   return true;
2638 }
2639
2640 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
2641 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
2642 /// instructions.
2643 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
2644   unsigned NumOperands = N->getNumOperands();
2645   unsigned Shift = (NumOperands == 4) ? 2 : 1;
2646   unsigned Mask = 0;
2647   for (unsigned i = 0; i < NumOperands; ++i) {
2648     unsigned Val = 0;
2649     SDOperand Arg = N->getOperand(NumOperands-i-1);
2650     if (Arg.getOpcode() != ISD::UNDEF)
2651       Val = cast<ConstantSDNode>(Arg)->getValue();
2652     if (Val >= NumOperands) Val -= NumOperands;
2653     Mask |= Val;
2654     if (i != NumOperands - 1)
2655       Mask <<= Shift;
2656   }
2657
2658   return Mask;
2659 }
2660
2661 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
2662 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
2663 /// instructions.
2664 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
2665   unsigned Mask = 0;
2666   // 8 nodes, but we only care about the last 4.
2667   for (unsigned i = 7; i >= 4; --i) {
2668     unsigned Val = 0;
2669     SDOperand Arg = N->getOperand(i);
2670     if (Arg.getOpcode() != ISD::UNDEF)
2671       Val = cast<ConstantSDNode>(Arg)->getValue();
2672     Mask |= (Val - 4);
2673     if (i != 4)
2674       Mask <<= 2;
2675   }
2676
2677   return Mask;
2678 }
2679
2680 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
2681 /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
2682 /// instructions.
2683 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
2684   unsigned Mask = 0;
2685   // 8 nodes, but we only care about the first 4.
2686   for (int i = 3; i >= 0; --i) {
2687     unsigned Val = 0;
2688     SDOperand Arg = N->getOperand(i);
2689     if (Arg.getOpcode() != ISD::UNDEF)
2690       Val = cast<ConstantSDNode>(Arg)->getValue();
2691     Mask |= Val;
2692     if (i != 0)
2693       Mask <<= 2;
2694   }
2695
2696   return Mask;
2697 }
2698
2699 /// isPSHUFHW_PSHUFLWMask - true if the specified VECTOR_SHUFFLE operand
2700 /// specifies a 8 element shuffle that can be broken into a pair of
2701 /// PSHUFHW and PSHUFLW.
2702 static bool isPSHUFHW_PSHUFLWMask(SDNode *N) {
2703   assert(N->getOpcode() == ISD::BUILD_VECTOR);
2704
2705   if (N->getNumOperands() != 8)
2706     return false;
2707
2708   // Lower quadword shuffled.
2709   for (unsigned i = 0; i != 4; ++i) {
2710     SDOperand Arg = N->getOperand(i);
2711     if (Arg.getOpcode() == ISD::UNDEF) continue;
2712     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2713     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2714     if (Val > 4)
2715       return false;
2716   }
2717
2718   // Upper quadword shuffled.
2719   for (unsigned i = 4; i != 8; ++i) {
2720     SDOperand Arg = N->getOperand(i);
2721     if (Arg.getOpcode() == ISD::UNDEF) continue;
2722     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2723     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2724     if (Val < 4 || Val > 7)
2725       return false;
2726   }
2727
2728   return true;
2729 }
2730
2731 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as
2732 /// values in ther permute mask.
2733 static SDOperand CommuteVectorShuffle(SDOperand Op, SDOperand &V1,
2734                                       SDOperand &V2, SDOperand &Mask,
2735                                       SelectionDAG &DAG) {
2736   MVT::ValueType VT = Op.getValueType();
2737   MVT::ValueType MaskVT = Mask.getValueType();
2738   MVT::ValueType EltVT = MVT::getVectorElementType(MaskVT);
2739   unsigned NumElems = Mask.getNumOperands();
2740   SmallVector<SDOperand, 8> MaskVec;
2741
2742   for (unsigned i = 0; i != NumElems; ++i) {
2743     SDOperand Arg = Mask.getOperand(i);
2744     if (Arg.getOpcode() == ISD::UNDEF) {
2745       MaskVec.push_back(DAG.getNode(ISD::UNDEF, EltVT));
2746       continue;
2747     }
2748     assert(isa<ConstantSDNode>(Arg) && "Invalid VECTOR_SHUFFLE mask!");
2749     unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2750     if (Val < NumElems)
2751       MaskVec.push_back(DAG.getConstant(Val + NumElems, EltVT));
2752     else
2753       MaskVec.push_back(DAG.getConstant(Val - NumElems, EltVT));
2754   }
2755
2756   std::swap(V1, V2);
2757   Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2758   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
2759 }
2760
2761 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
2762 /// match movhlps. The lower half elements should come from upper half of
2763 /// V1 (and in order), and the upper half elements should come from the upper
2764 /// half of V2 (and in order).
2765 static bool ShouldXformToMOVHLPS(SDNode *Mask) {
2766   unsigned NumElems = Mask->getNumOperands();
2767   if (NumElems != 4)
2768     return false;
2769   for (unsigned i = 0, e = 2; i != e; ++i)
2770     if (!isUndefOrEqual(Mask->getOperand(i), i+2))
2771       return false;
2772   for (unsigned i = 2; i != 4; ++i)
2773     if (!isUndefOrEqual(Mask->getOperand(i), i+4))
2774       return false;
2775   return true;
2776 }
2777
2778 /// isScalarLoadToVector - Returns true if the node is a scalar load that
2779 /// is promoted to a vector.
2780 static inline bool isScalarLoadToVector(SDNode *N) {
2781   if (N->getOpcode() == ISD::SCALAR_TO_VECTOR) {
2782     N = N->getOperand(0).Val;
2783     return ISD::isNON_EXTLoad(N);
2784   }
2785   return false;
2786 }
2787
2788 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
2789 /// match movlp{s|d}. The lower half elements should come from lower half of
2790 /// V1 (and in order), and the upper half elements should come from the upper
2791 /// half of V2 (and in order). And since V1 will become the source of the
2792 /// MOVLP, it must be either a vector load or a scalar load to vector.
2793 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2, SDNode *Mask) {
2794   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
2795     return false;
2796   // Is V2 is a vector load, don't do this transformation. We will try to use
2797   // load folding shufps op.
2798   if (ISD::isNON_EXTLoad(V2))
2799     return false;
2800
2801   unsigned NumElems = Mask->getNumOperands();
2802   if (NumElems != 2 && NumElems != 4)
2803     return false;
2804   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
2805     if (!isUndefOrEqual(Mask->getOperand(i), i))
2806       return false;
2807   for (unsigned i = NumElems/2; i != NumElems; ++i)
2808     if (!isUndefOrEqual(Mask->getOperand(i), i+NumElems))
2809       return false;
2810   return true;
2811 }
2812
2813 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
2814 /// all the same.
2815 static bool isSplatVector(SDNode *N) {
2816   if (N->getOpcode() != ISD::BUILD_VECTOR)
2817     return false;
2818
2819   SDOperand SplatValue = N->getOperand(0);
2820   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
2821     if (N->getOperand(i) != SplatValue)
2822       return false;
2823   return true;
2824 }
2825
2826 /// isUndefShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2827 /// to an undef.
2828 static bool isUndefShuffle(SDNode *N) {
2829   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2830     return false;
2831
2832   SDOperand V1 = N->getOperand(0);
2833   SDOperand V2 = N->getOperand(1);
2834   SDOperand Mask = N->getOperand(2);
2835   unsigned NumElems = Mask.getNumOperands();
2836   for (unsigned i = 0; i != NumElems; ++i) {
2837     SDOperand Arg = Mask.getOperand(i);
2838     if (Arg.getOpcode() != ISD::UNDEF) {
2839       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2840       if (Val < NumElems && V1.getOpcode() != ISD::UNDEF)
2841         return false;
2842       else if (Val >= NumElems && V2.getOpcode() != ISD::UNDEF)
2843         return false;
2844     }
2845   }
2846   return true;
2847 }
2848
2849 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
2850 /// constant +0.0.
2851 static inline bool isZeroNode(SDOperand Elt) {
2852   return ((isa<ConstantSDNode>(Elt) &&
2853            cast<ConstantSDNode>(Elt)->getValue() == 0) ||
2854           (isa<ConstantFPSDNode>(Elt) &&
2855            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
2856 }
2857
2858 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
2859 /// to an zero vector.
2860 static bool isZeroShuffle(SDNode *N) {
2861   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
2862     return false;
2863
2864   SDOperand V1 = N->getOperand(0);
2865   SDOperand V2 = N->getOperand(1);
2866   SDOperand Mask = N->getOperand(2);
2867   unsigned NumElems = Mask.getNumOperands();
2868   for (unsigned i = 0; i != NumElems; ++i) {
2869     SDOperand Arg = Mask.getOperand(i);
2870     if (Arg.getOpcode() == ISD::UNDEF)
2871       continue;
2872
2873     unsigned Idx = cast<ConstantSDNode>(Arg)->getValue();
2874     if (Idx < NumElems) {
2875       unsigned Opc = V1.Val->getOpcode();
2876       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.Val))
2877         continue;
2878       if (Opc != ISD::BUILD_VECTOR ||
2879           !isZeroNode(V1.Val->getOperand(Idx)))
2880         return false;
2881     } else if (Idx >= NumElems) {
2882       unsigned Opc = V2.Val->getOpcode();
2883       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.Val))
2884         continue;
2885       if (Opc != ISD::BUILD_VECTOR ||
2886           !isZeroNode(V2.Val->getOperand(Idx - NumElems)))
2887         return false;
2888     }
2889   }
2890   return true;
2891 }
2892
2893 /// getZeroVector - Returns a vector of specified type with all zero elements.
2894 ///
2895 static SDOperand getZeroVector(MVT::ValueType VT, SelectionDAG &DAG) {
2896   assert(MVT::isVector(VT) && "Expected a vector type");
2897
2898   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2899   // type.  This ensures they get CSE'd.
2900   SDOperand Cst = DAG.getTargetConstant(0, MVT::i32);
2901   SDOperand Vec;
2902   if (MVT::getSizeInBits(VT) == 64)  // MMX
2903     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v2i32, Cst, Cst);
2904   else                                              // SSE
2905     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Cst, Cst, Cst, Cst);
2906   return DAG.getNode(ISD::BIT_CONVERT, VT, Vec);
2907 }
2908
2909 /// getOnesVector - Returns a vector of specified type with all bits set.
2910 ///
2911 static SDOperand getOnesVector(MVT::ValueType VT, SelectionDAG &DAG) {
2912   assert(MVT::isVector(VT) && "Expected a vector type");
2913
2914   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
2915   // type.  This ensures they get CSE'd.
2916   SDOperand Cst = DAG.getTargetConstant(~0U, MVT::i32);
2917   SDOperand Vec;
2918   if (MVT::getSizeInBits(VT) == 64)  // MMX
2919     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v2i32, Cst, Cst);
2920   else                                              // SSE
2921     Vec = DAG.getNode(ISD::BUILD_VECTOR, MVT::v4i32, Cst, Cst, Cst, Cst);
2922   return DAG.getNode(ISD::BIT_CONVERT, VT, Vec);
2923 }
2924
2925
2926 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
2927 /// that point to V2 points to its first element.
2928 static SDOperand NormalizeMask(SDOperand Mask, SelectionDAG &DAG) {
2929   assert(Mask.getOpcode() == ISD::BUILD_VECTOR);
2930
2931   bool Changed = false;
2932   SmallVector<SDOperand, 8> MaskVec;
2933   unsigned NumElems = Mask.getNumOperands();
2934   for (unsigned i = 0; i != NumElems; ++i) {
2935     SDOperand Arg = Mask.getOperand(i);
2936     if (Arg.getOpcode() != ISD::UNDEF) {
2937       unsigned Val = cast<ConstantSDNode>(Arg)->getValue();
2938       if (Val > NumElems) {
2939         Arg = DAG.getConstant(NumElems, Arg.getValueType());
2940         Changed = true;
2941       }
2942     }
2943     MaskVec.push_back(Arg);
2944   }
2945
2946   if (Changed)
2947     Mask = DAG.getNode(ISD::BUILD_VECTOR, Mask.getValueType(),
2948                        &MaskVec[0], MaskVec.size());
2949   return Mask;
2950 }
2951
2952 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
2953 /// operation of specified width.
2954 static SDOperand getMOVLMask(unsigned NumElems, SelectionDAG &DAG) {
2955   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2956   MVT::ValueType BaseVT = MVT::getVectorElementType(MaskVT);
2957
2958   SmallVector<SDOperand, 8> MaskVec;
2959   MaskVec.push_back(DAG.getConstant(NumElems, BaseVT));
2960   for (unsigned i = 1; i != NumElems; ++i)
2961     MaskVec.push_back(DAG.getConstant(i, BaseVT));
2962   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2963 }
2964
2965 /// getUnpacklMask - Returns a vector_shuffle mask for an unpackl operation
2966 /// of specified width.
2967 static SDOperand getUnpacklMask(unsigned NumElems, SelectionDAG &DAG) {
2968   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2969   MVT::ValueType BaseVT = MVT::getVectorElementType(MaskVT);
2970   SmallVector<SDOperand, 8> MaskVec;
2971   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
2972     MaskVec.push_back(DAG.getConstant(i,            BaseVT));
2973     MaskVec.push_back(DAG.getConstant(i + NumElems, BaseVT));
2974   }
2975   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2976 }
2977
2978 /// getUnpackhMask - Returns a vector_shuffle mask for an unpackh operation
2979 /// of specified width.
2980 static SDOperand getUnpackhMask(unsigned NumElems, SelectionDAG &DAG) {
2981   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
2982   MVT::ValueType BaseVT = MVT::getVectorElementType(MaskVT);
2983   unsigned Half = NumElems/2;
2984   SmallVector<SDOperand, 8> MaskVec;
2985   for (unsigned i = 0; i != Half; ++i) {
2986     MaskVec.push_back(DAG.getConstant(i + Half,            BaseVT));
2987     MaskVec.push_back(DAG.getConstant(i + NumElems + Half, BaseVT));
2988   }
2989   return DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0], MaskVec.size());
2990 }
2991
2992 /// PromoteSplat - Promote a splat of v8i16 or v16i8 to v4i32.
2993 ///
2994 static SDOperand PromoteSplat(SDOperand Op, SelectionDAG &DAG) {
2995   SDOperand V1 = Op.getOperand(0);
2996   SDOperand Mask = Op.getOperand(2);
2997   MVT::ValueType VT = Op.getValueType();
2998   unsigned NumElems = Mask.getNumOperands();
2999   Mask = getUnpacklMask(NumElems, DAG);
3000   while (NumElems != 4) {
3001     V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1, Mask);
3002     NumElems >>= 1;
3003   }
3004   V1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, V1);
3005
3006   Mask = getZeroVector(MVT::v4i32, DAG);
3007   SDOperand Shuffle = DAG.getNode(ISD::VECTOR_SHUFFLE, MVT::v4i32, V1,
3008                                   DAG.getNode(ISD::UNDEF, MVT::v4i32), Mask);
3009   return DAG.getNode(ISD::BIT_CONVERT, VT, Shuffle);
3010 }
3011
3012 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3013 /// vector of zero or undef vector.  This produces a shuffle where the low
3014 /// element of V2 is swizzled into the zero/undef vector, landing at element
3015 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3016 static SDOperand getShuffleVectorZeroOrUndef(SDOperand V2, MVT::ValueType VT,
3017                                              unsigned NumElems, unsigned Idx,
3018                                              bool isZero, SelectionDAG &DAG) {
3019   SDOperand V1 = isZero ? getZeroVector(VT, DAG) : DAG.getNode(ISD::UNDEF, VT);
3020   MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3021   MVT::ValueType EVT = MVT::getVectorElementType(MaskVT);
3022   SmallVector<SDOperand, 16> MaskVec;
3023   for (unsigned i = 0; i != NumElems; ++i)
3024     if (i == Idx)  // If this is the insertion idx, put the low elt of V2 here.
3025       MaskVec.push_back(DAG.getConstant(NumElems, EVT));
3026     else
3027       MaskVec.push_back(DAG.getConstant(i, EVT));
3028   SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3029                                &MaskVec[0], MaskVec.size());
3030   return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3031 }
3032
3033 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3034 ///
3035 static SDOperand LowerBuildVectorv16i8(SDOperand Op, unsigned NonZeros,
3036                                        unsigned NumNonZero, unsigned NumZero,
3037                                        SelectionDAG &DAG, TargetLowering &TLI) {
3038   if (NumNonZero > 8)
3039     return SDOperand();
3040
3041   SDOperand V(0, 0);
3042   bool First = true;
3043   for (unsigned i = 0; i < 16; ++i) {
3044     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3045     if (ThisIsNonZero && First) {
3046       if (NumZero)
3047         V = getZeroVector(MVT::v8i16, DAG);
3048       else
3049         V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
3050       First = false;
3051     }
3052
3053     if ((i & 1) != 0) {
3054       SDOperand ThisElt(0, 0), LastElt(0, 0);
3055       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3056       if (LastIsNonZero) {
3057         LastElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i-1));
3058       }
3059       if (ThisIsNonZero) {
3060         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, MVT::i16, Op.getOperand(i));
3061         ThisElt = DAG.getNode(ISD::SHL, MVT::i16,
3062                               ThisElt, DAG.getConstant(8, MVT::i8));
3063         if (LastIsNonZero)
3064           ThisElt = DAG.getNode(ISD::OR, MVT::i16, ThisElt, LastElt);
3065       } else
3066         ThisElt = LastElt;
3067
3068       if (ThisElt.Val)
3069         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, ThisElt,
3070                         DAG.getConstant(i/2, TLI.getPointerTy()));
3071     }
3072   }
3073
3074   return DAG.getNode(ISD::BIT_CONVERT, MVT::v16i8, V);
3075 }
3076
3077 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3078 ///
3079 static SDOperand LowerBuildVectorv8i16(SDOperand Op, unsigned NonZeros,
3080                                        unsigned NumNonZero, unsigned NumZero,
3081                                        SelectionDAG &DAG, TargetLowering &TLI) {
3082   if (NumNonZero > 4)
3083     return SDOperand();
3084
3085   SDOperand V(0, 0);
3086   bool First = true;
3087   for (unsigned i = 0; i < 8; ++i) {
3088     bool isNonZero = (NonZeros & (1 << i)) != 0;
3089     if (isNonZero) {
3090       if (First) {
3091         if (NumZero)
3092           V = getZeroVector(MVT::v8i16, DAG);
3093         else
3094           V = DAG.getNode(ISD::UNDEF, MVT::v8i16);
3095         First = false;
3096       }
3097       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, MVT::v8i16, V, Op.getOperand(i),
3098                       DAG.getConstant(i, TLI.getPointerTy()));
3099     }
3100   }
3101
3102   return V;
3103 }
3104
3105 SDOperand
3106 X86TargetLowering::LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG) {
3107   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3108   if (ISD::isBuildVectorAllZeros(Op.Val) || ISD::isBuildVectorAllOnes(Op.Val)) {
3109     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3110     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3111     // eliminated on x86-32 hosts.
3112     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3113       return Op;
3114
3115     if (ISD::isBuildVectorAllOnes(Op.Val))
3116       return getOnesVector(Op.getValueType(), DAG);
3117     return getZeroVector(Op.getValueType(), DAG);
3118   }
3119
3120   MVT::ValueType VT = Op.getValueType();
3121   MVT::ValueType EVT = MVT::getVectorElementType(VT);
3122   unsigned EVTBits = MVT::getSizeInBits(EVT);
3123
3124   unsigned NumElems = Op.getNumOperands();
3125   unsigned NumZero  = 0;
3126   unsigned NumNonZero = 0;
3127   unsigned NonZeros = 0;
3128   unsigned NumNonZeroImms = 0;
3129   std::set<SDOperand> Values;
3130   for (unsigned i = 0; i < NumElems; ++i) {
3131     SDOperand Elt = Op.getOperand(i);
3132     if (Elt.getOpcode() != ISD::UNDEF) {
3133       Values.insert(Elt);
3134       if (isZeroNode(Elt))
3135         NumZero++;
3136       else {
3137         NonZeros |= (1 << i);
3138         NumNonZero++;
3139         if (Elt.getOpcode() == ISD::Constant ||
3140             Elt.getOpcode() == ISD::ConstantFP)
3141           NumNonZeroImms++;
3142       }
3143     }
3144   }
3145
3146   if (NumNonZero == 0) {
3147     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3148     return DAG.getNode(ISD::UNDEF, VT);
3149   }
3150
3151   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3152   if (Values.size() == 1)
3153     return SDOperand();
3154
3155   // Special case for single non-zero element.
3156   if (NumNonZero == 1) {
3157     unsigned Idx = CountTrailingZeros_32(NonZeros);
3158     SDOperand Item = Op.getOperand(Idx);
3159     Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Item);
3160     if (Idx == 0)
3161       // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3162       return getShuffleVectorZeroOrUndef(Item, VT, NumElems, Idx,
3163                                          NumZero > 0, DAG);
3164
3165     if (EVTBits == 32) {
3166       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3167       Item = getShuffleVectorZeroOrUndef(Item, VT, NumElems, 0, NumZero > 0,
3168                                          DAG);
3169       MVT::ValueType MaskVT  = MVT::getIntVectorWithNumElements(NumElems);
3170       MVT::ValueType MaskEVT = MVT::getVectorElementType(MaskVT);
3171       SmallVector<SDOperand, 8> MaskVec;
3172       for (unsigned i = 0; i < NumElems; i++)
3173         MaskVec.push_back(DAG.getConstant((i == Idx) ? 0 : 1, MaskEVT));
3174       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3175                                    &MaskVec[0], MaskVec.size());
3176       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, Item,
3177                          DAG.getNode(ISD::UNDEF, VT), Mask);
3178     }
3179   }
3180
3181   // A vector full of immediates; various special cases are already
3182   // handled, so this is best done with a single constant-pool load.
3183   if (NumNonZero == NumNonZeroImms)
3184     return SDOperand();
3185
3186   // Let legalizer expand 2-wide build_vectors.
3187   if (EVTBits == 64)
3188     return SDOperand();
3189
3190   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3191   if (EVTBits == 8 && NumElems == 16) {
3192     SDOperand V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3193                                         *this);
3194     if (V.Val) return V;
3195   }
3196
3197   if (EVTBits == 16 && NumElems == 8) {
3198     SDOperand V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3199                                         *this);
3200     if (V.Val) return V;
3201   }
3202
3203   // If element VT is == 32 bits, turn it into a number of shuffles.
3204   SmallVector<SDOperand, 8> V;
3205   V.resize(NumElems);
3206   if (NumElems == 4 && NumZero > 0) {
3207     for (unsigned i = 0; i < 4; ++i) {
3208       bool isZero = !(NonZeros & (1 << i));
3209       if (isZero)
3210         V[i] = getZeroVector(VT, DAG);
3211       else
3212         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3213     }
3214
3215     for (unsigned i = 0; i < 2; ++i) {
3216       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3217         default: break;
3218         case 0:
3219           V[i] = V[i*2];  // Must be a zero vector.
3220           break;
3221         case 1:
3222           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2+1], V[i*2],
3223                              getMOVLMask(NumElems, DAG));
3224           break;
3225         case 2:
3226           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3227                              getMOVLMask(NumElems, DAG));
3228           break;
3229         case 3:
3230           V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i*2], V[i*2+1],
3231                              getUnpacklMask(NumElems, DAG));
3232           break;
3233       }
3234     }
3235
3236     // Take advantage of the fact GR32 to VR128 scalar_to_vector (i.e. movd)
3237     // clears the upper bits.
3238     // FIXME: we can do the same for v4f32 case when we know both parts of
3239     // the lower half come from scalar_to_vector (loadf32). We should do
3240     // that in post legalizer dag combiner with target specific hooks.
3241     if (MVT::isInteger(EVT) && (NonZeros & (0x3 << 2)) == 0)
3242       return V[0];
3243     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3244     MVT::ValueType EVT = MVT::getVectorElementType(MaskVT);
3245     SmallVector<SDOperand, 8> MaskVec;
3246     bool Reverse = (NonZeros & 0x3) == 2;
3247     for (unsigned i = 0; i < 2; ++i)
3248       if (Reverse)
3249         MaskVec.push_back(DAG.getConstant(1-i, EVT));
3250       else
3251         MaskVec.push_back(DAG.getConstant(i, EVT));
3252     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3253     for (unsigned i = 0; i < 2; ++i)
3254       if (Reverse)
3255         MaskVec.push_back(DAG.getConstant(1-i+NumElems, EVT));
3256       else
3257         MaskVec.push_back(DAG.getConstant(i+NumElems, EVT));
3258     SDOperand ShufMask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3259                                      &MaskVec[0], MaskVec.size());
3260     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[0], V[1], ShufMask);
3261   }
3262
3263   if (Values.size() > 2) {
3264     // Expand into a number of unpckl*.
3265     // e.g. for v4f32
3266     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
3267     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
3268     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
3269     SDOperand UnpckMask = getUnpacklMask(NumElems, DAG);
3270     for (unsigned i = 0; i < NumElems; ++i)
3271       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, Op.getOperand(i));
3272     NumElems >>= 1;
3273     while (NumElems != 0) {
3274       for (unsigned i = 0; i < NumElems; ++i)
3275         V[i] = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V[i], V[i + NumElems],
3276                            UnpckMask);
3277       NumElems >>= 1;
3278     }
3279     return V[0];
3280   }
3281
3282   return SDOperand();
3283 }
3284
3285 SDOperand
3286 X86TargetLowering::LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG) {
3287   SDOperand V1 = Op.getOperand(0);
3288   SDOperand V2 = Op.getOperand(1);
3289   SDOperand PermMask = Op.getOperand(2);
3290   MVT::ValueType VT = Op.getValueType();
3291   unsigned NumElems = PermMask.getNumOperands();
3292   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
3293   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
3294   bool V1IsSplat = false;
3295   bool V2IsSplat = false;
3296
3297   if (isUndefShuffle(Op.Val))
3298     return DAG.getNode(ISD::UNDEF, VT);
3299
3300   if (isZeroShuffle(Op.Val))
3301     return getZeroVector(VT, DAG);
3302
3303   if (isIdentityMask(PermMask.Val))
3304     return V1;
3305   else if (isIdentityMask(PermMask.Val, true))
3306     return V2;
3307
3308   if (isSplatMask(PermMask.Val)) {
3309     if (NumElems <= 4) return Op;
3310     // Promote it to a v4i32 splat.
3311     return PromoteSplat(Op, DAG);
3312   }
3313
3314   if (X86::isMOVLMask(PermMask.Val))
3315     return (V1IsUndef) ? V2 : Op;
3316
3317   if (X86::isMOVSHDUPMask(PermMask.Val) ||
3318       X86::isMOVSLDUPMask(PermMask.Val) ||
3319       X86::isMOVHLPSMask(PermMask.Val) ||
3320       X86::isMOVHPMask(PermMask.Val) ||
3321       X86::isMOVLPMask(PermMask.Val))
3322     return Op;
3323
3324   if (ShouldXformToMOVHLPS(PermMask.Val) ||
3325       ShouldXformToMOVLP(V1.Val, V2.Val, PermMask.Val))
3326     return CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3327
3328   bool Commuted = false;
3329   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
3330   // 1,1,1,1 -> v8i16 though.
3331   V1IsSplat = isSplatVector(V1.Val);
3332   V2IsSplat = isSplatVector(V2.Val);
3333
3334   // Canonicalize the splat or undef, if present, to be on the RHS.
3335   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
3336     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3337     std::swap(V1IsSplat, V2IsSplat);
3338     std::swap(V1IsUndef, V2IsUndef);
3339     Commuted = true;
3340   }
3341
3342   if (isCommutedMOVL(PermMask.Val, V2IsSplat, V2IsUndef)) {
3343     if (V2IsUndef) return V1;
3344     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3345     if (V2IsSplat) {
3346       // V2 is a splat, so the mask may be malformed. That is, it may point
3347       // to any V2 element. The instruction selectior won't like this. Get
3348       // a corrected mask and commute to form a proper MOVS{S|D}.
3349       SDOperand NewMask = getMOVLMask(NumElems, DAG);
3350       if (NewMask.Val != PermMask.Val)
3351         Op = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3352     }
3353     return Op;
3354   }
3355
3356   if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3357       X86::isUNPCKH_v_undef_Mask(PermMask.Val) ||
3358       X86::isUNPCKLMask(PermMask.Val) ||
3359       X86::isUNPCKHMask(PermMask.Val))
3360     return Op;
3361
3362   if (V2IsSplat) {
3363     // Normalize mask so all entries that point to V2 points to its first
3364     // element then try to match unpck{h|l} again. If match, return a
3365     // new vector_shuffle with the corrected mask.
3366     SDOperand NewMask = NormalizeMask(PermMask, DAG);
3367     if (NewMask.Val != PermMask.Val) {
3368       if (X86::isUNPCKLMask(PermMask.Val, true)) {
3369         SDOperand NewMask = getUnpacklMask(NumElems, DAG);
3370         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3371       } else if (X86::isUNPCKHMask(PermMask.Val, true)) {
3372         SDOperand NewMask = getUnpackhMask(NumElems, DAG);
3373         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, NewMask);
3374       }
3375     }
3376   }
3377
3378   // Normalize the node to match x86 shuffle ops if needed
3379   if (V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(PermMask.Val))
3380       Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3381
3382   if (Commuted) {
3383     // Commute is back and try unpck* again.
3384     Op = CommuteVectorShuffle(Op, V1, V2, PermMask, DAG);
3385     if (X86::isUNPCKL_v_undef_Mask(PermMask.Val) ||
3386         X86::isUNPCKH_v_undef_Mask(PermMask.Val) ||
3387         X86::isUNPCKLMask(PermMask.Val) ||
3388         X86::isUNPCKHMask(PermMask.Val))
3389       return Op;
3390   }
3391
3392   // If VT is integer, try PSHUF* first, then SHUFP*.
3393   if (MVT::isInteger(VT)) {
3394     // MMX doesn't have PSHUFD; it does have PSHUFW. While it's theoretically
3395     // possible to shuffle a v2i32 using PSHUFW, that's not yet implemented.
3396     if (((MVT::getSizeInBits(VT) != 64 || NumElems == 4) &&
3397          X86::isPSHUFDMask(PermMask.Val)) ||
3398         X86::isPSHUFHWMask(PermMask.Val) ||
3399         X86::isPSHUFLWMask(PermMask.Val)) {
3400       if (V2.getOpcode() != ISD::UNDEF)
3401         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3402                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3403       return Op;
3404     }
3405
3406     if (X86::isSHUFPMask(PermMask.Val) &&
3407         MVT::getSizeInBits(VT) != 64)    // Don't do this for MMX.
3408       return Op;
3409
3410     // Handle v8i16 shuffle high / low shuffle node pair.
3411     if (VT == MVT::v8i16 && isPSHUFHW_PSHUFLWMask(PermMask.Val)) {
3412       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(NumElems);
3413       MVT::ValueType BaseVT = MVT::getVectorElementType(MaskVT);
3414       SmallVector<SDOperand, 8> MaskVec;
3415       for (unsigned i = 0; i != 4; ++i)
3416         MaskVec.push_back(PermMask.getOperand(i));
3417       for (unsigned i = 4; i != 8; ++i)
3418         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3419       SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3420                                    &MaskVec[0], MaskVec.size());
3421       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3422       MaskVec.clear();
3423       for (unsigned i = 0; i != 4; ++i)
3424         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3425       for (unsigned i = 4; i != 8; ++i)
3426         MaskVec.push_back(PermMask.getOperand(i));
3427       Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT, &MaskVec[0],MaskVec.size());
3428       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2, Mask);
3429     }
3430   } else {
3431     // Floating point cases in the other order.
3432     if (X86::isSHUFPMask(PermMask.Val))
3433       return Op;
3434     if (X86::isPSHUFDMask(PermMask.Val) ||
3435         X86::isPSHUFHWMask(PermMask.Val) ||
3436         X86::isPSHUFLWMask(PermMask.Val)) {
3437       if (V2.getOpcode() != ISD::UNDEF)
3438         return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1,
3439                            DAG.getNode(ISD::UNDEF, V1.getValueType()),PermMask);
3440       return Op;
3441     }
3442   }
3443
3444   if (NumElems == 4 &&
3445       // Don't do this for MMX.
3446       MVT::getSizeInBits(VT) != 64) {
3447     MVT::ValueType MaskVT = PermMask.getValueType();
3448     MVT::ValueType MaskEVT = MVT::getVectorElementType(MaskVT);
3449     SmallVector<std::pair<int, int>, 8> Locs;
3450     Locs.reserve(NumElems);
3451     SmallVector<SDOperand, 8> Mask1(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3452     SmallVector<SDOperand, 8> Mask2(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3453     unsigned NumHi = 0;
3454     unsigned NumLo = 0;
3455     // If no more than two elements come from either vector. This can be
3456     // implemented with two shuffles. First shuffle gather the elements.
3457     // The second shuffle, which takes the first shuffle as both of its
3458     // vector operands, put the elements into the right order.
3459     for (unsigned i = 0; i != NumElems; ++i) {
3460       SDOperand Elt = PermMask.getOperand(i);
3461       if (Elt.getOpcode() == ISD::UNDEF) {
3462         Locs[i] = std::make_pair(-1, -1);
3463       } else {
3464         unsigned Val = cast<ConstantSDNode>(Elt)->getValue();
3465         if (Val < NumElems) {
3466           Locs[i] = std::make_pair(0, NumLo);
3467           Mask1[NumLo] = Elt;
3468           NumLo++;
3469         } else {
3470           Locs[i] = std::make_pair(1, NumHi);
3471           if (2+NumHi < NumElems)
3472             Mask1[2+NumHi] = Elt;
3473           NumHi++;
3474         }
3475       }
3476     }
3477     if (NumLo <= 2 && NumHi <= 2) {
3478       V1 = DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3479                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3480                                    &Mask1[0], Mask1.size()));
3481       for (unsigned i = 0; i != NumElems; ++i) {
3482         if (Locs[i].first == -1)
3483           continue;
3484         else {
3485           unsigned Idx = (i < NumElems/2) ? 0 : NumElems;
3486           Idx += Locs[i].first * (NumElems/2) + Locs[i].second;
3487           Mask2[i] = DAG.getConstant(Idx, MaskEVT);
3488         }
3489       }
3490
3491       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V1,
3492                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3493                                      &Mask2[0], Mask2.size()));
3494     }
3495
3496     // Break it into (shuffle shuffle_hi, shuffle_lo).
3497     Locs.clear();
3498     SmallVector<SDOperand,8> LoMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3499     SmallVector<SDOperand,8> HiMask(NumElems, DAG.getNode(ISD::UNDEF, MaskEVT));
3500     SmallVector<SDOperand,8> *MaskPtr = &LoMask;
3501     unsigned MaskIdx = 0;
3502     unsigned LoIdx = 0;
3503     unsigned HiIdx = NumElems/2;
3504     for (unsigned i = 0; i != NumElems; ++i) {
3505       if (i == NumElems/2) {
3506         MaskPtr = &HiMask;
3507         MaskIdx = 1;
3508         LoIdx = 0;
3509         HiIdx = NumElems/2;
3510       }
3511       SDOperand Elt = PermMask.getOperand(i);
3512       if (Elt.getOpcode() == ISD::UNDEF) {
3513         Locs[i] = std::make_pair(-1, -1);
3514       } else if (cast<ConstantSDNode>(Elt)->getValue() < NumElems) {
3515         Locs[i] = std::make_pair(MaskIdx, LoIdx);
3516         (*MaskPtr)[LoIdx] = Elt;
3517         LoIdx++;
3518       } else {
3519         Locs[i] = std::make_pair(MaskIdx, HiIdx);
3520         (*MaskPtr)[HiIdx] = Elt;
3521         HiIdx++;
3522       }
3523     }
3524
3525     SDOperand LoShuffle =
3526       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3527                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3528                               &LoMask[0], LoMask.size()));
3529     SDOperand HiShuffle =
3530       DAG.getNode(ISD::VECTOR_SHUFFLE, VT, V1, V2,
3531                   DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3532                               &HiMask[0], HiMask.size()));
3533     SmallVector<SDOperand, 8> MaskOps;
3534     for (unsigned i = 0; i != NumElems; ++i) {
3535       if (Locs[i].first == -1) {
3536         MaskOps.push_back(DAG.getNode(ISD::UNDEF, MaskEVT));
3537       } else {
3538         unsigned Idx = Locs[i].first * NumElems + Locs[i].second;
3539         MaskOps.push_back(DAG.getConstant(Idx, MaskEVT));
3540       }
3541     }
3542     return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, LoShuffle, HiShuffle,
3543                        DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3544                                    &MaskOps[0], MaskOps.size()));
3545   }
3546
3547   return SDOperand();
3548 }
3549
3550 SDOperand
3551 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3552   if (!isa<ConstantSDNode>(Op.getOperand(1)))
3553     return SDOperand();
3554
3555   MVT::ValueType VT = Op.getValueType();
3556   // TODO: handle v16i8.
3557   if (MVT::getSizeInBits(VT) == 16) {
3558     // Transform it so it match pextrw which produces a 32-bit result.
3559     MVT::ValueType EVT = (MVT::ValueType)(VT+1);
3560     SDOperand Extract = DAG.getNode(X86ISD::PEXTRW, EVT,
3561                                     Op.getOperand(0), Op.getOperand(1));
3562     SDOperand Assert  = DAG.getNode(ISD::AssertZext, EVT, Extract,
3563                                     DAG.getValueType(VT));
3564     return DAG.getNode(ISD::TRUNCATE, VT, Assert);
3565   } else if (MVT::getSizeInBits(VT) == 32) {
3566     SDOperand Vec = Op.getOperand(0);
3567     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3568     if (Idx == 0)
3569       return Op;
3570     // SHUFPS the element to the lowest double word, then movss.
3571     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3572     SmallVector<SDOperand, 8> IdxVec;
3573     IdxVec.
3574       push_back(DAG.getConstant(Idx, MVT::getVectorElementType(MaskVT)));
3575     IdxVec.
3576       push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(MaskVT)));
3577     IdxVec.
3578       push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(MaskVT)));
3579     IdxVec.
3580       push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(MaskVT)));
3581     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3582                                  &IdxVec[0], IdxVec.size());
3583     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3584                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3585     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3586                        DAG.getConstant(0, getPointerTy()));
3587   } else if (MVT::getSizeInBits(VT) == 64) {
3588     SDOperand Vec = Op.getOperand(0);
3589     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
3590     if (Idx == 0)
3591       return Op;
3592
3593     // UNPCKHPD the element to the lowest double word, then movsd.
3594     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
3595     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
3596     MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3597     SmallVector<SDOperand, 8> IdxVec;
3598     IdxVec.push_back(DAG.getConstant(1, MVT::getVectorElementType(MaskVT)));
3599     IdxVec.
3600       push_back(DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(MaskVT)));
3601     SDOperand Mask = DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3602                                  &IdxVec[0], IdxVec.size());
3603     Vec = DAG.getNode(ISD::VECTOR_SHUFFLE, Vec.getValueType(),
3604                       Vec, DAG.getNode(ISD::UNDEF, Vec.getValueType()), Mask);
3605     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, VT, Vec,
3606                        DAG.getConstant(0, getPointerTy()));
3607   }
3608
3609   return SDOperand();
3610 }
3611
3612 SDOperand
3613 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG) {
3614   // Transform it so it match pinsrw which expects a 16-bit value in a GR32
3615   // as its second argument.
3616   MVT::ValueType VT = Op.getValueType();
3617   MVT::ValueType BaseVT = MVT::getVectorElementType(VT);
3618   SDOperand N0 = Op.getOperand(0);
3619   SDOperand N1 = Op.getOperand(1);
3620   SDOperand N2 = Op.getOperand(2);
3621   if (MVT::getSizeInBits(BaseVT) == 16) {
3622     if (N1.getValueType() != MVT::i32)
3623       N1 = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, N1);
3624     if (N2.getValueType() != MVT::i32)
3625       N2 = DAG.getConstant(cast<ConstantSDNode>(N2)->getValue(),getPointerTy());
3626     return DAG.getNode(X86ISD::PINSRW, VT, N0, N1, N2);
3627   } else if (MVT::getSizeInBits(BaseVT) == 32) {
3628     unsigned Idx = cast<ConstantSDNode>(N2)->getValue();
3629     if (Idx == 0) {
3630       // Use a movss.
3631       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, VT, N1);
3632       MVT::ValueType MaskVT = MVT::getIntVectorWithNumElements(4);
3633       MVT::ValueType BaseVT = MVT::getVectorElementType(MaskVT);
3634       SmallVector<SDOperand, 8> MaskVec;
3635       MaskVec.push_back(DAG.getConstant(4, BaseVT));
3636       for (unsigned i = 1; i <= 3; ++i)
3637         MaskVec.push_back(DAG.getConstant(i, BaseVT));
3638       return DAG.getNode(ISD::VECTOR_SHUFFLE, VT, N0, N1,
3639                          DAG.getNode(ISD::BUILD_VECTOR, MaskVT,
3640                                      &MaskVec[0], MaskVec.size()));
3641     } else {
3642       // Use two pinsrw instructions to insert a 32 bit value.
3643       Idx <<= 1;
3644       if (MVT::isFloatingPoint(N1.getValueType())) {
3645         N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v4f32, N1);
3646         N1 = DAG.getNode(ISD::BIT_CONVERT, MVT::v4i32, N1);
3647         N1 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::i32, N1,
3648                          DAG.getConstant(0, getPointerTy()));
3649       }
3650       N0 = DAG.getNode(ISD::BIT_CONVERT, MVT::v8i16, N0);
3651       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3652                        DAG.getConstant(Idx, getPointerTy()));
3653       N1 = DAG.getNode(ISD::SRL, MVT::i32, N1, DAG.getConstant(16, MVT::i8));
3654       N0 = DAG.getNode(X86ISD::PINSRW, MVT::v8i16, N0, N1,
3655                        DAG.getConstant(Idx+1, getPointerTy()));
3656       return DAG.getNode(ISD::BIT_CONVERT, VT, N0);
3657     }
3658   }
3659
3660   return SDOperand();
3661 }
3662
3663 SDOperand
3664 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG) {
3665   SDOperand AnyExt = DAG.getNode(ISD::ANY_EXTEND, MVT::i32, Op.getOperand(0));
3666   return DAG.getNode(X86ISD::S2VEC, Op.getValueType(), AnyExt);
3667 }
3668
3669 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
3670 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
3671 // one of the above mentioned nodes. It has to be wrapped because otherwise
3672 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
3673 // be used to form addressing mode. These wrapped nodes will be selected
3674 // into MOV32ri.
3675 SDOperand
3676 X86TargetLowering::LowerConstantPool(SDOperand Op, SelectionDAG &DAG) {
3677   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3678   SDOperand Result = DAG.getTargetConstantPool(CP->getConstVal(),
3679                                                getPointerTy(),
3680                                                CP->getAlignment());
3681   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3682   // With PIC, the address is actually $g + Offset.
3683   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3684       !Subtarget->isPICStyleRIPRel()) {
3685     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3686                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3687                          Result);
3688   }
3689
3690   return Result;
3691 }
3692
3693 SDOperand
3694 X86TargetLowering::LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG) {
3695   GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3696   SDOperand Result = DAG.getTargetGlobalAddress(GV, getPointerTy());
3697   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3698   // With PIC, the address is actually $g + Offset.
3699   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3700       !Subtarget->isPICStyleRIPRel()) {
3701     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3702                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3703                          Result);
3704   }
3705
3706   // For Darwin & Mingw32, external and weak symbols are indirect, so we want to
3707   // load the value at address GV, not the value of GV itself. This means that
3708   // the GlobalAddress must be in the base or index register of the address, not
3709   // the GV offset field. Platform check is inside GVRequiresExtraLoad() call
3710   // The same applies for external symbols during PIC codegen
3711   if (Subtarget->GVRequiresExtraLoad(GV, getTargetMachine(), false))
3712     Result = DAG.getLoad(getPointerTy(), DAG.getEntryNode(), Result, NULL, 0);
3713
3714   return Result;
3715 }
3716
3717 // Lower ISD::GlobalTLSAddress using the "general dynamic" model
3718 static SDOperand
3719 LowerToTLSGeneralDynamicModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
3720                               const MVT::ValueType PtrVT) {
3721   SDOperand InFlag;
3722   SDOperand Chain = DAG.getCopyToReg(DAG.getEntryNode(), X86::EBX,
3723                                      DAG.getNode(X86ISD::GlobalBaseReg,
3724                                                  PtrVT), InFlag);
3725   InFlag = Chain.getValue(1);
3726
3727   // emit leal symbol@TLSGD(,%ebx,1), %eax
3728   SDVTList NodeTys = DAG.getVTList(PtrVT, MVT::Other, MVT::Flag);
3729   SDOperand TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
3730                                              GA->getValueType(0),
3731                                              GA->getOffset());
3732   SDOperand Ops[] = { Chain,  TGA, InFlag };
3733   SDOperand Result = DAG.getNode(X86ISD::TLSADDR, NodeTys, Ops, 3);
3734   InFlag = Result.getValue(2);
3735   Chain = Result.getValue(1);
3736
3737   // call ___tls_get_addr. This function receives its argument in
3738   // the register EAX.
3739   Chain = DAG.getCopyToReg(Chain, X86::EAX, Result, InFlag);
3740   InFlag = Chain.getValue(1);
3741
3742   NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
3743   SDOperand Ops1[] = { Chain,
3744                       DAG.getTargetExternalSymbol("___tls_get_addr",
3745                                                   PtrVT),
3746                       DAG.getRegister(X86::EAX, PtrVT),
3747                       DAG.getRegister(X86::EBX, PtrVT),
3748                       InFlag };
3749   Chain = DAG.getNode(X86ISD::CALL, NodeTys, Ops1, 5);
3750   InFlag = Chain.getValue(1);
3751
3752   return DAG.getCopyFromReg(Chain, X86::EAX, PtrVT, InFlag);
3753 }
3754
3755 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
3756 // "local exec" model.
3757 static SDOperand
3758 LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
3759                          const MVT::ValueType PtrVT) {
3760   // Get the Thread Pointer
3761   SDOperand ThreadPointer = DAG.getNode(X86ISD::THREAD_POINTER, PtrVT);
3762   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
3763   // exec)
3764   SDOperand TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
3765                                              GA->getValueType(0),
3766                                              GA->getOffset());
3767   SDOperand Offset = DAG.getNode(X86ISD::Wrapper, PtrVT, TGA);
3768
3769   if (GA->getGlobal()->isDeclaration()) // initial exec TLS model
3770     Offset = DAG.getLoad(PtrVT, DAG.getEntryNode(), Offset, NULL, 0);
3771
3772   // The address of the thread local variable is the add of the thread
3773   // pointer with the offset of the variable.
3774   return DAG.getNode(ISD::ADD, PtrVT, ThreadPointer, Offset);
3775 }
3776
3777 SDOperand
3778 X86TargetLowering::LowerGlobalTLSAddress(SDOperand Op, SelectionDAG &DAG) {
3779   // TODO: implement the "local dynamic" model
3780   // TODO: implement the "initial exec"model for pic executables
3781   assert(!Subtarget->is64Bit() && Subtarget->isTargetELF() &&
3782          "TLS not implemented for non-ELF and 64-bit targets");
3783   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3784   // If the relocation model is PIC, use the "General Dynamic" TLS Model,
3785   // otherwise use the "Local Exec"TLS Model
3786   if (getTargetMachine().getRelocationModel() == Reloc::PIC_)
3787     return LowerToTLSGeneralDynamicModel(GA, DAG, getPointerTy());
3788   else
3789     return LowerToTLSExecModel(GA, DAG, getPointerTy());
3790 }
3791
3792 SDOperand
3793 X86TargetLowering::LowerExternalSymbol(SDOperand Op, SelectionDAG &DAG) {
3794   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
3795   SDOperand Result = DAG.getTargetExternalSymbol(Sym, getPointerTy());
3796   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3797   // With PIC, the address is actually $g + Offset.
3798   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3799       !Subtarget->isPICStyleRIPRel()) {
3800     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3801                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3802                          Result);
3803   }
3804
3805   return Result;
3806 }
3807
3808 SDOperand X86TargetLowering::LowerJumpTable(SDOperand Op, SelectionDAG &DAG) {
3809   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3810   SDOperand Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy());
3811   Result = DAG.getNode(X86ISD::Wrapper, getPointerTy(), Result);
3812   // With PIC, the address is actually $g + Offset.
3813   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
3814       !Subtarget->isPICStyleRIPRel()) {
3815     Result = DAG.getNode(ISD::ADD, getPointerTy(),
3816                          DAG.getNode(X86ISD::GlobalBaseReg, getPointerTy()),
3817                          Result);
3818   }
3819
3820   return Result;
3821 }
3822
3823 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
3824 /// take a 2 x i32 value to shift plus a shift amount.
3825 SDOperand X86TargetLowering::LowerShift(SDOperand Op, SelectionDAG &DAG) {
3826   assert(Op.getNumOperands() == 3 && Op.getValueType() == MVT::i32 &&
3827          "Not an i64 shift!");
3828   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
3829   SDOperand ShOpLo = Op.getOperand(0);
3830   SDOperand ShOpHi = Op.getOperand(1);
3831   SDOperand ShAmt  = Op.getOperand(2);
3832   SDOperand Tmp1 = isSRA ?
3833     DAG.getNode(ISD::SRA, MVT::i32, ShOpHi, DAG.getConstant(31, MVT::i8)) :
3834     DAG.getConstant(0, MVT::i32);
3835
3836   SDOperand Tmp2, Tmp3;
3837   if (Op.getOpcode() == ISD::SHL_PARTS) {
3838     Tmp2 = DAG.getNode(X86ISD::SHLD, MVT::i32, ShOpHi, ShOpLo, ShAmt);
3839     Tmp3 = DAG.getNode(ISD::SHL, MVT::i32, ShOpLo, ShAmt);
3840   } else {
3841     Tmp2 = DAG.getNode(X86ISD::SHRD, MVT::i32, ShOpLo, ShOpHi, ShAmt);
3842     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, MVT::i32, ShOpHi, ShAmt);
3843   }
3844
3845   const MVT::ValueType *VTs = DAG.getNodeValueTypes(MVT::Other, MVT::Flag);
3846   SDOperand AndNode = DAG.getNode(ISD::AND, MVT::i8, ShAmt,
3847                                   DAG.getConstant(32, MVT::i8));
3848   SDOperand Cond = DAG.getNode(X86ISD::CMP, MVT::i32,
3849                                AndNode, DAG.getConstant(0, MVT::i8));
3850
3851   SDOperand Hi, Lo;
3852   SDOperand CC = DAG.getConstant(X86::COND_NE, MVT::i8);
3853   VTs = DAG.getNodeValueTypes(MVT::i32, MVT::Flag);
3854   SmallVector<SDOperand, 4> Ops;
3855   if (Op.getOpcode() == ISD::SHL_PARTS) {
3856     Ops.push_back(Tmp2);
3857     Ops.push_back(Tmp3);
3858     Ops.push_back(CC);
3859     Ops.push_back(Cond);
3860     Hi = DAG.getNode(X86ISD::CMOV, MVT::i32, &Ops[0], Ops.size());
3861
3862     Ops.clear();
3863     Ops.push_back(Tmp3);
3864     Ops.push_back(Tmp1);
3865     Ops.push_back(CC);
3866     Ops.push_back(Cond);
3867     Lo = DAG.getNode(X86ISD::CMOV, MVT::i32, &Ops[0], Ops.size());
3868   } else {
3869     Ops.push_back(Tmp2);
3870     Ops.push_back(Tmp3);
3871     Ops.push_back(CC);
3872     Ops.push_back(Cond);
3873     Lo = DAG.getNode(X86ISD::CMOV, MVT::i32, &Ops[0], Ops.size());
3874
3875     Ops.clear();
3876     Ops.push_back(Tmp3);
3877     Ops.push_back(Tmp1);
3878     Ops.push_back(CC);
3879     Ops.push_back(Cond);
3880     Hi = DAG.getNode(X86ISD::CMOV, MVT::i32, &Ops[0], Ops.size());
3881   }
3882
3883   VTs = DAG.getNodeValueTypes(MVT::i32, MVT::i32);
3884   Ops.clear();
3885   Ops.push_back(Lo);
3886   Ops.push_back(Hi);
3887   return DAG.getNode(ISD::MERGE_VALUES, VTs, 2, &Ops[0], Ops.size());
3888 }
3889
3890 SDOperand X86TargetLowering::LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG) {
3891   assert(Op.getOperand(0).getValueType() <= MVT::i64 &&
3892          Op.getOperand(0).getValueType() >= MVT::i16 &&
3893          "Unknown SINT_TO_FP to lower!");
3894
3895   SDOperand Result;
3896   MVT::ValueType SrcVT = Op.getOperand(0).getValueType();
3897   unsigned Size = MVT::getSizeInBits(SrcVT)/8;
3898   MachineFunction &MF = DAG.getMachineFunction();
3899   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size);
3900   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3901   SDOperand Chain = DAG.getStore(DAG.getEntryNode(), Op.getOperand(0),
3902                                  StackSlot, NULL, 0);
3903
3904   // These are really Legal; caller falls through into that case.
3905   if (SrcVT==MVT::i32 && Op.getValueType() == MVT::f32 && X86ScalarSSEf32)
3906     return Result;
3907   if (SrcVT==MVT::i32 && Op.getValueType() == MVT::f64 && X86ScalarSSEf64)
3908     return Result;
3909   if (SrcVT==MVT::i64 && Op.getValueType() != MVT::f80 &&
3910       Subtarget->is64Bit())
3911     return Result;
3912
3913   // Build the FILD
3914   SDVTList Tys;
3915   bool useSSE = (X86ScalarSSEf32 && Op.getValueType() == MVT::f32) ||
3916                 (X86ScalarSSEf64 && Op.getValueType() == MVT::f64);
3917   if (useSSE)
3918     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
3919   else
3920     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
3921   SmallVector<SDOperand, 8> Ops;
3922   Ops.push_back(Chain);
3923   Ops.push_back(StackSlot);
3924   Ops.push_back(DAG.getValueType(SrcVT));
3925   Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG :X86ISD::FILD,
3926                        Tys, &Ops[0], Ops.size());
3927
3928   if (useSSE) {
3929     Chain = Result.getValue(1);
3930     SDOperand InFlag = Result.getValue(2);
3931
3932     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
3933     // shouldn't be necessary except that RFP cannot be live across
3934     // multiple blocks. When stackifier is fixed, they can be uncoupled.
3935     MachineFunction &MF = DAG.getMachineFunction();
3936     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
3937     SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3938     Tys = DAG.getVTList(MVT::Other);
3939     SmallVector<SDOperand, 8> Ops;
3940     Ops.push_back(Chain);
3941     Ops.push_back(Result);
3942     Ops.push_back(StackSlot);
3943     Ops.push_back(DAG.getValueType(Op.getValueType()));
3944     Ops.push_back(InFlag);
3945     Chain = DAG.getNode(X86ISD::FST, Tys, &Ops[0], Ops.size());
3946     Result = DAG.getLoad(Op.getValueType(), Chain, StackSlot, NULL, 0);
3947   }
3948
3949   return Result;
3950 }
3951
3952 std::pair<SDOperand,SDOperand> X86TargetLowering::
3953 FP_TO_SINTHelper(SDOperand Op, SelectionDAG &DAG) {
3954   assert(Op.getValueType() <= MVT::i64 && Op.getValueType() >= MVT::i16 &&
3955          "Unknown FP_TO_SINT to lower!");
3956
3957   // These are really Legal.
3958   if (Op.getValueType() == MVT::i32 &&
3959       X86ScalarSSEf32 && Op.getOperand(0).getValueType() == MVT::f32)
3960     return std::make_pair(SDOperand(), SDOperand());
3961   if (Op.getValueType() == MVT::i32 &&
3962       X86ScalarSSEf64 && Op.getOperand(0).getValueType() == MVT::f64)
3963     return std::make_pair(SDOperand(), SDOperand());
3964   if (Subtarget->is64Bit() &&
3965       Op.getValueType() == MVT::i64 &&
3966       Op.getOperand(0).getValueType() != MVT::f80)
3967     return std::make_pair(SDOperand(), SDOperand());
3968
3969   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
3970   // stack slot.
3971   MachineFunction &MF = DAG.getMachineFunction();
3972   unsigned MemSize = MVT::getSizeInBits(Op.getValueType())/8;
3973   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3974   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3975   unsigned Opc;
3976   switch (Op.getValueType()) {
3977   default: assert(0 && "Invalid FP_TO_SINT to lower!");
3978   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
3979   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
3980   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
3981   }
3982
3983   SDOperand Chain = DAG.getEntryNode();
3984   SDOperand Value = Op.getOperand(0);
3985   if ((X86ScalarSSEf32 && Op.getOperand(0).getValueType() == MVT::f32) ||
3986       (X86ScalarSSEf64 && Op.getOperand(0).getValueType() == MVT::f64)) {
3987     assert(Op.getValueType() == MVT::i64 && "Invalid FP_TO_SINT to lower!");
3988     Chain = DAG.getStore(Chain, Value, StackSlot, NULL, 0);
3989     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
3990     SDOperand Ops[] = {
3991       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
3992     };
3993     Value = DAG.getNode(X86ISD::FLD, Tys, Ops, 3);
3994     Chain = Value.getValue(1);
3995     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
3996     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
3997   }
3998
3999   // Build the FP_TO_INT*_IN_MEM
4000   SDOperand Ops[] = { Chain, Value, StackSlot };
4001   SDOperand FIST = DAG.getNode(Opc, MVT::Other, Ops, 3);
4002
4003   return std::make_pair(FIST, StackSlot);
4004 }
4005
4006 SDOperand X86TargetLowering::LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG) {
4007   std::pair<SDOperand,SDOperand> Vals = FP_TO_SINTHelper(Op, DAG);
4008   SDOperand FIST = Vals.first, StackSlot = Vals.second;
4009   if (FIST.Val == 0) return SDOperand();
4010
4011   // Load the result.
4012   return DAG.getLoad(Op.getValueType(), FIST, StackSlot, NULL, 0);
4013 }
4014
4015 SDNode *X86TargetLowering::ExpandFP_TO_SINT(SDNode *N, SelectionDAG &DAG) {
4016   std::pair<SDOperand,SDOperand> Vals = FP_TO_SINTHelper(SDOperand(N, 0), DAG);
4017   SDOperand FIST = Vals.first, StackSlot = Vals.second;
4018   if (FIST.Val == 0) return 0;
4019
4020   // Return an i64 load from the stack slot.
4021   SDOperand Res = DAG.getLoad(MVT::i64, FIST, StackSlot, NULL, 0);
4022
4023   // Use a MERGE_VALUES node to drop the chain result value.
4024   return DAG.getNode(ISD::MERGE_VALUES, MVT::i64, Res).Val;
4025 }
4026
4027 SDOperand X86TargetLowering::LowerFABS(SDOperand Op, SelectionDAG &DAG) {
4028   MVT::ValueType VT = Op.getValueType();
4029   MVT::ValueType EltVT = VT;
4030   if (MVT::isVector(VT))
4031     EltVT = MVT::getVectorElementType(VT);
4032   const Type *OpNTy =  MVT::getTypeForValueType(EltVT);
4033   std::vector<Constant*> CV;
4034   if (EltVT == MVT::f64) {
4035     Constant *C = ConstantFP::get(OpNTy, APFloat(APInt(64, ~(1ULL << 63))));
4036     CV.push_back(C);
4037     CV.push_back(C);
4038   } else {
4039     Constant *C = ConstantFP::get(OpNTy, APFloat(APInt(32, ~(1U << 31))));
4040     CV.push_back(C);
4041     CV.push_back(C);
4042     CV.push_back(C);
4043     CV.push_back(C);
4044   }
4045   Constant *C = ConstantVector::get(CV);
4046   SDOperand CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4047   SDOperand Mask = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx, NULL, 0,
4048                                false, 16);
4049   return DAG.getNode(X86ISD::FAND, VT, Op.getOperand(0), Mask);
4050 }
4051
4052 SDOperand X86TargetLowering::LowerFNEG(SDOperand Op, SelectionDAG &DAG) {
4053   MVT::ValueType VT = Op.getValueType();
4054   MVT::ValueType EltVT = VT;
4055   unsigned EltNum = 1;
4056   if (MVT::isVector(VT)) {
4057     EltVT = MVT::getVectorElementType(VT);
4058     EltNum = MVT::getVectorNumElements(VT);
4059   }
4060   const Type *OpNTy =  MVT::getTypeForValueType(EltVT);
4061   std::vector<Constant*> CV;
4062   if (EltVT == MVT::f64) {
4063     Constant *C = ConstantFP::get(OpNTy, APFloat(APInt(64, 1ULL << 63)));
4064     CV.push_back(C);
4065     CV.push_back(C);
4066   } else {
4067     Constant *C = ConstantFP::get(OpNTy, APFloat(APInt(32, 1U << 31)));
4068     CV.push_back(C);
4069     CV.push_back(C);
4070     CV.push_back(C);
4071     CV.push_back(C);
4072   }
4073   Constant *C = ConstantVector::get(CV);
4074   SDOperand CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4075   SDOperand Mask = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx, NULL, 0,
4076                                false, 16);
4077   if (MVT::isVector(VT)) {
4078     return DAG.getNode(ISD::BIT_CONVERT, VT,
4079                        DAG.getNode(ISD::XOR, MVT::v2i64,
4080                     DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, Op.getOperand(0)),
4081                     DAG.getNode(ISD::BIT_CONVERT, MVT::v2i64, Mask)));
4082   } else {
4083     return DAG.getNode(X86ISD::FXOR, VT, Op.getOperand(0), Mask);
4084   }
4085 }
4086
4087 SDOperand X86TargetLowering::LowerFCOPYSIGN(SDOperand Op, SelectionDAG &DAG) {
4088   SDOperand Op0 = Op.getOperand(0);
4089   SDOperand Op1 = Op.getOperand(1);
4090   MVT::ValueType VT = Op.getValueType();
4091   MVT::ValueType SrcVT = Op1.getValueType();
4092   const Type *SrcTy =  MVT::getTypeForValueType(SrcVT);
4093
4094   // If second operand is smaller, extend it first.
4095   if (MVT::getSizeInBits(SrcVT) < MVT::getSizeInBits(VT)) {
4096     Op1 = DAG.getNode(ISD::FP_EXTEND, VT, Op1);
4097     SrcVT = VT;
4098     SrcTy = MVT::getTypeForValueType(SrcVT);
4099   }
4100   // And if it is bigger, shrink it first.
4101   if (MVT::getSizeInBits(SrcVT) > MVT::getSizeInBits(VT)) {
4102     Op1 = DAG.getNode(ISD::FP_ROUND, VT, Op1);
4103     SrcVT = VT;
4104     SrcTy = MVT::getTypeForValueType(SrcVT);
4105   }
4106
4107   // At this point the operands and the result should have the same
4108   // type, and that won't be f80 since that is not custom lowered.
4109
4110   // First get the sign bit of second operand.
4111   std::vector<Constant*> CV;
4112   if (SrcVT == MVT::f64) {
4113     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(64, 1ULL << 63))));
4114     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(64, 0))));
4115   } else {
4116     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 1U << 31))));
4117     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4118     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4119     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4120   }
4121   Constant *C = ConstantVector::get(CV);
4122   SDOperand CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4123   SDOperand Mask1 = DAG.getLoad(SrcVT, DAG.getEntryNode(), CPIdx, NULL, 0,
4124                                 false, 16);
4125   SDOperand SignBit = DAG.getNode(X86ISD::FAND, SrcVT, Op1, Mask1);
4126
4127   // Shift sign bit right or left if the two operands have different types.
4128   if (MVT::getSizeInBits(SrcVT) > MVT::getSizeInBits(VT)) {
4129     // Op0 is MVT::f32, Op1 is MVT::f64.
4130     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, MVT::v2f64, SignBit);
4131     SignBit = DAG.getNode(X86ISD::FSRL, MVT::v2f64, SignBit,
4132                           DAG.getConstant(32, MVT::i32));
4133     SignBit = DAG.getNode(ISD::BIT_CONVERT, MVT::v4f32, SignBit);
4134     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, MVT::f32, SignBit,
4135                           DAG.getConstant(0, getPointerTy()));
4136   }
4137
4138   // Clear first operand sign bit.
4139   CV.clear();
4140   if (VT == MVT::f64) {
4141     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(64, ~(1ULL << 63)))));
4142     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(64, 0))));
4143   } else {
4144     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, ~(1U << 31)))));
4145     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4146     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4147     CV.push_back(ConstantFP::get(SrcTy, APFloat(APInt(32, 0))));
4148   }
4149   C = ConstantVector::get(CV);
4150   CPIdx = DAG.getConstantPool(C, getPointerTy(), 4);
4151   SDOperand Mask2 = DAG.getLoad(VT, DAG.getEntryNode(), CPIdx, NULL, 0,
4152                                 false, 16);
4153   SDOperand Val = DAG.getNode(X86ISD::FAND, VT, Op0, Mask2);
4154
4155   // Or the value with the sign bit.
4156   return DAG.getNode(X86ISD::FOR, VT, Val, SignBit);
4157 }
4158
4159 SDOperand X86TargetLowering::LowerSETCC(SDOperand Op, SelectionDAG &DAG) {
4160   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
4161   SDOperand Cond;
4162   SDOperand Op0 = Op.getOperand(0);
4163   SDOperand Op1 = Op.getOperand(1);
4164   SDOperand CC = Op.getOperand(2);
4165   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
4166   bool isFP = MVT::isFloatingPoint(Op.getOperand(1).getValueType());
4167   unsigned X86CC;
4168
4169   if (translateX86CC(cast<CondCodeSDNode>(CC)->get(), isFP, X86CC,
4170                      Op0, Op1, DAG)) {
4171     Cond = DAG.getNode(X86ISD::CMP, MVT::i32, Op0, Op1);
4172     return DAG.getNode(X86ISD::SETCC, MVT::i8,
4173                        DAG.getConstant(X86CC, MVT::i8), Cond);
4174   }
4175
4176   assert(isFP && "Illegal integer SetCC!");
4177
4178   Cond = DAG.getNode(X86ISD::CMP, MVT::i32, Op0, Op1);
4179   switch (SetCCOpcode) {
4180   default: assert(false && "Illegal floating point SetCC!");
4181   case ISD::SETOEQ: {  // !PF & ZF
4182     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, MVT::i8,
4183                                  DAG.getConstant(X86::COND_NP, MVT::i8), Cond);
4184     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, MVT::i8,
4185                                  DAG.getConstant(X86::COND_E, MVT::i8), Cond);
4186     return DAG.getNode(ISD::AND, MVT::i8, Tmp1, Tmp2);
4187   }
4188   case ISD::SETUNE: {  // PF | !ZF
4189     SDOperand Tmp1 = DAG.getNode(X86ISD::SETCC, MVT::i8,
4190                                  DAG.getConstant(X86::COND_P, MVT::i8), Cond);
4191     SDOperand Tmp2 = DAG.getNode(X86ISD::SETCC, MVT::i8,
4192                                  DAG.getConstant(X86::COND_NE, MVT::i8), Cond);
4193     return DAG.getNode(ISD::OR, MVT::i8, Tmp1, Tmp2);
4194   }
4195   }
4196 }
4197
4198
4199 SDOperand X86TargetLowering::LowerSELECT(SDOperand Op, SelectionDAG &DAG) {
4200   bool addTest = true;
4201   SDOperand Cond  = Op.getOperand(0);
4202   SDOperand CC;
4203
4204   if (Cond.getOpcode() == ISD::SETCC)
4205     Cond = LowerSETCC(Cond, DAG);
4206
4207   // If condition flag is set by a X86ISD::CMP, then use it as the condition
4208   // setting operand in place of the X86ISD::SETCC.
4209   if (Cond.getOpcode() == X86ISD::SETCC) {
4210     CC = Cond.getOperand(0);
4211
4212     SDOperand Cmp = Cond.getOperand(1);
4213     unsigned Opc = Cmp.getOpcode();
4214     MVT::ValueType VT = Op.getValueType();
4215     bool IllegalFPCMov = false;
4216     if (VT == MVT::f32 && !X86ScalarSSEf32)
4217       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSignExtended());
4218     else if (VT == MVT::f64 && !X86ScalarSSEf64)
4219       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSignExtended());
4220     else if (VT == MVT::f80)
4221       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSignExtended());
4222     if ((Opc == X86ISD::CMP ||
4223          Opc == X86ISD::COMI ||
4224          Opc == X86ISD::UCOMI) && !IllegalFPCMov) {
4225       Cond = Cmp;
4226       addTest = false;
4227     }
4228   }
4229
4230   if (addTest) {
4231     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4232     Cond= DAG.getNode(X86ISD::CMP, MVT::i32, Cond, DAG.getConstant(0, MVT::i8));
4233   }
4234
4235   const MVT::ValueType *VTs = DAG.getNodeValueTypes(Op.getValueType(),
4236                                                     MVT::Flag);
4237   SmallVector<SDOperand, 4> Ops;
4238   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
4239   // condition is true.
4240   Ops.push_back(Op.getOperand(2));
4241   Ops.push_back(Op.getOperand(1));
4242   Ops.push_back(CC);
4243   Ops.push_back(Cond);
4244   return DAG.getNode(X86ISD::CMOV, VTs, 2, &Ops[0], Ops.size());
4245 }
4246
4247 SDOperand X86TargetLowering::LowerBRCOND(SDOperand Op, SelectionDAG &DAG) {
4248   bool addTest = true;
4249   SDOperand Chain = Op.getOperand(0);
4250   SDOperand Cond  = Op.getOperand(1);
4251   SDOperand Dest  = Op.getOperand(2);
4252   SDOperand CC;
4253
4254   if (Cond.getOpcode() == ISD::SETCC)
4255     Cond = LowerSETCC(Cond, DAG);
4256
4257   // If condition flag is set by a X86ISD::CMP, then use it as the condition
4258   // setting operand in place of the X86ISD::SETCC.
4259   if (Cond.getOpcode() == X86ISD::SETCC) {
4260     CC = Cond.getOperand(0);
4261
4262     SDOperand Cmp = Cond.getOperand(1);
4263     unsigned Opc = Cmp.getOpcode();
4264     if (Opc == X86ISD::CMP ||
4265         Opc == X86ISD::COMI ||
4266         Opc == X86ISD::UCOMI) {
4267       Cond = Cmp;
4268       addTest = false;
4269     }
4270   }
4271
4272   if (addTest) {
4273     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
4274     Cond= DAG.getNode(X86ISD::CMP, MVT::i32, Cond, DAG.getConstant(0, MVT::i8));
4275   }
4276   return DAG.getNode(X86ISD::BRCOND, Op.getValueType(),
4277                      Chain, Op.getOperand(2), CC, Cond);
4278 }
4279
4280 SDOperand X86TargetLowering::LowerCALL(SDOperand Op, SelectionDAG &DAG) {
4281   unsigned CallingConv = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
4282   bool isTailCall = cast<ConstantSDNode>(Op.getOperand(3))->getValue() != 0;
4283
4284    if (Subtarget->is64Bit())
4285      if(CallingConv==CallingConv::Fast && isTailCall && PerformTailCallOpt)
4286        return LowerX86_TailCallTo(Op, DAG, CallingConv);
4287      else
4288        return LowerX86_64CCCCallTo(Op, DAG, CallingConv);
4289   else
4290     switch (CallingConv) {
4291     default:
4292       assert(0 && "Unsupported calling convention");
4293     case CallingConv::Fast:
4294       if (isTailCall && PerformTailCallOpt)
4295         return LowerX86_TailCallTo(Op, DAG, CallingConv);
4296       else
4297         return LowerCCCCallTo(Op,DAG, CallingConv);
4298     case CallingConv::C:
4299     case CallingConv::X86_StdCall:
4300       return LowerCCCCallTo(Op, DAG, CallingConv);
4301     case CallingConv::X86_FastCall:
4302       return LowerFastCCCallTo(Op, DAG, CallingConv);
4303     }
4304 }
4305
4306
4307 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
4308 // Calls to _alloca is needed to probe the stack when allocating more than 4k
4309 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
4310 // that the guard pages used by the OS virtual memory manager are allocated in
4311 // correct sequence.
4312 SDOperand
4313 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDOperand Op,
4314                                            SelectionDAG &DAG) {
4315   assert(Subtarget->isTargetCygMing() &&
4316          "This should be used only on Cygwin/Mingw targets");
4317
4318   // Get the inputs.
4319   SDOperand Chain = Op.getOperand(0);
4320   SDOperand Size  = Op.getOperand(1);
4321   // FIXME: Ensure alignment here
4322
4323   SDOperand Flag;
4324
4325   MVT::ValueType IntPtr = getPointerTy();
4326   MVT::ValueType SPTy = (Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
4327
4328   Chain = DAG.getCopyToReg(Chain, X86::EAX, Size, Flag);
4329   Flag = Chain.getValue(1);
4330
4331   SDVTList  NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
4332   SDOperand Ops[] = { Chain,
4333                       DAG.getTargetExternalSymbol("_alloca", IntPtr),
4334                       DAG.getRegister(X86::EAX, IntPtr),
4335                       Flag };
4336   Chain = DAG.getNode(X86ISD::CALL, NodeTys, Ops, 4);
4337   Flag = Chain.getValue(1);
4338
4339   Chain = DAG.getCopyFromReg(Chain, X86StackPtr, SPTy).getValue(1);
4340
4341   std::vector<MVT::ValueType> Tys;
4342   Tys.push_back(SPTy);
4343   Tys.push_back(MVT::Other);
4344   SDOperand Ops1[2] = { Chain.getValue(0), Chain };
4345   return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops1, 2);
4346 }
4347
4348 SDOperand
4349 X86TargetLowering::LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG) {
4350   MachineFunction &MF = DAG.getMachineFunction();
4351   const Function* Fn = MF.getFunction();
4352   if (Fn->hasExternalLinkage() &&
4353       Subtarget->isTargetCygMing() &&
4354       Fn->getName() == "main")
4355     MF.getInfo<X86MachineFunctionInfo>()->setForceFramePointer(true);
4356
4357   unsigned CC = cast<ConstantSDNode>(Op.getOperand(1))->getValue();
4358   if (Subtarget->is64Bit())
4359     return LowerX86_64CCCArguments(Op, DAG);
4360   else
4361     switch(CC) {
4362     default:
4363       assert(0 && "Unsupported calling convention");
4364     case CallingConv::Fast:
4365       return LowerCCCArguments(Op,DAG, true);
4366       // Falls through
4367     case CallingConv::C:
4368       return LowerCCCArguments(Op, DAG);
4369     case CallingConv::X86_StdCall:
4370       MF.getInfo<X86MachineFunctionInfo>()->setDecorationStyle(StdCall);
4371       return LowerCCCArguments(Op, DAG, true);
4372     case CallingConv::X86_FastCall:
4373       MF.getInfo<X86MachineFunctionInfo>()->setDecorationStyle(FastCall);
4374       return LowerFastCCArguments(Op, DAG);
4375     }
4376 }
4377
4378 SDOperand X86TargetLowering::LowerMEMSET(SDOperand Op, SelectionDAG &DAG) {
4379   SDOperand InFlag(0, 0);
4380   SDOperand Chain = Op.getOperand(0);
4381   unsigned Align =
4382     (unsigned)cast<ConstantSDNode>(Op.getOperand(4))->getValue();
4383   if (Align == 0) Align = 1;
4384
4385   ConstantSDNode *I = dyn_cast<ConstantSDNode>(Op.getOperand(3));
4386   // If not DWORD aligned or size is more than the threshold, call memset.
4387   // The libc version is likely to be faster for these cases. It can use the
4388   // address value and run time information about the CPU.
4389   if ((Align & 3) != 0 ||
4390       (I && I->getValue() > Subtarget->getMaxInlineSizeThreshold())) {
4391     MVT::ValueType IntPtr = getPointerTy();
4392     const Type *IntPtrTy = getTargetData()->getIntPtrType();
4393     TargetLowering::ArgListTy Args;
4394     TargetLowering::ArgListEntry Entry;
4395     Entry.Node = Op.getOperand(1);
4396     Entry.Ty = IntPtrTy;
4397     Args.push_back(Entry);
4398     // Extend the unsigned i8 argument to be an int value for the call.
4399     Entry.Node = DAG.getNode(ISD::ZERO_EXTEND, MVT::i32, Op.getOperand(2));
4400     Entry.Ty = IntPtrTy;
4401     Args.push_back(Entry);
4402     Entry.Node = Op.getOperand(3);
4403     Args.push_back(Entry);
4404     std::pair<SDOperand,SDOperand> CallResult =
4405       LowerCallTo(Chain, Type::VoidTy, false, false, CallingConv::C, false,
4406                   DAG.getExternalSymbol("memset", IntPtr), Args, DAG);
4407     return CallResult.second;
4408   }
4409
4410   MVT::ValueType AVT;
4411   SDOperand Count;
4412   ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Op.getOperand(2));
4413   unsigned BytesLeft = 0;
4414   bool TwoRepStos = false;
4415   if (ValC) {
4416     unsigned ValReg;
4417     uint64_t Val = ValC->getValue() & 255;
4418
4419     // If the value is a constant, then we can potentially use larger sets.
4420     switch (Align & 3) {
4421       case 2:   // WORD aligned
4422         AVT = MVT::i16;
4423         ValReg = X86::AX;
4424         Val = (Val << 8) | Val;
4425         break;
4426       case 0:  // DWORD aligned
4427         AVT = MVT::i32;
4428         ValReg = X86::EAX;
4429         Val = (Val << 8)  | Val;
4430         Val = (Val << 16) | Val;
4431         if (Subtarget->is64Bit() && ((Align & 0xF) == 0)) {  // QWORD aligned
4432           AVT = MVT::i64;
4433           ValReg = X86::RAX;
4434           Val = (Val << 32) | Val;
4435         }
4436         break;
4437       default:  // Byte aligned
4438         AVT = MVT::i8;
4439         ValReg = X86::AL;
4440         Count = Op.getOperand(3);
4441         break;
4442     }
4443
4444     if (AVT > MVT::i8) {
4445       if (I) {
4446         unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4447         Count = DAG.getConstant(I->getValue() / UBytes, getPointerTy());
4448         BytesLeft = I->getValue() % UBytes;
4449       } else {
4450         assert(AVT >= MVT::i32 &&
4451                "Do not use rep;stos if not at least DWORD aligned");
4452         Count = DAG.getNode(ISD::SRL, Op.getOperand(3).getValueType(),
4453                             Op.getOperand(3), DAG.getConstant(2, MVT::i8));
4454         TwoRepStos = true;
4455       }
4456     }
4457
4458     Chain  = DAG.getCopyToReg(Chain, ValReg, DAG.getConstant(Val, AVT),
4459                               InFlag);
4460     InFlag = Chain.getValue(1);
4461   } else {
4462     AVT = MVT::i8;
4463     Count  = Op.getOperand(3);
4464     Chain  = DAG.getCopyToReg(Chain, X86::AL, Op.getOperand(2), InFlag);
4465     InFlag = Chain.getValue(1);
4466   }
4467
4468   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4469                             Count, InFlag);
4470   InFlag = Chain.getValue(1);
4471   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4472                             Op.getOperand(1), InFlag);
4473   InFlag = Chain.getValue(1);
4474
4475   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4476   SmallVector<SDOperand, 8> Ops;
4477   Ops.push_back(Chain);
4478   Ops.push_back(DAG.getValueType(AVT));
4479   Ops.push_back(InFlag);
4480   Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4481
4482   if (TwoRepStos) {
4483     InFlag = Chain.getValue(1);
4484     Count = Op.getOperand(3);
4485     MVT::ValueType CVT = Count.getValueType();
4486     SDOperand Left = DAG.getNode(ISD::AND, CVT, Count,
4487                                DAG.getConstant((AVT == MVT::i64) ? 7 : 3, CVT));
4488     Chain  = DAG.getCopyToReg(Chain, (CVT == MVT::i64) ? X86::RCX : X86::ECX,
4489                               Left, InFlag);
4490     InFlag = Chain.getValue(1);
4491     Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4492     Ops.clear();
4493     Ops.push_back(Chain);
4494     Ops.push_back(DAG.getValueType(MVT::i8));
4495     Ops.push_back(InFlag);
4496     Chain  = DAG.getNode(X86ISD::REP_STOS, Tys, &Ops[0], Ops.size());
4497   } else if (BytesLeft) {
4498     // Issue stores for the last 1 - 7 bytes.
4499     SDOperand Value;
4500     unsigned Val = ValC->getValue() & 255;
4501     unsigned Offset = I->getValue() - BytesLeft;
4502     SDOperand DstAddr = Op.getOperand(1);
4503     MVT::ValueType AddrVT = DstAddr.getValueType();
4504     if (BytesLeft >= 4) {
4505       Val = (Val << 8)  | Val;
4506       Val = (Val << 16) | Val;
4507       Value = DAG.getConstant(Val, MVT::i32);
4508       Chain = DAG.getStore(Chain, Value,
4509                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4510                                        DAG.getConstant(Offset, AddrVT)),
4511                            NULL, 0);
4512       BytesLeft -= 4;
4513       Offset += 4;
4514     }
4515     if (BytesLeft >= 2) {
4516       Value = DAG.getConstant((Val << 8) | Val, MVT::i16);
4517       Chain = DAG.getStore(Chain, Value,
4518                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4519                                        DAG.getConstant(Offset, AddrVT)),
4520                            NULL, 0);
4521       BytesLeft -= 2;
4522       Offset += 2;
4523     }
4524     if (BytesLeft == 1) {
4525       Value = DAG.getConstant(Val, MVT::i8);
4526       Chain = DAG.getStore(Chain, Value,
4527                            DAG.getNode(ISD::ADD, AddrVT, DstAddr,
4528                                        DAG.getConstant(Offset, AddrVT)),
4529                            NULL, 0);
4530     }
4531   }
4532
4533   return Chain;
4534 }
4535
4536 SDOperand X86TargetLowering::LowerMEMCPYInline(SDOperand Chain,
4537                                                SDOperand Dest,
4538                                                SDOperand Source,
4539                                                unsigned Size,
4540                                                unsigned Align,
4541                                                SelectionDAG &DAG) {
4542   MVT::ValueType AVT;
4543   unsigned BytesLeft = 0;
4544   switch (Align & 3) {
4545     case 2:   // WORD aligned
4546       AVT = MVT::i16;
4547       break;
4548     case 0:  // DWORD aligned
4549       AVT = MVT::i32;
4550       if (Subtarget->is64Bit() && ((Align & 0xF) == 0))  // QWORD aligned
4551         AVT = MVT::i64;
4552       break;
4553     default:  // Byte aligned
4554       AVT = MVT::i8;
4555       break;
4556   }
4557
4558   unsigned UBytes = MVT::getSizeInBits(AVT) / 8;
4559   SDOperand Count = DAG.getConstant(Size / UBytes, getPointerTy());
4560   BytesLeft = Size % UBytes;
4561
4562   SDOperand InFlag(0, 0);
4563   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RCX : X86::ECX,
4564                             Count, InFlag);
4565   InFlag = Chain.getValue(1);
4566   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RDI : X86::EDI,
4567                             Dest, InFlag);
4568   InFlag = Chain.getValue(1);
4569   Chain  = DAG.getCopyToReg(Chain, Subtarget->is64Bit() ? X86::RSI : X86::ESI,
4570                             Source, InFlag);
4571   InFlag = Chain.getValue(1);
4572
4573   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4574   SmallVector<SDOperand, 8> Ops;
4575   Ops.push_back(Chain);
4576   Ops.push_back(DAG.getValueType(AVT));
4577   Ops.push_back(InFlag);
4578   Chain = DAG.getNode(X86ISD::REP_MOVS, Tys, &Ops[0], Ops.size());
4579
4580   if (BytesLeft) {
4581     // Issue loads and stores for the last 1 - 7 bytes.
4582     unsigned Offset = Size - BytesLeft;
4583     SDOperand DstAddr = Dest;
4584     MVT::ValueType DstVT = DstAddr.getValueType();
4585     SDOperand SrcAddr = Source;
4586     MVT::ValueType SrcVT = SrcAddr.getValueType();
4587     SDOperand Value;
4588     if (BytesLeft >= 4) {
4589       Value = DAG.getLoad(MVT::i32, Chain,
4590                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4591                                       DAG.getConstant(Offset, SrcVT)),
4592                           NULL, 0);
4593       Chain = Value.getValue(1);
4594       Chain = DAG.getStore(Chain, Value,
4595                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4596                                        DAG.getConstant(Offset, DstVT)),
4597                            NULL, 0);
4598       BytesLeft -= 4;
4599       Offset += 4;
4600     }
4601     if (BytesLeft >= 2) {
4602       Value = DAG.getLoad(MVT::i16, Chain,
4603                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4604                                       DAG.getConstant(Offset, SrcVT)),
4605                           NULL, 0);
4606       Chain = Value.getValue(1);
4607       Chain = DAG.getStore(Chain, Value,
4608                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4609                                        DAG.getConstant(Offset, DstVT)),
4610                            NULL, 0);
4611       BytesLeft -= 2;
4612       Offset += 2;
4613     }
4614
4615     if (BytesLeft == 1) {
4616       Value = DAG.getLoad(MVT::i8, Chain,
4617                           DAG.getNode(ISD::ADD, SrcVT, SrcAddr,
4618                                       DAG.getConstant(Offset, SrcVT)),
4619                           NULL, 0);
4620       Chain = Value.getValue(1);
4621       Chain = DAG.getStore(Chain, Value,
4622                            DAG.getNode(ISD::ADD, DstVT, DstAddr,
4623                                        DAG.getConstant(Offset, DstVT)),
4624                            NULL, 0);
4625     }
4626   }
4627
4628   return Chain;
4629 }
4630
4631 /// Expand the result of: i64,outchain = READCYCLECOUNTER inchain
4632 SDNode *X86TargetLowering::ExpandREADCYCLECOUNTER(SDNode *N, SelectionDAG &DAG){
4633   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
4634   SDOperand TheChain = N->getOperand(0);
4635   SDOperand rd = DAG.getNode(X86ISD::RDTSC_DAG, Tys, &TheChain, 1);
4636   if (Subtarget->is64Bit()) {
4637     SDOperand rax = DAG.getCopyFromReg(rd, X86::RAX, MVT::i64, rd.getValue(1));
4638     SDOperand rdx = DAG.getCopyFromReg(rax.getValue(1), X86::RDX,
4639                                        MVT::i64, rax.getValue(2));
4640     SDOperand Tmp = DAG.getNode(ISD::SHL, MVT::i64, rdx,
4641                                 DAG.getConstant(32, MVT::i8));
4642     SDOperand Ops[] = {
4643       DAG.getNode(ISD::OR, MVT::i64, rax, Tmp), rdx.getValue(1)
4644     };
4645
4646     Tys = DAG.getVTList(MVT::i64, MVT::Other);
4647     return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 2).Val;
4648   }
4649
4650   SDOperand eax = DAG.getCopyFromReg(rd, X86::EAX, MVT::i32, rd.getValue(1));
4651   SDOperand edx = DAG.getCopyFromReg(eax.getValue(1), X86::EDX,
4652                                        MVT::i32, eax.getValue(2));
4653   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
4654   SDOperand Ops[] = { eax, edx };
4655   Ops[0] = DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Ops, 2);
4656
4657   // Use a MERGE_VALUES to return the value and chain.
4658   Ops[1] = edx.getValue(1);
4659   Tys = DAG.getVTList(MVT::i64, MVT::Other);
4660   return DAG.getNode(ISD::MERGE_VALUES, Tys, Ops, 2).Val;
4661 }
4662
4663 SDOperand X86TargetLowering::LowerVASTART(SDOperand Op, SelectionDAG &DAG) {
4664   SrcValueSDNode *SV = cast<SrcValueSDNode>(Op.getOperand(2));
4665
4666   if (!Subtarget->is64Bit()) {
4667     // vastart just stores the address of the VarArgsFrameIndex slot into the
4668     // memory location argument.
4669     SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4670     return DAG.getStore(Op.getOperand(0), FR,Op.getOperand(1), SV->getValue(),
4671                         SV->getOffset());
4672   }
4673
4674   // __va_list_tag:
4675   //   gp_offset         (0 - 6 * 8)
4676   //   fp_offset         (48 - 48 + 8 * 16)
4677   //   overflow_arg_area (point to parameters coming in memory).
4678   //   reg_save_area
4679   SmallVector<SDOperand, 8> MemOps;
4680   SDOperand FIN = Op.getOperand(1);
4681   // Store gp_offset
4682   SDOperand Store = DAG.getStore(Op.getOperand(0),
4683                                  DAG.getConstant(VarArgsGPOffset, MVT::i32),
4684                                  FIN, SV->getValue(), SV->getOffset());
4685   MemOps.push_back(Store);
4686
4687   // Store fp_offset
4688   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4689                     DAG.getConstant(4, getPointerTy()));
4690   Store = DAG.getStore(Op.getOperand(0),
4691                        DAG.getConstant(VarArgsFPOffset, MVT::i32),
4692                        FIN, SV->getValue(), SV->getOffset());
4693   MemOps.push_back(Store);
4694
4695   // Store ptr to overflow_arg_area
4696   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4697                     DAG.getConstant(4, getPointerTy()));
4698   SDOperand OVFIN = DAG.getFrameIndex(VarArgsFrameIndex, getPointerTy());
4699   Store = DAG.getStore(Op.getOperand(0), OVFIN, FIN, SV->getValue(),
4700                        SV->getOffset());
4701   MemOps.push_back(Store);
4702
4703   // Store ptr to reg_save_area.
4704   FIN = DAG.getNode(ISD::ADD, getPointerTy(), FIN,
4705                     DAG.getConstant(8, getPointerTy()));
4706   SDOperand RSFIN = DAG.getFrameIndex(RegSaveFrameIndex, getPointerTy());
4707   Store = DAG.getStore(Op.getOperand(0), RSFIN, FIN, SV->getValue(),
4708                        SV->getOffset());
4709   MemOps.push_back(Store);
4710   return DAG.getNode(ISD::TokenFactor, MVT::Other, &MemOps[0], MemOps.size());
4711 }
4712
4713 SDOperand X86TargetLowering::LowerVACOPY(SDOperand Op, SelectionDAG &DAG) {
4714   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
4715   SDOperand Chain = Op.getOperand(0);
4716   SDOperand DstPtr = Op.getOperand(1);
4717   SDOperand SrcPtr = Op.getOperand(2);
4718   SrcValueSDNode *DstSV = cast<SrcValueSDNode>(Op.getOperand(3));
4719   SrcValueSDNode *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4));
4720
4721   SrcPtr = DAG.getLoad(getPointerTy(), Chain, SrcPtr,
4722                        SrcSV->getValue(), SrcSV->getOffset());
4723   Chain = SrcPtr.getValue(1);
4724   for (unsigned i = 0; i < 3; ++i) {
4725     SDOperand Val = DAG.getLoad(MVT::i64, Chain, SrcPtr,
4726                                 SrcSV->getValue(), SrcSV->getOffset());
4727     Chain = Val.getValue(1);
4728     Chain = DAG.getStore(Chain, Val, DstPtr,
4729                          DstSV->getValue(), DstSV->getOffset());
4730     if (i == 2)
4731       break;
4732     SrcPtr = DAG.getNode(ISD::ADD, getPointerTy(), SrcPtr,
4733                          DAG.getConstant(8, getPointerTy()));
4734     DstPtr = DAG.getNode(ISD::ADD, getPointerTy(), DstPtr,
4735                          DAG.getConstant(8, getPointerTy()));
4736   }
4737   return Chain;
4738 }
4739
4740 SDOperand
4741 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG) {
4742   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getValue();
4743   switch (IntNo) {
4744   default: return SDOperand();    // Don't custom lower most intrinsics.
4745     // Comparison intrinsics.
4746   case Intrinsic::x86_sse_comieq_ss:
4747   case Intrinsic::x86_sse_comilt_ss:
4748   case Intrinsic::x86_sse_comile_ss:
4749   case Intrinsic::x86_sse_comigt_ss:
4750   case Intrinsic::x86_sse_comige_ss:
4751   case Intrinsic::x86_sse_comineq_ss:
4752   case Intrinsic::x86_sse_ucomieq_ss:
4753   case Intrinsic::x86_sse_ucomilt_ss:
4754   case Intrinsic::x86_sse_ucomile_ss:
4755   case Intrinsic::x86_sse_ucomigt_ss:
4756   case Intrinsic::x86_sse_ucomige_ss:
4757   case Intrinsic::x86_sse_ucomineq_ss:
4758   case Intrinsic::x86_sse2_comieq_sd:
4759   case Intrinsic::x86_sse2_comilt_sd:
4760   case Intrinsic::x86_sse2_comile_sd:
4761   case Intrinsic::x86_sse2_comigt_sd:
4762   case Intrinsic::x86_sse2_comige_sd:
4763   case Intrinsic::x86_sse2_comineq_sd:
4764   case Intrinsic::x86_sse2_ucomieq_sd:
4765   case Intrinsic::x86_sse2_ucomilt_sd:
4766   case Intrinsic::x86_sse2_ucomile_sd:
4767   case Intrinsic::x86_sse2_ucomigt_sd:
4768   case Intrinsic::x86_sse2_ucomige_sd:
4769   case Intrinsic::x86_sse2_ucomineq_sd: {
4770     unsigned Opc = 0;
4771     ISD::CondCode CC = ISD::SETCC_INVALID;
4772     switch (IntNo) {
4773     default: break;
4774     case Intrinsic::x86_sse_comieq_ss:
4775     case Intrinsic::x86_sse2_comieq_sd:
4776       Opc = X86ISD::COMI;
4777       CC = ISD::SETEQ;
4778       break;
4779     case Intrinsic::x86_sse_comilt_ss:
4780     case Intrinsic::x86_sse2_comilt_sd:
4781       Opc = X86ISD::COMI;
4782       CC = ISD::SETLT;
4783       break;
4784     case Intrinsic::x86_sse_comile_ss:
4785     case Intrinsic::x86_sse2_comile_sd:
4786       Opc = X86ISD::COMI;
4787       CC = ISD::SETLE;
4788       break;
4789     case Intrinsic::x86_sse_comigt_ss:
4790     case Intrinsic::x86_sse2_comigt_sd:
4791       Opc = X86ISD::COMI;
4792       CC = ISD::SETGT;
4793       break;
4794     case Intrinsic::x86_sse_comige_ss:
4795     case Intrinsic::x86_sse2_comige_sd:
4796       Opc = X86ISD::COMI;
4797       CC = ISD::SETGE;
4798       break;
4799     case Intrinsic::x86_sse_comineq_ss:
4800     case Intrinsic::x86_sse2_comineq_sd:
4801       Opc = X86ISD::COMI;
4802       CC = ISD::SETNE;
4803       break;
4804     case Intrinsic::x86_sse_ucomieq_ss:
4805     case Intrinsic::x86_sse2_ucomieq_sd:
4806       Opc = X86ISD::UCOMI;
4807       CC = ISD::SETEQ;
4808       break;
4809     case Intrinsic::x86_sse_ucomilt_ss:
4810     case Intrinsic::x86_sse2_ucomilt_sd:
4811       Opc = X86ISD::UCOMI;
4812       CC = ISD::SETLT;
4813       break;
4814     case Intrinsic::x86_sse_ucomile_ss:
4815     case Intrinsic::x86_sse2_ucomile_sd:
4816       Opc = X86ISD::UCOMI;
4817       CC = ISD::SETLE;
4818       break;
4819     case Intrinsic::x86_sse_ucomigt_ss:
4820     case Intrinsic::x86_sse2_ucomigt_sd:
4821       Opc = X86ISD::UCOMI;
4822       CC = ISD::SETGT;
4823       break;
4824     case Intrinsic::x86_sse_ucomige_ss:
4825     case Intrinsic::x86_sse2_ucomige_sd:
4826       Opc = X86ISD::UCOMI;
4827       CC = ISD::SETGE;
4828       break;
4829     case Intrinsic::x86_sse_ucomineq_ss:
4830     case Intrinsic::x86_sse2_ucomineq_sd:
4831       Opc = X86ISD::UCOMI;
4832       CC = ISD::SETNE;
4833       break;
4834     }
4835
4836     unsigned X86CC;
4837     SDOperand LHS = Op.getOperand(1);
4838     SDOperand RHS = Op.getOperand(2);
4839     translateX86CC(CC, true, X86CC, LHS, RHS, DAG);
4840
4841     SDOperand Cond = DAG.getNode(Opc, MVT::i32, LHS, RHS);
4842     SDOperand SetCC = DAG.getNode(X86ISD::SETCC, MVT::i8,
4843                                   DAG.getConstant(X86CC, MVT::i8), Cond);
4844     return DAG.getNode(ISD::ANY_EXTEND, MVT::i32, SetCC);
4845   }
4846   }
4847 }
4848
4849 SDOperand X86TargetLowering::LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG) {
4850   // Depths > 0 not supported yet!
4851   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4852     return SDOperand();
4853
4854   // Just load the return address
4855   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4856   return DAG.getLoad(getPointerTy(), DAG.getEntryNode(), RetAddrFI, NULL, 0);
4857 }
4858
4859 SDOperand X86TargetLowering::LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG) {
4860   // Depths > 0 not supported yet!
4861   if (cast<ConstantSDNode>(Op.getOperand(0))->getValue() > 0)
4862     return SDOperand();
4863
4864   SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
4865   return DAG.getNode(ISD::SUB, getPointerTy(), RetAddrFI,
4866                      DAG.getConstant(4, getPointerTy()));
4867 }
4868
4869 SDOperand X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDOperand Op,
4870                                                        SelectionDAG &DAG) {
4871   // Is not yet supported on x86-64
4872   if (Subtarget->is64Bit())
4873     return SDOperand();
4874
4875   return DAG.getConstant(8, getPointerTy());
4876 }
4877
4878 SDOperand X86TargetLowering::LowerEH_RETURN(SDOperand Op, SelectionDAG &DAG)
4879 {
4880   assert(!Subtarget->is64Bit() &&
4881          "Lowering of eh_return builtin is not supported yet on x86-64");
4882
4883   MachineFunction &MF = DAG.getMachineFunction();
4884   SDOperand Chain     = Op.getOperand(0);
4885   SDOperand Offset    = Op.getOperand(1);
4886   SDOperand Handler   = Op.getOperand(2);
4887
4888   SDOperand Frame = DAG.getRegister(RegInfo->getFrameRegister(MF),
4889                                     getPointerTy());
4890
4891   SDOperand StoreAddr = DAG.getNode(ISD::SUB, getPointerTy(), Frame,
4892                                     DAG.getConstant(-4UL, getPointerTy()));
4893   StoreAddr = DAG.getNode(ISD::ADD, getPointerTy(), StoreAddr, Offset);
4894   Chain = DAG.getStore(Chain, Handler, StoreAddr, NULL, 0);
4895   Chain = DAG.getCopyToReg(Chain, X86::ECX, StoreAddr);
4896   MF.addLiveOut(X86::ECX);
4897
4898   return DAG.getNode(X86ISD::EH_RETURN, MVT::Other,
4899                      Chain, DAG.getRegister(X86::ECX, getPointerTy()));
4900 }
4901
4902 SDOperand X86TargetLowering::LowerTRAMPOLINE(SDOperand Op,
4903                                              SelectionDAG &DAG) {
4904   SDOperand Root = Op.getOperand(0);
4905   SDOperand Trmp = Op.getOperand(1); // trampoline
4906   SDOperand FPtr = Op.getOperand(2); // nested function
4907   SDOperand Nest = Op.getOperand(3); // 'nest' parameter value
4908
4909   SrcValueSDNode *TrmpSV = cast<SrcValueSDNode>(Op.getOperand(4));
4910
4911   if (Subtarget->is64Bit()) {
4912     return SDOperand(); // not yet supported
4913   } else {
4914     Function *Func = (Function *)
4915       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
4916     unsigned CC = Func->getCallingConv();
4917     unsigned NestReg;
4918
4919     switch (CC) {
4920     default:
4921       assert(0 && "Unsupported calling convention");
4922     case CallingConv::C:
4923     case CallingConv::X86_StdCall: {
4924       // Pass 'nest' parameter in ECX.
4925       // Must be kept in sync with X86CallingConv.td
4926       NestReg = X86::ECX;
4927
4928       // Check that ECX wasn't needed by an 'inreg' parameter.
4929       const FunctionType *FTy = Func->getFunctionType();
4930       const ParamAttrsList *Attrs = Func->getParamAttrs();
4931
4932       if (Attrs && !Func->isVarArg()) {
4933         unsigned InRegCount = 0;
4934         unsigned Idx = 1;
4935
4936         for (FunctionType::param_iterator I = FTy->param_begin(),
4937              E = FTy->param_end(); I != E; ++I, ++Idx)
4938           if (Attrs->paramHasAttr(Idx, ParamAttr::InReg))
4939             // FIXME: should only count parameters that are lowered to integers.
4940             InRegCount += (getTargetData()->getTypeSizeInBits(*I) + 31) / 32;
4941
4942         if (InRegCount > 2) {
4943           cerr << "Nest register in use - reduce number of inreg parameters!\n";
4944           abort();
4945         }
4946       }
4947       break;
4948     }
4949     case CallingConv::X86_FastCall:
4950       // Pass 'nest' parameter in EAX.
4951       // Must be kept in sync with X86CallingConv.td
4952       NestReg = X86::EAX;
4953       break;
4954     }
4955
4956     const X86InstrInfo *TII =
4957       ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
4958
4959     SDOperand OutChains[4];
4960     SDOperand Addr, Disp;
4961
4962     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(10, MVT::i32));
4963     Disp = DAG.getNode(ISD::SUB, MVT::i32, FPtr, Addr);
4964
4965     unsigned char MOV32ri = TII->getBaseOpcodeFor(X86::MOV32ri);
4966     unsigned char N86Reg  = ((X86RegisterInfo&)RegInfo).getX86RegNum(NestReg);
4967     OutChains[0] = DAG.getStore(Root, DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
4968                                 Trmp, TrmpSV->getValue(), TrmpSV->getOffset());
4969
4970     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(1, MVT::i32));
4971     OutChains[1] = DAG.getStore(Root, Nest, Addr, TrmpSV->getValue(),
4972                                 TrmpSV->getOffset() + 1, false, 1);
4973
4974     unsigned char JMP = TII->getBaseOpcodeFor(X86::JMP);
4975     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(5, MVT::i32));
4976     OutChains[2] = DAG.getStore(Root, DAG.getConstant(JMP, MVT::i8), Addr,
4977                                 TrmpSV->getValue() + 5, TrmpSV->getOffset());
4978
4979     Addr = DAG.getNode(ISD::ADD, MVT::i32, Trmp, DAG.getConstant(6, MVT::i32));
4980     OutChains[3] = DAG.getStore(Root, Disp, Addr, TrmpSV->getValue(),
4981                                 TrmpSV->getOffset() + 6, false, 1);
4982
4983     SDOperand Ops[] =
4984       { Trmp, DAG.getNode(ISD::TokenFactor, MVT::Other, OutChains, 4) };
4985     return DAG.getNode(ISD::MERGE_VALUES, Op.Val->getVTList(), Ops, 2);
4986   }
4987 }
4988
4989 SDOperand X86TargetLowering::LowerFLT_ROUNDS(SDOperand Op, SelectionDAG &DAG) {
4990   /*
4991    The rounding mode is in bits 11:10 of FPSR, and has the following
4992    settings:
4993      00 Round to nearest
4994      01 Round to -inf
4995      10 Round to +inf
4996      11 Round to 0
4997
4998   FLT_ROUNDS, on the other hand, expects the following:
4999     -1 Undefined
5000      0 Round to 0
5001      1 Round to nearest
5002      2 Round to +inf
5003      3 Round to -inf
5004
5005   To perform the conversion, we do:
5006     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
5007   */
5008
5009   MachineFunction &MF = DAG.getMachineFunction();
5010   const TargetMachine &TM = MF.getTarget();
5011   const TargetFrameInfo &TFI = *TM.getFrameInfo();
5012   unsigned StackAlignment = TFI.getStackAlignment();
5013   MVT::ValueType VT = Op.getValueType();
5014
5015   // Save FP Control Word to stack slot
5016   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment);
5017   SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5018
5019   SDOperand Chain = DAG.getNode(X86ISD::FNSTCW16m, MVT::Other,
5020                                 DAG.getEntryNode(), StackSlot);
5021
5022   // Load FP Control Word from stack slot
5023   SDOperand CWD = DAG.getLoad(MVT::i16, Chain, StackSlot, NULL, 0);
5024
5025   // Transform as necessary
5026   SDOperand CWD1 =
5027     DAG.getNode(ISD::SRL, MVT::i16,
5028                 DAG.getNode(ISD::AND, MVT::i16,
5029                             CWD, DAG.getConstant(0x800, MVT::i16)),
5030                 DAG.getConstant(11, MVT::i8));
5031   SDOperand CWD2 =
5032     DAG.getNode(ISD::SRL, MVT::i16,
5033                 DAG.getNode(ISD::AND, MVT::i16,
5034                             CWD, DAG.getConstant(0x400, MVT::i16)),
5035                 DAG.getConstant(9, MVT::i8));
5036
5037   SDOperand RetVal =
5038     DAG.getNode(ISD::AND, MVT::i16,
5039                 DAG.getNode(ISD::ADD, MVT::i16,
5040                             DAG.getNode(ISD::OR, MVT::i16, CWD1, CWD2),
5041                             DAG.getConstant(1, MVT::i16)),
5042                 DAG.getConstant(3, MVT::i16));
5043
5044
5045   return DAG.getNode((MVT::getSizeInBits(VT) < 16 ?
5046                       ISD::TRUNCATE : ISD::ZERO_EXTEND), VT, RetVal);
5047 }
5048
5049 /// LowerOperation - Provide custom lowering hooks for some operations.
5050 ///
5051 SDOperand X86TargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
5052   switch (Op.getOpcode()) {
5053   default: assert(0 && "Should not custom lower this!");
5054   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
5055   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
5056   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
5057   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
5058   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
5059   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
5060   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
5061   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
5062   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
5063   case ISD::SHL_PARTS:
5064   case ISD::SRA_PARTS:
5065   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
5066   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
5067   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
5068   case ISD::FABS:               return LowerFABS(Op, DAG);
5069   case ISD::FNEG:               return LowerFNEG(Op, DAG);
5070   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
5071   case ISD::SETCC:              return LowerSETCC(Op, DAG);
5072   case ISD::SELECT:             return LowerSELECT(Op, DAG);
5073   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
5074   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
5075   case ISD::CALL:               return LowerCALL(Op, DAG);
5076   case ISD::RET:                return LowerRET(Op, DAG);
5077   case ISD::FORMAL_ARGUMENTS:   return LowerFORMAL_ARGUMENTS(Op, DAG);
5078   case ISD::MEMSET:             return LowerMEMSET(Op, DAG);
5079   case ISD::MEMCPY:             return LowerMEMCPY(Op, DAG);
5080   case ISD::VASTART:            return LowerVASTART(Op, DAG);
5081   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
5082   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
5083   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
5084   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
5085   case ISD::FRAME_TO_ARGS_OFFSET:
5086                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
5087   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
5088   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
5089   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
5090   case ISD::FLT_ROUNDS:         return LowerFLT_ROUNDS(Op, DAG);
5091
5092
5093   // FIXME: REMOVE THIS WHEN LegalizeDAGTypes lands.
5094   case ISD::READCYCLECOUNTER:
5095     return SDOperand(ExpandREADCYCLECOUNTER(Op.Val, DAG), 0);
5096   }
5097 }
5098
5099 /// ExpandOperation - Provide custom lowering hooks for expanding operations.
5100 SDNode *X86TargetLowering::ExpandOperationResult(SDNode *N, SelectionDAG &DAG) {
5101   switch (N->getOpcode()) {
5102   default: assert(0 && "Should not custom lower this!");
5103   case ISD::FP_TO_SINT:         return ExpandFP_TO_SINT(N, DAG);
5104   case ISD::READCYCLECOUNTER:   return ExpandREADCYCLECOUNTER(N, DAG);
5105   }
5106 }
5107
5108 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
5109   switch (Opcode) {
5110   default: return NULL;
5111   case X86ISD::SHLD:               return "X86ISD::SHLD";
5112   case X86ISD::SHRD:               return "X86ISD::SHRD";
5113   case X86ISD::FAND:               return "X86ISD::FAND";
5114   case X86ISD::FOR:                return "X86ISD::FOR";
5115   case X86ISD::FXOR:               return "X86ISD::FXOR";
5116   case X86ISD::FSRL:               return "X86ISD::FSRL";
5117   case X86ISD::FILD:               return "X86ISD::FILD";
5118   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
5119   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
5120   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
5121   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
5122   case X86ISD::FLD:                return "X86ISD::FLD";
5123   case X86ISD::FST:                return "X86ISD::FST";
5124   case X86ISD::FP_GET_RESULT:      return "X86ISD::FP_GET_RESULT";
5125   case X86ISD::FP_SET_RESULT:      return "X86ISD::FP_SET_RESULT";
5126   case X86ISD::CALL:               return "X86ISD::CALL";
5127   case X86ISD::TAILCALL:           return "X86ISD::TAILCALL";
5128   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
5129   case X86ISD::CMP:                return "X86ISD::CMP";
5130   case X86ISD::COMI:               return "X86ISD::COMI";
5131   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
5132   case X86ISD::SETCC:              return "X86ISD::SETCC";
5133   case X86ISD::CMOV:               return "X86ISD::CMOV";
5134   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
5135   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
5136   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
5137   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
5138   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
5139   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
5140   case X86ISD::S2VEC:              return "X86ISD::S2VEC";
5141   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
5142   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
5143   case X86ISD::FMAX:               return "X86ISD::FMAX";
5144   case X86ISD::FMIN:               return "X86ISD::FMIN";
5145   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
5146   case X86ISD::FRCP:               return "X86ISD::FRCP";
5147   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
5148   case X86ISD::THREAD_POINTER:     return "X86ISD::THREAD_POINTER";
5149   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
5150   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
5151   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
5152   }
5153 }
5154
5155 // isLegalAddressingMode - Return true if the addressing mode represented
5156 // by AM is legal for this target, for a load/store of the specified type.
5157 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
5158                                               const Type *Ty) const {
5159   // X86 supports extremely general addressing modes.
5160
5161   // X86 allows a sign-extended 32-bit immediate field as a displacement.
5162   if (AM.BaseOffs <= -(1LL << 32) || AM.BaseOffs >= (1LL << 32)-1)
5163     return false;
5164
5165   if (AM.BaseGV) {
5166     // We can only fold this if we don't need an extra load.
5167     if (Subtarget->GVRequiresExtraLoad(AM.BaseGV, getTargetMachine(), false))
5168       return false;
5169
5170     // X86-64 only supports addr of globals in small code model.
5171     if (Subtarget->is64Bit()) {
5172       if (getTargetMachine().getCodeModel() != CodeModel::Small)
5173         return false;
5174       // If lower 4G is not available, then we must use rip-relative addressing.
5175       if (AM.BaseOffs || AM.Scale > 1)
5176         return false;
5177     }
5178   }
5179
5180   switch (AM.Scale) {
5181   case 0:
5182   case 1:
5183   case 2:
5184   case 4:
5185   case 8:
5186     // These scales always work.
5187     break;
5188   case 3:
5189   case 5:
5190   case 9:
5191     // These scales are formed with basereg+scalereg.  Only accept if there is
5192     // no basereg yet.
5193     if (AM.HasBaseReg)
5194       return false;
5195     break;
5196   default:  // Other stuff never works.
5197     return false;
5198   }
5199
5200   return true;
5201 }
5202
5203
5204 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
5205   if (!Ty1->isInteger() || !Ty2->isInteger())
5206     return false;
5207   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
5208   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
5209   if (NumBits1 <= NumBits2)
5210     return false;
5211   return Subtarget->is64Bit() || NumBits1 < 64;
5212 }
5213
5214 bool X86TargetLowering::isTruncateFree(MVT::ValueType VT1,
5215                                        MVT::ValueType VT2) const {
5216   if (!MVT::isInteger(VT1) || !MVT::isInteger(VT2))
5217     return false;
5218   unsigned NumBits1 = MVT::getSizeInBits(VT1);
5219   unsigned NumBits2 = MVT::getSizeInBits(VT2);
5220   if (NumBits1 <= NumBits2)
5221     return false;
5222   return Subtarget->is64Bit() || NumBits1 < 64;
5223 }
5224
5225 /// isShuffleMaskLegal - Targets can use this to indicate that they only
5226 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
5227 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
5228 /// are assumed to be legal.
5229 bool
5230 X86TargetLowering::isShuffleMaskLegal(SDOperand Mask, MVT::ValueType VT) const {
5231   // Only do shuffles on 128-bit vector types for now.
5232   if (MVT::getSizeInBits(VT) == 64) return false;
5233   return (Mask.Val->getNumOperands() <= 4 ||
5234           isIdentityMask(Mask.Val) ||
5235           isIdentityMask(Mask.Val, true) ||
5236           isSplatMask(Mask.Val)  ||
5237           isPSHUFHW_PSHUFLWMask(Mask.Val) ||
5238           X86::isUNPCKLMask(Mask.Val) ||
5239           X86::isUNPCKHMask(Mask.Val) ||
5240           X86::isUNPCKL_v_undef_Mask(Mask.Val) ||
5241           X86::isUNPCKH_v_undef_Mask(Mask.Val));
5242 }
5243
5244 bool X86TargetLowering::isVectorClearMaskLegal(std::vector<SDOperand> &BVOps,
5245                                                MVT::ValueType EVT,
5246                                                SelectionDAG &DAG) const {
5247   unsigned NumElts = BVOps.size();
5248   // Only do shuffles on 128-bit vector types for now.
5249   if (MVT::getSizeInBits(EVT) * NumElts == 64) return false;
5250   if (NumElts == 2) return true;
5251   if (NumElts == 4) {
5252     return (isMOVLMask(&BVOps[0], 4)  ||
5253             isCommutedMOVL(&BVOps[0], 4, true) ||
5254             isSHUFPMask(&BVOps[0], 4) ||
5255             isCommutedSHUFP(&BVOps[0], 4));
5256   }
5257   return false;
5258 }
5259
5260 //===----------------------------------------------------------------------===//
5261 //                           X86 Scheduler Hooks
5262 //===----------------------------------------------------------------------===//
5263
5264 MachineBasicBlock *
5265 X86TargetLowering::InsertAtEndOfBasicBlock(MachineInstr *MI,
5266                                            MachineBasicBlock *BB) {
5267   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
5268   switch (MI->getOpcode()) {
5269   default: assert(false && "Unexpected instr type to insert");
5270   case X86::CMOV_FR32:
5271   case X86::CMOV_FR64:
5272   case X86::CMOV_V4F32:
5273   case X86::CMOV_V2F64:
5274   case X86::CMOV_V2I64: {
5275     // To "insert" a SELECT_CC instruction, we actually have to insert the
5276     // diamond control-flow pattern.  The incoming instruction knows the
5277     // destination vreg to set, the condition code register to branch on, the
5278     // true/false values to select between, and a branch opcode to use.
5279     const BasicBlock *LLVM_BB = BB->getBasicBlock();
5280     ilist<MachineBasicBlock>::iterator It = BB;
5281     ++It;
5282
5283     //  thisMBB:
5284     //  ...
5285     //   TrueVal = ...
5286     //   cmpTY ccX, r1, r2
5287     //   bCC copy1MBB
5288     //   fallthrough --> copy0MBB
5289     MachineBasicBlock *thisMBB = BB;
5290     MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
5291     MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
5292     unsigned Opc =
5293       X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
5294     BuildMI(BB, TII->get(Opc)).addMBB(sinkMBB);
5295     MachineFunction *F = BB->getParent();
5296     F->getBasicBlockList().insert(It, copy0MBB);
5297     F->getBasicBlockList().insert(It, sinkMBB);
5298     // Update machine-CFG edges by first adding all successors of the current
5299     // block to the new block which will contain the Phi node for the select.
5300     for(MachineBasicBlock::succ_iterator i = BB->succ_begin(),
5301         e = BB->succ_end(); i != e; ++i)
5302       sinkMBB->addSuccessor(*i);
5303     // Next, remove all successors of the current block, and add the true
5304     // and fallthrough blocks as its successors.
5305     while(!BB->succ_empty())
5306       BB->removeSuccessor(BB->succ_begin());
5307     BB->addSuccessor(copy0MBB);
5308     BB->addSuccessor(sinkMBB);
5309
5310     //  copy0MBB:
5311     //   %FalseValue = ...
5312     //   # fallthrough to sinkMBB
5313     BB = copy0MBB;
5314
5315     // Update machine-CFG edges
5316     BB->addSuccessor(sinkMBB);
5317
5318     //  sinkMBB:
5319     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
5320     //  ...
5321     BB = sinkMBB;
5322     BuildMI(BB, TII->get(X86::PHI), MI->getOperand(0).getReg())
5323       .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
5324       .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
5325
5326     delete MI;   // The pseudo instruction is gone now.
5327     return BB;
5328   }
5329
5330   case X86::FP32_TO_INT16_IN_MEM:
5331   case X86::FP32_TO_INT32_IN_MEM:
5332   case X86::FP32_TO_INT64_IN_MEM:
5333   case X86::FP64_TO_INT16_IN_MEM:
5334   case X86::FP64_TO_INT32_IN_MEM:
5335   case X86::FP64_TO_INT64_IN_MEM:
5336   case X86::FP80_TO_INT16_IN_MEM:
5337   case X86::FP80_TO_INT32_IN_MEM:
5338   case X86::FP80_TO_INT64_IN_MEM: {
5339     // Change the floating point control register to use "round towards zero"
5340     // mode when truncating to an integer value.
5341     MachineFunction *F = BB->getParent();
5342     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
5343     addFrameReference(BuildMI(BB, TII->get(X86::FNSTCW16m)), CWFrameIdx);
5344
5345     // Load the old value of the high byte of the control word...
5346     unsigned OldCW =
5347       F->getSSARegMap()->createVirtualRegister(X86::GR16RegisterClass);
5348     addFrameReference(BuildMI(BB, TII->get(X86::MOV16rm), OldCW), CWFrameIdx);
5349
5350     // Set the high part to be round to zero...
5351     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mi)), CWFrameIdx)
5352       .addImm(0xC7F);
5353
5354     // Reload the modified control word now...
5355     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
5356
5357     // Restore the memory image of control word to original value
5358     addFrameReference(BuildMI(BB, TII->get(X86::MOV16mr)), CWFrameIdx)
5359       .addReg(OldCW);
5360
5361     // Get the X86 opcode to use.
5362     unsigned Opc;
5363     switch (MI->getOpcode()) {
5364     default: assert(0 && "illegal opcode!");
5365     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
5366     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
5367     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
5368     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
5369     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
5370     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
5371     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
5372     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
5373     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
5374     }
5375
5376     X86AddressMode AM;
5377     MachineOperand &Op = MI->getOperand(0);
5378     if (Op.isRegister()) {
5379       AM.BaseType = X86AddressMode::RegBase;
5380       AM.Base.Reg = Op.getReg();
5381     } else {
5382       AM.BaseType = X86AddressMode::FrameIndexBase;
5383       AM.Base.FrameIndex = Op.getFrameIndex();
5384     }
5385     Op = MI->getOperand(1);
5386     if (Op.isImmediate())
5387       AM.Scale = Op.getImm();
5388     Op = MI->getOperand(2);
5389     if (Op.isImmediate())
5390       AM.IndexReg = Op.getImm();
5391     Op = MI->getOperand(3);
5392     if (Op.isGlobalAddress()) {
5393       AM.GV = Op.getGlobal();
5394     } else {
5395       AM.Disp = Op.getImm();
5396     }
5397     addFullAddress(BuildMI(BB, TII->get(Opc)), AM)
5398                       .addReg(MI->getOperand(4).getReg());
5399
5400     // Reload the original control word now.
5401     addFrameReference(BuildMI(BB, TII->get(X86::FLDCW16m)), CWFrameIdx);
5402
5403     delete MI;   // The pseudo instruction is gone now.
5404     return BB;
5405   }
5406   }
5407 }
5408
5409 //===----------------------------------------------------------------------===//
5410 //                           X86 Optimization Hooks
5411 //===----------------------------------------------------------------------===//
5412
5413 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDOperand Op,
5414                                                        uint64_t Mask,
5415                                                        uint64_t &KnownZero,
5416                                                        uint64_t &KnownOne,
5417                                                        const SelectionDAG &DAG,
5418                                                        unsigned Depth) const {
5419   unsigned Opc = Op.getOpcode();
5420   assert((Opc >= ISD::BUILTIN_OP_END ||
5421           Opc == ISD::INTRINSIC_WO_CHAIN ||
5422           Opc == ISD::INTRINSIC_W_CHAIN ||
5423           Opc == ISD::INTRINSIC_VOID) &&
5424          "Should use MaskedValueIsZero if you don't know whether Op"
5425          " is a target node!");
5426
5427   KnownZero = KnownOne = 0;   // Don't know anything.
5428   switch (Opc) {
5429   default: break;
5430   case X86ISD::SETCC:
5431     KnownZero |= (MVT::getIntVTBitMask(Op.getValueType()) ^ 1ULL);
5432     break;
5433   }
5434 }
5435
5436 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
5437 /// element of the result of the vector shuffle.
5438 static SDOperand getShuffleScalarElt(SDNode *N, unsigned i, SelectionDAG &DAG) {
5439   MVT::ValueType VT = N->getValueType(0);
5440   SDOperand PermMask = N->getOperand(2);
5441   unsigned NumElems = PermMask.getNumOperands();
5442   SDOperand V = (i < NumElems) ? N->getOperand(0) : N->getOperand(1);
5443   i %= NumElems;
5444   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR) {
5445     return (i == 0)
5446      ? V.getOperand(0) : DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(VT));
5447   } else if (V.getOpcode() == ISD::VECTOR_SHUFFLE) {
5448     SDOperand Idx = PermMask.getOperand(i);
5449     if (Idx.getOpcode() == ISD::UNDEF)
5450       return DAG.getNode(ISD::UNDEF, MVT::getVectorElementType(VT));
5451     return getShuffleScalarElt(V.Val,cast<ConstantSDNode>(Idx)->getValue(),DAG);
5452   }
5453   return SDOperand();
5454 }
5455
5456 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
5457 /// node is a GlobalAddress + an offset.
5458 static bool isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) {
5459   unsigned Opc = N->getOpcode();
5460   if (Opc == X86ISD::Wrapper) {
5461     if (dyn_cast<GlobalAddressSDNode>(N->getOperand(0))) {
5462       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
5463       return true;
5464     }
5465   } else if (Opc == ISD::ADD) {
5466     SDOperand N1 = N->getOperand(0);
5467     SDOperand N2 = N->getOperand(1);
5468     if (isGAPlusOffset(N1.Val, GA, Offset)) {
5469       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N2);
5470       if (V) {
5471         Offset += V->getSignExtended();
5472         return true;
5473       }
5474     } else if (isGAPlusOffset(N2.Val, GA, Offset)) {
5475       ConstantSDNode *V = dyn_cast<ConstantSDNode>(N1);
5476       if (V) {
5477         Offset += V->getSignExtended();
5478         return true;
5479       }
5480     }
5481   }
5482   return false;
5483 }
5484
5485 /// isConsecutiveLoad - Returns true if N is loading from an address of Base
5486 /// + Dist * Size.
5487 static bool isConsecutiveLoad(SDNode *N, SDNode *Base, int Dist, int Size,
5488                               MachineFrameInfo *MFI) {
5489   if (N->getOperand(0).Val != Base->getOperand(0).Val)
5490     return false;
5491
5492   SDOperand Loc = N->getOperand(1);
5493   SDOperand BaseLoc = Base->getOperand(1);
5494   if (Loc.getOpcode() == ISD::FrameIndex) {
5495     if (BaseLoc.getOpcode() != ISD::FrameIndex)
5496       return false;
5497     int FI  = cast<FrameIndexSDNode>(Loc)->getIndex();
5498     int BFI = cast<FrameIndexSDNode>(BaseLoc)->getIndex();
5499     int FS  = MFI->getObjectSize(FI);
5500     int BFS = MFI->getObjectSize(BFI);
5501     if (FS != BFS || FS != Size) return false;
5502     return MFI->getObjectOffset(FI) == (MFI->getObjectOffset(BFI) + Dist*Size);
5503   } else {
5504     GlobalValue *GV1 = NULL;
5505     GlobalValue *GV2 = NULL;
5506     int64_t Offset1 = 0;
5507     int64_t Offset2 = 0;
5508     bool isGA1 = isGAPlusOffset(Loc.Val, GV1, Offset1);
5509     bool isGA2 = isGAPlusOffset(BaseLoc.Val, GV2, Offset2);
5510     if (isGA1 && isGA2 && GV1 == GV2)
5511       return Offset1 == (Offset2 + Dist*Size);
5512   }
5513
5514   return false;
5515 }
5516
5517 static bool isBaseAlignment16(SDNode *Base, MachineFrameInfo *MFI,
5518                               const X86Subtarget *Subtarget) {
5519   GlobalValue *GV;
5520   int64_t Offset;
5521   if (isGAPlusOffset(Base, GV, Offset))
5522     return (GV->getAlignment() >= 16 && (Offset % 16) == 0);
5523   else {
5524     assert(Base->getOpcode() == ISD::FrameIndex && "Unexpected base node!");
5525     int BFI = cast<FrameIndexSDNode>(Base)->getIndex();
5526     if (BFI < 0)
5527       // Fixed objects do not specify alignment, however the offsets are known.
5528       return ((Subtarget->getStackAlignment() % 16) == 0 &&
5529               (MFI->getObjectOffset(BFI) % 16) == 0);
5530     else
5531       return MFI->getObjectAlignment(BFI) >= 16;
5532   }
5533   return false;
5534 }
5535
5536
5537 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
5538 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
5539 /// if the load addresses are consecutive, non-overlapping, and in the right
5540 /// order.
5541 static SDOperand PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
5542                                        const X86Subtarget *Subtarget) {
5543   MachineFunction &MF = DAG.getMachineFunction();
5544   MachineFrameInfo *MFI = MF.getFrameInfo();
5545   MVT::ValueType VT = N->getValueType(0);
5546   MVT::ValueType EVT = MVT::getVectorElementType(VT);
5547   SDOperand PermMask = N->getOperand(2);
5548   int NumElems = (int)PermMask.getNumOperands();
5549   SDNode *Base = NULL;
5550   for (int i = 0; i < NumElems; ++i) {
5551     SDOperand Idx = PermMask.getOperand(i);
5552     if (Idx.getOpcode() == ISD::UNDEF) {
5553       if (!Base) return SDOperand();
5554     } else {
5555       SDOperand Arg =
5556         getShuffleScalarElt(N, cast<ConstantSDNode>(Idx)->getValue(), DAG);
5557       if (!Arg.Val || !ISD::isNON_EXTLoad(Arg.Val))
5558         return SDOperand();
5559       if (!Base)
5560         Base = Arg.Val;
5561       else if (!isConsecutiveLoad(Arg.Val, Base,
5562                                   i, MVT::getSizeInBits(EVT)/8,MFI))
5563         return SDOperand();
5564     }
5565   }
5566
5567   bool isAlign16 = isBaseAlignment16(Base->getOperand(1).Val, MFI, Subtarget);
5568   LoadSDNode *LD = cast<LoadSDNode>(Base);
5569   if (isAlign16) {
5570     return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
5571                        LD->getSrcValueOffset(), LD->isVolatile());
5572   } else {
5573     return DAG.getLoad(VT, LD->getChain(), LD->getBasePtr(), LD->getSrcValue(),
5574                        LD->getSrcValueOffset(), LD->isVolatile(),
5575                        LD->getAlignment());
5576   }
5577 }
5578
5579 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
5580 static SDOperand PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
5581                                       const X86Subtarget *Subtarget) {
5582   SDOperand Cond = N->getOperand(0);
5583
5584   // If we have SSE[12] support, try to form min/max nodes.
5585   if (Subtarget->hasSSE2() &&
5586       (N->getValueType(0) == MVT::f32 || N->getValueType(0) == MVT::f64)) {
5587     if (Cond.getOpcode() == ISD::SETCC) {
5588       // Get the LHS/RHS of the select.
5589       SDOperand LHS = N->getOperand(1);
5590       SDOperand RHS = N->getOperand(2);
5591       ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
5592
5593       unsigned Opcode = 0;
5594       if (LHS == Cond.getOperand(0) && RHS == Cond.getOperand(1)) {
5595         switch (CC) {
5596         default: break;
5597         case ISD::SETOLE: // (X <= Y) ? X : Y -> min
5598         case ISD::SETULE:
5599         case ISD::SETLE:
5600           if (!UnsafeFPMath) break;
5601           // FALL THROUGH.
5602         case ISD::SETOLT:  // (X olt/lt Y) ? X : Y -> min
5603         case ISD::SETLT:
5604           Opcode = X86ISD::FMIN;
5605           break;
5606
5607         case ISD::SETOGT: // (X > Y) ? X : Y -> max
5608         case ISD::SETUGT:
5609         case ISD::SETGT:
5610           if (!UnsafeFPMath) break;
5611           // FALL THROUGH.
5612         case ISD::SETUGE:  // (X uge/ge Y) ? X : Y -> max
5613         case ISD::SETGE:
5614           Opcode = X86ISD::FMAX;
5615           break;
5616         }
5617       } else if (LHS == Cond.getOperand(1) && RHS == Cond.getOperand(0)) {
5618         switch (CC) {
5619         default: break;
5620         case ISD::SETOGT: // (X > Y) ? Y : X -> min
5621         case ISD::SETUGT:
5622         case ISD::SETGT:
5623           if (!UnsafeFPMath) break;
5624           // FALL THROUGH.
5625         case ISD::SETUGE:  // (X uge/ge Y) ? Y : X -> min
5626         case ISD::SETGE:
5627           Opcode = X86ISD::FMIN;
5628           break;
5629
5630         case ISD::SETOLE:   // (X <= Y) ? Y : X -> max
5631         case ISD::SETULE:
5632         case ISD::SETLE:
5633           if (!UnsafeFPMath) break;
5634           // FALL THROUGH.
5635         case ISD::SETOLT:   // (X olt/lt Y) ? Y : X -> max
5636         case ISD::SETLT:
5637           Opcode = X86ISD::FMAX;
5638           break;
5639         }
5640       }
5641
5642       if (Opcode)
5643         return DAG.getNode(Opcode, N->getValueType(0), LHS, RHS);
5644     }
5645
5646   }
5647
5648   return SDOperand();
5649 }
5650
5651
5652 SDOperand X86TargetLowering::PerformDAGCombine(SDNode *N,
5653                                                DAGCombinerInfo &DCI) const {
5654   SelectionDAG &DAG = DCI.DAG;
5655   switch (N->getOpcode()) {
5656   default: break;
5657   case ISD::VECTOR_SHUFFLE:
5658     return PerformShuffleCombine(N, DAG, Subtarget);
5659   case ISD::SELECT:
5660     return PerformSELECTCombine(N, DAG, Subtarget);
5661   }
5662
5663   return SDOperand();
5664 }
5665
5666 //===----------------------------------------------------------------------===//
5667 //                           X86 Inline Assembly Support
5668 //===----------------------------------------------------------------------===//
5669
5670 /// getConstraintType - Given a constraint letter, return the type of
5671 /// constraint it is for this target.
5672 X86TargetLowering::ConstraintType
5673 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
5674   if (Constraint.size() == 1) {
5675     switch (Constraint[0]) {
5676     case 'A':
5677     case 'r':
5678     case 'R':
5679     case 'l':
5680     case 'q':
5681     case 'Q':
5682     case 'x':
5683     case 'Y':
5684       return C_RegisterClass;
5685     default:
5686       break;
5687     }
5688   }
5689   return TargetLowering::getConstraintType(Constraint);
5690 }
5691
5692 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
5693 /// vector.  If it is invalid, don't add anything to Ops.
5694 void X86TargetLowering::LowerAsmOperandForConstraint(SDOperand Op,
5695                                                      char Constraint,
5696                                                      std::vector<SDOperand>&Ops,
5697                                                      SelectionDAG &DAG) {
5698   SDOperand Result(0, 0);
5699
5700   switch (Constraint) {
5701   default: break;
5702   case 'I':
5703     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
5704       if (C->getValue() <= 31) {
5705         Result = DAG.getTargetConstant(C->getValue(), Op.getValueType());
5706         break;
5707       }
5708     }
5709     return;
5710   case 'N':
5711     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
5712       if (C->getValue() <= 255) {
5713         Result = DAG.getTargetConstant(C->getValue(), Op.getValueType());
5714         break;
5715       }
5716     }
5717     return;
5718   case 'i': {
5719     // Literal immediates are always ok.
5720     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
5721       Result = DAG.getTargetConstant(CST->getValue(), Op.getValueType());
5722       break;
5723     }
5724
5725     // If we are in non-pic codegen mode, we allow the address of a global (with
5726     // an optional displacement) to be used with 'i'.
5727     GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(Op);
5728     int64_t Offset = 0;
5729
5730     // Match either (GA) or (GA+C)
5731     if (GA) {
5732       Offset = GA->getOffset();
5733     } else if (Op.getOpcode() == ISD::ADD) {
5734       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5735       GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
5736       if (C && GA) {
5737         Offset = GA->getOffset()+C->getValue();
5738       } else {
5739         C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
5740         GA = dyn_cast<GlobalAddressSDNode>(Op.getOperand(0));
5741         if (C && GA)
5742           Offset = GA->getOffset()+C->getValue();
5743         else
5744           C = 0, GA = 0;
5745       }
5746     }
5747
5748     if (GA) {
5749       // If addressing this global requires a load (e.g. in PIC mode), we can't
5750       // match.
5751       if (Subtarget->GVRequiresExtraLoad(GA->getGlobal(), getTargetMachine(),
5752                                          false))
5753         return;
5754
5755       Op = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5756                                       Offset);
5757       Result = Op;
5758       break;
5759     }
5760
5761     // Otherwise, not valid for this mode.
5762     return;
5763   }
5764   }
5765
5766   if (Result.Val) {
5767     Ops.push_back(Result);
5768     return;
5769   }
5770   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
5771 }
5772
5773 std::vector<unsigned> X86TargetLowering::
5774 getRegClassForInlineAsmConstraint(const std::string &Constraint,
5775                                   MVT::ValueType VT) const {
5776   if (Constraint.size() == 1) {
5777     // FIXME: not handling fp-stack yet!
5778     switch (Constraint[0]) {      // GCC X86 Constraint Letters
5779     default: break;  // Unknown constraint letter
5780     case 'A':   // EAX/EDX
5781       if (VT == MVT::i32 || VT == MVT::i64)
5782         return make_vector<unsigned>(X86::EAX, X86::EDX, 0);
5783       break;
5784     case 'q':   // Q_REGS (GENERAL_REGS in 64-bit mode)
5785     case 'Q':   // Q_REGS
5786       if (VT == MVT::i32)
5787         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
5788       else if (VT == MVT::i16)
5789         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
5790       else if (VT == MVT::i8)
5791         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
5792       else if (VT == MVT::i64)
5793         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
5794       break;
5795     }
5796   }
5797
5798   return std::vector<unsigned>();
5799 }
5800
5801 std::pair<unsigned, const TargetRegisterClass*>
5802 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
5803                                                 MVT::ValueType VT) const {
5804   // First, see if this is a constraint that directly corresponds to an LLVM
5805   // register class.
5806   if (Constraint.size() == 1) {
5807     // GCC Constraint Letters
5808     switch (Constraint[0]) {
5809     default: break;
5810     case 'r':   // GENERAL_REGS
5811     case 'R':   // LEGACY_REGS
5812     case 'l':   // INDEX_REGS
5813       if (VT == MVT::i64 && Subtarget->is64Bit())
5814         return std::make_pair(0U, X86::GR64RegisterClass);
5815       if (VT == MVT::i32)
5816         return std::make_pair(0U, X86::GR32RegisterClass);
5817       else if (VT == MVT::i16)
5818         return std::make_pair(0U, X86::GR16RegisterClass);
5819       else if (VT == MVT::i8)
5820         return std::make_pair(0U, X86::GR8RegisterClass);
5821       break;
5822     case 'y':   // MMX_REGS if MMX allowed.
5823       if (!Subtarget->hasMMX()) break;
5824       return std::make_pair(0U, X86::VR64RegisterClass);
5825       break;
5826     case 'Y':   // SSE_REGS if SSE2 allowed
5827       if (!Subtarget->hasSSE2()) break;
5828       // FALL THROUGH.
5829     case 'x':   // SSE_REGS if SSE1 allowed
5830       if (!Subtarget->hasSSE1()) break;
5831
5832       switch (VT) {
5833       default: break;
5834       // Scalar SSE types.
5835       case MVT::f32:
5836       case MVT::i32:
5837         return std::make_pair(0U, X86::FR32RegisterClass);
5838       case MVT::f64:
5839       case MVT::i64:
5840         return std::make_pair(0U, X86::FR64RegisterClass);
5841       // Vector types.
5842       case MVT::v16i8:
5843       case MVT::v8i16:
5844       case MVT::v4i32:
5845       case MVT::v2i64:
5846       case MVT::v4f32:
5847       case MVT::v2f64:
5848         return std::make_pair(0U, X86::VR128RegisterClass);
5849       }
5850       break;
5851     }
5852   }
5853
5854   // Use the default implementation in TargetLowering to convert the register
5855   // constraint into a member of a register class.
5856   std::pair<unsigned, const TargetRegisterClass*> Res;
5857   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
5858
5859   // Not found as a standard register?
5860   if (Res.second == 0) {
5861     // GCC calls "st(0)" just plain "st".
5862     if (StringsEqualNoCase("{st}", Constraint)) {
5863       Res.first = X86::ST0;
5864       Res.second = X86::RFP80RegisterClass;
5865     }
5866
5867     return Res;
5868   }
5869
5870   // Otherwise, check to see if this is a register class of the wrong value
5871   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
5872   // turn into {ax},{dx}.
5873   if (Res.second->hasType(VT))
5874     return Res;   // Correct type already, nothing to do.
5875
5876   // All of the single-register GCC register classes map their values onto
5877   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
5878   // really want an 8-bit or 32-bit register, map to the appropriate register
5879   // class and return the appropriate register.
5880   if (Res.second != X86::GR16RegisterClass)
5881     return Res;
5882
5883   if (VT == MVT::i8) {
5884     unsigned DestReg = 0;
5885     switch (Res.first) {
5886     default: break;
5887     case X86::AX: DestReg = X86::AL; break;
5888     case X86::DX: DestReg = X86::DL; break;
5889     case X86::CX: DestReg = X86::CL; break;
5890     case X86::BX: DestReg = X86::BL; break;
5891     }
5892     if (DestReg) {
5893       Res.first = DestReg;
5894       Res.second = Res.second = X86::GR8RegisterClass;
5895     }
5896   } else if (VT == MVT::i32) {
5897     unsigned DestReg = 0;
5898     switch (Res.first) {
5899     default: break;
5900     case X86::AX: DestReg = X86::EAX; break;
5901     case X86::DX: DestReg = X86::EDX; break;
5902     case X86::CX: DestReg = X86::ECX; break;
5903     case X86::BX: DestReg = X86::EBX; break;
5904     case X86::SI: DestReg = X86::ESI; break;
5905     case X86::DI: DestReg = X86::EDI; break;
5906     case X86::BP: DestReg = X86::EBP; break;
5907     case X86::SP: DestReg = X86::ESP; break;
5908     }
5909     if (DestReg) {
5910       Res.first = DestReg;
5911       Res.second = Res.second = X86::GR32RegisterClass;
5912     }
5913   } else if (VT == MVT::i64) {
5914     unsigned DestReg = 0;
5915     switch (Res.first) {
5916     default: break;
5917     case X86::AX: DestReg = X86::RAX; break;
5918     case X86::DX: DestReg = X86::RDX; break;
5919     case X86::CX: DestReg = X86::RCX; break;
5920     case X86::BX: DestReg = X86::RBX; break;
5921     case X86::SI: DestReg = X86::RSI; break;
5922     case X86::DI: DestReg = X86::RDI; break;
5923     case X86::BP: DestReg = X86::RBP; break;
5924     case X86::SP: DestReg = X86::RSP; break;
5925     }
5926     if (DestReg) {
5927       Res.first = DestReg;
5928       Res.second = Res.second = X86::GR64RegisterClass;
5929     }
5930   }
5931
5932   return Res;
5933 }