lib/Target/R600/AMDGPUISelLowering.cpp

   1 //===-- AMDGPUISelLowering.cpp - AMDGPU Common DAG lowering functions -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 /// \file
  11 /// \brief This is the parent TargetLowering class for hardware code gen
  12 /// targets.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #include "AMDGPUISelLowering.h"
  17 #include "AMDGPU.h"
  18 #include "AMDGPUFrameLowering.h"
  19 #include "AMDGPUIntrinsicInfo.h"
  20 #include "AMDGPURegisterInfo.h"
  21 #include "AMDGPUSubtarget.h"
  22 #include "R600MachineFunctionInfo.h"
  23 #include "SIMachineFunctionInfo.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/SelectionDAG.h"
  28 #include "llvm/CodeGen/TargetLoweringObjectFileImpl.h"
  29 #include "llvm/IR/DataLayout.h"
  30 #include "llvm/IR/DiagnosticInfo.h"
  31 #include "llvm/IR/DiagnosticPrinter.h"
  32
  33 using namespace llvm;
  34
  35 namespace {
  36
  37 /// Diagnostic information for unimplemented or unsupported feature reporting.
  38 class DiagnosticInfoUnsupported : public DiagnosticInfo {
  39 private:
  40   const Twine &Description;
  41   const Function &Fn;
  42
  43   static int KindID;
  44
  45   static int getKindID() {
  46     if (KindID == 0)
  47       KindID = llvm::getNextAvailablePluginDiagnosticKind();
  48     return KindID;
  49   }
  50
  51 public:
  52   DiagnosticInfoUnsupported(const Function &Fn, const Twine &Desc,
  53                           DiagnosticSeverity Severity = DS_Error)
  54     : DiagnosticInfo(getKindID(), Severity),
  55       Description(Desc),
  56       Fn(Fn) { }
  57
  58   const Function &getFunction() const { return Fn; }
  59   const Twine &getDescription() const { return Description; }
  60
  61   void print(DiagnosticPrinter &DP) const override {
  62     DP << "unsupported " << getDescription() << " in " << Fn.getName();
  63   }
  64
  65   static bool classof(const DiagnosticInfo *DI) {
  66     return DI->getKind() == getKindID();
  67   }
  68 };
  69
  70 int DiagnosticInfoUnsupported::KindID = 0;
  71 }
  72
  73
  74 static bool allocateStack(unsigned ValNo, MVT ValVT, MVT LocVT,
  75                       CCValAssign::LocInfo LocInfo,
  76                       ISD::ArgFlagsTy ArgFlags, CCState &State) {
  77   unsigned Offset = State.AllocateStack(ValVT.getStoreSize(),
  78                                         ArgFlags.getOrigAlign());
  79   State.addLoc(CCValAssign::getMem(ValNo, ValVT, Offset, LocVT, LocInfo));
  80
  81   return true;
  82 }
  83
  84 #include "AMDGPUGenCallingConv.inc"
  85
  86 // Find a larger type to do a load / store of a vector with.
  87 EVT AMDGPUTargetLowering::getEquivalentMemType(LLVMContext &Ctx, EVT VT) {
  88   unsigned StoreSize = VT.getStoreSizeInBits();
  89   if (StoreSize <= 32)
  90     return EVT::getIntegerVT(Ctx, StoreSize);
  91
  92   assert(StoreSize % 32 == 0 && "Store size not a multiple of 32");
  93   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
  94 }
  95
  96 // Type for a vector that will be loaded to.
  97 EVT AMDGPUTargetLowering::getEquivalentLoadRegType(LLVMContext &Ctx, EVT VT) {
  98   unsigned StoreSize = VT.getStoreSizeInBits();
  99   if (StoreSize <= 32)
 100     return EVT::getIntegerVT(Ctx, 32);
 101
 102   return EVT::getVectorVT(Ctx, MVT::i32, StoreSize / 32);
 103 }
 104
 105 AMDGPUTargetLowering::AMDGPUTargetLowering(TargetMachine &TM) :
 106   TargetLowering(TM) {
 107
 108   Subtarget = &TM.getSubtarget<AMDGPUSubtarget>();
 109
 110   setOperationAction(ISD::Constant, MVT::i32, Legal);
 111   setOperationAction(ISD::Constant, MVT::i64, Legal);
 112   setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 113   setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 114
 115   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 116   setOperationAction(ISD::BRIND, MVT::Other, Expand);
 117
 118   // We need to custom lower some of the intrinsics
 119   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 120
 121   // Library functions.  These default to Expand, but we have instructions
 122   // for them.
 123   setOperationAction(ISD::FCEIL,  MVT::f32, Legal);
 124   setOperationAction(ISD::FEXP2,  MVT::f32, Legal);
 125   setOperationAction(ISD::FPOW,   MVT::f32, Legal);
 126   setOperationAction(ISD::FLOG2,  MVT::f32, Legal);
 127   setOperationAction(ISD::FABS,   MVT::f32, Legal);
 128   setOperationAction(ISD::FFLOOR, MVT::f32, Legal);
 129   setOperationAction(ISD::FRINT,  MVT::f32, Legal);
 130   setOperationAction(ISD::FROUND, MVT::f32, Legal);
 131   setOperationAction(ISD::FTRUNC, MVT::f32, Legal);
 132
 133   setOperationAction(ISD::FREM, MVT::f32, Custom);
 134   setOperationAction(ISD::FREM, MVT::f64, Custom);
 135
 136   // Lower floating point store/load to integer store/load to reduce the number
 137   // of patterns in tablegen.
 138   setOperationAction(ISD::STORE, MVT::f32, Promote);
 139   AddPromotedToType(ISD::STORE, MVT::f32, MVT::i32);
 140
 141   setOperationAction(ISD::STORE, MVT::v2f32, Promote);
 142   AddPromotedToType(ISD::STORE, MVT::v2f32, MVT::v2i32);
 143
 144   setOperationAction(ISD::STORE, MVT::i64, Promote);
 145   AddPromotedToType(ISD::STORE, MVT::i64, MVT::v2i32);
 146
 147   setOperationAction(ISD::STORE, MVT::v4f32, Promote);
 148   AddPromotedToType(ISD::STORE, MVT::v4f32, MVT::v4i32);
 149
 150   setOperationAction(ISD::STORE, MVT::v8f32, Promote);
 151   AddPromotedToType(ISD::STORE, MVT::v8f32, MVT::v8i32);
 152
 153   setOperationAction(ISD::STORE, MVT::v16f32, Promote);
 154   AddPromotedToType(ISD::STORE, MVT::v16f32, MVT::v16i32);
 155
 156   setOperationAction(ISD::STORE, MVT::f64, Promote);
 157   AddPromotedToType(ISD::STORE, MVT::f64, MVT::i64);
 158
 159   setOperationAction(ISD::STORE, MVT::v2f64, Promote);
 160   AddPromotedToType(ISD::STORE, MVT::v2f64, MVT::v2i64);
 161
 162   // Custom lowering of vector stores is required for local address space
 163   // stores.
 164   setOperationAction(ISD::STORE, MVT::v4i32, Custom);
 165   // XXX: Native v2i32 local address space stores are possible, but not
 166   // currently implemented.
 167   setOperationAction(ISD::STORE, MVT::v2i32, Custom);
 168
 169   setTruncStoreAction(MVT::v2i32, MVT::v2i16, Custom);
 170   setTruncStoreAction(MVT::v2i32, MVT::v2i8, Custom);
 171   setTruncStoreAction(MVT::v4i32, MVT::v4i8, Custom);
 172
 173   // XXX: This can be change to Custom, once ExpandVectorStores can
 174   // handle 64-bit stores.
 175   setTruncStoreAction(MVT::v4i32, MVT::v4i16, Expand);
 176
 177   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 178   setTruncStoreAction(MVT::i64, MVT::i8, Expand);
 179   setTruncStoreAction(MVT::i64, MVT::i1, Expand);
 180   setTruncStoreAction(MVT::v2i64, MVT::v2i1, Expand);
 181   setTruncStoreAction(MVT::v4i64, MVT::v4i1, Expand);
 182
 183
 184   setOperationAction(ISD::LOAD, MVT::f32, Promote);
 185   AddPromotedToType(ISD::LOAD, MVT::f32, MVT::i32);
 186
 187   setOperationAction(ISD::LOAD, MVT::v2f32, Promote);
 188   AddPromotedToType(ISD::LOAD, MVT::v2f32, MVT::v2i32);
 189
 190   setOperationAction(ISD::LOAD, MVT::i64, Promote);
 191   AddPromotedToType(ISD::LOAD, MVT::i64, MVT::v2i32);
 192
 193   setOperationAction(ISD::LOAD, MVT::v4f32, Promote);
 194   AddPromotedToType(ISD::LOAD, MVT::v4f32, MVT::v4i32);
 195
 196   setOperationAction(ISD::LOAD, MVT::v8f32, Promote);
 197   AddPromotedToType(ISD::LOAD, MVT::v8f32, MVT::v8i32);
 198
 199   setOperationAction(ISD::LOAD, MVT::v16f32, Promote);
 200   AddPromotedToType(ISD::LOAD, MVT::v16f32, MVT::v16i32);
 201
 202   setOperationAction(ISD::LOAD, MVT::f64, Promote);
 203   AddPromotedToType(ISD::LOAD, MVT::f64, MVT::i64);
 204
 205   setOperationAction(ISD::LOAD, MVT::v2f64, Promote);
 206   AddPromotedToType(ISD::LOAD, MVT::v2f64, MVT::v2i64);
 207
 208   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4i32, Custom);
 209   setOperationAction(ISD::CONCAT_VECTORS, MVT::v4f32, Custom);
 210   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8i32, Custom);
 211   setOperationAction(ISD::CONCAT_VECTORS, MVT::v8f32, Custom);
 212   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2f32, Custom);
 213   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v2i32, Custom);
 214   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4f32, Custom);
 215   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v4i32, Custom);
 216   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8f32, Custom);
 217   setOperationAction(ISD::EXTRACT_SUBVECTOR, MVT::v8i32, Custom);
 218
 219   setLoadExtAction(ISD::EXTLOAD, MVT::v2i8, Expand);
 220   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i8, Expand);
 221   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i8, Expand);
 222   setLoadExtAction(ISD::EXTLOAD, MVT::v4i8, Expand);
 223   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i8, Expand);
 224   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i8, Expand);
 225   setLoadExtAction(ISD::EXTLOAD, MVT::v2i16, Expand);
 226   setLoadExtAction(ISD::SEXTLOAD, MVT::v2i16, Expand);
 227   setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i16, Expand);
 228   setLoadExtAction(ISD::EXTLOAD, MVT::v4i16, Expand);
 229   setLoadExtAction(ISD::SEXTLOAD, MVT::v4i16, Expand);
 230   setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i16, Expand);
 231
 232   setOperationAction(ISD::BR_CC, MVT::i1, Expand);
 233
 234   if (Subtarget->getGeneration() < AMDGPUSubtarget::SEA_ISLANDS) {
 235     setOperationAction(ISD::FCEIL, MVT::f64, Custom);
 236     setOperationAction(ISD::FTRUNC, MVT::f64, Custom);
 237     setOperationAction(ISD::FRINT, MVT::f64, Custom);
 238     setOperationAction(ISD::FFLOOR, MVT::f64, Custom);
 239   }
 240
 241   if (!Subtarget->hasBFI()) {
 242     // fcopysign can be done in a single instruction with BFI.
 243     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 244     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 245   }
 246
 247   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 248
 249   setLoadExtAction(ISD::EXTLOAD, MVT::f16, Expand);
 250   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 251   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 252
 253   const MVT ScalarIntVTs[] = { MVT::i32, MVT::i64 };
 254   for (MVT VT : ScalarIntVTs) {
 255     setOperationAction(ISD::SREM, VT, Expand);
 256     setOperationAction(ISD::SDIV, VT, Expand);
 257
 258     // GPU does not have divrem function for signed or unsigned.
 259     setOperationAction(ISD::SDIVREM, VT, Custom);
 260     setOperationAction(ISD::UDIVREM, VT, Custom);
 261
 262     // GPU does not have [S|U]MUL_LOHI functions as a single instruction.
 263     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 264     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 265
 266     setOperationAction(ISD::BSWAP, VT, Expand);
 267     setOperationAction(ISD::CTTZ, VT, Expand);
 268     setOperationAction(ISD::CTLZ, VT, Expand);
 269   }
 270
 271   if (!Subtarget->hasBCNT(32))
 272     setOperationAction(ISD::CTPOP, MVT::i32, Expand);
 273
 274   if (!Subtarget->hasBCNT(64))
 275     setOperationAction(ISD::CTPOP, MVT::i64, Expand);
 276
 277   // The hardware supports 32-bit ROTR, but not ROTL.
 278   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 279   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 280   setOperationAction(ISD::ROTR, MVT::i64, Expand);
 281
 282   setOperationAction(ISD::MUL, MVT::i64, Expand);
 283   setOperationAction(ISD::MULHU, MVT::i64, Expand);
 284   setOperationAction(ISD::MULHS, MVT::i64, Expand);
 285   setOperationAction(ISD::UDIV, MVT::i32, Expand);
 286   setOperationAction(ISD::UREM, MVT::i32, Expand);
 287   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 288   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 289   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 290   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 291   setOperationAction(ISD::SELECT_CC, MVT::i64, Expand);
 292
 293   if (!Subtarget->hasFFBH())
 294     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 295
 296   if (!Subtarget->hasFFBL())
 297     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 298
 299   static const MVT::SimpleValueType VectorIntTypes[] = {
 300     MVT::v2i32, MVT::v4i32
 301   };
 302
 303   for (MVT VT : VectorIntTypes) {
 304     // Expand the following operations for the current type by default.
 305     setOperationAction(ISD::ADD,  VT, Expand);
 306     setOperationAction(ISD::AND,  VT, Expand);
 307     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 308     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 309     setOperationAction(ISD::MUL,  VT, Expand);
 310     setOperationAction(ISD::OR,   VT, Expand);
 311     setOperationAction(ISD::SHL,  VT, Expand);
 312     setOperationAction(ISD::SRA,  VT, Expand);
 313     setOperationAction(ISD::SRL,  VT, Expand);
 314     setOperationAction(ISD::ROTL, VT, Expand);
 315     setOperationAction(ISD::ROTR, VT, Expand);
 316     setOperationAction(ISD::SUB,  VT, Expand);
 317     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 318     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 319     setOperationAction(ISD::SDIV, VT, Expand);
 320     setOperationAction(ISD::UDIV, VT, Expand);
 321     setOperationAction(ISD::SREM, VT, Expand);
 322     setOperationAction(ISD::UREM, VT, Expand);
 323     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 324     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 325     setOperationAction(ISD::SDIVREM, VT, Custom);
 326     setOperationAction(ISD::UDIVREM, VT, Custom);
 327     setOperationAction(ISD::ADDC, VT, Expand);
 328     setOperationAction(ISD::SUBC, VT, Expand);
 329     setOperationAction(ISD::ADDE, VT, Expand);
 330     setOperationAction(ISD::SUBE, VT, Expand);
 331     setOperationAction(ISD::SELECT, VT, Expand);
 332     setOperationAction(ISD::VSELECT, VT, Expand);
 333     setOperationAction(ISD::SELECT_CC, VT, Expand);
 334     setOperationAction(ISD::XOR,  VT, Expand);
 335     setOperationAction(ISD::BSWAP, VT, Expand);
 336     setOperationAction(ISD::CTPOP, VT, Expand);
 337     setOperationAction(ISD::CTTZ, VT, Expand);
 338     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 339     setOperationAction(ISD::CTLZ, VT, Expand);
 340     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 341     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 342   }
 343
 344   static const MVT::SimpleValueType FloatVectorTypes[] = {
 345     MVT::v2f32, MVT::v4f32
 346   };
 347
 348   for (MVT VT : FloatVectorTypes) {
 349     setOperationAction(ISD::FABS, VT, Expand);
 350     setOperationAction(ISD::FMINNUM, VT, Expand);
 351     setOperationAction(ISD::FMAXNUM, VT, Expand);
 352     setOperationAction(ISD::FADD, VT, Expand);
 353     setOperationAction(ISD::FCEIL, VT, Expand);
 354     setOperationAction(ISD::FCOS, VT, Expand);
 355     setOperationAction(ISD::FDIV, VT, Expand);
 356     setOperationAction(ISD::FEXP2, VT, Expand);
 357     setOperationAction(ISD::FLOG2, VT, Expand);
 358     setOperationAction(ISD::FREM, VT, Expand);
 359     setOperationAction(ISD::FPOW, VT, Expand);
 360     setOperationAction(ISD::FFLOOR, VT, Expand);
 361     setOperationAction(ISD::FTRUNC, VT, Expand);
 362     setOperationAction(ISD::FMUL, VT, Expand);
 363     setOperationAction(ISD::FMA, VT, Expand);
 364     setOperationAction(ISD::FRINT, VT, Expand);
 365     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 366     setOperationAction(ISD::FSQRT, VT, Expand);
 367     setOperationAction(ISD::FSIN, VT, Expand);
 368     setOperationAction(ISD::FSUB, VT, Expand);
 369     setOperationAction(ISD::FNEG, VT, Expand);
 370     setOperationAction(ISD::SELECT, VT, Expand);
 371     setOperationAction(ISD::VSELECT, VT, Expand);
 372     setOperationAction(ISD::SELECT_CC, VT, Expand);
 373     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 374     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 375   }
 376
 377   setOperationAction(ISD::FNEARBYINT, MVT::f32, Custom);
 378   setOperationAction(ISD::FNEARBYINT, MVT::f64, Custom);
 379
 380   setTargetDAGCombine(ISD::MUL);
 381   setTargetDAGCombine(ISD::SELECT);
 382   setTargetDAGCombine(ISD::SELECT_CC);
 383   setTargetDAGCombine(ISD::STORE);
 384
 385   setBooleanContents(ZeroOrNegativeOneBooleanContent);
 386   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 387
 388   setSchedulingPreference(Sched::RegPressure);
 389   setJumpIsExpensive(true);
 390
 391   // SI at least has hardware support for floating point exceptions, but no way
 392   // of using or handling them is implemented. They are also optional in OpenCL
 393   // (Section 7.3)
 394   setHasFloatingPointExceptions(false);
 395
 396   setSelectIsExpensive(false);
 397   PredictableSelectIsExpensive = false;
 398
 399   // There are no integer divide instructions, and these expand to a pretty
 400   // large sequence of instructions.
 401   setIntDivIsCheap(false);
 402   setPow2SDivIsCheap(false);
 403
 404   // FIXME: Need to really handle these.
 405   MaxStoresPerMemcpy  = 4096;
 406   MaxStoresPerMemmove = 4096;
 407   MaxStoresPerMemset  = 4096;
 408 }
 409
 410 //===----------------------------------------------------------------------===//
 411 // Target Information
 412 //===----------------------------------------------------------------------===//
 413
 414 MVT AMDGPUTargetLowering::getVectorIdxTy() const {
 415   return MVT::i32;
 416 }
 417
 418 bool AMDGPUTargetLowering::isSelectSupported(SelectSupportKind SelType) const {
 419   return true;
 420 }
 421
 422 // The backend supports 32 and 64 bit floating point immediates.
 423 // FIXME: Why are we reporting vectors of FP immediates as legal?
 424 bool AMDGPUTargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
 425   EVT ScalarVT = VT.getScalarType();
 426   return (ScalarVT == MVT::f32 || ScalarVT == MVT::f64);
 427 }
 428
 429 // We don't want to shrink f64 / f32 constants.
 430 bool AMDGPUTargetLowering::ShouldShrinkFPConstant(EVT VT) const {
 431   EVT ScalarVT = VT.getScalarType();
 432   return (ScalarVT != MVT::f32 && ScalarVT != MVT::f64);
 433 }
 434
 435 bool AMDGPUTargetLowering::shouldReduceLoadWidth(SDNode *N,
 436                                                  ISD::LoadExtType,
 437                                                  EVT NewVT) const {
 438
 439   unsigned NewSize = NewVT.getStoreSizeInBits();
 440
 441   // If we are reducing to a 32-bit load, this is always better.
 442   if (NewSize == 32)
 443     return true;
 444
 445   EVT OldVT = N->getValueType(0);
 446   unsigned OldSize = OldVT.getStoreSizeInBits();
 447
 448   // Don't produce extloads from sub 32-bit types. SI doesn't have scalar
 449   // extloads, so doing one requires using a buffer_load. In cases where we
 450   // still couldn't use a scalar load, using the wider load shouldn't really
 451   // hurt anything.
 452
 453   // If the old size already had to be an extload, there's no harm in continuing
 454   // to reduce the width.
 455   return (OldSize < 32);
 456 }
 457
 458 bool AMDGPUTargetLowering::isLoadBitCastBeneficial(EVT LoadTy,
 459                                                    EVT CastTy) const {
 460   if (LoadTy.getSizeInBits() != CastTy.getSizeInBits())
 461     return true;
 462
 463   unsigned LScalarSize = LoadTy.getScalarType().getSizeInBits();
 464   unsigned CastScalarSize = CastTy.getScalarType().getSizeInBits();
 465
 466   return ((LScalarSize <= CastScalarSize) ||
 467           (CastScalarSize >= 32) ||
 468           (LScalarSize < 32));
 469 }
 470
 471 //===---------------------------------------------------------------------===//
 472 // Target Properties
 473 //===---------------------------------------------------------------------===//
 474
 475 bool AMDGPUTargetLowering::isFAbsFree(EVT VT) const {
 476   assert(VT.isFloatingPoint());
 477   return VT == MVT::f32 || VT == MVT::f64;
 478 }
 479
 480 bool AMDGPUTargetLowering::isFNegFree(EVT VT) const {
 481   assert(VT.isFloatingPoint());
 482   return VT == MVT::f32 || VT == MVT::f64;
 483 }
 484
 485 bool AMDGPUTargetLowering::isTruncateFree(EVT Source, EVT Dest) const {
 486   // Truncate is just accessing a subregister.
 487   return Dest.bitsLT(Source) && (Dest.getSizeInBits() % 32 == 0);
 488 }
 489
 490 bool AMDGPUTargetLowering::isTruncateFree(Type *Source, Type *Dest) const {
 491   // Truncate is just accessing a subregister.
 492   return Dest->getPrimitiveSizeInBits() < Source->getPrimitiveSizeInBits() &&
 493          (Dest->getPrimitiveSizeInBits() % 32 == 0);
 494 }
 495
 496 bool AMDGPUTargetLowering::isZExtFree(Type *Src, Type *Dest) const {
 497   const DataLayout *DL = getDataLayout();
 498   unsigned SrcSize = DL->getTypeSizeInBits(Src->getScalarType());
 499   unsigned DestSize = DL->getTypeSizeInBits(Dest->getScalarType());
 500
 501   return SrcSize == 32 && DestSize == 64;
 502 }
 503
 504 bool AMDGPUTargetLowering::isZExtFree(EVT Src, EVT Dest) const {
 505   // Any register load of a 64-bit value really requires 2 32-bit moves. For all
 506   // practical purposes, the extra mov 0 to load a 64-bit is free.  As used,
 507   // this will enable reducing 64-bit operations the 32-bit, which is always
 508   // good.
 509   return Src == MVT::i32 && Dest == MVT::i64;
 510 }
 511
 512 bool AMDGPUTargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
 513   return isZExtFree(Val.getValueType(), VT2);
 514 }
 515
 516 bool AMDGPUTargetLowering::isNarrowingProfitable(EVT SrcVT, EVT DestVT) const {
 517   // There aren't really 64-bit registers, but pairs of 32-bit ones and only a
 518   // limited number of native 64-bit operations. Shrinking an operation to fit
 519   // in a single 32-bit register should always be helpful. As currently used,
 520   // this is much less general than the name suggests, and is only used in
 521   // places trying to reduce the sizes of loads. Shrinking loads to < 32-bits is
 522   // not profitable, and may actually be harmful.
 523   return SrcVT.getSizeInBits() > 32 && DestVT.getSizeInBits() == 32;
 524 }
 525
 526 //===---------------------------------------------------------------------===//
 527 // TargetLowering Callbacks
 528 //===---------------------------------------------------------------------===//
 529
 530 void AMDGPUTargetLowering::AnalyzeFormalArguments(CCState &State,
 531                              const SmallVectorImpl<ISD::InputArg> &Ins) const {
 532
 533   State.AnalyzeFormalArguments(Ins, CC_AMDGPU);
 534 }
 535
 536 SDValue AMDGPUTargetLowering::LowerReturn(
 537                                      SDValue Chain,
 538                                      CallingConv::ID CallConv,
 539                                      bool isVarArg,
 540                                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 541                                      const SmallVectorImpl<SDValue> &OutVals,
 542                                      SDLoc DL, SelectionDAG &DAG) const {
 543   return DAG.getNode(AMDGPUISD::RET_FLAG, DL, MVT::Other, Chain);
 544 }
 545
 546 //===---------------------------------------------------------------------===//
 547 // Target specific lowering
 548 //===---------------------------------------------------------------------===//
 549
 550 SDValue AMDGPUTargetLowering::LowerCall(CallLoweringInfo &CLI,
 551                                         SmallVectorImpl<SDValue> &InVals) const {
 552   SDValue Callee = CLI.Callee;
 553   SelectionDAG &DAG = CLI.DAG;
 554
 555   const Function &Fn = *DAG.getMachineFunction().getFunction();
 556
 557   StringRef FuncName("<unknown>");
 558
 559   if (const ExternalSymbolSDNode *G = dyn_cast<ExternalSymbolSDNode>(Callee))
 560     FuncName = G->getSymbol();
 561   else if (const GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee))
 562     FuncName = G->getGlobal()->getName();
 563
 564   DiagnosticInfoUnsupported NoCalls(Fn, "call to function " + FuncName);
 565   DAG.getContext()->diagnose(NoCalls);
 566   return SDValue();
 567 }
 568
 569 SDValue AMDGPUTargetLowering::LowerOperation(SDValue Op,
 570                                              SelectionDAG &DAG) const {
 571   switch (Op.getOpcode()) {
 572   default:
 573     Op.getNode()->dump();
 574     llvm_unreachable("Custom lowering code for this"
 575                      "instruction is not implemented yet!");
 576     break;
 577   case ISD::SIGN_EXTEND_INREG: return LowerSIGN_EXTEND_INREG(Op, DAG);
 578   case ISD::CONCAT_VECTORS: return LowerCONCAT_VECTORS(Op, DAG);
 579   case ISD::EXTRACT_SUBVECTOR: return LowerEXTRACT_SUBVECTOR(Op, DAG);
 580   case ISD::FrameIndex: return LowerFrameIndex(Op, DAG);
 581   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
 582   case ISD::UDIVREM: return LowerUDIVREM(Op, DAG);
 583   case ISD::SDIVREM: return LowerSDIVREM(Op, DAG);
 584   case ISD::FREM: return LowerFREM(Op, DAG);
 585   case ISD::FCEIL: return LowerFCEIL(Op, DAG);
 586   case ISD::FTRUNC: return LowerFTRUNC(Op, DAG);
 587   case ISD::FRINT: return LowerFRINT(Op, DAG);
 588   case ISD::FNEARBYINT: return LowerFNEARBYINT(Op, DAG);
 589   case ISD::FFLOOR: return LowerFFLOOR(Op, DAG);
 590   case ISD::SINT_TO_FP: return LowerSINT_TO_FP(Op, DAG);
 591   case ISD::UINT_TO_FP: return LowerUINT_TO_FP(Op, DAG);
 592   case ISD::FP_TO_SINT: return LowerFP_TO_SINT(Op, DAG);
 593   case ISD::FP_TO_UINT: return LowerFP_TO_UINT(Op, DAG);
 594   }
 595   return Op;
 596 }
 597
 598 void AMDGPUTargetLowering::ReplaceNodeResults(SDNode *N,
 599                                               SmallVectorImpl<SDValue> &Results,
 600                                               SelectionDAG &DAG) const {
 601   switch (N->getOpcode()) {
 602   case ISD::SIGN_EXTEND_INREG:
 603     // Different parts of legalization seem to interpret which type of
 604     // sign_extend_inreg is the one to check for custom lowering. The extended
 605     // from type is what really matters, but some places check for custom
 606     // lowering of the result type. This results in trying to use
 607     // ReplaceNodeResults to sext_in_reg to an illegal type, so we'll just do
 608     // nothing here and let the illegal result integer be handled normally.
 609     return;
 610   case ISD::LOAD: {
 611     SDNode *Node = LowerLOAD(SDValue(N, 0), DAG).getNode();
 612     if (!Node)
 613       return;
 614
 615     Results.push_back(SDValue(Node, 0));
 616     Results.push_back(SDValue(Node, 1));
 617     // XXX: LLVM seems not to replace Chain Value inside CustomWidenLowerNode
 618     // function
 619     DAG.ReplaceAllUsesOfValueWith(SDValue(N,1), SDValue(Node, 1));
 620     return;
 621   }
 622   case ISD::STORE: {
 623     SDValue Lowered = LowerSTORE(SDValue(N, 0), DAG);
 624     if (Lowered.getNode())
 625       Results.push_back(Lowered);
 626     return;
 627   }
 628   default:
 629     return;
 630   }
 631 }
 632
 633 // FIXME: This implements accesses to initialized globals in the constant
 634 // address space by copying them to private and accessing that. It does not
 635 // properly handle illegal types or vectors. The private vector loads are not
 636 // scalarized, and the illegal scalars hit an assertion. This technique will not
 637 // work well with large initializers, and this should eventually be
 638 // removed. Initialized globals should be placed into a data section that the
 639 // runtime will load into a buffer before the kernel is executed. Uses of the
 640 // global need to be replaced with a pointer loaded from an implicit kernel
 641 // argument into this buffer holding the copy of the data, which will remove the
 642 // need for any of this.
 643 SDValue AMDGPUTargetLowering::LowerConstantInitializer(const Constant* Init,
 644                                                        const GlobalValue *GV,
 645                                                        const SDValue &InitPtr,
 646                                                        SDValue Chain,
 647                                                        SelectionDAG &DAG) const {
 648   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 649   SDLoc DL(InitPtr);
 650   Type *InitTy = Init->getType();
 651
 652   if (const ConstantInt *CI = dyn_cast<ConstantInt>(Init)) {
 653     EVT VT = EVT::getEVT(InitTy);
 654     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 655     return DAG.getStore(Chain, DL, DAG.getConstant(*CI, VT), InitPtr,
 656                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 657                         TD->getPrefTypeAlignment(InitTy));
 658   }
 659
 660   if (const ConstantFP *CFP = dyn_cast<ConstantFP>(Init)) {
 661     EVT VT = EVT::getEVT(CFP->getType());
 662     PointerType *PtrTy = PointerType::get(CFP->getType(), 0);
 663     return DAG.getStore(Chain, DL, DAG.getConstantFP(*CFP, VT), InitPtr,
 664                  MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 665                  TD->getPrefTypeAlignment(CFP->getType()));
 666   }
 667
 668   if (StructType *ST = dyn_cast<StructType>(InitTy)) {
 669     const StructLayout *SL = TD->getStructLayout(ST);
 670
 671     EVT PtrVT = InitPtr.getValueType();
 672     SmallVector<SDValue, 8> Chains;
 673
 674     for (unsigned I = 0, N = ST->getNumElements(); I != N; ++I) {
 675       SDValue Offset = DAG.getConstant(SL->getElementOffset(I), PtrVT);
 676       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 677
 678       Constant *Elt = Init->getAggregateElement(I);
 679       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 680     }
 681
 682     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 683   }
 684
 685   if (SequentialType *SeqTy = dyn_cast<SequentialType>(InitTy)) {
 686     EVT PtrVT = InitPtr.getValueType();
 687
 688     unsigned NumElements;
 689     if (ArrayType *AT = dyn_cast<ArrayType>(SeqTy))
 690       NumElements = AT->getNumElements();
 691     else if (VectorType *VT = dyn_cast<VectorType>(SeqTy))
 692       NumElements = VT->getNumElements();
 693     else
 694       llvm_unreachable("Unexpected type");
 695
 696     unsigned EltSize = TD->getTypeAllocSize(SeqTy->getElementType());
 697     SmallVector<SDValue, 8> Chains;
 698     for (unsigned i = 0; i < NumElements; ++i) {
 699       SDValue Offset = DAG.getConstant(i * EltSize, PtrVT);
 700       SDValue Ptr = DAG.getNode(ISD::ADD, DL, PtrVT, InitPtr, Offset);
 701
 702       Constant *Elt = Init->getAggregateElement(i);
 703       Chains.push_back(LowerConstantInitializer(Elt, GV, Ptr, Chain, DAG));
 704     }
 705
 706     return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, Chains);
 707   }
 708
 709   if (isa<UndefValue>(Init)) {
 710     EVT VT = EVT::getEVT(InitTy);
 711     PointerType *PtrTy = PointerType::get(InitTy, AMDGPUAS::PRIVATE_ADDRESS);
 712     return DAG.getStore(Chain, DL, DAG.getUNDEF(VT), InitPtr,
 713                         MachinePointerInfo(UndefValue::get(PtrTy)), false, false,
 714                         TD->getPrefTypeAlignment(InitTy));
 715   }
 716
 717   Init->dump();
 718   llvm_unreachable("Unhandled constant initializer");
 719 }
 720
 721 static bool hasDefinedInitializer(const GlobalValue *GV) {
 722   const GlobalVariable *GVar = dyn_cast<GlobalVariable>(GV);
 723   if (!GVar || !GVar->hasInitializer())
 724     return false;
 725
 726   if (isa<UndefValue>(GVar->getInitializer()))
 727     return false;
 728
 729   return true;
 730 }
 731
 732 SDValue AMDGPUTargetLowering::LowerGlobalAddress(AMDGPUMachineFunction* MFI,
 733                                                  SDValue Op,
 734                                                  SelectionDAG &DAG) const {
 735
 736   const DataLayout *TD = getTargetMachine().getSubtargetImpl()->getDataLayout();
 737   GlobalAddressSDNode *G = cast<GlobalAddressSDNode>(Op);
 738   const GlobalValue *GV = G->getGlobal();
 739
 740   switch (G->getAddressSpace()) {
 741   case AMDGPUAS::LOCAL_ADDRESS: {
 742     // XXX: What does the value of G->getOffset() mean?
 743     assert(G->getOffset() == 0 &&
 744          "Do not know what to do with an non-zero offset");
 745
 746     // TODO: We could emit code to handle the initialization somewhere.
 747     if (hasDefinedInitializer(GV))
 748       break;
 749
 750     unsigned Offset;
 751     if (MFI->LocalMemoryObjects.count(GV) == 0) {
 752       uint64_t Size = TD->getTypeAllocSize(GV->getType()->getElementType());
 753       Offset = MFI->LDSSize;
 754       MFI->LocalMemoryObjects[GV] = Offset;
 755       // XXX: Account for alignment?
 756       MFI->LDSSize += Size;
 757     } else {
 758       Offset = MFI->LocalMemoryObjects[GV];
 759     }
 760
 761     return DAG.getConstant(Offset, getPointerTy(AMDGPUAS::LOCAL_ADDRESS));
 762   }
 763   case AMDGPUAS::CONSTANT_ADDRESS: {
 764     MachineFrameInfo *FrameInfo = DAG.getMachineFunction().getFrameInfo();
 765     Type *EltType = GV->getType()->getElementType();
 766     unsigned Size = TD->getTypeAllocSize(EltType);
 767     unsigned Alignment = TD->getPrefTypeAlignment(EltType);
 768
 769     MVT PrivPtrVT = getPointerTy(AMDGPUAS::PRIVATE_ADDRESS);
 770     MVT ConstPtrVT = getPointerTy(AMDGPUAS::CONSTANT_ADDRESS);
 771
 772     int FI = FrameInfo->CreateStackObject(Size, Alignment, false);
 773     SDValue InitPtr = DAG.getFrameIndex(FI, PrivPtrVT);
 774
 775     const GlobalVariable *Var = cast<GlobalVariable>(GV);
 776     if (!Var->hasInitializer()) {
 777       // This has no use, but bugpoint will hit it.
 778       return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 779     }
 780
 781     const Constant *Init = Var->getInitializer();
 782     SmallVector<SDNode*, 8> WorkList;
 783
 784     for (SDNode::use_iterator I = DAG.getEntryNode()->use_begin(),
 785                               E = DAG.getEntryNode()->use_end(); I != E; ++I) {
 786       if (I->getOpcode() != AMDGPUISD::REGISTER_LOAD && I->getOpcode() != ISD::LOAD)
 787         continue;
 788       WorkList.push_back(*I);
 789     }
 790     SDValue Chain = LowerConstantInitializer(Init, GV, InitPtr, DAG.getEntryNode(), DAG);
 791     for (SmallVector<SDNode*, 8>::iterator I = WorkList.begin(),
 792                                            E = WorkList.end(); I != E; ++I) {
 793       SmallVector<SDValue, 8> Ops;
 794       Ops.push_back(Chain);
 795       for (unsigned i = 1; i < (*I)->getNumOperands(); ++i) {
 796         Ops.push_back((*I)->getOperand(i));
 797       }
 798       DAG.UpdateNodeOperands(*I, Ops);
 799     }
 800     return DAG.getZExtOrTrunc(InitPtr, SDLoc(Op), ConstPtrVT);
 801   }
 802   }
 803
 804   const Function &Fn = *DAG.getMachineFunction().getFunction();
 805   DiagnosticInfoUnsupported BadInit(Fn,
 806                                     "initializer for address space");
 807   DAG.getContext()->diagnose(BadInit);
 808   return SDValue();
 809 }
 810
 811 SDValue AMDGPUTargetLowering::LowerCONCAT_VECTORS(SDValue Op,
 812                                                   SelectionDAG &DAG) const {
 813   SmallVector<SDValue, 8> Args;
 814   SDValue A = Op.getOperand(0);
 815   SDValue B = Op.getOperand(1);
 816
 817   DAG.ExtractVectorElements(A, Args);
 818   DAG.ExtractVectorElements(B, Args);
 819
 820   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 821 }
 822
 823 SDValue AMDGPUTargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
 824                                                      SelectionDAG &DAG) const {
 825
 826   SmallVector<SDValue, 8> Args;
 827   unsigned Start = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
 828   EVT VT = Op.getValueType();
 829   DAG.ExtractVectorElements(Op.getOperand(0), Args, Start,
 830                             VT.getVectorNumElements());
 831
 832   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(Op), Op.getValueType(), Args);
 833 }
 834
 835 SDValue AMDGPUTargetLowering::LowerFrameIndex(SDValue Op,
 836                                               SelectionDAG &DAG) const {
 837
 838   MachineFunction &MF = DAG.getMachineFunction();
 839   const AMDGPUFrameLowering *TFL = static_cast<const AMDGPUFrameLowering *>(
 840       getTargetMachine().getSubtargetImpl()->getFrameLowering());
 841
 842   FrameIndexSDNode *FIN = cast<FrameIndexSDNode>(Op);
 843
 844   unsigned FrameIndex = FIN->getIndex();
 845   unsigned Offset = TFL->getFrameIndexOffset(MF, FrameIndex);
 846   return DAG.getConstant(Offset * 4 * TFL->getStackWidth(MF),
 847                          Op.getValueType());
 848 }
 849
 850 SDValue AMDGPUTargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op,
 851     SelectionDAG &DAG) const {
 852   unsigned IntrinsicID = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 853   SDLoc DL(Op);
 854   EVT VT = Op.getValueType();
 855
 856   switch (IntrinsicID) {
 857     default: return Op;
 858     case AMDGPUIntrinsic::AMDGPU_abs:
 859     case AMDGPUIntrinsic::AMDIL_abs: // Legacy name.
 860       return LowerIntrinsicIABS(Op, DAG);
 861     case AMDGPUIntrinsic::AMDGPU_lrp:
 862       return LowerIntrinsicLRP(Op, DAG);
 863     case AMDGPUIntrinsic::AMDGPU_fract:
 864     case AMDGPUIntrinsic::AMDIL_fraction: // Legacy name.
 865       return DAG.getNode(AMDGPUISD::FRACT, DL, VT, Op.getOperand(1));
 866
 867     case AMDGPUIntrinsic::AMDGPU_clamp:
 868     case AMDGPUIntrinsic::AMDIL_clamp: // Legacy name.
 869       return DAG.getNode(AMDGPUISD::CLAMP, DL, VT,
 870                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 871
 872     case Intrinsic::AMDGPU_div_scale: {
 873       // 3rd parameter required to be a constant.
 874       const ConstantSDNode *Param = dyn_cast<ConstantSDNode>(Op.getOperand(3));
 875       if (!Param)
 876         return DAG.getUNDEF(VT);
 877
 878       // Translate to the operands expected by the machine instruction. The
 879       // first parameter must be the same as the first instruction.
 880       SDValue Numerator = Op.getOperand(1);
 881       SDValue Denominator = Op.getOperand(2);
 882
 883       // Note this order is opposite of the machine instruction's operations,
 884       // which is s0.f = Quotient, s1.f = Denominator, s2.f = Numerator. The
 885       // intrinsic has the numerator as the first operand to match a normal
 886       // division operation.
 887
 888       SDValue Src0 = Param->isAllOnesValue() ? Numerator : Denominator;
 889
 890       return DAG.getNode(AMDGPUISD::DIV_SCALE, DL, Op->getVTList(), Src0,
 891                          Denominator, Numerator);
 892     }
 893
 894     case Intrinsic::AMDGPU_div_fmas:
 895       // FIXME: Dropping bool parameter. Work is needed to support the implicit
 896       // read from VCC.
 897       return DAG.getNode(AMDGPUISD::DIV_FMAS, DL, VT,
 898                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 899
 900     case Intrinsic::AMDGPU_div_fixup:
 901       return DAG.getNode(AMDGPUISD::DIV_FIXUP, DL, VT,
 902                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 903
 904     case Intrinsic::AMDGPU_trig_preop:
 905       return DAG.getNode(AMDGPUISD::TRIG_PREOP, DL, VT,
 906                          Op.getOperand(1), Op.getOperand(2));
 907
 908     case Intrinsic::AMDGPU_rcp:
 909       return DAG.getNode(AMDGPUISD::RCP, DL, VT, Op.getOperand(1));
 910
 911     case Intrinsic::AMDGPU_rsq:
 912       return DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 913
 914     case AMDGPUIntrinsic::AMDGPU_legacy_rsq:
 915       return DAG.getNode(AMDGPUISD::RSQ_LEGACY, DL, VT, Op.getOperand(1));
 916
 917     case Intrinsic::AMDGPU_rsq_clamped:
 918       if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS) {
 919         Type *Type = VT.getTypeForEVT(*DAG.getContext());
 920         APFloat Max = APFloat::getLargest(Type->getFltSemantics());
 921         APFloat Min = APFloat::getLargest(Type->getFltSemantics(), true);
 922
 923         SDValue Rsq = DAG.getNode(AMDGPUISD::RSQ, DL, VT, Op.getOperand(1));
 924         SDValue Tmp = DAG.getNode(ISD::FMINNUM, DL, VT, Rsq,
 925                                   DAG.getConstantFP(Max, VT));
 926         return DAG.getNode(ISD::FMAXNUM, DL, VT, Tmp,
 927                            DAG.getConstantFP(Min, VT));
 928       } else {
 929         return DAG.getNode(AMDGPUISD::RSQ_CLAMPED, DL, VT, Op.getOperand(1));
 930       }
 931
 932     case Intrinsic::AMDGPU_ldexp:
 933       return DAG.getNode(AMDGPUISD::LDEXP, DL, VT, Op.getOperand(1),
 934                                                    Op.getOperand(2));
 935
 936     case AMDGPUIntrinsic::AMDGPU_imax:
 937       return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Op.getOperand(1),
 938                                                   Op.getOperand(2));
 939     case AMDGPUIntrinsic::AMDGPU_umax:
 940       return DAG.getNode(AMDGPUISD::UMAX, DL, VT, Op.getOperand(1),
 941                                                   Op.getOperand(2));
 942     case AMDGPUIntrinsic::AMDGPU_imin:
 943       return DAG.getNode(AMDGPUISD::SMIN, DL, VT, Op.getOperand(1),
 944                                                   Op.getOperand(2));
 945     case AMDGPUIntrinsic::AMDGPU_umin:
 946       return DAG.getNode(AMDGPUISD::UMIN, DL, VT, Op.getOperand(1),
 947                                                   Op.getOperand(2));
 948
 949     case AMDGPUIntrinsic::AMDGPU_umul24:
 950       return DAG.getNode(AMDGPUISD::MUL_U24, DL, VT,
 951                          Op.getOperand(1), Op.getOperand(2));
 952
 953     case AMDGPUIntrinsic::AMDGPU_imul24:
 954       return DAG.getNode(AMDGPUISD::MUL_I24, DL, VT,
 955                          Op.getOperand(1), Op.getOperand(2));
 956
 957     case AMDGPUIntrinsic::AMDGPU_umad24:
 958       return DAG.getNode(AMDGPUISD::MAD_U24, DL, VT,
 959                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 960
 961     case AMDGPUIntrinsic::AMDGPU_imad24:
 962       return DAG.getNode(AMDGPUISD::MAD_I24, DL, VT,
 963                          Op.getOperand(1), Op.getOperand(2), Op.getOperand(3));
 964
 965     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte0:
 966       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE0, DL, VT, Op.getOperand(1));
 967
 968     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte1:
 969       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE1, DL, VT, Op.getOperand(1));
 970
 971     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte2:
 972       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE2, DL, VT, Op.getOperand(1));
 973
 974     case AMDGPUIntrinsic::AMDGPU_cvt_f32_ubyte3:
 975       return DAG.getNode(AMDGPUISD::CVT_F32_UBYTE3, DL, VT, Op.getOperand(1));
 976
 977     case AMDGPUIntrinsic::AMDGPU_bfe_i32:
 978       return DAG.getNode(AMDGPUISD::BFE_I32, DL, VT,
 979                          Op.getOperand(1),
 980                          Op.getOperand(2),
 981                          Op.getOperand(3));
 982
 983     case AMDGPUIntrinsic::AMDGPU_bfe_u32:
 984       return DAG.getNode(AMDGPUISD::BFE_U32, DL, VT,
 985                          Op.getOperand(1),
 986                          Op.getOperand(2),
 987                          Op.getOperand(3));
 988
 989     case AMDGPUIntrinsic::AMDGPU_bfi:
 990       return DAG.getNode(AMDGPUISD::BFI, DL, VT,
 991                          Op.getOperand(1),
 992                          Op.getOperand(2),
 993                          Op.getOperand(3));
 994
 995     case AMDGPUIntrinsic::AMDGPU_bfm:
 996       return DAG.getNode(AMDGPUISD::BFM, DL, VT,
 997                          Op.getOperand(1),
 998                          Op.getOperand(2));
 999
1000     case AMDGPUIntrinsic::AMDGPU_brev:
1001       return DAG.getNode(AMDGPUISD::BREV, DL, VT, Op.getOperand(1));
1002
1003     case AMDGPUIntrinsic::AMDIL_exp: // Legacy name.
1004       return DAG.getNode(ISD::FEXP2, DL, VT, Op.getOperand(1));
1005
1006     case AMDGPUIntrinsic::AMDIL_round_nearest: // Legacy name.
1007       return DAG.getNode(ISD::FRINT, DL, VT, Op.getOperand(1));
1008     case AMDGPUIntrinsic::AMDGPU_trunc: // Legacy name.
1009       return DAG.getNode(ISD::FTRUNC, DL, VT, Op.getOperand(1));
1010   }
1011 }
1012
1013 ///IABS(a) = SMAX(sub(0, a), a)
1014 SDValue AMDGPUTargetLowering::LowerIntrinsicIABS(SDValue Op,
1015                                                  SelectionDAG &DAG) const {
1016   SDLoc DL(Op);
1017   EVT VT = Op.getValueType();
1018   SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
1019                                               Op.getOperand(1));
1020
1021   return DAG.getNode(AMDGPUISD::SMAX, DL, VT, Neg, Op.getOperand(1));
1022 }
1023
1024 /// Linear Interpolation
1025 /// LRP(a, b, c) = muladd(a,  b, (1 - a) * c)
1026 SDValue AMDGPUTargetLowering::LowerIntrinsicLRP(SDValue Op,
1027                                                 SelectionDAG &DAG) const {
1028   SDLoc DL(Op);
1029   EVT VT = Op.getValueType();
1030   SDValue OneSubA = DAG.getNode(ISD::FSUB, DL, VT,
1031                                 DAG.getConstantFP(1.0f, MVT::f32),
1032                                 Op.getOperand(1));
1033   SDValue OneSubAC = DAG.getNode(ISD::FMUL, DL, VT, OneSubA,
1034                                                     Op.getOperand(3));
1035   return DAG.getNode(ISD::FADD, DL, VT,
1036       DAG.getNode(ISD::FMUL, DL, VT, Op.getOperand(1), Op.getOperand(2)),
1037       OneSubAC);
1038 }
1039
1040 /// \brief Generate Min/Max node
1041 SDValue AMDGPUTargetLowering::CombineFMinMax(SDLoc DL,
1042                                              EVT VT,
1043                                              SDValue LHS,
1044                                              SDValue RHS,
1045                                              SDValue True,
1046                                              SDValue False,
1047                                              SDValue CC,
1048                                              SelectionDAG &DAG) const {
1049   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1050     return SDValue();
1051
1052   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1053   switch (CCOpcode) {
1054   case ISD::SETOEQ:
1055   case ISD::SETONE:
1056   case ISD::SETUNE:
1057   case ISD::SETNE:
1058   case ISD::SETUEQ:
1059   case ISD::SETEQ:
1060   case ISD::SETFALSE:
1061   case ISD::SETFALSE2:
1062   case ISD::SETTRUE:
1063   case ISD::SETTRUE2:
1064   case ISD::SETUO:
1065   case ISD::SETO:
1066     break;
1067   case ISD::SETULE:
1068   case ISD::SETULT:
1069   case ISD::SETOLE:
1070   case ISD::SETOLT:
1071   case ISD::SETLE:
1072   case ISD::SETLT: {
1073     if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
1074       break;
1075
1076     // We need to permute the operands to get the correct NaN behavior. The
1077     // selected operand is the second one based on the failing compare with NaN,
1078     // so permute it based on the compare type the hardware uses.
1079     if (LHS == True)
1080       return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, RHS, LHS);
1081     return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, LHS, RHS);
1082   }
1083   case ISD::SETGT:
1084   case ISD::SETGE:
1085   case ISD::SETUGE:
1086   case ISD::SETOGE:
1087   case ISD::SETUGT:
1088   case ISD::SETOGT: {
1089     if (Subtarget->getGeneration() >= AMDGPUSubtarget::VOLCANIC_ISLANDS)
1090       break;
1091
1092     if (LHS == True)
1093       return DAG.getNode(AMDGPUISD::FMAX_LEGACY, DL, VT, RHS, LHS);
1094     return DAG.getNode(AMDGPUISD::FMIN_LEGACY, DL, VT, LHS, RHS);
1095   }
1096   case ISD::SETCC_INVALID:
1097     llvm_unreachable("Invalid setcc condcode!");
1098   }
1099   return SDValue();
1100 }
1101
1102 /// \brief Generate Min/Max node
1103 SDValue AMDGPUTargetLowering::CombineIMinMax(SDLoc DL,
1104                                              EVT VT,
1105                                              SDValue LHS,
1106                                              SDValue RHS,
1107                                              SDValue True,
1108                                              SDValue False,
1109                                              SDValue CC,
1110                                              SelectionDAG &DAG) const {
1111   if (!(LHS == True && RHS == False) && !(LHS == False && RHS == True))
1112     return SDValue();
1113
1114   ISD::CondCode CCOpcode = cast<CondCodeSDNode>(CC)->get();
1115   switch (CCOpcode) {
1116   case ISD::SETULE:
1117   case ISD::SETULT: {
1118     unsigned Opc = (LHS == True) ? AMDGPUISD::UMIN : AMDGPUISD::UMAX;
1119     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1120   }
1121   case ISD::SETLE:
1122   case ISD::SETLT: {
1123     unsigned Opc = (LHS == True) ? AMDGPUISD::SMIN : AMDGPUISD::SMAX;
1124     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1125   }
1126   case ISD::SETGT:
1127   case ISD::SETGE: {
1128     unsigned Opc = (LHS == True) ? AMDGPUISD::SMAX : AMDGPUISD::SMIN;
1129     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1130   }
1131   case ISD::SETUGE:
1132   case ISD::SETUGT: {
1133     unsigned Opc = (LHS == True) ? AMDGPUISD::UMAX : AMDGPUISD::UMIN;
1134     return DAG.getNode(Opc, DL, VT, LHS, RHS);
1135   }
1136   default:
1137     return SDValue();
1138   }
1139 }
1140
1141 SDValue AMDGPUTargetLowering::ScalarizeVectorLoad(const SDValue Op,
1142                                                   SelectionDAG &DAG) const {
1143   LoadSDNode *Load = cast<LoadSDNode>(Op);
1144   EVT MemVT = Load->getMemoryVT();
1145   EVT MemEltVT = MemVT.getVectorElementType();
1146
1147   EVT LoadVT = Op.getValueType();
1148   EVT EltVT = LoadVT.getVectorElementType();
1149   EVT PtrVT = Load->getBasePtr().getValueType();
1150
1151   unsigned NumElts = Load->getMemoryVT().getVectorNumElements();
1152   SmallVector<SDValue, 8> Loads;
1153   SmallVector<SDValue, 8> Chains;
1154
1155   SDLoc SL(Op);
1156   unsigned MemEltSize = MemEltVT.getStoreSize();
1157   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1158
1159   for (unsigned i = 0; i < NumElts; ++i) {
1160     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Load->getBasePtr(),
1161                               DAG.getConstant(i * MemEltSize, PtrVT));
1162
1163     SDValue NewLoad
1164       = DAG.getExtLoad(Load->getExtensionType(), SL, EltVT,
1165                        Load->getChain(), Ptr,
1166                        SrcValue.getWithOffset(i * MemEltSize),
1167                        MemEltVT, Load->isVolatile(), Load->isNonTemporal(),
1168                        Load->isInvariant(), Load->getAlignment());
1169     Loads.push_back(NewLoad.getValue(0));
1170     Chains.push_back(NewLoad.getValue(1));
1171   }
1172
1173   SDValue Ops[] = {
1174     DAG.getNode(ISD::BUILD_VECTOR, SL, LoadVT, Loads),
1175     DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains)
1176   };
1177
1178   return DAG.getMergeValues(Ops, SL);
1179 }
1180
1181 SDValue AMDGPUTargetLowering::SplitVectorLoad(const SDValue Op,
1182                                               SelectionDAG &DAG) const {
1183   EVT VT = Op.getValueType();
1184
1185   // If this is a 2 element vector, we really want to scalarize and not create
1186   // weird 1 element vectors.
1187   if (VT.getVectorNumElements() == 2)
1188     return ScalarizeVectorLoad(Op, DAG);
1189
1190   LoadSDNode *Load = cast<LoadSDNode>(Op);
1191   SDValue BasePtr = Load->getBasePtr();
1192   EVT PtrVT = BasePtr.getValueType();
1193   EVT MemVT = Load->getMemoryVT();
1194   SDLoc SL(Op);
1195   MachinePointerInfo SrcValue(Load->getMemOperand()->getValue());
1196
1197   EVT LoVT, HiVT;
1198   EVT LoMemVT, HiMemVT;
1199   SDValue Lo, Hi;
1200
1201   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1202   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1203   std::tie(Lo, Hi) = DAG.SplitVector(Op, SL, LoVT, HiVT);
1204   SDValue LoLoad
1205     = DAG.getExtLoad(Load->getExtensionType(), SL, LoVT,
1206                      Load->getChain(), BasePtr,
1207                      SrcValue,
1208                      LoMemVT, Load->isVolatile(), Load->isNonTemporal(),
1209                      Load->isInvariant(), Load->getAlignment());
1210
1211   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1212                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1213
1214   SDValue HiLoad
1215     = DAG.getExtLoad(Load->getExtensionType(), SL, HiVT,
1216                      Load->getChain(), HiPtr,
1217                      SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1218                      HiMemVT, Load->isVolatile(), Load->isNonTemporal(),
1219                      Load->isInvariant(), Load->getAlignment());
1220
1221   SDValue Ops[] = {
1222     DAG.getNode(ISD::CONCAT_VECTORS, SL, VT, LoLoad, HiLoad),
1223     DAG.getNode(ISD::TokenFactor, SL, MVT::Other,
1224                 LoLoad.getValue(1), HiLoad.getValue(1))
1225   };
1226
1227   return DAG.getMergeValues(Ops, SL);
1228 }
1229
1230 SDValue AMDGPUTargetLowering::MergeVectorStore(const SDValue &Op,
1231                                                SelectionDAG &DAG) const {
1232   StoreSDNode *Store = cast<StoreSDNode>(Op);
1233   EVT MemVT = Store->getMemoryVT();
1234   unsigned MemBits = MemVT.getSizeInBits();
1235
1236   // Byte stores are really expensive, so if possible, try to pack 32-bit vector
1237   // truncating store into an i32 store.
1238   // XXX: We could also handle optimize other vector bitwidths.
1239   if (!MemVT.isVector() || MemBits > 32) {
1240     return SDValue();
1241   }
1242
1243   SDLoc DL(Op);
1244   SDValue Value = Store->getValue();
1245   EVT VT = Value.getValueType();
1246   EVT ElemVT = VT.getVectorElementType();
1247   SDValue Ptr = Store->getBasePtr();
1248   EVT MemEltVT = MemVT.getVectorElementType();
1249   unsigned MemEltBits = MemEltVT.getSizeInBits();
1250   unsigned MemNumElements = MemVT.getVectorNumElements();
1251   unsigned PackedSize = MemVT.getStoreSizeInBits();
1252   SDValue Mask = DAG.getConstant((1 << MemEltBits) - 1, MVT::i32);
1253
1254   assert(Value.getValueType().getScalarSizeInBits() >= 32);
1255
1256   SDValue PackedValue;
1257   for (unsigned i = 0; i < MemNumElements; ++i) {
1258     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ElemVT, Value,
1259                               DAG.getConstant(i, MVT::i32));
1260     Elt = DAG.getZExtOrTrunc(Elt, DL, MVT::i32);
1261     Elt = DAG.getNode(ISD::AND, DL, MVT::i32, Elt, Mask); // getZeroExtendInReg
1262
1263     SDValue Shift = DAG.getConstant(MemEltBits * i, MVT::i32);
1264     Elt = DAG.getNode(ISD::SHL, DL, MVT::i32, Elt, Shift);
1265
1266     if (i == 0) {
1267       PackedValue = Elt;
1268     } else {
1269       PackedValue = DAG.getNode(ISD::OR, DL, MVT::i32, PackedValue, Elt);
1270     }
1271   }
1272
1273   if (PackedSize < 32) {
1274     EVT PackedVT = EVT::getIntegerVT(*DAG.getContext(), PackedSize);
1275     return DAG.getTruncStore(Store->getChain(), DL, PackedValue, Ptr,
1276                              Store->getMemOperand()->getPointerInfo(),
1277                              PackedVT,
1278                              Store->isNonTemporal(), Store->isVolatile(),
1279                              Store->getAlignment());
1280   }
1281
1282   return DAG.getStore(Store->getChain(), DL, PackedValue, Ptr,
1283                       Store->getMemOperand()->getPointerInfo(),
1284                       Store->isVolatile(),  Store->isNonTemporal(),
1285                       Store->getAlignment());
1286 }
1287
1288 SDValue AMDGPUTargetLowering::ScalarizeVectorStore(SDValue Op,
1289                                                    SelectionDAG &DAG) const {
1290   StoreSDNode *Store = cast<StoreSDNode>(Op);
1291   EVT MemEltVT = Store->getMemoryVT().getVectorElementType();
1292   EVT EltVT = Store->getValue().getValueType().getVectorElementType();
1293   EVT PtrVT = Store->getBasePtr().getValueType();
1294   unsigned NumElts = Store->getMemoryVT().getVectorNumElements();
1295   SDLoc SL(Op);
1296
1297   SmallVector<SDValue, 8> Chains;
1298
1299   unsigned EltSize = MemEltVT.getStoreSize();
1300   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1301
1302   for (unsigned i = 0, e = NumElts; i != e; ++i) {
1303     SDValue Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, EltVT,
1304                               Store->getValue(),
1305                               DAG.getConstant(i, MVT::i32));
1306
1307     SDValue Offset = DAG.getConstant(i * MemEltVT.getStoreSize(), PtrVT);
1308     SDValue Ptr = DAG.getNode(ISD::ADD, SL, PtrVT, Store->getBasePtr(), Offset);
1309     SDValue NewStore =
1310       DAG.getTruncStore(Store->getChain(), SL, Val, Ptr,
1311                         SrcValue.getWithOffset(i * EltSize),
1312                         MemEltVT, Store->isNonTemporal(), Store->isVolatile(),
1313                         Store->getAlignment());
1314     Chains.push_back(NewStore);
1315   }
1316
1317   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, Chains);
1318 }
1319
1320 SDValue AMDGPUTargetLowering::SplitVectorStore(SDValue Op,
1321                                                SelectionDAG &DAG) const {
1322   StoreSDNode *Store = cast<StoreSDNode>(Op);
1323   SDValue Val = Store->getValue();
1324   EVT VT = Val.getValueType();
1325
1326   // If this is a 2 element vector, we really want to scalarize and not create
1327   // weird 1 element vectors.
1328   if (VT.getVectorNumElements() == 2)
1329     return ScalarizeVectorStore(Op, DAG);
1330
1331   EVT MemVT = Store->getMemoryVT();
1332   SDValue Chain = Store->getChain();
1333   SDValue BasePtr = Store->getBasePtr();
1334   SDLoc SL(Op);
1335
1336   EVT LoVT, HiVT;
1337   EVT LoMemVT, HiMemVT;
1338   SDValue Lo, Hi;
1339
1340   std::tie(LoVT, HiVT) = DAG.GetSplitDestVTs(VT);
1341   std::tie(LoMemVT, HiMemVT) = DAG.GetSplitDestVTs(MemVT);
1342   std::tie(Lo, Hi) = DAG.SplitVector(Val, SL, LoVT, HiVT);
1343
1344   EVT PtrVT = BasePtr.getValueType();
1345   SDValue HiPtr = DAG.getNode(ISD::ADD, SL, PtrVT, BasePtr,
1346                               DAG.getConstant(LoMemVT.getStoreSize(), PtrVT));
1347
1348   MachinePointerInfo SrcValue(Store->getMemOperand()->getValue());
1349   SDValue LoStore
1350     = DAG.getTruncStore(Chain, SL, Lo,
1351                         BasePtr,
1352                         SrcValue,
1353                         LoMemVT,
1354                         Store->isNonTemporal(),
1355                         Store->isVolatile(),
1356                         Store->getAlignment());
1357   SDValue HiStore
1358     = DAG.getTruncStore(Chain, SL, Hi,
1359                         HiPtr,
1360                         SrcValue.getWithOffset(LoMemVT.getStoreSize()),
1361                         HiMemVT,
1362                         Store->isNonTemporal(),
1363                         Store->isVolatile(),
1364                         Store->getAlignment());
1365
1366   return DAG.getNode(ISD::TokenFactor, SL, MVT::Other, LoStore, HiStore);
1367 }
1368
1369
1370 SDValue AMDGPUTargetLowering::LowerLOAD(SDValue Op, SelectionDAG &DAG) const {
1371   SDLoc DL(Op);
1372   LoadSDNode *Load = cast<LoadSDNode>(Op);
1373   ISD::LoadExtType ExtType = Load->getExtensionType();
1374   EVT VT = Op.getValueType();
1375   EVT MemVT = Load->getMemoryVT();
1376
1377   if (ExtType != ISD::NON_EXTLOAD && !VT.isVector() && VT.getSizeInBits() > 32) {
1378     // We can do the extload to 32-bits, and then need to separately extend to
1379     // 64-bits.
1380
1381     SDValue ExtLoad32 = DAG.getExtLoad(ExtType, DL, MVT::i32,
1382                                        Load->getChain(),
1383                                        Load->getBasePtr(),
1384                                        MemVT,
1385                                        Load->getMemOperand());
1386
1387     SDValue Ops[] = {
1388       DAG.getNode(ISD::getExtForLoadExtType(ExtType), DL, VT, ExtLoad32),
1389       ExtLoad32.getValue(1)
1390     };
1391
1392     return DAG.getMergeValues(Ops, DL);
1393   }
1394
1395   if (ExtType == ISD::NON_EXTLOAD && VT.getSizeInBits() < 32) {
1396     assert(VT == MVT::i1 && "Only i1 non-extloads expected");
1397     // FIXME: Copied from PPC
1398     // First, load into 32 bits, then truncate to 1 bit.
1399
1400     SDValue Chain = Load->getChain();
1401     SDValue BasePtr = Load->getBasePtr();
1402     MachineMemOperand *MMO = Load->getMemOperand();
1403
1404     SDValue NewLD = DAG.getExtLoad(ISD::EXTLOAD, DL, MVT::i32, Chain,
1405                                    BasePtr, MVT::i8, MMO);
1406
1407     SDValue Ops[] = {
1408       DAG.getNode(ISD::TRUNCATE, DL, VT, NewLD),
1409       NewLD.getValue(1)
1410     };
1411
1412     return DAG.getMergeValues(Ops, DL);
1413   }
1414
1415   if (Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS ||
1416       Load->getAddressSpace() != AMDGPUAS::PRIVATE_ADDRESS ||
1417       ExtType == ISD::NON_EXTLOAD || Load->getMemoryVT().bitsGE(MVT::i32))
1418     return SDValue();
1419
1420
1421   SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, Load->getBasePtr(),
1422                             DAG.getConstant(2, MVT::i32));
1423   SDValue Ret = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, Op.getValueType(),
1424                             Load->getChain(), Ptr,
1425                             DAG.getTargetConstant(0, MVT::i32),
1426                             Op.getOperand(2));
1427   SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32,
1428                                 Load->getBasePtr(),
1429                                 DAG.getConstant(0x3, MVT::i32));
1430   SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1431                                  DAG.getConstant(3, MVT::i32));
1432
1433   Ret = DAG.getNode(ISD::SRL, DL, MVT::i32, Ret, ShiftAmt);
1434
1435   EVT MemEltVT = MemVT.getScalarType();
1436   if (ExtType == ISD::SEXTLOAD) {
1437     SDValue MemEltVTNode = DAG.getValueType(MemEltVT);
1438
1439     SDValue Ops[] = {
1440       DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, Ret, MemEltVTNode),
1441       Load->getChain()
1442     };
1443
1444     return DAG.getMergeValues(Ops, DL);
1445   }
1446
1447   SDValue Ops[] = {
1448     DAG.getZeroExtendInReg(Ret, DL, MemEltVT),
1449     Load->getChain()
1450   };
1451
1452   return DAG.getMergeValues(Ops, DL);
1453 }
1454
1455 SDValue AMDGPUTargetLowering::LowerSTORE(SDValue Op, SelectionDAG &DAG) const {
1456   SDLoc DL(Op);
1457   SDValue Result = AMDGPUTargetLowering::MergeVectorStore(Op, DAG);
1458   if (Result.getNode()) {
1459     return Result;
1460   }
1461
1462   StoreSDNode *Store = cast<StoreSDNode>(Op);
1463   SDValue Chain = Store->getChain();
1464   if ((Store->getAddressSpace() == AMDGPUAS::LOCAL_ADDRESS ||
1465        Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS) &&
1466       Store->getValue().getValueType().isVector()) {
1467     return ScalarizeVectorStore(Op, DAG);
1468   }
1469
1470   EVT MemVT = Store->getMemoryVT();
1471   if (Store->getAddressSpace() == AMDGPUAS::PRIVATE_ADDRESS &&
1472       MemVT.bitsLT(MVT::i32)) {
1473     unsigned Mask = 0;
1474     if (Store->getMemoryVT() == MVT::i8) {
1475       Mask = 0xff;
1476     } else if (Store->getMemoryVT() == MVT::i16) {
1477       Mask = 0xffff;
1478     }
1479     SDValue BasePtr = Store->getBasePtr();
1480     SDValue Ptr = DAG.getNode(ISD::SRL, DL, MVT::i32, BasePtr,
1481                               DAG.getConstant(2, MVT::i32));
1482     SDValue Dst = DAG.getNode(AMDGPUISD::REGISTER_LOAD, DL, MVT::i32,
1483                               Chain, Ptr, DAG.getTargetConstant(0, MVT::i32));
1484
1485     SDValue ByteIdx = DAG.getNode(ISD::AND, DL, MVT::i32, BasePtr,
1486                                   DAG.getConstant(0x3, MVT::i32));
1487
1488     SDValue ShiftAmt = DAG.getNode(ISD::SHL, DL, MVT::i32, ByteIdx,
1489                                    DAG.getConstant(3, MVT::i32));
1490
1491     SDValue SExtValue = DAG.getNode(ISD::SIGN_EXTEND, DL, MVT::i32,
1492                                     Store->getValue());
1493
1494     SDValue MaskedValue = DAG.getZeroExtendInReg(SExtValue, DL, MemVT);
1495
1496     SDValue ShiftedValue = DAG.getNode(ISD::SHL, DL, MVT::i32,
1497                                        MaskedValue, ShiftAmt);
1498
1499     SDValue DstMask = DAG.getNode(ISD::SHL, DL, MVT::i32, DAG.getConstant(Mask, MVT::i32),
1500                                   ShiftAmt);
1501     DstMask = DAG.getNode(ISD::XOR, DL, MVT::i32, DstMask,
1502                           DAG.getConstant(0xffffffff, MVT::i32));
1503     Dst = DAG.getNode(ISD::AND, DL, MVT::i32, Dst, DstMask);
1504
1505     SDValue Value = DAG.getNode(ISD::OR, DL, MVT::i32, Dst, ShiftedValue);
1506     return DAG.getNode(AMDGPUISD::REGISTER_STORE, DL, MVT::Other,
1507                        Chain, Value, Ptr, DAG.getTargetConstant(0, MVT::i32));
1508   }
1509   return SDValue();
1510 }
1511
1512 // This is a shortcut for integer division because we have fast i32<->f32
1513 // conversions, and fast f32 reciprocal instructions. The fractional part of a
1514 // float is enough to accurately represent up to a 24-bit integer.
1515 SDValue AMDGPUTargetLowering::LowerDIVREM24(SDValue Op, SelectionDAG &DAG, bool sign) const {
1516   SDLoc DL(Op);
1517   EVT VT = Op.getValueType();
1518   SDValue LHS = Op.getOperand(0);
1519   SDValue RHS = Op.getOperand(1);
1520   MVT IntVT = MVT::i32;
1521   MVT FltVT = MVT::f32;
1522
1523   ISD::NodeType ToFp  = sign ? ISD::SINT_TO_FP : ISD::UINT_TO_FP;
1524   ISD::NodeType ToInt = sign ? ISD::FP_TO_SINT : ISD::FP_TO_UINT;
1525
1526   if (VT.isVector()) {
1527     unsigned NElts = VT.getVectorNumElements();
1528     IntVT = MVT::getVectorVT(MVT::i32, NElts);
1529     FltVT = MVT::getVectorVT(MVT::f32, NElts);
1530   }
1531
1532   unsigned BitSize = VT.getScalarType().getSizeInBits();
1533
1534   SDValue jq = DAG.getConstant(1, IntVT);
1535
1536   if (sign) {
1537     // char|short jq = ia ^ ib;
1538     jq = DAG.getNode(ISD::XOR, DL, VT, LHS, RHS);
1539
1540     // jq = jq >> (bitsize - 2)
1541     jq = DAG.getNode(ISD::SRA, DL, VT, jq, DAG.getConstant(BitSize - 2, VT));
1542
1543     // jq = jq | 0x1
1544     jq = DAG.getNode(ISD::OR, DL, VT, jq, DAG.getConstant(1, VT));
1545
1546     // jq = (int)jq
1547     jq = DAG.getSExtOrTrunc(jq, DL, IntVT);
1548   }
1549
1550   // int ia = (int)LHS;
1551   SDValue ia = sign ?
1552     DAG.getSExtOrTrunc(LHS, DL, IntVT) : DAG.getZExtOrTrunc(LHS, DL, IntVT);
1553
1554   // int ib, (int)RHS;
1555   SDValue ib = sign ?
1556     DAG.getSExtOrTrunc(RHS, DL, IntVT) : DAG.getZExtOrTrunc(RHS, DL, IntVT);
1557
1558   // float fa = (float)ia;
1559   SDValue fa = DAG.getNode(ToFp, DL, FltVT, ia);
1560
1561   // float fb = (float)ib;
1562   SDValue fb = DAG.getNode(ToFp, DL, FltVT, ib);
1563
1564   // float fq = native_divide(fa, fb);
1565   SDValue fq = DAG.getNode(ISD::FMUL, DL, FltVT,
1566                            fa, DAG.getNode(AMDGPUISD::RCP, DL, FltVT, fb));
1567
1568   // fq = trunc(fq);
1569   fq = DAG.getNode(ISD::FTRUNC, DL, FltVT, fq);
1570
1571   // float fqneg = -fq;
1572   SDValue fqneg = DAG.getNode(ISD::FNEG, DL, FltVT, fq);
1573
1574   // float fr = mad(fqneg, fb, fa);
1575   SDValue fr = DAG.getNode(ISD::FADD, DL, FltVT,
1576                            DAG.getNode(ISD::FMUL, DL, FltVT, fqneg, fb), fa);
1577
1578   // int iq = (int)fq;
1579   SDValue iq = DAG.getNode(ToInt, DL, IntVT, fq);
1580
1581   // fr = fabs(fr);
1582   fr = DAG.getNode(ISD::FABS, DL, FltVT, fr);
1583
1584   // fb = fabs(fb);
1585   fb = DAG.getNode(ISD::FABS, DL, FltVT, fb);
1586
1587   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), VT);
1588
1589   // int cv = fr >= fb;
1590   SDValue cv = DAG.getSetCC(DL, SetCCVT, fr, fb, ISD::SETOGE);
1591
1592   // jq = (cv ? jq : 0);
1593   jq = DAG.getNode(ISD::SELECT, DL, VT, cv, jq, DAG.getConstant(0, VT));
1594
1595   // dst = trunc/extend to legal type
1596   iq = sign ? DAG.getSExtOrTrunc(iq, DL, VT) : DAG.getZExtOrTrunc(iq, DL, VT);
1597
1598   // dst = iq + jq;
1599   SDValue Div = DAG.getNode(ISD::ADD, DL, VT, iq, jq);
1600
1601   // Rem needs compensation, it's easier to recompute it
1602   SDValue Rem = DAG.getNode(ISD::MUL, DL, VT, Div, RHS);
1603   Rem = DAG.getNode(ISD::SUB, DL, VT, LHS, Rem);
1604
1605   SDValue Res[2] = {
1606     Div,
1607     Rem
1608   };
1609   return DAG.getMergeValues(Res, DL);
1610 }
1611
1612 void AMDGPUTargetLowering::LowerUDIVREM64(SDValue Op,
1613                                       SelectionDAG &DAG,
1614                                       SmallVectorImpl<SDValue> &Results) const {
1615   assert(Op.getValueType() == MVT::i64);
1616
1617   SDLoc DL(Op);
1618   EVT VT = Op.getValueType();
1619   EVT HalfVT = VT.getHalfSizedIntegerVT(*DAG.getContext());
1620
1621   SDValue one = DAG.getConstant(1, HalfVT);
1622   SDValue zero = DAG.getConstant(0, HalfVT);
1623
1624   //HiLo split
1625   SDValue LHS = Op.getOperand(0);
1626   SDValue LHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, zero);
1627   SDValue LHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, LHS, one);
1628
1629   SDValue RHS = Op.getOperand(1);
1630   SDValue RHS_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, zero);
1631   SDValue RHS_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, RHS, one);
1632
1633   // Get Speculative values
1634   SDValue DIV_Part = DAG.getNode(ISD::UDIV, DL, HalfVT, LHS_Hi, RHS_Lo);
1635   SDValue REM_Part = DAG.getNode(ISD::UREM, DL, HalfVT, LHS_Hi, RHS_Lo);
1636
1637   SDValue REM_Hi = zero;
1638   SDValue REM_Lo = DAG.getSelectCC(DL, RHS_Hi, zero, REM_Part, LHS_Hi, ISD::SETEQ);
1639
1640   SDValue DIV_Hi = DAG.getSelectCC(DL, RHS_Hi, zero, DIV_Part, zero, ISD::SETEQ);
1641   SDValue DIV_Lo = zero;
1642
1643   const unsigned halfBitWidth = HalfVT.getSizeInBits();
1644
1645   for (unsigned i = 0; i < halfBitWidth; ++i) {
1646     SDValue POS = DAG.getConstant(halfBitWidth - i - 1, HalfVT);
1647     // Get Value of high bit
1648     SDValue HBit;
1649     if (halfBitWidth == 32 && Subtarget->hasBFE()) {
1650       HBit = DAG.getNode(AMDGPUISD::BFE_U32, DL, HalfVT, LHS_Lo, POS, one);
1651     } else {
1652       HBit = DAG.getNode(ISD::SRL, DL, HalfVT, LHS_Lo, POS);
1653       HBit = DAG.getNode(ISD::AND, DL, HalfVT, HBit, one);
1654     }
1655
1656     SDValue Carry = DAG.getNode(ISD::SRL, DL, HalfVT, REM_Lo,
1657       DAG.getConstant(halfBitWidth - 1, HalfVT));
1658     REM_Hi = DAG.getNode(ISD::SHL, DL, HalfVT, REM_Hi, one);
1659     REM_Hi = DAG.getNode(ISD::OR, DL, HalfVT, REM_Hi, Carry);
1660
1661     REM_Lo = DAG.getNode(ISD::SHL, DL, HalfVT, REM_Lo, one);
1662     REM_Lo = DAG.getNode(ISD::OR, DL, HalfVT, REM_Lo, HBit);
1663
1664
1665     SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, REM_Hi);
1666
1667     SDValue BIT = DAG.getConstant(1 << (halfBitWidth - i - 1), HalfVT);
1668     SDValue realBIT = DAG.getSelectCC(DL, REM, RHS, BIT, zero, ISD::SETUGE);
1669
1670     DIV_Lo = DAG.getNode(ISD::OR, DL, HalfVT, DIV_Lo, realBIT);
1671
1672     // Update REM
1673
1674     SDValue REM_sub = DAG.getNode(ISD::SUB, DL, VT, REM, RHS);
1675
1676     REM = DAG.getSelectCC(DL, REM, RHS, REM_sub, REM, ISD::SETUGE);
1677     REM_Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, REM, zero);
1678     REM_Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, HalfVT, REM, one);
1679   }
1680
1681   SDValue REM = DAG.getNode(ISD::BUILD_PAIR, DL, VT, REM_Lo, REM_Hi);
1682   SDValue DIV = DAG.getNode(ISD::BUILD_PAIR, DL, VT, DIV_Lo, DIV_Hi);
1683   Results.push_back(DIV);
1684   Results.push_back(REM);
1685 }
1686
1687 SDValue AMDGPUTargetLowering::LowerUDIVREM(SDValue Op,
1688                                            SelectionDAG &DAG) const {
1689   SDLoc DL(Op);
1690   EVT VT = Op.getValueType();
1691
1692   if (VT == MVT::i64) {
1693     SmallVector<SDValue, 2> Results;
1694     LowerUDIVREM64(Op, DAG, Results);
1695     return DAG.getMergeValues(Results, DL);
1696   }
1697
1698   SDValue Num = Op.getOperand(0);
1699   SDValue Den = Op.getOperand(1);
1700
1701   if (VT == MVT::i32) {
1702     if (DAG.MaskedValueIsZero(Op.getOperand(0), APInt(32, 0xff << 24)) &&
1703         DAG.MaskedValueIsZero(Op.getOperand(1), APInt(32, 0xff << 24))) {
1704       // TODO: We technically could do this for i64, but shouldn't that just be
1705       // handled by something generally reducing 64-bit division on 32-bit
1706       // values to 32-bit?
1707       return LowerDIVREM24(Op, DAG, false);
1708     }
1709   }
1710
1711   // RCP =  URECIP(Den) = 2^32 / Den + e
1712   // e is rounding error.
1713   SDValue RCP = DAG.getNode(AMDGPUISD::URECIP, DL, VT, Den);
1714
1715   // RCP_LO = mul(RCP, Den) */
1716   SDValue RCP_LO = DAG.getNode(ISD::MUL, DL, VT, RCP, Den);
1717
1718   // RCP_HI = mulhu (RCP, Den) */
1719   SDValue RCP_HI = DAG.getNode(ISD::MULHU, DL, VT, RCP, Den);
1720
1721   // NEG_RCP_LO = -RCP_LO
1722   SDValue NEG_RCP_LO = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
1723                                                      RCP_LO);
1724
1725   // ABS_RCP_LO = (RCP_HI == 0 ? NEG_RCP_LO : RCP_LO)
1726   SDValue ABS_RCP_LO = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1727                                            NEG_RCP_LO, RCP_LO,
1728                                            ISD::SETEQ);
1729   // Calculate the rounding error from the URECIP instruction
1730   // E = mulhu(ABS_RCP_LO, RCP)
1731   SDValue E = DAG.getNode(ISD::MULHU, DL, VT, ABS_RCP_LO, RCP);
1732
1733   // RCP_A_E = RCP + E
1734   SDValue RCP_A_E = DAG.getNode(ISD::ADD, DL, VT, RCP, E);
1735
1736   // RCP_S_E = RCP - E
1737   SDValue RCP_S_E = DAG.getNode(ISD::SUB, DL, VT, RCP, E);
1738
1739   // Tmp0 = (RCP_HI == 0 ? RCP_A_E : RCP_SUB_E)
1740   SDValue Tmp0 = DAG.getSelectCC(DL, RCP_HI, DAG.getConstant(0, VT),
1741                                      RCP_A_E, RCP_S_E,
1742                                      ISD::SETEQ);
1743   // Quotient = mulhu(Tmp0, Num)
1744   SDValue Quotient = DAG.getNode(ISD::MULHU, DL, VT, Tmp0, Num);
1745
1746   // Num_S_Remainder = Quotient * Den
1747   SDValue Num_S_Remainder = DAG.getNode(ISD::MUL, DL, VT, Quotient, Den);
1748
1749   // Remainder = Num - Num_S_Remainder
1750   SDValue Remainder = DAG.getNode(ISD::SUB, DL, VT, Num, Num_S_Remainder);
1751
1752   // Remainder_GE_Den = (Remainder >= Den ? -1 : 0)
1753   SDValue Remainder_GE_Den = DAG.getSelectCC(DL, Remainder, Den,
1754                                                  DAG.getConstant(-1, VT),
1755                                                  DAG.getConstant(0, VT),
1756                                                  ISD::SETUGE);
1757   // Remainder_GE_Zero = (Num >= Num_S_Remainder ? -1 : 0)
1758   SDValue Remainder_GE_Zero = DAG.getSelectCC(DL, Num,
1759                                                   Num_S_Remainder,
1760                                                   DAG.getConstant(-1, VT),
1761                                                   DAG.getConstant(0, VT),
1762                                                   ISD::SETUGE);
1763   // Tmp1 = Remainder_GE_Den & Remainder_GE_Zero
1764   SDValue Tmp1 = DAG.getNode(ISD::AND, DL, VT, Remainder_GE_Den,
1765                                                Remainder_GE_Zero);
1766
1767   // Calculate Division result:
1768
1769   // Quotient_A_One = Quotient + 1
1770   SDValue Quotient_A_One = DAG.getNode(ISD::ADD, DL, VT, Quotient,
1771                                                          DAG.getConstant(1, VT));
1772
1773   // Quotient_S_One = Quotient - 1
1774   SDValue Quotient_S_One = DAG.getNode(ISD::SUB, DL, VT, Quotient,
1775                                                          DAG.getConstant(1, VT));
1776
1777   // Div = (Tmp1 == 0 ? Quotient : Quotient_A_One)
1778   SDValue Div = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1779                                      Quotient, Quotient_A_One, ISD::SETEQ);
1780
1781   // Div = (Remainder_GE_Zero == 0 ? Quotient_S_One : Div)
1782   Div = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1783                             Quotient_S_One, Div, ISD::SETEQ);
1784
1785   // Calculate Rem result:
1786
1787   // Remainder_S_Den = Remainder - Den
1788   SDValue Remainder_S_Den = DAG.getNode(ISD::SUB, DL, VT, Remainder, Den);
1789
1790   // Remainder_A_Den = Remainder + Den
1791   SDValue Remainder_A_Den = DAG.getNode(ISD::ADD, DL, VT, Remainder, Den);
1792
1793   // Rem = (Tmp1 == 0 ? Remainder : Remainder_S_Den)
1794   SDValue Rem = DAG.getSelectCC(DL, Tmp1, DAG.getConstant(0, VT),
1795                                     Remainder, Remainder_S_Den, ISD::SETEQ);
1796
1797   // Rem = (Remainder_GE_Zero == 0 ? Remainder_A_Den : Rem)
1798   Rem = DAG.getSelectCC(DL, Remainder_GE_Zero, DAG.getConstant(0, VT),
1799                             Remainder_A_Den, Rem, ISD::SETEQ);
1800   SDValue Ops[2] = {
1801     Div,
1802     Rem
1803   };
1804   return DAG.getMergeValues(Ops, DL);
1805 }
1806
1807 SDValue AMDGPUTargetLowering::LowerSDIVREM(SDValue Op,
1808                                            SelectionDAG &DAG) const {
1809   SDLoc DL(Op);
1810   EVT VT = Op.getValueType();
1811
1812   SDValue LHS = Op.getOperand(0);
1813   SDValue RHS = Op.getOperand(1);
1814
1815   if (VT == MVT::i32) {
1816     if (DAG.ComputeNumSignBits(Op.getOperand(0)) > 8 &&
1817         DAG.ComputeNumSignBits(Op.getOperand(1)) > 8) {
1818       // TODO: We technically could do this for i64, but shouldn't that just be
1819       // handled by something generally reducing 64-bit division on 32-bit
1820       // values to 32-bit?
1821       return LowerDIVREM24(Op, DAG, true);
1822     }
1823   }
1824
1825   SDValue Zero = DAG.getConstant(0, VT);
1826   SDValue NegOne = DAG.getConstant(-1, VT);
1827
1828   SDValue LHSign = DAG.getSelectCC(DL, LHS, Zero, NegOne, Zero, ISD::SETLT);
1829   SDValue RHSign = DAG.getSelectCC(DL, RHS, Zero, NegOne, Zero, ISD::SETLT);
1830   SDValue DSign = DAG.getNode(ISD::XOR, DL, VT, LHSign, RHSign);
1831   SDValue RSign = LHSign; // Remainder sign is the same as LHS
1832
1833   LHS = DAG.getNode(ISD::ADD, DL, VT, LHS, LHSign);
1834   RHS = DAG.getNode(ISD::ADD, DL, VT, RHS, RHSign);
1835
1836   LHS = DAG.getNode(ISD::XOR, DL, VT, LHS, LHSign);
1837   RHS = DAG.getNode(ISD::XOR, DL, VT, RHS, RHSign);
1838
1839   SDValue Div = DAG.getNode(ISD::UDIVREM, DL, DAG.getVTList(VT, VT), LHS, RHS);
1840   SDValue Rem = Div.getValue(1);
1841
1842   Div = DAG.getNode(ISD::XOR, DL, VT, Div, DSign);
1843   Rem = DAG.getNode(ISD::XOR, DL, VT, Rem, RSign);
1844
1845   Div = DAG.getNode(ISD::SUB, DL, VT, Div, DSign);
1846   Rem = DAG.getNode(ISD::SUB, DL, VT, Rem, RSign);
1847
1848   SDValue Res[2] = {
1849     Div,
1850     Rem
1851   };
1852   return DAG.getMergeValues(Res, DL);
1853 }
1854
1855 // (frem x, y) -> (fsub x, (fmul (ftrunc (fdiv x, y)), y))
1856 SDValue AMDGPUTargetLowering::LowerFREM(SDValue Op, SelectionDAG &DAG) const {
1857   SDLoc SL(Op);
1858   EVT VT = Op.getValueType();
1859   SDValue X = Op.getOperand(0);
1860   SDValue Y = Op.getOperand(1);
1861
1862   SDValue Div = DAG.getNode(ISD::FDIV, SL, VT, X, Y);
1863   SDValue Floor = DAG.getNode(ISD::FTRUNC, SL, VT, Div);
1864   SDValue Mul = DAG.getNode(ISD::FMUL, SL, VT, Floor, Y);
1865
1866   return DAG.getNode(ISD::FSUB, SL, VT, X, Mul);
1867 }
1868
1869 SDValue AMDGPUTargetLowering::LowerFCEIL(SDValue Op, SelectionDAG &DAG) const {
1870   SDLoc SL(Op);
1871   SDValue Src = Op.getOperand(0);
1872
1873   // result = trunc(src)
1874   // if (src > 0.0 && src != result)
1875   //   result += 1.0
1876
1877   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1878
1879   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1880   const SDValue One = DAG.getConstantFP(1.0, MVT::f64);
1881
1882   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1883
1884   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOGT);
1885   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1886   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1887
1888   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, One, Zero);
1889   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
1890 }
1891
1892 SDValue AMDGPUTargetLowering::LowerFTRUNC(SDValue Op, SelectionDAG &DAG) const {
1893   SDLoc SL(Op);
1894   SDValue Src = Op.getOperand(0);
1895
1896   assert(Op.getValueType() == MVT::f64);
1897
1898   const SDValue Zero = DAG.getConstant(0, MVT::i32);
1899   const SDValue One = DAG.getConstant(1, MVT::i32);
1900
1901   SDValue VecSrc = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
1902
1903   // Extract the upper half, since this is where we will find the sign and
1904   // exponent.
1905   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, VecSrc, One);
1906
1907   const unsigned FractBits = 52;
1908   const unsigned ExpBits = 11;
1909
1910   // Extract the exponent.
1911   SDValue ExpPart = DAG.getNode(AMDGPUISD::BFE_U32, SL, MVT::i32,
1912                                 Hi,
1913                                 DAG.getConstant(FractBits - 32, MVT::i32),
1914                                 DAG.getConstant(ExpBits, MVT::i32));
1915   SDValue Exp = DAG.getNode(ISD::SUB, SL, MVT::i32, ExpPart,
1916                             DAG.getConstant(1023, MVT::i32));
1917
1918   // Extract the sign bit.
1919   const SDValue SignBitMask = DAG.getConstant(UINT32_C(1) << 31, MVT::i32);
1920   SDValue SignBit = DAG.getNode(ISD::AND, SL, MVT::i32, Hi, SignBitMask);
1921
1922   // Extend back to to 64-bits.
1923   SDValue SignBit64 = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32,
1924                                   Zero, SignBit);
1925   SignBit64 = DAG.getNode(ISD::BITCAST, SL, MVT::i64, SignBit64);
1926
1927   SDValue BcInt = DAG.getNode(ISD::BITCAST, SL, MVT::i64, Src);
1928   const SDValue FractMask
1929     = DAG.getConstant((UINT64_C(1) << FractBits) - 1, MVT::i64);
1930
1931   SDValue Shr = DAG.getNode(ISD::SRA, SL, MVT::i64, FractMask, Exp);
1932   SDValue Not = DAG.getNOT(SL, Shr, MVT::i64);
1933   SDValue Tmp0 = DAG.getNode(ISD::AND, SL, MVT::i64, BcInt, Not);
1934
1935   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::i32);
1936
1937   const SDValue FiftyOne = DAG.getConstant(FractBits - 1, MVT::i32);
1938
1939   SDValue ExpLt0 = DAG.getSetCC(SL, SetCCVT, Exp, Zero, ISD::SETLT);
1940   SDValue ExpGt51 = DAG.getSetCC(SL, SetCCVT, Exp, FiftyOne, ISD::SETGT);
1941
1942   SDValue Tmp1 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpLt0, SignBit64, Tmp0);
1943   SDValue Tmp2 = DAG.getNode(ISD::SELECT, SL, MVT::i64, ExpGt51, BcInt, Tmp1);
1944
1945   return DAG.getNode(ISD::BITCAST, SL, MVT::f64, Tmp2);
1946 }
1947
1948 SDValue AMDGPUTargetLowering::LowerFRINT(SDValue Op, SelectionDAG &DAG) const {
1949   SDLoc SL(Op);
1950   SDValue Src = Op.getOperand(0);
1951
1952   assert(Op.getValueType() == MVT::f64);
1953
1954   APFloat C1Val(APFloat::IEEEdouble, "0x1.0p+52");
1955   SDValue C1 = DAG.getConstantFP(C1Val, MVT::f64);
1956   SDValue CopySign = DAG.getNode(ISD::FCOPYSIGN, SL, MVT::f64, C1, Src);
1957
1958   SDValue Tmp1 = DAG.getNode(ISD::FADD, SL, MVT::f64, Src, CopySign);
1959   SDValue Tmp2 = DAG.getNode(ISD::FSUB, SL, MVT::f64, Tmp1, CopySign);
1960
1961   SDValue Fabs = DAG.getNode(ISD::FABS, SL, MVT::f64, Src);
1962
1963   APFloat C2Val(APFloat::IEEEdouble, "0x1.fffffffffffffp+51");
1964   SDValue C2 = DAG.getConstantFP(C2Val, MVT::f64);
1965
1966   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1967   SDValue Cond = DAG.getSetCC(SL, SetCCVT, Fabs, C2, ISD::SETOGT);
1968
1969   return DAG.getSelect(SL, MVT::f64, Cond, Src, Tmp2);
1970 }
1971
1972 SDValue AMDGPUTargetLowering::LowerFNEARBYINT(SDValue Op, SelectionDAG &DAG) const {
1973   // FNEARBYINT and FRINT are the same, except in their handling of FP
1974   // exceptions. Those aren't really meaningful for us, and OpenCL only has
1975   // rint, so just treat them as equivalent.
1976   return DAG.getNode(ISD::FRINT, SDLoc(Op), Op.getValueType(), Op.getOperand(0));
1977 }
1978
1979 SDValue AMDGPUTargetLowering::LowerFFLOOR(SDValue Op, SelectionDAG &DAG) const {
1980   SDLoc SL(Op);
1981   SDValue Src = Op.getOperand(0);
1982
1983   // result = trunc(src);
1984   // if (src < 0.0 && src != result)
1985   //   result += -1.0.
1986
1987   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
1988
1989   const SDValue Zero = DAG.getConstantFP(0.0, MVT::f64);
1990   const SDValue NegOne = DAG.getConstantFP(-1.0, MVT::f64);
1991
1992   EVT SetCCVT = getSetCCResultType(*DAG.getContext(), MVT::f64);
1993
1994   SDValue Lt0 = DAG.getSetCC(SL, SetCCVT, Src, Zero, ISD::SETOLT);
1995   SDValue NeTrunc = DAG.getSetCC(SL, SetCCVT, Src, Trunc, ISD::SETONE);
1996   SDValue And = DAG.getNode(ISD::AND, SL, SetCCVT, Lt0, NeTrunc);
1997
1998   SDValue Add = DAG.getNode(ISD::SELECT, SL, MVT::f64, And, NegOne, Zero);
1999   return DAG.getNode(ISD::FADD, SL, MVT::f64, Trunc, Add);
2000 }
2001
2002 SDValue AMDGPUTargetLowering::LowerINT_TO_FP64(SDValue Op, SelectionDAG &DAG,
2003                                                bool Signed) const {
2004   SDLoc SL(Op);
2005   SDValue Src = Op.getOperand(0);
2006
2007   SDValue BC = DAG.getNode(ISD::BITCAST, SL, MVT::v2i32, Src);
2008
2009   SDValue Lo = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2010                            DAG.getConstant(0, MVT::i32));
2011   SDValue Hi = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SL, MVT::i32, BC,
2012                            DAG.getConstant(1, MVT::i32));
2013
2014   SDValue CvtHi = DAG.getNode(Signed ? ISD::SINT_TO_FP : ISD::UINT_TO_FP,
2015                               SL, MVT::f64, Hi);
2016
2017   SDValue CvtLo = DAG.getNode(ISD::UINT_TO_FP, SL, MVT::f64, Lo);
2018
2019   SDValue LdExp = DAG.getNode(AMDGPUISD::LDEXP, SL, MVT::f64, CvtHi,
2020                               DAG.getConstant(32, MVT::i32));
2021
2022   return DAG.getNode(ISD::FADD, SL, MVT::f64, LdExp, CvtLo);
2023 }
2024
2025 SDValue AMDGPUTargetLowering::LowerUINT_TO_FP(SDValue Op,
2026                                                SelectionDAG &DAG) const {
2027   SDValue S0 = Op.getOperand(0);
2028   if (S0.getValueType() != MVT::i64)
2029     return SDValue();
2030
2031   EVT DestVT = Op.getValueType();
2032   if (DestVT == MVT::f64)
2033     return LowerINT_TO_FP64(Op, DAG, false);
2034
2035   assert(DestVT == MVT::f32);
2036
2037   SDLoc DL(Op);
2038
2039   // f32 uint_to_fp i64
2040   SDValue Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2041                            DAG.getConstant(0, MVT::i32));
2042   SDValue FloatLo = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Lo);
2043   SDValue Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, DL, MVT::i32, S0,
2044                            DAG.getConstant(1, MVT::i32));
2045   SDValue FloatHi = DAG.getNode(ISD::UINT_TO_FP, DL, MVT::f32, Hi);
2046   FloatHi = DAG.getNode(ISD::FMUL, DL, MVT::f32, FloatHi,
2047                         DAG.getConstantFP(4294967296.0f, MVT::f32)); // 2^32
2048   return DAG.getNode(ISD::FADD, DL, MVT::f32, FloatLo, FloatHi);
2049 }
2050
2051 SDValue AMDGPUTargetLowering::LowerSINT_TO_FP(SDValue Op,
2052                                               SelectionDAG &DAG) const {
2053   SDValue Src = Op.getOperand(0);
2054   if (Src.getValueType() == MVT::i64 && Op.getValueType() == MVT::f64)
2055     return LowerINT_TO_FP64(Op, DAG, true);
2056
2057   return SDValue();
2058 }
2059
2060 SDValue AMDGPUTargetLowering::LowerFP64_TO_INT(SDValue Op, SelectionDAG &DAG,
2061                                                bool Signed) const {
2062   SDLoc SL(Op);
2063
2064   SDValue Src = Op.getOperand(0);
2065
2066   SDValue Trunc = DAG.getNode(ISD::FTRUNC, SL, MVT::f64, Src);
2067
2068   SDValue K0
2069     = DAG.getConstantFP(BitsToDouble(UINT64_C(0x3df0000000000000)), MVT::f64);
2070   SDValue K1
2071     = DAG.getConstantFP(BitsToDouble(UINT64_C(0xc1f0000000000000)), MVT::f64);
2072
2073   SDValue Mul = DAG.getNode(ISD::FMUL, SL, MVT::f64, Trunc, K0);
2074
2075   SDValue FloorMul = DAG.getNode(ISD::FFLOOR, SL, MVT::f64, Mul);
2076
2077
2078   SDValue Fma = DAG.getNode(ISD::FMA, SL, MVT::f64, FloorMul, K1, Trunc);
2079
2080   SDValue Hi = DAG.getNode(Signed ? ISD::FP_TO_SINT : ISD::FP_TO_UINT, SL,
2081                            MVT::i32, FloorMul);
2082   SDValue Lo = DAG.getNode(ISD::FP_TO_UINT, SL, MVT::i32, Fma);
2083
2084   SDValue Result = DAG.getNode(ISD::BUILD_VECTOR, SL, MVT::v2i32, Lo, Hi);
2085
2086   return DAG.getNode(ISD::BITCAST, SL, MVT::i64, Result);
2087 }
2088
2089 SDValue AMDGPUTargetLowering::LowerFP_TO_SINT(SDValue Op,
2090                                               SelectionDAG &DAG) const {
2091   SDValue Src = Op.getOperand(0);
2092
2093   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2094     return LowerFP64_TO_INT(Op, DAG, true);
2095
2096   return SDValue();
2097 }
2098
2099 SDValue AMDGPUTargetLowering::LowerFP_TO_UINT(SDValue Op,
2100                                               SelectionDAG &DAG) const {
2101   SDValue Src = Op.getOperand(0);
2102
2103   if (Op.getValueType() == MVT::i64 && Src.getValueType() == MVT::f64)
2104     return LowerFP64_TO_INT(Op, DAG, false);
2105
2106   return SDValue();
2107 }
2108
2109 SDValue AMDGPUTargetLowering::LowerSIGN_EXTEND_INREG(SDValue Op,
2110                                                      SelectionDAG &DAG) const {
2111   EVT ExtraVT = cast<VTSDNode>(Op.getOperand(1))->getVT();
2112   MVT VT = Op.getSimpleValueType();
2113   MVT ScalarVT = VT.getScalarType();
2114
2115   if (!VT.isVector())
2116     return SDValue();
2117
2118   SDValue Src = Op.getOperand(0);
2119   SDLoc DL(Op);
2120
2121   // TODO: Don't scalarize on Evergreen?
2122   unsigned NElts = VT.getVectorNumElements();
2123   SmallVector<SDValue, 8> Args;
2124   DAG.ExtractVectorElements(Src, Args, 0, NElts);
2125
2126   SDValue VTOp = DAG.getValueType(ExtraVT.getScalarType());
2127   for (unsigned I = 0; I < NElts; ++I)
2128     Args[I] = DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, ScalarVT, Args[I], VTOp);
2129
2130   return DAG.getNode(ISD::BUILD_VECTOR, DL, VT, Args);
2131 }
2132
2133 //===----------------------------------------------------------------------===//
2134 // Custom DAG optimizations
2135 //===----------------------------------------------------------------------===//
2136
2137 static bool isU24(SDValue Op, SelectionDAG &DAG) {
2138   APInt KnownZero, KnownOne;
2139   EVT VT = Op.getValueType();
2140   DAG.computeKnownBits(Op, KnownZero, KnownOne);
2141
2142   return (VT.getSizeInBits() - KnownZero.countLeadingOnes()) <= 24;
2143 }
2144
2145 static bool isI24(SDValue Op, SelectionDAG &DAG) {
2146   EVT VT = Op.getValueType();
2147
2148   // In order for this to be a signed 24-bit value, bit 23, must
2149   // be a sign bit.
2150   return VT.getSizeInBits() >= 24 && // Types less than 24-bit should be treated
2151                                      // as unsigned 24-bit values.
2152          (VT.getSizeInBits() - DAG.ComputeNumSignBits(Op)) < 24;
2153 }
2154
2155 static void simplifyI24(SDValue Op, TargetLowering::DAGCombinerInfo &DCI) {
2156
2157   SelectionDAG &DAG = DCI.DAG;
2158   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2159   EVT VT = Op.getValueType();
2160
2161   APInt Demanded = APInt::getLowBitsSet(VT.getSizeInBits(), 24);
2162   APInt KnownZero, KnownOne;
2163   TargetLowering::TargetLoweringOpt TLO(DAG, true, true);
2164   if (TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
2165     DCI.CommitTargetLoweringOpt(TLO);
2166 }
2167
2168 template <typename IntTy>
2169 static SDValue constantFoldBFE(SelectionDAG &DAG, IntTy Src0,
2170                                uint32_t Offset, uint32_t Width) {
2171   if (Width + Offset < 32) {
2172     uint32_t Shl = static_cast<uint32_t>(Src0) << (32 - Offset - Width);
2173     IntTy Result = static_cast<IntTy>(Shl) >> (32 - Width);
2174     return DAG.getConstant(Result, MVT::i32);
2175   }
2176
2177   return DAG.getConstant(Src0 >> Offset, MVT::i32);
2178 }
2179
2180 static bool usesAllNormalStores(SDNode *LoadVal) {
2181   for (SDNode::use_iterator I = LoadVal->use_begin(); !I.atEnd(); ++I) {
2182     if (!ISD::isNormalStore(*I))
2183       return false;
2184   }
2185
2186   return true;
2187 }
2188
2189 // If we have a copy of an illegal type, replace it with a load / store of an
2190 // equivalently sized legal type. This avoids intermediate bit pack / unpack
2191 // instructions emitted when handling extloads and truncstores. Ideally we could
2192 // recognize the pack / unpack pattern to eliminate it.
2193 SDValue AMDGPUTargetLowering::performStoreCombine(SDNode *N,
2194                                                   DAGCombinerInfo &DCI) const {
2195   if (!DCI.isBeforeLegalize())
2196     return SDValue();
2197
2198   StoreSDNode *SN = cast<StoreSDNode>(N);
2199   SDValue Value = SN->getValue();
2200   EVT VT = Value.getValueType();
2201
2202   if (isTypeLegal(VT) || SN->isVolatile() ||
2203       !ISD::isNormalLoad(Value.getNode()) || VT.getSizeInBits() < 8)
2204     return SDValue();
2205
2206   LoadSDNode *LoadVal = cast<LoadSDNode>(Value);
2207   if (LoadVal->isVolatile() || !usesAllNormalStores(LoadVal))
2208     return SDValue();
2209
2210   EVT MemVT = LoadVal->getMemoryVT();
2211
2212   SDLoc SL(N);
2213   SelectionDAG &DAG = DCI.DAG;
2214   EVT LoadVT = getEquivalentMemType(*DAG.getContext(), MemVT);
2215
2216   SDValue NewLoad = DAG.getLoad(ISD::UNINDEXED, ISD::NON_EXTLOAD,
2217                                 LoadVT, SL,
2218                                 LoadVal->getChain(),
2219                                 LoadVal->getBasePtr(),
2220                                 LoadVal->getOffset(),
2221                                 LoadVT,
2222                                 LoadVal->getMemOperand());
2223
2224   SDValue CastLoad = DAG.getNode(ISD::BITCAST, SL, VT, NewLoad.getValue(0));
2225   DCI.CombineTo(LoadVal, CastLoad, NewLoad.getValue(1), false);
2226
2227   return DAG.getStore(SN->getChain(), SL, NewLoad,
2228                       SN->getBasePtr(), SN->getMemOperand());
2229 }
2230
2231 SDValue AMDGPUTargetLowering::performMulCombine(SDNode *N,
2232                                                 DAGCombinerInfo &DCI) const {
2233   EVT VT = N->getValueType(0);
2234
2235   if (VT.isVector() || VT.getSizeInBits() > 32)
2236     return SDValue();
2237
2238   SelectionDAG &DAG = DCI.DAG;
2239   SDLoc DL(N);
2240
2241   SDValue N0 = N->getOperand(0);
2242   SDValue N1 = N->getOperand(1);
2243   SDValue Mul;
2244
2245   if (Subtarget->hasMulU24() && isU24(N0, DAG) && isU24(N1, DAG)) {
2246     N0 = DAG.getZExtOrTrunc(N0, DL, MVT::i32);
2247     N1 = DAG.getZExtOrTrunc(N1, DL, MVT::i32);
2248     Mul = DAG.getNode(AMDGPUISD::MUL_U24, DL, MVT::i32, N0, N1);
2249   } else if (Subtarget->hasMulI24() && isI24(N0, DAG) && isI24(N1, DAG)) {
2250     N0 = DAG.getSExtOrTrunc(N0, DL, MVT::i32);
2251     N1 = DAG.getSExtOrTrunc(N1, DL, MVT::i32);
2252     Mul = DAG.getNode(AMDGPUISD::MUL_I24, DL, MVT::i32, N0, N1);
2253   } else {
2254     return SDValue();
2255   }
2256
2257   // We need to use sext even for MUL_U24, because MUL_U24 is used
2258   // for signed multiply of 8 and 16-bit types.
2259   return DAG.getSExtOrTrunc(Mul, DL, VT);
2260 }
2261
2262 SDValue AMDGPUTargetLowering::PerformDAGCombine(SDNode *N,
2263                                                 DAGCombinerInfo &DCI) const {
2264   SelectionDAG &DAG = DCI.DAG;
2265   SDLoc DL(N);
2266
2267   switch(N->getOpcode()) {
2268     default: break;
2269     case ISD::MUL:
2270       return performMulCombine(N, DCI);
2271     case AMDGPUISD::MUL_I24:
2272     case AMDGPUISD::MUL_U24: {
2273       SDValue N0 = N->getOperand(0);
2274       SDValue N1 = N->getOperand(1);
2275       simplifyI24(N0, DCI);
2276       simplifyI24(N1, DCI);
2277       return SDValue();
2278     }
2279   case ISD::SELECT_CC: {
2280     SDLoc DL(N);
2281     EVT VT = N->getValueType(0);
2282
2283     if (VT == MVT::f32 ||
2284         (VT == MVT::f64 &&
2285          Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS)) {
2286       SDValue LHS = N->getOperand(0);
2287       SDValue RHS = N->getOperand(1);
2288       SDValue True = N->getOperand(2);
2289       SDValue False = N->getOperand(3);
2290       SDValue CC = N->getOperand(4);
2291
2292       return CombineFMinMax(DL, VT, LHS, RHS, True, False, CC, DAG);
2293     }
2294
2295     break;
2296   }
2297   case ISD::SELECT: {
2298     SDValue Cond = N->getOperand(0);
2299     if (Cond.getOpcode() == ISD::SETCC) {
2300       SDLoc DL(N);
2301       EVT VT = N->getValueType(0);
2302       SDValue LHS = Cond.getOperand(0);
2303       SDValue RHS = Cond.getOperand(1);
2304       SDValue CC = Cond.getOperand(2);
2305
2306       SDValue True = N->getOperand(1);
2307       SDValue False = N->getOperand(2);
2308
2309       if (VT == MVT::f32 ||
2310           (VT == MVT::f64 &&
2311            Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS)) {
2312         return CombineFMinMax(DL, VT, LHS, RHS, True, False, CC, DAG);
2313       }
2314
2315       // TODO: Implement min / max Evergreen instructions.
2316       if (VT == MVT::i32 &&
2317           Subtarget->getGeneration() >= AMDGPUSubtarget::SOUTHERN_ISLANDS) {
2318         return CombineIMinMax(DL, VT, LHS, RHS, True, False, CC, DAG);
2319       }
2320     }
2321
2322     break;
2323   }
2324   case AMDGPUISD::BFE_I32:
2325   case AMDGPUISD::BFE_U32: {
2326     assert(!N->getValueType(0).isVector() &&
2327            "Vector handling of BFE not implemented");
2328     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(N->getOperand(2));
2329     if (!Width)
2330       break;
2331
2332     uint32_t WidthVal = Width->getZExtValue() & 0x1f;
2333     if (WidthVal == 0)
2334       return DAG.getConstant(0, MVT::i32);
2335
2336     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
2337     if (!Offset)
2338       break;
2339
2340     SDValue BitsFrom = N->getOperand(0);
2341     uint32_t OffsetVal = Offset->getZExtValue() & 0x1f;
2342
2343     bool Signed = N->getOpcode() == AMDGPUISD::BFE_I32;
2344
2345     if (OffsetVal == 0) {
2346       // This is already sign / zero extended, so try to fold away extra BFEs.
2347       unsigned SignBits =  Signed ? (32 - WidthVal + 1) : (32 - WidthVal);
2348
2349       unsigned OpSignBits = DAG.ComputeNumSignBits(BitsFrom);
2350       if (OpSignBits >= SignBits)
2351         return BitsFrom;
2352
2353       EVT SmallVT = EVT::getIntegerVT(*DAG.getContext(), WidthVal);
2354       if (Signed) {
2355         // This is a sign_extend_inreg. Replace it to take advantage of existing
2356         // DAG Combines. If not eliminated, we will match back to BFE during
2357         // selection.
2358
2359         // TODO: The sext_inreg of extended types ends, although we can could
2360         // handle them in a single BFE.
2361         return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, MVT::i32, BitsFrom,
2362                            DAG.getValueType(SmallVT));
2363       }
2364
2365       return DAG.getZeroExtendInReg(BitsFrom, DL, SmallVT);
2366     }
2367
2368     if (ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(BitsFrom)) {
2369       if (Signed) {
2370         return constantFoldBFE<int32_t>(DAG,
2371                                         CVal->getSExtValue(),
2372                                         OffsetVal,
2373                                         WidthVal);
2374       }
2375
2376       return constantFoldBFE<uint32_t>(DAG,
2377                                        CVal->getZExtValue(),
2378                                        OffsetVal,
2379                                        WidthVal);
2380     }
2381
2382     if ((OffsetVal + WidthVal) >= 32) {
2383       SDValue ShiftVal = DAG.getConstant(OffsetVal, MVT::i32);
2384       return DAG.getNode(Signed ? ISD::SRA : ISD::SRL, DL, MVT::i32,
2385                          BitsFrom, ShiftVal);
2386     }
2387
2388     if (BitsFrom.hasOneUse()) {
2389       APInt Demanded = APInt::getBitsSet(32,
2390                                          OffsetVal,
2391                                          OffsetVal + WidthVal);
2392
2393       APInt KnownZero, KnownOne;
2394       TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
2395                                             !DCI.isBeforeLegalizeOps());
2396       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
2397       if (TLO.ShrinkDemandedConstant(BitsFrom, Demanded) ||
2398           TLI.SimplifyDemandedBits(BitsFrom, Demanded,
2399                                    KnownZero, KnownOne, TLO)) {
2400         DCI.CommitTargetLoweringOpt(TLO);
2401       }
2402     }
2403
2404     break;
2405   }
2406
2407   case ISD::STORE:
2408     return performStoreCombine(N, DCI);
2409   }
2410   return SDValue();
2411 }
2412
2413 //===----------------------------------------------------------------------===//
2414 // Helper functions
2415 //===----------------------------------------------------------------------===//
2416
2417 void AMDGPUTargetLowering::getOriginalFunctionArgs(
2418                                SelectionDAG &DAG,
2419                                const Function *F,
2420                                const SmallVectorImpl<ISD::InputArg> &Ins,
2421                                SmallVectorImpl<ISD::InputArg> &OrigIns) const {
2422
2423   for (unsigned i = 0, e = Ins.size(); i < e; ++i) {
2424     if (Ins[i].ArgVT == Ins[i].VT) {
2425       OrigIns.push_back(Ins[i]);
2426       continue;
2427     }
2428
2429     EVT VT;
2430     if (Ins[i].ArgVT.isVector() && !Ins[i].VT.isVector()) {
2431       // Vector has been split into scalars.
2432       VT = Ins[i].ArgVT.getVectorElementType();
2433     } else if (Ins[i].VT.isVector() && Ins[i].ArgVT.isVector() &&
2434                Ins[i].ArgVT.getVectorElementType() !=
2435                Ins[i].VT.getVectorElementType()) {
2436       // Vector elements have been promoted
2437       VT = Ins[i].ArgVT;
2438     } else {
2439       // Vector has been spilt into smaller vectors.
2440       VT = Ins[i].VT;
2441     }
2442
2443     ISD::InputArg Arg(Ins[i].Flags, VT, VT, Ins[i].Used,
2444                       Ins[i].OrigArgIndex, Ins[i].PartOffset);
2445     OrigIns.push_back(Arg);
2446   }
2447 }
2448
2449 bool AMDGPUTargetLowering::isHWTrueValue(SDValue Op) const {
2450   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2451     return CFP->isExactlyValue(1.0);
2452   }
2453   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2454     return C->isAllOnesValue();
2455   }
2456   return false;
2457 }
2458
2459 bool AMDGPUTargetLowering::isHWFalseValue(SDValue Op) const {
2460   if (ConstantFPSDNode * CFP = dyn_cast<ConstantFPSDNode>(Op)) {
2461     return CFP->getValueAPF().isZero();
2462   }
2463   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
2464     return C->isNullValue();
2465   }
2466   return false;
2467 }
2468
2469 SDValue AMDGPUTargetLowering::CreateLiveInRegister(SelectionDAG &DAG,
2470                                                   const TargetRegisterClass *RC,
2471                                                    unsigned Reg, EVT VT) const {
2472   MachineFunction &MF = DAG.getMachineFunction();
2473   MachineRegisterInfo &MRI = MF.getRegInfo();
2474   unsigned VirtualRegister;
2475   if (!MRI.isLiveIn(Reg)) {
2476     VirtualRegister = MRI.createVirtualRegister(RC);
2477     MRI.addLiveIn(Reg, VirtualRegister);
2478   } else {
2479     VirtualRegister = MRI.getLiveInVirtReg(Reg);
2480   }
2481   return DAG.getRegister(VirtualRegister, VT);
2482 }
2483
2484 #define NODE_NAME_CASE(node) case AMDGPUISD::node: return #node;
2485
2486 const char* AMDGPUTargetLowering::getTargetNodeName(unsigned Opcode) const {
2487   switch (Opcode) {
2488   default: return nullptr;
2489   // AMDIL DAG nodes
2490   NODE_NAME_CASE(CALL);
2491   NODE_NAME_CASE(UMUL);
2492   NODE_NAME_CASE(RET_FLAG);
2493   NODE_NAME_CASE(BRANCH_COND);
2494
2495   // AMDGPU DAG nodes
2496   NODE_NAME_CASE(DWORDADDR)
2497   NODE_NAME_CASE(FRACT)
2498   NODE_NAME_CASE(CLAMP)
2499   NODE_NAME_CASE(MAD)
2500   NODE_NAME_CASE(FMAX_LEGACY)
2501   NODE_NAME_CASE(SMAX)
2502   NODE_NAME_CASE(UMAX)
2503   NODE_NAME_CASE(FMIN_LEGACY)
2504   NODE_NAME_CASE(SMIN)
2505   NODE_NAME_CASE(UMIN)
2506   NODE_NAME_CASE(FMAX3)
2507   NODE_NAME_CASE(SMAX3)
2508   NODE_NAME_CASE(UMAX3)
2509   NODE_NAME_CASE(FMIN3)
2510   NODE_NAME_CASE(SMIN3)
2511   NODE_NAME_CASE(UMIN3)
2512   NODE_NAME_CASE(URECIP)
2513   NODE_NAME_CASE(DIV_SCALE)
2514   NODE_NAME_CASE(DIV_FMAS)
2515   NODE_NAME_CASE(DIV_FIXUP)
2516   NODE_NAME_CASE(TRIG_PREOP)
2517   NODE_NAME_CASE(RCP)
2518   NODE_NAME_CASE(RSQ)
2519   NODE_NAME_CASE(RSQ_LEGACY)
2520   NODE_NAME_CASE(RSQ_CLAMPED)
2521   NODE_NAME_CASE(LDEXP)
2522   NODE_NAME_CASE(DOT4)
2523   NODE_NAME_CASE(BFE_U32)
2524   NODE_NAME_CASE(BFE_I32)
2525   NODE_NAME_CASE(BFI)
2526   NODE_NAME_CASE(BFM)
2527   NODE_NAME_CASE(BREV)
2528   NODE_NAME_CASE(MUL_U24)
2529   NODE_NAME_CASE(MUL_I24)
2530   NODE_NAME_CASE(MAD_U24)
2531   NODE_NAME_CASE(MAD_I24)
2532   NODE_NAME_CASE(EXPORT)
2533   NODE_NAME_CASE(CONST_ADDRESS)
2534   NODE_NAME_CASE(REGISTER_LOAD)
2535   NODE_NAME_CASE(REGISTER_STORE)
2536   NODE_NAME_CASE(LOAD_CONSTANT)
2537   NODE_NAME_CASE(LOAD_INPUT)
2538   NODE_NAME_CASE(SAMPLE)
2539   NODE_NAME_CASE(SAMPLEB)
2540   NODE_NAME_CASE(SAMPLED)
2541   NODE_NAME_CASE(SAMPLEL)
2542   NODE_NAME_CASE(CVT_F32_UBYTE0)
2543   NODE_NAME_CASE(CVT_F32_UBYTE1)
2544   NODE_NAME_CASE(CVT_F32_UBYTE2)
2545   NODE_NAME_CASE(CVT_F32_UBYTE3)
2546   NODE_NAME_CASE(BUILD_VERTICAL_VECTOR)
2547   NODE_NAME_CASE(CONST_DATA_PTR)
2548   NODE_NAME_CASE(STORE_MSKOR)
2549   NODE_NAME_CASE(TBUFFER_STORE_FORMAT)
2550   }
2551 }
2552
2553 static void computeKnownBitsForMinMax(const SDValue Op0,
2554                                       const SDValue Op1,
2555                                       APInt &KnownZero,
2556                                       APInt &KnownOne,
2557                                       const SelectionDAG &DAG,
2558                                       unsigned Depth) {
2559   APInt Op0Zero, Op0One;
2560   APInt Op1Zero, Op1One;
2561   DAG.computeKnownBits(Op0, Op0Zero, Op0One, Depth);
2562   DAG.computeKnownBits(Op1, Op1Zero, Op1One, Depth);
2563
2564   KnownZero = Op0Zero & Op1Zero;
2565   KnownOne = Op0One & Op1One;
2566 }
2567
2568 void AMDGPUTargetLowering::computeKnownBitsForTargetNode(
2569   const SDValue Op,
2570   APInt &KnownZero,
2571   APInt &KnownOne,
2572   const SelectionDAG &DAG,
2573   unsigned Depth) const {
2574
2575   KnownZero = KnownOne = APInt(KnownOne.getBitWidth(), 0); // Don't know anything.
2576
2577   APInt KnownZero2;
2578   APInt KnownOne2;
2579   unsigned Opc = Op.getOpcode();
2580
2581   switch (Opc) {
2582   default:
2583     break;
2584   case ISD::INTRINSIC_WO_CHAIN: {
2585     // FIXME: The intrinsic should just use the node.
2586     switch (cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue()) {
2587     case AMDGPUIntrinsic::AMDGPU_imax:
2588     case AMDGPUIntrinsic::AMDGPU_umax:
2589     case AMDGPUIntrinsic::AMDGPU_imin:
2590     case AMDGPUIntrinsic::AMDGPU_umin:
2591       computeKnownBitsForMinMax(Op.getOperand(1), Op.getOperand(2),
2592                                 KnownZero, KnownOne, DAG, Depth);
2593       break;
2594     default:
2595       break;
2596     }
2597
2598     break;
2599   }
2600   case AMDGPUISD::SMAX:
2601   case AMDGPUISD::UMAX:
2602   case AMDGPUISD::SMIN:
2603   case AMDGPUISD::UMIN:
2604     computeKnownBitsForMinMax(Op.getOperand(0), Op.getOperand(1),
2605                               KnownZero, KnownOne, DAG, Depth);
2606     break;
2607
2608   case AMDGPUISD::BFE_I32:
2609   case AMDGPUISD::BFE_U32: {
2610     ConstantSDNode *CWidth = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2611     if (!CWidth)
2612       return;
2613
2614     unsigned BitWidth = 32;
2615     uint32_t Width = CWidth->getZExtValue() & 0x1f;
2616
2617     if (Opc == AMDGPUISD::BFE_U32)
2618       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - Width);
2619
2620     break;
2621   }
2622   }
2623 }
2624
2625 unsigned AMDGPUTargetLowering::ComputeNumSignBitsForTargetNode(
2626   SDValue Op,
2627   const SelectionDAG &DAG,
2628   unsigned Depth) const {
2629   switch (Op.getOpcode()) {
2630   case AMDGPUISD::BFE_I32: {
2631     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2632     if (!Width)
2633       return 1;
2634
2635     unsigned SignBits = 32 - Width->getZExtValue() + 1;
2636     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(Op.getOperand(1));
2637     if (!Offset || !Offset->isNullValue())
2638       return SignBits;
2639
2640     // TODO: Could probably figure something out with non-0 offsets.
2641     unsigned Op0SignBits = DAG.ComputeNumSignBits(Op.getOperand(0), Depth + 1);
2642     return std::max(SignBits, Op0SignBits);
2643   }
2644
2645   case AMDGPUISD::BFE_U32: {
2646     ConstantSDNode *Width = dyn_cast<ConstantSDNode>(Op.getOperand(2));
2647     return Width ? 32 - (Width->getZExtValue() & 0x1f) : 1;
2648   }
2649
2650   default:
2651     return 1;
2652   }
2653 }