lib/Target/PowerPC/PPCISelDAGToDAG.cpp

   1 //===-- PPCISelDAGToDAG.cpp - PPC --pattern matching inst selector --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for PowerPC,
  11 // converting from a legalized dag to a PPC dag.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "ppc-codegen"
  16 #include "PPC.h"
  17 #include "PPCPredicates.h"
  18 #include "PPCTargetMachine.h"
  19 #include "PPCISelLowering.h"
  20 #include "PPCHazardRecognizers.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/MachineFunction.h"
  23 #include "llvm/CodeGen/MachineRegisterInfo.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/SelectionDAGISel.h"
  26 #include "llvm/Target/TargetOptions.h"
  27 #include "llvm/Constants.h"
  28 #include "llvm/GlobalValue.h"
  29 #include "llvm/Intrinsics.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/MathExtras.h"
  32 #include "llvm/Support/Compiler.h"
  33 using namespace llvm;
  34
  35 namespace {
  36   //===--------------------------------------------------------------------===//
  37   /// PPCDAGToDAGISel - PPC specific code to select PPC machine
  38   /// instructions for SelectionDAG operations.
  39   ///
  40   class VISIBILITY_HIDDEN PPCDAGToDAGISel : public SelectionDAGISel {
  41     PPCTargetMachine &TM;
  42     PPCTargetLowering &PPCLowering;
  43     const PPCSubtarget &PPCSubTarget;
  44     unsigned GlobalBaseReg;
  45   public:
  46     explicit PPCDAGToDAGISel(PPCTargetMachine &tm)
  47       : SelectionDAGISel(*tm.getTargetLowering()), TM(tm),
  48         PPCLowering(*TM.getTargetLowering()),
  49         PPCSubTarget(*TM.getSubtargetImpl()) {}
  50
  51     virtual bool runOnFunction(Function &Fn) {
  52       // Make sure we re-emit a set of the global base reg if necessary
  53       GlobalBaseReg = 0;
  54       SelectionDAGISel::runOnFunction(Fn);
  55
  56       InsertVRSaveCode(Fn);
  57       return true;
  58     }
  59
  60     /// getI32Imm - Return a target constant with the specified value, of type
  61     /// i32.
  62     inline SDValue getI32Imm(unsigned Imm) {
  63       return CurDAG->getTargetConstant(Imm, MVT::i32);
  64     }
  65
  66     /// getI64Imm - Return a target constant with the specified value, of type
  67     /// i64.
  68     inline SDValue getI64Imm(uint64_t Imm) {
  69       return CurDAG->getTargetConstant(Imm, MVT::i64);
  70     }
  71
  72     /// getSmallIPtrImm - Return a target constant of pointer type.
  73     inline SDValue getSmallIPtrImm(unsigned Imm) {
  74       return CurDAG->getTargetConstant(Imm, PPCLowering.getPointerTy());
  75     }
  76
  77     /// isRunOfOnes - Returns true iff Val consists of one contiguous run of 1s
  78     /// with any number of 0s on either side.  The 1s are allowed to wrap from
  79     /// LSB to MSB, so 0x000FFF0, 0x0000FFFF, and 0xFF0000FF are all runs.
  80     /// 0x0F0F0000 is not, since all 1s are not contiguous.
  81     static bool isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME);
  82
  83
  84     /// isRotateAndMask - Returns true if Mask and Shift can be folded into a
  85     /// rotate and mask opcode and mask operation.
  86     static bool isRotateAndMask(SDNode *N, unsigned Mask, bool IsShiftMask,
  87                                 unsigned &SH, unsigned &MB, unsigned &ME);
  88
  89     /// getGlobalBaseReg - insert code into the entry mbb to materialize the PIC
  90     /// base register.  Return the virtual register that holds this value.
  91     SDNode *getGlobalBaseReg();
  92
  93     // Select - Convert the specified operand from a target-independent to a
  94     // target-specific node if it hasn't already been changed.
  95     SDNode *Select(SDValue Op);
  96
  97     SDNode *SelectBitfieldInsert(SDNode *N);
  98
  99     /// SelectCC - Select a comparison of the specified values with the
 100     /// specified condition code, returning the CR# of the expression.
 101     SDValue SelectCC(SDValue LHS, SDValue RHS, ISD::CondCode CC);
 102
 103     /// SelectAddrImm - Returns true if the address N can be represented by
 104     /// a base register plus a signed 16-bit displacement [r+imm].
 105     bool SelectAddrImm(SDValue Op, SDValue N, SDValue &Disp,
 106                        SDValue &Base) {
 107       return PPCLowering.SelectAddressRegImm(N, Disp, Base, *CurDAG);
 108     }
 109
 110     /// SelectAddrImmOffs - Return true if the operand is valid for a preinc
 111     /// immediate field.  Because preinc imms have already been validated, just
 112     /// accept it.
 113     bool SelectAddrImmOffs(SDValue Op, SDValue N, SDValue &Out) const {
 114       Out = N;
 115       return true;
 116     }
 117
 118     /// SelectAddrIdx - Given the specified addressed, check to see if it can be
 119     /// represented as an indexed [r+r] operation.  Returns false if it can
 120     /// be represented by [r+imm], which are preferred.
 121     bool SelectAddrIdx(SDValue Op, SDValue N, SDValue &Base,
 122                        SDValue &Index) {
 123       return PPCLowering.SelectAddressRegReg(N, Base, Index, *CurDAG);
 124     }
 125
 126     /// SelectAddrIdxOnly - Given the specified addressed, force it to be
 127     /// represented as an indexed [r+r] operation.
 128     bool SelectAddrIdxOnly(SDValue Op, SDValue N, SDValue &Base,
 129                            SDValue &Index) {
 130       return PPCLowering.SelectAddressRegRegOnly(N, Base, Index, *CurDAG);
 131     }
 132
 133     /// SelectAddrImmShift - Returns true if the address N can be represented by
 134     /// a base register plus a signed 14-bit displacement [r+imm*4].  Suitable
 135     /// for use by STD and friends.
 136     bool SelectAddrImmShift(SDValue Op, SDValue N, SDValue &Disp,
 137                             SDValue &Base) {
 138       return PPCLowering.SelectAddressRegImmShift(N, Disp, Base, *CurDAG);
 139     }
 140
 141     /// SelectInlineAsmMemoryOperand - Implement addressing mode selection for
 142     /// inline asm expressions.
 143     virtual bool SelectInlineAsmMemoryOperand(const SDValue &Op,
 144                                               char ConstraintCode,
 145                                               std::vector<SDValue> &OutOps) {
 146       SDValue Op0, Op1;
 147       switch (ConstraintCode) {
 148       default: return true;
 149       case 'm':   // memory
 150         if (!SelectAddrIdx(Op, Op, Op0, Op1))
 151           SelectAddrImm(Op, Op, Op0, Op1);
 152         break;
 153       case 'o':   // offsetable
 154         if (!SelectAddrImm(Op, Op, Op0, Op1)) {
 155           Op0 = Op;
 156           AddToISelQueue(Op0);     // r+0.
 157           Op1 = getSmallIPtrImm(0);
 158         }
 159         break;
 160       case 'v':   // not offsetable
 161         SelectAddrIdxOnly(Op, Op, Op0, Op1);
 162         break;
 163       }
 164
 165       OutOps.push_back(Op0);
 166       OutOps.push_back(Op1);
 167       return false;
 168     }
 169
 170     SDValue BuildSDIVSequence(SDNode *N);
 171     SDValue BuildUDIVSequence(SDNode *N);
 172
 173     /// InstructionSelect - This callback is invoked by
 174     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 175     virtual void InstructionSelect();
 176
 177     void InsertVRSaveCode(Function &Fn);
 178
 179     virtual const char *getPassName() const {
 180       return "PowerPC DAG->DAG Pattern Instruction Selection";
 181     }
 182
 183     /// CreateTargetHazardRecognizer - Return the hazard recognizer to use for
 184     /// this target when scheduling the DAG.
 185     virtual HazardRecognizer *CreateTargetHazardRecognizer() {
 186       // Should use subtarget info to pick the right hazard recognizer.  For
 187       // now, always return a PPC970 recognizer.
 188       const TargetInstrInfo *II = TM.getInstrInfo();
 189       assert(II && "No InstrInfo?");
 190       return new PPCHazardRecognizer970(*II);
 191     }
 192
 193 // Include the pieces autogenerated from the target description.
 194 #include "PPCGenDAGISel.inc"
 195
 196 private:
 197     SDNode *SelectSETCC(SDValue Op);
 198   };
 199 }
 200
 201 /// InstructionSelect - This callback is invoked by
 202 /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
 203 void PPCDAGToDAGISel::InstructionSelect() {
 204   DEBUG(BB->dump());
 205
 206   // Select target instructions for the DAG.
 207   SelectRoot();
 208   CurDAG->RemoveDeadNodes();
 209 }
 210
 211 /// InsertVRSaveCode - Once the entire function has been instruction selected,
 212 /// all virtual registers are created and all machine instructions are built,
 213 /// check to see if we need to save/restore VRSAVE.  If so, do it.
 214 void PPCDAGToDAGISel::InsertVRSaveCode(Function &F) {
 215   // Check to see if this function uses vector registers, which means we have to
 216   // save and restore the VRSAVE register and update it with the regs we use.
 217   //
 218   // In this case, there will be virtual registers of vector type type created
 219   // by the scheduler.  Detect them now.
 220   MachineFunction &Fn = MachineFunction::get(&F);
 221   bool HasVectorVReg = false;
 222   for (unsigned i = TargetRegisterInfo::FirstVirtualRegister,
 223        e = RegInfo->getLastVirtReg()+1; i != e; ++i)
 224     if (RegInfo->getRegClass(i) == &PPC::VRRCRegClass) {
 225       HasVectorVReg = true;
 226       break;
 227     }
 228   if (!HasVectorVReg) return;  // nothing to do.
 229
 230   // If we have a vector register, we want to emit code into the entry and exit
 231   // blocks to save and restore the VRSAVE register.  We do this here (instead
 232   // of marking all vector instructions as clobbering VRSAVE) for two reasons:
 233   //
 234   // 1. This (trivially) reduces the load on the register allocator, by not
 235   //    having to represent the live range of the VRSAVE register.
 236   // 2. This (more significantly) allows us to create a temporary virtual
 237   //    register to hold the saved VRSAVE value, allowing this temporary to be
 238   //    register allocated, instead of forcing it to be spilled to the stack.
 239
 240   // Create two vregs - one to hold the VRSAVE register that is live-in to the
 241   // function and one for the value after having bits or'd into it.
 242   unsigned InVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 243   unsigned UpdatedVRSAVE = RegInfo->createVirtualRegister(&PPC::GPRCRegClass);
 244
 245   const TargetInstrInfo &TII = *TM.getInstrInfo();
 246   MachineBasicBlock &EntryBB = *Fn.begin();
 247   // Emit the following code into the entry block:
 248   // InVRSAVE = MFVRSAVE
 249   // UpdatedVRSAVE = UPDATE_VRSAVE InVRSAVE
 250   // MTVRSAVE UpdatedVRSAVE
 251   MachineBasicBlock::iterator IP = EntryBB.begin();  // Insert Point
 252   BuildMI(EntryBB, IP, TII.get(PPC::MFVRSAVE), InVRSAVE);
 253   BuildMI(EntryBB, IP, TII.get(PPC::UPDATE_VRSAVE),
 254           UpdatedVRSAVE).addReg(InVRSAVE);
 255   BuildMI(EntryBB, IP, TII.get(PPC::MTVRSAVE)).addReg(UpdatedVRSAVE);
 256
 257   // Find all return blocks, outputting a restore in each epilog.
 258   for (MachineFunction::iterator BB = Fn.begin(), E = Fn.end(); BB != E; ++BB) {
 259     if (!BB->empty() && BB->back().getDesc().isReturn()) {
 260       IP = BB->end(); --IP;
 261
 262       // Skip over all terminator instructions, which are part of the return
 263       // sequence.
 264       MachineBasicBlock::iterator I2 = IP;
 265       while (I2 != BB->begin() && (--I2)->getDesc().isTerminator())
 266         IP = I2;
 267
 268       // Emit: MTVRSAVE InVRSave
 269       BuildMI(*BB, IP, TII.get(PPC::MTVRSAVE)).addReg(InVRSAVE);
 270     }
 271   }
 272 }
 273
 274
 275 /// getGlobalBaseReg - Output the instructions required to put the
 276 /// base address to use for accessing globals into a register.
 277 ///
 278 SDNode *PPCDAGToDAGISel::getGlobalBaseReg() {
 279   if (!GlobalBaseReg) {
 280     const TargetInstrInfo &TII = *TM.getInstrInfo();
 281     // Insert the set of GlobalBaseReg into the first MBB of the function
 282     MachineBasicBlock &FirstMBB = BB->getParent()->front();
 283     MachineBasicBlock::iterator MBBI = FirstMBB.begin();
 284
 285     if (PPCLowering.getPointerTy() == MVT::i32) {
 286       GlobalBaseReg = RegInfo->createVirtualRegister(PPC::GPRCRegisterClass);
 287       BuildMI(FirstMBB, MBBI, TII.get(PPC::MovePCtoLR), PPC::LR);
 288       BuildMI(FirstMBB, MBBI, TII.get(PPC::MFLR), GlobalBaseReg);
 289     } else {
 290       GlobalBaseReg = RegInfo->createVirtualRegister(PPC::G8RCRegisterClass);
 291       BuildMI(FirstMBB, MBBI, TII.get(PPC::MovePCtoLR8), PPC::LR8);
 292       BuildMI(FirstMBB, MBBI, TII.get(PPC::MFLR8), GlobalBaseReg);
 293     }
 294   }
 295   return CurDAG->getRegister(GlobalBaseReg,
 296                              PPCLowering.getPointerTy()).getNode();
 297 }
 298
 299 /// isIntS16Immediate - This method tests to see if the node is either a 32-bit
 300 /// or 64-bit immediate, and if the value can be accurately represented as a
 301 /// sign extension from a 16-bit value.  If so, this returns true and the
 302 /// immediate.
 303 static bool isIntS16Immediate(SDNode *N, short &Imm) {
 304   if (N->getOpcode() != ISD::Constant)
 305     return false;
 306
 307   Imm = (short)cast<ConstantSDNode>(N)->getZExtValue();
 308   if (N->getValueType(0) == MVT::i32)
 309     return Imm == (int32_t)cast<ConstantSDNode>(N)->getZExtValue();
 310   else
 311     return Imm == (int64_t)cast<ConstantSDNode>(N)->getZExtValue();
 312 }
 313
 314 static bool isIntS16Immediate(SDValue Op, short &Imm) {
 315   return isIntS16Immediate(Op.getNode(), Imm);
 316 }
 317
 318
 319 /// isInt32Immediate - This method tests to see if the node is a 32-bit constant
 320 /// operand. If so Imm will receive the 32-bit value.
 321 static bool isInt32Immediate(SDNode *N, unsigned &Imm) {
 322   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i32) {
 323     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 324     return true;
 325   }
 326   return false;
 327 }
 328
 329 /// isInt64Immediate - This method tests to see if the node is a 64-bit constant
 330 /// operand.  If so Imm will receive the 64-bit value.
 331 static bool isInt64Immediate(SDNode *N, uint64_t &Imm) {
 332   if (N->getOpcode() == ISD::Constant && N->getValueType(0) == MVT::i64) {
 333     Imm = cast<ConstantSDNode>(N)->getZExtValue();
 334     return true;
 335   }
 336   return false;
 337 }
 338
 339 // isInt32Immediate - This method tests to see if a constant operand.
 340 // If so Imm will receive the 32 bit value.
 341 static bool isInt32Immediate(SDValue N, unsigned &Imm) {
 342   return isInt32Immediate(N.getNode(), Imm);
 343 }
 344
 345
 346 // isOpcWithIntImmediate - This method tests to see if the node is a specific
 347 // opcode and that it has a immediate integer right operand.
 348 // If so Imm will receive the 32 bit value.
 349 static bool isOpcWithIntImmediate(SDNode *N, unsigned Opc, unsigned& Imm) {
 350   return N->getOpcode() == Opc
 351          && isInt32Immediate(N->getOperand(1).getNode(), Imm);
 352 }
 353
 354 bool PPCDAGToDAGISel::isRunOfOnes(unsigned Val, unsigned &MB, unsigned &ME) {
 355   if (isShiftedMask_32(Val)) {
 356     // look for the first non-zero bit
 357     MB = CountLeadingZeros_32(Val);
 358     // look for the first zero bit after the run of ones
 359     ME = CountLeadingZeros_32((Val - 1) ^ Val);
 360     return true;
 361   } else {
 362     Val = ~Val; // invert mask
 363     if (isShiftedMask_32(Val)) {
 364       // effectively look for the first zero bit
 365       ME = CountLeadingZeros_32(Val) - 1;
 366       // effectively look for the first one bit after the run of zeros
 367       MB = CountLeadingZeros_32((Val - 1) ^ Val) + 1;
 368       return true;
 369     }
 370   }
 371   // no run present
 372   return false;
 373 }
 374
 375 bool PPCDAGToDAGISel::isRotateAndMask(SDNode *N, unsigned Mask,
 376                                       bool IsShiftMask, unsigned &SH,
 377                                       unsigned &MB, unsigned &ME) {
 378   // Don't even go down this path for i64, since different logic will be
 379   // necessary for rldicl/rldicr/rldimi.
 380   if (N->getValueType(0) != MVT::i32)
 381     return false;
 382
 383   unsigned Shift  = 32;
 384   unsigned Indeterminant = ~0;  // bit mask marking indeterminant results
 385   unsigned Opcode = N->getOpcode();
 386   if (N->getNumOperands() != 2 ||
 387       !isInt32Immediate(N->getOperand(1).getNode(), Shift) || (Shift > 31))
 388     return false;
 389
 390   if (Opcode == ISD::SHL) {
 391     // apply shift left to mask if it comes first
 392     if (IsShiftMask) Mask = Mask << Shift;
 393     // determine which bits are made indeterminant by shift
 394     Indeterminant = ~(0xFFFFFFFFu << Shift);
 395   } else if (Opcode == ISD::SRL) {
 396     // apply shift right to mask if it comes first
 397     if (IsShiftMask) Mask = Mask >> Shift;
 398     // determine which bits are made indeterminant by shift
 399     Indeterminant = ~(0xFFFFFFFFu >> Shift);
 400     // adjust for the left rotate
 401     Shift = 32 - Shift;
 402   } else if (Opcode == ISD::ROTL) {
 403     Indeterminant = 0;
 404   } else {
 405     return false;
 406   }
 407
 408   // if the mask doesn't intersect any Indeterminant bits
 409   if (Mask && !(Mask & Indeterminant)) {
 410     SH = Shift & 31;
 411     // make sure the mask is still a mask (wrap arounds may not be)
 412     return isRunOfOnes(Mask, MB, ME);
 413   }
 414   return false;
 415 }
 416
 417 /// SelectBitfieldInsert - turn an or of two masked values into
 418 /// the rotate left word immediate then mask insert (rlwimi) instruction.
 419 SDNode *PPCDAGToDAGISel::SelectBitfieldInsert(SDNode *N) {
 420   SDValue Op0 = N->getOperand(0);
 421   SDValue Op1 = N->getOperand(1);
 422
 423   APInt LKZ, LKO, RKZ, RKO;
 424   CurDAG->ComputeMaskedBits(Op0, APInt::getAllOnesValue(32), LKZ, LKO);
 425   CurDAG->ComputeMaskedBits(Op1, APInt::getAllOnesValue(32), RKZ, RKO);
 426
 427   unsigned TargetMask = LKZ.getZExtValue();
 428   unsigned InsertMask = RKZ.getZExtValue();
 429
 430   if ((TargetMask | InsertMask) == 0xFFFFFFFF) {
 431     unsigned Op0Opc = Op0.getOpcode();
 432     unsigned Op1Opc = Op1.getOpcode();
 433     unsigned Value, SH = 0;
 434     TargetMask = ~TargetMask;
 435     InsertMask = ~InsertMask;
 436
 437     // If the LHS has a foldable shift and the RHS does not, then swap it to the
 438     // RHS so that we can fold the shift into the insert.
 439     if (Op0Opc == ISD::AND && Op1Opc == ISD::AND) {
 440       if (Op0.getOperand(0).getOpcode() == ISD::SHL ||
 441           Op0.getOperand(0).getOpcode() == ISD::SRL) {
 442         if (Op1.getOperand(0).getOpcode() != ISD::SHL &&
 443             Op1.getOperand(0).getOpcode() != ISD::SRL) {
 444           std::swap(Op0, Op1);
 445           std::swap(Op0Opc, Op1Opc);
 446           std::swap(TargetMask, InsertMask);
 447         }
 448       }
 449     } else if (Op0Opc == ISD::SHL || Op0Opc == ISD::SRL) {
 450       if (Op1Opc == ISD::AND && Op1.getOperand(0).getOpcode() != ISD::SHL &&
 451           Op1.getOperand(0).getOpcode() != ISD::SRL) {
 452         std::swap(Op0, Op1);
 453         std::swap(Op0Opc, Op1Opc);
 454         std::swap(TargetMask, InsertMask);
 455       }
 456     }
 457
 458     unsigned MB, ME;
 459     if (InsertMask && isRunOfOnes(InsertMask, MB, ME)) {
 460       SDValue Tmp1, Tmp2, Tmp3;
 461       bool DisjointMask = (TargetMask ^ InsertMask) == 0xFFFFFFFF;
 462
 463       if ((Op1Opc == ISD::SHL || Op1Opc == ISD::SRL) &&
 464           isInt32Immediate(Op1.getOperand(1), Value)) {
 465         Op1 = Op1.getOperand(0);
 466         SH  = (Op1Opc == ISD::SHL) ? Value : 32 - Value;
 467       }
 468       if (Op1Opc == ISD::AND) {
 469         unsigned SHOpc = Op1.getOperand(0).getOpcode();
 470         if ((SHOpc == ISD::SHL || SHOpc == ISD::SRL) &&
 471             isInt32Immediate(Op1.getOperand(0).getOperand(1), Value)) {
 472           Op1 = Op1.getOperand(0).getOperand(0);
 473           SH  = (SHOpc == ISD::SHL) ? Value : 32 - Value;
 474         } else {
 475           Op1 = Op1.getOperand(0);
 476         }
 477       }
 478
 479       Tmp3 = (Op0Opc == ISD::AND && DisjointMask) ? Op0.getOperand(0) : Op0;
 480       AddToISelQueue(Tmp3);
 481       AddToISelQueue(Op1);
 482       SH &= 31;
 483       SDValue Ops[] = { Tmp3, Op1, getI32Imm(SH), getI32Imm(MB),
 484                           getI32Imm(ME) };
 485       return CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32, Ops, 5);
 486     }
 487   }
 488   return 0;
 489 }
 490
 491 /// SelectCC - Select a comparison of the specified values with the specified
 492 /// condition code, returning the CR# of the expression.
 493 SDValue PPCDAGToDAGISel::SelectCC(SDValue LHS, SDValue RHS,
 494                                     ISD::CondCode CC) {
 495   // Always select the LHS.
 496   AddToISelQueue(LHS);
 497   unsigned Opc;
 498
 499   if (LHS.getValueType() == MVT::i32) {
 500     unsigned Imm;
 501     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 502       if (isInt32Immediate(RHS, Imm)) {
 503         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 504         if (isUInt16(Imm))
 505           return SDValue(CurDAG->getTargetNode(PPC::CMPLWI, MVT::i32, LHS,
 506                                                  getI32Imm(Imm & 0xFFFF)), 0);
 507         // If this is a 16-bit signed immediate, fold it.
 508         if (isInt16((int)Imm))
 509           return SDValue(CurDAG->getTargetNode(PPC::CMPWI, MVT::i32, LHS,
 510                                                  getI32Imm(Imm & 0xFFFF)), 0);
 511
 512         // For non-equality comparisons, the default code would materialize the
 513         // constant, then compare against it, like this:
 514         //   lis r2, 4660
 515         //   ori r2, r2, 22136
 516         //   cmpw cr0, r3, r2
 517         // Since we are just comparing for equality, we can emit this instead:
 518         //   xoris r0,r3,0x1234
 519         //   cmplwi cr0,r0,0x5678
 520         //   beq cr0,L6
 521         SDValue Xor(CurDAG->getTargetNode(PPC::XORIS, MVT::i32, LHS,
 522                                             getI32Imm(Imm >> 16)), 0);
 523         return SDValue(CurDAG->getTargetNode(PPC::CMPLWI, MVT::i32, Xor,
 524                                                getI32Imm(Imm & 0xFFFF)), 0);
 525       }
 526       Opc = PPC::CMPLW;
 527     } else if (ISD::isUnsignedIntSetCC(CC)) {
 528       if (isInt32Immediate(RHS, Imm) && isUInt16(Imm))
 529         return SDValue(CurDAG->getTargetNode(PPC::CMPLWI, MVT::i32, LHS,
 530                                                getI32Imm(Imm & 0xFFFF)), 0);
 531       Opc = PPC::CMPLW;
 532     } else {
 533       short SImm;
 534       if (isIntS16Immediate(RHS, SImm))
 535         return SDValue(CurDAG->getTargetNode(PPC::CMPWI, MVT::i32, LHS,
 536                                                getI32Imm((int)SImm & 0xFFFF)),
 537                          0);
 538       Opc = PPC::CMPW;
 539     }
 540   } else if (LHS.getValueType() == MVT::i64) {
 541     uint64_t Imm;
 542     if (CC == ISD::SETEQ || CC == ISD::SETNE) {
 543       if (isInt64Immediate(RHS.getNode(), Imm)) {
 544         // SETEQ/SETNE comparison with 16-bit immediate, fold it.
 545         if (isUInt16(Imm))
 546           return SDValue(CurDAG->getTargetNode(PPC::CMPLDI, MVT::i64, LHS,
 547                                                  getI32Imm(Imm & 0xFFFF)), 0);
 548         // If this is a 16-bit signed immediate, fold it.
 549         if (isInt16(Imm))
 550           return SDValue(CurDAG->getTargetNode(PPC::CMPDI, MVT::i64, LHS,
 551                                                  getI32Imm(Imm & 0xFFFF)), 0);
 552
 553         // For non-equality comparisons, the default code would materialize the
 554         // constant, then compare against it, like this:
 555         //   lis r2, 4660
 556         //   ori r2, r2, 22136
 557         //   cmpd cr0, r3, r2
 558         // Since we are just comparing for equality, we can emit this instead:
 559         //   xoris r0,r3,0x1234
 560         //   cmpldi cr0,r0,0x5678
 561         //   beq cr0,L6
 562         if (isUInt32(Imm)) {
 563           SDValue Xor(CurDAG->getTargetNode(PPC::XORIS8, MVT::i64, LHS,
 564                                               getI64Imm(Imm >> 16)), 0);
 565           return SDValue(CurDAG->getTargetNode(PPC::CMPLDI, MVT::i64, Xor,
 566                                                  getI64Imm(Imm & 0xFFFF)), 0);
 567         }
 568       }
 569       Opc = PPC::CMPLD;
 570     } else if (ISD::isUnsignedIntSetCC(CC)) {
 571       if (isInt64Immediate(RHS.getNode(), Imm) && isUInt16(Imm))
 572         return SDValue(CurDAG->getTargetNode(PPC::CMPLDI, MVT::i64, LHS,
 573                                                getI64Imm(Imm & 0xFFFF)), 0);
 574       Opc = PPC::CMPLD;
 575     } else {
 576       short SImm;
 577       if (isIntS16Immediate(RHS, SImm))
 578         return SDValue(CurDAG->getTargetNode(PPC::CMPDI, MVT::i64, LHS,
 579                                                getI64Imm(SImm & 0xFFFF)),
 580                          0);
 581       Opc = PPC::CMPD;
 582     }
 583   } else if (LHS.getValueType() == MVT::f32) {
 584     Opc = PPC::FCMPUS;
 585   } else {
 586     assert(LHS.getValueType() == MVT::f64 && "Unknown vt!");
 587     Opc = PPC::FCMPUD;
 588   }
 589   AddToISelQueue(RHS);
 590   return SDValue(CurDAG->getTargetNode(Opc, MVT::i32, LHS, RHS), 0);
 591 }
 592
 593 static PPC::Predicate getPredicateForSetCC(ISD::CondCode CC) {
 594   switch (CC) {
 595   default: assert(0 && "Unknown condition!"); abort();
 596   case ISD::SETOEQ:    // FIXME: This is incorrect see PR642.
 597   case ISD::SETUEQ:
 598   case ISD::SETEQ:  return PPC::PRED_EQ;
 599   case ISD::SETONE:    // FIXME: This is incorrect see PR642.
 600   case ISD::SETUNE:
 601   case ISD::SETNE:  return PPC::PRED_NE;
 602   case ISD::SETOLT:    // FIXME: This is incorrect see PR642.
 603   case ISD::SETULT:
 604   case ISD::SETLT:  return PPC::PRED_LT;
 605   case ISD::SETOLE:    // FIXME: This is incorrect see PR642.
 606   case ISD::SETULE:
 607   case ISD::SETLE:  return PPC::PRED_LE;
 608   case ISD::SETOGT:    // FIXME: This is incorrect see PR642.
 609   case ISD::SETUGT:
 610   case ISD::SETGT:  return PPC::PRED_GT;
 611   case ISD::SETOGE:    // FIXME: This is incorrect see PR642.
 612   case ISD::SETUGE:
 613   case ISD::SETGE:  return PPC::PRED_GE;
 614
 615   case ISD::SETO:   return PPC::PRED_NU;
 616   case ISD::SETUO:  return PPC::PRED_UN;
 617   }
 618 }
 619
 620 /// getCRIdxForSetCC - Return the index of the condition register field
 621 /// associated with the SetCC condition, and whether or not the field is
 622 /// treated as inverted.  That is, lt = 0; ge = 0 inverted.
 623 ///
 624 /// If this returns with Other != -1, then the returned comparison is an or of
 625 /// two simpler comparisons.  In this case, Invert is guaranteed to be false.
 626 static unsigned getCRIdxForSetCC(ISD::CondCode CC, bool &Invert, int &Other) {
 627   Invert = false;
 628   Other = -1;
 629   switch (CC) {
 630   default: assert(0 && "Unknown condition!"); abort();
 631   case ISD::SETOLT:
 632   case ISD::SETLT:  return 0;                  // Bit #0 = SETOLT
 633   case ISD::SETOGT:
 634   case ISD::SETGT:  return 1;                  // Bit #1 = SETOGT
 635   case ISD::SETOEQ:
 636   case ISD::SETEQ:  return 2;                  // Bit #2 = SETOEQ
 637   case ISD::SETUO:  return 3;                  // Bit #3 = SETUO
 638   case ISD::SETUGE:
 639   case ISD::SETGE:  Invert = true; return 0;   // !Bit #0 = SETUGE
 640   case ISD::SETULE:
 641   case ISD::SETLE:  Invert = true; return 1;   // !Bit #1 = SETULE
 642   case ISD::SETUNE:
 643   case ISD::SETNE:  Invert = true; return 2;   // !Bit #2 = SETUNE
 644   case ISD::SETO:   Invert = true; return 3;   // !Bit #3 = SETO
 645   case ISD::SETULT: Other = 0; return 3;       // SETOLT | SETUO
 646   case ISD::SETUGT: Other = 1; return 3;       // SETOGT | SETUO
 647   case ISD::SETUEQ: Other = 2; return 3;       // SETOEQ | SETUO
 648   case ISD::SETOGE: Other = 1; return 2;       // SETOGT | SETOEQ
 649   case ISD::SETOLE: Other = 0; return 2;       // SETOLT | SETOEQ
 650   case ISD::SETONE: Other = 0; return 1;       // SETOLT | SETOGT
 651   }
 652   return 0;
 653 }
 654
 655 SDNode *PPCDAGToDAGISel::SelectSETCC(SDValue Op) {
 656   SDNode *N = Op.getNode();
 657   unsigned Imm;
 658   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
 659   if (isInt32Immediate(N->getOperand(1), Imm)) {
 660     // We can codegen setcc op, imm very efficiently compared to a brcond.
 661     // Check for those cases here.
 662     // setcc op, 0
 663     if (Imm == 0) {
 664       SDValue Op = N->getOperand(0);
 665       AddToISelQueue(Op);
 666       switch (CC) {
 667       default: break;
 668       case ISD::SETEQ: {
 669         Op = SDValue(CurDAG->getTargetNode(PPC::CNTLZW, MVT::i32, Op), 0);
 670         SDValue Ops[] = { Op, getI32Imm(27), getI32Imm(5), getI32Imm(31) };
 671         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 672       }
 673       case ISD::SETNE: {
 674         SDValue AD =
 675           SDValue(CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 676                                           Op, getI32Imm(~0U)), 0);
 677         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, AD, Op,
 678                                     AD.getValue(1));
 679       }
 680       case ISD::SETLT: {
 681         SDValue Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 682         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 683       }
 684       case ISD::SETGT: {
 685         SDValue T =
 686           SDValue(CurDAG->getTargetNode(PPC::NEG, MVT::i32, Op), 0);
 687         T = SDValue(CurDAG->getTargetNode(PPC::ANDC, MVT::i32, T, Op), 0);
 688         SDValue Ops[] = { T, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 689         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 690       }
 691       }
 692     } else if (Imm == ~0U) {        // setcc op, -1
 693       SDValue Op = N->getOperand(0);
 694       AddToISelQueue(Op);
 695       switch (CC) {
 696       default: break;
 697       case ISD::SETEQ:
 698         Op = SDValue(CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 699                                              Op, getI32Imm(1)), 0);
 700         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 701                               SDValue(CurDAG->getTargetNode(PPC::LI, MVT::i32,
 702                                                               getI32Imm(0)), 0),
 703                                     Op.getValue(1));
 704       case ISD::SETNE: {
 705         Op = SDValue(CurDAG->getTargetNode(PPC::NOR, MVT::i32, Op, Op), 0);
 706         SDNode *AD = CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
 707                                            Op, getI32Imm(~0U));
 708         return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32, SDValue(AD, 0),
 709                                     Op, SDValue(AD, 1));
 710       }
 711       case ISD::SETLT: {
 712         SDValue AD = SDValue(CurDAG->getTargetNode(PPC::ADDI, MVT::i32, Op,
 713                                                        getI32Imm(1)), 0);
 714         SDValue AN = SDValue(CurDAG->getTargetNode(PPC::AND, MVT::i32, AD,
 715                                                        Op), 0);
 716         SDValue Ops[] = { AN, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 717         return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 718       }
 719       case ISD::SETGT: {
 720         SDValue Ops[] = { Op, getI32Imm(1), getI32Imm(31), getI32Imm(31) };
 721         Op = SDValue(CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Ops, 4), 0);
 722         return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Op,
 723                                     getI32Imm(1));
 724       }
 725       }
 726     }
 727   }
 728
 729   bool Inv;
 730   int OtherCondIdx;
 731   unsigned Idx = getCRIdxForSetCC(CC, Inv, OtherCondIdx);
 732   SDValue CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
 733   SDValue IntCR;
 734
 735   // Force the ccreg into CR7.
 736   SDValue CR7Reg = CurDAG->getRegister(PPC::CR7, MVT::i32);
 737
 738   SDValue InFlag(0, 0);  // Null incoming flag value.
 739   CCReg = CurDAG->getCopyToReg(CurDAG->getEntryNode(), CR7Reg, CCReg,
 740                                InFlag).getValue(1);
 741
 742   if (PPCSubTarget.isGigaProcessor() && OtherCondIdx == -1)
 743     IntCR = SDValue(CurDAG->getTargetNode(PPC::MFOCRF, MVT::i32, CR7Reg,
 744                                             CCReg), 0);
 745   else
 746     IntCR = SDValue(CurDAG->getTargetNode(PPC::MFCR, MVT::i32, CCReg), 0);
 747
 748   SDValue Ops[] = { IntCR, getI32Imm((32-(3-Idx)) & 31),
 749                       getI32Imm(31), getI32Imm(31) };
 750   if (OtherCondIdx == -1 && !Inv)
 751     return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 752
 753   // Get the specified bit.
 754   SDValue Tmp =
 755     SDValue(CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Ops, 4), 0);
 756   if (Inv) {
 757     assert(OtherCondIdx == -1 && "Can't have split plus negation");
 758     return CurDAG->SelectNodeTo(N, PPC::XORI, MVT::i32, Tmp, getI32Imm(1));
 759   }
 760
 761   // Otherwise, we have to turn an operation like SETONE -> SETOLT | SETOGT.
 762   // We already got the bit for the first part of the comparison (e.g. SETULE).
 763
 764   // Get the other bit of the comparison.
 765   Ops[1] = getI32Imm((32-(3-OtherCondIdx)) & 31);
 766   SDValue OtherCond =
 767     SDValue(CurDAG->getTargetNode(PPC::RLWINM, MVT::i32, Ops, 4), 0);
 768
 769   return CurDAG->SelectNodeTo(N, PPC::OR, MVT::i32, Tmp, OtherCond);
 770 }
 771
 772
 773 // Select - Convert the specified operand from a target-independent to a
 774 // target-specific node if it hasn't already been changed.
 775 SDNode *PPCDAGToDAGISel::Select(SDValue Op) {
 776   SDNode *N = Op.getNode();
 777   if (N->isMachineOpcode())
 778     return NULL;   // Already selected.
 779
 780   switch (N->getOpcode()) {
 781   default: break;
 782
 783   case ISD::Constant: {
 784     if (N->getValueType(0) == MVT::i64) {
 785       // Get 64 bit value.
 786       int64_t Imm = cast<ConstantSDNode>(N)->getZExtValue();
 787       // Assume no remaining bits.
 788       unsigned Remainder = 0;
 789       // Assume no shift required.
 790       unsigned Shift = 0;
 791
 792       // If it can't be represented as a 32 bit value.
 793       if (!isInt32(Imm)) {
 794         Shift = CountTrailingZeros_64(Imm);
 795         int64_t ImmSh = static_cast<uint64_t>(Imm) >> Shift;
 796
 797         // If the shifted value fits 32 bits.
 798         if (isInt32(ImmSh)) {
 799           // Go with the shifted value.
 800           Imm = ImmSh;
 801         } else {
 802           // Still stuck with a 64 bit value.
 803           Remainder = Imm;
 804           Shift = 32;
 805           Imm >>= 32;
 806         }
 807       }
 808
 809       // Intermediate operand.
 810       SDNode *Result;
 811
 812       // Handle first 32 bits.
 813       unsigned Lo = Imm & 0xFFFF;
 814       unsigned Hi = (Imm >> 16) & 0xFFFF;
 815
 816       // Simple value.
 817       if (isInt16(Imm)) {
 818        // Just the Lo bits.
 819         Result = CurDAG->getTargetNode(PPC::LI8, MVT::i64, getI32Imm(Lo));
 820       } else if (Lo) {
 821         // Handle the Hi bits.
 822         unsigned OpC = Hi ? PPC::LIS8 : PPC::LI8;
 823         Result = CurDAG->getTargetNode(OpC, MVT::i64, getI32Imm(Hi));
 824         // And Lo bits.
 825         Result = CurDAG->getTargetNode(PPC::ORI8, MVT::i64,
 826                                        SDValue(Result, 0), getI32Imm(Lo));
 827       } else {
 828        // Just the Hi bits.
 829         Result = CurDAG->getTargetNode(PPC::LIS8, MVT::i64, getI32Imm(Hi));
 830       }
 831
 832       // If no shift, we're done.
 833       if (!Shift) return Result;
 834
 835       // Shift for next step if the upper 32-bits were not zero.
 836       if (Imm) {
 837         Result = CurDAG->getTargetNode(PPC::RLDICR, MVT::i64,
 838                                        SDValue(Result, 0),
 839                                        getI32Imm(Shift), getI32Imm(63 - Shift));
 840       }
 841
 842       // Add in the last bits as required.
 843       if ((Hi = (Remainder >> 16) & 0xFFFF)) {
 844         Result = CurDAG->getTargetNode(PPC::ORIS8, MVT::i64,
 845                                        SDValue(Result, 0), getI32Imm(Hi));
 846       }
 847       if ((Lo = Remainder & 0xFFFF)) {
 848         Result = CurDAG->getTargetNode(PPC::ORI8, MVT::i64,
 849                                        SDValue(Result, 0), getI32Imm(Lo));
 850       }
 851
 852       return Result;
 853     }
 854     break;
 855   }
 856
 857   case ISD::SETCC:
 858     return SelectSETCC(Op);
 859   case PPCISD::GlobalBaseReg:
 860     return getGlobalBaseReg();
 861
 862   case ISD::FrameIndex: {
 863     int FI = cast<FrameIndexSDNode>(N)->getIndex();
 864     SDValue TFI = CurDAG->getTargetFrameIndex(FI, Op.getValueType());
 865     unsigned Opc = Op.getValueType() == MVT::i32 ? PPC::ADDI : PPC::ADDI8;
 866     if (N->hasOneUse())
 867       return CurDAG->SelectNodeTo(N, Opc, Op.getValueType(), TFI,
 868                                   getSmallIPtrImm(0));
 869     return CurDAG->getTargetNode(Opc, Op.getValueType(), TFI,
 870                                  getSmallIPtrImm(0));
 871   }
 872
 873   case PPCISD::MFCR: {
 874     SDValue InFlag = N->getOperand(1);
 875     AddToISelQueue(InFlag);
 876     // Use MFOCRF if supported.
 877     if (PPCSubTarget.isGigaProcessor())
 878       return CurDAG->getTargetNode(PPC::MFOCRF, MVT::i32,
 879                                    N->getOperand(0), InFlag);
 880     else
 881       return CurDAG->getTargetNode(PPC::MFCR, MVT::i32, InFlag);
 882   }
 883
 884   case ISD::SDIV: {
 885     // FIXME: since this depends on the setting of the carry flag from the srawi
 886     //        we should really be making notes about that for the scheduler.
 887     // FIXME: It sure would be nice if we could cheaply recognize the
 888     //        srl/add/sra pattern the dag combiner will generate for this as
 889     //        sra/addze rather than having to handle sdiv ourselves.  oh well.
 890     unsigned Imm;
 891     if (isInt32Immediate(N->getOperand(1), Imm)) {
 892       SDValue N0 = N->getOperand(0);
 893       AddToISelQueue(N0);
 894       if ((signed)Imm > 0 && isPowerOf2_32(Imm)) {
 895         SDNode *Op =
 896           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 897                                 N0, getI32Imm(Log2_32(Imm)));
 898         return CurDAG->SelectNodeTo(N, PPC::ADDZE, MVT::i32,
 899                                     SDValue(Op, 0), SDValue(Op, 1));
 900       } else if ((signed)Imm < 0 && isPowerOf2_32(-Imm)) {
 901         SDNode *Op =
 902           CurDAG->getTargetNode(PPC::SRAWI, MVT::i32, MVT::Flag,
 903                                 N0, getI32Imm(Log2_32(-Imm)));
 904         SDValue PT =
 905           SDValue(CurDAG->getTargetNode(PPC::ADDZE, MVT::i32,
 906                                           SDValue(Op, 0), SDValue(Op, 1)),
 907                     0);
 908         return CurDAG->SelectNodeTo(N, PPC::NEG, MVT::i32, PT);
 909       }
 910     }
 911
 912     // Other cases are autogenerated.
 913     break;
 914   }
 915
 916   case ISD::LOAD: {
 917     // Handle preincrement loads.
 918     LoadSDNode *LD = cast<LoadSDNode>(Op);
 919     MVT LoadedVT = LD->getMemoryVT();
 920
 921     // Normal loads are handled by code generated from the .td file.
 922     if (LD->getAddressingMode() != ISD::PRE_INC)
 923       break;
 924
 925     SDValue Offset = LD->getOffset();
 926     if (isa<ConstantSDNode>(Offset) ||
 927         Offset.getOpcode() == ISD::TargetGlobalAddress) {
 928
 929       unsigned Opcode;
 930       bool isSExt = LD->getExtensionType() == ISD::SEXTLOAD;
 931       if (LD->getValueType(0) != MVT::i64) {
 932         // Handle PPC32 integer and normal FP loads.
 933         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
 934         switch (LoadedVT.getSimpleVT()) {
 935           default: assert(0 && "Invalid PPC load type!");
 936           case MVT::f64: Opcode = PPC::LFDU; break;
 937           case MVT::f32: Opcode = PPC::LFSU; break;
 938           case MVT::i32: Opcode = PPC::LWZU; break;
 939           case MVT::i16: Opcode = isSExt ? PPC::LHAU : PPC::LHZU; break;
 940           case MVT::i1:
 941           case MVT::i8:  Opcode = PPC::LBZU; break;
 942         }
 943       } else {
 944         assert(LD->getValueType(0) == MVT::i64 && "Unknown load result type!");
 945         assert((!isSExt || LoadedVT == MVT::i16) && "Invalid sext update load");
 946         switch (LoadedVT.getSimpleVT()) {
 947           default: assert(0 && "Invalid PPC load type!");
 948           case MVT::i64: Opcode = PPC::LDU; break;
 949           case MVT::i32: Opcode = PPC::LWZU8; break;
 950           case MVT::i16: Opcode = isSExt ? PPC::LHAU8 : PPC::LHZU8; break;
 951           case MVT::i1:
 952           case MVT::i8:  Opcode = PPC::LBZU8; break;
 953         }
 954       }
 955
 956       SDValue Chain = LD->getChain();
 957       SDValue Base = LD->getBasePtr();
 958       AddToISelQueue(Chain);
 959       AddToISelQueue(Base);
 960       AddToISelQueue(Offset);
 961       SDValue Ops[] = { Offset, Base, Chain };
 962       // FIXME: PPC64
 963       return CurDAG->getTargetNode(Opcode, LD->getValueType(0),
 964                                    PPCLowering.getPointerTy(),
 965                                    MVT::Other, Ops, 3);
 966     } else {
 967       assert(0 && "R+R preindex loads not supported yet!");
 968     }
 969   }
 970
 971   case ISD::AND: {
 972     unsigned Imm, Imm2, SH, MB, ME;
 973
 974     // If this is an and of a value rotated between 0 and 31 bits and then and'd
 975     // with a mask, emit rlwinm
 976     if (isInt32Immediate(N->getOperand(1), Imm) &&
 977         isRotateAndMask(N->getOperand(0).getNode(), Imm, false, SH, MB, ME)) {
 978       SDValue Val = N->getOperand(0).getOperand(0);
 979       AddToISelQueue(Val);
 980       SDValue Ops[] = { Val, getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
 981       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 982     }
 983     // If this is just a masked value where the input is not handled above, and
 984     // is not a rotate-left (handled by a pattern in the .td file), emit rlwinm
 985     if (isInt32Immediate(N->getOperand(1), Imm) &&
 986         isRunOfOnes(Imm, MB, ME) &&
 987         N->getOperand(0).getOpcode() != ISD::ROTL) {
 988       SDValue Val = N->getOperand(0);
 989       AddToISelQueue(Val);
 990       SDValue Ops[] = { Val, getI32Imm(0), getI32Imm(MB), getI32Imm(ME) };
 991       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
 992     }
 993     // AND X, 0 -> 0, not "rlwinm 32".
 994     if (isInt32Immediate(N->getOperand(1), Imm) && (Imm == 0)) {
 995       AddToISelQueue(N->getOperand(1));
 996       ReplaceUses(SDValue(N, 0), N->getOperand(1));
 997       return NULL;
 998     }
 999     // ISD::OR doesn't get all the bitfield insertion fun.
1000     // (and (or x, c1), c2) where isRunOfOnes(~(c1^c2)) is a bitfield insert
1001     if (isInt32Immediate(N->getOperand(1), Imm) &&
1002         N->getOperand(0).getOpcode() == ISD::OR &&
1003         isInt32Immediate(N->getOperand(0).getOperand(1), Imm2)) {
1004       unsigned MB, ME;
1005       Imm = ~(Imm^Imm2);
1006       if (isRunOfOnes(Imm, MB, ME)) {
1007         AddToISelQueue(N->getOperand(0).getOperand(0));
1008         AddToISelQueue(N->getOperand(0).getOperand(1));
1009         SDValue Ops[] = { N->getOperand(0).getOperand(0),
1010                             N->getOperand(0).getOperand(1),
1011                             getI32Imm(0), getI32Imm(MB),getI32Imm(ME) };
1012         return CurDAG->getTargetNode(PPC::RLWIMI, MVT::i32, Ops, 5);
1013       }
1014     }
1015
1016     // Other cases are autogenerated.
1017     break;
1018   }
1019   case ISD::OR:
1020     if (N->getValueType(0) == MVT::i32)
1021       if (SDNode *I = SelectBitfieldInsert(N))
1022         return I;
1023
1024     // Other cases are autogenerated.
1025     break;
1026   case ISD::SHL: {
1027     unsigned Imm, SH, MB, ME;
1028     if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::AND, Imm) &&
1029         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1030       AddToISelQueue(N->getOperand(0).getOperand(0));
1031       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1032                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
1033       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
1034     }
1035
1036     // Other cases are autogenerated.
1037     break;
1038   }
1039   case ISD::SRL: {
1040     unsigned Imm, SH, MB, ME;
1041     if (isOpcWithIntImmediate(N->getOperand(0).getNode(), ISD::AND, Imm) &&
1042         isRotateAndMask(N, Imm, true, SH, MB, ME)) {
1043       AddToISelQueue(N->getOperand(0).getOperand(0));
1044       SDValue Ops[] = { N->getOperand(0).getOperand(0),
1045                           getI32Imm(SH), getI32Imm(MB), getI32Imm(ME) };
1046       return CurDAG->SelectNodeTo(N, PPC::RLWINM, MVT::i32, Ops, 4);
1047     }
1048
1049     // Other cases are autogenerated.
1050     break;
1051   }
1052   case ISD::SELECT_CC: {
1053     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(4))->get();
1054
1055     // Handle the setcc cases here.  select_cc lhs, 0, 1, 0, cc
1056     if (ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1057       if (ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N->getOperand(2)))
1058         if (ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N->getOperand(3)))
1059           if (N1C->isNullValue() && N3C->isNullValue() &&
1060               N2C->getZExtValue() == 1ULL && CC == ISD::SETNE &&
1061               // FIXME: Implement this optzn for PPC64.
1062               N->getValueType(0) == MVT::i32) {
1063             AddToISelQueue(N->getOperand(0));
1064             SDNode *Tmp =
1065               CurDAG->getTargetNode(PPC::ADDIC, MVT::i32, MVT::Flag,
1066                                     N->getOperand(0), getI32Imm(~0U));
1067             return CurDAG->SelectNodeTo(N, PPC::SUBFE, MVT::i32,
1068                                         SDValue(Tmp, 0), N->getOperand(0),
1069                                         SDValue(Tmp, 1));
1070           }
1071
1072     SDValue CCReg = SelectCC(N->getOperand(0), N->getOperand(1), CC);
1073     unsigned BROpc = getPredicateForSetCC(CC);
1074
1075     unsigned SelectCCOp;
1076     if (N->getValueType(0) == MVT::i32)
1077       SelectCCOp = PPC::SELECT_CC_I4;
1078     else if (N->getValueType(0) == MVT::i64)
1079       SelectCCOp = PPC::SELECT_CC_I8;
1080     else if (N->getValueType(0) == MVT::f32)
1081       SelectCCOp = PPC::SELECT_CC_F4;
1082     else if (N->getValueType(0) == MVT::f64)
1083       SelectCCOp = PPC::SELECT_CC_F8;
1084     else
1085       SelectCCOp = PPC::SELECT_CC_VRRC;
1086
1087     AddToISelQueue(N->getOperand(2));
1088     AddToISelQueue(N->getOperand(3));
1089     SDValue Ops[] = { CCReg, N->getOperand(2), N->getOperand(3),
1090                         getI32Imm(BROpc) };
1091     return CurDAG->SelectNodeTo(N, SelectCCOp, N->getValueType(0), Ops, 4);
1092   }
1093   case PPCISD::COND_BRANCH: {
1094     AddToISelQueue(N->getOperand(0));  // Op #0 is the Chain.
1095     // Op #1 is the PPC::PRED_* number.
1096     // Op #2 is the CR#
1097     // Op #3 is the Dest MBB
1098     AddToISelQueue(N->getOperand(4));  // Op #4 is the Flag.
1099     // Prevent PPC::PRED_* from being selected into LI.
1100     SDValue Pred =
1101       getI32Imm(cast<ConstantSDNode>(N->getOperand(1))->getZExtValue());
1102     SDValue Ops[] = { Pred, N->getOperand(2), N->getOperand(3),
1103       N->getOperand(0), N->getOperand(4) };
1104     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops, 5);
1105   }
1106   case ISD::BR_CC: {
1107     AddToISelQueue(N->getOperand(0));
1108     ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(1))->get();
1109     SDValue CondCode = SelectCC(N->getOperand(2), N->getOperand(3), CC);
1110     SDValue Ops[] = { getI32Imm(getPredicateForSetCC(CC)), CondCode,
1111                         N->getOperand(4), N->getOperand(0) };
1112     return CurDAG->SelectNodeTo(N, PPC::BCC, MVT::Other, Ops, 4);
1113   }
1114   case ISD::BRIND: {
1115     // FIXME: Should custom lower this.
1116     SDValue Chain = N->getOperand(0);
1117     SDValue Target = N->getOperand(1);
1118     AddToISelQueue(Chain);
1119     AddToISelQueue(Target);
1120     unsigned Opc = Target.getValueType() == MVT::i32 ? PPC::MTCTR : PPC::MTCTR8;
1121     Chain = SDValue(CurDAG->getTargetNode(Opc, MVT::Other, Target,
1122                                             Chain), 0);
1123     return CurDAG->SelectNodeTo(N, PPC::BCTR, MVT::Other, Chain);
1124   }
1125   }
1126
1127   return SelectCode(Op);
1128 }
1129
1130
1131
1132 /// createPPCISelDag - This pass converts a legalized DAG into a
1133 /// PowerPC-specific DAG, ready for instruction scheduling.
1134 ///
1135 FunctionPass *llvm::createPPCISelDag(PPCTargetMachine &TM) {
1136   return new PPCDAGToDAGISel(TM);
1137 }
1138