lib/Target/Hexagon/HexagonInstrInfo.td

   1 //==- HexagonInstrInfo.td - Target Description for Hexagon -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Hexagon instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 include "HexagonInstrFormats.td"
  15 include "HexagonOperands.td"
  16
  17 // Pattern fragment that combines the value type and the register class
  18 // into a single parameter.
  19 // The pat frags in the definitions below need to have a named register,
  20 // otherwise i32 will be assumed regardless of the register class. The
  21 // name of the register does not matter.
  22 def I1  : PatLeaf<(i1 PredRegs:$R)>;
  23 def I32 : PatLeaf<(i32 IntRegs:$R)>;
  24 def I64 : PatLeaf<(i64 DoubleRegs:$R)>;
  25 def F32 : PatLeaf<(f32 IntRegs:$R)>;
  26 def F64 : PatLeaf<(f64 DoubleRegs:$R)>;
  27
  28 //===----------------------------------------------------------------------===//
  29
  30 //===----------------------------------------------------------------------===//
  31 // Compare
  32 //===----------------------------------------------------------------------===//
  33 let hasSideEffects = 0, isCompare = 1, InputType = "imm", isExtendable = 1,
  34     opExtendable = 2 in
  35 class T_CMP <string mnemonic, bits<2> MajOp, bit isNot, Operand ImmOp>
  36   : ALU32Inst <(outs PredRegs:$dst),
  37                (ins IntRegs:$src1, ImmOp:$src2),
  38   "$dst = "#!if(isNot, "!","")#mnemonic#"($src1, #$src2)",
  39   [], "",ALU32_2op_tc_2early_SLOT0123 >, ImmRegRel {
  40     bits<2> dst;
  41     bits<5> src1;
  42     bits<10> src2;
  43     let CextOpcode = mnemonic;
  44     let opExtentBits  = !if(!eq(mnemonic, "cmp.gtu"), 9, 10);
  45     let isExtentSigned = !if(!eq(mnemonic, "cmp.gtu"), 0, 1);
  46
  47     let IClass = 0b0111;
  48
  49     let Inst{27-24} = 0b0101;
  50     let Inst{23-22} = MajOp;
  51     let Inst{21}    = !if(!eq(mnemonic, "cmp.gtu"), 0, src2{9});
  52     let Inst{20-16} = src1;
  53     let Inst{13-5}  = src2{8-0};
  54     let Inst{4}     = isNot;
  55     let Inst{3-2}   = 0b00;
  56     let Inst{1-0}   = dst;
  57   }
  58
  59 def C2_cmpeqi   : T_CMP <"cmp.eq",  0b00, 0, s10Ext>;
  60 def C2_cmpgti   : T_CMP <"cmp.gt",  0b01, 0, s10Ext>;
  61 def C2_cmpgtui  : T_CMP <"cmp.gtu", 0b10, 0, u9Ext>;
  62
  63 class T_CMP_pat <InstHexagon MI, PatFrag OpNode, PatLeaf ImmPred>
  64   : Pat<(i1 (OpNode (i32 IntRegs:$src1), ImmPred:$src2)),
  65         (MI IntRegs:$src1, ImmPred:$src2)>;
  66
  67 def : T_CMP_pat <C2_cmpeqi,  seteq,  s10ImmPred>;
  68 def : T_CMP_pat <C2_cmpgti,  setgt,  s10ImmPred>;
  69 def : T_CMP_pat <C2_cmpgtui, setugt, u9ImmPred>;
  70
  71 // Multi-class for logical operators.
  72 multiclass ALU32_rr_ri<string OpcStr, SDNode OpNode> {
  73   def rr : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$b, IntRegs:$c),
  74                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  75                  [(set (i32 IntRegs:$dst), (OpNode (i32 IntRegs:$b),
  76                                                    (i32 IntRegs:$c)))]>;
  77   def ri : ALU32_ri<(outs IntRegs:$dst), (ins s10Imm:$b, IntRegs:$c),
  78                  !strconcat("$dst = ", !strconcat(OpcStr, "(#$b, $c)")),
  79                  [(set (i32 IntRegs:$dst), (OpNode s10Imm:$b,
  80                                                    (i32 IntRegs:$c)))]>;
  81 }
  82
  83 // Multi-class for compare ops.
  84 let isCompare = 1 in {
  85 multiclass CMP64_rr<string OpcStr, PatFrag OpNode> {
  86   def rr : ALU64_rr<(outs PredRegs:$dst), (ins DoubleRegs:$b, DoubleRegs:$c),
  87                  !strconcat("$dst = ", !strconcat(OpcStr, "($b, $c)")),
  88                  [(set (i1 PredRegs:$dst),
  89                        (OpNode (i64 DoubleRegs:$b), (i64 DoubleRegs:$c)))]>;
  90 }
  91 }
  92
  93 //===----------------------------------------------------------------------===//
  94 // ALU32/ALU +
  95 //===----------------------------------------------------------------------===//
  96 def SDTHexagonI64I32I32 : SDTypeProfile<1, 2,
  97   [SDTCisVT<0, i64>, SDTCisVT<1, i32>, SDTCisSameAs<1, 2>]>;
  98
  99 def HexagonCOMBINE : SDNode<"HexagonISD::COMBINE", SDTHexagonI64I32I32>;
 100
 101 def HexagonWrapperCombineII :
 102   SDNode<"HexagonISD::WrapperCombineII", SDTHexagonI64I32I32>;
 103
 104 def HexagonWrapperCombineRR :
 105   SDNode<"HexagonISD::WrapperCombineRR", SDTHexagonI64I32I32>;
 106
 107 let hasSideEffects = 0, hasNewValue = 1, InputType = "reg" in
 108 class T_ALU32_3op<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit OpsRev,
 109                   bit IsComm>
 110   : ALU32_rr<(outs IntRegs:$Rd), (ins IntRegs:$Rs, IntRegs:$Rt),
 111              "$Rd = "#mnemonic#"($Rs, $Rt)",
 112              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredRel {
 113   let isCommutable = IsComm;
 114   let BaseOpcode = mnemonic#_rr;
 115   let CextOpcode = mnemonic;
 116
 117   bits<5> Rs;
 118   bits<5> Rt;
 119   bits<5> Rd;
 120
 121   let IClass = 0b1111;
 122   let Inst{27} = 0b0;
 123   let Inst{26-24} = MajOp;
 124   let Inst{23-21} = MinOp;
 125   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 126   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 127   let Inst{4-0} = Rd;
 128 }
 129
 130 let hasSideEffects = 0, hasNewValue = 1 in
 131 class T_ALU32_3op_pred<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 132                        bit OpsRev, bit PredNot, bit PredNew>
 133   : ALU32_rr<(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 134              "if ("#!if(PredNot,"!","")#"$Pu"#!if(PredNew,".new","")#") "#
 135              "$Rd = "#mnemonic#"($Rs, $Rt)",
 136              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel, PredNewRel {
 137   let isPredicated = 1;
 138   let isPredicatedFalse = PredNot;
 139   let isPredicatedNew = PredNew;
 140   let BaseOpcode = mnemonic#_rr;
 141   let CextOpcode = mnemonic;
 142
 143   bits<2> Pu;
 144   bits<5> Rs;
 145   bits<5> Rt;
 146   bits<5> Rd;
 147
 148   let IClass = 0b1111;
 149   let Inst{27} = 0b1;
 150   let Inst{26-24} = MajOp;
 151   let Inst{23-21} = MinOp;
 152   let Inst{20-16} = !if(OpsRev,Rt,Rs);
 153   let Inst{13} = PredNew;
 154   let Inst{12-8} = !if(OpsRev,Rs,Rt);
 155   let Inst{7} = PredNot;
 156   let Inst{6-5} = Pu;
 157   let Inst{4-0} = Rd;
 158 }
 159
 160 class T_ALU32_combineh<string Op1, string Op2, bits<3> MajOp, bits<3> MinOp,
 161                       bit OpsRev>
 162   : T_ALU32_3op<"", MajOp, MinOp, OpsRev, 0> {
 163   let AsmString = "$Rd = combine($Rs"#Op1#", $Rt"#Op2#")";
 164 }
 165
 166 let isCodeGenOnly = 0 in {
 167 def A2_combine_hh : T_ALU32_combineh<".h", ".h", 0b011, 0b100, 1>;
 168 def A2_combine_hl : T_ALU32_combineh<".h", ".l", 0b011, 0b101, 1>;
 169 def A2_combine_lh : T_ALU32_combineh<".l", ".h", 0b011, 0b110, 1>;
 170 def A2_combine_ll : T_ALU32_combineh<".l", ".l", 0b011, 0b111, 1>;
 171 }
 172
 173 multiclass T_ALU32_3op_p<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 174                          bit OpsRev> {
 175   def t    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 0>;
 176   def f    : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 0>;
 177   def tnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 0, 1>;
 178   def fnew : T_ALU32_3op_pred<mnemonic, MajOp, MinOp, OpsRev, 1, 1>;
 179 }
 180
 181 multiclass T_ALU32_3op_A2<string mnemonic, bits<3> MajOp, bits<3> MinOp,
 182                           bit OpsRev, bit IsComm> {
 183   let isPredicable = 1 in
 184   def  A2_#NAME  : T_ALU32_3op  <mnemonic, MajOp, MinOp, OpsRev, IsComm>;
 185   defm A2_p#NAME : T_ALU32_3op_p<mnemonic, MajOp, MinOp, OpsRev>;
 186 }
 187
 188 let isCodeGenOnly = 0 in {
 189 defm add : T_ALU32_3op_A2<"add", 0b011, 0b000, 0, 1>;
 190 defm and : T_ALU32_3op_A2<"and", 0b001, 0b000, 0, 1>;
 191 defm or  : T_ALU32_3op_A2<"or",  0b001, 0b001, 0, 1>;
 192 defm sub : T_ALU32_3op_A2<"sub", 0b011, 0b001, 1, 0>;
 193 defm xor : T_ALU32_3op_A2<"xor", 0b001, 0b011, 0, 1>;
 194 }
 195
 196 // Pats for instruction selection.
 197 class BinOp32_pat<SDNode Op, InstHexagon MI, ValueType ResT>
 198   : Pat<(ResT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 199         (ResT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 200
 201 def: BinOp32_pat<add, A2_add, i32>;
 202 def: BinOp32_pat<and, A2_and, i32>;
 203 def: BinOp32_pat<or,  A2_or,  i32>;
 204 def: BinOp32_pat<sub, A2_sub, i32>;
 205 def: BinOp32_pat<xor, A2_xor, i32>;
 206
 207 let hasSideEffects = 0, hasNewValue = 1, isCompare = 1, InputType = "reg"  in
 208 class T_ALU32_3op_cmp<string mnemonic, bits<2> MinOp, bit IsNeg, bit IsComm>
 209   : ALU32_rr<(outs PredRegs:$Pd), (ins IntRegs:$Rs, IntRegs:$Rt),
 210              "$Pd = "#mnemonic#"($Rs, $Rt)",
 211              [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 212   let CextOpcode = mnemonic;
 213   let isCommutable = IsComm;
 214   bits<5> Rs;
 215   bits<5> Rt;
 216   bits<2> Pd;
 217
 218   let IClass = 0b1111;
 219   let Inst{27-24} = 0b0010;
 220   let Inst{22-21} = MinOp;
 221   let Inst{20-16} = Rs;
 222   let Inst{12-8} = Rt;
 223   let Inst{4} = IsNeg;
 224   let Inst{3-2} = 0b00;
 225   let Inst{1-0} = Pd;
 226 }
 227
 228 let Itinerary = ALU32_3op_tc_2early_SLOT0123, isCodeGenOnly = 0 in {
 229   def C2_cmpeq   : T_ALU32_3op_cmp< "cmp.eq",  0b00, 0, 1>;
 230   def C2_cmpgt   : T_ALU32_3op_cmp< "cmp.gt",  0b10, 0, 0>;
 231   def C2_cmpgtu  : T_ALU32_3op_cmp< "cmp.gtu", 0b11, 0, 0>;
 232 }
 233
 234 // Patfrag to convert the usual comparison patfrags (e.g. setlt) to ones
 235 // that reverse the order of the operands.
 236 class RevCmp<PatFrag F> : PatFrag<(ops node:$rhs, node:$lhs), F.Fragment>;
 237
 238 // Pats for compares. They use PatFrags as operands, not SDNodes,
 239 // since seteq/setgt/etc. are defined as ParFrags.
 240 class T_cmp32_rr_pat<InstHexagon MI, PatFrag Op, ValueType VT>
 241   : Pat<(VT (Op (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 242         (VT (MI IntRegs:$Rs, IntRegs:$Rt))>;
 243
 244 def: T_cmp32_rr_pat<C2_cmpeq,  seteq, i1>;
 245 def: T_cmp32_rr_pat<C2_cmpgt,  setgt, i1>;
 246 def: T_cmp32_rr_pat<C2_cmpgtu, setugt, i1>;
 247
 248 def: T_cmp32_rr_pat<C2_cmpgt,  RevCmp<setlt>,  i1>;
 249 def: T_cmp32_rr_pat<C2_cmpgtu, RevCmp<setult>, i1>;
 250
 251 let CextOpcode = "MUX", InputType = "reg", hasNewValue = 1 in
 252 def C2_mux: ALU32_rr<(outs IntRegs:$Rd),
 253                      (ins PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt),
 254       "$Rd = mux($Pu, $Rs, $Rt)", [], "", ALU32_3op_tc_1_SLOT0123>, ImmRegRel {
 255   bits<5> Rd;
 256   bits<2> Pu;
 257   bits<5> Rs;
 258   bits<5> Rt;
 259
 260   let CextOpcode = "mux";
 261   let InputType = "reg";
 262   let hasSideEffects = 0;
 263   let IClass = 0b1111;
 264
 265   let Inst{27-24} = 0b0100;
 266   let Inst{20-16} = Rs;
 267   let Inst{12-8} = Rt;
 268   let Inst{6-5} = Pu;
 269   let Inst{4-0} = Rd;
 270 }
 271
 272 def: Pat<(i32 (select (i1 PredRegs:$Pu), (i32 IntRegs:$Rs), (i32 IntRegs:$Rt))),
 273          (C2_mux PredRegs:$Pu, IntRegs:$Rs, IntRegs:$Rt)>;
 274
 275 // Combines the two immediates into a double register.
 276 // Increase complexity to make it greater than any complexity of a combine
 277 // that involves a register.
 278
 279 let isReMaterializable = 1, isMoveImm = 1, isAsCheapAsAMove = 1,
 280     isExtentSigned = 1, isExtendable = 1, opExtentBits = 8, opExtendable = 1,
 281     AddedComplexity = 75, isCodeGenOnly = 0 in
 282 def A2_combineii: ALU32Inst <(outs DoubleRegs:$Rdd), (ins s8Ext:$s8, s8Imm:$S8),
 283   "$Rdd = combine(#$s8, #$S8)",
 284   [(set (i64 DoubleRegs:$Rdd),
 285         (i64 (HexagonCOMBINE(i32 s8ExtPred:$s8), (i32 s8ImmPred:$S8))))]> {
 286     bits<5> Rdd;
 287     bits<8> s8;
 288     bits<8> S8;
 289
 290     let IClass = 0b0111;
 291     let Inst{27-23} = 0b11000;
 292     let Inst{22-16} = S8{7-1};
 293     let Inst{13}    = S8{0};
 294     let Inst{12-5}  = s8;
 295     let Inst{4-0}   = Rdd;
 296   }
 297
 298 //===----------------------------------------------------------------------===//
 299 // Template class for predicated ADD of a reg and an Immediate value.
 300 //===----------------------------------------------------------------------===//
 301 let hasNewValue = 1 in
 302 class T_Addri_Pred <bit PredNot, bit PredNew>
 303   : ALU32_ri <(outs IntRegs:$Rd),
 304               (ins PredRegs:$Pu, IntRegs:$Rs, s8Ext:$s8),
 305   !if(PredNot, "if (!$Pu", "if ($Pu")#!if(PredNew,".new) $Rd = ",
 306   ") $Rd = ")#"add($Rs, #$s8)"> {
 307     bits<5> Rd;
 308     bits<2> Pu;
 309     bits<5> Rs;
 310     bits<8> s8;
 311
 312     let isPredicatedNew = PredNew;
 313     let IClass = 0b0111;
 314
 315     let Inst{27-24} = 0b0100;
 316     let Inst{23}    = PredNot;
 317     let Inst{22-21} = Pu;
 318     let Inst{20-16} = Rs;
 319     let Inst{13}    = PredNew;
 320     let Inst{12-5}  = s8;
 321     let Inst{4-0}   = Rd;
 322   }
 323
 324 //===----------------------------------------------------------------------===//
 325 // A2_addi: Add a signed immediate to a register.
 326 //===----------------------------------------------------------------------===//
 327 let hasNewValue = 1 in
 328 class T_Addri <Operand immOp, list<dag> pattern = [] >
 329   : ALU32_ri <(outs IntRegs:$Rd),
 330               (ins IntRegs:$Rs, immOp:$s16),
 331   "$Rd = add($Rs, #$s16)", pattern,
 332   //[(set (i32 IntRegs:$Rd), (add (i32 IntRegs:$Rs), (s16ExtPred:$s16)))],
 333   "", ALU32_ADDI_tc_1_SLOT0123> {
 334     bits<5> Rd;
 335     bits<5> Rs;
 336     bits<16> s16;
 337
 338     let IClass = 0b1011;
 339
 340     let Inst{27-21} = s16{15-9};
 341     let Inst{20-16} = Rs;
 342     let Inst{13-5}  = s16{8-0};
 343     let Inst{4-0}   = Rd;
 344   }
 345
 346 //===----------------------------------------------------------------------===//
 347 // Multiclass for ADD of a register and an immediate value.
 348 //===----------------------------------------------------------------------===//
 349 multiclass Addri_Pred<string mnemonic, bit PredNot> {
 350   let isPredicatedFalse = PredNot in {
 351     def _c#NAME : T_Addri_Pred<PredNot, 0>;
 352     // Predicate new
 353     def _cdn#NAME : T_Addri_Pred<PredNot, 1>;
 354   }
 355 }
 356
 357 let isExtendable = 1, InputType = "imm" in
 358 multiclass Addri_base<string mnemonic, SDNode OpNode> {
 359   let CextOpcode = mnemonic, BaseOpcode = mnemonic#_ri in {
 360     let opExtendable = 2, isExtentSigned = 1, opExtentBits = 16,
 361     isPredicable = 1 in
 362     def NAME : T_Addri< s16Ext, // Rd=add(Rs,#s16)
 363                         [(set (i32 IntRegs:$Rd),
 364                               (add IntRegs:$Rs, s16ExtPred:$s16))]>;
 365
 366     let opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 367     hasSideEffects = 0, isPredicated = 1 in {
 368       defm Pt : Addri_Pred<mnemonic, 0>;
 369       defm NotPt : Addri_Pred<mnemonic, 1>;
 370     }
 371   }
 372 }
 373
 374 let isCodeGenOnly = 0 in
 375 defm ADD_ri : Addri_base<"add", add>, ImmRegRel, PredNewRel;
 376
 377 // Nop.
 378 let hasSideEffects = 0, isCodeGenOnly = 0 in
 379 def A2_nop: ALU32Inst <(outs), (ins), "nop" > {
 380   let IClass = 0b0111;
 381   let Inst{27-24} = 0b1111;
 382 }
 383
 384 multiclass ALU32_Pbase<string mnemonic, RegisterClass RC, bit isNot,
 385                        bit isPredNew> {
 386   let isPredicatedNew = isPredNew in
 387   def NAME : ALU32_rr<(outs RC:$dst),
 388             (ins PredRegs:$src1, IntRegs:$src2, IntRegs: $src3),
 389             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew,".new) $dst = ",
 390             ") $dst = ")#mnemonic#"($src2, $src3)",
 391             []>;
 392 }
 393
 394 multiclass ALU32_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
 395   let isPredicatedFalse = PredNot in {
 396     defm _c#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 0>;
 397     // Predicate new
 398     defm _cdn#NAME : ALU32_Pbase<mnemonic, RC, PredNot, 1>;
 399   }
 400 }
 401
 402 //===----------------------------------------------------------------------===//
 403 // template class for non-predicated alu32_2op instructions
 404 // - aslh, asrh, sxtb, sxth, zxth
 405 //===----------------------------------------------------------------------===//
 406 let hasNewValue = 1, opNewValue = 0 in
 407 class T_ALU32_2op <string mnemonic, bits<3> minOp> :
 408     ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 409     "$Rd = "#mnemonic#"($Rs)", [] > {
 410   bits<5> Rd;
 411   bits<5> Rs;
 412
 413   let IClass = 0b0111;
 414
 415   let Inst{27-24} = 0b0000;
 416   let Inst{23-21} = minOp;
 417   let Inst{13} = 0b0;
 418   let Inst{4-0} = Rd;
 419   let Inst{20-16} = Rs;
 420 }
 421
 422 //===----------------------------------------------------------------------===//
 423 // template class for predicated alu32_2op instructions
 424 // - aslh, asrh, sxtb, sxth, zxtb, zxth
 425 //===----------------------------------------------------------------------===//
 426 let hasSideEffects = 0, validSubTargets = HasV4SubT,
 427     hasNewValue = 1, opNewValue = 0 in
 428 class T_ALU32_2op_Pred <string mnemonic, bits<3> minOp, bit isPredNot,
 429     bit isPredNew > :
 430     ALU32Inst <(outs IntRegs:$Rd), (ins PredRegs:$Pu, IntRegs:$Rs),
 431     !if(isPredNot, "if (!$Pu", "if ($Pu")
 432     #!if(isPredNew, ".new) ",") ")#"$Rd = "#mnemonic#"($Rs)"> {
 433   bits<5> Rd;
 434   bits<2> Pu;
 435   bits<5> Rs;
 436
 437   let IClass = 0b0111;
 438
 439   let Inst{27-24} = 0b0000;
 440   let Inst{23-21} = minOp;
 441   let Inst{13} = 0b1;
 442   let Inst{11} = isPredNot;
 443   let Inst{10} = isPredNew;
 444   let Inst{4-0} = Rd;
 445   let Inst{9-8} = Pu;
 446   let Inst{20-16} = Rs;
 447 }
 448
 449 multiclass ALU32_2op_Pred<string mnemonic, bits<3> minOp, bit PredNot> {
 450   let isPredicatedFalse = PredNot in {
 451     def NAME : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 0>;
 452
 453     // Predicate new
 454     let isPredicatedNew = 1 in
 455     def NAME#new : T_ALU32_2op_Pred<mnemonic, minOp, PredNot, 1>;
 456   }
 457 }
 458
 459 multiclass ALU32_2op_base<string mnemonic, bits<3> minOp> {
 460   let BaseOpcode = mnemonic in {
 461     let isPredicable = 1, hasSideEffects = 0 in
 462     def A2_#NAME : T_ALU32_2op<mnemonic, minOp>;
 463
 464     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 465       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 466       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 467     }
 468   }
 469 }
 470
 471 let isCodeGenOnly = 0 in {
 472 defm aslh : ALU32_2op_base<"aslh", 0b000>, PredNewRel;
 473 defm asrh : ALU32_2op_base<"asrh", 0b001>, PredNewRel;
 474 defm sxtb : ALU32_2op_base<"sxtb", 0b101>, PredNewRel;
 475 defm sxth : ALU32_2op_base<"sxth", 0b111>, PredNewRel;
 476 defm zxth : ALU32_2op_base<"zxth", 0b110>, PredNewRel;
 477 }
 478
 479 // Rd=zxtb(Rs): assembler mapped to Rd=and(Rs,#255).
 480 // Compiler would want to generate 'zxtb' instead of 'and' becuase 'zxtb' has
 481 // predicated forms while 'and' doesn't. Since integrated assembler can't
 482 // handle 'mapped' instructions, we need to encode 'zxtb' same as 'and' where
 483 // immediate operand is set to '255'.
 484
 485 let hasNewValue = 1, opNewValue = 0 in
 486 class T_ZXTB: ALU32Inst < (outs IntRegs:$Rd), (ins IntRegs:$Rs),
 487   "$Rd = zxtb($Rs)", [] > { // Rd = and(Rs,255)
 488     bits<5> Rd;
 489     bits<5> Rs;
 490     bits<10> s10 = 255;
 491
 492     let IClass = 0b0111;
 493
 494     let Inst{27-22} = 0b011000;
 495     let Inst{4-0} = Rd;
 496     let Inst{20-16} = Rs;
 497     let Inst{21} = s10{9};
 498     let Inst{13-5} = s10{8-0};
 499 }
 500
 501 //Rd=zxtb(Rs): assembler mapped to "Rd=and(Rs,#255)
 502 multiclass ZXTB_base <string mnemonic, bits<3> minOp> {
 503   let BaseOpcode = mnemonic in {
 504     let isPredicable = 1, hasSideEffects = 0 in
 505     def A2_#NAME : T_ZXTB;
 506
 507     let validSubTargets = HasV4SubT, isPredicated = 1, hasSideEffects = 0 in {
 508       defm A4_p#NAME#t : ALU32_2op_Pred<mnemonic, minOp, 0>;
 509       defm A4_p#NAME#f : ALU32_2op_Pred<mnemonic, minOp, 1>;
 510     }
 511   }
 512 }
 513
 514 let isCodeGenOnly=0 in
 515 defm zxtb : ZXTB_base<"zxtb",0b100>, PredNewRel;
 516
 517 // Combines the two integer registers SRC1 and SRC2 into a double register.
 518 let isPredicable = 1 in
 519 class T_Combine : ALU32_rr<(outs DoubleRegs:$dst),
 520                            (ins IntRegs:$src1, IntRegs:$src2),
 521             "$dst = combine($src1, $src2)",
 522             [(set (i64 DoubleRegs:$dst),
 523               (i64 (HexagonWrapperCombineRR (i32 IntRegs:$src1),
 524                                             (i32 IntRegs:$src2))))]>;
 525
 526 multiclass Combine_base {
 527   let BaseOpcode = "combine" in {
 528     def NAME : T_Combine;
 529     let hasSideEffects = 0, isPredicated = 1 in {
 530       defm Pt : ALU32_Pred<"combine", DoubleRegs, 0>;
 531       defm NotPt : ALU32_Pred<"combine", DoubleRegs, 1>;
 532     }
 533   }
 534 }
 535
 536 defm COMBINE_rr : Combine_base, PredNewRel;
 537
 538 // Combines the two immediates SRC1 and SRC2 into a double register.
 539 class COMBINE_imm<Operand imm1, Operand imm2, PatLeaf pat1, PatLeaf pat2> :
 540   ALU32_ii<(outs DoubleRegs:$dst), (ins imm1:$src1, imm2:$src2),
 541   "$dst = combine(#$src1, #$src2)",
 542   [(set (i64 DoubleRegs:$dst),
 543         (i64 (HexagonWrapperCombineII (i32 pat1:$src1), (i32 pat2:$src2))))]>;
 544
 545 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 8 in
 546 def COMBINE_Ii : COMBINE_imm<s8Ext, s8Imm, s8ExtPred, s8ImmPred>;
 547
 548 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 549 CextOpcode = "OR", InputType = "imm" in
 550 def OR_ri : ALU32_ri<(outs IntRegs:$dst),
 551             (ins IntRegs:$src1, s10Ext:$src2),
 552             "$dst = or($src1, #$src2)",
 553             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
 554                                           s10ExtPred:$src2))]>, ImmRegRel;
 555
 556 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 10,
 557 InputType = "imm", CextOpcode = "AND" in
 558 def AND_ri : ALU32_ri<(outs IntRegs:$dst),
 559             (ins IntRegs:$src1, s10Ext:$src2),
 560             "$dst = and($src1, #$src2)",
 561             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
 562                                            s10ExtPred:$src2))]>, ImmRegRel;
 563
 564 // Rd32=sub(#s10,Rs32)
 565 let isExtendable = 1, opExtendable = 1, isExtentSigned = 1, opExtentBits = 10,
 566 CextOpcode = "SUB", InputType = "imm" in
 567 def SUB_ri : ALU32_ri<(outs IntRegs:$dst),
 568             (ins s10Ext:$src1, IntRegs:$src2),
 569             "$dst = sub(#$src1, $src2)",
 570             [(set IntRegs:$dst, (sub s10ExtPred:$src1, IntRegs:$src2))]>,
 571             ImmRegRel;
 572
 573 // Rd = not(Rs) gets mapped to Rd=sub(#-1, Rs).
 574 def : Pat<(not (i32 IntRegs:$src1)),
 575           (SUB_ri -1, (i32 IntRegs:$src1))>;
 576
 577 // Rd = neg(Rs) gets mapped to Rd=sub(#0, Rs).
 578 // Pattern definition for 'neg' was not necessary.
 579
 580 multiclass TFR_Pred<bit PredNot> {
 581   let isPredicatedFalse = PredNot in {
 582     def _c#NAME : ALU32_rr<(outs IntRegs:$dst),
 583                            (ins PredRegs:$src1, IntRegs:$src2),
 584             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = $src2",
 585             []>;
 586     // Predicate new
 587     let isPredicatedNew = 1 in
 588     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 589                              (ins PredRegs:$src1, IntRegs:$src2),
 590             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = $src2",
 591             []>;
 592   }
 593 }
 594
 595 let InputType = "reg", hasSideEffects = 0 in
 596 multiclass TFR_base<string CextOp> {
 597   let CextOpcode = CextOp, BaseOpcode = CextOp in {
 598     let isPredicable = 1 in
 599     def NAME : ALU32_rr<(outs IntRegs:$dst), (ins IntRegs:$src1),
 600             "$dst = $src1",
 601             []>;
 602
 603     let  isPredicated = 1 in {
 604       defm Pt : TFR_Pred<0>;
 605       defm NotPt : TFR_Pred<1>;
 606     }
 607   }
 608 }
 609
 610 class T_TFR64_Pred<bit PredNot, bit isPredNew>
 611             : ALU32_rr<(outs DoubleRegs:$dst),
 612                        (ins PredRegs:$src1, DoubleRegs:$src2),
 613             !if(PredNot, "if (!$src1", "if ($src1")#
 614             !if(isPredNew, ".new) ", ") ")#"$dst = $src2", []>
 615 {
 616     bits<5> dst;
 617     bits<2> src1;
 618     bits<5> src2;
 619
 620     let IClass = 0b1111;
 621     let Inst{27-24} = 0b1101;
 622     let Inst{13} = isPredNew;
 623     let Inst{7} = PredNot;
 624     let Inst{4-0} = dst;
 625     let Inst{6-5} = src1;
 626     let Inst{20-17} = src2{4-1};
 627     let Inst{16} = 0b1;
 628     let Inst{12-9} = src2{4-1};
 629     let Inst{8} = 0b0;
 630 }
 631
 632 multiclass TFR64_Pred<bit PredNot> {
 633   let isPredicatedFalse = PredNot in {
 634     def _c#NAME : T_TFR64_Pred<PredNot, 0>;
 635
 636     let isPredicatedNew = 1 in
 637     def _cdn#NAME : T_TFR64_Pred<PredNot, 1>; // Predicate new
 638   }
 639 }
 640
 641 let hasSideEffects = 0 in
 642 multiclass TFR64_base<string BaseName> {
 643   let BaseOpcode = BaseName in {
 644     let isPredicable = 1 in
 645     def NAME : ALU32Inst <(outs DoubleRegs:$dst),
 646                           (ins DoubleRegs:$src1),
 647                           "$dst = $src1" > {
 648         bits<5> dst;
 649         bits<5> src1;
 650
 651         let IClass = 0b1111;
 652         let Inst{27-23} = 0b01010;
 653         let Inst{4-0} = dst;
 654         let Inst{20-17} = src1{4-1};
 655         let Inst{16} = 0b1;
 656         let Inst{12-9} = src1{4-1};
 657         let Inst{8} = 0b0;
 658     }
 659
 660     let  isPredicated = 1 in {
 661       defm Pt : TFR64_Pred<0>;
 662       defm NotPt : TFR64_Pred<1>;
 663     }
 664   }
 665 }
 666
 667 multiclass TFRI_Pred<bit PredNot> {
 668   let isMoveImm = 1, isPredicatedFalse = PredNot in {
 669     def _c#NAME : ALU32_ri<(outs IntRegs:$dst),
 670                            (ins PredRegs:$src1, s12Ext:$src2),
 671             !if(PredNot, "if (!$src1", "if ($src1")#") $dst = #$src2",
 672             []>;
 673
 674     // Predicate new
 675     let isPredicatedNew = 1 in
 676     def _cdn#NAME : ALU32_rr<(outs IntRegs:$dst),
 677                              (ins PredRegs:$src1, s12Ext:$src2),
 678             !if(PredNot, "if (!$src1", "if ($src1")#".new) $dst = #$src2",
 679             []>;
 680   }
 681 }
 682
 683 let InputType = "imm", isExtendable = 1, isExtentSigned = 1 in
 684 multiclass TFRI_base<string CextOp> {
 685   let CextOpcode = CextOp, BaseOpcode = CextOp#I in {
 686     let isAsCheapAsAMove = 1 , opExtendable = 1, opExtentBits = 16,
 687     isMoveImm = 1, isPredicable = 1, isReMaterializable = 1 in
 688     def NAME : ALU32_ri<(outs IntRegs:$dst), (ins s16Ext:$src1),
 689             "$dst = #$src1",
 690             [(set (i32 IntRegs:$dst), s16ExtPred:$src1)]>;
 691
 692     let opExtendable = 2,  opExtentBits = 12, hasSideEffects = 0,
 693     isPredicated = 1 in {
 694       defm Pt    : TFRI_Pred<0>;
 695       defm NotPt : TFRI_Pred<1>;
 696     }
 697   }
 698 }
 699
 700 defm TFRI : TFRI_base<"TFR">, ImmRegRel, PredNewRel;
 701 defm TFR : TFR_base<"TFR">, ImmRegRel, PredNewRel;
 702 defm TFR64 : TFR64_base<"TFR64">, PredNewRel;
 703
 704 // Transfer control register.
 705 let hasSideEffects = 0 in
 706 def TFCR : CRInst<(outs CRRegs:$dst), (ins IntRegs:$src1),
 707            "$dst = $src1",
 708            []>;
 709 //===----------------------------------------------------------------------===//
 710 // ALU32/ALU -
 711 //===----------------------------------------------------------------------===//
 712
 713
 714 //===----------------------------------------------------------------------===//
 715 // ALU32/PERM +
 716 //===----------------------------------------------------------------------===//
 717
 718 let hasSideEffects = 0 in
 719 def COMBINE_ii : ALU32_ii<(outs DoubleRegs:$dst),
 720             (ins s8Imm:$src1, s8Imm:$src2),
 721             "$dst = combine(#$src1, #$src2)",
 722             []>;
 723
 724 // Mux.
 725 def VMUX_prr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins PredRegs:$src1,
 726                                                    DoubleRegs:$src2,
 727                                                    DoubleRegs:$src3),
 728             "$dst = vmux($src1, $src2, $src3)",
 729             []>;
 730
 731 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8,
 732 CextOpcode = "MUX", InputType = "imm" in
 733 def MUX_ir : ALU32_ir<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 734                                                 IntRegs:$src3),
 735              "$dst = mux($src1, #$src2, $src3)",
 736              [(set (i32 IntRegs:$dst),
 737                    (i32 (select (i1 PredRegs:$src1), s8ExtPred:$src2,
 738                                 (i32 IntRegs:$src3))))]>, ImmRegRel;
 739
 740 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
 741 CextOpcode = "MUX", InputType = "imm" in
 742 def MUX_ri : ALU32_ri<(outs IntRegs:$dst), (ins PredRegs:$src1, IntRegs:$src2,
 743                                                 s8Ext:$src3),
 744              "$dst = mux($src1, $src2, #$src3)",
 745              [(set (i32 IntRegs:$dst),
 746                    (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
 747                                  s8ExtPred:$src3)))]>, ImmRegRel;
 748
 749 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 8 in
 750 def MUX_ii : ALU32_ii<(outs IntRegs:$dst), (ins PredRegs:$src1, s8Ext:$src2,
 751                                                 s8Imm:$src3),
 752              "$dst = mux($src1, #$src2, #$src3)",
 753              [(set (i32 IntRegs:$dst), (i32 (select (i1 PredRegs:$src1),
 754                                                     s8ExtPred:$src2,
 755                                                     s8ImmPred:$src3)))]>;
 756
 757 def : Pat <(shl (i32 IntRegs:$src1), (i32 16)),
 758            (A2_aslh IntRegs:$src1)>;
 759
 760 def : Pat <(sra (i32 IntRegs:$src1), (i32 16)),
 761            (A2_asrh IntRegs:$src1)>;
 762
 763 def : Pat <(sext_inreg (i32 IntRegs:$src1), i8),
 764            (A2_sxtb IntRegs:$src1)>;
 765
 766 def : Pat <(sext_inreg (i32 IntRegs:$src1), i16),
 767            (A2_sxth IntRegs:$src1)>;
 768
 769 //===----------------------------------------------------------------------===//
 770 // ALU32/PERM -
 771 //===----------------------------------------------------------------------===//
 772
 773
 774 //===----------------------------------------------------------------------===//
 775 // ALU32/PRED +
 776 //===----------------------------------------------------------------------===//
 777
 778 class T_ALU64_rr<string mnemonic, string suffix, bits<4> RegType,
 779                  bits<3> MajOp, bits<3> MinOp, bit OpsRev, bit IsComm,
 780                  string Op2Pfx>
 781   : ALU64_rr<(outs DoubleRegs:$Rd), (ins DoubleRegs:$Rs, DoubleRegs:$Rt),
 782              "$Rd = " #mnemonic# "($Rs, " #Op2Pfx# "$Rt)" #suffix, [],
 783              "", ALU64_tc_1_SLOT23> {
 784   let hasSideEffects = 0;
 785   let isCommutable = IsComm;
 786
 787   bits<5> Rs;
 788   bits<5> Rt;
 789   bits<5> Rd;
 790
 791   let IClass = 0b1101;
 792   let Inst{27-24} = RegType;
 793   let Inst{23-21} = MajOp;
 794   let Inst{20-16} = !if (OpsRev,Rt,Rs);
 795   let Inst{12-8} = !if (OpsRev,Rs,Rt);
 796   let Inst{7-5} = MinOp;
 797   let Inst{4-0} = Rd;
 798 }
 799
 800 class T_ALU64_arith<string mnemonic, bits<3> MajOp, bits<3> MinOp, bit IsSat,
 801                     bit OpsRev, bit IsComm>
 802   : T_ALU64_rr<mnemonic, !if(IsSat,":sat",""), 0b0011, MajOp, MinOp, OpsRev,
 803                IsComm, "">;
 804
 805 def A2_addp : T_ALU64_arith<"add", 0b000, 0b111, 0, 0, 1>;
 806 def A2_subp : T_ALU64_arith<"sub", 0b001, 0b111, 0, 1, 0>;
 807
 808 def: Pat<(i64 (add I64:$Rs, I64:$Rt)), (A2_addp I64:$Rs, I64:$Rt)>;
 809 def: Pat<(i64 (sub I64:$Rs, I64:$Rt)), (A2_subp I64:$Rs, I64:$Rt)>;
 810
 811 class T_ALU64_logical<string mnemonic, bits<3> MinOp, bit OpsRev, bit IsComm,
 812                       bit IsNeg>
 813   : T_ALU64_rr<mnemonic, "", 0b0011, 0b111, MinOp, OpsRev, IsComm,
 814                !if(IsNeg,"~","")>;
 815
 816 def A2_andp : T_ALU64_logical<"and", 0b000, 0, 1, 0>;
 817 def A2_orp  : T_ALU64_logical<"or",  0b010, 0, 1, 0>;
 818 def A2_xorp : T_ALU64_logical<"xor", 0b100, 0, 1, 0>;
 819
 820 def: Pat<(i64 (and I64:$Rs, I64:$Rt)), (A2_andp I64:$Rs, I64:$Rt)>;
 821 def: Pat<(i64 (or  I64:$Rs, I64:$Rt)), (A2_orp  I64:$Rs, I64:$Rt)>;
 822 def: Pat<(i64 (xor I64:$Rs, I64:$Rt)), (A2_xorp I64:$Rs, I64:$Rt)>;
 823
 824 // SDNode for converting immediate C to C-1.
 825 def DEC_CONST_SIGNED : SDNodeXForm<imm, [{
 826    // Return the byte immediate const-1 as an SDNode.
 827    int32_t imm = N->getSExtValue();
 828    return XformSToSM1Imm(imm);
 829 }]>;
 830
 831 // SDNode for converting immediate C to C-1.
 832 def DEC_CONST_UNSIGNED : SDNodeXForm<imm, [{
 833    // Return the byte immediate const-1 as an SDNode.
 834    uint32_t imm = N->getZExtValue();
 835    return XformUToUM1Imm(imm);
 836 }]>;
 837
 838 def CTLZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 839     "$dst = cl0($src1)",
 840     [(set (i32 IntRegs:$dst), (ctlz (i32 IntRegs:$src1)))]>;
 841
 842 def CTTZ_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1),
 843     "$dst = ct0($src1)",
 844     [(set (i32 IntRegs:$dst), (cttz (i32 IntRegs:$src1)))]>;
 845
 846 def CTLZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 847     "$dst = cl0($src1)",
 848     [(set (i32 IntRegs:$dst), (i32 (trunc (ctlz (i64 DoubleRegs:$src1)))))]>;
 849
 850 def CTTZ64_rr : SInst<(outs IntRegs:$dst), (ins DoubleRegs:$src1),
 851     "$dst = ct0($src1)",
 852     [(set (i32 IntRegs:$dst), (i32 (trunc (cttz (i64 DoubleRegs:$src1)))))]>;
 853
 854 def TSTBIT_rr : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 855     "$dst = tstbit($src1, $src2)",
 856     [(set (i1 PredRegs:$dst),
 857           (setne (and (shl 1, (i32 IntRegs:$src2)), (i32 IntRegs:$src1)), 0))]>;
 858
 859 def TSTBIT_ri : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
 860     "$dst = tstbit($src1, $src2)",
 861     [(set (i1 PredRegs:$dst),
 862           (setne (and (shl 1, (u5ImmPred:$src2)), (i32 IntRegs:$src1)), 0))]>;
 863
 864 //===----------------------------------------------------------------------===//
 865 // ALU32/PRED -
 866 //===----------------------------------------------------------------------===//
 867
 868
 869 //===----------------------------------------------------------------------===//
 870 // ALU64/ALU +
 871 //===----------------------------------------------------------------------===//
 872 // Add.
 873 def ADD64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 874                                                      DoubleRegs:$src2),
 875                "$dst = add($src1, $src2)",
 876                [(set (i64 DoubleRegs:$dst), (add (i64 DoubleRegs:$src1),
 877                                                  (i64 DoubleRegs:$src2)))]>;
 878
 879 // Add halfword.
 880
 881 // Compare.
 882 defm CMPEHexagon4 : CMP64_rr<"cmp.eq", seteq>;
 883 defm CMPGT64 : CMP64_rr<"cmp.gt", setgt>;
 884 defm CMPGTU64 : CMP64_rr<"cmp.gtu", setugt>;
 885
 886 // Logical operations.
 887 def AND_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 888                                                      DoubleRegs:$src2),
 889                "$dst = and($src1, $src2)",
 890                [(set (i64 DoubleRegs:$dst), (and (i64 DoubleRegs:$src1),
 891                                                  (i64 DoubleRegs:$src2)))]>;
 892
 893 def OR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 894                                                     DoubleRegs:$src2),
 895               "$dst = or($src1, $src2)",
 896               [(set (i64 DoubleRegs:$dst), (or (i64 DoubleRegs:$src1),
 897                                                (i64 DoubleRegs:$src2)))]>;
 898
 899 def XOR_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 900                                                      DoubleRegs:$src2),
 901                "$dst = xor($src1, $src2)",
 902                [(set (i64 DoubleRegs:$dst), (xor (i64 DoubleRegs:$src1),
 903                                                  (i64 DoubleRegs:$src2)))]>;
 904
 905 // Maximum.
 906 def MAXw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 907               "$dst = max($src2, $src1)",
 908               [(set (i32 IntRegs:$dst),
 909                     (i32 (select (i1 (setlt (i32 IntRegs:$src2),
 910                                             (i32 IntRegs:$src1))),
 911                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 912
 913 def MAXUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 914               "$dst = maxu($src2, $src1)",
 915               [(set (i32 IntRegs:$dst),
 916                     (i32 (select (i1 (setult (i32 IntRegs:$src2),
 917                                              (i32 IntRegs:$src1))),
 918                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 919
 920 def MAXd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 921                                                     DoubleRegs:$src2),
 922               "$dst = max($src2, $src1)",
 923               [(set (i64 DoubleRegs:$dst),
 924                     (i64 (select (i1 (setlt (i64 DoubleRegs:$src2),
 925                                             (i64 DoubleRegs:$src1))),
 926                                  (i64 DoubleRegs:$src1),
 927                                  (i64 DoubleRegs:$src2))))]>;
 928
 929 def MAXUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 930                                                      DoubleRegs:$src2),
 931               "$dst = maxu($src2, $src1)",
 932               [(set (i64 DoubleRegs:$dst),
 933                     (i64 (select (i1 (setult (i64 DoubleRegs:$src2),
 934                                              (i64 DoubleRegs:$src1))),
 935                                  (i64 DoubleRegs:$src1),
 936                                  (i64 DoubleRegs:$src2))))]>;
 937
 938 // Minimum.
 939 def MINw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 940               "$dst = min($src2, $src1)",
 941               [(set (i32 IntRegs:$dst),
 942                     (i32 (select (i1 (setgt (i32 IntRegs:$src2),
 943                                             (i32 IntRegs:$src1))),
 944                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 945
 946 def MINUw_rr : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
 947               "$dst = minu($src2, $src1)",
 948               [(set (i32 IntRegs:$dst),
 949                     (i32 (select (i1 (setugt (i32 IntRegs:$src2),
 950                                              (i32 IntRegs:$src1))),
 951                                  (i32 IntRegs:$src1), (i32 IntRegs:$src2))))]>;
 952
 953 def MINd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 954                                                     DoubleRegs:$src2),
 955               "$dst = min($src2, $src1)",
 956               [(set (i64 DoubleRegs:$dst),
 957                     (i64 (select (i1 (setgt (i64 DoubleRegs:$src2),
 958                                             (i64 DoubleRegs:$src1))),
 959                                  (i64 DoubleRegs:$src1),
 960                                  (i64 DoubleRegs:$src2))))]>;
 961
 962 def MINUd_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 963                                                      DoubleRegs:$src2),
 964               "$dst = minu($src2, $src1)",
 965               [(set (i64 DoubleRegs:$dst),
 966                     (i64 (select (i1 (setugt (i64 DoubleRegs:$src2),
 967                                              (i64 DoubleRegs:$src1))),
 968                                  (i64 DoubleRegs:$src1),
 969                                  (i64 DoubleRegs:$src2))))]>;
 970
 971 // Subtract.
 972 def SUB64_rr : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
 973                                                      DoubleRegs:$src2),
 974                "$dst = sub($src1, $src2)",
 975                [(set (i64 DoubleRegs:$dst), (sub (i64 DoubleRegs:$src1),
 976                                                  (i64 DoubleRegs:$src2)))]>;
 977
 978 // Subtract halfword.
 979
 980 //===----------------------------------------------------------------------===//
 981 // ALU64/ALU -
 982 //===----------------------------------------------------------------------===//
 983
 984 //===----------------------------------------------------------------------===//
 985 // ALU64/BIT +
 986 //===----------------------------------------------------------------------===//
 987 //
 988 //===----------------------------------------------------------------------===//
 989 // ALU64/BIT -
 990 //===----------------------------------------------------------------------===//
 991
 992 //===----------------------------------------------------------------------===//
 993 // ALU64/PERM +
 994 //===----------------------------------------------------------------------===//
 995 //
 996 //===----------------------------------------------------------------------===//
 997 // ALU64/PERM -
 998 //===----------------------------------------------------------------------===//
 999
1000 //===----------------------------------------------------------------------===//
1001 // CR +
1002 //===----------------------------------------------------------------------===//
1003 // Logical reductions on predicates.
1004
1005 // Looping instructions.
1006
1007 // Pipelined looping instructions.
1008
1009 // Logical operations on predicates.
1010 def AND_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
1011              "$dst = and($src1, $src2)",
1012              [(set (i1 PredRegs:$dst), (and (i1 PredRegs:$src1),
1013                                             (i1 PredRegs:$src2)))]>;
1014
1015 let hasSideEffects = 0 in
1016 def AND_pnotp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1,
1017                                                  PredRegs:$src2),
1018                 "$dst = and($src1, !$src2)",
1019                 []>;
1020
1021 def ANY_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
1022              "$dst = any8($src1)",
1023              []>;
1024
1025 def ALL_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
1026              "$dst = all8($src1)",
1027              []>;
1028
1029 def VITPACK_pp : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1,
1030                                                  PredRegs:$src2),
1031              "$dst = vitpack($src1, $src2)",
1032              []>;
1033
1034 def VALIGN_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1035                                                     DoubleRegs:$src2,
1036                                                     PredRegs:$src3),
1037              "$dst = valignb($src1, $src2, $src3)",
1038              []>;
1039
1040 def VSPLICE_rrp : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1041                                                      DoubleRegs:$src2,
1042                                                      PredRegs:$src3),
1043              "$dst = vspliceb($src1, $src2, $src3)",
1044              []>;
1045
1046 def MASK_p : SInst<(outs DoubleRegs:$dst), (ins PredRegs:$src1),
1047              "$dst = mask($src1)",
1048              []>;
1049
1050 def NOT_p : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1),
1051              "$dst = not($src1)",
1052              [(set (i1 PredRegs:$dst), (not (i1 PredRegs:$src1)))]>;
1053
1054 def OR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
1055             "$dst = or($src1, $src2)",
1056             [(set (i1 PredRegs:$dst), (or (i1 PredRegs:$src1),
1057                                           (i1 PredRegs:$src2)))]>;
1058
1059 def XOR_pp : SInst<(outs PredRegs:$dst), (ins PredRegs:$src1, PredRegs:$src2),
1060              "$dst = xor($src1, $src2)",
1061              [(set (i1 PredRegs:$dst), (xor (i1 PredRegs:$src1),
1062                                             (i1 PredRegs:$src2)))]>;
1063
1064
1065 // User control register transfer.
1066 //===----------------------------------------------------------------------===//
1067 // CR -
1068 //===----------------------------------------------------------------------===//
1069
1070 def retflag : SDNode<"HexagonISD::RET_FLAG", SDTNone,
1071                                [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
1072 def eh_return: SDNode<"HexagonISD::EH_RETURN", SDTNone,
1073                       [SDNPHasChain]>;
1074
1075 def SDHexagonBR_JT: SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
1076 def HexagonBR_JT: SDNode<"HexagonISD::BR_JT", SDHexagonBR_JT, [SDNPHasChain]>;
1077
1078 let InputType = "imm", isBarrier = 1, isPredicable = 1,
1079 Defs = [PC], isExtendable = 1, opExtendable = 0, isExtentSigned = 1,
1080 opExtentBits = 24, isCodeGenOnly = 0 in
1081 class T_JMP <dag InsDag, list<dag> JumpList = []>
1082             : JInst<(outs), InsDag,
1083             "jump $dst" , JumpList> {
1084     bits<24> dst;
1085
1086     let IClass = 0b0101;
1087
1088     let Inst{27-25} = 0b100;
1089     let Inst{24-16} = dst{23-15};
1090     let Inst{13-1} = dst{14-2};
1091 }
1092
1093 let InputType = "imm", isExtendable = 1, opExtendable = 1, isExtentSigned = 1,
1094 Defs = [PC], isPredicated = 1, opExtentBits = 17 in
1095 class T_JMP_c <bit PredNot, bit isPredNew, bit isTak>:
1096             JInst<(outs ), (ins PredRegs:$src, brtarget:$dst),
1097             !if(PredNot, "if (!$src", "if ($src")#
1098             !if(isPredNew, ".new) ", ") ")#"jump"#
1099             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
1100
1101     let isTaken = isTak;
1102     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
1103     let isPredicatedFalse = PredNot;
1104     let isPredicatedNew = isPredNew;
1105     bits<2> src;
1106     bits<17> dst;
1107
1108     let IClass = 0b0101;
1109
1110     let Inst{27-24} = 0b1100;
1111     let Inst{21} = PredNot;
1112     let Inst{12} = !if(isPredNew, isTak, zero);
1113     let Inst{11} = isPredNew;
1114     let Inst{9-8} = src;
1115     let Inst{23-22} = dst{16-15};
1116     let Inst{20-16} = dst{14-10};
1117     let Inst{13} = dst{9};
1118     let Inst{7-1} = dst{8-2};
1119   }
1120
1121 let isBarrier = 1, Defs = [PC], isPredicable = 1, InputType = "reg" in
1122 class T_JMPr<dag InsDag = (ins IntRegs:$dst)>
1123             : JRInst<(outs ), InsDag,
1124             "jumpr $dst" ,
1125             []> {
1126     bits<5> dst;
1127
1128     let IClass = 0b0101;
1129     let Inst{27-21} = 0b0010100;
1130     let Inst{20-16} = dst;
1131 }
1132
1133 let Defs = [PC], isPredicated = 1, InputType = "reg" in
1134 class T_JMPr_c <bit PredNot, bit isPredNew, bit isTak>:
1135             JRInst <(outs ), (ins PredRegs:$src, IntRegs:$dst),
1136             !if(PredNot, "if (!$src", "if ($src")#
1137             !if(isPredNew, ".new) ", ") ")#"jumpr"#
1138             !if(isPredNew, !if(isTak, ":t ", ":nt "), " ")#"$dst"> {
1139
1140     let isTaken = isTak;
1141     let isBrTaken = !if(isPredNew, !if(isTaken, "true", "false"), "");
1142     let isPredicatedFalse = PredNot;
1143     let isPredicatedNew = isPredNew;
1144     bits<2> src;
1145     bits<5> dst;
1146
1147     let IClass = 0b0101;
1148
1149     let Inst{27-22} = 0b001101;
1150     let Inst{21} = PredNot;
1151     let Inst{20-16} = dst;
1152     let Inst{12} = !if(isPredNew, isTak, zero);
1153     let Inst{11} = isPredNew;
1154     let Inst{9-8} = src;
1155     let Predicates = !if(isPredNew, [HasV3T], [HasV2T]);
1156     let validSubTargets = !if(isPredNew, HasV3SubT, HasV2SubT);
1157 }
1158
1159 multiclass JMP_Pred<bit PredNot> {
1160   def _#NAME : T_JMP_c<PredNot, 0, 0>;
1161   // Predicate new
1162   def _#NAME#new_t  : T_JMP_c<PredNot, 1, 1>; // taken
1163   def _#NAME#new_nt : T_JMP_c<PredNot, 1, 0>; // not taken
1164 }
1165
1166 multiclass JMP_base<string BaseOp> {
1167   let BaseOpcode = BaseOp in {
1168     def NAME : T_JMP<(ins brtarget:$dst), [(br bb:$dst)]>;
1169     defm t : JMP_Pred<0>;
1170     defm f : JMP_Pred<1>;
1171   }
1172 }
1173
1174 multiclass JMPR_Pred<bit PredNot> {
1175   def NAME: T_JMPr_c<PredNot, 0, 0>;
1176   // Predicate new
1177   def NAME#new_tV3  : T_JMPr_c<PredNot, 1, 1>; // taken
1178   def NAME#new_ntV3 : T_JMPr_c<PredNot, 1, 0>; // not taken
1179 }
1180
1181 multiclass JMPR_base<string BaseOp> {
1182   let BaseOpcode = BaseOp in {
1183     def NAME : T_JMPr;
1184     defm _t : JMPR_Pred<0>;
1185     defm _f : JMPR_Pred<1>;
1186   }
1187 }
1188
1189 let isTerminator = 1, hasSideEffects = 0 in {
1190 let isBranch = 1 in
1191 defm JMP : JMP_base<"JMP">, PredNewRel;
1192
1193 let isBranch = 1, isIndirectBranch = 1 in
1194 defm JMPR : JMPR_base<"JMPr">, PredNewRel;
1195
1196 let isReturn = 1, isCodeGenOnly = 1 in
1197 defm JMPret : JMPR_base<"JMPret">, PredNewRel;
1198 }
1199
1200 def : Pat<(retflag),
1201           (JMPret (i32 R31))>;
1202
1203 def : Pat <(brcond (i1 PredRegs:$src1), bb:$offset),
1204       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
1205
1206 // A return through builtin_eh_return.
1207 let isReturn = 1, isTerminator = 1, isBarrier = 1, hasSideEffects = 0,
1208 isCodeGenOnly = 1, Defs = [PC], Uses = [R28], isPredicable = 0 in
1209 def EH_RETURN_JMPR : T_JMPr;
1210
1211 def : Pat<(eh_return),
1212           (EH_RETURN_JMPR (i32 R31))>;
1213
1214 def : Pat<(HexagonBR_JT (i32 IntRegs:$dst)),
1215           (JMPR (i32 IntRegs:$dst))>;
1216
1217 def : Pat<(brind (i32 IntRegs:$dst)),
1218           (JMPR (i32 IntRegs:$dst))>;
1219
1220 //===----------------------------------------------------------------------===//
1221 // JR -
1222 //===----------------------------------------------------------------------===//
1223
1224 //===----------------------------------------------------------------------===//
1225 // LD +
1226 //===----------------------------------------------------------------------===//
1227 ///
1228 // Load -- MEMri operand
1229 multiclass LD_MEMri_Pbase<string mnemonic, RegisterClass RC,
1230                           bit isNot, bit isPredNew> {
1231   let isPredicatedNew = isPredNew in
1232   def NAME : LDInst2<(outs RC:$dst),
1233                        (ins PredRegs:$src1, MEMri:$addr),
1234             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1235             ") ")#"$dst = "#mnemonic#"($addr)",
1236             []>;
1237 }
1238
1239 multiclass LD_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1240   let isPredicatedFalse = PredNot in {
1241     defm _c#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1242     // Predicate new
1243     defm _cdn#NAME : LD_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1244   }
1245 }
1246
1247 let isExtendable = 1, hasSideEffects = 0 in
1248 multiclass LD_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1249                     bits<5> ImmBits, bits<5> PredImmBits> {
1250
1251   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1252     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1253         isPredicable = 1 in
1254       def NAME : LDInst2<(outs RC:$dst), (ins MEMri:$addr),
1255                    "$dst = "#mnemonic#"($addr)",
1256                    []>;
1257
1258     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1259         isPredicated = 1 in {
1260       defm Pt : LD_MEMri_Pred<mnemonic, RC, 0 >;
1261       defm NotPt : LD_MEMri_Pred<mnemonic, RC, 1 >;
1262     }
1263   }
1264 }
1265
1266 let addrMode = BaseImmOffset, isMEMri = "true" in {
1267   let accessSize = ByteAccess in {
1268     defm LDrib: LD_MEMri < "memb", "LDrib", IntRegs, 11, 6>, AddrModeRel;
1269     defm LDriub: LD_MEMri < "memub" , "LDriub", IntRegs, 11, 6>, AddrModeRel;
1270  }
1271
1272   let accessSize = HalfWordAccess in {
1273     defm LDrih: LD_MEMri < "memh", "LDrih", IntRegs, 12, 7>, AddrModeRel;
1274     defm LDriuh: LD_MEMri < "memuh", "LDriuh", IntRegs, 12, 7>, AddrModeRel;
1275  }
1276
1277   let accessSize = WordAccess in
1278     defm LDriw: LD_MEMri < "memw", "LDriw", IntRegs, 13, 8>, AddrModeRel;
1279
1280   let accessSize = DoubleWordAccess in
1281     defm LDrid: LD_MEMri < "memd", "LDrid", DoubleRegs, 14, 9>, AddrModeRel;
1282 }
1283
1284 def : Pat < (i32 (sextloadi8 ADDRriS11_0:$addr)),
1285             (LDrib ADDRriS11_0:$addr) >;
1286
1287 def : Pat < (i32 (zextloadi8 ADDRriS11_0:$addr)),
1288             (LDriub ADDRriS11_0:$addr) >;
1289
1290 def : Pat < (i32 (sextloadi16 ADDRriS11_1:$addr)),
1291             (LDrih ADDRriS11_1:$addr) >;
1292
1293 def : Pat < (i32 (zextloadi16 ADDRriS11_1:$addr)),
1294             (LDriuh ADDRriS11_1:$addr) >;
1295
1296 def : Pat < (i32 (load ADDRriS11_2:$addr)),
1297             (LDriw ADDRriS11_2:$addr) >;
1298
1299 def : Pat < (i64 (load ADDRriS11_3:$addr)),
1300             (LDrid ADDRriS11_3:$addr) >;
1301
1302
1303 // Load - Base with Immediate offset addressing mode
1304 multiclass LD_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1305                         bit isNot, bit isPredNew> {
1306   let isPredicatedNew = isPredNew in
1307   def NAME : LDInst2<(outs RC:$dst),
1308                      (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3),
1309             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1310             ") ")#"$dst = "#mnemonic#"($src2+#$src3)",
1311             []>;
1312 }
1313
1314 multiclass LD_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1315                         bit PredNot> {
1316   let isPredicatedFalse = PredNot in {
1317     defm _c#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1318     // Predicate new
1319     defm _cdn#NAME : LD_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1320   }
1321 }
1322
1323 let isExtendable = 1, hasSideEffects = 0 in
1324 multiclass LD_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1325                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1326                    bits<5> PredImmBits> {
1327
1328   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1329     let opExtendable = 2, isExtentSigned = 1, opExtentBits = ImmBits,
1330         isPredicable = 1, AddedComplexity = 20 in
1331       def NAME : LDInst2<(outs RC:$dst), (ins IntRegs:$src1, ImmOp:$offset),
1332                    "$dst = "#mnemonic#"($src1+#$offset)",
1333                    []>;
1334
1335     let opExtendable = 3, isExtentSigned = 0, opExtentBits = PredImmBits,
1336         isPredicated = 1 in {
1337       defm Pt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 0 >;
1338       defm NotPt : LD_Idxd_Pred<mnemonic, RC, predImmOp, 1 >;
1339     }
1340   }
1341 }
1342
1343 let addrMode = BaseImmOffset in {
1344   let accessSize = ByteAccess in {
1345     defm LDrib_indexed: LD_Idxd <"memb", "LDrib", IntRegs, s11_0Ext, u6_0Ext,
1346                                   11, 6>, AddrModeRel;
1347     defm LDriub_indexed: LD_Idxd <"memub" , "LDriub", IntRegs, s11_0Ext, u6_0Ext,
1348                                    11, 6>, AddrModeRel;
1349   }
1350   let accessSize = HalfWordAccess in {
1351     defm LDrih_indexed: LD_Idxd <"memh", "LDrih", IntRegs, s11_1Ext, u6_1Ext,
1352                                  12, 7>, AddrModeRel;
1353     defm LDriuh_indexed: LD_Idxd <"memuh", "LDriuh", IntRegs, s11_1Ext, u6_1Ext,
1354                                   12, 7>, AddrModeRel;
1355   }
1356   let accessSize = WordAccess in
1357     defm LDriw_indexed: LD_Idxd <"memw", "LDriw", IntRegs, s11_2Ext, u6_2Ext,
1358                                  13, 8>, AddrModeRel;
1359
1360   let accessSize = DoubleWordAccess in
1361     defm LDrid_indexed: LD_Idxd <"memd", "LDrid", DoubleRegs, s11_3Ext, u6_3Ext,
1362                                  14, 9>, AddrModeRel;
1363 }
1364
1365 let AddedComplexity = 20 in {
1366 def : Pat < (i32 (sextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1367             (LDrib_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1368
1369 def : Pat < (i32 (zextloadi8 (add IntRegs:$src1, s11_0ExtPred:$offset))),
1370             (LDriub_indexed IntRegs:$src1, s11_0ExtPred:$offset) >;
1371
1372 def : Pat < (i32 (sextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1373             (LDrih_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1374
1375 def : Pat < (i32 (zextloadi16 (add IntRegs:$src1, s11_1ExtPred:$offset))),
1376             (LDriuh_indexed IntRegs:$src1, s11_1ExtPred:$offset) >;
1377
1378 def : Pat < (i32 (load (add IntRegs:$src1, s11_2ExtPred:$offset))),
1379             (LDriw_indexed IntRegs:$src1, s11_2ExtPred:$offset) >;
1380
1381 def : Pat < (i64 (load (add IntRegs:$src1, s11_3ExtPred:$offset))),
1382             (LDrid_indexed IntRegs:$src1, s11_3ExtPred:$offset) >;
1383 }
1384
1385 //===----------------------------------------------------------------------===//
1386 // Post increment load
1387 //===----------------------------------------------------------------------===//
1388
1389 multiclass LD_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1390                             bit isNot, bit isPredNew> {
1391   let isPredicatedNew = isPredNew in
1392   def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1393                        (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset),
1394             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1395             ") ")#"$dst = "#mnemonic#"($src2++#$offset)",
1396             [],
1397             "$src2 = $dst2">;
1398 }
1399
1400 multiclass LD_PostInc_Pred<string mnemonic, RegisterClass RC,
1401                            Operand ImmOp, bit PredNot> {
1402   let isPredicatedFalse = PredNot in {
1403     defm _c#NAME : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1404     // Predicate new
1405     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1406     defm _cdn#NAME#_V4 : LD_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1407   }
1408 }
1409
1410 multiclass LD_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1411                       Operand ImmOp> {
1412
1413   let BaseOpcode = "POST_"#BaseOp in {
1414     let isPredicable = 1 in
1415     def NAME : LDInst2PI<(outs RC:$dst, IntRegs:$dst2),
1416                          (ins IntRegs:$src1, ImmOp:$offset),
1417                  "$dst = "#mnemonic#"($src1++#$offset)",
1418                  [],
1419                  "$src1 = $dst2">;
1420
1421     let isPredicated = 1 in {
1422       defm Pt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1423       defm NotPt : LD_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1424     }
1425   }
1426 }
1427
1428 let hasCtrlDep = 1, hasSideEffects = 0, addrMode = PostInc in {
1429   defm POST_LDrib : LD_PostInc<"memb", "LDrib", IntRegs, s4_0Imm>,
1430                     PredNewRel;
1431   defm POST_LDriub : LD_PostInc<"memub", "LDriub", IntRegs, s4_0Imm>,
1432                     PredNewRel;
1433   defm POST_LDrih : LD_PostInc<"memh", "LDrih", IntRegs, s4_1Imm>,
1434                     PredNewRel;
1435   defm POST_LDriuh : LD_PostInc<"memuh", "LDriuh", IntRegs, s4_1Imm>,
1436                     PredNewRel;
1437   defm POST_LDriw : LD_PostInc<"memw", "LDriw", IntRegs, s4_2Imm>,
1438                     PredNewRel;
1439   defm POST_LDrid : LD_PostInc<"memd", "LDrid", DoubleRegs, s4_3Imm>,
1440                     PredNewRel;
1441 }
1442
1443 def : Pat< (i32 (extloadi1 ADDRriS11_0:$addr)),
1444            (i32 (LDrib ADDRriS11_0:$addr)) >;
1445
1446 // Load byte any-extend.
1447 def : Pat < (i32 (extloadi8 ADDRriS11_0:$addr)),
1448             (i32 (LDrib ADDRriS11_0:$addr)) >;
1449
1450 // Indexed load byte any-extend.
1451 let AddedComplexity = 20 in
1452 def : Pat < (i32 (extloadi8 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1453             (i32 (LDrib_indexed IntRegs:$src1, s11_0ImmPred:$offset)) >;
1454
1455 def : Pat < (i32 (extloadi16 ADDRriS11_1:$addr)),
1456             (i32 (LDrih ADDRriS11_1:$addr))>;
1457
1458 let AddedComplexity = 20 in
1459 def : Pat < (i32 (extloadi16 (add IntRegs:$src1, s11_1ImmPred:$offset))),
1460             (i32 (LDrih_indexed IntRegs:$src1, s11_1ImmPred:$offset)) >;
1461
1462 let AddedComplexity = 10 in
1463 def : Pat < (i32 (zextloadi1 ADDRriS11_0:$addr)),
1464             (i32 (LDriub ADDRriS11_0:$addr))>;
1465
1466 let AddedComplexity = 20 in
1467 def : Pat < (i32 (zextloadi1 (add IntRegs:$src1, s11_0ImmPred:$offset))),
1468             (i32 (LDriub_indexed IntRegs:$src1, s11_0ImmPred:$offset))>;
1469
1470 // Load predicate.
1471 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 13,
1472 isPseudo = 1, Defs = [R10,R11,D5], hasSideEffects = 0 in
1473 def LDriw_pred : LDInst2<(outs PredRegs:$dst),
1474             (ins MEMri:$addr),
1475             "Error; should not emit",
1476             []>;
1477
1478 // Deallocate stack frame.
1479 let Defs = [R29, R30, R31], Uses = [R29], hasSideEffects = 0 in {
1480   def DEALLOCFRAME : LDInst2<(outs), (ins),
1481                      "deallocframe",
1482                      []>;
1483 }
1484
1485 // Load and unpack bytes to halfwords.
1486 //===----------------------------------------------------------------------===//
1487 // LD -
1488 //===----------------------------------------------------------------------===//
1489
1490 //===----------------------------------------------------------------------===//
1491 // MTYPE/ALU +
1492 //===----------------------------------------------------------------------===//
1493 //===----------------------------------------------------------------------===//
1494 // MTYPE/ALU -
1495 //===----------------------------------------------------------------------===//
1496
1497 //===----------------------------------------------------------------------===//
1498 // MTYPE/COMPLEX +
1499 //===----------------------------------------------------------------------===//
1500 //===----------------------------------------------------------------------===//
1501 // MTYPE/COMPLEX -
1502 //===----------------------------------------------------------------------===//
1503
1504 //===----------------------------------------------------------------------===//
1505 // MTYPE/MPYH +
1506 //===----------------------------------------------------------------------===//
1507 // Multiply and use lower result.
1508 // Rd=+mpyi(Rs,#u8)
1509 let isExtendable = 1, opExtendable = 2, isExtentSigned = 0, opExtentBits = 8 in
1510 def MPYI_riu : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Ext:$src2),
1511               "$dst =+ mpyi($src1, #$src2)",
1512               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1513                                              u8ExtPred:$src2))]>;
1514
1515 // Rd=-mpyi(Rs,#u8)
1516 def MPYI_rin : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u8Imm:$src2),
1517               "$dst =- mpyi($src1, #$src2)",
1518               [(set (i32 IntRegs:$dst), (ineg (mul (i32 IntRegs:$src1),
1519                                                    u8ImmPred:$src2)))]>;
1520
1521 // Rd=mpyi(Rs,#m9)
1522 // s9 is NOT the same as m9 - but it works.. so far.
1523 // Assembler maps to either Rd=+mpyi(Rs,#u8 or Rd=-mpyi(Rs,#u8)
1524 // depending on the value of m9. See Arch Spec.
1525 let isExtendable = 1, opExtendable = 2, isExtentSigned = 1, opExtentBits = 9,
1526 CextOpcode = "MPYI", InputType = "imm" in
1527 def MPYI_ri : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, s9Ext:$src2),
1528               "$dst = mpyi($src1, #$src2)",
1529               [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1530                                              s9ExtPred:$src2))]>, ImmRegRel;
1531
1532 // Rd=mpyi(Rs,Rt)
1533 let CextOpcode = "MPYI", InputType = "reg" in
1534 def MPYI : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1535            "$dst = mpyi($src1, $src2)",
1536            [(set (i32 IntRegs:$dst), (mul (i32 IntRegs:$src1),
1537                                           (i32 IntRegs:$src2)))]>, ImmRegRel;
1538
1539 // Rx+=mpyi(Rs,#u8)
1540 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8,
1541 CextOpcode = "MPYI_acc", InputType = "imm" in
1542 def MPYI_acc_ri : MInst_acc<(outs IntRegs:$dst),
1543             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1544             "$dst += mpyi($src2, #$src3)",
1545             [(set (i32 IntRegs:$dst),
1546                   (add (mul (i32 IntRegs:$src2), u8ExtPred:$src3),
1547                        (i32 IntRegs:$src1)))],
1548             "$src1 = $dst">, ImmRegRel;
1549
1550 // Rx+=mpyi(Rs,Rt)
1551 let CextOpcode = "MPYI_acc", InputType = "reg" in
1552 def MPYI_acc_rr : MInst_acc<(outs IntRegs:$dst),
1553             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1554             "$dst += mpyi($src2, $src3)",
1555             [(set (i32 IntRegs:$dst),
1556                   (add (mul (i32 IntRegs:$src2), (i32 IntRegs:$src3)),
1557                        (i32 IntRegs:$src1)))],
1558             "$src1 = $dst">, ImmRegRel;
1559
1560 // Rx-=mpyi(Rs,#u8)
1561 let isExtendable = 1, opExtendable = 3, isExtentSigned = 0, opExtentBits = 8 in
1562 def MPYI_sub_ri : MInst_acc<(outs IntRegs:$dst),
1563             (ins IntRegs:$src1, IntRegs:$src2, u8Ext:$src3),
1564             "$dst -= mpyi($src2, #$src3)",
1565             [(set (i32 IntRegs:$dst),
1566                   (sub (i32 IntRegs:$src1), (mul (i32 IntRegs:$src2),
1567                                                  u8ExtPred:$src3)))],
1568             "$src1 = $dst">;
1569
1570 // Multiply and use upper result.
1571 // Rd=mpy(Rs,Rt.H):<<1:rnd:sat
1572 // Rd=mpy(Rs,Rt.L):<<1:rnd:sat
1573 // Rd=mpy(Rs,Rt)
1574 def MPY : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1575           "$dst = mpy($src1, $src2)",
1576           [(set (i32 IntRegs:$dst), (mulhs (i32 IntRegs:$src1),
1577                                            (i32 IntRegs:$src2)))]>;
1578
1579 // Rd=mpy(Rs,Rt):rnd
1580 // Rd=mpyu(Rs,Rt)
1581 def MPYU : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1582            "$dst = mpyu($src1, $src2)",
1583            [(set (i32 IntRegs:$dst), (mulhu (i32 IntRegs:$src1),
1584                                             (i32 IntRegs:$src2)))]>;
1585
1586 // Multiply and use full result.
1587 // Rdd=mpyu(Rs,Rt)
1588 def MPYU64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1589              "$dst = mpyu($src1, $src2)",
1590              [(set (i64 DoubleRegs:$dst),
1591                    (mul (i64 (anyext (i32 IntRegs:$src1))),
1592                         (i64 (anyext (i32 IntRegs:$src2)))))]>;
1593
1594 // Rdd=mpy(Rs,Rt)
1595 def MPY64 : MInst<(outs DoubleRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
1596              "$dst = mpy($src1, $src2)",
1597              [(set (i64 DoubleRegs:$dst),
1598                    (mul (i64 (sext (i32 IntRegs:$src1))),
1599                         (i64 (sext (i32 IntRegs:$src2)))))]>;
1600
1601 // Multiply and accumulate, use full result.
1602 // Rxx[+-]=mpy(Rs,Rt)
1603 // Rxx+=mpy(Rs,Rt)
1604 def MPY64_acc : MInst_acc<(outs DoubleRegs:$dst),
1605             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1606             "$dst += mpy($src2, $src3)",
1607             [(set (i64 DoubleRegs:$dst),
1608             (add (mul (i64 (sext (i32 IntRegs:$src2))),
1609                       (i64 (sext (i32 IntRegs:$src3)))),
1610                  (i64 DoubleRegs:$src1)))],
1611             "$src1 = $dst">;
1612
1613 // Rxx-=mpy(Rs,Rt)
1614 def MPY64_sub : MInst_acc<(outs DoubleRegs:$dst),
1615             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1616             "$dst -= mpy($src2, $src3)",
1617             [(set (i64 DoubleRegs:$dst),
1618                   (sub (i64 DoubleRegs:$src1),
1619                        (mul (i64 (sext (i32 IntRegs:$src2))),
1620                             (i64 (sext (i32 IntRegs:$src3))))))],
1621             "$src1 = $dst">;
1622
1623 // Rxx[+-]=mpyu(Rs,Rt)
1624 // Rxx+=mpyu(Rs,Rt)
1625 def MPYU64_acc : MInst_acc<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
1626                             IntRegs:$src2, IntRegs:$src3),
1627              "$dst += mpyu($src2, $src3)",
1628              [(set (i64 DoubleRegs:$dst),
1629                    (add (mul (i64 (anyext (i32 IntRegs:$src2))),
1630                              (i64 (anyext (i32 IntRegs:$src3)))),
1631                         (i64 DoubleRegs:$src1)))], "$src1 = $dst">;
1632
1633 // Rxx-=mpyu(Rs,Rt)
1634 def MPYU64_sub : MInst_acc<(outs DoubleRegs:$dst),
1635             (ins DoubleRegs:$src1, IntRegs:$src2, IntRegs:$src3),
1636             "$dst -= mpyu($src2, $src3)",
1637             [(set (i64 DoubleRegs:$dst),
1638                   (sub (i64 DoubleRegs:$src1),
1639                        (mul (i64 (anyext (i32 IntRegs:$src2))),
1640                             (i64 (anyext (i32 IntRegs:$src3))))))],
1641             "$src1 = $dst">;
1642
1643
1644 let InputType = "reg", CextOpcode = "ADD_acc" in
1645 def ADDrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1646                             IntRegs:$src2, IntRegs:$src3),
1647              "$dst += add($src2, $src3)",
1648              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1649                                                  (i32 IntRegs:$src3)),
1650                                             (i32 IntRegs:$src1)))],
1651              "$src1 = $dst">, ImmRegRel;
1652
1653 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1654 InputType = "imm", CextOpcode = "ADD_acc" in
1655 def ADDri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1656                             IntRegs:$src2, s8Ext:$src3),
1657              "$dst += add($src2, #$src3)",
1658              [(set (i32 IntRegs:$dst), (add (add (i32 IntRegs:$src2),
1659                                                  s8_16ExtPred:$src3),
1660                                             (i32 IntRegs:$src1)))],
1661              "$src1 = $dst">, ImmRegRel;
1662
1663 let CextOpcode = "SUB_acc", InputType = "reg" in
1664 def SUBrr_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1665                             IntRegs:$src2, IntRegs:$src3),
1666              "$dst -= add($src2, $src3)",
1667              [(set (i32 IntRegs:$dst),
1668                    (sub (i32 IntRegs:$src1), (add (i32 IntRegs:$src2),
1669                                                   (i32 IntRegs:$src3))))],
1670              "$src1 = $dst">, ImmRegRel;
1671
1672 let isExtendable = 1, opExtendable = 3, isExtentSigned = 1, opExtentBits = 8,
1673 CextOpcode = "SUB_acc", InputType = "imm" in
1674 def SUBri_acc : MInst_acc<(outs IntRegs: $dst), (ins IntRegs:$src1,
1675                             IntRegs:$src2, s8Ext:$src3),
1676              "$dst -= add($src2, #$src3)",
1677              [(set (i32 IntRegs:$dst), (sub (i32 IntRegs:$src1),
1678                                             (add (i32 IntRegs:$src2),
1679                                                  s8_16ExtPred:$src3)))],
1680              "$src1 = $dst">, ImmRegRel;
1681
1682 //===----------------------------------------------------------------------===//
1683 // MTYPE/MPYH -
1684 //===----------------------------------------------------------------------===//
1685
1686 //===----------------------------------------------------------------------===//
1687 // MTYPE/MPYS +
1688 //===----------------------------------------------------------------------===//
1689 //===----------------------------------------------------------------------===//
1690 // MTYPE/MPYS -
1691 //===----------------------------------------------------------------------===//
1692
1693 //===----------------------------------------------------------------------===//
1694 // MTYPE/VB +
1695 //===----------------------------------------------------------------------===//
1696 //===----------------------------------------------------------------------===//
1697 // MTYPE/VB -
1698 //===----------------------------------------------------------------------===//
1699
1700 //===----------------------------------------------------------------------===//
1701 // MTYPE/VH  +
1702 //===----------------------------------------------------------------------===//
1703 //===----------------------------------------------------------------------===//
1704 // MTYPE/VH  -
1705 //===----------------------------------------------------------------------===//
1706
1707 //===----------------------------------------------------------------------===//
1708 // ST +
1709 //===----------------------------------------------------------------------===//
1710 ///
1711 // Store doubleword.
1712
1713 //===----------------------------------------------------------------------===//
1714 // Post increment store
1715 //===----------------------------------------------------------------------===//
1716
1717 multiclass ST_PostInc_Pbase<string mnemonic, RegisterClass RC, Operand ImmOp,
1718                             bit isNot, bit isPredNew> {
1719   let isPredicatedNew = isPredNew in
1720   def NAME : STInst2PI<(outs IntRegs:$dst),
1721             (ins PredRegs:$src1, IntRegs:$src2, ImmOp:$offset, RC:$src3),
1722             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1723             ") ")#mnemonic#"($src2++#$offset) = $src3",
1724             [],
1725             "$src2 = $dst">;
1726 }
1727
1728 multiclass ST_PostInc_Pred<string mnemonic, RegisterClass RC,
1729                            Operand ImmOp, bit PredNot> {
1730   let isPredicatedFalse = PredNot in {
1731     defm _c#NAME : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 0>;
1732     // Predicate new
1733     let Predicates = [HasV4T], validSubTargets = HasV4SubT in
1734     defm _cdn#NAME#_V4 : ST_PostInc_Pbase<mnemonic, RC, ImmOp, PredNot, 1>;
1735   }
1736 }
1737
1738 let hasCtrlDep = 1, isNVStorable = 1, hasSideEffects = 0 in
1739 multiclass ST_PostInc<string mnemonic, string BaseOp, RegisterClass RC,
1740                       Operand ImmOp> {
1741
1742   let hasCtrlDep = 1, BaseOpcode = "POST_"#BaseOp in {
1743     let isPredicable = 1 in
1744     def NAME : STInst2PI<(outs IntRegs:$dst),
1745                 (ins IntRegs:$src1, ImmOp:$offset, RC:$src2),
1746                 mnemonic#"($src1++#$offset) = $src2",
1747                 [],
1748                 "$src1 = $dst">;
1749
1750     let isPredicated = 1 in {
1751       defm Pt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 0 >;
1752       defm NotPt : ST_PostInc_Pred<mnemonic, RC, ImmOp, 1 >;
1753     }
1754   }
1755 }
1756
1757 defm POST_STbri: ST_PostInc <"memb", "STrib", IntRegs, s4_0Imm>, AddrModeRel;
1758 defm POST_SThri: ST_PostInc <"memh", "STrih", IntRegs, s4_1Imm>, AddrModeRel;
1759 defm POST_STwri: ST_PostInc <"memw", "STriw", IntRegs, s4_2Imm>, AddrModeRel;
1760
1761 let isNVStorable = 0 in
1762 defm POST_STdri: ST_PostInc <"memd", "STrid", DoubleRegs, s4_3Imm>, AddrModeRel;
1763
1764 def : Pat<(post_truncsti8 (i32 IntRegs:$src1), IntRegs:$src2,
1765                            s4_3ImmPred:$offset),
1766           (POST_STbri IntRegs:$src2, s4_0ImmPred:$offset, IntRegs:$src1)>;
1767
1768 def : Pat<(post_truncsti16 (i32 IntRegs:$src1), IntRegs:$src2,
1769                             s4_3ImmPred:$offset),
1770           (POST_SThri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1771
1772 def : Pat<(post_store (i32 IntRegs:$src1), IntRegs:$src2, s4_2ImmPred:$offset),
1773           (POST_STwri IntRegs:$src2, s4_1ImmPred:$offset, IntRegs:$src1)>;
1774
1775 def : Pat<(post_store (i64 DoubleRegs:$src1), IntRegs:$src2,
1776                        s4_3ImmPred:$offset),
1777           (POST_STdri IntRegs:$src2, s4_3ImmPred:$offset, DoubleRegs:$src1)>;
1778
1779 //===----------------------------------------------------------------------===//
1780 // multiclass for the store instructions with MEMri operand.
1781 //===----------------------------------------------------------------------===//
1782 multiclass ST_MEMri_Pbase<string mnemonic, RegisterClass RC, bit isNot,
1783                           bit isPredNew> {
1784   let isPredicatedNew = isPredNew in
1785   def NAME : STInst2<(outs),
1786             (ins PredRegs:$src1, MEMri:$addr, RC: $src2),
1787             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1788             ") ")#mnemonic#"($addr) = $src2",
1789             []>;
1790 }
1791
1792 multiclass ST_MEMri_Pred<string mnemonic, RegisterClass RC, bit PredNot> {
1793   let isPredicatedFalse = PredNot in {
1794     defm _c#NAME : ST_MEMri_Pbase<mnemonic, RC, PredNot, 0>;
1795
1796     // Predicate new
1797     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1798     defm _cdn#NAME#_V4 : ST_MEMri_Pbase<mnemonic, RC, PredNot, 1>;
1799   }
1800 }
1801
1802 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
1803 multiclass ST_MEMri<string mnemonic, string CextOp, RegisterClass RC,
1804                     bits<5> ImmBits, bits<5> PredImmBits> {
1805
1806   let CextOpcode = CextOp, BaseOpcode = CextOp in {
1807     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1808          isPredicable = 1 in
1809     def NAME : STInst2<(outs),
1810             (ins MEMri:$addr, RC:$src),
1811             mnemonic#"($addr) = $src",
1812             []>;
1813
1814     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits,
1815         isPredicated = 1 in {
1816       defm Pt : ST_MEMri_Pred<mnemonic, RC, 0>;
1817       defm NotPt : ST_MEMri_Pred<mnemonic, RC, 1>;
1818     }
1819   }
1820 }
1821
1822 let addrMode = BaseImmOffset, isMEMri = "true" in {
1823   let accessSize = ByteAccess in
1824     defm STrib: ST_MEMri < "memb", "STrib", IntRegs, 11, 6>, AddrModeRel;
1825
1826   let accessSize = HalfWordAccess in
1827     defm STrih: ST_MEMri < "memh", "STrih", IntRegs, 12, 7>, AddrModeRel;
1828
1829   let accessSize = WordAccess in
1830     defm STriw: ST_MEMri < "memw", "STriw", IntRegs, 13, 8>, AddrModeRel;
1831
1832   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1833     defm STrid: ST_MEMri < "memd", "STrid", DoubleRegs, 14, 9>, AddrModeRel;
1834 }
1835
1836 def : Pat<(truncstorei8 (i32 IntRegs:$src1), ADDRriS11_0:$addr),
1837           (STrib ADDRriS11_0:$addr, (i32 IntRegs:$src1))>;
1838
1839 def : Pat<(truncstorei16 (i32 IntRegs:$src1), ADDRriS11_1:$addr),
1840           (STrih ADDRriS11_1:$addr, (i32 IntRegs:$src1))>;
1841
1842 def : Pat<(store (i32 IntRegs:$src1), ADDRriS11_2:$addr),
1843           (STriw ADDRriS11_2:$addr, (i32 IntRegs:$src1))>;
1844
1845 def : Pat<(store (i64 DoubleRegs:$src1), ADDRriS11_3:$addr),
1846           (STrid ADDRriS11_3:$addr, (i64 DoubleRegs:$src1))>;
1847
1848
1849 //===----------------------------------------------------------------------===//
1850 // multiclass for the store instructions with base+immediate offset
1851 // addressing mode
1852 //===----------------------------------------------------------------------===//
1853 multiclass ST_Idxd_Pbase<string mnemonic, RegisterClass RC, Operand predImmOp,
1854                         bit isNot, bit isPredNew> {
1855   let isPredicatedNew = isPredNew in
1856   def NAME : STInst2<(outs),
1857             (ins PredRegs:$src1, IntRegs:$src2, predImmOp:$src3, RC: $src4),
1858             !if(isNot, "if (!$src1", "if ($src1")#!if(isPredNew, ".new) ",
1859             ") ")#mnemonic#"($src2+#$src3) = $src4",
1860             []>;
1861 }
1862
1863 multiclass ST_Idxd_Pred<string mnemonic, RegisterClass RC, Operand predImmOp,
1864                         bit PredNot> {
1865   let isPredicatedFalse = PredNot, isPredicated = 1 in {
1866     defm _c#NAME : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 0>;
1867
1868     // Predicate new
1869     let validSubTargets = HasV4SubT, Predicates = [HasV4T] in
1870     defm _cdn#NAME#_V4 : ST_Idxd_Pbase<mnemonic, RC, predImmOp, PredNot, 1>;
1871   }
1872 }
1873
1874 let isExtendable = 1, isNVStorable = 1, hasSideEffects = 0 in
1875 multiclass ST_Idxd<string mnemonic, string CextOp, RegisterClass RC,
1876                    Operand ImmOp, Operand predImmOp, bits<5> ImmBits,
1877                    bits<5> PredImmBits> {
1878
1879   let CextOpcode = CextOp, BaseOpcode = CextOp#_indexed in {
1880     let opExtendable = 1, isExtentSigned = 1, opExtentBits = ImmBits,
1881          isPredicable = 1 in
1882     def NAME : STInst2<(outs),
1883             (ins IntRegs:$src1, ImmOp:$src2, RC:$src3),
1884             mnemonic#"($src1+#$src2) = $src3",
1885             []>;
1886
1887     let opExtendable = 2, isExtentSigned = 0, opExtentBits = PredImmBits in {
1888       defm Pt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 0>;
1889       defm NotPt : ST_Idxd_Pred<mnemonic, RC, predImmOp, 1>;
1890     }
1891   }
1892 }
1893
1894 let addrMode = BaseImmOffset, InputType = "reg" in {
1895   let accessSize = ByteAccess in
1896     defm STrib_indexed: ST_Idxd < "memb", "STrib", IntRegs, s11_0Ext,
1897                                   u6_0Ext, 11, 6>, AddrModeRel, ImmRegRel;
1898
1899   let accessSize = HalfWordAccess in
1900     defm STrih_indexed: ST_Idxd < "memh", "STrih", IntRegs, s11_1Ext,
1901                                   u6_1Ext, 12, 7>, AddrModeRel, ImmRegRel;
1902
1903   let accessSize = WordAccess in
1904     defm STriw_indexed: ST_Idxd < "memw", "STriw", IntRegs, s11_2Ext,
1905                                   u6_2Ext, 13, 8>, AddrModeRel, ImmRegRel;
1906
1907   let accessSize = DoubleWordAccess, isNVStorable = 0 in
1908     defm STrid_indexed: ST_Idxd < "memd", "STrid", DoubleRegs, s11_3Ext,
1909                                   u6_3Ext, 14, 9>, AddrModeRel;
1910 }
1911
1912 let AddedComplexity = 10 in {
1913 def : Pat<(truncstorei8 (i32 IntRegs:$src1), (add IntRegs:$src2,
1914                                                   s11_0ExtPred:$offset)),
1915           (STrib_indexed IntRegs:$src2, s11_0ImmPred:$offset,
1916                          (i32 IntRegs:$src1))>;
1917
1918 def : Pat<(truncstorei16 (i32 IntRegs:$src1), (add IntRegs:$src2,
1919                                                    s11_1ExtPred:$offset)),
1920           (STrih_indexed IntRegs:$src2, s11_1ImmPred:$offset,
1921                          (i32 IntRegs:$src1))>;
1922
1923 def : Pat<(store (i32 IntRegs:$src1), (add IntRegs:$src2,
1924                                            s11_2ExtPred:$offset)),
1925           (STriw_indexed IntRegs:$src2, s11_2ImmPred:$offset,
1926                          (i32 IntRegs:$src1))>;
1927
1928 def : Pat<(store (i64 DoubleRegs:$src1), (add IntRegs:$src2,
1929                                               s11_3ExtPred:$offset)),
1930           (STrid_indexed IntRegs:$src2, s11_3ImmPred:$offset,
1931                          (i64 DoubleRegs:$src1))>;
1932 }
1933
1934 // memh(Rx++#s4:1)=Rt.H
1935
1936 // Store word.
1937 // Store predicate.
1938 let Defs = [R10,R11,D5], hasSideEffects = 0 in
1939 def STriw_pred : STInst2<(outs),
1940             (ins MEMri:$addr, PredRegs:$src1),
1941             "Error; should not emit",
1942             []>;
1943
1944 // Allocate stack frame.
1945 let Defs = [R29, R30], Uses = [R31, R30], hasSideEffects = 0 in {
1946   def ALLOCFRAME : STInst2<(outs),
1947              (ins i32imm:$amt),
1948              "allocframe(#$amt)",
1949              []>;
1950 }
1951 //===----------------------------------------------------------------------===//
1952 // ST -
1953 //===----------------------------------------------------------------------===//
1954
1955 //===----------------------------------------------------------------------===//
1956 // STYPE/ALU +
1957 //===----------------------------------------------------------------------===//
1958 // Logical NOT.
1959 def NOT_rr64 : ALU64_rr<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1),
1960                "$dst = not($src1)",
1961                [(set (i64 DoubleRegs:$dst), (not (i64 DoubleRegs:$src1)))]>;
1962
1963
1964 // Sign extend word to doubleword.
1965 def SXTW : ALU64_rr<(outs DoubleRegs:$dst), (ins IntRegs:$src1),
1966            "$dst = sxtw($src1)",
1967            [(set (i64 DoubleRegs:$dst), (sext (i32 IntRegs:$src1)))]>;
1968 //===----------------------------------------------------------------------===//
1969 // STYPE/ALU -
1970 //===----------------------------------------------------------------------===//
1971
1972 //===----------------------------------------------------------------------===//
1973 // STYPE/BIT +
1974 //===----------------------------------------------------------------------===//
1975 // clrbit.
1976 def CLRBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1977             "$dst = clrbit($src1, #$src2)",
1978             [(set (i32 IntRegs:$dst), (and (i32 IntRegs:$src1),
1979                                            (not
1980                                               (shl 1, u5ImmPred:$src2))))]>;
1981
1982 def CLRBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1983             "$dst = clrbit($src1, #$src2)",
1984             []>;
1985
1986 // Map from r0 = and(r1, 2147483647) to r0 = clrbit(r1, #31).
1987 def : Pat <(and (i32 IntRegs:$src1), 2147483647),
1988       (CLRBIT_31 (i32 IntRegs:$src1), 31)>;
1989
1990 // setbit.
1991 def SETBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1992             "$dst = setbit($src1, #$src2)",
1993             [(set (i32 IntRegs:$dst), (or (i32 IntRegs:$src1),
1994                                           (shl 1, u5ImmPred:$src2)))]>;
1995
1996 // Map from r0 = or(r1, -2147483648) to r0 = setbit(r1, #31).
1997 def SETBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
1998             "$dst = setbit($src1, #$src2)",
1999             []>;
2000
2001 def : Pat <(or (i32 IntRegs:$src1), -2147483648),
2002       (SETBIT_31 (i32 IntRegs:$src1), 31)>;
2003
2004 // togglebit.
2005 def TOGBIT : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2006             "$dst = setbit($src1, #$src2)",
2007             [(set (i32 IntRegs:$dst), (xor (i32 IntRegs:$src1),
2008                                           (shl 1, u5ImmPred:$src2)))]>;
2009
2010 // Map from r0 = xor(r1, -2147483648) to r0 = togglebit(r1, #31).
2011 def TOGBIT_31 : ALU64_rr<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2012             "$dst = togglebit($src1, #$src2)",
2013             []>;
2014
2015 def : Pat <(xor (i32 IntRegs:$src1), -2147483648),
2016       (TOGBIT_31 (i32 IntRegs:$src1), 31)>;
2017
2018 // Predicate transfer.
2019 let hasSideEffects = 0 in
2020 def TFR_RsPd : SInst<(outs IntRegs:$dst), (ins PredRegs:$src1),
2021                "$dst = $src1  /* Should almost never emit this. */",
2022                []>;
2023
2024 def TFR_PdRs : SInst<(outs PredRegs:$dst), (ins IntRegs:$src1),
2025                "$dst = $src1  /* Should almost never emit this. */",
2026                [(set (i1 PredRegs:$dst), (trunc (i32 IntRegs:$src1)))]>;
2027 //===----------------------------------------------------------------------===//
2028 // STYPE/PRED -
2029 //===----------------------------------------------------------------------===//
2030
2031 //===----------------------------------------------------------------------===//
2032 // STYPE/SHIFT +
2033 //===----------------------------------------------------------------------===//
2034 // Shift by immediate.
2035 def ASR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2036              "$dst = asr($src1, #$src2)",
2037              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
2038                                             u5ImmPred:$src2))]>;
2039
2040 def ASRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2041               "$dst = asr($src1, #$src2)",
2042               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
2043                                                 u6ImmPred:$src2))]>;
2044
2045 def ASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2046           "$dst = asl($src1, #$src2)",
2047           [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2048                                          u5ImmPred:$src2))]>;
2049
2050 def ASLd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2051               "$dst = asl($src1, #$src2)",
2052               [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2053                                                 u6ImmPred:$src2))]>;
2054
2055 def LSR_ri : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, u5Imm:$src2),
2056              "$dst = lsr($src1, #$src2)",
2057              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
2058                                             u5ImmPred:$src2))]>;
2059
2060 def LSRd_ri : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, u6Imm:$src2),
2061               "$dst = lsr($src1, #$src2)",
2062               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
2063                                                 u6ImmPred:$src2))]>;
2064
2065 // Shift by immediate and add.
2066 let AddedComplexity = 100 in
2067 def ADDASL : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2,
2068                                              u3Imm:$src3),
2069              "$dst = addasl($src1, $src2, #$src3)",
2070              [(set (i32 IntRegs:$dst), (add (i32 IntRegs:$src1),
2071                                        (shl (i32 IntRegs:$src2),
2072                                             u3ImmPred:$src3)))]>;
2073
2074 // Shift by register.
2075 def ASL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2076              "$dst = asl($src1, $src2)",
2077              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2078                                             (i32 IntRegs:$src2)))]>;
2079
2080 def ASR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2081              "$dst = asr($src1, $src2)",
2082              [(set (i32 IntRegs:$dst), (sra (i32 IntRegs:$src1),
2083                                             (i32 IntRegs:$src2)))]>;
2084
2085 def LSL_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2086              "$dst = lsl($src1, $src2)",
2087              [(set (i32 IntRegs:$dst), (shl (i32 IntRegs:$src1),
2088                                             (i32 IntRegs:$src2)))]>;
2089
2090 def LSR_rr : SInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2091              "$dst = lsr($src1, $src2)",
2092              [(set (i32 IntRegs:$dst), (srl (i32 IntRegs:$src1),
2093                                             (i32 IntRegs:$src2)))]>;
2094
2095 def ASLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2096            "$dst = asl($src1, $src2)",
2097            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2098                                              (i32 IntRegs:$src2)))]>;
2099
2100 def LSLd : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1, IntRegs:$src2),
2101            "$dst = lsl($src1, $src2)",
2102            [(set (i64 DoubleRegs:$dst), (shl (i64 DoubleRegs:$src1),
2103                                              (i32 IntRegs:$src2)))]>;
2104
2105 def ASRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2106                                                  IntRegs:$src2),
2107               "$dst = asr($src1, $src2)",
2108               [(set (i64 DoubleRegs:$dst), (sra (i64 DoubleRegs:$src1),
2109                                                 (i32 IntRegs:$src2)))]>;
2110
2111 def LSRd_rr : SInst<(outs DoubleRegs:$dst), (ins DoubleRegs:$src1,
2112                                                  IntRegs:$src2),
2113               "$dst = lsr($src1, $src2)",
2114               [(set (i64 DoubleRegs:$dst), (srl (i64 DoubleRegs:$src1),
2115                                                 (i32 IntRegs:$src2)))]>;
2116
2117 //===----------------------------------------------------------------------===//
2118 // STYPE/SHIFT -
2119 //===----------------------------------------------------------------------===//
2120
2121 //===----------------------------------------------------------------------===//
2122 // STYPE/VH +
2123 //===----------------------------------------------------------------------===//
2124 //===----------------------------------------------------------------------===//
2125 // STYPE/VH -
2126 //===----------------------------------------------------------------------===//
2127
2128 //===----------------------------------------------------------------------===//
2129 // STYPE/VW +
2130 //===----------------------------------------------------------------------===//
2131 //===----------------------------------------------------------------------===//
2132 // STYPE/VW -
2133 //===----------------------------------------------------------------------===//
2134
2135 //===----------------------------------------------------------------------===//
2136 // SYSTEM/SUPER +
2137 //===----------------------------------------------------------------------===//
2138
2139 //===----------------------------------------------------------------------===//
2140 // SYSTEM/USER +
2141 //===----------------------------------------------------------------------===//
2142 def SDHexagonBARRIER: SDTypeProfile<0, 0, []>;
2143 def HexagonBARRIER: SDNode<"HexagonISD::BARRIER", SDHexagonBARRIER,
2144                            [SDNPHasChain]>;
2145
2146 let hasSideEffects = 1, isSolo = 1 in
2147 def BARRIER : SYSInst<(outs), (ins),
2148                      "barrier",
2149                      [(HexagonBARRIER)]>;
2150
2151 //===----------------------------------------------------------------------===//
2152 // SYSTEM/SUPER -
2153 //===----------------------------------------------------------------------===//
2154
2155 // TFRI64 - assembly mapped.
2156 let isReMaterializable = 1 in
2157 def TFRI64 : ALU64_rr<(outs DoubleRegs:$dst), (ins s8Imm64:$src1),
2158              "$dst = #$src1",
2159              [(set (i64 DoubleRegs:$dst), s8Imm64Pred:$src1)]>;
2160
2161 let AddedComplexity = 100, isPredicated = 1 in
2162 def TFR_condset_ri : ALU32_rr<(outs IntRegs:$dst),
2163             (ins PredRegs:$src1, IntRegs:$src2, s12Imm:$src3),
2164             "Error; should not emit",
2165             [(set (i32 IntRegs:$dst),
2166              (i32 (select (i1 PredRegs:$src1), (i32 IntRegs:$src2),
2167                           s12ImmPred:$src3)))]>;
2168
2169 let AddedComplexity = 100, isPredicated = 1 in
2170 def TFR_condset_ir : ALU32_rr<(outs IntRegs:$dst),
2171             (ins PredRegs:$src1, s12Imm:$src2, IntRegs:$src3),
2172             "Error; should not emit",
2173             [(set (i32 IntRegs:$dst),
2174              (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2175                           (i32 IntRegs:$src3))))]>;
2176
2177 let AddedComplexity = 100, isPredicated = 1 in
2178 def TFR_condset_ii : ALU32_rr<(outs IntRegs:$dst),
2179                               (ins PredRegs:$src1, s12Imm:$src2, s12Imm:$src3),
2180                      "Error; should not emit",
2181                      [(set (i32 IntRegs:$dst),
2182                            (i32 (select (i1 PredRegs:$src1), s12ImmPred:$src2,
2183                                         s12ImmPred:$src3)))]>;
2184
2185 // Generate frameindex addresses.
2186 let isReMaterializable = 1 in
2187 def TFR_FI : ALU32_ri<(outs IntRegs:$dst), (ins FrameIndex:$src1),
2188              "$dst = add($src1)",
2189              [(set (i32 IntRegs:$dst), ADDRri:$src1)]>;
2190
2191 //
2192 // CR - Type.
2193 //
2194 let hasSideEffects = 0, Defs = [SA0, LC0] in {
2195 def LOOP0_i : CRInst<(outs), (ins brtarget:$offset, u10Imm:$src2),
2196                       "loop0($offset, #$src2)",
2197                       []>;
2198 }
2199
2200 let hasSideEffects = 0, Defs = [SA0, LC0] in {
2201 def LOOP0_r : CRInst<(outs), (ins brtarget:$offset, IntRegs:$src2),
2202                       "loop0($offset, $src2)",
2203                       []>;
2204 }
2205
2206 let isBranch = 1, isTerminator = 1, hasSideEffects = 0,
2207     Defs = [PC, LC0], Uses = [SA0, LC0] in {
2208 def ENDLOOP0 : Endloop<(outs), (ins brtarget:$offset),
2209                        ":endloop0",
2210                        []>;
2211 }
2212
2213 // Support for generating global address.
2214 // Taken from X86InstrInfo.td.
2215 def SDTHexagonCONST32 : SDTypeProfile<1, 1, [
2216                                             SDTCisVT<0, i32>,
2217                                             SDTCisVT<1, i32>,
2218                                             SDTCisPtrTy<0>]>;
2219 def HexagonCONST32 : SDNode<"HexagonISD::CONST32",     SDTHexagonCONST32>;
2220 def HexagonCONST32_GP : SDNode<"HexagonISD::CONST32_GP",     SDTHexagonCONST32>;
2221
2222 // HI/LO Instructions
2223 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2224 def LO : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2225                   "$dst.l = #LO($global)",
2226                   []>;
2227
2228 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2229 def HI : ALU32_ri<(outs IntRegs:$dst), (ins globaladdress:$global),
2230                   "$dst.h = #HI($global)",
2231                   []>;
2232
2233 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2234 def LOi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2235                   "$dst.l = #LO($imm_value)",
2236                   []>;
2237
2238
2239 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2240 def HIi : ALU32_ri<(outs IntRegs:$dst), (ins i32imm:$imm_value),
2241                   "$dst.h = #HI($imm_value)",
2242                   []>;
2243
2244 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2245 def LO_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2246                   "$dst.l = #LO($jt)",
2247                   []>;
2248
2249 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2250 def HI_jt : ALU32_ri<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2251                   "$dst.h = #HI($jt)",
2252                   []>;
2253
2254
2255 let isReMaterializable = 1, isMoveImm = 1, hasSideEffects = 0 in
2256 def LO_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2257                   "$dst.l = #LO($label)",
2258                   []>;
2259
2260 let isReMaterializable = 1, isMoveImm = 1 , hasSideEffects = 0 in
2261 def HI_label : ALU32_ri<(outs IntRegs:$dst), (ins bblabel:$label),
2262                   "$dst.h = #HI($label)",
2263                   []>;
2264
2265 // This pattern is incorrect. When we add small data, we should change
2266 // this pattern to use memw(#foo).
2267 // This is for sdata.
2268 let isMoveImm = 1 in
2269 def CONST32 : LDInst<(outs IntRegs:$dst), (ins globaladdress:$global),
2270               "$dst = CONST32(#$global)",
2271               [(set (i32 IntRegs:$dst),
2272                     (load (HexagonCONST32 tglobaltlsaddr:$global)))]>;
2273
2274 // This is for non-sdata.
2275 let isReMaterializable = 1, isMoveImm = 1 in
2276 def CONST32_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2277                   "$dst = CONST32(#$global)",
2278                   [(set (i32 IntRegs:$dst),
2279                         (HexagonCONST32 tglobaladdr:$global))]>;
2280
2281 let isReMaterializable = 1, isMoveImm = 1 in
2282 def CONST32_set_jt : LDInst2<(outs IntRegs:$dst), (ins jumptablebase:$jt),
2283                      "$dst = CONST32(#$jt)",
2284                      [(set (i32 IntRegs:$dst),
2285                            (HexagonCONST32 tjumptable:$jt))]>;
2286
2287 let isReMaterializable = 1, isMoveImm = 1 in
2288 def CONST32GP_set : LDInst2<(outs IntRegs:$dst), (ins globaladdress:$global),
2289                     "$dst = CONST32(#$global)",
2290                     [(set (i32 IntRegs:$dst),
2291                           (HexagonCONST32_GP tglobaladdr:$global))]>;
2292
2293 let isReMaterializable = 1, isMoveImm = 1 in
2294 def CONST32_Int_Real : LDInst2<(outs IntRegs:$dst), (ins i32imm:$global),
2295                        "$dst = CONST32(#$global)",
2296                        [(set (i32 IntRegs:$dst), imm:$global) ]>;
2297
2298 // Map BlockAddress lowering to CONST32_Int_Real
2299 def : Pat<(HexagonCONST32_GP tblockaddress:$addr),
2300           (CONST32_Int_Real tblockaddress:$addr)>;
2301
2302 let isReMaterializable = 1, isMoveImm = 1 in
2303 def CONST32_Label : LDInst2<(outs IntRegs:$dst), (ins bblabel:$label),
2304                     "$dst = CONST32($label)",
2305                     [(set (i32 IntRegs:$dst), (HexagonCONST32 bbl:$label))]>;
2306
2307 let isReMaterializable = 1, isMoveImm = 1 in
2308 def CONST64_Int_Real : LDInst2<(outs DoubleRegs:$dst), (ins i64imm:$global),
2309                        "$dst = CONST64(#$global)",
2310                        [(set (i64 DoubleRegs:$dst), imm:$global) ]>;
2311
2312 def TFR_PdFalse : SInst<(outs PredRegs:$dst), (ins),
2313                   "$dst = xor($dst, $dst)",
2314                   [(set (i1 PredRegs:$dst), 0)]>;
2315
2316 def MPY_trsext : MInst<(outs IntRegs:$dst), (ins IntRegs:$src1, IntRegs:$src2),
2317        "$dst = mpy($src1, $src2)",
2318        [(set (i32 IntRegs:$dst),
2319              (trunc (i64 (srl (i64 (mul (i64 (sext (i32 IntRegs:$src1))),
2320                                         (i64 (sext (i32 IntRegs:$src2))))),
2321                               (i32 32)))))]>;
2322
2323 // Pseudo instructions.
2324 def SDT_SPCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
2325
2326 def SDT_SPCallSeqEnd : SDCallSeqEnd<[ SDTCisVT<0, i32>,
2327                                         SDTCisVT<1, i32> ]>;
2328
2329 def callseq_end : SDNode<"ISD::CALLSEQ_END",   SDT_SPCallSeqEnd,
2330                   [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
2331
2332 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_SPCallSeqStart,
2333                     [SDNPHasChain, SDNPOutGlue]>;
2334
2335 def SDT_SPCall : SDTypeProfile<0, 1, [SDTCisVT<0, i32>]>;
2336
2337 def call : SDNode<"HexagonISD::CALL", SDT_SPCall,
2338            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue, SDNPVariadic]>;
2339
2340 // For tailcalls a HexagonTCRet SDNode has 3 SDNode Properties - a chain,
2341 // Optional Flag and Variable Arguments.
2342 // Its 1 Operand has pointer type.
2343 def HexagonTCRet    : SDNode<"HexagonISD::TC_RETURN", SDT_SPCall,
2344                      [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
2345
2346 let Defs = [R29, R30], Uses = [R31, R30, R29] in {
2347  def ADJCALLSTACKDOWN : Pseudo<(outs), (ins i32imm:$amt),
2348                         "Should never be emitted",
2349                         [(callseq_start timm:$amt)]>;
2350 }
2351
2352 let Defs = [R29, R30, R31], Uses = [R29] in {
2353  def ADJCALLSTACKUP : Pseudo<(outs), (ins i32imm:$amt1, i32imm:$amt2),
2354                       "Should never be emitted",
2355                       [(callseq_end timm:$amt1, timm:$amt2)]>;
2356 }
2357 // Call subroutine.
2358 let isCall = 1, hasSideEffects = 0,
2359   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2360           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2361   def CALL : JInst<(outs), (ins calltarget:$dst),
2362              "call $dst", []>;
2363 }
2364
2365 // Call subroutine from register.
2366 let isCall = 1, hasSideEffects = 0,
2367   Defs = [D0, D1, D2, D3, D4, D5, D6, D7, D8, D9, D10,
2368           R22, R23, R28, R31, P0, P1, P2, P3, LC0, LC1, SA0, SA1] in {
2369   def CALLR : JRInst<(outs), (ins IntRegs:$dst),
2370               "callr $dst",
2371               []>;
2372  }
2373
2374
2375 // Indirect tail-call.
2376 let isCodeGenOnly = 1, isCall = 1, isReturn = 1  in
2377 def TCRETURNR : T_JMPr;
2378
2379 // Direct tail-calls.
2380 let isCall = 1, isReturn = 1, isBarrier = 1, isPredicable = 0,
2381 isTerminator = 1, isCodeGenOnly = 1 in {
2382   def TCRETURNtg   : T_JMP<(ins calltarget:$dst)>;
2383   def TCRETURNtext : T_JMP<(ins calltarget:$dst)>;
2384 }
2385
2386 // Map call instruction.
2387 def : Pat<(call (i32 IntRegs:$dst)),
2388       (CALLR (i32 IntRegs:$dst))>, Requires<[HasV2TOnly]>;
2389 def : Pat<(call tglobaladdr:$dst),
2390       (CALL tglobaladdr:$dst)>, Requires<[HasV2TOnly]>;
2391 def : Pat<(call texternalsym:$dst),
2392       (CALL texternalsym:$dst)>, Requires<[HasV2TOnly]>;
2393 //Tail calls.
2394 def : Pat<(HexagonTCRet tglobaladdr:$dst),
2395       (TCRETURNtg tglobaladdr:$dst)>;
2396 def : Pat<(HexagonTCRet texternalsym:$dst),
2397       (TCRETURNtext texternalsym:$dst)>;
2398 def : Pat<(HexagonTCRet (i32 IntRegs:$dst)),
2399       (TCRETURNR (i32 IntRegs:$dst))>;
2400
2401 // Atomic load and store support
2402 // 8 bit atomic load
2403 def : Pat<(atomic_load_8 ADDRriS11_0:$src1),
2404           (i32 (LDriub ADDRriS11_0:$src1))>;
2405
2406 def : Pat<(atomic_load_8 (add (i32 IntRegs:$src1), s11_0ImmPred:$offset)),
2407           (i32 (LDriub_indexed (i32 IntRegs:$src1), s11_0ImmPred:$offset))>;
2408
2409 // 16 bit atomic load
2410 def : Pat<(atomic_load_16 ADDRriS11_1:$src1),
2411           (i32 (LDriuh ADDRriS11_1:$src1))>;
2412
2413 def : Pat<(atomic_load_16 (add (i32 IntRegs:$src1), s11_1ImmPred:$offset)),
2414           (i32 (LDriuh_indexed (i32 IntRegs:$src1), s11_1ImmPred:$offset))>;
2415
2416 def : Pat<(atomic_load_32 ADDRriS11_2:$src1),
2417           (i32 (LDriw ADDRriS11_2:$src1))>;
2418
2419 def : Pat<(atomic_load_32 (add (i32 IntRegs:$src1), s11_2ImmPred:$offset)),
2420           (i32 (LDriw_indexed (i32 IntRegs:$src1), s11_2ImmPred:$offset))>;
2421
2422 // 64 bit atomic load
2423 def : Pat<(atomic_load_64 ADDRriS11_3:$src1),
2424           (i64 (LDrid ADDRriS11_3:$src1))>;
2425
2426 def : Pat<(atomic_load_64 (add (i32 IntRegs:$src1), s11_3ImmPred:$offset)),
2427           (i64 (LDrid_indexed (i32 IntRegs:$src1), s11_3ImmPred:$offset))>;
2428
2429
2430 def : Pat<(atomic_store_8 ADDRriS11_0:$src2, (i32 IntRegs:$src1)),
2431           (STrib ADDRriS11_0:$src2, (i32 IntRegs:$src1))>;
2432
2433 def : Pat<(atomic_store_8 (add (i32 IntRegs:$src2), s11_0ImmPred:$offset),
2434                           (i32 IntRegs:$src1)),
2435           (STrib_indexed (i32 IntRegs:$src2), s11_0ImmPred:$offset,
2436                          (i32 IntRegs:$src1))>;
2437
2438
2439 def : Pat<(atomic_store_16 ADDRriS11_1:$src2, (i32 IntRegs:$src1)),
2440           (STrih ADDRriS11_1:$src2, (i32 IntRegs:$src1))>;
2441
2442 def : Pat<(atomic_store_16 (i32 IntRegs:$src1),
2443                           (add (i32 IntRegs:$src2), s11_1ImmPred:$offset)),
2444           (STrih_indexed (i32 IntRegs:$src2), s11_1ImmPred:$offset,
2445                          (i32 IntRegs:$src1))>;
2446
2447 def : Pat<(atomic_store_32 ADDRriS11_2:$src2, (i32 IntRegs:$src1)),
2448           (STriw ADDRriS11_2:$src2, (i32 IntRegs:$src1))>;
2449
2450 def : Pat<(atomic_store_32 (add (i32 IntRegs:$src2), s11_2ImmPred:$offset),
2451                            (i32 IntRegs:$src1)),
2452           (STriw_indexed (i32 IntRegs:$src2), s11_2ImmPred:$offset,
2453                          (i32 IntRegs:$src1))>;
2454
2455
2456
2457
2458 def : Pat<(atomic_store_64 ADDRriS11_3:$src2, (i64 DoubleRegs:$src1)),
2459           (STrid ADDRriS11_3:$src2, (i64 DoubleRegs:$src1))>;
2460
2461 def : Pat<(atomic_store_64 (add (i32 IntRegs:$src2), s11_3ImmPred:$offset),
2462                            (i64 DoubleRegs:$src1)),
2463           (STrid_indexed (i32 IntRegs:$src2), s11_3ImmPred:$offset,
2464                          (i64 DoubleRegs:$src1))>;
2465
2466 // Map from r0 = and(r1, 65535) to r0 = zxth(r1)
2467 def : Pat <(and (i32 IntRegs:$src1), 65535),
2468       (A2_zxth (i32 IntRegs:$src1))>;
2469
2470 // Map from r0 = and(r1, 255) to r0 = zxtb(r1).
2471 def : Pat <(and (i32 IntRegs:$src1), 255),
2472       (A2_zxtb (i32 IntRegs:$src1))>;
2473
2474 // Map Add(p1, true) to p1 = not(p1).
2475 //     Add(p1, false) should never be produced,
2476 //     if it does, it got to be mapped to NOOP.
2477 def : Pat <(add (i1 PredRegs:$src1), -1),
2478       (NOT_p (i1 PredRegs:$src1))>;
2479
2480 // Map from p0 = pnot(p0); r0 = mux(p0, #i, #j) => r0 = mux(p0, #j, #i).
2481 def : Pat <(select (not (i1 PredRegs:$src1)), s8ImmPred:$src2, s8ImmPred:$src3),
2482       (i32 (TFR_condset_ii (i1 PredRegs:$src1), s8ImmPred:$src3,
2483                            s8ImmPred:$src2))>;
2484
2485 // Map from p0 = pnot(p0); r0 = select(p0, #i, r1)
2486 // => r0 = TFR_condset_ri(p0, r1, #i)
2487 def : Pat <(select (not (i1 PredRegs:$src1)), s12ImmPred:$src2,
2488                    (i32 IntRegs:$src3)),
2489       (i32 (TFR_condset_ri (i1 PredRegs:$src1), (i32 IntRegs:$src3),
2490                            s12ImmPred:$src2))>;
2491
2492 // Map from p0 = pnot(p0); r0 = mux(p0, r1, #i)
2493 // => r0 = TFR_condset_ir(p0, #i, r1)
2494 def : Pat <(select (not (i1 PredRegs:$src1)), IntRegs:$src2, s12ImmPred:$src3),
2495       (i32 (TFR_condset_ir (i1 PredRegs:$src1), s12ImmPred:$src3,
2496                            (i32 IntRegs:$src2)))>;
2497
2498 // Map from p0 = pnot(p0); if (p0) jump => if (!p0) jump.
2499 def : Pat <(brcond (not (i1 PredRegs:$src1)), bb:$offset),
2500       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2501
2502 // Map from p2 = pnot(p2); p1 = and(p0, p2) => p1 = and(p0, !p2).
2503 def : Pat <(and (i1 PredRegs:$src1), (not (i1 PredRegs:$src2))),
2504       (i1 (AND_pnotp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2505
2506
2507 let AddedComplexity = 100 in
2508 def : Pat <(i64 (zextloadi1 (HexagonCONST32 tglobaladdr:$global))),
2509       (i64 (COMBINE_rr (TFRI 0),
2510                        (LDriub_indexed (CONST32_set tglobaladdr:$global), 0)))>,
2511       Requires<[NoV4T]>;
2512
2513 // Map from i1 loads to 32 bits. This assumes that the i1* is byte aligned.
2514 let AddedComplexity = 10 in
2515 def : Pat <(i32 (zextloadi1 ADDRriS11_0:$addr)),
2516       (i32 (A2_and (i32 (LDrib ADDRriS11_0:$addr)), (TFRI 0x1)))>;
2517
2518 // Map from Rdd = sign_extend_inreg(Rss, i32) -> Rdd = SXTW(Rss.lo).
2519 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i32)),
2520       (i64 (SXTW (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg))))>;
2521
2522 // Map from Rdd = sign_extend_inreg(Rss, i16) -> Rdd = SXTW(SXTH(Rss.lo)).
2523 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i16)),
2524       (i64 (SXTW (i32 (A2_sxth (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2525                                                  subreg_loreg))))))>;
2526
2527 // Map from Rdd = sign_extend_inreg(Rss, i8) -> Rdd = SXTW(SXTB(Rss.lo)).
2528 def : Pat <(i64 (sext_inreg (i64 DoubleRegs:$src1), i8)),
2529       (i64 (SXTW (i32 (A2_sxtb (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2530                                                  subreg_loreg))))))>;
2531
2532 // We want to prevent emitting pnot's as much as possible.
2533 // Map brcond with an unsupported setcc to a JMP_f.
2534 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2535                         bb:$offset),
2536       (JMP_f (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2537                 bb:$offset)>;
2538
2539 def : Pat <(brcond (i1 (setne (i32 IntRegs:$src1), s10ImmPred:$src2)),
2540                         bb:$offset),
2541       (JMP_f (C2_cmpeqi (i32 IntRegs:$src1), s10ImmPred:$src2), bb:$offset)>;
2542
2543 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 -1))), bb:$offset),
2544       (JMP_f (i1 PredRegs:$src1), bb:$offset)>;
2545
2546 def : Pat <(brcond (i1 (setne (i1 PredRegs:$src1), (i1 0))), bb:$offset),
2547       (JMP_t (i1 PredRegs:$src1), bb:$offset)>;
2548
2549 // cmp.lt(Rs, Imm) -> !cmp.ge(Rs, Imm) -> !cmp.gt(Rs, Imm-1)
2550 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), s8ImmPred:$src2)),
2551                         bb:$offset),
2552       (JMP_f (C2_cmpgti (i32 IntRegs:$src1),
2553                 (DEC_CONST_SIGNED s8ImmPred:$src2)), bb:$offset)>;
2554
2555 // cmp.lt(r0, r1) -> cmp.gt(r1, r0)
2556 def : Pat <(brcond (i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2557                         bb:$offset),
2558       (JMP_t (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)), bb:$offset)>;
2559
2560 def : Pat <(brcond (i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2561                    bb:$offset),
2562       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)),
2563                    bb:$offset)>;
2564
2565 def : Pat <(brcond (i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2566                         bb:$offset),
2567       (JMP_f (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2)),
2568                 bb:$offset)>;
2569
2570 def : Pat <(brcond (i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2571                    bb:$offset),
2572       (JMP_f (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2573                 bb:$offset)>;
2574
2575 // Map from a 64-bit select to an emulated 64-bit mux.
2576 // Hexagon does not support 64-bit MUXes; so emulate with combines.
2577 def : Pat <(select (i1 PredRegs:$src1), (i64 DoubleRegs:$src2),
2578                    (i64 DoubleRegs:$src3)),
2579       (i64 (COMBINE_rr (i32 (C2_mux (i1 PredRegs:$src1),
2580                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2581                                                          subreg_hireg)),
2582                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2583                                                          subreg_hireg)))),
2584                        (i32 (C2_mux (i1 PredRegs:$src1),
2585                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2586                                                          subreg_loreg)),
2587                                     (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src3),
2588                                                          subreg_loreg))))))>;
2589
2590 // Map from a 1-bit select to logical ops.
2591 // From LegalizeDAG.cpp: (B1 ? B2 : B3) <=> (B1 & B2)|(!B1&B3).
2592 def : Pat <(select (i1 PredRegs:$src1), (i1 PredRegs:$src2),
2593                    (i1 PredRegs:$src3)),
2594       (OR_pp (AND_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)),
2595              (AND_pp (NOT_p (i1 PredRegs:$src1)), (i1 PredRegs:$src3)))>;
2596
2597 // Map Pd = load(addr) -> Rs = load(addr); Pd = Rs.
2598 def : Pat<(i1 (load ADDRriS11_2:$addr)),
2599       (i1 (TFR_PdRs (i32 (LDrib ADDRriS11_2:$addr))))>;
2600
2601 // Map for truncating from 64 immediates to 32 bit immediates.
2602 def : Pat<(i32 (trunc (i64 DoubleRegs:$src))),
2603       (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src), subreg_loreg))>;
2604
2605 // Map for truncating from i64 immediates to i1 bit immediates.
2606 def :  Pat<(i1 (trunc (i64 DoubleRegs:$src))),
2607        (i1 (TFR_PdRs (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2608                                           subreg_loreg))))>;
2609
2610 // Map memb(Rs) = Rdd -> memb(Rs) = Rt.
2611 def : Pat<(truncstorei8 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2612       (STrib ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2613                                                      subreg_loreg)))>;
2614
2615 // Map memh(Rs) = Rdd -> memh(Rs) = Rt.
2616 def : Pat<(truncstorei16 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2617       (STrih ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2618                                                      subreg_loreg)))>;
2619 // Map memw(Rs) = Rdd -> memw(Rs) = Rt
2620 def : Pat<(truncstorei32 (i64  DoubleRegs:$src), ADDRriS11_0:$addr),
2621       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2622                                                      subreg_loreg)))>;
2623
2624 // Map memw(Rs) = Rdd -> memw(Rs) = Rt.
2625 def : Pat<(truncstorei32 (i64 DoubleRegs:$src), ADDRriS11_0:$addr),
2626       (STriw ADDRriS11_0:$addr, (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src),
2627                                                      subreg_loreg)))>;
2628
2629 // Map from i1 = constant<-1>; memw(addr) = i1 -> r0 = 1; memw(addr) = r0.
2630 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2631       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2632
2633
2634 // Map from i1 = constant<-1>; store i1 -> r0 = 1; store r0.
2635 def : Pat<(store (i1 -1), ADDRriS11_2:$addr),
2636       (STrib ADDRriS11_2:$addr, (TFRI 1))>;
2637
2638 // Map from memb(Rs) = Pd -> Rt = mux(Pd, #0, #1); store Rt.
2639 def : Pat<(store (i1 PredRegs:$src1), ADDRriS11_2:$addr),
2640       (STrib ADDRriS11_2:$addr, (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0)) )>;
2641
2642 // Map Rdd = anyext(Rs) -> Rdd = sxtw(Rs).
2643 // Hexagon_TODO: We can probably use combine but that will cost 2 instructions.
2644 // Better way to do this?
2645 def : Pat<(i64 (anyext (i32 IntRegs:$src1))),
2646       (i64 (SXTW (i32 IntRegs:$src1)))>;
2647
2648 // Map cmple -> cmpgt.
2649 // rs <= rt -> !(rs > rt).
2650 def : Pat<(i1 (setle (i32 IntRegs:$src1), s10ExtPred:$src2)),
2651       (i1 (NOT_p (C2_cmpgti (i32 IntRegs:$src1), s10ExtPred:$src2)))>;
2652
2653 // rs <= rt -> !(rs > rt).
2654 def : Pat<(i1 (setle (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2655       (i1 (NOT_p (C2_cmpgt (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2656
2657 // Rss <= Rtt -> !(Rss > Rtt).
2658 def : Pat<(i1 (setle (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2659       (i1 (NOT_p (CMPGT64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2660
2661 // Map cmpne -> cmpeq.
2662 // Hexagon_TODO: We should improve on this.
2663 // rs != rt -> !(rs == rt).
2664 def : Pat <(i1 (setne (i32 IntRegs:$src1), s10ExtPred:$src2)),
2665       (i1 (NOT_p(i1 (C2_cmpeqi (i32 IntRegs:$src1), s10ExtPred:$src2))))>;
2666
2667 // Map cmpne(Rs) -> !cmpeqe(Rs).
2668 // rs != rt -> !(rs == rt).
2669 def : Pat <(i1 (setne (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2670       (i1 (NOT_p (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src2)))))>;
2671
2672 // Convert setne back to xor for hexagon since we compute w/ pred registers.
2673 def : Pat <(i1 (setne (i1 PredRegs:$src1), (i1 PredRegs:$src2))),
2674       (i1 (XOR_pp (i1 PredRegs:$src1), (i1 PredRegs:$src2)))>;
2675
2676 // Map cmpne(Rss) -> !cmpew(Rss).
2677 // rs != rt -> !(rs == rt).
2678 def : Pat <(i1 (setne (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2679       (i1 (NOT_p (i1 (CMPEHexagon4rr (i64 DoubleRegs:$src1),
2680                                      (i64 DoubleRegs:$src2)))))>;
2681
2682 // Map cmpge(Rs, Rt) -> !(cmpgt(Rs, Rt).
2683 // rs >= rt -> !(rt > rs).
2684 def : Pat <(i1 (setge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2685       (i1 (NOT_p (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))))>;
2686
2687 // cmpge(Rs, Imm) -> cmpgt(Rs, Imm-1)
2688 def : Pat <(i1 (setge (i32 IntRegs:$src1), s8ExtPred:$src2)),
2689       (i1 (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2)))>;
2690
2691 // Map cmpge(Rss, Rtt) -> !cmpgt(Rtt, Rss).
2692 // rss >= rtt -> !(rtt > rss).
2693 def : Pat <(i1 (setge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2694       (i1 (NOT_p (i1 (CMPGT64rr (i64 DoubleRegs:$src2),
2695                                 (i64 DoubleRegs:$src1)))))>;
2696
2697 // Map cmplt(Rs, Imm) -> !cmpge(Rs, Imm).
2698 // !cmpge(Rs, Imm) -> !cmpgt(Rs, Imm-1).
2699 // rs < rt -> !(rs >= rt).
2700 def : Pat <(i1 (setlt (i32 IntRegs:$src1), s8ExtPred:$src2)),
2701       (i1 (NOT_p (C2_cmpgti (i32 IntRegs:$src1), (DEC_CONST_SIGNED s8ExtPred:$src2))))>;
2702
2703 // Map cmplt(Rs, Rt) -> cmpgt(Rt, Rs).
2704 // rs < rt -> rt > rs.
2705 // We can let assembler map it, or we can do in the compiler itself.
2706 def : Pat <(i1 (setlt (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2707       (i1 (C2_cmpgt (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2708
2709 // Map cmplt(Rss, Rtt) -> cmpgt(Rtt, Rss).
2710 // rss < rtt -> (rtt > rss).
2711 def : Pat <(i1 (setlt (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2712       (i1 (CMPGT64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2713
2714 // Map from cmpltu(Rs, Rd) -> cmpgtu(Rd, Rs)
2715 // rs < rt -> rt > rs.
2716 // We can let assembler map it, or we can do in the compiler itself.
2717 def : Pat <(i1 (setult (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2718       (i1 (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1)))>;
2719
2720 // Map from cmpltu(Rss, Rdd) -> cmpgtu(Rdd, Rss).
2721 // rs < rt -> rt > rs.
2722 def : Pat <(i1 (setult (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2723       (i1 (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1)))>;
2724
2725 // Generate cmpgeu(Rs, #0) -> cmpeq(Rs, Rs)
2726 def : Pat <(i1 (setuge (i32 IntRegs:$src1), 0)),
2727       (i1 (C2_cmpeq (i32 IntRegs:$src1), (i32 IntRegs:$src1)))>;
2728
2729 // Generate cmpgeu(Rs, #u8) -> cmpgtu(Rs, #u8 -1)
2730 def : Pat <(i1 (setuge (i32 IntRegs:$src1), u8ExtPred:$src2)),
2731       (i1 (C2_cmpgtui (i32 IntRegs:$src1), (DEC_CONST_UNSIGNED u8ExtPred:$src2)))>;
2732
2733 // Generate cmpgtu(Rs, #u9)
2734 def : Pat <(i1 (setugt (i32 IntRegs:$src1), u9ExtPred:$src2)),
2735       (i1 (C2_cmpgtui (i32 IntRegs:$src1), u9ExtPred:$src2))>;
2736
2737 // Map from Rs >= Rt -> !(Rt > Rs).
2738 // rs >= rt -> !(rt > rs).
2739 def : Pat <(i1 (setuge (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2740       (i1 (NOT_p (C2_cmpgtu (i32 IntRegs:$src2), (i32 IntRegs:$src1))))>;
2741
2742 // Map from Rs >= Rt -> !(Rt > Rs).
2743 // rs >= rt -> !(rt > rs).
2744 def : Pat <(i1 (setuge (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2745       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src2), (i64 DoubleRegs:$src1))))>;
2746
2747 // Map from cmpleu(Rs, Rt) -> !cmpgtu(Rs, Rt).
2748 // Map from (Rs <= Rt) -> !(Rs > Rt).
2749 def : Pat <(i1 (setule (i32 IntRegs:$src1), (i32 IntRegs:$src2))),
2750       (i1 (NOT_p (C2_cmpgtu (i32 IntRegs:$src1), (i32 IntRegs:$src2))))>;
2751
2752 // Map from cmpleu(Rss, Rtt) -> !cmpgtu(Rss, Rtt-1).
2753 // Map from (Rs <= Rt) -> !(Rs > Rt).
2754 def : Pat <(i1 (setule (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))),
2755       (i1 (NOT_p (CMPGTU64rr (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2))))>;
2756
2757 // Sign extends.
2758 // i1 -> i32
2759 def : Pat <(i32 (sext (i1 PredRegs:$src1))),
2760       (i32 (MUX_ii (i1 PredRegs:$src1), -1, 0))>;
2761
2762 // i1 -> i64
2763 def : Pat <(i64 (sext (i1 PredRegs:$src1))),
2764       (i64 (COMBINE_rr (TFRI -1), (MUX_ii (i1 PredRegs:$src1), -1, 0)))>;
2765
2766 // Convert sign-extended load back to load and sign extend.
2767 // i8 -> i64
2768 def:  Pat <(i64 (sextloadi8 ADDRriS11_0:$src1)),
2769       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2770
2771 // Convert any-extended load back to load and sign extend.
2772 // i8 -> i64
2773 def:  Pat <(i64 (extloadi8 ADDRriS11_0:$src1)),
2774       (i64 (SXTW (LDrib ADDRriS11_0:$src1)))>;
2775
2776 // Convert sign-extended load back to load and sign extend.
2777 // i16 -> i64
2778 def:  Pat <(i64 (sextloadi16 ADDRriS11_1:$src1)),
2779       (i64 (SXTW (LDrih ADDRriS11_1:$src1)))>;
2780
2781 // Convert sign-extended load back to load and sign extend.
2782 // i32 -> i64
2783 def:  Pat <(i64 (sextloadi32 ADDRriS11_2:$src1)),
2784       (i64 (SXTW (LDriw ADDRriS11_2:$src1)))>;
2785
2786
2787 // Zero extends.
2788 // i1 -> i32
2789 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2790       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2791
2792 // i1 -> i64
2793 def : Pat <(i64 (zext (i1 PredRegs:$src1))),
2794       (i64 (COMBINE_rr (TFRI 0), (MUX_ii (i1 PredRegs:$src1), 1, 0)))>,
2795       Requires<[NoV4T]>;
2796
2797 // i32 -> i64
2798 def : Pat <(i64 (zext (i32 IntRegs:$src1))),
2799       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2800       Requires<[NoV4T]>;
2801
2802 // i8 -> i64
2803 def:  Pat <(i64 (zextloadi8 ADDRriS11_0:$src1)),
2804       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2805       Requires<[NoV4T]>;
2806
2807 let AddedComplexity = 20 in
2808 def:  Pat <(i64 (zextloadi8 (add (i32 IntRegs:$src1),
2809                                 s11_0ExtPred:$offset))),
2810       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2811                                   s11_0ExtPred:$offset)))>,
2812       Requires<[NoV4T]>;
2813
2814 // i1 -> i64
2815 def:  Pat <(i64 (zextloadi1 ADDRriS11_0:$src1)),
2816       (i64 (COMBINE_rr (TFRI 0), (LDriub ADDRriS11_0:$src1)))>,
2817       Requires<[NoV4T]>;
2818
2819 let AddedComplexity = 20 in
2820 def:  Pat <(i64 (zextloadi1 (add (i32 IntRegs:$src1),
2821                                 s11_0ExtPred:$offset))),
2822       (i64 (COMBINE_rr (TFRI 0), (LDriub_indexed IntRegs:$src1,
2823                                   s11_0ExtPred:$offset)))>,
2824       Requires<[NoV4T]>;
2825
2826 // i16 -> i64
2827 def:  Pat <(i64 (zextloadi16 ADDRriS11_1:$src1)),
2828       (i64 (COMBINE_rr (TFRI 0), (LDriuh ADDRriS11_1:$src1)))>,
2829       Requires<[NoV4T]>;
2830
2831 let AddedComplexity = 20 in
2832 def:  Pat <(i64 (zextloadi16 (add (i32 IntRegs:$src1),
2833                                   s11_1ExtPred:$offset))),
2834       (i64 (COMBINE_rr (TFRI 0), (LDriuh_indexed IntRegs:$src1,
2835                                   s11_1ExtPred:$offset)))>,
2836       Requires<[NoV4T]>;
2837
2838 // i32 -> i64
2839 def:  Pat <(i64 (zextloadi32 ADDRriS11_2:$src1)),
2840       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2841       Requires<[NoV4T]>;
2842
2843 let AddedComplexity = 100 in
2844 def:  Pat <(i64 (zextloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2845       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2846                                   s11_2ExtPred:$offset)))>,
2847       Requires<[NoV4T]>;
2848
2849 let AddedComplexity = 10 in
2850 def:  Pat <(i32 (zextloadi1 ADDRriS11_0:$src1)),
2851       (i32 (LDriw ADDRriS11_0:$src1))>;
2852
2853 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2854 def : Pat <(i32 (zext (i1 PredRegs:$src1))),
2855       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2856
2857 // Map from Rs = Pd to Pd = mux(Pd, #1, #0)
2858 def : Pat <(i32 (anyext (i1 PredRegs:$src1))),
2859       (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))>;
2860
2861 // Map from Rss = Pd to Rdd = sxtw (mux(Pd, #1, #0))
2862 def : Pat <(i64 (anyext (i1 PredRegs:$src1))),
2863       (i64 (SXTW (i32 (MUX_ii (i1 PredRegs:$src1), 1, 0))))>;
2864
2865
2866 let AddedComplexity = 100 in
2867 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2868                            (i32 32))),
2869                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2870                                          s11_2ExtPred:$offset2)))))),
2871         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2872                         (LDriw_indexed IntRegs:$src2,
2873                                        s11_2ExtPred:$offset2)))>;
2874
2875 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2876                            (i32 32))),
2877                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2878         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2879                         (LDriw ADDRriS11_2:$srcLow)))>;
2880
2881 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2882                            (i32 32))),
2883                (i64 (zext (i32 IntRegs:$srcLow))))),
2884         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2885                         IntRegs:$srcLow))>;
2886
2887 let AddedComplexity = 100 in
2888 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2889                            (i32 32))),
2890                (i64 (zextloadi32 (i32 (add IntRegs:$src2,
2891                                          s11_2ExtPred:$offset2)))))),
2892         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2893                         (LDriw_indexed IntRegs:$src2,
2894                                        s11_2ExtPred:$offset2)))>;
2895
2896 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2897                            (i32 32))),
2898                (i64 (zextloadi32 ADDRriS11_2:$srcLow)))),
2899         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2900                         (LDriw ADDRriS11_2:$srcLow)))>;
2901
2902 def: Pat<(i64 (or (i64 (shl (i64 DoubleRegs:$srcHigh),
2903                            (i32 32))),
2904                (i64 (zext (i32 IntRegs:$srcLow))))),
2905         (i64 (COMBINE_rr (EXTRACT_SUBREG (i64 DoubleRegs:$srcHigh), subreg_loreg),
2906                         IntRegs:$srcLow))>;
2907
2908 // Any extended 64-bit load.
2909 // anyext i32 -> i64
2910 def:  Pat <(i64 (extloadi32 ADDRriS11_2:$src1)),
2911       (i64 (COMBINE_rr (TFRI 0), (LDriw ADDRriS11_2:$src1)))>,
2912       Requires<[NoV4T]>;
2913
2914 // When there is an offset we should prefer the pattern below over the pattern above.
2915 // The complexity of the above is 13 (gleaned from HexagonGenDAGIsel.inc)
2916 // So this complexity below is comfortably higher to allow for choosing the below.
2917 // If this is not done then we generate addresses such as
2918 // ********************************************
2919 //        r1 = add (r0, #4)
2920 //        r1 = memw(r1 + #0)
2921 //  instead of
2922 //        r1 = memw(r0 + #4)
2923 // ********************************************
2924 let AddedComplexity = 100 in
2925 def:  Pat <(i64 (extloadi32 (i32 (add IntRegs:$src1, s11_2ExtPred:$offset)))),
2926       (i64 (COMBINE_rr (TFRI 0), (LDriw_indexed IntRegs:$src1,
2927                                   s11_2ExtPred:$offset)))>,
2928       Requires<[NoV4T]>;
2929
2930 // anyext i16 -> i64.
2931 def:  Pat <(i64 (extloadi16 ADDRriS11_2:$src1)),
2932       (i64 (COMBINE_rr (TFRI 0), (LDrih ADDRriS11_2:$src1)))>,
2933       Requires<[NoV4T]>;
2934
2935 let AddedComplexity = 20 in
2936 def:  Pat <(i64 (extloadi16 (add (i32 IntRegs:$src1),
2937                                   s11_1ExtPred:$offset))),
2938       (i64 (COMBINE_rr (TFRI 0), (LDrih_indexed IntRegs:$src1,
2939                                   s11_1ExtPred:$offset)))>,
2940       Requires<[NoV4T]>;
2941
2942 // Map from Rdd = zxtw(Rs) -> Rdd = combine(0, Rs).
2943 def : Pat<(i64 (zext (i32 IntRegs:$src1))),
2944       (i64 (COMBINE_rr (TFRI 0), (i32 IntRegs:$src1)))>,
2945       Requires<[NoV4T]>;
2946
2947 // Multiply 64-bit unsigned and use upper result.
2948 def : Pat <(mulhu (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2949       (i64
2950        (MPYU64_acc
2951         (i64
2952          (COMBINE_rr
2953           (TFRI 0),
2954            (i32
2955             (EXTRACT_SUBREG
2956              (i64
2957               (LSRd_ri
2958                (i64
2959                 (MPYU64_acc
2960                  (i64
2961                   (MPYU64_acc
2962                    (i64
2963                     (COMBINE_rr (TFRI 0),
2964                      (i32
2965                       (EXTRACT_SUBREG
2966                        (i64
2967                         (LSRd_ri
2968                          (i64
2969                           (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
2970                                                        subreg_loreg)),
2971                                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
2972                                                        subreg_loreg)))), 32)),
2973                        subreg_loreg)))),
2974                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2975                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
2976                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
2977                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
2978                32)), subreg_loreg)))),
2979         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
2980         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
2981
2982 // Multiply 64-bit signed and use upper result.
2983 def : Pat <(mulhs (i64 DoubleRegs:$src1), (i64 DoubleRegs:$src2)),
2984       (i64
2985        (MPY64_acc
2986         (i64
2987          (COMBINE_rr (TFRI 0),
2988           (i32
2989            (EXTRACT_SUBREG
2990             (i64
2991              (LSRd_ri
2992               (i64
2993                (MPY64_acc
2994                 (i64
2995                  (MPY64_acc
2996                   (i64
2997                    (COMBINE_rr (TFRI 0),
2998                     (i32
2999                      (EXTRACT_SUBREG
3000                       (i64
3001                        (LSRd_ri
3002                         (i64
3003                          (MPYU64 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1),
3004                                                       subreg_loreg)),
3005                                  (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2),
3006                                                       subreg_loreg)))), 32)),
3007                       subreg_loreg)))),
3008                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3009                   (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_loreg)))),
3010                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_loreg)),
3011                 (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg)))),
3012               32)), subreg_loreg)))),
3013         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src1), subreg_hireg)),
3014         (i32 (EXTRACT_SUBREG (i64 DoubleRegs:$src2), subreg_hireg))))>;
3015
3016 // Hexagon specific ISD nodes.
3017 //def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>]>;
3018 def SDTHexagonADJDYNALLOC : SDTypeProfile<1, 2,
3019                                   [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
3020 def Hexagon_ADJDYNALLOC : SDNode<"HexagonISD::ADJDYNALLOC",
3021                                   SDTHexagonADJDYNALLOC>;
3022 // Needed to tag these instructions for stack layout.
3023 let usesCustomInserter = 1 in
3024 def ADJDYNALLOC : ALU32_ri<(outs IntRegs:$dst), (ins IntRegs:$src1,
3025                                                      s16Imm:$src2),
3026                   "$dst = add($src1, #$src2)",
3027                   [(set (i32 IntRegs:$dst),
3028                         (Hexagon_ADJDYNALLOC (i32 IntRegs:$src1),
3029                                              s16ImmPred:$src2))]>;
3030
3031 def SDTHexagonARGEXTEND : SDTypeProfile<1, 1, [SDTCisVT<0, i32>]>;
3032 def Hexagon_ARGEXTEND : SDNode<"HexagonISD::ARGEXTEND", SDTHexagonARGEXTEND>;
3033 def ARGEXTEND : ALU32_rr <(outs IntRegs:$dst), (ins IntRegs:$src1),
3034                 "$dst = $src1",
3035                 [(set (i32 IntRegs:$dst),
3036                       (Hexagon_ARGEXTEND (i32 IntRegs:$src1)))]>;
3037
3038 let AddedComplexity = 100 in
3039 def : Pat<(i32 (sext_inreg (Hexagon_ARGEXTEND (i32 IntRegs:$src1)), i16)),
3040       (COPY (i32 IntRegs:$src1))>;
3041
3042 def HexagonWrapperJT: SDNode<"HexagonISD::WrapperJT", SDTIntUnaryOp>;
3043
3044 def : Pat<(HexagonWrapperJT tjumptable:$dst),
3045           (i32 (CONST32_set_jt tjumptable:$dst))>;
3046
3047 // XTYPE/SHIFT
3048
3049 // Multi-class for logical operators :
3050 // Shift by immediate/register and accumulate/logical
3051 multiclass xtype_imm<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3052   def _ri : SInst_acc<(outs IntRegs:$dst),
3053             (ins IntRegs:$src1, IntRegs:$src2, u5Imm:$src3),
3054             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3055             [(set (i32 IntRegs:$dst),
3056                   (OpNode2 (i32 IntRegs:$src1),
3057                            (OpNode1 (i32 IntRegs:$src2),
3058                                     u5ImmPred:$src3)))],
3059             "$src1 = $dst">;
3060
3061   def d_ri : SInst_acc<(outs DoubleRegs:$dst),
3062             (ins DoubleRegs:$src1, DoubleRegs:$src2, u6Imm:$src3),
3063             !strconcat("$dst ", !strconcat(OpcStr, "($src2, #$src3)")),
3064             [(set (i64 DoubleRegs:$dst), (OpNode2 (i64 DoubleRegs:$src1),
3065                           (OpNode1 (i64 DoubleRegs:$src2), u6ImmPred:$src3)))],
3066             "$src1 = $dst">;
3067 }
3068
3069 // Multi-class for logical operators :
3070 // Shift by register and accumulate/logical (32/64 bits)
3071 multiclass xtype_reg<string OpcStr, SDNode OpNode1, SDNode OpNode2> {
3072   def _rr : SInst_acc<(outs IntRegs:$dst),
3073             (ins IntRegs:$src1, IntRegs:$src2, IntRegs:$src3),
3074             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3075             [(set (i32 IntRegs:$dst),
3076                   (OpNode2 (i32 IntRegs:$src1),
3077                            (OpNode1 (i32 IntRegs:$src2),
3078                                     (i32 IntRegs:$src3))))],
3079             "$src1 = $dst">;
3080
3081   def d_rr : SInst_acc<(outs DoubleRegs:$dst),
3082             (ins DoubleRegs:$src1, DoubleRegs:$src2, IntRegs:$src3),
3083             !strconcat("$dst ", !strconcat(OpcStr, "($src2, $src3)")),
3084             [(set (i64 DoubleRegs:$dst),
3085                   (OpNode2 (i64 DoubleRegs:$src1),
3086                            (OpNode1 (i64 DoubleRegs:$src2),
3087                                     (i32 IntRegs:$src3))))],
3088             "$src1 = $dst">;
3089
3090 }
3091
3092 multiclass basic_xtype_imm<string OpcStr, SDNode OpNode> {
3093 let AddedComplexity = 100 in
3094   defm _ADD : xtype_imm< !strconcat("+= ", OpcStr), OpNode, add>;
3095   defm _SUB : xtype_imm< !strconcat("-= ", OpcStr), OpNode, sub>;
3096   defm _AND : xtype_imm< !strconcat("&= ", OpcStr), OpNode, and>;
3097   defm _OR  : xtype_imm< !strconcat("|= ", OpcStr), OpNode, or>;
3098 }
3099
3100 multiclass basic_xtype_reg<string OpcStr, SDNode OpNode> {
3101 let AddedComplexity = 100 in
3102   defm _ADD : xtype_reg< !strconcat("+= ", OpcStr), OpNode, add>;
3103   defm _SUB : xtype_reg< !strconcat("-= ", OpcStr), OpNode, sub>;
3104   defm _AND : xtype_reg< !strconcat("&= ", OpcStr), OpNode, and>;
3105   defm _OR  : xtype_reg< !strconcat("|= ", OpcStr), OpNode, or>;
3106 }
3107
3108 multiclass xtype_xor_imm<string OpcStr, SDNode OpNode> {
3109 let AddedComplexity = 100 in
3110   defm _XOR : xtype_imm< !strconcat("^= ", OpcStr), OpNode, xor>;
3111 }
3112
3113 defm ASL : basic_xtype_imm<"asl", shl>, basic_xtype_reg<"asl", shl>,
3114            xtype_xor_imm<"asl", shl>;
3115
3116 defm LSR : basic_xtype_imm<"lsr", srl>, basic_xtype_reg<"lsr", srl>,
3117            xtype_xor_imm<"lsr", srl>;
3118
3119 defm ASR : basic_xtype_imm<"asr", sra>, basic_xtype_reg<"asr", sra>;
3120 defm LSL : basic_xtype_reg<"lsl", shl>;
3121
3122 // Change the sign of the immediate for Rd=-mpyi(Rs,#u8)
3123 def : Pat <(mul (i32 IntRegs:$src1), (ineg n8ImmPred:$src2)),
3124       (i32 (MPYI_rin (i32 IntRegs:$src1), u8ImmPred:$src2))>;
3125
3126 //===----------------------------------------------------------------------===//
3127 // V3 Instructions +
3128 //===----------------------------------------------------------------------===//
3129
3130 include "HexagonInstrInfoV3.td"
3131
3132 //===----------------------------------------------------------------------===//
3133 // V3 Instructions -
3134 //===----------------------------------------------------------------------===//
3135
3136 //===----------------------------------------------------------------------===//
3137 // V4 Instructions +
3138 //===----------------------------------------------------------------------===//
3139
3140 include "HexagonInstrInfoV4.td"
3141
3142 //===----------------------------------------------------------------------===//
3143 // V4 Instructions -
3144 //===----------------------------------------------------------------------===//
3145
3146 //===----------------------------------------------------------------------===//
3147 // V5 Instructions +
3148 //===----------------------------------------------------------------------===//
3149
3150 include "HexagonInstrInfoV5.td"
3151
3152 //===----------------------------------------------------------------------===//
3153 // V5 Instructions -
3154 //===----------------------------------------------------------------------===//