lib/Target/ARM/Thumb2InstrInfo.cpp

   1 //===-- Thumb2InstrInfo.cpp - Thumb-2 Instruction Information -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the Thumb-2 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "Thumb2InstrInfo.h"
  15 #include "ARM.h"
  16 #include "ARMConstantPoolValue.h"
  17 #include "ARMMachineFunctionInfo.h"
  18 #include "MCTargetDesc/ARMAddressingModes.h"
  19 #include "llvm/CodeGen/MachineFrameInfo.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/CodeGen/MachineMemOperand.h"
  22 #include "llvm/CodeGen/MachineRegisterInfo.h"
  23 #include "llvm/MC/MCInst.h"
  24 #include "llvm/Support/CommandLine.h"
  25
  26 using namespace llvm;
  27
  28 static cl::opt<bool>
  29 OldT2IfCvt("old-thumb2-ifcvt", cl::Hidden,
  30            cl::desc("Use old-style Thumb2 if-conversion heuristics"),
  31            cl::init(false));
  32
  33 Thumb2InstrInfo::Thumb2InstrInfo(const ARMSubtarget &STI)
  34   : ARMBaseInstrInfo(STI), RI(STI) {
  35 }
  36
  37 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
  38 void Thumb2InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
  39   NopInst.setOpcode(ARM::tNOP);
  40   NopInst.addOperand(MCOperand::CreateImm(ARMCC::AL));
  41   NopInst.addOperand(MCOperand::CreateReg(0));
  42 }
  43
  44 unsigned Thumb2InstrInfo::getUnindexedOpcode(unsigned Opc) const {
  45   // FIXME
  46   return 0;
  47 }
  48
  49 void
  50 Thumb2InstrInfo::ReplaceTailWithBranchTo(MachineBasicBlock::iterator Tail,
  51                                          MachineBasicBlock *NewDest) const {
  52   MachineBasicBlock *MBB = Tail->getParent();
  53   ARMFunctionInfo *AFI = MBB->getParent()->getInfo<ARMFunctionInfo>();
  54   if (!AFI->hasITBlocks()) {
  55     TargetInstrInfo::ReplaceTailWithBranchTo(Tail, NewDest);
  56     return;
  57   }
  58
  59   // If the first instruction of Tail is predicated, we may have to update
  60   // the IT instruction.
  61   unsigned PredReg = 0;
  62   ARMCC::CondCodes CC = getInstrPredicate(Tail, PredReg);
  63   MachineBasicBlock::iterator MBBI = Tail;
  64   if (CC != ARMCC::AL)
  65     // Expecting at least the t2IT instruction before it.
  66     --MBBI;
  67
  68   // Actually replace the tail.
  69   TargetInstrInfo::ReplaceTailWithBranchTo(Tail, NewDest);
  70
  71   // Fix up IT.
  72   if (CC != ARMCC::AL) {
  73     MachineBasicBlock::iterator E = MBB->begin();
  74     unsigned Count = 4; // At most 4 instructions in an IT block.
  75     while (Count && MBBI != E) {
  76       if (MBBI->isDebugValue()) {
  77         --MBBI;
  78         continue;
  79       }
  80       if (MBBI->getOpcode() == ARM::t2IT) {
  81         unsigned Mask = MBBI->getOperand(1).getImm();
  82         if (Count == 4)
  83           MBBI->eraseFromParent();
  84         else {
  85           unsigned MaskOn = 1 << Count;
  86           unsigned MaskOff = ~(MaskOn - 1);
  87           MBBI->getOperand(1).setImm((Mask & MaskOff) | MaskOn);
  88         }
  89         return;
  90       }
  91       --MBBI;
  92       --Count;
  93     }
  94
  95     // Ctrl flow can reach here if branch folding is run before IT block
  96     // formation pass.
  97   }
  98 }
  99
 100 bool
 101 Thumb2InstrInfo::isLegalToSplitMBBAt(MachineBasicBlock &MBB,
 102                                      MachineBasicBlock::iterator MBBI) const {
 103   while (MBBI->isDebugValue()) {
 104     ++MBBI;
 105     if (MBBI == MBB.end())
 106       return false;
 107   }
 108
 109   unsigned PredReg = 0;
 110   return getITInstrPredicate(MBBI, PredReg) == ARMCC::AL;
 111 }
 112
 113 void Thumb2InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
 114                                   MachineBasicBlock::iterator I, DebugLoc DL,
 115                                   unsigned DestReg, unsigned SrcReg,
 116                                   bool KillSrc) const {
 117   // Handle SPR, DPR, and QPR copies.
 118   if (!ARM::GPRRegClass.contains(DestReg, SrcReg))
 119     return ARMBaseInstrInfo::copyPhysReg(MBB, I, DL, DestReg, SrcReg, KillSrc);
 120
 121   AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::tMOVr), DestReg)
 122     .addReg(SrcReg, getKillRegState(KillSrc)));
 123 }
 124
 125 void Thumb2InstrInfo::
 126 storeRegToStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 127                     unsigned SrcReg, bool isKill, int FI,
 128                     const TargetRegisterClass *RC,
 129                     const TargetRegisterInfo *TRI) const {
 130   DebugLoc DL;
 131   if (I != MBB.end()) DL = I->getDebugLoc();
 132
 133   MachineFunction &MF = *MBB.getParent();
 134   MachineFrameInfo &MFI = *MF.getFrameInfo();
 135   MachineMemOperand *MMO =
 136     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 137                             MachineMemOperand::MOStore,
 138                             MFI.getObjectSize(FI),
 139                             MFI.getObjectAlignment(FI));
 140
 141   if (RC == &ARM::GPRRegClass   || RC == &ARM::tGPRRegClass ||
 142       RC == &ARM::tcGPRRegClass || RC == &ARM::rGPRRegClass ||
 143       RC == &ARM::GPRnopcRegClass) {
 144     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2STRi12))
 145                    .addReg(SrcReg, getKillRegState(isKill))
 146                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 147     return;
 148   }
 149
 150   if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 151     // Thumb2 STRD expects its dest-registers to be in rGPR. Not a problem for
 152     // gsub_0, but needs an extra constraint for gsub_1 (which could be sp
 153     // otherwise).
 154     MachineRegisterInfo *MRI = &MF.getRegInfo();
 155     const TargetRegisterClass* TargetClass = TRI->getMatchingSuperRegClass(RC,
 156                                 &ARM::rGPRRegClass,
 157                                 ARM::gsub_1);
 158     assert(TargetClass && "No Matching GPRPair with gsub_1 in rGPRRegClass");
 159     const TargetRegisterClass* ConstrainedClass =
 160                                 MRI->constrainRegClass(SrcReg, TargetClass);
 161     assert(ConstrainedClass && "Couldn't constrain the register class");
 162
 163     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::t2STRDi8));
 164     AddDReg(MIB, SrcReg, ARM::gsub_0, getKillRegState(isKill), TRI);
 165     AddDReg(MIB, SrcReg, ARM::gsub_1, 0, TRI);
 166     MIB.addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 167     AddDefaultPred(MIB);
 168     return;
 169   }
 170
 171   ARMBaseInstrInfo::storeRegToStackSlot(MBB, I, SrcReg, isKill, FI, RC, TRI);
 172 }
 173
 174 void Thumb2InstrInfo::
 175 loadRegFromStackSlot(MachineBasicBlock &MBB, MachineBasicBlock::iterator I,
 176                      unsigned DestReg, int FI,
 177                      const TargetRegisterClass *RC,
 178                      const TargetRegisterInfo *TRI) const {
 179   MachineFunction &MF = *MBB.getParent();
 180   MachineFrameInfo &MFI = *MF.getFrameInfo();
 181   MachineMemOperand *MMO =
 182     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(FI),
 183                             MachineMemOperand::MOLoad,
 184                             MFI.getObjectSize(FI),
 185                             MFI.getObjectAlignment(FI));
 186   DebugLoc DL;
 187   if (I != MBB.end()) DL = I->getDebugLoc();
 188
 189   if (RC == &ARM::GPRRegClass   || RC == &ARM::tGPRRegClass ||
 190       RC == &ARM::tcGPRRegClass || RC == &ARM::rGPRRegClass ||
 191       RC == &ARM::GPRnopcRegClass) {
 192     AddDefaultPred(BuildMI(MBB, I, DL, get(ARM::t2LDRi12), DestReg)
 193                    .addFrameIndex(FI).addImm(0).addMemOperand(MMO));
 194     return;
 195   }
 196
 197   if (ARM::GPRPairRegClass.hasSubClassEq(RC)) {
 198     // Thumb2 LDRD expects its dest-registers to be in rGPR. Not a problem for
 199     // gsub_0, but needs an extra constraint for gsub_1 (which could be sp
 200     // otherwise).
 201     MachineRegisterInfo *MRI = &MF.getRegInfo();
 202     const TargetRegisterClass* TargetClass = TRI->getMatchingSuperRegClass(RC,
 203                                 &ARM::rGPRRegClass,
 204                                 ARM::gsub_1);
 205     assert(TargetClass && "No Matching GPRPair with gsub_1 in rGPRRegClass");
 206     const TargetRegisterClass* ConstrainedClass =
 207                                 MRI->constrainRegClass(DestReg, TargetClass);
 208     assert(ConstrainedClass && "Couldn't constrain the register class");
 209
 210     MachineInstrBuilder MIB = BuildMI(MBB, I, DL, get(ARM::t2LDRDi8));
 211     AddDReg(MIB, DestReg, ARM::gsub_0, RegState::DefineNoRead, TRI);
 212     AddDReg(MIB, DestReg, ARM::gsub_1, RegState::DefineNoRead, TRI);
 213     MIB.addFrameIndex(FI).addImm(0).addMemOperand(MMO);
 214     AddDefaultPred(MIB);
 215
 216     if (TargetRegisterInfo::isPhysicalRegister(DestReg))
 217       MIB.addReg(DestReg, RegState::ImplicitDefine);
 218     return;
 219   }
 220
 221   ARMBaseInstrInfo::loadRegFromStackSlot(MBB, I, DestReg, FI, RC, TRI);
 222 }
 223
 224 void llvm::emitT2RegPlusImmediate(MachineBasicBlock &MBB,
 225                                MachineBasicBlock::iterator &MBBI, DebugLoc dl,
 226                                unsigned DestReg, unsigned BaseReg, int NumBytes,
 227                                ARMCC::CondCodes Pred, unsigned PredReg,
 228                                const ARMBaseInstrInfo &TII, unsigned MIFlags) {
 229   bool isSub = NumBytes < 0;
 230   if (isSub) NumBytes = -NumBytes;
 231
 232   // If profitable, use a movw or movt to materialize the offset.
 233   // FIXME: Use the scavenger to grab a scratch register.
 234   if (DestReg != ARM::SP && DestReg != BaseReg &&
 235       NumBytes >= 4096 &&
 236       ARM_AM::getT2SOImmVal(NumBytes) == -1) {
 237     bool Fits = false;
 238     if (NumBytes < 65536) {
 239       // Use a movw to materialize the 16-bit constant.
 240       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVi16), DestReg)
 241         .addImm(NumBytes)
 242         .addImm((unsigned)Pred).addReg(PredReg).setMIFlags(MIFlags);
 243       Fits = true;
 244     } else if ((NumBytes & 0xffff) == 0) {
 245       // Use a movt to materialize the 32-bit constant.
 246       BuildMI(MBB, MBBI, dl, TII.get(ARM::t2MOVTi16), DestReg)
 247         .addReg(DestReg)
 248         .addImm(NumBytes >> 16)
 249         .addImm((unsigned)Pred).addReg(PredReg).setMIFlags(MIFlags);
 250       Fits = true;
 251     }
 252
 253     if (Fits) {
 254       if (isSub) {
 255         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2SUBrr), DestReg)
 256           .addReg(BaseReg, RegState::Kill)
 257           .addReg(DestReg, RegState::Kill)
 258           .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
 259           .setMIFlags(MIFlags);
 260       } else {
 261         BuildMI(MBB, MBBI, dl, TII.get(ARM::t2ADDrr), DestReg)
 262           .addReg(DestReg, RegState::Kill)
 263           .addReg(BaseReg, RegState::Kill)
 264           .addImm((unsigned)Pred).addReg(PredReg).addReg(0)
 265           .setMIFlags(MIFlags);
 266       }
 267       return;
 268     }
 269   }
 270
 271   while (NumBytes) {
 272     unsigned ThisVal = NumBytes;
 273     unsigned Opc = 0;
 274     if (DestReg == ARM::SP && BaseReg != ARM::SP) {
 275       // mov sp, rn. Note t2MOVr cannot be used.
 276       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(ARM::tMOVr),DestReg)
 277         .addReg(BaseReg).setMIFlags(MIFlags));
 278       BaseReg = ARM::SP;
 279       continue;
 280     }
 281
 282     bool HasCCOut = true;
 283     if (BaseReg == ARM::SP) {
 284       // sub sp, sp, #imm7
 285       if (DestReg == ARM::SP && (ThisVal < ((1 << 7)-1) * 4)) {
 286         assert((ThisVal & 3) == 0 && "Stack update is not multiple of 4?");
 287         Opc = isSub ? ARM::tSUBspi : ARM::tADDspi;
 288         AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 289           .addReg(BaseReg).addImm(ThisVal/4).setMIFlags(MIFlags));
 290         NumBytes = 0;
 291         continue;
 292       }
 293
 294       // sub rd, sp, so_imm
 295       Opc = isSub ? ARM::t2SUBri : ARM::t2ADDri;
 296       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 297         NumBytes = 0;
 298       } else {
 299         // FIXME: Move this to ARMAddressingModes.h?
 300         unsigned RotAmt = countLeadingZeros(ThisVal);
 301         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 302         NumBytes &= ~ThisVal;
 303         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 304                "Bit extraction didn't work?");
 305       }
 306     } else {
 307       assert(DestReg != ARM::SP && BaseReg != ARM::SP);
 308       Opc = isSub ? ARM::t2SUBri : ARM::t2ADDri;
 309       if (ARM_AM::getT2SOImmVal(NumBytes) != -1) {
 310         NumBytes = 0;
 311       } else if (ThisVal < 4096) {
 312         Opc = isSub ? ARM::t2SUBri12 : ARM::t2ADDri12;
 313         HasCCOut = false;
 314         NumBytes = 0;
 315       } else {
 316         // FIXME: Move this to ARMAddressingModes.h?
 317         unsigned RotAmt = countLeadingZeros(ThisVal);
 318         ThisVal = ThisVal & ARM_AM::rotr32(0xff000000U, RotAmt);
 319         NumBytes &= ~ThisVal;
 320         assert(ARM_AM::getT2SOImmVal(ThisVal) != -1 &&
 321                "Bit extraction didn't work?");
 322       }
 323     }
 324
 325     // Build the new ADD / SUB.
 326     MachineInstrBuilder MIB =
 327       AddDefaultPred(BuildMI(MBB, MBBI, dl, TII.get(Opc), DestReg)
 328                      .addReg(BaseReg, RegState::Kill)
 329                      .addImm(ThisVal)).setMIFlags(MIFlags);
 330     if (HasCCOut)
 331       AddDefaultCC(MIB);
 332
 333     BaseReg = DestReg;
 334   }
 335 }
 336
 337 static unsigned
 338 negativeOffsetOpcode(unsigned opcode)
 339 {
 340   switch (opcode) {
 341   case ARM::t2LDRi12:   return ARM::t2LDRi8;
 342   case ARM::t2LDRHi12:  return ARM::t2LDRHi8;
 343   case ARM::t2LDRBi12:  return ARM::t2LDRBi8;
 344   case ARM::t2LDRSHi12: return ARM::t2LDRSHi8;
 345   case ARM::t2LDRSBi12: return ARM::t2LDRSBi8;
 346   case ARM::t2STRi12:   return ARM::t2STRi8;
 347   case ARM::t2STRBi12:  return ARM::t2STRBi8;
 348   case ARM::t2STRHi12:  return ARM::t2STRHi8;
 349
 350   case ARM::t2LDRi8:
 351   case ARM::t2LDRHi8:
 352   case ARM::t2LDRBi8:
 353   case ARM::t2LDRSHi8:
 354   case ARM::t2LDRSBi8:
 355   case ARM::t2STRi8:
 356   case ARM::t2STRBi8:
 357   case ARM::t2STRHi8:
 358     return opcode;
 359
 360   default:
 361     break;
 362   }
 363
 364   return 0;
 365 }
 366
 367 static unsigned
 368 positiveOffsetOpcode(unsigned opcode)
 369 {
 370   switch (opcode) {
 371   case ARM::t2LDRi8:   return ARM::t2LDRi12;
 372   case ARM::t2LDRHi8:  return ARM::t2LDRHi12;
 373   case ARM::t2LDRBi8:  return ARM::t2LDRBi12;
 374   case ARM::t2LDRSHi8: return ARM::t2LDRSHi12;
 375   case ARM::t2LDRSBi8: return ARM::t2LDRSBi12;
 376   case ARM::t2STRi8:   return ARM::t2STRi12;
 377   case ARM::t2STRBi8:  return ARM::t2STRBi12;
 378   case ARM::t2STRHi8:  return ARM::t2STRHi12;
 379
 380   case ARM::t2LDRi12:
 381   case ARM::t2LDRHi12:
 382   case ARM::t2LDRBi12:
 383   case ARM::t2LDRSHi12:
 384   case ARM::t2LDRSBi12:
 385   case ARM::t2STRi12:
 386   case ARM::t2STRBi12:
 387   case ARM::t2STRHi12:
 388     return opcode;
 389
 390   default:
 391     break;
 392   }
 393
 394   return 0;
 395 }
 396
 397 static unsigned
 398 immediateOffsetOpcode(unsigned opcode)
 399 {
 400   switch (opcode) {
 401   case ARM::t2LDRs:   return ARM::t2LDRi12;
 402   case ARM::t2LDRHs:  return ARM::t2LDRHi12;
 403   case ARM::t2LDRBs:  return ARM::t2LDRBi12;
 404   case ARM::t2LDRSHs: return ARM::t2LDRSHi12;
 405   case ARM::t2LDRSBs: return ARM::t2LDRSBi12;
 406   case ARM::t2STRs:   return ARM::t2STRi12;
 407   case ARM::t2STRBs:  return ARM::t2STRBi12;
 408   case ARM::t2STRHs:  return ARM::t2STRHi12;
 409
 410   case ARM::t2LDRi12:
 411   case ARM::t2LDRHi12:
 412   case ARM::t2LDRBi12:
 413   case ARM::t2LDRSHi12:
 414   case ARM::t2LDRSBi12:
 415   case ARM::t2STRi12:
 416   case ARM::t2STRBi12:
 417   case ARM::t2STRHi12:
 418   case ARM::t2LDRi8:
 419   case ARM::t2LDRHi8:
 420   case ARM::t2LDRBi8:
 421   case ARM::t2LDRSHi8:
 422   case ARM::t2LDRSBi8:
 423   case ARM::t2STRi8:
 424   case ARM::t2STRBi8:
 425   case ARM::t2STRHi8:
 426     return opcode;
 427
 428   default:
 429     break;
 430   }
 431
 432   return 0;
 433 }
 434
 435 bool llvm::rewriteT2FrameIndex(MachineInstr &MI, unsigned FrameRegIdx,
 436                                unsigned FrameReg, int &Offset,
 437                                const ARMBaseInstrInfo &TII) {
 438   unsigned Opcode = MI.getOpcode();
 439   const MCInstrDesc &Desc = MI.getDesc();
 440   unsigned AddrMode = (Desc.TSFlags & ARMII::AddrModeMask);
 441   bool isSub = false;
 442
 443   // Memory operands in inline assembly always use AddrModeT2_i12.
 444   if (Opcode == ARM::INLINEASM)
 445     AddrMode = ARMII::AddrModeT2_i12; // FIXME. mode for thumb2?
 446
 447   if (Opcode == ARM::t2ADDri || Opcode == ARM::t2ADDri12) {
 448     Offset += MI.getOperand(FrameRegIdx+1).getImm();
 449
 450     unsigned PredReg;
 451     if (Offset == 0 && getInstrPredicate(&MI, PredReg) == ARMCC::AL) {
 452       // Turn it into a move.
 453       MI.setDesc(TII.get(ARM::tMOVr));
 454       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 455       // Remove offset and remaining explicit predicate operands.
 456       do MI.RemoveOperand(FrameRegIdx+1);
 457       while (MI.getNumOperands() > FrameRegIdx+1);
 458       MachineInstrBuilder MIB(*MI.getParent()->getParent(), &MI);
 459       AddDefaultPred(MIB);
 460       return true;
 461     }
 462
 463     bool HasCCOut = Opcode != ARM::t2ADDri12;
 464
 465     if (Offset < 0) {
 466       Offset = -Offset;
 467       isSub = true;
 468       MI.setDesc(TII.get(ARM::t2SUBri));
 469     } else {
 470       MI.setDesc(TII.get(ARM::t2ADDri));
 471     }
 472
 473     // Common case: small offset, fits into instruction.
 474     if (ARM_AM::getT2SOImmVal(Offset) != -1) {
 475       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 476       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 477       // Add cc_out operand if the original instruction did not have one.
 478       if (!HasCCOut)
 479         MI.addOperand(MachineOperand::CreateReg(0, false));
 480       Offset = 0;
 481       return true;
 482     }
 483     // Another common case: imm12.
 484     if (Offset < 4096 &&
 485         (!HasCCOut || MI.getOperand(MI.getNumOperands()-1).getReg() == 0)) {
 486       unsigned NewOpc = isSub ? ARM::t2SUBri12 : ARM::t2ADDri12;
 487       MI.setDesc(TII.get(NewOpc));
 488       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 489       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(Offset);
 490       // Remove the cc_out operand.
 491       if (HasCCOut)
 492         MI.RemoveOperand(MI.getNumOperands()-1);
 493       Offset = 0;
 494       return true;
 495     }
 496
 497     // Otherwise, extract 8 adjacent bits from the immediate into this
 498     // t2ADDri/t2SUBri.
 499     unsigned RotAmt = countLeadingZeros<unsigned>(Offset);
 500     unsigned ThisImmVal = Offset & ARM_AM::rotr32(0xff000000U, RotAmt);
 501
 502     // We will handle these bits from offset, clear them.
 503     Offset &= ~ThisImmVal;
 504
 505     assert(ARM_AM::getT2SOImmVal(ThisImmVal) != -1 &&
 506            "Bit extraction didn't work?");
 507     MI.getOperand(FrameRegIdx+1).ChangeToImmediate(ThisImmVal);
 508     // Add cc_out operand if the original instruction did not have one.
 509     if (!HasCCOut)
 510       MI.addOperand(MachineOperand::CreateReg(0, false));
 511
 512   } else {
 513
 514     // AddrMode4 and AddrMode6 cannot handle any offset.
 515     if (AddrMode == ARMII::AddrMode4 || AddrMode == ARMII::AddrMode6)
 516       return false;
 517
 518     // AddrModeT2_so cannot handle any offset. If there is no offset
 519     // register then we change to an immediate version.
 520     unsigned NewOpc = Opcode;
 521     if (AddrMode == ARMII::AddrModeT2_so) {
 522       unsigned OffsetReg = MI.getOperand(FrameRegIdx+1).getReg();
 523       if (OffsetReg != 0) {
 524         MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 525         return Offset == 0;
 526       }
 527
 528       MI.RemoveOperand(FrameRegIdx+1);
 529       MI.getOperand(FrameRegIdx+1).ChangeToImmediate(0);
 530       NewOpc = immediateOffsetOpcode(Opcode);
 531       AddrMode = ARMII::AddrModeT2_i12;
 532     }
 533
 534     unsigned NumBits = 0;
 535     unsigned Scale = 1;
 536     if (AddrMode == ARMII::AddrModeT2_i8 || AddrMode == ARMII::AddrModeT2_i12) {
 537       // i8 supports only negative, and i12 supports only positive, so
 538       // based on Offset sign convert Opcode to the appropriate
 539       // instruction
 540       Offset += MI.getOperand(FrameRegIdx+1).getImm();
 541       if (Offset < 0) {
 542         NewOpc = negativeOffsetOpcode(Opcode);
 543         NumBits = 8;
 544         isSub = true;
 545         Offset = -Offset;
 546       } else {
 547         NewOpc = positiveOffsetOpcode(Opcode);
 548         NumBits = 12;
 549       }
 550     } else if (AddrMode == ARMII::AddrMode5) {
 551       // VFP address mode.
 552       const MachineOperand &OffOp = MI.getOperand(FrameRegIdx+1);
 553       int InstrOffs = ARM_AM::getAM5Offset(OffOp.getImm());
 554       if (ARM_AM::getAM5Op(OffOp.getImm()) == ARM_AM::sub)
 555         InstrOffs *= -1;
 556       NumBits = 8;
 557       Scale = 4;
 558       Offset += InstrOffs * 4;
 559       assert((Offset & (Scale-1)) == 0 && "Can't encode this offset!");
 560       if (Offset < 0) {
 561         Offset = -Offset;
 562         isSub = true;
 563       }
 564     } else if (AddrMode == ARMII::AddrModeT2_i8s4) {
 565       Offset += MI.getOperand(FrameRegIdx + 1).getImm() * 4;
 566       NumBits = 8;
 567       // MCInst operand has already scaled value.
 568       Scale = 1;
 569       if (Offset < 0) {
 570         isSub = true;
 571         Offset = -Offset;
 572       }
 573     } else {
 574       llvm_unreachable("Unsupported addressing mode!");
 575     }
 576
 577     if (NewOpc != Opcode)
 578       MI.setDesc(TII.get(NewOpc));
 579
 580     MachineOperand &ImmOp = MI.getOperand(FrameRegIdx+1);
 581
 582     // Attempt to fold address computation
 583     // Common case: small offset, fits into instruction.
 584     int ImmedOffset = Offset / Scale;
 585     unsigned Mask = (1 << NumBits) - 1;
 586     if ((unsigned)Offset <= Mask * Scale) {
 587       // Replace the FrameIndex with fp/sp
 588       MI.getOperand(FrameRegIdx).ChangeToRegister(FrameReg, false);
 589       if (isSub) {
 590         if (AddrMode == ARMII::AddrMode5)
 591           // FIXME: Not consistent.
 592           ImmedOffset |= 1 << NumBits;
 593         else
 594           ImmedOffset = -ImmedOffset;
 595       }
 596       ImmOp.ChangeToImmediate(ImmedOffset);
 597       Offset = 0;
 598       return true;
 599     }
 600
 601     // Otherwise, offset doesn't fit. Pull in what we can to simplify
 602     ImmedOffset = ImmedOffset & Mask;
 603     if (isSub) {
 604       if (AddrMode == ARMII::AddrMode5)
 605         // FIXME: Not consistent.
 606         ImmedOffset |= 1 << NumBits;
 607       else {
 608         ImmedOffset = -ImmedOffset;
 609         if (ImmedOffset == 0)
 610           // Change the opcode back if the encoded offset is zero.
 611           MI.setDesc(TII.get(positiveOffsetOpcode(NewOpc)));
 612       }
 613     }
 614     ImmOp.ChangeToImmediate(ImmedOffset);
 615     Offset &= ~(Mask*Scale);
 616   }
 617
 618   Offset = (isSub) ? -Offset : Offset;
 619   return Offset == 0;
 620 }
 621
 622 ARMCC::CondCodes
 623 llvm::getITInstrPredicate(const MachineInstr *MI, unsigned &PredReg) {
 624   unsigned Opc = MI->getOpcode();
 625   if (Opc == ARM::tBcc || Opc == ARM::t2Bcc)
 626     return ARMCC::AL;
 627   return getInstrPredicate(MI, PredReg);
 628 }