lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  38 def nImmVMOVI32 : Operand<i32> {
  39   let PrintMethod = "printNEONModImmOperand";
  40   let ParserMatchClass = nImmVMOVI32AsmOperand;
  41 }
  42 def nImmVMOVF32 : Operand<i32> {
  43   let PrintMethod = "printFPImmOperand";
  44   let ParserMatchClass = FPImmOperand;
  45 }
  46 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
  47 def nImmSplatI64 : Operand<i32> {
  48   let PrintMethod = "printNEONModImmOperand";
  49   let ParserMatchClass = nImmSplatI64AsmOperand;
  50 }
  51
  52 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  53 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  54 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  55 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  56   return ((uint64_t)Imm) < 8;
  57 }]> {
  58   let ParserMatchClass = VectorIndex8Operand;
  59   let PrintMethod = "printVectorIndex";
  60   let MIOperandInfo = (ops i32imm);
  61 }
  62 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  63   return ((uint64_t)Imm) < 4;
  64 }]> {
  65   let ParserMatchClass = VectorIndex16Operand;
  66   let PrintMethod = "printVectorIndex";
  67   let MIOperandInfo = (ops i32imm);
  68 }
  69 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  70   return ((uint64_t)Imm) < 2;
  71 }]> {
  72   let ParserMatchClass = VectorIndex32Operand;
  73   let PrintMethod = "printVectorIndex";
  74   let MIOperandInfo = (ops i32imm);
  75 }
  76
  77 // Register list of one D register.
  78 def VecListOneDAsmOperand : AsmOperandClass {
  79   let Name = "VecListOneD";
  80   let ParserMethod = "parseVectorList";
  81   let RenderMethod = "addVecListOperands";
  82 }
  83 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
  84   let ParserMatchClass = VecListOneDAsmOperand;
  85 }
  86 // Register list of two sequential D registers.
  87 def VecListTwoDAsmOperand : AsmOperandClass {
  88   let Name = "VecListTwoD";
  89   let ParserMethod = "parseVectorList";
  90   let RenderMethod = "addVecListOperands";
  91 }
  92 def VecListTwoD : RegisterOperand<DPR, "printVectorListTwo"> {
  93   let ParserMatchClass = VecListTwoDAsmOperand;
  94 }
  95 // Register list of three sequential D registers.
  96 def VecListThreeDAsmOperand : AsmOperandClass {
  97   let Name = "VecListThreeD";
  98   let ParserMethod = "parseVectorList";
  99   let RenderMethod = "addVecListOperands";
 100 }
 101 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
 102   let ParserMatchClass = VecListThreeDAsmOperand;
 103 }
 104 // Register list of four sequential D registers.
 105 def VecListFourDAsmOperand : AsmOperandClass {
 106   let Name = "VecListFourD";
 107   let ParserMethod = "parseVectorList";
 108   let RenderMethod = "addVecListOperands";
 109 }
 110 def VecListFourD : RegisterOperand<DPR, "printVectorListFour"> {
 111   let ParserMatchClass = VecListFourDAsmOperand;
 112 }
 113 // Register list of two D registers spaced by 2 (two sequential Q registers).
 114 def VecListTwoQAsmOperand : AsmOperandClass {
 115   let Name = "VecListTwoQ";
 116   let ParserMethod = "parseVectorList";
 117   let RenderMethod = "addVecListOperands";
 118 }
 119 def VecListTwoQ : RegisterOperand<DPR, "printVectorListTwo"> {
 120   let ParserMatchClass = VecListTwoQAsmOperand;
 121 }
 122
 123 // Register list of one D register, with "all lanes" subscripting.
 124 def VecListOneDAllLanesAsmOperand : AsmOperandClass {
 125   let Name = "VecListOneDAllLanes";
 126   let ParserMethod = "parseVectorList";
 127   let RenderMethod = "addVecListOperands";
 128 }
 129 def VecListOneDAllLanes : RegisterOperand<DPR, "printVectorListOneAllLanes"> {
 130   let ParserMatchClass = VecListOneDAllLanesAsmOperand;
 131 }
 132 // Register list of two D registers, with "all lanes" subscripting.
 133 def VecListTwoDAllLanesAsmOperand : AsmOperandClass {
 134   let Name = "VecListTwoDAllLanes";
 135   let ParserMethod = "parseVectorList";
 136   let RenderMethod = "addVecListOperands";
 137 }
 138 def VecListTwoDAllLanes : RegisterOperand<DPR, "printVectorListTwoAllLanes"> {
 139   let ParserMatchClass = VecListTwoDAllLanesAsmOperand;
 140 }
 141
 142 //===----------------------------------------------------------------------===//
 143 // NEON-specific DAG Nodes.
 144 //===----------------------------------------------------------------------===//
 145
 146 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 147 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 148
 149 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 150 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 151 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 152 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 153 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 154 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 155 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 156 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 157 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 158 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 159 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 160
 161 // Types for vector shift by immediates.  The "SHX" version is for long and
 162 // narrow operations where the source and destination vectors have different
 163 // types.  The "SHINS" version is for shift and insert operations.
 164 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 165                                          SDTCisVT<2, i32>]>;
 166 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 167                                          SDTCisVT<2, i32>]>;
 168 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 169                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 170
 171 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 172 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 173 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 174 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
 175 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
 176 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
 177 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 178
 179 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 180 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 181 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 182
 183 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 184 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 185 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 186 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 187 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 188 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 189
 190 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 191 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 192 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 193
 194 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 195 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 196
 197 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 198                                          SDTCisVT<2, i32>]>;
 199 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 200 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 201
 202 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 203 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 204 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 205 def NEONvmovFPImm : SDNode<"ARMISD::VMOVFPIMM", SDTARMVMOVIMM>;
 206
 207 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 208                                            SDTCisVT<2, i32>]>;
 209 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 210 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 211
 212 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 213                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 214                                                 SDTCisSameAs<0, 1>,
 215                                                 SDTCisSameAs<0, 2>,
 216                                                 SDTCisSameAs<0, 3>]>>;
 217
 218 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 219
 220 // VDUPLANE can produce a quad-register result from a double-register source,
 221 // so the result is not constrained to match the source.
 222 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 223                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 224                                                 SDTCisVT<2, i32>]>>;
 225
 226 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 227                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 228 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 229
 230 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 231 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 232 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 233 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 234
 235 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 236                                          SDTCisSameAs<0, 2>,
 237                                          SDTCisSameAs<0, 3>]>;
 238 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 239 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 240 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 241
 242 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 243                                          SDTCisSameAs<1, 2>]>;
 244 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 245 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 246
 247 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 248                                          SDTCisSameAs<0, 2>]>;
 249 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 250 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 251
 252 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 253   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 254   unsigned EltBits = 0;
 255   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 256   return (EltBits == 32 && EltVal == 0);
 257 }]>;
 258
 259 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 260   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 261   unsigned EltBits = 0;
 262   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 263   return (EltBits == 8 && EltVal == 0xff);
 264 }]>;
 265
 266 //===----------------------------------------------------------------------===//
 267 // NEON load / store instructions
 268 //===----------------------------------------------------------------------===//
 269
 270 // Use VLDM to load a Q register as a D register pair.
 271 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 272 def VLDMQIA
 273   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 274                     IIC_fpLoad_m, "",
 275                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 276
 277 // Use VSTM to store a Q register as a D register pair.
 278 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 279 def VSTMQIA
 280   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 281                     IIC_fpStore_m, "",
 282                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 283
 284 // Classes for VLD* pseudo-instructions with multi-register operands.
 285 // These are expanded to real instructions after register allocation.
 286 class VLDQPseudo<InstrItinClass itin>
 287   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 288 class VLDQWBPseudo<InstrItinClass itin>
 289   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 290                 (ins addrmode6:$addr, am6offset:$offset), itin,
 291                 "$addr.addr = $wb">;
 292 class VLDQWBfixedPseudo<InstrItinClass itin>
 293   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 294                 (ins addrmode6:$addr), itin,
 295                 "$addr.addr = $wb">;
 296 class VLDQWBregisterPseudo<InstrItinClass itin>
 297   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 298                 (ins addrmode6:$addr, rGPR:$offset), itin,
 299                 "$addr.addr = $wb">;
 300 class VLDQQPseudo<InstrItinClass itin>
 301   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 302 class VLDQQWBPseudo<InstrItinClass itin>
 303   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 304                 (ins addrmode6:$addr, am6offset:$offset), itin,
 305                 "$addr.addr = $wb">;
 306 class VLDQQQQPseudo<InstrItinClass itin>
 307   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 308                 "$src = $dst">;
 309 class VLDQQQQWBPseudo<InstrItinClass itin>
 310   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 311                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 312                 "$addr.addr = $wb, $src = $dst">;
 313
 314 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 315
 316 //   VLD1     : Vector Load (multiple single elements)
 317 class VLD1D<bits<4> op7_4, string Dt>
 318   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 319           (ins addrmode6:$Rn), IIC_VLD1,
 320           "vld1", Dt, "$Vd, $Rn", "", []> {
 321   let Rm = 0b1111;
 322   let Inst{4} = Rn{4};
 323   let DecoderMethod = "DecodeVLDInstruction";
 324 }
 325 class VLD1Q<bits<4> op7_4, string Dt>
 326   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd),
 327           (ins addrmode6:$Rn), IIC_VLD1x2,
 328           "vld1", Dt, "$Vd, $Rn", "", []> {
 329   let Rm = 0b1111;
 330   let Inst{5-4} = Rn{5-4};
 331   let DecoderMethod = "DecodeVLDInstruction";
 332 }
 333
 334 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 335 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 336 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 337 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 338
 339 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 340 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 341 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 342 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 343
 344 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 345 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 346 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 347 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 348
 349 // ...with address register writeback:
 350 multiclass VLD1DWB<bits<4> op7_4, string Dt> {
 351   def _fixed : NLdSt<0,0b10, 0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 352                      (ins addrmode6:$Rn), IIC_VLD1u,
 353                      "vld1", Dt, "$Vd, $Rn!",
 354                      "$Rn.addr = $wb", []> {
 355     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 356     let Inst{4} = Rn{4};
 357     let DecoderMethod = "DecodeVLDInstruction";
 358     let AsmMatchConverter = "cvtVLDwbFixed";
 359   }
 360   def _register : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 361                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1u,
 362                         "vld1", Dt, "$Vd, $Rn, $Rm",
 363                         "$Rn.addr = $wb", []> {
 364     let Inst{4} = Rn{4};
 365     let DecoderMethod = "DecodeVLDInstruction";
 366     let AsmMatchConverter = "cvtVLDwbRegister";
 367   }
 368 }
 369 multiclass VLD1QWB<bits<4> op7_4, string Dt> {
 370   def _fixed : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 371                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 372                      "vld1", Dt, "$Vd, $Rn!",
 373                      "$Rn.addr = $wb", []> {
 374     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 375     let Inst{5-4} = Rn{5-4};
 376     let DecoderMethod = "DecodeVLDInstruction";
 377     let AsmMatchConverter = "cvtVLDwbFixed";
 378   }
 379   def _register : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 380                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 381                         "vld1", Dt, "$Vd, $Rn, $Rm",
 382                         "$Rn.addr = $wb", []> {
 383     let Inst{5-4} = Rn{5-4};
 384     let DecoderMethod = "DecodeVLDInstruction";
 385     let AsmMatchConverter = "cvtVLDwbRegister";
 386   }
 387 }
 388
 389 defm VLD1d8wb  : VLD1DWB<{0,0,0,?}, "8">;
 390 defm VLD1d16wb : VLD1DWB<{0,1,0,?}, "16">;
 391 defm VLD1d32wb : VLD1DWB<{1,0,0,?}, "32">;
 392 defm VLD1d64wb : VLD1DWB<{1,1,0,?}, "64">;
 393 defm VLD1q8wb  : VLD1QWB<{0,0,?,?}, "8">;
 394 defm VLD1q16wb : VLD1QWB<{0,1,?,?}, "16">;
 395 defm VLD1q32wb : VLD1QWB<{1,0,?,?}, "32">;
 396 defm VLD1q64wb : VLD1QWB<{1,1,?,?}, "64">;
 397
 398 def VLD1q8PseudoWB_fixed  : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 399 def VLD1q16PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 400 def VLD1q32PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 401 def VLD1q64PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 402 def VLD1q8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 403 def VLD1q16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 404 def VLD1q32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 405 def VLD1q64PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 406
 407 // ...with 3 registers
 408 class VLD1D3<bits<4> op7_4, string Dt>
 409   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 410           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 411           "$Vd, $Rn", "", []> {
 412   let Rm = 0b1111;
 413   let Inst{4} = Rn{4};
 414   let DecoderMethod = "DecodeVLDInstruction";
 415 }
 416 multiclass VLD1D3WB<bits<4> op7_4, string Dt> {
 417   def _fixed : NLdSt<0,0b10,0b0110, op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 418                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 419                      "vld1", Dt, "$Vd, $Rn!",
 420                      "$Rn.addr = $wb", []> {
 421     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 422     let Inst{4} = Rn{4};
 423     let DecoderMethod = "DecodeVLDInstruction";
 424     let AsmMatchConverter = "cvtVLDwbFixed";
 425   }
 426   def _register : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 427                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 428                         "vld1", Dt, "$Vd, $Rn, $Rm",
 429                         "$Rn.addr = $wb", []> {
 430     let Inst{4} = Rn{4};
 431     let DecoderMethod = "DecodeVLDInstruction";
 432     let AsmMatchConverter = "cvtVLDwbRegister";
 433   }
 434 }
 435
 436 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 437 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 438 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 439 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 440
 441 defm VLD1d8Twb  : VLD1D3WB<{0,0,0,?}, "8">;
 442 defm VLD1d16Twb : VLD1D3WB<{0,1,0,?}, "16">;
 443 defm VLD1d32Twb : VLD1D3WB<{1,0,0,?}, "32">;
 444 defm VLD1d64Twb : VLD1D3WB<{1,1,0,?}, "64">;
 445
 446 def VLD1d64TPseudo : VLDQQPseudo<IIC_VLD1x3>;
 447
 448 // ...with 4 registers
 449 class VLD1D4<bits<4> op7_4, string Dt>
 450   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd),
 451           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 452           "$Vd, $Rn", "", []> {
 453   let Rm = 0b1111;
 454   let Inst{5-4} = Rn{5-4};
 455   let DecoderMethod = "DecodeVLDInstruction";
 456 }
 457 multiclass VLD1D4WB<bits<4> op7_4, string Dt> {
 458   def _fixed : NLdSt<0,0b10,0b0010, op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 459                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 460                      "vld1", Dt, "$Vd, $Rn!",
 461                      "$Rn.addr = $wb", []> {
 462     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 463     let Inst{5-4} = Rn{5-4};
 464     let DecoderMethod = "DecodeVLDInstruction";
 465     let AsmMatchConverter = "cvtVLDwbFixed";
 466   }
 467   def _register : NLdSt<0,0b10,0b0010,op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 468                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 469                         "vld1", Dt, "$Vd, $Rn, $Rm",
 470                         "$Rn.addr = $wb", []> {
 471     let Inst{5-4} = Rn{5-4};
 472     let DecoderMethod = "DecodeVLDInstruction";
 473     let AsmMatchConverter = "cvtVLDwbRegister";
 474   }
 475 }
 476
 477 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 478 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 479 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 480 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 481
 482 defm VLD1d8Qwb   : VLD1D4WB<{0,0,?,?}, "8">;
 483 defm VLD1d16Qwb  : VLD1D4WB<{0,1,?,?}, "16">;
 484 defm VLD1d32Qwb  : VLD1D4WB<{1,0,?,?}, "32">;
 485 defm VLD1d64Qwb  : VLD1D4WB<{1,1,?,?}, "64">;
 486
 487 def VLD1d64QPseudo : VLDQQPseudo<IIC_VLD1x4>;
 488
 489 //   VLD2     : Vector Load (multiple 2-element structures)
 490 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy>
 491   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd),
 492           (ins addrmode6:$Rn), IIC_VLD2,
 493           "vld2", Dt, "$Vd, $Rn", "", []> {
 494   let Rm = 0b1111;
 495   let Inst{5-4} = Rn{5-4};
 496   let DecoderMethod = "DecodeVLDInstruction";
 497 }
 498 class VLD2Q<bits<4> op7_4, string Dt, RegisterOperand VdTy>
 499   : NLdSt<0, 0b10, 0b0011, op7_4,
 500           (outs VdTy:$Vd),
 501           (ins addrmode6:$Rn), IIC_VLD2x2,
 502           "vld2", Dt, "$Vd, $Rn", "", []> {
 503   let Rm = 0b1111;
 504   let Inst{5-4} = Rn{5-4};
 505   let DecoderMethod = "DecodeVLDInstruction";
 506 }
 507
 508 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8", VecListTwoD>;
 509 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16", VecListTwoD>;
 510 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32", VecListTwoD>;
 511
 512 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8", VecListFourD>;
 513 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16", VecListFourD>;
 514 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32", VecListFourD>;
 515
 516 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 517 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 518 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 519
 520 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 521 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 522 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 523
 524 // ...with address register writeback:
 525 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy>
 526   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 527           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 528           "vld2", Dt, "$Vd, $Rn$Rm",
 529           "$Rn.addr = $wb", []> {
 530   let Inst{5-4} = Rn{5-4};
 531   let DecoderMethod = "DecodeVLDInstruction";
 532 }
 533 class VLD2QWB<bits<4> op7_4, string Dt, RegisterOperand VdTy>
 534   : NLdSt<0, 0b10, 0b0011, op7_4,
 535           (outs VdTy:$Vd, GPR:$wb),
 536           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 537           "vld2", Dt, "$Vd, $Rn$Rm",
 538           "$Rn.addr = $wb", []> {
 539   let Inst{5-4} = Rn{5-4};
 540   let DecoderMethod = "DecodeVLDInstruction";
 541 }
 542
 543 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8", VecListTwoD>;
 544 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16", VecListTwoD>;
 545 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32", VecListTwoD>;
 546
 547 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8", VecListFourD>;
 548 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16", VecListFourD>;
 549 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32", VecListFourD>;
 550
 551 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 552 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 553 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 554
 555 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 556 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 557 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 558
 559 // ...with double-spaced registers
 560 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8", VecListTwoQ>;
 561 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16", VecListTwoQ>;
 562 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32", VecListTwoQ>;
 563 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8", VecListTwoQ>;
 564 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16", VecListTwoQ>;
 565 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32", VecListTwoQ>;
 566
 567 //   VLD3     : Vector Load (multiple 3-element structures)
 568 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 569   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 570           (ins addrmode6:$Rn), IIC_VLD3,
 571           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 572   let Rm = 0b1111;
 573   let Inst{4} = Rn{4};
 574   let DecoderMethod = "DecodeVLDInstruction";
 575 }
 576
 577 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 578 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 579 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 580
 581 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 582 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 583 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 584
 585 // ...with address register writeback:
 586 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 587   : NLdSt<0, 0b10, op11_8, op7_4,
 588           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 589           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 590           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 591           "$Rn.addr = $wb", []> {
 592   let Inst{4} = Rn{4};
 593   let DecoderMethod = "DecodeVLDInstruction";
 594 }
 595
 596 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 597 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 598 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 599
 600 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 601 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 602 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 603
 604 // ...with double-spaced registers:
 605 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 606 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 607 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 608 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 609 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 610 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 611
 612 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 613 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 614 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 615
 616 // ...alternate versions to be allocated odd register numbers:
 617 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 618 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 619 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 620
 621 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 622 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 623 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 624
 625 //   VLD4     : Vector Load (multiple 4-element structures)
 626 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 627   : NLdSt<0, 0b10, op11_8, op7_4,
 628           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 629           (ins addrmode6:$Rn), IIC_VLD4,
 630           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 631   let Rm = 0b1111;
 632   let Inst{5-4} = Rn{5-4};
 633   let DecoderMethod = "DecodeVLDInstruction";
 634 }
 635
 636 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 637 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 638 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 639
 640 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 641 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 642 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 643
 644 // ...with address register writeback:
 645 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 646   : NLdSt<0, 0b10, op11_8, op7_4,
 647           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 648           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 649           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 650           "$Rn.addr = $wb", []> {
 651   let Inst{5-4} = Rn{5-4};
 652   let DecoderMethod = "DecodeVLDInstruction";
 653 }
 654
 655 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 656 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 657 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 658
 659 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 660 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 661 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 662
 663 // ...with double-spaced registers:
 664 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 665 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 666 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 667 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 668 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 669 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 670
 671 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 672 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 673 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 674
 675 // ...alternate versions to be allocated odd register numbers:
 676 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 677 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 678 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 679
 680 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 681 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 682 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 683
 684 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 685
 686 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 687 // These are expanded to real instructions after register allocation.
 688 class VLDQLNPseudo<InstrItinClass itin>
 689   : PseudoNLdSt<(outs QPR:$dst),
 690                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 691                 itin, "$src = $dst">;
 692 class VLDQLNWBPseudo<InstrItinClass itin>
 693   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 694                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 695                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 696 class VLDQQLNPseudo<InstrItinClass itin>
 697   : PseudoNLdSt<(outs QQPR:$dst),
 698                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 699                 itin, "$src = $dst">;
 700 class VLDQQLNWBPseudo<InstrItinClass itin>
 701   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 702                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 703                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 704 class VLDQQQQLNPseudo<InstrItinClass itin>
 705   : PseudoNLdSt<(outs QQQQPR:$dst),
 706                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 707                 itin, "$src = $dst">;
 708 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 709   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 710                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 711                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 712
 713 //   VLD1LN   : Vector Load (single element to one lane)
 714 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 715              PatFrag LoadOp>
 716   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 717           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 718           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 719           "$src = $Vd",
 720           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 721                                          (i32 (LoadOp addrmode6:$Rn)),
 722                                          imm:$lane))]> {
 723   let Rm = 0b1111;
 724   let DecoderMethod = "DecodeVLD1LN";
 725 }
 726 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 727              PatFrag LoadOp>
 728   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 729           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
 730           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 731           "$src = $Vd",
 732           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 733                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
 734                                          imm:$lane))]> {
 735   let Rm = 0b1111;
 736   let DecoderMethod = "DecodeVLD1LN";
 737 }
 738 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 739   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 740                                                (i32 (LoadOp addrmode6:$addr)),
 741                                                imm:$lane))];
 742 }
 743
 744 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 745   let Inst{7-5} = lane{2-0};
 746 }
 747 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 748   let Inst{7-6} = lane{1-0};
 749   let Inst{4}   = Rn{4};
 750 }
 751 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
 752   let Inst{7} = lane{0};
 753   let Inst{5} = Rn{4};
 754   let Inst{4} = Rn{4};
 755 }
 756
 757 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 758 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 759 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 760
 761 def : Pat<(vector_insert (v2f32 DPR:$src),
 762                          (f32 (load addrmode6:$addr)), imm:$lane),
 763           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
 764 def : Pat<(vector_insert (v4f32 QPR:$src),
 765                          (f32 (load addrmode6:$addr)), imm:$lane),
 766           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
 767
 768 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 769
 770 // ...with address register writeback:
 771 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 772   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 773           (ins addrmode6:$Rn, am6offset:$Rm,
 774            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 775           "\\{$Vd[$lane]\\}, $Rn$Rm",
 776           "$src = $Vd, $Rn.addr = $wb", []> {
 777   let DecoderMethod = "DecodeVLD1LN";
 778 }
 779
 780 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 781   let Inst{7-5} = lane{2-0};
 782 }
 783 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 784   let Inst{7-6} = lane{1-0};
 785   let Inst{4}   = Rn{4};
 786 }
 787 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 788   let Inst{7} = lane{0};
 789   let Inst{5} = Rn{4};
 790   let Inst{4} = Rn{4};
 791 }
 792
 793 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 794 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 795 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 796
 797 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 798 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 799   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 800           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 801           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 802           "$src1 = $Vd, $src2 = $dst2", []> {
 803   let Rm = 0b1111;
 804   let Inst{4}   = Rn{4};
 805   let DecoderMethod = "DecodeVLD2LN";
 806 }
 807
 808 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 809   let Inst{7-5} = lane{2-0};
 810 }
 811 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 812   let Inst{7-6} = lane{1-0};
 813 }
 814 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 815   let Inst{7} = lane{0};
 816 }
 817
 818 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 819 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 820 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 821
 822 // ...with double-spaced registers:
 823 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 824   let Inst{7-6} = lane{1-0};
 825 }
 826 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 827   let Inst{7} = lane{0};
 828 }
 829
 830 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 831 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 832
 833 // ...with address register writeback:
 834 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 835   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 836           (ins addrmode6:$Rn, am6offset:$Rm,
 837            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 838           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 839           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 840   let Inst{4}   = Rn{4};
 841   let DecoderMethod = "DecodeVLD2LN";
 842 }
 843
 844 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 845   let Inst{7-5} = lane{2-0};
 846 }
 847 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 848   let Inst{7-6} = lane{1-0};
 849 }
 850 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 851   let Inst{7} = lane{0};
 852 }
 853
 854 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 855 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 856 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 857
 858 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 859   let Inst{7-6} = lane{1-0};
 860 }
 861 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 862   let Inst{7} = lane{0};
 863 }
 864
 865 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 866 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 867
 868 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 869 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 870   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 871           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 872           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 873           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 874           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 875   let Rm = 0b1111;
 876   let DecoderMethod = "DecodeVLD3LN";
 877 }
 878
 879 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 880   let Inst{7-5} = lane{2-0};
 881 }
 882 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 883   let Inst{7-6} = lane{1-0};
 884 }
 885 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 886   let Inst{7}   = lane{0};
 887 }
 888
 889 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 890 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 891 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 892
 893 // ...with double-spaced registers:
 894 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 895   let Inst{7-6} = lane{1-0};
 896 }
 897 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 898   let Inst{7}   = lane{0};
 899 }
 900
 901 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 902 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 903
 904 // ...with address register writeback:
 905 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 906   : NLdStLn<1, 0b10, op11_8, op7_4,
 907           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 908           (ins addrmode6:$Rn, am6offset:$Rm,
 909            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 910           IIC_VLD3lnu, "vld3", Dt,
 911           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 912           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 913           []> {
 914   let DecoderMethod = "DecodeVLD3LN";
 915 }
 916
 917 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 918   let Inst{7-5} = lane{2-0};
 919 }
 920 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 921   let Inst{7-6} = lane{1-0};
 922 }
 923 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 924   let Inst{7}   = lane{0};
 925 }
 926
 927 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 928 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 929 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 930
 931 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 932   let Inst{7-6} = lane{1-0};
 933 }
 934 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 935   let Inst{7}   = lane{0};
 936 }
 937
 938 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 939 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 940
 941 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 942 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 943   : NLdStLn<1, 0b10, op11_8, op7_4,
 944           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 945           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 946           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 947           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 948           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 949   let Rm = 0b1111;
 950   let Inst{4}   = Rn{4};
 951   let DecoderMethod = "DecodeVLD4LN";
 952 }
 953
 954 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 955   let Inst{7-5} = lane{2-0};
 956 }
 957 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 958   let Inst{7-6} = lane{1-0};
 959 }
 960 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 961   let Inst{7}   = lane{0};
 962   let Inst{5} = Rn{5};
 963 }
 964
 965 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 966 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 967 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 968
 969 // ...with double-spaced registers:
 970 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 971   let Inst{7-6} = lane{1-0};
 972 }
 973 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 974   let Inst{7}   = lane{0};
 975   let Inst{5} = Rn{5};
 976 }
 977
 978 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 979 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 980
 981 // ...with address register writeback:
 982 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 983   : NLdStLn<1, 0b10, op11_8, op7_4,
 984           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 985           (ins addrmode6:$Rn, am6offset:$Rm,
 986            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 987           IIC_VLD4lnu, "vld4", Dt,
 988 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
 989 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
 990           []> {
 991   let Inst{4}   = Rn{4};
 992   let DecoderMethod = "DecodeVLD4LN"  ;
 993 }
 994
 995 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
 996   let Inst{7-5} = lane{2-0};
 997 }
 998 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
 999   let Inst{7-6} = lane{1-0};
1000 }
1001 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
1002   let Inst{7}   = lane{0};
1003   let Inst{5} = Rn{5};
1004 }
1005
1006 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1007 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1008 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1009
1010 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
1011   let Inst{7-6} = lane{1-0};
1012 }
1013 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
1014   let Inst{7}   = lane{0};
1015   let Inst{5} = Rn{5};
1016 }
1017
1018 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1019 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1020
1021 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1022
1023 //   VLD1DUP  : Vector Load (single element to all lanes)
1024 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1025   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListOneDAllLanes:$Vd),
1026           (ins addrmode6dup:$Rn),
1027           IIC_VLD1dup, "vld1", Dt, "$Vd, $Rn", "",
1028           [(set VecListOneDAllLanes:$Vd,
1029                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1030   let Rm = 0b1111;
1031   let Inst{4} = Rn{4};
1032   let DecoderMethod = "DecodeVLD1DupInstruction";
1033 }
1034 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
1035   let Pattern = [(set QPR:$dst,
1036                       (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$addr)))))];
1037 }
1038
1039 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
1040 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
1041 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
1042
1043 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
1044 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
1045 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
1046
1047 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1048           (VLD1DUPd32 addrmode6:$addr)>;
1049 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1050           (VLD1DUPq32Pseudo addrmode6:$addr)>;
1051
1052 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1053
1054 class VLD1QDUP<bits<4> op7_4, string Dt>
1055   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListTwoDAllLanes:$Vd),
1056           (ins addrmode6dup:$Rn), IIC_VLD1dup,
1057           "vld1", Dt, "$Vd, $Rn", "", []> {
1058   let Rm = 0b1111;
1059   let Inst{4} = Rn{4};
1060   let DecoderMethod = "DecodeVLD1DupInstruction";
1061 }
1062
1063 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8">;
1064 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16">;
1065 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32">;
1066
1067 // ...with address register writeback:
1068 class VLD1DUPWB<bits<4> op7_4, string Dt>
1069   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, GPR:$wb),
1070           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
1071           "vld1", Dt, "\\{$Vd[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1072   let Inst{4} = Rn{4};
1073   let DecoderMethod = "DecodeVLD1DupInstruction";
1074 }
1075 class VLD1QDUPWB<bits<4> op7_4, string Dt>
1076   : NLdSt<1, 0b10, 0b1100, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1077           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD1dupu,
1078           "vld1", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1079   let Inst{4} = Rn{4};
1080   let DecoderMethod = "DecodeVLD1DupInstruction";
1081 }
1082
1083 def VLD1DUPd8_UPD  : VLD1DUPWB<{0,0,0,0}, "8">;
1084 def VLD1DUPd16_UPD : VLD1DUPWB<{0,1,0,?}, "16">;
1085 def VLD1DUPd32_UPD : VLD1DUPWB<{1,0,0,?}, "32">;
1086
1087 def VLD1DUPq8_UPD  : VLD1QDUPWB<{0,0,1,0}, "8">;
1088 def VLD1DUPq16_UPD : VLD1QDUPWB<{0,1,1,?}, "16">;
1089 def VLD1DUPq32_UPD : VLD1QDUPWB<{1,0,1,?}, "32">;
1090
1091 def VLD1DUPq8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD1dupu>;
1092 def VLD1DUPq16Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
1093 def VLD1DUPq32Pseudo_UPD : VLDQWBPseudo<IIC_VLD1dupu>;
1094
1095 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
1096 class VLD2DUP<bits<4> op7_4, string Dt>
1097   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2),
1098           (ins addrmode6dup:$Rn), IIC_VLD2dup,
1099           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
1100   let Rm = 0b1111;
1101   let Inst{4} = Rn{4};
1102   let DecoderMethod = "DecodeVLD2DupInstruction";
1103 }
1104
1105 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8">;
1106 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16">;
1107 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32">;
1108
1109 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
1110 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
1111 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
1112
1113 // ...with double-spaced registers (not used for codegen):
1114 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8">;
1115 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16">;
1116 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32">;
1117
1118 // ...with address register writeback:
1119 class VLD2DUPWB<bits<4> op7_4, string Dt>
1120   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1121           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD2dupu,
1122           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1123   let Inst{4} = Rn{4};
1124   let DecoderMethod = "DecodeVLD2DupInstruction";
1125 }
1126
1127 def VLD2DUPd8_UPD  : VLD2DUPWB<{0,0,0,0}, "8">;
1128 def VLD2DUPd16_UPD : VLD2DUPWB<{0,1,0,?}, "16">;
1129 def VLD2DUPd32_UPD : VLD2DUPWB<{1,0,0,?}, "32">;
1130
1131 def VLD2DUPd8x2_UPD  : VLD2DUPWB<{0,0,1,0}, "8">;
1132 def VLD2DUPd16x2_UPD : VLD2DUPWB<{0,1,1,?}, "16">;
1133 def VLD2DUPd32x2_UPD : VLD2DUPWB<{1,0,1,?}, "32">;
1134
1135 def VLD2DUPd8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2dupu>;
1136 def VLD2DUPd16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1137 def VLD2DUPd32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1138
1139 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1140 class VLD3DUP<bits<4> op7_4, string Dt>
1141   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1142           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1143           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1144   let Rm = 0b1111;
1145   let Inst{4} = 0;
1146   let DecoderMethod = "DecodeVLD3DupInstruction";
1147 }
1148
1149 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1150 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1151 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1152
1153 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1154 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1155 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1156
1157 // ...with double-spaced registers (not used for codegen):
1158 def VLD3DUPd8x2  : VLD3DUP<{0,0,1,?}, "8">;
1159 def VLD3DUPd16x2 : VLD3DUP<{0,1,1,?}, "16">;
1160 def VLD3DUPd32x2 : VLD3DUP<{1,0,1,?}, "32">;
1161
1162 // ...with address register writeback:
1163 class VLD3DUPWB<bits<4> op7_4, string Dt>
1164   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1165           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1166           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1167           "$Rn.addr = $wb", []> {
1168   let Inst{4} = 0;
1169   let DecoderMethod = "DecodeVLD3DupInstruction";
1170 }
1171
1172 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1173 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1174 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1175
1176 def VLD3DUPd8x2_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1177 def VLD3DUPd16x2_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1178 def VLD3DUPd32x2_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1179
1180 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1181 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1182 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1183
1184 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1185 class VLD4DUP<bits<4> op7_4, string Dt>
1186   : NLdSt<1, 0b10, 0b1111, op7_4,
1187           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1188           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1189           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1190   let Rm = 0b1111;
1191   let Inst{4} = Rn{4};
1192   let DecoderMethod = "DecodeVLD4DupInstruction";
1193 }
1194
1195 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1196 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1197 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1198
1199 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1200 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1201 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1202
1203 // ...with double-spaced registers (not used for codegen):
1204 def VLD4DUPd8x2  : VLD4DUP<{0,0,1,?}, "8">;
1205 def VLD4DUPd16x2 : VLD4DUP<{0,1,1,?}, "16">;
1206 def VLD4DUPd32x2 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1207
1208 // ...with address register writeback:
1209 class VLD4DUPWB<bits<4> op7_4, string Dt>
1210   : NLdSt<1, 0b10, 0b1111, op7_4,
1211           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1212           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1213           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1214           "$Rn.addr = $wb", []> {
1215   let Inst{4} = Rn{4};
1216   let DecoderMethod = "DecodeVLD4DupInstruction";
1217 }
1218
1219 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1220 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1221 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1222
1223 def VLD4DUPd8x2_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1224 def VLD4DUPd16x2_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1225 def VLD4DUPd32x2_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1226
1227 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1228 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1229 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1230
1231 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1232
1233 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1234
1235 // Classes for VST* pseudo-instructions with multi-register operands.
1236 // These are expanded to real instructions after register allocation.
1237 class VSTQPseudo<InstrItinClass itin>
1238   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1239 class VSTQWBPseudo<InstrItinClass itin>
1240   : PseudoNLdSt<(outs GPR:$wb),
1241                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1242                 "$addr.addr = $wb">;
1243 class VSTQWBfixedPseudo<InstrItinClass itin>
1244   : PseudoNLdSt<(outs GPR:$wb),
1245                 (ins addrmode6:$addr, QPR:$src), itin,
1246                 "$addr.addr = $wb">;
1247 class VSTQWBregisterPseudo<InstrItinClass itin>
1248   : PseudoNLdSt<(outs GPR:$wb),
1249                 (ins addrmode6:$addr, rGPR:$offset, QPR:$src), itin,
1250                 "$addr.addr = $wb">;
1251 class VSTQQPseudo<InstrItinClass itin>
1252   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1253 class VSTQQWBPseudo<InstrItinClass itin>
1254   : PseudoNLdSt<(outs GPR:$wb),
1255                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1256                 "$addr.addr = $wb">;
1257 class VSTQQQQPseudo<InstrItinClass itin>
1258   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1259 class VSTQQQQWBPseudo<InstrItinClass itin>
1260   : PseudoNLdSt<(outs GPR:$wb),
1261                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1262                 "$addr.addr = $wb">;
1263
1264 //   VST1     : Vector Store (multiple single elements)
1265 class VST1D<bits<4> op7_4, string Dt>
1266   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, VecListOneD:$Vd),
1267           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1268   let Rm = 0b1111;
1269   let Inst{4} = Rn{4};
1270   let DecoderMethod = "DecodeVSTInstruction";
1271 }
1272 class VST1Q<bits<4> op7_4, string Dt>
1273   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$Rn, VecListTwoD:$Vd),
1274           IIC_VST1x2, "vst1", Dt, "$Vd, $Rn", "", []> {
1275   let Rm = 0b1111;
1276   let Inst{5-4} = Rn{5-4};
1277   let DecoderMethod = "DecodeVSTInstruction";
1278 }
1279
1280 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1281 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1282 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1283 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1284
1285 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1286 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1287 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1288 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1289
1290 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
1291 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
1292 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
1293 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
1294
1295 // ...with address register writeback:
1296 multiclass VST1DWB<bits<4> op7_4, string Dt> {
1297   def _fixed : NLdSt<0,0b00, 0b0111,op7_4, (outs GPR:$wb),
1298                      (ins addrmode6:$Rn, VecListOneD:$Vd), IIC_VLD1u,
1299                      "vst1", Dt, "$Vd, $Rn!",
1300                      "$Rn.addr = $wb", []> {
1301     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1302     let Inst{4} = Rn{4};
1303     let DecoderMethod = "DecodeVSTInstruction";
1304     let AsmMatchConverter = "cvtVSTwbFixed";
1305   }
1306   def _register : NLdSt<0,0b00,0b0111,op7_4, (outs GPR:$wb),
1307                         (ins addrmode6:$Rn, rGPR:$Rm, VecListOneD:$Vd),
1308                         IIC_VLD1u,
1309                         "vst1", Dt, "$Vd, $Rn, $Rm",
1310                         "$Rn.addr = $wb", []> {
1311     let Inst{4} = Rn{4};
1312     let DecoderMethod = "DecodeVSTInstruction";
1313     let AsmMatchConverter = "cvtVSTwbRegister";
1314   }
1315 }
1316 multiclass VST1QWB<bits<4> op7_4, string Dt> {
1317   def _fixed : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1318                     (ins addrmode6:$Rn, VecListTwoD:$Vd), IIC_VLD1x2u,
1319                      "vst1", Dt, "$Vd, $Rn!",
1320                      "$Rn.addr = $wb", []> {
1321     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1322     let Inst{5-4} = Rn{5-4};
1323     let DecoderMethod = "DecodeVSTInstruction";
1324     let AsmMatchConverter = "cvtVSTwbFixed";
1325   }
1326   def _register : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1327                         (ins addrmode6:$Rn, rGPR:$Rm, VecListTwoD:$Vd),
1328                         IIC_VLD1x2u,
1329                         "vst1", Dt, "$Vd, $Rn, $Rm",
1330                         "$Rn.addr = $wb", []> {
1331     let Inst{5-4} = Rn{5-4};
1332     let DecoderMethod = "DecodeVSTInstruction";
1333     let AsmMatchConverter = "cvtVSTwbRegister";
1334   }
1335 }
1336
1337 defm VST1d8wb  : VST1DWB<{0,0,0,?}, "8">;
1338 defm VST1d16wb : VST1DWB<{0,1,0,?}, "16">;
1339 defm VST1d32wb : VST1DWB<{1,0,0,?}, "32">;
1340 defm VST1d64wb : VST1DWB<{1,1,0,?}, "64">;
1341
1342 defm VST1q8wb  : VST1QWB<{0,0,?,?}, "8">;
1343 defm VST1q16wb : VST1QWB<{0,1,?,?}, "16">;
1344 defm VST1q32wb : VST1QWB<{1,0,?,?}, "32">;
1345 defm VST1q64wb : VST1QWB<{1,1,?,?}, "64">;
1346
1347 def VST1q8PseudoWB_fixed  : VSTQWBfixedPseudo<IIC_VST1x2u>;
1348 def VST1q16PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1349 def VST1q32PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1350 def VST1q64PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1351 def VST1q8PseudoWB_register  : VSTQWBregisterPseudo<IIC_VST1x2u>;
1352 def VST1q16PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1353 def VST1q32PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1354 def VST1q64PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1355
1356 // ...with 3 registers
1357 class VST1D3<bits<4> op7_4, string Dt>
1358   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1359           (ins addrmode6:$Rn, VecListThreeD:$Vd),
1360           IIC_VST1x3, "vst1", Dt, "$Vd, $Rn", "", []> {
1361   let Rm = 0b1111;
1362   let Inst{4} = Rn{4};
1363   let DecoderMethod = "DecodeVSTInstruction";
1364 }
1365 multiclass VST1D3WB<bits<4> op7_4, string Dt> {
1366   def _fixed : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1367                     (ins addrmode6:$Rn, VecListThreeD:$Vd), IIC_VLD1x3u,
1368                      "vst1", Dt, "$Vd, $Rn!",
1369                      "$Rn.addr = $wb", []> {
1370     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1371     let Inst{5-4} = Rn{5-4};
1372     let DecoderMethod = "DecodeVSTInstruction";
1373     let AsmMatchConverter = "cvtVSTwbFixed";
1374   }
1375   def _register : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1376                         (ins addrmode6:$Rn, rGPR:$Rm, VecListThreeD:$Vd),
1377                         IIC_VLD1x3u,
1378                         "vst1", Dt, "$Vd, $Rn, $Rm",
1379                         "$Rn.addr = $wb", []> {
1380     let Inst{5-4} = Rn{5-4};
1381     let DecoderMethod = "DecodeVSTInstruction";
1382     let AsmMatchConverter = "cvtVSTwbRegister";
1383   }
1384 }
1385
1386 def VST1d8T     : VST1D3<{0,0,0,?}, "8">;
1387 def VST1d16T    : VST1D3<{0,1,0,?}, "16">;
1388 def VST1d32T    : VST1D3<{1,0,0,?}, "32">;
1389 def VST1d64T    : VST1D3<{1,1,0,?}, "64">;
1390
1391 defm VST1d8Twb  : VST1D3WB<{0,0,0,?}, "8">;
1392 defm VST1d16Twb : VST1D3WB<{0,1,0,?}, "16">;
1393 defm VST1d32Twb : VST1D3WB<{1,0,0,?}, "32">;
1394 defm VST1d64Twb : VST1D3WB<{1,1,0,?}, "64">;
1395
1396 def VST1d64TPseudo            : VSTQQPseudo<IIC_VST1x3>;
1397 def VST1d64TPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x3u>;
1398 def VST1d64TPseudoWB_register : VSTQQWBPseudo<IIC_VST1x3u>;
1399
1400 // ...with 4 registers
1401 class VST1D4<bits<4> op7_4, string Dt>
1402   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1403           (ins addrmode6:$Rn, VecListFourD:$Vd),
1404           IIC_VST1x4, "vst1", Dt, "$Vd, $Rn", "",
1405           []> {
1406   let Rm = 0b1111;
1407   let Inst{5-4} = Rn{5-4};
1408   let DecoderMethod = "DecodeVSTInstruction";
1409 }
1410 multiclass VST1D4WB<bits<4> op7_4, string Dt> {
1411   def _fixed : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1412                     (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1x4u,
1413                      "vst1", Dt, "$Vd, $Rn!",
1414                      "$Rn.addr = $wb", []> {
1415     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1416     let Inst{5-4} = Rn{5-4};
1417     let DecoderMethod = "DecodeVSTInstruction";
1418     let AsmMatchConverter = "cvtVSTwbFixed";
1419   }
1420   def _register : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1421                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1422                         IIC_VLD1x4u,
1423                         "vst1", Dt, "$Vd, $Rn, $Rm",
1424                         "$Rn.addr = $wb", []> {
1425     let Inst{5-4} = Rn{5-4};
1426     let DecoderMethod = "DecodeVSTInstruction";
1427     let AsmMatchConverter = "cvtVSTwbRegister";
1428   }
1429 }
1430
1431 def VST1d8Q     : VST1D4<{0,0,?,?}, "8">;
1432 def VST1d16Q    : VST1D4<{0,1,?,?}, "16">;
1433 def VST1d32Q    : VST1D4<{1,0,?,?}, "32">;
1434 def VST1d64Q    : VST1D4<{1,1,?,?}, "64">;
1435
1436 defm VST1d8Qwb  : VST1D4WB<{0,0,?,?}, "8">;
1437 defm VST1d16Qwb : VST1D4WB<{0,1,?,?}, "16">;
1438 defm VST1d32Qwb : VST1D4WB<{1,0,?,?}, "32">;
1439 defm VST1d64Qwb : VST1D4WB<{1,1,?,?}, "64">;
1440
1441 def VST1d64QPseudo            : VSTQQPseudo<IIC_VST1x4>;
1442 def VST1d64QPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x4u>;
1443 def VST1d64QPseudoWB_register : VSTQQWBPseudo<IIC_VST1x4u>;
1444
1445 //   VST2     : Vector Store (multiple 2-element structures)
1446 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
1447   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1448           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
1449           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1450   let Rm = 0b1111;
1451   let Inst{5-4} = Rn{5-4};
1452   let DecoderMethod = "DecodeVSTInstruction";
1453 }
1454 class VST2Q<bits<4> op7_4, string Dt>
1455   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
1456           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1457           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1458           "", []> {
1459   let Rm = 0b1111;
1460   let Inst{5-4} = Rn{5-4};
1461   let DecoderMethod = "DecodeVSTInstruction";
1462 }
1463
1464 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
1465 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
1466 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
1467
1468 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
1469 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
1470 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
1471
1472 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1473 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1474 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1475
1476 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1477 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1478 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1479
1480 // ...with address register writeback:
1481 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1482   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1483           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1484           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1485           "$Rn.addr = $wb", []> {
1486   let Inst{5-4} = Rn{5-4};
1487   let DecoderMethod = "DecodeVSTInstruction";
1488 }
1489 class VST2QWB<bits<4> op7_4, string Dt>
1490   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1491           (ins addrmode6:$Rn, am6offset:$Rm,
1492            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
1493           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1494           "$Rn.addr = $wb", []> {
1495   let Inst{5-4} = Rn{5-4};
1496   let DecoderMethod = "DecodeVSTInstruction";
1497 }
1498
1499 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
1500 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
1501 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
1502
1503 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
1504 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
1505 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
1506
1507 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
1508 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1509 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1510
1511 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
1512 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1513 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1514
1515 // ...with double-spaced registers
1516 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
1517 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
1518 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
1519 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
1520 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
1521 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
1522
1523 //   VST3     : Vector Store (multiple 3-element structures)
1524 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1525   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1526           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1527           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1528   let Rm = 0b1111;
1529   let Inst{4} = Rn{4};
1530   let DecoderMethod = "DecodeVSTInstruction";
1531 }
1532
1533 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1534 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1535 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1536
1537 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1538 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1539 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1540
1541 // ...with address register writeback:
1542 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1543   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1544           (ins addrmode6:$Rn, am6offset:$Rm,
1545            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1546           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1547           "$Rn.addr = $wb", []> {
1548   let Inst{4} = Rn{4};
1549   let DecoderMethod = "DecodeVSTInstruction";
1550 }
1551
1552 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1553 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1554 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1555
1556 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1557 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1558 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1559
1560 // ...with double-spaced registers:
1561 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1562 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1563 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1564 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1565 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1566 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1567
1568 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1569 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1570 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1571
1572 // ...alternate versions to be allocated odd register numbers:
1573 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1574 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1575 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1576
1577 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1578 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1579 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1580
1581 //   VST4     : Vector Store (multiple 4-element structures)
1582 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1583   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1584           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1585           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1586           "", []> {
1587   let Rm = 0b1111;
1588   let Inst{5-4} = Rn{5-4};
1589   let DecoderMethod = "DecodeVSTInstruction";
1590 }
1591
1592 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1593 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1594 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1595
1596 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1597 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1598 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1599
1600 // ...with address register writeback:
1601 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1602   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1603           (ins addrmode6:$Rn, am6offset:$Rm,
1604            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1605            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1606           "$Rn.addr = $wb", []> {
1607   let Inst{5-4} = Rn{5-4};
1608   let DecoderMethod = "DecodeVSTInstruction";
1609 }
1610
1611 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1612 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1613 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1614
1615 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1616 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1617 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1618
1619 // ...with double-spaced registers:
1620 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1621 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1622 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1623 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1624 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1625 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1626
1627 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1628 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1629 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1630
1631 // ...alternate versions to be allocated odd register numbers:
1632 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1633 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1634 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1635
1636 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1637 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1638 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1639
1640 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1641
1642 // Classes for VST*LN pseudo-instructions with multi-register operands.
1643 // These are expanded to real instructions after register allocation.
1644 class VSTQLNPseudo<InstrItinClass itin>
1645   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1646                 itin, "">;
1647 class VSTQLNWBPseudo<InstrItinClass itin>
1648   : PseudoNLdSt<(outs GPR:$wb),
1649                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1650                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1651 class VSTQQLNPseudo<InstrItinClass itin>
1652   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1653                 itin, "">;
1654 class VSTQQLNWBPseudo<InstrItinClass itin>
1655   : PseudoNLdSt<(outs GPR:$wb),
1656                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1657                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1658 class VSTQQQQLNPseudo<InstrItinClass itin>
1659   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1660                 itin, "">;
1661 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1662   : PseudoNLdSt<(outs GPR:$wb),
1663                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1664                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1665
1666 //   VST1LN   : Vector Store (single element from one lane)
1667 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1668              PatFrag StoreOp, SDNode ExtractOp>
1669   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1670           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1671           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1672           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1673   let Rm = 0b1111;
1674   let DecoderMethod = "DecodeVST1LN";
1675 }
1676 class VST1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1677              PatFrag StoreOp, SDNode ExtractOp>
1678   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1679           (ins addrmode6oneL32:$Rn, DPR:$Vd, nohash_imm:$lane),
1680           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1681           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6oneL32:$Rn)]>{
1682   let Rm = 0b1111;
1683   let DecoderMethod = "DecodeVST1LN";
1684 }
1685 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1686   : VSTQLNPseudo<IIC_VST1ln> {
1687   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1688                           addrmode6:$addr)];
1689 }
1690
1691 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1692                        NEONvgetlaneu> {
1693   let Inst{7-5} = lane{2-0};
1694 }
1695 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1696                        NEONvgetlaneu> {
1697   let Inst{7-6} = lane{1-0};
1698   let Inst{4}   = Rn{5};
1699 }
1700
1701 def VST1LNd32 : VST1LN32<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1702   let Inst{7}   = lane{0};
1703   let Inst{5-4} = Rn{5-4};
1704 }
1705
1706 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1707 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1708 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1709
1710 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1711           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1712 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1713           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1714
1715 // ...with address register writeback:
1716 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1717                PatFrag StoreOp, SDNode ExtractOp>
1718   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1719           (ins addrmode6:$Rn, am6offset:$Rm,
1720            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1721           "\\{$Vd[$lane]\\}, $Rn$Rm",
1722           "$Rn.addr = $wb",
1723           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
1724                                   addrmode6:$Rn, am6offset:$Rm))]> {
1725   let DecoderMethod = "DecodeVST1LN";
1726 }
1727 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1728   : VSTQLNWBPseudo<IIC_VST1lnu> {
1729   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1730                                         addrmode6:$addr, am6offset:$offset))];
1731 }
1732
1733 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
1734                              NEONvgetlaneu> {
1735   let Inst{7-5} = lane{2-0};
1736 }
1737 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
1738                              NEONvgetlaneu> {
1739   let Inst{7-6} = lane{1-0};
1740   let Inst{4}   = Rn{5};
1741 }
1742 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
1743                              extractelt> {
1744   let Inst{7}   = lane{0};
1745   let Inst{5-4} = Rn{5-4};
1746 }
1747
1748 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
1749 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
1750 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
1751
1752 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1753
1754 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1755 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1756   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1757           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1758           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1759           "", []> {
1760   let Rm = 0b1111;
1761   let Inst{4}   = Rn{4};
1762   let DecoderMethod = "DecodeVST2LN";
1763 }
1764
1765 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1766   let Inst{7-5} = lane{2-0};
1767 }
1768 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1769   let Inst{7-6} = lane{1-0};
1770 }
1771 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1772   let Inst{7}   = lane{0};
1773 }
1774
1775 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1776 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1777 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1778
1779 // ...with double-spaced registers:
1780 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1781   let Inst{7-6} = lane{1-0};
1782   let Inst{4}   = Rn{4};
1783 }
1784 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1785   let Inst{7}   = lane{0};
1786   let Inst{4}   = Rn{4};
1787 }
1788
1789 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1790 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1791
1792 // ...with address register writeback:
1793 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1794   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1795           (ins addrmode6:$addr, am6offset:$offset,
1796            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1797           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1798           "$addr.addr = $wb", []> {
1799   let Inst{4}   = Rn{4};
1800   let DecoderMethod = "DecodeVST2LN";
1801 }
1802
1803 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1804   let Inst{7-5} = lane{2-0};
1805 }
1806 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1807   let Inst{7-6} = lane{1-0};
1808 }
1809 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1810   let Inst{7}   = lane{0};
1811 }
1812
1813 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1814 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1815 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1816
1817 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1818   let Inst{7-6} = lane{1-0};
1819 }
1820 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1821   let Inst{7}   = lane{0};
1822 }
1823
1824 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1825 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1826
1827 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1828 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1829   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1830           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1831            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1832           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1833   let Rm = 0b1111;
1834   let DecoderMethod = "DecodeVST3LN";
1835 }
1836
1837 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1838   let Inst{7-5} = lane{2-0};
1839 }
1840 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1841   let Inst{7-6} = lane{1-0};
1842 }
1843 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1844   let Inst{7}   = lane{0};
1845 }
1846
1847 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1848 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1849 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1850
1851 // ...with double-spaced registers:
1852 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1853   let Inst{7-6} = lane{1-0};
1854 }
1855 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1856   let Inst{7}   = lane{0};
1857 }
1858
1859 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1860 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1861
1862 // ...with address register writeback:
1863 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1864   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1865           (ins addrmode6:$Rn, am6offset:$Rm,
1866            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1867           IIC_VST3lnu, "vst3", Dt,
1868           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1869           "$Rn.addr = $wb", []> {
1870   let DecoderMethod = "DecodeVST3LN";
1871 }
1872
1873 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1874   let Inst{7-5} = lane{2-0};
1875 }
1876 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1877   let Inst{7-6} = lane{1-0};
1878 }
1879 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1880   let Inst{7}   = lane{0};
1881 }
1882
1883 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1884 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1885 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1886
1887 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1888   let Inst{7-6} = lane{1-0};
1889 }
1890 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1891   let Inst{7}   = lane{0};
1892 }
1893
1894 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1895 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1896
1897 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1898 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1899   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1900           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1901            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1902           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1903           "", []> {
1904   let Rm = 0b1111;
1905   let Inst{4} = Rn{4};
1906   let DecoderMethod = "DecodeVST4LN";
1907 }
1908
1909 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1910   let Inst{7-5} = lane{2-0};
1911 }
1912 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1913   let Inst{7-6} = lane{1-0};
1914 }
1915 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1916   let Inst{7}   = lane{0};
1917   let Inst{5} = Rn{5};
1918 }
1919
1920 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1921 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1922 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1923
1924 // ...with double-spaced registers:
1925 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1926   let Inst{7-6} = lane{1-0};
1927 }
1928 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1929   let Inst{7}   = lane{0};
1930   let Inst{5} = Rn{5};
1931 }
1932
1933 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1934 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1935
1936 // ...with address register writeback:
1937 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1938   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1939           (ins addrmode6:$Rn, am6offset:$Rm,
1940            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1941           IIC_VST4lnu, "vst4", Dt,
1942   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1943           "$Rn.addr = $wb", []> {
1944   let Inst{4} = Rn{4};
1945   let DecoderMethod = "DecodeVST4LN";
1946 }
1947
1948 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1949   let Inst{7-5} = lane{2-0};
1950 }
1951 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1952   let Inst{7-6} = lane{1-0};
1953 }
1954 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1955   let Inst{7}   = lane{0};
1956   let Inst{5} = Rn{5};
1957 }
1958
1959 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
1960 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1961 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
1962
1963 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
1964   let Inst{7-6} = lane{1-0};
1965 }
1966 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
1967   let Inst{7}   = lane{0};
1968   let Inst{5} = Rn{5};
1969 }
1970
1971 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1972 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
1973
1974 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1975
1976
1977 //===----------------------------------------------------------------------===//
1978 // NEON pattern fragments
1979 //===----------------------------------------------------------------------===//
1980
1981 // Extract D sub-registers of Q registers.
1982 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
1983   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1984   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
1985 }]>;
1986 def DSubReg_i16_reg : SDNodeXForm<imm, [{
1987   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1988   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
1989 }]>;
1990 def DSubReg_i32_reg : SDNodeXForm<imm, [{
1991   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1992   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
1993 }]>;
1994 def DSubReg_f64_reg : SDNodeXForm<imm, [{
1995   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
1996   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
1997 }]>;
1998
1999 // Extract S sub-registers of Q/D registers.
2000 def SSubReg_f32_reg : SDNodeXForm<imm, [{
2001   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
2002   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
2003 }]>;
2004
2005 // Translate lane numbers from Q registers to D subregs.
2006 def SubReg_i8_lane  : SDNodeXForm<imm, [{
2007   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
2008 }]>;
2009 def SubReg_i16_lane : SDNodeXForm<imm, [{
2010   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
2011 }]>;
2012 def SubReg_i32_lane : SDNodeXForm<imm, [{
2013   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
2014 }]>;
2015
2016 //===----------------------------------------------------------------------===//
2017 // Instruction Classes
2018 //===----------------------------------------------------------------------===//
2019
2020 // Basic 2-register operations: double- and quad-register.
2021 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2022            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2023            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2024   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2025         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
2026         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
2027 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2028            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2029            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2030   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2031         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
2032         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
2033
2034 // Basic 2-register intrinsics, both double- and quad-register.
2035 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2036               bits<2> op17_16, bits<5> op11_7, bit op4,
2037               InstrItinClass itin, string OpcodeStr, string Dt,
2038               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2039   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2040         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2041         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2042 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2043               bits<2> op17_16, bits<5> op11_7, bit op4,
2044               InstrItinClass itin, string OpcodeStr, string Dt,
2045               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2046   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2047         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2048         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2049
2050 // Narrow 2-register operations.
2051 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2052            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2053            InstrItinClass itin, string OpcodeStr, string Dt,
2054            ValueType TyD, ValueType TyQ, SDNode OpNode>
2055   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2056         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2057         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
2058
2059 // Narrow 2-register intrinsics.
2060 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2061               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2062               InstrItinClass itin, string OpcodeStr, string Dt,
2063               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
2064   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2065         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2066         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
2067
2068 // Long 2-register operations (currently only used for VMOVL).
2069 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2070            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2071            InstrItinClass itin, string OpcodeStr, string Dt,
2072            ValueType TyQ, ValueType TyD, SDNode OpNode>
2073   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2074         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2075         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
2076
2077 // Long 2-register intrinsics.
2078 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2079               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2080               InstrItinClass itin, string OpcodeStr, string Dt,
2081               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2082   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2083         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2084         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
2085
2086 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
2087 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
2088   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
2089         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
2090         OpcodeStr, Dt, "$Vd, $Vm",
2091         "$src1 = $Vd, $src2 = $Vm", []>;
2092 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
2093                   InstrItinClass itin, string OpcodeStr, string Dt>
2094   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
2095         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
2096         "$src1 = $Vd, $src2 = $Vm", []>;
2097
2098 // Basic 3-register operations: double- and quad-register.
2099 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2100            InstrItinClass itin, string OpcodeStr, string Dt,
2101            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2102   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2103         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2104         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2105         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2106   let isCommutable = Commutable;
2107 }
2108 // Same as N3VD but no data type.
2109 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2110            InstrItinClass itin, string OpcodeStr,
2111            ValueType ResTy, ValueType OpTy,
2112            SDNode OpNode, bit Commutable>
2113   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
2114          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2115          OpcodeStr, "$Vd, $Vn, $Vm", "",
2116          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
2117   let isCommutable = Commutable;
2118 }
2119
2120 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
2121              InstrItinClass itin, string OpcodeStr, string Dt,
2122              ValueType Ty, SDNode ShOp>
2123   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2124         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2125         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2126         [(set (Ty DPR:$Vd),
2127               (Ty (ShOp (Ty DPR:$Vn),
2128                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
2129   let isCommutable = 0;
2130 }
2131 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
2132                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2133   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2134         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2135         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
2136         [(set (Ty DPR:$Vd),
2137               (Ty (ShOp (Ty DPR:$Vn),
2138                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2139   let isCommutable = 0;
2140 }
2141
2142 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2143            InstrItinClass itin, string OpcodeStr, string Dt,
2144            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2145   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2146         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2147         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2148         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2149   let isCommutable = Commutable;
2150 }
2151 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2152            InstrItinClass itin, string OpcodeStr,
2153            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2154   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
2155          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2156          OpcodeStr, "$Vd, $Vn, $Vm", "",
2157          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
2158   let isCommutable = Commutable;
2159 }
2160 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2161              InstrItinClass itin, string OpcodeStr, string Dt,
2162              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2163   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2164         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2165         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2166         [(set (ResTy QPR:$Vd),
2167               (ResTy (ShOp (ResTy QPR:$Vn),
2168                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2169                                                 imm:$lane)))))]> {
2170   let isCommutable = 0;
2171 }
2172 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2173                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2174   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2175         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2176         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2177         [(set (ResTy QPR:$Vd),
2178               (ResTy (ShOp (ResTy QPR:$Vn),
2179                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2180                                                 imm:$lane)))))]> {
2181   let isCommutable = 0;
2182 }
2183
2184 // Basic 3-register intrinsics, both double- and quad-register.
2185 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2186               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2187               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2188   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2189         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2190         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2191         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2192   let isCommutable = Commutable;
2193 }
2194 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2195                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2196   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2197         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2198         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2199         [(set (Ty DPR:$Vd),
2200               (Ty (IntOp (Ty DPR:$Vn),
2201                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2202                                            imm:$lane)))))]> {
2203   let isCommutable = 0;
2204 }
2205 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2206                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2207   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2208         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2209         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2210         [(set (Ty DPR:$Vd),
2211               (Ty (IntOp (Ty DPR:$Vn),
2212                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2213   let isCommutable = 0;
2214 }
2215 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2216               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2217               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2218   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2219         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2220         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2221         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2222   let isCommutable = 0;
2223 }
2224
2225 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2226               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2227               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2228   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2229         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2230         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2231         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2232   let isCommutable = Commutable;
2233 }
2234 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2235                 string OpcodeStr, string Dt,
2236                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2237   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2238         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2239         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2240         [(set (ResTy QPR:$Vd),
2241               (ResTy (IntOp (ResTy QPR:$Vn),
2242                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2243                                                  imm:$lane)))))]> {
2244   let isCommutable = 0;
2245 }
2246 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2247                   string OpcodeStr, string Dt,
2248                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2249   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2250         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2251         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2252         [(set (ResTy QPR:$Vd),
2253               (ResTy (IntOp (ResTy QPR:$Vn),
2254                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2255                                                  imm:$lane)))))]> {
2256   let isCommutable = 0;
2257 }
2258 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2259               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2260               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2261   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2262         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2263         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2264         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2265   let isCommutable = 0;
2266 }
2267
2268 // Multiply-Add/Sub operations: double- and quad-register.
2269 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2270                 InstrItinClass itin, string OpcodeStr, string Dt,
2271                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2272   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2273         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2274         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2275         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2276                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2277
2278 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2279                   string OpcodeStr, string Dt,
2280                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2281   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2282         (outs DPR:$Vd),
2283         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2284         NVMulSLFrm, itin,
2285         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2286         [(set (Ty DPR:$Vd),
2287               (Ty (ShOp (Ty DPR:$src1),
2288                         (Ty (MulOp DPR:$Vn,
2289                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2290                                                      imm:$lane)))))))]>;
2291 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2292                     string OpcodeStr, string Dt,
2293                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2294   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2295         (outs DPR:$Vd),
2296         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2297         NVMulSLFrm, itin,
2298         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2299         [(set (Ty DPR:$Vd),
2300               (Ty (ShOp (Ty DPR:$src1),
2301                         (Ty (MulOp DPR:$Vn,
2302                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2303                                                      imm:$lane)))))))]>;
2304
2305 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2306                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2307                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2308   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2309         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2310         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2311         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2312                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2313 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2314                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2315                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2316   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2317         (outs QPR:$Vd),
2318         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2319         NVMulSLFrm, itin,
2320         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2321         [(set (ResTy QPR:$Vd),
2322               (ResTy (ShOp (ResTy QPR:$src1),
2323                            (ResTy (MulOp QPR:$Vn,
2324                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2325                                                         imm:$lane)))))))]>;
2326 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2327                     string OpcodeStr, string Dt,
2328                     ValueType ResTy, ValueType OpTy,
2329                     SDNode MulOp, SDNode ShOp>
2330   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2331         (outs QPR:$Vd),
2332         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2333         NVMulSLFrm, itin,
2334         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2335         [(set (ResTy QPR:$Vd),
2336               (ResTy (ShOp (ResTy QPR:$src1),
2337                            (ResTy (MulOp QPR:$Vn,
2338                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2339                                                         imm:$lane)))))))]>;
2340
2341 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2342 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2343                 InstrItinClass itin, string OpcodeStr, string Dt,
2344                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2345   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2346         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2347         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2348         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2349                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2350 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2351                 InstrItinClass itin, string OpcodeStr, string Dt,
2352                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2353   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2354         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2355         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2356         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2357                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2358
2359 // Neon 3-argument intrinsics, both double- and quad-register.
2360 // The destination register is also used as the first source operand register.
2361 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2362                InstrItinClass itin, string OpcodeStr, string Dt,
2363                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2364   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2365         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2366         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2367         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2368                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2369 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2370                InstrItinClass itin, string OpcodeStr, string Dt,
2371                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2372   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2373         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2374         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2375         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2376                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2377
2378 // Long Multiply-Add/Sub operations.
2379 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2380                 InstrItinClass itin, string OpcodeStr, string Dt,
2381                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2382   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2383         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2384         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2385         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2386                                 (TyQ (MulOp (TyD DPR:$Vn),
2387                                             (TyD DPR:$Vm)))))]>;
2388 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2389                   InstrItinClass itin, string OpcodeStr, string Dt,
2390                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2391   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2392         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2393         NVMulSLFrm, itin,
2394         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2395         [(set QPR:$Vd,
2396           (OpNode (TyQ QPR:$src1),
2397                   (TyQ (MulOp (TyD DPR:$Vn),
2398                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2399                                                  imm:$lane))))))]>;
2400 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2401                     InstrItinClass itin, string OpcodeStr, string Dt,
2402                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2403   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2404         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2405         NVMulSLFrm, itin,
2406         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2407         [(set QPR:$Vd,
2408           (OpNode (TyQ QPR:$src1),
2409                   (TyQ (MulOp (TyD DPR:$Vn),
2410                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2411                                                  imm:$lane))))))]>;
2412
2413 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2414 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2415                    InstrItinClass itin, string OpcodeStr, string Dt,
2416                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2417                    SDNode OpNode>
2418   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2419         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2420         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2421         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2422                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2423                                                         (TyD DPR:$Vm)))))))]>;
2424
2425 // Neon Long 3-argument intrinsic.  The destination register is
2426 // a quad-register and is also used as the first source operand register.
2427 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2428                InstrItinClass itin, string OpcodeStr, string Dt,
2429                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2430   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2431         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2432         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2433         [(set QPR:$Vd,
2434           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2435 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2436                  string OpcodeStr, string Dt,
2437                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2438   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2439         (outs QPR:$Vd),
2440         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2441         NVMulSLFrm, itin,
2442         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2443         [(set (ResTy QPR:$Vd),
2444               (ResTy (IntOp (ResTy QPR:$src1),
2445                             (OpTy DPR:$Vn),
2446                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2447                                                 imm:$lane)))))]>;
2448 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2449                    InstrItinClass itin, string OpcodeStr, string Dt,
2450                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2451   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2452         (outs QPR:$Vd),
2453         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2454         NVMulSLFrm, itin,
2455         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2456         [(set (ResTy QPR:$Vd),
2457               (ResTy (IntOp (ResTy QPR:$src1),
2458                             (OpTy DPR:$Vn),
2459                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2460                                                 imm:$lane)))))]>;
2461
2462 // Narrowing 3-register intrinsics.
2463 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2464               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2465               Intrinsic IntOp, bit Commutable>
2466   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2467         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2468         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2469         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2470   let isCommutable = Commutable;
2471 }
2472
2473 // Long 3-register operations.
2474 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2475            InstrItinClass itin, string OpcodeStr, string Dt,
2476            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2477   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2478         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2479         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2480         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2481   let isCommutable = Commutable;
2482 }
2483 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2484              InstrItinClass itin, string OpcodeStr, string Dt,
2485              ValueType TyQ, ValueType TyD, SDNode OpNode>
2486   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2487         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2488         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2489         [(set QPR:$Vd,
2490           (TyQ (OpNode (TyD DPR:$Vn),
2491                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2492 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2493                InstrItinClass itin, string OpcodeStr, string Dt,
2494                ValueType TyQ, ValueType TyD, SDNode OpNode>
2495   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2496         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2497         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2498         [(set QPR:$Vd,
2499           (TyQ (OpNode (TyD DPR:$Vn),
2500                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2501
2502 // Long 3-register operations with explicitly extended operands.
2503 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2504               InstrItinClass itin, string OpcodeStr, string Dt,
2505               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2506               bit Commutable>
2507   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2508         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2509         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2510         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2511                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2512   let isCommutable = Commutable;
2513 }
2514
2515 // Long 3-register intrinsics with explicit extend (VABDL).
2516 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2517                  InstrItinClass itin, string OpcodeStr, string Dt,
2518                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2519                  bit Commutable>
2520   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2521         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2522         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2523         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2524                                                 (TyD DPR:$Vm))))))]> {
2525   let isCommutable = Commutable;
2526 }
2527
2528 // Long 3-register intrinsics.
2529 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2530               InstrItinClass itin, string OpcodeStr, string Dt,
2531               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2532   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2533         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2534         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2535         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2536   let isCommutable = Commutable;
2537 }
2538 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2539                 string OpcodeStr, string Dt,
2540                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2541   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2542         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2543         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2544         [(set (ResTy QPR:$Vd),
2545               (ResTy (IntOp (OpTy DPR:$Vn),
2546                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2547                                                 imm:$lane)))))]>;
2548 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2549                   InstrItinClass itin, string OpcodeStr, string Dt,
2550                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2551   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2552         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2553         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2554         [(set (ResTy QPR:$Vd),
2555               (ResTy (IntOp (OpTy DPR:$Vn),
2556                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2557                                                 imm:$lane)))))]>;
2558
2559 // Wide 3-register operations.
2560 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2561            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2562            SDNode OpNode, SDNode ExtOp, bit Commutable>
2563   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2564         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2565         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2566         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2567                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2568   let isCommutable = Commutable;
2569 }
2570
2571 // Pairwise long 2-register intrinsics, both double- and quad-register.
2572 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2573                 bits<2> op17_16, bits<5> op11_7, bit op4,
2574                 string OpcodeStr, string Dt,
2575                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2576   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2577         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2578         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2579 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2580                 bits<2> op17_16, bits<5> op11_7, bit op4,
2581                 string OpcodeStr, string Dt,
2582                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2583   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2584         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2585         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2586
2587 // Pairwise long 2-register accumulate intrinsics,
2588 // both double- and quad-register.
2589 // The destination register is also used as the first source operand register.
2590 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2591                  bits<2> op17_16, bits<5> op11_7, bit op4,
2592                  string OpcodeStr, string Dt,
2593                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2594   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2595         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2596         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2597         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2598 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2599                  bits<2> op17_16, bits<5> op11_7, bit op4,
2600                  string OpcodeStr, string Dt,
2601                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2602   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2603         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2604         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2605         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2606
2607 // Shift by immediate,
2608 // both double- and quad-register.
2609 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2610              Format f, InstrItinClass itin, Operand ImmTy,
2611              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2612   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2613            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
2614            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2615            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2616 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2617              Format f, InstrItinClass itin, Operand ImmTy,
2618              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2619   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2620            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
2621            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2622            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2623
2624 // Long shift by immediate.
2625 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2626              string OpcodeStr, string Dt,
2627              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2628   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2629            (outs QPR:$Vd), (ins DPR:$Vm, i32imm:$SIMM), N2RegVShLFrm,
2630            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2631            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2632                                           (i32 imm:$SIMM))))]>;
2633
2634 // Narrow shift by immediate.
2635 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2636              InstrItinClass itin, string OpcodeStr, string Dt,
2637              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2638   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2639            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
2640            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2641            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2642                                           (i32 imm:$SIMM))))]>;
2643
2644 // Shift right by immediate and accumulate,
2645 // both double- and quad-register.
2646 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2647                 Operand ImmTy, string OpcodeStr, string Dt,
2648                 ValueType Ty, SDNode ShOp>
2649   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2650            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2651            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2652            [(set DPR:$Vd, (Ty (add DPR:$src1,
2653                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2654 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2655                 Operand ImmTy, string OpcodeStr, string Dt,
2656                 ValueType Ty, SDNode ShOp>
2657   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2658            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2659            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2660            [(set QPR:$Vd, (Ty (add QPR:$src1,
2661                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2662
2663 // Shift by immediate and insert,
2664 // both double- and quad-register.
2665 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2666                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2667                 ValueType Ty,SDNode ShOp>
2668   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2669            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
2670            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2671            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2672 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2673                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2674                 ValueType Ty,SDNode ShOp>
2675   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2676            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
2677            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2678            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2679
2680 // Convert, with fractional bits immediate,
2681 // both double- and quad-register.
2682 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2683               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2684               Intrinsic IntOp>
2685   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2686            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2687            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2688            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2689 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2690               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2691               Intrinsic IntOp>
2692   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2693            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2694            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2695            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2696
2697 //===----------------------------------------------------------------------===//
2698 // Multiclasses
2699 //===----------------------------------------------------------------------===//
2700
2701 // Abbreviations used in multiclass suffixes:
2702 //   Q = quarter int (8 bit) elements
2703 //   H = half int (16 bit) elements
2704 //   S = single int (32 bit) elements
2705 //   D = double int (64 bit) elements
2706
2707 // Neon 2-register vector operations and intrinsics.
2708
2709 // Neon 2-register comparisons.
2710 //   source operand element sizes of 8, 16 and 32 bits:
2711 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2712                        bits<5> op11_7, bit op4, string opc, string Dt,
2713                        string asm, SDNode OpNode> {
2714   // 64-bit vector types.
2715   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2716                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2717                   opc, !strconcat(Dt, "8"), asm, "",
2718                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
2719   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2720                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2721                   opc, !strconcat(Dt, "16"), asm, "",
2722                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
2723   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2724                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2725                   opc, !strconcat(Dt, "32"), asm, "",
2726                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
2727   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2728                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2729                   opc, "f32", asm, "",
2730                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
2731     let Inst{10} = 1; // overwrite F = 1
2732   }
2733
2734   // 128-bit vector types.
2735   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2736                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2737                   opc, !strconcat(Dt, "8"), asm, "",
2738                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
2739   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2740                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2741                   opc, !strconcat(Dt, "16"), asm, "",
2742                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
2743   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2744                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2745                   opc, !strconcat(Dt, "32"), asm, "",
2746                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
2747   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2748                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2749                   opc, "f32", asm, "",
2750                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
2751     let Inst{10} = 1; // overwrite F = 1
2752   }
2753 }
2754
2755
2756 // Neon 2-register vector intrinsics,
2757 //   element sizes of 8, 16 and 32 bits:
2758 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2759                       bits<5> op11_7, bit op4,
2760                       InstrItinClass itinD, InstrItinClass itinQ,
2761                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2762   // 64-bit vector types.
2763   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2764                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2765   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2766                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2767   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2768                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2769
2770   // 128-bit vector types.
2771   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2772                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2773   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2774                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2775   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2776                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2777 }
2778
2779
2780 // Neon Narrowing 2-register vector operations,
2781 //   source operand element sizes of 16, 32 and 64 bits:
2782 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2783                     bits<5> op11_7, bit op6, bit op4,
2784                     InstrItinClass itin, string OpcodeStr, string Dt,
2785                     SDNode OpNode> {
2786   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2787                    itin, OpcodeStr, !strconcat(Dt, "16"),
2788                    v8i8, v8i16, OpNode>;
2789   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2790                    itin, OpcodeStr, !strconcat(Dt, "32"),
2791                    v4i16, v4i32, OpNode>;
2792   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2793                    itin, OpcodeStr, !strconcat(Dt, "64"),
2794                    v2i32, v2i64, OpNode>;
2795 }
2796
2797 // Neon Narrowing 2-register vector intrinsics,
2798 //   source operand element sizes of 16, 32 and 64 bits:
2799 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2800                        bits<5> op11_7, bit op6, bit op4,
2801                        InstrItinClass itin, string OpcodeStr, string Dt,
2802                        Intrinsic IntOp> {
2803   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2804                       itin, OpcodeStr, !strconcat(Dt, "16"),
2805                       v8i8, v8i16, IntOp>;
2806   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2807                       itin, OpcodeStr, !strconcat(Dt, "32"),
2808                       v4i16, v4i32, IntOp>;
2809   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2810                       itin, OpcodeStr, !strconcat(Dt, "64"),
2811                       v2i32, v2i64, IntOp>;
2812 }
2813
2814
2815 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2816 //   source operand element sizes of 16, 32 and 64 bits:
2817 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2818                     string OpcodeStr, string Dt, SDNode OpNode> {
2819   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2820                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2821   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2822                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2823   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2824                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2825 }
2826
2827
2828 // Neon 3-register vector operations.
2829
2830 // First with only element sizes of 8, 16 and 32 bits:
2831 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2832                    InstrItinClass itinD16, InstrItinClass itinD32,
2833                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2834                    string OpcodeStr, string Dt,
2835                    SDNode OpNode, bit Commutable = 0> {
2836   // 64-bit vector types.
2837   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2838                    OpcodeStr, !strconcat(Dt, "8"),
2839                    v8i8, v8i8, OpNode, Commutable>;
2840   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2841                    OpcodeStr, !strconcat(Dt, "16"),
2842                    v4i16, v4i16, OpNode, Commutable>;
2843   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2844                    OpcodeStr, !strconcat(Dt, "32"),
2845                    v2i32, v2i32, OpNode, Commutable>;
2846
2847   // 128-bit vector types.
2848   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2849                    OpcodeStr, !strconcat(Dt, "8"),
2850                    v16i8, v16i8, OpNode, Commutable>;
2851   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2852                    OpcodeStr, !strconcat(Dt, "16"),
2853                    v8i16, v8i16, OpNode, Commutable>;
2854   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2855                    OpcodeStr, !strconcat(Dt, "32"),
2856                    v4i32, v4i32, OpNode, Commutable>;
2857 }
2858
2859 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2860   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2861                        v4i16, ShOp>;
2862   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2863                      v2i32, ShOp>;
2864   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2865                        v8i16, v4i16, ShOp>;
2866   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2867                      v4i32, v2i32, ShOp>;
2868 }
2869
2870 // ....then also with element size 64 bits:
2871 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2872                     InstrItinClass itinD, InstrItinClass itinQ,
2873                     string OpcodeStr, string Dt,
2874                     SDNode OpNode, bit Commutable = 0>
2875   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2876             OpcodeStr, Dt, OpNode, Commutable> {
2877   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2878                    OpcodeStr, !strconcat(Dt, "64"),
2879                    v1i64, v1i64, OpNode, Commutable>;
2880   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2881                    OpcodeStr, !strconcat(Dt, "64"),
2882                    v2i64, v2i64, OpNode, Commutable>;
2883 }
2884
2885
2886 // Neon 3-register vector intrinsics.
2887
2888 // First with only element sizes of 16 and 32 bits:
2889 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2890                      InstrItinClass itinD16, InstrItinClass itinD32,
2891                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2892                      string OpcodeStr, string Dt,
2893                      Intrinsic IntOp, bit Commutable = 0> {
2894   // 64-bit vector types.
2895   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2896                       OpcodeStr, !strconcat(Dt, "16"),
2897                       v4i16, v4i16, IntOp, Commutable>;
2898   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2899                       OpcodeStr, !strconcat(Dt, "32"),
2900                       v2i32, v2i32, IntOp, Commutable>;
2901
2902   // 128-bit vector types.
2903   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2904                       OpcodeStr, !strconcat(Dt, "16"),
2905                       v8i16, v8i16, IntOp, Commutable>;
2906   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2907                       OpcodeStr, !strconcat(Dt, "32"),
2908                       v4i32, v4i32, IntOp, Commutable>;
2909 }
2910 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2911                      InstrItinClass itinD16, InstrItinClass itinD32,
2912                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2913                      string OpcodeStr, string Dt,
2914                      Intrinsic IntOp> {
2915   // 64-bit vector types.
2916   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2917                       OpcodeStr, !strconcat(Dt, "16"),
2918                       v4i16, v4i16, IntOp>;
2919   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2920                       OpcodeStr, !strconcat(Dt, "32"),
2921                       v2i32, v2i32, IntOp>;
2922
2923   // 128-bit vector types.
2924   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2925                       OpcodeStr, !strconcat(Dt, "16"),
2926                       v8i16, v8i16, IntOp>;
2927   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2928                       OpcodeStr, !strconcat(Dt, "32"),
2929                       v4i32, v4i32, IntOp>;
2930 }
2931
2932 multiclass N3VIntSL_HS<bits<4> op11_8,
2933                        InstrItinClass itinD16, InstrItinClass itinD32,
2934                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2935                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2936   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2937                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2938   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2939                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2940   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2941                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2942   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2943                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2944 }
2945
2946 // ....then also with element size of 8 bits:
2947 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2948                       InstrItinClass itinD16, InstrItinClass itinD32,
2949                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2950                       string OpcodeStr, string Dt,
2951                       Intrinsic IntOp, bit Commutable = 0>
2952   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2953               OpcodeStr, Dt, IntOp, Commutable> {
2954   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2955                       OpcodeStr, !strconcat(Dt, "8"),
2956                       v8i8, v8i8, IntOp, Commutable>;
2957   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2958                       OpcodeStr, !strconcat(Dt, "8"),
2959                       v16i8, v16i8, IntOp, Commutable>;
2960 }
2961 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2962                       InstrItinClass itinD16, InstrItinClass itinD32,
2963                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2964                       string OpcodeStr, string Dt,
2965                       Intrinsic IntOp>
2966   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2967               OpcodeStr, Dt, IntOp> {
2968   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
2969                       OpcodeStr, !strconcat(Dt, "8"),
2970                       v8i8, v8i8, IntOp>;
2971   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
2972                       OpcodeStr, !strconcat(Dt, "8"),
2973                       v16i8, v16i8, IntOp>;
2974 }
2975
2976
2977 // ....then also with element size of 64 bits:
2978 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2979                        InstrItinClass itinD16, InstrItinClass itinD32,
2980                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2981                        string OpcodeStr, string Dt,
2982                        Intrinsic IntOp, bit Commutable = 0>
2983   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2984                OpcodeStr, Dt, IntOp, Commutable> {
2985   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
2986                       OpcodeStr, !strconcat(Dt, "64"),
2987                       v1i64, v1i64, IntOp, Commutable>;
2988   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
2989                       OpcodeStr, !strconcat(Dt, "64"),
2990                       v2i64, v2i64, IntOp, Commutable>;
2991 }
2992 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2993                        InstrItinClass itinD16, InstrItinClass itinD32,
2994                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2995                        string OpcodeStr, string Dt,
2996                        Intrinsic IntOp>
2997   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2998                OpcodeStr, Dt, IntOp> {
2999   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
3000                       OpcodeStr, !strconcat(Dt, "64"),
3001                       v1i64, v1i64, IntOp>;
3002   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3003                       OpcodeStr, !strconcat(Dt, "64"),
3004                       v2i64, v2i64, IntOp>;
3005 }
3006
3007 // Neon Narrowing 3-register vector intrinsics,
3008 //   source operand element sizes of 16, 32 and 64 bits:
3009 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3010                        string OpcodeStr, string Dt,
3011                        Intrinsic IntOp, bit Commutable = 0> {
3012   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
3013                       OpcodeStr, !strconcat(Dt, "16"),
3014                       v8i8, v8i16, IntOp, Commutable>;
3015   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
3016                       OpcodeStr, !strconcat(Dt, "32"),
3017                       v4i16, v4i32, IntOp, Commutable>;
3018   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
3019                       OpcodeStr, !strconcat(Dt, "64"),
3020                       v2i32, v2i64, IntOp, Commutable>;
3021 }
3022
3023
3024 // Neon Long 3-register vector operations.
3025
3026 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3027                     InstrItinClass itin16, InstrItinClass itin32,
3028                     string OpcodeStr, string Dt,
3029                     SDNode OpNode, bit Commutable = 0> {
3030   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
3031                    OpcodeStr, !strconcat(Dt, "8"),
3032                    v8i16, v8i8, OpNode, Commutable>;
3033   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
3034                    OpcodeStr, !strconcat(Dt, "16"),
3035                    v4i32, v4i16, OpNode, Commutable>;
3036   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
3037                    OpcodeStr, !strconcat(Dt, "32"),
3038                    v2i64, v2i32, OpNode, Commutable>;
3039 }
3040
3041 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
3042                      InstrItinClass itin, string OpcodeStr, string Dt,
3043                      SDNode OpNode> {
3044   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
3045                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3046   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
3047                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3048 }
3049
3050 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3051                        InstrItinClass itin16, InstrItinClass itin32,
3052                        string OpcodeStr, string Dt,
3053                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3054   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
3055                       OpcodeStr, !strconcat(Dt, "8"),
3056                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
3057   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
3058                       OpcodeStr, !strconcat(Dt, "16"),
3059                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
3060   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
3061                       OpcodeStr, !strconcat(Dt, "32"),
3062                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
3063 }
3064
3065 // Neon Long 3-register vector intrinsics.
3066
3067 // First with only element sizes of 16 and 32 bits:
3068 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3069                       InstrItinClass itin16, InstrItinClass itin32,
3070                       string OpcodeStr, string Dt,
3071                       Intrinsic IntOp, bit Commutable = 0> {
3072   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
3073                       OpcodeStr, !strconcat(Dt, "16"),
3074                       v4i32, v4i16, IntOp, Commutable>;
3075   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
3076                       OpcodeStr, !strconcat(Dt, "32"),
3077                       v2i64, v2i32, IntOp, Commutable>;
3078 }
3079
3080 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
3081                         InstrItinClass itin, string OpcodeStr, string Dt,
3082                         Intrinsic IntOp> {
3083   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
3084                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3085   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
3086                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3087 }
3088
3089 // ....then also with element size of 8 bits:
3090 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3091                        InstrItinClass itin16, InstrItinClass itin32,
3092                        string OpcodeStr, string Dt,
3093                        Intrinsic IntOp, bit Commutable = 0>
3094   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
3095                IntOp, Commutable> {
3096   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
3097                       OpcodeStr, !strconcat(Dt, "8"),
3098                       v8i16, v8i8, IntOp, Commutable>;
3099 }
3100
3101 // ....with explicit extend (VABDL).
3102 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3103                        InstrItinClass itin, string OpcodeStr, string Dt,
3104                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
3105   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
3106                          OpcodeStr, !strconcat(Dt, "8"),
3107                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
3108   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
3109                          OpcodeStr, !strconcat(Dt, "16"),
3110                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
3111   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
3112                          OpcodeStr, !strconcat(Dt, "32"),
3113                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
3114 }
3115
3116
3117 // Neon Wide 3-register vector intrinsics,
3118 //   source operand element sizes of 8, 16 and 32 bits:
3119 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3120                     string OpcodeStr, string Dt,
3121                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3122   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
3123                    OpcodeStr, !strconcat(Dt, "8"),
3124                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
3125   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
3126                    OpcodeStr, !strconcat(Dt, "16"),
3127                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
3128   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
3129                    OpcodeStr, !strconcat(Dt, "32"),
3130                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
3131 }
3132
3133
3134 // Neon Multiply-Op vector operations,
3135 //   element sizes of 8, 16 and 32 bits:
3136 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3137                         InstrItinClass itinD16, InstrItinClass itinD32,
3138                         InstrItinClass itinQ16, InstrItinClass itinQ32,
3139                         string OpcodeStr, string Dt, SDNode OpNode> {
3140   // 64-bit vector types.
3141   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
3142                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
3143   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
3144                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
3145   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
3146                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
3147
3148   // 128-bit vector types.
3149   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
3150                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
3151   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
3152                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
3153   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
3154                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
3155 }
3156
3157 multiclass N3VMulOpSL_HS<bits<4> op11_8,
3158                          InstrItinClass itinD16, InstrItinClass itinD32,
3159                          InstrItinClass itinQ16, InstrItinClass itinQ32,
3160                          string OpcodeStr, string Dt, SDNode ShOp> {
3161   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3162                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3163   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3164                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3165   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3166                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3167                             mul, ShOp>;
3168   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3169                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3170                           mul, ShOp>;
3171 }
3172
3173 // Neon Intrinsic-Op vector operations,
3174 //   element sizes of 8, 16 and 32 bits:
3175 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3176                         InstrItinClass itinD, InstrItinClass itinQ,
3177                         string OpcodeStr, string Dt, Intrinsic IntOp,
3178                         SDNode OpNode> {
3179   // 64-bit vector types.
3180   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3181                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3182   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3183                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3184   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3185                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3186
3187   // 128-bit vector types.
3188   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3189                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3190   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3191                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3192   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3193                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3194 }
3195
3196 // Neon 3-argument intrinsics,
3197 //   element sizes of 8, 16 and 32 bits:
3198 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3199                        InstrItinClass itinD, InstrItinClass itinQ,
3200                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3201   // 64-bit vector types.
3202   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
3203                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3204   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3205                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3206   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3207                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3208
3209   // 128-bit vector types.
3210   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3211                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3212   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3213                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3214   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3215                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3216 }
3217
3218
3219 // Neon Long Multiply-Op vector operations,
3220 //   element sizes of 8, 16 and 32 bits:
3221 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3222                          InstrItinClass itin16, InstrItinClass itin32,
3223                          string OpcodeStr, string Dt, SDNode MulOp,
3224                          SDNode OpNode> {
3225   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3226                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3227   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3228                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3229   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3230                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3231 }
3232
3233 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3234                           string Dt, SDNode MulOp, SDNode OpNode> {
3235   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3236                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3237   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3238                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3239 }
3240
3241
3242 // Neon Long 3-argument intrinsics.
3243
3244 // First with only element sizes of 16 and 32 bits:
3245 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3246                        InstrItinClass itin16, InstrItinClass itin32,
3247                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3248   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3249                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3250   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3251                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3252 }
3253
3254 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3255                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3256   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3257                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3258   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3259                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3260 }
3261
3262 // ....then also with element size of 8 bits:
3263 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3264                         InstrItinClass itin16, InstrItinClass itin32,
3265                         string OpcodeStr, string Dt, Intrinsic IntOp>
3266   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3267   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3268                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3269 }
3270
3271 // ....with explicit extend (VABAL).
3272 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3273                             InstrItinClass itin, string OpcodeStr, string Dt,
3274                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
3275   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3276                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3277                            IntOp, ExtOp, OpNode>;
3278   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3279                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3280                            IntOp, ExtOp, OpNode>;
3281   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3282                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3283                            IntOp, ExtOp, OpNode>;
3284 }
3285
3286
3287 // Neon Pairwise long 2-register intrinsics,
3288 //   element sizes of 8, 16 and 32 bits:
3289 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3290                         bits<5> op11_7, bit op4,
3291                         string OpcodeStr, string Dt, Intrinsic IntOp> {
3292   // 64-bit vector types.
3293   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3294                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3295   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3296                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3297   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3298                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3299
3300   // 128-bit vector types.
3301   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3302                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3303   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3304                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3305   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3306                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3307 }
3308
3309
3310 // Neon Pairwise long 2-register accumulate intrinsics,
3311 //   element sizes of 8, 16 and 32 bits:
3312 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3313                          bits<5> op11_7, bit op4,
3314                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3315   // 64-bit vector types.
3316   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3317                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3318   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3319                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3320   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3321                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3322
3323   // 128-bit vector types.
3324   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3325                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3326   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3327                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3328   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3329                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3330 }
3331
3332
3333 // Neon 2-register vector shift by immediate,
3334 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3335 //   element sizes of 8, 16, 32 and 64 bits:
3336 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3337                        InstrItinClass itin, string OpcodeStr, string Dt,
3338                        SDNode OpNode> {
3339   // 64-bit vector types.
3340   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3341                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3342     let Inst{21-19} = 0b001; // imm6 = 001xxx
3343   }
3344   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3345                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3346     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3347   }
3348   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3349                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3350     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3351   }
3352   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3353                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3354                              // imm6 = xxxxxx
3355
3356   // 128-bit vector types.
3357   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3358                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3359     let Inst{21-19} = 0b001; // imm6 = 001xxx
3360   }
3361   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3362                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3363     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3364   }
3365   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3366                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3367     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3368   }
3369   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3370                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3371                              // imm6 = xxxxxx
3372 }
3373 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3374                        InstrItinClass itin, string OpcodeStr, string Dt,
3375                        SDNode OpNode> {
3376   // 64-bit vector types.
3377   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3378                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3379     let Inst{21-19} = 0b001; // imm6 = 001xxx
3380   }
3381   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3382                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3383     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3384   }
3385   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3386                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3387     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3388   }
3389   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3390                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3391                              // imm6 = xxxxxx
3392
3393   // 128-bit vector types.
3394   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3395                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3396     let Inst{21-19} = 0b001; // imm6 = 001xxx
3397   }
3398   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3399                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3400     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3401   }
3402   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3403                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3404     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3405   }
3406   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3407                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3408                              // imm6 = xxxxxx
3409 }
3410
3411 // Neon Shift-Accumulate vector operations,
3412 //   element sizes of 8, 16, 32 and 64 bits:
3413 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3414                          string OpcodeStr, string Dt, SDNode ShOp> {
3415   // 64-bit vector types.
3416   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3417                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3418     let Inst{21-19} = 0b001; // imm6 = 001xxx
3419   }
3420   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3421                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3422     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3423   }
3424   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3425                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3426     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3427   }
3428   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3429                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3430                              // imm6 = xxxxxx
3431
3432   // 128-bit vector types.
3433   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3434                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3435     let Inst{21-19} = 0b001; // imm6 = 001xxx
3436   }
3437   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3438                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3439     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3440   }
3441   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3442                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3443     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3444   }
3445   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3446                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3447                              // imm6 = xxxxxx
3448 }
3449
3450 // Neon Shift-Insert vector operations,
3451 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3452 //   element sizes of 8, 16, 32 and 64 bits:
3453 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3454                           string OpcodeStr> {
3455   // 64-bit vector types.
3456   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3457                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3458     let Inst{21-19} = 0b001; // imm6 = 001xxx
3459   }
3460   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3461                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3462     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3463   }
3464   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3465                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3466     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3467   }
3468   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3469                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3470                              // imm6 = xxxxxx
3471
3472   // 128-bit vector types.
3473   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3474                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3475     let Inst{21-19} = 0b001; // imm6 = 001xxx
3476   }
3477   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3478                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3479     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3480   }
3481   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3482                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3483     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3484   }
3485   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3486                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3487                              // imm6 = xxxxxx
3488 }
3489 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3490                           string OpcodeStr> {
3491   // 64-bit vector types.
3492   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3493                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3494     let Inst{21-19} = 0b001; // imm6 = 001xxx
3495   }
3496   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3497                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3498     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3499   }
3500   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3501                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3502     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3503   }
3504   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3505                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3506                              // imm6 = xxxxxx
3507
3508   // 128-bit vector types.
3509   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3510                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3511     let Inst{21-19} = 0b001; // imm6 = 001xxx
3512   }
3513   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3514                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3515     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3516   }
3517   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3518                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3519     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3520   }
3521   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3522                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3523                              // imm6 = xxxxxx
3524 }
3525
3526 // Neon Shift Long operations,
3527 //   element sizes of 8, 16, 32 bits:
3528 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3529                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3530   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3531                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
3532     let Inst{21-19} = 0b001; // imm6 = 001xxx
3533   }
3534   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3535                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
3536     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3537   }
3538   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3539                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
3540     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3541   }
3542 }
3543
3544 // Neon Shift Narrow operations,
3545 //   element sizes of 16, 32, 64 bits:
3546 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3547                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3548                       SDNode OpNode> {
3549   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3550                     OpcodeStr, !strconcat(Dt, "16"),
3551                     v8i8, v8i16, shr_imm8, OpNode> {
3552     let Inst{21-19} = 0b001; // imm6 = 001xxx
3553   }
3554   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3555                      OpcodeStr, !strconcat(Dt, "32"),
3556                      v4i16, v4i32, shr_imm16, OpNode> {
3557     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3558   }
3559   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3560                      OpcodeStr, !strconcat(Dt, "64"),
3561                      v2i32, v2i64, shr_imm32, OpNode> {
3562     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3563   }
3564 }
3565
3566 //===----------------------------------------------------------------------===//
3567 // Instruction Definitions.
3568 //===----------------------------------------------------------------------===//
3569
3570 // Vector Add Operations.
3571
3572 //   VADD     : Vector Add (integer and floating-point)
3573 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3574                          add, 1>;
3575 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3576                      v2f32, v2f32, fadd, 1>;
3577 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3578                      v4f32, v4f32, fadd, 1>;
3579 //   VADDL    : Vector Add Long (Q = D + D)
3580 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3581                             "vaddl", "s", add, sext, 1>;
3582 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3583                             "vaddl", "u", add, zext, 1>;
3584 //   VADDW    : Vector Add Wide (Q = Q + D)
3585 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3586 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3587 //   VHADD    : Vector Halving Add
3588 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3589                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3590                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3591 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3592                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3593                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3594 //   VRHADD   : Vector Rounding Halving Add
3595 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3596                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3597                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3598 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3599                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3600                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3601 //   VQADD    : Vector Saturating Add
3602 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3603                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3604                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3605 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3606                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3607                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3608 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3609 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3610                             int_arm_neon_vaddhn, 1>;
3611 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3612 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3613                             int_arm_neon_vraddhn, 1>;
3614
3615 // Vector Multiply Operations.
3616
3617 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3618 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3619                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3620 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3621                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3622 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3623                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3624 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3625                      v2f32, v2f32, fmul, 1>;
3626 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3627                      v4f32, v4f32, fmul, 1>;
3628 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
3629 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3630 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3631                        v2f32, fmul>;
3632
3633 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3634                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3635           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3636                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3637                                       (DSubReg_i16_reg imm:$lane))),
3638                               (SubReg_i16_lane imm:$lane)))>;
3639 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3640                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3641           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3642                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3643                                       (DSubReg_i32_reg imm:$lane))),
3644                               (SubReg_i32_lane imm:$lane)))>;
3645 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3646                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3647           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3648                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3649                                    (DSubReg_i32_reg imm:$lane))),
3650                            (SubReg_i32_lane imm:$lane)))>;
3651
3652 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3653 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3654                           IIC_VMULi16Q, IIC_VMULi32Q,
3655                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3656 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3657                             IIC_VMULi16Q, IIC_VMULi32Q,
3658                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3659 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3660                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3661                                                             imm:$lane)))),
3662           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3663                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3664                                          (DSubReg_i16_reg imm:$lane))),
3665                                  (SubReg_i16_lane imm:$lane)))>;
3666 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3667                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3668                                                             imm:$lane)))),
3669           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3670                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3671                                          (DSubReg_i32_reg imm:$lane))),
3672                                  (SubReg_i32_lane imm:$lane)))>;
3673
3674 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3675 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3676                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3677                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3678 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3679                               IIC_VMULi16Q, IIC_VMULi32Q,
3680                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3681 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3682                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3683                                                              imm:$lane)))),
3684           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3685                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3686                                           (DSubReg_i16_reg imm:$lane))),
3687                                   (SubReg_i16_lane imm:$lane)))>;
3688 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3689                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3690                                                              imm:$lane)))),
3691           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3692                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3693                                           (DSubReg_i32_reg imm:$lane))),
3694                                   (SubReg_i32_lane imm:$lane)))>;
3695
3696 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3697 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3698                          "vmull", "s", NEONvmulls, 1>;
3699 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3700                          "vmull", "u", NEONvmullu, 1>;
3701 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3702                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3703 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3704 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3705
3706 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3707 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3708                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3709 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3710                              "vqdmull", "s", int_arm_neon_vqdmull>;
3711
3712 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3713
3714 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3715 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3716                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3717 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3718                           v2f32, fmul_su, fadd_mlx>,
3719                 Requires<[HasNEON, UseFPVMLx]>;
3720 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3721                           v4f32, fmul_su, fadd_mlx>,
3722                 Requires<[HasNEON, UseFPVMLx]>;
3723 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3724                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3725 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3726                             v2f32, fmul_su, fadd_mlx>,
3727                 Requires<[HasNEON, UseFPVMLx]>;
3728 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3729                             v4f32, v2f32, fmul_su, fadd_mlx>,
3730                 Requires<[HasNEON, UseFPVMLx]>;
3731
3732 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3733                   (mul (v8i16 QPR:$src2),
3734                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3735           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3736                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3737                                       (DSubReg_i16_reg imm:$lane))),
3738                               (SubReg_i16_lane imm:$lane)))>;
3739
3740 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3741                   (mul (v4i32 QPR:$src2),
3742                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3743           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3744                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3745                                       (DSubReg_i32_reg imm:$lane))),
3746                               (SubReg_i32_lane imm:$lane)))>;
3747
3748 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
3749                   (fmul_su (v4f32 QPR:$src2),
3750                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3751           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3752                            (v4f32 QPR:$src2),
3753                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3754                                    (DSubReg_i32_reg imm:$lane))),
3755                            (SubReg_i32_lane imm:$lane)))>,
3756           Requires<[HasNEON, UseFPVMLx]>;
3757
3758 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3759 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3760                               "vmlal", "s", NEONvmulls, add>;
3761 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3762                               "vmlal", "u", NEONvmullu, add>;
3763
3764 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3765 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3766
3767 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3768 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3769                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3770 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3771
3772 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3773 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3774                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3775 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3776                           v2f32, fmul_su, fsub_mlx>,
3777                 Requires<[HasNEON, UseFPVMLx]>;
3778 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3779                           v4f32, fmul_su, fsub_mlx>,
3780                 Requires<[HasNEON, UseFPVMLx]>;
3781 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3782                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3783 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3784                             v2f32, fmul_su, fsub_mlx>,
3785                 Requires<[HasNEON, UseFPVMLx]>;
3786 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3787                             v4f32, v2f32, fmul_su, fsub_mlx>,
3788                 Requires<[HasNEON, UseFPVMLx]>;
3789
3790 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3791                   (mul (v8i16 QPR:$src2),
3792                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3793           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3794                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3795                                       (DSubReg_i16_reg imm:$lane))),
3796                               (SubReg_i16_lane imm:$lane)))>;
3797
3798 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3799                   (mul (v4i32 QPR:$src2),
3800                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3801           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3802                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3803                                       (DSubReg_i32_reg imm:$lane))),
3804                               (SubReg_i32_lane imm:$lane)))>;
3805
3806 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
3807                   (fmul_su (v4f32 QPR:$src2),
3808                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3809           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3810                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3811                                    (DSubReg_i32_reg imm:$lane))),
3812                            (SubReg_i32_lane imm:$lane)))>,
3813           Requires<[HasNEON, UseFPVMLx]>;
3814
3815 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3816 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3817                               "vmlsl", "s", NEONvmulls, sub>;
3818 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3819                               "vmlsl", "u", NEONvmullu, sub>;
3820
3821 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3822 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3823
3824 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3825 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3826                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3827 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3828
3829 // Vector Subtract Operations.
3830
3831 //   VSUB     : Vector Subtract (integer and floating-point)
3832 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3833                          "vsub", "i", sub, 0>;
3834 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3835                      v2f32, v2f32, fsub, 0>;
3836 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3837                      v4f32, v4f32, fsub, 0>;
3838 //   VSUBL    : Vector Subtract Long (Q = D - D)
3839 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3840                             "vsubl", "s", sub, sext, 0>;
3841 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3842                             "vsubl", "u", sub, zext, 0>;
3843 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3844 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3845 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3846 //   VHSUB    : Vector Halving Subtract
3847 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3848                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3849                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3850 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3851                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3852                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3853 //   VQSUB    : Vector Saturing Subtract
3854 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3855                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3856                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3857 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3858                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3859                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3860 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3861 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3862                             int_arm_neon_vsubhn, 0>;
3863 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3864 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3865                             int_arm_neon_vrsubhn, 0>;
3866
3867 // Vector Comparisons.
3868
3869 //   VCEQ     : Vector Compare Equal
3870 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3871                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3872 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3873                      NEONvceq, 1>;
3874 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3875                      NEONvceq, 1>;
3876
3877 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3878                             "$Vd, $Vm, #0", NEONvceqz>;
3879
3880 //   VCGE     : Vector Compare Greater Than or Equal
3881 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3882                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3883 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3884                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3885 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3886                      NEONvcge, 0>;
3887 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3888                      NEONvcge, 0>;
3889
3890 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3891                             "$Vd, $Vm, #0", NEONvcgez>;
3892 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3893                             "$Vd, $Vm, #0", NEONvclez>;
3894
3895 //   VCGT     : Vector Compare Greater Than
3896 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3897                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3898 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3899                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3900 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3901                      NEONvcgt, 0>;
3902 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3903                      NEONvcgt, 0>;
3904
3905 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3906                             "$Vd, $Vm, #0", NEONvcgtz>;
3907 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3908                             "$Vd, $Vm, #0", NEONvcltz>;
3909
3910 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3911 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3912                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3913 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3914                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3915 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3916 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3917                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3918 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3919                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3920 //   VTST     : Vector Test Bits
3921 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3922                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3923
3924 // Vector Bitwise Operations.
3925
3926 def vnotd : PatFrag<(ops node:$in),
3927                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3928 def vnotq : PatFrag<(ops node:$in),
3929                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3930
3931
3932 //   VAND     : Vector Bitwise AND
3933 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3934                       v2i32, v2i32, and, 1>;
3935 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3936                       v4i32, v4i32, and, 1>;
3937
3938 //   VEOR     : Vector Bitwise Exclusive OR
3939 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3940                       v2i32, v2i32, xor, 1>;
3941 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3942                       v4i32, v4i32, xor, 1>;
3943
3944 //   VORR     : Vector Bitwise OR
3945 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3946                       v2i32, v2i32, or, 1>;
3947 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3948                       v4i32, v4i32, or, 1>;
3949
3950 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3951                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
3952                           IIC_VMOVImm,
3953                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3954                           [(set DPR:$Vd,
3955                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3956   let Inst{9} = SIMM{9};
3957 }
3958
3959 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
3960                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
3961                           IIC_VMOVImm,
3962                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3963                           [(set DPR:$Vd,
3964                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3965   let Inst{10-9} = SIMM{10-9};
3966 }
3967
3968 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
3969                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
3970                           IIC_VMOVImm,
3971                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3972                           [(set QPR:$Vd,
3973                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3974   let Inst{9} = SIMM{9};
3975 }
3976
3977 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
3978                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
3979                           IIC_VMOVImm,
3980                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
3981                           [(set QPR:$Vd,
3982                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
3983   let Inst{10-9} = SIMM{10-9};
3984 }
3985
3986
3987 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
3988 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
3989                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
3990                      "vbic", "$Vd, $Vn, $Vm", "",
3991                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
3992                                                  (vnotd DPR:$Vm))))]>;
3993 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
3994                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
3995                      "vbic", "$Vd, $Vn, $Vm", "",
3996                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
3997                                                  (vnotq QPR:$Vm))))]>;
3998
3999 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
4000                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4001                           IIC_VMOVImm,
4002                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4003                           [(set DPR:$Vd,
4004                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4005   let Inst{9} = SIMM{9};
4006 }
4007
4008 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
4009                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4010                           IIC_VMOVImm,
4011                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4012                           [(set DPR:$Vd,
4013                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4014   let Inst{10-9} = SIMM{10-9};
4015 }
4016
4017 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
4018                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4019                           IIC_VMOVImm,
4020                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4021                           [(set QPR:$Vd,
4022                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4023   let Inst{9} = SIMM{9};
4024 }
4025
4026 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
4027                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4028                           IIC_VMOVImm,
4029                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4030                           [(set QPR:$Vd,
4031                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4032   let Inst{10-9} = SIMM{10-9};
4033 }
4034
4035 //   VORN     : Vector Bitwise OR NOT
4036 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
4037                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4038                      "vorn", "$Vd, $Vn, $Vm", "",
4039                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
4040                                                 (vnotd DPR:$Vm))))]>;
4041 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
4042                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4043                      "vorn", "$Vd, $Vn, $Vm", "",
4044                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
4045                                                 (vnotq QPR:$Vm))))]>;
4046
4047 //   VMVN     : Vector Bitwise NOT (Immediate)
4048
4049 let isReMaterializable = 1 in {
4050
4051 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
4052                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4053                          "vmvn", "i16", "$Vd, $SIMM", "",
4054                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
4055   let Inst{9} = SIMM{9};
4056 }
4057
4058 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
4059                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4060                          "vmvn", "i16", "$Vd, $SIMM", "",
4061                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
4062   let Inst{9} = SIMM{9};
4063 }
4064
4065 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
4066                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4067                          "vmvn", "i32", "$Vd, $SIMM", "",
4068                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
4069   let Inst{11-8} = SIMM{11-8};
4070 }
4071
4072 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
4073                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4074                          "vmvn", "i32", "$Vd, $SIMM", "",
4075                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
4076   let Inst{11-8} = SIMM{11-8};
4077 }
4078 }
4079
4080 //   VMVN     : Vector Bitwise NOT
4081 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
4082                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
4083                      "vmvn", "$Vd, $Vm", "",
4084                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
4085 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
4086                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
4087                      "vmvn", "$Vd, $Vm", "",
4088                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
4089 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
4090 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
4091
4092 //   VBSL     : Vector Bitwise Select
4093 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4094                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4095                      N3RegFrm, IIC_VCNTiD,
4096                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4097                      [(set DPR:$Vd,
4098                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
4099
4100 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
4101                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4102           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>;
4103
4104 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4105                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4106                      N3RegFrm, IIC_VCNTiQ,
4107                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4108                      [(set QPR:$Vd,
4109                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
4110
4111 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
4112                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4113           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>;
4114
4115 //   VBIF     : Vector Bitwise Insert if False
4116 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
4117 // FIXME: This instruction's encoding MAY NOT BE correct.
4118 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
4119                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4120                      N3RegFrm, IIC_VBINiD,
4121                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4122                      []>;
4123 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
4124                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4125                      N3RegFrm, IIC_VBINiQ,
4126                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4127                      []>;
4128
4129 //   VBIT     : Vector Bitwise Insert if True
4130 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
4131 // FIXME: This instruction's encoding MAY NOT BE correct.
4132 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
4133                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4134                      N3RegFrm, IIC_VBINiD,
4135                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4136                      []>;
4137 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
4138                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4139                      N3RegFrm, IIC_VBINiQ,
4140                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4141                      []>;
4142
4143 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
4144 // for equivalent operations with different register constraints; it just
4145 // inserts copies.
4146
4147 // Vector Absolute Differences.
4148
4149 //   VABD     : Vector Absolute Difference
4150 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
4151                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4152                            "vabd", "s", int_arm_neon_vabds, 1>;
4153 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
4154                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4155                            "vabd", "u", int_arm_neon_vabdu, 1>;
4156 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
4157                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
4158 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
4159                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
4160
4161 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
4162 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
4163                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
4164 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
4165                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
4166
4167 //   VABA     : Vector Absolute Difference and Accumulate
4168 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4169                              "vaba", "s", int_arm_neon_vabds, add>;
4170 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4171                              "vaba", "u", int_arm_neon_vabdu, add>;
4172
4173 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
4174 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
4175                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
4176 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
4177                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
4178
4179 // Vector Maximum and Minimum.
4180
4181 //   VMAX     : Vector Maximum
4182 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
4183                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4184                            "vmax", "s", int_arm_neon_vmaxs, 1>;
4185 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
4186                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4187                            "vmax", "u", int_arm_neon_vmaxu, 1>;
4188 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
4189                         "vmax", "f32",
4190                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
4191 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4192                         "vmax", "f32",
4193                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
4194
4195 //   VMIN     : Vector Minimum
4196 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
4197                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4198                            "vmin", "s", int_arm_neon_vmins, 1>;
4199 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
4200                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4201                            "vmin", "u", int_arm_neon_vminu, 1>;
4202 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
4203                         "vmin", "f32",
4204                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4205 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4206                         "vmin", "f32",
4207                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4208
4209 // Vector Pairwise Operations.
4210
4211 //   VPADD    : Vector Pairwise Add
4212 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4213                         "vpadd", "i8",
4214                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4215 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4216                         "vpadd", "i16",
4217                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4218 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4219                         "vpadd", "i32",
4220                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4221 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4222                         IIC_VPBIND, "vpadd", "f32",
4223                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4224
4225 //   VPADDL   : Vector Pairwise Add Long
4226 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4227                              int_arm_neon_vpaddls>;
4228 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4229                              int_arm_neon_vpaddlu>;
4230
4231 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4232 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4233                               int_arm_neon_vpadals>;
4234 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4235                               int_arm_neon_vpadalu>;
4236
4237 //   VPMAX    : Vector Pairwise Maximum
4238 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4239                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4240 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4241                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4242 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4243                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4244 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4245                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4246 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4247                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4248 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4249                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4250 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4251                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4252
4253 //   VPMIN    : Vector Pairwise Minimum
4254 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4255                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4256 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4257                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4258 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4259                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4260 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4261                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4262 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4263                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4264 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4265                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4266 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4267                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4268
4269 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4270
4271 //   VRECPE   : Vector Reciprocal Estimate
4272 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4273                         IIC_VUNAD, "vrecpe", "u32",
4274                         v2i32, v2i32, int_arm_neon_vrecpe>;
4275 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4276                         IIC_VUNAQ, "vrecpe", "u32",
4277                         v4i32, v4i32, int_arm_neon_vrecpe>;
4278 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4279                         IIC_VUNAD, "vrecpe", "f32",
4280                         v2f32, v2f32, int_arm_neon_vrecpe>;
4281 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4282                         IIC_VUNAQ, "vrecpe", "f32",
4283                         v4f32, v4f32, int_arm_neon_vrecpe>;
4284
4285 //   VRECPS   : Vector Reciprocal Step
4286 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4287                         IIC_VRECSD, "vrecps", "f32",
4288                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4289 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4290                         IIC_VRECSQ, "vrecps", "f32",
4291                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4292
4293 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4294 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4295                          IIC_VUNAD, "vrsqrte", "u32",
4296                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4297 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4298                          IIC_VUNAQ, "vrsqrte", "u32",
4299                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4300 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4301                          IIC_VUNAD, "vrsqrte", "f32",
4302                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4303 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4304                          IIC_VUNAQ, "vrsqrte", "f32",
4305                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4306
4307 //   VRSQRTS  : Vector Reciprocal Square Root Step
4308 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4309                         IIC_VRECSD, "vrsqrts", "f32",
4310                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4311 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4312                         IIC_VRECSQ, "vrsqrts", "f32",
4313                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4314
4315 // Vector Shifts.
4316
4317 //   VSHL     : Vector Shift
4318 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4319                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4320                             "vshl", "s", int_arm_neon_vshifts>;
4321 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4322                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4323                             "vshl", "u", int_arm_neon_vshiftu>;
4324
4325 //   VSHL     : Vector Shift Left (Immediate)
4326 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4327
4328 //   VSHR     : Vector Shift Right (Immediate)
4329 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s",NEONvshrs>;
4330 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u",NEONvshru>;
4331
4332 //   VSHLL    : Vector Shift Left Long
4333 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4334 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4335
4336 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4337 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4338                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4339                 ValueType OpTy, SDNode OpNode>
4340   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4341            ResTy, OpTy, OpNode> {
4342   let Inst{21-16} = op21_16;
4343   let DecoderMethod = "DecodeVSHLMaxInstruction";
4344 }
4345 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4346                           v8i16, v8i8, NEONvshlli>;
4347 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4348                           v4i32, v4i16, NEONvshlli>;
4349 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4350                           v2i64, v2i32, NEONvshlli>;
4351
4352 //   VSHRN    : Vector Shift Right and Narrow
4353 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4354                            NEONvshrn>;
4355
4356 //   VRSHL    : Vector Rounding Shift
4357 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4358                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4359                             "vrshl", "s", int_arm_neon_vrshifts>;
4360 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4361                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4362                             "vrshl", "u", int_arm_neon_vrshiftu>;
4363 //   VRSHR    : Vector Rounding Shift Right
4364 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s",NEONvrshrs>;
4365 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u",NEONvrshru>;
4366
4367 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4368 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4369                            NEONvrshrn>;
4370
4371 //   VQSHL    : Vector Saturating Shift
4372 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4373                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4374                             "vqshl", "s", int_arm_neon_vqshifts>;
4375 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4376                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4377                             "vqshl", "u", int_arm_neon_vqshiftu>;
4378 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4379 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4380 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4381
4382 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4383 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4384
4385 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4386 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4387                            NEONvqshrns>;
4388 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4389                            NEONvqshrnu>;
4390
4391 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4392 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4393                            NEONvqshrnsu>;
4394
4395 //   VQRSHL   : Vector Saturating Rounding Shift
4396 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4397                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4398                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4399 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4400                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4401                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4402
4403 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4404 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4405                            NEONvqrshrns>;
4406 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4407                            NEONvqrshrnu>;
4408
4409 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4410 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4411                            NEONvqrshrnsu>;
4412
4413 //   VSRA     : Vector Shift Right and Accumulate
4414 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4415 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4416 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4417 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4418 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4419
4420 //   VSLI     : Vector Shift Left and Insert
4421 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4422
4423 //   VSRI     : Vector Shift Right and Insert
4424 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4425
4426 // Vector Absolute and Saturating Absolute.
4427
4428 //   VABS     : Vector Absolute Value
4429 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4430                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4431                            int_arm_neon_vabs>;
4432 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4433                         IIC_VUNAD, "vabs", "f32",
4434                         v2f32, v2f32, int_arm_neon_vabs>;
4435 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4436                         IIC_VUNAQ, "vabs", "f32",
4437                         v4f32, v4f32, int_arm_neon_vabs>;
4438
4439 //   VQABS    : Vector Saturating Absolute Value
4440 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4441                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4442                            int_arm_neon_vqabs>;
4443
4444 // Vector Negate.
4445
4446 def vnegd  : PatFrag<(ops node:$in),
4447                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4448 def vnegq  : PatFrag<(ops node:$in),
4449                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4450
4451 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4452   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4453         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4454         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4455 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4456   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4457         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4458         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4459
4460 //   VNEG     : Vector Negate (integer)
4461 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4462 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4463 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4464 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4465 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4466 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4467
4468 //   VNEG     : Vector Negate (floating-point)
4469 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4470                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4471                     "vneg", "f32", "$Vd, $Vm", "",
4472                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4473 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4474                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4475                     "vneg", "f32", "$Vd, $Vm", "",
4476                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4477
4478 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4479 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4480 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4481 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4482 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4483 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4484
4485 //   VQNEG    : Vector Saturating Negate
4486 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4487                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4488                            int_arm_neon_vqneg>;
4489
4490 // Vector Bit Counting Operations.
4491
4492 //   VCLS     : Vector Count Leading Sign Bits
4493 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4494                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4495                            int_arm_neon_vcls>;
4496 //   VCLZ     : Vector Count Leading Zeros
4497 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4498                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4499                            int_arm_neon_vclz>;
4500 //   VCNT     : Vector Count One Bits
4501 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4502                         IIC_VCNTiD, "vcnt", "8",
4503                         v8i8, v8i8, int_arm_neon_vcnt>;
4504 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4505                         IIC_VCNTiQ, "vcnt", "8",
4506                         v16i8, v16i8, int_arm_neon_vcnt>;
4507
4508 // Vector Swap
4509 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4510                      (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
4511                      "vswp", "$Vd, $Vm", "", []>;
4512 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4513                      (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
4514                      "vswp", "$Vd, $Vm", "", []>;
4515
4516 // Vector Move Operations.
4517
4518 //   VMOV     : Vector Move (Register)
4519 def : InstAlias<"vmov${p} $Vd, $Vm",
4520                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4521 def : InstAlias<"vmov${p} $Vd, $Vm",
4522                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4523 defm : VFPDTAnyNoF64InstAlias<"vmov${p}", "$Vd, $Vm",
4524                               (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4525 defm : VFPDTAnyNoF64InstAlias<"vmov${p}", "$Vd, $Vm",
4526                               (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4527
4528 //   VMOV     : Vector Move (Immediate)
4529
4530 let isReMaterializable = 1 in {
4531 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4532                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4533                          "vmov", "i8", "$Vd, $SIMM", "",
4534                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4535 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4536                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4537                          "vmov", "i8", "$Vd, $SIMM", "",
4538                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4539
4540 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4541                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4542                          "vmov", "i16", "$Vd, $SIMM", "",
4543                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4544   let Inst{9} = SIMM{9};
4545 }
4546
4547 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4548                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4549                          "vmov", "i16", "$Vd, $SIMM", "",
4550                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4551  let Inst{9} = SIMM{9};
4552 }
4553
4554 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4555                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4556                          "vmov", "i32", "$Vd, $SIMM", "",
4557                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4558   let Inst{11-8} = SIMM{11-8};
4559 }
4560
4561 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4562                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4563                          "vmov", "i32", "$Vd, $SIMM", "",
4564                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4565   let Inst{11-8} = SIMM{11-8};
4566 }
4567
4568 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4569                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4570                          "vmov", "i64", "$Vd, $SIMM", "",
4571                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4572 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4573                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4574                          "vmov", "i64", "$Vd, $SIMM", "",
4575                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4576
4577 def VMOVv2f32 : N1ModImm<1, 0b000, 0b1111, 0, 0, 0, 1, (outs DPR:$Vd),
4578                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4579                          "vmov", "f32", "$Vd, $SIMM", "",
4580                          [(set DPR:$Vd, (v2f32 (NEONvmovFPImm timm:$SIMM)))]>;
4581 def VMOVv4f32 : N1ModImm<1, 0b000, 0b1111, 0, 1, 0, 1, (outs QPR:$Vd),
4582                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4583                          "vmov", "f32", "$Vd, $SIMM", "",
4584                          [(set QPR:$Vd, (v4f32 (NEONvmovFPImm timm:$SIMM)))]>;
4585 } // isReMaterializable
4586
4587 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4588
4589 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4590                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4591                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
4592                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4593                                            imm:$lane))]> {
4594   let Inst{21}  = lane{2};
4595   let Inst{6-5} = lane{1-0};
4596 }
4597 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4598                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4599                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
4600                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4601                                            imm:$lane))]> {
4602   let Inst{21} = lane{1};
4603   let Inst{6}  = lane{0};
4604 }
4605 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4606                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4607                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
4608                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4609                                            imm:$lane))]> {
4610   let Inst{21}  = lane{2};
4611   let Inst{6-5} = lane{1-0};
4612 }
4613 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4614                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4615                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
4616                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4617                                            imm:$lane))]> {
4618   let Inst{21} = lane{1};
4619   let Inst{6}  = lane{0};
4620 }
4621 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4622                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
4623                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
4624                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4625                                            imm:$lane))]> {
4626   let Inst{21} = lane{0};
4627 }
4628 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4629 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4630           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4631                            (DSubReg_i8_reg imm:$lane))),
4632                      (SubReg_i8_lane imm:$lane))>;
4633 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4634           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4635                              (DSubReg_i16_reg imm:$lane))),
4636                      (SubReg_i16_lane imm:$lane))>;
4637 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4638           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4639                            (DSubReg_i8_reg imm:$lane))),
4640                      (SubReg_i8_lane imm:$lane))>;
4641 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4642           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4643                              (DSubReg_i16_reg imm:$lane))),
4644                      (SubReg_i16_lane imm:$lane))>;
4645 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4646           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4647                              (DSubReg_i32_reg imm:$lane))),
4648                      (SubReg_i32_lane imm:$lane))>;
4649 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4650           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4651                           (SSubReg_f32_reg imm:$src2))>;
4652 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4653           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4654                           (SSubReg_f32_reg imm:$src2))>;
4655 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4656 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4657 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4658           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4659
4660
4661 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4662
4663 let Constraints = "$src1 = $V" in {
4664 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4665                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
4666                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
4667                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4668                                            GPR:$R, imm:$lane))]> {
4669   let Inst{21}  = lane{2};
4670   let Inst{6-5} = lane{1-0};
4671 }
4672 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4673                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
4674                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
4675                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4676                                            GPR:$R, imm:$lane))]> {
4677   let Inst{21} = lane{1};
4678   let Inst{6}  = lane{0};
4679 }
4680 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4681                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
4682                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
4683                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4684                                            GPR:$R, imm:$lane))]> {
4685   let Inst{21} = lane{0};
4686 }
4687 }
4688 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4689           (v16i8 (INSERT_SUBREG QPR:$src1,
4690                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4691                                    (DSubReg_i8_reg imm:$lane))),
4692                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4693                   (DSubReg_i8_reg imm:$lane)))>;
4694 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4695           (v8i16 (INSERT_SUBREG QPR:$src1,
4696                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4697                                      (DSubReg_i16_reg imm:$lane))),
4698                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4699                   (DSubReg_i16_reg imm:$lane)))>;
4700 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4701           (v4i32 (INSERT_SUBREG QPR:$src1,
4702                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4703                                      (DSubReg_i32_reg imm:$lane))),
4704                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4705                   (DSubReg_i32_reg imm:$lane)))>;
4706
4707 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4708           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4709                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4710 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4711           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4712                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4713
4714 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4715 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4716 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4717           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4718
4719 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4720           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4721 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4722           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4723 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4724           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4725
4726 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4727           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4728 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4729           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4730 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4731           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4732
4733 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4734           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4735                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4736                          dsub_0)>;
4737 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4738           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4739                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4740                          dsub_0)>;
4741 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4742           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4743                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4744                          dsub_0)>;
4745
4746 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4747
4748 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4749   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
4750           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4751           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4752 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4753   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
4754           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4755           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4756
4757 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4758 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4759 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4760 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4761 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4762 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4763
4764 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>;
4765 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
4766
4767 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4768
4769 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4770               ValueType Ty, Operand IdxTy>
4771   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4772               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
4773               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
4774
4775 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4776               ValueType ResTy, ValueType OpTy, Operand IdxTy>
4777   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4778               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
4779               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
4780                                       VectorIndex32:$lane)))]>;
4781
4782 // Inst{19-16} is partially specified depending on the element size.
4783
4784 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
4785   bits<3> lane;
4786   let Inst{19-17} = lane{2-0};
4787 }
4788 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
4789   bits<2> lane;
4790   let Inst{19-18} = lane{1-0};
4791 }
4792 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
4793   bits<1> lane;
4794   let Inst{19} = lane{0};
4795 }
4796 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
4797   bits<3> lane;
4798   let Inst{19-17} = lane{2-0};
4799 }
4800 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
4801   bits<2> lane;
4802   let Inst{19-18} = lane{1-0};
4803 }
4804 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
4805   bits<1> lane;
4806   let Inst{19} = lane{0};
4807 }
4808
4809 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4810           (VDUPLN32d DPR:$Vm, imm:$lane)>;
4811
4812 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4813           (VDUPLN32q DPR:$Vm, imm:$lane)>;
4814
4815 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4816           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4817                                   (DSubReg_i8_reg imm:$lane))),
4818                            (SubReg_i8_lane imm:$lane)))>;
4819 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4820           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4821                                     (DSubReg_i16_reg imm:$lane))),
4822                             (SubReg_i16_lane imm:$lane)))>;
4823 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4824           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4825                                     (DSubReg_i32_reg imm:$lane))),
4826                             (SubReg_i32_lane imm:$lane)))>;
4827 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4828           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
4829                                    (DSubReg_i32_reg imm:$lane))),
4830                            (SubReg_i32_lane imm:$lane)))>;
4831
4832 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4833                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4834 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4835                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4836
4837 //   VMOVN    : Vector Narrowing Move
4838 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4839                          "vmovn", "i", trunc>;
4840 //   VQMOVN   : Vector Saturating Narrowing Move
4841 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4842                             "vqmovn", "s", int_arm_neon_vqmovns>;
4843 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4844                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4845 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4846                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4847 //   VMOVL    : Vector Lengthening Move
4848 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4849 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4850
4851 // Vector Conversions.
4852
4853 //   VCVT     : Vector Convert Between Floating-Point and Integers
4854 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4855                      v2i32, v2f32, fp_to_sint>;
4856 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4857                      v2i32, v2f32, fp_to_uint>;
4858 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4859                      v2f32, v2i32, sint_to_fp>;
4860 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4861                      v2f32, v2i32, uint_to_fp>;
4862
4863 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4864                      v4i32, v4f32, fp_to_sint>;
4865 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4866                      v4i32, v4f32, fp_to_uint>;
4867 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4868                      v4f32, v4i32, sint_to_fp>;
4869 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4870                      v4f32, v4i32, uint_to_fp>;
4871
4872 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4873 let DecoderMethod = "DecodeVCVTD" in {
4874 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4875                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4876 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4877                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4878 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4879                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4880 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4881                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4882 }
4883
4884 let DecoderMethod = "DecodeVCVTQ" in {
4885 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4886                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4887 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4888                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4889 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4890                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4891 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4892                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4893 }
4894
4895 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
4896 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
4897                         IIC_VUNAQ, "vcvt", "f16.f32",
4898                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
4899                 Requires<[HasNEON, HasFP16]>;
4900 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
4901                         IIC_VUNAQ, "vcvt", "f32.f16",
4902                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
4903                 Requires<[HasNEON, HasFP16]>;
4904
4905 // Vector Reverse.
4906
4907 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4908
4909 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4910   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
4911         (ins DPR:$Vm), IIC_VMOVD,
4912         OpcodeStr, Dt, "$Vd, $Vm", "",
4913         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
4914 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4915   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
4916         (ins QPR:$Vm), IIC_VMOVQ,
4917         OpcodeStr, Dt, "$Vd, $Vm", "",
4918         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
4919
4920 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4921 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4922 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4923 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
4924
4925 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4926 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4927 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4928 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
4929
4930 //   VREV32   : Vector Reverse elements within 32-bit words
4931
4932 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4933   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
4934         (ins DPR:$Vm), IIC_VMOVD,
4935         OpcodeStr, Dt, "$Vd, $Vm", "",
4936         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
4937 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4938   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
4939         (ins QPR:$Vm), IIC_VMOVQ,
4940         OpcodeStr, Dt, "$Vd, $Vm", "",
4941         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
4942
4943 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4944 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4945
4946 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4947 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4948
4949 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4950
4951 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4952   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
4953         (ins DPR:$Vm), IIC_VMOVD,
4954         OpcodeStr, Dt, "$Vd, $Vm", "",
4955         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
4956 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4957   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
4958         (ins QPR:$Vm), IIC_VMOVQ,
4959         OpcodeStr, Dt, "$Vd, $Vm", "",
4960         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
4961
4962 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
4963 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
4964
4965 // Other Vector Shuffles.
4966
4967 //  Aligned extractions: really just dropping registers
4968
4969 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
4970       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
4971              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
4972
4973 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
4974
4975 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
4976
4977 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
4978
4979 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
4980
4981 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
4982
4983
4984 //   VEXT     : Vector Extract
4985
4986 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
4987   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
4988         (ins DPR:$Vn, DPR:$Vm, i32imm:$index), NVExtFrm,
4989         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
4990         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
4991                                       (Ty DPR:$Vm), imm:$index)))]> {
4992   bits<4> index;
4993   let Inst{11-8} = index{3-0};
4994 }
4995
4996 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
4997   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
4998         (ins QPR:$Vn, QPR:$Vm, i32imm:$index), NVExtFrm,
4999         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5000         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
5001                                       (Ty QPR:$Vm), imm:$index)))]> {
5002   bits<4> index;
5003   let Inst{11-8} = index{3-0};
5004 }
5005
5006 def VEXTd8  : VEXTd<"vext", "8",  v8i8> {
5007   let Inst{11-8} = index{3-0};
5008 }
5009 def VEXTd16 : VEXTd<"vext", "16", v4i16> {
5010   let Inst{11-9} = index{2-0};
5011   let Inst{8}    = 0b0;
5012 }
5013 def VEXTd32 : VEXTd<"vext", "32", v2i32> {
5014   let Inst{11-10} = index{1-0};
5015   let Inst{9-8}    = 0b00;
5016 }
5017 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
5018                            (v2f32 DPR:$Vm),
5019                            (i32 imm:$index))),
5020           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
5021
5022 def VEXTq8  : VEXTq<"vext", "8",  v16i8> {
5023   let Inst{11-8} = index{3-0};
5024 }
5025 def VEXTq16 : VEXTq<"vext", "16", v8i16> {
5026   let Inst{11-9} = index{2-0};
5027   let Inst{8}    = 0b0;
5028 }
5029 def VEXTq32 : VEXTq<"vext", "32", v4i32> {
5030   let Inst{11-10} = index{1-0};
5031   let Inst{9-8}    = 0b00;
5032 }
5033 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
5034                            (v4f32 QPR:$Vm),
5035                            (i32 imm:$index))),
5036           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
5037
5038 //   VTRN     : Vector Transpose
5039
5040 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
5041 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
5042 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
5043
5044 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
5045 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
5046 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
5047
5048 //   VUZP     : Vector Unzip (Deinterleave)
5049
5050 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
5051 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
5052 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
5053
5054 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
5055 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
5056 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
5057
5058 //   VZIP     : Vector Zip (Interleave)
5059
5060 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
5061 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
5062 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
5063
5064 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
5065 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
5066 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
5067
5068 // Vector Table Lookup and Table Extension.
5069
5070 //   VTBL     : Vector Table Lookup
5071 let DecoderMethod = "DecodeTBLInstruction" in {
5072 def  VTBL1
5073   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
5074         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
5075         "vtbl", "8", "$Vd, $Vn, $Vm", "",
5076         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
5077 let hasExtraSrcRegAllocReq = 1 in {
5078 def  VTBL2
5079   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
5080         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
5081         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
5082 def  VTBL3
5083   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
5084         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
5085         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
5086 def  VTBL4
5087   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
5088         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
5089         NVTBLFrm, IIC_VTB4,
5090         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
5091 } // hasExtraSrcRegAllocReq = 1
5092
5093 def  VTBL2Pseudo
5094   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
5095 def  VTBL3Pseudo
5096   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
5097 def  VTBL4Pseudo
5098   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
5099
5100 //   VTBX     : Vector Table Extension
5101 def  VTBX1
5102   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
5103         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
5104         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
5105         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
5106                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
5107 let hasExtraSrcRegAllocReq = 1 in {
5108 def  VTBX2
5109   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
5110         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
5111         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
5112 def  VTBX3
5113   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
5114         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
5115         NVTBLFrm, IIC_VTBX3,
5116         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
5117         "$orig = $Vd", []>;
5118 def  VTBX4
5119   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
5120         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
5121         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
5122         "$orig = $Vd", []>;
5123 } // hasExtraSrcRegAllocReq = 1
5124
5125 def  VTBX2Pseudo
5126   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
5127                 IIC_VTBX2, "$orig = $dst", []>;
5128 def  VTBX3Pseudo
5129   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5130                 IIC_VTBX3, "$orig = $dst", []>;
5131 def  VTBX4Pseudo
5132   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5133                 IIC_VTBX4, "$orig = $dst", []>;
5134 } // DecoderMethod = "DecodeTBLInstruction"
5135
5136 //===----------------------------------------------------------------------===//
5137 // NEON instructions for single-precision FP math
5138 //===----------------------------------------------------------------------===//
5139
5140 class N2VSPat<SDNode OpNode, NeonI Inst>
5141   : NEONFPPat<(f32 (OpNode SPR:$a)),
5142               (EXTRACT_SUBREG
5143                (v2f32 (COPY_TO_REGCLASS (Inst
5144                 (INSERT_SUBREG
5145                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5146                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
5147
5148 class N3VSPat<SDNode OpNode, NeonI Inst>
5149   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
5150               (EXTRACT_SUBREG
5151                (v2f32 (COPY_TO_REGCLASS (Inst
5152                 (INSERT_SUBREG
5153                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5154                  SPR:$a, ssub_0),
5155                 (INSERT_SUBREG
5156                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5157                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5158
5159 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
5160   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
5161               (EXTRACT_SUBREG
5162                (v2f32 (COPY_TO_REGCLASS (Inst
5163                 (INSERT_SUBREG
5164                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5165                  SPR:$acc, ssub_0),
5166                 (INSERT_SUBREG
5167                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5168                  SPR:$a, ssub_0),
5169                 (INSERT_SUBREG
5170                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5171                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5172
5173 def : N3VSPat<fadd, VADDfd>;
5174 def : N3VSPat<fsub, VSUBfd>;
5175 def : N3VSPat<fmul, VMULfd>;
5176 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
5177       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5178 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
5179       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5180 def : N2VSPat<fabs, VABSfd>;
5181 def : N2VSPat<fneg, VNEGfd>;
5182 def : N3VSPat<NEONfmax, VMAXfd>;
5183 def : N3VSPat<NEONfmin, VMINfd>;
5184 def : N2VSPat<arm_ftosi, VCVTf2sd>;
5185 def : N2VSPat<arm_ftoui, VCVTf2ud>;
5186 def : N2VSPat<arm_sitof, VCVTs2fd>;
5187 def : N2VSPat<arm_uitof, VCVTu2fd>;
5188
5189 //===----------------------------------------------------------------------===//
5190 // Non-Instruction Patterns
5191 //===----------------------------------------------------------------------===//
5192
5193 // bit_convert
5194 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
5195 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
5196 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
5197 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
5198 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
5199 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
5200 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
5201 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
5202 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
5203 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
5204 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
5205 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
5206 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
5207 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
5208 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
5209 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
5210 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
5211 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
5212 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
5213 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
5214 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
5215 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
5216 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
5217 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
5218 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
5219 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
5220 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
5221 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
5222 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
5223 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
5224
5225 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
5226 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
5227 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
5228 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
5229 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
5230 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
5231 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
5232 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
5233 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
5234 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
5235 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
5236 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
5237 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
5238 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
5239 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
5240 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
5241 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
5242 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
5243 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
5244 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
5245 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
5246 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
5247 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
5248 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
5249 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
5250 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
5251 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
5252 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
5253 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
5254 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;
5255
5256
5257 //===----------------------------------------------------------------------===//
5258 // Assembler aliases
5259 //
5260
5261 // VAND/VEOR/VORR accept but do not require a type suffix.
5262 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5263                          (VANDd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5264 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5265                          (VANDq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5266 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5267                          (VEORd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5268 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5269                          (VEORq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5270 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5271                          (VORRd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5272 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5273                          (VORRq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5274
5275 // VLD1 requires a size suffix, but also accepts type specific variants.
5276 // Load one D register.
5277 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5278                           (VLD1d8 VecListOneD:$Vd, addrmode6:$Rn, pred:$p)>;
5279 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5280                           (VLD1d16 VecListOneD:$Vd, addrmode6:$Rn, pred:$p)>;
5281 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5282                           (VLD1d32 VecListOneD:$Vd, addrmode6:$Rn, pred:$p)>;
5283 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5284                           (VLD1d64 VecListOneD:$Vd, addrmode6:$Rn, pred:$p)>;
5285 //        with writeback, fixed stride
5286 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5287           (VLD1d8wb_fixed VecListOneD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5288 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5289           (VLD1d16wb_fixed VecListOneD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5290 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5291           (VLD1d32wb_fixed VecListOneD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5292 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5293           (VLD1d64wb_fixed VecListOneD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5294 //        with writeback, register stride
5295 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5296           (VLD1d8wb_register  VecListOneD:$Vd, zero_reg, addrmode6:$Rn,
5297                               rGPR:$Rm, pred:$p)>;
5298 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5299           (VLD1d16wb_register VecListOneD:$Vd, zero_reg, addrmode6:$Rn,
5300                               rGPR:$Rm, pred:$p)>;
5301 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5302           (VLD1d32wb_register VecListOneD:$Vd, zero_reg, addrmode6:$Rn,
5303                               rGPR:$Rm, pred:$p)>;
5304 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5305           (VLD1d64wb_register VecListOneD:$Vd, zero_reg, addrmode6:$Rn,
5306                               rGPR:$Rm, pred:$p)>;
5307
5308 // Load two D registers.
5309 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5310                           (VLD1q8 VecListTwoD:$Vd, addrmode6:$Rn, pred:$p)>;
5311 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5312                           (VLD1q16 VecListTwoD:$Vd, addrmode6:$Rn, pred:$p)>;
5313 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5314                           (VLD1q32 VecListTwoD:$Vd, addrmode6:$Rn, pred:$p)>;
5315 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5316                           (VLD1q64 VecListTwoD:$Vd, addrmode6:$Rn, pred:$p)>;
5317 //        with writeback, fixed stride
5318 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5319           (VLD1q8wb_fixed VecListTwoD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5320 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5321           (VLD1q16wb_fixed VecListTwoD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5322 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5323           (VLD1q32wb_fixed VecListTwoD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5324 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5325           (VLD1q64wb_fixed VecListTwoD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5326 //        with writeback, register stride
5327 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5328           (VLD1q8wb_register  VecListTwoD:$Vd, zero_reg, addrmode6:$Rn,
5329                               rGPR:$Rm, pred:$p)>;
5330 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5331           (VLD1q16wb_register VecListTwoD:$Vd, zero_reg, addrmode6:$Rn,
5332                               rGPR:$Rm, pred:$p)>;
5333 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5334           (VLD1q32wb_register VecListTwoD:$Vd, zero_reg, addrmode6:$Rn,
5335                               rGPR:$Rm, pred:$p)>;
5336 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5337           (VLD1q64wb_register VecListTwoD:$Vd, zero_reg, addrmode6:$Rn,
5338                               rGPR:$Rm, pred:$p)>;
5339
5340 // Load three D registers.
5341 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5342                           (VLD1d8T VecListThreeD:$Vd, addrmode6:$Rn, pred:$p)>;
5343 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5344                           (VLD1d16T VecListThreeD:$Vd, addrmode6:$Rn, pred:$p)>;
5345 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5346                           (VLD1d32T VecListThreeD:$Vd, addrmode6:$Rn, pred:$p)>;
5347 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5348                           (VLD1d64T VecListThreeD:$Vd, addrmode6:$Rn, pred:$p)>;
5349 //        with writeback, fixed stride
5350 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5351                           (VLD1d8Twb_fixed VecListThreeD:$Vd, zero_reg,
5352                                            addrmode6:$Rn, pred:$p)>;
5353 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5354                           (VLD1d16Twb_fixed VecListThreeD:$Vd, zero_reg,
5355                                             addrmode6:$Rn, pred:$p)>;
5356 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5357                           (VLD1d32Twb_fixed VecListThreeD:$Vd, zero_reg,
5358                                             addrmode6:$Rn, pred:$p)>;
5359 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5360                           (VLD1d64Twb_fixed VecListThreeD:$Vd, zero_reg,
5361                                             addrmode6:$Rn, pred:$p)>;
5362 //        with writeback, register stride
5363 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5364                         (VLD1d8Twb_register VecListThreeD:$Vd, zero_reg,
5365                                             addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5366 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5367                         (VLD1d16Twb_register VecListThreeD:$Vd, zero_reg,
5368                                              addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5369 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5370                         (VLD1d32Twb_register VecListThreeD:$Vd, zero_reg,
5371                                              addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5372 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5373                         (VLD1d64Twb_register VecListThreeD:$Vd, zero_reg,
5374                                              addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5375
5376
5377 // Load four D registers.
5378 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5379                           (VLD1d8Q VecListFourD:$Vd, addrmode6:$Rn, pred:$p)>;
5380 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5381                           (VLD1d16Q VecListFourD:$Vd, addrmode6:$Rn, pred:$p)>;
5382 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5383                           (VLD1d32Q VecListFourD:$Vd, addrmode6:$Rn, pred:$p)>;
5384 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5385                           (VLD1d64Q VecListFourD:$Vd, addrmode6:$Rn, pred:$p)>;
5386 //        with writeback, fixed stride
5387 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5388                           (VLD1d8Qwb_fixed VecListFourD:$Vd, zero_reg,
5389                                            addrmode6:$Rn, pred:$p)>;
5390 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5391                           (VLD1d16Qwb_fixed VecListFourD:$Vd, zero_reg,
5392                                             addrmode6:$Rn, pred:$p)>;
5393 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5394                           (VLD1d32Qwb_fixed VecListFourD:$Vd, zero_reg,
5395                                             addrmode6:$Rn, pred:$p)>;
5396 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5397                           (VLD1d64Qwb_fixed VecListFourD:$Vd, zero_reg,
5398                                             addrmode6:$Rn, pred:$p)>;
5399 //        with writeback, register stride
5400 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5401                        (VLD1d8Qwb_register VecListFourD:$Vd, zero_reg,
5402                                            addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5403 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5404                        (VLD1d16Qwb_register VecListFourD:$Vd, zero_reg,
5405                                             addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5406 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5407                        (VLD1d32Qwb_register VecListFourD:$Vd, zero_reg,
5408                                             addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5409 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5410                        (VLD1d64Qwb_register VecListFourD:$Vd, zero_reg,
5411                                             addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5412
5413 // VST1 requires a size suffix, but also accepts type specific variants.
5414 // Store one D register.
5415 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5416                           (VST1d8 addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5417 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5418                           (VST1d16 addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5419 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5420                           (VST1d32 addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5421 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5422                           (VST1d64 addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5423 //        with writeback, fixed stride
5424 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5425           (VST1d8wb_fixed zero_reg, addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5426 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5427           (VST1d16wb_fixed zero_reg, addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5428 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5429           (VST1d32wb_fixed zero_reg, addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5430 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5431           (VST1d64wb_fixed zero_reg, addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5432 //        with writeback, register stride
5433 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5434           (VST1d8wb_register  zero_reg, addrmode6:$Rn, rGPR:$Rm,
5435                               VecListOneD:$Vd, pred:$p)>;
5436 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5437           (VST1d16wb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5438                               VecListOneD:$Vd, pred:$p)>;
5439 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5440           (VST1d32wb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5441                               VecListOneD:$Vd, pred:$p)>;
5442 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5443           (VST1d64wb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5444                               VecListOneD:$Vd, pred:$p)>;
5445
5446 // Store two D registers.
5447 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5448                           (VST1q8 addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5449 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5450                           (VST1q16 addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5451 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5452                           (VST1q32 addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5453 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5454                           (VST1q64 addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5455 //        with writeback, fixed stride
5456 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5457           (VST1q8wb_fixed zero_reg, addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5458 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5459           (VST1q16wb_fixed zero_reg, addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5460 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5461           (VST1q32wb_fixed zero_reg, addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5462 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5463           (VST1q64wb_fixed zero_reg, addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5464 //        with writeback, register stride
5465 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5466           (VST1q8wb_register  zero_reg, addrmode6:$Rn,
5467                               rGPR:$Rm, VecListTwoD:$Vd, pred:$p)>;
5468 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5469           (VST1q16wb_register zero_reg, addrmode6:$Rn,
5470                               rGPR:$Rm, VecListTwoD:$Vd, pred:$p)>;
5471 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5472           (VST1q32wb_register zero_reg, addrmode6:$Rn,
5473                               rGPR:$Rm, VecListTwoD:$Vd, pred:$p)>;
5474 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5475           (VST1q64wb_register zero_reg, addrmode6:$Rn,
5476                               rGPR:$Rm, VecListTwoD:$Vd, pred:$p)>;
5477
5478 // Load three D registers.
5479 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5480                           (VST1d8T addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5481 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5482                           (VST1d16T addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5483 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5484                           (VST1d32T addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5485 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5486                           (VST1d64T addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5487 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5488         (VST1d8Twb_fixed zero_reg, addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5489 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5490         (VST1d16Twb_fixed zero_reg, addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5491 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5492         (VST1d32Twb_fixed zero_reg, addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5493 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5494         (VST1d64Twb_fixed zero_reg, addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5495 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5496         (VST1d8Twb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5497                             VecListThreeD:$Vd, pred:$p)>;
5498 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5499         (VST1d16Twb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5500                              VecListThreeD:$Vd, pred:$p)>;
5501 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5502         (VST1d32Twb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5503                              VecListThreeD:$Vd, pred:$p)>;
5504 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5505         (VST1d64Twb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5506                              VecListThreeD:$Vd, pred:$p)>;
5507
5508 // Load four D registers.
5509 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5510                           (VST1d8Q addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5511 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5512                           (VST1d16Q addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5513 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5514                           (VST1d32Q addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5515 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5516                           (VST1d64Q addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5517 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5518         (VST1d8Qwb_fixed zero_reg, addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5519 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5520         (VST1d16Qwb_fixed zero_reg, addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5521 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5522         (VST1d32Qwb_fixed zero_reg, addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5523 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5524         (VST1d64Qwb_fixed zero_reg, addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5525 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5526         (VST1d8Qwb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5527                             VecListFourD:$Vd, pred:$p)>;
5528 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5529         (VST1d16Qwb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5530                              VecListFourD:$Vd, pred:$p)>;
5531 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5532         (VST1d32Qwb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5533                              VecListFourD:$Vd, pred:$p)>;
5534 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5535         (VST1d64Qwb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5536                              VecListFourD:$Vd, pred:$p)>;
5537
5538
5539 // VTRN instructions data type suffix aliases for more-specific types.
5540 defm : VFPDT8ReqInstAlias <"vtrn${p}", "$Dd, $Dm",
5541                           (VTRNd8 DPR:$Dd, DPR:$Dm, pred:$p)>;
5542 defm : VFPDT16ReqInstAlias<"vtrn${p}", "$Dd, $Dm",
5543                           (VTRNd16 DPR:$Dd, DPR:$Dm, pred:$p)>;
5544 defm : VFPDT32ReqInstAlias<"vtrn${p}", "$Dd, $Dm",
5545                           (VTRNd32 DPR:$Dd, DPR:$Dm, pred:$p)>;
5546
5547 defm : VFPDT8ReqInstAlias <"vtrn${p}", "$Qd, $Qm",
5548                           (VTRNq8 QPR:$Qd, QPR:$Qm, pred:$p)>;
5549 defm : VFPDT16ReqInstAlias<"vtrn${p}", "$Qd, $Qm",
5550                           (VTRNq16 QPR:$Qd, QPR:$Qm, pred:$p)>;
5551 defm : VFPDT32ReqInstAlias<"vtrn${p}", "$Qd, $Qm",
5552                           (VTRNq32 QPR:$Qd, QPR:$Qm, pred:$p)>;