lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  69
  70 // VDUPLANE can produce a quad-register result from a double-register source,
  71 // so the result is not constrained to match the source.
  72 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  73                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  74                                                 SDTCisVT<2, i32>]>>;
  75
  76 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  77                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  78 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  79
  80 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  81 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  82 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  83 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  84
  85 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  86                                          SDTCisSameAs<0, 2>,
  87                                          SDTCisSameAs<0, 3>]>;
  88 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  89 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  90 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  91
  92 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
  93                                          SDTCisSameAs<0, 2>]>;
  94 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
  95 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
  96
  97 //===----------------------------------------------------------------------===//
  98 // NEON operand definitions
  99 //===----------------------------------------------------------------------===//
 100
 101 def h8imm  : Operand<i8> {
 102   let PrintMethod = "printHex8ImmOperand";
 103 }
 104 def h16imm : Operand<i16> {
 105   let PrintMethod = "printHex16ImmOperand";
 106 }
 107 def h32imm : Operand<i32> {
 108   let PrintMethod = "printHex32ImmOperand";
 109 }
 110 def h64imm : Operand<i64> {
 111   let PrintMethod = "printHex64ImmOperand";
 112 }
 113
 114 //===----------------------------------------------------------------------===//
 115 // NEON load / store instructions
 116 //===----------------------------------------------------------------------===//
 117
 118 let mayLoad = 1, neverHasSideEffects = 1 in {
 119 // Use vldmia to load a Q register as a D register pair.
 120 // This is equivalent to VLDMD except that it has a Q register operand
 121 // instead of a pair of D registers.
 122 def VLDMQ
 123   : AXDI5<(outs QPR:$dst), (ins addrmode5:$addr, pred:$p),
 124           IndexModeNone, IIC_fpLoadm,
 125           "vldm${addr:submode}${p}\t${addr:base}, ${dst:dregpair}", "", []>;
 126
 127 // Use vld1 to load a Q register as a D register pair.
 128 // This alternative to VLDMQ allows an alignment to be specified.
 129 // This is equivalent to VLD1q64 except that it has a Q register operand.
 130 def VLD1q
 131   : NLdSt<0,0b10,0b1010,0b1100, (outs QPR:$dst), (ins addrmode6:$addr),
 132           IIC_VLD1, "vld1", "64", "${dst:dregpair}, $addr", "", []>;
 133 } // mayLoad = 1, neverHasSideEffects = 1
 134
 135 let mayStore = 1, neverHasSideEffects = 1 in {
 136 // Use vstmia to store a Q register as a D register pair.
 137 // This is equivalent to VSTMD except that it has a Q register operand
 138 // instead of a pair of D registers.
 139 def VSTMQ
 140   : AXDI5<(outs), (ins QPR:$src, addrmode5:$addr, pred:$p),
 141           IndexModeNone, IIC_fpStorem,
 142           "vstm${addr:submode}${p}\t${addr:base}, ${src:dregpair}", "", []>;
 143
 144 // Use vst1 to store a Q register as a D register pair.
 145 // This alternative to VSTMQ allows an alignment to be specified.
 146 // This is equivalent to VST1q64 except that it has a Q register operand.
 147 def VST1q
 148   : NLdSt<0,0b00,0b1010,0b1100, (outs), (ins addrmode6:$addr, QPR:$src),
 149           IIC_VST, "vst1", "64", "${src:dregpair}, $addr", "", []>;
 150 } // mayStore = 1, neverHasSideEffects = 1
 151
 152 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 153
 154 //   VLD1     : Vector Load (multiple single elements)
 155 class VLD1D<bits<4> op7_4, string Dt>
 156   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst),
 157           (ins addrmode6:$addr), IIC_VLD1,
 158           "vld1", Dt, "\\{$dst\\}, $addr", "", []>;
 159 class VLD1Q<bits<4> op7_4, string Dt>
 160   : NLdSt<0,0b10,0b1010,op7_4, (outs DPR:$dst1, DPR:$dst2),
 161           (ins addrmode6:$addr), IIC_VLD1,
 162           "vld1", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 163
 164 def  VLD1d8   : VLD1D<0b0000, "8">;
 165 def  VLD1d16  : VLD1D<0b0100, "16">;
 166 def  VLD1d32  : VLD1D<0b1000, "32">;
 167 def  VLD1d64  : VLD1D<0b1100, "64">;
 168
 169 def  VLD1q8   : VLD1Q<0b0000, "8">;
 170 def  VLD1q16  : VLD1Q<0b0100, "16">;
 171 def  VLD1q32  : VLD1Q<0b1000, "32">;
 172 def  VLD1q64  : VLD1Q<0b1100, "64">;
 173
 174 // ...with address register writeback:
 175 class VLD1DWB<bits<4> op7_4, string Dt>
 176   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst, GPR:$wb),
 177           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 178           "vld1", Dt, "\\{$dst\\}, $addr$offset",
 179           "$addr.addr = $wb", []>;
 180 class VLD1QWB<bits<4> op7_4, string Dt>
 181   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst, GPR:$wb),
 182           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1,
 183           "vld1", Dt, "${dst:dregpair}, $addr$offset",
 184           "$addr.addr = $wb", []>;
 185
 186 def VLD1d8_UPD  : VLD1DWB<0b0000, "8">;
 187 def VLD1d16_UPD : VLD1DWB<0b0100, "16">;
 188 def VLD1d32_UPD : VLD1DWB<0b1000, "32">;
 189 def VLD1d64_UPD : VLD1DWB<0b1100, "64">;
 190
 191 def VLD1q8_UPD  : VLD1QWB<0b0000, "8">;
 192 def VLD1q16_UPD : VLD1QWB<0b0100, "16">;
 193 def VLD1q32_UPD : VLD1QWB<0b1000, "32">;
 194 def VLD1q64_UPD : VLD1QWB<0b1100, "64">;
 195
 196 // ...with 3 registers (some of these are only for the disassembler):
 197 class VLD1D3<bits<4> op7_4, string Dt>
 198   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 199           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 200           "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 201 class VLD1D3WB<bits<4> op7_4, string Dt>
 202   : NLdSt<0,0b10,0b0110,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 203           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 204           "\\{$dst1, $dst2, $dst3\\}, $addr$offset", "$addr.addr = $wb", []>;
 205
 206 def VLD1d8T      : VLD1D3<0b0000, "8">;
 207 def VLD1d16T     : VLD1D3<0b0100, "16">;
 208 def VLD1d32T     : VLD1D3<0b1000, "32">;
 209 def VLD1d64T     : VLD1D3<0b1100, "64">;
 210
 211 def VLD1d8T_UPD  : VLD1D3WB<0b0000, "8">;
 212 def VLD1d16T_UPD : VLD1D3WB<0b0100, "16">;
 213 def VLD1d32T_UPD : VLD1D3WB<0b1000, "32">;
 214 def VLD1d64T_UPD : VLD1D3WB<0b1100, "64">;
 215
 216 // ...with 4 registers (some of these are only for the disassembler):
 217 class VLD1D4<bits<4> op7_4, string Dt>
 218   : NLdSt<0,0b10,0b0010,op7_4,(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 219           (ins addrmode6:$addr), IIC_VLD1, "vld1", Dt,
 220           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 221 class VLD1D4WB<bits<4> op7_4, string Dt>
 222   : NLdSt<0,0b10,0b0010,op7_4,
 223           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 224           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD1, "vld1", Dt,
 225           "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset", "$addr.addr = $wb",
 226           []>;
 227
 228 def VLD1d8Q      : VLD1D4<0b0000, "8">;
 229 def VLD1d16Q     : VLD1D4<0b0100, "16">;
 230 def VLD1d32Q     : VLD1D4<0b1000, "32">;
 231 def VLD1d64Q     : VLD1D4<0b1100, "64">;
 232
 233 def VLD1d8Q_UPD  : VLD1D4WB<0b0000, "8">;
 234 def VLD1d16Q_UPD : VLD1D4WB<0b0100, "16">;
 235 def VLD1d32Q_UPD : VLD1D4WB<0b1000, "32">;
 236 def VLD1d64Q_UPD : VLD1D4WB<0b1100, "64">;
 237
 238 //   VLD2     : Vector Load (multiple 2-element structures)
 239 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 240   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 241           (ins addrmode6:$addr), IIC_VLD2,
 242           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr", "", []>;
 243 class VLD2Q<bits<4> op7_4, string Dt>
 244   : NLdSt<0, 0b10, 0b0011, op7_4,
 245           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 246           (ins addrmode6:$addr), IIC_VLD2,
 247           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 248
 249 def  VLD2d8   : VLD2D<0b1000, 0b0000, "8">;
 250 def  VLD2d16  : VLD2D<0b1000, 0b0100, "16">;
 251 def  VLD2d32  : VLD2D<0b1000, 0b1000, "32">;
 252
 253 def  VLD2q8   : VLD2Q<0b0000, "8">;
 254 def  VLD2q16  : VLD2Q<0b0100, "16">;
 255 def  VLD2q32  : VLD2Q<0b1000, "32">;
 256
 257 // ...with address register writeback:
 258 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 259   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 260           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 261           "vld2", Dt, "\\{$dst1, $dst2\\}, $addr$offset",
 262           "$addr.addr = $wb", []>;
 263 class VLD2QWB<bits<4> op7_4, string Dt>
 264   : NLdSt<0, 0b10, 0b0011, op7_4,
 265           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 266           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD2,
 267           "vld2", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 268           "$addr.addr = $wb", []>;
 269
 270 def VLD2d8_UPD  : VLD2DWB<0b1000, 0b0000, "8">;
 271 def VLD2d16_UPD : VLD2DWB<0b1000, 0b0100, "16">;
 272 def VLD2d32_UPD : VLD2DWB<0b1000, 0b1000, "32">;
 273
 274 def VLD2q8_UPD  : VLD2QWB<0b0000, "8">;
 275 def VLD2q16_UPD : VLD2QWB<0b0100, "16">;
 276 def VLD2q32_UPD : VLD2QWB<0b1000, "32">;
 277
 278 // ...with double-spaced registers (for disassembly only):
 279 def VLD2b8      : VLD2D<0b1001, 0b0000, "8">;
 280 def VLD2b16     : VLD2D<0b1001, 0b0100, "16">;
 281 def VLD2b32     : VLD2D<0b1001, 0b1000, "32">;
 282 def VLD2b8_UPD  : VLD2DWB<0b1001, 0b0000, "8">;
 283 def VLD2b16_UPD : VLD2DWB<0b1001, 0b0100, "16">;
 284 def VLD2b32_UPD : VLD2DWB<0b1001, 0b1000, "32">;
 285
 286 //   VLD3     : Vector Load (multiple 3-element structures)
 287 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 288   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 289           (ins addrmode6:$addr), IIC_VLD3,
 290           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr", "", []>;
 291
 292 def  VLD3d8   : VLD3D<0b0100, 0b0000, "8">;
 293 def  VLD3d16  : VLD3D<0b0100, 0b0100, "16">;
 294 def  VLD3d32  : VLD3D<0b0100, 0b1000, "32">;
 295
 296 // ...with address register writeback:
 297 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 298   : NLdSt<0, 0b10, op11_8, op7_4,
 299           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 300           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD3,
 301           "vld3", Dt, "\\{$dst1, $dst2, $dst3\\}, $addr$offset",
 302           "$addr.addr = $wb", []>;
 303
 304 def VLD3d8_UPD  : VLD3DWB<0b0100, 0b0000, "8">;
 305 def VLD3d16_UPD : VLD3DWB<0b0100, 0b0100, "16">;
 306 def VLD3d32_UPD : VLD3DWB<0b0100, 0b1000, "32">;
 307
 308 // ...with double-spaced registers (non-updating versions for disassembly only):
 309 def VLD3q8      : VLD3D<0b0101, 0b0000, "8">;
 310 def VLD3q16     : VLD3D<0b0101, 0b0100, "16">;
 311 def VLD3q32     : VLD3D<0b0101, 0b1000, "32">;
 312 def VLD3q8_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 313 def VLD3q16_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 314 def VLD3q32_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 315
 316 // ...alternate versions to be allocated odd register numbers:
 317 def VLD3q8odd_UPD  : VLD3DWB<0b0101, 0b0000, "8">;
 318 def VLD3q16odd_UPD : VLD3DWB<0b0101, 0b0100, "16">;
 319 def VLD3q32odd_UPD : VLD3DWB<0b0101, 0b1000, "32">;
 320
 321 //   VLD4     : Vector Load (multiple 4-element structures)
 322 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 323   : NLdSt<0, 0b10, op11_8, op7_4,
 324           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 325           (ins addrmode6:$addr), IIC_VLD4,
 326           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr", "", []>;
 327
 328 def  VLD4d8   : VLD4D<0b0000, 0b0000, "8">;
 329 def  VLD4d16  : VLD4D<0b0000, 0b0100, "16">;
 330 def  VLD4d32  : VLD4D<0b0000, 0b1000, "32">;
 331
 332 // ...with address register writeback:
 333 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 334   : NLdSt<0, 0b10, op11_8, op7_4,
 335           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 336           (ins addrmode6:$addr, am6offset:$offset), IIC_VLD4,
 337           "vld4", Dt, "\\{$dst1, $dst2, $dst3, $dst4\\}, $addr$offset",
 338           "$addr.addr = $wb", []>;
 339
 340 def VLD4d8_UPD  : VLD4DWB<0b0000, 0b0000, "8">;
 341 def VLD4d16_UPD : VLD4DWB<0b0000, 0b0100, "16">;
 342 def VLD4d32_UPD : VLD4DWB<0b0000, 0b1000, "32">;
 343
 344 // ...with double-spaced registers (non-updating versions for disassembly only):
 345 def VLD4q8      : VLD4D<0b0001, 0b0000, "8">;
 346 def VLD4q16     : VLD4D<0b0001, 0b0100, "16">;
 347 def VLD4q32     : VLD4D<0b0001, 0b1000, "32">;
 348 def VLD4q8_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 349 def VLD4q16_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 350 def VLD4q32_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 351
 352 // ...alternate versions to be allocated odd register numbers:
 353 def VLD4q8odd_UPD  : VLD4DWB<0b0001, 0b0000, "8">;
 354 def VLD4q16odd_UPD : VLD4DWB<0b0001, 0b0100, "16">;
 355 def VLD4q32odd_UPD : VLD4DWB<0b0001, 0b1000, "32">;
 356
 357 //   VLD1LN   : Vector Load (single element to one lane)
 358 //   FIXME: Not yet implemented.
 359
 360 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 361 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 362   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2),
 363           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 364           IIC_VLD2, "vld2", Dt, "\\{$dst1[$lane], $dst2[$lane]\\}, $addr",
 365           "$src1 = $dst1, $src2 = $dst2", []>;
 366
 367 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8">;
 368 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16">;
 369 def VLD2LNd32 : VLD2LN<0b1001, {?,0,?,?}, "32">;
 370
 371 // ...with double-spaced registers:
 372 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16">;
 373 def VLD2LNq32 : VLD2LN<0b1001, {?,1,?,?}, "32">;
 374
 375 // ...alternate versions to be allocated odd register numbers:
 376 def VLD2LNq16odd : VLD2LN<0b0101, {?,?,1,?}, "16">;
 377 def VLD2LNq32odd : VLD2LN<0b1001, {?,1,?,?}, "32">;
 378
 379 // ...with address register writeback:
 380 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 381   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, GPR:$wb),
 382           (ins addrmode6:$addr, am6offset:$offset,
 383            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2, "vld2", Dt,
 384           "\\{$dst1[$lane], $dst2[$lane]\\}, $addr$offset",
 385           "$src1 = $dst1, $src2 = $dst2, $addr.addr = $wb", []>;
 386
 387 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8">;
 388 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16">;
 389 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,?,?}, "32">;
 390
 391 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16">;
 392 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,?,?}, "32">;
 393
 394 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 395 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 396   : NLdSt<1, 0b10, op11_8, op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 397           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 398           nohash_imm:$lane), IIC_VLD3, "vld3", Dt,
 399           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr",
 400           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 401
 402 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8">;
 403 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16">;
 404 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32">;
 405
 406 // ...with double-spaced registers:
 407 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16">;
 408 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32">;
 409
 410 // ...alternate versions to be allocated odd register numbers:
 411 def VLD3LNq16odd : VLD3LN<0b0110, {?,?,1,0}, "16">;
 412 def VLD3LNq32odd : VLD3LN<0b1010, {?,1,0,0}, "32">;
 413
 414 // ...with address register writeback:
 415 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 416   : NLdSt<1, 0b10, op11_8, op7_4,
 417           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 418           (ins addrmode6:$addr, am6offset:$offset,
 419            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 420           IIC_VLD3, "vld3", Dt,
 421           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane]\\}, $addr$offset",
 422           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $addr.addr = $wb",
 423           []>;
 424
 425 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8">;
 426 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16">;
 427 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32">;
 428
 429 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16">;
 430 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32">;
 431
 432 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 433 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 434   : NLdSt<1, 0b10, op11_8, op7_4,
 435           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 436           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 437           nohash_imm:$lane), IIC_VLD4, "vld4", Dt,
 438           "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr",
 439           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 440
 441 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8">;
 442 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16">;
 443 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32">;
 444
 445 // ...with double-spaced registers:
 446 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16">;
 447 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32">;
 448
 449 // ...alternate versions to be allocated odd register numbers:
 450 def VLD4LNq16odd : VLD4LN<0b0111, {?,?,1,?}, "16">;
 451 def VLD4LNq32odd : VLD4LN<0b1011, {?,1,?,?}, "32">;
 452
 453 // ...with address register writeback:
 454 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 455   : NLdSt<1, 0b10, op11_8, op7_4,
 456           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 457           (ins addrmode6:$addr, am6offset:$offset,
 458            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 459           IIC_VLD4, "vld4", Dt,
 460 "\\{$dst1[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $addr$offset",
 461 "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $addr.addr = $wb",
 462           []>;
 463
 464 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8">;
 465 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16">;
 466 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32">;
 467
 468 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16">;
 469 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32">;
 470
 471 //   VLD1DUP  : Vector Load (single element to all lanes)
 472 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 473 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 474 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 475 //   FIXME: Not yet implemented.
 476 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 477
 478 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
 479
 480 //   VST1     : Vector Store (multiple single elements)
 481 class VST1D<bits<4> op7_4, string Dt>
 482   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 483           "vst1", Dt, "\\{$src\\}, $addr", "", []>;
 484 class VST1Q<bits<4> op7_4, string Dt>
 485   : NLdSt<0,0b00,0b1010,op7_4, (outs),
 486           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 487           "vst1", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 488
 489 def  VST1d8   : VST1D<0b0000, "8">;
 490 def  VST1d16  : VST1D<0b0100, "16">;
 491 def  VST1d32  : VST1D<0b1000, "32">;
 492 def  VST1d64  : VST1D<0b1100, "64">;
 493
 494 def  VST1q8   : VST1Q<0b0000, "8">;
 495 def  VST1q16  : VST1Q<0b0100, "16">;
 496 def  VST1q32  : VST1Q<0b1000, "32">;
 497 def  VST1q64  : VST1Q<0b1100, "64">;
 498
 499 // ...with address register writeback:
 500 class VST1DWB<bits<4> op7_4, string Dt>
 501   : NLdSt<0, 0b00, 0b0111, op7_4, (outs GPR:$wb),
 502           (ins addrmode6:$addr, am6offset:$offset, DPR:$src), IIC_VST,
 503           "vst1", Dt, "\\{$src\\}, $addr$offset", "$addr.addr = $wb", []>;
 504 class VST1QWB<bits<4> op7_4, string Dt>
 505   : NLdSt<0, 0b00, 0b1010, op7_4, (outs GPR:$wb),
 506           (ins addrmode6:$addr, am6offset:$offset, QPR:$src), IIC_VST,
 507           "vst1", Dt, "${src:dregpair}, $addr$offset", "$addr.addr = $wb", []>;
 508
 509 def VST1d8_UPD  : VST1DWB<0b0000, "8">;
 510 def VST1d16_UPD : VST1DWB<0b0100, "16">;
 511 def VST1d32_UPD : VST1DWB<0b1000, "32">;
 512 def VST1d64_UPD : VST1DWB<0b1100, "64">;
 513
 514 def VST1q8_UPD  : VST1QWB<0b0000, "8">;
 515 def VST1q16_UPD : VST1QWB<0b0100, "16">;
 516 def VST1q32_UPD : VST1QWB<0b1000, "32">;
 517 def VST1q64_UPD : VST1QWB<0b1100, "64">;
 518
 519 // ...with 3 registers (some of these are only for the disassembler):
 520 class VST1D3<bits<4> op7_4, string Dt>
 521   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
 522           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 523           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 524 class VST1D3WB<bits<4> op7_4, string Dt>
 525   : NLdSt<0, 0b00, 0b0110, op7_4, (outs GPR:$wb),
 526           (ins addrmode6:$addr, am6offset:$offset,
 527            DPR:$src1, DPR:$src2, DPR:$src3),
 528           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 529           "$addr.addr = $wb", []>;
 530
 531 def VST1d8T      : VST1D3<0b0000, "8">;
 532 def VST1d16T     : VST1D3<0b0100, "16">;
 533 def VST1d32T     : VST1D3<0b1000, "32">;
 534 def VST1d64T     : VST1D3<0b1100, "64">;
 535
 536 def VST1d8T_UPD  : VST1D3WB<0b0000, "8">;
 537 def VST1d16T_UPD : VST1D3WB<0b0100, "16">;
 538 def VST1d32T_UPD : VST1D3WB<0b1000, "32">;
 539 def VST1d64T_UPD : VST1D3WB<0b1100, "64">;
 540
 541 // ...with 4 registers (some of these are only for the disassembler):
 542 class VST1D4<bits<4> op7_4, string Dt>
 543   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
 544           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 545           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr", "",
 546           []>;
 547 class VST1D4WB<bits<4> op7_4, string Dt>
 548   : NLdSt<0, 0b00, 0b0010, op7_4, (outs GPR:$wb),
 549           (ins addrmode6:$addr, am6offset:$offset,
 550            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 551           IIC_VST, "vst1", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 552           "$addr.addr = $wb", []>;
 553
 554 def VST1d8Q      : VST1D4<0b0000, "8">;
 555 def VST1d16Q     : VST1D4<0b0100, "16">;
 556 def VST1d32Q     : VST1D4<0b1000, "32">;
 557 def VST1d64Q     : VST1D4<0b1100, "64">;
 558
 559 def VST1d8Q_UPD  : VST1D4WB<0b0000, "8">;
 560 def VST1d16Q_UPD : VST1D4WB<0b0100, "16">;
 561 def VST1d32Q_UPD : VST1D4WB<0b1000, "32">;
 562 def VST1d64Q_UPD : VST1D4WB<0b1100, "64">;
 563
 564 //   VST2     : Vector Store (multiple 2-element structures)
 565 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
 566   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 567           (ins addrmode6:$addr, DPR:$src1, DPR:$src2),
 568           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr", "", []>;
 569 class VST2Q<bits<4> op7_4, string Dt>
 570   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
 571           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 572           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 573           "", []>;
 574
 575 def  VST2d8   : VST2D<0b1000, 0b0000, "8">;
 576 def  VST2d16  : VST2D<0b1000, 0b0100, "16">;
 577 def  VST2d32  : VST2D<0b1000, 0b1000, "32">;
 578
 579 def  VST2q8   : VST2Q<0b0000, "8">;
 580 def  VST2q16  : VST2Q<0b0100, "16">;
 581 def  VST2q32  : VST2Q<0b1000, "32">;
 582
 583 // ...with address register writeback:
 584 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 585   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 586           (ins addrmode6:$addr, am6offset:$offset, DPR:$src1, DPR:$src2),
 587           IIC_VST, "vst2", Dt, "\\{$src1, $src2\\}, $addr$offset",
 588           "$addr.addr = $wb", []>;
 589 class VST2QWB<bits<4> op7_4, string Dt>
 590   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
 591           (ins addrmode6:$addr, am6offset:$offset,
 592            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 593           IIC_VST, "vst2", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 594           "$addr.addr = $wb", []>;
 595
 596 def VST2d8_UPD  : VST2DWB<0b1000, 0b0000, "8">;
 597 def VST2d16_UPD : VST2DWB<0b1000, 0b0100, "16">;
 598 def VST2d32_UPD : VST2DWB<0b1000, 0b1000, "32">;
 599
 600 def VST2q8_UPD  : VST2QWB<0b0000, "8">;
 601 def VST2q16_UPD : VST2QWB<0b0100, "16">;
 602 def VST2q32_UPD : VST2QWB<0b1000, "32">;
 603
 604 // ...with double-spaced registers (for disassembly only):
 605 def VST2b8      : VST2D<0b1001, 0b0000, "8">;
 606 def VST2b16     : VST2D<0b1001, 0b0100, "16">;
 607 def VST2b32     : VST2D<0b1001, 0b1000, "32">;
 608 def VST2b8_UPD  : VST2DWB<0b1001, 0b0000, "8">;
 609 def VST2b16_UPD : VST2DWB<0b1001, 0b0100, "16">;
 610 def VST2b32_UPD : VST2DWB<0b1001, 0b1000, "32">;
 611
 612 //   VST3     : Vector Store (multiple 3-element structures)
 613 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 614   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 615           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 616           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr", "", []>;
 617
 618 def  VST3d8   : VST3D<0b0100, 0b0000, "8">;
 619 def  VST3d16  : VST3D<0b0100, 0b0100, "16">;
 620 def  VST3d32  : VST3D<0b0100, 0b1000, "32">;
 621
 622 // ...with address register writeback:
 623 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 624   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 625           (ins addrmode6:$addr, am6offset:$offset,
 626            DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 627           "vst3", Dt, "\\{$src1, $src2, $src3\\}, $addr$offset",
 628           "$addr.addr = $wb", []>;
 629
 630 def VST3d8_UPD  : VST3DWB<0b0100, 0b0000, "8">;
 631 def VST3d16_UPD : VST3DWB<0b0100, 0b0100, "16">;
 632 def VST3d32_UPD : VST3DWB<0b0100, 0b1000, "32">;
 633
 634 // ...with double-spaced registers (non-updating versions for disassembly only):
 635 def VST3q8      : VST3D<0b0101, 0b0000, "8">;
 636 def VST3q16     : VST3D<0b0101, 0b0100, "16">;
 637 def VST3q32     : VST3D<0b0101, 0b1000, "32">;
 638 def VST3q8_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 639 def VST3q16_UPD : VST3DWB<0b0101, 0b0100, "16">;
 640 def VST3q32_UPD : VST3DWB<0b0101, 0b1000, "32">;
 641
 642 // ...alternate versions to be allocated odd register numbers:
 643 def VST3q8odd_UPD  : VST3DWB<0b0101, 0b0000, "8">;
 644 def VST3q16odd_UPD : VST3DWB<0b0101, 0b0100, "16">;
 645 def VST3q32odd_UPD : VST3DWB<0b0101, 0b1000, "32">;
 646
 647 //   VST4     : Vector Store (multiple 4-element structures)
 648 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 649   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
 650           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 651           IIC_VST, "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr",
 652           "", []>;
 653
 654 def  VST4d8   : VST4D<0b0000, 0b0000, "8">;
 655 def  VST4d16  : VST4D<0b0000, 0b0100, "16">;
 656 def  VST4d32  : VST4D<0b0000, 0b1000, "32">;
 657
 658 // ...with address register writeback:
 659 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 660   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
 661           (ins addrmode6:$addr, am6offset:$offset,
 662            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST,
 663            "vst4", Dt, "\\{$src1, $src2, $src3, $src4\\}, $addr$offset",
 664           "$addr.addr = $wb", []>;
 665
 666 def VST4d8_UPD  : VST4DWB<0b0000, 0b0000, "8">;
 667 def VST4d16_UPD : VST4DWB<0b0000, 0b0100, "16">;
 668 def VST4d32_UPD : VST4DWB<0b0000, 0b1000, "32">;
 669
 670 // ...with double-spaced registers (non-updating versions for disassembly only):
 671 def VST4q8      : VST4D<0b0001, 0b0000, "8">;
 672 def VST4q16     : VST4D<0b0001, 0b0100, "16">;
 673 def VST4q32     : VST4D<0b0001, 0b1000, "32">;
 674 def VST4q8_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 675 def VST4q16_UPD : VST4DWB<0b0001, 0b0100, "16">;
 676 def VST4q32_UPD : VST4DWB<0b0001, 0b1000, "32">;
 677
 678 // ...alternate versions to be allocated odd register numbers:
 679 def VST4q8odd_UPD  : VST4DWB<0b0001, 0b0000, "8">;
 680 def VST4q16odd_UPD : VST4DWB<0b0001, 0b0100, "16">;
 681 def VST4q32odd_UPD : VST4DWB<0b0001, 0b1000, "32">;
 682
 683 //   VST1LN   : Vector Store (single element from one lane)
 684 //   FIXME: Not yet implemented.
 685
 686 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 687 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 688   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 689           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 690           IIC_VST, "vst2", Dt, "\\{$src1[$lane], $src2[$lane]\\}, $addr",
 691           "", []>;
 692
 693 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8">;
 694 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16">;
 695 def VST2LNd32 : VST2LN<0b1001, {?,0,?,?}, "32">;
 696
 697 // ...with double-spaced registers:
 698 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16">;
 699 def VST2LNq32 : VST2LN<0b1001, {?,1,?,?}, "32">;
 700
 701 // ...alternate versions to be allocated odd register numbers:
 702 def VST2LNq16odd : VST2LN<0b0101, {?,?,1,?}, "16">;
 703 def VST2LNq32odd : VST2LN<0b1001, {?,1,?,?}, "32">;
 704
 705 // ...with address register writeback:
 706 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 707   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 708           (ins addrmode6:$addr, am6offset:$offset,
 709            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST, "vst2", Dt,
 710           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
 711           "$addr.addr = $wb", []>;
 712
 713 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8">;
 714 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16">;
 715 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,?,?}, "32">;
 716
 717 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16">;
 718 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,?,?}, "32">;
 719
 720 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 721 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 722   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 723           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 724            nohash_imm:$lane), IIC_VST, "vst3", Dt,
 725           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr", "", []>;
 726
 727 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8">;
 728 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16">;
 729 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32">;
 730
 731 // ...with double-spaced registers:
 732 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16">;
 733 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32">;
 734
 735 // ...alternate versions to be allocated odd register numbers:
 736 def VST3LNq16odd : VST3LN<0b0110, {?,?,1,0}, "16">;
 737 def VST3LNq32odd : VST3LN<0b1010, {?,1,0,0}, "32">;
 738
 739 // ...with address register writeback:
 740 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 741   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 742           (ins addrmode6:$addr, am6offset:$offset,
 743            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 744           IIC_VST, "vst3", Dt,
 745           "\\{$src1[$lane], $src2[$lane], $src3[$lane]\\}, $addr$offset",
 746           "$addr.addr = $wb", []>;
 747
 748 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8">;
 749 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16">;
 750 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32">;
 751
 752 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16">;
 753 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32">;
 754
 755 //   VST4LN   : Vector Store (single 4-element structure from one lane)
 756 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 757   : NLdSt<1, 0b00, op11_8, op7_4, (outs),
 758           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 759            nohash_imm:$lane), IIC_VST, "vst4", Dt,
 760           "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr",
 761           "", []>;
 762
 763 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8">;
 764 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16">;
 765 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32">;
 766
 767 // ...with double-spaced registers:
 768 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16">;
 769 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32">;
 770
 771 // ...alternate versions to be allocated odd register numbers:
 772 def VST4LNq16odd : VST4LN<0b0111, {?,?,1,?}, "16">;
 773 def VST4LNq32odd : VST4LN<0b1011, {?,1,?,?}, "32">;
 774
 775 // ...with address register writeback:
 776 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 777   : NLdSt<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
 778           (ins addrmode6:$addr, am6offset:$offset,
 779            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 780           IIC_VST, "vst4", Dt,
 781   "\\{$src1[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $addr$offset",
 782           "$addr.addr = $wb", []>;
 783
 784 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8">;
 785 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16">;
 786 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32">;
 787
 788 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16">;
 789 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32">;
 790
 791 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
 792
 793
 794 //===----------------------------------------------------------------------===//
 795 // NEON pattern fragments
 796 //===----------------------------------------------------------------------===//
 797
 798 // Extract D sub-registers of Q registers.
 799 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 800   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 801   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
 802 }]>;
 803 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 804   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 805   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
 806 }]>;
 807 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 808   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 809   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
 810 }]>;
 811 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 812   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 813   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
 814 }]>;
 815 def DSubReg_f64_other_reg : SDNodeXForm<imm, [{
 816   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
 817   return CurDAG->getTargetConstant(ARM::dsub_0 + (1 - N->getZExtValue()),
 818                                    MVT::i32);
 819 }]>;
 820
 821 // Extract S sub-registers of Q/D registers.
 822 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 823   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
 824   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
 825 }]>;
 826
 827 // Translate lane numbers from Q registers to D subregs.
 828 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 829   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 830 }]>;
 831 def SubReg_i16_lane : SDNodeXForm<imm, [{
 832   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 833 }]>;
 834 def SubReg_i32_lane : SDNodeXForm<imm, [{
 835   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 836 }]>;
 837
 838 //===----------------------------------------------------------------------===//
 839 // Instruction Classes
 840 //===----------------------------------------------------------------------===//
 841
 842 // Basic 2-register operations: single-, double- and quad-register.
 843 class N2VS<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 844            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 845            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 846   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 847         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 848         IIC_VUNAD, OpcodeStr, Dt, "$dst, $src", "", []>;
 849 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 850            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 851            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 852   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 853         (ins DPR:$src), IIC_VUNAD, OpcodeStr, Dt,"$dst, $src", "",
 854         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 855 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 856            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 857            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
 858   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 859         (ins QPR:$src), IIC_VUNAQ, OpcodeStr, Dt,"$dst, $src", "",
 860         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 861
 862 // Basic 2-register intrinsics, both double- and quad-register.
 863 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 864               bits<2> op17_16, bits<5> op11_7, bit op4,
 865               InstrItinClass itin, string OpcodeStr, string Dt,
 866               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 867   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 868         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 869         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 870 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 871               bits<2> op17_16, bits<5> op11_7, bit op4,
 872               InstrItinClass itin, string OpcodeStr, string Dt,
 873               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 874   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 875         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 876         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 877
 878 // Narrow 2-register intrinsics.
 879 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 880               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 881               InstrItinClass itin, string OpcodeStr, string Dt,
 882               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 883   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 884         (ins QPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 885         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 886
 887 // Long 2-register intrinsics (currently only used for VMOVL).
 888 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 889               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 890               InstrItinClass itin, string OpcodeStr, string Dt,
 891               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 892   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$dst),
 893         (ins DPR:$src), itin, OpcodeStr, Dt, "$dst, $src", "",
 894         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src))))]>;
 895
 896 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
 897 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
 898   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
 899         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
 900         OpcodeStr, Dt, "$dst1, $dst2",
 901         "$src1 = $dst1, $src2 = $dst2", []>;
 902 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
 903                   InstrItinClass itin, string OpcodeStr, string Dt>
 904   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
 905         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$dst1, $dst2",
 906         "$src1 = $dst1, $src2 = $dst2", []>;
 907
 908 // Basic 3-register operations: single-, double- and quad-register.
 909 class N3VS<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 910            string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
 911            SDNode OpNode, bit Commutable>
 912   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 913         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm,
 914         IIC_VBIND, OpcodeStr, Dt, "$dst, $src1, $src2", "", []> {
 915   let isCommutable = Commutable;
 916 }
 917
 918 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 919            InstrItinClass itin, string OpcodeStr, string Dt,
 920            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 921   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 922         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
 923         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 924         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 925   let isCommutable = Commutable;
 926 }
 927 // Same as N3VD but no data type.
 928 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 929            InstrItinClass itin, string OpcodeStr,
 930            ValueType ResTy, ValueType OpTy,
 931            SDNode OpNode, bit Commutable>
 932   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
 933          (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
 934          OpcodeStr, "$dst, $src1, $src2", "",
 935          [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]>{
 936   let isCommutable = Commutable;
 937 }
 938
 939 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
 940              InstrItinClass itin, string OpcodeStr, string Dt,
 941              ValueType Ty, SDNode ShOp>
 942   : N3V<0, 1, op21_20, op11_8, 1, 0,
 943         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 944         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 945         [(set (Ty DPR:$dst),
 946               (Ty (ShOp (Ty DPR:$src1),
 947                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),imm:$lane)))))]> {
 948   let isCommutable = 0;
 949 }
 950 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
 951                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
 952   : N3V<0, 1, op21_20, op11_8, 1, 0,
 953         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 954         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
 955         [(set (Ty DPR:$dst),
 956               (Ty (ShOp (Ty DPR:$src1),
 957                         (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
 958   let isCommutable = 0;
 959 }
 960
 961 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 962            InstrItinClass itin, string OpcodeStr, string Dt,
 963            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 964   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 965         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
 966         OpcodeStr, Dt, "$dst, $src1, $src2", "",
 967         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 968   let isCommutable = Commutable;
 969 }
 970 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 971            InstrItinClass itin, string OpcodeStr,
 972            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
 973   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
 974          (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, itin,
 975          OpcodeStr, "$dst, $src1, $src2", "",
 976          [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]>{
 977   let isCommutable = Commutable;
 978 }
 979 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
 980              InstrItinClass itin, string OpcodeStr, string Dt,
 981              ValueType ResTy, ValueType OpTy, SDNode ShOp>
 982   : N3V<1, 1, op21_20, op11_8, 1, 0,
 983         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 984         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
 985         [(set (ResTy QPR:$dst),
 986               (ResTy (ShOp (ResTy QPR:$src1),
 987                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 988                                                 imm:$lane)))))]> {
 989   let isCommutable = 0;
 990 }
 991 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
 992                ValueType ResTy, ValueType OpTy, SDNode ShOp>
 993   : N3V<1, 1, op21_20, op11_8, 1, 0,
 994         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 995         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$dst, $src1, $src2[$lane]","",
 996         [(set (ResTy QPR:$dst),
 997               (ResTy (ShOp (ResTy QPR:$src1),
 998                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
 999                                                 imm:$lane)))))]> {
1000   let isCommutable = 0;
1001 }
1002
1003 // Basic 3-register intrinsics, both double- and quad-register.
1004 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1005               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1006               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1007   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1008         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), f, itin,
1009         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1010         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
1011   let isCommutable = Commutable;
1012 }
1013 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1014                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1015   : N3V<0, 1, op21_20, op11_8, 1, 0,
1016         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1017         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1018         [(set (Ty DPR:$dst),
1019               (Ty (IntOp (Ty DPR:$src1),
1020                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
1021                                            imm:$lane)))))]> {
1022   let isCommutable = 0;
1023 }
1024 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1025                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
1026   : N3V<0, 1, op21_20, op11_8, 1, 0,
1027         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1028         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1029         [(set (Ty DPR:$dst),
1030               (Ty (IntOp (Ty DPR:$src1),
1031                          (Ty (NEONvduplane (Ty DPR_8:$src2), imm:$lane)))))]> {
1032   let isCommutable = 0;
1033 }
1034
1035 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1036               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1037               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
1038   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1039         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), f, itin,
1040         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1041         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
1042   let isCommutable = Commutable;
1043 }
1044 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1045                 string OpcodeStr, string Dt,
1046                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1047   : N3V<1, 1, op21_20, op11_8, 1, 0,
1048         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1049         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1050         [(set (ResTy QPR:$dst),
1051               (ResTy (IntOp (ResTy QPR:$src1),
1052                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1053                                                  imm:$lane)))))]> {
1054   let isCommutable = 0;
1055 }
1056 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1057                   string OpcodeStr, string Dt,
1058                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1059   : N3V<1, 1, op21_20, op11_8, 1, 0,
1060         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1061         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1062         [(set (ResTy QPR:$dst),
1063               (ResTy (IntOp (ResTy QPR:$src1),
1064                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
1065                                                  imm:$lane)))))]> {
1066   let isCommutable = 0;
1067 }
1068
1069 // Multiply-Add/Sub operations: single-, double- and quad-register.
1070 class N3VSMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1071                 InstrItinClass itin, string OpcodeStr, string Dt,
1072                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1073   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1074         (outs DPR_VFP2:$dst),
1075         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), N3RegFrm, itin,
1076         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst", []>;
1077
1078 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1079                 InstrItinClass itin, string OpcodeStr, string Dt,
1080                 ValueType Ty, SDNode MulOp, SDNode OpNode>
1081   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1082         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1083         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1084         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
1085                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
1086 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1087                   string OpcodeStr, string Dt,
1088                   ValueType Ty, SDNode MulOp, SDNode ShOp>
1089   : N3V<0, 1, op21_20, op11_8, 1, 0,
1090         (outs DPR:$dst),
1091         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1092         NVMulSLFrm, itin,
1093         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1094         [(set (Ty DPR:$dst),
1095               (Ty (ShOp (Ty DPR:$src1),
1096                         (Ty (MulOp DPR:$src2,
1097                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
1098                                                      imm:$lane)))))))]>;
1099 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1100                     string OpcodeStr, string Dt,
1101                     ValueType Ty, SDNode MulOp, SDNode ShOp>
1102   : N3V<0, 1, op21_20, op11_8, 1, 0,
1103         (outs DPR:$dst),
1104         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1105         NVMulSLFrm, itin,
1106         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1107         [(set (Ty DPR:$dst),
1108               (Ty (ShOp (Ty DPR:$src1),
1109                         (Ty (MulOp DPR:$src2,
1110                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
1111                                                      imm:$lane)))))))]>;
1112
1113 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1114                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
1115                 SDNode MulOp, SDNode OpNode>
1116   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1117         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1118         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1119         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
1120                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
1121 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1122                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1123                   SDNode MulOp, SDNode ShOp>
1124   : N3V<1, 1, op21_20, op11_8, 1, 0,
1125         (outs QPR:$dst),
1126         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1127         NVMulSLFrm, itin,
1128         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1129         [(set (ResTy QPR:$dst),
1130               (ResTy (ShOp (ResTy QPR:$src1),
1131                            (ResTy (MulOp QPR:$src2,
1132                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1133                                                         imm:$lane)))))))]>;
1134 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1135                     string OpcodeStr, string Dt,
1136                     ValueType ResTy, ValueType OpTy,
1137                     SDNode MulOp, SDNode ShOp>
1138   : N3V<1, 1, op21_20, op11_8, 1, 0,
1139         (outs QPR:$dst),
1140         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1141         NVMulSLFrm, itin,
1142         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1143         [(set (ResTy QPR:$dst),
1144               (ResTy (ShOp (ResTy QPR:$src1),
1145                            (ResTy (MulOp QPR:$src2,
1146                                    (ResTy (NEONvduplane (OpTy DPR_8:$src3),
1147                                                         imm:$lane)))))))]>;
1148
1149 // Neon 3-argument intrinsics, both double- and quad-register.
1150 // The destination register is also used as the first source operand register.
1151 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1152                InstrItinClass itin, string OpcodeStr, string Dt,
1153                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1154   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1155         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1156         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1157         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
1158                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
1159 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1160                InstrItinClass itin, string OpcodeStr, string Dt,
1161                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1162   : N3V<op24, op23, op21_20, op11_8, 1, op4,
1163         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), N3RegFrm, itin,
1164         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1165         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
1166                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
1167
1168 // Neon Long 3-argument intrinsic.  The destination register is
1169 // a quad-register and is also used as the first source operand register.
1170 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1171                InstrItinClass itin, string OpcodeStr, string Dt,
1172                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
1173   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1174         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), N3RegFrm, itin,
1175         OpcodeStr, Dt, "$dst, $src2, $src3", "$src1 = $dst",
1176         [(set QPR:$dst,
1177           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
1178 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1179                  string OpcodeStr, string Dt,
1180                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1181   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1182         (outs QPR:$dst),
1183         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane),
1184         NVMulSLFrm, itin,
1185         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1186         [(set (ResTy QPR:$dst),
1187               (ResTy (IntOp (ResTy QPR:$src1),
1188                             (OpTy DPR:$src2),
1189                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
1190                                                 imm:$lane)))))]>;
1191 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1192                    InstrItinClass itin, string OpcodeStr, string Dt,
1193                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1194   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1195         (outs QPR:$dst),
1196         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane),
1197         NVMulSLFrm, itin,
1198         OpcodeStr, Dt, "$dst, $src2, $src3[$lane]", "$src1 = $dst",
1199         [(set (ResTy QPR:$dst),
1200               (ResTy (IntOp (ResTy QPR:$src1),
1201                             (OpTy DPR:$src2),
1202                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
1203                                                 imm:$lane)))))]>;
1204
1205 // Narrowing 3-register intrinsics.
1206 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1207               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
1208               Intrinsic IntOp, bit Commutable>
1209   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1210         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINi4D,
1211         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1212         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
1213   let isCommutable = Commutable;
1214 }
1215
1216 // Long 3-register intrinsics.
1217 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1218               InstrItinClass itin, string OpcodeStr, string Dt,
1219               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
1220   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1221         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), N3RegFrm, itin,
1222         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1223         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
1224   let isCommutable = Commutable;
1225 }
1226 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
1227                 string OpcodeStr, string Dt,
1228                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1229   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1230         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
1231         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1232         [(set (ResTy QPR:$dst),
1233               (ResTy (IntOp (OpTy DPR:$src1),
1234                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
1235                                                 imm:$lane)))))]>;
1236 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
1237                   InstrItinClass itin, string OpcodeStr, string Dt,
1238                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1239   : N3V<op24, 1, op21_20, op11_8, 1, 0,
1240         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
1241         NVMulSLFrm, itin, OpcodeStr, Dt, "$dst, $src1, $src2[$lane]", "",
1242         [(set (ResTy QPR:$dst),
1243               (ResTy (IntOp (OpTy DPR:$src1),
1244                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
1245                                                 imm:$lane)))))]>;
1246
1247 // Wide 3-register intrinsics.
1248 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
1249               string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
1250               Intrinsic IntOp, bit Commutable>
1251   : N3V<op24, op23, op21_20, op11_8, 0, op4,
1252         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), N3RegFrm, IIC_VSUBiD,
1253         OpcodeStr, Dt, "$dst, $src1, $src2", "",
1254         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
1255   let isCommutable = Commutable;
1256 }
1257
1258 // Pairwise long 2-register intrinsics, both double- and quad-register.
1259 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1260                 bits<2> op17_16, bits<5> op11_7, bit op4,
1261                 string OpcodeStr, string Dt,
1262                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1263   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
1264         (ins DPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1265         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
1266 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1267                 bits<2> op17_16, bits<5> op11_7, bit op4,
1268                 string OpcodeStr, string Dt,
1269                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1270   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
1271         (ins QPR:$src), IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
1272         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
1273
1274 // Pairwise long 2-register accumulate intrinsics,
1275 // both double- and quad-register.
1276 // The destination register is also used as the first source operand register.
1277 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1278                  bits<2> op17_16, bits<5> op11_7, bit op4,
1279                  string OpcodeStr, string Dt,
1280                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1281   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
1282         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
1283         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1284         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
1285 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
1286                  bits<2> op17_16, bits<5> op11_7, bit op4,
1287                  string OpcodeStr, string Dt,
1288                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
1289   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
1290         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
1291         OpcodeStr, Dt, "$dst, $src2", "$src1 = $dst",
1292         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
1293
1294 // Shift by immediate,
1295 // both double- and quad-register.
1296 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1297              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1298              ValueType Ty, SDNode OpNode>
1299   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1300            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), f, itin,
1301            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1302            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
1303 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1304              Format f, InstrItinClass itin, string OpcodeStr, string Dt,
1305              ValueType Ty, SDNode OpNode>
1306   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1307            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), f, itin,
1308            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1309            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
1310
1311 // Long shift by immediate.
1312 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1313              string OpcodeStr, string Dt,
1314              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1315   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1316            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), N2RegVShLFrm,
1317            IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1318            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
1319                                           (i32 imm:$SIMM))))]>;
1320
1321 // Narrow shift by immediate.
1322 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
1323              InstrItinClass itin, string OpcodeStr, string Dt,
1324              ValueType ResTy, ValueType OpTy, SDNode OpNode>
1325   : N2VImm<op24, op23, op11_8, op7, op6, op4,
1326            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), N2RegVShRFrm, itin,
1327            OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1328            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
1329                                           (i32 imm:$SIMM))))]>;
1330
1331 // Shift right by immediate and accumulate,
1332 // both double- and quad-register.
1333 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1334                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1335   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1336            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1337            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1338            [(set DPR:$dst, (Ty (add DPR:$src1,
1339                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1340 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1341                 string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
1342   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1343            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), N2RegVShRFrm, IIC_VPALiD,
1344            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1345            [(set QPR:$dst, (Ty (add QPR:$src1,
1346                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1347
1348 // Shift by immediate and insert,
1349 // both double- and quad-register.
1350 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1351                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1352   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$dst),
1353            (ins DPR:$src1, DPR:$src2, i32imm:$SIMM), f, IIC_VSHLiD,
1354            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1355            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1356 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1357                 Format f, string OpcodeStr, string Dt, ValueType Ty,SDNode ShOp>
1358   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$dst),
1359            (ins QPR:$src1, QPR:$src2, i32imm:$SIMM), f, IIC_VSHLiQ,
1360            OpcodeStr, Dt, "$dst, $src2, $SIMM", "$src1 = $dst",
1361            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1362
1363 // Convert, with fractional bits immediate,
1364 // both double- and quad-register.
1365 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1366               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1367               Intrinsic IntOp>
1368   : N2VImm<op24, op23, op11_8, op7, 0, op4,
1369            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), NVCVTFrm,
1370            IIC_VUNAD, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1371            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1372 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
1373               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
1374               Intrinsic IntOp>
1375   : N2VImm<op24, op23, op11_8, op7, 1, op4,
1376            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), NVCVTFrm,
1377            IIC_VUNAQ, OpcodeStr, Dt, "$dst, $src, $SIMM", "",
1378            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1379
1380 //===----------------------------------------------------------------------===//
1381 // Multiclasses
1382 //===----------------------------------------------------------------------===//
1383
1384 // Abbreviations used in multiclass suffixes:
1385 //   Q = quarter int (8 bit) elements
1386 //   H = half int (16 bit) elements
1387 //   S = single int (32 bit) elements
1388 //   D = double int (64 bit) elements
1389
1390 // Neon 2-register vector operations -- for disassembly only.
1391
1392 // First with only element sizes of 8, 16 and 32 bits:
1393 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1394                        bits<5> op11_7, bit op4, string opc, string Dt,
1395                        string asm> {
1396   // 64-bit vector types.
1397   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
1398                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1399                   opc, !strconcat(Dt, "8"), asm, "", []>;
1400   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
1401                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1402                   opc, !strconcat(Dt, "16"), asm, "", []>;
1403   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1404                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1405                   opc, !strconcat(Dt, "32"), asm, "", []>;
1406   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
1407                   (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1408                   opc, "f32", asm, "", []> {
1409     let Inst{10} = 1; // overwrite F = 1
1410   }
1411
1412   // 128-bit vector types.
1413   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
1414                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1415                   opc, !strconcat(Dt, "8"), asm, "", []>;
1416   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
1417                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1418                   opc, !strconcat(Dt, "16"), asm, "", []>;
1419   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1420                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1421                   opc, !strconcat(Dt, "32"), asm, "", []>;
1422   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
1423                   (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1424                   opc, "f32", asm, "", []> {
1425     let Inst{10} = 1; // overwrite F = 1
1426   }
1427 }
1428
1429 // Neon 3-register vector operations.
1430
1431 // First with only element sizes of 8, 16 and 32 bits:
1432 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1433                    InstrItinClass itinD16, InstrItinClass itinD32,
1434                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1435                    string OpcodeStr, string Dt,
1436                    SDNode OpNode, bit Commutable = 0> {
1437   // 64-bit vector types.
1438   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1439                    OpcodeStr, !strconcat(Dt, "8"),
1440                    v8i8, v8i8, OpNode, Commutable>;
1441   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1442                    OpcodeStr, !strconcat(Dt, "16"),
1443                    v4i16, v4i16, OpNode, Commutable>;
1444   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1445                    OpcodeStr, !strconcat(Dt, "32"),
1446                    v2i32, v2i32, OpNode, Commutable>;
1447
1448   // 128-bit vector types.
1449   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1450                    OpcodeStr, !strconcat(Dt, "8"),
1451                    v16i8, v16i8, OpNode, Commutable>;
1452   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1453                    OpcodeStr, !strconcat(Dt, "16"),
1454                    v8i16, v8i16, OpNode, Commutable>;
1455   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1456                    OpcodeStr, !strconcat(Dt, "32"),
1457                    v4i32, v4i32, OpNode, Commutable>;
1458 }
1459
1460 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
1461   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1462                        v4i16, ShOp>;
1463   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
1464                      v2i32, ShOp>;
1465   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
1466                        v8i16, v4i16, ShOp>;
1467   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
1468                      v4i32, v2i32, ShOp>;
1469 }
1470
1471 // ....then also with element size 64 bits:
1472 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1473                     InstrItinClass itinD, InstrItinClass itinQ,
1474                     string OpcodeStr, string Dt,
1475                     SDNode OpNode, bit Commutable = 0>
1476   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1477             OpcodeStr, Dt, OpNode, Commutable> {
1478   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1479                    OpcodeStr, !strconcat(Dt, "64"),
1480                    v1i64, v1i64, OpNode, Commutable>;
1481   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1482                    OpcodeStr, !strconcat(Dt, "64"),
1483                    v2i64, v2i64, OpNode, Commutable>;
1484 }
1485
1486
1487 // Neon Narrowing 2-register vector intrinsics,
1488 //   source operand element sizes of 16, 32 and 64 bits:
1489 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1490                        bits<5> op11_7, bit op6, bit op4,
1491                        InstrItinClass itin, string OpcodeStr, string Dt,
1492                        Intrinsic IntOp> {
1493   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1494                       itin, OpcodeStr, !strconcat(Dt, "16"),
1495                       v8i8, v8i16, IntOp>;
1496   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1497                       itin, OpcodeStr, !strconcat(Dt, "32"),
1498                       v4i16, v4i32, IntOp>;
1499   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1500                       itin, OpcodeStr, !strconcat(Dt, "64"),
1501                       v2i32, v2i64, IntOp>;
1502 }
1503
1504
1505 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1506 //   source operand element sizes of 16, 32 and 64 bits:
1507 multiclass N2VLInt_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
1508                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1509   def v8i16 : N2VLInt<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1510                       OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1511   def v4i32 : N2VLInt<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1512                       OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1513   def v2i64 : N2VLInt<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
1514                       OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1515 }
1516
1517
1518 // Neon 3-register vector intrinsics.
1519
1520 // First with only element sizes of 16 and 32 bits:
1521 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1522                      InstrItinClass itinD16, InstrItinClass itinD32,
1523                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1524                      string OpcodeStr, string Dt,
1525                      Intrinsic IntOp, bit Commutable = 0> {
1526   // 64-bit vector types.
1527   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
1528                       OpcodeStr, !strconcat(Dt, "16"),
1529                       v4i16, v4i16, IntOp, Commutable>;
1530   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
1531                       OpcodeStr, !strconcat(Dt, "32"),
1532                       v2i32, v2i32, IntOp, Commutable>;
1533
1534   // 128-bit vector types.
1535   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
1536                       OpcodeStr, !strconcat(Dt, "16"),
1537                       v8i16, v8i16, IntOp, Commutable>;
1538   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
1539                       OpcodeStr, !strconcat(Dt, "32"),
1540                       v4i32, v4i32, IntOp, Commutable>;
1541 }
1542
1543 multiclass N3VIntSL_HS<bits<4> op11_8,
1544                        InstrItinClass itinD16, InstrItinClass itinD32,
1545                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1546                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1547   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
1548                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
1549   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
1550                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
1551   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
1552                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
1553   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
1554                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
1555 }
1556
1557 // ....then also with element size of 8 bits:
1558 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1559                       InstrItinClass itinD16, InstrItinClass itinD32,
1560                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1561                       string OpcodeStr, string Dt,
1562                       Intrinsic IntOp, bit Commutable = 0>
1563   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1564               OpcodeStr, Dt, IntOp, Commutable> {
1565   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
1566                       OpcodeStr, !strconcat(Dt, "8"),
1567                       v8i8, v8i8, IntOp, Commutable>;
1568   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
1569                       OpcodeStr, !strconcat(Dt, "8"),
1570                       v16i8, v16i8, IntOp, Commutable>;
1571 }
1572
1573 // ....then also with element size of 64 bits:
1574 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
1575                        InstrItinClass itinD16, InstrItinClass itinD32,
1576                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1577                        string OpcodeStr, string Dt,
1578                        Intrinsic IntOp, bit Commutable = 0>
1579   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
1580                OpcodeStr, Dt, IntOp, Commutable> {
1581   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
1582                       OpcodeStr, !strconcat(Dt, "64"),
1583                       v1i64, v1i64, IntOp, Commutable>;
1584   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
1585                       OpcodeStr, !strconcat(Dt, "64"),
1586                       v2i64, v2i64, IntOp, Commutable>;
1587 }
1588
1589 // Neon Narrowing 3-register vector intrinsics,
1590 //   source operand element sizes of 16, 32 and 64 bits:
1591 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1592                        string OpcodeStr, string Dt,
1593                        Intrinsic IntOp, bit Commutable = 0> {
1594   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
1595                       OpcodeStr, !strconcat(Dt, "16"),
1596                       v8i8, v8i16, IntOp, Commutable>;
1597   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
1598                       OpcodeStr, !strconcat(Dt, "32"),
1599                       v4i16, v4i32, IntOp, Commutable>;
1600   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
1601                       OpcodeStr, !strconcat(Dt, "64"),
1602                       v2i32, v2i64, IntOp, Commutable>;
1603 }
1604
1605
1606 // Neon Long 3-register vector intrinsics.
1607
1608 // First with only element sizes of 16 and 32 bits:
1609 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1610                       InstrItinClass itin16, InstrItinClass itin32,
1611                       string OpcodeStr, string Dt,
1612                       Intrinsic IntOp, bit Commutable = 0> {
1613   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
1614                       OpcodeStr, !strconcat(Dt, "16"),
1615                       v4i32, v4i16, IntOp, Commutable>;
1616   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
1617                       OpcodeStr, !strconcat(Dt, "32"),
1618                       v2i64, v2i32, IntOp, Commutable>;
1619 }
1620
1621 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
1622                         InstrItinClass itin, string OpcodeStr, string Dt,
1623                         Intrinsic IntOp> {
1624   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
1625                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1626   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
1627                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1628 }
1629
1630 // ....then also with element size of 8 bits:
1631 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1632                        InstrItinClass itin16, InstrItinClass itin32,
1633                        string OpcodeStr, string Dt,
1634                        Intrinsic IntOp, bit Commutable = 0>
1635   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
1636                IntOp, Commutable> {
1637   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
1638                       OpcodeStr, !strconcat(Dt, "8"),
1639                       v8i16, v8i8, IntOp, Commutable>;
1640 }
1641
1642
1643 // Neon Wide 3-register vector intrinsics,
1644 //   source operand element sizes of 8, 16 and 32 bits:
1645 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1646                        string OpcodeStr, string Dt,
1647                        Intrinsic IntOp, bit Commutable = 0> {
1648   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4,
1649                       OpcodeStr, !strconcat(Dt, "8"),
1650                       v8i16, v8i8, IntOp, Commutable>;
1651   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4,
1652                       OpcodeStr, !strconcat(Dt, "16"),
1653                       v4i32, v4i16, IntOp, Commutable>;
1654   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4,
1655                       OpcodeStr, !strconcat(Dt, "32"),
1656                       v2i64, v2i32, IntOp, Commutable>;
1657 }
1658
1659
1660 // Neon Multiply-Op vector operations,
1661 //   element sizes of 8, 16 and 32 bits:
1662 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1663                         InstrItinClass itinD16, InstrItinClass itinD32,
1664                         InstrItinClass itinQ16, InstrItinClass itinQ32,
1665                         string OpcodeStr, string Dt, SDNode OpNode> {
1666   // 64-bit vector types.
1667   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
1668                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
1669   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
1670                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
1671   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
1672                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
1673
1674   // 128-bit vector types.
1675   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
1676                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
1677   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
1678                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
1679   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
1680                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
1681 }
1682
1683 multiclass N3VMulOpSL_HS<bits<4> op11_8,
1684                          InstrItinClass itinD16, InstrItinClass itinD32,
1685                          InstrItinClass itinQ16, InstrItinClass itinQ32,
1686                          string OpcodeStr, string Dt, SDNode ShOp> {
1687   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
1688                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
1689   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
1690                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
1691   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
1692                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
1693                             mul, ShOp>;
1694   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
1695                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
1696                           mul, ShOp>;
1697 }
1698
1699 // Neon 3-argument intrinsics,
1700 //   element sizes of 8, 16 and 32 bits:
1701 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1702                        InstrItinClass itinD, InstrItinClass itinQ,
1703                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1704   // 64-bit vector types.
1705   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
1706                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1707   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
1708                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
1709   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
1710                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
1711
1712   // 128-bit vector types.
1713   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
1714                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
1715   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
1716                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
1717   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
1718                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
1719 }
1720
1721
1722 // Neon Long 3-argument intrinsics.
1723
1724 // First with only element sizes of 16 and 32 bits:
1725 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1726                        InstrItinClass itin16, InstrItinClass itin32,
1727                        string OpcodeStr, string Dt, Intrinsic IntOp> {
1728   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
1729                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
1730   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
1731                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1732 }
1733
1734 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
1735                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1736   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
1737                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
1738   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
1739                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
1740 }
1741
1742 // ....then also with element size of 8 bits:
1743 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1744                         InstrItinClass itin16, InstrItinClass itin32,
1745                         string OpcodeStr, string Dt, Intrinsic IntOp>
1746   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
1747   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
1748                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
1749 }
1750
1751
1752 // Neon 2-register vector intrinsics,
1753 //   element sizes of 8, 16 and 32 bits:
1754 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1755                       bits<5> op11_7, bit op4,
1756                       InstrItinClass itinD, InstrItinClass itinQ,
1757                       string OpcodeStr, string Dt, Intrinsic IntOp> {
1758   // 64-bit vector types.
1759   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1760                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
1761   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1762                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
1763   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1764                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
1765
1766   // 128-bit vector types.
1767   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1768                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
1769   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1770                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
1771   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1772                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
1773 }
1774
1775
1776 // Neon Pairwise long 2-register intrinsics,
1777 //   element sizes of 8, 16 and 32 bits:
1778 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1779                         bits<5> op11_7, bit op4,
1780                         string OpcodeStr, string Dt, Intrinsic IntOp> {
1781   // 64-bit vector types.
1782   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1783                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1784   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1785                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1786   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1787                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1788
1789   // 128-bit vector types.
1790   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1791                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1792   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1793                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1794   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1795                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1796 }
1797
1798
1799 // Neon Pairwise long 2-register accumulate intrinsics,
1800 //   element sizes of 8, 16 and 32 bits:
1801 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1802                          bits<5> op11_7, bit op4,
1803                          string OpcodeStr, string Dt, Intrinsic IntOp> {
1804   // 64-bit vector types.
1805   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1806                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
1807   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1808                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
1809   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1810                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
1811
1812   // 128-bit vector types.
1813   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1814                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
1815   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1816                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
1817   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1818                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
1819 }
1820
1821
1822 // Neon 2-register vector shift by immediate,
1823 //   with f of either N2RegVShLFrm or N2RegVShRFrm
1824 //   element sizes of 8, 16, 32 and 64 bits:
1825 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1826                      InstrItinClass itin, string OpcodeStr, string Dt,
1827                      SDNode OpNode, Format f> {
1828   // 64-bit vector types.
1829   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1830                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
1831     let Inst{21-19} = 0b001; // imm6 = 001xxx
1832   }
1833   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1834                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
1835     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1836   }
1837   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, f, itin,
1838                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
1839     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1840   }
1841   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, f, itin,
1842                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
1843                              // imm6 = xxxxxx
1844
1845   // 128-bit vector types.
1846   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1847                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
1848     let Inst{21-19} = 0b001; // imm6 = 001xxx
1849   }
1850   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1851                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
1852     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1853   }
1854   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, f, itin,
1855                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
1856     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1857   }
1858   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, f, itin,
1859                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
1860                              // imm6 = xxxxxx
1861 }
1862
1863 // Neon Shift-Accumulate vector operations,
1864 //   element sizes of 8, 16, 32 and 64 bits:
1865 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1866                          string OpcodeStr, string Dt, SDNode ShOp> {
1867   // 64-bit vector types.
1868   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4,
1869                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
1870     let Inst{21-19} = 0b001; // imm6 = 001xxx
1871   }
1872   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1873                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
1874     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1875   }
1876   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4,
1877                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
1878     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1879   }
1880   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4,
1881                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
1882                              // imm6 = xxxxxx
1883
1884   // 128-bit vector types.
1885   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1886                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
1887     let Inst{21-19} = 0b001; // imm6 = 001xxx
1888   }
1889   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1890                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
1891     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1892   }
1893   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4,
1894                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
1895     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1896   }
1897   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4,
1898                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
1899                              // imm6 = xxxxxx
1900 }
1901
1902
1903 // Neon Shift-Insert vector operations,
1904 //   with f of either N2RegVShLFrm or N2RegVShRFrm
1905 //   element sizes of 8, 16, 32 and 64 bits:
1906 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1907                          string OpcodeStr, SDNode ShOp,
1908                          Format f> {
1909   // 64-bit vector types.
1910   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4,
1911                         f, OpcodeStr, "8", v8i8, ShOp> {
1912     let Inst{21-19} = 0b001; // imm6 = 001xxx
1913   }
1914   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4,
1915                         f, OpcodeStr, "16", v4i16, ShOp> {
1916     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1917   }
1918   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4,
1919                         f, OpcodeStr, "32", v2i32, ShOp> {
1920     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1921   }
1922   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4,
1923                         f, OpcodeStr, "64", v1i64, ShOp>;
1924                              // imm6 = xxxxxx
1925
1926   // 128-bit vector types.
1927   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4,
1928                         f, OpcodeStr, "8", v16i8, ShOp> {
1929     let Inst{21-19} = 0b001; // imm6 = 001xxx
1930   }
1931   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4,
1932                         f, OpcodeStr, "16", v8i16, ShOp> {
1933     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1934   }
1935   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4,
1936                         f, OpcodeStr, "32", v4i32, ShOp> {
1937     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1938   }
1939   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4,
1940                         f, OpcodeStr, "64", v2i64, ShOp>;
1941                              // imm6 = xxxxxx
1942 }
1943
1944 // Neon Shift Long operations,
1945 //   element sizes of 8, 16, 32 bits:
1946 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1947                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
1948   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1949                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
1950     let Inst{21-19} = 0b001; // imm6 = 001xxx
1951   }
1952   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1953                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
1954     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1955   }
1956   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
1957                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
1958     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1959   }
1960 }
1961
1962 // Neon Shift Narrow operations,
1963 //   element sizes of 16, 32, 64 bits:
1964 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1965                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
1966                       SDNode OpNode> {
1967   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1968                     OpcodeStr, !strconcat(Dt, "16"), v8i8, v8i16, OpNode> {
1969     let Inst{21-19} = 0b001; // imm6 = 001xxx
1970   }
1971   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1972                      OpcodeStr, !strconcat(Dt, "32"), v4i16, v4i32, OpNode> {
1973     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
1974   }
1975   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
1976                      OpcodeStr, !strconcat(Dt, "64"), v2i32, v2i64, OpNode> {
1977     let Inst{21} = 0b1;      // imm6 = 1xxxxx
1978   }
1979 }
1980
1981 //===----------------------------------------------------------------------===//
1982 // Instruction Definitions.
1983 //===----------------------------------------------------------------------===//
1984
1985 // Vector Add Operations.
1986
1987 //   VADD     : Vector Add (integer and floating-point)
1988 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
1989                          add, 1>;
1990 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
1991                      v2f32, v2f32, fadd, 1>;
1992 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
1993                      v4f32, v4f32, fadd, 1>;
1994 //   VADDL    : Vector Add Long (Q = D + D)
1995 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
1996                             "vaddl", "s", int_arm_neon_vaddls, 1>;
1997 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
1998                             "vaddl", "u", int_arm_neon_vaddlu, 1>;
1999 //   VADDW    : Vector Add Wide (Q = Q + D)
2000 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw", "s", int_arm_neon_vaddws, 0>;
2001 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw", "u", int_arm_neon_vaddwu, 0>;
2002 //   VHADD    : Vector Halving Add
2003 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
2004                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2005                            "vhadd", "s", int_arm_neon_vhadds, 1>;
2006 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
2007                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2008                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
2009 //   VRHADD   : Vector Rounding Halving Add
2010 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
2011                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2012                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
2013 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
2014                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2015                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
2016 //   VQADD    : Vector Saturating Add
2017 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
2018                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2019                             "vqadd", "s", int_arm_neon_vqadds, 1>;
2020 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
2021                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
2022                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
2023 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
2024 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
2025                             int_arm_neon_vaddhn, 1>;
2026 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
2027 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
2028                             int_arm_neon_vraddhn, 1>;
2029
2030 // Vector Multiply Operations.
2031
2032 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
2033 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
2034                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
2035 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
2036                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
2037 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
2038                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
2039 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul", "f32",
2040                      v2f32, v2f32, fmul, 1>;
2041 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul", "f32",
2042                      v4f32, v4f32, fmul, 1>;
2043 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
2044 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
2045 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
2046                        v2f32, fmul>;
2047
2048 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
2049                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
2050           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
2051                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
2052                                       (DSubReg_i16_reg imm:$lane))),
2053                               (SubReg_i16_lane imm:$lane)))>;
2054 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
2055                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
2056           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
2057                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
2058                                       (DSubReg_i32_reg imm:$lane))),
2059                               (SubReg_i32_lane imm:$lane)))>;
2060 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
2061                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
2062           (v4f32 (VMULslfq (v4f32 QPR:$src1),
2063                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
2064                                    (DSubReg_i32_reg imm:$lane))),
2065                            (SubReg_i32_lane imm:$lane)))>;
2066
2067 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
2068 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
2069                           IIC_VMULi16Q, IIC_VMULi32Q,
2070                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
2071 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
2072                             IIC_VMULi16Q, IIC_VMULi32Q,
2073                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
2074 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
2075                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2076                                                             imm:$lane)))),
2077           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
2078                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
2079                                          (DSubReg_i16_reg imm:$lane))),
2080                                  (SubReg_i16_lane imm:$lane)))>;
2081 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
2082                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2083                                                             imm:$lane)))),
2084           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
2085                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
2086                                          (DSubReg_i32_reg imm:$lane))),
2087                                  (SubReg_i32_lane imm:$lane)))>;
2088
2089 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
2090 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
2091                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
2092                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
2093 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
2094                               IIC_VMULi16Q, IIC_VMULi32Q,
2095                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
2096 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
2097                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
2098                                                              imm:$lane)))),
2099           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
2100                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
2101                                           (DSubReg_i16_reg imm:$lane))),
2102                                   (SubReg_i16_lane imm:$lane)))>;
2103 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
2104                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
2105                                                              imm:$lane)))),
2106           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
2107                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
2108                                           (DSubReg_i32_reg imm:$lane))),
2109                                   (SubReg_i32_lane imm:$lane)))>;
2110
2111 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
2112 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2113                             "vmull", "s", int_arm_neon_vmulls, 1>;
2114 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
2115                             "vmull", "u", int_arm_neon_vmullu, 1>;
2116 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
2117                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
2118 defm VMULLsls : N3VLIntSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s",
2119                              int_arm_neon_vmulls>;
2120 defm VMULLslu : N3VLIntSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u",
2121                              int_arm_neon_vmullu>;
2122
2123 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
2124 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
2125                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
2126 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
2127                              "vqdmull", "s", int_arm_neon_vqdmull>;
2128
2129 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
2130
2131 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
2132 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2133                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2134 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
2135                           v2f32, fmul, fadd>;
2136 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
2137                           v4f32, fmul, fadd>;
2138 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
2139                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
2140 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
2141                             v2f32, fmul, fadd>;
2142 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
2143                             v4f32, v2f32, fmul, fadd>;
2144
2145 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
2146                   (mul (v8i16 QPR:$src2),
2147                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2148           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2149                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2150                                       (DSubReg_i16_reg imm:$lane))),
2151                               (SubReg_i16_lane imm:$lane)))>;
2152
2153 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
2154                   (mul (v4i32 QPR:$src2),
2155                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2156           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2157                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2158                                       (DSubReg_i32_reg imm:$lane))),
2159                               (SubReg_i32_lane imm:$lane)))>;
2160
2161 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
2162                   (fmul (v4f32 QPR:$src2),
2163                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2164           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
2165                            (v4f32 QPR:$src2),
2166                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2167                                    (DSubReg_i32_reg imm:$lane))),
2168                            (SubReg_i32_lane imm:$lane)))>;
2169
2170 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
2171 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2172                              "vmlal", "s", int_arm_neon_vmlals>;
2173 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
2174                              "vmlal", "u", int_arm_neon_vmlalu>;
2175
2176 defm VMLALsls : N3VLInt3SL_HS<0, 0b0010, "vmlal", "s", int_arm_neon_vmlals>;
2177 defm VMLALslu : N3VLInt3SL_HS<1, 0b0010, "vmlal", "u", int_arm_neon_vmlalu>;
2178
2179 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
2180 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2181                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
2182 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
2183
2184 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
2185 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
2186                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2187 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
2188                           v2f32, fmul, fsub>;
2189 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
2190                           v4f32, fmul, fsub>;
2191 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
2192                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
2193 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
2194                             v2f32, fmul, fsub>;
2195 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
2196                             v4f32, v2f32, fmul, fsub>;
2197
2198 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
2199                   (mul (v8i16 QPR:$src2),
2200                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
2201           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
2202                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
2203                                       (DSubReg_i16_reg imm:$lane))),
2204                               (SubReg_i16_lane imm:$lane)))>;
2205
2206 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
2207                   (mul (v4i32 QPR:$src2),
2208                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
2209           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
2210                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
2211                                       (DSubReg_i32_reg imm:$lane))),
2212                               (SubReg_i32_lane imm:$lane)))>;
2213
2214 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
2215                   (fmul (v4f32 QPR:$src2),
2216                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
2217           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
2218                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
2219                                    (DSubReg_i32_reg imm:$lane))),
2220                            (SubReg_i32_lane imm:$lane)))>;
2221
2222 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
2223 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2224                              "vmlsl", "s", int_arm_neon_vmlsls>;
2225 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
2226                              "vmlsl", "u", int_arm_neon_vmlslu>;
2227
2228 defm VMLSLsls : N3VLInt3SL_HS<0, 0b0110, "vmlsl", "s", int_arm_neon_vmlsls>;
2229 defm VMLSLslu : N3VLInt3SL_HS<1, 0b0110, "vmlsl", "u", int_arm_neon_vmlslu>;
2230
2231 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
2232 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
2233                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2234 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
2235
2236 // Vector Subtract Operations.
2237
2238 //   VSUB     : Vector Subtract (integer and floating-point)
2239 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
2240                          "vsub", "i", sub, 0>;
2241 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
2242                      v2f32, v2f32, fsub, 0>;
2243 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
2244                      v4f32, v4f32, fsub, 0>;
2245 //   VSUBL    : Vector Subtract Long (Q = D - D)
2246 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2247                             "vsubl", "s", int_arm_neon_vsubls, 1>;
2248 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
2249                             "vsubl", "u", int_arm_neon_vsublu, 1>;
2250 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
2251 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw", "s", int_arm_neon_vsubws, 0>;
2252 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw", "u", int_arm_neon_vsubwu, 0>;
2253 //   VHSUB    : Vector Halving Subtract
2254 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
2255                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2256                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
2257 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
2258                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2259                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
2260 //   VQSUB    : Vector Saturing Subtract
2261 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
2262                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2263                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
2264 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
2265                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2266                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
2267 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
2268 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
2269                             int_arm_neon_vsubhn, 0>;
2270 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
2271 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
2272                             int_arm_neon_vrsubhn, 0>;
2273
2274 // Vector Comparisons.
2275
2276 //   VCEQ     : Vector Compare Equal
2277 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2278                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
2279 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
2280                      NEONvceq, 1>;
2281 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
2282                      NEONvceq, 1>;
2283 // For disassembly only.
2284 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
2285                            "$dst, $src, #0">;
2286
2287 //   VCGE     : Vector Compare Greater Than or Equal
2288 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2289                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
2290 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2291                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
2292 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
2293                      NEONvcge, 0>;
2294 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
2295                      NEONvcge, 0>;
2296 // For disassembly only.
2297 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
2298                             "$dst, $src, #0">;
2299 // For disassembly only.
2300 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
2301                             "$dst, $src, #0">;
2302
2303 //   VCGT     : Vector Compare Greater Than
2304 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2305                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
2306 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
2307                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
2308 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
2309                      NEONvcgt, 0>;
2310 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
2311                      NEONvcgt, 0>;
2312 // For disassembly only.
2313 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
2314                             "$dst, $src, #0">;
2315 // For disassembly only.
2316 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
2317                             "$dst, $src, #0">;
2318
2319 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
2320 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
2321                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
2322 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
2323                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
2324 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
2325 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
2326                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
2327 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
2328                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
2329 //   VTST     : Vector Test Bits
2330 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
2331                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
2332
2333 // Vector Bitwise Operations.
2334
2335 def vnot8 : PatFrag<(ops node:$in),
2336                     (xor node:$in, (bitconvert (v8i8 immAllOnesV)))>;
2337 def vnot16 : PatFrag<(ops node:$in),
2338                      (xor node:$in, (bitconvert (v16i8 immAllOnesV)))>;
2339
2340
2341 //   VAND     : Vector Bitwise AND
2342 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
2343                       v2i32, v2i32, and, 1>;
2344 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
2345                       v4i32, v4i32, and, 1>;
2346
2347 //   VEOR     : Vector Bitwise Exclusive OR
2348 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
2349                       v2i32, v2i32, xor, 1>;
2350 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
2351                       v4i32, v4i32, xor, 1>;
2352
2353 //   VORR     : Vector Bitwise OR
2354 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
2355                       v2i32, v2i32, or, 1>;
2356 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
2357                       v4i32, v4i32, or, 1>;
2358
2359 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
2360 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2361                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
2362                      "vbic", "$dst, $src1, $src2", "",
2363                      [(set DPR:$dst, (v2i32 (and DPR:$src1,
2364                                                  (vnot8 DPR:$src2))))]>;
2365 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2366                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
2367                      "vbic", "$dst, $src1, $src2", "",
2368                      [(set QPR:$dst, (v4i32 (and QPR:$src1,
2369                                                  (vnot16 QPR:$src2))))]>;
2370
2371 //   VORN     : Vector Bitwise OR NOT
2372 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
2373                      (ins DPR:$src1, DPR:$src2), N3RegFrm, IIC_VBINiD,
2374                      "vorn", "$dst, $src1, $src2", "",
2375                      [(set DPR:$dst, (v2i32 (or DPR:$src1,
2376                                                 (vnot8 DPR:$src2))))]>;
2377 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
2378                      (ins QPR:$src1, QPR:$src2), N3RegFrm, IIC_VBINiQ,
2379                      "vorn", "$dst, $src1, $src2", "",
2380                      [(set QPR:$dst, (v4i32 (or QPR:$src1,
2381                                                 (vnot16 QPR:$src2))))]>;
2382
2383 //   VMVN     : Vector Bitwise NOT
2384 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
2385                      (outs DPR:$dst), (ins DPR:$src), IIC_VSUBiD,
2386                      "vmvn", "$dst, $src", "",
2387                      [(set DPR:$dst, (v2i32 (vnot8 DPR:$src)))]>;
2388 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
2389                      (outs QPR:$dst), (ins QPR:$src), IIC_VSUBiD,
2390                      "vmvn", "$dst, $src", "",
2391                      [(set QPR:$dst, (v4i32 (vnot16 QPR:$src)))]>;
2392 def : Pat<(v2i32 (vnot8 DPR:$src)), (VMVNd DPR:$src)>;
2393 def : Pat<(v4i32 (vnot16 QPR:$src)), (VMVNq QPR:$src)>;
2394
2395 //   VBSL     : Vector Bitwise Select
2396 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
2397                      (ins DPR:$src1, DPR:$src2, DPR:$src3),
2398                      N3RegFrm, IIC_VCNTiD,
2399                      "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2400                      [(set DPR:$dst,
2401                        (v2i32 (or (and DPR:$src2, DPR:$src1),
2402                                   (and DPR:$src3, (vnot8 DPR:$src1)))))]>;
2403 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
2404                      (ins QPR:$src1, QPR:$src2, QPR:$src3),
2405                      N3RegFrm, IIC_VCNTiQ,
2406                      "vbsl", "$dst, $src2, $src3", "$src1 = $dst",
2407                      [(set QPR:$dst,
2408                        (v4i32 (or (and QPR:$src2, QPR:$src1),
2409                                   (and QPR:$src3, (vnot16 QPR:$src1)))))]>;
2410
2411 //   VBIF     : Vector Bitwise Insert if False
2412 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
2413 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
2414                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2415                      N3RegFrm, IIC_VBINiD,
2416                      "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2417                      [/* For disassembly only; pattern left blank */]>;
2418 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
2419                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2420                      N3RegFrm, IIC_VBINiQ,
2421                      "vbif", "$dst, $src2, $src3", "$src1 = $dst",
2422                      [/* For disassembly only; pattern left blank */]>;
2423
2424 //   VBIT     : Vector Bitwise Insert if True
2425 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
2426 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
2427                      (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3),
2428                      N3RegFrm, IIC_VBINiD,
2429                      "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2430                      [/* For disassembly only; pattern left blank */]>;
2431 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
2432                      (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3),
2433                      N3RegFrm, IIC_VBINiQ,
2434                      "vbit", "$dst, $src2, $src3", "$src1 = $dst",
2435                      [/* For disassembly only; pattern left blank */]>;
2436
2437 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
2438 // for equivalent operations with different register constraints; it just
2439 // inserts copies.
2440
2441 // Vector Absolute Differences.
2442
2443 //   VABD     : Vector Absolute Difference
2444 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
2445                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2446                            "vabd", "s", int_arm_neon_vabds, 0>;
2447 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
2448                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2449                            "vabd", "u", int_arm_neon_vabdu, 0>;
2450 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
2451                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 0>;
2452 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
2453                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 0>;
2454
2455 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
2456 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, IIC_VSUBi4Q, IIC_VSUBi4Q,
2457                             "vabdl", "s", int_arm_neon_vabdls, 0>;
2458 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, IIC_VSUBi4Q, IIC_VSUBi4Q,
2459                              "vabdl", "u", int_arm_neon_vabdlu, 0>;
2460
2461 //   VABA     : Vector Absolute Difference and Accumulate
2462 defm VABAs    : N3VInt3_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
2463                             "vaba", "s", int_arm_neon_vabas>;
2464 defm VABAu    : N3VInt3_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
2465                             "vaba", "u", int_arm_neon_vabau>;
2466
2467 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
2468 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, IIC_VABAD, IIC_VABAD,
2469                              "vabal", "s", int_arm_neon_vabals>;
2470 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, IIC_VABAD, IIC_VABAD,
2471                              "vabal", "u", int_arm_neon_vabalu>;
2472
2473 // Vector Maximum and Minimum.
2474
2475 //   VMAX     : Vector Maximum
2476 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
2477                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2478                            "vmax", "s", int_arm_neon_vmaxs, 1>;
2479 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
2480                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2481                            "vmax", "u", int_arm_neon_vmaxu, 1>;
2482 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
2483                         "vmax", "f32",
2484                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
2485 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
2486                         "vmax", "f32",
2487                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
2488
2489 //   VMIN     : Vector Minimum
2490 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
2491                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2492                            "vmin", "s", int_arm_neon_vmins, 1>;
2493 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
2494                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
2495                            "vmin", "u", int_arm_neon_vminu, 1>;
2496 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
2497                         "vmin", "f32",
2498                         v2f32, v2f32, int_arm_neon_vmins, 1>;
2499 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
2500                         "vmin", "f32",
2501                         v4f32, v4f32, int_arm_neon_vmins, 1>;
2502
2503 // Vector Pairwise Operations.
2504
2505 //   VPADD    : Vector Pairwise Add
2506 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2507                         "vpadd", "i8",
2508                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
2509 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2510                         "vpadd", "i16",
2511                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
2512 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
2513                         "vpadd", "i32",
2514                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
2515 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
2516                         IIC_VBIND, "vpadd", "f32",
2517                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
2518
2519 //   VPADDL   : Vector Pairwise Add Long
2520 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
2521                              int_arm_neon_vpaddls>;
2522 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
2523                              int_arm_neon_vpaddlu>;
2524
2525 //   VPADAL   : Vector Pairwise Add and Accumulate Long
2526 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
2527                               int_arm_neon_vpadals>;
2528 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
2529                               int_arm_neon_vpadalu>;
2530
2531 //   VPMAX    : Vector Pairwise Maximum
2532 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2533                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
2534 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2535                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
2536 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2537                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
2538 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2539                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
2540 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2541                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
2542 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2543                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
2544 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
2545                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
2546
2547 //   VPMIN    : Vector Pairwise Minimum
2548 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2549                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
2550 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2551                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
2552 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2553                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
2554 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2555                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
2556 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2557                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
2558 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
2559                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
2560 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VSUBi4D, "vpmin",
2561                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
2562
2563 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
2564
2565 //   VRECPE   : Vector Reciprocal Estimate
2566 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2567                         IIC_VUNAD, "vrecpe", "u32",
2568                         v2i32, v2i32, int_arm_neon_vrecpe>;
2569 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
2570                         IIC_VUNAQ, "vrecpe", "u32",
2571                         v4i32, v4i32, int_arm_neon_vrecpe>;
2572 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2573                         IIC_VUNAD, "vrecpe", "f32",
2574                         v2f32, v2f32, int_arm_neon_vrecpe>;
2575 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
2576                         IIC_VUNAQ, "vrecpe", "f32",
2577                         v4f32, v4f32, int_arm_neon_vrecpe>;
2578
2579 //   VRECPS   : Vector Reciprocal Step
2580 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
2581                         IIC_VRECSD, "vrecps", "f32",
2582                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
2583 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
2584                         IIC_VRECSQ, "vrecps", "f32",
2585                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
2586
2587 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
2588 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2589                          IIC_VUNAD, "vrsqrte", "u32",
2590                          v2i32, v2i32, int_arm_neon_vrsqrte>;
2591 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
2592                          IIC_VUNAQ, "vrsqrte", "u32",
2593                          v4i32, v4i32, int_arm_neon_vrsqrte>;
2594 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2595                          IIC_VUNAD, "vrsqrte", "f32",
2596                          v2f32, v2f32, int_arm_neon_vrsqrte>;
2597 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
2598                          IIC_VUNAQ, "vrsqrte", "f32",
2599                          v4f32, v4f32, int_arm_neon_vrsqrte>;
2600
2601 //   VRSQRTS  : Vector Reciprocal Square Root Step
2602 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
2603                         IIC_VRECSD, "vrsqrts", "f32",
2604                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
2605 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
2606                         IIC_VRECSQ, "vrsqrts", "f32",
2607                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
2608
2609 // Vector Shifts.
2610
2611 //   VSHL     : Vector Shift
2612 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, N3RegVShFrm,
2613                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
2614                             "vshl", "s", int_arm_neon_vshifts, 0>;
2615 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, N3RegVShFrm,
2616                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
2617                             "vshl", "u", int_arm_neon_vshiftu, 0>;
2618 //   VSHL     : Vector Shift Left (Immediate)
2619 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl,
2620                            N2RegVShLFrm>;
2621 //   VSHR     : Vector Shift Right (Immediate)
2622 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", NEONvshrs,
2623                            N2RegVShRFrm>;
2624 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", NEONvshru,
2625                            N2RegVShRFrm>;
2626
2627 //   VSHLL    : Vector Shift Left Long
2628 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
2629 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
2630
2631 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
2632 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
2633                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
2634                 ValueType OpTy, SDNode OpNode>
2635   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
2636            ResTy, OpTy, OpNode> {
2637   let Inst{21-16} = op21_16;
2638 }
2639 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
2640                           v8i16, v8i8, NEONvshlli>;
2641 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
2642                           v4i32, v4i16, NEONvshlli>;
2643 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
2644                           v2i64, v2i32, NEONvshlli>;
2645
2646 //   VSHRN    : Vector Shift Right and Narrow
2647 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
2648                            NEONvshrn>;
2649
2650 //   VRSHL    : Vector Rounding Shift
2651 defm VRSHLs   : N3VInt_QHSD<0, 0, 0b0101, 0, N3RegVShFrm,
2652                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2653                             "vrshl", "s", int_arm_neon_vrshifts, 0>;
2654 defm VRSHLu   : N3VInt_QHSD<1, 0, 0b0101, 0, N3RegVShFrm,
2655                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2656                             "vrshl", "u", int_arm_neon_vrshiftu, 0>;
2657 //   VRSHR    : Vector Rounding Shift Right
2658 defm VRSHRs   : N2VSh_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", NEONvrshrs,
2659                            N2RegVShRFrm>;
2660 defm VRSHRu   : N2VSh_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", NEONvrshru,
2661                            N2RegVShRFrm>;
2662
2663 //   VRSHRN   : Vector Rounding Shift Right and Narrow
2664 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
2665                            NEONvrshrn>;
2666
2667 //   VQSHL    : Vector Saturating Shift
2668 defm VQSHLs   : N3VInt_QHSD<0, 0, 0b0100, 1, N3RegVShFrm,
2669                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2670                             "vqshl", "s", int_arm_neon_vqshifts, 0>;
2671 defm VQSHLu   : N3VInt_QHSD<1, 0, 0b0100, 1, N3RegVShFrm,
2672                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2673                             "vqshl", "u", int_arm_neon_vqshiftu, 0>;
2674 //   VQSHL    : Vector Saturating Shift Left (Immediate)
2675 defm VQSHLsi  : N2VSh_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls,
2676                            N2RegVShLFrm>;
2677 defm VQSHLui  : N2VSh_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu,
2678                            N2RegVShLFrm>;
2679 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
2680 defm VQSHLsu  : N2VSh_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu,
2681                            N2RegVShLFrm>;
2682
2683 //   VQSHRN   : Vector Saturating Shift Right and Narrow
2684 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
2685                            NEONvqshrns>;
2686 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
2687                            NEONvqshrnu>;
2688
2689 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
2690 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
2691                            NEONvqshrnsu>;
2692
2693 //   VQRSHL   : Vector Saturating Rounding Shift
2694 defm VQRSHLs  : N3VInt_QHSD<0, 0, 0b0101, 1, N3RegVShFrm,
2695                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2696                             "vqrshl", "s", int_arm_neon_vqrshifts, 0>;
2697 defm VQRSHLu  : N3VInt_QHSD<1, 0, 0b0101, 1, N3RegVShFrm,
2698                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
2699                             "vqrshl", "u", int_arm_neon_vqrshiftu, 0>;
2700
2701 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
2702 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
2703                            NEONvqrshrns>;
2704 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
2705                            NEONvqrshrnu>;
2706
2707 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
2708 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
2709                            NEONvqrshrnsu>;
2710
2711 //   VSRA     : Vector Shift Right and Accumulate
2712 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
2713 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
2714 //   VRSRA    : Vector Rounding Shift Right and Accumulate
2715 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
2716 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
2717
2718 //   VSLI     : Vector Shift Left and Insert
2719 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli", NEONvsli, N2RegVShLFrm>;
2720 //   VSRI     : Vector Shift Right and Insert
2721 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri", NEONvsri, N2RegVShRFrm>;
2722
2723 // Vector Absolute and Saturating Absolute.
2724
2725 //   VABS     : Vector Absolute Value
2726 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
2727                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
2728                            int_arm_neon_vabs>;
2729 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2730                         IIC_VUNAD, "vabs", "f32",
2731                         v2f32, v2f32, int_arm_neon_vabs>;
2732 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2733                         IIC_VUNAQ, "vabs", "f32",
2734                         v4f32, v4f32, int_arm_neon_vabs>;
2735
2736 //   VQABS    : Vector Saturating Absolute Value
2737 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
2738                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
2739                            int_arm_neon_vqabs>;
2740
2741 // Vector Negate.
2742
2743 def vneg   : PatFrag<(ops node:$in), (sub immAllZerosV, node:$in)>;
2744 def vneg8  : PatFrag<(ops node:$in),
2745                      (sub (bitconvert (v8i8 immAllZerosV)), node:$in)>;
2746 def vneg16 : PatFrag<(ops node:$in),
2747                      (sub (bitconvert (v16i8 immAllZerosV)), node:$in)>;
2748
2749 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2750   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
2751         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2752         [(set DPR:$dst, (Ty (vneg8 DPR:$src)))]>;
2753 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
2754   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
2755         IIC_VSHLiD, OpcodeStr, Dt, "$dst, $src", "",
2756         [(set QPR:$dst, (Ty (vneg16 QPR:$src)))]>;
2757
2758 //   VNEG     : Vector Negate (integer)
2759 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
2760 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
2761 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
2762 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
2763 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
2764 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
2765
2766 //   VNEG     : Vector Negate (floating-point)
2767 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2768                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
2769                     "vneg", "f32", "$dst, $src", "",
2770                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
2771 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
2772                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
2773                     "vneg", "f32", "$dst, $src", "",
2774                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
2775
2776 def : Pat<(v8i8  (vneg8  DPR:$src)), (VNEGs8d DPR:$src)>;
2777 def : Pat<(v4i16 (vneg8  DPR:$src)), (VNEGs16d DPR:$src)>;
2778 def : Pat<(v2i32 (vneg8  DPR:$src)), (VNEGs32d DPR:$src)>;
2779 def : Pat<(v16i8 (vneg16 QPR:$src)), (VNEGs8q QPR:$src)>;
2780 def : Pat<(v8i16 (vneg16 QPR:$src)), (VNEGs16q QPR:$src)>;
2781 def : Pat<(v4i32 (vneg16 QPR:$src)), (VNEGs32q QPR:$src)>;
2782
2783 //   VQNEG    : Vector Saturating Negate
2784 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
2785                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
2786                            int_arm_neon_vqneg>;
2787
2788 // Vector Bit Counting Operations.
2789
2790 //   VCLS     : Vector Count Leading Sign Bits
2791 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
2792                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
2793                            int_arm_neon_vcls>;
2794 //   VCLZ     : Vector Count Leading Zeros
2795 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
2796                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
2797                            int_arm_neon_vclz>;
2798 //   VCNT     : Vector Count One Bits
2799 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2800                         IIC_VCNTiD, "vcnt", "8",
2801                         v8i8, v8i8, int_arm_neon_vcnt>;
2802 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2803                         IIC_VCNTiQ, "vcnt", "8",
2804                         v16i8, v16i8, int_arm_neon_vcnt>;
2805
2806 // Vector Swap -- for disassembly only.
2807 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
2808                      (outs DPR:$dst), (ins DPR:$src), NoItinerary,
2809                      "vswp", "$dst, $src", "", []>;
2810 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
2811                      (outs QPR:$dst), (ins QPR:$src), NoItinerary,
2812                      "vswp", "$dst, $src", "", []>;
2813
2814 // Vector Move Operations.
2815
2816 //   VMOV     : Vector Move (Register)
2817
2818 let neverHasSideEffects = 1 in {
2819 def  VMOVDneon: N3VX<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
2820                      N3RegFrm, IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2821 def  VMOVQ    : N3VX<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
2822                      N3RegFrm, IIC_VMOVD, "vmov", "$dst, $src", "", []>;
2823
2824 // Pseudo vector move instructions for QQ and QQQQ registers. This should
2825 // be expanded after register allocation is completed.
2826 def  VMOVQQ   : PseudoInst<(outs QQPR:$dst), (ins QQPR:$src),
2827                 NoItinerary, "${:comment} vmov\t$dst, $src", []>;
2828
2829 def  VMOVQQQQ : PseudoInst<(outs QQQQPR:$dst), (ins QQQQPR:$src),
2830                 NoItinerary, "${:comment} vmov\t$dst, $src", []>;
2831 } // neverHasSideEffects
2832
2833 //   VMOV     : Vector Move (Immediate)
2834
2835 // VMOV_get_imm8 xform function: convert build_vector to VMOV.i8 imm.
2836 def VMOV_get_imm8 : SDNodeXForm<build_vector, [{
2837   return ARM::getVMOVImm(N, 1, *CurDAG);
2838 }]>;
2839 def vmovImm8 : PatLeaf<(build_vector), [{
2840   return ARM::getVMOVImm(N, 1, *CurDAG).getNode() != 0;
2841 }], VMOV_get_imm8>;
2842
2843 // VMOV_get_imm16 xform function: convert build_vector to VMOV.i16 imm.
2844 def VMOV_get_imm16 : SDNodeXForm<build_vector, [{
2845   return ARM::getVMOVImm(N, 2, *CurDAG);
2846 }]>;
2847 def vmovImm16 : PatLeaf<(build_vector), [{
2848   return ARM::getVMOVImm(N, 2, *CurDAG).getNode() != 0;
2849 }], VMOV_get_imm16>;
2850
2851 // VMOV_get_imm32 xform function: convert build_vector to VMOV.i32 imm.
2852 def VMOV_get_imm32 : SDNodeXForm<build_vector, [{
2853   return ARM::getVMOVImm(N, 4, *CurDAG);
2854 }]>;
2855 def vmovImm32 : PatLeaf<(build_vector), [{
2856   return ARM::getVMOVImm(N, 4, *CurDAG).getNode() != 0;
2857 }], VMOV_get_imm32>;
2858
2859 // VMOV_get_imm64 xform function: convert build_vector to VMOV.i64 imm.
2860 def VMOV_get_imm64 : SDNodeXForm<build_vector, [{
2861   return ARM::getVMOVImm(N, 8, *CurDAG);
2862 }]>;
2863 def vmovImm64 : PatLeaf<(build_vector), [{
2864   return ARM::getVMOVImm(N, 8, *CurDAG).getNode() != 0;
2865 }], VMOV_get_imm64>;
2866
2867 // Note: Some of the cmode bits in the following VMOV instructions need to
2868 // be encoded based on the immed values.
2869
2870 let isReMaterializable = 1 in {
2871 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
2872                          (ins h8imm:$SIMM), IIC_VMOVImm,
2873                          "vmov", "i8", "$dst, $SIMM", "",
2874                          [(set DPR:$dst, (v8i8 vmovImm8:$SIMM))]>;
2875 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
2876                          (ins h8imm:$SIMM), IIC_VMOVImm,
2877                          "vmov", "i8", "$dst, $SIMM", "",
2878                          [(set QPR:$dst, (v16i8 vmovImm8:$SIMM))]>;
2879
2880 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2881                          (ins h16imm:$SIMM), IIC_VMOVImm,
2882                          "vmov", "i16", "$dst, $SIMM", "",
2883                          [(set DPR:$dst, (v4i16 vmovImm16:$SIMM))]>;
2884 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2885                          (ins h16imm:$SIMM), IIC_VMOVImm,
2886                          "vmov", "i16", "$dst, $SIMM", "",
2887                          [(set QPR:$dst, (v8i16 vmovImm16:$SIMM))]>;
2888
2889 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, {?}, 1, (outs DPR:$dst),
2890                          (ins h32imm:$SIMM), IIC_VMOVImm,
2891                          "vmov", "i32", "$dst, $SIMM", "",
2892                          [(set DPR:$dst, (v2i32 vmovImm32:$SIMM))]>;
2893 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, {?}, 1, (outs QPR:$dst),
2894                          (ins h32imm:$SIMM), IIC_VMOVImm,
2895                          "vmov", "i32", "$dst, $SIMM", "",
2896                          [(set QPR:$dst, (v4i32 vmovImm32:$SIMM))]>;
2897
2898 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
2899                          (ins h64imm:$SIMM), IIC_VMOVImm,
2900                          "vmov", "i64", "$dst, $SIMM", "",
2901                          [(set DPR:$dst, (v1i64 vmovImm64:$SIMM))]>;
2902 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
2903                          (ins h64imm:$SIMM), IIC_VMOVImm,
2904                          "vmov", "i64", "$dst, $SIMM", "",
2905                          [(set QPR:$dst, (v2i64 vmovImm64:$SIMM))]>;
2906 } // isReMaterializable
2907
2908 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
2909
2910 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
2911                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2912                           IIC_VMOVSI, "vmov", "s8", "$dst, $src[$lane]",
2913                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
2914                                            imm:$lane))]>;
2915 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
2916                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2917                           IIC_VMOVSI, "vmov", "s16", "$dst, $src[$lane]",
2918                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
2919                                            imm:$lane))]>;
2920 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
2921                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2922                           IIC_VMOVSI, "vmov", "u8", "$dst, $src[$lane]",
2923                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
2924                                            imm:$lane))]>;
2925 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
2926                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2927                           IIC_VMOVSI, "vmov", "u16", "$dst, $src[$lane]",
2928                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
2929                                            imm:$lane))]>;
2930 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
2931                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2932                           IIC_VMOVSI, "vmov", "32", "$dst, $src[$lane]",
2933                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
2934                                            imm:$lane))]>;
2935 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
2936 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
2937           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2938                            (DSubReg_i8_reg imm:$lane))),
2939                      (SubReg_i8_lane imm:$lane))>;
2940 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
2941           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2942                              (DSubReg_i16_reg imm:$lane))),
2943                      (SubReg_i16_lane imm:$lane))>;
2944 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
2945           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2946                            (DSubReg_i8_reg imm:$lane))),
2947                      (SubReg_i8_lane imm:$lane))>;
2948 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
2949           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2950                              (DSubReg_i16_reg imm:$lane))),
2951                      (SubReg_i16_lane imm:$lane))>;
2952 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
2953           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
2954                              (DSubReg_i32_reg imm:$lane))),
2955                      (SubReg_i32_lane imm:$lane))>;
2956 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
2957           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
2958                           (SSubReg_f32_reg imm:$src2))>;
2959 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
2960           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
2961                           (SSubReg_f32_reg imm:$src2))>;
2962 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
2963 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2964 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
2965           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2966
2967
2968 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
2969
2970 let Constraints = "$src1 = $dst" in {
2971 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$dst),
2972                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2973                           IIC_VMOVISL, "vmov", "8", "$dst[$lane], $src2",
2974                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
2975                                            GPR:$src2, imm:$lane))]>;
2976 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$dst),
2977                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2978                           IIC_VMOVISL, "vmov", "16", "$dst[$lane], $src2",
2979                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
2980                                            GPR:$src2, imm:$lane))]>;
2981 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$dst),
2982                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2983                           IIC_VMOVISL, "vmov", "32", "$dst[$lane], $src2",
2984                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
2985                                            GPR:$src2, imm:$lane))]>;
2986 }
2987 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
2988           (v16i8 (INSERT_SUBREG QPR:$src1,
2989                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
2990                                    (DSubReg_i8_reg imm:$lane))),
2991                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
2992                   (DSubReg_i8_reg imm:$lane)))>;
2993 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
2994           (v8i16 (INSERT_SUBREG QPR:$src1,
2995                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
2996                                      (DSubReg_i16_reg imm:$lane))),
2997                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
2998                   (DSubReg_i16_reg imm:$lane)))>;
2999 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
3000           (v4i32 (INSERT_SUBREG QPR:$src1,
3001                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
3002                                      (DSubReg_i32_reg imm:$lane))),
3003                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
3004                   (DSubReg_i32_reg imm:$lane)))>;
3005
3006 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
3007           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
3008                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3009 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
3010           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
3011                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
3012
3013 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3014 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3015 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
3016           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
3017
3018 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
3019           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3020 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
3021           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
3022 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
3023           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
3024
3025 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
3026           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3027 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
3028           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3029 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
3030           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
3031
3032 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
3033           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
3034                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3035                          dsub_0)>;
3036 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
3037           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
3038                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3039                          dsub_0)>;
3040 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
3041           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
3042                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
3043                          dsub_0)>;
3044
3045 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
3046
3047 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3048   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
3049           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3050           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3051 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
3052   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
3053           IIC_VMOVIS, "vdup", Dt, "$dst, $src",
3054           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
3055
3056 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
3057 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
3058 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
3059 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
3060 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
3061 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
3062
3063 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
3064                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3065                       [(set DPR:$dst, (v2f32 (NEONvdup
3066                                               (f32 (bitconvert GPR:$src)))))]>;
3067 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
3068                       IIC_VMOVIS, "vdup", "32", "$dst, $src",
3069                       [(set QPR:$dst, (v4f32 (NEONvdup
3070                                               (f32 (bitconvert GPR:$src)))))]>;
3071
3072 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
3073
3074 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
3075               ValueType Ty>
3076   : NVDupLane<op19_16, 0, (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3077               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3078               [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
3079
3080 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
3081               ValueType ResTy, ValueType OpTy>
3082   : NVDupLane<op19_16, 1, (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane),
3083               IIC_VMOVD, OpcodeStr, Dt, "$dst, $src[$lane]",
3084               [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src),
3085                                       imm:$lane)))]>;
3086
3087 // Inst{19-16} is partially specified depending on the element size.
3088
3089 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8>;
3090 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16>;
3091 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32>;
3092 def VDUPLNfd  : VDUPLND<{?,1,0,0}, "vdup", "32", v2f32>;
3093 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8>;
3094 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16>;
3095 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32>;
3096 def VDUPLNfq  : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4f32, v2f32>;
3097
3098 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
3099           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
3100                                   (DSubReg_i8_reg imm:$lane))),
3101                            (SubReg_i8_lane imm:$lane)))>;
3102 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
3103           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
3104                                     (DSubReg_i16_reg imm:$lane))),
3105                             (SubReg_i16_lane imm:$lane)))>;
3106 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
3107           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
3108                                     (DSubReg_i32_reg imm:$lane))),
3109                             (SubReg_i32_lane imm:$lane)))>;
3110 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
3111           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
3112                                    (DSubReg_i32_reg imm:$lane))),
3113                            (SubReg_i32_lane imm:$lane)))>;
3114
3115 def  VDUPfdf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 0, 0,
3116                     (outs DPR:$dst), (ins SPR:$src),
3117                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3118                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
3119
3120 def  VDUPfqf  : N2V<0b11, 0b11, {?,1}, {0,0}, 0b11000, 1, 0,
3121                     (outs QPR:$dst), (ins SPR:$src),
3122                     IIC_VMOVD, "vdup", "32", "$dst, ${src:lane}", "",
3123                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
3124
3125 def : Pat<(v2i64 (NEONvduplane (v2i64 QPR:$src), imm:$lane)),
3126           (INSERT_SUBREG QPR:$src,
3127                          (i64 (EXTRACT_SUBREG QPR:$src,
3128                                (DSubReg_f64_reg imm:$lane))),
3129                          (DSubReg_f64_other_reg imm:$lane))>;
3130 def : Pat<(v2f64 (NEONvduplane (v2f64 QPR:$src), imm:$lane)),
3131           (INSERT_SUBREG QPR:$src,
3132                          (f64 (EXTRACT_SUBREG QPR:$src,
3133                                (DSubReg_f64_reg imm:$lane))),
3134                          (DSubReg_f64_other_reg imm:$lane))>;
3135
3136 //   VMOVN    : Vector Narrowing Move
3137 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD,
3138                             "vmovn", "i", int_arm_neon_vmovn>;
3139 //   VQMOVN   : Vector Saturating Narrowing Move
3140 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
3141                             "vqmovn", "s", int_arm_neon_vqmovns>;
3142 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
3143                             "vqmovn", "u", int_arm_neon_vqmovnu>;
3144 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
3145                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
3146 //   VMOVL    : Vector Lengthening Move
3147 defm VMOVLs   : N2VLInt_QHS<0b01,0b10100,0,1, "vmovl", "s",
3148                             int_arm_neon_vmovls>;
3149 defm VMOVLu   : N2VLInt_QHS<0b11,0b10100,0,1, "vmovl", "u",
3150                             int_arm_neon_vmovlu>;
3151
3152 // Vector Conversions.
3153
3154 //   VCVT     : Vector Convert Between Floating-Point and Integers
3155 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3156                      v2i32, v2f32, fp_to_sint>;
3157 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3158                      v2i32, v2f32, fp_to_uint>;
3159 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3160                      v2f32, v2i32, sint_to_fp>;
3161 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3162                      v2f32, v2i32, uint_to_fp>;
3163
3164 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3165                      v4i32, v4f32, fp_to_sint>;
3166 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3167                      v4i32, v4f32, fp_to_uint>;
3168 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3169                      v4f32, v4i32, sint_to_fp>;
3170 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3171                      v4f32, v4i32, uint_to_fp>;
3172
3173 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
3174 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3175                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
3176 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3177                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
3178 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3179                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
3180 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3181                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
3182
3183 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
3184                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
3185 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
3186                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
3187 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
3188                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
3189 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
3190                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
3191
3192 // Vector Reverse.
3193
3194 //   VREV64   : Vector Reverse elements within 64-bit doublewords
3195
3196 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3197   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
3198         (ins DPR:$src), IIC_VMOVD,
3199         OpcodeStr, Dt, "$dst, $src", "",
3200         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
3201 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3202   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
3203         (ins QPR:$src), IIC_VMOVD,
3204         OpcodeStr, Dt, "$dst, $src", "",
3205         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
3206
3207 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
3208 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
3209 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
3210 def VREV64df  : VREV64D<0b10, "vrev64", "32", v2f32>;
3211
3212 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
3213 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
3214 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
3215 def VREV64qf  : VREV64Q<0b10, "vrev64", "32", v4f32>;
3216
3217 //   VREV32   : Vector Reverse elements within 32-bit words
3218
3219 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3220   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
3221         (ins DPR:$src), IIC_VMOVD,
3222         OpcodeStr, Dt, "$dst, $src", "",
3223         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
3224 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3225   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
3226         (ins QPR:$src), IIC_VMOVD,
3227         OpcodeStr, Dt, "$dst, $src", "",
3228         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
3229
3230 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
3231 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
3232
3233 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
3234 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
3235
3236 //   VREV16   : Vector Reverse elements within 16-bit halfwords
3237
3238 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3239   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
3240         (ins DPR:$src), IIC_VMOVD,
3241         OpcodeStr, Dt, "$dst, $src", "",
3242         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
3243 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
3244   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
3245         (ins QPR:$src), IIC_VMOVD,
3246         OpcodeStr, Dt, "$dst, $src", "",
3247         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
3248
3249 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
3250 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
3251
3252 // Other Vector Shuffles.
3253
3254 //   VEXT     : Vector Extract
3255
3256 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
3257   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$dst),
3258         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), NVExtFrm,
3259         IIC_VEXTD, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3260         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
3261                                       (Ty DPR:$rhs), imm:$index)))]>;
3262
3263 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
3264   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$dst),
3265         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), NVExtFrm,
3266         IIC_VEXTQ, OpcodeStr, Dt, "$dst, $lhs, $rhs, $index", "",
3267         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
3268                                       (Ty QPR:$rhs), imm:$index)))]>;
3269
3270 def VEXTd8  : VEXTd<"vext", "8",  v8i8>;
3271 def VEXTd16 : VEXTd<"vext", "16", v4i16>;
3272 def VEXTd32 : VEXTd<"vext", "32", v2i32>;
3273 def VEXTdf  : VEXTd<"vext", "32", v2f32>;
3274
3275 def VEXTq8  : VEXTq<"vext", "8",  v16i8>;
3276 def VEXTq16 : VEXTq<"vext", "16", v8i16>;
3277 def VEXTq32 : VEXTq<"vext", "32", v4i32>;
3278 def VEXTqf  : VEXTq<"vext", "32", v4f32>;
3279
3280 //   VTRN     : Vector Transpose
3281
3282 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
3283 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
3284 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
3285
3286 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
3287 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
3288 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
3289
3290 //   VUZP     : Vector Unzip (Deinterleave)
3291
3292 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
3293 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
3294 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
3295
3296 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
3297 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
3298 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
3299
3300 //   VZIP     : Vector Zip (Interleave)
3301
3302 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
3303 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
3304 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
3305
3306 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
3307 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
3308 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
3309
3310 // Vector Table Lookup and Table Extension.
3311
3312 //   VTBL     : Vector Table Lookup
3313 def  VTBL1
3314   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
3315         (ins DPR:$tbl1, DPR:$src), NVTBLFrm, IIC_VTB1,
3316         "vtbl", "8", "$dst, \\{$tbl1\\}, $src", "",
3317         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
3318 let hasExtraSrcRegAllocReq = 1 in {
3319 def  VTBL2
3320   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
3321         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), NVTBLFrm, IIC_VTB2,
3322         "vtbl", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "",
3323         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl2
3324                                DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
3325 def  VTBL3
3326   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
3327         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), NVTBLFrm, IIC_VTB3,
3328         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "",
3329         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl3
3330                                DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
3331 def  VTBL4
3332   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
3333         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src),
3334         NVTBLFrm, IIC_VTB4,
3335         "vtbl", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src", "",
3336         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl4 DPR:$tbl1, DPR:$tbl2,
3337                                DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
3338 } // hasExtraSrcRegAllocReq = 1
3339
3340 //   VTBX     : Vector Table Extension
3341 def  VTBX1
3342   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
3343         (ins DPR:$orig, DPR:$tbl1, DPR:$src), NVTBLFrm, IIC_VTBX1,
3344         "vtbx", "8", "$dst, \\{$tbl1\\}, $src", "$orig = $dst",
3345         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
3346                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
3347 let hasExtraSrcRegAllocReq = 1 in {
3348 def  VTBX2
3349   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
3350         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), NVTBLFrm, IIC_VTBX2,
3351         "vtbx", "8", "$dst, \\{$tbl1, $tbl2\\}, $src", "$orig = $dst",
3352         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx2
3353                                DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
3354 def  VTBX3
3355   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
3356         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src),
3357         NVTBLFrm, IIC_VTBX3,
3358         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3\\}, $src", "$orig = $dst",
3359         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx3 DPR:$orig, DPR:$tbl1,
3360                                DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
3361 def  VTBX4
3362   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
3363         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), NVTBLFrm, IIC_VTBX4,
3364         "vtbx", "8", "$dst, \\{$tbl1, $tbl2, $tbl3, $tbl4\\}, $src",
3365         "$orig = $dst",
3366         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx4 DPR:$orig, DPR:$tbl1,
3367                                DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
3368 } // hasExtraSrcRegAllocReq = 1
3369
3370 //===----------------------------------------------------------------------===//
3371 // NEON instructions for single-precision FP math
3372 //===----------------------------------------------------------------------===//
3373
3374 class N2VSPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
3375   : NEONFPPat<(ResTy (OpNode SPR:$a)),
3376               (EXTRACT_SUBREG (OpTy (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)),
3377                                                        SPR:$a, ssub_0))),
3378                               ssub_0)>;
3379
3380 class N3VSPat<SDNode OpNode, NeonI Inst>
3381   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
3382               (EXTRACT_SUBREG (v2f32
3383                                  (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3384                                                       SPR:$a, ssub_0),
3385                                        (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3386                                                       SPR:$b, ssub_0))),
3387                               ssub_0)>;
3388
3389 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
3390   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
3391               (EXTRACT_SUBREG (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3392                                                    SPR:$acc, ssub_0),
3393                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3394                                                    SPR:$a, ssub_0),
3395                                     (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
3396                                                    SPR:$b, ssub_0)),
3397                               ssub_0)>;
3398
3399 // These need separate instructions because they must use DPR_VFP2 register
3400 // class which have SPR sub-registers.
3401
3402 // Vector Add Operations used for single-precision FP
3403 let neverHasSideEffects = 1 in
3404 def VADDfd_sfp : N3VS<0,0,0b00,0b1101,0, "vadd", "f32", v2f32, v2f32, fadd, 1>;
3405 def : N3VSPat<fadd, VADDfd_sfp>;
3406
3407 // Vector Sub Operations used for single-precision FP
3408 let neverHasSideEffects = 1 in
3409 def VSUBfd_sfp : N3VS<0,0,0b10,0b1101,0, "vsub", "f32", v2f32, v2f32, fsub, 0>;
3410 def : N3VSPat<fsub, VSUBfd_sfp>;
3411
3412 // Vector Multiply Operations used for single-precision FP
3413 let neverHasSideEffects = 1 in
3414 def VMULfd_sfp : N3VS<1,0,0b00,0b1101,1, "vmul", "f32", v2f32, v2f32, fmul, 1>;
3415 def : N3VSPat<fmul, VMULfd_sfp>;
3416
3417 // Vector Multiply-Accumulate/Subtract used for single-precision FP
3418 // vml[as].f32 can cause 4-8 cycle stalls in following ASIMD instructions, so
3419 // we want to avoid them for now. e.g., alternating vmla/vadd instructions.
3420
3421 //let neverHasSideEffects = 1 in
3422 //def VMLAfd_sfp : N3VSMulOp<0,0,0b00,0b1101,1, IIC_VMACD, "vmla", "f32",
3423 //                           v2f32, fmul, fadd>;
3424 //def : N3VSMulOpPat<fmul, fadd, VMLAfd_sfp>;
3425
3426 //let neverHasSideEffects = 1 in
3427 //def VMLSfd_sfp : N3VSMulOp<0,0,0b10,0b1101,1, IIC_VMACD, "vmls", "f32",
3428 //                           v2f32, fmul, fsub>;
3429 //def : N3VSMulOpPat<fmul, fsub, VMLSfd_sfp>;
3430
3431 // Vector Absolute used for single-precision FP
3432 let neverHasSideEffects = 1 in
3433 def  VABSfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01110, 0, 0,
3434                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3435                       "vabs", "f32", "$dst, $src", "", []>;
3436 def : N2VSPat<fabs, f32, v2f32, VABSfd_sfp>;
3437
3438 // Vector Negate used for single-precision FP
3439 let neverHasSideEffects = 1 in
3440 def  VNEGfd_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
3441                       (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
3442                       "vneg", "f32", "$dst, $src", "", []>;
3443 def : N2VSPat<fneg, f32, v2f32, VNEGfd_sfp>;
3444
3445 // Vector Maximum used for single-precision FP
3446 let neverHasSideEffects = 1 in
3447 def VMAXfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3448                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
3449                      "vmax", "f32", "$dst, $src1, $src2", "", []>;
3450 def : N3VSPat<NEONfmax, VMAXfd_sfp>;
3451
3452 // Vector Minimum used for single-precision FP
3453 let neverHasSideEffects = 1 in
3454 def VMINfd_sfp : N3V<0, 0, 0b00, 0b1111, 0, 0, (outs DPR_VFP2:$dst),
3455                      (ins DPR_VFP2:$src1, DPR_VFP2:$src2), N3RegFrm, IIC_VBIND,
3456                      "vmin", "f32", "$dst, $src1, $src2", "", []>;
3457 def : N3VSPat<NEONfmin, VMINfd_sfp>;
3458
3459 // Vector Convert between single-precision FP and integer
3460 let neverHasSideEffects = 1 in
3461 def  VCVTf2sd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
3462                          v2i32, v2f32, fp_to_sint>;
3463 def : N2VSPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
3464
3465 let neverHasSideEffects = 1 in
3466 def  VCVTf2ud_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
3467                          v2i32, v2f32, fp_to_uint>;
3468 def : N2VSPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
3469
3470 let neverHasSideEffects = 1 in
3471 def  VCVTs2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
3472                          v2f32, v2i32, sint_to_fp>;
3473 def : N2VSPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
3474
3475 let neverHasSideEffects = 1 in
3476 def  VCVTu2fd_sfp : N2VS<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
3477                          v2f32, v2i32, uint_to_fp>;
3478 def : N2VSPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
3479
3480 //===----------------------------------------------------------------------===//
3481 // Non-Instruction Patterns
3482 //===----------------------------------------------------------------------===//
3483
3484 // bit_convert
3485 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
3486 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
3487 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
3488 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
3489 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
3490 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
3491 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
3492 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
3493 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
3494 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
3495 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
3496 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
3497 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
3498 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
3499 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
3500 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
3501 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
3502 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
3503 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
3504 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
3505 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
3506 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
3507 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
3508 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
3509 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
3510 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
3511 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
3512 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
3513 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
3514 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
3515
3516 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
3517 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
3518 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
3519 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
3520 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
3521 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
3522 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
3523 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
3524 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
3525 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
3526 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
3527 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
3528 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
3529 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
3530 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
3531 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
3532 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
3533 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
3534 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
3535 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
3536 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
3537 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
3538 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
3539 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
3540 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
3541 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
3542 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
3543 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
3544 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
3545 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;