lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisInt<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  42
  43 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  44                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  45
  46 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  47 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 1, [SDTCisInt<0>, SDTCisPtrTy<1>]>;
  48
  49 // Node definitions.
  50 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  51 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  52
  53 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  54                               [SDNPHasChain, SDNPOutFlag]>;
  55 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  56                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  57
  58 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  59                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  60 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  61                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  62 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  63                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  64
  65 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  66                               [SDNPHasChain, SDNPOptInFlag]>;
  67
  68 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  69                               [SDNPInFlag]>;
  70 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  71                               [SDNPInFlag]>;
  72
  73 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
  74                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
  75
  76 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
  77                               [SDNPHasChain]>;
  78 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
  79                               [SDNPHasChain]>;
  80
  81 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
  82                               [SDNPOutFlag]>;
  83
  84 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
  85                               [SDNPOutFlag,SDNPCommutative]>;
  86
  87 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
  88
  89 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  90 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
  91 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
  92
  93 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
  94 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP", SDT_ARMEH_SJLJ_Setjmp>;
  95
  96 //===----------------------------------------------------------------------===//
  97 // ARM Instruction Predicate Definitions.
  98 //
  99 def HasV5T    : Predicate<"Subtarget->hasV5TOps()">;
 100 def HasV5TE   : Predicate<"Subtarget->hasV5TEOps()">;
 101 def HasV6     : Predicate<"Subtarget->hasV6Ops()">;
 102 def HasV6T2   : Predicate<"Subtarget->hasV6T2Ops()">;
 103 def NoV6T2    : Predicate<"!Subtarget->hasV6T2Ops()">;
 104 def HasV7     : Predicate<"Subtarget->hasV7Ops()">;
 105 def HasVFP2   : Predicate<"Subtarget->hasVFP2()">;
 106 def HasVFP3   : Predicate<"Subtarget->hasVFP3()">;
 107 def HasNEON   : Predicate<"Subtarget->hasNEON()">;
 108 def UseNEONForFP : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 109 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 110 def IsThumb   : Predicate<"Subtarget->isThumb()">;
 111 def IsThumb1Only : Predicate<"Subtarget->isThumb1Only()">;
 112 def IsThumb2  : Predicate<"Subtarget->isThumb2()">;
 113 def IsARM     : Predicate<"!Subtarget->isThumb()">;
 114 def IsDarwin    : Predicate<"Subtarget->isTargetDarwin()">;
 115 def IsNotDarwin : Predicate<"!Subtarget->isTargetDarwin()">;
 116 def CarryDefIsUnused : Predicate<"!N.getNode()->hasAnyUseOfValue(1)">;
 117 def CarryDefIsUsed   : Predicate<"N.getNode()->hasAnyUseOfValue(1)">;
 118
 119 //===----------------------------------------------------------------------===//
 120 // ARM Flag Definitions.
 121
 122 class RegConstraint<string C> {
 123   string Constraints = C;
 124 }
 125
 126 //===----------------------------------------------------------------------===//
 127 //  ARM specific transformation functions and pattern fragments.
 128 //
 129
 130 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 131 // so_imm_neg def below.
 132 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 133   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 134 }]>;
 135
 136 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 137 // so_imm_not def below.
 138 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 139   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 140 }]>;
 141
 142 // rot_imm predicate - True if the 32-bit immediate is equal to 8, 16, or 24.
 143 def rot_imm : PatLeaf<(i32 imm), [{
 144   int32_t v = (int32_t)N->getZExtValue();
 145   return v == 8 || v == 16 || v == 24;
 146 }]>;
 147
 148 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 149 def imm1_15 : PatLeaf<(i32 imm), [{
 150   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 151 }]>;
 152
 153 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 154 def imm16_31 : PatLeaf<(i32 imm), [{
 155   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 156 }]>;
 157
 158 def so_imm_neg :
 159   PatLeaf<(imm), [{
 160     return ARM_AM::getSOImmVal(-(int)N->getZExtValue()) != -1;
 161   }], so_imm_neg_XFORM>;
 162
 163 def so_imm_not :
 164   PatLeaf<(imm), [{
 165     return ARM_AM::getSOImmVal(~(int)N->getZExtValue()) != -1;
 166   }], so_imm_not_XFORM>;
 167
 168 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 169 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 170   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 171 }]>;
 172
 173 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 174 /// e.g., 0xf000ffff
 175 def bf_inv_mask_imm : Operand<i32>,
 176                       PatLeaf<(imm), [{
 177   uint32_t v = (uint32_t)N->getZExtValue();
 178   if (v == 0xffffffff)
 179     return 0;
 180   // there can be 1's on either or both "outsides", all the "inside"
 181   // bits must be 0's
 182   unsigned int lsb = 0, msb = 31;
 183   while (v & (1 << msb)) --msb;
 184   while (v & (1 << lsb)) ++lsb;
 185   for (unsigned int i = lsb; i <= msb; ++i) {
 186     if (v & (1 << i))
 187       return 0;
 188   }
 189   return 1;
 190 }] > {
 191   let PrintMethod = "printBitfieldInvMaskImmOperand";
 192 }
 193
 194 /// Split a 32-bit immediate into two 16 bit parts.
 195 def lo16 : SDNodeXForm<imm, [{
 196   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() & 0xffff,
 197                                    MVT::i32);
 198 }]>;
 199
 200 def hi16 : SDNodeXForm<imm, [{
 201   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 202 }]>;
 203
 204 def lo16AllZero : PatLeaf<(i32 imm), [{
 205   // Returns true if all low 16-bits are 0.
 206   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 207   }], hi16>;
 208
 209 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 210 /// [0.65535].
 211 def imm0_65535 : PatLeaf<(i32 imm), [{
 212   return (uint32_t)N->getZExtValue() < 65536;
 213 }]>;
 214
 215 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 216 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 217
 218 //===----------------------------------------------------------------------===//
 219 // Operand Definitions.
 220 //
 221
 222 // Branch target.
 223 def brtarget : Operand<OtherVT>;
 224
 225 // A list of registers separated by comma. Used by load/store multiple.
 226 def reglist : Operand<i32> {
 227   let PrintMethod = "printRegisterList";
 228 }
 229
 230 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 231 def cpinst_operand : Operand<i32> {
 232   let PrintMethod = "printCPInstOperand";
 233 }
 234
 235 def jtblock_operand : Operand<i32> {
 236   let PrintMethod = "printJTBlockOperand";
 237 }
 238 def jt2block_operand : Operand<i32> {
 239   let PrintMethod = "printJT2BlockOperand";
 240 }
 241
 242 // Local PC labels.
 243 def pclabel : Operand<i32> {
 244   let PrintMethod = "printPCLabel";
 245 }
 246
 247 // shifter_operand operands: so_reg and so_imm.
 248 def so_reg : Operand<i32>,    // reg reg imm
 249             ComplexPattern<i32, 3, "SelectShifterOperandReg",
 250                             [shl,srl,sra,rotr]> {
 251   let PrintMethod = "printSORegOperand";
 252   let MIOperandInfo = (ops GPR, GPR, i32imm);
 253 }
 254
 255 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 256 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 257 // represented in the imm field in the same 12-bit form that they are encoded
 258 // into so_imm instructions: the 8-bit immediate is the least significant bits
 259 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 260 def so_imm : Operand<i32>,
 261              PatLeaf<(imm), [{
 262       return ARM_AM::getSOImmVal(N->getZExtValue()) != -1;
 263     }]> {
 264   let PrintMethod = "printSOImmOperand";
 265 }
 266
 267 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 268 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 269 // get the first/second pieces.
 270 def so_imm2part : Operand<i32>,
 271                   PatLeaf<(imm), [{
 272       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 273     }]> {
 274   let PrintMethod = "printSOImm2PartOperand";
 275 }
 276
 277 def so_imm2part_1 : SDNodeXForm<imm, [{
 278   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 279   return CurDAG->getTargetConstant(V, MVT::i32);
 280 }]>;
 281
 282 def so_imm2part_2 : SDNodeXForm<imm, [{
 283   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 284   return CurDAG->getTargetConstant(V, MVT::i32);
 285 }]>;
 286
 287
 288 // Define ARM specific addressing modes.
 289
 290 // addrmode2 := reg +/- reg shop imm
 291 // addrmode2 := reg +/- imm12
 292 //
 293 def addrmode2 : Operand<i32>,
 294                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 295   let PrintMethod = "printAddrMode2Operand";
 296   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 297 }
 298
 299 def am2offset : Operand<i32>,
 300                 ComplexPattern<i32, 2, "SelectAddrMode2Offset", []> {
 301   let PrintMethod = "printAddrMode2OffsetOperand";
 302   let MIOperandInfo = (ops GPR, i32imm);
 303 }
 304
 305 // addrmode3 := reg +/- reg
 306 // addrmode3 := reg +/- imm8
 307 //
 308 def addrmode3 : Operand<i32>,
 309                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 310   let PrintMethod = "printAddrMode3Operand";
 311   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 312 }
 313
 314 def am3offset : Operand<i32>,
 315                 ComplexPattern<i32, 2, "SelectAddrMode3Offset", []> {
 316   let PrintMethod = "printAddrMode3OffsetOperand";
 317   let MIOperandInfo = (ops GPR, i32imm);
 318 }
 319
 320 // addrmode4 := reg, <mode|W>
 321 //
 322 def addrmode4 : Operand<i32>,
 323                 ComplexPattern<i32, 2, "SelectAddrMode4", []> {
 324   let PrintMethod = "printAddrMode4Operand";
 325   let MIOperandInfo = (ops GPR, i32imm);
 326 }
 327
 328 // addrmode5 := reg +/- imm8*4
 329 //
 330 def addrmode5 : Operand<i32>,
 331                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 332   let PrintMethod = "printAddrMode5Operand";
 333   let MIOperandInfo = (ops GPR, i32imm);
 334 }
 335
 336 // addrmode6 := reg with optional writeback
 337 //
 338 def addrmode6 : Operand<i32>,
 339                 ComplexPattern<i32, 3, "SelectAddrMode6", []> {
 340   let PrintMethod = "printAddrMode6Operand";
 341   let MIOperandInfo = (ops GPR:$addr, GPR:$upd, i32imm);
 342 }
 343
 344 // addrmodepc := pc + reg
 345 //
 346 def addrmodepc : Operand<i32>,
 347                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 348   let PrintMethod = "printAddrModePCOperand";
 349   let MIOperandInfo = (ops GPR, i32imm);
 350 }
 351
 352 def nohash_imm : Operand<i32> {
 353   let PrintMethod = "printNoHashImmediate";
 354 }
 355
 356 //===----------------------------------------------------------------------===//
 357
 358 include "ARMInstrFormats.td"
 359
 360 //===----------------------------------------------------------------------===//
 361 // Multiclass helpers...
 362 //
 363
 364 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 365 /// binop that produces a value.
 366 multiclass AsI1_bin_irs<bits<4> opcod, string opc, PatFrag opnode,
 367                         bit Commutable = 0> {
 368   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 369                IIC_iALUi, opc, " $dst, $a, $b",
 370                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 371     let Inst{25} = 1;
 372   }
 373   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 374                IIC_iALUr, opc, " $dst, $a, $b",
 375                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 376     let Inst{25} = 0;
 377     let isCommutable = Commutable;
 378   }
 379   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 380                IIC_iALUsr, opc, " $dst, $a, $b",
 381                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 382     let Inst{25} = 0;
 383   }
 384 }
 385
 386 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 387 /// instruction modifies the CPSR register.
 388 let Defs = [CPSR] in {
 389 multiclass AI1_bin_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 390                          bit Commutable = 0> {
 391   def ri : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
 392                IIC_iALUi, opc, "s $dst, $a, $b",
 393                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]> {
 394     let Inst{25} = 1;
 395   }
 396   def rr : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm,
 397                IIC_iALUr, opc, "s $dst, $a, $b",
 398                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]> {
 399     let isCommutable = Commutable;
 400         let Inst{25} = 0;
 401   }
 402   def rs : AI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
 403                IIC_iALUsr, opc, "s $dst, $a, $b",
 404                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]> {
 405     let Inst{25} = 0;
 406   }
 407 }
 408 }
 409
 410 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 411 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 412 /// a explicit result, only implicitly set CPSR.
 413 let Defs = [CPSR] in {
 414 multiclass AI1_cmp_irs<bits<4> opcod, string opc, PatFrag opnode,
 415                        bit Commutable = 0> {
 416   def ri : AI1<opcod, (outs), (ins GPR:$a, so_imm:$b), DPFrm, IIC_iCMPi,
 417                opc, " $a, $b",
 418                [(opnode GPR:$a, so_imm:$b)]> {
 419     let Inst{25} = 1;
 420   }
 421   def rr : AI1<opcod, (outs), (ins GPR:$a, GPR:$b), DPFrm, IIC_iCMPr,
 422                opc, " $a, $b",
 423                [(opnode GPR:$a, GPR:$b)]> {
 424     let Inst{25} = 0;
 425     let isCommutable = Commutable;
 426   }
 427   def rs : AI1<opcod, (outs), (ins GPR:$a, so_reg:$b), DPSoRegFrm, IIC_iCMPsr,
 428                opc, " $a, $b",
 429                [(opnode GPR:$a, so_reg:$b)]> {
 430     let Inst{25} = 0;
 431   }
 432 }
 433 }
 434
 435 /// AI_unary_rrot - A unary operation with two forms: one whose operand is a
 436 /// register and one whose operand is a register rotated by 8/16/24.
 437 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 438 multiclass AI_unary_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 439   def r     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src),
 440                  IIC_iUNAr, opc, " $dst, $src",
 441                  [(set GPR:$dst, (opnode GPR:$src))]>,
 442               Requires<[IsARM, HasV6]> {
 443                 let Inst{19-16} = 0b1111;
 444               }
 445   def r_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$src, i32imm:$rot),
 446                  IIC_iUNAsi, opc, " $dst, $src, ror $rot",
 447                  [(set GPR:$dst, (opnode (rotr GPR:$src, rot_imm:$rot)))]>,
 448               Requires<[IsARM, HasV6]> {
 449                 let Inst{19-16} = 0b1111;
 450               }
 451 }
 452
 453 /// AI_bin_rrot - A binary operation with two forms: one whose operand is a
 454 /// register and one whose operand is a register rotated by 8/16/24.
 455 multiclass AI_bin_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 456   def rr     : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS),
 457                   IIC_iALUr, opc, " $dst, $LHS, $RHS",
 458                   [(set GPR:$dst, (opnode GPR:$LHS, GPR:$RHS))]>,
 459                   Requires<[IsARM, HasV6]>;
 460   def rr_rot : AExtI<opcod, (outs GPR:$dst), (ins GPR:$LHS, GPR:$RHS, i32imm:$rot),
 461                   IIC_iALUsi, opc, " $dst, $LHS, $RHS, ror $rot",
 462                   [(set GPR:$dst, (opnode GPR:$LHS,
 463                                           (rotr GPR:$RHS, rot_imm:$rot)))]>,
 464                   Requires<[IsARM, HasV6]>;
 465 }
 466
 467 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 468 let Uses = [CPSR] in {
 469 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 470                              bit Commutable = 0> {
 471   def ri : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 472                 DPFrm, IIC_iALUi, opc, " $dst, $a, $b",
 473                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 474                Requires<[IsARM, CarryDefIsUnused]> {
 475     let Inst{25} = 1;
 476   }
 477   def rr : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 478                 DPFrm, IIC_iALUr, opc, " $dst, $a, $b",
 479                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 480                Requires<[IsARM, CarryDefIsUnused]> {
 481     let isCommutable = Commutable;
 482     let Inst{25} = 0;
 483   }
 484   def rs : AsI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 485                 DPSoRegFrm, IIC_iALUsr, opc, " $dst, $a, $b",
 486                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 487                Requires<[IsARM, CarryDefIsUnused]> {
 488     let Inst{25} = 0;
 489   }
 490   // Carry setting variants
 491   def Sri : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
 492                 DPFrm, IIC_iALUi, !strconcat(opc, "s $dst, $a, $b"),
 493                [(set GPR:$dst, (opnode GPR:$a, so_imm:$b))]>,
 494                Requires<[IsARM, CarryDefIsUsed]> {
 495     let Defs = [CPSR];
 496     let Inst{25} = 1;
 497   }
 498   def Srr : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
 499                 DPFrm, IIC_iALUr, !strconcat(opc, "s $dst, $a, $b"),
 500                [(set GPR:$dst, (opnode GPR:$a, GPR:$b))]>,
 501                Requires<[IsARM, CarryDefIsUsed]> {
 502     let Defs = [CPSR];
 503     let Inst{25} = 0;
 504   }
 505   def Srs : AXI1<opcod, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
 506                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "s $dst, $a, $b"),
 507                [(set GPR:$dst, (opnode GPR:$a, so_reg:$b))]>,
 508                Requires<[IsARM, CarryDefIsUsed]> {
 509     let Defs = [CPSR];
 510     let Inst{25} = 0;
 511   }
 512 }
 513 }
 514
 515 //===----------------------------------------------------------------------===//
 516 // Instructions
 517 //===----------------------------------------------------------------------===//
 518
 519 //===----------------------------------------------------------------------===//
 520 //  Miscellaneous Instructions.
 521 //
 522
 523 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 524 /// the function.  The first operand is the ID# for this instruction, the second
 525 /// is the index into the MachineConstantPool that this is, the third is the
 526 /// size in bytes of this constant pool entry.
 527 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 528 def CONSTPOOL_ENTRY :
 529 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 530                     i32imm:$size), NoItinerary,
 531            "${instid:label} ${cpidx:cpentry}", []>;
 532
 533 let Defs = [SP], Uses = [SP] in {
 534 def ADJCALLSTACKUP :
 535 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
 536            "@ ADJCALLSTACKUP $amt1",
 537            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 538
 539 def ADJCALLSTACKDOWN :
 540 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
 541            "@ ADJCALLSTACKDOWN $amt",
 542            [(ARMcallseq_start timm:$amt)]>;
 543 }
 544
 545 def DWARF_LOC :
 546 PseudoInst<(outs), (ins i32imm:$line, i32imm:$col, i32imm:$file), NoItinerary,
 547            ".loc $file, $line, $col",
 548            [(dwarf_loc (i32 imm:$line), (i32 imm:$col), (i32 imm:$file))]>;
 549
 550
 551 // Address computation and loads and stores in PIC mode.
 552 let isNotDuplicable = 1 in {
 553 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
 554                   Pseudo, IIC_iALUr, "\n$cp:\n\tadd$p $dst, pc, $a",
 555                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
 556
 557 let AddedComplexity = 10 in {
 558 let canFoldAsLoad = 1 in
 559 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 560                   Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr$p $dst, $addr",
 561                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
 562
 563 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 564                  Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr${p}h $dst, $addr",
 565                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
 566
 567 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 568                  Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr${p}b $dst, $addr",
 569                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
 570
 571 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 572                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr${p}sh $dst, $addr",
 573                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
 574
 575 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
 576                 Pseudo, IIC_iLoadr, "\n${addr:label}:\n\tldr${p}sb $dst, $addr",
 577                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
 578 }
 579 let AddedComplexity = 10 in {
 580 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 581                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstr$p $src, $addr",
 582                [(store GPR:$src, addrmodepc:$addr)]>;
 583
 584 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 585                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstr${p}h $src, $addr",
 586                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
 587
 588 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
 589                Pseudo, IIC_iStorer, "\n${addr:label}:\n\tstr${p}b $src, $addr",
 590                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
 591 }
 592 } // isNotDuplicable = 1
 593
 594
 595 // LEApcrel - Load a pc-relative address into a register without offending the
 596 // assembler.
 597 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p),
 598                     Pseudo, IIC_iALUi,
 599             !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, ($label-(",
 600                                   "${:private}PCRELL${:uid}+8))\n"),
 601                        !strconcat("${:private}PCRELL${:uid}:\n\t",
 602                                   "add$p $dst, pc, #${:private}PCRELV${:uid}")),
 603                    []>;
 604
 605 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
 606                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
 607           Pseudo, IIC_iALUi,
 608    !strconcat(!strconcat(".set ${:private}PCRELV${:uid}, "
 609                          "(${label}_${id}-(",
 610                                   "${:private}PCRELL${:uid}+8))\n"),
 611                        !strconcat("${:private}PCRELL${:uid}:\n\t",
 612                                   "add$p $dst, pc, #${:private}PCRELV${:uid}")),
 613                    []> {
 614     let Inst{25} = 1;
 615 }
 616
 617 //===----------------------------------------------------------------------===//
 618 //  Control Flow Instructions.
 619 //
 620
 621 let isReturn = 1, isTerminator = 1, isBarrier = 1 in
 622   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
 623                   "bx", " lr", [(ARMretflag)]> {
 624   let Inst{7-4}   = 0b0001;
 625   let Inst{19-8}  = 0b111111111111;
 626   let Inst{27-20} = 0b00010010;
 627 }
 628
 629 // FIXME: remove when we have a way to marking a MI with these properties.
 630 // FIXME: Should pc be an implicit operand like PICADD, etc?
 631 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 632     hasExtraDefRegAllocReq = 1 in
 633   def LDM_RET : AXI4ld<(outs),
 634                     (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
 635                     LdStMulFrm, IIC_Br, "ldm${p}${addr:submode} $addr, $wb",
 636                     []>;
 637
 638 // On non-Darwin platforms R9 is callee-saved.
 639 let isCall = 1,
 640   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 641           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 642           D16, D17, D18, D19, D20, D21, D22, D23,
 643           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 644   def BL  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 645                 IIC_Br, "bl ${func:call}",
 646                 [(ARMcall tglobaladdr:$func)]>,
 647             Requires<[IsARM, IsNotDarwin]>;
 648
 649   def BL_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 650                    IIC_Br, "bl", " ${func:call}",
 651                    [(ARMcall_pred tglobaladdr:$func)]>,
 652                 Requires<[IsARM, IsNotDarwin]>;
 653
 654   // ARMv5T and above
 655   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 656                 IIC_Br, "blx $func",
 657                 [(ARMcall GPR:$func)]>,
 658             Requires<[IsARM, HasV5T, IsNotDarwin]> {
 659     let Inst{7-4}   = 0b0011;
 660     let Inst{19-8}  = 0b111111111111;
 661     let Inst{27-20} = 0b00010010;
 662   }
 663
 664   // ARMv4T
 665   def BX : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 666                   IIC_Br, "mov lr, pc\n\tbx $func",
 667                   [(ARMcall_nolink GPR:$func)]>,
 668            Requires<[IsARM, IsNotDarwin]> {
 669     let Inst{7-4}   = 0b0001;
 670     let Inst{19-8}  = 0b111111111111;
 671     let Inst{27-20} = 0b00010010;
 672   }
 673 }
 674
 675 // On Darwin R9 is call-clobbered.
 676 let isCall = 1,
 677   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 678           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 679           D16, D17, D18, D19, D20, D21, D22, D23,
 680           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 681   def BLr9  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 682                 IIC_Br, "bl ${func:call}",
 683                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]>;
 684
 685   def BLr9_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
 686                    IIC_Br, "bl", " ${func:call}",
 687                    [(ARMcall_pred tglobaladdr:$func)]>,
 688                   Requires<[IsARM, IsDarwin]>;
 689
 690   // ARMv5T and above
 691   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
 692                 IIC_Br, "blx $func",
 693                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
 694     let Inst{7-4}   = 0b0011;
 695     let Inst{19-8}  = 0b111111111111;
 696     let Inst{27-20} = 0b00010010;
 697   }
 698
 699   // ARMv4T
 700   def BXr9 : ABXIx2<(outs), (ins GPR:$func, variable_ops),
 701                   IIC_Br, "mov lr, pc\n\tbx $func",
 702                   [(ARMcall_nolink GPR:$func)]>, Requires<[IsARM, IsDarwin]> {
 703     let Inst{7-4}   = 0b0001;
 704     let Inst{19-8}  = 0b111111111111;
 705     let Inst{27-20} = 0b00010010;
 706   }
 707 }
 708
 709 let isBranch = 1, isTerminator = 1 in {
 710   // B is "predicable" since it can be xformed into a Bcc.
 711   let isBarrier = 1 in {
 712     let isPredicable = 1 in
 713     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
 714                 "b $target", [(br bb:$target)]>;
 715
 716   let isNotDuplicable = 1, isIndirectBranch = 1 in {
 717   def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
 718                     IIC_Br, "mov pc, $target \n$jt",
 719                     [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
 720     let Inst{20}    = 0; // S Bit
 721     let Inst{24-21} = 0b1101;
 722     let Inst{27-25} = 0b000;
 723   }
 724   def BR_JTm : JTI<(outs),
 725                    (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
 726                    IIC_Br, "ldr pc, $target \n$jt",
 727                    [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
 728                      imm:$id)]> {
 729     let Inst{20}    = 1; // L bit
 730     let Inst{21}    = 0; // W bit
 731     let Inst{22}    = 0; // B bit
 732     let Inst{24}    = 1; // P bit
 733     let Inst{27-25} = 0b011;
 734   }
 735   def BR_JTadd : JTI<(outs),
 736                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
 737                     IIC_Br, "add pc, $target, $idx \n$jt",
 738                     [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
 739                       imm:$id)]> {
 740     let Inst{20}    = 0; // S bit
 741     let Inst{24-21} = 0b0100;
 742     let Inst{27-25} = 0b000;
 743   }
 744   } // isNotDuplicable = 1, isIndirectBranch = 1
 745   } // isBarrier = 1
 746
 747   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 748   // a two-value operand where a dag node expects two operands. :(
 749   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
 750                IIC_Br, "b", " $target",
 751                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>;
 752 }
 753
 754 //===----------------------------------------------------------------------===//
 755 //  Load / store Instructions.
 756 //
 757
 758 // Load
 759 let canFoldAsLoad = 1 in
 760 def LDR  : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
 761                "ldr", " $dst, $addr",
 762                [(set GPR:$dst, (load addrmode2:$addr))]>;
 763
 764 // Special LDR for loads from non-pc-relative constpools.
 765 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1 in
 766 def LDRcp : AI2ldw<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm, IIC_iLoadr,
 767                  "ldr", " $dst, $addr", []>;
 768
 769 // Loads with zero extension
 770 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 771                   IIC_iLoadr, "ldr", "h $dst, $addr",
 772                   [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
 773
 774 def LDRB  : AI2ldb<(outs GPR:$dst), (ins addrmode2:$addr), LdFrm,
 775                   IIC_iLoadr, "ldr", "b $dst, $addr",
 776                   [(set GPR:$dst, (zextloadi8 addrmode2:$addr))]>;
 777
 778 // Loads with sign extension
 779 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 780                    IIC_iLoadr, "ldr", "sh $dst, $addr",
 781                    [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
 782
 783 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
 784                    IIC_iLoadr, "ldr", "sb $dst, $addr",
 785                    [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
 786
 787 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 788 // Load doubleword
 789 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
 790                  IIC_iLoadr, "ldr", "d $dst1, $addr",
 791                  []>, Requires<[IsARM, HasV5TE]>;
 792
 793 // Indexed loads
 794 def LDR_PRE  : AI2ldwpr<(outs GPR:$dst, GPR:$base_wb),
 795                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
 796                      "ldr", " $dst, $addr!", "$addr.base = $base_wb", []>;
 797
 798 def LDR_POST : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
 799                      (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoadru,
 800                      "ldr", " $dst, [$base], $offset", "$base = $base_wb", []>;
 801
 802 def LDRH_PRE  : AI3ldhpr<(outs GPR:$dst, GPR:$base_wb),
 803                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 804                      "ldr", "h $dst, $addr!", "$addr.base = $base_wb", []>;
 805
 806 def LDRH_POST : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
 807                      (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 808                      "ldr", "h $dst, [$base], $offset", "$base = $base_wb", []>;
 809
 810 def LDRB_PRE  : AI2ldbpr<(outs GPR:$dst, GPR:$base_wb),
 811                      (ins addrmode2:$addr), LdFrm, IIC_iLoadru,
 812                      "ldr", "b $dst, $addr!", "$addr.base = $base_wb", []>;
 813
 814 def LDRB_POST : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
 815                      (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoadru,
 816                      "ldr", "b $dst, [$base], $offset", "$base = $base_wb", []>;
 817
 818 def LDRSH_PRE : AI3ldshpr<(outs GPR:$dst, GPR:$base_wb),
 819                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 820                       "ldr", "sh $dst, $addr!", "$addr.base = $base_wb", []>;
 821
 822 def LDRSH_POST: AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
 823                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 824                     "ldr", "sh $dst, [$base], $offset", "$base = $base_wb", []>;
 825
 826 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$dst, GPR:$base_wb),
 827                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoadru,
 828                       "ldr", "sb $dst, $addr!", "$addr.base = $base_wb", []>;
 829
 830 def LDRSB_POST: AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
 831                       (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoadru,
 832                     "ldr", "sb $dst, [$base], $offset", "$base = $base_wb", []>;
 833 }
 834
 835 // Store
 836 def STR  : AI2stw<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
 837                "str", " $src, $addr",
 838                [(store GPR:$src, addrmode2:$addr)]>;
 839
 840 // Stores with truncate
 841 def STRH : AI3sth<(outs), (ins GPR:$src, addrmode3:$addr), StMiscFrm, IIC_iStorer,
 842                "str", "h $src, $addr",
 843                [(truncstorei16 GPR:$src, addrmode3:$addr)]>;
 844
 845 def STRB : AI2stb<(outs), (ins GPR:$src, addrmode2:$addr), StFrm, IIC_iStorer,
 846                "str", "b $src, $addr",
 847                [(truncstorei8 GPR:$src, addrmode2:$addr)]>;
 848
 849 // Store doubleword
 850 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 851 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
 852                StMiscFrm, IIC_iStorer,
 853                "str", "d $src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
 854
 855 // Indexed stores
 856 def STR_PRE  : AI2stwpr<(outs GPR:$base_wb),
 857                      (ins GPR:$src, GPR:$base, am2offset:$offset),
 858                      StFrm, IIC_iStoreru,
 859                     "str", " $src, [$base, $offset]!", "$base = $base_wb",
 860                     [(set GPR:$base_wb,
 861                       (pre_store GPR:$src, GPR:$base, am2offset:$offset))]>;
 862
 863 def STR_POST : AI2stwpo<(outs GPR:$base_wb),
 864                      (ins GPR:$src, GPR:$base,am2offset:$offset),
 865                      StFrm, IIC_iStoreru,
 866                     "str", " $src, [$base], $offset", "$base = $base_wb",
 867                     [(set GPR:$base_wb,
 868                       (post_store GPR:$src, GPR:$base, am2offset:$offset))]>;
 869
 870 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
 871                      (ins GPR:$src, GPR:$base,am3offset:$offset),
 872                      StMiscFrm, IIC_iStoreru,
 873                      "str", "h $src, [$base, $offset]!", "$base = $base_wb",
 874                     [(set GPR:$base_wb,
 875                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
 876
 877 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
 878                      (ins GPR:$src, GPR:$base,am3offset:$offset),
 879                      StMiscFrm, IIC_iStoreru,
 880                      "str", "h $src, [$base], $offset", "$base = $base_wb",
 881                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
 882                                          GPR:$base, am3offset:$offset))]>;
 883
 884 def STRB_PRE : AI2stbpr<(outs GPR:$base_wb),
 885                      (ins GPR:$src, GPR:$base,am2offset:$offset),
 886                      StFrm, IIC_iStoreru,
 887                      "str", "b $src, [$base, $offset]!", "$base = $base_wb",
 888                     [(set GPR:$base_wb, (pre_truncsti8 GPR:$src,
 889                                          GPR:$base, am2offset:$offset))]>;
 890
 891 def STRB_POST: AI2stbpo<(outs GPR:$base_wb),
 892                      (ins GPR:$src, GPR:$base,am2offset:$offset),
 893                      StFrm, IIC_iStoreru,
 894                      "str", "b $src, [$base], $offset", "$base = $base_wb",
 895                     [(set GPR:$base_wb, (post_truncsti8 GPR:$src,
 896                                          GPR:$base, am2offset:$offset))]>;
 897
 898 //===----------------------------------------------------------------------===//
 899 //  Load / store multiple Instructions.
 900 //
 901
 902 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 903 def LDM : AXI4ld<(outs),
 904                (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
 905                LdStMulFrm, IIC_iLoadm, "ldm${p}${addr:submode} $addr, $wb",
 906                []>;
 907
 908 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 909 def STM : AXI4st<(outs),
 910                (ins addrmode4:$addr, pred:$p, reglist:$wb, variable_ops),
 911                LdStMulFrm, IIC_iStorem, "stm${p}${addr:submode} $addr, $wb",
 912                []>;
 913
 914 //===----------------------------------------------------------------------===//
 915 //  Move Instructions.
 916 //
 917
 918 let neverHasSideEffects = 1 in
 919 def MOVr : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
 920                 "mov", " $dst, $src", []>, UnaryDP;
 921 def MOVs : AsI1<0b1101, (outs GPR:$dst), (ins so_reg:$src),
 922                 DPSoRegFrm, IIC_iMOVsr,
 923                 "mov", " $dst, $src", [(set GPR:$dst, so_reg:$src)]>, UnaryDP;
 924
 925 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
 926 def MOVi : AsI1<0b1101, (outs GPR:$dst), (ins so_imm:$src), DPFrm, IIC_iMOVi,
 927                 "mov", " $dst, $src", [(set GPR:$dst, so_imm:$src)]>, UnaryDP {
 928   let Inst{25} = 1;
 929 }
 930
 931 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
 932 def MOVi16 : AI1<0b1000, (outs GPR:$dst), (ins i32imm:$src),
 933                  DPFrm, IIC_iMOVi,
 934                  "movw", " $dst, $src",
 935                  [(set GPR:$dst, imm0_65535:$src)]>,
 936                  Requires<[IsARM, HasV6T2]> {
 937   let Inst{25} = 1;
 938 }
 939
 940 let Constraints = "$src = $dst" in
 941 def MOVTi16 : AI1<0b1010, (outs GPR:$dst), (ins GPR:$src, i32imm:$imm),
 942                   DPFrm, IIC_iMOVi,
 943                   "movt", " $dst, $imm",
 944                   [(set GPR:$dst,
 945                         (or (and GPR:$src, 0xffff),
 946                             lo16AllZero:$imm))]>, UnaryDP,
 947                   Requires<[IsARM, HasV6T2]> {
 948   let Inst{25} = 1;
 949 }
 950
 951 let Uses = [CPSR] in
 952 def MOVrx : AsI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo, IIC_iMOVsi,
 953                  "mov", " $dst, $src, rrx",
 954                  [(set GPR:$dst, (ARMrrx GPR:$src))]>, UnaryDP;
 955
 956 // These aren't really mov instructions, but we have to define them this way
 957 // due to flag operands.
 958
 959 let Defs = [CPSR] in {
 960 def MOVsrl_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
 961                       IIC_iMOVsi, "mov", "s $dst, $src, lsr #1",
 962                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP;
 963 def MOVsra_flag : AI1<0b1101, (outs GPR:$dst), (ins GPR:$src), Pseudo,
 964                       IIC_iMOVsi, "mov", "s $dst, $src, asr #1",
 965                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP;
 966 }
 967
 968 //===----------------------------------------------------------------------===//
 969 //  Extend Instructions.
 970 //
 971
 972 // Sign extenders
 973
 974 defm SXTB  : AI_unary_rrot<0b01101010,
 975                            "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
 976 defm SXTH  : AI_unary_rrot<0b01101011,
 977                            "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
 978
 979 defm SXTAB : AI_bin_rrot<0b01101010,
 980                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
 981 defm SXTAH : AI_bin_rrot<0b01101011,
 982                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
 983
 984 // TODO: SXT(A){B|H}16
 985
 986 // Zero extenders
 987
 988 let AddedComplexity = 16 in {
 989 defm UXTB   : AI_unary_rrot<0b01101110,
 990                             "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
 991 defm UXTH   : AI_unary_rrot<0b01101111,
 992                             "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
 993 defm UXTB16 : AI_unary_rrot<0b01101100,
 994                             "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
 995
 996 def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
 997                (UXTB16r_rot GPR:$Src, 24)>;
 998 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
 999                (UXTB16r_rot GPR:$Src, 8)>;
1000
1001 defm UXTAB : AI_bin_rrot<0b01101110, "uxtab",
1002                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1003 defm UXTAH : AI_bin_rrot<0b01101111, "uxtah",
1004                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1005 }
1006
1007 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
1008 //defm UXTAB16 : xxx<"uxtab16", 0xff00ff>;
1009
1010 // TODO: UXT(A){B|H}16
1011
1012 //===----------------------------------------------------------------------===//
1013 //  Arithmetic Instructions.
1014 //
1015
1016 defm ADD  : AsI1_bin_irs<0b0100, "add",
1017                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1018 defm SUB  : AsI1_bin_irs<0b0010, "sub",
1019                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1020
1021 // ADD and SUB with 's' bit set.
1022 defm ADDS : AI1_bin_s_irs<0b0100, "add",
1023                           BinOpFrag<(addc node:$LHS, node:$RHS)>>;
1024 defm SUBS : AI1_bin_s_irs<0b0010, "sub",
1025                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1026
1027 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
1028                              BinOpFrag<(adde node:$LHS, node:$RHS)>, 1>;
1029 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
1030                              BinOpFrag<(sube node:$LHS, node:$RHS)>>;
1031
1032 // These don't define reg/reg forms, because they are handled above.
1033 def RSBri : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1034                   IIC_iALUi, "rsb", " $dst, $a, $b",
1035                   [(set GPR:$dst, (sub so_imm:$b, GPR:$a))]> {
1036     let Inst{25} = 1;
1037 }
1038
1039 def RSBrs : AsI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1040                   IIC_iALUsr, "rsb", " $dst, $a, $b",
1041                   [(set GPR:$dst, (sub so_reg:$b, GPR:$a))]>;
1042
1043 // RSB with 's' bit set.
1044 let Defs = [CPSR] in {
1045 def RSBSri : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_imm:$b), DPFrm,
1046                  IIC_iALUi, "rsb", "s $dst, $a, $b",
1047                  [(set GPR:$dst, (subc so_imm:$b, GPR:$a))]> {
1048     let Inst{25} = 1;
1049 }
1050 def RSBSrs : AI1<0b0011, (outs GPR:$dst), (ins GPR:$a, so_reg:$b), DPSoRegFrm,
1051                  IIC_iALUsr, "rsb", "s $dst, $a, $b",
1052                  [(set GPR:$dst, (subc so_reg:$b, GPR:$a))]>;
1053 }
1054
1055 let Uses = [CPSR] in {
1056 def RSCri : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1057                  DPFrm, IIC_iALUi, "rsc", " $dst, $a, $b",
1058                  [(set GPR:$dst, (sube so_imm:$b, GPR:$a))]>,
1059                  Requires<[IsARM, CarryDefIsUnused]> {
1060     let Inst{25} = 1;
1061 }
1062 def RSCrs : AsI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1063                  DPSoRegFrm, IIC_iALUsr, "rsc", " $dst, $a, $b",
1064                  [(set GPR:$dst, (sube so_reg:$b, GPR:$a))]>,
1065                  Requires<[IsARM, CarryDefIsUnused]>;
1066 }
1067
1068 // FIXME: Allow these to be predicated.
1069 let Defs = [CPSR], Uses = [CPSR] in {
1070 def RSCSri : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_imm:$b),
1071                   DPFrm, IIC_iALUi, "rscs $dst, $a, $b",
1072                   [(set GPR:$dst, (sube so_imm:$b, GPR:$a))]>,
1073                   Requires<[IsARM, CarryDefIsUnused]> {
1074     let Inst{25} = 1;
1075 }
1076 def RSCSrs : AXI1<0b0111, (outs GPR:$dst), (ins GPR:$a, so_reg:$b),
1077                   DPSoRegFrm, IIC_iALUsr, "rscs $dst, $a, $b",
1078                   [(set GPR:$dst, (sube so_reg:$b, GPR:$a))]>,
1079                   Requires<[IsARM, CarryDefIsUnused]>;
1080 }
1081
1082 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1083 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
1084              (SUBri  GPR:$src, so_imm_neg:$imm)>;
1085
1086 //def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
1087 //             (SUBSri GPR:$src, so_imm_neg:$imm)>;
1088 //def : ARMPat<(adde   GPR:$src, so_imm_neg:$imm),
1089 //             (SBCri  GPR:$src, so_imm_neg:$imm)>;
1090
1091 // Note: These are implemented in C++ code, because they have to generate
1092 // ADD/SUBrs instructions, which use a complex pattern that a xform function
1093 // cannot produce.
1094 // (mul X, 2^n+1) -> (add (X << n), X)
1095 // (mul X, 2^n-1) -> (rsb X, (X << n))
1096
1097
1098 //===----------------------------------------------------------------------===//
1099 //  Bitwise Instructions.
1100 //
1101
1102 defm AND   : AsI1_bin_irs<0b0000, "and",
1103                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
1104 defm ORR   : AsI1_bin_irs<0b1100, "orr",
1105                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
1106 defm EOR   : AsI1_bin_irs<0b0001, "eor",
1107                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
1108 defm BIC   : AsI1_bin_irs<0b1110, "bic",
1109                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
1110
1111 def BFC    : I<(outs GPR:$dst), (ins GPR:$src, bf_inv_mask_imm:$imm),
1112                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iALUi,
1113                "bfc", " $dst, $imm", "$src = $dst",
1114                [(set GPR:$dst, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
1115                Requires<[IsARM, HasV6T2]> {
1116   let Inst{27-21} = 0b0111110;
1117   let Inst{6-0}   = 0b0011111;
1118 }
1119
1120 def  MVNr  : AsI1<0b1111, (outs GPR:$dst), (ins GPR:$src), DPFrm, IIC_iMOVr,
1121                   "mvn", " $dst, $src",
1122                   [(set GPR:$dst, (not GPR:$src))]>, UnaryDP;
1123 def  MVNs  : AsI1<0b1111, (outs GPR:$dst), (ins so_reg:$src), DPSoRegFrm,
1124                   IIC_iMOVsr, "mvn", " $dst, $src",
1125                   [(set GPR:$dst, (not so_reg:$src))]>, UnaryDP;
1126 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1127 def  MVNi  : AsI1<0b1111, (outs GPR:$dst), (ins so_imm:$imm), DPFrm,
1128                   IIC_iMOVi, "mvn", " $dst, $imm",
1129                   [(set GPR:$dst, so_imm_not:$imm)]>,UnaryDP {
1130     let Inst{25} = 1;
1131 }
1132
1133 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
1134              (BICri GPR:$src, so_imm_not:$imm)>;
1135
1136 //===----------------------------------------------------------------------===//
1137 //  Multiply Instructions.
1138 //
1139
1140 let isCommutable = 1 in
1141 def MUL   : AsMul1I<0b0000000, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1142                    IIC_iMUL32, "mul", " $dst, $a, $b",
1143                    [(set GPR:$dst, (mul GPR:$a, GPR:$b))]>;
1144
1145 def MLA   : AsMul1I<0b0000001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1146                     IIC_iMAC32, "mla", " $dst, $a, $b, $c",
1147                    [(set GPR:$dst, (add (mul GPR:$a, GPR:$b), GPR:$c))]>;
1148
1149 def MLS   : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1150                    IIC_iMAC32, "mls", " $dst, $a, $b, $c",
1151                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
1152                    Requires<[IsARM, HasV6T2]>;
1153
1154 // Extra precision multiplies with low / high results
1155 let neverHasSideEffects = 1 in {
1156 let isCommutable = 1 in {
1157 def SMULL : AsMul1I<0b0000110, (outs GPR:$ldst, GPR:$hdst),
1158                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1159                     "smull", " $ldst, $hdst, $a, $b", []>;
1160
1161 def UMULL : AsMul1I<0b0000100, (outs GPR:$ldst, GPR:$hdst),
1162                                (ins GPR:$a, GPR:$b), IIC_iMUL64,
1163                     "umull", " $ldst, $hdst, $a, $b", []>;
1164 }
1165
1166 // Multiply + accumulate
1167 def SMLAL : AsMul1I<0b0000111, (outs GPR:$ldst, GPR:$hdst),
1168                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1169                     "smlal", " $ldst, $hdst, $a, $b", []>;
1170
1171 def UMLAL : AsMul1I<0b0000101, (outs GPR:$ldst, GPR:$hdst),
1172                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1173                     "umlal", " $ldst, $hdst, $a, $b", []>;
1174
1175 def UMAAL : AMul1I <0b0000010, (outs GPR:$ldst, GPR:$hdst),
1176                                (ins GPR:$a, GPR:$b), IIC_iMAC64,
1177                     "umaal", " $ldst, $hdst, $a, $b", []>,
1178                     Requires<[IsARM, HasV6]>;
1179 } // neverHasSideEffects
1180
1181 // Most significant word multiply
1182 def SMMUL : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1183                IIC_iMUL32, "smmul", " $dst, $a, $b",
1184                [(set GPR:$dst, (mulhs GPR:$a, GPR:$b))]>,
1185             Requires<[IsARM, HasV6]> {
1186   let Inst{7-4}   = 0b0001;
1187   let Inst{15-12} = 0b1111;
1188 }
1189
1190 def SMMLA : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1191                IIC_iMAC32, "smmla", " $dst, $a, $b, $c",
1192                [(set GPR:$dst, (add (mulhs GPR:$a, GPR:$b), GPR:$c))]>,
1193             Requires<[IsARM, HasV6]> {
1194   let Inst{7-4}   = 0b0001;
1195 }
1196
1197
1198 def SMMLS : AMul2I <0b0111010, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
1199                IIC_iMAC32, "smmls", " $dst, $a, $b, $c",
1200                [(set GPR:$dst, (sub GPR:$c, (mulhs GPR:$a, GPR:$b)))]>,
1201             Requires<[IsARM, HasV6]> {
1202   let Inst{7-4}   = 0b1101;
1203 }
1204
1205 multiclass AI_smul<string opc, PatFrag opnode> {
1206   def BB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1207               IIC_iMUL32, !strconcat(opc, "bb"), " $dst, $a, $b",
1208               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1209                                       (sext_inreg GPR:$b, i16)))]>,
1210            Requires<[IsARM, HasV5TE]> {
1211              let Inst{5} = 0;
1212              let Inst{6} = 0;
1213            }
1214
1215   def BT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1216               IIC_iMUL32, !strconcat(opc, "bt"), " $dst, $a, $b",
1217               [(set GPR:$dst, (opnode (sext_inreg GPR:$a, i16),
1218                                       (sra GPR:$b, (i32 16))))]>,
1219            Requires<[IsARM, HasV5TE]> {
1220              let Inst{5} = 0;
1221              let Inst{6} = 1;
1222            }
1223
1224   def TB : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1225               IIC_iMUL32, !strconcat(opc, "tb"), " $dst, $a, $b",
1226               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1227                                       (sext_inreg GPR:$b, i16)))]>,
1228            Requires<[IsARM, HasV5TE]> {
1229              let Inst{5} = 1;
1230              let Inst{6} = 0;
1231            }
1232
1233   def TT : AMulxyI<0b0001011, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1234               IIC_iMUL32, !strconcat(opc, "tt"), " $dst, $a, $b",
1235               [(set GPR:$dst, (opnode (sra GPR:$a, (i32 16)),
1236                                       (sra GPR:$b, (i32 16))))]>,
1237             Requires<[IsARM, HasV5TE]> {
1238              let Inst{5} = 1;
1239              let Inst{6} = 1;
1240            }
1241
1242   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1243               IIC_iMUL16, !strconcat(opc, "wb"), " $dst, $a, $b",
1244               [(set GPR:$dst, (sra (opnode GPR:$a,
1245                                     (sext_inreg GPR:$b, i16)), (i32 16)))]>,
1246            Requires<[IsARM, HasV5TE]> {
1247              let Inst{5} = 1;
1248              let Inst{6} = 0;
1249            }
1250
1251   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b),
1252               IIC_iMUL16, !strconcat(opc, "wt"), " $dst, $a, $b",
1253               [(set GPR:$dst, (sra (opnode GPR:$a,
1254                                     (sra GPR:$b, (i32 16))), (i32 16)))]>,
1255             Requires<[IsARM, HasV5TE]> {
1256              let Inst{5} = 1;
1257              let Inst{6} = 1;
1258            }
1259 }
1260
1261
1262 multiclass AI_smla<string opc, PatFrag opnode> {
1263   def BB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1264               IIC_iMAC16, !strconcat(opc, "bb"), " $dst, $a, $b, $acc",
1265               [(set GPR:$dst, (add GPR:$acc,
1266                                (opnode (sext_inreg GPR:$a, i16),
1267                                        (sext_inreg GPR:$b, i16))))]>,
1268            Requires<[IsARM, HasV5TE]> {
1269              let Inst{5} = 0;
1270              let Inst{6} = 0;
1271            }
1272
1273   def BT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1274               IIC_iMAC16, !strconcat(opc, "bt"), " $dst, $a, $b, $acc",
1275               [(set GPR:$dst, (add GPR:$acc, (opnode (sext_inreg GPR:$a, i16),
1276                                                      (sra GPR:$b, (i32 16)))))]>,
1277            Requires<[IsARM, HasV5TE]> {
1278              let Inst{5} = 0;
1279              let Inst{6} = 1;
1280            }
1281
1282   def TB : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1283               IIC_iMAC16, !strconcat(opc, "tb"), " $dst, $a, $b, $acc",
1284               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1285                                                  (sext_inreg GPR:$b, i16))))]>,
1286            Requires<[IsARM, HasV5TE]> {
1287              let Inst{5} = 1;
1288              let Inst{6} = 0;
1289            }
1290
1291   def TT : AMulxyI<0b0001000, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1292               IIC_iMAC16, !strconcat(opc, "tt"), " $dst, $a, $b, $acc",
1293               [(set GPR:$dst, (add GPR:$acc, (opnode (sra GPR:$a, (i32 16)),
1294                                                      (sra GPR:$b, (i32 16)))))]>,
1295             Requires<[IsARM, HasV5TE]> {
1296              let Inst{5} = 1;
1297              let Inst{6} = 1;
1298            }
1299
1300   def WB : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1301               IIC_iMAC16, !strconcat(opc, "wb"), " $dst, $a, $b, $acc",
1302               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1303                                        (sext_inreg GPR:$b, i16)), (i32 16))))]>,
1304            Requires<[IsARM, HasV5TE]> {
1305              let Inst{5} = 0;
1306              let Inst{6} = 0;
1307            }
1308
1309   def WT : AMulxyI<0b0001001, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$acc),
1310               IIC_iMAC16, !strconcat(opc, "wt"), " $dst, $a, $b, $acc",
1311               [(set GPR:$dst, (add GPR:$acc, (sra (opnode GPR:$a,
1312                                          (sra GPR:$b, (i32 16))), (i32 16))))]>,
1313             Requires<[IsARM, HasV5TE]> {
1314              let Inst{5} = 0;
1315              let Inst{6} = 1;
1316            }
1317 }
1318
1319 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1320 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
1321
1322 // TODO: Halfword multiple accumulate long: SMLAL<x><y>
1323 // TODO: Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
1324
1325 //===----------------------------------------------------------------------===//
1326 //  Misc. Arithmetic Instructions.
1327 //
1328
1329 def CLZ  : AMiscA1I<0b000010110, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1330               "clz", " $dst, $src",
1331               [(set GPR:$dst, (ctlz GPR:$src))]>, Requires<[IsARM, HasV5T]> {
1332   let Inst{7-4}   = 0b0001;
1333   let Inst{11-8}  = 0b1111;
1334   let Inst{19-16} = 0b1111;
1335 }
1336
1337 def REV  : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1338               "rev", " $dst, $src",
1339               [(set GPR:$dst, (bswap GPR:$src))]>, Requires<[IsARM, HasV6]> {
1340   let Inst{7-4}   = 0b0011;
1341   let Inst{11-8}  = 0b1111;
1342   let Inst{19-16} = 0b1111;
1343 }
1344
1345 def REV16 : AMiscA1I<0b01101011, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1346                "rev16", " $dst, $src",
1347                [(set GPR:$dst,
1348                    (or (and (srl GPR:$src, (i32 8)), 0xFF),
1349                        (or (and (shl GPR:$src, (i32 8)), 0xFF00),
1350                            (or (and (srl GPR:$src, (i32 8)), 0xFF0000),
1351                                (and (shl GPR:$src, (i32 8)), 0xFF000000)))))]>,
1352                Requires<[IsARM, HasV6]> {
1353   let Inst{7-4}   = 0b1011;
1354   let Inst{11-8}  = 0b1111;
1355   let Inst{19-16} = 0b1111;
1356 }
1357
1358 def REVSH : AMiscA1I<0b01101111, (outs GPR:$dst), (ins GPR:$src), IIC_iUNAr,
1359                "revsh", " $dst, $src",
1360                [(set GPR:$dst,
1361                   (sext_inreg
1362                     (or (srl (and GPR:$src, 0xFF00), (i32 8)),
1363                         (shl GPR:$src, (i32 8))), i16))]>,
1364                Requires<[IsARM, HasV6]> {
1365   let Inst{7-4}   = 0b1011;
1366   let Inst{11-8}  = 0b1111;
1367   let Inst{19-16} = 0b1111;
1368 }
1369
1370 def PKHBT : AMiscA1I<0b01101000, (outs GPR:$dst),
1371                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1372                IIC_iALUsi, "pkhbt", " $dst, $src1, $src2, LSL $shamt",
1373                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF),
1374                                    (and (shl GPR:$src2, (i32 imm:$shamt)),
1375                                         0xFFFF0000)))]>,
1376                Requires<[IsARM, HasV6]> {
1377   let Inst{6-4} = 0b001;
1378 }
1379
1380 // Alternate cases for PKHBT where identities eliminate some nodes.
1381 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (and GPR:$src2, 0xFFFF0000)),
1382                (PKHBT GPR:$src1, GPR:$src2, 0)>;
1383 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF), (shl GPR:$src2, imm16_31:$shamt)),
1384                (PKHBT GPR:$src1, GPR:$src2, imm16_31:$shamt)>;
1385
1386
1387 def PKHTB : AMiscA1I<0b01101000, (outs GPR:$dst),
1388                                  (ins GPR:$src1, GPR:$src2, i32imm:$shamt),
1389                IIC_iALUsi, "pkhtb", " $dst, $src1, $src2, ASR $shamt",
1390                [(set GPR:$dst, (or (and GPR:$src1, 0xFFFF0000),
1391                                    (and (sra GPR:$src2, imm16_31:$shamt),
1392                                         0xFFFF)))]>, Requires<[IsARM, HasV6]> {
1393   let Inst{6-4} = 0b101;
1394 }
1395
1396 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
1397 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
1398 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, (i32 16))),
1399                (PKHTB GPR:$src1, GPR:$src2, 16)>;
1400 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
1401                    (and (srl GPR:$src2, imm1_15:$shamt), 0xFFFF)),
1402                (PKHTB GPR:$src1, GPR:$src2, imm1_15:$shamt)>;
1403
1404 //===----------------------------------------------------------------------===//
1405 //  Comparison Instructions...
1406 //
1407
1408 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
1409                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
1410 defm CMN  : AI1_cmp_irs<0b1011, "cmn",
1411                         BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
1412
1413 // Note that TST/TEQ don't set all the same flags that CMP does!
1414 defm TST  : AI1_cmp_irs<0b1000, "tst",
1415                         BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>, 1>;
1416 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
1417                         BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>, 1>;
1418
1419 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
1420                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
1421 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
1422                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
1423
1424 def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
1425              (CMNri  GPR:$src, so_imm_neg:$imm)>;
1426
1427 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
1428              (CMNri  GPR:$src, so_imm_neg:$imm)>;
1429
1430
1431 // Conditional moves
1432 // FIXME: should be able to write a pattern for ARMcmov, but can't use
1433 // a two-value operand where a dag node expects two operands. :(
1434 def MOVCCr : AI1<0b1101, (outs GPR:$dst), (ins GPR:$false, GPR:$true), DPFrm,
1435                 IIC_iCMOVr, "mov", " $dst, $true",
1436       [/*(set GPR:$dst, (ARMcmov GPR:$false, GPR:$true, imm:$cc, CCR:$ccr))*/]>,
1437                 RegConstraint<"$false = $dst">, UnaryDP;
1438
1439 def MOVCCs : AI1<0b1101, (outs GPR:$dst),
1440                         (ins GPR:$false, so_reg:$true), DPSoRegFrm, IIC_iCMOVsr,
1441                 "mov", " $dst, $true",
1442    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_reg:$true, imm:$cc, CCR:$ccr))*/]>,
1443                 RegConstraint<"$false = $dst">, UnaryDP;
1444
1445 def MOVCCi : AI1<0b1101, (outs GPR:$dst),
1446                         (ins GPR:$false, so_imm:$true), DPFrm, IIC_iCMOVi,
1447                 "mov", " $dst, $true",
1448    [/*(set GPR:$dst, (ARMcmov GPR:$false, so_imm:$true, imm:$cc, CCR:$ccr))*/]>,
1449                 RegConstraint<"$false = $dst">, UnaryDP {
1450     let Inst{25} = 1;
1451 }
1452
1453
1454 //===----------------------------------------------------------------------===//
1455 // TLS Instructions
1456 //
1457
1458 // __aeabi_read_tp preserves the registers r1-r3.
1459 let isCall = 1,
1460   Defs = [R0, R12, LR, CPSR] in {
1461   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
1462                "bl __aeabi_read_tp",
1463                [(set R0, ARMthread_pointer)]>;
1464 }
1465
1466 //===----------------------------------------------------------------------===//
1467 // SJLJ Exception handling intrinsics
1468 //   eh_sjlj_setjmp() is an instruction sequence to store the return
1469 //   address and save #0 in R0 for the non-longjmp case.
1470 //   Since by its nature we may be coming from some other function to get
1471 //   here, and we're using the stack frame for the containing function to
1472 //   save/restore registers, we can't keep anything live in regs across
1473 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
1474 //   when we get here from a longjmp(). We force everthing out of registers
1475 //   except for our own input by listing the relevant registers in Defs. By
1476 //   doing so, we also cause the prologue/epilogue code to actively preserve
1477 //   all of the callee-saved resgisters, which is exactly what we want.
1478 let Defs =
1479   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
1480     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
1481     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
1482     D31 ] in {
1483   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src),
1484                                AddrModeNone, SizeSpecial, IndexModeNone,
1485                                Pseudo, NoItinerary,
1486                                "str sp, [$src, #+8] @ eh_setjmp begin\n\t"
1487                                "add r12, pc, #8\n\t"
1488                                "str r12, [$src, #+4]\n\t"
1489                                "mov r0, #0\n\t"
1490                                "add pc, pc, #0\n\t"
1491                                "mov r0, #1 @ eh_setjmp end", "",
1492                                [(set R0, (ARMeh_sjlj_setjmp GPR:$src))]>;
1493 }
1494
1495 //===----------------------------------------------------------------------===//
1496 // Non-Instruction Patterns
1497 //
1498
1499 // ConstantPool, GlobalAddress, and JumpTable
1500 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>;
1501 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
1502 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1503              (LEApcrelJT tjumptable:$dst, imm:$id)>;
1504
1505 // Large immediate handling.
1506
1507 // Two piece so_imms.
1508 let isReMaterializable = 1 in
1509 def MOVi2pieces : AI1x2<(outs GPR:$dst), (ins so_imm2part:$src),
1510                          Pseudo, IIC_iMOVi,
1511                          "mov", " $dst, $src",
1512                          [(set GPR:$dst, so_imm2part:$src)]>,
1513                   Requires<[IsARM, NoV6T2]>;
1514
1515 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
1516              (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1517                     (so_imm2part_2 imm:$RHS))>;
1518 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
1519              (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
1520                     (so_imm2part_2 imm:$RHS))>;
1521
1522 // 32-bit immediate using movw + movt.
1523 // This is a single pseudo instruction to make it re-materializable. Remove
1524 // when we can do generalized remat.
1525 let isReMaterializable = 1 in
1526 def MOVi32imm : AI1x2<(outs GPR:$dst), (ins i32imm:$src), Pseudo, IIC_iMOVi,
1527                      "movw", " $dst, ${src:lo16}\n\tmovt${p} $dst, ${src:hi16}",
1528                      [(set GPR:$dst, (i32 imm:$src))]>,
1529                Requires<[IsARM, HasV6T2]>;
1530
1531 // TODO: add,sub,and, 3-instr forms?
1532
1533
1534 // Direct calls
1535 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
1536       Requires<[IsARM, IsNotDarwin]>;
1537 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
1538       Requires<[IsARM, IsDarwin]>;
1539
1540 // zextload i1 -> zextload i8
1541 def : ARMPat<(zextloadi1 addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1542
1543 // extload -> zextload
1544 def : ARMPat<(extloadi1  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1545 def : ARMPat<(extloadi8  addrmode2:$addr),  (LDRB addrmode2:$addr)>;
1546 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
1547
1548 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
1549 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
1550
1551 // smul* and smla*
1552 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1553                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
1554                  (SMULBB GPR:$a, GPR:$b)>;
1555 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
1556                  (SMULBB GPR:$a, GPR:$b)>;
1557 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1558                       (sra GPR:$b, (i32 16))),
1559                  (SMULBT GPR:$a, GPR:$b)>;
1560 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
1561                  (SMULBT GPR:$a, GPR:$b)>;
1562 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
1563                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
1564                  (SMULTB GPR:$a, GPR:$b)>;
1565 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
1566                 (SMULTB GPR:$a, GPR:$b)>;
1567 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
1568                       (i32 16)),
1569                  (SMULWB GPR:$a, GPR:$b)>;
1570 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
1571                  (SMULWB GPR:$a, GPR:$b)>;
1572
1573 def : ARMV5TEPat<(add GPR:$acc,
1574                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1575                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
1576                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
1577 def : ARMV5TEPat<(add GPR:$acc,
1578                       (mul sext_16_node:$a, sext_16_node:$b)),
1579                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
1580 def : ARMV5TEPat<(add GPR:$acc,
1581                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
1582                            (sra GPR:$b, (i32 16)))),
1583                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
1584 def : ARMV5TEPat<(add GPR:$acc,
1585                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
1586                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
1587 def : ARMV5TEPat<(add GPR:$acc,
1588                       (mul (sra GPR:$a, (i32 16)),
1589                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
1590                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
1591 def : ARMV5TEPat<(add GPR:$acc,
1592                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
1593                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
1594 def : ARMV5TEPat<(add GPR:$acc,
1595                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
1596                            (i32 16))),
1597                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
1598 def : ARMV5TEPat<(add GPR:$acc,
1599                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
1600                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
1601
1602 //===----------------------------------------------------------------------===//
1603 // Thumb Support
1604 //
1605
1606 include "ARMInstrThumb.td"
1607
1608 //===----------------------------------------------------------------------===//
1609 // Thumb2 Support
1610 //
1611
1612 include "ARMInstrThumb2.td"
1613
1614 //===----------------------------------------------------------------------===//
1615 // Floating Point Support
1616 //
1617
1618 include "ARMInstrVFP.td"
1619
1620 //===----------------------------------------------------------------------===//
1621 // Advanced SIMD (NEON) Support
1622 //
1623
1624 include "ARMInstrNEON.td"