lib/Target/AArch64/AArch64ISelLowering.cpp

   1 //===-- AArch64ISelLowering.cpp - AArch64 DAG Lowering Implementation  ----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the AArch64TargetLowering class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "AArch64ISelLowering.h"
  15 #include "AArch64CallingConvention.h"
  16 #include "AArch64MachineFunctionInfo.h"
  17 #include "AArch64PerfectShuffle.h"
  18 #include "AArch64Subtarget.h"
  19 #include "AArch64TargetMachine.h"
  20 #include "AArch64TargetObjectFile.h"
  21 #include "MCTargetDesc/AArch64AddressingModes.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/IR/Function.h"
  28 #include "llvm/IR/Intrinsics.h"
  29 #include "llvm/IR/Type.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 using namespace llvm;
  36
  37 #define DEBUG_TYPE "aarch64-lower"
  38
  39 STATISTIC(NumTailCalls, "Number of tail calls");
  40 STATISTIC(NumShiftInserts, "Number of vector shift inserts");
  41
  42 namespace {
  43 enum AlignMode {
  44   StrictAlign,
  45   NoStrictAlign
  46 };
  47 }
  48
  49 static cl::opt<AlignMode>
  50 Align(cl::desc("Load/store alignment support"),
  51       cl::Hidden, cl::init(NoStrictAlign),
  52       cl::values(
  53           clEnumValN(StrictAlign,   "aarch64-strict-align",
  54                      "Disallow all unaligned memory accesses"),
  55           clEnumValN(NoStrictAlign, "aarch64-no-strict-align",
  56                      "Allow unaligned memory accesses"),
  57           clEnumValEnd));
  58
  59 // Place holder until extr generation is tested fully.
  60 static cl::opt<bool>
  61 EnableAArch64ExtrGeneration("aarch64-extr-generation", cl::Hidden,
  62                           cl::desc("Allow AArch64 (or (shift)(shift))->extract"),
  63                           cl::init(true));
  64
  65 static cl::opt<bool>
  66 EnableAArch64SlrGeneration("aarch64-shift-insert-generation", cl::Hidden,
  67                          cl::desc("Allow AArch64 SLI/SRI formation"),
  68                          cl::init(false));
  69
  70
  71 AArch64TargetLowering::AArch64TargetLowering(const TargetMachine &TM)
  72     : TargetLowering(TM) {
  73   Subtarget = &TM.getSubtarget<AArch64Subtarget>();
  74
  75   // AArch64 doesn't have comparisons which set GPRs or setcc instructions, so
  76   // we have to make something up. Arbitrarily, choose ZeroOrOne.
  77   setBooleanContents(ZeroOrOneBooleanContent);
  78   // When comparing vectors the result sets the different elements in the
  79   // vector to all-one or all-zero.
  80   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
  81
  82   // Set up the register classes.
  83   addRegisterClass(MVT::i32, &AArch64::GPR32allRegClass);
  84   addRegisterClass(MVT::i64, &AArch64::GPR64allRegClass);
  85
  86   if (Subtarget->hasFPARMv8()) {
  87     addRegisterClass(MVT::f16, &AArch64::FPR16RegClass);
  88     addRegisterClass(MVT::f32, &AArch64::FPR32RegClass);
  89     addRegisterClass(MVT::f64, &AArch64::FPR64RegClass);
  90     addRegisterClass(MVT::f128, &AArch64::FPR128RegClass);
  91   }
  92
  93   if (Subtarget->hasNEON()) {
  94     addRegisterClass(MVT::v16i8, &AArch64::FPR8RegClass);
  95     addRegisterClass(MVT::v8i16, &AArch64::FPR16RegClass);
  96     // Someone set us up the NEON.
  97     addDRTypeForNEON(MVT::v2f32);
  98     addDRTypeForNEON(MVT::v8i8);
  99     addDRTypeForNEON(MVT::v4i16);
 100     addDRTypeForNEON(MVT::v2i32);
 101     addDRTypeForNEON(MVT::v1i64);
 102     addDRTypeForNEON(MVT::v1f64);
 103     addDRTypeForNEON(MVT::v4f16);
 104
 105     addQRTypeForNEON(MVT::v4f32);
 106     addQRTypeForNEON(MVT::v2f64);
 107     addQRTypeForNEON(MVT::v16i8);
 108     addQRTypeForNEON(MVT::v8i16);
 109     addQRTypeForNEON(MVT::v4i32);
 110     addQRTypeForNEON(MVT::v2i64);
 111     addQRTypeForNEON(MVT::v8f16);
 112   }
 113
 114   // Compute derived properties from the register classes
 115   computeRegisterProperties();
 116
 117   // Provide all sorts of operation actions
 118   setOperationAction(ISD::GlobalAddress, MVT::i64, Custom);
 119   setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 120   setOperationAction(ISD::SETCC, MVT::i32, Custom);
 121   setOperationAction(ISD::SETCC, MVT::i64, Custom);
 122   setOperationAction(ISD::SETCC, MVT::f32, Custom);
 123   setOperationAction(ISD::SETCC, MVT::f64, Custom);
 124   setOperationAction(ISD::BRCOND, MVT::Other, Expand);
 125   setOperationAction(ISD::BR_CC, MVT::i32, Custom);
 126   setOperationAction(ISD::BR_CC, MVT::i64, Custom);
 127   setOperationAction(ISD::BR_CC, MVT::f32, Custom);
 128   setOperationAction(ISD::BR_CC, MVT::f64, Custom);
 129   setOperationAction(ISD::SELECT, MVT::i32, Custom);
 130   setOperationAction(ISD::SELECT, MVT::i64, Custom);
 131   setOperationAction(ISD::SELECT, MVT::f32, Custom);
 132   setOperationAction(ISD::SELECT, MVT::f64, Custom);
 133   setOperationAction(ISD::SELECT_CC, MVT::i32, Custom);
 134   setOperationAction(ISD::SELECT_CC, MVT::i64, Custom);
 135   setOperationAction(ISD::SELECT_CC, MVT::f32, Custom);
 136   setOperationAction(ISD::SELECT_CC, MVT::f64, Custom);
 137   setOperationAction(ISD::BR_JT, MVT::Other, Expand);
 138   setOperationAction(ISD::JumpTable, MVT::i64, Custom);
 139
 140   setOperationAction(ISD::SHL_PARTS, MVT::i64, Custom);
 141   setOperationAction(ISD::SRA_PARTS, MVT::i64, Custom);
 142   setOperationAction(ISD::SRL_PARTS, MVT::i64, Custom);
 143
 144   setOperationAction(ISD::FREM, MVT::f32, Expand);
 145   setOperationAction(ISD::FREM, MVT::f64, Expand);
 146   setOperationAction(ISD::FREM, MVT::f80, Expand);
 147
 148   // Custom lowering hooks are needed for XOR
 149   // to fold it into CSINC/CSINV.
 150   setOperationAction(ISD::XOR, MVT::i32, Custom);
 151   setOperationAction(ISD::XOR, MVT::i64, Custom);
 152
 153   // Virtually no operation on f128 is legal, but LLVM can't expand them when
 154   // there's a valid register class, so we need custom operations in most cases.
 155   setOperationAction(ISD::FABS, MVT::f128, Expand);
 156   setOperationAction(ISD::FADD, MVT::f128, Custom);
 157   setOperationAction(ISD::FCOPYSIGN, MVT::f128, Expand);
 158   setOperationAction(ISD::FCOS, MVT::f128, Expand);
 159   setOperationAction(ISD::FDIV, MVT::f128, Custom);
 160   setOperationAction(ISD::FMA, MVT::f128, Expand);
 161   setOperationAction(ISD::FMUL, MVT::f128, Custom);
 162   setOperationAction(ISD::FNEG, MVT::f128, Expand);
 163   setOperationAction(ISD::FPOW, MVT::f128, Expand);
 164   setOperationAction(ISD::FREM, MVT::f128, Expand);
 165   setOperationAction(ISD::FRINT, MVT::f128, Expand);
 166   setOperationAction(ISD::FSIN, MVT::f128, Expand);
 167   setOperationAction(ISD::FSINCOS, MVT::f128, Expand);
 168   setOperationAction(ISD::FSQRT, MVT::f128, Expand);
 169   setOperationAction(ISD::FSUB, MVT::f128, Custom);
 170   setOperationAction(ISD::FTRUNC, MVT::f128, Expand);
 171   setOperationAction(ISD::SETCC, MVT::f128, Custom);
 172   setOperationAction(ISD::BR_CC, MVT::f128, Custom);
 173   setOperationAction(ISD::SELECT, MVT::f128, Custom);
 174   setOperationAction(ISD::SELECT_CC, MVT::f128, Custom);
 175   setOperationAction(ISD::FP_EXTEND, MVT::f128, Custom);
 176
 177   // Lowering for many of the conversions is actually specified by the non-f128
 178   // type. The LowerXXX function will be trivial when f128 isn't involved.
 179   setOperationAction(ISD::FP_TO_SINT, MVT::i32, Custom);
 180   setOperationAction(ISD::FP_TO_SINT, MVT::i64, Custom);
 181   setOperationAction(ISD::FP_TO_SINT, MVT::i128, Custom);
 182   setOperationAction(ISD::FP_TO_UINT, MVT::i32, Custom);
 183   setOperationAction(ISD::FP_TO_UINT, MVT::i64, Custom);
 184   setOperationAction(ISD::FP_TO_UINT, MVT::i128, Custom);
 185   setOperationAction(ISD::SINT_TO_FP, MVT::i32, Custom);
 186   setOperationAction(ISD::SINT_TO_FP, MVT::i64, Custom);
 187   setOperationAction(ISD::SINT_TO_FP, MVT::i128, Custom);
 188   setOperationAction(ISD::UINT_TO_FP, MVT::i32, Custom);
 189   setOperationAction(ISD::UINT_TO_FP, MVT::i64, Custom);
 190   setOperationAction(ISD::UINT_TO_FP, MVT::i128, Custom);
 191   setOperationAction(ISD::FP_ROUND, MVT::f32, Custom);
 192   setOperationAction(ISD::FP_ROUND, MVT::f64, Custom);
 193
 194   // Variable arguments.
 195   setOperationAction(ISD::VASTART, MVT::Other, Custom);
 196   setOperationAction(ISD::VAARG, MVT::Other, Custom);
 197   setOperationAction(ISD::VACOPY, MVT::Other, Custom);
 198   setOperationAction(ISD::VAEND, MVT::Other, Expand);
 199
 200   // Variable-sized objects.
 201   setOperationAction(ISD::STACKSAVE, MVT::Other, Expand);
 202   setOperationAction(ISD::STACKRESTORE, MVT::Other, Expand);
 203   setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 204
 205   // Exception handling.
 206   // FIXME: These are guesses. Has this been defined yet?
 207   setExceptionPointerRegister(AArch64::X0);
 208   setExceptionSelectorRegister(AArch64::X1);
 209
 210   // Constant pool entries
 211   setOperationAction(ISD::ConstantPool, MVT::i64, Custom);
 212
 213   // BlockAddress
 214   setOperationAction(ISD::BlockAddress, MVT::i64, Custom);
 215
 216   // Add/Sub overflow ops with MVT::Glues are lowered to NZCV dependences.
 217   setOperationAction(ISD::ADDC, MVT::i32, Custom);
 218   setOperationAction(ISD::ADDE, MVT::i32, Custom);
 219   setOperationAction(ISD::SUBC, MVT::i32, Custom);
 220   setOperationAction(ISD::SUBE, MVT::i32, Custom);
 221   setOperationAction(ISD::ADDC, MVT::i64, Custom);
 222   setOperationAction(ISD::ADDE, MVT::i64, Custom);
 223   setOperationAction(ISD::SUBC, MVT::i64, Custom);
 224   setOperationAction(ISD::SUBE, MVT::i64, Custom);
 225
 226   // AArch64 lacks both left-rotate and popcount instructions.
 227   setOperationAction(ISD::ROTL, MVT::i32, Expand);
 228   setOperationAction(ISD::ROTL, MVT::i64, Expand);
 229
 230   // AArch64 doesn't have {U|S}MUL_LOHI.
 231   setOperationAction(ISD::UMUL_LOHI, MVT::i64, Expand);
 232   setOperationAction(ISD::SMUL_LOHI, MVT::i64, Expand);
 233
 234
 235   // Expand the undefined-at-zero variants to cttz/ctlz to their defined-at-zero
 236   // counterparts, which AArch64 supports directly.
 237   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32, Expand);
 238   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32, Expand);
 239   setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 240   setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 241
 242   setOperationAction(ISD::CTPOP, MVT::i32, Custom);
 243   setOperationAction(ISD::CTPOP, MVT::i64, Custom);
 244
 245   setOperationAction(ISD::SDIVREM, MVT::i32, Expand);
 246   setOperationAction(ISD::SDIVREM, MVT::i64, Expand);
 247   setOperationAction(ISD::SREM, MVT::i32, Expand);
 248   setOperationAction(ISD::SREM, MVT::i64, Expand);
 249   setOperationAction(ISD::UDIVREM, MVT::i32, Expand);
 250   setOperationAction(ISD::UDIVREM, MVT::i64, Expand);
 251   setOperationAction(ISD::UREM, MVT::i32, Expand);
 252   setOperationAction(ISD::UREM, MVT::i64, Expand);
 253
 254   // Custom lower Add/Sub/Mul with overflow.
 255   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 256   setOperationAction(ISD::SADDO, MVT::i64, Custom);
 257   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 258   setOperationAction(ISD::UADDO, MVT::i64, Custom);
 259   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 260   setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 261   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 262   setOperationAction(ISD::USUBO, MVT::i64, Custom);
 263   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 264   setOperationAction(ISD::SMULO, MVT::i64, Custom);
 265   setOperationAction(ISD::UMULO, MVT::i32, Custom);
 266   setOperationAction(ISD::UMULO, MVT::i64, Custom);
 267
 268   setOperationAction(ISD::FSIN, MVT::f32, Expand);
 269   setOperationAction(ISD::FSIN, MVT::f64, Expand);
 270   setOperationAction(ISD::FCOS, MVT::f32, Expand);
 271   setOperationAction(ISD::FCOS, MVT::f64, Expand);
 272   setOperationAction(ISD::FPOW, MVT::f32, Expand);
 273   setOperationAction(ISD::FPOW, MVT::f64, Expand);
 274   setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 275   setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 276
 277   // f16 is storage-only, so we promote operations to f32 if we know this is
 278   // valid, and ignore them otherwise. The operations not mentioned here will
 279   // fail to select, but this is not a major problem as no source language
 280   // should be emitting native f16 operations yet.
 281   setOperationAction(ISD::FADD, MVT::f16, Promote);
 282   setOperationAction(ISD::FDIV, MVT::f16, Promote);
 283   setOperationAction(ISD::FMUL, MVT::f16, Promote);
 284   setOperationAction(ISD::FSUB, MVT::f16, Promote);
 285
 286   // v4f16 is also a storage-only type, so promote it to v4f32 when that is
 287   // known to be safe.
 288   setOperationAction(ISD::FADD, MVT::v4f16, Promote);
 289   setOperationAction(ISD::FSUB, MVT::v4f16, Promote);
 290   setOperationAction(ISD::FMUL, MVT::v4f16, Promote);
 291   setOperationAction(ISD::FDIV, MVT::v4f16, Promote);
 292   setOperationAction(ISD::FP_EXTEND, MVT::v4f16, Promote);
 293   setOperationAction(ISD::FP_ROUND, MVT::v4f16, Promote);
 294   AddPromotedToType(ISD::FADD, MVT::v4f16, MVT::v4f32);
 295   AddPromotedToType(ISD::FSUB, MVT::v4f16, MVT::v4f32);
 296   AddPromotedToType(ISD::FMUL, MVT::v4f16, MVT::v4f32);
 297   AddPromotedToType(ISD::FDIV, MVT::v4f16, MVT::v4f32);
 298   AddPromotedToType(ISD::FP_EXTEND, MVT::v4f16, MVT::v4f32);
 299   AddPromotedToType(ISD::FP_ROUND, MVT::v4f16, MVT::v4f32);
 300
 301   // Expand all other v4f16 operations.
 302   // FIXME: We could generate better code by promoting some operations to
 303   // a pair of v4f32s
 304   setOperationAction(ISD::FABS, MVT::v4f16, Expand);
 305   setOperationAction(ISD::FCEIL, MVT::v4f16, Expand);
 306   setOperationAction(ISD::FCOPYSIGN, MVT::v4f16, Expand);
 307   setOperationAction(ISD::FCOS, MVT::v4f16, Expand);
 308   setOperationAction(ISD::FFLOOR, MVT::v4f16, Expand);
 309   setOperationAction(ISD::FMA, MVT::v4f16, Expand);
 310   setOperationAction(ISD::FNEARBYINT, MVT::v4f16, Expand);
 311   setOperationAction(ISD::FNEG, MVT::v4f16, Expand);
 312   setOperationAction(ISD::FPOW, MVT::v4f16, Expand);
 313   setOperationAction(ISD::FPOWI, MVT::v4f16, Expand);
 314   setOperationAction(ISD::FREM, MVT::v4f16, Expand);
 315   setOperationAction(ISD::FROUND, MVT::v4f16, Expand);
 316   setOperationAction(ISD::FRINT, MVT::v4f16, Expand);
 317   setOperationAction(ISD::FSIN, MVT::v4f16, Expand);
 318   setOperationAction(ISD::FSINCOS, MVT::v4f16, Expand);
 319   setOperationAction(ISD::FSQRT, MVT::v4f16, Expand);
 320   setOperationAction(ISD::FTRUNC, MVT::v4f16, Expand);
 321   setOperationAction(ISD::SETCC, MVT::v4f16, Expand);
 322   setOperationAction(ISD::BR_CC, MVT::v4f16, Expand);
 323   setOperationAction(ISD::SELECT, MVT::v4f16, Expand);
 324   setOperationAction(ISD::SELECT_CC, MVT::v4f16, Expand);
 325   setOperationAction(ISD::FEXP, MVT::v4f16, Expand);
 326   setOperationAction(ISD::FEXP2, MVT::v4f16, Expand);
 327   setOperationAction(ISD::FLOG, MVT::v4f16, Expand);
 328   setOperationAction(ISD::FLOG2, MVT::v4f16, Expand);
 329   setOperationAction(ISD::FLOG10, MVT::v4f16, Expand);
 330
 331
 332   // v8f16 is also a storage-only type, so expand it.
 333   setOperationAction(ISD::FABS, MVT::v8f16, Expand);
 334   setOperationAction(ISD::FADD, MVT::v8f16, Expand);
 335   setOperationAction(ISD::FCEIL, MVT::v8f16, Expand);
 336   setOperationAction(ISD::FCOPYSIGN, MVT::v8f16, Expand);
 337   setOperationAction(ISD::FCOS, MVT::v8f16, Expand);
 338   setOperationAction(ISD::FDIV, MVT::v8f16, Expand);
 339   setOperationAction(ISD::FFLOOR, MVT::v8f16, Expand);
 340   setOperationAction(ISD::FMA, MVT::v8f16, Expand);
 341   setOperationAction(ISD::FMUL, MVT::v8f16, Expand);
 342   setOperationAction(ISD::FNEARBYINT, MVT::v8f16, Expand);
 343   setOperationAction(ISD::FNEG, MVT::v8f16, Expand);
 344   setOperationAction(ISD::FPOW, MVT::v8f16, Expand);
 345   setOperationAction(ISD::FPOWI, MVT::v8f16, Expand);
 346   setOperationAction(ISD::FREM, MVT::v8f16, Expand);
 347   setOperationAction(ISD::FROUND, MVT::v8f16, Expand);
 348   setOperationAction(ISD::FRINT, MVT::v8f16, Expand);
 349   setOperationAction(ISD::FSIN, MVT::v8f16, Expand);
 350   setOperationAction(ISD::FSINCOS, MVT::v8f16, Expand);
 351   setOperationAction(ISD::FSQRT, MVT::v8f16, Expand);
 352   setOperationAction(ISD::FSUB, MVT::v8f16, Expand);
 353   setOperationAction(ISD::FTRUNC, MVT::v8f16, Expand);
 354   setOperationAction(ISD::SETCC, MVT::v8f16, Expand);
 355   setOperationAction(ISD::BR_CC, MVT::v8f16, Expand);
 356   setOperationAction(ISD::SELECT, MVT::v8f16, Expand);
 357   setOperationAction(ISD::SELECT_CC, MVT::v8f16, Expand);
 358   setOperationAction(ISD::FP_EXTEND, MVT::v8f16, Expand);
 359   setOperationAction(ISD::FEXP, MVT::v8f16, Expand);
 360   setOperationAction(ISD::FEXP2, MVT::v8f16, Expand);
 361   setOperationAction(ISD::FLOG, MVT::v8f16, Expand);
 362   setOperationAction(ISD::FLOG2, MVT::v8f16, Expand);
 363   setOperationAction(ISD::FLOG10, MVT::v8f16, Expand);
 364
 365   // AArch64 has implementations of a lot of rounding-like FP operations.
 366   static MVT RoundingTypes[] = { MVT::f32, MVT::f64};
 367   for (unsigned I = 0; I < array_lengthof(RoundingTypes); ++I) {
 368     MVT Ty = RoundingTypes[I];
 369     setOperationAction(ISD::FFLOOR, Ty, Legal);
 370     setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 371     setOperationAction(ISD::FCEIL, Ty, Legal);
 372     setOperationAction(ISD::FRINT, Ty, Legal);
 373     setOperationAction(ISD::FTRUNC, Ty, Legal);
 374     setOperationAction(ISD::FROUND, Ty, Legal);
 375   }
 376
 377   setOperationAction(ISD::PREFETCH, MVT::Other, Custom);
 378
 379   if (Subtarget->isTargetMachO()) {
 380     // For iOS, we don't want to the normal expansion of a libcall to
 381     // sincos. We want to issue a libcall to __sincos_stret to avoid memory
 382     // traffic.
 383     setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
 384     setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
 385   } else {
 386     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 387     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 388   }
 389
 390   // Make floating-point constants legal for the large code model, so they don't
 391   // become loads from the constant pool.
 392   if (Subtarget->isTargetMachO() && TM.getCodeModel() == CodeModel::Large) {
 393     setOperationAction(ISD::ConstantFP, MVT::f32, Legal);
 394     setOperationAction(ISD::ConstantFP, MVT::f64, Legal);
 395   }
 396
 397   // AArch64 does not have floating-point extending loads, i1 sign-extending
 398   // load, floating-point truncating stores, or v2i32->v2i16 truncating store.
 399   for (MVT VT : MVT::fp_valuetypes()) {
 400     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f16, Expand);
 401     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f32, Expand);
 402     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f64, Expand);
 403     setLoadExtAction(ISD::EXTLOAD, VT, MVT::f80, Expand);
 404   }
 405   for (MVT VT : MVT::integer_valuetypes())
 406     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Expand);
 407
 408   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 409   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 410   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 411   setTruncStoreAction(MVT::f128, MVT::f80, Expand);
 412   setTruncStoreAction(MVT::f128, MVT::f64, Expand);
 413   setTruncStoreAction(MVT::f128, MVT::f32, Expand);
 414   setTruncStoreAction(MVT::f128, MVT::f16, Expand);
 415
 416   setOperationAction(ISD::BITCAST, MVT::i16, Custom);
 417   setOperationAction(ISD::BITCAST, MVT::f16, Custom);
 418
 419   // Indexed loads and stores are supported.
 420   for (unsigned im = (unsigned)ISD::PRE_INC;
 421        im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 422     setIndexedLoadAction(im, MVT::i8, Legal);
 423     setIndexedLoadAction(im, MVT::i16, Legal);
 424     setIndexedLoadAction(im, MVT::i32, Legal);
 425     setIndexedLoadAction(im, MVT::i64, Legal);
 426     setIndexedLoadAction(im, MVT::f64, Legal);
 427     setIndexedLoadAction(im, MVT::f32, Legal);
 428     setIndexedStoreAction(im, MVT::i8, Legal);
 429     setIndexedStoreAction(im, MVT::i16, Legal);
 430     setIndexedStoreAction(im, MVT::i32, Legal);
 431     setIndexedStoreAction(im, MVT::i64, Legal);
 432     setIndexedStoreAction(im, MVT::f64, Legal);
 433     setIndexedStoreAction(im, MVT::f32, Legal);
 434   }
 435
 436   // Trap.
 437   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 438
 439   // We combine OR nodes for bitfield operations.
 440   setTargetDAGCombine(ISD::OR);
 441
 442   // Vector add and sub nodes may conceal a high-half opportunity.
 443   // Also, try to fold ADD into CSINC/CSINV..
 444   setTargetDAGCombine(ISD::ADD);
 445   setTargetDAGCombine(ISD::SUB);
 446
 447   setTargetDAGCombine(ISD::XOR);
 448   setTargetDAGCombine(ISD::SINT_TO_FP);
 449   setTargetDAGCombine(ISD::UINT_TO_FP);
 450
 451   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
 452
 453   setTargetDAGCombine(ISD::ANY_EXTEND);
 454   setTargetDAGCombine(ISD::ZERO_EXTEND);
 455   setTargetDAGCombine(ISD::SIGN_EXTEND);
 456   setTargetDAGCombine(ISD::BITCAST);
 457   setTargetDAGCombine(ISD::CONCAT_VECTORS);
 458   setTargetDAGCombine(ISD::STORE);
 459
 460   setTargetDAGCombine(ISD::MUL);
 461
 462   setTargetDAGCombine(ISD::SELECT);
 463   setTargetDAGCombine(ISD::VSELECT);
 464
 465   setTargetDAGCombine(ISD::INTRINSIC_VOID);
 466   setTargetDAGCombine(ISD::INTRINSIC_W_CHAIN);
 467   setTargetDAGCombine(ISD::INSERT_VECTOR_ELT);
 468
 469   MaxStoresPerMemset = MaxStoresPerMemsetOptSize = 8;
 470   MaxStoresPerMemcpy = MaxStoresPerMemcpyOptSize = 4;
 471   MaxStoresPerMemmove = MaxStoresPerMemmoveOptSize = 4;
 472
 473   setStackPointerRegisterToSaveRestore(AArch64::SP);
 474
 475   setSchedulingPreference(Sched::Hybrid);
 476
 477   // Enable TBZ/TBNZ
 478   MaskAndBranchFoldingIsLegal = true;
 479
 480   setMinFunctionAlignment(2);
 481
 482   RequireStrictAlign = (Align == StrictAlign);
 483
 484   setHasExtractBitsInsn(true);
 485
 486   if (Subtarget->hasNEON()) {
 487     // FIXME: v1f64 shouldn't be legal if we can avoid it, because it leads to
 488     // silliness like this:
 489     setOperationAction(ISD::FABS, MVT::v1f64, Expand);
 490     setOperationAction(ISD::FADD, MVT::v1f64, Expand);
 491     setOperationAction(ISD::FCEIL, MVT::v1f64, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::v1f64, Expand);
 493     setOperationAction(ISD::FCOS, MVT::v1f64, Expand);
 494     setOperationAction(ISD::FDIV, MVT::v1f64, Expand);
 495     setOperationAction(ISD::FFLOOR, MVT::v1f64, Expand);
 496     setOperationAction(ISD::FMA, MVT::v1f64, Expand);
 497     setOperationAction(ISD::FMUL, MVT::v1f64, Expand);
 498     setOperationAction(ISD::FNEARBYINT, MVT::v1f64, Expand);
 499     setOperationAction(ISD::FNEG, MVT::v1f64, Expand);
 500     setOperationAction(ISD::FPOW, MVT::v1f64, Expand);
 501     setOperationAction(ISD::FREM, MVT::v1f64, Expand);
 502     setOperationAction(ISD::FROUND, MVT::v1f64, Expand);
 503     setOperationAction(ISD::FRINT, MVT::v1f64, Expand);
 504     setOperationAction(ISD::FSIN, MVT::v1f64, Expand);
 505     setOperationAction(ISD::FSINCOS, MVT::v1f64, Expand);
 506     setOperationAction(ISD::FSQRT, MVT::v1f64, Expand);
 507     setOperationAction(ISD::FSUB, MVT::v1f64, Expand);
 508     setOperationAction(ISD::FTRUNC, MVT::v1f64, Expand);
 509     setOperationAction(ISD::SETCC, MVT::v1f64, Expand);
 510     setOperationAction(ISD::BR_CC, MVT::v1f64, Expand);
 511     setOperationAction(ISD::SELECT, MVT::v1f64, Expand);
 512     setOperationAction(ISD::SELECT_CC, MVT::v1f64, Expand);
 513     setOperationAction(ISD::FP_EXTEND, MVT::v1f64, Expand);
 514
 515     setOperationAction(ISD::FP_TO_SINT, MVT::v1i64, Expand);
 516     setOperationAction(ISD::FP_TO_UINT, MVT::v1i64, Expand);
 517     setOperationAction(ISD::SINT_TO_FP, MVT::v1i64, Expand);
 518     setOperationAction(ISD::UINT_TO_FP, MVT::v1i64, Expand);
 519     setOperationAction(ISD::FP_ROUND, MVT::v1f64, Expand);
 520
 521     setOperationAction(ISD::MUL, MVT::v1i64, Expand);
 522
 523     // AArch64 doesn't have a direct vector ->f32 conversion instructions for
 524     // elements smaller than i32, so promote the input to i32 first.
 525     setOperationAction(ISD::UINT_TO_FP, MVT::v4i8, Promote);
 526     setOperationAction(ISD::SINT_TO_FP, MVT::v4i8, Promote);
 527     setOperationAction(ISD::UINT_TO_FP, MVT::v4i16, Promote);
 528     setOperationAction(ISD::SINT_TO_FP, MVT::v4i16, Promote);
 529     // Similarly, there is no direct i32 -> f64 vector conversion instruction.
 530     setOperationAction(ISD::SINT_TO_FP, MVT::v2i32, Custom);
 531     setOperationAction(ISD::UINT_TO_FP, MVT::v2i32, Custom);
 532     setOperationAction(ISD::SINT_TO_FP, MVT::v2i64, Custom);
 533     setOperationAction(ISD::UINT_TO_FP, MVT::v2i64, Custom);
 534
 535     // AArch64 doesn't have MUL.2d:
 536     setOperationAction(ISD::MUL, MVT::v2i64, Expand);
 537     // Custom handling for some quad-vector types to detect MULL.
 538     setOperationAction(ISD::MUL, MVT::v8i16, Custom);
 539     setOperationAction(ISD::MUL, MVT::v4i32, Custom);
 540     setOperationAction(ISD::MUL, MVT::v2i64, Custom);
 541
 542     setOperationAction(ISD::ANY_EXTEND, MVT::v4i32, Legal);
 543     setTruncStoreAction(MVT::v2i32, MVT::v2i16, Expand);
 544     // Likewise, narrowing and extending vector loads/stores aren't handled
 545     // directly.
 546     for (MVT VT : MVT::vector_valuetypes()) {
 547       setOperationAction(ISD::SIGN_EXTEND_INREG, VT, Expand);
 548
 549       setOperationAction(ISD::MULHS, VT, Expand);
 550       setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 551       setOperationAction(ISD::MULHU, VT, Expand);
 552       setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 553
 554       setOperationAction(ISD::BSWAP, VT, Expand);
 555
 556       for (MVT InnerVT : MVT::vector_valuetypes()) {
 557         setTruncStoreAction(VT, InnerVT, Expand);
 558         setLoadExtAction(ISD::SEXTLOAD, VT, InnerVT, Expand);
 559         setLoadExtAction(ISD::ZEXTLOAD, VT, InnerVT, Expand);
 560         setLoadExtAction(ISD::EXTLOAD, VT, InnerVT, Expand);
 561       }
 562     }
 563
 564     // AArch64 has implementations of a lot of rounding-like FP operations.
 565     static MVT RoundingVecTypes[] = {MVT::v2f32, MVT::v4f32, MVT::v2f64 };
 566     for (unsigned I = 0; I < array_lengthof(RoundingVecTypes); ++I) {
 567       MVT Ty = RoundingVecTypes[I];
 568       setOperationAction(ISD::FFLOOR, Ty, Legal);
 569       setOperationAction(ISD::FNEARBYINT, Ty, Legal);
 570       setOperationAction(ISD::FCEIL, Ty, Legal);
 571       setOperationAction(ISD::FRINT, Ty, Legal);
 572       setOperationAction(ISD::FTRUNC, Ty, Legal);
 573       setOperationAction(ISD::FROUND, Ty, Legal);
 574     }
 575   }
 576
 577   // Prefer likely predicted branches to selects on out-of-order cores.
 578   if (Subtarget->isCortexA57())
 579     PredictableSelectIsExpensive = true;
 580 }
 581
 582 void AArch64TargetLowering::addTypeForNEON(EVT VT, EVT PromotedBitwiseVT) {
 583   if (VT == MVT::v2f32 || VT == MVT::v4f16) {
 584     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 585     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i32);
 586
 587     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 588     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i32);
 589   } else if (VT == MVT::v2f64 || VT == MVT::v4f32 || VT == MVT::v8f16) {
 590     setOperationAction(ISD::LOAD, VT.getSimpleVT(), Promote);
 591     AddPromotedToType(ISD::LOAD, VT.getSimpleVT(), MVT::v2i64);
 592
 593     setOperationAction(ISD::STORE, VT.getSimpleVT(), Promote);
 594     AddPromotedToType(ISD::STORE, VT.getSimpleVT(), MVT::v2i64);
 595   }
 596
 597   // Mark vector float intrinsics as expand.
 598   if (VT == MVT::v2f32 || VT == MVT::v4f32 || VT == MVT::v2f64) {
 599     setOperationAction(ISD::FSIN, VT.getSimpleVT(), Expand);
 600     setOperationAction(ISD::FCOS, VT.getSimpleVT(), Expand);
 601     setOperationAction(ISD::FPOWI, VT.getSimpleVT(), Expand);
 602     setOperationAction(ISD::FPOW, VT.getSimpleVT(), Expand);
 603     setOperationAction(ISD::FLOG, VT.getSimpleVT(), Expand);
 604     setOperationAction(ISD::FLOG2, VT.getSimpleVT(), Expand);
 605     setOperationAction(ISD::FLOG10, VT.getSimpleVT(), Expand);
 606     setOperationAction(ISD::FEXP, VT.getSimpleVT(), Expand);
 607     setOperationAction(ISD::FEXP2, VT.getSimpleVT(), Expand);
 608   }
 609
 610   setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 611   setOperationAction(ISD::INSERT_VECTOR_ELT, VT.getSimpleVT(), Custom);
 612   setOperationAction(ISD::BUILD_VECTOR, VT.getSimpleVT(), Custom);
 613   setOperationAction(ISD::VECTOR_SHUFFLE, VT.getSimpleVT(), Custom);
 614   setOperationAction(ISD::EXTRACT_SUBVECTOR, VT.getSimpleVT(), Custom);
 615   setOperationAction(ISD::SRA, VT.getSimpleVT(), Custom);
 616   setOperationAction(ISD::SRL, VT.getSimpleVT(), Custom);
 617   setOperationAction(ISD::SHL, VT.getSimpleVT(), Custom);
 618   setOperationAction(ISD::AND, VT.getSimpleVT(), Custom);
 619   setOperationAction(ISD::OR, VT.getSimpleVT(), Custom);
 620   setOperationAction(ISD::SETCC, VT.getSimpleVT(), Custom);
 621   setOperationAction(ISD::CONCAT_VECTORS, VT.getSimpleVT(), Legal);
 622
 623   setOperationAction(ISD::SELECT, VT.getSimpleVT(), Expand);
 624   setOperationAction(ISD::SELECT_CC, VT.getSimpleVT(), Expand);
 625   setOperationAction(ISD::VSELECT, VT.getSimpleVT(), Expand);
 626   for (MVT InnerVT : MVT::all_valuetypes())
 627     setLoadExtAction(ISD::EXTLOAD, InnerVT, VT.getSimpleVT(), Expand);
 628
 629   // CNT supports only B element sizes.
 630   if (VT != MVT::v8i8 && VT != MVT::v16i8)
 631     setOperationAction(ISD::CTPOP, VT.getSimpleVT(), Expand);
 632
 633   setOperationAction(ISD::UDIV, VT.getSimpleVT(), Expand);
 634   setOperationAction(ISD::SDIV, VT.getSimpleVT(), Expand);
 635   setOperationAction(ISD::UREM, VT.getSimpleVT(), Expand);
 636   setOperationAction(ISD::SREM, VT.getSimpleVT(), Expand);
 637   setOperationAction(ISD::FREM, VT.getSimpleVT(), Expand);
 638
 639   setOperationAction(ISD::FP_TO_SINT, VT.getSimpleVT(), Custom);
 640   setOperationAction(ISD::FP_TO_UINT, VT.getSimpleVT(), Custom);
 641
 642   if (Subtarget->isLittleEndian()) {
 643     for (unsigned im = (unsigned)ISD::PRE_INC;
 644          im != (unsigned)ISD::LAST_INDEXED_MODE; ++im) {
 645       setIndexedLoadAction(im, VT.getSimpleVT(), Legal);
 646       setIndexedStoreAction(im, VT.getSimpleVT(), Legal);
 647     }
 648   }
 649 }
 650
 651 void AArch64TargetLowering::addDRTypeForNEON(MVT VT) {
 652   addRegisterClass(VT, &AArch64::FPR64RegClass);
 653   addTypeForNEON(VT, MVT::v2i32);
 654 }
 655
 656 void AArch64TargetLowering::addQRTypeForNEON(MVT VT) {
 657   addRegisterClass(VT, &AArch64::FPR128RegClass);
 658   addTypeForNEON(VT, MVT::v4i32);
 659 }
 660
 661 EVT AArch64TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
 662   if (!VT.isVector())
 663     return MVT::i32;
 664   return VT.changeVectorElementTypeToInteger();
 665 }
 666
 667 /// computeKnownBitsForTargetNode - Determine which of the bits specified in
 668 /// Mask are known to be either zero or one and return them in the
 669 /// KnownZero/KnownOne bitsets.
 670 void AArch64TargetLowering::computeKnownBitsForTargetNode(
 671     const SDValue Op, APInt &KnownZero, APInt &KnownOne,
 672     const SelectionDAG &DAG, unsigned Depth) const {
 673   switch (Op.getOpcode()) {
 674   default:
 675     break;
 676   case AArch64ISD::CSEL: {
 677     APInt KnownZero2, KnownOne2;
 678     DAG.computeKnownBits(Op->getOperand(0), KnownZero, KnownOne, Depth + 1);
 679     DAG.computeKnownBits(Op->getOperand(1), KnownZero2, KnownOne2, Depth + 1);
 680     KnownZero &= KnownZero2;
 681     KnownOne &= KnownOne2;
 682     break;
 683   }
 684   case ISD::INTRINSIC_W_CHAIN: {
 685    ConstantSDNode *CN = cast<ConstantSDNode>(Op->getOperand(1));
 686     Intrinsic::ID IntID = static_cast<Intrinsic::ID>(CN->getZExtValue());
 687     switch (IntID) {
 688     default: return;
 689     case Intrinsic::aarch64_ldaxr:
 690     case Intrinsic::aarch64_ldxr: {
 691       unsigned BitWidth = KnownOne.getBitWidth();
 692       EVT VT = cast<MemIntrinsicSDNode>(Op)->getMemoryVT();
 693       unsigned MemBits = VT.getScalarType().getSizeInBits();
 694       KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - MemBits);
 695       return;
 696     }
 697     }
 698     break;
 699   }
 700   case ISD::INTRINSIC_WO_CHAIN:
 701   case ISD::INTRINSIC_VOID: {
 702     unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
 703     switch (IntNo) {
 704     default:
 705       break;
 706     case Intrinsic::aarch64_neon_umaxv:
 707     case Intrinsic::aarch64_neon_uminv: {
 708       // Figure out the datatype of the vector operand. The UMINV instruction
 709       // will zero extend the result, so we can mark as known zero all the
 710       // bits larger than the element datatype. 32-bit or larget doesn't need
 711       // this as those are legal types and will be handled by isel directly.
 712       MVT VT = Op.getOperand(1).getValueType().getSimpleVT();
 713       unsigned BitWidth = KnownZero.getBitWidth();
 714       if (VT == MVT::v8i8 || VT == MVT::v16i8) {
 715         assert(BitWidth >= 8 && "Unexpected width!");
 716         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 8);
 717         KnownZero |= Mask;
 718       } else if (VT == MVT::v4i16 || VT == MVT::v8i16) {
 719         assert(BitWidth >= 16 && "Unexpected width!");
 720         APInt Mask = APInt::getHighBitsSet(BitWidth, BitWidth - 16);
 721         KnownZero |= Mask;
 722       }
 723       break;
 724     } break;
 725     }
 726   }
 727   }
 728 }
 729
 730 MVT AArch64TargetLowering::getScalarShiftAmountTy(EVT LHSTy) const {
 731   return MVT::i64;
 732 }
 733
 734 unsigned AArch64TargetLowering::getMaximalGlobalOffset() const {
 735   // FIXME: On AArch64, this depends on the type.
 736   // Basically, the addressable offsets are up to 4095 * Ty.getSizeInBytes().
 737   // and the offset has to be a multiple of the related size in bytes.
 738   return 4095;
 739 }
 740
 741 FastISel *
 742 AArch64TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
 743                                       const TargetLibraryInfo *libInfo) const {
 744   return AArch64::createFastISel(funcInfo, libInfo);
 745 }
 746
 747 const char *AArch64TargetLowering::getTargetNodeName(unsigned Opcode) const {
 748   switch (Opcode) {
 749   default:
 750     return nullptr;
 751   case AArch64ISD::CALL:              return "AArch64ISD::CALL";
 752   case AArch64ISD::ADRP:              return "AArch64ISD::ADRP";
 753   case AArch64ISD::ADDlow:            return "AArch64ISD::ADDlow";
 754   case AArch64ISD::LOADgot:           return "AArch64ISD::LOADgot";
 755   case AArch64ISD::RET_FLAG:          return "AArch64ISD::RET_FLAG";
 756   case AArch64ISD::BRCOND:            return "AArch64ISD::BRCOND";
 757   case AArch64ISD::CSEL:              return "AArch64ISD::CSEL";
 758   case AArch64ISD::FCSEL:             return "AArch64ISD::FCSEL";
 759   case AArch64ISD::CSINV:             return "AArch64ISD::CSINV";
 760   case AArch64ISD::CSNEG:             return "AArch64ISD::CSNEG";
 761   case AArch64ISD::CSINC:             return "AArch64ISD::CSINC";
 762   case AArch64ISD::THREAD_POINTER:    return "AArch64ISD::THREAD_POINTER";
 763   case AArch64ISD::TLSDESC_CALL:      return "AArch64ISD::TLSDESC_CALL";
 764   case AArch64ISD::ADC:               return "AArch64ISD::ADC";
 765   case AArch64ISD::SBC:               return "AArch64ISD::SBC";
 766   case AArch64ISD::ADDS:              return "AArch64ISD::ADDS";
 767   case AArch64ISD::SUBS:              return "AArch64ISD::SUBS";
 768   case AArch64ISD::ADCS:              return "AArch64ISD::ADCS";
 769   case AArch64ISD::SBCS:              return "AArch64ISD::SBCS";
 770   case AArch64ISD::ANDS:              return "AArch64ISD::ANDS";
 771   case AArch64ISD::FCMP:              return "AArch64ISD::FCMP";
 772   case AArch64ISD::FMIN:              return "AArch64ISD::FMIN";
 773   case AArch64ISD::FMAX:              return "AArch64ISD::FMAX";
 774   case AArch64ISD::DUP:               return "AArch64ISD::DUP";
 775   case AArch64ISD::DUPLANE8:          return "AArch64ISD::DUPLANE8";
 776   case AArch64ISD::DUPLANE16:         return "AArch64ISD::DUPLANE16";
 777   case AArch64ISD::DUPLANE32:         return "AArch64ISD::DUPLANE32";
 778   case AArch64ISD::DUPLANE64:         return "AArch64ISD::DUPLANE64";
 779   case AArch64ISD::MOVI:              return "AArch64ISD::MOVI";
 780   case AArch64ISD::MOVIshift:         return "AArch64ISD::MOVIshift";
 781   case AArch64ISD::MOVIedit:          return "AArch64ISD::MOVIedit";
 782   case AArch64ISD::MOVImsl:           return "AArch64ISD::MOVImsl";
 783   case AArch64ISD::FMOV:              return "AArch64ISD::FMOV";
 784   case AArch64ISD::MVNIshift:         return "AArch64ISD::MVNIshift";
 785   case AArch64ISD::MVNImsl:           return "AArch64ISD::MVNImsl";
 786   case AArch64ISD::BICi:              return "AArch64ISD::BICi";
 787   case AArch64ISD::ORRi:              return "AArch64ISD::ORRi";
 788   case AArch64ISD::BSL:               return "AArch64ISD::BSL";
 789   case AArch64ISD::NEG:               return "AArch64ISD::NEG";
 790   case AArch64ISD::EXTR:              return "AArch64ISD::EXTR";
 791   case AArch64ISD::ZIP1:              return "AArch64ISD::ZIP1";
 792   case AArch64ISD::ZIP2:              return "AArch64ISD::ZIP2";
 793   case AArch64ISD::UZP1:              return "AArch64ISD::UZP1";
 794   case AArch64ISD::UZP2:              return "AArch64ISD::UZP2";
 795   case AArch64ISD::TRN1:              return "AArch64ISD::TRN1";
 796   case AArch64ISD::TRN2:              return "AArch64ISD::TRN2";
 797   case AArch64ISD::REV16:             return "AArch64ISD::REV16";
 798   case AArch64ISD::REV32:             return "AArch64ISD::REV32";
 799   case AArch64ISD::REV64:             return "AArch64ISD::REV64";
 800   case AArch64ISD::EXT:               return "AArch64ISD::EXT";
 801   case AArch64ISD::VSHL:              return "AArch64ISD::VSHL";
 802   case AArch64ISD::VLSHR:             return "AArch64ISD::VLSHR";
 803   case AArch64ISD::VASHR:             return "AArch64ISD::VASHR";
 804   case AArch64ISD::CMEQ:              return "AArch64ISD::CMEQ";
 805   case AArch64ISD::CMGE:              return "AArch64ISD::CMGE";
 806   case AArch64ISD::CMGT:              return "AArch64ISD::CMGT";
 807   case AArch64ISD::CMHI:              return "AArch64ISD::CMHI";
 808   case AArch64ISD::CMHS:              return "AArch64ISD::CMHS";
 809   case AArch64ISD::FCMEQ:             return "AArch64ISD::FCMEQ";
 810   case AArch64ISD::FCMGE:             return "AArch64ISD::FCMGE";
 811   case AArch64ISD::FCMGT:             return "AArch64ISD::FCMGT";
 812   case AArch64ISD::CMEQz:             return "AArch64ISD::CMEQz";
 813   case AArch64ISD::CMGEz:             return "AArch64ISD::CMGEz";
 814   case AArch64ISD::CMGTz:             return "AArch64ISD::CMGTz";
 815   case AArch64ISD::CMLEz:             return "AArch64ISD::CMLEz";
 816   case AArch64ISD::CMLTz:             return "AArch64ISD::CMLTz";
 817   case AArch64ISD::FCMEQz:            return "AArch64ISD::FCMEQz";
 818   case AArch64ISD::FCMGEz:            return "AArch64ISD::FCMGEz";
 819   case AArch64ISD::FCMGTz:            return "AArch64ISD::FCMGTz";
 820   case AArch64ISD::FCMLEz:            return "AArch64ISD::FCMLEz";
 821   case AArch64ISD::FCMLTz:            return "AArch64ISD::FCMLTz";
 822   case AArch64ISD::NOT:               return "AArch64ISD::NOT";
 823   case AArch64ISD::BIT:               return "AArch64ISD::BIT";
 824   case AArch64ISD::CBZ:               return "AArch64ISD::CBZ";
 825   case AArch64ISD::CBNZ:              return "AArch64ISD::CBNZ";
 826   case AArch64ISD::TBZ:               return "AArch64ISD::TBZ";
 827   case AArch64ISD::TBNZ:              return "AArch64ISD::TBNZ";
 828   case AArch64ISD::TC_RETURN:         return "AArch64ISD::TC_RETURN";
 829   case AArch64ISD::SITOF:             return "AArch64ISD::SITOF";
 830   case AArch64ISD::UITOF:             return "AArch64ISD::UITOF";
 831   case AArch64ISD::NVCAST:            return "AArch64ISD::NVCAST";
 832   case AArch64ISD::SQSHL_I:           return "AArch64ISD::SQSHL_I";
 833   case AArch64ISD::UQSHL_I:           return "AArch64ISD::UQSHL_I";
 834   case AArch64ISD::SRSHR_I:           return "AArch64ISD::SRSHR_I";
 835   case AArch64ISD::URSHR_I:           return "AArch64ISD::URSHR_I";
 836   case AArch64ISD::SQSHLU_I:          return "AArch64ISD::SQSHLU_I";
 837   case AArch64ISD::WrapperLarge:      return "AArch64ISD::WrapperLarge";
 838   case AArch64ISD::LD2post:           return "AArch64ISD::LD2post";
 839   case AArch64ISD::LD3post:           return "AArch64ISD::LD3post";
 840   case AArch64ISD::LD4post:           return "AArch64ISD::LD4post";
 841   case AArch64ISD::ST2post:           return "AArch64ISD::ST2post";
 842   case AArch64ISD::ST3post:           return "AArch64ISD::ST3post";
 843   case AArch64ISD::ST4post:           return "AArch64ISD::ST4post";
 844   case AArch64ISD::LD1x2post:         return "AArch64ISD::LD1x2post";
 845   case AArch64ISD::LD1x3post:         return "AArch64ISD::LD1x3post";
 846   case AArch64ISD::LD1x4post:         return "AArch64ISD::LD1x4post";
 847   case AArch64ISD::ST1x2post:         return "AArch64ISD::ST1x2post";
 848   case AArch64ISD::ST1x3post:         return "AArch64ISD::ST1x3post";
 849   case AArch64ISD::ST1x4post:         return "AArch64ISD::ST1x4post";
 850   case AArch64ISD::LD1DUPpost:        return "AArch64ISD::LD1DUPpost";
 851   case AArch64ISD::LD2DUPpost:        return "AArch64ISD::LD2DUPpost";
 852   case AArch64ISD::LD3DUPpost:        return "AArch64ISD::LD3DUPpost";
 853   case AArch64ISD::LD4DUPpost:        return "AArch64ISD::LD4DUPpost";
 854   case AArch64ISD::LD1LANEpost:       return "AArch64ISD::LD1LANEpost";
 855   case AArch64ISD::LD2LANEpost:       return "AArch64ISD::LD2LANEpost";
 856   case AArch64ISD::LD3LANEpost:       return "AArch64ISD::LD3LANEpost";
 857   case AArch64ISD::LD4LANEpost:       return "AArch64ISD::LD4LANEpost";
 858   case AArch64ISD::ST2LANEpost:       return "AArch64ISD::ST2LANEpost";
 859   case AArch64ISD::ST3LANEpost:       return "AArch64ISD::ST3LANEpost";
 860   case AArch64ISD::ST4LANEpost:       return "AArch64ISD::ST4LANEpost";
 861   case AArch64ISD::SMULL:             return "AArch64ISD::SMULL";
 862   case AArch64ISD::UMULL:             return "AArch64ISD::UMULL";
 863   }
 864 }
 865
 866 MachineBasicBlock *
 867 AArch64TargetLowering::EmitF128CSEL(MachineInstr *MI,
 868                                     MachineBasicBlock *MBB) const {
 869   // We materialise the F128CSEL pseudo-instruction as some control flow and a
 870   // phi node:
 871
 872   // OrigBB:
 873   //     [... previous instrs leading to comparison ...]
 874   //     b.ne TrueBB
 875   //     b EndBB
 876   // TrueBB:
 877   //     ; Fallthrough
 878   // EndBB:
 879   //     Dest = PHI [IfTrue, TrueBB], [IfFalse, OrigBB]
 880
 881   const TargetInstrInfo *TII =
 882       getTargetMachine().getSubtargetImpl()->getInstrInfo();
 883   MachineFunction *MF = MBB->getParent();
 884   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
 885   DebugLoc DL = MI->getDebugLoc();
 886   MachineFunction::iterator It = MBB;
 887   ++It;
 888
 889   unsigned DestReg = MI->getOperand(0).getReg();
 890   unsigned IfTrueReg = MI->getOperand(1).getReg();
 891   unsigned IfFalseReg = MI->getOperand(2).getReg();
 892   unsigned CondCode = MI->getOperand(3).getImm();
 893   bool NZCVKilled = MI->getOperand(4).isKill();
 894
 895   MachineBasicBlock *TrueBB = MF->CreateMachineBasicBlock(LLVM_BB);
 896   MachineBasicBlock *EndBB = MF->CreateMachineBasicBlock(LLVM_BB);
 897   MF->insert(It, TrueBB);
 898   MF->insert(It, EndBB);
 899
 900   // Transfer rest of current basic-block to EndBB
 901   EndBB->splice(EndBB->begin(), MBB, std::next(MachineBasicBlock::iterator(MI)),
 902                 MBB->end());
 903   EndBB->transferSuccessorsAndUpdatePHIs(MBB);
 904
 905   BuildMI(MBB, DL, TII->get(AArch64::Bcc)).addImm(CondCode).addMBB(TrueBB);
 906   BuildMI(MBB, DL, TII->get(AArch64::B)).addMBB(EndBB);
 907   MBB->addSuccessor(TrueBB);
 908   MBB->addSuccessor(EndBB);
 909
 910   // TrueBB falls through to the end.
 911   TrueBB->addSuccessor(EndBB);
 912
 913   if (!NZCVKilled) {
 914     TrueBB->addLiveIn(AArch64::NZCV);
 915     EndBB->addLiveIn(AArch64::NZCV);
 916   }
 917
 918   BuildMI(*EndBB, EndBB->begin(), DL, TII->get(AArch64::PHI), DestReg)
 919       .addReg(IfTrueReg)
 920       .addMBB(TrueBB)
 921       .addReg(IfFalseReg)
 922       .addMBB(MBB);
 923
 924   MI->eraseFromParent();
 925   return EndBB;
 926 }
 927
 928 MachineBasicBlock *
 929 AArch64TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
 930                                                  MachineBasicBlock *BB) const {
 931   switch (MI->getOpcode()) {
 932   default:
 933 #ifndef NDEBUG
 934     MI->dump();
 935 #endif
 936     llvm_unreachable("Unexpected instruction for custom inserter!");
 937
 938   case AArch64::F128CSEL:
 939     return EmitF128CSEL(MI, BB);
 940
 941   case TargetOpcode::STACKMAP:
 942   case TargetOpcode::PATCHPOINT:
 943     return emitPatchPoint(MI, BB);
 944   }
 945 }
 946
 947 //===----------------------------------------------------------------------===//
 948 // AArch64 Lowering private implementation.
 949 //===----------------------------------------------------------------------===//
 950
 951 //===----------------------------------------------------------------------===//
 952 // Lowering Code
 953 //===----------------------------------------------------------------------===//
 954
 955 /// changeIntCCToAArch64CC - Convert a DAG integer condition code to an AArch64
 956 /// CC
 957 static AArch64CC::CondCode changeIntCCToAArch64CC(ISD::CondCode CC) {
 958   switch (CC) {
 959   default:
 960     llvm_unreachable("Unknown condition code!");
 961   case ISD::SETNE:
 962     return AArch64CC::NE;
 963   case ISD::SETEQ:
 964     return AArch64CC::EQ;
 965   case ISD::SETGT:
 966     return AArch64CC::GT;
 967   case ISD::SETGE:
 968     return AArch64CC::GE;
 969   case ISD::SETLT:
 970     return AArch64CC::LT;
 971   case ISD::SETLE:
 972     return AArch64CC::LE;
 973   case ISD::SETUGT:
 974     return AArch64CC::HI;
 975   case ISD::SETUGE:
 976     return AArch64CC::HS;
 977   case ISD::SETULT:
 978     return AArch64CC::LO;
 979   case ISD::SETULE:
 980     return AArch64CC::LS;
 981   }
 982 }
 983
 984 /// changeFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64 CC.
 985 static void changeFPCCToAArch64CC(ISD::CondCode CC,
 986                                   AArch64CC::CondCode &CondCode,
 987                                   AArch64CC::CondCode &CondCode2) {
 988   CondCode2 = AArch64CC::AL;
 989   switch (CC) {
 990   default:
 991     llvm_unreachable("Unknown FP condition!");
 992   case ISD::SETEQ:
 993   case ISD::SETOEQ:
 994     CondCode = AArch64CC::EQ;
 995     break;
 996   case ISD::SETGT:
 997   case ISD::SETOGT:
 998     CondCode = AArch64CC::GT;
 999     break;
1000   case ISD::SETGE:
1001   case ISD::SETOGE:
1002     CondCode = AArch64CC::GE;
1003     break;
1004   case ISD::SETOLT:
1005     CondCode = AArch64CC::MI;
1006     break;
1007   case ISD::SETOLE:
1008     CondCode = AArch64CC::LS;
1009     break;
1010   case ISD::SETONE:
1011     CondCode = AArch64CC::MI;
1012     CondCode2 = AArch64CC::GT;
1013     break;
1014   case ISD::SETO:
1015     CondCode = AArch64CC::VC;
1016     break;
1017   case ISD::SETUO:
1018     CondCode = AArch64CC::VS;
1019     break;
1020   case ISD::SETUEQ:
1021     CondCode = AArch64CC::EQ;
1022     CondCode2 = AArch64CC::VS;
1023     break;
1024   case ISD::SETUGT:
1025     CondCode = AArch64CC::HI;
1026     break;
1027   case ISD::SETUGE:
1028     CondCode = AArch64CC::PL;
1029     break;
1030   case ISD::SETLT:
1031   case ISD::SETULT:
1032     CondCode = AArch64CC::LT;
1033     break;
1034   case ISD::SETLE:
1035   case ISD::SETULE:
1036     CondCode = AArch64CC::LE;
1037     break;
1038   case ISD::SETNE:
1039   case ISD::SETUNE:
1040     CondCode = AArch64CC::NE;
1041     break;
1042   }
1043 }
1044
1045 /// changeVectorFPCCToAArch64CC - Convert a DAG fp condition code to an AArch64
1046 /// CC usable with the vector instructions. Fewer operations are available
1047 /// without a real NZCV register, so we have to use less efficient combinations
1048 /// to get the same effect.
1049 static void changeVectorFPCCToAArch64CC(ISD::CondCode CC,
1050                                         AArch64CC::CondCode &CondCode,
1051                                         AArch64CC::CondCode &CondCode2,
1052                                         bool &Invert) {
1053   Invert = false;
1054   switch (CC) {
1055   default:
1056     // Mostly the scalar mappings work fine.
1057     changeFPCCToAArch64CC(CC, CondCode, CondCode2);
1058     break;
1059   case ISD::SETUO:
1060     Invert = true; // Fallthrough
1061   case ISD::SETO:
1062     CondCode = AArch64CC::MI;
1063     CondCode2 = AArch64CC::GE;
1064     break;
1065   case ISD::SETUEQ:
1066   case ISD::SETULT:
1067   case ISD::SETULE:
1068   case ISD::SETUGT:
1069   case ISD::SETUGE:
1070     // All of the compare-mask comparisons are ordered, but we can switch
1071     // between the two by a double inversion. E.g. ULE == !OGT.
1072     Invert = true;
1073     changeFPCCToAArch64CC(getSetCCInverse(CC, false), CondCode, CondCode2);
1074     break;
1075   }
1076 }
1077
1078 static bool isLegalArithImmed(uint64_t C) {
1079   // Matches AArch64DAGToDAGISel::SelectArithImmed().
1080   return (C >> 12 == 0) || ((C & 0xFFFULL) == 0 && C >> 24 == 0);
1081 }
1082
1083 static SDValue emitComparison(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1084                               SDLoc dl, SelectionDAG &DAG) {
1085   EVT VT = LHS.getValueType();
1086
1087   if (VT.isFloatingPoint())
1088     return DAG.getNode(AArch64ISD::FCMP, dl, VT, LHS, RHS);
1089
1090   // The CMP instruction is just an alias for SUBS, and representing it as
1091   // SUBS means that it's possible to get CSE with subtract operations.
1092   // A later phase can perform the optimization of setting the destination
1093   // register to WZR/XZR if it ends up being unused.
1094   unsigned Opcode = AArch64ISD::SUBS;
1095
1096   if (RHS.getOpcode() == ISD::SUB && isa<ConstantSDNode>(RHS.getOperand(0)) &&
1097       cast<ConstantSDNode>(RHS.getOperand(0))->getZExtValue() == 0 &&
1098       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
1099     // We'd like to combine a (CMP op1, (sub 0, op2) into a CMN instruction on
1100     // the grounds that "op1 - (-op2) == op1 + op2". However, the C and V flags
1101     // can be set differently by this operation. It comes down to whether
1102     // "SInt(~op2)+1 == SInt(~op2+1)" (and the same for UInt). If they are then
1103     // everything is fine. If not then the optimization is wrong. Thus general
1104     // comparisons are only valid if op2 != 0.
1105
1106     // So, finally, the only LLVM-native comparisons that don't mention C and V
1107     // are SETEQ and SETNE. They're the only ones we can safely use CMN for in
1108     // the absence of information about op2.
1109     Opcode = AArch64ISD::ADDS;
1110     RHS = RHS.getOperand(1);
1111   } else if (LHS.getOpcode() == ISD::AND && isa<ConstantSDNode>(RHS) &&
1112              cast<ConstantSDNode>(RHS)->getZExtValue() == 0 &&
1113              !isUnsignedIntSetCC(CC)) {
1114     // Similarly, (CMP (and X, Y), 0) can be implemented with a TST
1115     // (a.k.a. ANDS) except that the flags are only guaranteed to work for one
1116     // of the signed comparisons.
1117     Opcode = AArch64ISD::ANDS;
1118     RHS = LHS.getOperand(1);
1119     LHS = LHS.getOperand(0);
1120   }
1121
1122   return DAG.getNode(Opcode, dl, DAG.getVTList(VT, MVT::i32), LHS, RHS)
1123       .getValue(1);
1124 }
1125
1126 static SDValue getAArch64Cmp(SDValue LHS, SDValue RHS, ISD::CondCode CC,
1127                              SDValue &AArch64cc, SelectionDAG &DAG, SDLoc dl) {
1128   SDValue Cmp;
1129   AArch64CC::CondCode AArch64CC;
1130   if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS.getNode())) {
1131     EVT VT = RHS.getValueType();
1132     uint64_t C = RHSC->getZExtValue();
1133     if (!isLegalArithImmed(C)) {
1134       // Constant does not fit, try adjusting it by one?
1135       switch (CC) {
1136       default:
1137         break;
1138       case ISD::SETLT:
1139       case ISD::SETGE:
1140         if ((VT == MVT::i32 && C != 0x80000000 &&
1141              isLegalArithImmed((uint32_t)(C - 1))) ||
1142             (VT == MVT::i64 && C != 0x80000000ULL &&
1143              isLegalArithImmed(C - 1ULL))) {
1144           CC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGT;
1145           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1146           RHS = DAG.getConstant(C, VT);
1147         }
1148         break;
1149       case ISD::SETULT:
1150       case ISD::SETUGE:
1151         if ((VT == MVT::i32 && C != 0 &&
1152              isLegalArithImmed((uint32_t)(C - 1))) ||
1153             (VT == MVT::i64 && C != 0ULL && isLegalArithImmed(C - 1ULL))) {
1154           CC = (CC == ISD::SETULT) ? ISD::SETULE : ISD::SETUGT;
1155           C = (VT == MVT::i32) ? (uint32_t)(C - 1) : C - 1;
1156           RHS = DAG.getConstant(C, VT);
1157         }
1158         break;
1159       case ISD::SETLE:
1160       case ISD::SETGT:
1161         if ((VT == MVT::i32 && C != INT32_MAX &&
1162              isLegalArithImmed((uint32_t)(C + 1))) ||
1163             (VT == MVT::i64 && C != INT64_MAX &&
1164              isLegalArithImmed(C + 1ULL))) {
1165           CC = (CC == ISD::SETLE) ? ISD::SETLT : ISD::SETGE;
1166           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1167           RHS = DAG.getConstant(C, VT);
1168         }
1169         break;
1170       case ISD::SETULE:
1171       case ISD::SETUGT:
1172         if ((VT == MVT::i32 && C != UINT32_MAX &&
1173              isLegalArithImmed((uint32_t)(C + 1))) ||
1174             (VT == MVT::i64 && C != UINT64_MAX &&
1175              isLegalArithImmed(C + 1ULL))) {
1176           CC = (CC == ISD::SETULE) ? ISD::SETULT : ISD::SETUGE;
1177           C = (VT == MVT::i32) ? (uint32_t)(C + 1) : C + 1;
1178           RHS = DAG.getConstant(C, VT);
1179         }
1180         break;
1181       }
1182     }
1183   }
1184   // The imm operand of ADDS is an unsigned immediate, in the range 0 to 4095.
1185   // For the i8 operand, the largest immediate is 255, so this can be easily
1186   // encoded in the compare instruction. For the i16 operand, however, the
1187   // largest immediate cannot be encoded in the compare.
1188   // Therefore, use a sign extending load and cmn to avoid materializing the -1
1189   // constant. For example,
1190   // movz w1, #65535
1191   // ldrh w0, [x0, #0]
1192   // cmp w0, w1
1193   // >
1194   // ldrsh w0, [x0, #0]
1195   // cmn w0, #1
1196   // Fundamental, we're relying on the property that (zext LHS) == (zext RHS)
1197   // if and only if (sext LHS) == (sext RHS). The checks are in place to ensure
1198   // both the LHS and RHS are truely zero extended and to make sure the
1199   // transformation is profitable.
1200   if ((CC == ISD::SETEQ || CC == ISD::SETNE) && isa<ConstantSDNode>(RHS)) {
1201     if ((cast<ConstantSDNode>(RHS)->getZExtValue() >> 16 == 0) &&
1202         isa<LoadSDNode>(LHS)) {
1203       if (cast<LoadSDNode>(LHS)->getExtensionType() == ISD::ZEXTLOAD &&
1204           cast<LoadSDNode>(LHS)->getMemoryVT() == MVT::i16 &&
1205           LHS.getNode()->hasNUsesOfValue(1, 0)) {
1206         int16_t ValueofRHS = cast<ConstantSDNode>(RHS)->getZExtValue();
1207         if (ValueofRHS < 0 && isLegalArithImmed(-ValueofRHS)) {
1208           SDValue SExt =
1209               DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, LHS.getValueType(), LHS,
1210                           DAG.getValueType(MVT::i16));
1211           Cmp = emitComparison(SExt,
1212                                DAG.getConstant(ValueofRHS, RHS.getValueType()),
1213                                CC, dl, DAG);
1214           AArch64CC = changeIntCCToAArch64CC(CC);
1215           AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1216           return Cmp;
1217         }
1218       }
1219     }
1220   }
1221   Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
1222   AArch64CC = changeIntCCToAArch64CC(CC);
1223   AArch64cc = DAG.getConstant(AArch64CC, MVT::i32);
1224   return Cmp;
1225 }
1226
1227 static std::pair<SDValue, SDValue>
1228 getAArch64XALUOOp(AArch64CC::CondCode &CC, SDValue Op, SelectionDAG &DAG) {
1229   assert((Op.getValueType() == MVT::i32 || Op.getValueType() == MVT::i64) &&
1230          "Unsupported value type");
1231   SDValue Value, Overflow;
1232   SDLoc DL(Op);
1233   SDValue LHS = Op.getOperand(0);
1234   SDValue RHS = Op.getOperand(1);
1235   unsigned Opc = 0;
1236   switch (Op.getOpcode()) {
1237   default:
1238     llvm_unreachable("Unknown overflow instruction!");
1239   case ISD::SADDO:
1240     Opc = AArch64ISD::ADDS;
1241     CC = AArch64CC::VS;
1242     break;
1243   case ISD::UADDO:
1244     Opc = AArch64ISD::ADDS;
1245     CC = AArch64CC::HS;
1246     break;
1247   case ISD::SSUBO:
1248     Opc = AArch64ISD::SUBS;
1249     CC = AArch64CC::VS;
1250     break;
1251   case ISD::USUBO:
1252     Opc = AArch64ISD::SUBS;
1253     CC = AArch64CC::LO;
1254     break;
1255   // Multiply needs a little bit extra work.
1256   case ISD::SMULO:
1257   case ISD::UMULO: {
1258     CC = AArch64CC::NE;
1259     bool IsSigned = (Op.getOpcode() == ISD::SMULO) ? true : false;
1260     if (Op.getValueType() == MVT::i32) {
1261       unsigned ExtendOpc = IsSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1262       // For a 32 bit multiply with overflow check we want the instruction
1263       // selector to generate a widening multiply (SMADDL/UMADDL). For that we
1264       // need to generate the following pattern:
1265       // (i64 add 0, (i64 mul (i64 sext|zext i32 %a), (i64 sext|zext i32 %b))
1266       LHS = DAG.getNode(ExtendOpc, DL, MVT::i64, LHS);
1267       RHS = DAG.getNode(ExtendOpc, DL, MVT::i64, RHS);
1268       SDValue Mul = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1269       SDValue Add = DAG.getNode(ISD::ADD, DL, MVT::i64, Mul,
1270                                 DAG.getConstant(0, MVT::i64));
1271       // On AArch64 the upper 32 bits are always zero extended for a 32 bit
1272       // operation. We need to clear out the upper 32 bits, because we used a
1273       // widening multiply that wrote all 64 bits. In the end this should be a
1274       // noop.
1275       Value = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, Add);
1276       if (IsSigned) {
1277         // The signed overflow check requires more than just a simple check for
1278         // any bit set in the upper 32 bits of the result. These bits could be
1279         // just the sign bits of a negative number. To perform the overflow
1280         // check we have to arithmetic shift right the 32nd bit of the result by
1281         // 31 bits. Then we compare the result to the upper 32 bits.
1282         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Add,
1283                                         DAG.getConstant(32, MVT::i64));
1284         UpperBits = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, UpperBits);
1285         SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i32, Value,
1286                                         DAG.getConstant(31, MVT::i64));
1287         // It is important that LowerBits is last, otherwise the arithmetic
1288         // shift will not be folded into the compare (SUBS).
1289         SDVTList VTs = DAG.getVTList(MVT::i32, MVT::i32);
1290         Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1291                        .getValue(1);
1292       } else {
1293         // The overflow check for unsigned multiply is easy. We only need to
1294         // check if any of the upper 32 bits are set. This can be done with a
1295         // CMP (shifted register). For that we need to generate the following
1296         // pattern:
1297         // (i64 AArch64ISD::SUBS i64 0, (i64 srl i64 %Mul, i64 32)
1298         SDValue UpperBits = DAG.getNode(ISD::SRL, DL, MVT::i64, Mul,
1299                                         DAG.getConstant(32, MVT::i64));
1300         SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1301         Overflow =
1302             DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1303                         UpperBits).getValue(1);
1304       }
1305       break;
1306     }
1307     assert(Op.getValueType() == MVT::i64 && "Expected an i64 value type");
1308     // For the 64 bit multiply
1309     Value = DAG.getNode(ISD::MUL, DL, MVT::i64, LHS, RHS);
1310     if (IsSigned) {
1311       SDValue UpperBits = DAG.getNode(ISD::MULHS, DL, MVT::i64, LHS, RHS);
1312       SDValue LowerBits = DAG.getNode(ISD::SRA, DL, MVT::i64, Value,
1313                                       DAG.getConstant(63, MVT::i64));
1314       // It is important that LowerBits is last, otherwise the arithmetic
1315       // shift will not be folded into the compare (SUBS).
1316       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1317       Overflow = DAG.getNode(AArch64ISD::SUBS, DL, VTs, UpperBits, LowerBits)
1318                      .getValue(1);
1319     } else {
1320       SDValue UpperBits = DAG.getNode(ISD::MULHU, DL, MVT::i64, LHS, RHS);
1321       SDVTList VTs = DAG.getVTList(MVT::i64, MVT::i32);
1322       Overflow =
1323           DAG.getNode(AArch64ISD::SUBS, DL, VTs, DAG.getConstant(0, MVT::i64),
1324                       UpperBits).getValue(1);
1325     }
1326     break;
1327   }
1328   } // switch (...)
1329
1330   if (Opc) {
1331     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::i32);
1332
1333     // Emit the AArch64 operation with overflow check.
1334     Value = DAG.getNode(Opc, DL, VTs, LHS, RHS);
1335     Overflow = Value.getValue(1);
1336   }
1337   return std::make_pair(Value, Overflow);
1338 }
1339
1340 SDValue AArch64TargetLowering::LowerF128Call(SDValue Op, SelectionDAG &DAG,
1341                                              RTLIB::Libcall Call) const {
1342   SmallVector<SDValue, 2> Ops;
1343   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1344     Ops.push_back(Op.getOperand(i));
1345
1346   return makeLibCall(DAG, Call, MVT::f128, &Ops[0], Ops.size(), false,
1347                      SDLoc(Op)).first;
1348 }
1349
1350 static SDValue LowerXOR(SDValue Op, SelectionDAG &DAG) {
1351   SDValue Sel = Op.getOperand(0);
1352   SDValue Other = Op.getOperand(1);
1353
1354   // If neither operand is a SELECT_CC, give up.
1355   if (Sel.getOpcode() != ISD::SELECT_CC)
1356     std::swap(Sel, Other);
1357   if (Sel.getOpcode() != ISD::SELECT_CC)
1358     return Op;
1359
1360   // The folding we want to perform is:
1361   // (xor x, (select_cc a, b, cc, 0, -1) )
1362   //   -->
1363   // (csel x, (xor x, -1), cc ...)
1364   //
1365   // The latter will get matched to a CSINV instruction.
1366
1367   ISD::CondCode CC = cast<CondCodeSDNode>(Sel.getOperand(4))->get();
1368   SDValue LHS = Sel.getOperand(0);
1369   SDValue RHS = Sel.getOperand(1);
1370   SDValue TVal = Sel.getOperand(2);
1371   SDValue FVal = Sel.getOperand(3);
1372   SDLoc dl(Sel);
1373
1374   // FIXME: This could be generalized to non-integer comparisons.
1375   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
1376     return Op;
1377
1378   ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
1379   ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
1380
1381   // The the values aren't constants, this isn't the pattern we're looking for.
1382   if (!CFVal || !CTVal)
1383     return Op;
1384
1385   // We can commute the SELECT_CC by inverting the condition.  This
1386   // might be needed to make this fit into a CSINV pattern.
1387   if (CTVal->isAllOnesValue() && CFVal->isNullValue()) {
1388     std::swap(TVal, FVal);
1389     std::swap(CTVal, CFVal);
1390     CC = ISD::getSetCCInverse(CC, true);
1391   }
1392
1393   // If the constants line up, perform the transform!
1394   if (CTVal->isNullValue() && CFVal->isAllOnesValue()) {
1395     SDValue CCVal;
1396     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
1397
1398     FVal = Other;
1399     TVal = DAG.getNode(ISD::XOR, dl, Other.getValueType(), Other,
1400                        DAG.getConstant(-1ULL, Other.getValueType()));
1401
1402     return DAG.getNode(AArch64ISD::CSEL, dl, Sel.getValueType(), FVal, TVal,
1403                        CCVal, Cmp);
1404   }
1405
1406   return Op;
1407 }
1408
1409 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
1410   EVT VT = Op.getValueType();
1411
1412   // Let legalize expand this if it isn't a legal type yet.
1413   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
1414     return SDValue();
1415
1416   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
1417
1418   unsigned Opc;
1419   bool ExtraOp = false;
1420   switch (Op.getOpcode()) {
1421   default:
1422     llvm_unreachable("Invalid code");
1423   case ISD::ADDC:
1424     Opc = AArch64ISD::ADDS;
1425     break;
1426   case ISD::SUBC:
1427     Opc = AArch64ISD::SUBS;
1428     break;
1429   case ISD::ADDE:
1430     Opc = AArch64ISD::ADCS;
1431     ExtraOp = true;
1432     break;
1433   case ISD::SUBE:
1434     Opc = AArch64ISD::SBCS;
1435     ExtraOp = true;
1436     break;
1437   }
1438
1439   if (!ExtraOp)
1440     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1));
1441   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0), Op.getOperand(1),
1442                      Op.getOperand(2));
1443 }
1444
1445 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
1446   // Let legalize expand this if it isn't a legal type yet.
1447   if (!DAG.getTargetLoweringInfo().isTypeLegal(Op.getValueType()))
1448     return SDValue();
1449
1450   AArch64CC::CondCode CC;
1451   // The actual operation that sets the overflow or carry flag.
1452   SDValue Value, Overflow;
1453   std::tie(Value, Overflow) = getAArch64XALUOOp(CC, Op, DAG);
1454
1455   // We use 0 and 1 as false and true values.
1456   SDValue TVal = DAG.getConstant(1, MVT::i32);
1457   SDValue FVal = DAG.getConstant(0, MVT::i32);
1458
1459   // We use an inverted condition, because the conditional select is inverted
1460   // too. This will allow it to be selected to a single instruction:
1461   // CSINC Wd, WZR, WZR, invert(cond).
1462   SDValue CCVal = DAG.getConstant(getInvertedCondCode(CC), MVT::i32);
1463   Overflow = DAG.getNode(AArch64ISD::CSEL, SDLoc(Op), MVT::i32, FVal, TVal,
1464                          CCVal, Overflow);
1465
1466   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
1467   return DAG.getNode(ISD::MERGE_VALUES, SDLoc(Op), VTs, Value, Overflow);
1468 }
1469
1470 // Prefetch operands are:
1471 // 1: Address to prefetch
1472 // 2: bool isWrite
1473 // 3: int locality (0 = no locality ... 3 = extreme locality)
1474 // 4: bool isDataCache
1475 static SDValue LowerPREFETCH(SDValue Op, SelectionDAG &DAG) {
1476   SDLoc DL(Op);
1477   unsigned IsWrite = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
1478   unsigned Locality = cast<ConstantSDNode>(Op.getOperand(3))->getZExtValue();
1479   unsigned IsData = cast<ConstantSDNode>(Op.getOperand(4))->getZExtValue();
1480
1481   bool IsStream = !Locality;
1482   // When the locality number is set
1483   if (Locality) {
1484     // The front-end should have filtered out the out-of-range values
1485     assert(Locality <= 3 && "Prefetch locality out-of-range");
1486     // The locality degree is the opposite of the cache speed.
1487     // Put the number the other way around.
1488     // The encoding starts at 0 for level 1
1489     Locality = 3 - Locality;
1490   }
1491
1492   // built the mask value encoding the expected behavior.
1493   unsigned PrfOp = (IsWrite << 4) |     // Load/Store bit
1494                    (!IsData << 3) |     // IsDataCache bit
1495                    (Locality << 1) |    // Cache level bits
1496                    (unsigned)IsStream;  // Stream bit
1497   return DAG.getNode(AArch64ISD::PREFETCH, DL, MVT::Other, Op.getOperand(0),
1498                      DAG.getConstant(PrfOp, MVT::i32), Op.getOperand(1));
1499 }
1500
1501 SDValue AArch64TargetLowering::LowerFP_EXTEND(SDValue Op,
1502                                               SelectionDAG &DAG) const {
1503   assert(Op.getValueType() == MVT::f128 && "Unexpected lowering");
1504
1505   RTLIB::Libcall LC;
1506   LC = RTLIB::getFPEXT(Op.getOperand(0).getValueType(), Op.getValueType());
1507
1508   return LowerF128Call(Op, DAG, LC);
1509 }
1510
1511 SDValue AArch64TargetLowering::LowerFP_ROUND(SDValue Op,
1512                                              SelectionDAG &DAG) const {
1513   if (Op.getOperand(0).getValueType() != MVT::f128) {
1514     // It's legal except when f128 is involved
1515     return Op;
1516   }
1517
1518   RTLIB::Libcall LC;
1519   LC = RTLIB::getFPROUND(Op.getOperand(0).getValueType(), Op.getValueType());
1520
1521   // FP_ROUND node has a second operand indicating whether it is known to be
1522   // precise. That doesn't take part in the LibCall so we can't directly use
1523   // LowerF128Call.
1524   SDValue SrcVal = Op.getOperand(0);
1525   return makeLibCall(DAG, LC, Op.getValueType(), &SrcVal, 1,
1526                      /*isSigned*/ false, SDLoc(Op)).first;
1527 }
1528
1529 static SDValue LowerVectorFP_TO_INT(SDValue Op, SelectionDAG &DAG) {
1530   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1531   // Any additional optimization in this function should be recorded
1532   // in the cost tables.
1533   EVT InVT = Op.getOperand(0).getValueType();
1534   EVT VT = Op.getValueType();
1535
1536   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1537     SDLoc dl(Op);
1538     SDValue Cv =
1539         DAG.getNode(Op.getOpcode(), dl, InVT.changeVectorElementTypeToInteger(),
1540                     Op.getOperand(0));
1541     return DAG.getNode(ISD::TRUNCATE, dl, VT, Cv);
1542   }
1543
1544   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1545     SDLoc dl(Op);
1546     MVT ExtVT =
1547         MVT::getVectorVT(MVT::getFloatingPointVT(VT.getScalarSizeInBits()),
1548                          VT.getVectorNumElements());
1549     SDValue Ext = DAG.getNode(ISD::FP_EXTEND, dl, ExtVT, Op.getOperand(0));
1550     return DAG.getNode(Op.getOpcode(), dl, VT, Ext);
1551   }
1552
1553   // Type changing conversions are illegal.
1554   return Op;
1555 }
1556
1557 SDValue AArch64TargetLowering::LowerFP_TO_INT(SDValue Op,
1558                                               SelectionDAG &DAG) const {
1559   if (Op.getOperand(0).getValueType().isVector())
1560     return LowerVectorFP_TO_INT(Op, DAG);
1561
1562   if (Op.getOperand(0).getValueType() != MVT::f128) {
1563     // It's legal except when f128 is involved
1564     return Op;
1565   }
1566
1567   RTLIB::Libcall LC;
1568   if (Op.getOpcode() == ISD::FP_TO_SINT)
1569     LC = RTLIB::getFPTOSINT(Op.getOperand(0).getValueType(), Op.getValueType());
1570   else
1571     LC = RTLIB::getFPTOUINT(Op.getOperand(0).getValueType(), Op.getValueType());
1572
1573   SmallVector<SDValue, 2> Ops;
1574   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i)
1575     Ops.push_back(Op.getOperand(i));
1576
1577   return makeLibCall(DAG, LC, Op.getValueType(), &Ops[0], Ops.size(), false,
1578                      SDLoc(Op)).first;
1579 }
1580
1581 static SDValue LowerVectorINT_TO_FP(SDValue Op, SelectionDAG &DAG) {
1582   // Warning: We maintain cost tables in AArch64TargetTransformInfo.cpp.
1583   // Any additional optimization in this function should be recorded
1584   // in the cost tables.
1585   EVT VT = Op.getValueType();
1586   SDLoc dl(Op);
1587   SDValue In = Op.getOperand(0);
1588   EVT InVT = In.getValueType();
1589
1590   if (VT.getSizeInBits() < InVT.getSizeInBits()) {
1591     MVT CastVT =
1592         MVT::getVectorVT(MVT::getFloatingPointVT(InVT.getScalarSizeInBits()),
1593                          InVT.getVectorNumElements());
1594     In = DAG.getNode(Op.getOpcode(), dl, CastVT, In);
1595     return DAG.getNode(ISD::FP_ROUND, dl, VT, In, DAG.getIntPtrConstant(0));
1596   }
1597
1598   if (VT.getSizeInBits() > InVT.getSizeInBits()) {
1599     unsigned CastOpc =
1600         Op.getOpcode() == ISD::SINT_TO_FP ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
1601     EVT CastVT = VT.changeVectorElementTypeToInteger();
1602     In = DAG.getNode(CastOpc, dl, CastVT, In);
1603     return DAG.getNode(Op.getOpcode(), dl, VT, In);
1604   }
1605
1606   return Op;
1607 }
1608
1609 SDValue AArch64TargetLowering::LowerINT_TO_FP(SDValue Op,
1610                                             SelectionDAG &DAG) const {
1611   if (Op.getValueType().isVector())
1612     return LowerVectorINT_TO_FP(Op, DAG);
1613
1614   // i128 conversions are libcalls.
1615   if (Op.getOperand(0).getValueType() == MVT::i128)
1616     return SDValue();
1617
1618   // Other conversions are legal, unless it's to the completely software-based
1619   // fp128.
1620   if (Op.getValueType() != MVT::f128)
1621     return Op;
1622
1623   RTLIB::Libcall LC;
1624   if (Op.getOpcode() == ISD::SINT_TO_FP)
1625     LC = RTLIB::getSINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1626   else
1627     LC = RTLIB::getUINTTOFP(Op.getOperand(0).getValueType(), Op.getValueType());
1628
1629   return LowerF128Call(Op, DAG, LC);
1630 }
1631
1632 SDValue AArch64TargetLowering::LowerFSINCOS(SDValue Op,
1633                                             SelectionDAG &DAG) const {
1634   // For iOS, we want to call an alternative entry point: __sincos_stret,
1635   // which returns the values in two S / D registers.
1636   SDLoc dl(Op);
1637   SDValue Arg = Op.getOperand(0);
1638   EVT ArgVT = Arg.getValueType();
1639   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
1640
1641   ArgListTy Args;
1642   ArgListEntry Entry;
1643
1644   Entry.Node = Arg;
1645   Entry.Ty = ArgTy;
1646   Entry.isSExt = false;
1647   Entry.isZExt = false;
1648   Args.push_back(Entry);
1649
1650   const char *LibcallName =
1651       (ArgVT == MVT::f64) ? "__sincos_stret" : "__sincosf_stret";
1652   SDValue Callee = DAG.getExternalSymbol(LibcallName, getPointerTy());
1653
1654   StructType *RetTy = StructType::get(ArgTy, ArgTy, nullptr);
1655   TargetLowering::CallLoweringInfo CLI(DAG);
1656   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
1657     .setCallee(CallingConv::Fast, RetTy, Callee, std::move(Args), 0);
1658
1659   std::pair<SDValue, SDValue> CallResult = LowerCallTo(CLI);
1660   return CallResult.first;
1661 }
1662
1663 static SDValue LowerBITCAST(SDValue Op, SelectionDAG &DAG) {
1664   if (Op.getValueType() != MVT::f16)
1665     return SDValue();
1666
1667   assert(Op.getOperand(0).getValueType() == MVT::i16);
1668   SDLoc DL(Op);
1669
1670   Op = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, Op.getOperand(0));
1671   Op = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Op);
1672   return SDValue(
1673       DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, DL, MVT::f16, Op,
1674                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
1675       0);
1676 }
1677
1678 static EVT getExtensionTo64Bits(const EVT &OrigVT) {
1679   if (OrigVT.getSizeInBits() >= 64)
1680     return OrigVT;
1681
1682   assert(OrigVT.isSimple() && "Expecting a simple value type");
1683
1684   MVT::SimpleValueType OrigSimpleTy = OrigVT.getSimpleVT().SimpleTy;
1685   switch (OrigSimpleTy) {
1686   default: llvm_unreachable("Unexpected Vector Type");
1687   case MVT::v2i8:
1688   case MVT::v2i16:
1689      return MVT::v2i32;
1690   case MVT::v4i8:
1691     return  MVT::v4i16;
1692   }
1693 }
1694
1695 static SDValue addRequiredExtensionForVectorMULL(SDValue N, SelectionDAG &DAG,
1696                                                  const EVT &OrigTy,
1697                                                  const EVT &ExtTy,
1698                                                  unsigned ExtOpcode) {
1699   // The vector originally had a size of OrigTy. It was then extended to ExtTy.
1700   // We expect the ExtTy to be 128-bits total. If the OrigTy is less than
1701   // 64-bits we need to insert a new extension so that it will be 64-bits.
1702   assert(ExtTy.is128BitVector() && "Unexpected extension size");
1703   if (OrigTy.getSizeInBits() >= 64)
1704     return N;
1705
1706   // Must extend size to at least 64 bits to be used as an operand for VMULL.
1707   EVT NewVT = getExtensionTo64Bits(OrigTy);
1708
1709   return DAG.getNode(ExtOpcode, SDLoc(N), NewVT, N);
1710 }
1711
1712 static bool isExtendedBUILD_VECTOR(SDNode *N, SelectionDAG &DAG,
1713                                    bool isSigned) {
1714   EVT VT = N->getValueType(0);
1715
1716   if (N->getOpcode() != ISD::BUILD_VECTOR)
1717     return false;
1718
1719   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1720     SDNode *Elt = N->getOperand(i).getNode();
1721     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Elt)) {
1722       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1723       unsigned HalfSize = EltSize / 2;
1724       if (isSigned) {
1725         if (!isIntN(HalfSize, C->getSExtValue()))
1726           return false;
1727       } else {
1728         if (!isUIntN(HalfSize, C->getZExtValue()))
1729           return false;
1730       }
1731       continue;
1732     }
1733     return false;
1734   }
1735
1736   return true;
1737 }
1738
1739 static SDValue skipExtensionForVectorMULL(SDNode *N, SelectionDAG &DAG) {
1740   if (N->getOpcode() == ISD::SIGN_EXTEND || N->getOpcode() == ISD::ZERO_EXTEND)
1741     return addRequiredExtensionForVectorMULL(N->getOperand(0), DAG,
1742                                              N->getOperand(0)->getValueType(0),
1743                                              N->getValueType(0),
1744                                              N->getOpcode());
1745
1746   assert(N->getOpcode() == ISD::BUILD_VECTOR && "expected BUILD_VECTOR");
1747   EVT VT = N->getValueType(0);
1748   unsigned EltSize = VT.getVectorElementType().getSizeInBits() / 2;
1749   unsigned NumElts = VT.getVectorNumElements();
1750   MVT TruncVT = MVT::getIntegerVT(EltSize);
1751   SmallVector<SDValue, 8> Ops;
1752   for (unsigned i = 0; i != NumElts; ++i) {
1753     ConstantSDNode *C = cast<ConstantSDNode>(N->getOperand(i));
1754     const APInt &CInt = C->getAPIntValue();
1755     // Element types smaller than 32 bits are not legal, so use i32 elements.
1756     // The values are implicitly truncated so sext vs. zext doesn't matter.
1757     Ops.push_back(DAG.getConstant(CInt.zextOrTrunc(32), MVT::i32));
1758   }
1759   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
1760                      MVT::getVectorVT(TruncVT, NumElts), Ops);
1761 }
1762
1763 static bool isSignExtended(SDNode *N, SelectionDAG &DAG) {
1764   if (N->getOpcode() == ISD::SIGN_EXTEND)
1765     return true;
1766   if (isExtendedBUILD_VECTOR(N, DAG, true))
1767     return true;
1768   return false;
1769 }
1770
1771 static bool isZeroExtended(SDNode *N, SelectionDAG &DAG) {
1772   if (N->getOpcode() == ISD::ZERO_EXTEND)
1773     return true;
1774   if (isExtendedBUILD_VECTOR(N, DAG, false))
1775     return true;
1776   return false;
1777 }
1778
1779 static bool isAddSubSExt(SDNode *N, SelectionDAG &DAG) {
1780   unsigned Opcode = N->getOpcode();
1781   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1782     SDNode *N0 = N->getOperand(0).getNode();
1783     SDNode *N1 = N->getOperand(1).getNode();
1784     return N0->hasOneUse() && N1->hasOneUse() &&
1785       isSignExtended(N0, DAG) && isSignExtended(N1, DAG);
1786   }
1787   return false;
1788 }
1789
1790 static bool isAddSubZExt(SDNode *N, SelectionDAG &DAG) {
1791   unsigned Opcode = N->getOpcode();
1792   if (Opcode == ISD::ADD || Opcode == ISD::SUB) {
1793     SDNode *N0 = N->getOperand(0).getNode();
1794     SDNode *N1 = N->getOperand(1).getNode();
1795     return N0->hasOneUse() && N1->hasOneUse() &&
1796       isZeroExtended(N0, DAG) && isZeroExtended(N1, DAG);
1797   }
1798   return false;
1799 }
1800
1801 static SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) {
1802   // Multiplications are only custom-lowered for 128-bit vectors so that
1803   // VMULL can be detected.  Otherwise v2i64 multiplications are not legal.
1804   EVT VT = Op.getValueType();
1805   assert(VT.is128BitVector() && VT.isInteger() &&
1806          "unexpected type for custom-lowering ISD::MUL");
1807   SDNode *N0 = Op.getOperand(0).getNode();
1808   SDNode *N1 = Op.getOperand(1).getNode();
1809   unsigned NewOpc = 0;
1810   bool isMLA = false;
1811   bool isN0SExt = isSignExtended(N0, DAG);
1812   bool isN1SExt = isSignExtended(N1, DAG);
1813   if (isN0SExt && isN1SExt)
1814     NewOpc = AArch64ISD::SMULL;
1815   else {
1816     bool isN0ZExt = isZeroExtended(N0, DAG);
1817     bool isN1ZExt = isZeroExtended(N1, DAG);
1818     if (isN0ZExt && isN1ZExt)
1819       NewOpc = AArch64ISD::UMULL;
1820     else if (isN1SExt || isN1ZExt) {
1821       // Look for (s/zext A + s/zext B) * (s/zext C). We want to turn these
1822       // into (s/zext A * s/zext C) + (s/zext B * s/zext C)
1823       if (isN1SExt && isAddSubSExt(N0, DAG)) {
1824         NewOpc = AArch64ISD::SMULL;
1825         isMLA = true;
1826       } else if (isN1ZExt && isAddSubZExt(N0, DAG)) {
1827         NewOpc =  AArch64ISD::UMULL;
1828         isMLA = true;
1829       } else if (isN0ZExt && isAddSubZExt(N1, DAG)) {
1830         std::swap(N0, N1);
1831         NewOpc =  AArch64ISD::UMULL;
1832         isMLA = true;
1833       }
1834     }
1835
1836     if (!NewOpc) {
1837       if (VT == MVT::v2i64)
1838         // Fall through to expand this.  It is not legal.
1839         return SDValue();
1840       else
1841         // Other vector multiplications are legal.
1842         return Op;
1843     }
1844   }
1845
1846   // Legalize to a S/UMULL instruction
1847   SDLoc DL(Op);
1848   SDValue Op0;
1849   SDValue Op1 = skipExtensionForVectorMULL(N1, DAG);
1850   if (!isMLA) {
1851     Op0 = skipExtensionForVectorMULL(N0, DAG);
1852     assert(Op0.getValueType().is64BitVector() &&
1853            Op1.getValueType().is64BitVector() &&
1854            "unexpected types for extended operands to VMULL");
1855     return DAG.getNode(NewOpc, DL, VT, Op0, Op1);
1856   }
1857   // Optimizing (zext A + zext B) * C, to (S/UMULL A, C) + (S/UMULL B, C) during
1858   // isel lowering to take advantage of no-stall back to back s/umul + s/umla.
1859   // This is true for CPUs with accumulate forwarding such as Cortex-A53/A57
1860   SDValue N00 = skipExtensionForVectorMULL(N0->getOperand(0).getNode(), DAG);
1861   SDValue N01 = skipExtensionForVectorMULL(N0->getOperand(1).getNode(), DAG);
1862   EVT Op1VT = Op1.getValueType();
1863   return DAG.getNode(N0->getOpcode(), DL, VT,
1864                      DAG.getNode(NewOpc, DL, VT,
1865                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N00), Op1),
1866                      DAG.getNode(NewOpc, DL, VT,
1867                                DAG.getNode(ISD::BITCAST, DL, Op1VT, N01), Op1));
1868 }
1869
1870 SDValue AArch64TargetLowering::LowerOperation(SDValue Op,
1871                                               SelectionDAG &DAG) const {
1872   switch (Op.getOpcode()) {
1873   default:
1874     llvm_unreachable("unimplemented operand");
1875     return SDValue();
1876   case ISD::BITCAST:
1877     return LowerBITCAST(Op, DAG);
1878   case ISD::GlobalAddress:
1879     return LowerGlobalAddress(Op, DAG);
1880   case ISD::GlobalTLSAddress:
1881     return LowerGlobalTLSAddress(Op, DAG);
1882   case ISD::SETCC:
1883     return LowerSETCC(Op, DAG);
1884   case ISD::BR_CC:
1885     return LowerBR_CC(Op, DAG);
1886   case ISD::SELECT:
1887     return LowerSELECT(Op, DAG);
1888   case ISD::SELECT_CC:
1889     return LowerSELECT_CC(Op, DAG);
1890   case ISD::JumpTable:
1891     return LowerJumpTable(Op, DAG);
1892   case ISD::ConstantPool:
1893     return LowerConstantPool(Op, DAG);
1894   case ISD::BlockAddress:
1895     return LowerBlockAddress(Op, DAG);
1896   case ISD::VASTART:
1897     return LowerVASTART(Op, DAG);
1898   case ISD::VACOPY:
1899     return LowerVACOPY(Op, DAG);
1900   case ISD::VAARG:
1901     return LowerVAARG(Op, DAG);
1902   case ISD::ADDC:
1903   case ISD::ADDE:
1904   case ISD::SUBC:
1905   case ISD::SUBE:
1906     return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
1907   case ISD::SADDO:
1908   case ISD::UADDO:
1909   case ISD::SSUBO:
1910   case ISD::USUBO:
1911   case ISD::SMULO:
1912   case ISD::UMULO:
1913     return LowerXALUO(Op, DAG);
1914   case ISD::FADD:
1915     return LowerF128Call(Op, DAG, RTLIB::ADD_F128);
1916   case ISD::FSUB:
1917     return LowerF128Call(Op, DAG, RTLIB::SUB_F128);
1918   case ISD::FMUL:
1919     return LowerF128Call(Op, DAG, RTLIB::MUL_F128);
1920   case ISD::FDIV:
1921     return LowerF128Call(Op, DAG, RTLIB::DIV_F128);
1922   case ISD::FP_ROUND:
1923     return LowerFP_ROUND(Op, DAG);
1924   case ISD::FP_EXTEND:
1925     return LowerFP_EXTEND(Op, DAG);
1926   case ISD::FRAMEADDR:
1927     return LowerFRAMEADDR(Op, DAG);
1928   case ISD::RETURNADDR:
1929     return LowerRETURNADDR(Op, DAG);
1930   case ISD::INSERT_VECTOR_ELT:
1931     return LowerINSERT_VECTOR_ELT(Op, DAG);
1932   case ISD::EXTRACT_VECTOR_ELT:
1933     return LowerEXTRACT_VECTOR_ELT(Op, DAG);
1934   case ISD::BUILD_VECTOR:
1935     return LowerBUILD_VECTOR(Op, DAG);
1936   case ISD::VECTOR_SHUFFLE:
1937     return LowerVECTOR_SHUFFLE(Op, DAG);
1938   case ISD::EXTRACT_SUBVECTOR:
1939     return LowerEXTRACT_SUBVECTOR(Op, DAG);
1940   case ISD::SRA:
1941   case ISD::SRL:
1942   case ISD::SHL:
1943     return LowerVectorSRA_SRL_SHL(Op, DAG);
1944   case ISD::SHL_PARTS:
1945     return LowerShiftLeftParts(Op, DAG);
1946   case ISD::SRL_PARTS:
1947   case ISD::SRA_PARTS:
1948     return LowerShiftRightParts(Op, DAG);
1949   case ISD::CTPOP:
1950     return LowerCTPOP(Op, DAG);
1951   case ISD::FCOPYSIGN:
1952     return LowerFCOPYSIGN(Op, DAG);
1953   case ISD::AND:
1954     return LowerVectorAND(Op, DAG);
1955   case ISD::OR:
1956     return LowerVectorOR(Op, DAG);
1957   case ISD::XOR:
1958     return LowerXOR(Op, DAG);
1959   case ISD::PREFETCH:
1960     return LowerPREFETCH(Op, DAG);
1961   case ISD::SINT_TO_FP:
1962   case ISD::UINT_TO_FP:
1963     return LowerINT_TO_FP(Op, DAG);
1964   case ISD::FP_TO_SINT:
1965   case ISD::FP_TO_UINT:
1966     return LowerFP_TO_INT(Op, DAG);
1967   case ISD::FSINCOS:
1968     return LowerFSINCOS(Op, DAG);
1969   case ISD::MUL:
1970     return LowerMUL(Op, DAG);
1971   }
1972 }
1973
1974 /// getFunctionAlignment - Return the Log2 alignment of this function.
1975 unsigned AArch64TargetLowering::getFunctionAlignment(const Function *F) const {
1976   return 2;
1977 }
1978
1979 //===----------------------------------------------------------------------===//
1980 //                      Calling Convention Implementation
1981 //===----------------------------------------------------------------------===//
1982
1983 #include "AArch64GenCallingConv.inc"
1984
1985 /// Selects the correct CCAssignFn for a given CallingConvention value.
1986 CCAssignFn *AArch64TargetLowering::CCAssignFnForCall(CallingConv::ID CC,
1987                                                      bool IsVarArg) const {
1988   switch (CC) {
1989   default:
1990     llvm_unreachable("Unsupported calling convention.");
1991   case CallingConv::WebKit_JS:
1992     return CC_AArch64_WebKit_JS;
1993   case CallingConv::C:
1994   case CallingConv::Fast:
1995     if (!Subtarget->isTargetDarwin())
1996       return CC_AArch64_AAPCS;
1997     return IsVarArg ? CC_AArch64_DarwinPCS_VarArg : CC_AArch64_DarwinPCS;
1998   }
1999 }
2000
2001 SDValue AArch64TargetLowering::LowerFormalArguments(
2002     SDValue Chain, CallingConv::ID CallConv, bool isVarArg,
2003     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2004     SmallVectorImpl<SDValue> &InVals) const {
2005   MachineFunction &MF = DAG.getMachineFunction();
2006   MachineFrameInfo *MFI = MF.getFrameInfo();
2007
2008   // Assign locations to all of the incoming arguments.
2009   SmallVector<CCValAssign, 16> ArgLocs;
2010   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), ArgLocs,
2011                  *DAG.getContext());
2012
2013   // At this point, Ins[].VT may already be promoted to i32. To correctly
2014   // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2015   // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2016   // Since AnalyzeFormalArguments uses Ins[].VT for both ValVT and LocVT, here
2017   // we use a special version of AnalyzeFormalArguments to pass in ValVT and
2018   // LocVT.
2019   unsigned NumArgs = Ins.size();
2020   Function::const_arg_iterator CurOrigArg = MF.getFunction()->arg_begin();
2021   unsigned CurArgIdx = 0;
2022   for (unsigned i = 0; i != NumArgs; ++i) {
2023     MVT ValVT = Ins[i].VT;
2024     std::advance(CurOrigArg, Ins[i].OrigArgIndex - CurArgIdx);
2025     CurArgIdx = Ins[i].OrigArgIndex;
2026
2027     // Get type of the original argument.
2028     EVT ActualVT = getValueType(CurOrigArg->getType(), /*AllowUnknown*/ true);
2029     MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : MVT::Other;
2030     // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2031     if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2032       ValVT = MVT::i8;
2033     else if (ActualMVT == MVT::i16)
2034       ValVT = MVT::i16;
2035
2036     CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2037     bool Res =
2038         AssignFn(i, ValVT, ValVT, CCValAssign::Full, Ins[i].Flags, CCInfo);
2039     assert(!Res && "Call operand has unhandled type");
2040     (void)Res;
2041   }
2042   assert(ArgLocs.size() == Ins.size());
2043   SmallVector<SDValue, 16> ArgValues;
2044   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2045     CCValAssign &VA = ArgLocs[i];
2046
2047     if (Ins[i].Flags.isByVal()) {
2048       // Byval is used for HFAs in the PCS, but the system should work in a
2049       // non-compliant manner for larger structs.
2050       EVT PtrTy = getPointerTy();
2051       int Size = Ins[i].Flags.getByValSize();
2052       unsigned NumRegs = (Size + 7) / 8;
2053
2054       // FIXME: This works on big-endian for composite byvals, which are the common
2055       // case. It should also work for fundamental types too.
2056       unsigned FrameIdx =
2057         MFI->CreateFixedObject(8 * NumRegs, VA.getLocMemOffset(), false);
2058       SDValue FrameIdxN = DAG.getFrameIndex(FrameIdx, PtrTy);
2059       InVals.push_back(FrameIdxN);
2060
2061       continue;
2062     }
2063
2064     if (VA.isRegLoc()) {
2065       // Arguments stored in registers.
2066       EVT RegVT = VA.getLocVT();
2067
2068       SDValue ArgValue;
2069       const TargetRegisterClass *RC;
2070
2071       if (RegVT == MVT::i32)
2072         RC = &AArch64::GPR32RegClass;
2073       else if (RegVT == MVT::i64)
2074         RC = &AArch64::GPR64RegClass;
2075       else if (RegVT == MVT::f16)
2076         RC = &AArch64::FPR16RegClass;
2077       else if (RegVT == MVT::f32)
2078         RC = &AArch64::FPR32RegClass;
2079       else if (RegVT == MVT::f64 || RegVT.is64BitVector())
2080         RC = &AArch64::FPR64RegClass;
2081       else if (RegVT == MVT::f128 || RegVT.is128BitVector())
2082         RC = &AArch64::FPR128RegClass;
2083       else
2084         llvm_unreachable("RegVT not supported by FORMAL_ARGUMENTS Lowering");
2085
2086       // Transform the arguments in physical registers into virtual ones.
2087       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2088       ArgValue = DAG.getCopyFromReg(Chain, DL, Reg, RegVT);
2089
2090       // If this is an 8, 16 or 32-bit value, it is really passed promoted
2091       // to 64 bits.  Insert an assert[sz]ext to capture this, then
2092       // truncate to the right size.
2093       switch (VA.getLocInfo()) {
2094       default:
2095         llvm_unreachable("Unknown loc info!");
2096       case CCValAssign::Full:
2097         break;
2098       case CCValAssign::BCvt:
2099         ArgValue = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), ArgValue);
2100         break;
2101       case CCValAssign::AExt:
2102       case CCValAssign::SExt:
2103       case CCValAssign::ZExt:
2104         // SelectionDAGBuilder will insert appropriate AssertZExt & AssertSExt
2105         // nodes after our lowering.
2106         assert(RegVT == Ins[i].VT && "incorrect register location selected");
2107         break;
2108       }
2109
2110       InVals.push_back(ArgValue);
2111
2112     } else { // VA.isRegLoc()
2113       assert(VA.isMemLoc() && "CCValAssign is neither reg nor mem");
2114       unsigned ArgOffset = VA.getLocMemOffset();
2115       unsigned ArgSize = VA.getValVT().getSizeInBits() / 8;
2116
2117       uint32_t BEAlign = 0;
2118       if (!Subtarget->isLittleEndian() && ArgSize < 8 &&
2119           !Ins[i].Flags.isInConsecutiveRegs())
2120         BEAlign = 8 - ArgSize;
2121
2122       int FI = MFI->CreateFixedObject(ArgSize, ArgOffset + BEAlign, true);
2123
2124       // Create load nodes to retrieve arguments from the stack.
2125       SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2126       SDValue ArgValue;
2127
2128       // For NON_EXTLOAD, generic code in getLoad assert(ValVT == MemVT)
2129       ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
2130       MVT MemVT = VA.getValVT();
2131
2132       switch (VA.getLocInfo()) {
2133       default:
2134         break;
2135       case CCValAssign::BCvt:
2136         MemVT = VA.getLocVT();
2137         break;
2138       case CCValAssign::SExt:
2139         ExtType = ISD::SEXTLOAD;
2140         break;
2141       case CCValAssign::ZExt:
2142         ExtType = ISD::ZEXTLOAD;
2143         break;
2144       case CCValAssign::AExt:
2145         ExtType = ISD::EXTLOAD;
2146         break;
2147       }
2148
2149       ArgValue = DAG.getExtLoad(ExtType, DL, VA.getLocVT(), Chain, FIN,
2150                                 MachinePointerInfo::getFixedStack(FI),
2151                                 MemVT, false, false, false, 0);
2152
2153       InVals.push_back(ArgValue);
2154     }
2155   }
2156
2157   // varargs
2158   if (isVarArg) {
2159     if (!Subtarget->isTargetDarwin()) {
2160       // The AAPCS variadic function ABI is identical to the non-variadic
2161       // one. As a result there may be more arguments in registers and we should
2162       // save them for future reference.
2163       saveVarArgRegisters(CCInfo, DAG, DL, Chain);
2164     }
2165
2166     AArch64FunctionInfo *AFI = MF.getInfo<AArch64FunctionInfo>();
2167     // This will point to the next argument passed via stack.
2168     unsigned StackOffset = CCInfo.getNextStackOffset();
2169     // We currently pass all varargs at 8-byte alignment.
2170     StackOffset = ((StackOffset + 7) & ~7);
2171     AFI->setVarArgsStackIndex(MFI->CreateFixedObject(4, StackOffset, true));
2172   }
2173
2174   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2175   unsigned StackArgSize = CCInfo.getNextStackOffset();
2176   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2177   if (DoesCalleeRestoreStack(CallConv, TailCallOpt)) {
2178     // This is a non-standard ABI so by fiat I say we're allowed to make full
2179     // use of the stack area to be popped, which must be aligned to 16 bytes in
2180     // any case:
2181     StackArgSize = RoundUpToAlignment(StackArgSize, 16);
2182
2183     // If we're expected to restore the stack (e.g. fastcc) then we'll be adding
2184     // a multiple of 16.
2185     FuncInfo->setArgumentStackToRestore(StackArgSize);
2186
2187     // This realignment carries over to the available bytes below. Our own
2188     // callers will guarantee the space is free by giving an aligned value to
2189     // CALLSEQ_START.
2190   }
2191   // Even if we're not expected to free up the space, it's useful to know how
2192   // much is there while considering tail calls (because we can reuse it).
2193   FuncInfo->setBytesInStackArgArea(StackArgSize);
2194
2195   return Chain;
2196 }
2197
2198 void AArch64TargetLowering::saveVarArgRegisters(CCState &CCInfo,
2199                                                 SelectionDAG &DAG, SDLoc DL,
2200                                                 SDValue &Chain) const {
2201   MachineFunction &MF = DAG.getMachineFunction();
2202   MachineFrameInfo *MFI = MF.getFrameInfo();
2203   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2204
2205   SmallVector<SDValue, 8> MemOps;
2206
2207   static const MCPhysReg GPRArgRegs[] = { AArch64::X0, AArch64::X1, AArch64::X2,
2208                                           AArch64::X3, AArch64::X4, AArch64::X5,
2209                                           AArch64::X6, AArch64::X7 };
2210   static const unsigned NumGPRArgRegs = array_lengthof(GPRArgRegs);
2211   unsigned FirstVariadicGPR =
2212       CCInfo.getFirstUnallocated(GPRArgRegs, NumGPRArgRegs);
2213
2214   unsigned GPRSaveSize = 8 * (NumGPRArgRegs - FirstVariadicGPR);
2215   int GPRIdx = 0;
2216   if (GPRSaveSize != 0) {
2217     GPRIdx = MFI->CreateStackObject(GPRSaveSize, 8, false);
2218
2219     SDValue FIN = DAG.getFrameIndex(GPRIdx, getPointerTy());
2220
2221     for (unsigned i = FirstVariadicGPR; i < NumGPRArgRegs; ++i) {
2222       unsigned VReg = MF.addLiveIn(GPRArgRegs[i], &AArch64::GPR64RegClass);
2223       SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::i64);
2224       SDValue Store =
2225           DAG.getStore(Val.getValue(1), DL, Val, FIN,
2226                        MachinePointerInfo::getStack(i * 8), false, false, 0);
2227       MemOps.push_back(Store);
2228       FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2229                         DAG.getConstant(8, getPointerTy()));
2230     }
2231   }
2232   FuncInfo->setVarArgsGPRIndex(GPRIdx);
2233   FuncInfo->setVarArgsGPRSize(GPRSaveSize);
2234
2235   if (Subtarget->hasFPARMv8()) {
2236     static const MCPhysReg FPRArgRegs[] = {
2237         AArch64::Q0, AArch64::Q1, AArch64::Q2, AArch64::Q3,
2238         AArch64::Q4, AArch64::Q5, AArch64::Q6, AArch64::Q7};
2239     static const unsigned NumFPRArgRegs = array_lengthof(FPRArgRegs);
2240     unsigned FirstVariadicFPR =
2241         CCInfo.getFirstUnallocated(FPRArgRegs, NumFPRArgRegs);
2242
2243     unsigned FPRSaveSize = 16 * (NumFPRArgRegs - FirstVariadicFPR);
2244     int FPRIdx = 0;
2245     if (FPRSaveSize != 0) {
2246       FPRIdx = MFI->CreateStackObject(FPRSaveSize, 16, false);
2247
2248       SDValue FIN = DAG.getFrameIndex(FPRIdx, getPointerTy());
2249
2250       for (unsigned i = FirstVariadicFPR; i < NumFPRArgRegs; ++i) {
2251         unsigned VReg = MF.addLiveIn(FPRArgRegs[i], &AArch64::FPR128RegClass);
2252         SDValue Val = DAG.getCopyFromReg(Chain, DL, VReg, MVT::f128);
2253
2254         SDValue Store =
2255             DAG.getStore(Val.getValue(1), DL, Val, FIN,
2256                          MachinePointerInfo::getStack(i * 16), false, false, 0);
2257         MemOps.push_back(Store);
2258         FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(), FIN,
2259                           DAG.getConstant(16, getPointerTy()));
2260       }
2261     }
2262     FuncInfo->setVarArgsFPRIndex(FPRIdx);
2263     FuncInfo->setVarArgsFPRSize(FPRSaveSize);
2264   }
2265
2266   if (!MemOps.empty()) {
2267     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
2268   }
2269 }
2270
2271 /// LowerCallResult - Lower the result values of a call into the
2272 /// appropriate copies out of appropriate physical registers.
2273 SDValue AArch64TargetLowering::LowerCallResult(
2274     SDValue Chain, SDValue InFlag, CallingConv::ID CallConv, bool isVarArg,
2275     const SmallVectorImpl<ISD::InputArg> &Ins, SDLoc DL, SelectionDAG &DAG,
2276     SmallVectorImpl<SDValue> &InVals, bool isThisReturn,
2277     SDValue ThisVal) const {
2278   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2279                           ? RetCC_AArch64_WebKit_JS
2280                           : RetCC_AArch64_AAPCS;
2281   // Assign locations to each value returned by this call.
2282   SmallVector<CCValAssign, 16> RVLocs;
2283   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2284                  *DAG.getContext());
2285   CCInfo.AnalyzeCallResult(Ins, RetCC);
2286
2287   // Copy all of the result registers out of their specified physreg.
2288   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2289     CCValAssign VA = RVLocs[i];
2290
2291     // Pass 'this' value directly from the argument to return value, to avoid
2292     // reg unit interference
2293     if (i == 0 && isThisReturn) {
2294       assert(!VA.needsCustom() && VA.getLocVT() == MVT::i64 &&
2295              "unexpected return calling convention register assignment");
2296       InVals.push_back(ThisVal);
2297       continue;
2298     }
2299
2300     SDValue Val =
2301         DAG.getCopyFromReg(Chain, DL, VA.getLocReg(), VA.getLocVT(), InFlag);
2302     Chain = Val.getValue(1);
2303     InFlag = Val.getValue(2);
2304
2305     switch (VA.getLocInfo()) {
2306     default:
2307       llvm_unreachable("Unknown loc info!");
2308     case CCValAssign::Full:
2309       break;
2310     case CCValAssign::BCvt:
2311       Val = DAG.getNode(ISD::BITCAST, DL, VA.getValVT(), Val);
2312       break;
2313     }
2314
2315     InVals.push_back(Val);
2316   }
2317
2318   return Chain;
2319 }
2320
2321 bool AArch64TargetLowering::isEligibleForTailCallOptimization(
2322     SDValue Callee, CallingConv::ID CalleeCC, bool isVarArg,
2323     bool isCalleeStructRet, bool isCallerStructRet,
2324     const SmallVectorImpl<ISD::OutputArg> &Outs,
2325     const SmallVectorImpl<SDValue> &OutVals,
2326     const SmallVectorImpl<ISD::InputArg> &Ins, SelectionDAG &DAG) const {
2327   // For CallingConv::C this function knows whether the ABI needs
2328   // changing. That's not true for other conventions so they will have to opt in
2329   // manually.
2330   if (!IsTailCallConvention(CalleeCC) && CalleeCC != CallingConv::C)
2331     return false;
2332
2333   const MachineFunction &MF = DAG.getMachineFunction();
2334   const Function *CallerF = MF.getFunction();
2335   CallingConv::ID CallerCC = CallerF->getCallingConv();
2336   bool CCMatch = CallerCC == CalleeCC;
2337
2338   // Byval parameters hand the function a pointer directly into the stack area
2339   // we want to reuse during a tail call. Working around this *is* possible (see
2340   // X86) but less efficient and uglier in LowerCall.
2341   for (Function::const_arg_iterator i = CallerF->arg_begin(),
2342                                     e = CallerF->arg_end();
2343        i != e; ++i)
2344     if (i->hasByValAttr())
2345       return false;
2346
2347   if (getTargetMachine().Options.GuaranteedTailCallOpt) {
2348     if (IsTailCallConvention(CalleeCC) && CCMatch)
2349       return true;
2350     return false;
2351   }
2352
2353   // Externally-defined functions with weak linkage should not be
2354   // tail-called on AArch64 when the OS does not support dynamic
2355   // pre-emption of symbols, as the AAELF spec requires normal calls
2356   // to undefined weak functions to be replaced with a NOP or jump to the
2357   // next instruction. The behaviour of branch instructions in this
2358   // situation (as used for tail calls) is implementation-defined, so we
2359   // cannot rely on the linker replacing the tail call with a return.
2360   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2361     const GlobalValue *GV = G->getGlobal();
2362     const Triple TT(getTargetMachine().getTargetTriple());
2363     if (GV->hasExternalWeakLinkage() &&
2364         (!TT.isOSWindows() || TT.isOSBinFormatELF() || TT.isOSBinFormatMachO()))
2365       return false;
2366   }
2367
2368   // Now we search for cases where we can use a tail call without changing the
2369   // ABI. Sibcall is used in some places (particularly gcc) to refer to this
2370   // concept.
2371
2372   // I want anyone implementing a new calling convention to think long and hard
2373   // about this assert.
2374   assert((!isVarArg || CalleeCC == CallingConv::C) &&
2375          "Unexpected variadic calling convention");
2376
2377   if (isVarArg && !Outs.empty()) {
2378     // At least two cases here: if caller is fastcc then we can't have any
2379     // memory arguments (we'd be expected to clean up the stack afterwards). If
2380     // caller is C then we could potentially use its argument area.
2381
2382     // FIXME: for now we take the most conservative of these in both cases:
2383     // disallow all variadic memory operands.
2384     SmallVector<CCValAssign, 16> ArgLocs;
2385     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2386                    *DAG.getContext());
2387
2388     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, true));
2389     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
2390       if (!ArgLocs[i].isRegLoc())
2391         return false;
2392   }
2393
2394   // If the calling conventions do not match, then we'd better make sure the
2395   // results are returned in the same way as what the caller expects.
2396   if (!CCMatch) {
2397     SmallVector<CCValAssign, 16> RVLocs1;
2398     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
2399                     *DAG.getContext());
2400     CCInfo1.AnalyzeCallResult(Ins, CCAssignFnForCall(CalleeCC, isVarArg));
2401
2402     SmallVector<CCValAssign, 16> RVLocs2;
2403     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
2404                     *DAG.getContext());
2405     CCInfo2.AnalyzeCallResult(Ins, CCAssignFnForCall(CallerCC, isVarArg));
2406
2407     if (RVLocs1.size() != RVLocs2.size())
2408       return false;
2409     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2410       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2411         return false;
2412       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2413         return false;
2414       if (RVLocs1[i].isRegLoc()) {
2415         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2416           return false;
2417       } else {
2418         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2419           return false;
2420       }
2421     }
2422   }
2423
2424   // Nothing more to check if the callee is taking no arguments
2425   if (Outs.empty())
2426     return true;
2427
2428   SmallVector<CCValAssign, 16> ArgLocs;
2429   CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
2430                  *DAG.getContext());
2431
2432   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForCall(CalleeCC, isVarArg));
2433
2434   const AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2435
2436   // If the stack arguments for this call would fit into our own save area then
2437   // the call can be made tail.
2438   return CCInfo.getNextStackOffset() <= FuncInfo->getBytesInStackArgArea();
2439 }
2440
2441 SDValue AArch64TargetLowering::addTokenForArgument(SDValue Chain,
2442                                                    SelectionDAG &DAG,
2443                                                    MachineFrameInfo *MFI,
2444                                                    int ClobberedFI) const {
2445   SmallVector<SDValue, 8> ArgChains;
2446   int64_t FirstByte = MFI->getObjectOffset(ClobberedFI);
2447   int64_t LastByte = FirstByte + MFI->getObjectSize(ClobberedFI) - 1;
2448
2449   // Include the original chain at the beginning of the list. When this is
2450   // used by target LowerCall hooks, this helps legalize find the
2451   // CALLSEQ_BEGIN node.
2452   ArgChains.push_back(Chain);
2453
2454   // Add a chain value for each stack argument corresponding
2455   for (SDNode::use_iterator U = DAG.getEntryNode().getNode()->use_begin(),
2456                             UE = DAG.getEntryNode().getNode()->use_end();
2457        U != UE; ++U)
2458     if (LoadSDNode *L = dyn_cast<LoadSDNode>(*U))
2459       if (FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(L->getBasePtr()))
2460         if (FI->getIndex() < 0) {
2461           int64_t InFirstByte = MFI->getObjectOffset(FI->getIndex());
2462           int64_t InLastByte = InFirstByte;
2463           InLastByte += MFI->getObjectSize(FI->getIndex()) - 1;
2464
2465           if ((InFirstByte <= FirstByte && FirstByte <= InLastByte) ||
2466               (FirstByte <= InFirstByte && InFirstByte <= LastByte))
2467             ArgChains.push_back(SDValue(L, 1));
2468         }
2469
2470   // Build a tokenfactor for all the chains.
2471   return DAG.getNode(ISD::TokenFactor, SDLoc(Chain), MVT::Other, ArgChains);
2472 }
2473
2474 bool AArch64TargetLowering::DoesCalleeRestoreStack(CallingConv::ID CallCC,
2475                                                    bool TailCallOpt) const {
2476   return CallCC == CallingConv::Fast && TailCallOpt;
2477 }
2478
2479 bool AArch64TargetLowering::IsTailCallConvention(CallingConv::ID CallCC) const {
2480   return CallCC == CallingConv::Fast;
2481 }
2482
2483 /// LowerCall - Lower a call to a callseq_start + CALL + callseq_end chain,
2484 /// and add input and output parameter nodes.
2485 SDValue
2486 AArch64TargetLowering::LowerCall(CallLoweringInfo &CLI,
2487                                  SmallVectorImpl<SDValue> &InVals) const {
2488   SelectionDAG &DAG = CLI.DAG;
2489   SDLoc &DL = CLI.DL;
2490   SmallVector<ISD::OutputArg, 32> &Outs = CLI.Outs;
2491   SmallVector<SDValue, 32> &OutVals = CLI.OutVals;
2492   SmallVector<ISD::InputArg, 32> &Ins = CLI.Ins;
2493   SDValue Chain = CLI.Chain;
2494   SDValue Callee = CLI.Callee;
2495   bool &IsTailCall = CLI.IsTailCall;
2496   CallingConv::ID CallConv = CLI.CallConv;
2497   bool IsVarArg = CLI.IsVarArg;
2498
2499   MachineFunction &MF = DAG.getMachineFunction();
2500   bool IsStructRet = (Outs.empty()) ? false : Outs[0].Flags.isSRet();
2501   bool IsThisReturn = false;
2502
2503   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
2504   bool TailCallOpt = MF.getTarget().Options.GuaranteedTailCallOpt;
2505   bool IsSibCall = false;
2506
2507   if (IsTailCall) {
2508     // Check if it's really possible to do a tail call.
2509     IsTailCall = isEligibleForTailCallOptimization(
2510         Callee, CallConv, IsVarArg, IsStructRet,
2511         MF.getFunction()->hasStructRetAttr(), Outs, OutVals, Ins, DAG);
2512     if (!IsTailCall && CLI.CS && CLI.CS->isMustTailCall())
2513       report_fatal_error("failed to perform tail call elimination on a call "
2514                          "site marked musttail");
2515
2516     // A sibling call is one where we're under the usual C ABI and not planning
2517     // to change that but can still do a tail call:
2518     if (!TailCallOpt && IsTailCall)
2519       IsSibCall = true;
2520
2521     if (IsTailCall)
2522       ++NumTailCalls;
2523   }
2524
2525   // Analyze operands of the call, assigning locations to each operand.
2526   SmallVector<CCValAssign, 16> ArgLocs;
2527   CCState CCInfo(CallConv, IsVarArg, DAG.getMachineFunction(), ArgLocs,
2528                  *DAG.getContext());
2529
2530   if (IsVarArg) {
2531     // Handle fixed and variable vector arguments differently.
2532     // Variable vector arguments always go into memory.
2533     unsigned NumArgs = Outs.size();
2534
2535     for (unsigned i = 0; i != NumArgs; ++i) {
2536       MVT ArgVT = Outs[i].VT;
2537       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2538       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv,
2539                                                /*IsVarArg=*/ !Outs[i].IsFixed);
2540       bool Res = AssignFn(i, ArgVT, ArgVT, CCValAssign::Full, ArgFlags, CCInfo);
2541       assert(!Res && "Call operand has unhandled type");
2542       (void)Res;
2543     }
2544   } else {
2545     // At this point, Outs[].VT may already be promoted to i32. To correctly
2546     // handle passing i8 as i8 instead of i32 on stack, we pass in both i32 and
2547     // i8 to CC_AArch64_AAPCS with i32 being ValVT and i8 being LocVT.
2548     // Since AnalyzeCallOperands uses Ins[].VT for both ValVT and LocVT, here
2549     // we use a special version of AnalyzeCallOperands to pass in ValVT and
2550     // LocVT.
2551     unsigned NumArgs = Outs.size();
2552     for (unsigned i = 0; i != NumArgs; ++i) {
2553       MVT ValVT = Outs[i].VT;
2554       // Get type of the original argument.
2555       EVT ActualVT = getValueType(CLI.getArgs()[Outs[i].OrigArgIndex].Ty,
2556                                   /*AllowUnknown*/ true);
2557       MVT ActualMVT = ActualVT.isSimple() ? ActualVT.getSimpleVT() : ValVT;
2558       ISD::ArgFlagsTy ArgFlags = Outs[i].Flags;
2559       // If ActualMVT is i1/i8/i16, we should set LocVT to i8/i8/i16.
2560       if (ActualMVT == MVT::i1 || ActualMVT == MVT::i8)
2561         ValVT = MVT::i8;
2562       else if (ActualMVT == MVT::i16)
2563         ValVT = MVT::i16;
2564
2565       CCAssignFn *AssignFn = CCAssignFnForCall(CallConv, /*IsVarArg=*/false);
2566       bool Res = AssignFn(i, ValVT, ValVT, CCValAssign::Full, ArgFlags, CCInfo);
2567       assert(!Res && "Call operand has unhandled type");
2568       (void)Res;
2569     }
2570   }
2571
2572   // Get a count of how many bytes are to be pushed on the stack.
2573   unsigned NumBytes = CCInfo.getNextStackOffset();
2574
2575   if (IsSibCall) {
2576     // Since we're not changing the ABI to make this a tail call, the memory
2577     // operands are already available in the caller's incoming argument space.
2578     NumBytes = 0;
2579   }
2580
2581   // FPDiff is the byte offset of the call's argument area from the callee's.
2582   // Stores to callee stack arguments will be placed in FixedStackSlots offset
2583   // by this amount for a tail call. In a sibling call it must be 0 because the
2584   // caller will deallocate the entire stack and the callee still expects its
2585   // arguments to begin at SP+0. Completely unused for non-tail calls.
2586   int FPDiff = 0;
2587
2588   if (IsTailCall && !IsSibCall) {
2589     unsigned NumReusableBytes = FuncInfo->getBytesInStackArgArea();
2590
2591     // Since callee will pop argument stack as a tail call, we must keep the
2592     // popped size 16-byte aligned.
2593     NumBytes = RoundUpToAlignment(NumBytes, 16);
2594
2595     // FPDiff will be negative if this tail call requires more space than we
2596     // would automatically have in our incoming argument space. Positive if we
2597     // can actually shrink the stack.
2598     FPDiff = NumReusableBytes - NumBytes;
2599
2600     // The stack pointer must be 16-byte aligned at all times it's used for a
2601     // memory operation, which in practice means at *all* times and in
2602     // particular across call boundaries. Therefore our own arguments started at
2603     // a 16-byte aligned SP and the delta applied for the tail call should
2604     // satisfy the same constraint.
2605     assert(FPDiff % 16 == 0 && "unaligned stack on tail call");
2606   }
2607
2608   // Adjust the stack pointer for the new arguments...
2609   // These operations are automatically eliminated by the prolog/epilog pass
2610   if (!IsSibCall)
2611     Chain =
2612         DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true), DL);
2613
2614   SDValue StackPtr = DAG.getCopyFromReg(Chain, DL, AArch64::SP, getPointerTy());
2615
2616   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2617   SmallVector<SDValue, 8> MemOpChains;
2618
2619   // Walk the register/memloc assignments, inserting copies/loads.
2620   for (unsigned i = 0, realArgIdx = 0, e = ArgLocs.size(); i != e;
2621        ++i, ++realArgIdx) {
2622     CCValAssign &VA = ArgLocs[i];
2623     SDValue Arg = OutVals[realArgIdx];
2624     ISD::ArgFlagsTy Flags = Outs[realArgIdx].Flags;
2625
2626     // Promote the value if needed.
2627     switch (VA.getLocInfo()) {
2628     default:
2629       llvm_unreachable("Unknown loc info!");
2630     case CCValAssign::Full:
2631       break;
2632     case CCValAssign::SExt:
2633       Arg = DAG.getNode(ISD::SIGN_EXTEND, DL, VA.getLocVT(), Arg);
2634       break;
2635     case CCValAssign::ZExt:
2636       Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2637       break;
2638     case CCValAssign::AExt:
2639       if (Outs[realArgIdx].ArgVT == MVT::i1) {
2640         // AAPCS requires i1 to be zero-extended to 8-bits by the caller.
2641         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2642         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i8, Arg);
2643       }
2644       Arg = DAG.getNode(ISD::ANY_EXTEND, DL, VA.getLocVT(), Arg);
2645       break;
2646     case CCValAssign::BCvt:
2647       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2648       break;
2649     case CCValAssign::FPExt:
2650       Arg = DAG.getNode(ISD::FP_EXTEND, DL, VA.getLocVT(), Arg);
2651       break;
2652     }
2653
2654     if (VA.isRegLoc()) {
2655       if (realArgIdx == 0 && Flags.isReturned() && Outs[0].VT == MVT::i64) {
2656         assert(VA.getLocVT() == MVT::i64 &&
2657                "unexpected calling convention register assignment");
2658         assert(!Ins.empty() && Ins[0].VT == MVT::i64 &&
2659                "unexpected use of 'returned'");
2660         IsThisReturn = true;
2661       }
2662       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2663     } else {
2664       assert(VA.isMemLoc());
2665
2666       SDValue DstAddr;
2667       MachinePointerInfo DstInfo;
2668
2669       // FIXME: This works on big-endian for composite byvals, which are the
2670       // common case. It should also work for fundamental types too.
2671       uint32_t BEAlign = 0;
2672       unsigned OpSize = Flags.isByVal() ? Flags.getByValSize() * 8
2673                                         : VA.getValVT().getSizeInBits();
2674       OpSize = (OpSize + 7) / 8;
2675       if (!Subtarget->isLittleEndian() && !Flags.isByVal() &&
2676           !Flags.isInConsecutiveRegs()) {
2677         if (OpSize < 8)
2678           BEAlign = 8 - OpSize;
2679       }
2680       unsigned LocMemOffset = VA.getLocMemOffset();
2681       int32_t Offset = LocMemOffset + BEAlign;
2682       SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2683       PtrOff = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2684
2685       if (IsTailCall) {
2686         Offset = Offset + FPDiff;
2687         int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2688
2689         DstAddr = DAG.getFrameIndex(FI, getPointerTy());
2690         DstInfo = MachinePointerInfo::getFixedStack(FI);
2691
2692         // Make sure any stack arguments overlapping with where we're storing
2693         // are loaded before this eventual operation. Otherwise they'll be
2694         // clobbered.
2695         Chain = addTokenForArgument(Chain, DAG, MF.getFrameInfo(), FI);
2696       } else {
2697         SDValue PtrOff = DAG.getIntPtrConstant(Offset);
2698
2699         DstAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), StackPtr, PtrOff);
2700         DstInfo = MachinePointerInfo::getStack(LocMemOffset);
2701       }
2702
2703       if (Outs[i].Flags.isByVal()) {
2704         SDValue SizeNode =
2705             DAG.getConstant(Outs[i].Flags.getByValSize(), MVT::i64);
2706         SDValue Cpy = DAG.getMemcpy(
2707             Chain, DL, DstAddr, Arg, SizeNode, Outs[i].Flags.getByValAlign(),
2708             /*isVol = */ false,
2709             /*AlwaysInline = */ false, DstInfo, MachinePointerInfo());
2710
2711         MemOpChains.push_back(Cpy);
2712       } else {
2713         // Since we pass i1/i8/i16 as i1/i8/i16 on stack and Arg is already
2714         // promoted to a legal register type i32, we should truncate Arg back to
2715         // i1/i8/i16.
2716         if (VA.getValVT() == MVT::i1 || VA.getValVT() == MVT::i8 ||
2717             VA.getValVT() == MVT::i16)
2718           Arg = DAG.getNode(ISD::TRUNCATE, DL, VA.getValVT(), Arg);
2719
2720         SDValue Store =
2721             DAG.getStore(Chain, DL, Arg, DstAddr, DstInfo, false, false, 0);
2722         MemOpChains.push_back(Store);
2723       }
2724     }
2725   }
2726
2727   if (!MemOpChains.empty())
2728     Chain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOpChains);
2729
2730   // Build a sequence of copy-to-reg nodes chained together with token chain
2731   // and flag operands which copy the outgoing args into the appropriate regs.
2732   SDValue InFlag;
2733   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2734     Chain = DAG.getCopyToReg(Chain, DL, RegsToPass[i].first,
2735                              RegsToPass[i].second, InFlag);
2736     InFlag = Chain.getValue(1);
2737   }
2738
2739   // If the callee is a GlobalAddress/ExternalSymbol node (quite common, every
2740   // direct call is) turn it into a TargetGlobalAddress/TargetExternalSymbol
2741   // node so that legalize doesn't hack it.
2742   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
2743       Subtarget->isTargetMachO()) {
2744     if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2745       const GlobalValue *GV = G->getGlobal();
2746       bool InternalLinkage = GV->hasInternalLinkage();
2747       if (InternalLinkage)
2748         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2749       else {
2750         Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0,
2751                                             AArch64II::MO_GOT);
2752         Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2753       }
2754     } else if (ExternalSymbolSDNode *S =
2755                    dyn_cast<ExternalSymbolSDNode>(Callee)) {
2756       const char *Sym = S->getSymbol();
2757       Callee =
2758           DAG.getTargetExternalSymbol(Sym, getPointerTy(), AArch64II::MO_GOT);
2759       Callee = DAG.getNode(AArch64ISD::LOADgot, DL, getPointerTy(), Callee);
2760     }
2761   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2762     const GlobalValue *GV = G->getGlobal();
2763     Callee = DAG.getTargetGlobalAddress(GV, DL, getPointerTy(), 0, 0);
2764   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2765     const char *Sym = S->getSymbol();
2766     Callee = DAG.getTargetExternalSymbol(Sym, getPointerTy(), 0);
2767   }
2768
2769   // We don't usually want to end the call-sequence here because we would tidy
2770   // the frame up *after* the call, however in the ABI-changing tail-call case
2771   // we've carefully laid out the parameters so that when sp is reset they'll be
2772   // in the correct location.
2773   if (IsTailCall && !IsSibCall) {
2774     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2775                                DAG.getIntPtrConstant(0, true), InFlag, DL);
2776     InFlag = Chain.getValue(1);
2777   }
2778
2779   std::vector<SDValue> Ops;
2780   Ops.push_back(Chain);
2781   Ops.push_back(Callee);
2782
2783   if (IsTailCall) {
2784     // Each tail call may have to adjust the stack by a different amount, so
2785     // this information must travel along with the operation for eventual
2786     // consumption by emitEpilogue.
2787     Ops.push_back(DAG.getTargetConstant(FPDiff, MVT::i32));
2788   }
2789
2790   // Add argument registers to the end of the list so that they are known live
2791   // into the call.
2792   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2793     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2794                                   RegsToPass[i].second.getValueType()));
2795
2796   // Add a register mask operand representing the call-preserved registers.
2797   const uint32_t *Mask;
2798   const TargetRegisterInfo *TRI =
2799       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
2800   const AArch64RegisterInfo *ARI =
2801       static_cast<const AArch64RegisterInfo *>(TRI);
2802   if (IsThisReturn) {
2803     // For 'this' returns, use the X0-preserving mask if applicable
2804     Mask = ARI->getThisReturnPreservedMask(CallConv);
2805     if (!Mask) {
2806       IsThisReturn = false;
2807       Mask = ARI->getCallPreservedMask(CallConv);
2808     }
2809   } else
2810     Mask = ARI->getCallPreservedMask(CallConv);
2811
2812   assert(Mask && "Missing call preserved mask for calling convention");
2813   Ops.push_back(DAG.getRegisterMask(Mask));
2814
2815   if (InFlag.getNode())
2816     Ops.push_back(InFlag);
2817
2818   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
2819
2820   // If we're doing a tall call, use a TC_RETURN here rather than an
2821   // actual call instruction.
2822   if (IsTailCall)
2823     return DAG.getNode(AArch64ISD::TC_RETURN, DL, NodeTys, Ops);
2824
2825   // Returns a chain and a flag for retval copy to use.
2826   Chain = DAG.getNode(AArch64ISD::CALL, DL, NodeTys, Ops);
2827   InFlag = Chain.getValue(1);
2828
2829   uint64_t CalleePopBytes = DoesCalleeRestoreStack(CallConv, TailCallOpt)
2830                                 ? RoundUpToAlignment(NumBytes, 16)
2831                                 : 0;
2832
2833   Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2834                              DAG.getIntPtrConstant(CalleePopBytes, true),
2835                              InFlag, DL);
2836   if (!Ins.empty())
2837     InFlag = Chain.getValue(1);
2838
2839   // Handle result values, copying them out of physregs into vregs that we
2840   // return.
2841   return LowerCallResult(Chain, InFlag, CallConv, IsVarArg, Ins, DL, DAG,
2842                          InVals, IsThisReturn,
2843                          IsThisReturn ? OutVals[0] : SDValue());
2844 }
2845
2846 bool AArch64TargetLowering::CanLowerReturn(
2847     CallingConv::ID CallConv, MachineFunction &MF, bool isVarArg,
2848     const SmallVectorImpl<ISD::OutputArg> &Outs, LLVMContext &Context) const {
2849   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2850                           ? RetCC_AArch64_WebKit_JS
2851                           : RetCC_AArch64_AAPCS;
2852   SmallVector<CCValAssign, 16> RVLocs;
2853   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
2854   return CCInfo.CheckReturn(Outs, RetCC);
2855 }
2856
2857 SDValue
2858 AArch64TargetLowering::LowerReturn(SDValue Chain, CallingConv::ID CallConv,
2859                                    bool isVarArg,
2860                                    const SmallVectorImpl<ISD::OutputArg> &Outs,
2861                                    const SmallVectorImpl<SDValue> &OutVals,
2862                                    SDLoc DL, SelectionDAG &DAG) const {
2863   CCAssignFn *RetCC = CallConv == CallingConv::WebKit_JS
2864                           ? RetCC_AArch64_WebKit_JS
2865                           : RetCC_AArch64_AAPCS;
2866   SmallVector<CCValAssign, 16> RVLocs;
2867   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2868                  *DAG.getContext());
2869   CCInfo.AnalyzeReturn(Outs, RetCC);
2870
2871   // Copy the result values into the output registers.
2872   SDValue Flag;
2873   SmallVector<SDValue, 4> RetOps(1, Chain);
2874   for (unsigned i = 0, realRVLocIdx = 0; i != RVLocs.size();
2875        ++i, ++realRVLocIdx) {
2876     CCValAssign &VA = RVLocs[i];
2877     assert(VA.isRegLoc() && "Can only return in registers!");
2878     SDValue Arg = OutVals[realRVLocIdx];
2879
2880     switch (VA.getLocInfo()) {
2881     default:
2882       llvm_unreachable("Unknown loc info!");
2883     case CCValAssign::Full:
2884       if (Outs[i].ArgVT == MVT::i1) {
2885         // AAPCS requires i1 to be zero-extended to i8 by the producer of the
2886         // value. This is strictly redundant on Darwin (which uses "zeroext
2887         // i1"), but will be optimised out before ISel.
2888         Arg = DAG.getNode(ISD::TRUNCATE, DL, MVT::i1, Arg);
2889         Arg = DAG.getNode(ISD::ZERO_EXTEND, DL, VA.getLocVT(), Arg);
2890       }
2891       break;
2892     case CCValAssign::BCvt:
2893       Arg = DAG.getNode(ISD::BITCAST, DL, VA.getLocVT(), Arg);
2894       break;
2895     }
2896
2897     Chain = DAG.getCopyToReg(Chain, DL, VA.getLocReg(), Arg, Flag);
2898     Flag = Chain.getValue(1);
2899     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2900   }
2901
2902   RetOps[0] = Chain; // Update chain.
2903
2904   // Add the flag if we have it.
2905   if (Flag.getNode())
2906     RetOps.push_back(Flag);
2907
2908   return DAG.getNode(AArch64ISD::RET_FLAG, DL, MVT::Other, RetOps);
2909 }
2910
2911 //===----------------------------------------------------------------------===//
2912 //  Other Lowering Code
2913 //===----------------------------------------------------------------------===//
2914
2915 SDValue AArch64TargetLowering::LowerGlobalAddress(SDValue Op,
2916                                                   SelectionDAG &DAG) const {
2917   EVT PtrVT = getPointerTy();
2918   SDLoc DL(Op);
2919   const GlobalAddressSDNode *GN = cast<GlobalAddressSDNode>(Op);
2920   const GlobalValue *GV = GN->getGlobal();
2921   unsigned char OpFlags =
2922       Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
2923
2924   assert(cast<GlobalAddressSDNode>(Op)->getOffset() == 0 &&
2925          "unexpected offset in global node");
2926
2927   // This also catched the large code model case for Darwin.
2928   if ((OpFlags & AArch64II::MO_GOT) != 0) {
2929     SDValue GotAddr = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, OpFlags);
2930     // FIXME: Once remat is capable of dealing with instructions with register
2931     // operands, expand this into two nodes instead of using a wrapper node.
2932     return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
2933   }
2934
2935   if ((OpFlags & AArch64II::MO_CONSTPOOL) != 0) {
2936     assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
2937            "use of MO_CONSTPOOL only supported on small model");
2938     SDValue Hi = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, AArch64II::MO_PAGE);
2939     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2940     unsigned char LoFlags = AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2941     SDValue Lo = DAG.getTargetConstantPool(GV, PtrVT, 0, 0, LoFlags);
2942     SDValue PoolAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2943     SDValue GlobalAddr = DAG.getLoad(PtrVT, DL, DAG.getEntryNode(), PoolAddr,
2944                                      MachinePointerInfo::getConstantPool(),
2945                                      /*isVolatile=*/ false,
2946                                      /*isNonTemporal=*/ true,
2947                                      /*isInvariant=*/ true, 8);
2948     if (GN->getOffset() != 0)
2949       return DAG.getNode(ISD::ADD, DL, PtrVT, GlobalAddr,
2950                          DAG.getConstant(GN->getOffset(), PtrVT));
2951     return GlobalAddr;
2952   }
2953
2954   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2955     const unsigned char MO_NC = AArch64II::MO_NC;
2956     return DAG.getNode(
2957         AArch64ISD::WrapperLarge, DL, PtrVT,
2958         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G3),
2959         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
2960         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
2961         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
2962   } else {
2963     // Use ADRP/ADD or ADRP/LDR for everything else: the small model on ELF and
2964     // the only correct model on Darwin.
2965     SDValue Hi = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0,
2966                                             OpFlags | AArch64II::MO_PAGE);
2967     unsigned char LoFlags = OpFlags | AArch64II::MO_PAGEOFF | AArch64II::MO_NC;
2968     SDValue Lo = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, LoFlags);
2969
2970     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
2971     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
2972   }
2973 }
2974
2975 /// \brief Convert a TLS address reference into the correct sequence of loads
2976 /// and calls to compute the variable's address (for Darwin, currently) and
2977 /// return an SDValue containing the final node.
2978
2979 /// Darwin only has one TLS scheme which must be capable of dealing with the
2980 /// fully general situation, in the worst case. This means:
2981 ///     + "extern __thread" declaration.
2982 ///     + Defined in a possibly unknown dynamic library.
2983 ///
2984 /// The general system is that each __thread variable has a [3 x i64] descriptor
2985 /// which contains information used by the runtime to calculate the address. The
2986 /// only part of this the compiler needs to know about is the first xword, which
2987 /// contains a function pointer that must be called with the address of the
2988 /// entire descriptor in "x0".
2989 ///
2990 /// Since this descriptor may be in a different unit, in general even the
2991 /// descriptor must be accessed via an indirect load. The "ideal" code sequence
2992 /// is:
2993 ///     adrp x0, _var@TLVPPAGE
2994 ///     ldr x0, [x0, _var@TLVPPAGEOFF]   ; x0 now contains address of descriptor
2995 ///     ldr x1, [x0]                     ; x1 contains 1st entry of descriptor,
2996 ///                                      ; the function pointer
2997 ///     blr x1                           ; Uses descriptor address in x0
2998 ///     ; Address of _var is now in x0.
2999 ///
3000 /// If the address of _var's descriptor *is* known to the linker, then it can
3001 /// change the first "ldr" instruction to an appropriate "add x0, x0, #imm" for
3002 /// a slight efficiency gain.
3003 SDValue
3004 AArch64TargetLowering::LowerDarwinGlobalTLSAddress(SDValue Op,
3005                                                    SelectionDAG &DAG) const {
3006   assert(Subtarget->isTargetDarwin() && "TLS only supported on Darwin");
3007
3008   SDLoc DL(Op);
3009   MVT PtrVT = getPointerTy();
3010   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
3011
3012   SDValue TLVPAddr =
3013       DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3014   SDValue DescAddr = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TLVPAddr);
3015
3016   // The first entry in the descriptor is a function pointer that we must call
3017   // to obtain the address of the variable.
3018   SDValue Chain = DAG.getEntryNode();
3019   SDValue FuncTLVGet =
3020       DAG.getLoad(MVT::i64, DL, Chain, DescAddr, MachinePointerInfo::getGOT(),
3021                   false, true, true, 8);
3022   Chain = FuncTLVGet.getValue(1);
3023
3024   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3025   MFI->setAdjustsStack(true);
3026
3027   // TLS calls preserve all registers except those that absolutely must be
3028   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3029   // silly).
3030   const TargetRegisterInfo *TRI =
3031       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
3032   const AArch64RegisterInfo *ARI =
3033       static_cast<const AArch64RegisterInfo *>(TRI);
3034   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
3035
3036   // Finally, we can make the call. This is just a degenerate version of a
3037   // normal AArch64 call node: x0 takes the address of the descriptor, and
3038   // returns the address of the variable in this thread.
3039   Chain = DAG.getCopyToReg(Chain, DL, AArch64::X0, DescAddr, SDValue());
3040   Chain =
3041       DAG.getNode(AArch64ISD::CALL, DL, DAG.getVTList(MVT::Other, MVT::Glue),
3042                   Chain, FuncTLVGet, DAG.getRegister(AArch64::X0, MVT::i64),
3043                   DAG.getRegisterMask(Mask), Chain.getValue(1));
3044   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Chain.getValue(1));
3045 }
3046
3047 /// When accessing thread-local variables under either the general-dynamic or
3048 /// local-dynamic system, we make a "TLS-descriptor" call. The variable will
3049 /// have a descriptor, accessible via a PC-relative ADRP, and whose first entry
3050 /// is a function pointer to carry out the resolution. This function takes the
3051 /// address of the descriptor in X0 and returns the TPIDR_EL0 offset in X0. All
3052 /// other registers (except LR, NZCV) are preserved.
3053 ///
3054 /// Thus, the ideal call sequence on AArch64 is:
3055 ///
3056 ///     adrp x0, :tlsdesc:thread_var
3057 ///     ldr x8, [x0, :tlsdesc_lo12:thread_var]
3058 ///     add x0, x0, :tlsdesc_lo12:thread_var
3059 ///     .tlsdesccall thread_var
3060 ///     blr x8
3061 ///     (TPIDR_EL0 offset now in x0).
3062 ///
3063 /// The ".tlsdesccall" directive instructs the assembler to insert a particular
3064 /// relocation to help the linker relax this sequence if it turns out to be too
3065 /// conservative.
3066 ///
3067 /// FIXME: we currently produce an extra, duplicated, ADRP instruction, but this
3068 /// is harmless.
3069 SDValue AArch64TargetLowering::LowerELFTLSDescCall(SDValue SymAddr,
3070                                                    SDValue DescAddr, SDLoc DL,
3071                                                    SelectionDAG &DAG) const {
3072   EVT PtrVT = getPointerTy();
3073
3074   // The function we need to call is simply the first entry in the GOT for this
3075   // descriptor, load it in preparation.
3076   SDValue Func = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, SymAddr);
3077
3078   // TLS calls preserve all registers except those that absolutely must be
3079   // trashed: X0 (it takes an argument), LR (it's a call) and NZCV (let's not be
3080   // silly).
3081   const TargetRegisterInfo *TRI =
3082       getTargetMachine().getSubtargetImpl()->getRegisterInfo();
3083   const AArch64RegisterInfo *ARI =
3084       static_cast<const AArch64RegisterInfo *>(TRI);
3085   const uint32_t *Mask = ARI->getTLSCallPreservedMask();
3086
3087   // The function takes only one argument: the address of the descriptor itself
3088   // in X0.
3089   SDValue Glue, Chain;
3090   Chain = DAG.getCopyToReg(DAG.getEntryNode(), DL, AArch64::X0, DescAddr, Glue);
3091   Glue = Chain.getValue(1);
3092
3093   // We're now ready to populate the argument list, as with a normal call:
3094   SmallVector<SDValue, 6> Ops;
3095   Ops.push_back(Chain);
3096   Ops.push_back(Func);
3097   Ops.push_back(SymAddr);
3098   Ops.push_back(DAG.getRegister(AArch64::X0, PtrVT));
3099   Ops.push_back(DAG.getRegisterMask(Mask));
3100   Ops.push_back(Glue);
3101
3102   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3103   Chain = DAG.getNode(AArch64ISD::TLSDESC_CALL, DL, NodeTys, Ops);
3104   Glue = Chain.getValue(1);
3105
3106   return DAG.getCopyFromReg(Chain, DL, AArch64::X0, PtrVT, Glue);
3107 }
3108
3109 SDValue
3110 AArch64TargetLowering::LowerELFGlobalTLSAddress(SDValue Op,
3111                                                 SelectionDAG &DAG) const {
3112   assert(Subtarget->isTargetELF() && "This function expects an ELF target");
3113   assert(getTargetMachine().getCodeModel() == CodeModel::Small &&
3114          "ELF TLS only supported in small memory model");
3115   const GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
3116
3117   TLSModel::Model Model = getTargetMachine().getTLSModel(GA->getGlobal());
3118
3119   SDValue TPOff;
3120   EVT PtrVT = getPointerTy();
3121   SDLoc DL(Op);
3122   const GlobalValue *GV = GA->getGlobal();
3123
3124   SDValue ThreadBase = DAG.getNode(AArch64ISD::THREAD_POINTER, DL, PtrVT);
3125
3126   if (Model == TLSModel::LocalExec) {
3127     SDValue HiVar = DAG.getTargetGlobalAddress(
3128         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3129     SDValue LoVar = DAG.getTargetGlobalAddress(
3130         GV, DL, PtrVT, 0,
3131         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3132
3133     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3134                                        DAG.getTargetConstant(16, MVT::i32)),
3135                     0);
3136     TPOff = SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, TPOff, LoVar,
3137                                        DAG.getTargetConstant(0, MVT::i32)),
3138                     0);
3139   } else if (Model == TLSModel::InitialExec) {
3140     TPOff = DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3141     TPOff = DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, TPOff);
3142   } else if (Model == TLSModel::LocalDynamic) {
3143     // Local-dynamic accesses proceed in two phases. A general-dynamic TLS
3144     // descriptor call against the special symbol _TLS_MODULE_BASE_ to calculate
3145     // the beginning of the module's TLS region, followed by a DTPREL offset
3146     // calculation.
3147
3148     // These accesses will need deduplicating if there's more than one.
3149     AArch64FunctionInfo *MFI =
3150         DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3151     MFI->incNumLocalDynamicTLSAccesses();
3152
3153     // Accesses used in this sequence go via the TLS descriptor which lives in
3154     // the GOT. Prepare an address we can use to handle this.
3155     SDValue HiDesc = DAG.getTargetExternalSymbol(
3156         "_TLS_MODULE_BASE_", PtrVT, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3157     SDValue LoDesc = DAG.getTargetExternalSymbol(
3158         "_TLS_MODULE_BASE_", PtrVT,
3159         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3160
3161     // First argument to the descriptor call is the address of the descriptor
3162     // itself.
3163     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3164     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3165
3166     // The call needs a relocation too for linker relaxation. It doesn't make
3167     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3168     // the address.
3169     SDValue SymAddr = DAG.getTargetExternalSymbol("_TLS_MODULE_BASE_", PtrVT,
3170                                                   AArch64II::MO_TLS);
3171
3172     // Now we can calculate the offset from TPIDR_EL0 to this module's
3173     // thread-local area.
3174     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3175
3176     // Now use :dtprel_whatever: operations to calculate this variable's offset
3177     // in its thread-storage area.
3178     SDValue HiVar = DAG.getTargetGlobalAddress(
3179         GV, DL, MVT::i64, 0, AArch64II::MO_TLS | AArch64II::MO_G1);
3180     SDValue LoVar = DAG.getTargetGlobalAddress(
3181         GV, DL, MVT::i64, 0,
3182         AArch64II::MO_TLS | AArch64II::MO_G0 | AArch64II::MO_NC);
3183
3184     SDValue DTPOff =
3185         SDValue(DAG.getMachineNode(AArch64::MOVZXi, DL, PtrVT, HiVar,
3186                                    DAG.getTargetConstant(16, MVT::i32)),
3187                 0);
3188     DTPOff =
3189         SDValue(DAG.getMachineNode(AArch64::MOVKXi, DL, PtrVT, DTPOff, LoVar,
3190                                    DAG.getTargetConstant(0, MVT::i32)),
3191                 0);
3192
3193     TPOff = DAG.getNode(ISD::ADD, DL, PtrVT, TPOff, DTPOff);
3194   } else if (Model == TLSModel::GeneralDynamic) {
3195     // Accesses used in this sequence go via the TLS descriptor which lives in
3196     // the GOT. Prepare an address we can use to handle this.
3197     SDValue HiDesc = DAG.getTargetGlobalAddress(
3198         GV, DL, PtrVT, 0, AArch64II::MO_TLS | AArch64II::MO_PAGE);
3199     SDValue LoDesc = DAG.getTargetGlobalAddress(
3200         GV, DL, PtrVT, 0,
3201         AArch64II::MO_TLS | AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3202
3203     // First argument to the descriptor call is the address of the descriptor
3204     // itself.
3205     SDValue DescAddr = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, HiDesc);
3206     DescAddr = DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, DescAddr, LoDesc);
3207
3208     // The call needs a relocation too for linker relaxation. It doesn't make
3209     // sense to call it MO_PAGE or MO_PAGEOFF though so we need another copy of
3210     // the address.
3211     SDValue SymAddr =
3212         DAG.getTargetGlobalAddress(GV, DL, PtrVT, 0, AArch64II::MO_TLS);
3213
3214     // Finally we can make a call to calculate the offset from tpidr_el0.
3215     TPOff = LowerELFTLSDescCall(SymAddr, DescAddr, DL, DAG);
3216   } else
3217     llvm_unreachable("Unsupported ELF TLS access model");
3218
3219   return DAG.getNode(ISD::ADD, DL, PtrVT, ThreadBase, TPOff);
3220 }
3221
3222 SDValue AArch64TargetLowering::LowerGlobalTLSAddress(SDValue Op,
3223                                                      SelectionDAG &DAG) const {
3224   if (Subtarget->isTargetDarwin())
3225     return LowerDarwinGlobalTLSAddress(Op, DAG);
3226   else if (Subtarget->isTargetELF())
3227     return LowerELFGlobalTLSAddress(Op, DAG);
3228
3229   llvm_unreachable("Unexpected platform trying to use TLS");
3230 }
3231 SDValue AArch64TargetLowering::LowerBR_CC(SDValue Op, SelectionDAG &DAG) const {
3232   SDValue Chain = Op.getOperand(0);
3233   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(1))->get();
3234   SDValue LHS = Op.getOperand(2);
3235   SDValue RHS = Op.getOperand(3);
3236   SDValue Dest = Op.getOperand(4);
3237   SDLoc dl(Op);
3238
3239   // Handle f128 first, since lowering it will result in comparing the return
3240   // value of a libcall against zero, which is just what the rest of LowerBR_CC
3241   // is expecting to deal with.
3242   if (LHS.getValueType() == MVT::f128) {
3243     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3244
3245     // If softenSetCCOperands returned a scalar, we need to compare the result
3246     // against zero to select between true and false values.
3247     if (!RHS.getNode()) {
3248       RHS = DAG.getConstant(0, LHS.getValueType());
3249       CC = ISD::SETNE;
3250     }
3251   }
3252
3253   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a branch
3254   // instruction.
3255   unsigned Opc = LHS.getOpcode();
3256   if (LHS.getResNo() == 1 && isa<ConstantSDNode>(RHS) &&
3257       cast<ConstantSDNode>(RHS)->isOne() &&
3258       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3259        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3260     assert((CC == ISD::SETEQ || CC == ISD::SETNE) &&
3261            "Unexpected condition code.");
3262     // Only lower legal XALUO ops.
3263     if (!DAG.getTargetLoweringInfo().isTypeLegal(LHS->getValueType(0)))
3264       return SDValue();
3265
3266     // The actual operation with overflow check.
3267     AArch64CC::CondCode OFCC;
3268     SDValue Value, Overflow;
3269     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, LHS.getValue(0), DAG);
3270
3271     if (CC == ISD::SETNE)
3272       OFCC = getInvertedCondCode(OFCC);
3273     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3274
3275     return DAG.getNode(AArch64ISD::BRCOND, SDLoc(LHS), MVT::Other, Chain, Dest,
3276                        CCVal, Overflow);
3277   }
3278
3279   if (LHS.getValueType().isInteger()) {
3280     assert((LHS.getValueType() == RHS.getValueType()) &&
3281            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3282
3283     // If the RHS of the comparison is zero, we can potentially fold this
3284     // to a specialized branch.
3285     const ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS);
3286     if (RHSC && RHSC->getZExtValue() == 0) {
3287       if (CC == ISD::SETEQ) {
3288         // See if we can use a TBZ to fold in an AND as well.
3289         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3290         // out of bounds, a late MI-layer pass rewrites branches.
3291         // 403.gcc is an example that hits this case.
3292         if (LHS.getOpcode() == ISD::AND &&
3293             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3294             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3295           SDValue Test = LHS.getOperand(0);
3296           uint64_t Mask = LHS.getConstantOperandVal(1);
3297           return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, Test,
3298                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3299         }
3300
3301         return DAG.getNode(AArch64ISD::CBZ, dl, MVT::Other, Chain, LHS, Dest);
3302       } else if (CC == ISD::SETNE) {
3303         // See if we can use a TBZ to fold in an AND as well.
3304         // TBZ has a smaller branch displacement than CBZ.  If the offset is
3305         // out of bounds, a late MI-layer pass rewrites branches.
3306         // 403.gcc is an example that hits this case.
3307         if (LHS.getOpcode() == ISD::AND &&
3308             isa<ConstantSDNode>(LHS.getOperand(1)) &&
3309             isPowerOf2_64(LHS.getConstantOperandVal(1))) {
3310           SDValue Test = LHS.getOperand(0);
3311           uint64_t Mask = LHS.getConstantOperandVal(1);
3312           return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, Test,
3313                              DAG.getConstant(Log2_64(Mask), MVT::i64), Dest);
3314         }
3315
3316         return DAG.getNode(AArch64ISD::CBNZ, dl, MVT::Other, Chain, LHS, Dest);
3317       } else if (CC == ISD::SETLT && LHS.getOpcode() != ISD::AND) {
3318         // Don't combine AND since emitComparison converts the AND to an ANDS
3319         // (a.k.a. TST) and the test in the test bit and branch instruction
3320         // becomes redundant.  This would also increase register pressure.
3321         uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3322         return DAG.getNode(AArch64ISD::TBNZ, dl, MVT::Other, Chain, LHS,
3323                            DAG.getConstant(Mask, MVT::i64), Dest);
3324       }
3325     }
3326     if (RHSC && RHSC->getSExtValue() == -1 && CC == ISD::SETGT &&
3327         LHS.getOpcode() != ISD::AND) {
3328       // Don't combine AND since emitComparison converts the AND to an ANDS
3329       // (a.k.a. TST) and the test in the test bit and branch instruction
3330       // becomes redundant.  This would also increase register pressure.
3331       uint64_t Mask = LHS.getValueType().getSizeInBits() - 1;
3332       return DAG.getNode(AArch64ISD::TBZ, dl, MVT::Other, Chain, LHS,
3333                          DAG.getConstant(Mask, MVT::i64), Dest);
3334     }
3335
3336     SDValue CCVal;
3337     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3338     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CCVal,
3339                        Cmp);
3340   }
3341
3342   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3343
3344   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3345   // clean.  Some of them require two branches to implement.
3346   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3347   AArch64CC::CondCode CC1, CC2;
3348   changeFPCCToAArch64CC(CC, CC1, CC2);
3349   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3350   SDValue BR1 =
3351       DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, Chain, Dest, CC1Val, Cmp);
3352   if (CC2 != AArch64CC::AL) {
3353     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3354     return DAG.getNode(AArch64ISD::BRCOND, dl, MVT::Other, BR1, Dest, CC2Val,
3355                        Cmp);
3356   }
3357
3358   return BR1;
3359 }
3360
3361 SDValue AArch64TargetLowering::LowerFCOPYSIGN(SDValue Op,
3362                                               SelectionDAG &DAG) const {
3363   EVT VT = Op.getValueType();
3364   SDLoc DL(Op);
3365
3366   SDValue In1 = Op.getOperand(0);
3367   SDValue In2 = Op.getOperand(1);
3368   EVT SrcVT = In2.getValueType();
3369   if (SrcVT != VT) {
3370     if (SrcVT == MVT::f32 && VT == MVT::f64)
3371       In2 = DAG.getNode(ISD::FP_EXTEND, DL, VT, In2);
3372     else if (SrcVT == MVT::f64 && VT == MVT::f32)
3373       In2 = DAG.getNode(ISD::FP_ROUND, DL, VT, In2, DAG.getIntPtrConstant(0));
3374     else
3375       // FIXME: Src type is different, bail out for now. Can VT really be a
3376       // vector type?
3377       return SDValue();
3378   }
3379
3380   EVT VecVT;
3381   EVT EltVT;
3382   SDValue EltMask, VecVal1, VecVal2;
3383   if (VT == MVT::f32 || VT == MVT::v2f32 || VT == MVT::v4f32) {
3384     EltVT = MVT::i32;
3385     VecVT = MVT::v4i32;
3386     EltMask = DAG.getConstant(0x80000000ULL, EltVT);
3387
3388     if (!VT.isVector()) {
3389       VecVal1 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3390                                           DAG.getUNDEF(VecVT), In1);
3391       VecVal2 = DAG.getTargetInsertSubreg(AArch64::ssub, DL, VecVT,
3392                                           DAG.getUNDEF(VecVT), In2);
3393     } else {
3394       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3395       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3396     }
3397   } else if (VT == MVT::f64 || VT == MVT::v2f64) {
3398     EltVT = MVT::i64;
3399     VecVT = MVT::v2i64;
3400
3401     // We want to materialize a mask with the the high bit set, but the AdvSIMD
3402     // immediate moves cannot materialize that in a single instruction for
3403     // 64-bit elements. Instead, materialize zero and then negate it.
3404     EltMask = DAG.getConstant(0, EltVT);
3405
3406     if (!VT.isVector()) {
3407       VecVal1 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3408                                           DAG.getUNDEF(VecVT), In1);
3409       VecVal2 = DAG.getTargetInsertSubreg(AArch64::dsub, DL, VecVT,
3410                                           DAG.getUNDEF(VecVT), In2);
3411     } else {
3412       VecVal1 = DAG.getNode(ISD::BITCAST, DL, VecVT, In1);
3413       VecVal2 = DAG.getNode(ISD::BITCAST, DL, VecVT, In2);
3414     }
3415   } else {
3416     llvm_unreachable("Invalid type for copysign!");
3417   }
3418
3419   std::vector<SDValue> BuildVectorOps;
3420   for (unsigned i = 0; i < VecVT.getVectorNumElements(); ++i)
3421     BuildVectorOps.push_back(EltMask);
3422
3423   SDValue BuildVec = DAG.getNode(ISD::BUILD_VECTOR, DL, VecVT, BuildVectorOps);
3424
3425   // If we couldn't materialize the mask above, then the mask vector will be
3426   // the zero vector, and we need to negate it here.
3427   if (VT == MVT::f64 || VT == MVT::v2f64) {
3428     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, BuildVec);
3429     BuildVec = DAG.getNode(ISD::FNEG, DL, MVT::v2f64, BuildVec);
3430     BuildVec = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, BuildVec);
3431   }
3432
3433   SDValue Sel =
3434       DAG.getNode(AArch64ISD::BIT, DL, VecVT, VecVal1, VecVal2, BuildVec);
3435
3436   if (VT == MVT::f32)
3437     return DAG.getTargetExtractSubreg(AArch64::ssub, DL, VT, Sel);
3438   else if (VT == MVT::f64)
3439     return DAG.getTargetExtractSubreg(AArch64::dsub, DL, VT, Sel);
3440   else
3441     return DAG.getNode(ISD::BITCAST, DL, VT, Sel);
3442 }
3443
3444 SDValue AArch64TargetLowering::LowerCTPOP(SDValue Op, SelectionDAG &DAG) const {
3445   if (DAG.getMachineFunction().getFunction()->getAttributes().hasAttribute(
3446           AttributeSet::FunctionIndex, Attribute::NoImplicitFloat))
3447     return SDValue();
3448
3449   if (!Subtarget->hasNEON())
3450     return SDValue();
3451
3452   // While there is no integer popcount instruction, it can
3453   // be more efficiently lowered to the following sequence that uses
3454   // AdvSIMD registers/instructions as long as the copies to/from
3455   // the AdvSIMD registers are cheap.
3456   //  FMOV    D0, X0        // copy 64-bit int to vector, high bits zero'd
3457   //  CNT     V0.8B, V0.8B  // 8xbyte pop-counts
3458   //  ADDV    B0, V0.8B     // sum 8xbyte pop-counts
3459   //  UMOV    X0, V0.B[0]   // copy byte result back to integer reg
3460   SDValue Val = Op.getOperand(0);
3461   SDLoc DL(Op);
3462   EVT VT = Op.getValueType();
3463   SDValue ZeroVec = DAG.getUNDEF(MVT::v8i8);
3464
3465   SDValue VecVal;
3466   if (VT == MVT::i32) {
3467     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::f32, Val);
3468     VecVal = DAG.getTargetInsertSubreg(AArch64::ssub, DL, MVT::v8i8, ZeroVec,
3469                                        VecVal);
3470   } else {
3471     VecVal = DAG.getNode(ISD::BITCAST, DL, MVT::v8i8, Val);
3472   }
3473
3474   SDValue CtPop = DAG.getNode(ISD::CTPOP, DL, MVT::v8i8, VecVal);
3475   SDValue UaddLV = DAG.getNode(
3476       ISD::INTRINSIC_WO_CHAIN, DL, MVT::i32,
3477       DAG.getConstant(Intrinsic::aarch64_neon_uaddlv, MVT::i32), CtPop);
3478
3479   if (VT == MVT::i64)
3480     UaddLV = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i64, UaddLV);
3481   return UaddLV;
3482 }
3483
3484 SDValue AArch64TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
3485
3486   if (Op.getValueType().isVector())
3487     return LowerVSETCC(Op, DAG);
3488
3489   SDValue LHS = Op.getOperand(0);
3490   SDValue RHS = Op.getOperand(1);
3491   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
3492   SDLoc dl(Op);
3493
3494   // We chose ZeroOrOneBooleanContents, so use zero and one.
3495   EVT VT = Op.getValueType();
3496   SDValue TVal = DAG.getConstant(1, VT);
3497   SDValue FVal = DAG.getConstant(0, VT);
3498
3499   // Handle f128 first, since one possible outcome is a normal integer
3500   // comparison which gets picked up by the next if statement.
3501   if (LHS.getValueType() == MVT::f128) {
3502     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3503
3504     // If softenSetCCOperands returned a scalar, use it.
3505     if (!RHS.getNode()) {
3506       assert(LHS.getValueType() == Op.getValueType() &&
3507              "Unexpected setcc expansion!");
3508       return LHS;
3509     }
3510   }
3511
3512   if (LHS.getValueType().isInteger()) {
3513     SDValue CCVal;
3514     SDValue Cmp =
3515         getAArch64Cmp(LHS, RHS, ISD::getSetCCInverse(CC, true), CCVal, DAG, dl);
3516
3517     // Note that we inverted the condition above, so we reverse the order of
3518     // the true and false operands here.  This will allow the setcc to be
3519     // matched to a single CSINC instruction.
3520     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CCVal, Cmp);
3521   }
3522
3523   // Now we know we're dealing with FP values.
3524   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3525
3526   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3527   // and do the comparison.
3528   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3529
3530   AArch64CC::CondCode CC1, CC2;
3531   changeFPCCToAArch64CC(CC, CC1, CC2);
3532   if (CC2 == AArch64CC::AL) {
3533     changeFPCCToAArch64CC(ISD::getSetCCInverse(CC, false), CC1, CC2);
3534     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3535
3536     // Note that we inverted the condition above, so we reverse the order of
3537     // the true and false operands here.  This will allow the setcc to be
3538     // matched to a single CSINC instruction.
3539     return DAG.getNode(AArch64ISD::CSEL, dl, VT, FVal, TVal, CC1Val, Cmp);
3540   } else {
3541     // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't
3542     // totally clean.  Some of them require two CSELs to implement.  As is in
3543     // this case, we emit the first CSEL and then emit a second using the output
3544     // of the first as the RHS.  We're effectively OR'ing the two CC's together.
3545
3546     // FIXME: It would be nice if we could match the two CSELs to two CSINCs.
3547     SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3548     SDValue CS1 =
3549         DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3550
3551     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3552     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3553   }
3554 }
3555
3556 /// A SELECT_CC operation is really some kind of max or min if both values being
3557 /// compared are, in some sense, equal to the results in either case. However,
3558 /// it is permissible to compare f32 values and produce directly extended f64
3559 /// values.
3560 ///
3561 /// Extending the comparison operands would also be allowed, but is less likely
3562 /// to happen in practice since their use is right here. Note that truncate
3563 /// operations would *not* be semantically equivalent.
3564 static bool selectCCOpsAreFMaxCompatible(SDValue Cmp, SDValue Result) {
3565   if (Cmp == Result)
3566     return true;
3567
3568   ConstantFPSDNode *CCmp = dyn_cast<ConstantFPSDNode>(Cmp);
3569   ConstantFPSDNode *CResult = dyn_cast<ConstantFPSDNode>(Result);
3570   if (CCmp && CResult && Cmp.getValueType() == MVT::f32 &&
3571       Result.getValueType() == MVT::f64) {
3572     bool Lossy;
3573     APFloat CmpVal = CCmp->getValueAPF();
3574     CmpVal.convert(APFloat::IEEEdouble, APFloat::rmNearestTiesToEven, &Lossy);
3575     return CResult->getValueAPF().bitwiseIsEqual(CmpVal);
3576   }
3577
3578   return Result->getOpcode() == ISD::FP_EXTEND && Result->getOperand(0) == Cmp;
3579 }
3580
3581 SDValue AArch64TargetLowering::LowerSELECT(SDValue Op,
3582                                            SelectionDAG &DAG) const {
3583   SDValue CC = Op->getOperand(0);
3584   SDValue TVal = Op->getOperand(1);
3585   SDValue FVal = Op->getOperand(2);
3586   SDLoc DL(Op);
3587
3588   unsigned Opc = CC.getOpcode();
3589   // Optimize {s|u}{add|sub|mul}.with.overflow feeding into a select
3590   // instruction.
3591   if (CC.getResNo() == 1 &&
3592       (Opc == ISD::SADDO || Opc == ISD::UADDO || Opc == ISD::SSUBO ||
3593        Opc == ISD::USUBO || Opc == ISD::SMULO || Opc == ISD::UMULO)) {
3594     // Only lower legal XALUO ops.
3595     if (!DAG.getTargetLoweringInfo().isTypeLegal(CC->getValueType(0)))
3596       return SDValue();
3597
3598     AArch64CC::CondCode OFCC;
3599     SDValue Value, Overflow;
3600     std::tie(Value, Overflow) = getAArch64XALUOOp(OFCC, CC.getValue(0), DAG);
3601     SDValue CCVal = DAG.getConstant(OFCC, MVT::i32);
3602
3603     return DAG.getNode(AArch64ISD::CSEL, DL, Op.getValueType(), TVal, FVal,
3604                        CCVal, Overflow);
3605   }
3606
3607   if (CC.getOpcode() == ISD::SETCC)
3608     return DAG.getSelectCC(DL, CC.getOperand(0), CC.getOperand(1), TVal, FVal,
3609                            cast<CondCodeSDNode>(CC.getOperand(2))->get());
3610   else
3611     return DAG.getSelectCC(DL, CC, DAG.getConstant(0, CC.getValueType()), TVal,
3612                            FVal, ISD::SETNE);
3613 }
3614
3615 SDValue AArch64TargetLowering::LowerSELECT_CC(SDValue Op,
3616                                               SelectionDAG &DAG) const {
3617   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(4))->get();
3618   SDValue LHS = Op.getOperand(0);
3619   SDValue RHS = Op.getOperand(1);
3620   SDValue TVal = Op.getOperand(2);
3621   SDValue FVal = Op.getOperand(3);
3622   SDLoc dl(Op);
3623
3624   // Handle f128 first, because it will result in a comparison of some RTLIB
3625   // call result against zero.
3626   if (LHS.getValueType() == MVT::f128) {
3627     softenSetCCOperands(DAG, MVT::f128, LHS, RHS, CC, dl);
3628
3629     // If softenSetCCOperands returned a scalar, we need to compare the result
3630     // against zero to select between true and false values.
3631     if (!RHS.getNode()) {
3632       RHS = DAG.getConstant(0, LHS.getValueType());
3633       CC = ISD::SETNE;
3634     }
3635   }
3636
3637   // Handle integers first.
3638   if (LHS.getValueType().isInteger()) {
3639     assert((LHS.getValueType() == RHS.getValueType()) &&
3640            (LHS.getValueType() == MVT::i32 || LHS.getValueType() == MVT::i64));
3641
3642     unsigned Opcode = AArch64ISD::CSEL;
3643
3644     // If both the TVal and the FVal are constants, see if we can swap them in
3645     // order to for a CSINV or CSINC out of them.
3646     ConstantSDNode *CFVal = dyn_cast<ConstantSDNode>(FVal);
3647     ConstantSDNode *CTVal = dyn_cast<ConstantSDNode>(TVal);
3648
3649     if (CTVal && CFVal && CTVal->isAllOnesValue() && CFVal->isNullValue()) {
3650       std::swap(TVal, FVal);
3651       std::swap(CTVal, CFVal);
3652       CC = ISD::getSetCCInverse(CC, true);
3653     } else if (CTVal && CFVal && CTVal->isOne() && CFVal->isNullValue()) {
3654       std::swap(TVal, FVal);
3655       std::swap(CTVal, CFVal);
3656       CC = ISD::getSetCCInverse(CC, true);
3657     } else if (TVal.getOpcode() == ISD::XOR) {
3658       // If TVal is a NOT we want to swap TVal and FVal so that we can match
3659       // with a CSINV rather than a CSEL.
3660       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(1));
3661
3662       if (CVal && CVal->isAllOnesValue()) {
3663         std::swap(TVal, FVal);
3664         std::swap(CTVal, CFVal);
3665         CC = ISD::getSetCCInverse(CC, true);
3666       }
3667     } else if (TVal.getOpcode() == ISD::SUB) {
3668       // If TVal is a negation (SUB from 0) we want to swap TVal and FVal so
3669       // that we can match with a CSNEG rather than a CSEL.
3670       ConstantSDNode *CVal = dyn_cast<ConstantSDNode>(TVal.getOperand(0));
3671
3672       if (CVal && CVal->isNullValue()) {
3673         std::swap(TVal, FVal);
3674         std::swap(CTVal, CFVal);
3675         CC = ISD::getSetCCInverse(CC, true);
3676       }
3677     } else if (CTVal && CFVal) {
3678       const int64_t TrueVal = CTVal->getSExtValue();
3679       const int64_t FalseVal = CFVal->getSExtValue();
3680       bool Swap = false;
3681
3682       // If both TVal and FVal are constants, see if FVal is the
3683       // inverse/negation/increment of TVal and generate a CSINV/CSNEG/CSINC
3684       // instead of a CSEL in that case.
3685       if (TrueVal == ~FalseVal) {
3686         Opcode = AArch64ISD::CSINV;
3687       } else if (TrueVal == -FalseVal) {
3688         Opcode = AArch64ISD::CSNEG;
3689       } else if (TVal.getValueType() == MVT::i32) {
3690         // If our operands are only 32-bit wide, make sure we use 32-bit
3691         // arithmetic for the check whether we can use CSINC. This ensures that
3692         // the addition in the check will wrap around properly in case there is
3693         // an overflow (which would not be the case if we do the check with
3694         // 64-bit arithmetic).
3695         const uint32_t TrueVal32 = CTVal->getZExtValue();
3696         const uint32_t FalseVal32 = CFVal->getZExtValue();
3697
3698         if ((TrueVal32 == FalseVal32 + 1) || (TrueVal32 + 1 == FalseVal32)) {
3699           Opcode = AArch64ISD::CSINC;
3700
3701           if (TrueVal32 > FalseVal32) {
3702             Swap = true;
3703           }
3704         }
3705         // 64-bit check whether we can use CSINC.
3706       } else if ((TrueVal == FalseVal + 1) || (TrueVal + 1 == FalseVal)) {
3707         Opcode = AArch64ISD::CSINC;
3708
3709         if (TrueVal > FalseVal) {
3710           Swap = true;
3711         }
3712       }
3713
3714       // Swap TVal and FVal if necessary.
3715       if (Swap) {
3716         std::swap(TVal, FVal);
3717         std::swap(CTVal, CFVal);
3718         CC = ISD::getSetCCInverse(CC, true);
3719       }
3720
3721       if (Opcode != AArch64ISD::CSEL) {
3722         // Drop FVal since we can get its value by simply inverting/negating
3723         // TVal.
3724         FVal = TVal;
3725       }
3726     }
3727
3728     SDValue CCVal;
3729     SDValue Cmp = getAArch64Cmp(LHS, RHS, CC, CCVal, DAG, dl);
3730
3731     EVT VT = Op.getValueType();
3732     return DAG.getNode(Opcode, dl, VT, TVal, FVal, CCVal, Cmp);
3733   }
3734
3735   // Now we know we're dealing with FP values.
3736   assert(LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64);
3737   assert(LHS.getValueType() == RHS.getValueType());
3738   EVT VT = Op.getValueType();
3739
3740   // Try to match this select into a max/min operation, which have dedicated
3741   // opcode in the instruction set.
3742   // FIXME: This is not correct in the presence of NaNs, so we only enable this
3743   // in no-NaNs mode.
3744   if (getTargetMachine().Options.NoNaNsFPMath) {
3745     SDValue MinMaxLHS = TVal, MinMaxRHS = FVal;
3746     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxRHS) &&
3747         selectCCOpsAreFMaxCompatible(RHS, MinMaxLHS)) {
3748       CC = ISD::getSetCCSwappedOperands(CC);
3749       std::swap(MinMaxLHS, MinMaxRHS);
3750     }
3751
3752     if (selectCCOpsAreFMaxCompatible(LHS, MinMaxLHS) &&
3753         selectCCOpsAreFMaxCompatible(RHS, MinMaxRHS)) {
3754       switch (CC) {
3755       default:
3756         break;
3757       case ISD::SETGT:
3758       case ISD::SETGE:
3759       case ISD::SETUGT:
3760       case ISD::SETUGE:
3761       case ISD::SETOGT:
3762       case ISD::SETOGE:
3763         return DAG.getNode(AArch64ISD::FMAX, dl, VT, MinMaxLHS, MinMaxRHS);
3764         break;
3765       case ISD::SETLT:
3766       case ISD::SETLE:
3767       case ISD::SETULT:
3768       case ISD::SETULE:
3769       case ISD::SETOLT:
3770       case ISD::SETOLE:
3771         return DAG.getNode(AArch64ISD::FMIN, dl, VT, MinMaxLHS, MinMaxRHS);
3772         break;
3773       }
3774     }
3775   }
3776
3777   // If that fails, we'll need to perform an FCMP + CSEL sequence.  Go ahead
3778   // and do the comparison.
3779   SDValue Cmp = emitComparison(LHS, RHS, CC, dl, DAG);
3780
3781   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
3782   // clean.  Some of them require two CSELs to implement.
3783   AArch64CC::CondCode CC1, CC2;
3784   changeFPCCToAArch64CC(CC, CC1, CC2);
3785   SDValue CC1Val = DAG.getConstant(CC1, MVT::i32);
3786   SDValue CS1 = DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, FVal, CC1Val, Cmp);
3787
3788   // If we need a second CSEL, emit it, using the output of the first as the
3789   // RHS.  We're effectively OR'ing the two CC's together.
3790   if (CC2 != AArch64CC::AL) {
3791     SDValue CC2Val = DAG.getConstant(CC2, MVT::i32);
3792     return DAG.getNode(AArch64ISD::CSEL, dl, VT, TVal, CS1, CC2Val, Cmp);
3793   }
3794
3795   // Otherwise, return the output of the first CSEL.
3796   return CS1;
3797 }
3798
3799 SDValue AArch64TargetLowering::LowerJumpTable(SDValue Op,
3800                                               SelectionDAG &DAG) const {
3801   // Jump table entries as PC relative offsets. No additional tweaking
3802   // is necessary here. Just get the address of the jump table.
3803   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
3804   EVT PtrVT = getPointerTy();
3805   SDLoc DL(Op);
3806
3807   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3808       !Subtarget->isTargetMachO()) {
3809     const unsigned char MO_NC = AArch64II::MO_NC;
3810     return DAG.getNode(
3811         AArch64ISD::WrapperLarge, DL, PtrVT,
3812         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G3),
3813         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G2 | MO_NC),
3814         DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_G1 | MO_NC),
3815         DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3816                                AArch64II::MO_G0 | MO_NC));
3817   }
3818
3819   SDValue Hi =
3820       DAG.getTargetJumpTable(JT->getIndex(), PtrVT, AArch64II::MO_PAGE);
3821   SDValue Lo = DAG.getTargetJumpTable(JT->getIndex(), PtrVT,
3822                                       AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3823   SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3824   return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3825 }
3826
3827 SDValue AArch64TargetLowering::LowerConstantPool(SDValue Op,
3828                                                  SelectionDAG &DAG) const {
3829   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
3830   EVT PtrVT = getPointerTy();
3831   SDLoc DL(Op);
3832
3833   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
3834     // Use the GOT for the large code model on iOS.
3835     if (Subtarget->isTargetMachO()) {
3836       SDValue GotAddr = DAG.getTargetConstantPool(
3837           CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3838           AArch64II::MO_GOT);
3839       return DAG.getNode(AArch64ISD::LOADgot, DL, PtrVT, GotAddr);
3840     }
3841
3842     const unsigned char MO_NC = AArch64II::MO_NC;
3843     return DAG.getNode(
3844         AArch64ISD::WrapperLarge, DL, PtrVT,
3845         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3846                                   CP->getOffset(), AArch64II::MO_G3),
3847         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3848                                   CP->getOffset(), AArch64II::MO_G2 | MO_NC),
3849         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3850                                   CP->getOffset(), AArch64II::MO_G1 | MO_NC),
3851         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3852                                   CP->getOffset(), AArch64II::MO_G0 | MO_NC));
3853   } else {
3854     // Use ADRP/ADD or ADRP/LDR for everything else: the small memory model on
3855     // ELF, the only valid one on Darwin.
3856     SDValue Hi =
3857         DAG.getTargetConstantPool(CP->getConstVal(), PtrVT, CP->getAlignment(),
3858                                   CP->getOffset(), AArch64II::MO_PAGE);
3859     SDValue Lo = DAG.getTargetConstantPool(
3860         CP->getConstVal(), PtrVT, CP->getAlignment(), CP->getOffset(),
3861         AArch64II::MO_PAGEOFF | AArch64II::MO_NC);
3862
3863     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3864     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3865   }
3866 }
3867
3868 SDValue AArch64TargetLowering::LowerBlockAddress(SDValue Op,
3869                                                SelectionDAG &DAG) const {
3870   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
3871   EVT PtrVT = getPointerTy();
3872   SDLoc DL(Op);
3873   if (getTargetMachine().getCodeModel() == CodeModel::Large &&
3874       !Subtarget->isTargetMachO()) {
3875     const unsigned char MO_NC = AArch64II::MO_NC;
3876     return DAG.getNode(
3877         AArch64ISD::WrapperLarge, DL, PtrVT,
3878         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G3),
3879         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G2 | MO_NC),
3880         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G1 | MO_NC),
3881         DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_G0 | MO_NC));
3882   } else {
3883     SDValue Hi = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGE);
3884     SDValue Lo = DAG.getTargetBlockAddress(BA, PtrVT, 0, AArch64II::MO_PAGEOFF |
3885                                                              AArch64II::MO_NC);
3886     SDValue ADRP = DAG.getNode(AArch64ISD::ADRP, DL, PtrVT, Hi);
3887     return DAG.getNode(AArch64ISD::ADDlow, DL, PtrVT, ADRP, Lo);
3888   }
3889 }
3890
3891 SDValue AArch64TargetLowering::LowerDarwin_VASTART(SDValue Op,
3892                                                  SelectionDAG &DAG) const {
3893   AArch64FunctionInfo *FuncInfo =
3894       DAG.getMachineFunction().getInfo<AArch64FunctionInfo>();
3895
3896   SDLoc DL(Op);
3897   SDValue FR =
3898       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3899   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3900   return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
3901                       MachinePointerInfo(SV), false, false, 0);
3902 }
3903
3904 SDValue AArch64TargetLowering::LowerAAPCS_VASTART(SDValue Op,
3905                                                 SelectionDAG &DAG) const {
3906   // The layout of the va_list struct is specified in the AArch64 Procedure Call
3907   // Standard, section B.3.
3908   MachineFunction &MF = DAG.getMachineFunction();
3909   AArch64FunctionInfo *FuncInfo = MF.getInfo<AArch64FunctionInfo>();
3910   SDLoc DL(Op);
3911
3912   SDValue Chain = Op.getOperand(0);
3913   SDValue VAList = Op.getOperand(1);
3914   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3915   SmallVector<SDValue, 4> MemOps;
3916
3917   // void *__stack at offset 0
3918   SDValue Stack =
3919       DAG.getFrameIndex(FuncInfo->getVarArgsStackIndex(), getPointerTy());
3920   MemOps.push_back(DAG.getStore(Chain, DL, Stack, VAList,
3921                                 MachinePointerInfo(SV), false, false, 8));
3922
3923   // void *__gr_top at offset 8
3924   int GPRSize = FuncInfo->getVarArgsGPRSize();
3925   if (GPRSize > 0) {
3926     SDValue GRTop, GRTopAddr;
3927
3928     GRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3929                             DAG.getConstant(8, getPointerTy()));
3930
3931     GRTop = DAG.getFrameIndex(FuncInfo->getVarArgsGPRIndex(), getPointerTy());
3932     GRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), GRTop,
3933                         DAG.getConstant(GPRSize, getPointerTy()));
3934
3935     MemOps.push_back(DAG.getStore(Chain, DL, GRTop, GRTopAddr,
3936                                   MachinePointerInfo(SV, 8), false, false, 8));
3937   }
3938
3939   // void *__vr_top at offset 16
3940   int FPRSize = FuncInfo->getVarArgsFPRSize();
3941   if (FPRSize > 0) {
3942     SDValue VRTop, VRTopAddr;
3943     VRTopAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3944                             DAG.getConstant(16, getPointerTy()));
3945
3946     VRTop = DAG.getFrameIndex(FuncInfo->getVarArgsFPRIndex(), getPointerTy());
3947     VRTop = DAG.getNode(ISD::ADD, DL, getPointerTy(), VRTop,
3948                         DAG.getConstant(FPRSize, getPointerTy()));
3949
3950     MemOps.push_back(DAG.getStore(Chain, DL, VRTop, VRTopAddr,
3951                                   MachinePointerInfo(SV, 16), false, false, 8));
3952   }
3953
3954   // int __gr_offs at offset 24
3955   SDValue GROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3956                                    DAG.getConstant(24, getPointerTy()));
3957   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-GPRSize, MVT::i32),
3958                                 GROffsAddr, MachinePointerInfo(SV, 24), false,
3959                                 false, 4));
3960
3961   // int __vr_offs at offset 28
3962   SDValue VROffsAddr = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
3963                                    DAG.getConstant(28, getPointerTy()));
3964   MemOps.push_back(DAG.getStore(Chain, DL, DAG.getConstant(-FPRSize, MVT::i32),
3965                                 VROffsAddr, MachinePointerInfo(SV, 28), false,
3966                                 false, 4));
3967
3968   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
3969 }
3970
3971 SDValue AArch64TargetLowering::LowerVASTART(SDValue Op,
3972                                             SelectionDAG &DAG) const {
3973   return Subtarget->isTargetDarwin() ? LowerDarwin_VASTART(Op, DAG)
3974                                      : LowerAAPCS_VASTART(Op, DAG);
3975 }
3976
3977 SDValue AArch64TargetLowering::LowerVACOPY(SDValue Op,
3978                                            SelectionDAG &DAG) const {
3979   // AAPCS has three pointers and two ints (= 32 bytes), Darwin has single
3980   // pointer.
3981   unsigned VaListSize = Subtarget->isTargetDarwin() ? 8 : 32;
3982   const Value *DestSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
3983   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
3984
3985   return DAG.getMemcpy(Op.getOperand(0), SDLoc(Op), Op.getOperand(1),
3986                        Op.getOperand(2), DAG.getConstant(VaListSize, MVT::i32),
3987                        8, false, false, MachinePointerInfo(DestSV),
3988                        MachinePointerInfo(SrcSV));
3989 }
3990
3991 SDValue AArch64TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
3992   assert(Subtarget->isTargetDarwin() &&
3993          "automatic va_arg instruction only works on Darwin");
3994
3995   const Value *V = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
3996   EVT VT = Op.getValueType();
3997   SDLoc DL(Op);
3998   SDValue Chain = Op.getOperand(0);
3999   SDValue Addr = Op.getOperand(1);
4000   unsigned Align = Op.getConstantOperandVal(3);
4001
4002   SDValue VAList = DAG.getLoad(getPointerTy(), DL, Chain, Addr,
4003                                MachinePointerInfo(V), false, false, false, 0);
4004   Chain = VAList.getValue(1);
4005
4006   if (Align > 8) {
4007     assert(((Align & (Align - 1)) == 0) && "Expected Align to be a power of 2");
4008     VAList = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4009                          DAG.getConstant(Align - 1, getPointerTy()));
4010     VAList = DAG.getNode(ISD::AND, DL, getPointerTy(), VAList,
4011                          DAG.getConstant(-(int64_t)Align, getPointerTy()));
4012   }
4013
4014   Type *ArgTy = VT.getTypeForEVT(*DAG.getContext());
4015   uint64_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
4016
4017   // Scalar integer and FP values smaller than 64 bits are implicitly extended
4018   // up to 64 bits.  At the very least, we have to increase the striding of the
4019   // vaargs list to match this, and for FP values we need to introduce
4020   // FP_ROUND nodes as well.
4021   if (VT.isInteger() && !VT.isVector())
4022     ArgSize = 8;
4023   bool NeedFPTrunc = false;
4024   if (VT.isFloatingPoint() && !VT.isVector() && VT != MVT::f64) {
4025     ArgSize = 8;
4026     NeedFPTrunc = true;
4027   }
4028
4029   // Increment the pointer, VAList, to the next vaarg
4030   SDValue VANext = DAG.getNode(ISD::ADD, DL, getPointerTy(), VAList,
4031                                DAG.getConstant(ArgSize, getPointerTy()));
4032   // Store the incremented VAList to the legalized pointer
4033   SDValue APStore = DAG.getStore(Chain, DL, VANext, Addr, MachinePointerInfo(V),
4034                                  false, false, 0);
4035
4036   // Load the actual argument out of the pointer VAList
4037   if (NeedFPTrunc) {
4038     // Load the value as an f64.
4039     SDValue WideFP = DAG.getLoad(MVT::f64, DL, APStore, VAList,
4040                                  MachinePointerInfo(), false, false, false, 0);
4041     // Round the value down to an f32.
4042     SDValue NarrowFP = DAG.getNode(ISD::FP_ROUND, DL, VT, WideFP.getValue(0),
4043                                    DAG.getIntPtrConstant(1));
4044     SDValue Ops[] = { NarrowFP, WideFP.getValue(1) };
4045     // Merge the rounded value with the chain output of the load.
4046     return DAG.getMergeValues(Ops, DL);
4047   }
4048
4049   return DAG.getLoad(VT, DL, APStore, VAList, MachinePointerInfo(), false,
4050                      false, false, 0);
4051 }
4052
4053 SDValue AArch64TargetLowering::LowerFRAMEADDR(SDValue Op,
4054                                               SelectionDAG &DAG) const {
4055   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4056   MFI->setFrameAddressIsTaken(true);
4057
4058   EVT VT = Op.getValueType();
4059   SDLoc DL(Op);
4060   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4061   SDValue FrameAddr =
4062       DAG.getCopyFromReg(DAG.getEntryNode(), DL, AArch64::FP, VT);
4063   while (Depth--)
4064     FrameAddr = DAG.getLoad(VT, DL, DAG.getEntryNode(), FrameAddr,
4065                             MachinePointerInfo(), false, false, false, 0);
4066   return FrameAddr;
4067 }
4068
4069 // FIXME? Maybe this could be a TableGen attribute on some registers and
4070 // this table could be generated automatically from RegInfo.
4071 unsigned AArch64TargetLowering::getRegisterByName(const char* RegName,
4072                                                   EVT VT) const {
4073   unsigned Reg = StringSwitch<unsigned>(RegName)
4074                        .Case("sp", AArch64::SP)
4075                        .Default(0);
4076   if (Reg)
4077     return Reg;
4078   report_fatal_error("Invalid register name global variable");
4079 }
4080
4081 SDValue AArch64TargetLowering::LowerRETURNADDR(SDValue Op,
4082                                                SelectionDAG &DAG) const {
4083   MachineFunction &MF = DAG.getMachineFunction();
4084   MachineFrameInfo *MFI = MF.getFrameInfo();
4085   MFI->setReturnAddressIsTaken(true);
4086
4087   EVT VT = Op.getValueType();
4088   SDLoc DL(Op);
4089   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
4090   if (Depth) {
4091     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
4092     SDValue Offset = DAG.getConstant(8, getPointerTy());
4093     return DAG.getLoad(VT, DL, DAG.getEntryNode(),
4094                        DAG.getNode(ISD::ADD, DL, VT, FrameAddr, Offset),
4095                        MachinePointerInfo(), false, false, false, 0);
4096   }
4097
4098   // Return LR, which contains the return address. Mark it an implicit live-in.
4099   unsigned Reg = MF.addLiveIn(AArch64::LR, &AArch64::GPR64RegClass);
4100   return DAG.getCopyFromReg(DAG.getEntryNode(), DL, Reg, VT);
4101 }
4102
4103 /// LowerShiftRightParts - Lower SRA_PARTS, which returns two
4104 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4105 SDValue AArch64TargetLowering::LowerShiftRightParts(SDValue Op,
4106                                                     SelectionDAG &DAG) const {
4107   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4108   EVT VT = Op.getValueType();
4109   unsigned VTBits = VT.getSizeInBits();
4110   SDLoc dl(Op);
4111   SDValue ShOpLo = Op.getOperand(0);
4112   SDValue ShOpHi = Op.getOperand(1);
4113   SDValue ShAmt = Op.getOperand(2);
4114   SDValue ARMcc;
4115   unsigned Opc = (Op.getOpcode() == ISD::SRA_PARTS) ? ISD::SRA : ISD::SRL;
4116
4117   assert(Op.getOpcode() == ISD::SRA_PARTS || Op.getOpcode() == ISD::SRL_PARTS);
4118
4119   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4120                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4121   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, ShAmt);
4122   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4123                                    DAG.getConstant(VTBits, MVT::i64));
4124   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, RevShAmt);
4125
4126   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4127                                ISD::SETGE, dl, DAG);
4128   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4129
4130   SDValue FalseValLo = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4131   SDValue TrueValLo = DAG.getNode(Opc, dl, VT, ShOpHi, ExtraShAmt);
4132   SDValue Lo =
4133       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4134
4135   // AArch64 shifts larger than the register width are wrapped rather than
4136   // clamped, so we can't just emit "hi >> x".
4137   SDValue FalseValHi = DAG.getNode(Opc, dl, VT, ShOpHi, ShAmt);
4138   SDValue TrueValHi = Opc == ISD::SRA
4139                           ? DAG.getNode(Opc, dl, VT, ShOpHi,
4140                                         DAG.getConstant(VTBits - 1, MVT::i64))
4141                           : DAG.getConstant(0, VT);
4142   SDValue Hi =
4143       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValHi, FalseValHi, CCVal, Cmp);
4144
4145   SDValue Ops[2] = { Lo, Hi };
4146   return DAG.getMergeValues(Ops, dl);
4147 }
4148
4149 /// LowerShiftLeftParts - Lower SHL_PARTS, which returns two
4150 /// i64 values and take a 2 x i64 value to shift plus a shift amount.
4151 SDValue AArch64TargetLowering::LowerShiftLeftParts(SDValue Op,
4152                                                  SelectionDAG &DAG) const {
4153   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
4154   EVT VT = Op.getValueType();
4155   unsigned VTBits = VT.getSizeInBits();
4156   SDLoc dl(Op);
4157   SDValue ShOpLo = Op.getOperand(0);
4158   SDValue ShOpHi = Op.getOperand(1);
4159   SDValue ShAmt = Op.getOperand(2);
4160   SDValue ARMcc;
4161
4162   assert(Op.getOpcode() == ISD::SHL_PARTS);
4163   SDValue RevShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64,
4164                                  DAG.getConstant(VTBits, MVT::i64), ShAmt);
4165   SDValue Tmp1 = DAG.getNode(ISD::SRL, dl, VT, ShOpLo, RevShAmt);
4166   SDValue ExtraShAmt = DAG.getNode(ISD::SUB, dl, MVT::i64, ShAmt,
4167                                    DAG.getConstant(VTBits, MVT::i64));
4168   SDValue Tmp2 = DAG.getNode(ISD::SHL, dl, VT, ShOpHi, ShAmt);
4169   SDValue Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ExtraShAmt);
4170
4171   SDValue FalseVal = DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
4172
4173   SDValue Cmp = emitComparison(ExtraShAmt, DAG.getConstant(0, MVT::i64),
4174                                ISD::SETGE, dl, DAG);
4175   SDValue CCVal = DAG.getConstant(AArch64CC::GE, MVT::i32);
4176   SDValue Hi =
4177       DAG.getNode(AArch64ISD::CSEL, dl, VT, Tmp3, FalseVal, CCVal, Cmp);
4178
4179   // AArch64 shifts of larger than register sizes are wrapped rather than
4180   // clamped, so we can't just emit "lo << a" if a is too big.
4181   SDValue TrueValLo = DAG.getConstant(0, VT);
4182   SDValue FalseValLo = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
4183   SDValue Lo =
4184       DAG.getNode(AArch64ISD::CSEL, dl, VT, TrueValLo, FalseValLo, CCVal, Cmp);
4185
4186   SDValue Ops[2] = { Lo, Hi };
4187   return DAG.getMergeValues(Ops, dl);
4188 }
4189
4190 bool AArch64TargetLowering::isOffsetFoldingLegal(
4191     const GlobalAddressSDNode *GA) const {
4192   // The AArch64 target doesn't support folding offsets into global addresses.
4193   return false;
4194 }
4195
4196 bool AArch64TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
4197   // We can materialize #0.0 as fmov $Rd, XZR for 64-bit and 32-bit cases.
4198   // FIXME: We should be able to handle f128 as well with a clever lowering.
4199   if (Imm.isPosZero() && (VT == MVT::f64 || VT == MVT::f32))
4200     return true;
4201
4202   if (VT == MVT::f64)
4203     return AArch64_AM::getFP64Imm(Imm) != -1;
4204   else if (VT == MVT::f32)
4205     return AArch64_AM::getFP32Imm(Imm) != -1;
4206   return false;
4207 }
4208
4209 //===----------------------------------------------------------------------===//
4210 //                          AArch64 Optimization Hooks
4211 //===----------------------------------------------------------------------===//
4212
4213 //===----------------------------------------------------------------------===//
4214 //                          AArch64 Inline Assembly Support
4215 //===----------------------------------------------------------------------===//
4216
4217 // Table of Constraints
4218 // TODO: This is the current set of constraints supported by ARM for the
4219 // compiler, not all of them may make sense, e.g. S may be difficult to support.
4220 //
4221 // r - A general register
4222 // w - An FP/SIMD register of some size in the range v0-v31
4223 // x - An FP/SIMD register of some size in the range v0-v15
4224 // I - Constant that can be used with an ADD instruction
4225 // J - Constant that can be used with a SUB instruction
4226 // K - Constant that can be used with a 32-bit logical instruction
4227 // L - Constant that can be used with a 64-bit logical instruction
4228 // M - Constant that can be used as a 32-bit MOV immediate
4229 // N - Constant that can be used as a 64-bit MOV immediate
4230 // Q - A memory reference with base register and no offset
4231 // S - A symbolic address
4232 // Y - Floating point constant zero
4233 // Z - Integer constant zero
4234 //
4235 //   Note that general register operands will be output using their 64-bit x
4236 // register name, whatever the size of the variable, unless the asm operand
4237 // is prefixed by the %w modifier. Floating-point and SIMD register operands
4238 // will be output with the v prefix unless prefixed by the %b, %h, %s, %d or
4239 // %q modifier.
4240
4241 /// getConstraintType - Given a constraint letter, return the type of
4242 /// constraint it is for this target.
4243 AArch64TargetLowering::ConstraintType
4244 AArch64TargetLowering::getConstraintType(const std::string &Constraint) const {
4245   if (Constraint.size() == 1) {
4246     switch (Constraint[0]) {
4247     default:
4248       break;
4249     case 'z':
4250       return C_Other;
4251     case 'x':
4252     case 'w':
4253       return C_RegisterClass;
4254     // An address with a single base register. Due to the way we
4255     // currently handle addresses it is the same as 'r'.
4256     case 'Q':
4257       return C_Memory;
4258     }
4259   }
4260   return TargetLowering::getConstraintType(Constraint);
4261 }
4262
4263 /// Examine constraint type and operand type and determine a weight value.
4264 /// This object must already have been set up with the operand type
4265 /// and the current alternative constraint selected.
4266 TargetLowering::ConstraintWeight
4267 AArch64TargetLowering::getSingleConstraintMatchWeight(
4268     AsmOperandInfo &info, const char *constraint) const {
4269   ConstraintWeight weight = CW_Invalid;
4270   Value *CallOperandVal = info.CallOperandVal;
4271   // If we don't have a value, we can't do a match,
4272   // but allow it at the lowest weight.
4273   if (!CallOperandVal)
4274     return CW_Default;
4275   Type *type = CallOperandVal->getType();
4276   // Look at the constraint type.
4277   switch (*constraint) {
4278   default:
4279     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
4280     break;
4281   case 'x':
4282   case 'w':
4283     if (type->isFloatingPointTy() || type->isVectorTy())
4284       weight = CW_Register;
4285     break;
4286   case 'z':
4287     weight = CW_Constant;
4288     break;
4289   }
4290   return weight;
4291 }
4292
4293 std::pair<unsigned, const TargetRegisterClass *>
4294 AArch64TargetLowering::getRegForInlineAsmConstraint(
4295     const std::string &Constraint, MVT VT) const {
4296   if (Constraint.size() == 1) {
4297     switch (Constraint[0]) {
4298     case 'r':
4299       if (VT.getSizeInBits() == 64)
4300         return std::make_pair(0U, &AArch64::GPR64commonRegClass);
4301       return std::make_pair(0U, &AArch64::GPR32commonRegClass);
4302     case 'w':
4303       if (VT == MVT::f32)
4304         return std::make_pair(0U, &AArch64::FPR32RegClass);
4305       if (VT.getSizeInBits() == 64)
4306         return std::make_pair(0U, &AArch64::FPR64RegClass);
4307       if (VT.getSizeInBits() == 128)
4308         return std::make_pair(0U, &AArch64::FPR128RegClass);
4309       break;
4310     // The instructions that this constraint is designed for can
4311     // only take 128-bit registers so just use that regclass.
4312     case 'x':
4313       if (VT.getSizeInBits() == 128)
4314         return std::make_pair(0U, &AArch64::FPR128_loRegClass);
4315       break;
4316     }
4317   }
4318   if (StringRef("{cc}").equals_lower(Constraint))
4319     return std::make_pair(unsigned(AArch64::NZCV), &AArch64::CCRRegClass);
4320
4321   // Use the default implementation in TargetLowering to convert the register
4322   // constraint into a member of a register class.
4323   std::pair<unsigned, const TargetRegisterClass *> Res;
4324   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
4325
4326   // Not found as a standard register?
4327   if (!Res.second) {
4328     unsigned Size = Constraint.size();
4329     if ((Size == 4 || Size == 5) && Constraint[0] == '{' &&
4330         tolower(Constraint[1]) == 'v' && Constraint[Size - 1] == '}') {
4331       const std::string Reg =
4332           std::string(&Constraint[2], &Constraint[Size - 1]);
4333       int RegNo = atoi(Reg.c_str());
4334       if (RegNo >= 0 && RegNo <= 31) {
4335         // v0 - v31 are aliases of q0 - q31.
4336         // By default we'll emit v0-v31 for this unless there's a modifier where
4337         // we'll emit the correct register as well.
4338         Res.first = AArch64::FPR128RegClass.getRegister(RegNo);
4339         Res.second = &AArch64::FPR128RegClass;
4340       }
4341     }
4342   }
4343
4344   return Res;
4345 }
4346
4347 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
4348 /// vector.  If it is invalid, don't add anything to Ops.
4349 void AArch64TargetLowering::LowerAsmOperandForConstraint(
4350     SDValue Op, std::string &Constraint, std::vector<SDValue> &Ops,
4351     SelectionDAG &DAG) const {
4352   SDValue Result;
4353
4354   // Currently only support length 1 constraints.
4355   if (Constraint.length() != 1)
4356     return;
4357
4358   char ConstraintLetter = Constraint[0];
4359   switch (ConstraintLetter) {
4360   default:
4361     break;
4362
4363   // This set of constraints deal with valid constants for various instructions.
4364   // Validate and return a target constant for them if we can.
4365   case 'z': {
4366     // 'z' maps to xzr or wzr so it needs an input of 0.
4367     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4368     if (!C || C->getZExtValue() != 0)
4369       return;
4370
4371     if (Op.getValueType() == MVT::i64)
4372       Result = DAG.getRegister(AArch64::XZR, MVT::i64);
4373     else
4374       Result = DAG.getRegister(AArch64::WZR, MVT::i32);
4375     break;
4376   }
4377
4378   case 'I':
4379   case 'J':
4380   case 'K':
4381   case 'L':
4382   case 'M':
4383   case 'N':
4384     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op);
4385     if (!C)
4386       return;
4387
4388     // Grab the value and do some validation.
4389     uint64_t CVal = C->getZExtValue();
4390     switch (ConstraintLetter) {
4391     // The I constraint applies only to simple ADD or SUB immediate operands:
4392     // i.e. 0 to 4095 with optional shift by 12
4393     // The J constraint applies only to ADD or SUB immediates that would be
4394     // valid when negated, i.e. if [an add pattern] were to be output as a SUB
4395     // instruction [or vice versa], in other words -1 to -4095 with optional
4396     // left shift by 12.
4397     case 'I':
4398       if (isUInt<12>(CVal) || isShiftedUInt<12, 12>(CVal))
4399         break;
4400       return;
4401     case 'J': {
4402       uint64_t NVal = -C->getSExtValue();
4403       if (isUInt<12>(NVal) || isShiftedUInt<12, 12>(NVal)) {
4404         CVal = C->getSExtValue();
4405         break;
4406       }
4407       return;
4408     }
4409     // The K and L constraints apply *only* to logical immediates, including
4410     // what used to be the MOVI alias for ORR (though the MOVI alias has now
4411     // been removed and MOV should be used). So these constraints have to
4412     // distinguish between bit patterns that are valid 32-bit or 64-bit
4413     // "bitmask immediates": for example 0xaaaaaaaa is a valid bimm32 (K), but
4414     // not a valid bimm64 (L) where 0xaaaaaaaaaaaaaaaa would be valid, and vice
4415     // versa.
4416     case 'K':
4417       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4418         break;
4419       return;
4420     case 'L':
4421       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4422         break;
4423       return;
4424     // The M and N constraints are a superset of K and L respectively, for use
4425     // with the MOV (immediate) alias. As well as the logical immediates they
4426     // also match 32 or 64-bit immediates that can be loaded either using a
4427     // *single* MOVZ or MOVN , such as 32-bit 0x12340000, 0x00001234, 0xffffedca
4428     // (M) or 64-bit 0x1234000000000000 (N) etc.
4429     // As a note some of this code is liberally stolen from the asm parser.
4430     case 'M': {
4431       if (!isUInt<32>(CVal))
4432         return;
4433       if (AArch64_AM::isLogicalImmediate(CVal, 32))
4434         break;
4435       if ((CVal & 0xFFFF) == CVal)
4436         break;
4437       if ((CVal & 0xFFFF0000ULL) == CVal)
4438         break;
4439       uint64_t NCVal = ~(uint32_t)CVal;
4440       if ((NCVal & 0xFFFFULL) == NCVal)
4441         break;
4442       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4443         break;
4444       return;
4445     }
4446     case 'N': {
4447       if (AArch64_AM::isLogicalImmediate(CVal, 64))
4448         break;
4449       if ((CVal & 0xFFFFULL) == CVal)
4450         break;
4451       if ((CVal & 0xFFFF0000ULL) == CVal)
4452         break;
4453       if ((CVal & 0xFFFF00000000ULL) == CVal)
4454         break;
4455       if ((CVal & 0xFFFF000000000000ULL) == CVal)
4456         break;
4457       uint64_t NCVal = ~CVal;
4458       if ((NCVal & 0xFFFFULL) == NCVal)
4459         break;
4460       if ((NCVal & 0xFFFF0000ULL) == NCVal)
4461         break;
4462       if ((NCVal & 0xFFFF00000000ULL) == NCVal)
4463         break;
4464       if ((NCVal & 0xFFFF000000000000ULL) == NCVal)
4465         break;
4466       return;
4467     }
4468     default:
4469       return;
4470     }
4471
4472     // All assembler immediates are 64-bit integers.
4473     Result = DAG.getTargetConstant(CVal, MVT::i64);
4474     break;
4475   }
4476
4477   if (Result.getNode()) {
4478     Ops.push_back(Result);
4479     return;
4480   }
4481
4482   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
4483 }
4484
4485 //===----------------------------------------------------------------------===//
4486 //                     AArch64 Advanced SIMD Support
4487 //===----------------------------------------------------------------------===//
4488
4489 /// WidenVector - Given a value in the V64 register class, produce the
4490 /// equivalent value in the V128 register class.
4491 static SDValue WidenVector(SDValue V64Reg, SelectionDAG &DAG) {
4492   EVT VT = V64Reg.getValueType();
4493   unsigned NarrowSize = VT.getVectorNumElements();
4494   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4495   MVT WideTy = MVT::getVectorVT(EltTy, 2 * NarrowSize);
4496   SDLoc DL(V64Reg);
4497
4498   return DAG.getNode(ISD::INSERT_SUBVECTOR, DL, WideTy, DAG.getUNDEF(WideTy),
4499                      V64Reg, DAG.getConstant(0, MVT::i32));
4500 }
4501
4502 /// getExtFactor - Determine the adjustment factor for the position when
4503 /// generating an "extract from vector registers" instruction.
4504 static unsigned getExtFactor(SDValue &V) {
4505   EVT EltType = V.getValueType().getVectorElementType();
4506   return EltType.getSizeInBits() / 8;
4507 }
4508
4509 /// NarrowVector - Given a value in the V128 register class, produce the
4510 /// equivalent value in the V64 register class.
4511 static SDValue NarrowVector(SDValue V128Reg, SelectionDAG &DAG) {
4512   EVT VT = V128Reg.getValueType();
4513   unsigned WideSize = VT.getVectorNumElements();
4514   MVT EltTy = VT.getVectorElementType().getSimpleVT();
4515   MVT NarrowTy = MVT::getVectorVT(EltTy, WideSize / 2);
4516   SDLoc DL(V128Reg);
4517
4518   return DAG.getTargetExtractSubreg(AArch64::dsub, DL, NarrowTy, V128Reg);
4519 }
4520
4521 // Gather data to see if the operation can be modelled as a
4522 // shuffle in combination with VEXTs.
4523 SDValue AArch64TargetLowering::ReconstructShuffle(SDValue Op,
4524                                                   SelectionDAG &DAG) const {
4525   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
4526   SDLoc dl(Op);
4527   EVT VT = Op.getValueType();
4528   unsigned NumElts = VT.getVectorNumElements();
4529
4530   struct ShuffleSourceInfo {
4531     SDValue Vec;
4532     unsigned MinElt;
4533     unsigned MaxElt;
4534
4535     // We may insert some combination of BITCASTs and VEXT nodes to force Vec to
4536     // be compatible with the shuffle we intend to construct. As a result
4537     // ShuffleVec will be some sliding window into the original Vec.
4538     SDValue ShuffleVec;
4539
4540     // Code should guarantee that element i in Vec starts at element "WindowBase
4541     // + i * WindowScale in ShuffleVec".
4542     int WindowBase;
4543     int WindowScale;
4544
4545     bool operator ==(SDValue OtherVec) { return Vec == OtherVec; }
4546     ShuffleSourceInfo(SDValue Vec)
4547         : Vec(Vec), MinElt(UINT_MAX), MaxElt(0), ShuffleVec(Vec), WindowBase(0),
4548           WindowScale(1) {}
4549   };
4550
4551   // First gather all vectors used as an immediate source for this BUILD_VECTOR
4552   // node.
4553   SmallVector<ShuffleSourceInfo, 2> Sources;
4554   for (unsigned i = 0; i < NumElts; ++i) {
4555     SDValue V = Op.getOperand(i);
4556     if (V.getOpcode() == ISD::UNDEF)
4557       continue;
4558     else if (V.getOpcode() != ISD::EXTRACT_VECTOR_ELT) {
4559       // A shuffle can only come from building a vector from various
4560       // elements of other vectors.
4561       return SDValue();
4562     }
4563
4564     // Add this element source to the list if it's not already there.
4565     SDValue SourceVec = V.getOperand(0);
4566     auto Source = std::find(Sources.begin(), Sources.end(), SourceVec);
4567     if (Source == Sources.end())
4568       Source = Sources.insert(Sources.end(), ShuffleSourceInfo(SourceVec));
4569
4570     // Update the minimum and maximum lane number seen.
4571     unsigned EltNo = cast<ConstantSDNode>(V.getOperand(1))->getZExtValue();
4572     Source->MinElt = std::min(Source->MinElt, EltNo);
4573     Source->MaxElt = std::max(Source->MaxElt, EltNo);
4574   }
4575
4576   // Currently only do something sane when at most two source vectors
4577   // are involved.
4578   if (Sources.size() > 2)
4579     return SDValue();
4580
4581   // Find out the smallest element size among result and two sources, and use
4582   // it as element size to build the shuffle_vector.
4583   EVT SmallestEltTy = VT.getVectorElementType();
4584   for (auto &Source : Sources) {
4585     EVT SrcEltTy = Source.Vec.getValueType().getVectorElementType();
4586     if (SrcEltTy.bitsLT(SmallestEltTy)) {
4587       SmallestEltTy = SrcEltTy;
4588     }
4589   }
4590   unsigned ResMultiplier =
4591       VT.getVectorElementType().getSizeInBits() / SmallestEltTy.getSizeInBits();
4592   NumElts = VT.getSizeInBits() / SmallestEltTy.getSizeInBits();
4593   EVT ShuffleVT = EVT::getVectorVT(*DAG.getContext(), SmallestEltTy, NumElts);
4594
4595   // If the source vector is too wide or too narrow, we may nevertheless be able
4596   // to construct a compatible shuffle either by concatenating it with UNDEF or
4597   // extracting a suitable range of elements.
4598   for (auto &Src : Sources) {
4599     EVT SrcVT = Src.ShuffleVec.getValueType();
4600
4601     if (SrcVT.getSizeInBits() == VT.getSizeInBits())
4602       continue;
4603
4604     // This stage of the search produces a source with the same element type as
4605     // the original, but with a total width matching the BUILD_VECTOR output.
4606     EVT EltVT = SrcVT.getVectorElementType();
4607     unsigned NumSrcElts = VT.getSizeInBits() / EltVT.getSizeInBits();
4608     EVT DestVT = EVT::getVectorVT(*DAG.getContext(), EltVT, NumSrcElts);
4609
4610     if (SrcVT.getSizeInBits() < VT.getSizeInBits()) {
4611       assert(2 * SrcVT.getSizeInBits() == VT.getSizeInBits());
4612       // We can pad out the smaller vector for free, so if it's part of a
4613       // shuffle...
4614       Src.ShuffleVec =
4615           DAG.getNode(ISD::CONCAT_VECTORS, dl, DestVT, Src.ShuffleVec,
4616                       DAG.getUNDEF(Src.ShuffleVec.getValueType()));
4617       continue;
4618     }
4619
4620     assert(SrcVT.getSizeInBits() == 2 * VT.getSizeInBits());
4621
4622     if (Src.MaxElt - Src.MinElt >= NumSrcElts) {
4623       // Span too large for a VEXT to cope
4624       return SDValue();
4625     }
4626
4627     if (Src.MinElt >= NumSrcElts) {
4628       // The extraction can just take the second half
4629       Src.ShuffleVec =
4630           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4631                       DAG.getConstant(NumSrcElts, MVT::i64));
4632       Src.WindowBase = -NumSrcElts;
4633     } else if (Src.MaxElt < NumSrcElts) {
4634       // The extraction can just take the first half
4635       Src.ShuffleVec =
4636           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4637                       DAG.getConstant(0, MVT::i64));
4638     } else {
4639       // An actual VEXT is needed
4640       SDValue VEXTSrc1 =
4641           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4642                       DAG.getConstant(0, MVT::i64));
4643       SDValue VEXTSrc2 =
4644           DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, DestVT, Src.ShuffleVec,
4645                       DAG.getConstant(NumSrcElts, MVT::i64));
4646       unsigned Imm = Src.MinElt * getExtFactor(VEXTSrc1);
4647
4648       Src.ShuffleVec = DAG.getNode(AArch64ISD::EXT, dl, DestVT, VEXTSrc1,
4649                                    VEXTSrc2, DAG.getConstant(Imm, MVT::i32));
4650       Src.WindowBase = -Src.MinElt;
4651     }
4652   }
4653
4654   // Another possible incompatibility occurs from the vector element types. We
4655   // can fix this by bitcasting the source vectors to the same type we intend
4656   // for the shuffle.
4657   for (auto &Src : Sources) {
4658     EVT SrcEltTy = Src.ShuffleVec.getValueType().getVectorElementType();
4659     if (SrcEltTy == SmallestEltTy)
4660       continue;
4661     assert(ShuffleVT.getVectorElementType() == SmallestEltTy);
4662     Src.ShuffleVec = DAG.getNode(ISD::BITCAST, dl, ShuffleVT, Src.ShuffleVec);
4663     Src.WindowScale = SrcEltTy.getSizeInBits() / SmallestEltTy.getSizeInBits();
4664     Src.WindowBase *= Src.WindowScale;
4665   }
4666
4667   // Final sanity check before we try to actually produce a shuffle.
4668   DEBUG(
4669     for (auto Src : Sources)
4670       assert(Src.ShuffleVec.getValueType() == ShuffleVT);
4671   );
4672
4673   // The stars all align, our next step is to produce the mask for the shuffle.
4674   SmallVector<int, 8> Mask(ShuffleVT.getVectorNumElements(), -1);
4675   int BitsPerShuffleLane = ShuffleVT.getVectorElementType().getSizeInBits();
4676   for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
4677     SDValue Entry = Op.getOperand(i);
4678     if (Entry.getOpcode() == ISD::UNDEF)
4679       continue;
4680
4681     auto Src = std::find(Sources.begin(), Sources.end(), Entry.getOperand(0));
4682     int EltNo = cast<ConstantSDNode>(Entry.getOperand(1))->getSExtValue();
4683
4684     // EXTRACT_VECTOR_ELT performs an implicit any_ext; BUILD_VECTOR an implicit
4685     // trunc. So only std::min(SrcBits, DestBits) actually get defined in this
4686     // segment.
4687     EVT OrigEltTy = Entry.getOperand(0).getValueType().getVectorElementType();
4688     int BitsDefined = std::min(OrigEltTy.getSizeInBits(),
4689                                VT.getVectorElementType().getSizeInBits());
4690     int LanesDefined = BitsDefined / BitsPerShuffleLane;
4691
4692     // This source is expected to fill ResMultiplier lanes of the final shuffle,
4693     // starting at the appropriate offset.
4694     int *LaneMask = &Mask[i * ResMultiplier];
4695
4696     int ExtractBase = EltNo * Src->WindowScale + Src->WindowBase;
4697     ExtractBase += NumElts * (Src - Sources.begin());
4698     for (int j = 0; j < LanesDefined; ++j)
4699       LaneMask[j] = ExtractBase + j;
4700   }
4701
4702   // Final check before we try to produce nonsense...
4703   if (!isShuffleMaskLegal(Mask, ShuffleVT))
4704     return SDValue();
4705
4706   SDValue ShuffleOps[] = { DAG.getUNDEF(ShuffleVT), DAG.getUNDEF(ShuffleVT) };
4707   for (unsigned i = 0; i < Sources.size(); ++i)
4708     ShuffleOps[i] = Sources[i].ShuffleVec;
4709
4710   SDValue Shuffle = DAG.getVectorShuffle(ShuffleVT, dl, ShuffleOps[0],
4711                                          ShuffleOps[1], &Mask[0]);
4712   return DAG.getNode(ISD::BITCAST, dl, VT, Shuffle);
4713 }
4714
4715 // check if an EXT instruction can handle the shuffle mask when the
4716 // vector sources of the shuffle are the same.
4717 static bool isSingletonEXTMask(ArrayRef<int> M, EVT VT, unsigned &Imm) {
4718   unsigned NumElts = VT.getVectorNumElements();
4719
4720   // Assume that the first shuffle index is not UNDEF.  Fail if it is.
4721   if (M[0] < 0)
4722     return false;
4723
4724   Imm = M[0];
4725
4726   // If this is a VEXT shuffle, the immediate value is the index of the first
4727   // element.  The other shuffle indices must be the successive elements after
4728   // the first one.
4729   unsigned ExpectedElt = Imm;
4730   for (unsigned i = 1; i < NumElts; ++i) {
4731     // Increment the expected index.  If it wraps around, just follow it
4732     // back to index zero and keep going.
4733     ++ExpectedElt;
4734     if (ExpectedElt == NumElts)
4735       ExpectedElt = 0;
4736
4737     if (M[i] < 0)
4738       continue; // ignore UNDEF indices
4739     if (ExpectedElt != static_cast<unsigned>(M[i]))
4740       return false;
4741   }
4742
4743   return true;
4744 }
4745
4746 // check if an EXT instruction can handle the shuffle mask when the
4747 // vector sources of the shuffle are different.
4748 static bool isEXTMask(ArrayRef<int> M, EVT VT, bool &ReverseEXT,
4749                       unsigned &Imm) {
4750   // Look for the first non-undef element.
4751   const int *FirstRealElt = std::find_if(M.begin(), M.end(),
4752       [](int Elt) {return Elt >= 0;});
4753
4754   // Benefit form APInt to handle overflow when calculating expected element.
4755   unsigned NumElts = VT.getVectorNumElements();
4756   unsigned MaskBits = APInt(32, NumElts * 2).logBase2();
4757   APInt ExpectedElt = APInt(MaskBits, *FirstRealElt + 1);
4758   // The following shuffle indices must be the successive elements after the
4759   // first real element.
4760   const int *FirstWrongElt = std::find_if(FirstRealElt + 1, M.end(),
4761       [&](int Elt) {return Elt != ExpectedElt++ && Elt != -1;});
4762   if (FirstWrongElt != M.end())
4763     return false;
4764
4765   // The index of an EXT is the first element if it is not UNDEF.
4766   // Watch out for the beginning UNDEFs. The EXT index should be the expected
4767   // value of the first element.  E.g.
4768   // <-1, -1, 3, ...> is treated as <1, 2, 3, ...>.
4769   // <-1, -1, 0, 1, ...> is treated as <2*NumElts-2, 2*NumElts-1, 0, 1, ...>.
4770   // ExpectedElt is the last mask index plus 1.
4771   Imm = ExpectedElt.getZExtValue();
4772
4773   // There are two difference cases requiring to reverse input vectors.
4774   // For example, for vector <4 x i32> we have the following cases,
4775   // Case 1: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, -1, 0>)
4776   // Case 2: shufflevector(<4 x i32>,<4 x i32>,<-1, -1, 7, 0>)
4777   // For both cases, we finally use mask <5, 6, 7, 0>, which requires
4778   // to reverse two input vectors.
4779   if (Imm < NumElts)
4780     ReverseEXT = true;
4781   else
4782     Imm -= NumElts;
4783
4784   return true;
4785 }
4786
4787 /// isREVMask - Check if a vector shuffle corresponds to a REV
4788 /// instruction with the specified blocksize.  (The order of the elements
4789 /// within each block of the vector is reversed.)
4790 static bool isREVMask(ArrayRef<int> M, EVT VT, unsigned BlockSize) {
4791   assert((BlockSize == 16 || BlockSize == 32 || BlockSize == 64) &&
4792          "Only possible block sizes for REV are: 16, 32, 64");
4793
4794   unsigned EltSz = VT.getVectorElementType().getSizeInBits();
4795   if (EltSz == 64)
4796     return false;
4797
4798   unsigned NumElts = VT.getVectorNumElements();
4799   unsigned BlockElts = M[0] + 1;
4800   // If the first shuffle index is UNDEF, be optimistic.
4801   if (M[0] < 0)
4802     BlockElts = BlockSize / EltSz;
4803
4804   if (BlockSize <= EltSz || BlockSize != BlockElts * EltSz)
4805     return false;
4806
4807   for (unsigned i = 0; i < NumElts; ++i) {
4808     if (M[i] < 0)
4809       continue; // ignore UNDEF indices
4810     if ((unsigned)M[i] != (i - i % BlockElts) + (BlockElts - 1 - i % BlockElts))
4811       return false;
4812   }
4813
4814   return true;
4815 }
4816
4817 static bool isZIPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4818   unsigned NumElts = VT.getVectorNumElements();
4819   WhichResult = (M[0] == 0 ? 0 : 1);
4820   unsigned Idx = WhichResult * NumElts / 2;
4821   for (unsigned i = 0; i != NumElts; i += 2) {
4822     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4823         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx + NumElts))
4824       return false;
4825     Idx += 1;
4826   }
4827
4828   return true;
4829 }
4830
4831 static bool isUZPMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4832   unsigned NumElts = VT.getVectorNumElements();
4833   WhichResult = (M[0] == 0 ? 0 : 1);
4834   for (unsigned i = 0; i != NumElts; ++i) {
4835     if (M[i] < 0)
4836       continue; // ignore UNDEF indices
4837     if ((unsigned)M[i] != 2 * i + WhichResult)
4838       return false;
4839   }
4840
4841   return true;
4842 }
4843
4844 static bool isTRNMask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4845   unsigned NumElts = VT.getVectorNumElements();
4846   WhichResult = (M[0] == 0 ? 0 : 1);
4847   for (unsigned i = 0; i < NumElts; i += 2) {
4848     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4849         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + NumElts + WhichResult))
4850       return false;
4851   }
4852   return true;
4853 }
4854
4855 /// isZIP_v_undef_Mask - Special case of isZIPMask for canonical form of
4856 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4857 /// Mask is e.g., <0, 0, 1, 1> instead of <0, 4, 1, 5>.
4858 static bool isZIP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4859   unsigned NumElts = VT.getVectorNumElements();
4860   WhichResult = (M[0] == 0 ? 0 : 1);
4861   unsigned Idx = WhichResult * NumElts / 2;
4862   for (unsigned i = 0; i != NumElts; i += 2) {
4863     if ((M[i] >= 0 && (unsigned)M[i] != Idx) ||
4864         (M[i + 1] >= 0 && (unsigned)M[i + 1] != Idx))
4865       return false;
4866     Idx += 1;
4867   }
4868
4869   return true;
4870 }
4871
4872 /// isUZP_v_undef_Mask - Special case of isUZPMask for canonical form of
4873 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4874 /// Mask is e.g., <0, 2, 0, 2> instead of <0, 2, 4, 6>,
4875 static bool isUZP_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4876   unsigned Half = VT.getVectorNumElements() / 2;
4877   WhichResult = (M[0] == 0 ? 0 : 1);
4878   for (unsigned j = 0; j != 2; ++j) {
4879     unsigned Idx = WhichResult;
4880     for (unsigned i = 0; i != Half; ++i) {
4881       int MIdx = M[i + j * Half];
4882       if (MIdx >= 0 && (unsigned)MIdx != Idx)
4883         return false;
4884       Idx += 2;
4885     }
4886   }
4887
4888   return true;
4889 }
4890
4891 /// isTRN_v_undef_Mask - Special case of isTRNMask for canonical form of
4892 /// "vector_shuffle v, v", i.e., "vector_shuffle v, undef".
4893 /// Mask is e.g., <0, 0, 2, 2> instead of <0, 4, 2, 6>.
4894 static bool isTRN_v_undef_Mask(ArrayRef<int> M, EVT VT, unsigned &WhichResult) {
4895   unsigned NumElts = VT.getVectorNumElements();
4896   WhichResult = (M[0] == 0 ? 0 : 1);
4897   for (unsigned i = 0; i < NumElts; i += 2) {
4898     if ((M[i] >= 0 && (unsigned)M[i] != i + WhichResult) ||
4899         (M[i + 1] >= 0 && (unsigned)M[i + 1] != i + WhichResult))
4900       return false;
4901   }
4902   return true;
4903 }
4904
4905 static bool isINSMask(ArrayRef<int> M, int NumInputElements,
4906                       bool &DstIsLeft, int &Anomaly) {
4907   if (M.size() != static_cast<size_t>(NumInputElements))
4908     return false;
4909
4910   int NumLHSMatch = 0, NumRHSMatch = 0;
4911   int LastLHSMismatch = -1, LastRHSMismatch = -1;
4912
4913   for (int i = 0; i < NumInputElements; ++i) {
4914     if (M[i] == -1) {
4915       ++NumLHSMatch;
4916       ++NumRHSMatch;
4917       continue;
4918     }
4919
4920     if (M[i] == i)
4921       ++NumLHSMatch;
4922     else
4923       LastLHSMismatch = i;
4924
4925     if (M[i] == i + NumInputElements)
4926       ++NumRHSMatch;
4927     else
4928       LastRHSMismatch = i;
4929   }
4930
4931   if (NumLHSMatch == NumInputElements - 1) {
4932     DstIsLeft = true;
4933     Anomaly = LastLHSMismatch;
4934     return true;
4935   } else if (NumRHSMatch == NumInputElements - 1) {
4936     DstIsLeft = false;
4937     Anomaly = LastRHSMismatch;
4938     return true;
4939   }
4940
4941   return false;
4942 }
4943
4944 static bool isConcatMask(ArrayRef<int> Mask, EVT VT, bool SplitLHS) {
4945   if (VT.getSizeInBits() != 128)
4946     return false;
4947
4948   unsigned NumElts = VT.getVectorNumElements();
4949
4950   for (int I = 0, E = NumElts / 2; I != E; I++) {
4951     if (Mask[I] != I)
4952       return false;
4953   }
4954
4955   int Offset = NumElts / 2;
4956   for (int I = NumElts / 2, E = NumElts; I != E; I++) {
4957     if (Mask[I] != I + SplitLHS * Offset)
4958       return false;
4959   }
4960
4961   return true;
4962 }
4963
4964 static SDValue tryFormConcatFromShuffle(SDValue Op, SelectionDAG &DAG) {
4965   SDLoc DL(Op);
4966   EVT VT = Op.getValueType();
4967   SDValue V0 = Op.getOperand(0);
4968   SDValue V1 = Op.getOperand(1);
4969   ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Op)->getMask();
4970
4971   if (VT.getVectorElementType() != V0.getValueType().getVectorElementType() ||
4972       VT.getVectorElementType() != V1.getValueType().getVectorElementType())
4973     return SDValue();
4974
4975   bool SplitV0 = V0.getValueType().getSizeInBits() == 128;
4976
4977   if (!isConcatMask(Mask, VT, SplitV0))
4978     return SDValue();
4979
4980   EVT CastVT = EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(),
4981                                 VT.getVectorNumElements() / 2);
4982   if (SplitV0) {
4983     V0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V0,
4984                      DAG.getConstant(0, MVT::i64));
4985   }
4986   if (V1.getValueType().getSizeInBits() == 128) {
4987     V1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, CastVT, V1,
4988                      DAG.getConstant(0, MVT::i64));
4989   }
4990   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, V0, V1);
4991 }
4992
4993 /// GeneratePerfectShuffle - Given an entry in the perfect-shuffle table, emit
4994 /// the specified operations to build the shuffle.
4995 static SDValue GeneratePerfectShuffle(unsigned PFEntry, SDValue LHS,
4996                                       SDValue RHS, SelectionDAG &DAG,
4997                                       SDLoc dl) {
4998   unsigned OpNum = (PFEntry >> 26) & 0x0F;
4999   unsigned LHSID = (PFEntry >> 13) & ((1 << 13) - 1);
5000   unsigned RHSID = (PFEntry >> 0) & ((1 << 13) - 1);
5001
5002   enum {
5003     OP_COPY = 0, // Copy, used for things like <u,u,u,3> to say it is <0,1,2,3>
5004     OP_VREV,
5005     OP_VDUP0,
5006     OP_VDUP1,
5007     OP_VDUP2,
5008     OP_VDUP3,
5009     OP_VEXT1,
5010     OP_VEXT2,
5011     OP_VEXT3,
5012     OP_VUZPL, // VUZP, left result
5013     OP_VUZPR, // VUZP, right result
5014     OP_VZIPL, // VZIP, left result
5015     OP_VZIPR, // VZIP, right result
5016     OP_VTRNL, // VTRN, left result
5017     OP_VTRNR  // VTRN, right result
5018   };
5019
5020   if (OpNum == OP_COPY) {
5021     if (LHSID == (1 * 9 + 2) * 9 + 3)
5022       return LHS;
5023     assert(LHSID == ((4 * 9 + 5) * 9 + 6) * 9 + 7 && "Illegal OP_COPY!");
5024     return RHS;
5025   }
5026
5027   SDValue OpLHS, OpRHS;
5028   OpLHS = GeneratePerfectShuffle(PerfectShuffleTable[LHSID], LHS, RHS, DAG, dl);
5029   OpRHS = GeneratePerfectShuffle(PerfectShuffleTable[RHSID], LHS, RHS, DAG, dl);
5030   EVT VT = OpLHS.getValueType();
5031
5032   switch (OpNum) {
5033   default:
5034     llvm_unreachable("Unknown shuffle opcode!");
5035   case OP_VREV:
5036     // VREV divides the vector in half and swaps within the half.
5037     if (VT.getVectorElementType() == MVT::i32 ||
5038         VT.getVectorElementType() == MVT::f32)
5039       return DAG.getNode(AArch64ISD::REV64, dl, VT, OpLHS);
5040     // vrev <4 x i16> -> REV32
5041     if (VT.getVectorElementType() == MVT::i16 ||
5042         VT.getVectorElementType() == MVT::f16)
5043       return DAG.getNode(AArch64ISD::REV32, dl, VT, OpLHS);
5044     // vrev <4 x i8> -> REV16
5045     assert(VT.getVectorElementType() == MVT::i8);
5046     return DAG.getNode(AArch64ISD::REV16, dl, VT, OpLHS);
5047   case OP_VDUP0:
5048   case OP_VDUP1:
5049   case OP_VDUP2:
5050   case OP_VDUP3: {
5051     EVT EltTy = VT.getVectorElementType();
5052     unsigned Opcode;
5053     if (EltTy == MVT::i8)
5054       Opcode = AArch64ISD::DUPLANE8;
5055     else if (EltTy == MVT::i16)
5056       Opcode = AArch64ISD::DUPLANE16;
5057     else if (EltTy == MVT::i32 || EltTy == MVT::f32)
5058       Opcode = AArch64ISD::DUPLANE32;
5059     else if (EltTy == MVT::i64 || EltTy == MVT::f64)
5060       Opcode = AArch64ISD::DUPLANE64;
5061     else
5062       llvm_unreachable("Invalid vector element type?");
5063
5064     if (VT.getSizeInBits() == 64)
5065       OpLHS = WidenVector(OpLHS, DAG);
5066     SDValue Lane = DAG.getConstant(OpNum - OP_VDUP0, MVT::i64);
5067     return DAG.getNode(Opcode, dl, VT, OpLHS, Lane);
5068   }
5069   case OP_VEXT1:
5070   case OP_VEXT2:
5071   case OP_VEXT3: {
5072     unsigned Imm = (OpNum - OP_VEXT1 + 1) * getExtFactor(OpLHS);
5073     return DAG.getNode(AArch64ISD::EXT, dl, VT, OpLHS, OpRHS,
5074                        DAG.getConstant(Imm, MVT::i32));
5075   }
5076   case OP_VUZPL:
5077     return DAG.getNode(AArch64ISD::UZP1, dl, DAG.getVTList(VT, VT), OpLHS,
5078                        OpRHS);
5079   case OP_VUZPR:
5080     return DAG.getNode(AArch64ISD::UZP2, dl, DAG.getVTList(VT, VT), OpLHS,
5081                        OpRHS);
5082   case OP_VZIPL:
5083     return DAG.getNode(AArch64ISD::ZIP1, dl, DAG.getVTList(VT, VT), OpLHS,
5084                        OpRHS);
5085   case OP_VZIPR:
5086     return DAG.getNode(AArch64ISD::ZIP2, dl, DAG.getVTList(VT, VT), OpLHS,
5087                        OpRHS);
5088   case OP_VTRNL:
5089     return DAG.getNode(AArch64ISD::TRN1, dl, DAG.getVTList(VT, VT), OpLHS,
5090                        OpRHS);
5091   case OP_VTRNR:
5092     return DAG.getNode(AArch64ISD::TRN2, dl, DAG.getVTList(VT, VT), OpLHS,
5093                        OpRHS);
5094   }
5095 }
5096
5097 static SDValue GenerateTBL(SDValue Op, ArrayRef<int> ShuffleMask,
5098                            SelectionDAG &DAG) {
5099   // Check to see if we can use the TBL instruction.
5100   SDValue V1 = Op.getOperand(0);
5101   SDValue V2 = Op.getOperand(1);
5102   SDLoc DL(Op);
5103
5104   EVT EltVT = Op.getValueType().getVectorElementType();
5105   unsigned BytesPerElt = EltVT.getSizeInBits() / 8;
5106
5107   SmallVector<SDValue, 8> TBLMask;
5108   for (int Val : ShuffleMask) {
5109     for (unsigned Byte = 0; Byte < BytesPerElt; ++Byte) {
5110       unsigned Offset = Byte + Val * BytesPerElt;
5111       TBLMask.push_back(DAG.getConstant(Offset, MVT::i32));
5112     }
5113   }
5114
5115   MVT IndexVT = MVT::v8i8;
5116   unsigned IndexLen = 8;
5117   if (Op.getValueType().getSizeInBits() == 128) {
5118     IndexVT = MVT::v16i8;
5119     IndexLen = 16;
5120   }
5121
5122   SDValue V1Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V1);
5123   SDValue V2Cst = DAG.getNode(ISD::BITCAST, DL, IndexVT, V2);
5124
5125   SDValue Shuffle;
5126   if (V2.getNode()->getOpcode() == ISD::UNDEF) {
5127     if (IndexLen == 8)
5128       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V1Cst);
5129     Shuffle = DAG.getNode(
5130         ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5131         DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5132         DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5133                     makeArrayRef(TBLMask.data(), IndexLen)));
5134   } else {
5135     if (IndexLen == 8) {
5136       V1Cst = DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v16i8, V1Cst, V2Cst);
5137       Shuffle = DAG.getNode(
5138           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5139           DAG.getConstant(Intrinsic::aarch64_neon_tbl1, MVT::i32), V1Cst,
5140           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5141                       makeArrayRef(TBLMask.data(), IndexLen)));
5142     } else {
5143       // FIXME: We cannot, for the moment, emit a TBL2 instruction because we
5144       // cannot currently represent the register constraints on the input
5145       // table registers.
5146       //  Shuffle = DAG.getNode(AArch64ISD::TBL2, DL, IndexVT, V1Cst, V2Cst,
5147       //                   DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5148       //                               &TBLMask[0], IndexLen));
5149       Shuffle = DAG.getNode(
5150           ISD::INTRINSIC_WO_CHAIN, DL, IndexVT,
5151           DAG.getConstant(Intrinsic::aarch64_neon_tbl2, MVT::i32), V1Cst, V2Cst,
5152           DAG.getNode(ISD::BUILD_VECTOR, DL, IndexVT,
5153                       makeArrayRef(TBLMask.data(), IndexLen)));
5154     }
5155   }
5156   return DAG.getNode(ISD::BITCAST, DL, Op.getValueType(), Shuffle);
5157 }
5158
5159 static unsigned getDUPLANEOp(EVT EltType) {
5160   if (EltType == MVT::i8)
5161     return AArch64ISD::DUPLANE8;
5162   if (EltType == MVT::i16 || EltType == MVT::f16)
5163     return AArch64ISD::DUPLANE16;
5164   if (EltType == MVT::i32 || EltType == MVT::f32)
5165     return AArch64ISD::DUPLANE32;
5166   if (EltType == MVT::i64 || EltType == MVT::f64)
5167     return AArch64ISD::DUPLANE64;
5168
5169   llvm_unreachable("Invalid vector element type?");
5170 }
5171
5172 SDValue AArch64TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op,
5173                                                    SelectionDAG &DAG) const {
5174   SDLoc dl(Op);
5175   EVT VT = Op.getValueType();
5176
5177   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(Op.getNode());
5178
5179   // Convert shuffles that are directly supported on NEON to target-specific
5180   // DAG nodes, instead of keeping them as shuffles and matching them again
5181   // during code selection.  This is more efficient and avoids the possibility
5182   // of inconsistencies between legalization and selection.
5183   ArrayRef<int> ShuffleMask = SVN->getMask();
5184
5185   SDValue V1 = Op.getOperand(0);
5186   SDValue V2 = Op.getOperand(1);
5187
5188   if (ShuffleVectorSDNode::isSplatMask(&ShuffleMask[0],
5189                                        V1.getValueType().getSimpleVT())) {
5190     int Lane = SVN->getSplatIndex();
5191     // If this is undef splat, generate it via "just" vdup, if possible.
5192     if (Lane == -1)
5193       Lane = 0;
5194
5195     if (Lane == 0 && V1.getOpcode() == ISD::SCALAR_TO_VECTOR)
5196       return DAG.getNode(AArch64ISD::DUP, dl, V1.getValueType(),
5197                          V1.getOperand(0));
5198     // Test if V1 is a BUILD_VECTOR and the lane being referenced is a non-
5199     // constant. If so, we can just reference the lane's definition directly.
5200     if (V1.getOpcode() == ISD::BUILD_VECTOR &&
5201         !isa<ConstantSDNode>(V1.getOperand(Lane)))
5202       return DAG.getNode(AArch64ISD::DUP, dl, VT, V1.getOperand(Lane));
5203
5204     // Otherwise, duplicate from the lane of the input vector.
5205     unsigned Opcode = getDUPLANEOp(V1.getValueType().getVectorElementType());
5206
5207     // SelectionDAGBuilder may have "helpfully" already extracted or conatenated
5208     // to make a vector of the same size as this SHUFFLE. We can ignore the
5209     // extract entirely, and canonicalise the concat using WidenVector.
5210     if (V1.getOpcode() == ISD::EXTRACT_SUBVECTOR) {
5211       Lane += cast<ConstantSDNode>(V1.getOperand(1))->getZExtValue();
5212       V1 = V1.getOperand(0);
5213     } else if (V1.getOpcode() == ISD::CONCAT_VECTORS) {
5214       unsigned Idx = Lane >= (int)VT.getVectorNumElements() / 2;
5215       Lane -= Idx * VT.getVectorNumElements() / 2;
5216       V1 = WidenVector(V1.getOperand(Idx), DAG);
5217     } else if (VT.getSizeInBits() == 64)
5218       V1 = WidenVector(V1, DAG);
5219
5220     return DAG.getNode(Opcode, dl, VT, V1, DAG.getConstant(Lane, MVT::i64));
5221   }
5222
5223   if (isREVMask(ShuffleMask, VT, 64))
5224     return DAG.getNode(AArch64ISD::REV64, dl, V1.getValueType(), V1, V2);
5225   if (isREVMask(ShuffleMask, VT, 32))
5226     return DAG.getNode(AArch64ISD::REV32, dl, V1.getValueType(), V1, V2);
5227   if (isREVMask(ShuffleMask, VT, 16))
5228     return DAG.getNode(AArch64ISD::REV16, dl, V1.getValueType(), V1, V2);
5229
5230   bool ReverseEXT = false;
5231   unsigned Imm;
5232   if (isEXTMask(ShuffleMask, VT, ReverseEXT, Imm)) {
5233     if (ReverseEXT)
5234       std::swap(V1, V2);
5235     Imm *= getExtFactor(V1);
5236     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V2,
5237                        DAG.getConstant(Imm, MVT::i32));
5238   } else if (V2->getOpcode() == ISD::UNDEF &&
5239              isSingletonEXTMask(ShuffleMask, VT, Imm)) {
5240     Imm *= getExtFactor(V1);
5241     return DAG.getNode(AArch64ISD::EXT, dl, V1.getValueType(), V1, V1,
5242                        DAG.getConstant(Imm, MVT::i32));
5243   }
5244
5245   unsigned WhichResult;
5246   if (isZIPMask(ShuffleMask, VT, WhichResult)) {
5247     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5248     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5249   }
5250   if (isUZPMask(ShuffleMask, VT, WhichResult)) {
5251     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5252     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5253   }
5254   if (isTRNMask(ShuffleMask, VT, WhichResult)) {
5255     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5256     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V2);
5257   }
5258
5259   if (isZIP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5260     unsigned Opc = (WhichResult == 0) ? AArch64ISD::ZIP1 : AArch64ISD::ZIP2;
5261     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5262   }
5263   if (isUZP_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5264     unsigned Opc = (WhichResult == 0) ? AArch64ISD::UZP1 : AArch64ISD::UZP2;
5265     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5266   }
5267   if (isTRN_v_undef_Mask(ShuffleMask, VT, WhichResult)) {
5268     unsigned Opc = (WhichResult == 0) ? AArch64ISD::TRN1 : AArch64ISD::TRN2;
5269     return DAG.getNode(Opc, dl, V1.getValueType(), V1, V1);
5270   }
5271
5272   SDValue Concat = tryFormConcatFromShuffle(Op, DAG);
5273   if (Concat.getNode())
5274     return Concat;
5275
5276   bool DstIsLeft;
5277   int Anomaly;
5278   int NumInputElements = V1.getValueType().getVectorNumElements();
5279   if (isINSMask(ShuffleMask, NumInputElements, DstIsLeft, Anomaly)) {
5280     SDValue DstVec = DstIsLeft ? V1 : V2;
5281     SDValue DstLaneV = DAG.getConstant(Anomaly, MVT::i64);
5282
5283     SDValue SrcVec = V1;
5284     int SrcLane = ShuffleMask[Anomaly];
5285     if (SrcLane >= NumInputElements) {
5286       SrcVec = V2;
5287       SrcLane -= VT.getVectorNumElements();
5288     }
5289     SDValue SrcLaneV = DAG.getConstant(SrcLane, MVT::i64);
5290
5291     EVT ScalarVT = VT.getVectorElementType();
5292
5293     if (ScalarVT.getSizeInBits() < 32 && ScalarVT.isInteger())
5294       ScalarVT = MVT::i32;
5295
5296     return DAG.getNode(
5297         ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5298         DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ScalarVT, SrcVec, SrcLaneV),
5299         DstLaneV);
5300   }
5301
5302   // If the shuffle is not directly supported and it has 4 elements, use
5303   // the PerfectShuffle-generated table to synthesize it from other shuffles.
5304   unsigned NumElts = VT.getVectorNumElements();
5305   if (NumElts == 4) {
5306     unsigned PFIndexes[4];
5307     for (unsigned i = 0; i != 4; ++i) {
5308       if (ShuffleMask[i] < 0)
5309         PFIndexes[i] = 8;
5310       else
5311         PFIndexes[i] = ShuffleMask[i];
5312     }
5313
5314     // Compute the index in the perfect shuffle table.
5315     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
5316                             PFIndexes[2] * 9 + PFIndexes[3];
5317     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
5318     unsigned Cost = (PFEntry >> 30);
5319
5320     if (Cost <= 4)
5321       return GeneratePerfectShuffle(PFEntry, V1, V2, DAG, dl);
5322   }
5323
5324   return GenerateTBL(Op, ShuffleMask, DAG);
5325 }
5326
5327 static bool resolveBuildVector(BuildVectorSDNode *BVN, APInt &CnstBits,
5328                                APInt &UndefBits) {
5329   EVT VT = BVN->getValueType(0);
5330   APInt SplatBits, SplatUndef;
5331   unsigned SplatBitSize;
5332   bool HasAnyUndefs;
5333   if (BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize, HasAnyUndefs)) {
5334     unsigned NumSplats = VT.getSizeInBits() / SplatBitSize;
5335
5336     for (unsigned i = 0; i < NumSplats; ++i) {
5337       CnstBits <<= SplatBitSize;
5338       UndefBits <<= SplatBitSize;
5339       CnstBits |= SplatBits.zextOrTrunc(VT.getSizeInBits());
5340       UndefBits |= (SplatBits ^ SplatUndef).zextOrTrunc(VT.getSizeInBits());
5341     }
5342
5343     return true;
5344   }
5345
5346   return false;
5347 }
5348
5349 SDValue AArch64TargetLowering::LowerVectorAND(SDValue Op,
5350                                               SelectionDAG &DAG) const {
5351   BuildVectorSDNode *BVN =
5352       dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5353   SDValue LHS = Op.getOperand(0);
5354   SDLoc dl(Op);
5355   EVT VT = Op.getValueType();
5356
5357   if (!BVN)
5358     return Op;
5359
5360   APInt CnstBits(VT.getSizeInBits(), 0);
5361   APInt UndefBits(VT.getSizeInBits(), 0);
5362   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5363     // We only have BIC vector immediate instruction, which is and-not.
5364     CnstBits = ~CnstBits;
5365
5366     // We make use of a little bit of goto ickiness in order to avoid having to
5367     // duplicate the immediate matching logic for the undef toggled case.
5368     bool SecondTry = false;
5369   AttemptModImm:
5370
5371     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5372       CnstBits = CnstBits.zextOrTrunc(64);
5373       uint64_t CnstVal = CnstBits.getZExtValue();
5374
5375       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5376         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5377         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5378         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5379                                   DAG.getConstant(CnstVal, MVT::i32),
5380                                   DAG.getConstant(0, MVT::i32));
5381         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5382       }
5383
5384       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5385         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5386         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5387         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5388                                   DAG.getConstant(CnstVal, MVT::i32),
5389                                   DAG.getConstant(8, MVT::i32));
5390         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5391       }
5392
5393       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5394         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5395         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5396         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5397                                   DAG.getConstant(CnstVal, MVT::i32),
5398                                   DAG.getConstant(16, MVT::i32));
5399         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5400       }
5401
5402       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5403         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5404         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5405         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5406                                   DAG.getConstant(CnstVal, MVT::i32),
5407                                   DAG.getConstant(24, MVT::i32));
5408         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5409       }
5410
5411       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5412         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5413         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5414         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5415                                   DAG.getConstant(CnstVal, MVT::i32),
5416                                   DAG.getConstant(0, MVT::i32));
5417         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5418       }
5419
5420       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5421         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5422         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5423         SDValue Mov = DAG.getNode(AArch64ISD::BICi, dl, MovTy, LHS,
5424                                   DAG.getConstant(CnstVal, MVT::i32),
5425                                   DAG.getConstant(8, MVT::i32));
5426         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5427       }
5428     }
5429
5430     if (SecondTry)
5431       goto FailedModImm;
5432     SecondTry = true;
5433     CnstBits = ~UndefBits;
5434     goto AttemptModImm;
5435   }
5436
5437 // We can always fall back to a non-immediate AND.
5438 FailedModImm:
5439   return Op;
5440 }
5441
5442 // Specialized code to quickly find if PotentialBVec is a BuildVector that
5443 // consists of only the same constant int value, returned in reference arg
5444 // ConstVal
5445 static bool isAllConstantBuildVector(const SDValue &PotentialBVec,
5446                                      uint64_t &ConstVal) {
5447   BuildVectorSDNode *Bvec = dyn_cast<BuildVectorSDNode>(PotentialBVec);
5448   if (!Bvec)
5449     return false;
5450   ConstantSDNode *FirstElt = dyn_cast<ConstantSDNode>(Bvec->getOperand(0));
5451   if (!FirstElt)
5452     return false;
5453   EVT VT = Bvec->getValueType(0);
5454   unsigned NumElts = VT.getVectorNumElements();
5455   for (unsigned i = 1; i < NumElts; ++i)
5456     if (dyn_cast<ConstantSDNode>(Bvec->getOperand(i)) != FirstElt)
5457       return false;
5458   ConstVal = FirstElt->getZExtValue();
5459   return true;
5460 }
5461
5462 static unsigned getIntrinsicID(const SDNode *N) {
5463   unsigned Opcode = N->getOpcode();
5464   switch (Opcode) {
5465   default:
5466     return Intrinsic::not_intrinsic;
5467   case ISD::INTRINSIC_WO_CHAIN: {
5468     unsigned IID = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
5469     if (IID < Intrinsic::num_intrinsics)
5470       return IID;
5471     return Intrinsic::not_intrinsic;
5472   }
5473   }
5474 }
5475
5476 // Attempt to form a vector S[LR]I from (or (and X, BvecC1), (lsl Y, C2)),
5477 // to (SLI X, Y, C2), where X and Y have matching vector types, BvecC1 is a
5478 // BUILD_VECTORs with constant element C1, C2 is a constant, and C1 == ~C2.
5479 // Also, logical shift right -> sri, with the same structure.
5480 static SDValue tryLowerToSLI(SDNode *N, SelectionDAG &DAG) {
5481   EVT VT = N->getValueType(0);
5482
5483   if (!VT.isVector())
5484     return SDValue();
5485
5486   SDLoc DL(N);
5487
5488   // Is the first op an AND?
5489   const SDValue And = N->getOperand(0);
5490   if (And.getOpcode() != ISD::AND)
5491     return SDValue();
5492
5493   // Is the second op an shl or lshr?
5494   SDValue Shift = N->getOperand(1);
5495   // This will have been turned into: AArch64ISD::VSHL vector, #shift
5496   // or AArch64ISD::VLSHR vector, #shift
5497   unsigned ShiftOpc = Shift.getOpcode();
5498   if ((ShiftOpc != AArch64ISD::VSHL && ShiftOpc != AArch64ISD::VLSHR))
5499     return SDValue();
5500   bool IsShiftRight = ShiftOpc == AArch64ISD::VLSHR;
5501
5502   // Is the shift amount constant?
5503   ConstantSDNode *C2node = dyn_cast<ConstantSDNode>(Shift.getOperand(1));
5504   if (!C2node)
5505     return SDValue();
5506
5507   // Is the and mask vector all constant?
5508   uint64_t C1;
5509   if (!isAllConstantBuildVector(And.getOperand(1), C1))
5510     return SDValue();
5511
5512   // Is C1 == ~C2, taking into account how much one can shift elements of a
5513   // particular size?
5514   uint64_t C2 = C2node->getZExtValue();
5515   unsigned ElemSizeInBits = VT.getVectorElementType().getSizeInBits();
5516   if (C2 > ElemSizeInBits)
5517     return SDValue();
5518   unsigned ElemMask = (1 << ElemSizeInBits) - 1;
5519   if ((C1 & ElemMask) != (~C2 & ElemMask))
5520     return SDValue();
5521
5522   SDValue X = And.getOperand(0);
5523   SDValue Y = Shift.getOperand(0);
5524
5525   unsigned Intrin =
5526       IsShiftRight ? Intrinsic::aarch64_neon_vsri : Intrinsic::aarch64_neon_vsli;
5527   SDValue ResultSLI =
5528       DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
5529                   DAG.getConstant(Intrin, MVT::i32), X, Y, Shift.getOperand(1));
5530
5531   DEBUG(dbgs() << "aarch64-lower: transformed: \n");
5532   DEBUG(N->dump(&DAG));
5533   DEBUG(dbgs() << "into: \n");
5534   DEBUG(ResultSLI->dump(&DAG));
5535
5536   ++NumShiftInserts;
5537   return ResultSLI;
5538 }
5539
5540 SDValue AArch64TargetLowering::LowerVectorOR(SDValue Op,
5541                                              SelectionDAG &DAG) const {
5542   // Attempt to form a vector S[LR]I from (or (and X, C1), (lsl Y, C2))
5543   if (EnableAArch64SlrGeneration) {
5544     SDValue Res = tryLowerToSLI(Op.getNode(), DAG);
5545     if (Res.getNode())
5546       return Res;
5547   }
5548
5549   BuildVectorSDNode *BVN =
5550       dyn_cast<BuildVectorSDNode>(Op.getOperand(0).getNode());
5551   SDValue LHS = Op.getOperand(1);
5552   SDLoc dl(Op);
5553   EVT VT = Op.getValueType();
5554
5555   // OR commutes, so try swapping the operands.
5556   if (!BVN) {
5557     LHS = Op.getOperand(0);
5558     BVN = dyn_cast<BuildVectorSDNode>(Op.getOperand(1).getNode());
5559   }
5560   if (!BVN)
5561     return Op;
5562
5563   APInt CnstBits(VT.getSizeInBits(), 0);
5564   APInt UndefBits(VT.getSizeInBits(), 0);
5565   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5566     // We make use of a little bit of goto ickiness in order to avoid having to
5567     // duplicate the immediate matching logic for the undef toggled case.
5568     bool SecondTry = false;
5569   AttemptModImm:
5570
5571     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5572       CnstBits = CnstBits.zextOrTrunc(64);
5573       uint64_t CnstVal = CnstBits.getZExtValue();
5574
5575       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5576         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5577         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5578         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5579                                   DAG.getConstant(CnstVal, MVT::i32),
5580                                   DAG.getConstant(0, MVT::i32));
5581         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5582       }
5583
5584       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5585         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5586         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5587         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5588                                   DAG.getConstant(CnstVal, MVT::i32),
5589                                   DAG.getConstant(8, MVT::i32));
5590         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5591       }
5592
5593       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5594         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5595         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5596         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5597                                   DAG.getConstant(CnstVal, MVT::i32),
5598                                   DAG.getConstant(16, MVT::i32));
5599         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5600       }
5601
5602       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5603         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5604         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5605         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5606                                   DAG.getConstant(CnstVal, MVT::i32),
5607                                   DAG.getConstant(24, MVT::i32));
5608         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5609       }
5610
5611       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5612         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5613         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5614         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5615                                   DAG.getConstant(CnstVal, MVT::i32),
5616                                   DAG.getConstant(0, MVT::i32));
5617         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5618       }
5619
5620       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5621         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5622         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5623         SDValue Mov = DAG.getNode(AArch64ISD::ORRi, dl, MovTy, LHS,
5624                                   DAG.getConstant(CnstVal, MVT::i32),
5625                                   DAG.getConstant(8, MVT::i32));
5626         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5627       }
5628     }
5629
5630     if (SecondTry)
5631       goto FailedModImm;
5632     SecondTry = true;
5633     CnstBits = UndefBits;
5634     goto AttemptModImm;
5635   }
5636
5637 // We can always fall back to a non-immediate OR.
5638 FailedModImm:
5639   return Op;
5640 }
5641
5642 // Normalize the operands of BUILD_VECTOR. The value of constant operands will
5643 // be truncated to fit element width.
5644 static SDValue NormalizeBuildVector(SDValue Op,
5645                                     SelectionDAG &DAG) {
5646   assert(Op.getOpcode() == ISD::BUILD_VECTOR && "Unknown opcode!");
5647   SDLoc dl(Op);
5648   EVT VT = Op.getValueType();
5649   EVT EltTy= VT.getVectorElementType();
5650
5651   if (EltTy.isFloatingPoint() || EltTy.getSizeInBits() > 16)
5652     return Op;
5653
5654   SmallVector<SDValue, 16> Ops;
5655   for (unsigned I = 0, E = VT.getVectorNumElements(); I != E; ++I) {
5656     SDValue Lane = Op.getOperand(I);
5657     if (Lane.getOpcode() == ISD::Constant) {
5658       APInt LowBits(EltTy.getSizeInBits(),
5659                     cast<ConstantSDNode>(Lane)->getZExtValue());
5660       Lane = DAG.getConstant(LowBits.getZExtValue(), MVT::i32);
5661     }
5662     Ops.push_back(Lane);
5663   }
5664   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5665 }
5666
5667 SDValue AArch64TargetLowering::LowerBUILD_VECTOR(SDValue Op,
5668                                                  SelectionDAG &DAG) const {
5669   SDLoc dl(Op);
5670   EVT VT = Op.getValueType();
5671   Op = NormalizeBuildVector(Op, DAG);
5672   BuildVectorSDNode *BVN = cast<BuildVectorSDNode>(Op.getNode());
5673
5674   APInt CnstBits(VT.getSizeInBits(), 0);
5675   APInt UndefBits(VT.getSizeInBits(), 0);
5676   if (resolveBuildVector(BVN, CnstBits, UndefBits)) {
5677     // We make use of a little bit of goto ickiness in order to avoid having to
5678     // duplicate the immediate matching logic for the undef toggled case.
5679     bool SecondTry = false;
5680   AttemptModImm:
5681
5682     if (CnstBits.getHiBits(64) == CnstBits.getLoBits(64)) {
5683       CnstBits = CnstBits.zextOrTrunc(64);
5684       uint64_t CnstVal = CnstBits.getZExtValue();
5685
5686       // Certain magic vector constants (used to express things like NOT
5687       // and NEG) are passed through unmodified.  This allows codegen patterns
5688       // for these operations to match.  Special-purpose patterns will lower
5689       // these immediates to MOVIs if it proves necessary.
5690       if (VT.isInteger() && (CnstVal == 0 || CnstVal == ~0ULL))
5691         return Op;
5692
5693       // The many faces of MOVI...
5694       if (AArch64_AM::isAdvSIMDModImmType10(CnstVal)) {
5695         CnstVal = AArch64_AM::encodeAdvSIMDModImmType10(CnstVal);
5696         if (VT.getSizeInBits() == 128) {
5697           SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::v2i64,
5698                                     DAG.getConstant(CnstVal, MVT::i32));
5699           return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5700         }
5701
5702         // Support the V64 version via subregister insertion.
5703         SDValue Mov = DAG.getNode(AArch64ISD::MOVIedit, dl, MVT::f64,
5704                                   DAG.getConstant(CnstVal, MVT::i32));
5705         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5706       }
5707
5708       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5709         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5710         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5711         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5712                                   DAG.getConstant(CnstVal, MVT::i32),
5713                                   DAG.getConstant(0, MVT::i32));
5714         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5715       }
5716
5717       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5718         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5719         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5720         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5721                                   DAG.getConstant(CnstVal, MVT::i32),
5722                                   DAG.getConstant(8, MVT::i32));
5723         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5724       }
5725
5726       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5727         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5728         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5729         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5730                                   DAG.getConstant(CnstVal, MVT::i32),
5731                                   DAG.getConstant(16, MVT::i32));
5732         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5733       }
5734
5735       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5736         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5737         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5738         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5739                                   DAG.getConstant(CnstVal, MVT::i32),
5740                                   DAG.getConstant(24, MVT::i32));
5741         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5742       }
5743
5744       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5745         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5746         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5747         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5748                                   DAG.getConstant(CnstVal, MVT::i32),
5749                                   DAG.getConstant(0, MVT::i32));
5750         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5751       }
5752
5753       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5754         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5755         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5756         SDValue Mov = DAG.getNode(AArch64ISD::MOVIshift, dl, MovTy,
5757                                   DAG.getConstant(CnstVal, MVT::i32),
5758                                   DAG.getConstant(8, MVT::i32));
5759         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5760       }
5761
5762       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5763         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5764         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5765         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5766                                   DAG.getConstant(CnstVal, MVT::i32),
5767                                   DAG.getConstant(264, MVT::i32));
5768         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5769       }
5770
5771       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5772         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5773         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5774         SDValue Mov = DAG.getNode(AArch64ISD::MOVImsl, dl, MovTy,
5775                                   DAG.getConstant(CnstVal, MVT::i32),
5776                                   DAG.getConstant(272, MVT::i32));
5777         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5778       }
5779
5780       if (AArch64_AM::isAdvSIMDModImmType9(CnstVal)) {
5781         CnstVal = AArch64_AM::encodeAdvSIMDModImmType9(CnstVal);
5782         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v16i8 : MVT::v8i8;
5783         SDValue Mov = DAG.getNode(AArch64ISD::MOVI, dl, MovTy,
5784                                   DAG.getConstant(CnstVal, MVT::i32));
5785         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5786       }
5787
5788       // The few faces of FMOV...
5789       if (AArch64_AM::isAdvSIMDModImmType11(CnstVal)) {
5790         CnstVal = AArch64_AM::encodeAdvSIMDModImmType11(CnstVal);
5791         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4f32 : MVT::v2f32;
5792         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MovTy,
5793                                   DAG.getConstant(CnstVal, MVT::i32));
5794         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5795       }
5796
5797       if (AArch64_AM::isAdvSIMDModImmType12(CnstVal) &&
5798           VT.getSizeInBits() == 128) {
5799         CnstVal = AArch64_AM::encodeAdvSIMDModImmType12(CnstVal);
5800         SDValue Mov = DAG.getNode(AArch64ISD::FMOV, dl, MVT::v2f64,
5801                                   DAG.getConstant(CnstVal, MVT::i32));
5802         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5803       }
5804
5805       // The many faces of MVNI...
5806       CnstVal = ~CnstVal;
5807       if (AArch64_AM::isAdvSIMDModImmType1(CnstVal)) {
5808         CnstVal = AArch64_AM::encodeAdvSIMDModImmType1(CnstVal);
5809         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5810         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5811                                   DAG.getConstant(CnstVal, MVT::i32),
5812                                   DAG.getConstant(0, MVT::i32));
5813         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5814       }
5815
5816       if (AArch64_AM::isAdvSIMDModImmType2(CnstVal)) {
5817         CnstVal = AArch64_AM::encodeAdvSIMDModImmType2(CnstVal);
5818         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5819         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5820                                   DAG.getConstant(CnstVal, MVT::i32),
5821                                   DAG.getConstant(8, MVT::i32));
5822         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5823       }
5824
5825       if (AArch64_AM::isAdvSIMDModImmType3(CnstVal)) {
5826         CnstVal = AArch64_AM::encodeAdvSIMDModImmType3(CnstVal);
5827         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5828         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5829                                   DAG.getConstant(CnstVal, MVT::i32),
5830                                   DAG.getConstant(16, MVT::i32));
5831         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5832       }
5833
5834       if (AArch64_AM::isAdvSIMDModImmType4(CnstVal)) {
5835         CnstVal = AArch64_AM::encodeAdvSIMDModImmType4(CnstVal);
5836         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5837         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5838                                   DAG.getConstant(CnstVal, MVT::i32),
5839                                   DAG.getConstant(24, MVT::i32));
5840         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5841       }
5842
5843       if (AArch64_AM::isAdvSIMDModImmType5(CnstVal)) {
5844         CnstVal = AArch64_AM::encodeAdvSIMDModImmType5(CnstVal);
5845         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5846         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5847                                   DAG.getConstant(CnstVal, MVT::i32),
5848                                   DAG.getConstant(0, MVT::i32));
5849         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5850       }
5851
5852       if (AArch64_AM::isAdvSIMDModImmType6(CnstVal)) {
5853         CnstVal = AArch64_AM::encodeAdvSIMDModImmType6(CnstVal);
5854         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v8i16 : MVT::v4i16;
5855         SDValue Mov = DAG.getNode(AArch64ISD::MVNIshift, dl, MovTy,
5856                                   DAG.getConstant(CnstVal, MVT::i32),
5857                                   DAG.getConstant(8, MVT::i32));
5858         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5859       }
5860
5861       if (AArch64_AM::isAdvSIMDModImmType7(CnstVal)) {
5862         CnstVal = AArch64_AM::encodeAdvSIMDModImmType7(CnstVal);
5863         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5864         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5865                                   DAG.getConstant(CnstVal, MVT::i32),
5866                                   DAG.getConstant(264, MVT::i32));
5867         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5868       }
5869
5870       if (AArch64_AM::isAdvSIMDModImmType8(CnstVal)) {
5871         CnstVal = AArch64_AM::encodeAdvSIMDModImmType8(CnstVal);
5872         MVT MovTy = (VT.getSizeInBits() == 128) ? MVT::v4i32 : MVT::v2i32;
5873         SDValue Mov = DAG.getNode(AArch64ISD::MVNImsl, dl, MovTy,
5874                                   DAG.getConstant(CnstVal, MVT::i32),
5875                                   DAG.getConstant(272, MVT::i32));
5876         return DAG.getNode(AArch64ISD::NVCAST, dl, VT, Mov);
5877       }
5878     }
5879
5880     if (SecondTry)
5881       goto FailedModImm;
5882     SecondTry = true;
5883     CnstBits = UndefBits;
5884     goto AttemptModImm;
5885   }
5886 FailedModImm:
5887
5888   // Scan through the operands to find some interesting properties we can
5889   // exploit:
5890   //   1) If only one value is used, we can use a DUP, or
5891   //   2) if only the low element is not undef, we can just insert that, or
5892   //   3) if only one constant value is used (w/ some non-constant lanes),
5893   //      we can splat the constant value into the whole vector then fill
5894   //      in the non-constant lanes.
5895   //   4) FIXME: If different constant values are used, but we can intelligently
5896   //             select the values we'll be overwriting for the non-constant
5897   //             lanes such that we can directly materialize the vector
5898   //             some other way (MOVI, e.g.), we can be sneaky.
5899   unsigned NumElts = VT.getVectorNumElements();
5900   bool isOnlyLowElement = true;
5901   bool usesOnlyOneValue = true;
5902   bool usesOnlyOneConstantValue = true;
5903   bool isConstant = true;
5904   unsigned NumConstantLanes = 0;
5905   SDValue Value;
5906   SDValue ConstantValue;
5907   for (unsigned i = 0; i < NumElts; ++i) {
5908     SDValue V = Op.getOperand(i);
5909     if (V.getOpcode() == ISD::UNDEF)
5910       continue;
5911     if (i > 0)
5912       isOnlyLowElement = false;
5913     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
5914       isConstant = false;
5915
5916     if (isa<ConstantSDNode>(V) || isa<ConstantFPSDNode>(V)) {
5917       ++NumConstantLanes;
5918       if (!ConstantValue.getNode())
5919         ConstantValue = V;
5920       else if (ConstantValue != V)
5921         usesOnlyOneConstantValue = false;
5922     }
5923
5924     if (!Value.getNode())
5925       Value = V;
5926     else if (V != Value)
5927       usesOnlyOneValue = false;
5928   }
5929
5930   if (!Value.getNode())
5931     return DAG.getUNDEF(VT);
5932
5933   if (isOnlyLowElement)
5934     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value);
5935
5936   // Use DUP for non-constant splats.  For f32 constant splats, reduce to
5937   // i32 and try again.
5938   if (usesOnlyOneValue) {
5939     if (!isConstant) {
5940       if (Value.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5941           Value.getValueType() != VT)
5942         return DAG.getNode(AArch64ISD::DUP, dl, VT, Value);
5943
5944       // This is actually a DUPLANExx operation, which keeps everything vectory.
5945
5946       // DUPLANE works on 128-bit vectors, widen it if necessary.
5947       SDValue Lane = Value.getOperand(1);
5948       Value = Value.getOperand(0);
5949       if (Value.getValueType().getSizeInBits() == 64)
5950         Value = WidenVector(Value, DAG);
5951
5952       unsigned Opcode = getDUPLANEOp(VT.getVectorElementType());
5953       return DAG.getNode(Opcode, dl, VT, Value, Lane);
5954     }
5955
5956     if (VT.getVectorElementType().isFloatingPoint()) {
5957       SmallVector<SDValue, 8> Ops;
5958       MVT NewType =
5959           (VT.getVectorElementType() == MVT::f32) ? MVT::i32 : MVT::i64;
5960       for (unsigned i = 0; i < NumElts; ++i)
5961         Ops.push_back(DAG.getNode(ISD::BITCAST, dl, NewType, Op.getOperand(i)));
5962       EVT VecVT = EVT::getVectorVT(*DAG.getContext(), NewType, NumElts);
5963       SDValue Val = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, Ops);
5964       Val = LowerBUILD_VECTOR(Val, DAG);
5965       if (Val.getNode())
5966         return DAG.getNode(ISD::BITCAST, dl, VT, Val);
5967     }
5968   }
5969
5970   // If there was only one constant value used and for more than one lane,
5971   // start by splatting that value, then replace the non-constant lanes. This
5972   // is better than the default, which will perform a separate initialization
5973   // for each lane.
5974   if (NumConstantLanes > 0 && usesOnlyOneConstantValue) {
5975     SDValue Val = DAG.getNode(AArch64ISD::DUP, dl, VT, ConstantValue);
5976     // Now insert the non-constant lanes.
5977     for (unsigned i = 0; i < NumElts; ++i) {
5978       SDValue V = Op.getOperand(i);
5979       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
5980       if (!isa<ConstantSDNode>(V) && !isa<ConstantFPSDNode>(V)) {
5981         // Note that type legalization likely mucked about with the VT of the
5982         // source operand, so we may have to convert it here before inserting.
5983         Val = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Val, V, LaneIdx);
5984       }
5985     }
5986     return Val;
5987   }
5988
5989   // If all elements are constants and the case above didn't get hit, fall back
5990   // to the default expansion, which will generate a load from the constant
5991   // pool.
5992   if (isConstant)
5993     return SDValue();
5994
5995   // Empirical tests suggest this is rarely worth it for vectors of length <= 2.
5996   if (NumElts >= 4) {
5997     SDValue shuffle = ReconstructShuffle(Op, DAG);
5998     if (shuffle != SDValue())
5999       return shuffle;
6000   }
6001
6002   // If all else fails, just use a sequence of INSERT_VECTOR_ELT when we
6003   // know the default expansion would otherwise fall back on something even
6004   // worse. For a vector with one or two non-undef values, that's
6005   // scalar_to_vector for the elements followed by a shuffle (provided the
6006   // shuffle is valid for the target) and materialization element by element
6007   // on the stack followed by a load for everything else.
6008   if (!isConstant && !usesOnlyOneValue) {
6009     SDValue Vec = DAG.getUNDEF(VT);
6010     SDValue Op0 = Op.getOperand(0);
6011     unsigned ElemSize = VT.getVectorElementType().getSizeInBits();
6012     unsigned i = 0;
6013     // For 32 and 64 bit types, use INSERT_SUBREG for lane zero to
6014     // a) Avoid a RMW dependency on the full vector register, and
6015     // b) Allow the register coalescer to fold away the copy if the
6016     //    value is already in an S or D register.
6017     if (Op0.getOpcode() != ISD::UNDEF && (ElemSize == 32 || ElemSize == 64)) {
6018       unsigned SubIdx = ElemSize == 32 ? AArch64::ssub : AArch64::dsub;
6019       MachineSDNode *N =
6020           DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, dl, VT, Vec, Op0,
6021                              DAG.getTargetConstant(SubIdx, MVT::i32));
6022       Vec = SDValue(N, 0);
6023       ++i;
6024     }
6025     for (; i < NumElts; ++i) {
6026       SDValue V = Op.getOperand(i);
6027       if (V.getOpcode() == ISD::UNDEF)
6028         continue;
6029       SDValue LaneIdx = DAG.getConstant(i, MVT::i64);
6030       Vec = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Vec, V, LaneIdx);
6031     }
6032     return Vec;
6033   }
6034
6035   // Just use the default expansion. We failed to find a better alternative.
6036   return SDValue();
6037 }
6038
6039 SDValue AArch64TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
6040                                                       SelectionDAG &DAG) const {
6041   assert(Op.getOpcode() == ISD::INSERT_VECTOR_ELT && "Unknown opcode!");
6042
6043   // Check for non-constant or out of range lane.
6044   EVT VT = Op.getOperand(0).getValueType();
6045   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(2));
6046   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6047     return SDValue();
6048
6049
6050   // Insertion/extraction are legal for V128 types.
6051   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6052       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6053       VT == MVT::v8f16)
6054     return Op;
6055
6056   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6057       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6058     return SDValue();
6059
6060   // For V64 types, we perform insertion by expanding the value
6061   // to a V128 type and perform the insertion on that.
6062   SDLoc DL(Op);
6063   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6064   EVT WideTy = WideVec.getValueType();
6065
6066   SDValue Node = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, WideTy, WideVec,
6067                              Op.getOperand(1), Op.getOperand(2));
6068   // Re-narrow the resultant vector.
6069   return NarrowVector(Node, DAG);
6070 }
6071
6072 SDValue
6073 AArch64TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
6074                                                SelectionDAG &DAG) const {
6075   assert(Op.getOpcode() == ISD::EXTRACT_VECTOR_ELT && "Unknown opcode!");
6076
6077   // Check for non-constant or out of range lane.
6078   EVT VT = Op.getOperand(0).getValueType();
6079   ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6080   if (!CI || CI->getZExtValue() >= VT.getVectorNumElements())
6081     return SDValue();
6082
6083
6084   // Insertion/extraction are legal for V128 types.
6085   if (VT == MVT::v16i8 || VT == MVT::v8i16 || VT == MVT::v4i32 ||
6086       VT == MVT::v2i64 || VT == MVT::v4f32 || VT == MVT::v2f64 ||
6087       VT == MVT::v8f16)
6088     return Op;
6089
6090   if (VT != MVT::v8i8 && VT != MVT::v4i16 && VT != MVT::v2i32 &&
6091       VT != MVT::v1i64 && VT != MVT::v2f32 && VT != MVT::v4f16)
6092     return SDValue();
6093
6094   // For V64 types, we perform extraction by expanding the value
6095   // to a V128 type and perform the extraction on that.
6096   SDLoc DL(Op);
6097   SDValue WideVec = WidenVector(Op.getOperand(0), DAG);
6098   EVT WideTy = WideVec.getValueType();
6099
6100   EVT ExtrTy = WideTy.getVectorElementType();
6101   if (ExtrTy == MVT::i16 || ExtrTy == MVT::i8)
6102     ExtrTy = MVT::i32;
6103
6104   // For extractions, we just return the result directly.
6105   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ExtrTy, WideVec,
6106                      Op.getOperand(1));
6107 }
6108
6109 SDValue AArch64TargetLowering::LowerEXTRACT_SUBVECTOR(SDValue Op,
6110                                                       SelectionDAG &DAG) const {
6111   EVT VT = Op.getOperand(0).getValueType();
6112   SDLoc dl(Op);
6113   // Just in case...
6114   if (!VT.isVector())
6115     return SDValue();
6116
6117   ConstantSDNode *Cst = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6118   if (!Cst)
6119     return SDValue();
6120   unsigned Val = Cst->getZExtValue();
6121
6122   unsigned Size = Op.getValueType().getSizeInBits();
6123   if (Val == 0) {
6124     switch (Size) {
6125     case 8:
6126       return DAG.getTargetExtractSubreg(AArch64::bsub, dl, Op.getValueType(),
6127                                         Op.getOperand(0));
6128     case 16:
6129       return DAG.getTargetExtractSubreg(AArch64::hsub, dl, Op.getValueType(),
6130                                         Op.getOperand(0));
6131     case 32:
6132       return DAG.getTargetExtractSubreg(AArch64::ssub, dl, Op.getValueType(),
6133                                         Op.getOperand(0));
6134     case 64:
6135       return DAG.getTargetExtractSubreg(AArch64::dsub, dl, Op.getValueType(),
6136                                         Op.getOperand(0));
6137     default:
6138       llvm_unreachable("Unexpected vector type in extract_subvector!");
6139     }
6140   }
6141   // If this is extracting the upper 64-bits of a 128-bit vector, we match
6142   // that directly.
6143   if (Size == 64 && Val * VT.getVectorElementType().getSizeInBits() == 64)
6144     return Op;
6145
6146   return SDValue();
6147 }
6148
6149 bool AArch64TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
6150                                                EVT VT) const {
6151   if (VT.getVectorNumElements() == 4 &&
6152       (VT.is128BitVector() || VT.is64BitVector())) {
6153     unsigned PFIndexes[4];
6154     for (unsigned i = 0; i != 4; ++i) {
6155       if (M[i] < 0)
6156         PFIndexes[i] = 8;
6157       else
6158         PFIndexes[i] = M[i];
6159     }
6160
6161     // Compute the index in the perfect shuffle table.
6162     unsigned PFTableIndex = PFIndexes[0] * 9 * 9 * 9 + PFIndexes[1] * 9 * 9 +
6163                             PFIndexes[2] * 9 + PFIndexes[3];
6164     unsigned PFEntry = PerfectShuffleTable[PFTableIndex];
6165     unsigned Cost = (PFEntry >> 30);
6166
6167     if (Cost <= 4)
6168       return true;
6169   }
6170
6171   bool DummyBool;
6172   int DummyInt;
6173   unsigned DummyUnsigned;
6174
6175   return (ShuffleVectorSDNode::isSplatMask(&M[0], VT) || isREVMask(M, VT, 64) ||
6176           isREVMask(M, VT, 32) || isREVMask(M, VT, 16) ||
6177           isEXTMask(M, VT, DummyBool, DummyUnsigned) ||
6178           // isTBLMask(M, VT) || // FIXME: Port TBL support from ARM.
6179           isTRNMask(M, VT, DummyUnsigned) || isUZPMask(M, VT, DummyUnsigned) ||
6180           isZIPMask(M, VT, DummyUnsigned) ||
6181           isTRN_v_undef_Mask(M, VT, DummyUnsigned) ||
6182           isUZP_v_undef_Mask(M, VT, DummyUnsigned) ||
6183           isZIP_v_undef_Mask(M, VT, DummyUnsigned) ||
6184           isINSMask(M, VT.getVectorNumElements(), DummyBool, DummyInt) ||
6185           isConcatMask(M, VT, VT.getSizeInBits() == 128));
6186 }
6187
6188 /// getVShiftImm - Check if this is a valid build_vector for the immediate
6189 /// operand of a vector shift operation, where all the elements of the
6190 /// build_vector must have the same constant integer value.
6191 static bool getVShiftImm(SDValue Op, unsigned ElementBits, int64_t &Cnt) {
6192   // Ignore bit_converts.
6193   while (Op.getOpcode() == ISD::BITCAST)
6194     Op = Op.getOperand(0);
6195   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(Op.getNode());
6196   APInt SplatBits, SplatUndef;
6197   unsigned SplatBitSize;
6198   bool HasAnyUndefs;
6199   if (!BVN || !BVN->isConstantSplat(SplatBits, SplatUndef, SplatBitSize,
6200                                     HasAnyUndefs, ElementBits) ||
6201       SplatBitSize > ElementBits)
6202     return false;
6203   Cnt = SplatBits.getSExtValue();
6204   return true;
6205 }
6206
6207 /// isVShiftLImm - Check if this is a valid build_vector for the immediate
6208 /// operand of a vector shift left operation.  That value must be in the range:
6209 ///   0 <= Value < ElementBits for a left shift; or
6210 ///   0 <= Value <= ElementBits for a long left shift.
6211 static bool isVShiftLImm(SDValue Op, EVT VT, bool isLong, int64_t &Cnt) {
6212   assert(VT.isVector() && "vector shift count is not a vector type");
6213   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6214   if (!getVShiftImm(Op, ElementBits, Cnt))
6215     return false;
6216   return (Cnt >= 0 && (isLong ? Cnt - 1 : Cnt) < ElementBits);
6217 }
6218
6219 /// isVShiftRImm - Check if this is a valid build_vector for the immediate
6220 /// operand of a vector shift right operation.  For a shift opcode, the value
6221 /// is positive, but for an intrinsic the value count must be negative. The
6222 /// absolute value must be in the range:
6223 ///   1 <= |Value| <= ElementBits for a right shift; or
6224 ///   1 <= |Value| <= ElementBits/2 for a narrow right shift.
6225 static bool isVShiftRImm(SDValue Op, EVT VT, bool isNarrow, bool isIntrinsic,
6226                          int64_t &Cnt) {
6227   assert(VT.isVector() && "vector shift count is not a vector type");
6228   unsigned ElementBits = VT.getVectorElementType().getSizeInBits();
6229   if (!getVShiftImm(Op, ElementBits, Cnt))
6230     return false;
6231   if (isIntrinsic)
6232     Cnt = -Cnt;
6233   return (Cnt >= 1 && Cnt <= (isNarrow ? ElementBits / 2 : ElementBits));
6234 }
6235
6236 SDValue AArch64TargetLowering::LowerVectorSRA_SRL_SHL(SDValue Op,
6237                                                       SelectionDAG &DAG) const {
6238   EVT VT = Op.getValueType();
6239   SDLoc DL(Op);
6240   int64_t Cnt;
6241
6242   if (!Op.getOperand(1).getValueType().isVector())
6243     return Op;
6244   unsigned EltSize = VT.getVectorElementType().getSizeInBits();
6245
6246   switch (Op.getOpcode()) {
6247   default:
6248     llvm_unreachable("unexpected shift opcode");
6249
6250   case ISD::SHL:
6251     if (isVShiftLImm(Op.getOperand(1), VT, false, Cnt) && Cnt < EltSize)
6252       return DAG.getNode(AArch64ISD::VSHL, SDLoc(Op), VT, Op.getOperand(0),
6253                          DAG.getConstant(Cnt, MVT::i32));
6254     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6255                        DAG.getConstant(Intrinsic::aarch64_neon_ushl, MVT::i32),
6256                        Op.getOperand(0), Op.getOperand(1));
6257   case ISD::SRA:
6258   case ISD::SRL:
6259     // Right shift immediate
6260     if (isVShiftRImm(Op.getOperand(1), VT, false, false, Cnt) &&
6261         Cnt < EltSize) {
6262       unsigned Opc =
6263           (Op.getOpcode() == ISD::SRA) ? AArch64ISD::VASHR : AArch64ISD::VLSHR;
6264       return DAG.getNode(Opc, SDLoc(Op), VT, Op.getOperand(0),
6265                          DAG.getConstant(Cnt, MVT::i32));
6266     }
6267
6268     // Right shift register.  Note, there is not a shift right register
6269     // instruction, but the shift left register instruction takes a signed
6270     // value, where negative numbers specify a right shift.
6271     unsigned Opc = (Op.getOpcode() == ISD::SRA) ? Intrinsic::aarch64_neon_sshl
6272                                                 : Intrinsic::aarch64_neon_ushl;
6273     // negate the shift amount
6274     SDValue NegShift = DAG.getNode(AArch64ISD::NEG, DL, VT, Op.getOperand(1));
6275     SDValue NegShiftLeft =
6276         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
6277                     DAG.getConstant(Opc, MVT::i32), Op.getOperand(0), NegShift);
6278     return NegShiftLeft;
6279   }
6280
6281   return SDValue();
6282 }
6283
6284 static SDValue EmitVectorComparison(SDValue LHS, SDValue RHS,
6285                                     AArch64CC::CondCode CC, bool NoNans, EVT VT,
6286                                     SDLoc dl, SelectionDAG &DAG) {
6287   EVT SrcVT = LHS.getValueType();
6288
6289   BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(RHS.getNode());
6290   APInt CnstBits(VT.getSizeInBits(), 0);
6291   APInt UndefBits(VT.getSizeInBits(), 0);
6292   bool IsCnst = BVN && resolveBuildVector(BVN, CnstBits, UndefBits);
6293   bool IsZero = IsCnst && (CnstBits == 0);
6294
6295   if (SrcVT.getVectorElementType().isFloatingPoint()) {
6296     switch (CC) {
6297     default:
6298       return SDValue();
6299     case AArch64CC::NE: {
6300       SDValue Fcmeq;
6301       if (IsZero)
6302         Fcmeq = DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6303       else
6304         Fcmeq = DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6305       return DAG.getNode(AArch64ISD::NOT, dl, VT, Fcmeq);
6306     }
6307     case AArch64CC::EQ:
6308       if (IsZero)
6309         return DAG.getNode(AArch64ISD::FCMEQz, dl, VT, LHS);
6310       return DAG.getNode(AArch64ISD::FCMEQ, dl, VT, LHS, RHS);
6311     case AArch64CC::GE:
6312       if (IsZero)
6313         return DAG.getNode(AArch64ISD::FCMGEz, dl, VT, LHS);
6314       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, LHS, RHS);
6315     case AArch64CC::GT:
6316       if (IsZero)
6317         return DAG.getNode(AArch64ISD::FCMGTz, dl, VT, LHS);
6318       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, LHS, RHS);
6319     case AArch64CC::LS:
6320       if (IsZero)
6321         return DAG.getNode(AArch64ISD::FCMLEz, dl, VT, LHS);
6322       return DAG.getNode(AArch64ISD::FCMGE, dl, VT, RHS, LHS);
6323     case AArch64CC::LT:
6324       if (!NoNans)
6325         return SDValue();
6326     // If we ignore NaNs then we can use to the MI implementation.
6327     // Fallthrough.
6328     case AArch64CC::MI:
6329       if (IsZero)
6330         return DAG.getNode(AArch64ISD::FCMLTz, dl, VT, LHS);
6331       return DAG.getNode(AArch64ISD::FCMGT, dl, VT, RHS, LHS);
6332     }
6333   }
6334
6335   switch (CC) {
6336   default:
6337     return SDValue();
6338   case AArch64CC::NE: {
6339     SDValue Cmeq;
6340     if (IsZero)
6341       Cmeq = DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6342     else
6343       Cmeq = DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6344     return DAG.getNode(AArch64ISD::NOT, dl, VT, Cmeq);
6345   }
6346   case AArch64CC::EQ:
6347     if (IsZero)
6348       return DAG.getNode(AArch64ISD::CMEQz, dl, VT, LHS);
6349     return DAG.getNode(AArch64ISD::CMEQ, dl, VT, LHS, RHS);
6350   case AArch64CC::GE:
6351     if (IsZero)
6352       return DAG.getNode(AArch64ISD::CMGEz, dl, VT, LHS);
6353     return DAG.getNode(AArch64ISD::CMGE, dl, VT, LHS, RHS);
6354   case AArch64CC::GT:
6355     if (IsZero)
6356       return DAG.getNode(AArch64ISD::CMGTz, dl, VT, LHS);
6357     return DAG.getNode(AArch64ISD::CMGT, dl, VT, LHS, RHS);
6358   case AArch64CC::LE:
6359     if (IsZero)
6360       return DAG.getNode(AArch64ISD::CMLEz, dl, VT, LHS);
6361     return DAG.getNode(AArch64ISD::CMGE, dl, VT, RHS, LHS);
6362   case AArch64CC::LS:
6363     return DAG.getNode(AArch64ISD::CMHS, dl, VT, RHS, LHS);
6364   case AArch64CC::LO:
6365     return DAG.getNode(AArch64ISD::CMHI, dl, VT, RHS, LHS);
6366   case AArch64CC::LT:
6367     if (IsZero)
6368       return DAG.getNode(AArch64ISD::CMLTz, dl, VT, LHS);
6369     return DAG.getNode(AArch64ISD::CMGT, dl, VT, RHS, LHS);
6370   case AArch64CC::HI:
6371     return DAG.getNode(AArch64ISD::CMHI, dl, VT, LHS, RHS);
6372   case AArch64CC::HS:
6373     return DAG.getNode(AArch64ISD::CMHS, dl, VT, LHS, RHS);
6374   }
6375 }
6376
6377 SDValue AArch64TargetLowering::LowerVSETCC(SDValue Op,
6378                                            SelectionDAG &DAG) const {
6379   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6380   SDValue LHS = Op.getOperand(0);
6381   SDValue RHS = Op.getOperand(1);
6382   SDLoc dl(Op);
6383
6384   if (LHS.getValueType().getVectorElementType().isInteger()) {
6385     assert(LHS.getValueType() == RHS.getValueType());
6386     AArch64CC::CondCode AArch64CC = changeIntCCToAArch64CC(CC);
6387     return EmitVectorComparison(LHS, RHS, AArch64CC, false, Op.getValueType(),
6388                                 dl, DAG);
6389   }
6390
6391   assert(LHS.getValueType().getVectorElementType() == MVT::f32 ||
6392          LHS.getValueType().getVectorElementType() == MVT::f64);
6393
6394   // Unfortunately, the mapping of LLVM FP CC's onto AArch64 CC's isn't totally
6395   // clean.  Some of them require two branches to implement.
6396   AArch64CC::CondCode CC1, CC2;
6397   bool ShouldInvert;
6398   changeVectorFPCCToAArch64CC(CC, CC1, CC2, ShouldInvert);
6399
6400   bool NoNaNs = getTargetMachine().Options.NoNaNsFPMath;
6401   SDValue Cmp =
6402       EmitVectorComparison(LHS, RHS, CC1, NoNaNs, Op.getValueType(), dl, DAG);
6403   if (!Cmp.getNode())
6404     return SDValue();
6405
6406   if (CC2 != AArch64CC::AL) {
6407     SDValue Cmp2 =
6408         EmitVectorComparison(LHS, RHS, CC2, NoNaNs, Op.getValueType(), dl, DAG);
6409     if (!Cmp2.getNode())
6410       return SDValue();
6411
6412     Cmp = DAG.getNode(ISD::OR, dl, Cmp.getValueType(), Cmp, Cmp2);
6413   }
6414
6415   if (ShouldInvert)
6416     return Cmp = DAG.getNOT(dl, Cmp, Cmp.getValueType());
6417
6418   return Cmp;
6419 }
6420
6421 /// getTgtMemIntrinsic - Represent NEON load and store intrinsics as
6422 /// MemIntrinsicNodes.  The associated MachineMemOperands record the alignment
6423 /// specified in the intrinsic calls.
6424 bool AArch64TargetLowering::getTgtMemIntrinsic(IntrinsicInfo &Info,
6425                                                const CallInst &I,
6426                                                unsigned Intrinsic) const {
6427   switch (Intrinsic) {
6428   case Intrinsic::aarch64_neon_ld2:
6429   case Intrinsic::aarch64_neon_ld3:
6430   case Intrinsic::aarch64_neon_ld4:
6431   case Intrinsic::aarch64_neon_ld1x2:
6432   case Intrinsic::aarch64_neon_ld1x3:
6433   case Intrinsic::aarch64_neon_ld1x4:
6434   case Intrinsic::aarch64_neon_ld2lane:
6435   case Intrinsic::aarch64_neon_ld3lane:
6436   case Intrinsic::aarch64_neon_ld4lane:
6437   case Intrinsic::aarch64_neon_ld2r:
6438   case Intrinsic::aarch64_neon_ld3r:
6439   case Intrinsic::aarch64_neon_ld4r: {
6440     Info.opc = ISD::INTRINSIC_W_CHAIN;
6441     // Conservatively set memVT to the entire set of vectors loaded.
6442     uint64_t NumElts = getDataLayout()->getTypeAllocSize(I.getType()) / 8;
6443     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6444     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6445     Info.offset = 0;
6446     Info.align = 0;
6447     Info.vol = false; // volatile loads with NEON intrinsics not supported
6448     Info.readMem = true;
6449     Info.writeMem = false;
6450     return true;
6451   }
6452   case Intrinsic::aarch64_neon_st2:
6453   case Intrinsic::aarch64_neon_st3:
6454   case Intrinsic::aarch64_neon_st4:
6455   case Intrinsic::aarch64_neon_st1x2:
6456   case Intrinsic::aarch64_neon_st1x3:
6457   case Intrinsic::aarch64_neon_st1x4:
6458   case Intrinsic::aarch64_neon_st2lane:
6459   case Intrinsic::aarch64_neon_st3lane:
6460   case Intrinsic::aarch64_neon_st4lane: {
6461     Info.opc = ISD::INTRINSIC_VOID;
6462     // Conservatively set memVT to the entire set of vectors stored.
6463     unsigned NumElts = 0;
6464     for (unsigned ArgI = 1, ArgE = I.getNumArgOperands(); ArgI < ArgE; ++ArgI) {
6465       Type *ArgTy = I.getArgOperand(ArgI)->getType();
6466       if (!ArgTy->isVectorTy())
6467         break;
6468       NumElts += getDataLayout()->getTypeAllocSize(ArgTy) / 8;
6469     }
6470     Info.memVT = EVT::getVectorVT(I.getType()->getContext(), MVT::i64, NumElts);
6471     Info.ptrVal = I.getArgOperand(I.getNumArgOperands() - 1);
6472     Info.offset = 0;
6473     Info.align = 0;
6474     Info.vol = false; // volatile stores with NEON intrinsics not supported
6475     Info.readMem = false;
6476     Info.writeMem = true;
6477     return true;
6478   }
6479   case Intrinsic::aarch64_ldaxr:
6480   case Intrinsic::aarch64_ldxr: {
6481     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(0)->getType());
6482     Info.opc = ISD::INTRINSIC_W_CHAIN;
6483     Info.memVT = MVT::getVT(PtrTy->getElementType());
6484     Info.ptrVal = I.getArgOperand(0);
6485     Info.offset = 0;
6486     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6487     Info.vol = true;
6488     Info.readMem = true;
6489     Info.writeMem = false;
6490     return true;
6491   }
6492   case Intrinsic::aarch64_stlxr:
6493   case Intrinsic::aarch64_stxr: {
6494     PointerType *PtrTy = cast<PointerType>(I.getArgOperand(1)->getType());
6495     Info.opc = ISD::INTRINSIC_W_CHAIN;
6496     Info.memVT = MVT::getVT(PtrTy->getElementType());
6497     Info.ptrVal = I.getArgOperand(1);
6498     Info.offset = 0;
6499     Info.align = getDataLayout()->getABITypeAlignment(PtrTy->getElementType());
6500     Info.vol = true;
6501     Info.readMem = false;
6502     Info.writeMem = true;
6503     return true;
6504   }
6505   case Intrinsic::aarch64_ldaxp:
6506   case Intrinsic::aarch64_ldxp: {
6507     Info.opc = ISD::INTRINSIC_W_CHAIN;
6508     Info.memVT = MVT::i128;
6509     Info.ptrVal = I.getArgOperand(0);
6510     Info.offset = 0;
6511     Info.align = 16;
6512     Info.vol = true;
6513     Info.readMem = true;
6514     Info.writeMem = false;
6515     return true;
6516   }
6517   case Intrinsic::aarch64_stlxp:
6518   case Intrinsic::aarch64_stxp: {
6519     Info.opc = ISD::INTRINSIC_W_CHAIN;
6520     Info.memVT = MVT::i128;
6521     Info.ptrVal = I.getArgOperand(2);
6522     Info.offset = 0;
6523     Info.align = 16;
6524     Info.vol = true;
6525     Info.readMem = false;
6526     Info.writeMem = true;
6527     return true;
6528   }
6529   default:
6530     break;
6531   }
6532
6533   return false;
6534 }
6535
6536 // Truncations from 64-bit GPR to 32-bit GPR is free.
6537 bool AArch64TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
6538   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6539     return false;
6540   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6541   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6542   return NumBits1 > NumBits2;
6543 }
6544 bool AArch64TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
6545   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6546     return false;
6547   unsigned NumBits1 = VT1.getSizeInBits();
6548   unsigned NumBits2 = VT2.getSizeInBits();
6549   return NumBits1 > NumBits2;
6550 }
6551
6552 // All 32-bit GPR operations implicitly zero the high-half of the corresponding
6553 // 64-bit GPR.
6554 bool AArch64TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
6555   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
6556     return false;
6557   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
6558   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
6559   return NumBits1 == 32 && NumBits2 == 64;
6560 }
6561 bool AArch64TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
6562   if (VT1.isVector() || VT2.isVector() || !VT1.isInteger() || !VT2.isInteger())
6563     return false;
6564   unsigned NumBits1 = VT1.getSizeInBits();
6565   unsigned NumBits2 = VT2.getSizeInBits();
6566   return NumBits1 == 32 && NumBits2 == 64;
6567 }
6568
6569 bool AArch64TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
6570   EVT VT1 = Val.getValueType();
6571   if (isZExtFree(VT1, VT2)) {
6572     return true;
6573   }
6574
6575   if (Val.getOpcode() != ISD::LOAD)
6576     return false;
6577
6578   // 8-, 16-, and 32-bit integer loads all implicitly zero-extend.
6579   return (VT1.isSimple() && !VT1.isVector() && VT1.isInteger() &&
6580           VT2.isSimple() && !VT2.isVector() && VT2.isInteger() &&
6581           VT1.getSizeInBits() <= 32);
6582 }
6583
6584 bool AArch64TargetLowering::hasPairedLoad(Type *LoadedType,
6585                                           unsigned &RequiredAligment) const {
6586   if (!LoadedType->isIntegerTy() && !LoadedType->isFloatTy())
6587     return false;
6588   // Cyclone supports unaligned accesses.
6589   RequiredAligment = 0;
6590   unsigned NumBits = LoadedType->getPrimitiveSizeInBits();
6591   return NumBits == 32 || NumBits == 64;
6592 }
6593
6594 bool AArch64TargetLowering::hasPairedLoad(EVT LoadedType,
6595                                           unsigned &RequiredAligment) const {
6596   if (!LoadedType.isSimple() ||
6597       (!LoadedType.isInteger() && !LoadedType.isFloatingPoint()))
6598     return false;
6599   // Cyclone supports unaligned accesses.
6600   RequiredAligment = 0;
6601   unsigned NumBits = LoadedType.getSizeInBits();
6602   return NumBits == 32 || NumBits == 64;
6603 }
6604
6605 static bool memOpAlign(unsigned DstAlign, unsigned SrcAlign,
6606                        unsigned AlignCheck) {
6607   return ((SrcAlign == 0 || SrcAlign % AlignCheck == 0) &&
6608           (DstAlign == 0 || DstAlign % AlignCheck == 0));
6609 }
6610
6611 EVT AArch64TargetLowering::getOptimalMemOpType(uint64_t Size, unsigned DstAlign,
6612                                                unsigned SrcAlign, bool IsMemset,
6613                                                bool ZeroMemset,
6614                                                bool MemcpyStrSrc,
6615                                                MachineFunction &MF) const {
6616   // Don't use AdvSIMD to implement 16-byte memset. It would have taken one
6617   // instruction to materialize the v2i64 zero and one store (with restrictive
6618   // addressing mode). Just do two i64 store of zero-registers.
6619   bool Fast;
6620   const Function *F = MF.getFunction();
6621   if (Subtarget->hasFPARMv8() && !IsMemset && Size >= 16 &&
6622       !F->getAttributes().hasAttribute(AttributeSet::FunctionIndex,
6623                                        Attribute::NoImplicitFloat) &&
6624       (memOpAlign(SrcAlign, DstAlign, 16) ||
6625        (allowsMisalignedMemoryAccesses(MVT::f128, 0, 1, &Fast) && Fast)))
6626     return MVT::f128;
6627
6628   return Size >= 8 ? MVT::i64 : MVT::i32;
6629 }
6630
6631 // 12-bit optionally shifted immediates are legal for adds.
6632 bool AArch64TargetLowering::isLegalAddImmediate(int64_t Immed) const {
6633   if ((Immed >> 12) == 0 || ((Immed & 0xfff) == 0 && Immed >> 24 == 0))
6634     return true;
6635   return false;
6636 }
6637
6638 // Integer comparisons are implemented with ADDS/SUBS, so the range of valid
6639 // immediates is the same as for an add or a sub.
6640 bool AArch64TargetLowering::isLegalICmpImmediate(int64_t Immed) const {
6641   if (Immed < 0)
6642     Immed *= -1;
6643   return isLegalAddImmediate(Immed);
6644 }
6645
6646 /// isLegalAddressingMode - Return true if the addressing mode represented
6647 /// by AM is legal for this target, for a load/store of the specified type.
6648 bool AArch64TargetLowering::isLegalAddressingMode(const AddrMode &AM,
6649                                                   Type *Ty) const {
6650   // AArch64 has five basic addressing modes:
6651   //  reg
6652   //  reg + 9-bit signed offset
6653   //  reg + SIZE_IN_BYTES * 12-bit unsigned offset
6654   //  reg1 + reg2
6655   //  reg + SIZE_IN_BYTES * reg
6656
6657   // No global is ever allowed as a base.
6658   if (AM.BaseGV)
6659     return false;
6660
6661   // No reg+reg+imm addressing.
6662   if (AM.HasBaseReg && AM.BaseOffs && AM.Scale)
6663     return false;
6664
6665   // check reg + imm case:
6666   // i.e., reg + 0, reg + imm9, reg + SIZE_IN_BYTES * uimm12
6667   uint64_t NumBytes = 0;
6668   if (Ty->isSized()) {
6669     uint64_t NumBits = getDataLayout()->getTypeSizeInBits(Ty);
6670     NumBytes = NumBits / 8;
6671     if (!isPowerOf2_64(NumBits))
6672       NumBytes = 0;
6673   }
6674
6675   if (!AM.Scale) {
6676     int64_t Offset = AM.BaseOffs;
6677
6678     // 9-bit signed offset
6679     if (Offset >= -(1LL << 9) && Offset <= (1LL << 9) - 1)
6680       return true;
6681
6682     // 12-bit unsigned offset
6683     unsigned shift = Log2_64(NumBytes);
6684     if (NumBytes && Offset > 0 && (Offset / NumBytes) <= (1LL << 12) - 1 &&
6685         // Must be a multiple of NumBytes (NumBytes is a power of 2)
6686         (Offset >> shift) << shift == Offset)
6687       return true;
6688     return false;
6689   }
6690
6691   // Check reg1 + SIZE_IN_BYTES * reg2 and reg1 + reg2
6692
6693   if (!AM.Scale || AM.Scale == 1 ||
6694       (AM.Scale > 0 && (uint64_t)AM.Scale == NumBytes))
6695     return true;
6696   return false;
6697 }
6698
6699 int AArch64TargetLowering::getScalingFactorCost(const AddrMode &AM,
6700                                                 Type *Ty) const {
6701   // Scaling factors are not free at all.
6702   // Operands                     | Rt Latency
6703   // -------------------------------------------
6704   // Rt, [Xn, Xm]                 | 4
6705   // -------------------------------------------
6706   // Rt, [Xn, Xm, lsl #imm]       | Rn: 4 Rm: 5
6707   // Rt, [Xn, Wm, <extend> #imm]  |
6708   if (isLegalAddressingMode(AM, Ty))
6709     // Scale represents reg2 * scale, thus account for 1 if
6710     // it is not equal to 0 or 1.
6711     return AM.Scale != 0 && AM.Scale != 1;
6712   return -1;
6713 }
6714
6715 bool AArch64TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
6716   VT = VT.getScalarType();
6717
6718   if (!VT.isSimple())
6719     return false;
6720
6721   switch (VT.getSimpleVT().SimpleTy) {
6722   case MVT::f32:
6723   case MVT::f64:
6724     return true;
6725   default:
6726     break;
6727   }
6728
6729   return false;
6730 }
6731
6732 const MCPhysReg *
6733 AArch64TargetLowering::getScratchRegisters(CallingConv::ID) const {
6734   // LR is a callee-save register, but we must treat it as clobbered by any call
6735   // site. Hence we include LR in the scratch registers, which are in turn added
6736   // as implicit-defs for stackmaps and patchpoints.
6737   static const MCPhysReg ScratchRegs[] = {
6738     AArch64::X16, AArch64::X17, AArch64::LR, 0
6739   };
6740   return ScratchRegs;
6741 }
6742
6743 bool
6744 AArch64TargetLowering::isDesirableToCommuteWithShift(const SDNode *N) const {
6745   EVT VT = N->getValueType(0);
6746     // If N is unsigned bit extraction: ((x >> C) & mask), then do not combine
6747     // it with shift to let it be lowered to UBFX.
6748   if (N->getOpcode() == ISD::AND && (VT == MVT::i32 || VT == MVT::i64) &&
6749       isa<ConstantSDNode>(N->getOperand(1))) {
6750     uint64_t TruncMask = N->getConstantOperandVal(1);
6751     if (isMask_64(TruncMask) &&
6752       N->getOperand(0).getOpcode() == ISD::SRL &&
6753       isa<ConstantSDNode>(N->getOperand(0)->getOperand(1)))
6754       return false;
6755   }
6756   return true;
6757 }
6758
6759 bool AArch64TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
6760                                                               Type *Ty) const {
6761   assert(Ty->isIntegerTy());
6762
6763   unsigned BitSize = Ty->getPrimitiveSizeInBits();
6764   if (BitSize == 0)
6765     return false;
6766
6767   int64_t Val = Imm.getSExtValue();
6768   if (Val == 0 || AArch64_AM::isLogicalImmediate(Val, BitSize))
6769     return true;
6770
6771   if ((int64_t)Val < 0)
6772     Val = ~Val;
6773   if (BitSize == 32)
6774     Val &= (1LL << 32) - 1;
6775
6776   unsigned LZ = countLeadingZeros((uint64_t)Val);
6777   unsigned Shift = (63 - LZ) / 16;
6778   // MOVZ is free so return true for one or fewer MOVK.
6779   return (Shift < 3) ? true : false;
6780 }
6781
6782 // Generate SUBS and CSEL for integer abs.
6783 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
6784   EVT VT = N->getValueType(0);
6785
6786   SDValue N0 = N->getOperand(0);
6787   SDValue N1 = N->getOperand(1);
6788   SDLoc DL(N);
6789
6790   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
6791   // and change it to SUB and CSEL.
6792   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
6793       N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1 &&
6794       N1.getOpcode() == ISD::SRA && N1.getOperand(0) == N0.getOperand(0))
6795     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
6796       if (Y1C->getAPIntValue() == VT.getSizeInBits() - 1) {
6797         SDValue Neg = DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT),
6798                                   N0.getOperand(0));
6799         // Generate SUBS & CSEL.
6800         SDValue Cmp =
6801             DAG.getNode(AArch64ISD::SUBS, DL, DAG.getVTList(VT, MVT::i32),
6802                         N0.getOperand(0), DAG.getConstant(0, VT));
6803         return DAG.getNode(AArch64ISD::CSEL, DL, VT, N0.getOperand(0), Neg,
6804                            DAG.getConstant(AArch64CC::PL, MVT::i32),
6805                            SDValue(Cmp.getNode(), 1));
6806       }
6807   return SDValue();
6808 }
6809
6810 // performXorCombine - Attempts to handle integer ABS.
6811 static SDValue performXorCombine(SDNode *N, SelectionDAG &DAG,
6812                                  TargetLowering::DAGCombinerInfo &DCI,
6813                                  const AArch64Subtarget *Subtarget) {
6814   if (DCI.isBeforeLegalizeOps())
6815     return SDValue();
6816
6817   return performIntegerAbsCombine(N, DAG);
6818 }
6819
6820 SDValue
6821 AArch64TargetLowering::BuildSDIVPow2(SDNode *N, const APInt &Divisor,
6822                                      SelectionDAG &DAG,
6823                                      std::vector<SDNode *> *Created) const {
6824   // fold (sdiv X, pow2)
6825   EVT VT = N->getValueType(0);
6826   if ((VT != MVT::i32 && VT != MVT::i64) ||
6827       !(Divisor.isPowerOf2() || (-Divisor).isPowerOf2()))
6828     return SDValue();
6829
6830   SDLoc DL(N);
6831   SDValue N0 = N->getOperand(0);
6832   unsigned Lg2 = Divisor.countTrailingZeros();
6833   SDValue Zero = DAG.getConstant(0, VT);
6834   SDValue Pow2MinusOne = DAG.getConstant((1ULL << Lg2) - 1, VT);
6835
6836   // Add (N0 < 0) ? Pow2 - 1 : 0;
6837   SDValue CCVal;
6838   SDValue Cmp = getAArch64Cmp(N0, Zero, ISD::SETLT, CCVal, DAG, DL);
6839   SDValue Add = DAG.getNode(ISD::ADD, DL, VT, N0, Pow2MinusOne);
6840   SDValue CSel = DAG.getNode(AArch64ISD::CSEL, DL, VT, Add, N0, CCVal, Cmp);
6841
6842   if (Created) {
6843     Created->push_back(Cmp.getNode());
6844     Created->push_back(Add.getNode());
6845     Created->push_back(CSel.getNode());
6846   }
6847
6848   // Divide by pow2.
6849   SDValue SRA =
6850       DAG.getNode(ISD::SRA, DL, VT, CSel, DAG.getConstant(Lg2, MVT::i64));
6851
6852   // If we're dividing by a positive value, we're done.  Otherwise, we must
6853   // negate the result.
6854   if (Divisor.isNonNegative())
6855     return SRA;
6856
6857   if (Created)
6858     Created->push_back(SRA.getNode());
6859   return DAG.getNode(ISD::SUB, DL, VT, DAG.getConstant(0, VT), SRA);
6860 }
6861
6862 static SDValue performMulCombine(SDNode *N, SelectionDAG &DAG,
6863                                  TargetLowering::DAGCombinerInfo &DCI,
6864                                  const AArch64Subtarget *Subtarget) {
6865   if (DCI.isBeforeLegalizeOps())
6866     return SDValue();
6867
6868   // Multiplication of a power of two plus/minus one can be done more
6869   // cheaply as as shift+add/sub. For now, this is true unilaterally. If
6870   // future CPUs have a cheaper MADD instruction, this may need to be
6871   // gated on a subtarget feature. For Cyclone, 32-bit MADD is 4 cycles and
6872   // 64-bit is 5 cycles, so this is always a win.
6873   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
6874     APInt Value = C->getAPIntValue();
6875     EVT VT = N->getValueType(0);
6876     if (Value.isNonNegative()) {
6877       // (mul x, 2^N + 1) => (add (shl x, N), x)
6878       APInt VM1 = Value - 1;
6879       if (VM1.isPowerOf2()) {
6880         SDValue ShiftedVal =
6881             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6882                         DAG.getConstant(VM1.logBase2(), MVT::i64));
6883         return DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal,
6884                            N->getOperand(0));
6885       }
6886       // (mul x, 2^N - 1) => (sub (shl x, N), x)
6887       APInt VP1 = Value + 1;
6888       if (VP1.isPowerOf2()) {
6889         SDValue ShiftedVal =
6890             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6891                         DAG.getConstant(VP1.logBase2(), MVT::i64));
6892         return DAG.getNode(ISD::SUB, SDLoc(N), VT, ShiftedVal,
6893                            N->getOperand(0));
6894       }
6895     } else {
6896       // (mul x, -(2^N + 1)) => - (add (shl x, N), x)
6897       APInt VNM1 = -Value - 1;
6898       if (VNM1.isPowerOf2()) {
6899         SDValue ShiftedVal =
6900             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6901                         DAG.getConstant(VNM1.logBase2(), MVT::i64));
6902         SDValue Add =
6903             DAG.getNode(ISD::ADD, SDLoc(N), VT, ShiftedVal, N->getOperand(0));
6904         return DAG.getNode(ISD::SUB, SDLoc(N), VT, DAG.getConstant(0, VT), Add);
6905       }
6906       // (mul x, -(2^N - 1)) => (sub x, (shl x, N))
6907       APInt VNP1 = -Value + 1;
6908       if (VNP1.isPowerOf2()) {
6909         SDValue ShiftedVal =
6910             DAG.getNode(ISD::SHL, SDLoc(N), VT, N->getOperand(0),
6911                         DAG.getConstant(VNP1.logBase2(), MVT::i64));
6912         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N->getOperand(0),
6913                            ShiftedVal);
6914       }
6915     }
6916   }
6917   return SDValue();
6918 }
6919
6920 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
6921                                                          SelectionDAG &DAG) {
6922   // Take advantage of vector comparisons producing 0 or -1 in each lane to
6923   // optimize away operation when it's from a constant.
6924   //
6925   // The general transformation is:
6926   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
6927   //       AND(VECTOR_CMP(x,y), constant2)
6928   //    constant2 = UNARYOP(constant)
6929
6930   // Early exit if this isn't a vector operation, the operand of the
6931   // unary operation isn't a bitwise AND, or if the sizes of the operations
6932   // aren't the same.
6933   EVT VT = N->getValueType(0);
6934   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
6935       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
6936       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
6937     return SDValue();
6938
6939   // Now check that the other operand of the AND is a constant. We could
6940   // make the transformation for non-constant splats as well, but it's unclear
6941   // that would be a benefit as it would not eliminate any operations, just
6942   // perform one more step in scalar code before moving to the vector unit.
6943   if (BuildVectorSDNode *BV =
6944           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
6945     // Bail out if the vector isn't a constant.
6946     if (!BV->isConstant())
6947       return SDValue();
6948
6949     // Everything checks out. Build up the new and improved node.
6950     SDLoc DL(N);
6951     EVT IntVT = BV->getValueType(0);
6952     // Create a new constant of the appropriate type for the transformed
6953     // DAG.
6954     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
6955     // The AND node needs bitcasts to/from an integer vector type around it.
6956     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
6957     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
6958                                  N->getOperand(0)->getOperand(0), MaskConst);
6959     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
6960     return Res;
6961   }
6962
6963   return SDValue();
6964 }
6965
6966 static SDValue performIntToFpCombine(SDNode *N, SelectionDAG &DAG,
6967                                      const AArch64Subtarget *Subtarget) {
6968   // First try to optimize away the conversion when it's conditionally from
6969   // a constant. Vectors only.
6970   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
6971   if (Res != SDValue())
6972     return Res;
6973
6974   EVT VT = N->getValueType(0);
6975   if (VT != MVT::f32 && VT != MVT::f64)
6976     return SDValue();
6977
6978   // Only optimize when the source and destination types have the same width.
6979   if (VT.getSizeInBits() != N->getOperand(0).getValueType().getSizeInBits())
6980     return SDValue();
6981
6982   // If the result of an integer load is only used by an integer-to-float
6983   // conversion, use a fp load instead and a AdvSIMD scalar {S|U}CVTF instead.
6984   // This eliminates an "integer-to-vector-move UOP and improve throughput.
6985   SDValue N0 = N->getOperand(0);
6986   if (Subtarget->hasNEON() && ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6987       // Do not change the width of a volatile load.
6988       !cast<LoadSDNode>(N0)->isVolatile()) {
6989     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6990     SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(), LN0->getBasePtr(),
6991                                LN0->getPointerInfo(), LN0->isVolatile(),
6992                                LN0->isNonTemporal(), LN0->isInvariant(),
6993                                LN0->getAlignment());
6994
6995     // Make sure successors of the original load stay after it by updating them
6996     // to use the new Chain.
6997     DAG.ReplaceAllUsesOfValueWith(SDValue(LN0, 1), Load.getValue(1));
6998
6999     unsigned Opcode =
7000         (N->getOpcode() == ISD::SINT_TO_FP) ? AArch64ISD::SITOF : AArch64ISD::UITOF;
7001     return DAG.getNode(Opcode, SDLoc(N), VT, Load);
7002   }
7003
7004   return SDValue();
7005 }
7006
7007 /// An EXTR instruction is made up of two shifts, ORed together. This helper
7008 /// searches for and classifies those shifts.
7009 static bool findEXTRHalf(SDValue N, SDValue &Src, uint32_t &ShiftAmount,
7010                          bool &FromHi) {
7011   if (N.getOpcode() == ISD::SHL)
7012     FromHi = false;
7013   else if (N.getOpcode() == ISD::SRL)
7014     FromHi = true;
7015   else
7016     return false;
7017
7018   if (!isa<ConstantSDNode>(N.getOperand(1)))
7019     return false;
7020
7021   ShiftAmount = N->getConstantOperandVal(1);
7022   Src = N->getOperand(0);
7023   return true;
7024 }
7025
7026 /// EXTR instruction extracts a contiguous chunk of bits from two existing
7027 /// registers viewed as a high/low pair. This function looks for the pattern:
7028 /// (or (shl VAL1, #N), (srl VAL2, #RegWidth-N)) and replaces it with an
7029 /// EXTR. Can't quite be done in TableGen because the two immediates aren't
7030 /// independent.
7031 static SDValue tryCombineToEXTR(SDNode *N,
7032                                 TargetLowering::DAGCombinerInfo &DCI) {
7033   SelectionDAG &DAG = DCI.DAG;
7034   SDLoc DL(N);
7035   EVT VT = N->getValueType(0);
7036
7037   assert(N->getOpcode() == ISD::OR && "Unexpected root");
7038
7039   if (VT != MVT::i32 && VT != MVT::i64)
7040     return SDValue();
7041
7042   SDValue LHS;
7043   uint32_t ShiftLHS = 0;
7044   bool LHSFromHi = 0;
7045   if (!findEXTRHalf(N->getOperand(0), LHS, ShiftLHS, LHSFromHi))
7046     return SDValue();
7047
7048   SDValue RHS;
7049   uint32_t ShiftRHS = 0;
7050   bool RHSFromHi = 0;
7051   if (!findEXTRHalf(N->getOperand(1), RHS, ShiftRHS, RHSFromHi))
7052     return SDValue();
7053
7054   // If they're both trying to come from the high part of the register, they're
7055   // not really an EXTR.
7056   if (LHSFromHi == RHSFromHi)
7057     return SDValue();
7058
7059   if (ShiftLHS + ShiftRHS != VT.getSizeInBits())
7060     return SDValue();
7061
7062   if (LHSFromHi) {
7063     std::swap(LHS, RHS);
7064     std::swap(ShiftLHS, ShiftRHS);
7065   }
7066
7067   return DAG.getNode(AArch64ISD::EXTR, DL, VT, LHS, RHS,
7068                      DAG.getConstant(ShiftRHS, MVT::i64));
7069 }
7070
7071 static SDValue tryCombineToBSL(SDNode *N,
7072                                 TargetLowering::DAGCombinerInfo &DCI) {
7073   EVT VT = N->getValueType(0);
7074   SelectionDAG &DAG = DCI.DAG;
7075   SDLoc DL(N);
7076
7077   if (!VT.isVector())
7078     return SDValue();
7079
7080   SDValue N0 = N->getOperand(0);
7081   if (N0.getOpcode() != ISD::AND)
7082     return SDValue();
7083
7084   SDValue N1 = N->getOperand(1);
7085   if (N1.getOpcode() != ISD::AND)
7086     return SDValue();
7087
7088   // We only have to look for constant vectors here since the general, variable
7089   // case can be handled in TableGen.
7090   unsigned Bits = VT.getVectorElementType().getSizeInBits();
7091   uint64_t BitMask = Bits == 64 ? -1ULL : ((1ULL << Bits) - 1);
7092   for (int i = 1; i >= 0; --i)
7093     for (int j = 1; j >= 0; --j) {
7094       BuildVectorSDNode *BVN0 = dyn_cast<BuildVectorSDNode>(N0->getOperand(i));
7095       BuildVectorSDNode *BVN1 = dyn_cast<BuildVectorSDNode>(N1->getOperand(j));
7096       if (!BVN0 || !BVN1)
7097         continue;
7098
7099       bool FoundMatch = true;
7100       for (unsigned k = 0; k < VT.getVectorNumElements(); ++k) {
7101         ConstantSDNode *CN0 = dyn_cast<ConstantSDNode>(BVN0->getOperand(k));
7102         ConstantSDNode *CN1 = dyn_cast<ConstantSDNode>(BVN1->getOperand(k));
7103         if (!CN0 || !CN1 ||
7104             CN0->getZExtValue() != (BitMask & ~CN1->getZExtValue())) {
7105           FoundMatch = false;
7106           break;
7107         }
7108       }
7109
7110       if (FoundMatch)
7111         return DAG.getNode(AArch64ISD::BSL, DL, VT, SDValue(BVN0, 0),
7112                            N0->getOperand(1 - i), N1->getOperand(1 - j));
7113     }
7114
7115   return SDValue();
7116 }
7117
7118 static SDValue performORCombine(SDNode *N, TargetLowering::DAGCombinerInfo &DCI,
7119                                 const AArch64Subtarget *Subtarget) {
7120   // Attempt to form an EXTR from (or (shl VAL1, #N), (srl VAL2, #RegWidth-N))
7121   if (!EnableAArch64ExtrGeneration)
7122     return SDValue();
7123   SelectionDAG &DAG = DCI.DAG;
7124   EVT VT = N->getValueType(0);
7125
7126   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
7127     return SDValue();
7128
7129   SDValue Res = tryCombineToEXTR(N, DCI);
7130   if (Res.getNode())
7131     return Res;
7132
7133   Res = tryCombineToBSL(N, DCI);
7134   if (Res.getNode())
7135     return Res;
7136
7137   return SDValue();
7138 }
7139
7140 static SDValue performBitcastCombine(SDNode *N,
7141                                      TargetLowering::DAGCombinerInfo &DCI,
7142                                      SelectionDAG &DAG) {
7143   // Wait 'til after everything is legalized to try this. That way we have
7144   // legal vector types and such.
7145   if (DCI.isBeforeLegalizeOps())
7146     return SDValue();
7147
7148   // Remove extraneous bitcasts around an extract_subvector.
7149   // For example,
7150   //    (v4i16 (bitconvert
7151   //             (extract_subvector (v2i64 (bitconvert (v8i16 ...)), (i64 1)))))
7152   //  becomes
7153   //    (extract_subvector ((v8i16 ...), (i64 4)))
7154
7155   // Only interested in 64-bit vectors as the ultimate result.
7156   EVT VT = N->getValueType(0);
7157   if (!VT.isVector())
7158     return SDValue();
7159   if (VT.getSimpleVT().getSizeInBits() != 64)
7160     return SDValue();
7161   // Is the operand an extract_subvector starting at the beginning or halfway
7162   // point of the vector? A low half may also come through as an
7163   // EXTRACT_SUBREG, so look for that, too.
7164   SDValue Op0 = N->getOperand(0);
7165   if (Op0->getOpcode() != ISD::EXTRACT_SUBVECTOR &&
7166       !(Op0->isMachineOpcode() &&
7167         Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG))
7168     return SDValue();
7169   uint64_t idx = cast<ConstantSDNode>(Op0->getOperand(1))->getZExtValue();
7170   if (Op0->getOpcode() == ISD::EXTRACT_SUBVECTOR) {
7171     if (Op0->getValueType(0).getVectorNumElements() != idx && idx != 0)
7172       return SDValue();
7173   } else if (Op0->getMachineOpcode() == AArch64::EXTRACT_SUBREG) {
7174     if (idx != AArch64::dsub)
7175       return SDValue();
7176     // The dsub reference is equivalent to a lane zero subvector reference.
7177     idx = 0;
7178   }
7179   // Look through the bitcast of the input to the extract.
7180   if (Op0->getOperand(0)->getOpcode() != ISD::BITCAST)
7181     return SDValue();
7182   SDValue Source = Op0->getOperand(0)->getOperand(0);
7183   // If the source type has twice the number of elements as our destination
7184   // type, we know this is an extract of the high or low half of the vector.
7185   EVT SVT = Source->getValueType(0);
7186   if (SVT.getVectorNumElements() != VT.getVectorNumElements() * 2)
7187     return SDValue();
7188
7189   DEBUG(dbgs() << "aarch64-lower: bitcast extract_subvector simplification\n");
7190
7191   // Create the simplified form to just extract the low or high half of the
7192   // vector directly rather than bothering with the bitcasts.
7193   SDLoc dl(N);
7194   unsigned NumElements = VT.getVectorNumElements();
7195   if (idx) {
7196     SDValue HalfIdx = DAG.getConstant(NumElements, MVT::i64);
7197     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, Source, HalfIdx);
7198   } else {
7199     SDValue SubReg = DAG.getTargetConstant(AArch64::dsub, MVT::i32);
7200     return SDValue(DAG.getMachineNode(TargetOpcode::EXTRACT_SUBREG, dl, VT,
7201                                       Source, SubReg),
7202                    0);
7203   }
7204 }
7205
7206 static SDValue performConcatVectorsCombine(SDNode *N,
7207                                            TargetLowering::DAGCombinerInfo &DCI,
7208                                            SelectionDAG &DAG) {
7209   // Wait 'til after everything is legalized to try this. That way we have
7210   // legal vector types and such.
7211   if (DCI.isBeforeLegalizeOps())
7212     return SDValue();
7213
7214   SDLoc dl(N);
7215   EVT VT = N->getValueType(0);
7216
7217   // If we see a (concat_vectors (v1x64 A), (v1x64 A)) it's really a vector
7218   // splat. The indexed instructions are going to be expecting a DUPLANE64, so
7219   // canonicalise to that.
7220   if (N->getOperand(0) == N->getOperand(1) && VT.getVectorNumElements() == 2) {
7221     assert(VT.getVectorElementType().getSizeInBits() == 64);
7222     return DAG.getNode(AArch64ISD::DUPLANE64, dl, VT,
7223                        WidenVector(N->getOperand(0), DAG),
7224                        DAG.getConstant(0, MVT::i64));
7225   }
7226
7227   // Canonicalise concat_vectors so that the right-hand vector has as few
7228   // bit-casts as possible before its real operation. The primary matching
7229   // destination for these operations will be the narrowing "2" instructions,
7230   // which depend on the operation being performed on this right-hand vector.
7231   // For example,
7232   //    (concat_vectors LHS,  (v1i64 (bitconvert (v4i16 RHS))))
7233   // becomes
7234   //    (bitconvert (concat_vectors (v4i16 (bitconvert LHS)), RHS))
7235
7236   SDValue Op1 = N->getOperand(1);
7237   if (Op1->getOpcode() != ISD::BITCAST)
7238     return SDValue();
7239   SDValue RHS = Op1->getOperand(0);
7240   MVT RHSTy = RHS.getValueType().getSimpleVT();
7241   // If the RHS is not a vector, this is not the pattern we're looking for.
7242   if (!RHSTy.isVector())
7243     return SDValue();
7244
7245   DEBUG(dbgs() << "aarch64-lower: concat_vectors bitcast simplification\n");
7246
7247   MVT ConcatTy = MVT::getVectorVT(RHSTy.getVectorElementType(),
7248                                   RHSTy.getVectorNumElements() * 2);
7249   return DAG.getNode(
7250       ISD::BITCAST, dl, VT,
7251       DAG.getNode(ISD::CONCAT_VECTORS, dl, ConcatTy,
7252                   DAG.getNode(ISD::BITCAST, dl, RHSTy, N->getOperand(0)), RHS));
7253 }
7254
7255 static SDValue tryCombineFixedPointConvert(SDNode *N,
7256                                            TargetLowering::DAGCombinerInfo &DCI,
7257                                            SelectionDAG &DAG) {
7258   // Wait 'til after everything is legalized to try this. That way we have
7259   // legal vector types and such.
7260   if (DCI.isBeforeLegalizeOps())
7261     return SDValue();
7262   // Transform a scalar conversion of a value from a lane extract into a
7263   // lane extract of a vector conversion. E.g., from foo1 to foo2:
7264   // double foo1(int64x2_t a) { return vcvtd_n_f64_s64(a[1], 9); }
7265   // double foo2(int64x2_t a) { return vcvtq_n_f64_s64(a, 9)[1]; }
7266   //
7267   // The second form interacts better with instruction selection and the
7268   // register allocator to avoid cross-class register copies that aren't
7269   // coalescable due to a lane reference.
7270
7271   // Check the operand and see if it originates from a lane extract.
7272   SDValue Op1 = N->getOperand(1);
7273   if (Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT) {
7274     // Yep, no additional predication needed. Perform the transform.
7275     SDValue IID = N->getOperand(0);
7276     SDValue Shift = N->getOperand(2);
7277     SDValue Vec = Op1.getOperand(0);
7278     SDValue Lane = Op1.getOperand(1);
7279     EVT ResTy = N->getValueType(0);
7280     EVT VecResTy;
7281     SDLoc DL(N);
7282
7283     // The vector width should be 128 bits by the time we get here, even
7284     // if it started as 64 bits (the extract_vector handling will have
7285     // done so).
7286     assert(Vec.getValueType().getSizeInBits() == 128 &&
7287            "unexpected vector size on extract_vector_elt!");
7288     if (Vec.getValueType() == MVT::v4i32)
7289       VecResTy = MVT::v4f32;
7290     else if (Vec.getValueType() == MVT::v2i64)
7291       VecResTy = MVT::v2f64;
7292     else
7293       llvm_unreachable("unexpected vector type!");
7294
7295     SDValue Convert =
7296         DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VecResTy, IID, Vec, Shift);
7297     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, ResTy, Convert, Lane);
7298   }
7299   return SDValue();
7300 }
7301
7302 // AArch64 high-vector "long" operations are formed by performing the non-high
7303 // version on an extract_subvector of each operand which gets the high half:
7304 //
7305 //  (longop2 LHS, RHS) == (longop (extract_high LHS), (extract_high RHS))
7306 //
7307 // However, there are cases which don't have an extract_high explicitly, but
7308 // have another operation that can be made compatible with one for free. For
7309 // example:
7310 //
7311 //  (dupv64 scalar) --> (extract_high (dup128 scalar))
7312 //
7313 // This routine does the actual conversion of such DUPs, once outer routines
7314 // have determined that everything else is in order.
7315 static SDValue tryExtendDUPToExtractHigh(SDValue N, SelectionDAG &DAG) {
7316   // We can handle most types of duplicate, but the lane ones have an extra
7317   // operand saying *which* lane, so we need to know.
7318   bool IsDUPLANE;
7319   switch (N.getOpcode()) {
7320   case AArch64ISD::DUP:
7321     IsDUPLANE = false;
7322     break;
7323   case AArch64ISD::DUPLANE8:
7324   case AArch64ISD::DUPLANE16:
7325   case AArch64ISD::DUPLANE32:
7326   case AArch64ISD::DUPLANE64:
7327     IsDUPLANE = true;
7328     break;
7329   default:
7330     return SDValue();
7331   }
7332
7333   MVT NarrowTy = N.getSimpleValueType();
7334   if (!NarrowTy.is64BitVector())
7335     return SDValue();
7336
7337   MVT ElementTy = NarrowTy.getVectorElementType();
7338   unsigned NumElems = NarrowTy.getVectorNumElements();
7339   MVT NewDUPVT = MVT::getVectorVT(ElementTy, NumElems * 2);
7340
7341   SDValue NewDUP;
7342   if (IsDUPLANE)
7343     NewDUP = DAG.getNode(N.getOpcode(), SDLoc(N), NewDUPVT, N.getOperand(0),
7344                          N.getOperand(1));
7345   else
7346     NewDUP = DAG.getNode(AArch64ISD::DUP, SDLoc(N), NewDUPVT, N.getOperand(0));
7347
7348   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, SDLoc(N.getNode()), NarrowTy,
7349                      NewDUP, DAG.getConstant(NumElems, MVT::i64));
7350 }
7351
7352 static bool isEssentiallyExtractSubvector(SDValue N) {
7353   if (N.getOpcode() == ISD::EXTRACT_SUBVECTOR)
7354     return true;
7355
7356   return N.getOpcode() == ISD::BITCAST &&
7357          N.getOperand(0).getOpcode() == ISD::EXTRACT_SUBVECTOR;
7358 }
7359
7360 /// \brief Helper structure to keep track of ISD::SET_CC operands.
7361 struct GenericSetCCInfo {
7362   const SDValue *Opnd0;
7363   const SDValue *Opnd1;
7364   ISD::CondCode CC;
7365 };
7366
7367 /// \brief Helper structure to keep track of a SET_CC lowered into AArch64 code.
7368 struct AArch64SetCCInfo {
7369   const SDValue *Cmp;
7370   AArch64CC::CondCode CC;
7371 };
7372
7373 /// \brief Helper structure to keep track of SetCC information.
7374 union SetCCInfo {
7375   GenericSetCCInfo Generic;
7376   AArch64SetCCInfo AArch64;
7377 };
7378
7379 /// \brief Helper structure to be able to read SetCC information.  If set to
7380 /// true, IsAArch64 field, Info is a AArch64SetCCInfo, otherwise Info is a
7381 /// GenericSetCCInfo.
7382 struct SetCCInfoAndKind {
7383   SetCCInfo Info;
7384   bool IsAArch64;
7385 };
7386
7387 /// \brief Check whether or not \p Op is a SET_CC operation, either a generic or
7388 /// an
7389 /// AArch64 lowered one.
7390 /// \p SetCCInfo is filled accordingly.
7391 /// \post SetCCInfo is meanginfull only when this function returns true.
7392 /// \return True when Op is a kind of SET_CC operation.
7393 static bool isSetCC(SDValue Op, SetCCInfoAndKind &SetCCInfo) {
7394   // If this is a setcc, this is straight forward.
7395   if (Op.getOpcode() == ISD::SETCC) {
7396     SetCCInfo.Info.Generic.Opnd0 = &Op.getOperand(0);
7397     SetCCInfo.Info.Generic.Opnd1 = &Op.getOperand(1);
7398     SetCCInfo.Info.Generic.CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
7399     SetCCInfo.IsAArch64 = false;
7400     return true;
7401   }
7402   // Otherwise, check if this is a matching csel instruction.
7403   // In other words:
7404   // - csel 1, 0, cc
7405   // - csel 0, 1, !cc
7406   if (Op.getOpcode() != AArch64ISD::CSEL)
7407     return false;
7408   // Set the information about the operands.
7409   // TODO: we want the operands of the Cmp not the csel
7410   SetCCInfo.Info.AArch64.Cmp = &Op.getOperand(3);
7411   SetCCInfo.IsAArch64 = true;
7412   SetCCInfo.Info.AArch64.CC = static_cast<AArch64CC::CondCode>(
7413       cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
7414
7415   // Check that the operands matches the constraints:
7416   // (1) Both operands must be constants.
7417   // (2) One must be 1 and the other must be 0.
7418   ConstantSDNode *TValue = dyn_cast<ConstantSDNode>(Op.getOperand(0));
7419   ConstantSDNode *FValue = dyn_cast<ConstantSDNode>(Op.getOperand(1));
7420
7421   // Check (1).
7422   if (!TValue || !FValue)
7423     return false;
7424
7425   // Check (2).
7426   if (!TValue->isOne()) {
7427     // Update the comparison when we are interested in !cc.
7428     std::swap(TValue, FValue);
7429     SetCCInfo.Info.AArch64.CC =
7430         AArch64CC::getInvertedCondCode(SetCCInfo.Info.AArch64.CC);
7431   }
7432   return TValue->isOne() && FValue->isNullValue();
7433 }
7434
7435 // Returns true if Op is setcc or zext of setcc.
7436 static bool isSetCCOrZExtSetCC(const SDValue& Op, SetCCInfoAndKind &Info) {
7437   if (isSetCC(Op, Info))
7438     return true;
7439   return ((Op.getOpcode() == ISD::ZERO_EXTEND) &&
7440     isSetCC(Op->getOperand(0), Info));
7441 }
7442
7443 // The folding we want to perform is:
7444 // (add x, [zext] (setcc cc ...) )
7445 //   -->
7446 // (csel x, (add x, 1), !cc ...)
7447 //
7448 // The latter will get matched to a CSINC instruction.
7449 static SDValue performSetccAddFolding(SDNode *Op, SelectionDAG &DAG) {
7450   assert(Op && Op->getOpcode() == ISD::ADD && "Unexpected operation!");
7451   SDValue LHS = Op->getOperand(0);
7452   SDValue RHS = Op->getOperand(1);
7453   SetCCInfoAndKind InfoAndKind;
7454
7455   // If neither operand is a SET_CC, give up.
7456   if (!isSetCCOrZExtSetCC(LHS, InfoAndKind)) {
7457     std::swap(LHS, RHS);
7458     if (!isSetCCOrZExtSetCC(LHS, InfoAndKind))
7459       return SDValue();
7460   }
7461
7462   // FIXME: This could be generatized to work for FP comparisons.
7463   EVT CmpVT = InfoAndKind.IsAArch64
7464                   ? InfoAndKind.Info.AArch64.Cmp->getOperand(0).getValueType()
7465                   : InfoAndKind.Info.Generic.Opnd0->getValueType();
7466   if (CmpVT != MVT::i32 && CmpVT != MVT::i64)
7467     return SDValue();
7468
7469   SDValue CCVal;
7470   SDValue Cmp;
7471   SDLoc dl(Op);
7472   if (InfoAndKind.IsAArch64) {
7473     CCVal = DAG.getConstant(
7474         AArch64CC::getInvertedCondCode(InfoAndKind.Info.AArch64.CC), MVT::i32);
7475     Cmp = *InfoAndKind.Info.AArch64.Cmp;
7476   } else
7477     Cmp = getAArch64Cmp(*InfoAndKind.Info.Generic.Opnd0,
7478                       *InfoAndKind.Info.Generic.Opnd1,
7479                       ISD::getSetCCInverse(InfoAndKind.Info.Generic.CC, true),
7480                       CCVal, DAG, dl);
7481
7482   EVT VT = Op->getValueType(0);
7483   LHS = DAG.getNode(ISD::ADD, dl, VT, RHS, DAG.getConstant(1, VT));
7484   return DAG.getNode(AArch64ISD::CSEL, dl, VT, RHS, LHS, CCVal, Cmp);
7485 }
7486
7487 // The basic add/sub long vector instructions have variants with "2" on the end
7488 // which act on the high-half of their inputs. They are normally matched by
7489 // patterns like:
7490 //
7491 // (add (zeroext (extract_high LHS)),
7492 //      (zeroext (extract_high RHS)))
7493 // -> uaddl2 vD, vN, vM
7494 //
7495 // However, if one of the extracts is something like a duplicate, this
7496 // instruction can still be used profitably. This function puts the DAG into a
7497 // more appropriate form for those patterns to trigger.
7498 static SDValue performAddSubLongCombine(SDNode *N,
7499                                         TargetLowering::DAGCombinerInfo &DCI,
7500                                         SelectionDAG &DAG) {
7501   if (DCI.isBeforeLegalizeOps())
7502     return SDValue();
7503
7504   MVT VT = N->getSimpleValueType(0);
7505   if (!VT.is128BitVector()) {
7506     if (N->getOpcode() == ISD::ADD)
7507       return performSetccAddFolding(N, DAG);
7508     return SDValue();
7509   }
7510
7511   // Make sure both branches are extended in the same way.
7512   SDValue LHS = N->getOperand(0);
7513   SDValue RHS = N->getOperand(1);
7514   if ((LHS.getOpcode() != ISD::ZERO_EXTEND &&
7515        LHS.getOpcode() != ISD::SIGN_EXTEND) ||
7516       LHS.getOpcode() != RHS.getOpcode())
7517     return SDValue();
7518
7519   unsigned ExtType = LHS.getOpcode();
7520
7521   // It's not worth doing if at least one of the inputs isn't already an
7522   // extract, but we don't know which it'll be so we have to try both.
7523   if (isEssentiallyExtractSubvector(LHS.getOperand(0))) {
7524     RHS = tryExtendDUPToExtractHigh(RHS.getOperand(0), DAG);
7525     if (!RHS.getNode())
7526       return SDValue();
7527
7528     RHS = DAG.getNode(ExtType, SDLoc(N), VT, RHS);
7529   } else if (isEssentiallyExtractSubvector(RHS.getOperand(0))) {
7530     LHS = tryExtendDUPToExtractHigh(LHS.getOperand(0), DAG);
7531     if (!LHS.getNode())
7532       return SDValue();
7533
7534     LHS = DAG.getNode(ExtType, SDLoc(N), VT, LHS);
7535   }
7536
7537   return DAG.getNode(N->getOpcode(), SDLoc(N), VT, LHS, RHS);
7538 }
7539
7540 // Massage DAGs which we can use the high-half "long" operations on into
7541 // something isel will recognize better. E.g.
7542 //
7543 // (aarch64_neon_umull (extract_high vec) (dupv64 scalar)) -->
7544 //   (aarch64_neon_umull (extract_high (v2i64 vec)))
7545 //                     (extract_high (v2i64 (dup128 scalar)))))
7546 //
7547 static SDValue tryCombineLongOpWithDup(unsigned IID, SDNode *N,
7548                                        TargetLowering::DAGCombinerInfo &DCI,
7549                                        SelectionDAG &DAG) {
7550   if (DCI.isBeforeLegalizeOps())
7551     return SDValue();
7552
7553   SDValue LHS = N->getOperand(1);
7554   SDValue RHS = N->getOperand(2);
7555   assert(LHS.getValueType().is64BitVector() &&
7556          RHS.getValueType().is64BitVector() &&
7557          "unexpected shape for long operation");
7558
7559   // Either node could be a DUP, but it's not worth doing both of them (you'd
7560   // just as well use the non-high version) so look for a corresponding extract
7561   // operation on the other "wing".
7562   if (isEssentiallyExtractSubvector(LHS)) {
7563     RHS = tryExtendDUPToExtractHigh(RHS, DAG);
7564     if (!RHS.getNode())
7565       return SDValue();
7566   } else if (isEssentiallyExtractSubvector(RHS)) {
7567     LHS = tryExtendDUPToExtractHigh(LHS, DAG);
7568     if (!LHS.getNode())
7569       return SDValue();
7570   }
7571
7572   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), N->getValueType(0),
7573                      N->getOperand(0), LHS, RHS);
7574 }
7575
7576 static SDValue tryCombineShiftImm(unsigned IID, SDNode *N, SelectionDAG &DAG) {
7577   MVT ElemTy = N->getSimpleValueType(0).getScalarType();
7578   unsigned ElemBits = ElemTy.getSizeInBits();
7579
7580   int64_t ShiftAmount;
7581   if (BuildVectorSDNode *BVN = dyn_cast<BuildVectorSDNode>(N->getOperand(2))) {
7582     APInt SplatValue, SplatUndef;
7583     unsigned SplatBitSize;
7584     bool HasAnyUndefs;
7585     if (!BVN->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
7586                               HasAnyUndefs, ElemBits) ||
7587         SplatBitSize != ElemBits)
7588       return SDValue();
7589
7590     ShiftAmount = SplatValue.getSExtValue();
7591   } else if (ConstantSDNode *CVN = dyn_cast<ConstantSDNode>(N->getOperand(2))) {
7592     ShiftAmount = CVN->getSExtValue();
7593   } else
7594     return SDValue();
7595
7596   unsigned Opcode;
7597   bool IsRightShift;
7598   switch (IID) {
7599   default:
7600     llvm_unreachable("Unknown shift intrinsic");
7601   case Intrinsic::aarch64_neon_sqshl:
7602     Opcode = AArch64ISD::SQSHL_I;
7603     IsRightShift = false;
7604     break;
7605   case Intrinsic::aarch64_neon_uqshl:
7606     Opcode = AArch64ISD::UQSHL_I;
7607     IsRightShift = false;
7608     break;
7609   case Intrinsic::aarch64_neon_srshl:
7610     Opcode = AArch64ISD::SRSHR_I;
7611     IsRightShift = true;
7612     break;
7613   case Intrinsic::aarch64_neon_urshl:
7614     Opcode = AArch64ISD::URSHR_I;
7615     IsRightShift = true;
7616     break;
7617   case Intrinsic::aarch64_neon_sqshlu:
7618     Opcode = AArch64ISD::SQSHLU_I;
7619     IsRightShift = false;
7620     break;
7621   }
7622
7623   if (IsRightShift && ShiftAmount <= -1 && ShiftAmount >= -(int)ElemBits)
7624     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7625                        DAG.getConstant(-ShiftAmount, MVT::i32));
7626   else if (!IsRightShift && ShiftAmount >= 0 && ShiftAmount < ElemBits)
7627     return DAG.getNode(Opcode, SDLoc(N), N->getValueType(0), N->getOperand(1),
7628                        DAG.getConstant(ShiftAmount, MVT::i32));
7629
7630   return SDValue();
7631 }
7632
7633 // The CRC32[BH] instructions ignore the high bits of their data operand. Since
7634 // the intrinsics must be legal and take an i32, this means there's almost
7635 // certainly going to be a zext in the DAG which we can eliminate.
7636 static SDValue tryCombineCRC32(unsigned Mask, SDNode *N, SelectionDAG &DAG) {
7637   SDValue AndN = N->getOperand(2);
7638   if (AndN.getOpcode() != ISD::AND)
7639     return SDValue();
7640
7641   ConstantSDNode *CMask = dyn_cast<ConstantSDNode>(AndN.getOperand(1));
7642   if (!CMask || CMask->getZExtValue() != Mask)
7643     return SDValue();
7644
7645   return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, SDLoc(N), MVT::i32,
7646                      N->getOperand(0), N->getOperand(1), AndN.getOperand(0));
7647 }
7648
7649 static SDValue performIntrinsicCombine(SDNode *N,
7650                                        TargetLowering::DAGCombinerInfo &DCI,
7651                                        const AArch64Subtarget *Subtarget) {
7652   SelectionDAG &DAG = DCI.DAG;
7653   unsigned IID = getIntrinsicID(N);
7654   switch (IID) {
7655   default:
7656     break;
7657   case Intrinsic::aarch64_neon_vcvtfxs2fp:
7658   case Intrinsic::aarch64_neon_vcvtfxu2fp:
7659     return tryCombineFixedPointConvert(N, DCI, DAG);
7660     break;
7661   case Intrinsic::aarch64_neon_fmax:
7662     return DAG.getNode(AArch64ISD::FMAX, SDLoc(N), N->getValueType(0),
7663                        N->getOperand(1), N->getOperand(2));
7664   case Intrinsic::aarch64_neon_fmin:
7665     return DAG.getNode(AArch64ISD::FMIN, SDLoc(N), N->getValueType(0),
7666                        N->getOperand(1), N->getOperand(2));
7667   case Intrinsic::aarch64_neon_smull:
7668   case Intrinsic::aarch64_neon_umull:
7669   case Intrinsic::aarch64_neon_pmull:
7670   case Intrinsic::aarch64_neon_sqdmull:
7671     return tryCombineLongOpWithDup(IID, N, DCI, DAG);
7672   case Intrinsic::aarch64_neon_sqshl:
7673   case Intrinsic::aarch64_neon_uqshl:
7674   case Intrinsic::aarch64_neon_sqshlu:
7675   case Intrinsic::aarch64_neon_srshl:
7676   case Intrinsic::aarch64_neon_urshl:
7677     return tryCombineShiftImm(IID, N, DAG);
7678   case Intrinsic::aarch64_crc32b:
7679   case Intrinsic::aarch64_crc32cb:
7680     return tryCombineCRC32(0xff, N, DAG);
7681   case Intrinsic::aarch64_crc32h:
7682   case Intrinsic::aarch64_crc32ch:
7683     return tryCombineCRC32(0xffff, N, DAG);
7684   }
7685   return SDValue();
7686 }
7687
7688 static SDValue performExtendCombine(SDNode *N,
7689                                     TargetLowering::DAGCombinerInfo &DCI,
7690                                     SelectionDAG &DAG) {
7691   // If we see something like (zext (sabd (extract_high ...), (DUP ...))) then
7692   // we can convert that DUP into another extract_high (of a bigger DUP), which
7693   // helps the backend to decide that an sabdl2 would be useful, saving a real
7694   // extract_high operation.
7695   if (!DCI.isBeforeLegalizeOps() && N->getOpcode() == ISD::ZERO_EXTEND &&
7696       N->getOperand(0).getOpcode() == ISD::INTRINSIC_WO_CHAIN) {
7697     SDNode *ABDNode = N->getOperand(0).getNode();
7698     unsigned IID = getIntrinsicID(ABDNode);
7699     if (IID == Intrinsic::aarch64_neon_sabd ||
7700         IID == Intrinsic::aarch64_neon_uabd) {
7701       SDValue NewABD = tryCombineLongOpWithDup(IID, ABDNode, DCI, DAG);
7702       if (!NewABD.getNode())
7703         return SDValue();
7704
7705       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), N->getValueType(0),
7706                          NewABD);
7707     }
7708   }
7709
7710   // This is effectively a custom type legalization for AArch64.
7711   //
7712   // Type legalization will split an extend of a small, legal, type to a larger
7713   // illegal type by first splitting the destination type, often creating
7714   // illegal source types, which then get legalized in isel-confusing ways,
7715   // leading to really terrible codegen. E.g.,
7716   //   %result = v8i32 sext v8i8 %value
7717   // becomes
7718   //   %losrc = extract_subreg %value, ...
7719   //   %hisrc = extract_subreg %value, ...
7720   //   %lo = v4i32 sext v4i8 %losrc
7721   //   %hi = v4i32 sext v4i8 %hisrc
7722   // Things go rapidly downhill from there.
7723   //
7724   // For AArch64, the [sz]ext vector instructions can only go up one element
7725   // size, so we can, e.g., extend from i8 to i16, but to go from i8 to i32
7726   // take two instructions.
7727   //
7728   // This implies that the most efficient way to do the extend from v8i8
7729   // to two v4i32 values is to first extend the v8i8 to v8i16, then do
7730   // the normal splitting to happen for the v8i16->v8i32.
7731
7732   // This is pre-legalization to catch some cases where the default
7733   // type legalization will create ill-tempered code.
7734   if (!DCI.isBeforeLegalizeOps())
7735     return SDValue();
7736
7737   // We're only interested in cleaning things up for non-legal vector types
7738   // here. If both the source and destination are legal, things will just
7739   // work naturally without any fiddling.
7740   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
7741   EVT ResVT = N->getValueType(0);
7742   if (!ResVT.isVector() || TLI.isTypeLegal(ResVT))
7743     return SDValue();
7744   // If the vector type isn't a simple VT, it's beyond the scope of what
7745   // we're  worried about here. Let legalization do its thing and hope for
7746   // the best.
7747   SDValue Src = N->getOperand(0);
7748   EVT SrcVT = Src->getValueType(0);
7749   if (!ResVT.isSimple() || !SrcVT.isSimple())
7750     return SDValue();
7751
7752   // If the source VT is a 64-bit vector, we can play games and get the
7753   // better results we want.
7754   if (SrcVT.getSizeInBits() != 64)
7755     return SDValue();
7756
7757   unsigned SrcEltSize = SrcVT.getVectorElementType().getSizeInBits();
7758   unsigned ElementCount = SrcVT.getVectorNumElements();
7759   SrcVT = MVT::getVectorVT(MVT::getIntegerVT(SrcEltSize * 2), ElementCount);
7760   SDLoc DL(N);
7761   Src = DAG.getNode(N->getOpcode(), DL, SrcVT, Src);
7762
7763   // Now split the rest of the operation into two halves, each with a 64
7764   // bit source.
7765   EVT LoVT, HiVT;
7766   SDValue Lo, Hi;
7767   unsigned NumElements = ResVT.getVectorNumElements();
7768   assert(!(NumElements & 1) && "Splitting vector, but not in half!");
7769   LoVT = HiVT = EVT::getVectorVT(*DAG.getContext(),
7770                                  ResVT.getVectorElementType(), NumElements / 2);
7771
7772   EVT InNVT = EVT::getVectorVT(*DAG.getContext(), SrcVT.getVectorElementType(),
7773                                LoVT.getVectorNumElements());
7774   Lo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7775                    DAG.getConstant(0, MVT::i64));
7776   Hi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, InNVT, Src,
7777                    DAG.getConstant(InNVT.getVectorNumElements(), MVT::i64));
7778   Lo = DAG.getNode(N->getOpcode(), DL, LoVT, Lo);
7779   Hi = DAG.getNode(N->getOpcode(), DL, HiVT, Hi);
7780
7781   // Now combine the parts back together so we still have a single result
7782   // like the combiner expects.
7783   return DAG.getNode(ISD::CONCAT_VECTORS, DL, ResVT, Lo, Hi);
7784 }
7785
7786 /// Replace a splat of a scalar to a vector store by scalar stores of the scalar
7787 /// value. The load store optimizer pass will merge them to store pair stores.
7788 /// This has better performance than a splat of the scalar followed by a split
7789 /// vector store. Even if the stores are not merged it is four stores vs a dup,
7790 /// followed by an ext.b and two stores.
7791 static SDValue replaceSplatVectorStore(SelectionDAG &DAG, StoreSDNode *St) {
7792   SDValue StVal = St->getValue();
7793   EVT VT = StVal.getValueType();
7794
7795   // Don't replace floating point stores, they possibly won't be transformed to
7796   // stp because of the store pair suppress pass.
7797   if (VT.isFloatingPoint())
7798     return SDValue();
7799
7800   // Check for insert vector elements.
7801   if (StVal.getOpcode() != ISD::INSERT_VECTOR_ELT)
7802     return SDValue();
7803
7804   // We can express a splat as store pair(s) for 2 or 4 elements.
7805   unsigned NumVecElts = VT.getVectorNumElements();
7806   if (NumVecElts != 4 && NumVecElts != 2)
7807     return SDValue();
7808   SDValue SplatVal = StVal.getOperand(1);
7809   unsigned RemainInsertElts = NumVecElts - 1;
7810
7811   // Check that this is a splat.
7812   while (--RemainInsertElts) {
7813     SDValue NextInsertElt = StVal.getOperand(0);
7814     if (NextInsertElt.getOpcode() != ISD::INSERT_VECTOR_ELT)
7815       return SDValue();
7816     if (NextInsertElt.getOperand(1) != SplatVal)
7817       return SDValue();
7818     StVal = NextInsertElt;
7819   }
7820   unsigned OrigAlignment = St->getAlignment();
7821   unsigned EltOffset = NumVecElts == 4 ? 4 : 8;
7822   unsigned Alignment = std::min(OrigAlignment, EltOffset);
7823
7824   // Create scalar stores. This is at least as good as the code sequence for a
7825   // split unaligned store wich is a dup.s, ext.b, and two stores.
7826   // Most of the time the three stores should be replaced by store pair
7827   // instructions (stp).
7828   SDLoc DL(St);
7829   SDValue BasePtr = St->getBasePtr();
7830   SDValue NewST1 =
7831       DAG.getStore(St->getChain(), DL, SplatVal, BasePtr, St->getPointerInfo(),
7832                    St->isVolatile(), St->isNonTemporal(), St->getAlignment());
7833
7834   unsigned Offset = EltOffset;
7835   while (--NumVecElts) {
7836     SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7837                                     DAG.getConstant(Offset, MVT::i64));
7838     NewST1 = DAG.getStore(NewST1.getValue(0), DL, SplatVal, OffsetPtr,
7839                           St->getPointerInfo(), St->isVolatile(),
7840                           St->isNonTemporal(), Alignment);
7841     Offset += EltOffset;
7842   }
7843   return NewST1;
7844 }
7845
7846 static SDValue performSTORECombine(SDNode *N,
7847                                    TargetLowering::DAGCombinerInfo &DCI,
7848                                    SelectionDAG &DAG,
7849                                    const AArch64Subtarget *Subtarget) {
7850   if (!DCI.isBeforeLegalize())
7851     return SDValue();
7852
7853   StoreSDNode *S = cast<StoreSDNode>(N);
7854   if (S->isVolatile())
7855     return SDValue();
7856
7857   // Cyclone has bad performance on unaligned 16B stores when crossing line and
7858   // page boundries. We want to split such stores.
7859   if (!Subtarget->isCyclone())
7860     return SDValue();
7861
7862   // Don't split at Oz.
7863   MachineFunction &MF = DAG.getMachineFunction();
7864   bool IsMinSize = MF.getFunction()->getAttributes().hasAttribute(
7865       AttributeSet::FunctionIndex, Attribute::MinSize);
7866   if (IsMinSize)
7867     return SDValue();
7868
7869   SDValue StVal = S->getValue();
7870   EVT VT = StVal.getValueType();
7871
7872   // Don't split v2i64 vectors. Memcpy lowering produces those and splitting
7873   // those up regresses performance on micro-benchmarks and olden/bh.
7874   if (!VT.isVector() || VT.getVectorNumElements() < 2 || VT == MVT::v2i64)
7875     return SDValue();
7876
7877   // Split unaligned 16B stores. They are terrible for performance.
7878   // Don't split stores with alignment of 1 or 2. Code that uses clang vector
7879   // extensions can use this to mark that it does not want splitting to happen
7880   // (by underspecifying alignment to be 1 or 2). Furthermore, the chance of
7881   // eliminating alignment hazards is only 1 in 8 for alignment of 2.
7882   if (VT.getSizeInBits() != 128 || S->getAlignment() >= 16 ||
7883       S->getAlignment() <= 2)
7884     return SDValue();
7885
7886   // If we get a splat of a scalar convert this vector store to a store of
7887   // scalars. They will be merged into store pairs thereby removing two
7888   // instructions.
7889   SDValue ReplacedSplat = replaceSplatVectorStore(DAG, S);
7890   if (ReplacedSplat != SDValue())
7891     return ReplacedSplat;
7892
7893   SDLoc DL(S);
7894   unsigned NumElts = VT.getVectorNumElements() / 2;
7895   // Split VT into two.
7896   EVT HalfVT =
7897       EVT::getVectorVT(*DAG.getContext(), VT.getVectorElementType(), NumElts);
7898   SDValue SubVector0 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7899                                    DAG.getConstant(0, MVT::i64));
7900   SDValue SubVector1 = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, HalfVT, StVal,
7901                                    DAG.getConstant(NumElts, MVT::i64));
7902   SDValue BasePtr = S->getBasePtr();
7903   SDValue NewST1 =
7904       DAG.getStore(S->getChain(), DL, SubVector0, BasePtr, S->getPointerInfo(),
7905                    S->isVolatile(), S->isNonTemporal(), S->getAlignment());
7906   SDValue OffsetPtr = DAG.getNode(ISD::ADD, DL, MVT::i64, BasePtr,
7907                                   DAG.getConstant(8, MVT::i64));
7908   return DAG.getStore(NewST1.getValue(0), DL, SubVector1, OffsetPtr,
7909                       S->getPointerInfo(), S->isVolatile(), S->isNonTemporal(),
7910                       S->getAlignment());
7911 }
7912
7913 /// Target-specific DAG combine function for post-increment LD1 (lane) and
7914 /// post-increment LD1R.
7915 static SDValue performPostLD1Combine(SDNode *N,
7916                                      TargetLowering::DAGCombinerInfo &DCI,
7917                                      bool IsLaneOp) {
7918   if (DCI.isBeforeLegalizeOps())
7919     return SDValue();
7920
7921   SelectionDAG &DAG = DCI.DAG;
7922   EVT VT = N->getValueType(0);
7923
7924   unsigned LoadIdx = IsLaneOp ? 1 : 0;
7925   SDNode *LD = N->getOperand(LoadIdx).getNode();
7926   // If it is not LOAD, can not do such combine.
7927   if (LD->getOpcode() != ISD::LOAD)
7928     return SDValue();
7929
7930   LoadSDNode *LoadSDN = cast<LoadSDNode>(LD);
7931   EVT MemVT = LoadSDN->getMemoryVT();
7932   // Check if memory operand is the same type as the vector element.
7933   if (MemVT != VT.getVectorElementType())
7934     return SDValue();
7935
7936   // Check if there are other uses. If so, do not combine as it will introduce
7937   // an extra load.
7938   for (SDNode::use_iterator UI = LD->use_begin(), UE = LD->use_end(); UI != UE;
7939        ++UI) {
7940     if (UI.getUse().getResNo() == 1) // Ignore uses of the chain result.
7941       continue;
7942     if (*UI != N)
7943       return SDValue();
7944   }
7945
7946   SDValue Addr = LD->getOperand(1);
7947   SDValue Vector = N->getOperand(0);
7948   // Search for a use of the address operand that is an increment.
7949   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(), UE =
7950        Addr.getNode()->use_end(); UI != UE; ++UI) {
7951     SDNode *User = *UI;
7952     if (User->getOpcode() != ISD::ADD
7953         || UI.getUse().getResNo() != Addr.getResNo())
7954       continue;
7955
7956     // Check that the add is independent of the load.  Otherwise, folding it
7957     // would create a cycle.
7958     if (User->isPredecessorOf(LD) || LD->isPredecessorOf(User))
7959       continue;
7960     // Also check that add is not used in the vector operand.  This would also
7961     // create a cycle.
7962     if (User->isPredecessorOf(Vector.getNode()))
7963       continue;
7964
7965     // If the increment is a constant, it must match the memory ref size.
7966     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
7967     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
7968       uint32_t IncVal = CInc->getZExtValue();
7969       unsigned NumBytes = VT.getScalarSizeInBits() / 8;
7970       if (IncVal != NumBytes)
7971         continue;
7972       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
7973     }
7974
7975     SmallVector<SDValue, 8> Ops;
7976     Ops.push_back(LD->getOperand(0));  // Chain
7977     if (IsLaneOp) {
7978       Ops.push_back(Vector);           // The vector to be inserted
7979       Ops.push_back(N->getOperand(2)); // The lane to be inserted in the vector
7980     }
7981     Ops.push_back(Addr);
7982     Ops.push_back(Inc);
7983
7984     EVT Tys[3] = { VT, MVT::i64, MVT::Other };
7985     SDVTList SDTys = DAG.getVTList(Tys);
7986     unsigned NewOp = IsLaneOp ? AArch64ISD::LD1LANEpost : AArch64ISD::LD1DUPpost;
7987     SDValue UpdN = DAG.getMemIntrinsicNode(NewOp, SDLoc(N), SDTys, Ops,
7988                                            MemVT,
7989                                            LoadSDN->getMemOperand());
7990
7991     // Update the uses.
7992     std::vector<SDValue> NewResults;
7993     NewResults.push_back(SDValue(LD, 0));             // The result of load
7994     NewResults.push_back(SDValue(UpdN.getNode(), 2)); // Chain
7995     DCI.CombineTo(LD, NewResults);
7996     DCI.CombineTo(N, SDValue(UpdN.getNode(), 0));     // Dup/Inserted Result
7997     DCI.CombineTo(User, SDValue(UpdN.getNode(), 1));  // Write back register
7998
7999     break;
8000   }
8001   return SDValue();
8002 }
8003
8004 /// Target-specific DAG combine function for NEON load/store intrinsics
8005 /// to merge base address updates.
8006 static SDValue performNEONPostLDSTCombine(SDNode *N,
8007                                           TargetLowering::DAGCombinerInfo &DCI,
8008                                           SelectionDAG &DAG) {
8009   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
8010     return SDValue();
8011
8012   unsigned AddrOpIdx = N->getNumOperands() - 1;
8013   SDValue Addr = N->getOperand(AddrOpIdx);
8014
8015   // Search for a use of the address operand that is an increment.
8016   for (SDNode::use_iterator UI = Addr.getNode()->use_begin(),
8017        UE = Addr.getNode()->use_end(); UI != UE; ++UI) {
8018     SDNode *User = *UI;
8019     if (User->getOpcode() != ISD::ADD ||
8020         UI.getUse().getResNo() != Addr.getResNo())
8021       continue;
8022
8023     // Check that the add is independent of the load/store.  Otherwise, folding
8024     // it would create a cycle.
8025     if (User->isPredecessorOf(N) || N->isPredecessorOf(User))
8026       continue;
8027
8028     // Find the new opcode for the updating load/store.
8029     bool IsStore = false;
8030     bool IsLaneOp = false;
8031     bool IsDupOp = false;
8032     unsigned NewOpc = 0;
8033     unsigned NumVecs = 0;
8034     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
8035     switch (IntNo) {
8036     default: llvm_unreachable("unexpected intrinsic for Neon base update");
8037     case Intrinsic::aarch64_neon_ld2:       NewOpc = AArch64ISD::LD2post;
8038       NumVecs = 2; break;
8039     case Intrinsic::aarch64_neon_ld3:       NewOpc = AArch64ISD::LD3post;
8040       NumVecs = 3; break;
8041     case Intrinsic::aarch64_neon_ld4:       NewOpc = AArch64ISD::LD4post;
8042       NumVecs = 4; break;
8043     case Intrinsic::aarch64_neon_st2:       NewOpc = AArch64ISD::ST2post;
8044       NumVecs = 2; IsStore = true; break;
8045     case Intrinsic::aarch64_neon_st3:       NewOpc = AArch64ISD::ST3post;
8046       NumVecs = 3; IsStore = true; break;
8047     case Intrinsic::aarch64_neon_st4:       NewOpc = AArch64ISD::ST4post;
8048       NumVecs = 4; IsStore = true; break;
8049     case Intrinsic::aarch64_neon_ld1x2:     NewOpc = AArch64ISD::LD1x2post;
8050       NumVecs = 2; break;
8051     case Intrinsic::aarch64_neon_ld1x3:     NewOpc = AArch64ISD::LD1x3post;
8052       NumVecs = 3; break;
8053     case Intrinsic::aarch64_neon_ld1x4:     NewOpc = AArch64ISD::LD1x4post;
8054       NumVecs = 4; break;
8055     case Intrinsic::aarch64_neon_st1x2:     NewOpc = AArch64ISD::ST1x2post;
8056       NumVecs = 2; IsStore = true; break;
8057     case Intrinsic::aarch64_neon_st1x3:     NewOpc = AArch64ISD::ST1x3post;
8058       NumVecs = 3; IsStore = true; break;
8059     case Intrinsic::aarch64_neon_st1x4:     NewOpc = AArch64ISD::ST1x4post;
8060       NumVecs = 4; IsStore = true; break;
8061     case Intrinsic::aarch64_neon_ld2r:      NewOpc = AArch64ISD::LD2DUPpost;
8062       NumVecs = 2; IsDupOp = true; break;
8063     case Intrinsic::aarch64_neon_ld3r:      NewOpc = AArch64ISD::LD3DUPpost;
8064       NumVecs = 3; IsDupOp = true; break;
8065     case Intrinsic::aarch64_neon_ld4r:      NewOpc = AArch64ISD::LD4DUPpost;
8066       NumVecs = 4; IsDupOp = true; break;
8067     case Intrinsic::aarch64_neon_ld2lane:   NewOpc = AArch64ISD::LD2LANEpost;
8068       NumVecs = 2; IsLaneOp = true; break;
8069     case Intrinsic::aarch64_neon_ld3lane:   NewOpc = AArch64ISD::LD3LANEpost;
8070       NumVecs = 3; IsLaneOp = true; break;
8071     case Intrinsic::aarch64_neon_ld4lane:   NewOpc = AArch64ISD::LD4LANEpost;
8072       NumVecs = 4; IsLaneOp = true; break;
8073     case Intrinsic::aarch64_neon_st2lane:   NewOpc = AArch64ISD::ST2LANEpost;
8074       NumVecs = 2; IsStore = true; IsLaneOp = true; break;
8075     case Intrinsic::aarch64_neon_st3lane:   NewOpc = AArch64ISD::ST3LANEpost;
8076       NumVecs = 3; IsStore = true; IsLaneOp = true; break;
8077     case Intrinsic::aarch64_neon_st4lane:   NewOpc = AArch64ISD::ST4LANEpost;
8078       NumVecs = 4; IsStore = true; IsLaneOp = true; break;
8079     }
8080
8081     EVT VecTy;
8082     if (IsStore)
8083       VecTy = N->getOperand(2).getValueType();
8084     else
8085       VecTy = N->getValueType(0);
8086
8087     // If the increment is a constant, it must match the memory ref size.
8088     SDValue Inc = User->getOperand(User->getOperand(0) == Addr ? 1 : 0);
8089     if (ConstantSDNode *CInc = dyn_cast<ConstantSDNode>(Inc.getNode())) {
8090       uint32_t IncVal = CInc->getZExtValue();
8091       unsigned NumBytes = NumVecs * VecTy.getSizeInBits() / 8;
8092       if (IsLaneOp || IsDupOp)
8093         NumBytes /= VecTy.getVectorNumElements();
8094       if (IncVal != NumBytes)
8095         continue;
8096       Inc = DAG.getRegister(AArch64::XZR, MVT::i64);
8097     }
8098     SmallVector<SDValue, 8> Ops;
8099     Ops.push_back(N->getOperand(0)); // Incoming chain
8100     // Load lane and store have vector list as input.
8101     if (IsLaneOp || IsStore)
8102       for (unsigned i = 2; i < AddrOpIdx; ++i)
8103         Ops.push_back(N->getOperand(i));
8104     Ops.push_back(Addr); // Base register
8105     Ops.push_back(Inc);
8106
8107     // Return Types.
8108     EVT Tys[6];
8109     unsigned NumResultVecs = (IsStore ? 0 : NumVecs);
8110     unsigned n;
8111     for (n = 0; n < NumResultVecs; ++n)
8112       Tys[n] = VecTy;
8113     Tys[n++] = MVT::i64;  // Type of write back register
8114     Tys[n] = MVT::Other;  // Type of the chain
8115     SDVTList SDTys = DAG.getVTList(makeArrayRef(Tys, NumResultVecs + 2));
8116
8117     MemIntrinsicSDNode *MemInt = cast<MemIntrinsicSDNode>(N);
8118     SDValue UpdN = DAG.getMemIntrinsicNode(NewOpc, SDLoc(N), SDTys, Ops,
8119                                            MemInt->getMemoryVT(),
8120                                            MemInt->getMemOperand());
8121
8122     // Update the uses.
8123     std::vector<SDValue> NewResults;
8124     for (unsigned i = 0; i < NumResultVecs; ++i) {
8125       NewResults.push_back(SDValue(UpdN.getNode(), i));
8126     }
8127     NewResults.push_back(SDValue(UpdN.getNode(), NumResultVecs + 1));
8128     DCI.CombineTo(N, NewResults);
8129     DCI.CombineTo(User, SDValue(UpdN.getNode(), NumResultVecs));
8130
8131     break;
8132   }
8133   return SDValue();
8134 }
8135
8136 // Checks to see if the value is the prescribed width and returns information
8137 // about its extension mode.
8138 static
8139 bool checkValueWidth(SDValue V, unsigned width, ISD::LoadExtType &ExtType) {
8140   ExtType = ISD::NON_EXTLOAD;
8141   switch(V.getNode()->getOpcode()) {
8142   default:
8143     return false;
8144   case ISD::LOAD: {
8145     LoadSDNode *LoadNode = cast<LoadSDNode>(V.getNode());
8146     if ((LoadNode->getMemoryVT() == MVT::i8 && width == 8)
8147        || (LoadNode->getMemoryVT() == MVT::i16 && width == 16)) {
8148       ExtType = LoadNode->getExtensionType();
8149       return true;
8150     }
8151     return false;
8152   }
8153   case ISD::AssertSext: {
8154     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8155     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8156        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8157       ExtType = ISD::SEXTLOAD;
8158       return true;
8159     }
8160     return false;
8161   }
8162   case ISD::AssertZext: {
8163     VTSDNode *TypeNode = cast<VTSDNode>(V.getNode()->getOperand(1));
8164     if ((TypeNode->getVT() == MVT::i8 && width == 8)
8165        || (TypeNode->getVT() == MVT::i16 && width == 16)) {
8166       ExtType = ISD::ZEXTLOAD;
8167       return true;
8168     }
8169     return false;
8170   }
8171   case ISD::Constant:
8172   case ISD::TargetConstant: {
8173     if (std::abs(cast<ConstantSDNode>(V.getNode())->getSExtValue()) <
8174         1LL << (width - 1))
8175       return true;
8176     return false;
8177   }
8178   }
8179
8180   return true;
8181 }
8182
8183 // This function does a whole lot of voodoo to determine if the tests are
8184 // equivalent without and with a mask. Essentially what happens is that given a
8185 // DAG resembling:
8186 //
8187 //  +-------------+ +-------------+ +-------------+ +-------------+
8188 //  |    Input    | | AddConstant | | CompConstant| |     CC      |
8189 //  +-------------+ +-------------+ +-------------+ +-------------+
8190 //           |           |           |               |
8191 //           V           V           |    +----------+
8192 //          +-------------+  +----+  |    |
8193 //          |     ADD     |  |0xff|  |    |
8194 //          +-------------+  +----+  |    |
8195 //                  |           |    |    |
8196 //                  V           V    |    |
8197 //                 +-------------+   |    |
8198 //                 |     AND     |   |    |
8199 //                 +-------------+   |    |
8200 //                      |            |    |
8201 //                      +-----+      |    |
8202 //                            |      |    |
8203 //                            V      V    V
8204 //                           +-------------+
8205 //                           |     CMP     |
8206 //                           +-------------+
8207 //
8208 // The AND node may be safely removed for some combinations of inputs. In
8209 // particular we need to take into account the extension type of the Input,
8210 // the exact values of AddConstant, CompConstant, and CC, along with the nominal
8211 // width of the input (this can work for any width inputs, the above graph is
8212 // specific to 8 bits.
8213 //
8214 // The specific equations were worked out by generating output tables for each
8215 // AArch64CC value in terms of and AddConstant (w1), CompConstant(w2). The
8216 // problem was simplified by working with 4 bit inputs, which means we only
8217 // needed to reason about 24 distinct bit patterns: 8 patterns unique to zero
8218 // extension (8,15), 8 patterns unique to sign extensions (-8,-1), and 8
8219 // patterns present in both extensions (0,7). For every distinct set of
8220 // AddConstant and CompConstants bit patterns we can consider the masked and
8221 // unmasked versions to be equivalent if the result of this function is true for
8222 // all 16 distinct bit patterns of for the current extension type of Input (w0).
8223 //
8224 //   sub      w8, w0, w1
8225 //   and      w10, w8, #0x0f
8226 //   cmp      w8, w2
8227 //   cset     w9, AArch64CC
8228 //   cmp      w10, w2
8229 //   cset     w11, AArch64CC
8230 //   cmp      w9, w11
8231 //   cset     w0, eq
8232 //   ret
8233 //
8234 // Since the above function shows when the outputs are equivalent it defines
8235 // when it is safe to remove the AND. Unfortunately it only runs on AArch64 and
8236 // would be expensive to run during compiles. The equations below were written
8237 // in a test harness that confirmed they gave equivalent outputs to the above
8238 // for all inputs function, so they can be used determine if the removal is
8239 // legal instead.
8240 //
8241 // isEquivalentMaskless() is the code for testing if the AND can be removed
8242 // factored out of the DAG recognition as the DAG can take several forms.
8243
8244 static
8245 bool isEquivalentMaskless(unsigned CC, unsigned width,
8246                           ISD::LoadExtType ExtType, signed AddConstant,
8247                           signed CompConstant) {
8248   // By being careful about our equations and only writing the in term
8249   // symbolic values and well known constants (0, 1, -1, MaxUInt) we can
8250   // make them generally applicable to all bit widths.
8251   signed MaxUInt = (1 << width);
8252
8253   // For the purposes of these comparisons sign extending the type is
8254   // equivalent to zero extending the add and displacing it by half the integer
8255   // width. Provided we are careful and make sure our equations are valid over
8256   // the whole range we can just adjust the input and avoid writing equations
8257   // for sign extended inputs.
8258   if (ExtType == ISD::SEXTLOAD)
8259     AddConstant -= (1 << (width-1));
8260
8261   switch(CC) {
8262   case AArch64CC::LE:
8263   case AArch64CC::GT: {
8264     if ((AddConstant == 0) ||
8265         (CompConstant == MaxUInt - 1 && AddConstant < 0) ||
8266         (AddConstant >= 0 && CompConstant < 0) ||
8267         (AddConstant <= 0 && CompConstant <= 0 && CompConstant < AddConstant))
8268       return true;
8269   } break;
8270   case AArch64CC::LT:
8271   case AArch64CC::GE: {
8272     if ((AddConstant == 0) ||
8273         (AddConstant >= 0 && CompConstant <= 0) ||
8274         (AddConstant <= 0 && CompConstant <= 0 && CompConstant <= AddConstant))
8275       return true;
8276   } break;
8277   case AArch64CC::HI:
8278   case AArch64CC::LS: {
8279     if ((AddConstant >= 0 && CompConstant < 0) ||
8280        (AddConstant <= 0 && CompConstant >= -1 &&
8281         CompConstant < AddConstant + MaxUInt))
8282       return true;
8283   } break;
8284   case AArch64CC::PL:
8285   case AArch64CC::MI: {
8286     if ((AddConstant == 0) ||
8287         (AddConstant > 0 && CompConstant <= 0) ||
8288         (AddConstant < 0 && CompConstant <= AddConstant))
8289       return true;
8290   } break;
8291   case AArch64CC::LO:
8292   case AArch64CC::HS: {
8293     if ((AddConstant >= 0 && CompConstant <= 0) ||
8294         (AddConstant <= 0 && CompConstant >= 0 &&
8295          CompConstant <= AddConstant + MaxUInt))
8296       return true;
8297   } break;
8298   case AArch64CC::EQ:
8299   case AArch64CC::NE: {
8300     if ((AddConstant > 0 && CompConstant < 0) ||
8301         (AddConstant < 0 && CompConstant >= 0 &&
8302          CompConstant < AddConstant + MaxUInt) ||
8303         (AddConstant >= 0 && CompConstant >= 0 &&
8304          CompConstant >= AddConstant) ||
8305         (AddConstant <= 0 && CompConstant < 0 && CompConstant < AddConstant))
8306
8307       return true;
8308   } break;
8309   case AArch64CC::VS:
8310   case AArch64CC::VC:
8311   case AArch64CC::AL:
8312   case AArch64CC::NV:
8313     return true;
8314   case AArch64CC::Invalid:
8315     break;
8316   }
8317
8318   return false;
8319 }
8320
8321 static
8322 SDValue performCONDCombine(SDNode *N,
8323                            TargetLowering::DAGCombinerInfo &DCI,
8324                            SelectionDAG &DAG, unsigned CCIndex,
8325                            unsigned CmpIndex) {
8326   unsigned CC = cast<ConstantSDNode>(N->getOperand(CCIndex))->getSExtValue();
8327   SDNode *SubsNode = N->getOperand(CmpIndex).getNode();
8328   unsigned CondOpcode = SubsNode->getOpcode();
8329
8330   if (CondOpcode != AArch64ISD::SUBS)
8331     return SDValue();
8332
8333   // There is a SUBS feeding this condition. Is it fed by a mask we can
8334   // use?
8335
8336   SDNode *AndNode = SubsNode->getOperand(0).getNode();
8337   unsigned MaskBits = 0;
8338
8339   if (AndNode->getOpcode() != ISD::AND)
8340     return SDValue();
8341
8342   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(AndNode->getOperand(1))) {
8343     uint32_t CNV = CN->getZExtValue();
8344     if (CNV == 255)
8345       MaskBits = 8;
8346     else if (CNV == 65535)
8347       MaskBits = 16;
8348   }
8349
8350   if (!MaskBits)
8351     return SDValue();
8352
8353   SDValue AddValue = AndNode->getOperand(0);
8354
8355   if (AddValue.getOpcode() != ISD::ADD)
8356     return SDValue();
8357
8358   // The basic dag structure is correct, grab the inputs and validate them.
8359
8360   SDValue AddInputValue1 = AddValue.getNode()->getOperand(0);
8361   SDValue AddInputValue2 = AddValue.getNode()->getOperand(1);
8362   SDValue SubsInputValue = SubsNode->getOperand(1);
8363
8364   // The mask is present and the provenance of all the values is a smaller type,
8365   // lets see if the mask is superfluous.
8366
8367   if (!isa<ConstantSDNode>(AddInputValue2.getNode()) ||
8368       !isa<ConstantSDNode>(SubsInputValue.getNode()))
8369     return SDValue();
8370
8371   ISD::LoadExtType ExtType;
8372
8373   if (!checkValueWidth(SubsInputValue, MaskBits, ExtType) ||
8374       !checkValueWidth(AddInputValue2, MaskBits, ExtType) ||
8375       !checkValueWidth(AddInputValue1, MaskBits, ExtType) )
8376     return SDValue();
8377
8378   if(!isEquivalentMaskless(CC, MaskBits, ExtType,
8379                 cast<ConstantSDNode>(AddInputValue2.getNode())->getSExtValue(),
8380                 cast<ConstantSDNode>(SubsInputValue.getNode())->getSExtValue()))
8381     return SDValue();
8382
8383   // The AND is not necessary, remove it.
8384
8385   SDVTList VTs = DAG.getVTList(SubsNode->getValueType(0),
8386                                SubsNode->getValueType(1));
8387   SDValue Ops[] = { AddValue, SubsNode->getOperand(1) };
8388
8389   SDValue NewValue = DAG.getNode(CondOpcode, SDLoc(SubsNode), VTs, Ops);
8390   DAG.ReplaceAllUsesWith(SubsNode, NewValue.getNode());
8391
8392   return SDValue(N, 0);
8393 }
8394
8395 // Optimize compare with zero and branch.
8396 static SDValue performBRCONDCombine(SDNode *N,
8397                                     TargetLowering::DAGCombinerInfo &DCI,
8398                                     SelectionDAG &DAG) {
8399   SDValue NV = performCONDCombine(N, DCI, DAG, 2, 3);
8400   if (NV.getNode())
8401     N = NV.getNode();
8402   SDValue Chain = N->getOperand(0);
8403   SDValue Dest = N->getOperand(1);
8404   SDValue CCVal = N->getOperand(2);
8405   SDValue Cmp = N->getOperand(3);
8406
8407   assert(isa<ConstantSDNode>(CCVal) && "Expected a ConstantSDNode here!");
8408   unsigned CC = cast<ConstantSDNode>(CCVal)->getZExtValue();
8409   if (CC != AArch64CC::EQ && CC != AArch64CC::NE)
8410     return SDValue();
8411
8412   unsigned CmpOpc = Cmp.getOpcode();
8413   if (CmpOpc != AArch64ISD::ADDS && CmpOpc != AArch64ISD::SUBS)
8414     return SDValue();
8415
8416   // Only attempt folding if there is only one use of the flag and no use of the
8417   // value.
8418   if (!Cmp->hasNUsesOfValue(0, 0) || !Cmp->hasNUsesOfValue(1, 1))
8419     return SDValue();
8420
8421   SDValue LHS = Cmp.getOperand(0);
8422   SDValue RHS = Cmp.getOperand(1);
8423
8424   assert(LHS.getValueType() == RHS.getValueType() &&
8425          "Expected the value type to be the same for both operands!");
8426   if (LHS.getValueType() != MVT::i32 && LHS.getValueType() != MVT::i64)
8427     return SDValue();
8428
8429   if (isa<ConstantSDNode>(LHS) && cast<ConstantSDNode>(LHS)->isNullValue())
8430     std::swap(LHS, RHS);
8431
8432   if (!isa<ConstantSDNode>(RHS) || !cast<ConstantSDNode>(RHS)->isNullValue())
8433     return SDValue();
8434
8435   if (LHS.getOpcode() == ISD::SHL || LHS.getOpcode() == ISD::SRA ||
8436       LHS.getOpcode() == ISD::SRL)
8437     return SDValue();
8438
8439   // Fold the compare into the branch instruction.
8440   SDValue BR;
8441   if (CC == AArch64CC::EQ)
8442     BR = DAG.getNode(AArch64ISD::CBZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8443   else
8444     BR = DAG.getNode(AArch64ISD::CBNZ, SDLoc(N), MVT::Other, Chain, LHS, Dest);
8445
8446   // Do not add new nodes to DAG combiner worklist.
8447   DCI.CombineTo(N, BR, false);
8448
8449   return SDValue();
8450 }
8451
8452 // vselect (v1i1 setcc) ->
8453 //     vselect (v1iXX setcc)  (XX is the size of the compared operand type)
8454 // FIXME: Currently the type legalizer can't handle VSELECT having v1i1 as
8455 // condition. If it can legalize "VSELECT v1i1" correctly, no need to combine
8456 // such VSELECT.
8457 static SDValue performVSelectCombine(SDNode *N, SelectionDAG &DAG) {
8458   SDValue N0 = N->getOperand(0);
8459   EVT CCVT = N0.getValueType();
8460
8461   if (N0.getOpcode() != ISD::SETCC || CCVT.getVectorNumElements() != 1 ||
8462       CCVT.getVectorElementType() != MVT::i1)
8463     return SDValue();
8464
8465   EVT ResVT = N->getValueType(0);
8466   EVT CmpVT = N0.getOperand(0).getValueType();
8467   // Only combine when the result type is of the same size as the compared
8468   // operands.
8469   if (ResVT.getSizeInBits() != CmpVT.getSizeInBits())
8470     return SDValue();
8471
8472   SDValue IfTrue = N->getOperand(1);
8473   SDValue IfFalse = N->getOperand(2);
8474   SDValue SetCC =
8475       DAG.getSetCC(SDLoc(N), CmpVT.changeVectorElementTypeToInteger(),
8476                    N0.getOperand(0), N0.getOperand(1),
8477                    cast<CondCodeSDNode>(N0.getOperand(2))->get());
8478   return DAG.getNode(ISD::VSELECT, SDLoc(N), ResVT, SetCC,
8479                      IfTrue, IfFalse);
8480 }
8481
8482 /// A vector select: "(select vL, vR, (setcc LHS, RHS))" is best performed with
8483 /// the compare-mask instructions rather than going via NZCV, even if LHS and
8484 /// RHS are really scalar. This replaces any scalar setcc in the above pattern
8485 /// with a vector one followed by a DUP shuffle on the result.
8486 static SDValue performSelectCombine(SDNode *N, SelectionDAG &DAG) {
8487   SDValue N0 = N->getOperand(0);
8488   EVT ResVT = N->getValueType(0);
8489
8490   if (N0.getOpcode() != ISD::SETCC || N0.getValueType() != MVT::i1)
8491     return SDValue();
8492
8493   // If NumMaskElts == 0, the comparison is larger than select result. The
8494   // largest real NEON comparison is 64-bits per lane, which means the result is
8495   // at most 32-bits and an illegal vector. Just bail out for now.
8496   EVT SrcVT = N0.getOperand(0).getValueType();
8497
8498   // Don't try to do this optimization when the setcc itself has i1 operands.
8499   // There are no legal vectors of i1, so this would be pointless.
8500   if (SrcVT == MVT::i1)
8501     return SDValue();
8502
8503   int NumMaskElts = ResVT.getSizeInBits() / SrcVT.getSizeInBits();
8504   if (!ResVT.isVector() || NumMaskElts == 0)
8505     return SDValue();
8506
8507   SrcVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumMaskElts);
8508   EVT CCVT = SrcVT.changeVectorElementTypeToInteger();
8509
8510   // First perform a vector comparison, where lane 0 is the one we're interested
8511   // in.
8512   SDLoc DL(N0);
8513   SDValue LHS =
8514       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(0));
8515   SDValue RHS =
8516       DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, SrcVT, N0.getOperand(1));
8517   SDValue SetCC = DAG.getNode(ISD::SETCC, DL, CCVT, LHS, RHS, N0.getOperand(2));
8518
8519   // Now duplicate the comparison mask we want across all other lanes.
8520   SmallVector<int, 8> DUPMask(CCVT.getVectorNumElements(), 0);
8521   SDValue Mask = DAG.getVectorShuffle(CCVT, DL, SetCC, SetCC, DUPMask.data());
8522   Mask = DAG.getNode(ISD::BITCAST, DL,
8523                      ResVT.changeVectorElementTypeToInteger(), Mask);
8524
8525   return DAG.getSelect(DL, ResVT, Mask, N->getOperand(1), N->getOperand(2));
8526 }
8527
8528 SDValue AArch64TargetLowering::PerformDAGCombine(SDNode *N,
8529                                                  DAGCombinerInfo &DCI) const {
8530   SelectionDAG &DAG = DCI.DAG;
8531   switch (N->getOpcode()) {
8532   default:
8533     break;
8534   case ISD::ADD:
8535   case ISD::SUB:
8536     return performAddSubLongCombine(N, DCI, DAG);
8537   case ISD::XOR:
8538     return performXorCombine(N, DAG, DCI, Subtarget);
8539   case ISD::MUL:
8540     return performMulCombine(N, DAG, DCI, Subtarget);
8541   case ISD::SINT_TO_FP:
8542   case ISD::UINT_TO_FP:
8543     return performIntToFpCombine(N, DAG, Subtarget);
8544   case ISD::OR:
8545     return performORCombine(N, DCI, Subtarget);
8546   case ISD::INTRINSIC_WO_CHAIN:
8547     return performIntrinsicCombine(N, DCI, Subtarget);
8548   case ISD::ANY_EXTEND:
8549   case ISD::ZERO_EXTEND:
8550   case ISD::SIGN_EXTEND:
8551     return performExtendCombine(N, DCI, DAG);
8552   case ISD::BITCAST:
8553     return performBitcastCombine(N, DCI, DAG);
8554   case ISD::CONCAT_VECTORS:
8555     return performConcatVectorsCombine(N, DCI, DAG);
8556   case ISD::SELECT:
8557     return performSelectCombine(N, DAG);
8558   case ISD::VSELECT:
8559     return performVSelectCombine(N, DCI.DAG);
8560   case ISD::STORE:
8561     return performSTORECombine(N, DCI, DAG, Subtarget);
8562   case AArch64ISD::BRCOND:
8563     return performBRCONDCombine(N, DCI, DAG);
8564   case AArch64ISD::CSEL:
8565     return performCONDCombine(N, DCI, DAG, 2, 3);
8566   case AArch64ISD::DUP:
8567     return performPostLD1Combine(N, DCI, false);
8568   case ISD::INSERT_VECTOR_ELT:
8569     return performPostLD1Combine(N, DCI, true);
8570   case ISD::INTRINSIC_VOID:
8571   case ISD::INTRINSIC_W_CHAIN:
8572     switch (cast<ConstantSDNode>(N->getOperand(1))->getZExtValue()) {
8573     case Intrinsic::aarch64_neon_ld2:
8574     case Intrinsic::aarch64_neon_ld3:
8575     case Intrinsic::aarch64_neon_ld4:
8576     case Intrinsic::aarch64_neon_ld1x2:
8577     case Intrinsic::aarch64_neon_ld1x3:
8578     case Intrinsic::aarch64_neon_ld1x4:
8579     case Intrinsic::aarch64_neon_ld2lane:
8580     case Intrinsic::aarch64_neon_ld3lane:
8581     case Intrinsic::aarch64_neon_ld4lane:
8582     case Intrinsic::aarch64_neon_ld2r:
8583     case Intrinsic::aarch64_neon_ld3r:
8584     case Intrinsic::aarch64_neon_ld4r:
8585     case Intrinsic::aarch64_neon_st2:
8586     case Intrinsic::aarch64_neon_st3:
8587     case Intrinsic::aarch64_neon_st4:
8588     case Intrinsic::aarch64_neon_st1x2:
8589     case Intrinsic::aarch64_neon_st1x3:
8590     case Intrinsic::aarch64_neon_st1x4:
8591     case Intrinsic::aarch64_neon_st2lane:
8592     case Intrinsic::aarch64_neon_st3lane:
8593     case Intrinsic::aarch64_neon_st4lane:
8594       return performNEONPostLDSTCombine(N, DCI, DAG);
8595     default:
8596       break;
8597     }
8598   }
8599   return SDValue();
8600 }
8601
8602 // Check if the return value is used as only a return value, as otherwise
8603 // we can't perform a tail-call. In particular, we need to check for
8604 // target ISD nodes that are returns and any other "odd" constructs
8605 // that the generic analysis code won't necessarily catch.
8606 bool AArch64TargetLowering::isUsedByReturnOnly(SDNode *N,
8607                                                SDValue &Chain) const {
8608   if (N->getNumValues() != 1)
8609     return false;
8610   if (!N->hasNUsesOfValue(1, 0))
8611     return false;
8612
8613   SDValue TCChain = Chain;
8614   SDNode *Copy = *N->use_begin();
8615   if (Copy->getOpcode() == ISD::CopyToReg) {
8616     // If the copy has a glue operand, we conservatively assume it isn't safe to
8617     // perform a tail call.
8618     if (Copy->getOperand(Copy->getNumOperands() - 1).getValueType() ==
8619         MVT::Glue)
8620       return false;
8621     TCChain = Copy->getOperand(0);
8622   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
8623     return false;
8624
8625   bool HasRet = false;
8626   for (SDNode *Node : Copy->uses()) {
8627     if (Node->getOpcode() != AArch64ISD::RET_FLAG)
8628       return false;
8629     HasRet = true;
8630   }
8631
8632   if (!HasRet)
8633     return false;
8634
8635   Chain = TCChain;
8636   return true;
8637 }
8638
8639 // Return whether the an instruction can potentially be optimized to a tail
8640 // call. This will cause the optimizers to attempt to move, or duplicate,
8641 // return instructions to help enable tail call optimizations for this
8642 // instruction.
8643 bool AArch64TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
8644   if (!CI->isTailCall())
8645     return false;
8646
8647   return true;
8648 }
8649
8650 bool AArch64TargetLowering::getIndexedAddressParts(SDNode *Op, SDValue &Base,
8651                                                    SDValue &Offset,
8652                                                    ISD::MemIndexedMode &AM,
8653                                                    bool &IsInc,
8654                                                    SelectionDAG &DAG) const {
8655   if (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB)
8656     return false;
8657
8658   Base = Op->getOperand(0);
8659   // All of the indexed addressing mode instructions take a signed
8660   // 9 bit immediate offset.
8661   if (ConstantSDNode *RHS = dyn_cast<ConstantSDNode>(Op->getOperand(1))) {
8662     int64_t RHSC = (int64_t)RHS->getZExtValue();
8663     if (RHSC >= 256 || RHSC <= -256)
8664       return false;
8665     IsInc = (Op->getOpcode() == ISD::ADD);
8666     Offset = Op->getOperand(1);
8667     return true;
8668   }
8669   return false;
8670 }
8671
8672 bool AArch64TargetLowering::getPreIndexedAddressParts(SDNode *N, SDValue &Base,
8673                                                       SDValue &Offset,
8674                                                       ISD::MemIndexedMode &AM,
8675                                                       SelectionDAG &DAG) const {
8676   EVT VT;
8677   SDValue Ptr;
8678   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8679     VT = LD->getMemoryVT();
8680     Ptr = LD->getBasePtr();
8681   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8682     VT = ST->getMemoryVT();
8683     Ptr = ST->getBasePtr();
8684   } else
8685     return false;
8686
8687   bool IsInc;
8688   if (!getIndexedAddressParts(Ptr.getNode(), Base, Offset, AM, IsInc, DAG))
8689     return false;
8690   AM = IsInc ? ISD::PRE_INC : ISD::PRE_DEC;
8691   return true;
8692 }
8693
8694 bool AArch64TargetLowering::getPostIndexedAddressParts(
8695     SDNode *N, SDNode *Op, SDValue &Base, SDValue &Offset,
8696     ISD::MemIndexedMode &AM, SelectionDAG &DAG) const {
8697   EVT VT;
8698   SDValue Ptr;
8699   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(N)) {
8700     VT = LD->getMemoryVT();
8701     Ptr = LD->getBasePtr();
8702   } else if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N)) {
8703     VT = ST->getMemoryVT();
8704     Ptr = ST->getBasePtr();
8705   } else
8706     return false;
8707
8708   bool IsInc;
8709   if (!getIndexedAddressParts(Op, Base, Offset, AM, IsInc, DAG))
8710     return false;
8711   // Post-indexing updates the base, so it's not a valid transform
8712   // if that's not the same as the load's pointer.
8713   if (Ptr != Base)
8714     return false;
8715   AM = IsInc ? ISD::POST_INC : ISD::POST_DEC;
8716   return true;
8717 }
8718
8719 static void ReplaceBITCASTResults(SDNode *N, SmallVectorImpl<SDValue> &Results,
8720                                   SelectionDAG &DAG) {
8721   SDLoc DL(N);
8722   SDValue Op = N->getOperand(0);
8723
8724   if (N->getValueType(0) != MVT::i16 || Op.getValueType() != MVT::f16)
8725     return;
8726
8727   Op = SDValue(
8728       DAG.getMachineNode(TargetOpcode::INSERT_SUBREG, DL, MVT::f32,
8729                          DAG.getUNDEF(MVT::i32), Op,
8730                          DAG.getTargetConstant(AArch64::hsub, MVT::i32)),
8731       0);
8732   Op = DAG.getNode(ISD::BITCAST, DL, MVT::i32, Op);
8733   Results.push_back(DAG.getNode(ISD::TRUNCATE, DL, MVT::i16, Op));
8734 }
8735
8736 void AArch64TargetLowering::ReplaceNodeResults(
8737     SDNode *N, SmallVectorImpl<SDValue> &Results, SelectionDAG &DAG) const {
8738   switch (N->getOpcode()) {
8739   default:
8740     llvm_unreachable("Don't know how to custom expand this");
8741   case ISD::BITCAST:
8742     ReplaceBITCASTResults(N, Results, DAG);
8743     return;
8744   case ISD::FP_TO_UINT:
8745   case ISD::FP_TO_SINT:
8746     assert(N->getValueType(0) == MVT::i128 && "unexpected illegal conversion");
8747     // Let normal code take care of it by not adding anything to Results.
8748     return;
8749   }
8750 }
8751
8752 bool AArch64TargetLowering::useLoadStackGuardNode() const {
8753   return true;
8754 }
8755
8756 bool AArch64TargetLowering::combineRepeatedFPDivisors(unsigned NumUsers) const {
8757   // Combine multiple FDIVs with the same divisor into multiple FMULs by the
8758   // reciprocal if there are three or more FDIVs.
8759   return NumUsers > 2;
8760 }
8761
8762 TargetLoweringBase::LegalizeTypeAction
8763 AArch64TargetLowering::getPreferredVectorAction(EVT VT) const {
8764   MVT SVT = VT.getSimpleVT();
8765   // During type legalization, we prefer to widen v1i8, v1i16, v1i32  to v8i8,
8766   // v4i16, v2i32 instead of to promote.
8767   if (SVT == MVT::v1i8 || SVT == MVT::v1i16 || SVT == MVT::v1i32
8768       || SVT == MVT::v1f32)
8769     return TypeWidenVector;
8770
8771   return TargetLoweringBase::getPreferredVectorAction(VT);
8772 }
8773
8774 // Loads and stores less than 128-bits are already atomic; ones above that
8775 // are doomed anyway, so defer to the default libcall and blame the OS when
8776 // things go wrong.
8777 bool AArch64TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
8778   unsigned Size = SI->getValueOperand()->getType()->getPrimitiveSizeInBits();
8779   return Size == 128;
8780 }
8781
8782 // Loads and stores less than 128-bits are already atomic; ones above that
8783 // are doomed anyway, so defer to the default libcall and blame the OS when
8784 // things go wrong.
8785 bool AArch64TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
8786   unsigned Size = LI->getType()->getPrimitiveSizeInBits();
8787   return Size == 128;
8788 }
8789
8790 // For the real atomic operations, we have ldxr/stxr up to 128 bits,
8791 bool AArch64TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
8792   unsigned Size = AI->getType()->getPrimitiveSizeInBits();
8793   return Size <= 128;
8794 }
8795
8796 bool AArch64TargetLowering::hasLoadLinkedStoreConditional() const {
8797   return true;
8798 }
8799
8800 Value *AArch64TargetLowering::emitLoadLinked(IRBuilder<> &Builder, Value *Addr,
8801                                              AtomicOrdering Ord) const {
8802   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8803   Type *ValTy = cast<PointerType>(Addr->getType())->getElementType();
8804   bool IsAcquire = isAtLeastAcquire(Ord);
8805
8806   // Since i128 isn't legal and intrinsics don't get type-lowered, the ldrexd
8807   // intrinsic must return {i64, i64} and we have to recombine them into a
8808   // single i128 here.
8809   if (ValTy->getPrimitiveSizeInBits() == 128) {
8810     Intrinsic::ID Int =
8811         IsAcquire ? Intrinsic::aarch64_ldaxp : Intrinsic::aarch64_ldxp;
8812     Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int);
8813
8814     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8815     Value *LoHi = Builder.CreateCall(Ldxr, Addr, "lohi");
8816
8817     Value *Lo = Builder.CreateExtractValue(LoHi, 0, "lo");
8818     Value *Hi = Builder.CreateExtractValue(LoHi, 1, "hi");
8819     Lo = Builder.CreateZExt(Lo, ValTy, "lo64");
8820     Hi = Builder.CreateZExt(Hi, ValTy, "hi64");
8821     return Builder.CreateOr(
8822         Lo, Builder.CreateShl(Hi, ConstantInt::get(ValTy, 64)), "val64");
8823   }
8824
8825   Type *Tys[] = { Addr->getType() };
8826   Intrinsic::ID Int =
8827       IsAcquire ? Intrinsic::aarch64_ldaxr : Intrinsic::aarch64_ldxr;
8828   Function *Ldxr = llvm::Intrinsic::getDeclaration(M, Int, Tys);
8829
8830   return Builder.CreateTruncOrBitCast(
8831       Builder.CreateCall(Ldxr, Addr),
8832       cast<PointerType>(Addr->getType())->getElementType());
8833 }
8834
8835 Value *AArch64TargetLowering::emitStoreConditional(IRBuilder<> &Builder,
8836                                                    Value *Val, Value *Addr,
8837                                                    AtomicOrdering Ord) const {
8838   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
8839   bool IsRelease = isAtLeastRelease(Ord);
8840
8841   // Since the intrinsics must have legal type, the i128 intrinsics take two
8842   // parameters: "i64, i64". We must marshal Val into the appropriate form
8843   // before the call.
8844   if (Val->getType()->getPrimitiveSizeInBits() == 128) {
8845     Intrinsic::ID Int =
8846         IsRelease ? Intrinsic::aarch64_stlxp : Intrinsic::aarch64_stxp;
8847     Function *Stxr = Intrinsic::getDeclaration(M, Int);
8848     Type *Int64Ty = Type::getInt64Ty(M->getContext());
8849
8850     Value *Lo = Builder.CreateTrunc(Val, Int64Ty, "lo");
8851     Value *Hi = Builder.CreateTrunc(Builder.CreateLShr(Val, 64), Int64Ty, "hi");
8852     Addr = Builder.CreateBitCast(Addr, Type::getInt8PtrTy(M->getContext()));
8853     return Builder.CreateCall3(Stxr, Lo, Hi, Addr);
8854   }
8855
8856   Intrinsic::ID Int =
8857       IsRelease ? Intrinsic::aarch64_stlxr : Intrinsic::aarch64_stxr;
8858   Type *Tys[] = { Addr->getType() };
8859   Function *Stxr = Intrinsic::getDeclaration(M, Int, Tys);
8860
8861   return Builder.CreateCall2(
8862       Stxr, Builder.CreateZExtOrBitCast(
8863                 Val, Stxr->getFunctionType()->getParamType(0)),
8864       Addr);
8865 }
8866
8867 bool AArch64TargetLowering::functionArgumentNeedsConsecutiveRegisters(
8868     Type *Ty, CallingConv::ID CallConv, bool isVarArg) const {
8869   return Ty->isArrayTy();
8870 }