lib/CodeGen/SelectionDAG/LegalizeDAG.cpp

   1 //===-- LegalizeDAG.cpp - Implement SelectionDAG::Legalize ----------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the SelectionDAG::Legalize method.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "llvm/CodeGen/SelectionDAG.h"
  15 #include "llvm/ADT/SetVector.h"
  16 #include "llvm/ADT/SmallPtrSet.h"
  17 #include "llvm/ADT/SmallSet.h"
  18 #include "llvm/ADT/SmallVector.h"
  19 #include "llvm/ADT/Triple.h"
  20 #include "llvm/CodeGen/Analysis.h"
  21 #include "llvm/CodeGen/MachineFunction.h"
  22 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  23 #include "llvm/IR/CallingConv.h"
  24 #include "llvm/IR/Constants.h"
  25 #include "llvm/IR/DataLayout.h"
  26 #include "llvm/IR/DebugInfo.h"
  27 #include "llvm/IR/DerivedTypes.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/LLVMContext.h"
  30 #include "llvm/Support/Debug.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/MathExtras.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetFrameLowering.h"
  35 #include "llvm/Target/TargetLowering.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetSubtargetInfo.h"
  38 using namespace llvm;
  39
  40 #define DEBUG_TYPE "legalizedag"
  41
  42 //===----------------------------------------------------------------------===//
  43 /// This takes an arbitrary SelectionDAG as input and
  44 /// hacks on it until the target machine can handle it.  This involves
  45 /// eliminating value sizes the machine cannot handle (promoting small sizes to
  46 /// large sizes or splitting up large values into small values) as well as
  47 /// eliminating operations the machine cannot handle.
  48 ///
  49 /// This code also does a small amount of optimization and recognition of idioms
  50 /// as part of its processing.  For example, if a target does not support a
  51 /// 'setcc' instruction efficiently, but does support 'brcc' instruction, this
  52 /// will attempt merge setcc and brc instructions into brcc's.
  53 ///
  54 namespace {
  55 class SelectionDAGLegalize {
  56   const TargetMachine &TM;
  57   const TargetLowering &TLI;
  58   SelectionDAG &DAG;
  59
  60   /// \brief The set of nodes which have already been legalized. We hold a
  61   /// reference to it in order to update as necessary on node deletion.
  62   SmallPtrSetImpl<SDNode *> &LegalizedNodes;
  63
  64   /// \brief A set of all the nodes updated during legalization.
  65   SmallSetVector<SDNode *, 16> *UpdatedNodes;
  66
  67   EVT getSetCCResultType(EVT VT) const {
  68     return TLI.getSetCCResultType(*DAG.getContext(), VT);
  69   }
  70
  71   // Libcall insertion helpers.
  72
  73 public:
  74   SelectionDAGLegalize(SelectionDAG &DAG,
  75                        SmallPtrSetImpl<SDNode *> &LegalizedNodes,
  76                        SmallSetVector<SDNode *, 16> *UpdatedNodes = nullptr)
  77       : TM(DAG.getTarget()), TLI(DAG.getTargetLoweringInfo()), DAG(DAG),
  78         LegalizedNodes(LegalizedNodes), UpdatedNodes(UpdatedNodes) {}
  79
  80   /// \brief Legalizes the given operation.
  81   void LegalizeOp(SDNode *Node);
  82
  83 private:
  84   SDValue OptimizeFloatStore(StoreSDNode *ST);
  85
  86   void LegalizeLoadOps(SDNode *Node);
  87   void LegalizeStoreOps(SDNode *Node);
  88
  89   /// Some targets cannot handle a variable
  90   /// insertion index for the INSERT_VECTOR_ELT instruction.  In this case, it
  91   /// is necessary to spill the vector being inserted into to memory, perform
  92   /// the insert there, and then read the result back.
  93   SDValue PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val,
  94                                          SDValue Idx, SDLoc dl);
  95   SDValue ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val,
  96                                   SDValue Idx, SDLoc dl);
  97
  98   /// Return a vector shuffle operation which
  99   /// performs the same shuffe in terms of order or result bytes, but on a type
 100   /// whose vector element type is narrower than the original shuffle type.
 101   /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
 102   SDValue ShuffleWithNarrowerEltType(EVT NVT, EVT VT, SDLoc dl,
 103                                      SDValue N1, SDValue N2,
 104                                      ArrayRef<int> Mask) const;
 105
 106   bool LegalizeSetCCCondCode(EVT VT, SDValue &LHS, SDValue &RHS, SDValue &CC,
 107                              bool &NeedInvert, SDLoc dl);
 108
 109   SDValue ExpandLibCall(RTLIB::Libcall LC, SDNode *Node, bool isSigned);
 110   SDValue ExpandLibCall(RTLIB::Libcall LC, EVT RetVT, const SDValue *Ops,
 111                         unsigned NumOps, bool isSigned, SDLoc dl);
 112
 113   std::pair<SDValue, SDValue> ExpandChainLibCall(RTLIB::Libcall LC,
 114                                                  SDNode *Node, bool isSigned);
 115   SDValue ExpandFPLibCall(SDNode *Node, RTLIB::Libcall Call_F32,
 116                           RTLIB::Libcall Call_F64, RTLIB::Libcall Call_F80,
 117                           RTLIB::Libcall Call_F128,
 118                           RTLIB::Libcall Call_PPCF128);
 119   SDValue ExpandIntLibCall(SDNode *Node, bool isSigned,
 120                            RTLIB::Libcall Call_I8,
 121                            RTLIB::Libcall Call_I16,
 122                            RTLIB::Libcall Call_I32,
 123                            RTLIB::Libcall Call_I64,
 124                            RTLIB::Libcall Call_I128);
 125   void ExpandDivRemLibCall(SDNode *Node, SmallVectorImpl<SDValue> &Results);
 126   void ExpandSinCosLibCall(SDNode *Node, SmallVectorImpl<SDValue> &Results);
 127
 128   SDValue EmitStackConvert(SDValue SrcOp, EVT SlotVT, EVT DestVT, SDLoc dl);
 129   SDValue ExpandBUILD_VECTOR(SDNode *Node);
 130   SDValue ExpandSCALAR_TO_VECTOR(SDNode *Node);
 131   void ExpandDYNAMIC_STACKALLOC(SDNode *Node,
 132                                 SmallVectorImpl<SDValue> &Results);
 133   SDValue ExpandFCOPYSIGN(SDNode *Node);
 134   SDValue ExpandLegalINT_TO_FP(bool isSigned, SDValue LegalOp, EVT DestVT,
 135                                SDLoc dl);
 136   SDValue PromoteLegalINT_TO_FP(SDValue LegalOp, EVT DestVT, bool isSigned,
 137                                 SDLoc dl);
 138   SDValue PromoteLegalFP_TO_INT(SDValue LegalOp, EVT DestVT, bool isSigned,
 139                                 SDLoc dl);
 140
 141   SDValue ExpandBSWAP(SDValue Op, SDLoc dl);
 142   SDValue ExpandBitCount(unsigned Opc, SDValue Op, SDLoc dl);
 143
 144   SDValue ExpandExtractFromVectorThroughStack(SDValue Op);
 145   SDValue ExpandInsertToVectorThroughStack(SDValue Op);
 146   SDValue ExpandVectorBuildThroughStack(SDNode* Node);
 147
 148   SDValue ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP);
 149
 150   std::pair<SDValue, SDValue> ExpandAtomic(SDNode *Node);
 151
 152   void ExpandNode(SDNode *Node);
 153   void PromoteNode(SDNode *Node);
 154
 155 public:
 156   // Node replacement helpers
 157   void ReplacedNode(SDNode *N) {
 158     LegalizedNodes.erase(N);
 159     if (UpdatedNodes)
 160       UpdatedNodes->insert(N);
 161   }
 162   void ReplaceNode(SDNode *Old, SDNode *New) {
 163     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG);
 164           dbgs() << "     with:      "; New->dump(&DAG));
 165
 166     assert(Old->getNumValues() == New->getNumValues() &&
 167            "Replacing one node with another that produces a different number "
 168            "of values!");
 169     DAG.ReplaceAllUsesWith(Old, New);
 170     for (unsigned i = 0, e = Old->getNumValues(); i != e; ++i)
 171       DAG.TransferDbgValues(SDValue(Old, i), SDValue(New, i));
 172     if (UpdatedNodes)
 173       UpdatedNodes->insert(New);
 174     ReplacedNode(Old);
 175   }
 176   void ReplaceNode(SDValue Old, SDValue New) {
 177     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG);
 178           dbgs() << "     with:      "; New->dump(&DAG));
 179
 180     DAG.ReplaceAllUsesWith(Old, New);
 181     DAG.TransferDbgValues(Old, New);
 182     if (UpdatedNodes)
 183       UpdatedNodes->insert(New.getNode());
 184     ReplacedNode(Old.getNode());
 185   }
 186   void ReplaceNode(SDNode *Old, const SDValue *New) {
 187     DEBUG(dbgs() << " ... replacing: "; Old->dump(&DAG));
 188
 189     DAG.ReplaceAllUsesWith(Old, New);
 190     for (unsigned i = 0, e = Old->getNumValues(); i != e; ++i) {
 191       DEBUG(dbgs() << (i == 0 ? "     with:      "
 192                               : "      and:      ");
 193             New[i]->dump(&DAG));
 194       DAG.TransferDbgValues(SDValue(Old, i), New[i]);
 195       if (UpdatedNodes)
 196         UpdatedNodes->insert(New[i].getNode());
 197     }
 198     ReplacedNode(Old);
 199   }
 200 };
 201 }
 202
 203 /// Return a vector shuffle operation which
 204 /// performs the same shuffe in terms of order or result bytes, but on a type
 205 /// whose vector element type is narrower than the original shuffle type.
 206 /// e.g. <v4i32> <0, 1, 0, 1> -> v8i16 <0, 1, 2, 3, 0, 1, 2, 3>
 207 SDValue
 208 SelectionDAGLegalize::ShuffleWithNarrowerEltType(EVT NVT, EVT VT,  SDLoc dl,
 209                                                  SDValue N1, SDValue N2,
 210                                                  ArrayRef<int> Mask) const {
 211   unsigned NumMaskElts = VT.getVectorNumElements();
 212   unsigned NumDestElts = NVT.getVectorNumElements();
 213   unsigned NumEltsGrowth = NumDestElts / NumMaskElts;
 214
 215   assert(NumEltsGrowth && "Cannot promote to vector type with fewer elts!");
 216
 217   if (NumEltsGrowth == 1)
 218     return DAG.getVectorShuffle(NVT, dl, N1, N2, &Mask[0]);
 219
 220   SmallVector<int, 8> NewMask;
 221   for (unsigned i = 0; i != NumMaskElts; ++i) {
 222     int Idx = Mask[i];
 223     for (unsigned j = 0; j != NumEltsGrowth; ++j) {
 224       if (Idx < 0)
 225         NewMask.push_back(-1);
 226       else
 227         NewMask.push_back(Idx * NumEltsGrowth + j);
 228     }
 229   }
 230   assert(NewMask.size() == NumDestElts && "Non-integer NumEltsGrowth?");
 231   assert(TLI.isShuffleMaskLegal(NewMask, NVT) && "Shuffle not legal?");
 232   return DAG.getVectorShuffle(NVT, dl, N1, N2, &NewMask[0]);
 233 }
 234
 235 /// Expands the ConstantFP node to an integer constant or
 236 /// a load from the constant pool.
 237 SDValue
 238 SelectionDAGLegalize::ExpandConstantFP(ConstantFPSDNode *CFP, bool UseCP) {
 239   bool Extend = false;
 240   SDLoc dl(CFP);
 241
 242   // If a FP immediate is precise when represented as a float and if the
 243   // target can do an extending load from float to double, we put it into
 244   // the constant pool as a float, even if it's is statically typed as a
 245   // double.  This shrinks FP constants and canonicalizes them for targets where
 246   // an FP extending load is the same cost as a normal load (such as on the x87
 247   // fp stack or PPC FP unit).
 248   EVT VT = CFP->getValueType(0);
 249   ConstantFP *LLVMC = const_cast<ConstantFP*>(CFP->getConstantFPValue());
 250   if (!UseCP) {
 251     assert((VT == MVT::f64 || VT == MVT::f32) && "Invalid type expansion");
 252     return DAG.getConstant(LLVMC->getValueAPF().bitcastToAPInt(),
 253                            (VT == MVT::f64) ? MVT::i64 : MVT::i32);
 254   }
 255
 256   EVT OrigVT = VT;
 257   EVT SVT = VT;
 258   while (SVT != MVT::f32 && SVT != MVT::f16) {
 259     SVT = (MVT::SimpleValueType)(SVT.getSimpleVT().SimpleTy - 1);
 260     if (ConstantFPSDNode::isValueValidForType(SVT, CFP->getValueAPF()) &&
 261         // Only do this if the target has a native EXTLOAD instruction from
 262         // smaller type.
 263         TLI.isLoadExtLegal(ISD::EXTLOAD, OrigVT, SVT) &&
 264         TLI.ShouldShrinkFPConstant(OrigVT)) {
 265       Type *SType = SVT.getTypeForEVT(*DAG.getContext());
 266       LLVMC = cast<ConstantFP>(ConstantExpr::getFPTrunc(LLVMC, SType));
 267       VT = SVT;
 268       Extend = true;
 269     }
 270   }
 271
 272   SDValue CPIdx = DAG.getConstantPool(LLVMC, TLI.getPointerTy());
 273   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
 274   if (Extend) {
 275     SDValue Result =
 276       DAG.getExtLoad(ISD::EXTLOAD, dl, OrigVT,
 277                      DAG.getEntryNode(),
 278                      CPIdx, MachinePointerInfo::getConstantPool(),
 279                      VT, false, false, false, Alignment);
 280     return Result;
 281   }
 282   SDValue Result =
 283     DAG.getLoad(OrigVT, dl, DAG.getEntryNode(), CPIdx,
 284                 MachinePointerInfo::getConstantPool(), false, false, false,
 285                 Alignment);
 286   return Result;
 287 }
 288
 289 /// Expands an unaligned store to 2 half-size stores.
 290 static void ExpandUnalignedStore(StoreSDNode *ST, SelectionDAG &DAG,
 291                                  const TargetLowering &TLI,
 292                                  SelectionDAGLegalize *DAGLegalize) {
 293   assert(ST->getAddressingMode() == ISD::UNINDEXED &&
 294          "unaligned indexed stores not implemented!");
 295   SDValue Chain = ST->getChain();
 296   SDValue Ptr = ST->getBasePtr();
 297   SDValue Val = ST->getValue();
 298   EVT VT = Val.getValueType();
 299   int Alignment = ST->getAlignment();
 300   unsigned AS = ST->getAddressSpace();
 301
 302   SDLoc dl(ST);
 303   if (ST->getMemoryVT().isFloatingPoint() ||
 304       ST->getMemoryVT().isVector()) {
 305     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
 306     if (TLI.isTypeLegal(intVT)) {
 307       // Expand to a bitconvert of the value to the integer type of the
 308       // same size, then a (misaligned) int store.
 309       // FIXME: Does not handle truncating floating point stores!
 310       SDValue Result = DAG.getNode(ISD::BITCAST, dl, intVT, Val);
 311       Result = DAG.getStore(Chain, dl, Result, Ptr, ST->getPointerInfo(),
 312                            ST->isVolatile(), ST->isNonTemporal(), Alignment);
 313       DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 314       return;
 315     }
 316     // Do a (aligned) store to a stack slot, then copy from the stack slot
 317     // to the final destination using (unaligned) integer loads and stores.
 318     EVT StoredVT = ST->getMemoryVT();
 319     MVT RegVT =
 320       TLI.getRegisterType(*DAG.getContext(),
 321                           EVT::getIntegerVT(*DAG.getContext(),
 322                                             StoredVT.getSizeInBits()));
 323     unsigned StoredBytes = StoredVT.getSizeInBits() / 8;
 324     unsigned RegBytes = RegVT.getSizeInBits() / 8;
 325     unsigned NumRegs = (StoredBytes + RegBytes - 1) / RegBytes;
 326
 327     // Make sure the stack slot is also aligned for the register type.
 328     SDValue StackPtr = DAG.CreateStackTemporary(StoredVT, RegVT);
 329
 330     // Perform the original store, only redirected to the stack slot.
 331     SDValue Store = DAG.getTruncStore(Chain, dl,
 332                                       Val, StackPtr, MachinePointerInfo(),
 333                                       StoredVT, false, false, 0);
 334     SDValue Increment = DAG.getConstant(RegBytes, TLI.getPointerTy(AS));
 335     SmallVector<SDValue, 8> Stores;
 336     unsigned Offset = 0;
 337
 338     // Do all but one copies using the full register width.
 339     for (unsigned i = 1; i < NumRegs; i++) {
 340       // Load one integer register's worth from the stack slot.
 341       SDValue Load = DAG.getLoad(RegVT, dl, Store, StackPtr,
 342                                  MachinePointerInfo(),
 343                                  false, false, false, 0);
 344       // Store it to the final location.  Remember the store.
 345       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, Ptr,
 346                                   ST->getPointerInfo().getWithOffset(Offset),
 347                                     ST->isVolatile(), ST->isNonTemporal(),
 348                                     MinAlign(ST->getAlignment(), Offset)));
 349       // Increment the pointers.
 350       Offset += RegBytes;
 351       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 352                              Increment);
 353       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
 354     }
 355
 356     // The last store may be partial.  Do a truncating store.  On big-endian
 357     // machines this requires an extending load from the stack slot to ensure
 358     // that the bits are in the right place.
 359     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
 360                                   8 * (StoredBytes - Offset));
 361
 362     // Load from the stack slot.
 363     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Store, StackPtr,
 364                                   MachinePointerInfo(),
 365                                   MemVT, false, false, false, 0);
 366
 367     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, Ptr,
 368                                        ST->getPointerInfo()
 369                                          .getWithOffset(Offset),
 370                                        MemVT, ST->isVolatile(),
 371                                        ST->isNonTemporal(),
 372                                        MinAlign(ST->getAlignment(), Offset),
 373                                        ST->getAAInfo()));
 374     // The order of the stores doesn't matter - say it with a TokenFactor.
 375     SDValue Result = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 376     DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 377     return;
 378   }
 379   assert(ST->getMemoryVT().isInteger() &&
 380          !ST->getMemoryVT().isVector() &&
 381          "Unaligned store of unknown type.");
 382   // Get the half-size VT
 383   EVT NewStoredVT = ST->getMemoryVT().getHalfSizedIntegerVT(*DAG.getContext());
 384   int NumBits = NewStoredVT.getSizeInBits();
 385   int IncrementSize = NumBits / 8;
 386
 387   // Divide the stored value in two parts.
 388   SDValue ShiftAmount = DAG.getConstant(NumBits,
 389                                       TLI.getShiftAmountTy(Val.getValueType()));
 390   SDValue Lo = Val;
 391   SDValue Hi = DAG.getNode(ISD::SRL, dl, VT, Val, ShiftAmount);
 392
 393   // Store the two parts
 394   SDValue Store1, Store2;
 395   Store1 = DAG.getTruncStore(Chain, dl, TLI.isLittleEndian()?Lo:Hi, Ptr,
 396                              ST->getPointerInfo(), NewStoredVT,
 397                              ST->isVolatile(), ST->isNonTemporal(), Alignment);
 398
 399   Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 400                     DAG.getConstant(IncrementSize, TLI.getPointerTy(AS)));
 401   Alignment = MinAlign(Alignment, IncrementSize);
 402   Store2 = DAG.getTruncStore(Chain, dl, TLI.isLittleEndian()?Hi:Lo, Ptr,
 403                              ST->getPointerInfo().getWithOffset(IncrementSize),
 404                              NewStoredVT, ST->isVolatile(), ST->isNonTemporal(),
 405                              Alignment, ST->getAAInfo());
 406
 407   SDValue Result =
 408     DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Store1, Store2);
 409   DAGLegalize->ReplaceNode(SDValue(ST, 0), Result);
 410 }
 411
 412 /// Expands an unaligned load to 2 half-size loads.
 413 static void
 414 ExpandUnalignedLoad(LoadSDNode *LD, SelectionDAG &DAG,
 415                     const TargetLowering &TLI,
 416                     SDValue &ValResult, SDValue &ChainResult) {
 417   assert(LD->getAddressingMode() == ISD::UNINDEXED &&
 418          "unaligned indexed loads not implemented!");
 419   SDValue Chain = LD->getChain();
 420   SDValue Ptr = LD->getBasePtr();
 421   EVT VT = LD->getValueType(0);
 422   EVT LoadedVT = LD->getMemoryVT();
 423   SDLoc dl(LD);
 424   if (VT.isFloatingPoint() || VT.isVector()) {
 425     EVT intVT = EVT::getIntegerVT(*DAG.getContext(), LoadedVT.getSizeInBits());
 426     if (TLI.isTypeLegal(intVT) && TLI.isTypeLegal(LoadedVT)) {
 427       // Expand to a (misaligned) integer load of the same size,
 428       // then bitconvert to floating point or vector.
 429       SDValue newLoad = DAG.getLoad(intVT, dl, Chain, Ptr,
 430                                     LD->getMemOperand());
 431       SDValue Result = DAG.getNode(ISD::BITCAST, dl, LoadedVT, newLoad);
 432       if (LoadedVT != VT)
 433         Result = DAG.getNode(VT.isFloatingPoint() ? ISD::FP_EXTEND :
 434                              ISD::ANY_EXTEND, dl, VT, Result);
 435
 436       ValResult = Result;
 437       ChainResult = Chain;
 438       return;
 439     }
 440
 441     // Copy the value to a (aligned) stack slot using (unaligned) integer
 442     // loads and stores, then do a (aligned) load from the stack slot.
 443     MVT RegVT = TLI.getRegisterType(*DAG.getContext(), intVT);
 444     unsigned LoadedBytes = LoadedVT.getSizeInBits() / 8;
 445     unsigned RegBytes = RegVT.getSizeInBits() / 8;
 446     unsigned NumRegs = (LoadedBytes + RegBytes - 1) / RegBytes;
 447
 448     // Make sure the stack slot is also aligned for the register type.
 449     SDValue StackBase = DAG.CreateStackTemporary(LoadedVT, RegVT);
 450
 451     SDValue Increment = DAG.getConstant(RegBytes, TLI.getPointerTy());
 452     SmallVector<SDValue, 8> Stores;
 453     SDValue StackPtr = StackBase;
 454     unsigned Offset = 0;
 455
 456     // Do all but one copies using the full register width.
 457     for (unsigned i = 1; i < NumRegs; i++) {
 458       // Load one integer register's worth from the original location.
 459       SDValue Load = DAG.getLoad(RegVT, dl, Chain, Ptr,
 460                                  LD->getPointerInfo().getWithOffset(Offset),
 461                                  LD->isVolatile(), LD->isNonTemporal(),
 462                                  LD->isInvariant(),
 463                                  MinAlign(LD->getAlignment(), Offset),
 464                                  LD->getAAInfo());
 465       // Follow the load with a store to the stack slot.  Remember the store.
 466       Stores.push_back(DAG.getStore(Load.getValue(1), dl, Load, StackPtr,
 467                                     MachinePointerInfo(), false, false, 0));
 468       // Increment the pointers.
 469       Offset += RegBytes;
 470       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
 471       StackPtr = DAG.getNode(ISD::ADD, dl, StackPtr.getValueType(), StackPtr,
 472                              Increment);
 473     }
 474
 475     // The last copy may be partial.  Do an extending load.
 476     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(),
 477                                   8 * (LoadedBytes - Offset));
 478     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, RegVT, Chain, Ptr,
 479                                   LD->getPointerInfo().getWithOffset(Offset),
 480                                   MemVT, LD->isVolatile(),
 481                                   LD->isNonTemporal(),
 482                                   LD->isInvariant(),
 483                                   MinAlign(LD->getAlignment(), Offset),
 484                                   LD->getAAInfo());
 485     // Follow the load with a store to the stack slot.  Remember the store.
 486     // On big-endian machines this requires a truncating store to ensure
 487     // that the bits end up in the right place.
 488     Stores.push_back(DAG.getTruncStore(Load.getValue(1), dl, Load, StackPtr,
 489                                        MachinePointerInfo(), MemVT,
 490                                        false, false, 0));
 491
 492     // The order of the stores doesn't matter - say it with a TokenFactor.
 493     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
 494
 495     // Finally, perform the original load only redirected to the stack slot.
 496     Load = DAG.getExtLoad(LD->getExtensionType(), dl, VT, TF, StackBase,
 497                           MachinePointerInfo(), LoadedVT, false,false, false,
 498                           0);
 499
 500     // Callers expect a MERGE_VALUES node.
 501     ValResult = Load;
 502     ChainResult = TF;
 503     return;
 504   }
 505   assert(LoadedVT.isInteger() && !LoadedVT.isVector() &&
 506          "Unaligned load of unsupported type.");
 507
 508   // Compute the new VT that is half the size of the old one.  This is an
 509   // integer MVT.
 510   unsigned NumBits = LoadedVT.getSizeInBits();
 511   EVT NewLoadedVT;
 512   NewLoadedVT = EVT::getIntegerVT(*DAG.getContext(), NumBits/2);
 513   NumBits >>= 1;
 514
 515   unsigned Alignment = LD->getAlignment();
 516   unsigned IncrementSize = NumBits / 8;
 517   ISD::LoadExtType HiExtType = LD->getExtensionType();
 518
 519   // If the original load is NON_EXTLOAD, the hi part load must be ZEXTLOAD.
 520   if (HiExtType == ISD::NON_EXTLOAD)
 521     HiExtType = ISD::ZEXTLOAD;
 522
 523   // Load the value in two parts
 524   SDValue Lo, Hi;
 525   if (TLI.isLittleEndian()) {
 526     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr, LD->getPointerInfo(),
 527                         NewLoadedVT, LD->isVolatile(),
 528                         LD->isNonTemporal(), LD->isInvariant(), Alignment,
 529                         LD->getAAInfo());
 530     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 531                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
 532     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr,
 533                         LD->getPointerInfo().getWithOffset(IncrementSize),
 534                         NewLoadedVT, LD->isVolatile(),
 535                         LD->isNonTemporal(),LD->isInvariant(),
 536                         MinAlign(Alignment, IncrementSize), LD->getAAInfo());
 537   } else {
 538     Hi = DAG.getExtLoad(HiExtType, dl, VT, Chain, Ptr, LD->getPointerInfo(),
 539                         NewLoadedVT, LD->isVolatile(),
 540                         LD->isNonTemporal(), LD->isInvariant(), Alignment,
 541                         LD->getAAInfo());
 542     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 543                       DAG.getConstant(IncrementSize, Ptr.getValueType()));
 544     Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, VT, Chain, Ptr,
 545                         LD->getPointerInfo().getWithOffset(IncrementSize),
 546                         NewLoadedVT, LD->isVolatile(),
 547                         LD->isNonTemporal(), LD->isInvariant(),
 548                         MinAlign(Alignment, IncrementSize), LD->getAAInfo());
 549   }
 550
 551   // aggregate the two parts
 552   SDValue ShiftAmount = DAG.getConstant(NumBits,
 553                                        TLI.getShiftAmountTy(Hi.getValueType()));
 554   SDValue Result = DAG.getNode(ISD::SHL, dl, VT, Hi, ShiftAmount);
 555   Result = DAG.getNode(ISD::OR, dl, VT, Result, Lo);
 556
 557   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
 558                              Hi.getValue(1));
 559
 560   ValResult = Result;
 561   ChainResult = TF;
 562 }
 563
 564 /// Some target cannot handle a variable insertion index for the
 565 /// INSERT_VECTOR_ELT instruction.  In this case, it
 566 /// is necessary to spill the vector being inserted into to memory, perform
 567 /// the insert there, and then read the result back.
 568 SDValue SelectionDAGLegalize::
 569 PerformInsertVectorEltInMemory(SDValue Vec, SDValue Val, SDValue Idx,
 570                                SDLoc dl) {
 571   SDValue Tmp1 = Vec;
 572   SDValue Tmp2 = Val;
 573   SDValue Tmp3 = Idx;
 574
 575   // If the target doesn't support this, we have to spill the input vector
 576   // to a temporary stack slot, update the element, then reload it.  This is
 577   // badness.  We could also load the value into a vector register (either
 578   // with a "move to register" or "extload into register" instruction, then
 579   // permute it into place, if the idx is a constant and if the idx is
 580   // supported by the target.
 581   EVT VT    = Tmp1.getValueType();
 582   EVT EltVT = VT.getVectorElementType();
 583   EVT IdxVT = Tmp3.getValueType();
 584   EVT PtrVT = TLI.getPointerTy();
 585   SDValue StackPtr = DAG.CreateStackTemporary(VT);
 586
 587   int SPFI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
 588
 589   // Store the vector.
 590   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Tmp1, StackPtr,
 591                             MachinePointerInfo::getFixedStack(SPFI),
 592                             false, false, 0);
 593
 594   // Truncate or zero extend offset to target pointer type.
 595   unsigned CastOpc = IdxVT.bitsGT(PtrVT) ? ISD::TRUNCATE : ISD::ZERO_EXTEND;
 596   Tmp3 = DAG.getNode(CastOpc, dl, PtrVT, Tmp3);
 597   // Add the offset to the index.
 598   unsigned EltSize = EltVT.getSizeInBits()/8;
 599   Tmp3 = DAG.getNode(ISD::MUL, dl, IdxVT, Tmp3,DAG.getConstant(EltSize, IdxVT));
 600   SDValue StackPtr2 = DAG.getNode(ISD::ADD, dl, IdxVT, Tmp3, StackPtr);
 601   // Store the scalar value.
 602   Ch = DAG.getTruncStore(Ch, dl, Tmp2, StackPtr2, MachinePointerInfo(), EltVT,
 603                          false, false, 0);
 604   // Load the updated vector.
 605   return DAG.getLoad(VT, dl, Ch, StackPtr,
 606                      MachinePointerInfo::getFixedStack(SPFI), false, false,
 607                      false, 0);
 608 }
 609
 610
 611 SDValue SelectionDAGLegalize::
 612 ExpandINSERT_VECTOR_ELT(SDValue Vec, SDValue Val, SDValue Idx, SDLoc dl) {
 613   if (ConstantSDNode *InsertPos = dyn_cast<ConstantSDNode>(Idx)) {
 614     // SCALAR_TO_VECTOR requires that the type of the value being inserted
 615     // match the element type of the vector being created, except for
 616     // integers in which case the inserted value can be over width.
 617     EVT EltVT = Vec.getValueType().getVectorElementType();
 618     if (Val.getValueType() == EltVT ||
 619         (EltVT.isInteger() && Val.getValueType().bitsGE(EltVT))) {
 620       SDValue ScVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
 621                                   Vec.getValueType(), Val);
 622
 623       unsigned NumElts = Vec.getValueType().getVectorNumElements();
 624       // We generate a shuffle of InVec and ScVec, so the shuffle mask
 625       // should be 0,1,2,3,4,5... with the appropriate element replaced with
 626       // elt 0 of the RHS.
 627       SmallVector<int, 8> ShufOps;
 628       for (unsigned i = 0; i != NumElts; ++i)
 629         ShufOps.push_back(i != InsertPos->getZExtValue() ? i : NumElts);
 630
 631       return DAG.getVectorShuffle(Vec.getValueType(), dl, Vec, ScVec,
 632                                   &ShufOps[0]);
 633     }
 634   }
 635   return PerformInsertVectorEltInMemory(Vec, Val, Idx, dl);
 636 }
 637
 638 SDValue SelectionDAGLegalize::OptimizeFloatStore(StoreSDNode* ST) {
 639   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
 640   // FIXME: We shouldn't do this for TargetConstantFP's.
 641   // FIXME: move this to the DAG Combiner!  Note that we can't regress due
 642   // to phase ordering between legalized code and the dag combiner.  This
 643   // probably means that we need to integrate dag combiner and legalizer
 644   // together.
 645   // We generally can't do this one for long doubles.
 646   SDValue Chain = ST->getChain();
 647   SDValue Ptr = ST->getBasePtr();
 648   unsigned Alignment = ST->getAlignment();
 649   bool isVolatile = ST->isVolatile();
 650   bool isNonTemporal = ST->isNonTemporal();
 651   AAMDNodes AAInfo = ST->getAAInfo();
 652   SDLoc dl(ST);
 653   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(ST->getValue())) {
 654     if (CFP->getValueType(0) == MVT::f32 &&
 655         TLI.isTypeLegal(MVT::i32)) {
 656       SDValue Con = DAG.getConstant(CFP->getValueAPF().
 657                                       bitcastToAPInt().zextOrTrunc(32),
 658                               MVT::i32);
 659       return DAG.getStore(Chain, dl, Con, Ptr, ST->getPointerInfo(),
 660                           isVolatile, isNonTemporal, Alignment, AAInfo);
 661     }
 662
 663     if (CFP->getValueType(0) == MVT::f64) {
 664       // If this target supports 64-bit registers, do a single 64-bit store.
 665       if (TLI.isTypeLegal(MVT::i64)) {
 666         SDValue Con = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
 667                                   zextOrTrunc(64), MVT::i64);
 668         return DAG.getStore(Chain, dl, Con, Ptr, ST->getPointerInfo(),
 669                             isVolatile, isNonTemporal, Alignment, AAInfo);
 670       }
 671
 672       if (TLI.isTypeLegal(MVT::i32) && !ST->isVolatile()) {
 673         // Otherwise, if the target supports 32-bit registers, use 2 32-bit
 674         // stores.  If the target supports neither 32- nor 64-bits, this
 675         // xform is certainly not worth it.
 676         const APInt &IntVal =CFP->getValueAPF().bitcastToAPInt();
 677         SDValue Lo = DAG.getConstant(IntVal.trunc(32), MVT::i32);
 678         SDValue Hi = DAG.getConstant(IntVal.lshr(32).trunc(32), MVT::i32);
 679         if (TLI.isBigEndian()) std::swap(Lo, Hi);
 680
 681         Lo = DAG.getStore(Chain, dl, Lo, Ptr, ST->getPointerInfo(), isVolatile,
 682                           isNonTemporal, Alignment, AAInfo);
 683         Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 684                           DAG.getConstant(4, Ptr.getValueType()));
 685         Hi = DAG.getStore(Chain, dl, Hi, Ptr,
 686                           ST->getPointerInfo().getWithOffset(4),
 687                           isVolatile, isNonTemporal, MinAlign(Alignment, 4U),
 688                           AAInfo);
 689
 690         return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
 691       }
 692     }
 693   }
 694   return SDValue(nullptr, 0);
 695 }
 696
 697 void SelectionDAGLegalize::LegalizeStoreOps(SDNode *Node) {
 698     StoreSDNode *ST = cast<StoreSDNode>(Node);
 699     SDValue Chain = ST->getChain();
 700     SDValue Ptr = ST->getBasePtr();
 701     SDLoc dl(Node);
 702
 703     unsigned Alignment = ST->getAlignment();
 704     bool isVolatile = ST->isVolatile();
 705     bool isNonTemporal = ST->isNonTemporal();
 706     AAMDNodes AAInfo = ST->getAAInfo();
 707
 708     if (!ST->isTruncatingStore()) {
 709       if (SDNode *OptStore = OptimizeFloatStore(ST).getNode()) {
 710         ReplaceNode(ST, OptStore);
 711         return;
 712       }
 713
 714       {
 715         SDValue Value = ST->getValue();
 716         MVT VT = Value.getSimpleValueType();
 717         switch (TLI.getOperationAction(ISD::STORE, VT)) {
 718         default: llvm_unreachable("This action is not supported yet!");
 719         case TargetLowering::Legal: {
 720           // If this is an unaligned store and the target doesn't support it,
 721           // expand it.
 722           unsigned AS = ST->getAddressSpace();
 723           unsigned Align = ST->getAlignment();
 724           if (!TLI.allowsMisalignedMemoryAccesses(ST->getMemoryVT(), AS, Align)) {
 725             Type *Ty = ST->getMemoryVT().getTypeForEVT(*DAG.getContext());
 726             unsigned ABIAlignment= TLI.getDataLayout()->getABITypeAlignment(Ty);
 727             if (Align < ABIAlignment)
 728               ExpandUnalignedStore(cast<StoreSDNode>(Node), DAG, TLI, this);
 729           }
 730           break;
 731         }
 732         case TargetLowering::Custom: {
 733           SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
 734           if (Res.getNode())
 735             ReplaceNode(SDValue(Node, 0), Res);
 736           return;
 737         }
 738         case TargetLowering::Promote: {
 739           MVT NVT = TLI.getTypeToPromoteTo(ISD::STORE, VT);
 740           assert(NVT.getSizeInBits() == VT.getSizeInBits() &&
 741                  "Can only promote stores to same size type");
 742           Value = DAG.getNode(ISD::BITCAST, dl, NVT, Value);
 743           SDValue Result =
 744             DAG.getStore(Chain, dl, Value, Ptr,
 745                          ST->getPointerInfo(), isVolatile,
 746                          isNonTemporal, Alignment, AAInfo);
 747           ReplaceNode(SDValue(Node, 0), Result);
 748           break;
 749         }
 750         }
 751         return;
 752       }
 753     } else {
 754       SDValue Value = ST->getValue();
 755
 756       EVT StVT = ST->getMemoryVT();
 757       unsigned StWidth = StVT.getSizeInBits();
 758
 759       if (StWidth != StVT.getStoreSizeInBits()) {
 760         // Promote to a byte-sized store with upper bits zero if not
 761         // storing an integral number of bytes.  For example, promote
 762         // TRUNCSTORE:i1 X -> TRUNCSTORE:i8 (and X, 1)
 763         EVT NVT = EVT::getIntegerVT(*DAG.getContext(),
 764                                     StVT.getStoreSizeInBits());
 765         Value = DAG.getZeroExtendInReg(Value, dl, StVT);
 766         SDValue Result =
 767           DAG.getTruncStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 768                             NVT, isVolatile, isNonTemporal, Alignment, AAInfo);
 769         ReplaceNode(SDValue(Node, 0), Result);
 770       } else if (StWidth & (StWidth - 1)) {
 771         // If not storing a power-of-2 number of bits, expand as two stores.
 772         assert(!StVT.isVector() && "Unsupported truncstore!");
 773         unsigned RoundWidth = 1 << Log2_32(StWidth);
 774         assert(RoundWidth < StWidth);
 775         unsigned ExtraWidth = StWidth - RoundWidth;
 776         assert(ExtraWidth < RoundWidth);
 777         assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
 778                "Store size not an integral number of bytes!");
 779         EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
 780         EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
 781         SDValue Lo, Hi;
 782         unsigned IncrementSize;
 783
 784         if (TLI.isLittleEndian()) {
 785           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 X, TRUNCSTORE@+2:i8 (srl X, 16)
 786           // Store the bottom RoundWidth bits.
 787           Lo = DAG.getTruncStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 788                                  RoundVT,
 789                                  isVolatile, isNonTemporal, Alignment,
 790                                  AAInfo);
 791
 792           // Store the remaining ExtraWidth bits.
 793           IncrementSize = RoundWidth / 8;
 794           Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 795                             DAG.getConstant(IncrementSize, Ptr.getValueType()));
 796           Hi = DAG.getNode(ISD::SRL, dl, Value.getValueType(), Value,
 797                            DAG.getConstant(RoundWidth,
 798                                    TLI.getShiftAmountTy(Value.getValueType())));
 799           Hi = DAG.getTruncStore(Chain, dl, Hi, Ptr,
 800                              ST->getPointerInfo().getWithOffset(IncrementSize),
 801                                  ExtraVT, isVolatile, isNonTemporal,
 802                                  MinAlign(Alignment, IncrementSize), AAInfo);
 803         } else {
 804           // Big endian - avoid unaligned stores.
 805           // TRUNCSTORE:i24 X -> TRUNCSTORE:i16 (srl X, 8), TRUNCSTORE@+2:i8 X
 806           // Store the top RoundWidth bits.
 807           Hi = DAG.getNode(ISD::SRL, dl, Value.getValueType(), Value,
 808                            DAG.getConstant(ExtraWidth,
 809                                    TLI.getShiftAmountTy(Value.getValueType())));
 810           Hi = DAG.getTruncStore(Chain, dl, Hi, Ptr, ST->getPointerInfo(),
 811                                  RoundVT, isVolatile, isNonTemporal, Alignment,
 812                                  AAInfo);
 813
 814           // Store the remaining ExtraWidth bits.
 815           IncrementSize = RoundWidth / 8;
 816           Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
 817                             DAG.getConstant(IncrementSize, Ptr.getValueType()));
 818           Lo = DAG.getTruncStore(Chain, dl, Value, Ptr,
 819                               ST->getPointerInfo().getWithOffset(IncrementSize),
 820                                  ExtraVT, isVolatile, isNonTemporal,
 821                                  MinAlign(Alignment, IncrementSize), AAInfo);
 822         }
 823
 824         // The order of the stores doesn't matter.
 825         SDValue Result = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo, Hi);
 826         ReplaceNode(SDValue(Node, 0), Result);
 827       } else {
 828         switch (TLI.getTruncStoreAction(ST->getValue().getSimpleValueType(),
 829                                         StVT.getSimpleVT())) {
 830         default: llvm_unreachable("This action is not supported yet!");
 831         case TargetLowering::Legal: {
 832           unsigned AS = ST->getAddressSpace();
 833           unsigned Align = ST->getAlignment();
 834           // If this is an unaligned store and the target doesn't support it,
 835           // expand it.
 836           if (!TLI.allowsMisalignedMemoryAccesses(ST->getMemoryVT(), AS, Align)) {
 837             Type *Ty = ST->getMemoryVT().getTypeForEVT(*DAG.getContext());
 838             unsigned ABIAlignment= TLI.getDataLayout()->getABITypeAlignment(Ty);
 839             if (Align < ABIAlignment)
 840               ExpandUnalignedStore(cast<StoreSDNode>(Node), DAG, TLI, this);
 841           }
 842           break;
 843         }
 844         case TargetLowering::Custom: {
 845           SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
 846           if (Res.getNode())
 847             ReplaceNode(SDValue(Node, 0), Res);
 848           return;
 849         }
 850         case TargetLowering::Expand:
 851           assert(!StVT.isVector() &&
 852                  "Vector Stores are handled in LegalizeVectorOps");
 853
 854           // TRUNCSTORE:i16 i32 -> STORE i16
 855           assert(TLI.isTypeLegal(StVT) &&
 856                  "Do not know how to expand this store!");
 857           Value = DAG.getNode(ISD::TRUNCATE, dl, StVT, Value);
 858           SDValue Result =
 859             DAG.getStore(Chain, dl, Value, Ptr, ST->getPointerInfo(),
 860                          isVolatile, isNonTemporal, Alignment, AAInfo);
 861           ReplaceNode(SDValue(Node, 0), Result);
 862           break;
 863         }
 864       }
 865     }
 866 }
 867
 868 void SelectionDAGLegalize::LegalizeLoadOps(SDNode *Node) {
 869   LoadSDNode *LD = cast<LoadSDNode>(Node);
 870   SDValue Chain = LD->getChain();  // The chain.
 871   SDValue Ptr = LD->getBasePtr();  // The base pointer.
 872   SDValue Value;                   // The value returned by the load op.
 873   SDLoc dl(Node);
 874
 875   ISD::LoadExtType ExtType = LD->getExtensionType();
 876   if (ExtType == ISD::NON_EXTLOAD) {
 877     MVT VT = Node->getSimpleValueType(0);
 878     SDValue RVal = SDValue(Node, 0);
 879     SDValue RChain = SDValue(Node, 1);
 880
 881     switch (TLI.getOperationAction(Node->getOpcode(), VT)) {
 882     default: llvm_unreachable("This action is not supported yet!");
 883     case TargetLowering::Legal: {
 884       unsigned AS = LD->getAddressSpace();
 885       unsigned Align = LD->getAlignment();
 886       // If this is an unaligned load and the target doesn't support it,
 887       // expand it.
 888       if (!TLI.allowsMisalignedMemoryAccesses(LD->getMemoryVT(), AS, Align)) {
 889         Type *Ty = LD->getMemoryVT().getTypeForEVT(*DAG.getContext());
 890         unsigned ABIAlignment =
 891           TLI.getDataLayout()->getABITypeAlignment(Ty);
 892         if (Align < ABIAlignment){
 893           ExpandUnalignedLoad(cast<LoadSDNode>(Node), DAG, TLI, RVal, RChain);
 894         }
 895       }
 896       break;
 897     }
 898     case TargetLowering::Custom: {
 899       SDValue Res = TLI.LowerOperation(RVal, DAG);
 900       if (Res.getNode()) {
 901         RVal = Res;
 902         RChain = Res.getValue(1);
 903       }
 904       break;
 905     }
 906     case TargetLowering::Promote: {
 907       MVT NVT = TLI.getTypeToPromoteTo(Node->getOpcode(), VT);
 908       assert(NVT.getSizeInBits() == VT.getSizeInBits() &&
 909              "Can only promote loads to same size type");
 910
 911       SDValue Res = DAG.getLoad(NVT, dl, Chain, Ptr, LD->getMemOperand());
 912       RVal = DAG.getNode(ISD::BITCAST, dl, VT, Res);
 913       RChain = Res.getValue(1);
 914       break;
 915     }
 916     }
 917     if (RChain.getNode() != Node) {
 918       assert(RVal.getNode() != Node && "Load must be completely replaced");
 919       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), RVal);
 920       DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), RChain);
 921       if (UpdatedNodes) {
 922         UpdatedNodes->insert(RVal.getNode());
 923         UpdatedNodes->insert(RChain.getNode());
 924       }
 925       ReplacedNode(Node);
 926     }
 927     return;
 928   }
 929
 930   EVT SrcVT = LD->getMemoryVT();
 931   unsigned SrcWidth = SrcVT.getSizeInBits();
 932   unsigned Alignment = LD->getAlignment();
 933   bool isVolatile = LD->isVolatile();
 934   bool isNonTemporal = LD->isNonTemporal();
 935   bool isInvariant = LD->isInvariant();
 936   AAMDNodes AAInfo = LD->getAAInfo();
 937
 938   if (SrcWidth != SrcVT.getStoreSizeInBits() &&
 939       // Some targets pretend to have an i1 loading operation, and actually
 940       // load an i8.  This trick is correct for ZEXTLOAD because the top 7
 941       // bits are guaranteed to be zero; it helps the optimizers understand
 942       // that these bits are zero.  It is also useful for EXTLOAD, since it
 943       // tells the optimizers that those bits are undefined.  It would be
 944       // nice to have an effective generic way of getting these benefits...
 945       // Until such a way is found, don't insist on promoting i1 here.
 946       (SrcVT != MVT::i1 ||
 947        TLI.getLoadExtAction(ExtType, Node->getValueType(0), MVT::i1) ==
 948          TargetLowering::Promote)) {
 949     // Promote to a byte-sized load if not loading an integral number of
 950     // bytes.  For example, promote EXTLOAD:i20 -> EXTLOAD:i24.
 951     unsigned NewWidth = SrcVT.getStoreSizeInBits();
 952     EVT NVT = EVT::getIntegerVT(*DAG.getContext(), NewWidth);
 953     SDValue Ch;
 954
 955     // The extra bits are guaranteed to be zero, since we stored them that
 956     // way.  A zext load from NVT thus automatically gives zext from SrcVT.
 957
 958     ISD::LoadExtType NewExtType =
 959       ExtType == ISD::ZEXTLOAD ? ISD::ZEXTLOAD : ISD::EXTLOAD;
 960
 961     SDValue Result =
 962       DAG.getExtLoad(NewExtType, dl, Node->getValueType(0),
 963                      Chain, Ptr, LD->getPointerInfo(),
 964                      NVT, isVolatile, isNonTemporal, isInvariant, Alignment,
 965                      AAInfo);
 966
 967     Ch = Result.getValue(1); // The chain.
 968
 969     if (ExtType == ISD::SEXTLOAD)
 970       // Having the top bits zero doesn't help when sign extending.
 971       Result = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
 972                            Result.getValueType(),
 973                            Result, DAG.getValueType(SrcVT));
 974     else if (ExtType == ISD::ZEXTLOAD || NVT == Result.getValueType())
 975       // All the top bits are guaranteed to be zero - inform the optimizers.
 976       Result = DAG.getNode(ISD::AssertZext, dl,
 977                            Result.getValueType(), Result,
 978                            DAG.getValueType(SrcVT));
 979
 980     Value = Result;
 981     Chain = Ch;
 982   } else if (SrcWidth & (SrcWidth - 1)) {
 983     // If not loading a power-of-2 number of bits, expand as two loads.
 984     assert(!SrcVT.isVector() && "Unsupported extload!");
 985     unsigned RoundWidth = 1 << Log2_32(SrcWidth);
 986     assert(RoundWidth < SrcWidth);
 987     unsigned ExtraWidth = SrcWidth - RoundWidth;
 988     assert(ExtraWidth < RoundWidth);
 989     assert(!(RoundWidth % 8) && !(ExtraWidth % 8) &&
 990            "Load size not an integral number of bytes!");
 991     EVT RoundVT = EVT::getIntegerVT(*DAG.getContext(), RoundWidth);
 992     EVT ExtraVT = EVT::getIntegerVT(*DAG.getContext(), ExtraWidth);
 993     SDValue Lo, Hi, Ch;
 994     unsigned IncrementSize;
 995
 996     if (TLI.isLittleEndian()) {
 997       // EXTLOAD:i24 -> ZEXTLOAD:i16 | (shl EXTLOAD@+2:i8, 16)
 998       // Load the bottom RoundWidth bits.
 999       Lo = DAG.getExtLoad(ISD::ZEXTLOAD, dl, Node->getValueType(0),
1000                           Chain, Ptr,
1001                           LD->getPointerInfo(), RoundVT, isVolatile,
1002                           isNonTemporal, isInvariant, Alignment, AAInfo);
1003
1004       // Load the remaining ExtraWidth bits.
1005       IncrementSize = RoundWidth / 8;
1006       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1007                          DAG.getConstant(IncrementSize, Ptr.getValueType()));
1008       Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Chain, Ptr,
1009                           LD->getPointerInfo().getWithOffset(IncrementSize),
1010                           ExtraVT, isVolatile, isNonTemporal, isInvariant,
1011                           MinAlign(Alignment, IncrementSize), AAInfo);
1012
1013       // Build a factor node to remember that this load is independent of
1014       // the other one.
1015       Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1016                        Hi.getValue(1));
1017
1018       // Move the top bits to the right place.
1019       Hi = DAG.getNode(ISD::SHL, dl, Hi.getValueType(), Hi,
1020                        DAG.getConstant(RoundWidth,
1021                                       TLI.getShiftAmountTy(Hi.getValueType())));
1022
1023       // Join the hi and lo parts.
1024       Value = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1025     } else {
1026       // Big endian - avoid unaligned loads.
1027       // EXTLOAD:i24 -> (shl EXTLOAD:i16, 8) | ZEXTLOAD@+2:i8
1028       // Load the top RoundWidth bits.
1029       Hi = DAG.getExtLoad(ExtType, dl, Node->getValueType(0), Chain, Ptr,
1030                           LD->getPointerInfo(), RoundVT, isVolatile,
1031                           isNonTemporal, isInvariant, Alignment, AAInfo);
1032
1033       // Load the remaining ExtraWidth bits.
1034       IncrementSize = RoundWidth / 8;
1035       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr,
1036                          DAG.getConstant(IncrementSize, Ptr.getValueType()));
1037       Lo = DAG.getExtLoad(ISD::ZEXTLOAD,
1038                           dl, Node->getValueType(0), Chain, Ptr,
1039                           LD->getPointerInfo().getWithOffset(IncrementSize),
1040                           ExtraVT, isVolatile, isNonTemporal, isInvariant,
1041                           MinAlign(Alignment, IncrementSize), AAInfo);
1042
1043       // Build a factor node to remember that this load is independent of
1044       // the other one.
1045       Ch = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Lo.getValue(1),
1046                        Hi.getValue(1));
1047
1048       // Move the top bits to the right place.
1049       Hi = DAG.getNode(ISD::SHL, dl, Hi.getValueType(), Hi,
1050                        DAG.getConstant(ExtraWidth,
1051                                       TLI.getShiftAmountTy(Hi.getValueType())));
1052
1053       // Join the hi and lo parts.
1054       Value = DAG.getNode(ISD::OR, dl, Node->getValueType(0), Lo, Hi);
1055     }
1056
1057     Chain = Ch;
1058   } else {
1059     bool isCustom = false;
1060     switch (TLI.getLoadExtAction(ExtType, Node->getValueType(0),
1061                                  SrcVT.getSimpleVT())) {
1062     default: llvm_unreachable("This action is not supported yet!");
1063     case TargetLowering::Custom:
1064       isCustom = true;
1065       // FALLTHROUGH
1066     case TargetLowering::Legal: {
1067       Value = SDValue(Node, 0);
1068       Chain = SDValue(Node, 1);
1069
1070       if (isCustom) {
1071         SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
1072         if (Res.getNode()) {
1073           Value = Res;
1074           Chain = Res.getValue(1);
1075         }
1076       } else {
1077         // If this is an unaligned load and the target doesn't support
1078         // it, expand it.
1079         EVT MemVT = LD->getMemoryVT();
1080         unsigned AS = LD->getAddressSpace();
1081         unsigned Align = LD->getAlignment();
1082         if (!TLI.allowsMisalignedMemoryAccesses(MemVT, AS, Align)) {
1083           Type *Ty = LD->getMemoryVT().getTypeForEVT(*DAG.getContext());
1084           unsigned ABIAlignment = TLI.getDataLayout()->getABITypeAlignment(Ty);
1085           if (Align < ABIAlignment){
1086             ExpandUnalignedLoad(cast<LoadSDNode>(Node), DAG, TLI, Value, Chain);
1087           }
1088         }
1089       }
1090       break;
1091     }
1092     case TargetLowering::Expand:
1093       if (!TLI.isLoadExtLegal(ISD::EXTLOAD, Node->getValueType(0),
1094                               SrcVT) && TLI.isTypeLegal(SrcVT)) {
1095         SDValue Load = DAG.getLoad(SrcVT, dl, Chain, Ptr, LD->getMemOperand());
1096         unsigned ExtendOp;
1097         switch (ExtType) {
1098         case ISD::EXTLOAD:
1099           ExtendOp = (SrcVT.isFloatingPoint() ?
1100                       ISD::FP_EXTEND : ISD::ANY_EXTEND);
1101           break;
1102         case ISD::SEXTLOAD: ExtendOp = ISD::SIGN_EXTEND; break;
1103         case ISD::ZEXTLOAD: ExtendOp = ISD::ZERO_EXTEND; break;
1104         default: llvm_unreachable("Unexpected extend load type!");
1105         }
1106         Value = DAG.getNode(ExtendOp, dl, Node->getValueType(0), Load);
1107         Chain = Load.getValue(1);
1108         break;
1109       }
1110
1111       assert(!SrcVT.isVector() &&
1112              "Vector Loads are handled in LegalizeVectorOps");
1113
1114       // FIXME: This does not work for vectors on most targets.  Sign-
1115       // and zero-extend operations are currently folded into extending
1116       // loads, whether they are legal or not, and then we end up here
1117       // without any support for legalizing them.
1118       assert(ExtType != ISD::EXTLOAD &&
1119              "EXTLOAD should always be supported!");
1120       // Turn the unsupported load into an EXTLOAD followed by an
1121       // explicit zero/sign extend inreg.
1122       SDValue Result = DAG.getExtLoad(ISD::EXTLOAD, dl,
1123                                       Node->getValueType(0),
1124                                       Chain, Ptr, SrcVT,
1125                                       LD->getMemOperand());
1126       SDValue ValRes;
1127       if (ExtType == ISD::SEXTLOAD)
1128         ValRes = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl,
1129                              Result.getValueType(),
1130                              Result, DAG.getValueType(SrcVT));
1131       else
1132         ValRes = DAG.getZeroExtendInReg(Result, dl, SrcVT.getScalarType());
1133       Value = ValRes;
1134       Chain = Result.getValue(1);
1135       break;
1136     }
1137   }
1138
1139   // Since loads produce two values, make sure to remember that we legalized
1140   // both of them.
1141   if (Chain.getNode() != Node) {
1142     assert(Value.getNode() != Node && "Load must be completely replaced");
1143     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), Value);
1144     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), Chain);
1145     if (UpdatedNodes) {
1146       UpdatedNodes->insert(Value.getNode());
1147       UpdatedNodes->insert(Chain.getNode());
1148     }
1149     ReplacedNode(Node);
1150   }
1151 }
1152
1153 /// Return a legal replacement for the given operation, with all legal operands.
1154 void SelectionDAGLegalize::LegalizeOp(SDNode *Node) {
1155   DEBUG(dbgs() << "\nLegalizing: "; Node->dump(&DAG));
1156
1157   if (Node->getOpcode() == ISD::TargetConstant) // Allow illegal target nodes.
1158     return;
1159
1160   for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1161     assert(TLI.getTypeAction(*DAG.getContext(), Node->getValueType(i)) ==
1162              TargetLowering::TypeLegal &&
1163            "Unexpected illegal type!");
1164
1165   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i)
1166     assert((TLI.getTypeAction(*DAG.getContext(),
1167                               Node->getOperand(i).getValueType()) ==
1168               TargetLowering::TypeLegal ||
1169             Node->getOperand(i).getOpcode() == ISD::TargetConstant) &&
1170            "Unexpected illegal type!");
1171
1172   // Figure out the correct action; the way to query this varies by opcode
1173   TargetLowering::LegalizeAction Action = TargetLowering::Legal;
1174   bool SimpleFinishLegalizing = true;
1175   switch (Node->getOpcode()) {
1176   case ISD::INTRINSIC_W_CHAIN:
1177   case ISD::INTRINSIC_WO_CHAIN:
1178   case ISD::INTRINSIC_VOID:
1179   case ISD::STACKSAVE:
1180     Action = TLI.getOperationAction(Node->getOpcode(), MVT::Other);
1181     break;
1182   case ISD::VAARG:
1183     Action = TLI.getOperationAction(Node->getOpcode(),
1184                                     Node->getValueType(0));
1185     if (Action != TargetLowering::Promote)
1186       Action = TLI.getOperationAction(Node->getOpcode(), MVT::Other);
1187     break;
1188   case ISD::FP_TO_FP16:
1189   case ISD::SINT_TO_FP:
1190   case ISD::UINT_TO_FP:
1191   case ISD::EXTRACT_VECTOR_ELT:
1192     Action = TLI.getOperationAction(Node->getOpcode(),
1193                                     Node->getOperand(0).getValueType());
1194     break;
1195   case ISD::FP_ROUND_INREG:
1196   case ISD::SIGN_EXTEND_INREG: {
1197     EVT InnerType = cast<VTSDNode>(Node->getOperand(1))->getVT();
1198     Action = TLI.getOperationAction(Node->getOpcode(), InnerType);
1199     break;
1200   }
1201   case ISD::ATOMIC_STORE: {
1202     Action = TLI.getOperationAction(Node->getOpcode(),
1203                                     Node->getOperand(2).getValueType());
1204     break;
1205   }
1206   case ISD::SELECT_CC:
1207   case ISD::SETCC:
1208   case ISD::BR_CC: {
1209     unsigned CCOperand = Node->getOpcode() == ISD::SELECT_CC ? 4 :
1210                          Node->getOpcode() == ISD::SETCC ? 2 : 1;
1211     unsigned CompareOperand = Node->getOpcode() == ISD::BR_CC ? 2 : 0;
1212     MVT OpVT = Node->getOperand(CompareOperand).getSimpleValueType();
1213     ISD::CondCode CCCode =
1214         cast<CondCodeSDNode>(Node->getOperand(CCOperand))->get();
1215     Action = TLI.getCondCodeAction(CCCode, OpVT);
1216     if (Action == TargetLowering::Legal) {
1217       if (Node->getOpcode() == ISD::SELECT_CC)
1218         Action = TLI.getOperationAction(Node->getOpcode(),
1219                                         Node->getValueType(0));
1220       else
1221         Action = TLI.getOperationAction(Node->getOpcode(), OpVT);
1222     }
1223     break;
1224   }
1225   case ISD::LOAD:
1226   case ISD::STORE:
1227     // FIXME: Model these properly.  LOAD and STORE are complicated, and
1228     // STORE expects the unlegalized operand in some cases.
1229     SimpleFinishLegalizing = false;
1230     break;
1231   case ISD::CALLSEQ_START:
1232   case ISD::CALLSEQ_END:
1233     // FIXME: This shouldn't be necessary.  These nodes have special properties
1234     // dealing with the recursive nature of legalization.  Removing this
1235     // special case should be done as part of making LegalizeDAG non-recursive.
1236     SimpleFinishLegalizing = false;
1237     break;
1238   case ISD::EXTRACT_ELEMENT:
1239   case ISD::FLT_ROUNDS_:
1240   case ISD::SADDO:
1241   case ISD::SSUBO:
1242   case ISD::UADDO:
1243   case ISD::USUBO:
1244   case ISD::SMULO:
1245   case ISD::UMULO:
1246   case ISD::FPOWI:
1247   case ISD::MERGE_VALUES:
1248   case ISD::EH_RETURN:
1249   case ISD::FRAME_TO_ARGS_OFFSET:
1250   case ISD::EH_SJLJ_SETJMP:
1251   case ISD::EH_SJLJ_LONGJMP:
1252     // These operations lie about being legal: when they claim to be legal,
1253     // they should actually be expanded.
1254     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1255     if (Action == TargetLowering::Legal)
1256       Action = TargetLowering::Expand;
1257     break;
1258   case ISD::INIT_TRAMPOLINE:
1259   case ISD::ADJUST_TRAMPOLINE:
1260   case ISD::FRAMEADDR:
1261   case ISD::RETURNADDR:
1262     // These operations lie about being legal: when they claim to be legal,
1263     // they should actually be custom-lowered.
1264     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1265     if (Action == TargetLowering::Legal)
1266       Action = TargetLowering::Custom;
1267     break;
1268   case ISD::READ_REGISTER:
1269   case ISD::WRITE_REGISTER:
1270     // Named register is legal in the DAG, but blocked by register name
1271     // selection if not implemented by target (to chose the correct register)
1272     // They'll be converted to Copy(To/From)Reg.
1273     Action = TargetLowering::Legal;
1274     break;
1275   case ISD::DEBUGTRAP:
1276     Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1277     if (Action == TargetLowering::Expand) {
1278       // replace ISD::DEBUGTRAP with ISD::TRAP
1279       SDValue NewVal;
1280       NewVal = DAG.getNode(ISD::TRAP, SDLoc(Node), Node->getVTList(),
1281                            Node->getOperand(0));
1282       ReplaceNode(Node, NewVal.getNode());
1283       LegalizeOp(NewVal.getNode());
1284       return;
1285     }
1286     break;
1287
1288   default:
1289     if (Node->getOpcode() >= ISD::BUILTIN_OP_END) {
1290       Action = TargetLowering::Legal;
1291     } else {
1292       Action = TLI.getOperationAction(Node->getOpcode(), Node->getValueType(0));
1293     }
1294     break;
1295   }
1296
1297   if (SimpleFinishLegalizing) {
1298     SDNode *NewNode = Node;
1299     switch (Node->getOpcode()) {
1300     default: break;
1301     case ISD::SHL:
1302     case ISD::SRL:
1303     case ISD::SRA:
1304     case ISD::ROTL:
1305     case ISD::ROTR:
1306       // Legalizing shifts/rotates requires adjusting the shift amount
1307       // to the appropriate width.
1308       if (!Node->getOperand(1).getValueType().isVector()) {
1309         SDValue SAO =
1310           DAG.getShiftAmountOperand(Node->getOperand(0).getValueType(),
1311                                     Node->getOperand(1));
1312         HandleSDNode Handle(SAO);
1313         LegalizeOp(SAO.getNode());
1314         NewNode = DAG.UpdateNodeOperands(Node, Node->getOperand(0),
1315                                          Handle.getValue());
1316       }
1317       break;
1318     case ISD::SRL_PARTS:
1319     case ISD::SRA_PARTS:
1320     case ISD::SHL_PARTS:
1321       // Legalizing shifts/rotates requires adjusting the shift amount
1322       // to the appropriate width.
1323       if (!Node->getOperand(2).getValueType().isVector()) {
1324         SDValue SAO =
1325           DAG.getShiftAmountOperand(Node->getOperand(0).getValueType(),
1326                                     Node->getOperand(2));
1327         HandleSDNode Handle(SAO);
1328         LegalizeOp(SAO.getNode());
1329         NewNode = DAG.UpdateNodeOperands(Node, Node->getOperand(0),
1330                                          Node->getOperand(1),
1331                                          Handle.getValue());
1332       }
1333       break;
1334     }
1335
1336     if (NewNode != Node) {
1337       ReplaceNode(Node, NewNode);
1338       Node = NewNode;
1339     }
1340     switch (Action) {
1341     case TargetLowering::Legal:
1342       return;
1343     case TargetLowering::Custom: {
1344       // FIXME: The handling for custom lowering with multiple results is
1345       // a complete mess.
1346       SDValue Res = TLI.LowerOperation(SDValue(Node, 0), DAG);
1347       if (Res.getNode()) {
1348         if (!(Res.getNode() != Node || Res.getResNo() != 0))
1349           return;
1350
1351         if (Node->getNumValues() == 1) {
1352           // We can just directly replace this node with the lowered value.
1353           ReplaceNode(SDValue(Node, 0), Res);
1354           return;
1355         }
1356
1357         SmallVector<SDValue, 8> ResultVals;
1358         for (unsigned i = 0, e = Node->getNumValues(); i != e; ++i)
1359           ResultVals.push_back(Res.getValue(i));
1360         ReplaceNode(Node, ResultVals.data());
1361         return;
1362       }
1363     }
1364       // FALL THROUGH
1365     case TargetLowering::Expand:
1366       ExpandNode(Node);
1367       return;
1368     case TargetLowering::Promote:
1369       PromoteNode(Node);
1370       return;
1371     }
1372   }
1373
1374   switch (Node->getOpcode()) {
1375   default:
1376 #ifndef NDEBUG
1377     dbgs() << "NODE: ";
1378     Node->dump( &DAG);
1379     dbgs() << "\n";
1380 #endif
1381     llvm_unreachable("Do not know how to legalize this operator!");
1382
1383   case ISD::CALLSEQ_START:
1384   case ISD::CALLSEQ_END:
1385     break;
1386   case ISD::LOAD: {
1387     return LegalizeLoadOps(Node);
1388   }
1389   case ISD::STORE: {
1390     return LegalizeStoreOps(Node);
1391   }
1392   }
1393 }
1394
1395 SDValue SelectionDAGLegalize::ExpandExtractFromVectorThroughStack(SDValue Op) {
1396   SDValue Vec = Op.getOperand(0);
1397   SDValue Idx = Op.getOperand(1);
1398   SDLoc dl(Op);
1399
1400   // Before we generate a new store to a temporary stack slot, see if there is
1401   // already one that we can use. There often is because when we scalarize
1402   // vector operations (using SelectionDAG::UnrollVectorOp for example) a whole
1403   // series of EXTRACT_VECTOR_ELT nodes are generated, one for each element in
1404   // the vector. If all are expanded here, we don't want one store per vector
1405   // element.
1406   SDValue StackPtr, Ch;
1407   for (SDNode::use_iterator UI = Vec.getNode()->use_begin(),
1408        UE = Vec.getNode()->use_end(); UI != UE; ++UI) {
1409     SDNode *User = *UI;
1410     if (StoreSDNode *ST = dyn_cast<StoreSDNode>(User)) {
1411       if (ST->isIndexed() || ST->isTruncatingStore() ||
1412           ST->getValue() != Vec)
1413         continue;
1414
1415       // Make sure that nothing else could have stored into the destination of
1416       // this store.
1417       if (!ST->getChain().reachesChainWithoutSideEffects(DAG.getEntryNode()))
1418         continue;
1419
1420       StackPtr = ST->getBasePtr();
1421       Ch = SDValue(ST, 0);
1422       break;
1423     }
1424   }
1425
1426   if (!Ch.getNode()) {
1427     // Store the value to a temporary stack slot, then LOAD the returned part.
1428     StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1429     Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr,
1430                       MachinePointerInfo(), false, false, 0);
1431   }
1432
1433   // Add the offset to the index.
1434   unsigned EltSize =
1435       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1436   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1437                     DAG.getConstant(EltSize, Idx.getValueType()));
1438
1439   Idx = DAG.getZExtOrTrunc(Idx, dl, TLI.getPointerTy());
1440   StackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx, StackPtr);
1441
1442   if (Op.getValueType().isVector())
1443     return DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr,MachinePointerInfo(),
1444                        false, false, false, 0);
1445   return DAG.getExtLoad(ISD::EXTLOAD, dl, Op.getValueType(), Ch, StackPtr,
1446                         MachinePointerInfo(),
1447                         Vec.getValueType().getVectorElementType(),
1448                         false, false, false, 0);
1449 }
1450
1451 SDValue SelectionDAGLegalize::ExpandInsertToVectorThroughStack(SDValue Op) {
1452   assert(Op.getValueType().isVector() && "Non-vector insert subvector!");
1453
1454   SDValue Vec  = Op.getOperand(0);
1455   SDValue Part = Op.getOperand(1);
1456   SDValue Idx  = Op.getOperand(2);
1457   SDLoc dl(Op);
1458
1459   // Store the value to a temporary stack slot, then LOAD the returned part.
1460
1461   SDValue StackPtr = DAG.CreateStackTemporary(Vec.getValueType());
1462   int FI = cast<FrameIndexSDNode>(StackPtr.getNode())->getIndex();
1463   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(FI);
1464
1465   // First store the whole vector.
1466   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, Vec, StackPtr, PtrInfo,
1467                             false, false, 0);
1468
1469   // Then store the inserted part.
1470
1471   // Add the offset to the index.
1472   unsigned EltSize =
1473       Vec.getValueType().getVectorElementType().getSizeInBits()/8;
1474
1475   Idx = DAG.getNode(ISD::MUL, dl, Idx.getValueType(), Idx,
1476                     DAG.getConstant(EltSize, Idx.getValueType()));
1477   Idx = DAG.getZExtOrTrunc(Idx, dl, TLI.getPointerTy());
1478
1479   SDValue SubStackPtr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), Idx,
1480                                     StackPtr);
1481
1482   // Store the subvector.
1483   Ch = DAG.getStore(Ch, dl, Part, SubStackPtr,
1484                     MachinePointerInfo(), false, false, 0);
1485
1486   // Finally, load the updated vector.
1487   return DAG.getLoad(Op.getValueType(), dl, Ch, StackPtr, PtrInfo,
1488                      false, false, false, 0);
1489 }
1490
1491 SDValue SelectionDAGLegalize::ExpandVectorBuildThroughStack(SDNode* Node) {
1492   // We can't handle this case efficiently.  Allocate a sufficiently
1493   // aligned object on the stack, store each element into it, then load
1494   // the result as a vector.
1495   // Create the stack frame object.
1496   EVT VT = Node->getValueType(0);
1497   EVT EltVT = VT.getVectorElementType();
1498   SDLoc dl(Node);
1499   SDValue FIPtr = DAG.CreateStackTemporary(VT);
1500   int FI = cast<FrameIndexSDNode>(FIPtr.getNode())->getIndex();
1501   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(FI);
1502
1503   // Emit a store of each element to the stack slot.
1504   SmallVector<SDValue, 8> Stores;
1505   unsigned TypeByteSize = EltVT.getSizeInBits() / 8;
1506   // Store (in the right endianness) the elements to memory.
1507   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
1508     // Ignore undef elements.
1509     if (Node->getOperand(i).getOpcode() == ISD::UNDEF) continue;
1510
1511     unsigned Offset = TypeByteSize*i;
1512
1513     SDValue Idx = DAG.getConstant(Offset, FIPtr.getValueType());
1514     Idx = DAG.getNode(ISD::ADD, dl, FIPtr.getValueType(), FIPtr, Idx);
1515
1516     // If the destination vector element type is narrower than the source
1517     // element type, only store the bits necessary.
1518     if (EltVT.bitsLT(Node->getOperand(i).getValueType().getScalarType())) {
1519       Stores.push_back(DAG.getTruncStore(DAG.getEntryNode(), dl,
1520                                          Node->getOperand(i), Idx,
1521                                          PtrInfo.getWithOffset(Offset),
1522                                          EltVT, false, false, 0));
1523     } else
1524       Stores.push_back(DAG.getStore(DAG.getEntryNode(), dl,
1525                                     Node->getOperand(i), Idx,
1526                                     PtrInfo.getWithOffset(Offset),
1527                                     false, false, 0));
1528   }
1529
1530   SDValue StoreChain;
1531   if (!Stores.empty())    // Not all undef elements?
1532     StoreChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Stores);
1533   else
1534     StoreChain = DAG.getEntryNode();
1535
1536   // Result is a load from the stack slot.
1537   return DAG.getLoad(VT, dl, StoreChain, FIPtr, PtrInfo,
1538                      false, false, false, 0);
1539 }
1540
1541 SDValue SelectionDAGLegalize::ExpandFCOPYSIGN(SDNode* Node) {
1542   SDLoc dl(Node);
1543   SDValue Tmp1 = Node->getOperand(0);
1544   SDValue Tmp2 = Node->getOperand(1);
1545
1546   // Get the sign bit of the RHS.  First obtain a value that has the same
1547   // sign as the sign bit, i.e. negative if and only if the sign bit is 1.
1548   SDValue SignBit;
1549   EVT FloatVT = Tmp2.getValueType();
1550   EVT IVT = EVT::getIntegerVT(*DAG.getContext(), FloatVT.getSizeInBits());
1551   if (TLI.isTypeLegal(IVT)) {
1552     // Convert to an integer with the same sign bit.
1553     SignBit = DAG.getNode(ISD::BITCAST, dl, IVT, Tmp2);
1554   } else {
1555     // Store the float to memory, then load the sign part out as an integer.
1556     MVT LoadTy = TLI.getPointerTy();
1557     // First create a temporary that is aligned for both the load and store.
1558     SDValue StackPtr = DAG.CreateStackTemporary(FloatVT, LoadTy);
1559     // Then store the float to it.
1560     SDValue Ch =
1561       DAG.getStore(DAG.getEntryNode(), dl, Tmp2, StackPtr, MachinePointerInfo(),
1562                    false, false, 0);
1563     if (TLI.isBigEndian()) {
1564       assert(FloatVT.isByteSized() && "Unsupported floating point type!");
1565       // Load out a legal integer with the same sign bit as the float.
1566       SignBit = DAG.getLoad(LoadTy, dl, Ch, StackPtr, MachinePointerInfo(),
1567                             false, false, false, 0);
1568     } else { // Little endian
1569       SDValue LoadPtr = StackPtr;
1570       // The float may be wider than the integer we are going to load.  Advance
1571       // the pointer so that the loaded integer will contain the sign bit.
1572       unsigned Strides = (FloatVT.getSizeInBits()-1)/LoadTy.getSizeInBits();
1573       unsigned ByteOffset = (Strides * LoadTy.getSizeInBits()) / 8;
1574       LoadPtr = DAG.getNode(ISD::ADD, dl, LoadPtr.getValueType(), LoadPtr,
1575                            DAG.getConstant(ByteOffset, LoadPtr.getValueType()));
1576       // Load a legal integer containing the sign bit.
1577       SignBit = DAG.getLoad(LoadTy, dl, Ch, LoadPtr, MachinePointerInfo(),
1578                             false, false, false, 0);
1579       // Move the sign bit to the top bit of the loaded integer.
1580       unsigned BitShift = LoadTy.getSizeInBits() -
1581         (FloatVT.getSizeInBits() - 8 * ByteOffset);
1582       assert(BitShift < LoadTy.getSizeInBits() && "Pointer advanced wrong?");
1583       if (BitShift)
1584         SignBit = DAG.getNode(ISD::SHL, dl, LoadTy, SignBit,
1585                               DAG.getConstant(BitShift,
1586                                  TLI.getShiftAmountTy(SignBit.getValueType())));
1587     }
1588   }
1589   // Now get the sign bit proper, by seeing whether the value is negative.
1590   SignBit = DAG.getSetCC(dl, getSetCCResultType(SignBit.getValueType()),
1591                          SignBit, DAG.getConstant(0, SignBit.getValueType()),
1592                          ISD::SETLT);
1593   // Get the absolute value of the result.
1594   SDValue AbsVal = DAG.getNode(ISD::FABS, dl, Tmp1.getValueType(), Tmp1);
1595   // Select between the nabs and abs value based on the sign bit of
1596   // the input.
1597   return DAG.getSelect(dl, AbsVal.getValueType(), SignBit,
1598                       DAG.getNode(ISD::FNEG, dl, AbsVal.getValueType(), AbsVal),
1599                       AbsVal);
1600 }
1601
1602 void SelectionDAGLegalize::ExpandDYNAMIC_STACKALLOC(SDNode* Node,
1603                                            SmallVectorImpl<SDValue> &Results) {
1604   unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
1605   assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
1606           " not tell us which reg is the stack pointer!");
1607   SDLoc dl(Node);
1608   EVT VT = Node->getValueType(0);
1609   SDValue Tmp1 = SDValue(Node, 0);
1610   SDValue Tmp2 = SDValue(Node, 1);
1611   SDValue Tmp3 = Node->getOperand(2);
1612   SDValue Chain = Tmp1.getOperand(0);
1613
1614   // Chain the dynamic stack allocation so that it doesn't modify the stack
1615   // pointer when other instructions are using the stack.
1616   Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true),
1617                                SDLoc(Node));
1618
1619   SDValue Size  = Tmp2.getOperand(1);
1620   SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
1621   Chain = SP.getValue(1);
1622   unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
1623   unsigned StackAlign =
1624       DAG.getSubtarget().getFrameLowering()->getStackAlignment();
1625   Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size);       // Value
1626   if (Align > StackAlign)
1627     Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
1628                        DAG.getConstant(-(uint64_t)Align, VT));
1629   Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1);     // Output chain
1630
1631   Tmp2 = DAG.getCALLSEQ_END(Chain,  DAG.getIntPtrConstant(0, true),
1632                             DAG.getIntPtrConstant(0, true), SDValue(),
1633                             SDLoc(Node));
1634
1635   Results.push_back(Tmp1);
1636   Results.push_back(Tmp2);
1637 }
1638
1639 /// Legalize a SETCC with given LHS and RHS and condition code CC on the current
1640 /// target.
1641 ///
1642 /// If the SETCC has been legalized using AND / OR, then the legalized node
1643 /// will be stored in LHS. RHS and CC will be set to SDValue(). NeedInvert
1644 /// will be set to false.
1645 ///
1646 /// If the SETCC has been legalized by using getSetCCSwappedOperands(),
1647 /// then the values of LHS and RHS will be swapped, CC will be set to the
1648 /// new condition, and NeedInvert will be set to false.
1649 ///
1650 /// If the SETCC has been legalized using the inverse condcode, then LHS and
1651 /// RHS will be unchanged, CC will set to the inverted condcode, and NeedInvert
1652 /// will be set to true. The caller must invert the result of the SETCC with
1653 /// SelectionDAG::getLogicalNOT() or take equivalent action to swap the effect
1654 /// of a true/false result.
1655 ///
1656 /// \returns true if the SetCC has been legalized, false if it hasn't.
1657 bool SelectionDAGLegalize::LegalizeSetCCCondCode(EVT VT,
1658                                                  SDValue &LHS, SDValue &RHS,
1659                                                  SDValue &CC,
1660                                                  bool &NeedInvert,
1661                                                  SDLoc dl) {
1662   MVT OpVT = LHS.getSimpleValueType();
1663   ISD::CondCode CCCode = cast<CondCodeSDNode>(CC)->get();
1664   NeedInvert = false;
1665   switch (TLI.getCondCodeAction(CCCode, OpVT)) {
1666   default: llvm_unreachable("Unknown condition code action!");
1667   case TargetLowering::Legal:
1668     // Nothing to do.
1669     break;
1670   case TargetLowering::Expand: {
1671     ISD::CondCode InvCC = ISD::getSetCCSwappedOperands(CCCode);
1672     if (TLI.isCondCodeLegal(InvCC, OpVT)) {
1673       std::swap(LHS, RHS);
1674       CC = DAG.getCondCode(InvCC);
1675       return true;
1676     }
1677     ISD::CondCode CC1 = ISD::SETCC_INVALID, CC2 = ISD::SETCC_INVALID;
1678     unsigned Opc = 0;
1679     switch (CCCode) {
1680     default: llvm_unreachable("Don't know how to expand this condition!");
1681     case ISD::SETO:
1682         assert(TLI.getCondCodeAction(ISD::SETOEQ, OpVT)
1683             == TargetLowering::Legal
1684             && "If SETO is expanded, SETOEQ must be legal!");
1685         CC1 = ISD::SETOEQ; CC2 = ISD::SETOEQ; Opc = ISD::AND; break;
1686     case ISD::SETUO:
1687         assert(TLI.getCondCodeAction(ISD::SETUNE, OpVT)
1688             == TargetLowering::Legal
1689             && "If SETUO is expanded, SETUNE must be legal!");
1690         CC1 = ISD::SETUNE; CC2 = ISD::SETUNE; Opc = ISD::OR;  break;
1691     case ISD::SETOEQ:
1692     case ISD::SETOGT:
1693     case ISD::SETOGE:
1694     case ISD::SETOLT:
1695     case ISD::SETOLE:
1696     case ISD::SETONE:
1697     case ISD::SETUEQ:
1698     case ISD::SETUNE:
1699     case ISD::SETUGT:
1700     case ISD::SETUGE:
1701     case ISD::SETULT:
1702     case ISD::SETULE:
1703         // If we are floating point, assign and break, otherwise fall through.
1704         if (!OpVT.isInteger()) {
1705           // We can use the 4th bit to tell if we are the unordered
1706           // or ordered version of the opcode.
1707           CC2 = ((unsigned)CCCode & 0x8U) ? ISD::SETUO : ISD::SETO;
1708           Opc = ((unsigned)CCCode & 0x8U) ? ISD::OR : ISD::AND;
1709           CC1 = (ISD::CondCode)(((int)CCCode & 0x7) | 0x10);
1710           break;
1711         }
1712         // Fallthrough if we are unsigned integer.
1713     case ISD::SETLE:
1714     case ISD::SETGT:
1715     case ISD::SETGE:
1716     case ISD::SETLT:
1717       // We only support using the inverted operation, which is computed above
1718       // and not a different manner of supporting expanding these cases.
1719       llvm_unreachable("Don't know how to expand this condition!");
1720     case ISD::SETNE:
1721     case ISD::SETEQ:
1722       // Try inverting the result of the inverse condition.
1723       InvCC = CCCode == ISD::SETEQ ? ISD::SETNE : ISD::SETEQ;
1724       if (TLI.isCondCodeLegal(InvCC, OpVT)) {
1725         CC = DAG.getCondCode(InvCC);
1726         NeedInvert = true;
1727         return true;
1728       }
1729       // If inverting the condition didn't work then we have no means to expand
1730       // the condition.
1731       llvm_unreachable("Don't know how to expand this condition!");
1732     }
1733
1734     SDValue SetCC1, SetCC2;
1735     if (CCCode != ISD::SETO && CCCode != ISD::SETUO) {
1736       // If we aren't the ordered or unorder operation,
1737       // then the pattern is (LHS CC1 RHS) Opc (LHS CC2 RHS).
1738       SetCC1 = DAG.getSetCC(dl, VT, LHS, RHS, CC1);
1739       SetCC2 = DAG.getSetCC(dl, VT, LHS, RHS, CC2);
1740     } else {
1741       // Otherwise, the pattern is (LHS CC1 LHS) Opc (RHS CC2 RHS)
1742       SetCC1 = DAG.getSetCC(dl, VT, LHS, LHS, CC1);
1743       SetCC2 = DAG.getSetCC(dl, VT, RHS, RHS, CC2);
1744     }
1745     LHS = DAG.getNode(Opc, dl, VT, SetCC1, SetCC2);
1746     RHS = SDValue();
1747     CC  = SDValue();
1748     return true;
1749   }
1750   }
1751   return false;
1752 }
1753
1754 /// Emit a store/load combination to the stack.  This stores
1755 /// SrcOp to a stack slot of type SlotVT, truncating it if needed.  It then does
1756 /// a load from the stack slot to DestVT, extending it if needed.
1757 /// The resultant code need not be legal.
1758 SDValue SelectionDAGLegalize::EmitStackConvert(SDValue SrcOp,
1759                                                EVT SlotVT,
1760                                                EVT DestVT,
1761                                                SDLoc dl) {
1762   // Create the stack frame object.
1763   unsigned SrcAlign =
1764     TLI.getDataLayout()->getPrefTypeAlignment(SrcOp.getValueType().
1765                                               getTypeForEVT(*DAG.getContext()));
1766   SDValue FIPtr = DAG.CreateStackTemporary(SlotVT, SrcAlign);
1767
1768   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(FIPtr);
1769   int SPFI = StackPtrFI->getIndex();
1770   MachinePointerInfo PtrInfo = MachinePointerInfo::getFixedStack(SPFI);
1771
1772   unsigned SrcSize = SrcOp.getValueType().getSizeInBits();
1773   unsigned SlotSize = SlotVT.getSizeInBits();
1774   unsigned DestSize = DestVT.getSizeInBits();
1775   Type *DestType = DestVT.getTypeForEVT(*DAG.getContext());
1776   unsigned DestAlign = TLI.getDataLayout()->getPrefTypeAlignment(DestType);
1777
1778   // Emit a store to the stack slot.  Use a truncstore if the input value is
1779   // later than DestVT.
1780   SDValue Store;
1781
1782   if (SrcSize > SlotSize)
1783     Store = DAG.getTruncStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1784                               PtrInfo, SlotVT, false, false, SrcAlign);
1785   else {
1786     assert(SrcSize == SlotSize && "Invalid store");
1787     Store = DAG.getStore(DAG.getEntryNode(), dl, SrcOp, FIPtr,
1788                          PtrInfo, false, false, SrcAlign);
1789   }
1790
1791   // Result is a load from the stack slot.
1792   if (SlotSize == DestSize)
1793     return DAG.getLoad(DestVT, dl, Store, FIPtr, PtrInfo,
1794                        false, false, false, DestAlign);
1795
1796   assert(SlotSize < DestSize && "Unknown extension!");
1797   return DAG.getExtLoad(ISD::EXTLOAD, dl, DestVT, Store, FIPtr,
1798                         PtrInfo, SlotVT, false, false, false, DestAlign);
1799 }
1800
1801 SDValue SelectionDAGLegalize::ExpandSCALAR_TO_VECTOR(SDNode *Node) {
1802   SDLoc dl(Node);
1803   // Create a vector sized/aligned stack slot, store the value to element #0,
1804   // then load the whole vector back out.
1805   SDValue StackPtr = DAG.CreateStackTemporary(Node->getValueType(0));
1806
1807   FrameIndexSDNode *StackPtrFI = cast<FrameIndexSDNode>(StackPtr);
1808   int SPFI = StackPtrFI->getIndex();
1809
1810   SDValue Ch = DAG.getTruncStore(DAG.getEntryNode(), dl, Node->getOperand(0),
1811                                  StackPtr,
1812                                  MachinePointerInfo::getFixedStack(SPFI),
1813                                  Node->getValueType(0).getVectorElementType(),
1814                                  false, false, 0);
1815   return DAG.getLoad(Node->getValueType(0), dl, Ch, StackPtr,
1816                      MachinePointerInfo::getFixedStack(SPFI),
1817                      false, false, false, 0);
1818 }
1819
1820 static bool
1821 ExpandBVWithShuffles(SDNode *Node, SelectionDAG &DAG,
1822                      const TargetLowering &TLI, SDValue &Res) {
1823   unsigned NumElems = Node->getNumOperands();
1824   SDLoc dl(Node);
1825   EVT VT = Node->getValueType(0);
1826
1827   // Try to group the scalars into pairs, shuffle the pairs together, then
1828   // shuffle the pairs of pairs together, etc. until the vector has
1829   // been built. This will work only if all of the necessary shuffle masks
1830   // are legal.
1831
1832   // We do this in two phases; first to check the legality of the shuffles,
1833   // and next, assuming that all shuffles are legal, to create the new nodes.
1834   for (int Phase = 0; Phase < 2; ++Phase) {
1835     SmallVector<std::pair<SDValue, SmallVector<int, 16> >, 16> IntermedVals,
1836                                                                NewIntermedVals;
1837     for (unsigned i = 0; i < NumElems; ++i) {
1838       SDValue V = Node->getOperand(i);
1839       if (V.getOpcode() == ISD::UNDEF)
1840         continue;
1841
1842       SDValue Vec;
1843       if (Phase)
1844         Vec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, V);
1845       IntermedVals.push_back(std::make_pair(Vec, SmallVector<int, 16>(1, i)));
1846     }
1847
1848     while (IntermedVals.size() > 2) {
1849       NewIntermedVals.clear();
1850       for (unsigned i = 0, e = (IntermedVals.size() & ~1u); i < e; i += 2) {
1851         // This vector and the next vector are shuffled together (simply to
1852         // append the one to the other).
1853         SmallVector<int, 16> ShuffleVec(NumElems, -1);
1854
1855         SmallVector<int, 16> FinalIndices;
1856         FinalIndices.reserve(IntermedVals[i].second.size() +
1857                              IntermedVals[i+1].second.size());
1858
1859         int k = 0;
1860         for (unsigned j = 0, f = IntermedVals[i].second.size(); j != f;
1861              ++j, ++k) {
1862           ShuffleVec[k] = j;
1863           FinalIndices.push_back(IntermedVals[i].second[j]);
1864         }
1865         for (unsigned j = 0, f = IntermedVals[i+1].second.size(); j != f;
1866              ++j, ++k) {
1867           ShuffleVec[k] = NumElems + j;
1868           FinalIndices.push_back(IntermedVals[i+1].second[j]);
1869         }
1870
1871         SDValue Shuffle;
1872         if (Phase)
1873           Shuffle = DAG.getVectorShuffle(VT, dl, IntermedVals[i].first,
1874                                          IntermedVals[i+1].first,
1875                                          ShuffleVec.data());
1876         else if (!TLI.isShuffleMaskLegal(ShuffleVec, VT))
1877           return false;
1878         NewIntermedVals.push_back(
1879             std::make_pair(Shuffle, std::move(FinalIndices)));
1880       }
1881
1882       // If we had an odd number of defined values, then append the last
1883       // element to the array of new vectors.
1884       if ((IntermedVals.size() & 1) != 0)
1885         NewIntermedVals.push_back(IntermedVals.back());
1886
1887       IntermedVals.swap(NewIntermedVals);
1888     }
1889
1890     assert(IntermedVals.size() <= 2 && IntermedVals.size() > 0 &&
1891            "Invalid number of intermediate vectors");
1892     SDValue Vec1 = IntermedVals[0].first;
1893     SDValue Vec2;
1894     if (IntermedVals.size() > 1)
1895       Vec2 = IntermedVals[1].first;
1896     else if (Phase)
1897       Vec2 = DAG.getUNDEF(VT);
1898
1899     SmallVector<int, 16> ShuffleVec(NumElems, -1);
1900     for (unsigned i = 0, e = IntermedVals[0].second.size(); i != e; ++i)
1901       ShuffleVec[IntermedVals[0].second[i]] = i;
1902     for (unsigned i = 0, e = IntermedVals[1].second.size(); i != e; ++i)
1903       ShuffleVec[IntermedVals[1].second[i]] = NumElems + i;
1904
1905     if (Phase)
1906       Res = DAG.getVectorShuffle(VT, dl, Vec1, Vec2, ShuffleVec.data());
1907     else if (!TLI.isShuffleMaskLegal(ShuffleVec, VT))
1908       return false;
1909   }
1910
1911   return true;
1912 }
1913
1914 /// Expand a BUILD_VECTOR node on targets that don't
1915 /// support the operation, but do support the resultant vector type.
1916 SDValue SelectionDAGLegalize::ExpandBUILD_VECTOR(SDNode *Node) {
1917   unsigned NumElems = Node->getNumOperands();
1918   SDValue Value1, Value2;
1919   SDLoc dl(Node);
1920   EVT VT = Node->getValueType(0);
1921   EVT OpVT = Node->getOperand(0).getValueType();
1922   EVT EltVT = VT.getVectorElementType();
1923
1924   // If the only non-undef value is the low element, turn this into a
1925   // SCALAR_TO_VECTOR node.  If this is { X, X, X, X }, determine X.
1926   bool isOnlyLowElement = true;
1927   bool MoreThanTwoValues = false;
1928   bool isConstant = true;
1929   for (unsigned i = 0; i < NumElems; ++i) {
1930     SDValue V = Node->getOperand(i);
1931     if (V.getOpcode() == ISD::UNDEF)
1932       continue;
1933     if (i > 0)
1934       isOnlyLowElement = false;
1935     if (!isa<ConstantFPSDNode>(V) && !isa<ConstantSDNode>(V))
1936       isConstant = false;
1937
1938     if (!Value1.getNode()) {
1939       Value1 = V;
1940     } else if (!Value2.getNode()) {
1941       if (V != Value1)
1942         Value2 = V;
1943     } else if (V != Value1 && V != Value2) {
1944       MoreThanTwoValues = true;
1945     }
1946   }
1947
1948   if (!Value1.getNode())
1949     return DAG.getUNDEF(VT);
1950
1951   if (isOnlyLowElement)
1952     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Node->getOperand(0));
1953
1954   // If all elements are constants, create a load from the constant pool.
1955   if (isConstant) {
1956     SmallVector<Constant*, 16> CV;
1957     for (unsigned i = 0, e = NumElems; i != e; ++i) {
1958       if (ConstantFPSDNode *V =
1959           dyn_cast<ConstantFPSDNode>(Node->getOperand(i))) {
1960         CV.push_back(const_cast<ConstantFP *>(V->getConstantFPValue()));
1961       } else if (ConstantSDNode *V =
1962                  dyn_cast<ConstantSDNode>(Node->getOperand(i))) {
1963         if (OpVT==EltVT)
1964           CV.push_back(const_cast<ConstantInt *>(V->getConstantIntValue()));
1965         else {
1966           // If OpVT and EltVT don't match, EltVT is not legal and the
1967           // element values have been promoted/truncated earlier.  Undo this;
1968           // we don't want a v16i8 to become a v16i32 for example.
1969           const ConstantInt *CI = V->getConstantIntValue();
1970           CV.push_back(ConstantInt::get(EltVT.getTypeForEVT(*DAG.getContext()),
1971                                         CI->getZExtValue()));
1972         }
1973       } else {
1974         assert(Node->getOperand(i).getOpcode() == ISD::UNDEF);
1975         Type *OpNTy = EltVT.getTypeForEVT(*DAG.getContext());
1976         CV.push_back(UndefValue::get(OpNTy));
1977       }
1978     }
1979     Constant *CP = ConstantVector::get(CV);
1980     SDValue CPIdx = DAG.getConstantPool(CP, TLI.getPointerTy());
1981     unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
1982     return DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
1983                        MachinePointerInfo::getConstantPool(),
1984                        false, false, false, Alignment);
1985   }
1986
1987   SmallSet<SDValue, 16> DefinedValues;
1988   for (unsigned i = 0; i < NumElems; ++i) {
1989     if (Node->getOperand(i).getOpcode() == ISD::UNDEF)
1990       continue;
1991     DefinedValues.insert(Node->getOperand(i));
1992   }
1993
1994   if (TLI.shouldExpandBuildVectorWithShuffles(VT, DefinedValues.size())) {
1995     if (!MoreThanTwoValues) {
1996       SmallVector<int, 8> ShuffleVec(NumElems, -1);
1997       for (unsigned i = 0; i < NumElems; ++i) {
1998         SDValue V = Node->getOperand(i);
1999         if (V.getOpcode() == ISD::UNDEF)
2000           continue;
2001         ShuffleVec[i] = V == Value1 ? 0 : NumElems;
2002       }
2003       if (TLI.isShuffleMaskLegal(ShuffleVec, Node->getValueType(0))) {
2004         // Get the splatted value into the low element of a vector register.
2005         SDValue Vec1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value1);
2006         SDValue Vec2;
2007         if (Value2.getNode())
2008           Vec2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Value2);
2009         else
2010           Vec2 = DAG.getUNDEF(VT);
2011
2012         // Return shuffle(LowValVec, undef, <0,0,0,0>)
2013         return DAG.getVectorShuffle(VT, dl, Vec1, Vec2, ShuffleVec.data());
2014       }
2015     } else {
2016       SDValue Res;
2017       if (ExpandBVWithShuffles(Node, DAG, TLI, Res))
2018         return Res;
2019     }
2020   }
2021
2022   // Otherwise, we can't handle this case efficiently.
2023   return ExpandVectorBuildThroughStack(Node);
2024 }
2025
2026 // Expand a node into a call to a libcall.  If the result value
2027 // does not fit into a register, return the lo part and set the hi part to the
2028 // by-reg argument.  If it does fit into a single register, return the result
2029 // and leave the Hi part unset.
2030 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, SDNode *Node,
2031                                             bool isSigned) {
2032   TargetLowering::ArgListTy Args;
2033   TargetLowering::ArgListEntry Entry;
2034   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
2035     EVT ArgVT = Node->getOperand(i).getValueType();
2036     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2037     Entry.Node = Node->getOperand(i); Entry.Ty = ArgTy;
2038     Entry.isSExt = isSigned;
2039     Entry.isZExt = !isSigned;
2040     Args.push_back(Entry);
2041   }
2042   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2043                                          TLI.getPointerTy());
2044
2045   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
2046
2047   // By default, the input chain to this libcall is the entry node of the
2048   // function. If the libcall is going to be emitted as a tail call then
2049   // TLI.isUsedByReturnOnly will change it to the right chain if the return
2050   // node which is being folded has a non-entry input chain.
2051   SDValue InChain = DAG.getEntryNode();
2052
2053   // isTailCall may be true since the callee does not reference caller stack
2054   // frame. Check if it's in the right position.
2055   SDValue TCChain = InChain;
2056   bool isTailCall = TLI.isInTailCallPosition(DAG, Node, TCChain);
2057   if (isTailCall)
2058     InChain = TCChain;
2059
2060   TargetLowering::CallLoweringInfo CLI(DAG);
2061   CLI.setDebugLoc(SDLoc(Node)).setChain(InChain)
2062     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2063     .setTailCall(isTailCall).setSExtResult(isSigned).setZExtResult(!isSigned);
2064
2065   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2066
2067   if (!CallInfo.second.getNode())
2068     // It's a tailcall, return the chain (which is the DAG root).
2069     return DAG.getRoot();
2070
2071   return CallInfo.first;
2072 }
2073
2074 /// Generate a libcall taking the given operands as arguments
2075 /// and returning a result of type RetVT.
2076 SDValue SelectionDAGLegalize::ExpandLibCall(RTLIB::Libcall LC, EVT RetVT,
2077                                             const SDValue *Ops, unsigned NumOps,
2078                                             bool isSigned, SDLoc dl) {
2079   TargetLowering::ArgListTy Args;
2080   Args.reserve(NumOps);
2081
2082   TargetLowering::ArgListEntry Entry;
2083   for (unsigned i = 0; i != NumOps; ++i) {
2084     Entry.Node = Ops[i];
2085     Entry.Ty = Entry.Node.getValueType().getTypeForEVT(*DAG.getContext());
2086     Entry.isSExt = isSigned;
2087     Entry.isZExt = !isSigned;
2088     Args.push_back(Entry);
2089   }
2090   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2091                                          TLI.getPointerTy());
2092
2093   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2094
2095   TargetLowering::CallLoweringInfo CLI(DAG);
2096   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
2097     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2098     .setSExtResult(isSigned).setZExtResult(!isSigned);
2099
2100   std::pair<SDValue,SDValue> CallInfo = TLI.LowerCallTo(CLI);
2101
2102   return CallInfo.first;
2103 }
2104
2105 // Expand a node into a call to a libcall. Similar to
2106 // ExpandLibCall except that the first operand is the in-chain.
2107 std::pair<SDValue, SDValue>
2108 SelectionDAGLegalize::ExpandChainLibCall(RTLIB::Libcall LC,
2109                                          SDNode *Node,
2110                                          bool isSigned) {
2111   SDValue InChain = Node->getOperand(0);
2112
2113   TargetLowering::ArgListTy Args;
2114   TargetLowering::ArgListEntry Entry;
2115   for (unsigned i = 1, e = Node->getNumOperands(); i != e; ++i) {
2116     EVT ArgVT = Node->getOperand(i).getValueType();
2117     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2118     Entry.Node = Node->getOperand(i);
2119     Entry.Ty = ArgTy;
2120     Entry.isSExt = isSigned;
2121     Entry.isZExt = !isSigned;
2122     Args.push_back(Entry);
2123   }
2124   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2125                                          TLI.getPointerTy());
2126
2127   Type *RetTy = Node->getValueType(0).getTypeForEVT(*DAG.getContext());
2128
2129   TargetLowering::CallLoweringInfo CLI(DAG);
2130   CLI.setDebugLoc(SDLoc(Node)).setChain(InChain)
2131     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2132     .setSExtResult(isSigned).setZExtResult(!isSigned);
2133
2134   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2135
2136   return CallInfo;
2137 }
2138
2139 SDValue SelectionDAGLegalize::ExpandFPLibCall(SDNode* Node,
2140                                               RTLIB::Libcall Call_F32,
2141                                               RTLIB::Libcall Call_F64,
2142                                               RTLIB::Libcall Call_F80,
2143                                               RTLIB::Libcall Call_F128,
2144                                               RTLIB::Libcall Call_PPCF128) {
2145   RTLIB::Libcall LC;
2146   switch (Node->getSimpleValueType(0).SimpleTy) {
2147   default: llvm_unreachable("Unexpected request for libcall!");
2148   case MVT::f32: LC = Call_F32; break;
2149   case MVT::f64: LC = Call_F64; break;
2150   case MVT::f80: LC = Call_F80; break;
2151   case MVT::f128: LC = Call_F128; break;
2152   case MVT::ppcf128: LC = Call_PPCF128; break;
2153   }
2154   return ExpandLibCall(LC, Node, false);
2155 }
2156
2157 SDValue SelectionDAGLegalize::ExpandIntLibCall(SDNode* Node, bool isSigned,
2158                                                RTLIB::Libcall Call_I8,
2159                                                RTLIB::Libcall Call_I16,
2160                                                RTLIB::Libcall Call_I32,
2161                                                RTLIB::Libcall Call_I64,
2162                                                RTLIB::Libcall Call_I128) {
2163   RTLIB::Libcall LC;
2164   switch (Node->getSimpleValueType(0).SimpleTy) {
2165   default: llvm_unreachable("Unexpected request for libcall!");
2166   case MVT::i8:   LC = Call_I8; break;
2167   case MVT::i16:  LC = Call_I16; break;
2168   case MVT::i32:  LC = Call_I32; break;
2169   case MVT::i64:  LC = Call_I64; break;
2170   case MVT::i128: LC = Call_I128; break;
2171   }
2172   return ExpandLibCall(LC, Node, isSigned);
2173 }
2174
2175 /// Return true if divmod libcall is available.
2176 static bool isDivRemLibcallAvailable(SDNode *Node, bool isSigned,
2177                                      const TargetLowering &TLI) {
2178   RTLIB::Libcall LC;
2179   switch (Node->getSimpleValueType(0).SimpleTy) {
2180   default: llvm_unreachable("Unexpected request for libcall!");
2181   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
2182   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
2183   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
2184   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
2185   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
2186   }
2187
2188   return TLI.getLibcallName(LC) != nullptr;
2189 }
2190
2191 /// Only issue divrem libcall if both quotient and remainder are needed.
2192 static bool useDivRem(SDNode *Node, bool isSigned, bool isDIV) {
2193   // The other use might have been replaced with a divrem already.
2194   unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
2195   unsigned OtherOpcode = 0;
2196   if (isSigned)
2197     OtherOpcode = isDIV ? ISD::SREM : ISD::SDIV;
2198   else
2199     OtherOpcode = isDIV ? ISD::UREM : ISD::UDIV;
2200
2201   SDValue Op0 = Node->getOperand(0);
2202   SDValue Op1 = Node->getOperand(1);
2203   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
2204          UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
2205     SDNode *User = *UI;
2206     if (User == Node)
2207       continue;
2208     if ((User->getOpcode() == OtherOpcode || User->getOpcode() == DivRemOpc) &&
2209         User->getOperand(0) == Op0 &&
2210         User->getOperand(1) == Op1)
2211       return true;
2212   }
2213   return false;
2214 }
2215
2216 /// Issue libcalls to __{u}divmod to compute div / rem pairs.
2217 void
2218 SelectionDAGLegalize::ExpandDivRemLibCall(SDNode *Node,
2219                                           SmallVectorImpl<SDValue> &Results) {
2220   unsigned Opcode = Node->getOpcode();
2221   bool isSigned = Opcode == ISD::SDIVREM;
2222
2223   RTLIB::Libcall LC;
2224   switch (Node->getSimpleValueType(0).SimpleTy) {
2225   default: llvm_unreachable("Unexpected request for libcall!");
2226   case MVT::i8:   LC= isSigned ? RTLIB::SDIVREM_I8  : RTLIB::UDIVREM_I8;  break;
2227   case MVT::i16:  LC= isSigned ? RTLIB::SDIVREM_I16 : RTLIB::UDIVREM_I16; break;
2228   case MVT::i32:  LC= isSigned ? RTLIB::SDIVREM_I32 : RTLIB::UDIVREM_I32; break;
2229   case MVT::i64:  LC= isSigned ? RTLIB::SDIVREM_I64 : RTLIB::UDIVREM_I64; break;
2230   case MVT::i128: LC= isSigned ? RTLIB::SDIVREM_I128:RTLIB::UDIVREM_I128; break;
2231   }
2232
2233   // The input chain to this libcall is the entry node of the function.
2234   // Legalizing the call will automatically add the previous call to the
2235   // dependence.
2236   SDValue InChain = DAG.getEntryNode();
2237
2238   EVT RetVT = Node->getValueType(0);
2239   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2240
2241   TargetLowering::ArgListTy Args;
2242   TargetLowering::ArgListEntry Entry;
2243   for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i) {
2244     EVT ArgVT = Node->getOperand(i).getValueType();
2245     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
2246     Entry.Node = Node->getOperand(i); Entry.Ty = ArgTy;
2247     Entry.isSExt = isSigned;
2248     Entry.isZExt = !isSigned;
2249     Args.push_back(Entry);
2250   }
2251
2252   // Also pass the return address of the remainder.
2253   SDValue FIPtr = DAG.CreateStackTemporary(RetVT);
2254   Entry.Node = FIPtr;
2255   Entry.Ty = RetTy->getPointerTo();
2256   Entry.isSExt = isSigned;
2257   Entry.isZExt = !isSigned;
2258   Args.push_back(Entry);
2259
2260   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2261                                          TLI.getPointerTy());
2262
2263   SDLoc dl(Node);
2264   TargetLowering::CallLoweringInfo CLI(DAG);
2265   CLI.setDebugLoc(dl).setChain(InChain)
2266     .setCallee(TLI.getLibcallCallingConv(LC), RetTy, Callee, std::move(Args), 0)
2267     .setSExtResult(isSigned).setZExtResult(!isSigned);
2268
2269   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2270
2271   // Remainder is loaded back from the stack frame.
2272   SDValue Rem = DAG.getLoad(RetVT, dl, CallInfo.second, FIPtr,
2273                             MachinePointerInfo(), false, false, false, 0);
2274   Results.push_back(CallInfo.first);
2275   Results.push_back(Rem);
2276 }
2277
2278 /// Return true if sincos libcall is available.
2279 static bool isSinCosLibcallAvailable(SDNode *Node, const TargetLowering &TLI) {
2280   RTLIB::Libcall LC;
2281   switch (Node->getSimpleValueType(0).SimpleTy) {
2282   default: llvm_unreachable("Unexpected request for libcall!");
2283   case MVT::f32:     LC = RTLIB::SINCOS_F32; break;
2284   case MVT::f64:     LC = RTLIB::SINCOS_F64; break;
2285   case MVT::f80:     LC = RTLIB::SINCOS_F80; break;
2286   case MVT::f128:    LC = RTLIB::SINCOS_F128; break;
2287   case MVT::ppcf128: LC = RTLIB::SINCOS_PPCF128; break;
2288   }
2289   return TLI.getLibcallName(LC) != nullptr;
2290 }
2291
2292 /// Return true if sincos libcall is available and can be used to combine sin
2293 /// and cos.
2294 static bool canCombineSinCosLibcall(SDNode *Node, const TargetLowering &TLI,
2295                                     const TargetMachine &TM) {
2296   if (!isSinCosLibcallAvailable(Node, TLI))
2297     return false;
2298   // GNU sin/cos functions set errno while sincos does not. Therefore
2299   // combining sin and cos is only safe if unsafe-fpmath is enabled.
2300   bool isGNU = Triple(TM.getTargetTriple()).getEnvironment() == Triple::GNU;
2301   if (isGNU && !TM.Options.UnsafeFPMath)
2302     return false;
2303   return true;
2304 }
2305
2306 /// Only issue sincos libcall if both sin and cos are needed.
2307 static bool useSinCos(SDNode *Node) {
2308   unsigned OtherOpcode = Node->getOpcode() == ISD::FSIN
2309     ? ISD::FCOS : ISD::FSIN;
2310
2311   SDValue Op0 = Node->getOperand(0);
2312   for (SDNode::use_iterator UI = Op0.getNode()->use_begin(),
2313        UE = Op0.getNode()->use_end(); UI != UE; ++UI) {
2314     SDNode *User = *UI;
2315     if (User == Node)
2316       continue;
2317     // The other user might have been turned into sincos already.
2318     if (User->getOpcode() == OtherOpcode || User->getOpcode() == ISD::FSINCOS)
2319       return true;
2320   }
2321   return false;
2322 }
2323
2324 /// Issue libcalls to sincos to compute sin / cos pairs.
2325 void
2326 SelectionDAGLegalize::ExpandSinCosLibCall(SDNode *Node,
2327                                           SmallVectorImpl<SDValue> &Results) {
2328   RTLIB::Libcall LC;
2329   switch (Node->getSimpleValueType(0).SimpleTy) {
2330   default: llvm_unreachable("Unexpected request for libcall!");
2331   case MVT::f32:     LC = RTLIB::SINCOS_F32; break;
2332   case MVT::f64:     LC = RTLIB::SINCOS_F64; break;
2333   case MVT::f80:     LC = RTLIB::SINCOS_F80; break;
2334   case MVT::f128:    LC = RTLIB::SINCOS_F128; break;
2335   case MVT::ppcf128: LC = RTLIB::SINCOS_PPCF128; break;
2336   }
2337
2338   // The input chain to this libcall is the entry node of the function.
2339   // Legalizing the call will automatically add the previous call to the
2340   // dependence.
2341   SDValue InChain = DAG.getEntryNode();
2342
2343   EVT RetVT = Node->getValueType(0);
2344   Type *RetTy = RetVT.getTypeForEVT(*DAG.getContext());
2345
2346   TargetLowering::ArgListTy Args;
2347   TargetLowering::ArgListEntry Entry;
2348
2349   // Pass the argument.
2350   Entry.Node = Node->getOperand(0);
2351   Entry.Ty = RetTy;
2352   Entry.isSExt = false;
2353   Entry.isZExt = false;
2354   Args.push_back(Entry);
2355
2356   // Pass the return address of sin.
2357   SDValue SinPtr = DAG.CreateStackTemporary(RetVT);
2358   Entry.Node = SinPtr;
2359   Entry.Ty = RetTy->getPointerTo();
2360   Entry.isSExt = false;
2361   Entry.isZExt = false;
2362   Args.push_back(Entry);
2363
2364   // Also pass the return address of the cos.
2365   SDValue CosPtr = DAG.CreateStackTemporary(RetVT);
2366   Entry.Node = CosPtr;
2367   Entry.Ty = RetTy->getPointerTo();
2368   Entry.isSExt = false;
2369   Entry.isZExt = false;
2370   Args.push_back(Entry);
2371
2372   SDValue Callee = DAG.getExternalSymbol(TLI.getLibcallName(LC),
2373                                          TLI.getPointerTy());
2374
2375   SDLoc dl(Node);
2376   TargetLowering::CallLoweringInfo CLI(DAG);
2377   CLI.setDebugLoc(dl).setChain(InChain)
2378     .setCallee(TLI.getLibcallCallingConv(LC),
2379                Type::getVoidTy(*DAG.getContext()), Callee, std::move(Args), 0);
2380
2381   std::pair<SDValue, SDValue> CallInfo = TLI.LowerCallTo(CLI);
2382
2383   Results.push_back(DAG.getLoad(RetVT, dl, CallInfo.second, SinPtr,
2384                                 MachinePointerInfo(), false, false, false, 0));
2385   Results.push_back(DAG.getLoad(RetVT, dl, CallInfo.second, CosPtr,
2386                                 MachinePointerInfo(), false, false, false, 0));
2387 }
2388
2389 /// This function is responsible for legalizing a
2390 /// INT_TO_FP operation of the specified operand when the target requests that
2391 /// we expand it.  At this point, we know that the result and operand types are
2392 /// legal for the target.
2393 SDValue SelectionDAGLegalize::ExpandLegalINT_TO_FP(bool isSigned,
2394                                                    SDValue Op0,
2395                                                    EVT DestVT,
2396                                                    SDLoc dl) {
2397   if (Op0.getValueType() == MVT::i32 && TLI.isTypeLegal(MVT::f64)) {
2398     // simple 32-bit [signed|unsigned] integer to float/double expansion
2399
2400     // Get the stack frame index of a 8 byte buffer.
2401     SDValue StackSlot = DAG.CreateStackTemporary(MVT::f64);
2402
2403     // word offset constant for Hi/Lo address computation
2404     SDValue WordOff = DAG.getConstant(sizeof(int), StackSlot.getValueType());
2405     // set up Hi and Lo (into buffer) address based on endian
2406     SDValue Hi = StackSlot;
2407     SDValue Lo = DAG.getNode(ISD::ADD, dl, StackSlot.getValueType(),
2408                              StackSlot, WordOff);
2409     if (TLI.isLittleEndian())
2410       std::swap(Hi, Lo);
2411
2412     // if signed map to unsigned space
2413     SDValue Op0Mapped;
2414     if (isSigned) {
2415       // constant used to invert sign bit (signed to unsigned mapping)
2416       SDValue SignBit = DAG.getConstant(0x80000000u, MVT::i32);
2417       Op0Mapped = DAG.getNode(ISD::XOR, dl, MVT::i32, Op0, SignBit);
2418     } else {
2419       Op0Mapped = Op0;
2420     }
2421     // store the lo of the constructed double - based on integer input
2422     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl,
2423                                   Op0Mapped, Lo, MachinePointerInfo(),
2424                                   false, false, 0);
2425     // initial hi portion of constructed double
2426     SDValue InitialHi = DAG.getConstant(0x43300000u, MVT::i32);
2427     // store the hi of the constructed double - biased exponent
2428     SDValue Store2 = DAG.getStore(Store1, dl, InitialHi, Hi,
2429                                   MachinePointerInfo(),
2430                                   false, false, 0);
2431     // load the constructed double
2432     SDValue Load = DAG.getLoad(MVT::f64, dl, Store2, StackSlot,
2433                                MachinePointerInfo(), false, false, false, 0);
2434     // FP constant to bias correct the final result
2435     SDValue Bias = DAG.getConstantFP(isSigned ?
2436                                      BitsToDouble(0x4330000080000000ULL) :
2437                                      BitsToDouble(0x4330000000000000ULL),
2438                                      MVT::f64);
2439     // subtract the bias
2440     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Load, Bias);
2441     // final result
2442     SDValue Result;
2443     // handle final rounding
2444     if (DestVT == MVT::f64) {
2445       // do nothing
2446       Result = Sub;
2447     } else if (DestVT.bitsLT(MVT::f64)) {
2448       Result = DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
2449                            DAG.getIntPtrConstant(0));
2450     } else if (DestVT.bitsGT(MVT::f64)) {
2451       Result = DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
2452     }
2453     return Result;
2454   }
2455   assert(!isSigned && "Legalize cannot Expand SINT_TO_FP for i64 yet");
2456   // Code below here assumes !isSigned without checking again.
2457
2458   // Implementation of unsigned i64 to f64 following the algorithm in
2459   // __floatundidf in compiler_rt. This implementation has the advantage
2460   // of performing rounding correctly, both in the default rounding mode
2461   // and in all alternate rounding modes.
2462   // TODO: Generalize this for use with other types.
2463   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f64) {
2464     SDValue TwoP52 =
2465       DAG.getConstant(UINT64_C(0x4330000000000000), MVT::i64);
2466     SDValue TwoP84PlusTwoP52 =
2467       DAG.getConstantFP(BitsToDouble(UINT64_C(0x4530000000100000)), MVT::f64);
2468     SDValue TwoP84 =
2469       DAG.getConstant(UINT64_C(0x4530000000000000), MVT::i64);
2470
2471     SDValue Lo = DAG.getZeroExtendInReg(Op0, dl, MVT::i32);
2472     SDValue Hi = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0,
2473                              DAG.getConstant(32, MVT::i64));
2474     SDValue LoOr = DAG.getNode(ISD::OR, dl, MVT::i64, Lo, TwoP52);
2475     SDValue HiOr = DAG.getNode(ISD::OR, dl, MVT::i64, Hi, TwoP84);
2476     SDValue LoFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, LoOr);
2477     SDValue HiFlt = DAG.getNode(ISD::BITCAST, dl, MVT::f64, HiOr);
2478     SDValue HiSub = DAG.getNode(ISD::FSUB, dl, MVT::f64, HiFlt,
2479                                 TwoP84PlusTwoP52);
2480     return DAG.getNode(ISD::FADD, dl, MVT::f64, LoFlt, HiSub);
2481   }
2482
2483   // Implementation of unsigned i64 to f32.
2484   // TODO: Generalize this for use with other types.
2485   if (Op0.getValueType() == MVT::i64 && DestVT == MVT::f32) {
2486     // For unsigned conversions, convert them to signed conversions using the
2487     // algorithm from the x86_64 __floatundidf in compiler_rt.
2488     if (!isSigned) {
2489       SDValue Fast = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Op0);
2490
2491       SDValue ShiftConst =
2492           DAG.getConstant(1, TLI.getShiftAmountTy(Op0.getValueType()));
2493       SDValue Shr = DAG.getNode(ISD::SRL, dl, MVT::i64, Op0, ShiftConst);
2494       SDValue AndConst = DAG.getConstant(1, MVT::i64);
2495       SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0, AndConst);
2496       SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And, Shr);
2497
2498       SDValue SignCvt = DAG.getNode(ISD::SINT_TO_FP, dl, MVT::f32, Or);
2499       SDValue Slow = DAG.getNode(ISD::FADD, dl, MVT::f32, SignCvt, SignCvt);
2500
2501       // TODO: This really should be implemented using a branch rather than a
2502       // select.  We happen to get lucky and machinesink does the right
2503       // thing most of the time.  This would be a good candidate for a
2504       //pseudo-op, or, even better, for whole-function isel.
2505       SDValue SignBitTest = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2506         Op0, DAG.getConstant(0, MVT::i64), ISD::SETLT);
2507       return DAG.getSelect(dl, MVT::f32, SignBitTest, Slow, Fast);
2508     }
2509
2510     // Otherwise, implement the fully general conversion.
2511
2512     SDValue And = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2513          DAG.getConstant(UINT64_C(0xfffffffffffff800), MVT::i64));
2514     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::i64, And,
2515          DAG.getConstant(UINT64_C(0x800), MVT::i64));
2516     SDValue And2 = DAG.getNode(ISD::AND, dl, MVT::i64, Op0,
2517          DAG.getConstant(UINT64_C(0x7ff), MVT::i64));
2518     SDValue Ne = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2519                    And2, DAG.getConstant(UINT64_C(0), MVT::i64), ISD::SETNE);
2520     SDValue Sel = DAG.getSelect(dl, MVT::i64, Ne, Or, Op0);
2521     SDValue Ge = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
2522                    Op0, DAG.getConstant(UINT64_C(0x0020000000000000), MVT::i64),
2523                    ISD::SETUGE);
2524     SDValue Sel2 = DAG.getSelect(dl, MVT::i64, Ge, Sel, Op0);
2525     EVT SHVT = TLI.getShiftAmountTy(Sel2.getValueType());
2526
2527     SDValue Sh = DAG.getNode(ISD::SRL, dl, MVT::i64, Sel2,
2528                              DAG.getConstant(32, SHVT));
2529     SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sh);
2530     SDValue Fcvt = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Trunc);
2531     SDValue TwoP32 =
2532       DAG.getConstantFP(BitsToDouble(UINT64_C(0x41f0000000000000)), MVT::f64);
2533     SDValue Fmul = DAG.getNode(ISD::FMUL, dl, MVT::f64, TwoP32, Fcvt);
2534     SDValue Lo = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Sel2);
2535     SDValue Fcvt2 = DAG.getNode(ISD::UINT_TO_FP, dl, MVT::f64, Lo);
2536     SDValue Fadd = DAG.getNode(ISD::FADD, dl, MVT::f64, Fmul, Fcvt2);
2537     return DAG.getNode(ISD::FP_ROUND, dl, MVT::f32, Fadd,
2538                        DAG.getIntPtrConstant(0));
2539   }
2540
2541   SDValue Tmp1 = DAG.getNode(ISD::SINT_TO_FP, dl, DestVT, Op0);
2542
2543   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(Op0.getValueType()),
2544                                  Op0, DAG.getConstant(0, Op0.getValueType()),
2545                                  ISD::SETLT);
2546   SDValue Zero = DAG.getIntPtrConstant(0), Four = DAG.getIntPtrConstant(4);
2547   SDValue CstOffset = DAG.getSelect(dl, Zero.getValueType(),
2548                                     SignSet, Four, Zero);
2549
2550   // If the sign bit of the integer is set, the large number will be treated
2551   // as a negative number.  To counteract this, the dynamic code adds an
2552   // offset depending on the data type.
2553   uint64_t FF;
2554   switch (Op0.getSimpleValueType().SimpleTy) {
2555   default: llvm_unreachable("Unsupported integer type!");
2556   case MVT::i8 : FF = 0x43800000ULL; break;  // 2^8  (as a float)
2557   case MVT::i16: FF = 0x47800000ULL; break;  // 2^16 (as a float)
2558   case MVT::i32: FF = 0x4F800000ULL; break;  // 2^32 (as a float)
2559   case MVT::i64: FF = 0x5F800000ULL; break;  // 2^64 (as a float)
2560   }
2561   if (TLI.isLittleEndian()) FF <<= 32;
2562   Constant *FudgeFactor = ConstantInt::get(
2563                                        Type::getInt64Ty(*DAG.getContext()), FF);
2564
2565   SDValue CPIdx = DAG.getConstantPool(FudgeFactor, TLI.getPointerTy());
2566   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
2567   CPIdx = DAG.getNode(ISD::ADD, dl, CPIdx.getValueType(), CPIdx, CstOffset);
2568   Alignment = std::min(Alignment, 4u);
2569   SDValue FudgeInReg;
2570   if (DestVT == MVT::f32)
2571     FudgeInReg = DAG.getLoad(MVT::f32, dl, DAG.getEntryNode(), CPIdx,
2572                              MachinePointerInfo::getConstantPool(),
2573                              false, false, false, Alignment);
2574   else {
2575     SDValue Load = DAG.getExtLoad(ISD::EXTLOAD, dl, DestVT,
2576                                   DAG.getEntryNode(), CPIdx,
2577                                   MachinePointerInfo::getConstantPool(),
2578                                   MVT::f32, false, false, false, Alignment);
2579     HandleSDNode Handle(Load);
2580     LegalizeOp(Load.getNode());
2581     FudgeInReg = Handle.getValue();
2582   }
2583
2584   return DAG.getNode(ISD::FADD, dl, DestVT, Tmp1, FudgeInReg);
2585 }
2586
2587 /// This function is responsible for legalizing a
2588 /// *INT_TO_FP operation of the specified operand when the target requests that
2589 /// we promote it.  At this point, we know that the result and operand types are
2590 /// legal for the target, and that there is a legal UINT_TO_FP or SINT_TO_FP
2591 /// operation that takes a larger input.
2592 SDValue SelectionDAGLegalize::PromoteLegalINT_TO_FP(SDValue LegalOp,
2593                                                     EVT DestVT,
2594                                                     bool isSigned,
2595                                                     SDLoc dl) {
2596   // First step, figure out the appropriate *INT_TO_FP operation to use.
2597   EVT NewInTy = LegalOp.getValueType();
2598
2599   unsigned OpToUse = 0;
2600
2601   // Scan for the appropriate larger type to use.
2602   while (1) {
2603     NewInTy = (MVT::SimpleValueType)(NewInTy.getSimpleVT().SimpleTy+1);
2604     assert(NewInTy.isInteger() && "Ran out of possibilities!");
2605
2606     // If the target supports SINT_TO_FP of this type, use it.
2607     if (TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, NewInTy)) {
2608       OpToUse = ISD::SINT_TO_FP;
2609       break;
2610     }
2611     if (isSigned) continue;
2612
2613     // If the target supports UINT_TO_FP of this type, use it.
2614     if (TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, NewInTy)) {
2615       OpToUse = ISD::UINT_TO_FP;
2616       break;
2617     }
2618
2619     // Otherwise, try a larger type.
2620   }
2621
2622   // Okay, we found the operation and type to use.  Zero extend our input to the
2623   // desired type then run the operation on it.
2624   return DAG.getNode(OpToUse, dl, DestVT,
2625                      DAG.getNode(isSigned ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND,
2626                                  dl, NewInTy, LegalOp));
2627 }
2628
2629 /// This function is responsible for legalizing a
2630 /// FP_TO_*INT operation of the specified operand when the target requests that
2631 /// we promote it.  At this point, we know that the result and operand types are
2632 /// legal for the target, and that there is a legal FP_TO_UINT or FP_TO_SINT
2633 /// operation that returns a larger result.
2634 SDValue SelectionDAGLegalize::PromoteLegalFP_TO_INT(SDValue LegalOp,
2635                                                     EVT DestVT,
2636                                                     bool isSigned,
2637                                                     SDLoc dl) {
2638   // First step, figure out the appropriate FP_TO*INT operation to use.
2639   EVT NewOutTy = DestVT;
2640
2641   unsigned OpToUse = 0;
2642
2643   // Scan for the appropriate larger type to use.
2644   while (1) {
2645     NewOutTy = (MVT::SimpleValueType)(NewOutTy.getSimpleVT().SimpleTy+1);
2646     assert(NewOutTy.isInteger() && "Ran out of possibilities!");
2647
2648     // A larger signed type can hold all unsigned values of the requested type,
2649     // so using FP_TO_SINT is valid
2650     if (TLI.isOperationLegalOrCustom(ISD::FP_TO_SINT, NewOutTy)) {
2651       OpToUse = ISD::FP_TO_SINT;
2652       break;
2653     }
2654
2655     // However, if the value may be < 0.0, we *must* use some FP_TO_SINT.
2656     if (!isSigned && TLI.isOperationLegalOrCustom(ISD::FP_TO_UINT, NewOutTy)) {
2657       OpToUse = ISD::FP_TO_UINT;
2658       break;
2659     }
2660
2661     // Otherwise, try a larger type.
2662   }
2663
2664
2665   // Okay, we found the operation and type to use.
2666   SDValue Operation = DAG.getNode(OpToUse, dl, NewOutTy, LegalOp);
2667
2668   // Truncate the result of the extended FP_TO_*INT operation to the desired
2669   // size.
2670   return DAG.getNode(ISD::TRUNCATE, dl, DestVT, Operation);
2671 }
2672
2673 /// Open code the operations for BSWAP of the specified operation.
2674 SDValue SelectionDAGLegalize::ExpandBSWAP(SDValue Op, SDLoc dl) {
2675   EVT VT = Op.getValueType();
2676   EVT SHVT = TLI.getShiftAmountTy(VT);
2677   SDValue Tmp1, Tmp2, Tmp3, Tmp4, Tmp5, Tmp6, Tmp7, Tmp8;
2678   switch (VT.getSimpleVT().SimpleTy) {
2679   default: llvm_unreachable("Unhandled Expand type in BSWAP!");
2680   case MVT::i16:
2681     Tmp2 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2682     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2683     return DAG.getNode(ISD::OR, dl, VT, Tmp1, Tmp2);
2684   case MVT::i32:
2685     Tmp4 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, SHVT));
2686     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2687     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2688     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, SHVT));
2689     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3, DAG.getConstant(0xFF0000, VT));
2690     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2, DAG.getConstant(0xFF00, VT));
2691     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2692     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2693     return DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2694   case MVT::i64:
2695     Tmp8 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(56, SHVT));
2696     Tmp7 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(40, SHVT));
2697     Tmp6 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(24, SHVT));
2698     Tmp5 = DAG.getNode(ISD::SHL, dl, VT, Op, DAG.getConstant(8, SHVT));
2699     Tmp4 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(8, SHVT));
2700     Tmp3 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(24, SHVT));
2701     Tmp2 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(40, SHVT));
2702     Tmp1 = DAG.getNode(ISD::SRL, dl, VT, Op, DAG.getConstant(56, SHVT));
2703     Tmp7 = DAG.getNode(ISD::AND, dl, VT, Tmp7, DAG.getConstant(255ULL<<48, VT));
2704     Tmp6 = DAG.getNode(ISD::AND, dl, VT, Tmp6, DAG.getConstant(255ULL<<40, VT));
2705     Tmp5 = DAG.getNode(ISD::AND, dl, VT, Tmp5, DAG.getConstant(255ULL<<32, VT));
2706     Tmp4 = DAG.getNode(ISD::AND, dl, VT, Tmp4, DAG.getConstant(255ULL<<24, VT));
2707     Tmp3 = DAG.getNode(ISD::AND, dl, VT, Tmp3, DAG.getConstant(255ULL<<16, VT));
2708     Tmp2 = DAG.getNode(ISD::AND, dl, VT, Tmp2, DAG.getConstant(255ULL<<8 , VT));
2709     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp7);
2710     Tmp6 = DAG.getNode(ISD::OR, dl, VT, Tmp6, Tmp5);
2711     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp3);
2712     Tmp2 = DAG.getNode(ISD::OR, dl, VT, Tmp2, Tmp1);
2713     Tmp8 = DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp6);
2714     Tmp4 = DAG.getNode(ISD::OR, dl, VT, Tmp4, Tmp2);
2715     return DAG.getNode(ISD::OR, dl, VT, Tmp8, Tmp4);
2716   }
2717 }
2718
2719 /// Expand the specified bitcount instruction into operations.
2720 SDValue SelectionDAGLegalize::ExpandBitCount(unsigned Opc, SDValue Op,
2721                                              SDLoc dl) {
2722   switch (Opc) {
2723   default: llvm_unreachable("Cannot expand this yet!");
2724   case ISD::CTPOP: {
2725     EVT VT = Op.getValueType();
2726     EVT ShVT = TLI.getShiftAmountTy(VT);
2727     unsigned Len = VT.getSizeInBits();
2728
2729     assert(VT.isInteger() && Len <= 128 && Len % 8 == 0 &&
2730            "CTPOP not implemented for this type.");
2731
2732     // This is the "best" algorithm from
2733     // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
2734
2735     SDValue Mask55 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x55)), VT);
2736     SDValue Mask33 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x33)), VT);
2737     SDValue Mask0F = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x0F)), VT);
2738     SDValue Mask01 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x01)), VT);
2739
2740     // v = v - ((v >> 1) & 0x55555555...)
2741     Op = DAG.getNode(ISD::SUB, dl, VT, Op,
2742                      DAG.getNode(ISD::AND, dl, VT,
2743                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2744                                              DAG.getConstant(1, ShVT)),
2745                                  Mask55));
2746     // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
2747     Op = DAG.getNode(ISD::ADD, dl, VT,
2748                      DAG.getNode(ISD::AND, dl, VT, Op, Mask33),
2749                      DAG.getNode(ISD::AND, dl, VT,
2750                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2751                                              DAG.getConstant(2, ShVT)),
2752                                  Mask33));
2753     // v = (v + (v >> 4)) & 0x0F0F0F0F...
2754     Op = DAG.getNode(ISD::AND, dl, VT,
2755                      DAG.getNode(ISD::ADD, dl, VT, Op,
2756                                  DAG.getNode(ISD::SRL, dl, VT, Op,
2757                                              DAG.getConstant(4, ShVT))),
2758                      Mask0F);
2759     // v = (v * 0x01010101...) >> (Len - 8)
2760     Op = DAG.getNode(ISD::SRL, dl, VT,
2761                      DAG.getNode(ISD::MUL, dl, VT, Op, Mask01),
2762                      DAG.getConstant(Len - 8, ShVT));
2763
2764     return Op;
2765   }
2766   case ISD::CTLZ_ZERO_UNDEF:
2767     // This trivially expands to CTLZ.
2768     return DAG.getNode(ISD::CTLZ, dl, Op.getValueType(), Op);
2769   case ISD::CTLZ: {
2770     // for now, we do this:
2771     // x = x | (x >> 1);
2772     // x = x | (x >> 2);
2773     // ...
2774     // x = x | (x >>16);
2775     // x = x | (x >>32); // for 64-bit input
2776     // return popcount(~x);
2777     //
2778     // Ref: "Hacker's Delight" by Henry Warren
2779     EVT VT = Op.getValueType();
2780     EVT ShVT = TLI.getShiftAmountTy(VT);
2781     unsigned len = VT.getSizeInBits();
2782     for (unsigned i = 0; (1U << i) <= (len / 2); ++i) {
2783       SDValue Tmp3 = DAG.getConstant(1ULL << i, ShVT);
2784       Op = DAG.getNode(ISD::OR, dl, VT, Op,
2785                        DAG.getNode(ISD::SRL, dl, VT, Op, Tmp3));
2786     }
2787     Op = DAG.getNOT(dl, Op, VT);
2788     return DAG.getNode(ISD::CTPOP, dl, VT, Op);
2789   }
2790   case ISD::CTTZ_ZERO_UNDEF:
2791     // This trivially expands to CTTZ.
2792     return DAG.getNode(ISD::CTTZ, dl, Op.getValueType(), Op);
2793   case ISD::CTTZ: {
2794     // for now, we use: { return popcount(~x & (x - 1)); }
2795     // unless the target has ctlz but not ctpop, in which case we use:
2796     // { return 32 - nlz(~x & (x-1)); }
2797     // Ref: "Hacker's Delight" by Henry Warren
2798     EVT VT = Op.getValueType();
2799     SDValue Tmp3 = DAG.getNode(ISD::AND, dl, VT,
2800                                DAG.getNOT(dl, Op, VT),
2801                                DAG.getNode(ISD::SUB, dl, VT, Op,
2802                                            DAG.getConstant(1, VT)));
2803     // If ISD::CTLZ is legal and CTPOP isn't, then do that instead.
2804     if (!TLI.isOperationLegalOrCustom(ISD::CTPOP, VT) &&
2805         TLI.isOperationLegalOrCustom(ISD::CTLZ, VT))
2806       return DAG.getNode(ISD::SUB, dl, VT,
2807                          DAG.getConstant(VT.getSizeInBits(), VT),
2808                          DAG.getNode(ISD::CTLZ, dl, VT, Tmp3));
2809     return DAG.getNode(ISD::CTPOP, dl, VT, Tmp3);
2810   }
2811   }
2812 }
2813
2814 std::pair <SDValue, SDValue> SelectionDAGLegalize::ExpandAtomic(SDNode *Node) {
2815   unsigned Opc = Node->getOpcode();
2816   MVT VT = cast<AtomicSDNode>(Node)->getMemoryVT().getSimpleVT();
2817   RTLIB::Libcall LC;
2818
2819   switch (Opc) {
2820   default:
2821     llvm_unreachable("Unhandled atomic intrinsic Expand!");
2822   case ISD::ATOMIC_SWAP:
2823     switch (VT.SimpleTy) {
2824     default: llvm_unreachable("Unexpected value type for atomic!");
2825     case MVT::i8:  LC = RTLIB::SYNC_LOCK_TEST_AND_SET_1; break;
2826     case MVT::i16: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_2; break;
2827     case MVT::i32: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_4; break;
2828     case MVT::i64: LC = RTLIB::SYNC_LOCK_TEST_AND_SET_8; break;
2829     case MVT::i128:LC = RTLIB::SYNC_LOCK_TEST_AND_SET_16;break;
2830     }
2831     break;
2832   case ISD::ATOMIC_CMP_SWAP:
2833     switch (VT.SimpleTy) {
2834     default: llvm_unreachable("Unexpected value type for atomic!");
2835     case MVT::i8:  LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_1; break;
2836     case MVT::i16: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_2; break;
2837     case MVT::i32: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_4; break;
2838     case MVT::i64: LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_8; break;
2839     case MVT::i128:LC = RTLIB::SYNC_VAL_COMPARE_AND_SWAP_16;break;
2840     }
2841     break;
2842   case ISD::ATOMIC_LOAD_ADD:
2843     switch (VT.SimpleTy) {
2844     default: llvm_unreachable("Unexpected value type for atomic!");
2845     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_ADD_1; break;
2846     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_ADD_2; break;
2847     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_ADD_4; break;
2848     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_ADD_8; break;
2849     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_ADD_16;break;
2850     }
2851     break;
2852   case ISD::ATOMIC_LOAD_SUB:
2853     switch (VT.SimpleTy) {
2854     default: llvm_unreachable("Unexpected value type for atomic!");
2855     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_SUB_1; break;
2856     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_SUB_2; break;
2857     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_SUB_4; break;
2858     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_SUB_8; break;
2859     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_SUB_16;break;
2860     }
2861     break;
2862   case ISD::ATOMIC_LOAD_AND:
2863     switch (VT.SimpleTy) {
2864     default: llvm_unreachable("Unexpected value type for atomic!");
2865     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_AND_1; break;
2866     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_AND_2; break;
2867     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_AND_4; break;
2868     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_AND_8; break;
2869     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_AND_16;break;
2870     }
2871     break;
2872   case ISD::ATOMIC_LOAD_OR:
2873     switch (VT.SimpleTy) {
2874     default: llvm_unreachable("Unexpected value type for atomic!");
2875     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_OR_1; break;
2876     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_OR_2; break;
2877     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_OR_4; break;
2878     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_OR_8; break;
2879     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_OR_16;break;
2880     }
2881     break;
2882   case ISD::ATOMIC_LOAD_XOR:
2883     switch (VT.SimpleTy) {
2884     default: llvm_unreachable("Unexpected value type for atomic!");
2885     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_XOR_1; break;
2886     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_XOR_2; break;
2887     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_XOR_4; break;
2888     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_XOR_8; break;
2889     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_XOR_16;break;
2890     }
2891     break;
2892   case ISD::ATOMIC_LOAD_NAND:
2893     switch (VT.SimpleTy) {
2894     default: llvm_unreachable("Unexpected value type for atomic!");
2895     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_NAND_1; break;
2896     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_NAND_2; break;
2897     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_NAND_4; break;
2898     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_NAND_8; break;
2899     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_NAND_16;break;
2900     }
2901     break;
2902   case ISD::ATOMIC_LOAD_MAX:
2903     switch (VT.SimpleTy) {
2904     default: llvm_unreachable("Unexpected value type for atomic!");
2905     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_MAX_1; break;
2906     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_MAX_2; break;
2907     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_MAX_4; break;
2908     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_MAX_8; break;
2909     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_MAX_16;break;
2910     }
2911     break;
2912   case ISD::ATOMIC_LOAD_UMAX:
2913     switch (VT.SimpleTy) {
2914     default: llvm_unreachable("Unexpected value type for atomic!");
2915     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_UMAX_1; break;
2916     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_UMAX_2; break;
2917     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_UMAX_4; break;
2918     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_UMAX_8; break;
2919     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_UMAX_16;break;
2920     }
2921     break;
2922   case ISD::ATOMIC_LOAD_MIN:
2923     switch (VT.SimpleTy) {
2924     default: llvm_unreachable("Unexpected value type for atomic!");
2925     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_MIN_1; break;
2926     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_MIN_2; break;
2927     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_MIN_4; break;
2928     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_MIN_8; break;
2929     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_MIN_16;break;
2930     }
2931     break;
2932   case ISD::ATOMIC_LOAD_UMIN:
2933     switch (VT.SimpleTy) {
2934     default: llvm_unreachable("Unexpected value type for atomic!");
2935     case MVT::i8:  LC = RTLIB::SYNC_FETCH_AND_UMIN_1; break;
2936     case MVT::i16: LC = RTLIB::SYNC_FETCH_AND_UMIN_2; break;
2937     case MVT::i32: LC = RTLIB::SYNC_FETCH_AND_UMIN_4; break;
2938     case MVT::i64: LC = RTLIB::SYNC_FETCH_AND_UMIN_8; break;
2939     case MVT::i128:LC = RTLIB::SYNC_FETCH_AND_UMIN_16;break;
2940     }
2941     break;
2942   }
2943
2944   return ExpandChainLibCall(LC, Node, false);
2945 }
2946
2947 void SelectionDAGLegalize::ExpandNode(SDNode *Node) {
2948   SmallVector<SDValue, 8> Results;
2949   SDLoc dl(Node);
2950   SDValue Tmp1, Tmp2, Tmp3, Tmp4;
2951   bool NeedInvert;
2952   switch (Node->getOpcode()) {
2953   case ISD::CTPOP:
2954   case ISD::CTLZ:
2955   case ISD::CTLZ_ZERO_UNDEF:
2956   case ISD::CTTZ:
2957   case ISD::CTTZ_ZERO_UNDEF:
2958     Tmp1 = ExpandBitCount(Node->getOpcode(), Node->getOperand(0), dl);
2959     Results.push_back(Tmp1);
2960     break;
2961   case ISD::BSWAP:
2962     Results.push_back(ExpandBSWAP(Node->getOperand(0), dl));
2963     break;
2964   case ISD::FRAMEADDR:
2965   case ISD::RETURNADDR:
2966   case ISD::FRAME_TO_ARGS_OFFSET:
2967     Results.push_back(DAG.getConstant(0, Node->getValueType(0)));
2968     break;
2969   case ISD::FLT_ROUNDS_:
2970     Results.push_back(DAG.getConstant(1, Node->getValueType(0)));
2971     break;
2972   case ISD::EH_RETURN:
2973   case ISD::EH_LABEL:
2974   case ISD::PREFETCH:
2975   case ISD::VAEND:
2976   case ISD::EH_SJLJ_LONGJMP:
2977     // If the target didn't expand these, there's nothing to do, so just
2978     // preserve the chain and be done.
2979     Results.push_back(Node->getOperand(0));
2980     break;
2981   case ISD::EH_SJLJ_SETJMP:
2982     // If the target didn't expand this, just return 'zero' and preserve the
2983     // chain.
2984     Results.push_back(DAG.getConstant(0, MVT::i32));
2985     Results.push_back(Node->getOperand(0));
2986     break;
2987   case ISD::ATOMIC_FENCE: {
2988     // If the target didn't lower this, lower it to '__sync_synchronize()' call
2989     // FIXME: handle "fence singlethread" more efficiently.
2990     TargetLowering::ArgListTy Args;
2991
2992     TargetLowering::CallLoweringInfo CLI(DAG);
2993     CLI.setDebugLoc(dl).setChain(Node->getOperand(0))
2994       .setCallee(CallingConv::C, Type::getVoidTy(*DAG.getContext()),
2995                  DAG.getExternalSymbol("__sync_synchronize",
2996                  TLI.getPointerTy()), std::move(Args), 0);
2997
2998     std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
2999
3000     Results.push_back(CallResult.second);
3001     break;
3002   }
3003   case ISD::ATOMIC_LOAD: {
3004     // There is no libcall for atomic load; fake it with ATOMIC_CMP_SWAP.
3005     SDValue Zero = DAG.getConstant(0, Node->getValueType(0));
3006     SDVTList VTs = DAG.getVTList(Node->getValueType(0), MVT::Other);
3007     SDValue Swap = DAG.getAtomicCmpSwap(
3008         ISD::ATOMIC_CMP_SWAP, dl, cast<AtomicSDNode>(Node)->getMemoryVT(), VTs,
3009         Node->getOperand(0), Node->getOperand(1), Zero, Zero,
3010         cast<AtomicSDNode>(Node)->getMemOperand(),
3011         cast<AtomicSDNode>(Node)->getOrdering(),
3012         cast<AtomicSDNode>(Node)->getOrdering(),
3013         cast<AtomicSDNode>(Node)->getSynchScope());
3014     Results.push_back(Swap.getValue(0));
3015     Results.push_back(Swap.getValue(1));
3016     break;
3017   }
3018   case ISD::ATOMIC_STORE: {
3019     // There is no libcall for atomic store; fake it with ATOMIC_SWAP.
3020     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
3021                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
3022                                  Node->getOperand(0),
3023                                  Node->getOperand(1), Node->getOperand(2),
3024                                  cast<AtomicSDNode>(Node)->getMemOperand(),
3025                                  cast<AtomicSDNode>(Node)->getOrdering(),
3026                                  cast<AtomicSDNode>(Node)->getSynchScope());
3027     Results.push_back(Swap.getValue(1));
3028     break;
3029   }
3030   // By default, atomic intrinsics are marked Legal and lowered. Targets
3031   // which don't support them directly, however, may want libcalls, in which
3032   // case they mark them Expand, and we get here.
3033   case ISD::ATOMIC_SWAP:
3034   case ISD::ATOMIC_LOAD_ADD:
3035   case ISD::ATOMIC_LOAD_SUB:
3036   case ISD::ATOMIC_LOAD_AND:
3037   case ISD::ATOMIC_LOAD_OR:
3038   case ISD::ATOMIC_LOAD_XOR:
3039   case ISD::ATOMIC_LOAD_NAND:
3040   case ISD::ATOMIC_LOAD_MIN:
3041   case ISD::ATOMIC_LOAD_MAX:
3042   case ISD::ATOMIC_LOAD_UMIN:
3043   case ISD::ATOMIC_LOAD_UMAX:
3044   case ISD::ATOMIC_CMP_SWAP: {
3045     std::pair<SDValue, SDValue> Tmp = ExpandAtomic(Node);
3046     Results.push_back(Tmp.first);
3047     Results.push_back(Tmp.second);
3048     break;
3049   }
3050   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
3051     // Expanding an ATOMIC_CMP_SWAP_WITH_SUCCESS produces an ATOMIC_CMP_SWAP and
3052     // splits out the success value as a comparison. Expanding the resulting
3053     // ATOMIC_CMP_SWAP will produce a libcall.
3054     SDVTList VTs = DAG.getVTList(Node->getValueType(0), MVT::Other);
3055     SDValue Res = DAG.getAtomicCmpSwap(
3056         ISD::ATOMIC_CMP_SWAP, dl, cast<AtomicSDNode>(Node)->getMemoryVT(), VTs,
3057         Node->getOperand(0), Node->getOperand(1), Node->getOperand(2),
3058         Node->getOperand(3), cast<MemSDNode>(Node)->getMemOperand(),
3059         cast<AtomicSDNode>(Node)->getSuccessOrdering(),
3060         cast<AtomicSDNode>(Node)->getFailureOrdering(),
3061         cast<AtomicSDNode>(Node)->getSynchScope());
3062
3063     SDValue Success = DAG.getSetCC(SDLoc(Node), Node->getValueType(1),
3064                                    Res, Node->getOperand(2), ISD::SETEQ);
3065
3066     Results.push_back(Res.getValue(0));
3067     Results.push_back(Success);
3068     Results.push_back(Res.getValue(1));
3069     break;
3070   }
3071   case ISD::DYNAMIC_STACKALLOC:
3072     ExpandDYNAMIC_STACKALLOC(Node, Results);
3073     break;
3074   case ISD::MERGE_VALUES:
3075     for (unsigned i = 0; i < Node->getNumValues(); i++)
3076       Results.push_back(Node->getOperand(i));
3077     break;
3078   case ISD::UNDEF: {
3079     EVT VT = Node->getValueType(0);
3080     if (VT.isInteger())
3081       Results.push_back(DAG.getConstant(0, VT));
3082     else {
3083       assert(VT.isFloatingPoint() && "Unknown value type!");
3084       Results.push_back(DAG.getConstantFP(0, VT));
3085     }
3086     break;
3087   }
3088   case ISD::TRAP: {
3089     // If this operation is not supported, lower it to 'abort()' call
3090     TargetLowering::ArgListTy Args;
3091     TargetLowering::CallLoweringInfo CLI(DAG);
3092     CLI.setDebugLoc(dl).setChain(Node->getOperand(0))
3093       .setCallee(CallingConv::C, Type::getVoidTy(*DAG.getContext()),
3094                  DAG.getExternalSymbol("abort", TLI.getPointerTy()),
3095                  std::move(Args), 0);
3096     std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
3097
3098     Results.push_back(CallResult.second);
3099     break;
3100   }
3101   case ISD::FP_ROUND:
3102   case ISD::BITCAST:
3103     Tmp1 = EmitStackConvert(Node->getOperand(0), Node->getValueType(0),
3104                             Node->getValueType(0), dl);
3105     Results.push_back(Tmp1);
3106     break;
3107   case ISD::FP_EXTEND:
3108     Tmp1 = EmitStackConvert(Node->getOperand(0),
3109                             Node->getOperand(0).getValueType(),
3110                             Node->getValueType(0), dl);
3111     Results.push_back(Tmp1);
3112     break;
3113   case ISD::SIGN_EXTEND_INREG: {
3114     // NOTE: we could fall back on load/store here too for targets without
3115     // SAR.  However, it is doubtful that any exist.
3116     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
3117     EVT VT = Node->getValueType(0);
3118     EVT ShiftAmountTy = TLI.getShiftAmountTy(VT);
3119     if (VT.isVector())
3120       ShiftAmountTy = VT;
3121     unsigned BitsDiff = VT.getScalarType().getSizeInBits() -
3122                         ExtraVT.getScalarType().getSizeInBits();
3123     SDValue ShiftCst = DAG.getConstant(BitsDiff, ShiftAmountTy);
3124     Tmp1 = DAG.getNode(ISD::SHL, dl, Node->getValueType(0),
3125                        Node->getOperand(0), ShiftCst);
3126     Tmp1 = DAG.getNode(ISD::SRA, dl, Node->getValueType(0), Tmp1, ShiftCst);
3127     Results.push_back(Tmp1);
3128     break;
3129   }
3130   case ISD::FP_ROUND_INREG: {
3131     // The only way we can lower this is to turn it into a TRUNCSTORE,
3132     // EXTLOAD pair, targeting a temporary location (a stack slot).
3133
3134     // NOTE: there is a choice here between constantly creating new stack
3135     // slots and always reusing the same one.  We currently always create
3136     // new ones, as reuse may inhibit scheduling.
3137     EVT ExtraVT = cast<VTSDNode>(Node->getOperand(1))->getVT();
3138     Tmp1 = EmitStackConvert(Node->getOperand(0), ExtraVT,
3139                             Node->getValueType(0), dl);
3140     Results.push_back(Tmp1);
3141     break;
3142   }
3143   case ISD::SINT_TO_FP:
3144   case ISD::UINT_TO_FP:
3145     Tmp1 = ExpandLegalINT_TO_FP(Node->getOpcode() == ISD::SINT_TO_FP,
3146                                 Node->getOperand(0), Node->getValueType(0), dl);
3147     Results.push_back(Tmp1);
3148     break;
3149   case ISD::FP_TO_SINT:
3150     if (TLI.expandFP_TO_SINT(Node, Tmp1, DAG))
3151       Results.push_back(Tmp1);
3152     break;
3153   case ISD::FP_TO_UINT: {
3154     SDValue True, False;
3155     EVT VT =  Node->getOperand(0).getValueType();
3156     EVT NVT = Node->getValueType(0);
3157     APFloat apf(DAG.EVTToAPFloatSemantics(VT),
3158                 APInt::getNullValue(VT.getSizeInBits()));
3159     APInt x = APInt::getSignBit(NVT.getSizeInBits());
3160     (void)apf.convertFromAPInt(x, false, APFloat::rmNearestTiesToEven);
3161     Tmp1 = DAG.getConstantFP(apf, VT);
3162     Tmp2 = DAG.getSetCC(dl, getSetCCResultType(VT),
3163                         Node->getOperand(0),
3164                         Tmp1, ISD::SETLT);
3165     True = DAG.getNode(ISD::FP_TO_SINT, dl, NVT, Node->getOperand(0));
3166     False = DAG.getNode(ISD::FP_TO_SINT, dl, NVT,
3167                         DAG.getNode(ISD::FSUB, dl, VT,
3168                                     Node->getOperand(0), Tmp1));
3169     False = DAG.getNode(ISD::XOR, dl, NVT, False,
3170                         DAG.getConstant(x, NVT));
3171     Tmp1 = DAG.getSelect(dl, NVT, Tmp2, True, False);
3172     Results.push_back(Tmp1);
3173     break;
3174   }
3175   case ISD::VAARG: {
3176     const Value *V = cast<SrcValueSDNode>(Node->getOperand(2))->getValue();
3177     EVT VT = Node->getValueType(0);
3178     Tmp1 = Node->getOperand(0);
3179     Tmp2 = Node->getOperand(1);
3180     unsigned Align = Node->getConstantOperandVal(3);
3181
3182     SDValue VAListLoad = DAG.getLoad(TLI.getPointerTy(), dl, Tmp1, Tmp2,
3183                                      MachinePointerInfo(V),
3184                                      false, false, false, 0);
3185     SDValue VAList = VAListLoad;
3186
3187     if (Align > TLI.getMinStackArgumentAlignment()) {
3188       assert(((Align & (Align-1)) == 0) && "Expected Align to be a power of 2");
3189
3190       VAList = DAG.getNode(ISD::ADD, dl, VAList.getValueType(), VAList,
3191                            DAG.getConstant(Align - 1,
3192                                            VAList.getValueType()));
3193
3194       VAList = DAG.getNode(ISD::AND, dl, VAList.getValueType(), VAList,
3195                            DAG.getConstant(-(int64_t)Align,
3196                                            VAList.getValueType()));
3197     }
3198
3199     // Increment the pointer, VAList, to the next vaarg
3200     Tmp3 = DAG.getNode(ISD::ADD, dl, VAList.getValueType(), VAList,
3201                        DAG.getConstant(TLI.getDataLayout()->
3202                           getTypeAllocSize(VT.getTypeForEVT(*DAG.getContext())),
3203                                        VAList.getValueType()));
3204     // Store the incremented VAList to the legalized pointer
3205     Tmp3 = DAG.getStore(VAListLoad.getValue(1), dl, Tmp3, Tmp2,
3206                         MachinePointerInfo(V), false, false, 0);
3207     // Load the actual argument out of the pointer VAList
3208     Results.push_back(DAG.getLoad(VT, dl, Tmp3, VAList, MachinePointerInfo(),
3209                                   false, false, false, 0));
3210     Results.push_back(Results[0].getValue(1));
3211     break;
3212   }
3213   case ISD::VACOPY: {
3214     // This defaults to loading a pointer from the input and storing it to the
3215     // output, returning the chain.
3216     const Value *VD = cast<SrcValueSDNode>(Node->getOperand(3))->getValue();
3217     const Value *VS = cast<SrcValueSDNode>(Node->getOperand(4))->getValue();
3218     Tmp1 = DAG.getLoad(TLI.getPointerTy(), dl, Node->getOperand(0),
3219                        Node->getOperand(2), MachinePointerInfo(VS),
3220                        false, false, false, 0);
3221     Tmp1 = DAG.getStore(Tmp1.getValue(1), dl, Tmp1, Node->getOperand(1),
3222                         MachinePointerInfo(VD), false, false, 0);
3223     Results.push_back(Tmp1);
3224     break;
3225   }
3226   case ISD::EXTRACT_VECTOR_ELT:
3227     if (Node->getOperand(0).getValueType().getVectorNumElements() == 1)
3228       // This must be an access of the only element.  Return it.
3229       Tmp1 = DAG.getNode(ISD::BITCAST, dl, Node->getValueType(0),
3230                          Node->getOperand(0));
3231     else
3232       Tmp1 = ExpandExtractFromVectorThroughStack(SDValue(Node, 0));
3233     Results.push_back(Tmp1);
3234     break;
3235   case ISD::EXTRACT_SUBVECTOR:
3236     Results.push_back(ExpandExtractFromVectorThroughStack(SDValue(Node, 0)));
3237     break;
3238   case ISD::INSERT_SUBVECTOR:
3239     Results.push_back(ExpandInsertToVectorThroughStack(SDValue(Node, 0)));
3240     break;
3241   case ISD::CONCAT_VECTORS: {
3242     Results.push_back(ExpandVectorBuildThroughStack(Node));
3243     break;
3244   }
3245   case ISD::SCALAR_TO_VECTOR:
3246     Results.push_back(ExpandSCALAR_TO_VECTOR(Node));
3247     break;
3248   case ISD::INSERT_VECTOR_ELT:
3249     Results.push_back(ExpandINSERT_VECTOR_ELT(Node->getOperand(0),
3250                                               Node->getOperand(1),
3251                                               Node->getOperand(2), dl));
3252     break;
3253   case ISD::VECTOR_SHUFFLE: {
3254     SmallVector<int, 32> NewMask;
3255     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Node)->getMask();
3256
3257     EVT VT = Node->getValueType(0);
3258     EVT EltVT = VT.getVectorElementType();
3259     SDValue Op0 = Node->getOperand(0);
3260     SDValue Op1 = Node->getOperand(1);
3261     if (!TLI.isTypeLegal(EltVT)) {
3262
3263       EVT NewEltVT = TLI.getTypeToTransformTo(*DAG.getContext(), EltVT);
3264
3265       // BUILD_VECTOR operands are allowed to be wider than the element type.
3266       // But if NewEltVT is smaller that EltVT the BUILD_VECTOR does not accept
3267       // it.
3268       if (NewEltVT.bitsLT(EltVT)) {
3269
3270         // Convert shuffle node.
3271         // If original node was v4i64 and the new EltVT is i32,
3272         // cast operands to v8i32 and re-build the mask.
3273
3274         // Calculate new VT, the size of the new VT should be equal to original.
3275         EVT NewVT =
3276             EVT::getVectorVT(*DAG.getContext(), NewEltVT,
3277                              VT.getSizeInBits() / NewEltVT.getSizeInBits());
3278         assert(NewVT.bitsEq(VT));
3279
3280         // cast operands to new VT
3281         Op0 = DAG.getNode(ISD::BITCAST, dl, NewVT, Op0);
3282         Op1 = DAG.getNode(ISD::BITCAST, dl, NewVT, Op1);
3283
3284         // Convert the shuffle mask
3285         unsigned int factor =
3286                          NewVT.getVectorNumElements()/VT.getVectorNumElements();
3287
3288         // EltVT gets smaller
3289         assert(factor > 0);
3290
3291         for (unsigned i = 0; i < VT.getVectorNumElements(); ++i) {
3292           if (Mask[i] < 0) {
3293             for (unsigned fi = 0; fi < factor; ++fi)
3294               NewMask.push_back(Mask[i]);
3295           }
3296           else {
3297             for (unsigned fi = 0; fi < factor; ++fi)
3298               NewMask.push_back(Mask[i]*factor+fi);
3299           }
3300         }
3301         Mask = NewMask;
3302         VT = NewVT;
3303       }
3304       EltVT = NewEltVT;
3305     }
3306     unsigned NumElems = VT.getVectorNumElements();
3307     SmallVector<SDValue, 16> Ops;
3308     for (unsigned i = 0; i != NumElems; ++i) {
3309       if (Mask[i] < 0) {
3310         Ops.push_back(DAG.getUNDEF(EltVT));
3311         continue;
3312       }
3313       unsigned Idx = Mask[i];
3314       if (Idx < NumElems)
3315         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3316                                   Op0,
3317                                   DAG.getConstant(Idx, TLI.getVectorIdxTy())));
3318       else
3319         Ops.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT,
3320                                   Op1,
3321                                   DAG.getConstant(Idx - NumElems,
3322                                                   TLI.getVectorIdxTy())));
3323     }
3324
3325     Tmp1 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
3326     // We may have changed the BUILD_VECTOR type. Cast it back to the Node type.
3327     Tmp1 = DAG.getNode(ISD::BITCAST, dl, Node->getValueType(0), Tmp1);
3328     Results.push_back(Tmp1);
3329     break;
3330   }
3331   case ISD::EXTRACT_ELEMENT: {
3332     EVT OpTy = Node->getOperand(0).getValueType();
3333     if (cast<ConstantSDNode>(Node->getOperand(1))->getZExtValue()) {
3334       // 1 -> Hi
3335       Tmp1 = DAG.getNode(ISD::SRL, dl, OpTy, Node->getOperand(0),
3336                          DAG.getConstant(OpTy.getSizeInBits()/2,
3337                     TLI.getShiftAmountTy(Node->getOperand(0).getValueType())));
3338       Tmp1 = DAG.getNode(ISD::TRUNCATE, dl, Node->getValueType(0), Tmp1);
3339     } else {
3340       // 0 -> Lo
3341       Tmp1 = DAG.getNode(ISD::TRUNCATE, dl, Node->getValueType(0),
3342                          Node->getOperand(0));
3343     }
3344     Results.push_back(Tmp1);
3345     break;
3346   }
3347   case ISD::STACKSAVE:
3348     // Expand to CopyFromReg if the target set
3349     // StackPointerRegisterToSaveRestore.
3350     if (unsigned SP = TLI.getStackPointerRegisterToSaveRestore()) {
3351       Results.push_back(DAG.getCopyFromReg(Node->getOperand(0), dl, SP,
3352                                            Node->getValueType(0)));
3353       Results.push_back(Results[0].getValue(1));
3354     } else {
3355       Results.push_back(DAG.getUNDEF(Node->getValueType(0)));
3356       Results.push_back(Node->getOperand(0));
3357     }
3358     break;
3359   case ISD::STACKRESTORE:
3360     // Expand to CopyToReg if the target set
3361     // StackPointerRegisterToSaveRestore.
3362     if (unsigned SP = TLI.getStackPointerRegisterToSaveRestore()) {
3363       Results.push_back(DAG.getCopyToReg(Node->getOperand(0), dl, SP,
3364                                          Node->getOperand(1)));
3365     } else {
3366       Results.push_back(Node->getOperand(0));
3367     }
3368     break;
3369   case ISD::FCOPYSIGN:
3370     Results.push_back(ExpandFCOPYSIGN(Node));
3371     break;
3372   case ISD::FNEG:
3373     // Expand Y = FNEG(X) ->  Y = SUB -0.0, X
3374     Tmp1 = DAG.getConstantFP(-0.0, Node->getValueType(0));
3375     Tmp1 = DAG.getNode(ISD::FSUB, dl, Node->getValueType(0), Tmp1,
3376                        Node->getOperand(0));
3377     Results.push_back(Tmp1);
3378     break;
3379   case ISD::FABS: {
3380     // Expand Y = FABS(X) -> Y = (X >u 0.0) ? X : fneg(X).
3381     EVT VT = Node->getValueType(0);
3382     Tmp1 = Node->getOperand(0);
3383     Tmp2 = DAG.getConstantFP(0.0, VT);
3384     Tmp2 = DAG.getSetCC(dl, getSetCCResultType(Tmp1.getValueType()),
3385                         Tmp1, Tmp2, ISD::SETUGT);
3386     Tmp3 = DAG.getNode(ISD::FNEG, dl, VT, Tmp1);
3387     Tmp1 = DAG.getSelect(dl, VT, Tmp2, Tmp1, Tmp3);
3388     Results.push_back(Tmp1);
3389     break;
3390   }
3391   case ISD::FMINNUM:
3392     Results.push_back(ExpandFPLibCall(Node, RTLIB::FMIN_F32, RTLIB::FMIN_F64,
3393                                       RTLIB::FMIN_F80, RTLIB::FMIN_F128,
3394                                       RTLIB::FMIN_PPCF128));
3395     break;
3396   case ISD::FMAXNUM:
3397     Results.push_back(ExpandFPLibCall(Node, RTLIB::FMAX_F32, RTLIB::FMAX_F64,
3398                                       RTLIB::FMAX_F80, RTLIB::FMAX_F128,
3399                                       RTLIB::FMAX_PPCF128));
3400     break;
3401   case ISD::FSQRT:
3402     Results.push_back(ExpandFPLibCall(Node, RTLIB::SQRT_F32, RTLIB::SQRT_F64,
3403                                       RTLIB::SQRT_F80, RTLIB::SQRT_F128,
3404                                       RTLIB::SQRT_PPCF128));
3405     break;
3406   case ISD::FSIN:
3407   case ISD::FCOS: {
3408     EVT VT = Node->getValueType(0);
3409     bool isSIN = Node->getOpcode() == ISD::FSIN;
3410     // Turn fsin / fcos into ISD::FSINCOS node if there are a pair of fsin /
3411     // fcos which share the same operand and both are used.
3412     if ((TLI.isOperationLegalOrCustom(ISD::FSINCOS, VT) ||
3413          canCombineSinCosLibcall(Node, TLI, TM))
3414         && useSinCos(Node)) {
3415       SDVTList VTs = DAG.getVTList(VT, VT);
3416       Tmp1 = DAG.getNode(ISD::FSINCOS, dl, VTs, Node->getOperand(0));
3417       if (!isSIN)
3418         Tmp1 = Tmp1.getValue(1);
3419       Results.push_back(Tmp1);
3420     } else if (isSIN) {
3421       Results.push_back(ExpandFPLibCall(Node, RTLIB::SIN_F32, RTLIB::SIN_F64,
3422                                         RTLIB::SIN_F80, RTLIB::SIN_F128,
3423                                         RTLIB::SIN_PPCF128));
3424     } else {
3425       Results.push_back(ExpandFPLibCall(Node, RTLIB::COS_F32, RTLIB::COS_F64,
3426                                         RTLIB::COS_F80, RTLIB::COS_F128,
3427                                         RTLIB::COS_PPCF128));
3428     }
3429     break;
3430   }
3431   case ISD::FSINCOS:
3432     // Expand into sincos libcall.
3433     ExpandSinCosLibCall(Node, Results);
3434     break;
3435   case ISD::FLOG:
3436     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG_F32, RTLIB::LOG_F64,
3437                                       RTLIB::LOG_F80, RTLIB::LOG_F128,
3438                                       RTLIB::LOG_PPCF128));
3439     break;
3440   case ISD::FLOG2:
3441     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG2_F32, RTLIB::LOG2_F64,
3442                                       RTLIB::LOG2_F80, RTLIB::LOG2_F128,
3443                                       RTLIB::LOG2_PPCF128));
3444     break;
3445   case ISD::FLOG10:
3446     Results.push_back(ExpandFPLibCall(Node, RTLIB::LOG10_F32, RTLIB::LOG10_F64,
3447                                       RTLIB::LOG10_F80, RTLIB::LOG10_F128,
3448                                       RTLIB::LOG10_PPCF128));
3449     break;
3450   case ISD::FEXP:
3451     Results.push_back(ExpandFPLibCall(Node, RTLIB::EXP_F32, RTLIB::EXP_F64,
3452                                       RTLIB::EXP_F80, RTLIB::EXP_F128,
3453                                       RTLIB::EXP_PPCF128));
3454     break;
3455   case ISD::FEXP2:
3456     Results.push_back(ExpandFPLibCall(Node, RTLIB::EXP2_F32, RTLIB::EXP2_F64,
3457                                       RTLIB::EXP2_F80, RTLIB::EXP2_F128,
3458                                       RTLIB::EXP2_PPCF128));
3459     break;
3460   case ISD::FTRUNC:
3461     Results.push_back(ExpandFPLibCall(Node, RTLIB::TRUNC_F32, RTLIB::TRUNC_F64,
3462                                       RTLIB::TRUNC_F80, RTLIB::TRUNC_F128,
3463                                       RTLIB::TRUNC_PPCF128));
3464     break;
3465   case ISD::FFLOOR:
3466     Results.push_back(ExpandFPLibCall(Node, RTLIB::FLOOR_F32, RTLIB::FLOOR_F64,
3467                                       RTLIB::FLOOR_F80, RTLIB::FLOOR_F128,
3468                                       RTLIB::FLOOR_PPCF128));
3469     break;
3470   case ISD::FCEIL:
3471     Results.push_back(ExpandFPLibCall(Node, RTLIB::CEIL_F32, RTLIB::CEIL_F64,
3472                                       RTLIB::CEIL_F80, RTLIB::CEIL_F128,
3473                                       RTLIB::CEIL_PPCF128));
3474     break;
3475   case ISD::FRINT:
3476     Results.push_back(ExpandFPLibCall(Node, RTLIB::RINT_F32, RTLIB::RINT_F64,
3477                                       RTLIB::RINT_F80, RTLIB::RINT_F128,
3478                                       RTLIB::RINT_PPCF128));
3479     break;
3480   case ISD::FNEARBYINT:
3481     Results.push_back(ExpandFPLibCall(Node, RTLIB::NEARBYINT_F32,
3482                                       RTLIB::NEARBYINT_F64,
3483                                       RTLIB::NEARBYINT_F80,
3484                                       RTLIB::NEARBYINT_F128,
3485                                       RTLIB::NEARBYINT_PPCF128));
3486     break;
3487   case ISD::FROUND:
3488     Results.push_back(ExpandFPLibCall(Node, RTLIB::ROUND_F32,
3489                                       RTLIB::ROUND_F64,
3490                                       RTLIB::ROUND_F80,
3491                                       RTLIB::ROUND_F128,
3492                                       RTLIB::ROUND_PPCF128));
3493     break;
3494   case ISD::FPOWI:
3495     Results.push_back(ExpandFPLibCall(Node, RTLIB::POWI_F32, RTLIB::POWI_F64,
3496                                       RTLIB::POWI_F80, RTLIB::POWI_F128,
3497                                       RTLIB::POWI_PPCF128));
3498     break;
3499   case ISD::FPOW:
3500     Results.push_back(ExpandFPLibCall(Node, RTLIB::POW_F32, RTLIB::POW_F64,
3501                                       RTLIB::POW_F80, RTLIB::POW_F128,
3502                                       RTLIB::POW_PPCF128));
3503     break;
3504   case ISD::FDIV:
3505     Results.push_back(ExpandFPLibCall(Node, RTLIB::DIV_F32, RTLIB::DIV_F64,
3506                                       RTLIB::DIV_F80, RTLIB::DIV_F128,
3507                                       RTLIB::DIV_PPCF128));
3508     break;
3509   case ISD::FREM:
3510     Results.push_back(ExpandFPLibCall(Node, RTLIB::REM_F32, RTLIB::REM_F64,
3511                                       RTLIB::REM_F80, RTLIB::REM_F128,
3512                                       RTLIB::REM_PPCF128));
3513     break;
3514   case ISD::FMA:
3515     Results.push_back(ExpandFPLibCall(Node, RTLIB::FMA_F32, RTLIB::FMA_F64,
3516                                       RTLIB::FMA_F80, RTLIB::FMA_F128,
3517                                       RTLIB::FMA_PPCF128));
3518     break;
3519   case ISD::FADD:
3520     Results.push_back(ExpandFPLibCall(Node, RTLIB::ADD_F32, RTLIB::ADD_F64,
3521                                       RTLIB::ADD_F80, RTLIB::ADD_F128,
3522                                       RTLIB::ADD_PPCF128));
3523     break;
3524   case ISD::FMUL:
3525     Results.push_back(ExpandFPLibCall(Node, RTLIB::MUL_F32, RTLIB::MUL_F64,
3526                                       RTLIB::MUL_F80, RTLIB::MUL_F128,
3527                                       RTLIB::MUL_PPCF128));
3528     break;
3529   case ISD::FP16_TO_FP: {
3530     if (Node->getValueType(0) == MVT::f32) {
3531       Results.push_back(ExpandLibCall(RTLIB::FPEXT_F16_F32, Node, false));
3532       break;
3533     }
3534
3535     // We can extend to types bigger than f32 in two steps without changing the
3536     // result. Since "f16 -> f32" is much more commonly available, give CodeGen
3537     // the option of emitting that before resorting to a libcall.
3538     SDValue Res =
3539         DAG.getNode(ISD::FP16_TO_FP, dl, MVT::f32, Node->getOperand(0));
3540     Results.push_back(
3541         DAG.getNode(ISD::FP_EXTEND, dl, Node->getValueType(0), Res));
3542     break;
3543   }
3544   case ISD::FP_TO_FP16: {
3545     RTLIB::Libcall LC =
3546         RTLIB::getFPROUND(Node->getOperand(0).getValueType(), MVT::f16);
3547     assert(LC != RTLIB::UNKNOWN_LIBCALL && "Unable to expand fp_to_fp16");
3548     Results.push_back(ExpandLibCall(LC, Node, false));
3549     break;
3550   }
3551   case ISD::ConstantFP: {
3552     ConstantFPSDNode *CFP = cast<ConstantFPSDNode>(Node);
3553     // Check to see if this FP immediate is already legal.
3554     // If this is a legal constant, turn it into a TargetConstantFP node.
3555     if (!TLI.isFPImmLegal(CFP->getValueAPF(), Node->getValueType(0)))
3556       Results.push_back(ExpandConstantFP(CFP, true));
3557     break;
3558   }
3559   case ISD::FSUB: {
3560     EVT VT = Node->getValueType(0);
3561     if (TLI.isOperationLegalOrCustom(ISD::FADD, VT) &&
3562         TLI.isOperationLegalOrCustom(ISD::FNEG, VT)) {
3563       Tmp1 = DAG.getNode(ISD::FNEG, dl, VT, Node->getOperand(1));
3564       Tmp1 = DAG.getNode(ISD::FADD, dl, VT, Node->getOperand(0), Tmp1);
3565       Results.push_back(Tmp1);
3566     } else {
3567       Results.push_back(ExpandFPLibCall(Node, RTLIB::SUB_F32, RTLIB::SUB_F64,
3568                                         RTLIB::SUB_F80, RTLIB::SUB_F128,
3569                                         RTLIB::SUB_PPCF128));
3570     }
3571     break;
3572   }
3573   case ISD::SUB: {
3574     EVT VT = Node->getValueType(0);
3575     assert(TLI.isOperationLegalOrCustom(ISD::ADD, VT) &&
3576            TLI.isOperationLegalOrCustom(ISD::XOR, VT) &&
3577            "Don't know how to expand this subtraction!");
3578     Tmp1 = DAG.getNode(ISD::XOR, dl, VT, Node->getOperand(1),
3579                DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()), VT));
3580     Tmp1 = DAG.getNode(ISD::ADD, dl, VT, Tmp1, DAG.getConstant(1, VT));
3581     Results.push_back(DAG.getNode(ISD::ADD, dl, VT, Node->getOperand(0), Tmp1));
3582     break;
3583   }
3584   case ISD::UREM:
3585   case ISD::SREM: {
3586     EVT VT = Node->getValueType(0);
3587     bool isSigned = Node->getOpcode() == ISD::SREM;
3588     unsigned DivOpc = isSigned ? ISD::SDIV : ISD::UDIV;
3589     unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
3590     Tmp2 = Node->getOperand(0);
3591     Tmp3 = Node->getOperand(1);
3592     if (TLI.isOperationLegalOrCustom(DivRemOpc, VT) ||
3593         (isDivRemLibcallAvailable(Node, isSigned, TLI) &&
3594          // If div is legal, it's better to do the normal expansion
3595          !TLI.isOperationLegalOrCustom(DivOpc, Node->getValueType(0)) &&
3596          useDivRem(Node, isSigned, false))) {
3597       SDVTList VTs = DAG.getVTList(VT, VT);
3598       Tmp1 = DAG.getNode(DivRemOpc, dl, VTs, Tmp2, Tmp3).getValue(1);
3599     } else if (TLI.isOperationLegalOrCustom(DivOpc, VT)) {
3600       // X % Y -> X-X/Y*Y
3601       Tmp1 = DAG.getNode(DivOpc, dl, VT, Tmp2, Tmp3);
3602       Tmp1 = DAG.getNode(ISD::MUL, dl, VT, Tmp1, Tmp3);
3603       Tmp1 = DAG.getNode(ISD::SUB, dl, VT, Tmp2, Tmp1);
3604     } else if (isSigned)
3605       Tmp1 = ExpandIntLibCall(Node, true,
3606                               RTLIB::SREM_I8,
3607                               RTLIB::SREM_I16, RTLIB::SREM_I32,
3608                               RTLIB::SREM_I64, RTLIB::SREM_I128);
3609     else
3610       Tmp1 = ExpandIntLibCall(Node, false,
3611                               RTLIB::UREM_I8,
3612                               RTLIB::UREM_I16, RTLIB::UREM_I32,
3613                               RTLIB::UREM_I64, RTLIB::UREM_I128);
3614     Results.push_back(Tmp1);
3615     break;
3616   }
3617   case ISD::UDIV:
3618   case ISD::SDIV: {
3619     bool isSigned = Node->getOpcode() == ISD::SDIV;
3620     unsigned DivRemOpc = isSigned ? ISD::SDIVREM : ISD::UDIVREM;
3621     EVT VT = Node->getValueType(0);
3622     SDVTList VTs = DAG.getVTList(VT, VT);
3623     if (TLI.isOperationLegalOrCustom(DivRemOpc, VT) ||
3624         (isDivRemLibcallAvailable(Node, isSigned, TLI) &&
3625          useDivRem(Node, isSigned, true)))
3626       Tmp1 = DAG.getNode(DivRemOpc, dl, VTs, Node->getOperand(0),
3627                          Node->getOperand(1));
3628     else if (isSigned)
3629       Tmp1 = ExpandIntLibCall(Node, true,
3630                               RTLIB::SDIV_I8,
3631                               RTLIB::SDIV_I16, RTLIB::SDIV_I32,
3632                               RTLIB::SDIV_I64, RTLIB::SDIV_I128);
3633     else
3634       Tmp1 = ExpandIntLibCall(Node, false,
3635                               RTLIB::UDIV_I8,
3636                               RTLIB::UDIV_I16, RTLIB::UDIV_I32,
3637                               RTLIB::UDIV_I64, RTLIB::UDIV_I128);
3638     Results.push_back(Tmp1);
3639     break;
3640   }
3641   case ISD::MULHU:
3642   case ISD::MULHS: {
3643     unsigned ExpandOpcode = Node->getOpcode() == ISD::MULHU ? ISD::UMUL_LOHI :
3644                                                               ISD::SMUL_LOHI;
3645     EVT VT = Node->getValueType(0);
3646     SDVTList VTs = DAG.getVTList(VT, VT);
3647     assert(TLI.isOperationLegalOrCustom(ExpandOpcode, VT) &&
3648            "If this wasn't legal, it shouldn't have been created!");
3649     Tmp1 = DAG.getNode(ExpandOpcode, dl, VTs, Node->getOperand(0),
3650                        Node->getOperand(1));
3651     Results.push_back(Tmp1.getValue(1));
3652     break;
3653   }
3654   case ISD::SDIVREM:
3655   case ISD::UDIVREM:
3656     // Expand into divrem libcall
3657     ExpandDivRemLibCall(Node, Results);
3658     break;
3659   case ISD::MUL: {
3660     EVT VT = Node->getValueType(0);
3661     SDVTList VTs = DAG.getVTList(VT, VT);
3662     // See if multiply or divide can be lowered using two-result operations.
3663     // We just need the low half of the multiply; try both the signed
3664     // and unsigned forms. If the target supports both SMUL_LOHI and
3665     // UMUL_LOHI, form a preference by checking which forms of plain
3666     // MULH it supports.
3667     bool HasSMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::SMUL_LOHI, VT);
3668     bool HasUMUL_LOHI = TLI.isOperationLegalOrCustom(ISD::UMUL_LOHI, VT);
3669     bool HasMULHS = TLI.isOperationLegalOrCustom(ISD::MULHS, VT);
3670     bool HasMULHU = TLI.isOperationLegalOrCustom(ISD::MULHU, VT);
3671     unsigned OpToUse = 0;
3672     if (HasSMUL_LOHI && !HasMULHS) {
3673       OpToUse = ISD::SMUL_LOHI;
3674     } else if (HasUMUL_LOHI && !HasMULHU) {
3675       OpToUse = ISD::UMUL_LOHI;
3676     } else if (HasSMUL_LOHI) {
3677       OpToUse = ISD::SMUL_LOHI;
3678     } else if (HasUMUL_LOHI) {
3679       OpToUse = ISD::UMUL_LOHI;
3680     }
3681     if (OpToUse) {
3682       Results.push_back(DAG.getNode(OpToUse, dl, VTs, Node->getOperand(0),
3683                                     Node->getOperand(1)));
3684       break;
3685     }
3686
3687     SDValue Lo, Hi;
3688     EVT HalfType = VT.getHalfSizedIntegerVT(*DAG.getContext());
3689     if (TLI.isOperationLegalOrCustom(ISD::ZERO_EXTEND, VT) &&
3690         TLI.isOperationLegalOrCustom(ISD::ANY_EXTEND, VT) &&
3691         TLI.isOperationLegalOrCustom(ISD::SHL, VT) &&
3692         TLI.isOperationLegalOrCustom(ISD::OR, VT) &&
3693         TLI.expandMUL(Node, Lo, Hi, HalfType, DAG)) {
3694       Lo = DAG.getNode(ISD::ZERO_EXTEND, dl, VT, Lo);
3695       Hi = DAG.getNode(ISD::ANY_EXTEND, dl, VT, Hi);
3696       SDValue Shift = DAG.getConstant(HalfType.getSizeInBits(),
3697                                       TLI.getShiftAmountTy(HalfType));
3698       Hi = DAG.getNode(ISD::SHL, dl, VT, Hi, Shift);
3699       Results.push_back(DAG.getNode(ISD::OR, dl, VT, Lo, Hi));
3700       break;
3701     }
3702
3703     Tmp1 = ExpandIntLibCall(Node, false,
3704                             RTLIB::MUL_I8,
3705                             RTLIB::MUL_I16, RTLIB::MUL_I32,
3706                             RTLIB::MUL_I64, RTLIB::MUL_I128);
3707     Results.push_back(Tmp1);
3708     break;
3709   }
3710   case ISD::SADDO:
3711   case ISD::SSUBO: {
3712     SDValue LHS = Node->getOperand(0);
3713     SDValue RHS = Node->getOperand(1);
3714     SDValue Sum = DAG.getNode(Node->getOpcode() == ISD::SADDO ?
3715                               ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
3716                               LHS, RHS);
3717     Results.push_back(Sum);
3718     EVT ResultType = Node->getValueType(1);
3719     EVT OType = getSetCCResultType(Node->getValueType(0));
3720
3721     SDValue Zero = DAG.getConstant(0, LHS.getValueType());
3722
3723     //   LHSSign -> LHS >= 0
3724     //   RHSSign -> RHS >= 0
3725     //   SumSign -> Sum >= 0
3726     //
3727     //   Add:
3728     //   Overflow -> (LHSSign == RHSSign) && (LHSSign != SumSign)
3729     //   Sub:
3730     //   Overflow -> (LHSSign != RHSSign) && (LHSSign != SumSign)
3731     //
3732     SDValue LHSSign = DAG.getSetCC(dl, OType, LHS, Zero, ISD::SETGE);
3733     SDValue RHSSign = DAG.getSetCC(dl, OType, RHS, Zero, ISD::SETGE);
3734     SDValue SignsMatch = DAG.getSetCC(dl, OType, LHSSign, RHSSign,
3735                                       Node->getOpcode() == ISD::SADDO ?
3736                                       ISD::SETEQ : ISD::SETNE);
3737
3738     SDValue SumSign = DAG.getSetCC(dl, OType, Sum, Zero, ISD::SETGE);
3739     SDValue SumSignNE = DAG.getSetCC(dl, OType, LHSSign, SumSign, ISD::SETNE);
3740
3741     SDValue Cmp = DAG.getNode(ISD::AND, dl, OType, SignsMatch, SumSignNE);
3742     Results.push_back(DAG.getBoolExtOrTrunc(Cmp, dl, ResultType, ResultType));
3743     break;
3744   }
3745   case ISD::UADDO:
3746   case ISD::USUBO: {
3747     SDValue LHS = Node->getOperand(0);
3748     SDValue RHS = Node->getOperand(1);
3749     SDValue Sum = DAG.getNode(Node->getOpcode() == ISD::UADDO ?
3750                               ISD::ADD : ISD::SUB, dl, LHS.getValueType(),
3751                               LHS, RHS);
3752     Results.push_back(Sum);
3753
3754     EVT ResultType = Node->getValueType(1);
3755     EVT SetCCType = getSetCCResultType(Node->getValueType(0));
3756     ISD::CondCode CC
3757       = Node->getOpcode() == ISD::UADDO ? ISD::SETULT : ISD::SETUGT;
3758     SDValue SetCC = DAG.getSetCC(dl, SetCCType, Sum, LHS, CC);
3759
3760     Results.push_back(DAG.getBoolExtOrTrunc(SetCC, dl, ResultType, ResultType));
3761     break;
3762   }
3763   case ISD::UMULO:
3764   case ISD::SMULO: {
3765     EVT VT = Node->getValueType(0);
3766     EVT WideVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits() * 2);
3767     SDValue LHS = Node->getOperand(0);
3768     SDValue RHS = Node->getOperand(1);
3769     SDValue BottomHalf;
3770     SDValue TopHalf;
3771     static const unsigned Ops[2][3] =
3772         { { ISD::MULHU, ISD::UMUL_LOHI, ISD::ZERO_EXTEND },
3773           { ISD::MULHS, ISD::SMUL_LOHI, ISD::SIGN_EXTEND }};
3774     bool isSigned = Node->getOpcode() == ISD::SMULO;
3775     if (TLI.isOperationLegalOrCustom(Ops[isSigned][0], VT)) {
3776       BottomHalf = DAG.getNode(ISD::MUL, dl, VT, LHS, RHS);
3777       TopHalf = DAG.getNode(Ops[isSigned][0], dl, VT, LHS, RHS);
3778     } else if (TLI.isOperationLegalOrCustom(Ops[isSigned][1], VT)) {
3779       BottomHalf = DAG.getNode(Ops[isSigned][1], dl, DAG.getVTList(VT, VT), LHS,
3780                                RHS);
3781       TopHalf = BottomHalf.getValue(1);
3782     } else if (TLI.isTypeLegal(WideVT)) {
3783       LHS = DAG.getNode(Ops[isSigned][2], dl, WideVT, LHS);
3784       RHS = DAG.getNode(Ops[isSigned][2], dl, WideVT, RHS);
3785       Tmp1 = DAG.getNode(ISD::MUL, dl, WideVT, LHS, RHS);
3786       BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Tmp1,
3787                                DAG.getIntPtrConstant(0));
3788       TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Tmp1,
3789                             DAG.getIntPtrConstant(1));
3790     } else {
3791       // We can fall back to a libcall with an illegal type for the MUL if we
3792       // have a libcall big enough.
3793       // Also, we can fall back to a division in some cases, but that's a big
3794       // performance hit in the general case.
3795       RTLIB::Libcall LC = RTLIB::UNKNOWN_LIBCALL;
3796       if (WideVT == MVT::i16)
3797         LC = RTLIB::MUL_I16;
3798       else if (WideVT == MVT::i32)
3799         LC = RTLIB::MUL_I32;
3800       else if (WideVT == MVT::i64)
3801         LC = RTLIB::MUL_I64;
3802       else if (WideVT == MVT::i128)
3803         LC = RTLIB::MUL_I128;
3804       assert(LC != RTLIB::UNKNOWN_LIBCALL && "Cannot expand this operation!");
3805
3806       // The high part is obtained by SRA'ing all but one of the bits of low
3807       // part.
3808       unsigned LoSize = VT.getSizeInBits();
3809       SDValue HiLHS = DAG.getNode(ISD::SRA, dl, VT, RHS,
3810                                 DAG.getConstant(LoSize-1, TLI.getPointerTy()));
3811       SDValue HiRHS = DAG.getNode(ISD::SRA, dl, VT, LHS,
3812                                 DAG.getConstant(LoSize-1, TLI.getPointerTy()));
3813
3814       // Here we're passing the 2 arguments explicitly as 4 arguments that are
3815       // pre-lowered to the correct types. This all depends upon WideVT not
3816       // being a legal type for the architecture and thus has to be split to
3817       // two arguments.
3818       SDValue Args[] = { LHS, HiLHS, RHS, HiRHS };
3819       SDValue Ret = ExpandLibCall(LC, WideVT, Args, 4, isSigned, dl);
3820       BottomHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Ret,
3821                                DAG.getIntPtrConstant(0));
3822       TopHalf = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, VT, Ret,
3823                             DAG.getIntPtrConstant(1));
3824       // Ret is a node with an illegal type. Because such things are not
3825       // generally permitted during this phase of legalization, make sure the
3826       // node has no more uses. The above EXTRACT_ELEMENT nodes should have been
3827       // folded.
3828       assert(Ret->use_empty() &&
3829              "Unexpected uses of illegally type from expanded lib call.");
3830     }
3831
3832     if (isSigned) {
3833       Tmp1 = DAG.getConstant(VT.getSizeInBits() - 1,
3834                              TLI.getShiftAmountTy(BottomHalf.getValueType()));
3835       Tmp1 = DAG.getNode(ISD::SRA, dl, VT, BottomHalf, Tmp1);
3836       TopHalf = DAG.getSetCC(dl, getSetCCResultType(VT), TopHalf, Tmp1,
3837                              ISD::SETNE);
3838     } else {
3839       TopHalf = DAG.getSetCC(dl, getSetCCResultType(VT), TopHalf,
3840                              DAG.getConstant(0, VT), ISD::SETNE);
3841     }
3842     Results.push_back(BottomHalf);
3843     Results.push_back(TopHalf);
3844     break;
3845   }
3846   case ISD::BUILD_PAIR: {
3847     EVT PairTy = Node->getValueType(0);
3848     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, PairTy, Node->getOperand(0));
3849     Tmp2 = DAG.getNode(ISD::ANY_EXTEND, dl, PairTy, Node->getOperand(1));
3850     Tmp2 = DAG.getNode(ISD::SHL, dl, PairTy, Tmp2,
3851                        DAG.getConstant(PairTy.getSizeInBits()/2,
3852                                        TLI.getShiftAmountTy(PairTy)));
3853     Results.push_back(DAG.getNode(ISD::OR, dl, PairTy, Tmp1, Tmp2));
3854     break;
3855   }
3856   case ISD::SELECT:
3857     Tmp1 = Node->getOperand(0);
3858     Tmp2 = Node->getOperand(1);
3859     Tmp3 = Node->getOperand(2);
3860     if (Tmp1.getOpcode() == ISD::SETCC) {
3861       Tmp1 = DAG.getSelectCC(dl, Tmp1.getOperand(0), Tmp1.getOperand(1),
3862                              Tmp2, Tmp3,
3863                              cast<CondCodeSDNode>(Tmp1.getOperand(2))->get());
3864     } else {
3865       Tmp1 = DAG.getSelectCC(dl, Tmp1,
3866                              DAG.getConstant(0, Tmp1.getValueType()),
3867                              Tmp2, Tmp3, ISD::SETNE);
3868     }
3869     Results.push_back(Tmp1);
3870     break;
3871   case ISD::BR_JT: {
3872     SDValue Chain = Node->getOperand(0);
3873     SDValue Table = Node->getOperand(1);
3874     SDValue Index = Node->getOperand(2);
3875
3876     EVT PTy = TLI.getPointerTy();
3877
3878     const DataLayout &TD = *TLI.getDataLayout();
3879     unsigned EntrySize =
3880       DAG.getMachineFunction().getJumpTableInfo()->getEntrySize(TD);
3881
3882     Index = DAG.getNode(ISD::MUL, dl, Index.getValueType(),
3883                        Index, DAG.getConstant(EntrySize, Index.getValueType()));
3884     SDValue Addr = DAG.getNode(ISD::ADD, dl, Index.getValueType(),
3885                                Index, Table);
3886
3887     EVT MemVT = EVT::getIntegerVT(*DAG.getContext(), EntrySize * 8);
3888     SDValue LD = DAG.getExtLoad(ISD::SEXTLOAD, dl, PTy, Chain, Addr,
3889                                 MachinePointerInfo::getJumpTable(), MemVT,
3890                                 false, false, false, 0);
3891     Addr = LD;
3892     if (TM.getRelocationModel() == Reloc::PIC_) {
3893       // For PIC, the sequence is:
3894       // BRIND(load(Jumptable + index) + RelocBase)
3895       // RelocBase can be JumpTable, GOT or some sort of global base.
3896       Addr = DAG.getNode(ISD::ADD, dl, PTy, Addr,
3897                           TLI.getPICJumpTableRelocBase(Table, DAG));
3898     }
3899     Tmp1 = DAG.getNode(ISD::BRIND, dl, MVT::Other, LD.getValue(1), Addr);
3900     Results.push_back(Tmp1);
3901     break;
3902   }
3903   case ISD::BRCOND:
3904     // Expand brcond's setcc into its constituent parts and create a BR_CC
3905     // Node.
3906     Tmp1 = Node->getOperand(0);
3907     Tmp2 = Node->getOperand(1);
3908     if (Tmp2.getOpcode() == ISD::SETCC) {
3909       Tmp1 = DAG.getNode(ISD::BR_CC, dl, MVT::Other,
3910                          Tmp1, Tmp2.getOperand(2),
3911                          Tmp2.getOperand(0), Tmp2.getOperand(1),
3912                          Node->getOperand(2));
3913     } else {
3914       // We test only the i1 bit.  Skip the AND if UNDEF.
3915       Tmp3 = (Tmp2.getOpcode() == ISD::UNDEF) ? Tmp2 :
3916         DAG.getNode(ISD::AND, dl, Tmp2.getValueType(), Tmp2,
3917                     DAG.getConstant(1, Tmp2.getValueType()));
3918       Tmp1 = DAG.getNode(ISD::BR_CC, dl, MVT::Other, Tmp1,
3919                          DAG.getCondCode(ISD::SETNE), Tmp3,
3920                          DAG.getConstant(0, Tmp3.getValueType()),
3921                          Node->getOperand(2));
3922     }
3923     Results.push_back(Tmp1);
3924     break;
3925   case ISD::SETCC: {
3926     Tmp1 = Node->getOperand(0);
3927     Tmp2 = Node->getOperand(1);
3928     Tmp3 = Node->getOperand(2);
3929     bool Legalized = LegalizeSetCCCondCode(Node->getValueType(0), Tmp1, Tmp2,
3930                                            Tmp3, NeedInvert, dl);
3931
3932     if (Legalized) {
3933       // If we expanded the SETCC by swapping LHS and RHS, or by inverting the
3934       // condition code, create a new SETCC node.
3935       if (Tmp3.getNode())
3936         Tmp1 = DAG.getNode(ISD::SETCC, dl, Node->getValueType(0),
3937                            Tmp1, Tmp2, Tmp3);
3938
3939       // If we expanded the SETCC by inverting the condition code, then wrap
3940       // the existing SETCC in a NOT to restore the intended condition.
3941       if (NeedInvert)
3942         Tmp1 = DAG.getLogicalNOT(dl, Tmp1, Tmp1->getValueType(0));
3943
3944       Results.push_back(Tmp1);
3945       break;
3946     }
3947
3948     // Otherwise, SETCC for the given comparison type must be completely
3949     // illegal; expand it into a SELECT_CC.
3950     EVT VT = Node->getValueType(0);
3951     int TrueValue;
3952     switch (TLI.getBooleanContents(Tmp1->getValueType(0))) {
3953     case TargetLowering::ZeroOrOneBooleanContent:
3954     case TargetLowering::UndefinedBooleanContent:
3955       TrueValue = 1;
3956       break;
3957     case TargetLowering::ZeroOrNegativeOneBooleanContent:
3958       TrueValue = -1;
3959       break;
3960     }
3961     Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, VT, Tmp1, Tmp2,
3962                        DAG.getConstant(TrueValue, VT), DAG.getConstant(0, VT),
3963                        Tmp3);
3964     Results.push_back(Tmp1);
3965     break;
3966   }
3967   case ISD::SELECT_CC: {
3968     Tmp1 = Node->getOperand(0);   // LHS
3969     Tmp2 = Node->getOperand(1);   // RHS
3970     Tmp3 = Node->getOperand(2);   // True
3971     Tmp4 = Node->getOperand(3);   // False
3972     EVT VT = Node->getValueType(0);
3973     SDValue CC = Node->getOperand(4);
3974     ISD::CondCode CCOp = cast<CondCodeSDNode>(CC)->get();
3975
3976     if (TLI.isCondCodeLegal(CCOp, Tmp1.getSimpleValueType())) {
3977       // If the condition code is legal, then we need to expand this
3978       // node using SETCC and SELECT.
3979       EVT CmpVT = Tmp1.getValueType();
3980       assert(!TLI.isOperationExpand(ISD::SELECT, VT) &&
3981              "Cannot expand ISD::SELECT_CC when ISD::SELECT also needs to be "
3982              "expanded.");
3983       EVT CCVT = TLI.getSetCCResultType(*DAG.getContext(), CmpVT);
3984       SDValue Cond = DAG.getNode(ISD::SETCC, dl, CCVT, Tmp1, Tmp2, CC);
3985       Results.push_back(DAG.getSelect(dl, VT, Cond, Tmp3, Tmp4));
3986       break;
3987     }
3988
3989     // SELECT_CC is legal, so the condition code must not be.
3990     bool Legalized = false;
3991     // Try to legalize by inverting the condition.  This is for targets that
3992     // might support an ordered version of a condition, but not the unordered
3993     // version (or vice versa).
3994     ISD::CondCode InvCC = ISD::getSetCCInverse(CCOp,
3995                                                Tmp1.getValueType().isInteger());
3996     if (TLI.isCondCodeLegal(InvCC, Tmp1.getSimpleValueType())) {
3997       // Use the new condition code and swap true and false
3998       Legalized = true;
3999       Tmp1 = DAG.getSelectCC(dl, Tmp1, Tmp2, Tmp4, Tmp3, InvCC);
4000     } else {
4001       // If The inverse is not legal, then try to swap the arguments using
4002       // the inverse condition code.
4003       ISD::CondCode SwapInvCC = ISD::getSetCCSwappedOperands(InvCC);
4004       if (TLI.isCondCodeLegal(SwapInvCC, Tmp1.getSimpleValueType())) {
4005         // The swapped inverse condition is legal, so swap true and false,
4006         // lhs and rhs.
4007         Legalized = true;
4008         Tmp1 = DAG.getSelectCC(dl, Tmp2, Tmp1, Tmp4, Tmp3, SwapInvCC);
4009       }
4010     }
4011
4012     if (!Legalized) {
4013       Legalized = LegalizeSetCCCondCode(
4014           getSetCCResultType(Tmp1.getValueType()), Tmp1, Tmp2, CC, NeedInvert,
4015           dl);
4016
4017       assert(Legalized && "Can't legalize SELECT_CC with legal condition!");
4018
4019       // If we expanded the SETCC by inverting the condition code, then swap
4020       // the True/False operands to match.
4021       if (NeedInvert)
4022         std::swap(Tmp3, Tmp4);
4023
4024       // If we expanded the SETCC by swapping LHS and RHS, or by inverting the
4025       // condition code, create a new SELECT_CC node.
4026       if (CC.getNode()) {
4027         Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, Node->getValueType(0),
4028                            Tmp1, Tmp2, Tmp3, Tmp4, CC);
4029       } else {
4030         Tmp2 = DAG.getConstant(0, Tmp1.getValueType());
4031         CC = DAG.getCondCode(ISD::SETNE);
4032         Tmp1 = DAG.getNode(ISD::SELECT_CC, dl, Node->getValueType(0), Tmp1,
4033                            Tmp2, Tmp3, Tmp4, CC);
4034       }
4035     }
4036     Results.push_back(Tmp1);
4037     break;
4038   }
4039   case ISD::BR_CC: {
4040     Tmp1 = Node->getOperand(0);              // Chain
4041     Tmp2 = Node->getOperand(2);              // LHS
4042     Tmp3 = Node->getOperand(3);              // RHS
4043     Tmp4 = Node->getOperand(1);              // CC
4044
4045     bool Legalized = LegalizeSetCCCondCode(getSetCCResultType(
4046         Tmp2.getValueType()), Tmp2, Tmp3, Tmp4, NeedInvert, dl);
4047     (void)Legalized;
4048     assert(Legalized && "Can't legalize BR_CC with legal condition!");
4049
4050     // If we expanded the SETCC by inverting the condition code, then wrap
4051     // the existing SETCC in a NOT to restore the intended condition.
4052     if (NeedInvert)
4053       Tmp4 = DAG.getNOT(dl, Tmp4, Tmp4->getValueType(0));
4054
4055     // If we expanded the SETCC by swapping LHS and RHS, create a new BR_CC
4056     // node.
4057     if (Tmp4.getNode()) {
4058       Tmp1 = DAG.getNode(ISD::BR_CC, dl, Node->getValueType(0), Tmp1,
4059                          Tmp4, Tmp2, Tmp3, Node->getOperand(4));
4060     } else {
4061       Tmp3 = DAG.getConstant(0, Tmp2.getValueType());
4062       Tmp4 = DAG.getCondCode(ISD::SETNE);
4063       Tmp1 = DAG.getNode(ISD::BR_CC, dl, Node->getValueType(0), Tmp1, Tmp4,
4064                          Tmp2, Tmp3, Node->getOperand(4));
4065     }
4066     Results.push_back(Tmp1);
4067     break;
4068   }
4069   case ISD::BUILD_VECTOR:
4070     Results.push_back(ExpandBUILD_VECTOR(Node));
4071     break;
4072   case ISD::SRA:
4073   case ISD::SRL:
4074   case ISD::SHL: {
4075     // Scalarize vector SRA/SRL/SHL.
4076     EVT VT = Node->getValueType(0);
4077     assert(VT.isVector() && "Unable to legalize non-vector shift");
4078     assert(TLI.isTypeLegal(VT.getScalarType())&& "Element type must be legal");
4079     unsigned NumElem = VT.getVectorNumElements();
4080
4081     SmallVector<SDValue, 8> Scalars;
4082     for (unsigned Idx = 0; Idx < NumElem; Idx++) {
4083       SDValue Ex = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
4084                                VT.getScalarType(),
4085                                Node->getOperand(0), DAG.getConstant(Idx,
4086                                                     TLI.getVectorIdxTy()));
4087       SDValue Sh = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
4088                                VT.getScalarType(),
4089                                Node->getOperand(1), DAG.getConstant(Idx,
4090                                                     TLI.getVectorIdxTy()));
4091       Scalars.push_back(DAG.getNode(Node->getOpcode(), dl,
4092                                     VT.getScalarType(), Ex, Sh));
4093     }
4094     SDValue Result =
4095       DAG.getNode(ISD::BUILD_VECTOR, dl, Node->getValueType(0), Scalars);
4096     ReplaceNode(SDValue(Node, 0), Result);
4097     break;
4098   }
4099   case ISD::GLOBAL_OFFSET_TABLE:
4100   case ISD::GlobalAddress:
4101   case ISD::GlobalTLSAddress:
4102   case ISD::ExternalSymbol:
4103   case ISD::ConstantPool:
4104   case ISD::JumpTable:
4105   case ISD::INTRINSIC_W_CHAIN:
4106   case ISD::INTRINSIC_WO_CHAIN:
4107   case ISD::INTRINSIC_VOID:
4108     // FIXME: Custom lowering for these operations shouldn't return null!
4109     break;
4110   }
4111
4112   // Replace the original node with the legalized result.
4113   if (!Results.empty())
4114     ReplaceNode(Node, Results.data());
4115 }
4116
4117 void SelectionDAGLegalize::PromoteNode(SDNode *Node) {
4118   SmallVector<SDValue, 8> Results;
4119   MVT OVT = Node->getSimpleValueType(0);
4120   if (Node->getOpcode() == ISD::UINT_TO_FP ||
4121       Node->getOpcode() == ISD::SINT_TO_FP ||
4122       Node->getOpcode() == ISD::SETCC) {
4123     OVT = Node->getOperand(0).getSimpleValueType();
4124   }
4125   MVT NVT = TLI.getTypeToPromoteTo(Node->getOpcode(), OVT);
4126   SDLoc dl(Node);
4127   SDValue Tmp1, Tmp2, Tmp3;
4128   switch (Node->getOpcode()) {
4129   case ISD::CTTZ:
4130   case ISD::CTTZ_ZERO_UNDEF:
4131   case ISD::CTLZ:
4132   case ISD::CTLZ_ZERO_UNDEF:
4133   case ISD::CTPOP:
4134     // Zero extend the argument.
4135     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Node->getOperand(0));
4136     // Perform the larger operation. For CTPOP and CTTZ_ZERO_UNDEF, this is
4137     // already the correct result.
4138     Tmp1 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1);
4139     if (Node->getOpcode() == ISD::CTTZ) {
4140       // FIXME: This should set a bit in the zero extended value instead.
4141       Tmp2 = DAG.getSetCC(dl, getSetCCResultType(NVT),
4142                           Tmp1, DAG.getConstant(NVT.getSizeInBits(), NVT),
4143                           ISD::SETEQ);
4144       Tmp1 = DAG.getSelect(dl, NVT, Tmp2,
4145                            DAG.getConstant(OVT.getSizeInBits(), NVT), Tmp1);
4146     } else if (Node->getOpcode() == ISD::CTLZ ||
4147                Node->getOpcode() == ISD::CTLZ_ZERO_UNDEF) {
4148       // Tmp1 = Tmp1 - (sizeinbits(NVT) - sizeinbits(Old VT))
4149       Tmp1 = DAG.getNode(ISD::SUB, dl, NVT, Tmp1,
4150                           DAG.getConstant(NVT.getSizeInBits() -
4151                                           OVT.getSizeInBits(), NVT));
4152     }
4153     Results.push_back(DAG.getNode(ISD::TRUNCATE, dl, OVT, Tmp1));
4154     break;
4155   case ISD::BSWAP: {
4156     unsigned DiffBits = NVT.getSizeInBits() - OVT.getSizeInBits();
4157     Tmp1 = DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, Node->getOperand(0));
4158     Tmp1 = DAG.getNode(ISD::BSWAP, dl, NVT, Tmp1);
4159     Tmp1 = DAG.getNode(ISD::SRL, dl, NVT, Tmp1,
4160                           DAG.getConstant(DiffBits, TLI.getShiftAmountTy(NVT)));
4161     Results.push_back(Tmp1);
4162     break;
4163   }
4164   case ISD::FP_TO_UINT:
4165   case ISD::FP_TO_SINT:
4166     Tmp1 = PromoteLegalFP_TO_INT(Node->getOperand(0), Node->getValueType(0),
4167                                  Node->getOpcode() == ISD::FP_TO_SINT, dl);
4168     Results.push_back(Tmp1);
4169     break;
4170   case ISD::UINT_TO_FP:
4171   case ISD::SINT_TO_FP:
4172     Tmp1 = PromoteLegalINT_TO_FP(Node->getOperand(0), Node->getValueType(0),
4173                                  Node->getOpcode() == ISD::SINT_TO_FP, dl);
4174     Results.push_back(Tmp1);
4175     break;
4176   case ISD::VAARG: {
4177     SDValue Chain = Node->getOperand(0); // Get the chain.
4178     SDValue Ptr = Node->getOperand(1); // Get the pointer.
4179
4180     unsigned TruncOp;
4181     if (OVT.isVector()) {
4182       TruncOp = ISD::BITCAST;
4183     } else {
4184       assert(OVT.isInteger()
4185         && "VAARG promotion is supported only for vectors or integer types");
4186       TruncOp = ISD::TRUNCATE;
4187     }
4188
4189     // Perform the larger operation, then convert back
4190     Tmp1 = DAG.getVAArg(NVT, dl, Chain, Ptr, Node->getOperand(2),
4191              Node->getConstantOperandVal(3));
4192     Chain = Tmp1.getValue(1);
4193
4194     Tmp2 = DAG.getNode(TruncOp, dl, OVT, Tmp1);
4195
4196     // Modified the chain result - switch anything that used the old chain to
4197     // use the new one.
4198     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 0), Tmp2);
4199     DAG.ReplaceAllUsesOfValueWith(SDValue(Node, 1), Chain);
4200     if (UpdatedNodes) {
4201       UpdatedNodes->insert(Tmp2.getNode());
4202       UpdatedNodes->insert(Chain.getNode());
4203     }
4204     ReplacedNode(Node);
4205     break;
4206   }
4207   case ISD::AND:
4208   case ISD::OR:
4209   case ISD::XOR: {
4210     unsigned ExtOp, TruncOp;
4211     if (OVT.isVector()) {
4212       ExtOp   = ISD::BITCAST;
4213       TruncOp = ISD::BITCAST;
4214     } else {
4215       assert(OVT.isInteger() && "Cannot promote logic operation");
4216       ExtOp   = ISD::ANY_EXTEND;
4217       TruncOp = ISD::TRUNCATE;
4218     }
4219     // Promote each of the values to the new type.
4220     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(0));
4221     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4222     // Perform the larger operation, then convert back
4223     Tmp1 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2);
4224     Results.push_back(DAG.getNode(TruncOp, dl, OVT, Tmp1));
4225     break;
4226   }
4227   case ISD::SELECT: {
4228     unsigned ExtOp, TruncOp;
4229     if (Node->getValueType(0).isVector() ||
4230         Node->getValueType(0).getSizeInBits() == NVT.getSizeInBits()) {
4231       ExtOp   = ISD::BITCAST;
4232       TruncOp = ISD::BITCAST;
4233     } else if (Node->getValueType(0).isInteger()) {
4234       ExtOp   = ISD::ANY_EXTEND;
4235       TruncOp = ISD::TRUNCATE;
4236     } else {
4237       ExtOp   = ISD::FP_EXTEND;
4238       TruncOp = ISD::FP_ROUND;
4239     }
4240     Tmp1 = Node->getOperand(0);
4241     // Promote each of the values to the new type.
4242     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4243     Tmp3 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(2));
4244     // Perform the larger operation, then round down.
4245     Tmp1 = DAG.getSelect(dl, NVT, Tmp1, Tmp2, Tmp3);
4246     if (TruncOp != ISD::FP_ROUND)
4247       Tmp1 = DAG.getNode(TruncOp, dl, Node->getValueType(0), Tmp1);
4248     else
4249       Tmp1 = DAG.getNode(TruncOp, dl, Node->getValueType(0), Tmp1,
4250                          DAG.getIntPtrConstant(0));
4251     Results.push_back(Tmp1);
4252     break;
4253   }
4254   case ISD::VECTOR_SHUFFLE: {
4255     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(Node)->getMask();
4256
4257     // Cast the two input vectors.
4258     Tmp1 = DAG.getNode(ISD::BITCAST, dl, NVT, Node->getOperand(0));
4259     Tmp2 = DAG.getNode(ISD::BITCAST, dl, NVT, Node->getOperand(1));
4260
4261     // Convert the shuffle mask to the right # elements.
4262     Tmp1 = ShuffleWithNarrowerEltType(NVT, OVT, dl, Tmp1, Tmp2, Mask);
4263     Tmp1 = DAG.getNode(ISD::BITCAST, dl, OVT, Tmp1);
4264     Results.push_back(Tmp1);
4265     break;
4266   }
4267   case ISD::SETCC: {
4268     unsigned ExtOp = ISD::FP_EXTEND;
4269     if (NVT.isInteger()) {
4270       ISD::CondCode CCCode =
4271         cast<CondCodeSDNode>(Node->getOperand(2))->get();
4272       ExtOp = isSignedIntSetCC(CCCode) ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
4273     }
4274     Tmp1 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(0));
4275     Tmp2 = DAG.getNode(ExtOp, dl, NVT, Node->getOperand(1));
4276     Results.push_back(DAG.getNode(ISD::SETCC, dl, Node->getValueType(0),
4277                                   Tmp1, Tmp2, Node->getOperand(2)));
4278     break;
4279   }
4280   case ISD::FADD:
4281   case ISD::FSUB:
4282   case ISD::FMUL:
4283   case ISD::FDIV:
4284   case ISD::FREM:
4285   case ISD::FPOW: {
4286     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
4287     Tmp2 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(1));
4288     Tmp3 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1, Tmp2);
4289     Results.push_back(DAG.getNode(ISD::FP_ROUND, dl, OVT,
4290                                   Tmp3, DAG.getIntPtrConstant(0)));
4291     break;
4292   }
4293   case ISD::FLOG2:
4294   case ISD::FEXP2:
4295   case ISD::FLOG:
4296   case ISD::FEXP: {
4297     Tmp1 = DAG.getNode(ISD::FP_EXTEND, dl, NVT, Node->getOperand(0));
4298     Tmp2 = DAG.getNode(Node->getOpcode(), dl, NVT, Tmp1);
4299     Results.push_back(DAG.getNode(ISD::FP_ROUND, dl, OVT,
4300                                   Tmp2, DAG.getIntPtrConstant(0)));
4301     break;
4302   }
4303   }
4304
4305   // Replace the original node with the legalized result.
4306   if (!Results.empty())
4307     ReplaceNode(Node, Results.data());
4308 }
4309
4310 /// This is the entry point for the file.
4311 void SelectionDAG::Legalize() {
4312   AssignTopologicalOrder();
4313
4314   SmallPtrSet<SDNode *, 16> LegalizedNodes;
4315   SelectionDAGLegalize Legalizer(*this, LegalizedNodes);
4316
4317   // Visit all the nodes. We start in topological order, so that we see
4318   // nodes with their original operands intact. Legalization can produce
4319   // new nodes which may themselves need to be legalized. Iterate until all
4320   // nodes have been legalized.
4321   for (;;) {
4322     bool AnyLegalized = false;
4323     for (auto NI = allnodes_end(); NI != allnodes_begin();) {
4324       --NI;
4325
4326       SDNode *N = NI;
4327       if (N->use_empty() && N != getRoot().getNode()) {
4328         ++NI;
4329         DeleteNode(N);
4330         continue;
4331       }
4332
4333       if (LegalizedNodes.insert(N).second) {
4334         AnyLegalized = true;
4335         Legalizer.LegalizeOp(N);
4336
4337         if (N->use_empty() && N != getRoot().getNode()) {
4338           ++NI;
4339           DeleteNode(N);
4340         }
4341       }
4342     }
4343     if (!AnyLegalized)
4344       break;
4345
4346   }
4347
4348   // Remove dead nodes now.
4349   RemoveDeadNodes();
4350 }
4351
4352 bool SelectionDAG::LegalizeOp(SDNode *N,
4353                               SmallSetVector<SDNode *, 16> &UpdatedNodes) {
4354   SmallPtrSet<SDNode *, 16> LegalizedNodes;
4355   SelectionDAGLegalize Legalizer(*this, LegalizedNodes, &UpdatedNodes);
4356
4357   // Directly insert the node in question, and legalize it. This will recurse
4358   // as needed through operands.
4359   LegalizedNodes.insert(N);
4360   Legalizer.LegalizeOp(N);
4361
4362   return LegalizedNodes.count(N);
4363 }