lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #define DEBUG_TYPE "dagcombine"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/ADT/SmallPtrSet.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/Analysis/AliasAnalysis.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/IR/DataLayout.h"
  27 #include "llvm/IR/DerivedTypes.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/LLVMContext.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetLowering.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/Target/TargetRegisterInfo.h"
  39 #include "llvm/Target/TargetSubtargetInfo.h"
  40 #include <algorithm>
  41 using namespace llvm;
  42
  43 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  44 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  45 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  46 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  47 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
  48 STATISTIC(SlicedLoads, "Number of load sliced");
  49
  50 namespace {
  51   static cl::opt<bool>
  52     CombinerAA("combiner-alias-analysis", cl::Hidden,
  53                cl::desc("Turn on alias analysis during testing"));
  54
  55   static cl::opt<bool>
  56     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  57                cl::desc("Include global information in alias analysis"));
  58
  59   /// Hidden option to stress test load slicing, i.e., when this option
  60   /// is enabled, load slicing bypasses most of its profitability guards.
  61   static cl::opt<bool>
  62   StressLoadSlicing("combiner-stress-load-slicing", cl::Hidden,
  63                     cl::desc("Bypass the profitability model of load "
  64                              "slicing"),
  65                     cl::init(false));
  66
  67 //------------------------------ DAGCombiner ---------------------------------//
  68
  69   class DAGCombiner {
  70     SelectionDAG &DAG;
  71     const TargetLowering &TLI;
  72     CombineLevel Level;
  73     CodeGenOpt::Level OptLevel;
  74     bool LegalOperations;
  75     bool LegalTypes;
  76     bool ForCodeSize;
  77
  78     // Worklist of all of the nodes that need to be simplified.
  79     //
  80     // This has the semantics that when adding to the worklist,
  81     // the item added must be next to be processed. It should
  82     // also only appear once. The naive approach to this takes
  83     // linear time.
  84     //
  85     // To reduce the insert/remove time to logarithmic, we use
  86     // a set and a vector to maintain our worklist.
  87     //
  88     // The set contains the items on the worklist, but does not
  89     // maintain the order they should be visited.
  90     //
  91     // The vector maintains the order nodes should be visited, but may
  92     // contain duplicate or removed nodes. When choosing a node to
  93     // visit, we pop off the order stack until we find an item that is
  94     // also in the contents set. All operations are O(log N).
  95     SmallPtrSet<SDNode*, 64> WorkListContents;
  96     SmallVector<SDNode*, 64> WorkListOrder;
  97
  98     // AA - Used for DAG load/store alias analysis.
  99     AliasAnalysis &AA;
 100
 101     /// AddUsersToWorkList - When an instruction is simplified, add all users of
 102     /// the instruction to the work lists because they might get more simplified
 103     /// now.
 104     ///
 105     void AddUsersToWorkList(SDNode *N) {
 106       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
 107            UI != UE; ++UI)
 108         AddToWorkList(*UI);
 109     }
 110
 111     /// visit - call the node-specific routine that knows how to fold each
 112     /// particular type of node.
 113     SDValue visit(SDNode *N);
 114
 115   public:
 116     /// AddToWorkList - Add to the work list making sure its instance is at the
 117     /// back (next to be processed.)
 118     void AddToWorkList(SDNode *N) {
 119       WorkListContents.insert(N);
 120       WorkListOrder.push_back(N);
 121     }
 122
 123     /// removeFromWorkList - remove all instances of N from the worklist.
 124     ///
 125     void removeFromWorkList(SDNode *N) {
 126       WorkListContents.erase(N);
 127     }
 128
 129     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 130                       bool AddTo = true);
 131
 132     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 133       return CombineTo(N, &Res, 1, AddTo);
 134     }
 135
 136     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 137                       bool AddTo = true) {
 138       SDValue To[] = { Res0, Res1 };
 139       return CombineTo(N, To, 2, AddTo);
 140     }
 141
 142     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 143
 144   private:
 145
 146     /// SimplifyDemandedBits - Check the specified integer node value to see if
 147     /// it can be simplified or if things it uses can be simplified by bit
 148     /// propagation.  If so, return true.
 149     bool SimplifyDemandedBits(SDValue Op) {
 150       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 151       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 152       return SimplifyDemandedBits(Op, Demanded);
 153     }
 154
 155     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 156
 157     bool CombineToPreIndexedLoadStore(SDNode *N);
 158     bool CombineToPostIndexedLoadStore(SDNode *N);
 159     bool SliceUpLoad(SDNode *N);
 160
 161     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 162     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 163     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 164     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 165     SDValue PromoteIntBinOp(SDValue Op);
 166     SDValue PromoteIntShiftOp(SDValue Op);
 167     SDValue PromoteExtend(SDValue Op);
 168     bool PromoteLoad(SDValue Op);
 169
 170     void ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
 171                          SDValue Trunc, SDValue ExtLoad, SDLoc DL,
 172                          ISD::NodeType ExtType);
 173
 174     /// combine - call the node-specific routine that knows how to fold each
 175     /// particular type of node. If that doesn't do anything, try the
 176     /// target-specific DAG combines.
 177     SDValue combine(SDNode *N);
 178
 179     // Visitation implementation - Implement dag node combining for different
 180     // node types.  The semantics are as follows:
 181     // Return Value:
 182     //   SDValue.getNode() == 0 - No change was made
 183     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 184     //   otherwise              - N should be replaced by the returned Operand.
 185     //
 186     SDValue visitTokenFactor(SDNode *N);
 187     SDValue visitMERGE_VALUES(SDNode *N);
 188     SDValue visitADD(SDNode *N);
 189     SDValue visitSUB(SDNode *N);
 190     SDValue visitADDC(SDNode *N);
 191     SDValue visitSUBC(SDNode *N);
 192     SDValue visitADDE(SDNode *N);
 193     SDValue visitSUBE(SDNode *N);
 194     SDValue visitMUL(SDNode *N);
 195     SDValue visitSDIV(SDNode *N);
 196     SDValue visitUDIV(SDNode *N);
 197     SDValue visitSREM(SDNode *N);
 198     SDValue visitUREM(SDNode *N);
 199     SDValue visitMULHU(SDNode *N);
 200     SDValue visitMULHS(SDNode *N);
 201     SDValue visitSMUL_LOHI(SDNode *N);
 202     SDValue visitUMUL_LOHI(SDNode *N);
 203     SDValue visitSMULO(SDNode *N);
 204     SDValue visitUMULO(SDNode *N);
 205     SDValue visitSDIVREM(SDNode *N);
 206     SDValue visitUDIVREM(SDNode *N);
 207     SDValue visitAND(SDNode *N);
 208     SDValue visitOR(SDNode *N);
 209     SDValue visitXOR(SDNode *N);
 210     SDValue SimplifyVBinOp(SDNode *N);
 211     SDValue SimplifyVUnaryOp(SDNode *N);
 212     SDValue visitSHL(SDNode *N);
 213     SDValue visitSRA(SDNode *N);
 214     SDValue visitSRL(SDNode *N);
 215     SDValue visitCTLZ(SDNode *N);
 216     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
 217     SDValue visitCTTZ(SDNode *N);
 218     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
 219     SDValue visitCTPOP(SDNode *N);
 220     SDValue visitSELECT(SDNode *N);
 221     SDValue visitVSELECT(SDNode *N);
 222     SDValue visitSELECT_CC(SDNode *N);
 223     SDValue visitSETCC(SDNode *N);
 224     SDValue visitSIGN_EXTEND(SDNode *N);
 225     SDValue visitZERO_EXTEND(SDNode *N);
 226     SDValue visitANY_EXTEND(SDNode *N);
 227     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 228     SDValue visitTRUNCATE(SDNode *N);
 229     SDValue visitBITCAST(SDNode *N);
 230     SDValue visitBUILD_PAIR(SDNode *N);
 231     SDValue visitFADD(SDNode *N);
 232     SDValue visitFSUB(SDNode *N);
 233     SDValue visitFMUL(SDNode *N);
 234     SDValue visitFMA(SDNode *N);
 235     SDValue visitFDIV(SDNode *N);
 236     SDValue visitFREM(SDNode *N);
 237     SDValue visitFCOPYSIGN(SDNode *N);
 238     SDValue visitSINT_TO_FP(SDNode *N);
 239     SDValue visitUINT_TO_FP(SDNode *N);
 240     SDValue visitFP_TO_SINT(SDNode *N);
 241     SDValue visitFP_TO_UINT(SDNode *N);
 242     SDValue visitFP_ROUND(SDNode *N);
 243     SDValue visitFP_ROUND_INREG(SDNode *N);
 244     SDValue visitFP_EXTEND(SDNode *N);
 245     SDValue visitFNEG(SDNode *N);
 246     SDValue visitFABS(SDNode *N);
 247     SDValue visitFCEIL(SDNode *N);
 248     SDValue visitFTRUNC(SDNode *N);
 249     SDValue visitFFLOOR(SDNode *N);
 250     SDValue visitBRCOND(SDNode *N);
 251     SDValue visitBR_CC(SDNode *N);
 252     SDValue visitLOAD(SDNode *N);
 253     SDValue visitSTORE(SDNode *N);
 254     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 255     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 256     SDValue visitBUILD_VECTOR(SDNode *N);
 257     SDValue visitCONCAT_VECTORS(SDNode *N);
 258     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
 259     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 260
 261     SDValue XformToShuffleWithZero(SDNode *N);
 262     SDValue ReassociateOps(unsigned Opc, SDLoc DL, SDValue LHS, SDValue RHS);
 263
 264     SDValue visitShiftByConstant(SDNode *N, unsigned Amt);
 265
 266     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 267     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 268     SDValue SimplifySelect(SDLoc DL, SDValue N0, SDValue N1, SDValue N2);
 269     SDValue SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1, SDValue N2,
 270                              SDValue N3, ISD::CondCode CC,
 271                              bool NotExtCompare = false);
 272     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 273                           SDLoc DL, bool foldBooleans = true);
 274     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 275                                          unsigned HiOp);
 276     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 277     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 278     SDValue BuildSDIV(SDNode *N);
 279     SDValue BuildUDIV(SDNode *N);
 280     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
 281                                bool DemandHighBits = true);
 282     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
 283     SDNode *MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL);
 284     SDValue ReduceLoadWidth(SDNode *N);
 285     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 286     SDValue TransformFPLoadStorePair(SDNode *N);
 287     SDValue reduceBuildVecExtToExtBuildVec(SDNode *N);
 288     SDValue reduceBuildVecConvertToConvertBuildVec(SDNode *N);
 289
 290     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 291
 292     /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
 293     /// looking for aliasing nodes and adding them to the Aliases vector.
 294     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 295                           SmallVectorImpl<SDValue> &Aliases);
 296
 297     /// isAlias - Return true if there is any possibility that the two addresses
 298     /// overlap.
 299     bool isAlias(SDValue Ptr1, int64_t Size1, bool IsVolatile1,
 300                  const Value *SrcValue1, int SrcValueOffset1,
 301                  unsigned SrcValueAlign1,
 302                  const MDNode *TBAAInfo1,
 303                  SDValue Ptr2, int64_t Size2, bool IsVolatile2,
 304                  const Value *SrcValue2, int SrcValueOffset2,
 305                  unsigned SrcValueAlign2,
 306                  const MDNode *TBAAInfo2) const;
 307
 308     /// isAlias - Return true if there is any possibility that the two addresses
 309     /// overlap.
 310     bool isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1);
 311
 312     /// FindAliasInfo - Extracts the relevant alias information from the memory
 313     /// node.  Returns true if the operand was a load.
 314     bool FindAliasInfo(SDNode *N,
 315                        SDValue &Ptr, int64_t &Size, bool &IsVolatile,
 316                        const Value *&SrcValue, int &SrcValueOffset,
 317                        unsigned &SrcValueAlignment,
 318                        const MDNode *&TBAAInfo) const;
 319
 320     /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes,
 321     /// looking for a better chain (aliasing node.)
 322     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 323
 324     /// Merge consecutive store operations into a wide store.
 325     /// This optimization uses wide integers or vectors when possible.
 326     /// \return True if some memory operations were changed.
 327     bool MergeConsecutiveStores(StoreSDNode *N);
 328
 329   public:
 330     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 331         : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
 332           OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {
 333       AttributeSet FnAttrs =
 334           DAG.getMachineFunction().getFunction()->getAttributes();
 335       ForCodeSize =
 336           FnAttrs.hasAttribute(AttributeSet::FunctionIndex,
 337                                Attribute::OptimizeForSize) ||
 338           FnAttrs.hasAttribute(AttributeSet::FunctionIndex, Attribute::MinSize);
 339     }
 340
 341     /// Run - runs the dag combiner on all nodes in the work list
 342     void Run(CombineLevel AtLevel);
 343
 344     SelectionDAG &getDAG() const { return DAG; }
 345
 346     /// getShiftAmountTy - Returns a type large enough to hold any valid
 347     /// shift amount - before type legalization these can be huge.
 348     EVT getShiftAmountTy(EVT LHSTy) {
 349       assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 350       if (LHSTy.isVector())
 351         return LHSTy;
 352       return LegalTypes ? TLI.getScalarShiftAmountTy(LHSTy)
 353                         : TLI.getPointerTy();
 354     }
 355
 356     /// isTypeLegal - This method returns true if we are running before type
 357     /// legalization or if the specified VT is legal.
 358     bool isTypeLegal(const EVT &VT) {
 359       if (!LegalTypes) return true;
 360       return TLI.isTypeLegal(VT);
 361     }
 362
 363     /// getSetCCResultType - Convenience wrapper around
 364     /// TargetLowering::getSetCCResultType
 365     EVT getSetCCResultType(EVT VT) const {
 366       return TLI.getSetCCResultType(*DAG.getContext(), VT);
 367     }
 368   };
 369 }
 370
 371
 372 namespace {
 373 /// WorkListRemover - This class is a DAGUpdateListener that removes any deleted
 374 /// nodes from the worklist.
 375 class WorkListRemover : public SelectionDAG::DAGUpdateListener {
 376   DAGCombiner &DC;
 377 public:
 378   explicit WorkListRemover(DAGCombiner &dc)
 379     : SelectionDAG::DAGUpdateListener(dc.getDAG()), DC(dc) {}
 380
 381   virtual void NodeDeleted(SDNode *N, SDNode *E) {
 382     DC.removeFromWorkList(N);
 383   }
 384 };
 385 }
 386
 387 //===----------------------------------------------------------------------===//
 388 //  TargetLowering::DAGCombinerInfo implementation
 389 //===----------------------------------------------------------------------===//
 390
 391 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 392   ((DAGCombiner*)DC)->AddToWorkList(N);
 393 }
 394
 395 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
 396   ((DAGCombiner*)DC)->removeFromWorkList(N);
 397 }
 398
 399 SDValue TargetLowering::DAGCombinerInfo::
 400 CombineTo(SDNode *N, const std::vector<SDValue> &To, bool AddTo) {
 401   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 402 }
 403
 404 SDValue TargetLowering::DAGCombinerInfo::
 405 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 406   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 407 }
 408
 409
 410 SDValue TargetLowering::DAGCombinerInfo::
 411 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 412   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 413 }
 414
 415 void TargetLowering::DAGCombinerInfo::
 416 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 417   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 418 }
 419
 420 //===----------------------------------------------------------------------===//
 421 // Helper Functions
 422 //===----------------------------------------------------------------------===//
 423
 424 /// isNegatibleForFree - Return 1 if we can compute the negated form of the
 425 /// specified expression for the same cost as the expression itself, or 2 if we
 426 /// can compute the negated form more cheaply than the expression itself.
 427 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 428                                const TargetLowering &TLI,
 429                                const TargetOptions *Options,
 430                                unsigned Depth = 0) {
 431   // fneg is removable even if it has multiple uses.
 432   if (Op.getOpcode() == ISD::FNEG) return 2;
 433
 434   // Don't allow anything with multiple uses.
 435   if (!Op.hasOneUse()) return 0;
 436
 437   // Don't recurse exponentially.
 438   if (Depth > 6) return 0;
 439
 440   switch (Op.getOpcode()) {
 441   default: return false;
 442   case ISD::ConstantFP:
 443     // Don't invert constant FP values after legalize.  The negated constant
 444     // isn't necessarily legal.
 445     return LegalOperations ? 0 : 1;
 446   case ISD::FADD:
 447     // FIXME: determine better conditions for this xform.
 448     if (!Options->UnsafeFPMath) return 0;
 449
 450     // After operation legalization, it might not be legal to create new FSUBs.
 451     if (LegalOperations &&
 452         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
 453       return 0;
 454
 455     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 456     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 457                                     Options, Depth + 1))
 458       return V;
 459     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 460     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 461                               Depth + 1);
 462   case ISD::FSUB:
 463     // We can't turn -(A-B) into B-A when we honor signed zeros.
 464     if (!Options->UnsafeFPMath) return 0;
 465
 466     // fold (fneg (fsub A, B)) -> (fsub B, A)
 467     return 1;
 468
 469   case ISD::FMUL:
 470   case ISD::FDIV:
 471     if (Options->HonorSignDependentRoundingFPMath()) return 0;
 472
 473     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 474     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 475                                     Options, Depth + 1))
 476       return V;
 477
 478     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 479                               Depth + 1);
 480
 481   case ISD::FP_EXTEND:
 482   case ISD::FP_ROUND:
 483   case ISD::FSIN:
 484     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
 485                               Depth + 1);
 486   }
 487 }
 488
 489 /// GetNegatedExpression - If isNegatibleForFree returns true, this function
 490 /// returns the newly negated expression.
 491 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 492                                     bool LegalOperations, unsigned Depth = 0) {
 493   // fneg is removable even if it has multiple uses.
 494   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 495
 496   // Don't allow anything with multiple uses.
 497   assert(Op.hasOneUse() && "Unknown reuse!");
 498
 499   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 500   switch (Op.getOpcode()) {
 501   default: llvm_unreachable("Unknown code");
 502   case ISD::ConstantFP: {
 503     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 504     V.changeSign();
 505     return DAG.getConstantFP(V, Op.getValueType());
 506   }
 507   case ISD::FADD:
 508     // FIXME: determine better conditions for this xform.
 509     assert(DAG.getTarget().Options.UnsafeFPMath);
 510
 511     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 512     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 513                            DAG.getTargetLoweringInfo(),
 514                            &DAG.getTarget().Options, Depth+1))
 515       return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 516                          GetNegatedExpression(Op.getOperand(0), DAG,
 517                                               LegalOperations, Depth+1),
 518                          Op.getOperand(1));
 519     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 520     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 521                        GetNegatedExpression(Op.getOperand(1), DAG,
 522                                             LegalOperations, Depth+1),
 523                        Op.getOperand(0));
 524   case ISD::FSUB:
 525     // We can't turn -(A-B) into B-A when we honor signed zeros.
 526     assert(DAG.getTarget().Options.UnsafeFPMath);
 527
 528     // fold (fneg (fsub 0, B)) -> B
 529     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 530       if (N0CFP->getValueAPF().isZero())
 531         return Op.getOperand(1);
 532
 533     // fold (fneg (fsub A, B)) -> (fsub B, A)
 534     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 535                        Op.getOperand(1), Op.getOperand(0));
 536
 537   case ISD::FMUL:
 538   case ISD::FDIV:
 539     assert(!DAG.getTarget().Options.HonorSignDependentRoundingFPMath());
 540
 541     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 542     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 543                            DAG.getTargetLoweringInfo(),
 544                            &DAG.getTarget().Options, Depth+1))
 545       return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 546                          GetNegatedExpression(Op.getOperand(0), DAG,
 547                                               LegalOperations, Depth+1),
 548                          Op.getOperand(1));
 549
 550     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 551     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 552                        Op.getOperand(0),
 553                        GetNegatedExpression(Op.getOperand(1), DAG,
 554                                             LegalOperations, Depth+1));
 555
 556   case ISD::FP_EXTEND:
 557   case ISD::FSIN:
 558     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 559                        GetNegatedExpression(Op.getOperand(0), DAG,
 560                                             LegalOperations, Depth+1));
 561   case ISD::FP_ROUND:
 562       return DAG.getNode(ISD::FP_ROUND, SDLoc(Op), Op.getValueType(),
 563                          GetNegatedExpression(Op.getOperand(0), DAG,
 564                                               LegalOperations, Depth+1),
 565                          Op.getOperand(1));
 566   }
 567 }
 568
 569
 570 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 571 // that selects between the values 1 and 0, making it equivalent to a setcc.
 572 // Also, set the incoming LHS, RHS, and CC references to the appropriate
 573 // nodes based on the type of node we are checking.  This simplifies life a
 574 // bit for the callers.
 575 static bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 576                               SDValue &CC) {
 577   if (N.getOpcode() == ISD::SETCC) {
 578     LHS = N.getOperand(0);
 579     RHS = N.getOperand(1);
 580     CC  = N.getOperand(2);
 581     return true;
 582   }
 583   if (N.getOpcode() == ISD::SELECT_CC &&
 584       N.getOperand(2).getOpcode() == ISD::Constant &&
 585       N.getOperand(3).getOpcode() == ISD::Constant &&
 586       cast<ConstantSDNode>(N.getOperand(2))->getAPIntValue() == 1 &&
 587       cast<ConstantSDNode>(N.getOperand(3))->isNullValue()) {
 588     LHS = N.getOperand(0);
 589     RHS = N.getOperand(1);
 590     CC  = N.getOperand(4);
 591     return true;
 592   }
 593   return false;
 594 }
 595
 596 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 597 // one use.  If this is true, it allows the users to invert the operation for
 598 // free when it is profitable to do so.
 599 static bool isOneUseSetCC(SDValue N) {
 600   SDValue N0, N1, N2;
 601   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 602     return true;
 603   return false;
 604 }
 605
 606 SDValue DAGCombiner::ReassociateOps(unsigned Opc, SDLoc DL,
 607                                     SDValue N0, SDValue N1) {
 608   EVT VT = N0.getValueType();
 609   if (N0.getOpcode() == Opc && isa<ConstantSDNode>(N0.getOperand(1))) {
 610     if (isa<ConstantSDNode>(N1)) {
 611       // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 612       SDValue OpNode =
 613         DAG.FoldConstantArithmetic(Opc, VT,
 614                                    cast<ConstantSDNode>(N0.getOperand(1)),
 615                                    cast<ConstantSDNode>(N1));
 616       return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 617     }
 618     if (N0.hasOneUse()) {
 619       // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one use
 620       SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT,
 621                                    N0.getOperand(0), N1);
 622       AddToWorkList(OpNode.getNode());
 623       return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 624     }
 625   }
 626
 627   if (N1.getOpcode() == Opc && isa<ConstantSDNode>(N1.getOperand(1))) {
 628     if (isa<ConstantSDNode>(N0)) {
 629       // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 630       SDValue OpNode =
 631         DAG.FoldConstantArithmetic(Opc, VT,
 632                                    cast<ConstantSDNode>(N1.getOperand(1)),
 633                                    cast<ConstantSDNode>(N0));
 634       return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 635     }
 636     if (N1.hasOneUse()) {
 637       // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one use
 638       SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT,
 639                                    N1.getOperand(0), N0);
 640       AddToWorkList(OpNode.getNode());
 641       return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 642     }
 643   }
 644
 645   return SDValue();
 646 }
 647
 648 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 649                                bool AddTo) {
 650   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 651   ++NodesCombined;
 652   DEBUG(dbgs() << "\nReplacing.1 ";
 653         N->dump(&DAG);
 654         dbgs() << "\nWith: ";
 655         To[0].getNode()->dump(&DAG);
 656         dbgs() << " and " << NumTo-1 << " other values\n";
 657         for (unsigned i = 0, e = NumTo; i != e; ++i)
 658           assert((!To[i].getNode() ||
 659                   N->getValueType(i) == To[i].getValueType()) &&
 660                  "Cannot combine value to value of different type!"));
 661   WorkListRemover DeadNodes(*this);
 662   DAG.ReplaceAllUsesWith(N, To);
 663   if (AddTo) {
 664     // Push the new nodes and any users onto the worklist
 665     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 666       if (To[i].getNode()) {
 667         AddToWorkList(To[i].getNode());
 668         AddUsersToWorkList(To[i].getNode());
 669       }
 670     }
 671   }
 672
 673   // Finally, if the node is now dead, remove it from the graph.  The node
 674   // may not be dead if the replacement process recursively simplified to
 675   // something else needing this node.
 676   if (N->use_empty()) {
 677     // Nodes can be reintroduced into the worklist.  Make sure we do not
 678     // process a node that has been replaced.
 679     removeFromWorkList(N);
 680
 681     // Finally, since the node is now dead, remove it from the graph.
 682     DAG.DeleteNode(N);
 683   }
 684   return SDValue(N, 0);
 685 }
 686
 687 void DAGCombiner::
 688 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 689   // Replace all uses.  If any nodes become isomorphic to other nodes and
 690   // are deleted, make sure to remove them from our worklist.
 691   WorkListRemover DeadNodes(*this);
 692   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
 693
 694   // Push the new node and any (possibly new) users onto the worklist.
 695   AddToWorkList(TLO.New.getNode());
 696   AddUsersToWorkList(TLO.New.getNode());
 697
 698   // Finally, if the node is now dead, remove it from the graph.  The node
 699   // may not be dead if the replacement process recursively simplified to
 700   // something else needing this node.
 701   if (TLO.Old.getNode()->use_empty()) {
 702     removeFromWorkList(TLO.Old.getNode());
 703
 704     // If the operands of this node are only used by the node, they will now
 705     // be dead.  Make sure to visit them first to delete dead nodes early.
 706     for (unsigned i = 0, e = TLO.Old.getNode()->getNumOperands(); i != e; ++i)
 707       if (TLO.Old.getNode()->getOperand(i).getNode()->hasOneUse())
 708         AddToWorkList(TLO.Old.getNode()->getOperand(i).getNode());
 709
 710     DAG.DeleteNode(TLO.Old.getNode());
 711   }
 712 }
 713
 714 /// SimplifyDemandedBits - Check the specified integer node value to see if
 715 /// it can be simplified or if things it uses can be simplified by bit
 716 /// propagation.  If so, return true.
 717 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 718   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 719   APInt KnownZero, KnownOne;
 720   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 721     return false;
 722
 723   // Revisit the node.
 724   AddToWorkList(Op.getNode());
 725
 726   // Replace the old value with the new one.
 727   ++NodesCombined;
 728   DEBUG(dbgs() << "\nReplacing.2 ";
 729         TLO.Old.getNode()->dump(&DAG);
 730         dbgs() << "\nWith: ";
 731         TLO.New.getNode()->dump(&DAG);
 732         dbgs() << '\n');
 733
 734   CommitTargetLoweringOpt(TLO);
 735   return true;
 736 }
 737
 738 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 739   SDLoc dl(Load);
 740   EVT VT = Load->getValueType(0);
 741   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 742
 743   DEBUG(dbgs() << "\nReplacing.9 ";
 744         Load->dump(&DAG);
 745         dbgs() << "\nWith: ";
 746         Trunc.getNode()->dump(&DAG);
 747         dbgs() << '\n');
 748   WorkListRemover DeadNodes(*this);
 749   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc);
 750   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1));
 751   removeFromWorkList(Load);
 752   DAG.DeleteNode(Load);
 753   AddToWorkList(Trunc.getNode());
 754 }
 755
 756 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 757   Replace = false;
 758   SDLoc dl(Op);
 759   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 760     EVT MemVT = LD->getMemoryVT();
 761     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 762       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 763                                                   : ISD::EXTLOAD)
 764       : LD->getExtensionType();
 765     Replace = true;
 766     return DAG.getExtLoad(ExtType, dl, PVT,
 767                           LD->getChain(), LD->getBasePtr(),
 768                           MemVT, LD->getMemOperand());
 769   }
 770
 771   unsigned Opc = Op.getOpcode();
 772   switch (Opc) {
 773   default: break;
 774   case ISD::AssertSext:
 775     return DAG.getNode(ISD::AssertSext, dl, PVT,
 776                        SExtPromoteOperand(Op.getOperand(0), PVT),
 777                        Op.getOperand(1));
 778   case ISD::AssertZext:
 779     return DAG.getNode(ISD::AssertZext, dl, PVT,
 780                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 781                        Op.getOperand(1));
 782   case ISD::Constant: {
 783     unsigned ExtOpc =
 784       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 785     return DAG.getNode(ExtOpc, dl, PVT, Op);
 786   }
 787   }
 788
 789   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 790     return SDValue();
 791   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 792 }
 793
 794 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
 795   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
 796     return SDValue();
 797   EVT OldVT = Op.getValueType();
 798   SDLoc dl(Op);
 799   bool Replace = false;
 800   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 801   if (NewOp.getNode() == 0)
 802     return SDValue();
 803   AddToWorkList(NewOp.getNode());
 804
 805   if (Replace)
 806     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 807   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
 808                      DAG.getValueType(OldVT));
 809 }
 810
 811 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
 812   EVT OldVT = Op.getValueType();
 813   SDLoc dl(Op);
 814   bool Replace = false;
 815   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 816   if (NewOp.getNode() == 0)
 817     return SDValue();
 818   AddToWorkList(NewOp.getNode());
 819
 820   if (Replace)
 821     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 822   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
 823 }
 824
 825 /// PromoteIntBinOp - Promote the specified integer binary operation if the
 826 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 827 /// promote i16 operations to i32 since i16 instructions are longer.
 828 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
 829   if (!LegalOperations)
 830     return SDValue();
 831
 832   EVT VT = Op.getValueType();
 833   if (VT.isVector() || !VT.isInteger())
 834     return SDValue();
 835
 836   // If operation type is 'undesirable', e.g. i16 on x86, consider
 837   // promoting it.
 838   unsigned Opc = Op.getOpcode();
 839   if (TLI.isTypeDesirableForOp(Opc, VT))
 840     return SDValue();
 841
 842   EVT PVT = VT;
 843   // Consult target whether it is a good idea to promote this operation and
 844   // what's the right type to promote it to.
 845   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 846     assert(PVT != VT && "Don't know what type to promote to!");
 847
 848     bool Replace0 = false;
 849     SDValue N0 = Op.getOperand(0);
 850     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
 851     if (NN0.getNode() == 0)
 852       return SDValue();
 853
 854     bool Replace1 = false;
 855     SDValue N1 = Op.getOperand(1);
 856     SDValue NN1;
 857     if (N0 == N1)
 858       NN1 = NN0;
 859     else {
 860       NN1 = PromoteOperand(N1, PVT, Replace1);
 861       if (NN1.getNode() == 0)
 862         return SDValue();
 863     }
 864
 865     AddToWorkList(NN0.getNode());
 866     if (NN1.getNode())
 867       AddToWorkList(NN1.getNode());
 868
 869     if (Replace0)
 870       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
 871     if (Replace1)
 872       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
 873
 874     DEBUG(dbgs() << "\nPromoting ";
 875           Op.getNode()->dump(&DAG));
 876     SDLoc dl(Op);
 877     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 878                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
 879   }
 880   return SDValue();
 881 }
 882
 883 /// PromoteIntShiftOp - Promote the specified integer shift operation if the
 884 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 885 /// promote i16 operations to i32 since i16 instructions are longer.
 886 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
 887   if (!LegalOperations)
 888     return SDValue();
 889
 890   EVT VT = Op.getValueType();
 891   if (VT.isVector() || !VT.isInteger())
 892     return SDValue();
 893
 894   // If operation type is 'undesirable', e.g. i16 on x86, consider
 895   // promoting it.
 896   unsigned Opc = Op.getOpcode();
 897   if (TLI.isTypeDesirableForOp(Opc, VT))
 898     return SDValue();
 899
 900   EVT PVT = VT;
 901   // Consult target whether it is a good idea to promote this operation and
 902   // what's the right type to promote it to.
 903   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 904     assert(PVT != VT && "Don't know what type to promote to!");
 905
 906     bool Replace = false;
 907     SDValue N0 = Op.getOperand(0);
 908     if (Opc == ISD::SRA)
 909       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
 910     else if (Opc == ISD::SRL)
 911       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
 912     else
 913       N0 = PromoteOperand(N0, PVT, Replace);
 914     if (N0.getNode() == 0)
 915       return SDValue();
 916
 917     AddToWorkList(N0.getNode());
 918     if (Replace)
 919       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
 920
 921     DEBUG(dbgs() << "\nPromoting ";
 922           Op.getNode()->dump(&DAG));
 923     SDLoc dl(Op);
 924     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 925                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
 926   }
 927   return SDValue();
 928 }
 929
 930 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
 931   if (!LegalOperations)
 932     return SDValue();
 933
 934   EVT VT = Op.getValueType();
 935   if (VT.isVector() || !VT.isInteger())
 936     return SDValue();
 937
 938   // If operation type is 'undesirable', e.g. i16 on x86, consider
 939   // promoting it.
 940   unsigned Opc = Op.getOpcode();
 941   if (TLI.isTypeDesirableForOp(Opc, VT))
 942     return SDValue();
 943
 944   EVT PVT = VT;
 945   // Consult target whether it is a good idea to promote this operation and
 946   // what's the right type to promote it to.
 947   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 948     assert(PVT != VT && "Don't know what type to promote to!");
 949     // fold (aext (aext x)) -> (aext x)
 950     // fold (aext (zext x)) -> (zext x)
 951     // fold (aext (sext x)) -> (sext x)
 952     DEBUG(dbgs() << "\nPromoting ";
 953           Op.getNode()->dump(&DAG));
 954     return DAG.getNode(Op.getOpcode(), SDLoc(Op), VT, Op.getOperand(0));
 955   }
 956   return SDValue();
 957 }
 958
 959 bool DAGCombiner::PromoteLoad(SDValue Op) {
 960   if (!LegalOperations)
 961     return false;
 962
 963   EVT VT = Op.getValueType();
 964   if (VT.isVector() || !VT.isInteger())
 965     return false;
 966
 967   // If operation type is 'undesirable', e.g. i16 on x86, consider
 968   // promoting it.
 969   unsigned Opc = Op.getOpcode();
 970   if (TLI.isTypeDesirableForOp(Opc, VT))
 971     return false;
 972
 973   EVT PVT = VT;
 974   // Consult target whether it is a good idea to promote this operation and
 975   // what's the right type to promote it to.
 976   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 977     assert(PVT != VT && "Don't know what type to promote to!");
 978
 979     SDLoc dl(Op);
 980     SDNode *N = Op.getNode();
 981     LoadSDNode *LD = cast<LoadSDNode>(N);
 982     EVT MemVT = LD->getMemoryVT();
 983     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 984       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 985                                                   : ISD::EXTLOAD)
 986       : LD->getExtensionType();
 987     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
 988                                    LD->getChain(), LD->getBasePtr(),
 989                                    MemVT, LD->getMemOperand());
 990     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
 991
 992     DEBUG(dbgs() << "\nPromoting ";
 993           N->dump(&DAG);
 994           dbgs() << "\nTo: ";
 995           Result.getNode()->dump(&DAG);
 996           dbgs() << '\n');
 997     WorkListRemover DeadNodes(*this);
 998     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 999     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1));
1000     removeFromWorkList(N);
1001     DAG.DeleteNode(N);
1002     AddToWorkList(Result.getNode());
1003     return true;
1004   }
1005   return false;
1006 }
1007
1008
1009 //===----------------------------------------------------------------------===//
1010 //  Main DAG Combiner implementation
1011 //===----------------------------------------------------------------------===//
1012
1013 void DAGCombiner::Run(CombineLevel AtLevel) {
1014   // set the instance variables, so that the various visit routines may use it.
1015   Level = AtLevel;
1016   LegalOperations = Level >= AfterLegalizeVectorOps;
1017   LegalTypes = Level >= AfterLegalizeTypes;
1018
1019   // Add all the dag nodes to the worklist.
1020   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
1021        E = DAG.allnodes_end(); I != E; ++I)
1022     AddToWorkList(I);
1023
1024   // Create a dummy node (which is not added to allnodes), that adds a reference
1025   // to the root node, preventing it from being deleted, and tracking any
1026   // changes of the root.
1027   HandleSDNode Dummy(DAG.getRoot());
1028
1029   // The root of the dag may dangle to deleted nodes until the dag combiner is
1030   // done.  Set it to null to avoid confusion.
1031   DAG.setRoot(SDValue());
1032
1033   // while the worklist isn't empty, find a node and
1034   // try and combine it.
1035   while (!WorkListContents.empty()) {
1036     SDNode *N;
1037     // The WorkListOrder holds the SDNodes in order, but it may contain
1038     // duplicates.
1039     // In order to avoid a linear scan, we use a set (O(log N)) to hold what the
1040     // worklist *should* contain, and check the node we want to visit is should
1041     // actually be visited.
1042     do {
1043       N = WorkListOrder.pop_back_val();
1044     } while (!WorkListContents.erase(N));
1045
1046     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1047     // N is deleted from the DAG, since they too may now be dead or may have a
1048     // reduced number of uses, allowing other xforms.
1049     if (N->use_empty() && N != &Dummy) {
1050       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1051         AddToWorkList(N->getOperand(i).getNode());
1052
1053       DAG.DeleteNode(N);
1054       continue;
1055     }
1056
1057     SDValue RV = combine(N);
1058
1059     if (RV.getNode() == 0)
1060       continue;
1061
1062     ++NodesCombined;
1063
1064     // If we get back the same node we passed in, rather than a new node or
1065     // zero, we know that the node must have defined multiple values and
1066     // CombineTo was used.  Since CombineTo takes care of the worklist
1067     // mechanics for us, we have no work to do in this case.
1068     if (RV.getNode() == N)
1069       continue;
1070
1071     assert(N->getOpcode() != ISD::DELETED_NODE &&
1072            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1073            "Node was deleted but visit returned new node!");
1074
1075     DEBUG(dbgs() << "\nReplacing.3 ";
1076           N->dump(&DAG);
1077           dbgs() << "\nWith: ";
1078           RV.getNode()->dump(&DAG);
1079           dbgs() << '\n');
1080
1081     // Transfer debug value.
1082     DAG.TransferDbgValues(SDValue(N, 0), RV);
1083     WorkListRemover DeadNodes(*this);
1084     if (N->getNumValues() == RV.getNode()->getNumValues())
1085       DAG.ReplaceAllUsesWith(N, RV.getNode());
1086     else {
1087       assert(N->getValueType(0) == RV.getValueType() &&
1088              N->getNumValues() == 1 && "Type mismatch");
1089       SDValue OpV = RV;
1090       DAG.ReplaceAllUsesWith(N, &OpV);
1091     }
1092
1093     // Push the new node and any users onto the worklist
1094     AddToWorkList(RV.getNode());
1095     AddUsersToWorkList(RV.getNode());
1096
1097     // Add any uses of the old node to the worklist in case this node is the
1098     // last one that uses them.  They may become dead after this node is
1099     // deleted.
1100     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1101       AddToWorkList(N->getOperand(i).getNode());
1102
1103     // Finally, if the node is now dead, remove it from the graph.  The node
1104     // may not be dead if the replacement process recursively simplified to
1105     // something else needing this node.
1106     if (N->use_empty()) {
1107       // Nodes can be reintroduced into the worklist.  Make sure we do not
1108       // process a node that has been replaced.
1109       removeFromWorkList(N);
1110
1111       // Finally, since the node is now dead, remove it from the graph.
1112       DAG.DeleteNode(N);
1113     }
1114   }
1115
1116   // If the root changed (e.g. it was a dead load, update the root).
1117   DAG.setRoot(Dummy.getValue());
1118   DAG.RemoveDeadNodes();
1119 }
1120
1121 SDValue DAGCombiner::visit(SDNode *N) {
1122   switch (N->getOpcode()) {
1123   default: break;
1124   case ISD::TokenFactor:        return visitTokenFactor(N);
1125   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1126   case ISD::ADD:                return visitADD(N);
1127   case ISD::SUB:                return visitSUB(N);
1128   case ISD::ADDC:               return visitADDC(N);
1129   case ISD::SUBC:               return visitSUBC(N);
1130   case ISD::ADDE:               return visitADDE(N);
1131   case ISD::SUBE:               return visitSUBE(N);
1132   case ISD::MUL:                return visitMUL(N);
1133   case ISD::SDIV:               return visitSDIV(N);
1134   case ISD::UDIV:               return visitUDIV(N);
1135   case ISD::SREM:               return visitSREM(N);
1136   case ISD::UREM:               return visitUREM(N);
1137   case ISD::MULHU:              return visitMULHU(N);
1138   case ISD::MULHS:              return visitMULHS(N);
1139   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1140   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1141   case ISD::SMULO:              return visitSMULO(N);
1142   case ISD::UMULO:              return visitUMULO(N);
1143   case ISD::SDIVREM:            return visitSDIVREM(N);
1144   case ISD::UDIVREM:            return visitUDIVREM(N);
1145   case ISD::AND:                return visitAND(N);
1146   case ISD::OR:                 return visitOR(N);
1147   case ISD::XOR:                return visitXOR(N);
1148   case ISD::SHL:                return visitSHL(N);
1149   case ISD::SRA:                return visitSRA(N);
1150   case ISD::SRL:                return visitSRL(N);
1151   case ISD::CTLZ:               return visitCTLZ(N);
1152   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1153   case ISD::CTTZ:               return visitCTTZ(N);
1154   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1155   case ISD::CTPOP:              return visitCTPOP(N);
1156   case ISD::SELECT:             return visitSELECT(N);
1157   case ISD::VSELECT:            return visitVSELECT(N);
1158   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1159   case ISD::SETCC:              return visitSETCC(N);
1160   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1161   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1162   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1163   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1164   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1165   case ISD::BITCAST:            return visitBITCAST(N);
1166   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1167   case ISD::FADD:               return visitFADD(N);
1168   case ISD::FSUB:               return visitFSUB(N);
1169   case ISD::FMUL:               return visitFMUL(N);
1170   case ISD::FMA:                return visitFMA(N);
1171   case ISD::FDIV:               return visitFDIV(N);
1172   case ISD::FREM:               return visitFREM(N);
1173   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1174   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1175   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1176   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1177   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1178   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1179   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1180   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1181   case ISD::FNEG:               return visitFNEG(N);
1182   case ISD::FABS:               return visitFABS(N);
1183   case ISD::FFLOOR:             return visitFFLOOR(N);
1184   case ISD::FCEIL:              return visitFCEIL(N);
1185   case ISD::FTRUNC:             return visitFTRUNC(N);
1186   case ISD::BRCOND:             return visitBRCOND(N);
1187   case ISD::BR_CC:              return visitBR_CC(N);
1188   case ISD::LOAD:               return visitLOAD(N);
1189   case ISD::STORE:              return visitSTORE(N);
1190   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1191   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1192   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1193   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1194   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1195   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1196   }
1197   return SDValue();
1198 }
1199
1200 SDValue DAGCombiner::combine(SDNode *N) {
1201   SDValue RV = visit(N);
1202
1203   // If nothing happened, try a target-specific DAG combine.
1204   if (RV.getNode() == 0) {
1205     assert(N->getOpcode() != ISD::DELETED_NODE &&
1206            "Node was deleted but visit returned NULL!");
1207
1208     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1209         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1210
1211       // Expose the DAG combiner to the target combiner impls.
1212       TargetLowering::DAGCombinerInfo
1213         DagCombineInfo(DAG, Level, false, this);
1214
1215       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1216     }
1217   }
1218
1219   // If nothing happened still, try promoting the operation.
1220   if (RV.getNode() == 0) {
1221     switch (N->getOpcode()) {
1222     default: break;
1223     case ISD::ADD:
1224     case ISD::SUB:
1225     case ISD::MUL:
1226     case ISD::AND:
1227     case ISD::OR:
1228     case ISD::XOR:
1229       RV = PromoteIntBinOp(SDValue(N, 0));
1230       break;
1231     case ISD::SHL:
1232     case ISD::SRA:
1233     case ISD::SRL:
1234       RV = PromoteIntShiftOp(SDValue(N, 0));
1235       break;
1236     case ISD::SIGN_EXTEND:
1237     case ISD::ZERO_EXTEND:
1238     case ISD::ANY_EXTEND:
1239       RV = PromoteExtend(SDValue(N, 0));
1240       break;
1241     case ISD::LOAD:
1242       if (PromoteLoad(SDValue(N, 0)))
1243         RV = SDValue(N, 0);
1244       break;
1245     }
1246   }
1247
1248   // If N is a commutative binary node, try commuting it to enable more
1249   // sdisel CSE.
1250   if (RV.getNode() == 0 &&
1251       SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1252       N->getNumValues() == 1) {
1253     SDValue N0 = N->getOperand(0);
1254     SDValue N1 = N->getOperand(1);
1255
1256     // Constant operands are canonicalized to RHS.
1257     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1258       SDValue Ops[] = { N1, N0 };
1259       SDNode *CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(),
1260                                             Ops, 2);
1261       if (CSENode)
1262         return SDValue(CSENode, 0);
1263     }
1264   }
1265
1266   return RV;
1267 }
1268
1269 /// getInputChainForNode - Given a node, return its input chain if it has one,
1270 /// otherwise return a null sd operand.
1271 static SDValue getInputChainForNode(SDNode *N) {
1272   if (unsigned NumOps = N->getNumOperands()) {
1273     if (N->getOperand(0).getValueType() == MVT::Other)
1274       return N->getOperand(0);
1275     if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1276       return N->getOperand(NumOps-1);
1277     for (unsigned i = 1; i < NumOps-1; ++i)
1278       if (N->getOperand(i).getValueType() == MVT::Other)
1279         return N->getOperand(i);
1280   }
1281   return SDValue();
1282 }
1283
1284 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1285   // If N has two operands, where one has an input chain equal to the other,
1286   // the 'other' chain is redundant.
1287   if (N->getNumOperands() == 2) {
1288     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1289       return N->getOperand(0);
1290     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1291       return N->getOperand(1);
1292   }
1293
1294   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1295   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1296   SmallPtrSet<SDNode*, 16> SeenOps;
1297   bool Changed = false;             // If we should replace this token factor.
1298
1299   // Start out with this token factor.
1300   TFs.push_back(N);
1301
1302   // Iterate through token factors.  The TFs grows when new token factors are
1303   // encountered.
1304   for (unsigned i = 0; i < TFs.size(); ++i) {
1305     SDNode *TF = TFs[i];
1306
1307     // Check each of the operands.
1308     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
1309       SDValue Op = TF->getOperand(i);
1310
1311       switch (Op.getOpcode()) {
1312       case ISD::EntryToken:
1313         // Entry tokens don't need to be added to the list. They are
1314         // rededundant.
1315         Changed = true;
1316         break;
1317
1318       case ISD::TokenFactor:
1319         if (Op.hasOneUse() &&
1320             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1321           // Queue up for processing.
1322           TFs.push_back(Op.getNode());
1323           // Clean up in case the token factor is removed.
1324           AddToWorkList(Op.getNode());
1325           Changed = true;
1326           break;
1327         }
1328         // Fall thru
1329
1330       default:
1331         // Only add if it isn't already in the list.
1332         if (SeenOps.insert(Op.getNode()))
1333           Ops.push_back(Op);
1334         else
1335           Changed = true;
1336         break;
1337       }
1338     }
1339   }
1340
1341   SDValue Result;
1342
1343   // If we've change things around then replace token factor.
1344   if (Changed) {
1345     if (Ops.empty()) {
1346       // The entry token is the only possible outcome.
1347       Result = DAG.getEntryNode();
1348     } else {
1349       // New and improved token factor.
1350       Result = DAG.getNode(ISD::TokenFactor, SDLoc(N),
1351                            MVT::Other, &Ops[0], Ops.size());
1352     }
1353
1354     // Don't add users to work list.
1355     return CombineTo(N, Result, false);
1356   }
1357
1358   return Result;
1359 }
1360
1361 /// MERGE_VALUES can always be eliminated.
1362 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1363   WorkListRemover DeadNodes(*this);
1364   // Replacing results may cause a different MERGE_VALUES to suddenly
1365   // be CSE'd with N, and carry its uses with it. Iterate until no
1366   // uses remain, to ensure that the node can be safely deleted.
1367   // First add the users of this node to the work list so that they
1368   // can be tried again once they have new operands.
1369   AddUsersToWorkList(N);
1370   do {
1371     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1372       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i));
1373   } while (!N->use_empty());
1374   removeFromWorkList(N);
1375   DAG.DeleteNode(N);
1376   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1377 }
1378
1379 static
1380 SDValue combineShlAddConstant(SDLoc DL, SDValue N0, SDValue N1,
1381                               SelectionDAG &DAG) {
1382   EVT VT = N0.getValueType();
1383   SDValue N00 = N0.getOperand(0);
1384   SDValue N01 = N0.getOperand(1);
1385   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N01);
1386
1387   if (N01C && N00.getOpcode() == ISD::ADD && N00.getNode()->hasOneUse() &&
1388       isa<ConstantSDNode>(N00.getOperand(1))) {
1389     // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1390     N0 = DAG.getNode(ISD::ADD, SDLoc(N0), VT,
1391                      DAG.getNode(ISD::SHL, SDLoc(N00), VT,
1392                                  N00.getOperand(0), N01),
1393                      DAG.getNode(ISD::SHL, SDLoc(N01), VT,
1394                                  N00.getOperand(1), N01));
1395     return DAG.getNode(ISD::ADD, DL, VT, N0, N1);
1396   }
1397
1398   return SDValue();
1399 }
1400
1401 SDValue DAGCombiner::visitADD(SDNode *N) {
1402   SDValue N0 = N->getOperand(0);
1403   SDValue N1 = N->getOperand(1);
1404   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1405   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1406   EVT VT = N0.getValueType();
1407
1408   // fold vector ops
1409   if (VT.isVector()) {
1410     SDValue FoldedVOp = SimplifyVBinOp(N);
1411     if (FoldedVOp.getNode()) return FoldedVOp;
1412
1413     // fold (add x, 0) -> x, vector edition
1414     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1415       return N0;
1416     if (ISD::isBuildVectorAllZeros(N0.getNode()))
1417       return N1;
1418   }
1419
1420   // fold (add x, undef) -> undef
1421   if (N0.getOpcode() == ISD::UNDEF)
1422     return N0;
1423   if (N1.getOpcode() == ISD::UNDEF)
1424     return N1;
1425   // fold (add c1, c2) -> c1+c2
1426   if (N0C && N1C)
1427     return DAG.FoldConstantArithmetic(ISD::ADD, VT, N0C, N1C);
1428   // canonicalize constant to RHS
1429   if (N0C && !N1C)
1430     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N1, N0);
1431   // fold (add x, 0) -> x
1432   if (N1C && N1C->isNullValue())
1433     return N0;
1434   // fold (add Sym, c) -> Sym+c
1435   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1436     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1437         GA->getOpcode() == ISD::GlobalAddress)
1438       return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1439                                   GA->getOffset() +
1440                                     (uint64_t)N1C->getSExtValue());
1441   // fold ((c1-A)+c2) -> (c1+c2)-A
1442   if (N1C && N0.getOpcode() == ISD::SUB)
1443     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
1444       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1445                          DAG.getConstant(N1C->getAPIntValue()+
1446                                          N0C->getAPIntValue(), VT),
1447                          N0.getOperand(1));
1448   // reassociate add
1449   SDValue RADD = ReassociateOps(ISD::ADD, SDLoc(N), N0, N1);
1450   if (RADD.getNode() != 0)
1451     return RADD;
1452   // fold ((0-A) + B) -> B-A
1453   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
1454       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
1455     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1, N0.getOperand(1));
1456   // fold (A + (0-B)) -> A-B
1457   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
1458       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
1459     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1.getOperand(1));
1460   // fold (A+(B-A)) -> B
1461   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1462     return N1.getOperand(0);
1463   // fold ((B-A)+A) -> B
1464   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1465     return N0.getOperand(0);
1466   // fold (A+(B-(A+C))) to (B-C)
1467   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1468       N0 == N1.getOperand(1).getOperand(0))
1469     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1470                        N1.getOperand(1).getOperand(1));
1471   // fold (A+(B-(C+A))) to (B-C)
1472   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1473       N0 == N1.getOperand(1).getOperand(1))
1474     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1475                        N1.getOperand(1).getOperand(0));
1476   // fold (A+((B-A)+or-C)) to (B+or-C)
1477   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1478       N1.getOperand(0).getOpcode() == ISD::SUB &&
1479       N0 == N1.getOperand(0).getOperand(1))
1480     return DAG.getNode(N1.getOpcode(), SDLoc(N), VT,
1481                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1482
1483   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1484   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1485     SDValue N00 = N0.getOperand(0);
1486     SDValue N01 = N0.getOperand(1);
1487     SDValue N10 = N1.getOperand(0);
1488     SDValue N11 = N1.getOperand(1);
1489
1490     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1491       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1492                          DAG.getNode(ISD::ADD, SDLoc(N0), VT, N00, N10),
1493                          DAG.getNode(ISD::ADD, SDLoc(N1), VT, N01, N11));
1494   }
1495
1496   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1497     return SDValue(N, 0);
1498
1499   // fold (a+b) -> (a|b) iff a and b share no bits.
1500   if (VT.isInteger() && !VT.isVector()) {
1501     APInt LHSZero, LHSOne;
1502     APInt RHSZero, RHSOne;
1503     DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1504
1505     if (LHSZero.getBoolValue()) {
1506       DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1507
1508       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1509       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1510       if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1511         return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1);
1512     }
1513   }
1514
1515   // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1516   if (N0.getOpcode() == ISD::SHL && N0.getNode()->hasOneUse()) {
1517     SDValue Result = combineShlAddConstant(SDLoc(N), N0, N1, DAG);
1518     if (Result.getNode()) return Result;
1519   }
1520   if (N1.getOpcode() == ISD::SHL && N1.getNode()->hasOneUse()) {
1521     SDValue Result = combineShlAddConstant(SDLoc(N), N1, N0, DAG);
1522     if (Result.getNode()) return Result;
1523   }
1524
1525   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1526   if (N1.getOpcode() == ISD::SHL &&
1527       N1.getOperand(0).getOpcode() == ISD::SUB)
1528     if (ConstantSDNode *C =
1529           dyn_cast<ConstantSDNode>(N1.getOperand(0).getOperand(0)))
1530       if (C->getAPIntValue() == 0)
1531         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0,
1532                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1533                                        N1.getOperand(0).getOperand(1),
1534                                        N1.getOperand(1)));
1535   if (N0.getOpcode() == ISD::SHL &&
1536       N0.getOperand(0).getOpcode() == ISD::SUB)
1537     if (ConstantSDNode *C =
1538           dyn_cast<ConstantSDNode>(N0.getOperand(0).getOperand(0)))
1539       if (C->getAPIntValue() == 0)
1540         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1,
1541                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1542                                        N0.getOperand(0).getOperand(1),
1543                                        N0.getOperand(1)));
1544
1545   if (N1.getOpcode() == ISD::AND) {
1546     SDValue AndOp0 = N1.getOperand(0);
1547     ConstantSDNode *AndOp1 = dyn_cast<ConstantSDNode>(N1->getOperand(1));
1548     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1549     unsigned DestBits = VT.getScalarType().getSizeInBits();
1550
1551     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1552     // and similar xforms where the inner op is either ~0 or 0.
1553     if (NumSignBits == DestBits && AndOp1 && AndOp1->isOne()) {
1554       SDLoc DL(N);
1555       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1556     }
1557   }
1558
1559   // add (sext i1), X -> sub X, (zext i1)
1560   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1561       N0.getOperand(0).getValueType() == MVT::i1 &&
1562       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1563     SDLoc DL(N);
1564     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1565     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1566   }
1567
1568   return SDValue();
1569 }
1570
1571 SDValue DAGCombiner::visitADDC(SDNode *N) {
1572   SDValue N0 = N->getOperand(0);
1573   SDValue N1 = N->getOperand(1);
1574   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1575   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1576   EVT VT = N0.getValueType();
1577
1578   // If the flag result is dead, turn this into an ADD.
1579   if (!N->hasAnyUseOfValue(1))
1580     return CombineTo(N, DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N1),
1581                      DAG.getNode(ISD::CARRY_FALSE,
1582                                  SDLoc(N), MVT::Glue));
1583
1584   // canonicalize constant to RHS.
1585   if (N0C && !N1C)
1586     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N1, N0);
1587
1588   // fold (addc x, 0) -> x + no carry out
1589   if (N1C && N1C->isNullValue())
1590     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1591                                         SDLoc(N), MVT::Glue));
1592
1593   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1594   APInt LHSZero, LHSOne;
1595   APInt RHSZero, RHSOne;
1596   DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1597
1598   if (LHSZero.getBoolValue()) {
1599     DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1600
1601     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1602     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1603     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1604       return CombineTo(N, DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1),
1605                        DAG.getNode(ISD::CARRY_FALSE,
1606                                    SDLoc(N), MVT::Glue));
1607   }
1608
1609   return SDValue();
1610 }
1611
1612 SDValue DAGCombiner::visitADDE(SDNode *N) {
1613   SDValue N0 = N->getOperand(0);
1614   SDValue N1 = N->getOperand(1);
1615   SDValue CarryIn = N->getOperand(2);
1616   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1617   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1618
1619   // canonicalize constant to RHS
1620   if (N0C && !N1C)
1621     return DAG.getNode(ISD::ADDE, SDLoc(N), N->getVTList(),
1622                        N1, N0, CarryIn);
1623
1624   // fold (adde x, y, false) -> (addc x, y)
1625   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1626     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N0, N1);
1627
1628   return SDValue();
1629 }
1630
1631 // Since it may not be valid to emit a fold to zero for vector initializers
1632 // check if we can before folding.
1633 static SDValue tryFoldToZero(SDLoc DL, const TargetLowering &TLI, EVT VT,
1634                              SelectionDAG &DAG,
1635                              bool LegalOperations, bool LegalTypes) {
1636   if (!VT.isVector())
1637     return DAG.getConstant(0, VT);
1638   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT)) {
1639     // Produce a vector of zeros.
1640     EVT ElemTy = VT.getVectorElementType();
1641     if (LegalTypes && TLI.getTypeAction(*DAG.getContext(), ElemTy) ==
1642                       TargetLowering::TypePromoteInteger)
1643       ElemTy = TLI.getTypeToTransformTo(*DAG.getContext(), ElemTy);
1644     assert((!LegalTypes || TLI.isTypeLegal(ElemTy)) &&
1645            "Type for zero vector elements is not legal");
1646     SDValue El = DAG.getConstant(0, ElemTy);
1647     std::vector<SDValue> Ops(VT.getVectorNumElements(), El);
1648     return DAG.getNode(ISD::BUILD_VECTOR, DL, VT,
1649       &Ops[0], Ops.size());
1650   }
1651   return SDValue();
1652 }
1653
1654 SDValue DAGCombiner::visitSUB(SDNode *N) {
1655   SDValue N0 = N->getOperand(0);
1656   SDValue N1 = N->getOperand(1);
1657   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1658   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1659   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? 0 :
1660     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1661   EVT VT = N0.getValueType();
1662
1663   // fold vector ops
1664   if (VT.isVector()) {
1665     SDValue FoldedVOp = SimplifyVBinOp(N);
1666     if (FoldedVOp.getNode()) return FoldedVOp;
1667
1668     // fold (sub x, 0) -> x, vector edition
1669     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1670       return N0;
1671   }
1672
1673   // fold (sub x, x) -> 0
1674   // FIXME: Refactor this and xor and other similar operations together.
1675   if (N0 == N1)
1676     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
1677   // fold (sub c1, c2) -> c1-c2
1678   if (N0C && N1C)
1679     return DAG.FoldConstantArithmetic(ISD::SUB, VT, N0C, N1C);
1680   // fold (sub x, c) -> (add x, -c)
1681   if (N1C)
1682     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0,
1683                        DAG.getConstant(-N1C->getAPIntValue(), VT));
1684   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1685   if (N0C && N0C->isAllOnesValue())
1686     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
1687   // fold A-(A-B) -> B
1688   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1689     return N1.getOperand(1);
1690   // fold (A+B)-A -> B
1691   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1692     return N0.getOperand(1);
1693   // fold (A+B)-B -> A
1694   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1695     return N0.getOperand(0);
1696   // fold C2-(A+C1) -> (C2-C1)-A
1697   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1698     SDValue NewC = DAG.getConstant(N0C->getAPIntValue() - N1C1->getAPIntValue(),
1699                                    VT);
1700     return DAG.getNode(ISD::SUB, SDLoc(N), VT, NewC,
1701                        N1.getOperand(0));
1702   }
1703   // fold ((A+(B+or-C))-B) -> A+or-C
1704   if (N0.getOpcode() == ISD::ADD &&
1705       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1706        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1707       N0.getOperand(1).getOperand(0) == N1)
1708     return DAG.getNode(N0.getOperand(1).getOpcode(), SDLoc(N), VT,
1709                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1710   // fold ((A+(C+B))-B) -> A+C
1711   if (N0.getOpcode() == ISD::ADD &&
1712       N0.getOperand(1).getOpcode() == ISD::ADD &&
1713       N0.getOperand(1).getOperand(1) == N1)
1714     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1715                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1716   // fold ((A-(B-C))-C) -> A-B
1717   if (N0.getOpcode() == ISD::SUB &&
1718       N0.getOperand(1).getOpcode() == ISD::SUB &&
1719       N0.getOperand(1).getOperand(1) == N1)
1720     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1721                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1722
1723   // If either operand of a sub is undef, the result is undef
1724   if (N0.getOpcode() == ISD::UNDEF)
1725     return N0;
1726   if (N1.getOpcode() == ISD::UNDEF)
1727     return N1;
1728
1729   // If the relocation model supports it, consider symbol offsets.
1730   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1731     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1732       // fold (sub Sym, c) -> Sym-c
1733       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1734         return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1735                                     GA->getOffset() -
1736                                       (uint64_t)N1C->getSExtValue());
1737       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1738       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1739         if (GA->getGlobal() == GB->getGlobal())
1740           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1741                                  VT);
1742     }
1743
1744   return SDValue();
1745 }
1746
1747 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1748   SDValue N0 = N->getOperand(0);
1749   SDValue N1 = N->getOperand(1);
1750   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1751   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1752   EVT VT = N0.getValueType();
1753
1754   // If the flag result is dead, turn this into an SUB.
1755   if (!N->hasAnyUseOfValue(1))
1756     return CombineTo(N, DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1),
1757                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1758                                  MVT::Glue));
1759
1760   // fold (subc x, x) -> 0 + no borrow
1761   if (N0 == N1)
1762     return CombineTo(N, DAG.getConstant(0, VT),
1763                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1764                                  MVT::Glue));
1765
1766   // fold (subc x, 0) -> x + no borrow
1767   if (N1C && N1C->isNullValue())
1768     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1769                                         MVT::Glue));
1770
1771   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1772   if (N0C && N0C->isAllOnesValue())
1773     return CombineTo(N, DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0),
1774                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1775                                  MVT::Glue));
1776
1777   return SDValue();
1778 }
1779
1780 SDValue DAGCombiner::visitSUBE(SDNode *N) {
1781   SDValue N0 = N->getOperand(0);
1782   SDValue N1 = N->getOperand(1);
1783   SDValue CarryIn = N->getOperand(2);
1784
1785   // fold (sube x, y, false) -> (subc x, y)
1786   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1787     return DAG.getNode(ISD::SUBC, SDLoc(N), N->getVTList(), N0, N1);
1788
1789   return SDValue();
1790 }
1791
1792 /// isConstantSplatVector - Returns true if N is a BUILD_VECTOR node whose
1793 /// elements are all the same constant or undefined.
1794 static bool isConstantSplatVector(SDNode *N, APInt& SplatValue) {
1795   BuildVectorSDNode *C = dyn_cast<BuildVectorSDNode>(N);
1796   if (!C)
1797     return false;
1798
1799   APInt SplatUndef;
1800   unsigned SplatBitSize;
1801   bool HasAnyUndefs;
1802   EVT EltVT = N->getValueType(0).getVectorElementType();
1803   return (C->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
1804                              HasAnyUndefs) &&
1805           EltVT.getSizeInBits() >= SplatBitSize);
1806 }
1807
1808 SDValue DAGCombiner::visitMUL(SDNode *N) {
1809   SDValue N0 = N->getOperand(0);
1810   SDValue N1 = N->getOperand(1);
1811   EVT VT = N0.getValueType();
1812
1813   // fold (mul x, undef) -> 0
1814   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1815     return DAG.getConstant(0, VT);
1816
1817   bool N0IsConst = false;
1818   bool N1IsConst = false;
1819   APInt ConstValue0, ConstValue1;
1820   // fold vector ops
1821   if (VT.isVector()) {
1822     SDValue FoldedVOp = SimplifyVBinOp(N);
1823     if (FoldedVOp.getNode()) return FoldedVOp;
1824
1825     N0IsConst = isConstantSplatVector(N0.getNode(), ConstValue0);
1826     N1IsConst = isConstantSplatVector(N1.getNode(), ConstValue1);
1827   } else {
1828     N0IsConst = dyn_cast<ConstantSDNode>(N0) != 0;
1829     ConstValue0 = N0IsConst ? (dyn_cast<ConstantSDNode>(N0))->getAPIntValue()
1830                             : APInt();
1831     N1IsConst = dyn_cast<ConstantSDNode>(N1) != 0;
1832     ConstValue1 = N1IsConst ? (dyn_cast<ConstantSDNode>(N1))->getAPIntValue()
1833                             : APInt();
1834   }
1835
1836   // fold (mul c1, c2) -> c1*c2
1837   if (N0IsConst && N1IsConst)
1838     return DAG.FoldConstantArithmetic(ISD::MUL, VT, N0.getNode(), N1.getNode());
1839
1840   // canonicalize constant to RHS
1841   if (N0IsConst && !N1IsConst)
1842     return DAG.getNode(ISD::MUL, SDLoc(N), VT, N1, N0);
1843   // fold (mul x, 0) -> 0
1844   if (N1IsConst && ConstValue1 == 0)
1845     return N1;
1846   // We require a splat of the entire scalar bit width for non-contiguous
1847   // bit patterns.
1848   bool IsFullSplat =
1849     ConstValue1.getBitWidth() == VT.getScalarType().getSizeInBits();
1850   // fold (mul x, 1) -> x
1851   if (N1IsConst && ConstValue1 == 1 && IsFullSplat)
1852     return N0;
1853   // fold (mul x, -1) -> 0-x
1854   if (N1IsConst && ConstValue1.isAllOnesValue())
1855     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1856                        DAG.getConstant(0, VT), N0);
1857   // fold (mul x, (1 << c)) -> x << c
1858   if (N1IsConst && ConstValue1.isPowerOf2() && IsFullSplat)
1859     return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
1860                        DAG.getConstant(ConstValue1.logBase2(),
1861                                        getShiftAmountTy(N0.getValueType())));
1862   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
1863   if (N1IsConst && (-ConstValue1).isPowerOf2() && IsFullSplat) {
1864     unsigned Log2Val = (-ConstValue1).logBase2();
1865     // FIXME: If the input is something that is easily negated (e.g. a
1866     // single-use add), we should put the negate there.
1867     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1868                        DAG.getConstant(0, VT),
1869                        DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
1870                             DAG.getConstant(Log2Val,
1871                                       getShiftAmountTy(N0.getValueType()))));
1872   }
1873
1874   APInt Val;
1875   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
1876   if (N1IsConst && N0.getOpcode() == ISD::SHL &&
1877       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1878                      isa<ConstantSDNode>(N0.getOperand(1)))) {
1879     SDValue C3 = DAG.getNode(ISD::SHL, SDLoc(N), VT,
1880                              N1, N0.getOperand(1));
1881     AddToWorkList(C3.getNode());
1882     return DAG.getNode(ISD::MUL, SDLoc(N), VT,
1883                        N0.getOperand(0), C3);
1884   }
1885
1886   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
1887   // use.
1888   {
1889     SDValue Sh(0,0), Y(0,0);
1890     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
1891     if (N0.getOpcode() == ISD::SHL &&
1892         (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1893                        isa<ConstantSDNode>(N0.getOperand(1))) &&
1894         N0.getNode()->hasOneUse()) {
1895       Sh = N0; Y = N1;
1896     } else if (N1.getOpcode() == ISD::SHL &&
1897                isa<ConstantSDNode>(N1.getOperand(1)) &&
1898                N1.getNode()->hasOneUse()) {
1899       Sh = N1; Y = N0;
1900     }
1901
1902     if (Sh.getNode()) {
1903       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
1904                                 Sh.getOperand(0), Y);
1905       return DAG.getNode(ISD::SHL, SDLoc(N), VT,
1906                          Mul, Sh.getOperand(1));
1907     }
1908   }
1909
1910   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
1911   if (N1IsConst && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
1912       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1913                      isa<ConstantSDNode>(N0.getOperand(1))))
1914     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1915                        DAG.getNode(ISD::MUL, SDLoc(N0), VT,
1916                                    N0.getOperand(0), N1),
1917                        DAG.getNode(ISD::MUL, SDLoc(N1), VT,
1918                                    N0.getOperand(1), N1));
1919
1920   // reassociate mul
1921   SDValue RMUL = ReassociateOps(ISD::MUL, SDLoc(N), N0, N1);
1922   if (RMUL.getNode() != 0)
1923     return RMUL;
1924
1925   return SDValue();
1926 }
1927
1928 SDValue DAGCombiner::visitSDIV(SDNode *N) {
1929   SDValue N0 = N->getOperand(0);
1930   SDValue N1 = N->getOperand(1);
1931   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1932   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1933   EVT VT = N->getValueType(0);
1934
1935   // fold vector ops
1936   if (VT.isVector()) {
1937     SDValue FoldedVOp = SimplifyVBinOp(N);
1938     if (FoldedVOp.getNode()) return FoldedVOp;
1939   }
1940
1941   // fold (sdiv c1, c2) -> c1/c2
1942   if (N0C && N1C && !N1C->isNullValue())
1943     return DAG.FoldConstantArithmetic(ISD::SDIV, VT, N0C, N1C);
1944   // fold (sdiv X, 1) -> X
1945   if (N1C && N1C->getAPIntValue() == 1LL)
1946     return N0;
1947   // fold (sdiv X, -1) -> 0-X
1948   if (N1C && N1C->isAllOnesValue())
1949     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1950                        DAG.getConstant(0, VT), N0);
1951   // If we know the sign bits of both operands are zero, strength reduce to a
1952   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
1953   if (!VT.isVector()) {
1954     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
1955       return DAG.getNode(ISD::UDIV, SDLoc(N), N1.getValueType(),
1956                          N0, N1);
1957   }
1958   // fold (sdiv X, pow2) -> simple ops after legalize
1959   if (N1C && !N1C->isNullValue() &&
1960       (N1C->getAPIntValue().isPowerOf2() ||
1961        (-N1C->getAPIntValue()).isPowerOf2())) {
1962     // If dividing by powers of two is cheap, then don't perform the following
1963     // fold.
1964     if (TLI.isPow2DivCheap())
1965       return SDValue();
1966
1967     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
1968
1969     // Splat the sign bit into the register
1970     SDValue SGN = DAG.getNode(ISD::SRA, SDLoc(N), VT, N0,
1971                               DAG.getConstant(VT.getSizeInBits()-1,
1972                                        getShiftAmountTy(N0.getValueType())));
1973     AddToWorkList(SGN.getNode());
1974
1975     // Add (N0 < 0) ? abs2 - 1 : 0;
1976     SDValue SRL = DAG.getNode(ISD::SRL, SDLoc(N), VT, SGN,
1977                               DAG.getConstant(VT.getSizeInBits() - lg2,
1978                                        getShiftAmountTy(SGN.getValueType())));
1979     SDValue ADD = DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, SRL);
1980     AddToWorkList(SRL.getNode());
1981     AddToWorkList(ADD.getNode());    // Divide by pow2
1982     SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), VT, ADD,
1983                   DAG.getConstant(lg2, getShiftAmountTy(ADD.getValueType())));
1984
1985     // If we're dividing by a positive value, we're done.  Otherwise, we must
1986     // negate the result.
1987     if (N1C->getAPIntValue().isNonNegative())
1988       return SRA;
1989
1990     AddToWorkList(SRA.getNode());
1991     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1992                        DAG.getConstant(0, VT), SRA);
1993   }
1994
1995   // if integer divide is expensive and we satisfy the requirements, emit an
1996   // alternate sequence.
1997   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
1998     SDValue Op = BuildSDIV(N);
1999     if (Op.getNode()) return Op;
2000   }
2001
2002   // undef / X -> 0
2003   if (N0.getOpcode() == ISD::UNDEF)
2004     return DAG.getConstant(0, VT);
2005   // X / undef -> undef
2006   if (N1.getOpcode() == ISD::UNDEF)
2007     return N1;
2008
2009   return SDValue();
2010 }
2011
2012 SDValue DAGCombiner::visitUDIV(SDNode *N) {
2013   SDValue N0 = N->getOperand(0);
2014   SDValue N1 = N->getOperand(1);
2015   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
2016   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
2017   EVT VT = N->getValueType(0);
2018
2019   // fold vector ops
2020   if (VT.isVector()) {
2021     SDValue FoldedVOp = SimplifyVBinOp(N);
2022     if (FoldedVOp.getNode()) return FoldedVOp;
2023   }
2024
2025   // fold (udiv c1, c2) -> c1/c2
2026   if (N0C && N1C && !N1C->isNullValue())
2027     return DAG.FoldConstantArithmetic(ISD::UDIV, VT, N0C, N1C);
2028   // fold (udiv x, (1 << c)) -> x >>u c
2029   if (N1C && N1C->getAPIntValue().isPowerOf2())
2030     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0,
2031                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
2032                                        getShiftAmountTy(N0.getValueType())));
2033   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
2034   if (N1.getOpcode() == ISD::SHL) {
2035     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2036       if (SHC->getAPIntValue().isPowerOf2()) {
2037         EVT ADDVT = N1.getOperand(1).getValueType();
2038         SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N), ADDVT,
2039                                   N1.getOperand(1),
2040                                   DAG.getConstant(SHC->getAPIntValue()
2041                                                                   .logBase2(),
2042                                                   ADDVT));
2043         AddToWorkList(Add.getNode());
2044         return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, Add);
2045       }
2046     }
2047   }
2048   // fold (udiv x, c) -> alternate
2049   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
2050     SDValue Op = BuildUDIV(N);
2051     if (Op.getNode()) return Op;
2052   }
2053
2054   // undef / X -> 0
2055   if (N0.getOpcode() == ISD::UNDEF)
2056     return DAG.getConstant(0, VT);
2057   // X / undef -> undef
2058   if (N1.getOpcode() == ISD::UNDEF)
2059     return N1;
2060
2061   return SDValue();
2062 }
2063
2064 SDValue DAGCombiner::visitSREM(SDNode *N) {
2065   SDValue N0 = N->getOperand(0);
2066   SDValue N1 = N->getOperand(1);
2067   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2068   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2069   EVT VT = N->getValueType(0);
2070
2071   // fold (srem c1, c2) -> c1%c2
2072   if (N0C && N1C && !N1C->isNullValue())
2073     return DAG.FoldConstantArithmetic(ISD::SREM, VT, N0C, N1C);
2074   // If we know the sign bits of both operands are zero, strength reduce to a
2075   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
2076   if (!VT.isVector()) {
2077     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2078       return DAG.getNode(ISD::UREM, SDLoc(N), VT, N0, N1);
2079   }
2080
2081   // If X/C can be simplified by the division-by-constant logic, lower
2082   // X%C to the equivalent of X-X/C*C.
2083   if (N1C && !N1C->isNullValue()) {
2084     SDValue Div = DAG.getNode(ISD::SDIV, SDLoc(N), VT, N0, N1);
2085     AddToWorkList(Div.getNode());
2086     SDValue OptimizedDiv = combine(Div.getNode());
2087     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2088       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2089                                 OptimizedDiv, N1);
2090       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2091       AddToWorkList(Mul.getNode());
2092       return Sub;
2093     }
2094   }
2095
2096   // undef % X -> 0
2097   if (N0.getOpcode() == ISD::UNDEF)
2098     return DAG.getConstant(0, VT);
2099   // X % undef -> undef
2100   if (N1.getOpcode() == ISD::UNDEF)
2101     return N1;
2102
2103   return SDValue();
2104 }
2105
2106 SDValue DAGCombiner::visitUREM(SDNode *N) {
2107   SDValue N0 = N->getOperand(0);
2108   SDValue N1 = N->getOperand(1);
2109   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2110   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2111   EVT VT = N->getValueType(0);
2112
2113   // fold (urem c1, c2) -> c1%c2
2114   if (N0C && N1C && !N1C->isNullValue())
2115     return DAG.FoldConstantArithmetic(ISD::UREM, VT, N0C, N1C);
2116   // fold (urem x, pow2) -> (and x, pow2-1)
2117   if (N1C && !N1C->isNullValue() && N1C->getAPIntValue().isPowerOf2())
2118     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0,
2119                        DAG.getConstant(N1C->getAPIntValue()-1,VT));
2120   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2121   if (N1.getOpcode() == ISD::SHL) {
2122     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2123       if (SHC->getAPIntValue().isPowerOf2()) {
2124         SDValue Add =
2125           DAG.getNode(ISD::ADD, SDLoc(N), VT, N1,
2126                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()),
2127                                  VT));
2128         AddToWorkList(Add.getNode());
2129         return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, Add);
2130       }
2131     }
2132   }
2133
2134   // If X/C can be simplified by the division-by-constant logic, lower
2135   // X%C to the equivalent of X-X/C*C.
2136   if (N1C && !N1C->isNullValue()) {
2137     SDValue Div = DAG.getNode(ISD::UDIV, SDLoc(N), VT, N0, N1);
2138     AddToWorkList(Div.getNode());
2139     SDValue OptimizedDiv = combine(Div.getNode());
2140     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2141       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2142                                 OptimizedDiv, N1);
2143       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2144       AddToWorkList(Mul.getNode());
2145       return Sub;
2146     }
2147   }
2148
2149   // undef % X -> 0
2150   if (N0.getOpcode() == ISD::UNDEF)
2151     return DAG.getConstant(0, VT);
2152   // X % undef -> undef
2153   if (N1.getOpcode() == ISD::UNDEF)
2154     return N1;
2155
2156   return SDValue();
2157 }
2158
2159 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2160   SDValue N0 = N->getOperand(0);
2161   SDValue N1 = N->getOperand(1);
2162   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2163   EVT VT = N->getValueType(0);
2164   SDLoc DL(N);
2165
2166   // fold (mulhs x, 0) -> 0
2167   if (N1C && N1C->isNullValue())
2168     return N1;
2169   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2170   if (N1C && N1C->getAPIntValue() == 1)
2171     return DAG.getNode(ISD::SRA, SDLoc(N), N0.getValueType(), N0,
2172                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2173                                        getShiftAmountTy(N0.getValueType())));
2174   // fold (mulhs x, undef) -> 0
2175   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2176     return DAG.getConstant(0, VT);
2177
2178   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2179   // plus a shift.
2180   if (VT.isSimple() && !VT.isVector()) {
2181     MVT Simple = VT.getSimpleVT();
2182     unsigned SimpleSize = Simple.getSizeInBits();
2183     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2184     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2185       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2186       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2187       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2188       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2189             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2190       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2191     }
2192   }
2193
2194   return SDValue();
2195 }
2196
2197 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2198   SDValue N0 = N->getOperand(0);
2199   SDValue N1 = N->getOperand(1);
2200   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2201   EVT VT = N->getValueType(0);
2202   SDLoc DL(N);
2203
2204   // fold (mulhu x, 0) -> 0
2205   if (N1C && N1C->isNullValue())
2206     return N1;
2207   // fold (mulhu x, 1) -> 0
2208   if (N1C && N1C->getAPIntValue() == 1)
2209     return DAG.getConstant(0, N0.getValueType());
2210   // fold (mulhu x, undef) -> 0
2211   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2212     return DAG.getConstant(0, VT);
2213
2214   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2215   // plus a shift.
2216   if (VT.isSimple() && !VT.isVector()) {
2217     MVT Simple = VT.getSimpleVT();
2218     unsigned SimpleSize = Simple.getSizeInBits();
2219     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2220     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2221       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2222       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2223       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2224       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2225             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2226       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2227     }
2228   }
2229
2230   return SDValue();
2231 }
2232
2233 /// SimplifyNodeWithTwoResults - Perform optimizations common to nodes that
2234 /// compute two values. LoOp and HiOp give the opcodes for the two computations
2235 /// that are being performed. Return true if a simplification was made.
2236 ///
2237 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2238                                                 unsigned HiOp) {
2239   // If the high half is not needed, just compute the low half.
2240   bool HiExists = N->hasAnyUseOfValue(1);
2241   if (!HiExists &&
2242       (!LegalOperations ||
2243        TLI.isOperationLegal(LoOp, N->getValueType(0)))) {
2244     SDValue Res = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0),
2245                               N->op_begin(), N->getNumOperands());
2246     return CombineTo(N, Res, Res);
2247   }
2248
2249   // If the low half is not needed, just compute the high half.
2250   bool LoExists = N->hasAnyUseOfValue(0);
2251   if (!LoExists &&
2252       (!LegalOperations ||
2253        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2254     SDValue Res = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1),
2255                               N->op_begin(), N->getNumOperands());
2256     return CombineTo(N, Res, Res);
2257   }
2258
2259   // If both halves are used, return as it is.
2260   if (LoExists && HiExists)
2261     return SDValue();
2262
2263   // If the two computed results can be simplified separately, separate them.
2264   if (LoExists) {
2265     SDValue Lo = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0),
2266                              N->op_begin(), N->getNumOperands());
2267     AddToWorkList(Lo.getNode());
2268     SDValue LoOpt = combine(Lo.getNode());
2269     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2270         (!LegalOperations ||
2271          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2272       return CombineTo(N, LoOpt, LoOpt);
2273   }
2274
2275   if (HiExists) {
2276     SDValue Hi = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1),
2277                              N->op_begin(), N->getNumOperands());
2278     AddToWorkList(Hi.getNode());
2279     SDValue HiOpt = combine(Hi.getNode());
2280     if (HiOpt.getNode() && HiOpt != Hi &&
2281         (!LegalOperations ||
2282          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2283       return CombineTo(N, HiOpt, HiOpt);
2284   }
2285
2286   return SDValue();
2287 }
2288
2289 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2290   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS);
2291   if (Res.getNode()) return Res;
2292
2293   EVT VT = N->getValueType(0);
2294   SDLoc DL(N);
2295
2296   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2297   // plus a shift.
2298   if (VT.isSimple() && !VT.isVector()) {
2299     MVT Simple = VT.getSimpleVT();
2300     unsigned SimpleSize = Simple.getSizeInBits();
2301     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2302     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2303       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2304       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2305       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2306       // Compute the high part as N1.
2307       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2308             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2309       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2310       // Compute the low part as N0.
2311       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2312       return CombineTo(N, Lo, Hi);
2313     }
2314   }
2315
2316   return SDValue();
2317 }
2318
2319 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2320   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU);
2321   if (Res.getNode()) return Res;
2322
2323   EVT VT = N->getValueType(0);
2324   SDLoc DL(N);
2325
2326   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2327   // plus a shift.
2328   if (VT.isSimple() && !VT.isVector()) {
2329     MVT Simple = VT.getSimpleVT();
2330     unsigned SimpleSize = Simple.getSizeInBits();
2331     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2332     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2333       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2334       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2335       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2336       // Compute the high part as N1.
2337       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2338             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2339       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2340       // Compute the low part as N0.
2341       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2342       return CombineTo(N, Lo, Hi);
2343     }
2344   }
2345
2346   return SDValue();
2347 }
2348
2349 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2350   // (smulo x, 2) -> (saddo x, x)
2351   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2352     if (C2->getAPIntValue() == 2)
2353       return DAG.getNode(ISD::SADDO, SDLoc(N), N->getVTList(),
2354                          N->getOperand(0), N->getOperand(0));
2355
2356   return SDValue();
2357 }
2358
2359 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2360   // (umulo x, 2) -> (uaddo x, x)
2361   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2362     if (C2->getAPIntValue() == 2)
2363       return DAG.getNode(ISD::UADDO, SDLoc(N), N->getVTList(),
2364                          N->getOperand(0), N->getOperand(0));
2365
2366   return SDValue();
2367 }
2368
2369 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2370   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM);
2371   if (Res.getNode()) return Res;
2372
2373   return SDValue();
2374 }
2375
2376 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2377   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM);
2378   if (Res.getNode()) return Res;
2379
2380   return SDValue();
2381 }
2382
2383 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
2384 /// two operands of the same opcode, try to simplify it.
2385 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2386   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2387   EVT VT = N0.getValueType();
2388   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2389
2390   // Bail early if none of these transforms apply.
2391   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2392
2393   // For each of OP in AND/OR/XOR:
2394   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2395   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2396   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2397   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2398   //
2399   // do not sink logical op inside of a vector extend, since it may combine
2400   // into a vsetcc.
2401   EVT Op0VT = N0.getOperand(0).getValueType();
2402   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2403        N0.getOpcode() == ISD::SIGN_EXTEND ||
2404        // Avoid infinite looping with PromoteIntBinOp.
2405        (N0.getOpcode() == ISD::ANY_EXTEND &&
2406         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2407        (N0.getOpcode() == ISD::TRUNCATE &&
2408         (!TLI.isZExtFree(VT, Op0VT) ||
2409          !TLI.isTruncateFree(Op0VT, VT)) &&
2410         TLI.isTypeLegal(Op0VT))) &&
2411       !VT.isVector() &&
2412       Op0VT == N1.getOperand(0).getValueType() &&
2413       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2414     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2415                                  N0.getOperand(0).getValueType(),
2416                                  N0.getOperand(0), N1.getOperand(0));
2417     AddToWorkList(ORNode.getNode());
2418     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, ORNode);
2419   }
2420
2421   // For each of OP in SHL/SRL/SRA/AND...
2422   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2423   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2424   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2425   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2426        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2427       N0.getOperand(1) == N1.getOperand(1)) {
2428     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2429                                  N0.getOperand(0).getValueType(),
2430                                  N0.getOperand(0), N1.getOperand(0));
2431     AddToWorkList(ORNode.getNode());
2432     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
2433                        ORNode, N0.getOperand(1));
2434   }
2435
2436   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2437   // Only perform this optimization after type legalization and before
2438   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2439   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2440   // we don't want to undo this promotion.
2441   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2442   // on scalars.
2443   if ((N0.getOpcode() == ISD::BITCAST ||
2444        N0.getOpcode() == ISD::SCALAR_TO_VECTOR) &&
2445       Level == AfterLegalizeTypes) {
2446     SDValue In0 = N0.getOperand(0);
2447     SDValue In1 = N1.getOperand(0);
2448     EVT In0Ty = In0.getValueType();
2449     EVT In1Ty = In1.getValueType();
2450     SDLoc DL(N);
2451     // If both incoming values are integers, and the original types are the
2452     // same.
2453     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2454       SDValue Op = DAG.getNode(N->getOpcode(), DL, In0Ty, In0, In1);
2455       SDValue BC = DAG.getNode(N0.getOpcode(), DL, VT, Op);
2456       AddToWorkList(Op.getNode());
2457       return BC;
2458     }
2459   }
2460
2461   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2462   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2463   // If both shuffles use the same mask, and both shuffle within a single
2464   // vector, then it is worthwhile to move the swizzle after the operation.
2465   // The type-legalizer generates this pattern when loading illegal
2466   // vector types from memory. In many cases this allows additional shuffle
2467   // optimizations.
2468   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
2469       N0.getOperand(1).getOpcode() == ISD::UNDEF &&
2470       N1.getOperand(1).getOpcode() == ISD::UNDEF) {
2471     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2472     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2473
2474     assert(N0.getOperand(0).getValueType() == N1.getOperand(1).getValueType() &&
2475            "Inputs to shuffles are not the same type");
2476
2477     unsigned NumElts = VT.getVectorNumElements();
2478
2479     // Check that both shuffles use the same mask. The masks are known to be of
2480     // the same length because the result vector type is the same.
2481     bool SameMask = true;
2482     for (unsigned i = 0; i != NumElts; ++i) {
2483       int Idx0 = SVN0->getMaskElt(i);
2484       int Idx1 = SVN1->getMaskElt(i);
2485       if (Idx0 != Idx1) {
2486         SameMask = false;
2487         break;
2488       }
2489     }
2490
2491     if (SameMask) {
2492       SDValue Op = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2493                                N0.getOperand(0), N1.getOperand(0));
2494       AddToWorkList(Op.getNode());
2495       return DAG.getVectorShuffle(VT, SDLoc(N), Op,
2496                                   DAG.getUNDEF(VT), &SVN0->getMask()[0]);
2497     }
2498   }
2499
2500   return SDValue();
2501 }
2502
2503 SDValue DAGCombiner::visitAND(SDNode *N) {
2504   SDValue N0 = N->getOperand(0);
2505   SDValue N1 = N->getOperand(1);
2506   SDValue LL, LR, RL, RR, CC0, CC1;
2507   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2508   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2509   EVT VT = N1.getValueType();
2510   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2511
2512   // fold vector ops
2513   if (VT.isVector()) {
2514     SDValue FoldedVOp = SimplifyVBinOp(N);
2515     if (FoldedVOp.getNode()) return FoldedVOp;
2516
2517     // fold (and x, 0) -> 0, vector edition
2518     if (ISD::isBuildVectorAllZeros(N0.getNode()))
2519       return N0;
2520     if (ISD::isBuildVectorAllZeros(N1.getNode()))
2521       return N1;
2522
2523     // fold (and x, -1) -> x, vector edition
2524     if (ISD::isBuildVectorAllOnes(N0.getNode()))
2525       return N1;
2526     if (ISD::isBuildVectorAllOnes(N1.getNode()))
2527       return N0;
2528   }
2529
2530   // fold (and x, undef) -> 0
2531   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2532     return DAG.getConstant(0, VT);
2533   // fold (and c1, c2) -> c1&c2
2534   if (N0C && N1C)
2535     return DAG.FoldConstantArithmetic(ISD::AND, VT, N0C, N1C);
2536   // canonicalize constant to RHS
2537   if (N0C && !N1C)
2538     return DAG.getNode(ISD::AND, SDLoc(N), VT, N1, N0);
2539   // fold (and x, -1) -> x
2540   if (N1C && N1C->isAllOnesValue())
2541     return N0;
2542   // if (and x, c) is known to be zero, return 0
2543   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2544                                    APInt::getAllOnesValue(BitWidth)))
2545     return DAG.getConstant(0, VT);
2546   // reassociate and
2547   SDValue RAND = ReassociateOps(ISD::AND, SDLoc(N), N0, N1);
2548   if (RAND.getNode() != 0)
2549     return RAND;
2550   // fold (and (or x, C), D) -> D if (C & D) == D
2551   if (N1C && N0.getOpcode() == ISD::OR)
2552     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2553       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2554         return N1;
2555   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2556   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2557     SDValue N0Op0 = N0.getOperand(0);
2558     APInt Mask = ~N1C->getAPIntValue();
2559     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2560     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2561       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N),
2562                                  N0.getValueType(), N0Op0);
2563
2564       // Replace uses of the AND with uses of the Zero extend node.
2565       CombineTo(N, Zext);
2566
2567       // We actually want to replace all uses of the any_extend with the
2568       // zero_extend, to avoid duplicating things.  This will later cause this
2569       // AND to be folded.
2570       CombineTo(N0.getNode(), Zext);
2571       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2572     }
2573   }
2574   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
2575   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
2576   // already be zero by virtue of the width of the base type of the load.
2577   //
2578   // the 'X' node here can either be nothing or an extract_vector_elt to catch
2579   // more cases.
2580   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
2581        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
2582       N0.getOpcode() == ISD::LOAD) {
2583     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
2584                                          N0 : N0.getOperand(0) );
2585
2586     // Get the constant (if applicable) the zero'th operand is being ANDed with.
2587     // This can be a pure constant or a vector splat, in which case we treat the
2588     // vector as a scalar and use the splat value.
2589     APInt Constant = APInt::getNullValue(1);
2590     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
2591       Constant = C->getAPIntValue();
2592     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
2593       APInt SplatValue, SplatUndef;
2594       unsigned SplatBitSize;
2595       bool HasAnyUndefs;
2596       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
2597                                              SplatBitSize, HasAnyUndefs);
2598       if (IsSplat) {
2599         // Undef bits can contribute to a possible optimisation if set, so
2600         // set them.
2601         SplatValue |= SplatUndef;
2602
2603         // The splat value may be something like "0x00FFFFFF", which means 0 for
2604         // the first vector value and FF for the rest, repeating. We need a mask
2605         // that will apply equally to all members of the vector, so AND all the
2606         // lanes of the constant together.
2607         EVT VT = Vector->getValueType(0);
2608         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
2609
2610         // If the splat value has been compressed to a bitlength lower
2611         // than the size of the vector lane, we need to re-expand it to
2612         // the lane size.
2613         if (BitWidth > SplatBitSize)
2614           for (SplatValue = SplatValue.zextOrTrunc(BitWidth);
2615                SplatBitSize < BitWidth;
2616                SplatBitSize = SplatBitSize * 2)
2617             SplatValue |= SplatValue.shl(SplatBitSize);
2618
2619         Constant = APInt::getAllOnesValue(BitWidth);
2620         for (unsigned i = 0, n = SplatBitSize/BitWidth; i < n; ++i)
2621           Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
2622       }
2623     }
2624
2625     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
2626     // actually legal and isn't going to get expanded, else this is a false
2627     // optimisation.
2628     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
2629                                                     Load->getMemoryVT());
2630
2631     // Resize the constant to the same size as the original memory access before
2632     // extension. If it is still the AllOnesValue then this AND is completely
2633     // unneeded.
2634     Constant =
2635       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
2636
2637     bool B;
2638     switch (Load->getExtensionType()) {
2639     default: B = false; break;
2640     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
2641     case ISD::ZEXTLOAD:
2642     case ISD::NON_EXTLOAD: B = true; break;
2643     }
2644
2645     if (B && Constant.isAllOnesValue()) {
2646       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
2647       // preserve semantics once we get rid of the AND.
2648       SDValue NewLoad(Load, 0);
2649       if (Load->getExtensionType() == ISD::EXTLOAD) {
2650         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
2651                               Load->getValueType(0), SDLoc(Load),
2652                               Load->getChain(), Load->getBasePtr(),
2653                               Load->getOffset(), Load->getMemoryVT(),
2654                               Load->getMemOperand());
2655         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
2656         if (Load->getNumValues() == 3) {
2657           // PRE/POST_INC loads have 3 values.
2658           SDValue To[] = { NewLoad.getValue(0), NewLoad.getValue(1),
2659                            NewLoad.getValue(2) };
2660           CombineTo(Load, To, 3, true);
2661         } else {
2662           CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
2663         }
2664       }
2665
2666       // Fold the AND away, taking care not to fold to the old load node if we
2667       // replaced it.
2668       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
2669
2670       return SDValue(N, 0); // Return N so it doesn't get rechecked!
2671     }
2672   }
2673   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2674   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2675     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2676     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2677
2678     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2679         LL.getValueType().isInteger()) {
2680       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2681       if (cast<ConstantSDNode>(LR)->isNullValue() && Op1 == ISD::SETEQ) {
2682         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2683                                      LR.getValueType(), LL, RL);
2684         AddToWorkList(ORNode.getNode());
2685         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2686       }
2687       // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2688       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
2689         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(N0),
2690                                       LR.getValueType(), LL, RL);
2691         AddToWorkList(ANDNode.getNode());
2692         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
2693       }
2694       // fold (and (setgt X,  -1), (setgt Y,  -1)) -> (setgt (or X, Y), -1)
2695       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
2696         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2697                                      LR.getValueType(), LL, RL);
2698         AddToWorkList(ORNode.getNode());
2699         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2700       }
2701     }
2702     // Simplify (and (setne X, 0), (setne X, -1)) -> (setuge (add X, 1), 2)
2703     if (LL == RL && isa<ConstantSDNode>(LR) && isa<ConstantSDNode>(RR) &&
2704         Op0 == Op1 && LL.getValueType().isInteger() &&
2705       Op0 == ISD::SETNE && ((cast<ConstantSDNode>(LR)->isNullValue() &&
2706                                  cast<ConstantSDNode>(RR)->isAllOnesValue()) ||
2707                                 (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
2708                                  cast<ConstantSDNode>(RR)->isNullValue()))) {
2709       SDValue ADDNode = DAG.getNode(ISD::ADD, SDLoc(N0), LL.getValueType(),
2710                                     LL, DAG.getConstant(1, LL.getValueType()));
2711       AddToWorkList(ADDNode.getNode());
2712       return DAG.getSetCC(SDLoc(N), VT, ADDNode,
2713                           DAG.getConstant(2, LL.getValueType()), ISD::SETUGE);
2714     }
2715     // canonicalize equivalent to ll == rl
2716     if (LL == RR && LR == RL) {
2717       Op1 = ISD::getSetCCSwappedOperands(Op1);
2718       std::swap(RL, RR);
2719     }
2720     if (LL == RL && LR == RR) {
2721       bool isInteger = LL.getValueType().isInteger();
2722       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2723       if (Result != ISD::SETCC_INVALID &&
2724           (!LegalOperations ||
2725            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
2726             TLI.isOperationLegal(ISD::SETCC,
2727                             getSetCCResultType(N0.getSimpleValueType())))))
2728         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
2729                             LL, LR, Result);
2730     }
2731   }
2732
2733   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
2734   if (N0.getOpcode() == N1.getOpcode()) {
2735     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2736     if (Tmp.getNode()) return Tmp;
2737   }
2738
2739   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
2740   // fold (and (sra)) -> (and (srl)) when possible.
2741   if (!VT.isVector() &&
2742       SimplifyDemandedBits(SDValue(N, 0)))
2743     return SDValue(N, 0);
2744
2745   // fold (zext_inreg (extload x)) -> (zextload x)
2746   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
2747     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2748     EVT MemVT = LN0->getMemoryVT();
2749     // If we zero all the possible extended bits, then we can turn this into
2750     // a zextload if we are running before legalize or the operation is legal.
2751     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2752     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2753                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2754         ((!LegalOperations && !LN0->isVolatile()) ||
2755          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2756       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2757                                        LN0->getChain(), LN0->getBasePtr(),
2758                                        MemVT, LN0->getMemOperand());
2759       AddToWorkList(N);
2760       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2761       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2762     }
2763   }
2764   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
2765   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
2766       N0.hasOneUse()) {
2767     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2768     EVT MemVT = LN0->getMemoryVT();
2769     // If we zero all the possible extended bits, then we can turn this into
2770     // a zextload if we are running before legalize or the operation is legal.
2771     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2772     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2773                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2774         ((!LegalOperations && !LN0->isVolatile()) ||
2775          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2776       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2777                                        LN0->getChain(), LN0->getBasePtr(),
2778                                        MemVT, LN0->getMemOperand());
2779       AddToWorkList(N);
2780       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2781       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2782     }
2783   }
2784
2785   // fold (and (load x), 255) -> (zextload x, i8)
2786   // fold (and (extload x, i16), 255) -> (zextload x, i8)
2787   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
2788   if (N1C && (N0.getOpcode() == ISD::LOAD ||
2789               (N0.getOpcode() == ISD::ANY_EXTEND &&
2790                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
2791     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
2792     LoadSDNode *LN0 = HasAnyExt
2793       ? cast<LoadSDNode>(N0.getOperand(0))
2794       : cast<LoadSDNode>(N0);
2795     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
2796         LN0->isUnindexed() && N0.hasOneUse() && SDValue(LN0, 0).hasOneUse()) {
2797       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
2798       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
2799         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
2800         EVT LoadedVT = LN0->getMemoryVT();
2801
2802         if (ExtVT == LoadedVT &&
2803             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2804           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2805
2806           SDValue NewLoad =
2807             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
2808                            LN0->getChain(), LN0->getBasePtr(), ExtVT,
2809                            LN0->getMemOperand());
2810           AddToWorkList(N);
2811           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
2812           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2813         }
2814
2815         // Do not change the width of a volatile load.
2816         // Do not generate loads of non-round integer types since these can
2817         // be expensive (and would be wrong if the type is not byte sized).
2818         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
2819             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2820           EVT PtrType = LN0->getOperand(1).getValueType();
2821
2822           unsigned Alignment = LN0->getAlignment();
2823           SDValue NewPtr = LN0->getBasePtr();
2824
2825           // For big endian targets, we need to add an offset to the pointer
2826           // to load the correct bytes.  For little endian systems, we merely
2827           // need to read fewer bytes from the same pointer.
2828           if (TLI.isBigEndian()) {
2829             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
2830             unsigned EVTStoreBytes = ExtVT.getStoreSize();
2831             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
2832             NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0), PtrType,
2833                                  NewPtr, DAG.getConstant(PtrOff, PtrType));
2834             Alignment = MinAlign(Alignment, PtrOff);
2835           }
2836
2837           AddToWorkList(NewPtr.getNode());
2838
2839           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2840           SDValue Load =
2841             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
2842                            LN0->getChain(), NewPtr,
2843                            LN0->getPointerInfo(),
2844                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2845                            Alignment, LN0->getTBAAInfo());
2846           AddToWorkList(N);
2847           CombineTo(LN0, Load, Load.getValue(1));
2848           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2849         }
2850       }
2851     }
2852   }
2853
2854   if (N0.getOpcode() == ISD::ADD && N1.getOpcode() == ISD::SRL &&
2855       VT.getSizeInBits() <= 64) {
2856     if (ConstantSDNode *ADDI = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2857       APInt ADDC = ADDI->getAPIntValue();
2858       if (!TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2859         // Look for (and (add x, c1), (lshr y, c2)). If C1 wasn't a legal
2860         // immediate for an add, but it is legal if its top c2 bits are set,
2861         // transform the ADD so the immediate doesn't need to be materialized
2862         // in a register.
2863         if (ConstantSDNode *SRLI = dyn_cast<ConstantSDNode>(N1.getOperand(1))) {
2864           APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
2865                                              SRLI->getZExtValue());
2866           if (DAG.MaskedValueIsZero(N0.getOperand(1), Mask)) {
2867             ADDC |= Mask;
2868             if (TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2869               SDValue NewAdd =
2870                 DAG.getNode(ISD::ADD, SDLoc(N0), VT,
2871                             N0.getOperand(0), DAG.getConstant(ADDC, VT));
2872               CombineTo(N0.getNode(), NewAdd);
2873               return SDValue(N, 0); // Return N so it doesn't get rechecked!
2874             }
2875           }
2876         }
2877       }
2878     }
2879   }
2880
2881   // fold (and (or (srl N, 8), (shl N, 8)), 0xffff) -> (srl (bswap N), const)
2882   if (N1C && N1C->getAPIntValue() == 0xffff && N0.getOpcode() == ISD::OR) {
2883     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
2884                                        N0.getOperand(1), false);
2885     if (BSwap.getNode())
2886       return BSwap;
2887   }
2888
2889   return SDValue();
2890 }
2891
2892 /// MatchBSwapHWord - Match (a >> 8) | (a << 8) as (bswap a) >> 16
2893 ///
2894 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
2895                                         bool DemandHighBits) {
2896   if (!LegalOperations)
2897     return SDValue();
2898
2899   EVT VT = N->getValueType(0);
2900   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
2901     return SDValue();
2902   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
2903     return SDValue();
2904
2905   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
2906   bool LookPassAnd0 = false;
2907   bool LookPassAnd1 = false;
2908   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
2909       std::swap(N0, N1);
2910   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
2911       std::swap(N0, N1);
2912   if (N0.getOpcode() == ISD::AND) {
2913     if (!N0.getNode()->hasOneUse())
2914       return SDValue();
2915     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2916     if (!N01C || N01C->getZExtValue() != 0xFF00)
2917       return SDValue();
2918     N0 = N0.getOperand(0);
2919     LookPassAnd0 = true;
2920   }
2921
2922   if (N1.getOpcode() == ISD::AND) {
2923     if (!N1.getNode()->hasOneUse())
2924       return SDValue();
2925     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2926     if (!N11C || N11C->getZExtValue() != 0xFF)
2927       return SDValue();
2928     N1 = N1.getOperand(0);
2929     LookPassAnd1 = true;
2930   }
2931
2932   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
2933     std::swap(N0, N1);
2934   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
2935     return SDValue();
2936   if (!N0.getNode()->hasOneUse() ||
2937       !N1.getNode()->hasOneUse())
2938     return SDValue();
2939
2940   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2941   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2942   if (!N01C || !N11C)
2943     return SDValue();
2944   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
2945     return SDValue();
2946
2947   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
2948   SDValue N00 = N0->getOperand(0);
2949   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
2950     if (!N00.getNode()->hasOneUse())
2951       return SDValue();
2952     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
2953     if (!N001C || N001C->getZExtValue() != 0xFF)
2954       return SDValue();
2955     N00 = N00.getOperand(0);
2956     LookPassAnd0 = true;
2957   }
2958
2959   SDValue N10 = N1->getOperand(0);
2960   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
2961     if (!N10.getNode()->hasOneUse())
2962       return SDValue();
2963     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
2964     if (!N101C || N101C->getZExtValue() != 0xFF00)
2965       return SDValue();
2966     N10 = N10.getOperand(0);
2967     LookPassAnd1 = true;
2968   }
2969
2970   if (N00 != N10)
2971     return SDValue();
2972
2973   // Make sure everything beyond the low halfword gets set to zero since the SRL
2974   // 16 will clear the top bits.
2975   unsigned OpSizeInBits = VT.getSizeInBits();
2976   if (DemandHighBits && OpSizeInBits > 16) {
2977     // If the left-shift isn't masked out then the only way this is a bswap is
2978     // if all bits beyond the low 8 are 0. In that case the entire pattern
2979     // reduces to a left shift anyway: leave it for other parts of the combiner.
2980     if (!LookPassAnd0)
2981       return SDValue();
2982
2983     // However, if the right shift isn't masked out then it might be because
2984     // it's not needed. See if we can spot that too.
2985     if (!LookPassAnd1 &&
2986         !DAG.MaskedValueIsZero(
2987             N10, APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - 16)))
2988       return SDValue();
2989   }
2990
2991   SDValue Res = DAG.getNode(ISD::BSWAP, SDLoc(N), VT, N00);
2992   if (OpSizeInBits > 16)
2993     Res = DAG.getNode(ISD::SRL, SDLoc(N), VT, Res,
2994                       DAG.getConstant(OpSizeInBits-16, getShiftAmountTy(VT)));
2995   return Res;
2996 }
2997
2998 /// isBSwapHWordElement - Return true if the specified node is an element
2999 /// that makes up a 32-bit packed halfword byteswap. i.e.
3000 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
3001 static bool isBSwapHWordElement(SDValue N, SmallVectorImpl<SDNode *> &Parts) {
3002   if (!N.getNode()->hasOneUse())
3003     return false;
3004
3005   unsigned Opc = N.getOpcode();
3006   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
3007     return false;
3008
3009   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3010   if (!N1C)
3011     return false;
3012
3013   unsigned Num;
3014   switch (N1C->getZExtValue()) {
3015   default:
3016     return false;
3017   case 0xFF:       Num = 0; break;
3018   case 0xFF00:     Num = 1; break;
3019   case 0xFF0000:   Num = 2; break;
3020   case 0xFF000000: Num = 3; break;
3021   }
3022
3023   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
3024   SDValue N0 = N.getOperand(0);
3025   if (Opc == ISD::AND) {
3026     if (Num == 0 || Num == 2) {
3027       // (x >> 8) & 0xff
3028       // (x >> 8) & 0xff0000
3029       if (N0.getOpcode() != ISD::SRL)
3030         return false;
3031       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3032       if (!C || C->getZExtValue() != 8)
3033         return false;
3034     } else {
3035       // (x << 8) & 0xff00
3036       // (x << 8) & 0xff000000
3037       if (N0.getOpcode() != ISD::SHL)
3038         return false;
3039       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3040       if (!C || C->getZExtValue() != 8)
3041         return false;
3042     }
3043   } else if (Opc == ISD::SHL) {
3044     // (x & 0xff) << 8
3045     // (x & 0xff0000) << 8
3046     if (Num != 0 && Num != 2)
3047       return false;
3048     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3049     if (!C || C->getZExtValue() != 8)
3050       return false;
3051   } else { // Opc == ISD::SRL
3052     // (x & 0xff00) >> 8
3053     // (x & 0xff000000) >> 8
3054     if (Num != 1 && Num != 3)
3055       return false;
3056     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3057     if (!C || C->getZExtValue() != 8)
3058       return false;
3059   }
3060
3061   if (Parts[Num])
3062     return false;
3063
3064   Parts[Num] = N0.getOperand(0).getNode();
3065   return true;
3066 }
3067
3068 /// MatchBSwapHWord - Match a 32-bit packed halfword bswap. That is
3069 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
3070 /// => (rotl (bswap x), 16)
3071 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
3072   if (!LegalOperations)
3073     return SDValue();
3074
3075   EVT VT = N->getValueType(0);
3076   if (VT != MVT::i32)
3077     return SDValue();
3078   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3079     return SDValue();
3080
3081   SmallVector<SDNode*,4> Parts(4, (SDNode*)0);
3082   // Look for either
3083   // (or (or (and), (and)), (or (and), (and)))
3084   // (or (or (or (and), (and)), (and)), (and))
3085   if (N0.getOpcode() != ISD::OR)
3086     return SDValue();
3087   SDValue N00 = N0.getOperand(0);
3088   SDValue N01 = N0.getOperand(1);
3089
3090   if (N1.getOpcode() == ISD::OR &&
3091       N00.getNumOperands() == 2 && N01.getNumOperands() == 2) {
3092     // (or (or (and), (and)), (or (and), (and)))
3093     SDValue N000 = N00.getOperand(0);
3094     if (!isBSwapHWordElement(N000, Parts))
3095       return SDValue();
3096
3097     SDValue N001 = N00.getOperand(1);
3098     if (!isBSwapHWordElement(N001, Parts))
3099       return SDValue();
3100     SDValue N010 = N01.getOperand(0);
3101     if (!isBSwapHWordElement(N010, Parts))
3102       return SDValue();
3103     SDValue N011 = N01.getOperand(1);
3104     if (!isBSwapHWordElement(N011, Parts))
3105       return SDValue();
3106   } else {
3107     // (or (or (or (and), (and)), (and)), (and))
3108     if (!isBSwapHWordElement(N1, Parts))
3109       return SDValue();
3110     if (!isBSwapHWordElement(N01, Parts))
3111       return SDValue();
3112     if (N00.getOpcode() != ISD::OR)
3113       return SDValue();
3114     SDValue N000 = N00.getOperand(0);
3115     if (!isBSwapHWordElement(N000, Parts))
3116       return SDValue();
3117     SDValue N001 = N00.getOperand(1);
3118     if (!isBSwapHWordElement(N001, Parts))
3119       return SDValue();
3120   }
3121
3122   // Make sure the parts are all coming from the same node.
3123   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
3124     return SDValue();
3125
3126   SDValue BSwap = DAG.getNode(ISD::BSWAP, SDLoc(N), VT,
3127                               SDValue(Parts[0],0));
3128
3129   // Result of the bswap should be rotated by 16. If it's not legal, then
3130   // do  (x << 16) | (x >> 16).
3131   SDValue ShAmt = DAG.getConstant(16, getShiftAmountTy(VT));
3132   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
3133     return DAG.getNode(ISD::ROTL, SDLoc(N), VT, BSwap, ShAmt);
3134   if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
3135     return DAG.getNode(ISD::ROTR, SDLoc(N), VT, BSwap, ShAmt);
3136   return DAG.getNode(ISD::OR, SDLoc(N), VT,
3137                      DAG.getNode(ISD::SHL, SDLoc(N), VT, BSwap, ShAmt),
3138                      DAG.getNode(ISD::SRL, SDLoc(N), VT, BSwap, ShAmt));
3139 }
3140
3141 SDValue DAGCombiner::visitOR(SDNode *N) {
3142   SDValue N0 = N->getOperand(0);
3143   SDValue N1 = N->getOperand(1);
3144   SDValue LL, LR, RL, RR, CC0, CC1;
3145   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3146   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3147   EVT VT = N1.getValueType();
3148
3149   // fold vector ops
3150   if (VT.isVector()) {
3151     SDValue FoldedVOp = SimplifyVBinOp(N);
3152     if (FoldedVOp.getNode()) return FoldedVOp;
3153
3154     // fold (or x, 0) -> x, vector edition
3155     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3156       return N1;
3157     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3158       return N0;
3159
3160     // fold (or x, -1) -> -1, vector edition
3161     if (ISD::isBuildVectorAllOnes(N0.getNode()))
3162       return N0;
3163     if (ISD::isBuildVectorAllOnes(N1.getNode()))
3164       return N1;
3165   }
3166
3167   // fold (or x, undef) -> -1
3168   if (!LegalOperations &&
3169       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
3170     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
3171     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()), VT);
3172   }
3173   // fold (or c1, c2) -> c1|c2
3174   if (N0C && N1C)
3175     return DAG.FoldConstantArithmetic(ISD::OR, VT, N0C, N1C);
3176   // canonicalize constant to RHS
3177   if (N0C && !N1C)
3178     return DAG.getNode(ISD::OR, SDLoc(N), VT, N1, N0);
3179   // fold (or x, 0) -> x
3180   if (N1C && N1C->isNullValue())
3181     return N0;
3182   // fold (or x, -1) -> -1
3183   if (N1C && N1C->isAllOnesValue())
3184     return N1;
3185   // fold (or x, c) -> c iff (x & ~c) == 0
3186   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
3187     return N1;
3188
3189   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
3190   SDValue BSwap = MatchBSwapHWord(N, N0, N1);
3191   if (BSwap.getNode() != 0)
3192     return BSwap;
3193   BSwap = MatchBSwapHWordLow(N, N0, N1);
3194   if (BSwap.getNode() != 0)
3195     return BSwap;
3196
3197   // reassociate or
3198   SDValue ROR = ReassociateOps(ISD::OR, SDLoc(N), N0, N1);
3199   if (ROR.getNode() != 0)
3200     return ROR;
3201   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3202   // iff (c1 & c2) == 0.
3203   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3204              isa<ConstantSDNode>(N0.getOperand(1))) {
3205     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3206     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0)
3207       return DAG.getNode(ISD::AND, SDLoc(N), VT,
3208                          DAG.getNode(ISD::OR, SDLoc(N0), VT,
3209                                      N0.getOperand(0), N1),
3210                          DAG.FoldConstantArithmetic(ISD::OR, VT, N1C, C1));
3211   }
3212   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3213   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3214     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3215     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3216
3217     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
3218         LL.getValueType().isInteger()) {
3219       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3220       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3221       if (cast<ConstantSDNode>(LR)->isNullValue() &&
3222           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3223         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(LR),
3224                                      LR.getValueType(), LL, RL);
3225         AddToWorkList(ORNode.getNode());
3226         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
3227       }
3228       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3229       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3230       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
3231           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3232         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(LR),
3233                                       LR.getValueType(), LL, RL);
3234         AddToWorkList(ANDNode.getNode());
3235         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
3236       }
3237     }
3238     // canonicalize equivalent to ll == rl
3239     if (LL == RR && LR == RL) {
3240       Op1 = ISD::getSetCCSwappedOperands(Op1);
3241       std::swap(RL, RR);
3242     }
3243     if (LL == RL && LR == RR) {
3244       bool isInteger = LL.getValueType().isInteger();
3245       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3246       if (Result != ISD::SETCC_INVALID &&
3247           (!LegalOperations ||
3248            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
3249             TLI.isOperationLegal(ISD::SETCC,
3250               getSetCCResultType(N0.getValueType())))))
3251         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
3252                             LL, LR, Result);
3253     }
3254   }
3255
3256   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3257   if (N0.getOpcode() == N1.getOpcode()) {
3258     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3259     if (Tmp.getNode()) return Tmp;
3260   }
3261
3262   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3263   if (N0.getOpcode() == ISD::AND &&
3264       N1.getOpcode() == ISD::AND &&
3265       N0.getOperand(1).getOpcode() == ISD::Constant &&
3266       N1.getOperand(1).getOpcode() == ISD::Constant &&
3267       // Don't increase # computations.
3268       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3269     // We can only do this xform if we know that bits from X that are set in C2
3270     // but not in C1 are already zero.  Likewise for Y.
3271     const APInt &LHSMask =
3272       cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
3273     const APInt &RHSMask =
3274       cast<ConstantSDNode>(N1.getOperand(1))->getAPIntValue();
3275
3276     if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3277         DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3278       SDValue X = DAG.getNode(ISD::OR, SDLoc(N0), VT,
3279                               N0.getOperand(0), N1.getOperand(0));
3280       return DAG.getNode(ISD::AND, SDLoc(N), VT, X,
3281                          DAG.getConstant(LHSMask | RHSMask, VT));
3282     }
3283   }
3284
3285   // See if this is some rotate idiom.
3286   if (SDNode *Rot = MatchRotate(N0, N1, SDLoc(N)))
3287     return SDValue(Rot, 0);
3288
3289   // Simplify the operands using demanded-bits information.
3290   if (!VT.isVector() &&
3291       SimplifyDemandedBits(SDValue(N, 0)))
3292     return SDValue(N, 0);
3293
3294   return SDValue();
3295 }
3296
3297 /// MatchRotateHalf - Match "(X shl/srl V1) & V2" where V2 may not be present.
3298 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3299   if (Op.getOpcode() == ISD::AND) {
3300     if (isa<ConstantSDNode>(Op.getOperand(1))) {
3301       Mask = Op.getOperand(1);
3302       Op = Op.getOperand(0);
3303     } else {
3304       return false;
3305     }
3306   }
3307
3308   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3309     Shift = Op;
3310     return true;
3311   }
3312
3313   return false;
3314 }
3315
3316 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3317 // idioms for rotate, and if the target supports rotation instructions, generate
3318 // a rot[lr].
3319 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL) {
3320   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3321   EVT VT = LHS.getValueType();
3322   if (!TLI.isTypeLegal(VT)) return 0;
3323
3324   // The target must have at least one rotate flavor.
3325   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3326   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3327   if (!HasROTL && !HasROTR) return 0;
3328
3329   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3330   SDValue LHSShift;   // The shift.
3331   SDValue LHSMask;    // AND value if any.
3332   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3333     return 0; // Not part of a rotate.
3334
3335   SDValue RHSShift;   // The shift.
3336   SDValue RHSMask;    // AND value if any.
3337   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3338     return 0; // Not part of a rotate.
3339
3340   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3341     return 0;   // Not shifting the same value.
3342
3343   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3344     return 0;   // Shifts must disagree.
3345
3346   // Canonicalize shl to left side in a shl/srl pair.
3347   if (RHSShift.getOpcode() == ISD::SHL) {
3348     std::swap(LHS, RHS);
3349     std::swap(LHSShift, RHSShift);
3350     std::swap(LHSMask , RHSMask );
3351   }
3352
3353   unsigned OpSizeInBits = VT.getSizeInBits();
3354   SDValue LHSShiftArg = LHSShift.getOperand(0);
3355   SDValue LHSShiftAmt = LHSShift.getOperand(1);
3356   SDValue RHSShiftArg = RHSShift.getOperand(0);
3357   SDValue RHSShiftAmt = RHSShift.getOperand(1);
3358
3359   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
3360   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
3361   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
3362       RHSShiftAmt.getOpcode() == ISD::Constant) {
3363     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
3364     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
3365     if ((LShVal + RShVal) != OpSizeInBits)
3366       return 0;
3367
3368     SDValue Rot = DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3369                               LHSShiftArg, HasROTL ? LHSShiftAmt : RHSShiftAmt);
3370
3371     // If there is an AND of either shifted operand, apply it to the result.
3372     if (LHSMask.getNode() || RHSMask.getNode()) {
3373       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
3374
3375       if (LHSMask.getNode()) {
3376         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
3377         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
3378       }
3379       if (RHSMask.getNode()) {
3380         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
3381         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
3382       }
3383
3384       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, VT));
3385     }
3386
3387     return Rot.getNode();
3388   }
3389
3390   // If there is a mask here, and we have a variable shift, we can't be sure
3391   // that we're masking out the right stuff.
3392   if (LHSMask.getNode() || RHSMask.getNode())
3393     return 0;
3394
3395   // If the shift amount is sign/zext/any-extended just peel it off.
3396   SDValue LExtOp0 = LHSShiftAmt;
3397   SDValue RExtOp0 = RHSShiftAmt;
3398   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3399        LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3400        LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3401        LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
3402       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3403        RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3404        RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3405        RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
3406     LExtOp0 = LHSShiftAmt.getOperand(0);
3407     RExtOp0 = RHSShiftAmt.getOperand(0);
3408   }
3409
3410   if (RExtOp0.getOpcode() == ISD::SUB && RExtOp0.getOperand(1) == LExtOp0) {
3411     // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3412     //   (rotl x, y)
3413     // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3414     //   (rotr x, (sub 32, y))
3415     if (ConstantSDNode *SUBC =
3416             dyn_cast<ConstantSDNode>(RExtOp0.getOperand(0))) {
3417       if (SUBC->getAPIntValue() == OpSizeInBits) {
3418         return DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT, LHSShiftArg,
3419                            HasROTL ? LHSShiftAmt : RHSShiftAmt).getNode();
3420       } else if (LHSShiftArg.getOpcode() == ISD::ZERO_EXTEND ||
3421                  LHSShiftArg.getOpcode() == ISD::ANY_EXTEND) {
3422         // fold (or (shl (*ext x), (*ext y)),
3423         //          (srl (*ext x), (*ext (sub 32, y)))) ->
3424         //   (*ext (rotl x, y))
3425         // fold (or (shl (*ext x), (*ext y)),
3426         //          (srl (*ext x), (*ext (sub 32, y)))) ->
3427         //   (*ext (rotr x, (sub 32, y)))
3428         SDValue LArgExtOp0 = LHSShiftArg.getOperand(0);
3429         EVT LArgVT = LArgExtOp0.getValueType();
3430         bool HasROTRWithLArg = TLI.isOperationLegalOrCustom(ISD::ROTR, LArgVT);
3431         bool HasROTLWithLArg = TLI.isOperationLegalOrCustom(ISD::ROTL, LArgVT);
3432         if (HasROTRWithLArg || HasROTLWithLArg) {
3433           if (LArgVT.getSizeInBits() == SUBC->getAPIntValue()) {
3434             SDValue V =
3435                 DAG.getNode(HasROTLWithLArg ? ISD::ROTL : ISD::ROTR, DL, LArgVT,
3436                             LArgExtOp0, HasROTL ? LHSShiftAmt : RHSShiftAmt);
3437             return DAG.getNode(LHSShiftArg.getOpcode(), DL, VT, V).getNode();
3438           }
3439         }
3440       }
3441     }
3442   } else if (LExtOp0.getOpcode() == ISD::SUB &&
3443              RExtOp0 == LExtOp0.getOperand(1)) {
3444     // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3445     //   (rotr x, y)
3446     // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3447     //   (rotl x, (sub 32, y))
3448     if (ConstantSDNode *SUBC =
3449             dyn_cast<ConstantSDNode>(LExtOp0.getOperand(0))) {
3450       if (SUBC->getAPIntValue() == OpSizeInBits) {
3451         return DAG.getNode(HasROTR ? ISD::ROTR : ISD::ROTL, DL, VT, LHSShiftArg,
3452                            HasROTR ? RHSShiftAmt : LHSShiftAmt).getNode();
3453       } else if (RHSShiftArg.getOpcode() == ISD::ZERO_EXTEND ||
3454                  RHSShiftArg.getOpcode() == ISD::ANY_EXTEND) {
3455         // fold (or (shl (*ext x), (*ext (sub 32, y))),
3456         //          (srl (*ext x), (*ext y))) ->
3457         //   (*ext (rotl x, y))
3458         // fold (or (shl (*ext x), (*ext (sub 32, y))),
3459         //          (srl (*ext x), (*ext y))) ->
3460         //   (*ext (rotr x, (sub 32, y)))
3461         SDValue RArgExtOp0 = RHSShiftArg.getOperand(0);
3462         EVT RArgVT = RArgExtOp0.getValueType();
3463         bool HasROTRWithRArg = TLI.isOperationLegalOrCustom(ISD::ROTR, RArgVT);
3464         bool HasROTLWithRArg = TLI.isOperationLegalOrCustom(ISD::ROTL, RArgVT);
3465         if (HasROTRWithRArg || HasROTLWithRArg) {
3466           if (RArgVT.getSizeInBits() == SUBC->getAPIntValue()) {
3467             SDValue V =
3468                 DAG.getNode(HasROTRWithRArg ? ISD::ROTR : ISD::ROTL, DL, RArgVT,
3469                             RArgExtOp0, HasROTR ? RHSShiftAmt : LHSShiftAmt);
3470             return DAG.getNode(RHSShiftArg.getOpcode(), DL, VT, V).getNode();
3471           }
3472         }
3473       }
3474     }
3475   }
3476
3477   return 0;
3478 }
3479
3480 SDValue DAGCombiner::visitXOR(SDNode *N) {
3481   SDValue N0 = N->getOperand(0);
3482   SDValue N1 = N->getOperand(1);
3483   SDValue LHS, RHS, CC;
3484   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3485   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3486   EVT VT = N0.getValueType();
3487
3488   // fold vector ops
3489   if (VT.isVector()) {
3490     SDValue FoldedVOp = SimplifyVBinOp(N);
3491     if (FoldedVOp.getNode()) return FoldedVOp;
3492
3493     // fold (xor x, 0) -> x, vector edition
3494     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3495       return N1;
3496     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3497       return N0;
3498   }
3499
3500   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
3501   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
3502     return DAG.getConstant(0, VT);
3503   // fold (xor x, undef) -> undef
3504   if (N0.getOpcode() == ISD::UNDEF)
3505     return N0;
3506   if (N1.getOpcode() == ISD::UNDEF)
3507     return N1;
3508   // fold (xor c1, c2) -> c1^c2
3509   if (N0C && N1C)
3510     return DAG.FoldConstantArithmetic(ISD::XOR, VT, N0C, N1C);
3511   // canonicalize constant to RHS
3512   if (N0C && !N1C)
3513     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
3514   // fold (xor x, 0) -> x
3515   if (N1C && N1C->isNullValue())
3516     return N0;
3517   // reassociate xor
3518   SDValue RXOR = ReassociateOps(ISD::XOR, SDLoc(N), N0, N1);
3519   if (RXOR.getNode() != 0)
3520     return RXOR;
3521
3522   // fold !(x cc y) -> (x !cc y)
3523   if (N1C && N1C->getAPIntValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
3524     bool isInt = LHS.getValueType().isInteger();
3525     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
3526                                                isInt);
3527
3528     if (!LegalOperations ||
3529         TLI.isCondCodeLegal(NotCC, LHS.getSimpleValueType())) {
3530       switch (N0.getOpcode()) {
3531       default:
3532         llvm_unreachable("Unhandled SetCC Equivalent!");
3533       case ISD::SETCC:
3534         return DAG.getSetCC(SDLoc(N), VT, LHS, RHS, NotCC);
3535       case ISD::SELECT_CC:
3536         return DAG.getSelectCC(SDLoc(N), LHS, RHS, N0.getOperand(2),
3537                                N0.getOperand(3), NotCC);
3538       }
3539     }
3540   }
3541
3542   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
3543   if (N1C && N1C->getAPIntValue() == 1 && N0.getOpcode() == ISD::ZERO_EXTEND &&
3544       N0.getNode()->hasOneUse() &&
3545       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
3546     SDValue V = N0.getOperand(0);
3547     V = DAG.getNode(ISD::XOR, SDLoc(N0), V.getValueType(), V,
3548                     DAG.getConstant(1, V.getValueType()));
3549     AddToWorkList(V.getNode());
3550     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, V);
3551   }
3552
3553   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
3554   if (N1C && N1C->getAPIntValue() == 1 && VT == MVT::i1 &&
3555       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3556     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3557     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
3558       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3559       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3560       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3561       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3562       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3563     }
3564   }
3565   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
3566   if (N1C && N1C->isAllOnesValue() &&
3567       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3568     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3569     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
3570       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3571       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3572       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3573       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3574       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3575     }
3576   }
3577   // fold (xor (and x, y), y) -> (and (not x), y)
3578   if (N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3579       N0->getOperand(1) == N1 && isTypeLegal(VT.getScalarType())) {
3580     SDValue X = N0->getOperand(0);
3581     SDValue NotX = DAG.getNOT(SDLoc(X), X, VT);
3582     AddToWorkList(NotX.getNode());
3583     return DAG.getNode(ISD::AND, SDLoc(N), VT, NotX, N1);
3584   }
3585   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
3586   if (N1C && N0.getOpcode() == ISD::XOR) {
3587     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
3588     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3589     if (N00C)
3590       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(1),
3591                          DAG.getConstant(N1C->getAPIntValue() ^
3592                                          N00C->getAPIntValue(), VT));
3593     if (N01C)
3594       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(0),
3595                          DAG.getConstant(N1C->getAPIntValue() ^
3596                                          N01C->getAPIntValue(), VT));
3597   }
3598   // fold (xor x, x) -> 0
3599   if (N0 == N1)
3600     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
3601
3602   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
3603   if (N0.getOpcode() == N1.getOpcode()) {
3604     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3605     if (Tmp.getNode()) return Tmp;
3606   }
3607
3608   // Simplify the expression using non-local knowledge.
3609   if (!VT.isVector() &&
3610       SimplifyDemandedBits(SDValue(N, 0)))
3611     return SDValue(N, 0);
3612
3613   return SDValue();
3614 }
3615
3616 /// visitShiftByConstant - Handle transforms common to the three shifts, when
3617 /// the shift amount is a constant.
3618 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, unsigned Amt) {
3619   SDNode *LHS = N->getOperand(0).getNode();
3620   if (!LHS->hasOneUse()) return SDValue();
3621
3622   // We want to pull some binops through shifts, so that we have (and (shift))
3623   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
3624   // thing happens with address calculations, so it's important to canonicalize
3625   // it.
3626   bool HighBitSet = false;  // Can we transform this if the high bit is set?
3627
3628   switch (LHS->getOpcode()) {
3629   default: return SDValue();
3630   case ISD::OR:
3631   case ISD::XOR:
3632     HighBitSet = false; // We can only transform sra if the high bit is clear.
3633     break;
3634   case ISD::AND:
3635     HighBitSet = true;  // We can only transform sra if the high bit is set.
3636     break;
3637   case ISD::ADD:
3638     if (N->getOpcode() != ISD::SHL)
3639       return SDValue(); // only shl(add) not sr[al](add).
3640     HighBitSet = false; // We can only transform sra if the high bit is clear.
3641     break;
3642   }
3643
3644   // We require the RHS of the binop to be a constant as well.
3645   ConstantSDNode *BinOpCst = dyn_cast<ConstantSDNode>(LHS->getOperand(1));
3646   if (!BinOpCst) return SDValue();
3647
3648   // FIXME: disable this unless the input to the binop is a shift by a constant.
3649   // If it is not a shift, it pessimizes some common cases like:
3650   //
3651   //    void foo(int *X, int i) { X[i & 1235] = 1; }
3652   //    int bar(int *X, int i) { return X[i & 255]; }
3653   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
3654   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
3655        BinOpLHSVal->getOpcode() != ISD::SRA &&
3656        BinOpLHSVal->getOpcode() != ISD::SRL) ||
3657       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
3658     return SDValue();
3659
3660   EVT VT = N->getValueType(0);
3661
3662   // If this is a signed shift right, and the high bit is modified by the
3663   // logical operation, do not perform the transformation. The highBitSet
3664   // boolean indicates the value of the high bit of the constant which would
3665   // cause it to be modified for this operation.
3666   if (N->getOpcode() == ISD::SRA) {
3667     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
3668     if (BinOpRHSSignSet != HighBitSet)
3669       return SDValue();
3670   }
3671
3672   // Fold the constants, shifting the binop RHS by the shift amount.
3673   SDValue NewRHS = DAG.getNode(N->getOpcode(), SDLoc(LHS->getOperand(1)),
3674                                N->getValueType(0),
3675                                LHS->getOperand(1), N->getOperand(1));
3676
3677   // Create the new shift.
3678   SDValue NewShift = DAG.getNode(N->getOpcode(),
3679                                  SDLoc(LHS->getOperand(0)),
3680                                  VT, LHS->getOperand(0), N->getOperand(1));
3681
3682   // Create the new binop.
3683   return DAG.getNode(LHS->getOpcode(), SDLoc(N), VT, NewShift, NewRHS);
3684 }
3685
3686 SDValue DAGCombiner::visitSHL(SDNode *N) {
3687   SDValue N0 = N->getOperand(0);
3688   SDValue N1 = N->getOperand(1);
3689   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3690   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3691   EVT VT = N0.getValueType();
3692   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3693
3694   // fold vector ops
3695   if (VT.isVector()) {
3696     SDValue FoldedVOp = SimplifyVBinOp(N);
3697     if (FoldedVOp.getNode()) return FoldedVOp;
3698   }
3699
3700   // fold (shl c1, c2) -> c1<<c2
3701   if (N0C && N1C)
3702     return DAG.FoldConstantArithmetic(ISD::SHL, VT, N0C, N1C);
3703   // fold (shl 0, x) -> 0
3704   if (N0C && N0C->isNullValue())
3705     return N0;
3706   // fold (shl x, c >= size(x)) -> undef
3707   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3708     return DAG.getUNDEF(VT);
3709   // fold (shl x, 0) -> x
3710   if (N1C && N1C->isNullValue())
3711     return N0;
3712   // fold (shl undef, x) -> 0
3713   if (N0.getOpcode() == ISD::UNDEF)
3714     return DAG.getConstant(0, VT);
3715   // if (shl x, c) is known to be zero, return 0
3716   if (DAG.MaskedValueIsZero(SDValue(N, 0),
3717                             APInt::getAllOnesValue(OpSizeInBits)))
3718     return DAG.getConstant(0, VT);
3719   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
3720   if (N1.getOpcode() == ISD::TRUNCATE &&
3721       N1.getOperand(0).getOpcode() == ISD::AND &&
3722       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3723     SDValue N101 = N1.getOperand(0).getOperand(1);
3724     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3725       EVT TruncVT = N1.getValueType();
3726       SDValue N100 = N1.getOperand(0).getOperand(0);
3727       APInt TruncC = N101C->getAPIntValue();
3728       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
3729       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
3730                          DAG.getNode(ISD::AND, SDLoc(N), TruncVT,
3731                                      DAG.getNode(ISD::TRUNCATE,
3732                                                  SDLoc(N),
3733                                                  TruncVT, N100),
3734                                      DAG.getConstant(TruncC, TruncVT)));
3735     }
3736   }
3737
3738   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3739     return SDValue(N, 0);
3740
3741   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
3742   if (N1C && N0.getOpcode() == ISD::SHL &&
3743       N0.getOperand(1).getOpcode() == ISD::Constant) {
3744     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3745     uint64_t c2 = N1C->getZExtValue();
3746     if (c1 + c2 >= OpSizeInBits)
3747       return DAG.getConstant(0, VT);
3748     return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
3749                        DAG.getConstant(c1 + c2, N1.getValueType()));
3750   }
3751
3752   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
3753   // For this to be valid, the second form must not preserve any of the bits
3754   // that are shifted out by the inner shift in the first form.  This means
3755   // the outer shift size must be >= the number of bits added by the ext.
3756   // As a corollary, we don't care what kind of ext it is.
3757   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
3758               N0.getOpcode() == ISD::ANY_EXTEND ||
3759               N0.getOpcode() == ISD::SIGN_EXTEND) &&
3760       N0.getOperand(0).getOpcode() == ISD::SHL &&
3761       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3762     uint64_t c1 =
3763       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3764     uint64_t c2 = N1C->getZExtValue();
3765     EVT InnerShiftVT = N0.getOperand(0).getValueType();
3766     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3767     if (c2 >= OpSizeInBits - InnerShiftSize) {
3768       if (c1 + c2 >= OpSizeInBits)
3769         return DAG.getConstant(0, VT);
3770       return DAG.getNode(ISD::SHL, SDLoc(N0), VT,
3771                          DAG.getNode(N0.getOpcode(), SDLoc(N0), VT,
3772                                      N0.getOperand(0)->getOperand(0)),
3773                          DAG.getConstant(c1 + c2, N1.getValueType()));
3774     }
3775   }
3776
3777   // fold (shl (zext (srl x, C)), C) -> (zext (shl (srl x, C), C))
3778   // Only fold this if the inner zext has no other uses to avoid increasing
3779   // the total number of instructions.
3780   if (N1C && N0.getOpcode() == ISD::ZERO_EXTEND && N0.hasOneUse() &&
3781       N0.getOperand(0).getOpcode() == ISD::SRL &&
3782       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3783     uint64_t c1 =
3784       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3785     if (c1 < VT.getSizeInBits()) {
3786       uint64_t c2 = N1C->getZExtValue();
3787       if (c1 == c2) {
3788         SDValue NewOp0 = N0.getOperand(0);
3789         EVT CountVT = NewOp0.getOperand(1).getValueType();
3790         SDValue NewSHL = DAG.getNode(ISD::SHL, SDLoc(N), NewOp0.getValueType(),
3791                                      NewOp0, DAG.getConstant(c2, CountVT));
3792         AddToWorkList(NewSHL.getNode());
3793         return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N0), VT, NewSHL);
3794       }
3795     }
3796   }
3797
3798   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
3799   //                               (and (srl x, (sub c1, c2), MASK)
3800   // Only fold this if the inner shift has no other uses -- if it does, folding
3801   // this will increase the total number of instructions.
3802   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse() &&
3803       N0.getOperand(1).getOpcode() == ISD::Constant) {
3804     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3805     if (c1 < VT.getSizeInBits()) {
3806       uint64_t c2 = N1C->getZExtValue();
3807       APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
3808                                          VT.getSizeInBits() - c1);
3809       SDValue Shift;
3810       if (c2 > c1) {
3811         Mask = Mask.shl(c2-c1);
3812         Shift = DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
3813                             DAG.getConstant(c2-c1, N1.getValueType()));
3814       } else {
3815         Mask = Mask.lshr(c1-c2);
3816         Shift = DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
3817                             DAG.getConstant(c1-c2, N1.getValueType()));
3818       }
3819       return DAG.getNode(ISD::AND, SDLoc(N0), VT, Shift,
3820                          DAG.getConstant(Mask, VT));
3821     }
3822   }
3823   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
3824   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
3825     SDValue HiBitsMask =
3826       DAG.getConstant(APInt::getHighBitsSet(VT.getSizeInBits(),
3827                                             VT.getSizeInBits() -
3828                                               N1C->getZExtValue()),
3829                       VT);
3830     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
3831                        HiBitsMask);
3832   }
3833
3834   if (N1C) {
3835     SDValue NewSHL = visitShiftByConstant(N, N1C->getZExtValue());
3836     if (NewSHL.getNode())
3837       return NewSHL;
3838   }
3839
3840   return SDValue();
3841 }
3842
3843 SDValue DAGCombiner::visitSRA(SDNode *N) {
3844   SDValue N0 = N->getOperand(0);
3845   SDValue N1 = N->getOperand(1);
3846   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3847   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3848   EVT VT = N0.getValueType();
3849   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3850
3851   // fold vector ops
3852   if (VT.isVector()) {
3853     SDValue FoldedVOp = SimplifyVBinOp(N);
3854     if (FoldedVOp.getNode()) return FoldedVOp;
3855   }
3856
3857   // fold (sra c1, c2) -> (sra c1, c2)
3858   if (N0C && N1C)
3859     return DAG.FoldConstantArithmetic(ISD::SRA, VT, N0C, N1C);
3860   // fold (sra 0, x) -> 0
3861   if (N0C && N0C->isNullValue())
3862     return N0;
3863   // fold (sra -1, x) -> -1
3864   if (N0C && N0C->isAllOnesValue())
3865     return N0;
3866   // fold (sra x, (setge c, size(x))) -> undef
3867   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3868     return DAG.getUNDEF(VT);
3869   // fold (sra x, 0) -> x
3870   if (N1C && N1C->isNullValue())
3871     return N0;
3872   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
3873   // sext_inreg.
3874   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
3875     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
3876     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
3877     if (VT.isVector())
3878       ExtVT = EVT::getVectorVT(*DAG.getContext(),
3879                                ExtVT, VT.getVectorNumElements());
3880     if ((!LegalOperations ||
3881          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
3882       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
3883                          N0.getOperand(0), DAG.getValueType(ExtVT));
3884   }
3885
3886   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
3887   if (N1C && N0.getOpcode() == ISD::SRA) {
3888     if (ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3889       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
3890       if (Sum >= OpSizeInBits) Sum = OpSizeInBits-1;
3891       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0.getOperand(0),
3892                          DAG.getConstant(Sum, N1C->getValueType(0)));
3893     }
3894   }
3895
3896   // fold (sra (shl X, m), (sub result_size, n))
3897   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
3898   // result_size - n != m.
3899   // If truncate is free for the target sext(shl) is likely to result in better
3900   // code.
3901   if (N0.getOpcode() == ISD::SHL) {
3902     // Get the two constanst of the shifts, CN0 = m, CN = n.
3903     const ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3904     if (N01C && N1C) {
3905       // Determine what the truncate's result bitsize and type would be.
3906       EVT TruncVT =
3907         EVT::getIntegerVT(*DAG.getContext(),
3908                           OpSizeInBits - N1C->getZExtValue());
3909       // Determine the residual right-shift amount.
3910       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
3911
3912       // If the shift is not a no-op (in which case this should be just a sign
3913       // extend already), the truncated to type is legal, sign_extend is legal
3914       // on that type, and the truncate to that type is both legal and free,
3915       // perform the transform.
3916       if ((ShiftAmt > 0) &&
3917           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
3918           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
3919           TLI.isTruncateFree(VT, TruncVT)) {
3920
3921           SDValue Amt = DAG.getConstant(ShiftAmt,
3922               getShiftAmountTy(N0.getOperand(0).getValueType()));
3923           SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0), VT,
3924                                       N0.getOperand(0), Amt);
3925           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), TruncVT,
3926                                       Shift);
3927           return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N),
3928                              N->getValueType(0), Trunc);
3929       }
3930     }
3931   }
3932
3933   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
3934   if (N1.getOpcode() == ISD::TRUNCATE &&
3935       N1.getOperand(0).getOpcode() == ISD::AND &&
3936       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3937     SDValue N101 = N1.getOperand(0).getOperand(1);
3938     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3939       EVT TruncVT = N1.getValueType();
3940       SDValue N100 = N1.getOperand(0).getOperand(0);
3941       APInt TruncC = N101C->getAPIntValue();
3942       TruncC = TruncC.trunc(TruncVT.getScalarType().getSizeInBits());
3943       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0,
3944                          DAG.getNode(ISD::AND, SDLoc(N),
3945                                      TruncVT,
3946                                      DAG.getNode(ISD::TRUNCATE,
3947                                                  SDLoc(N),
3948                                                  TruncVT, N100),
3949                                      DAG.getConstant(TruncC, TruncVT)));
3950     }
3951   }
3952
3953   // fold (sra (trunc (sr x, c1)), c2) -> (trunc (sra x, c1+c2))
3954   //      if c1 is equal to the number of bits the trunc removes
3955   if (N0.getOpcode() == ISD::TRUNCATE &&
3956       (N0.getOperand(0).getOpcode() == ISD::SRL ||
3957        N0.getOperand(0).getOpcode() == ISD::SRA) &&
3958       N0.getOperand(0).hasOneUse() &&
3959       N0.getOperand(0).getOperand(1).hasOneUse() &&
3960       N1C && isa<ConstantSDNode>(N0.getOperand(0).getOperand(1))) {
3961     EVT LargeVT = N0.getOperand(0).getValueType();
3962     ConstantSDNode *LargeShiftAmt =
3963       cast<ConstantSDNode>(N0.getOperand(0).getOperand(1));
3964
3965     if (LargeVT.getScalarType().getSizeInBits() - OpSizeInBits ==
3966         LargeShiftAmt->getZExtValue()) {
3967       SDValue Amt =
3968         DAG.getConstant(LargeShiftAmt->getZExtValue() + N1C->getZExtValue(),
3969               getShiftAmountTy(N0.getOperand(0).getOperand(0).getValueType()));
3970       SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), LargeVT,
3971                                 N0.getOperand(0).getOperand(0), Amt);
3972       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, SRA);
3973     }
3974   }
3975
3976   // Simplify, based on bits shifted out of the LHS.
3977   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3978     return SDValue(N, 0);
3979
3980
3981   // If the sign bit is known to be zero, switch this to a SRL.
3982   if (DAG.SignBitIsZero(N0))
3983     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, N1);
3984
3985   if (N1C) {
3986     SDValue NewSRA = visitShiftByConstant(N, N1C->getZExtValue());
3987     if (NewSRA.getNode())
3988       return NewSRA;
3989   }
3990
3991   return SDValue();
3992 }
3993
3994 SDValue DAGCombiner::visitSRL(SDNode *N) {
3995   SDValue N0 = N->getOperand(0);
3996   SDValue N1 = N->getOperand(1);
3997   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3998   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3999   EVT VT = N0.getValueType();
4000   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4001
4002   // fold vector ops
4003   if (VT.isVector()) {
4004     SDValue FoldedVOp = SimplifyVBinOp(N);
4005     if (FoldedVOp.getNode()) return FoldedVOp;
4006   }
4007
4008   // fold (srl c1, c2) -> c1 >>u c2
4009   if (N0C && N1C)
4010     return DAG.FoldConstantArithmetic(ISD::SRL, VT, N0C, N1C);
4011   // fold (srl 0, x) -> 0
4012   if (N0C && N0C->isNullValue())
4013     return N0;
4014   // fold (srl x, c >= size(x)) -> undef
4015   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4016     return DAG.getUNDEF(VT);
4017   // fold (srl x, 0) -> x
4018   if (N1C && N1C->isNullValue())
4019     return N0;
4020   // if (srl x, c) is known to be zero, return 0
4021   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
4022                                    APInt::getAllOnesValue(OpSizeInBits)))
4023     return DAG.getConstant(0, VT);
4024
4025   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
4026   if (N1C && N0.getOpcode() == ISD::SRL &&
4027       N0.getOperand(1).getOpcode() == ISD::Constant) {
4028     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
4029     uint64_t c2 = N1C->getZExtValue();
4030     if (c1 + c2 >= OpSizeInBits)
4031       return DAG.getConstant(0, VT);
4032     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
4033                        DAG.getConstant(c1 + c2, N1.getValueType()));
4034   }
4035
4036   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
4037   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
4038       N0.getOperand(0).getOpcode() == ISD::SRL &&
4039       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
4040     uint64_t c1 =
4041       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
4042     uint64_t c2 = N1C->getZExtValue();
4043     EVT InnerShiftVT = N0.getOperand(0).getValueType();
4044     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
4045     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
4046     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
4047     if (c1 + OpSizeInBits == InnerShiftSize) {
4048       if (c1 + c2 >= InnerShiftSize)
4049         return DAG.getConstant(0, VT);
4050       return DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT,
4051                          DAG.getNode(ISD::SRL, SDLoc(N0), InnerShiftVT,
4052                                      N0.getOperand(0)->getOperand(0),
4053                                      DAG.getConstant(c1 + c2, ShiftCountVT)));
4054     }
4055   }
4056
4057   // fold (srl (shl x, c), c) -> (and x, cst2)
4058   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1 &&
4059       N0.getValueSizeInBits() <= 64) {
4060     uint64_t ShAmt = N1C->getZExtValue()+64-N0.getValueSizeInBits();
4061     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
4062                        DAG.getConstant(~0ULL >> ShAmt, VT));
4063   }
4064
4065   // fold (srl (anyextend x), c) -> (and (anyextend (srl x, c)), mask)
4066   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
4067     // Shifting in all undef bits?
4068     EVT SmallVT = N0.getOperand(0).getValueType();
4069     if (N1C->getZExtValue() >= SmallVT.getSizeInBits())
4070       return DAG.getUNDEF(VT);
4071
4072     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
4073       uint64_t ShiftAmt = N1C->getZExtValue();
4074       SDValue SmallShift = DAG.getNode(ISD::SRL, SDLoc(N0), SmallVT,
4075                                        N0.getOperand(0),
4076                           DAG.getConstant(ShiftAmt, getShiftAmountTy(SmallVT)));
4077       AddToWorkList(SmallShift.getNode());
4078       APInt Mask = APInt::getAllOnesValue(VT.getSizeInBits()).lshr(ShiftAmt);
4079       return DAG.getNode(ISD::AND, SDLoc(N), VT,
4080                          DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, SmallShift),
4081                          DAG.getConstant(Mask, VT));
4082     }
4083   }
4084
4085   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
4086   // bit, which is unmodified by sra.
4087   if (N1C && N1C->getZExtValue() + 1 == VT.getSizeInBits()) {
4088     if (N0.getOpcode() == ISD::SRA)
4089       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0), N1);
4090   }
4091
4092   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
4093   if (N1C && N0.getOpcode() == ISD::CTLZ &&
4094       N1C->getAPIntValue() == Log2_32(VT.getSizeInBits())) {
4095     APInt KnownZero, KnownOne;
4096     DAG.ComputeMaskedBits(N0.getOperand(0), KnownZero, KnownOne);
4097
4098     // If any of the input bits are KnownOne, then the input couldn't be all
4099     // zeros, thus the result of the srl will always be zero.
4100     if (KnownOne.getBoolValue()) return DAG.getConstant(0, VT);
4101
4102     // If all of the bits input the to ctlz node are known to be zero, then
4103     // the result of the ctlz is "32" and the result of the shift is one.
4104     APInt UnknownBits = ~KnownZero;
4105     if (UnknownBits == 0) return DAG.getConstant(1, VT);
4106
4107     // Otherwise, check to see if there is exactly one bit input to the ctlz.
4108     if ((UnknownBits & (UnknownBits - 1)) == 0) {
4109       // Okay, we know that only that the single bit specified by UnknownBits
4110       // could be set on input to the CTLZ node. If this bit is set, the SRL
4111       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
4112       // to an SRL/XOR pair, which is likely to simplify more.
4113       unsigned ShAmt = UnknownBits.countTrailingZeros();
4114       SDValue Op = N0.getOperand(0);
4115
4116       if (ShAmt) {
4117         Op = DAG.getNode(ISD::SRL, SDLoc(N0), VT, Op,
4118                   DAG.getConstant(ShAmt, getShiftAmountTy(Op.getValueType())));
4119         AddToWorkList(Op.getNode());
4120       }
4121
4122       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
4123                          Op, DAG.getConstant(1, VT));
4124     }
4125   }
4126
4127   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
4128   if (N1.getOpcode() == ISD::TRUNCATE &&
4129       N1.getOperand(0).getOpcode() == ISD::AND &&
4130       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
4131     SDValue N101 = N1.getOperand(0).getOperand(1);
4132     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
4133       EVT TruncVT = N1.getValueType();
4134       SDValue N100 = N1.getOperand(0).getOperand(0);
4135       APInt TruncC = N101C->getAPIntValue();
4136       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
4137       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0,
4138                          DAG.getNode(ISD::AND, SDLoc(N),
4139                                      TruncVT,
4140                                      DAG.getNode(ISD::TRUNCATE,
4141                                                  SDLoc(N),
4142                                                  TruncVT, N100),
4143                                      DAG.getConstant(TruncC, TruncVT)));
4144     }
4145   }
4146
4147   // fold operands of srl based on knowledge that the low bits are not
4148   // demanded.
4149   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4150     return SDValue(N, 0);
4151
4152   if (N1C) {
4153     SDValue NewSRL = visitShiftByConstant(N, N1C->getZExtValue());
4154     if (NewSRL.getNode())
4155       return NewSRL;
4156   }
4157
4158   // Attempt to convert a srl of a load into a narrower zero-extending load.
4159   SDValue NarrowLoad = ReduceLoadWidth(N);
4160   if (NarrowLoad.getNode())
4161     return NarrowLoad;
4162
4163   // Here is a common situation. We want to optimize:
4164   //
4165   //   %a = ...
4166   //   %b = and i32 %a, 2
4167   //   %c = srl i32 %b, 1
4168   //   brcond i32 %c ...
4169   //
4170   // into
4171   //
4172   //   %a = ...
4173   //   %b = and %a, 2
4174   //   %c = setcc eq %b, 0
4175   //   brcond %c ...
4176   //
4177   // However when after the source operand of SRL is optimized into AND, the SRL
4178   // itself may not be optimized further. Look for it and add the BRCOND into
4179   // the worklist.
4180   if (N->hasOneUse()) {
4181     SDNode *Use = *N->use_begin();
4182     if (Use->getOpcode() == ISD::BRCOND)
4183       AddToWorkList(Use);
4184     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
4185       // Also look pass the truncate.
4186       Use = *Use->use_begin();
4187       if (Use->getOpcode() == ISD::BRCOND)
4188         AddToWorkList(Use);
4189     }
4190   }
4191
4192   return SDValue();
4193 }
4194
4195 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
4196   SDValue N0 = N->getOperand(0);
4197   EVT VT = N->getValueType(0);
4198
4199   // fold (ctlz c1) -> c2
4200   if (isa<ConstantSDNode>(N0))
4201     return DAG.getNode(ISD::CTLZ, SDLoc(N), VT, N0);
4202   return SDValue();
4203 }
4204
4205 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
4206   SDValue N0 = N->getOperand(0);
4207   EVT VT = N->getValueType(0);
4208
4209   // fold (ctlz_zero_undef c1) -> c2
4210   if (isa<ConstantSDNode>(N0))
4211     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4212   return SDValue();
4213 }
4214
4215 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
4216   SDValue N0 = N->getOperand(0);
4217   EVT VT = N->getValueType(0);
4218
4219   // fold (cttz c1) -> c2
4220   if (isa<ConstantSDNode>(N0))
4221     return DAG.getNode(ISD::CTTZ, SDLoc(N), VT, N0);
4222   return SDValue();
4223 }
4224
4225 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
4226   SDValue N0 = N->getOperand(0);
4227   EVT VT = N->getValueType(0);
4228
4229   // fold (cttz_zero_undef c1) -> c2
4230   if (isa<ConstantSDNode>(N0))
4231     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4232   return SDValue();
4233 }
4234
4235 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
4236   SDValue N0 = N->getOperand(0);
4237   EVT VT = N->getValueType(0);
4238
4239   // fold (ctpop c1) -> c2
4240   if (isa<ConstantSDNode>(N0))
4241     return DAG.getNode(ISD::CTPOP, SDLoc(N), VT, N0);
4242   return SDValue();
4243 }
4244
4245 SDValue DAGCombiner::visitSELECT(SDNode *N) {
4246   SDValue N0 = N->getOperand(0);
4247   SDValue N1 = N->getOperand(1);
4248   SDValue N2 = N->getOperand(2);
4249   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4250   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4251   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
4252   EVT VT = N->getValueType(0);
4253   EVT VT0 = N0.getValueType();
4254
4255   // fold (select C, X, X) -> X
4256   if (N1 == N2)
4257     return N1;
4258   // fold (select true, X, Y) -> X
4259   if (N0C && !N0C->isNullValue())
4260     return N1;
4261   // fold (select false, X, Y) -> Y
4262   if (N0C && N0C->isNullValue())
4263     return N2;
4264   // fold (select C, 1, X) -> (or C, X)
4265   if (VT == MVT::i1 && N1C && N1C->getAPIntValue() == 1)
4266     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4267   // fold (select C, 0, 1) -> (xor C, 1)
4268   if (VT.isInteger() &&
4269       (VT0 == MVT::i1 ||
4270        (VT0.isInteger() &&
4271         TLI.getBooleanContents(false) ==
4272         TargetLowering::ZeroOrOneBooleanContent)) &&
4273       N1C && N2C && N1C->isNullValue() && N2C->getAPIntValue() == 1) {
4274     SDValue XORNode;
4275     if (VT == VT0)
4276       return DAG.getNode(ISD::XOR, SDLoc(N), VT0,
4277                          N0, DAG.getConstant(1, VT0));
4278     XORNode = DAG.getNode(ISD::XOR, SDLoc(N0), VT0,
4279                           N0, DAG.getConstant(1, VT0));
4280     AddToWorkList(XORNode.getNode());
4281     if (VT.bitsGT(VT0))
4282       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, XORNode);
4283     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, XORNode);
4284   }
4285   // fold (select C, 0, X) -> (and (not C), X)
4286   if (VT == VT0 && VT == MVT::i1 && N1C && N1C->isNullValue()) {
4287     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4288     AddToWorkList(NOTNode.getNode());
4289     return DAG.getNode(ISD::AND, SDLoc(N), VT, NOTNode, N2);
4290   }
4291   // fold (select C, X, 1) -> (or (not C), X)
4292   if (VT == VT0 && VT == MVT::i1 && N2C && N2C->getAPIntValue() == 1) {
4293     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4294     AddToWorkList(NOTNode.getNode());
4295     return DAG.getNode(ISD::OR, SDLoc(N), VT, NOTNode, N1);
4296   }
4297   // fold (select C, X, 0) -> (and C, X)
4298   if (VT == MVT::i1 && N2C && N2C->isNullValue())
4299     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4300   // fold (select X, X, Y) -> (or X, Y)
4301   // fold (select X, 1, Y) -> (or X, Y)
4302   if (VT == MVT::i1 && (N0 == N1 || (N1C && N1C->getAPIntValue() == 1)))
4303     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4304   // fold (select X, Y, X) -> (and X, Y)
4305   // fold (select X, Y, 0) -> (and X, Y)
4306   if (VT == MVT::i1 && (N0 == N2 || (N2C && N2C->getAPIntValue() == 0)))
4307     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4308
4309   // If we can fold this based on the true/false value, do so.
4310   if (SimplifySelectOps(N, N1, N2))
4311     return SDValue(N, 0);  // Don't revisit N.
4312
4313   // fold selects based on a setcc into other things, such as min/max/abs
4314   if (N0.getOpcode() == ISD::SETCC) {
4315     // FIXME:
4316     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
4317     // having to say they don't support SELECT_CC on every type the DAG knows
4318     // about, since there is no way to mark an opcode illegal at all value types
4319     if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other) &&
4320         TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT))
4321       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT,
4322                          N0.getOperand(0), N0.getOperand(1),
4323                          N1, N2, N0.getOperand(2));
4324     return SimplifySelect(SDLoc(N), N0, N1, N2);
4325   }
4326
4327   return SDValue();
4328 }
4329
4330 SDValue DAGCombiner::visitVSELECT(SDNode *N) {
4331   SDValue N0 = N->getOperand(0);
4332   SDValue N1 = N->getOperand(1);
4333   SDValue N2 = N->getOperand(2);
4334   SDLoc DL(N);
4335
4336   // Canonicalize integer abs.
4337   // vselect (setg[te] X,  0),  X, -X ->
4338   // vselect (setgt    X, -1),  X, -X ->
4339   // vselect (setl[te] X,  0), -X,  X ->
4340   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
4341   if (N0.getOpcode() == ISD::SETCC) {
4342     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
4343     ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
4344     bool isAbs = false;
4345     bool RHSIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
4346
4347     if (((RHSIsAllZeros && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
4348          (ISD::isBuildVectorAllOnes(RHS.getNode()) && CC == ISD::SETGT)) &&
4349         N1 == LHS && N2.getOpcode() == ISD::SUB && N1 == N2.getOperand(1))
4350       isAbs = ISD::isBuildVectorAllZeros(N2.getOperand(0).getNode());
4351     else if ((RHSIsAllZeros && (CC == ISD::SETLT || CC == ISD::SETLE)) &&
4352              N2 == LHS && N1.getOpcode() == ISD::SUB && N2 == N1.getOperand(1))
4353       isAbs = ISD::isBuildVectorAllZeros(N1.getOperand(0).getNode());
4354
4355     if (isAbs) {
4356       EVT VT = LHS.getValueType();
4357       SDValue Shift = DAG.getNode(
4358           ISD::SRA, DL, VT, LHS,
4359           DAG.getConstant(VT.getScalarType().getSizeInBits() - 1, VT));
4360       SDValue Add = DAG.getNode(ISD::ADD, DL, VT, LHS, Shift);
4361       AddToWorkList(Shift.getNode());
4362       AddToWorkList(Add.getNode());
4363       return DAG.getNode(ISD::XOR, DL, VT, Add, Shift);
4364     }
4365   }
4366
4367   return SDValue();
4368 }
4369
4370 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
4371   SDValue N0 = N->getOperand(0);
4372   SDValue N1 = N->getOperand(1);
4373   SDValue N2 = N->getOperand(2);
4374   SDValue N3 = N->getOperand(3);
4375   SDValue N4 = N->getOperand(4);
4376   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
4377
4378   // fold select_cc lhs, rhs, x, x, cc -> x
4379   if (N2 == N3)
4380     return N2;
4381
4382   // Determine if the condition we're dealing with is constant
4383   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
4384                               N0, N1, CC, SDLoc(N), false);
4385   if (SCC.getNode()) {
4386     AddToWorkList(SCC.getNode());
4387
4388     if (ConstantSDNode *SCCC = dyn_cast<ConstantSDNode>(SCC.getNode())) {
4389       if (!SCCC->isNullValue())
4390         return N2;    // cond always true -> true val
4391       else
4392         return N3;    // cond always false -> false val
4393     }
4394
4395     // Fold to a simpler select_cc
4396     if (SCC.getOpcode() == ISD::SETCC)
4397       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), N2.getValueType(),
4398                          SCC.getOperand(0), SCC.getOperand(1), N2, N3,
4399                          SCC.getOperand(2));
4400   }
4401
4402   // If we can fold this based on the true/false value, do so.
4403   if (SimplifySelectOps(N, N2, N3))
4404     return SDValue(N, 0);  // Don't revisit N.
4405
4406   // fold select_cc into other things, such as min/max/abs
4407   return SimplifySelectCC(SDLoc(N), N0, N1, N2, N3, CC);
4408 }
4409
4410 SDValue DAGCombiner::visitSETCC(SDNode *N) {
4411   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
4412                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
4413                        SDLoc(N));
4414 }
4415
4416 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
4417 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
4418 // transformation. Returns true if extension are possible and the above
4419 // mentioned transformation is profitable.
4420 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
4421                                     unsigned ExtOpc,
4422                                     SmallVectorImpl<SDNode *> &ExtendNodes,
4423                                     const TargetLowering &TLI) {
4424   bool HasCopyToRegUses = false;
4425   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
4426   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
4427                             UE = N0.getNode()->use_end();
4428        UI != UE; ++UI) {
4429     SDNode *User = *UI;
4430     if (User == N)
4431       continue;
4432     if (UI.getUse().getResNo() != N0.getResNo())
4433       continue;
4434     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
4435     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
4436       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
4437       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
4438         // Sign bits will be lost after a zext.
4439         return false;
4440       bool Add = false;
4441       for (unsigned i = 0; i != 2; ++i) {
4442         SDValue UseOp = User->getOperand(i);
4443         if (UseOp == N0)
4444           continue;
4445         if (!isa<ConstantSDNode>(UseOp))
4446           return false;
4447         Add = true;
4448       }
4449       if (Add)
4450         ExtendNodes.push_back(User);
4451       continue;
4452     }
4453     // If truncates aren't free and there are users we can't
4454     // extend, it isn't worthwhile.
4455     if (!isTruncFree)
4456       return false;
4457     // Remember if this value is live-out.
4458     if (User->getOpcode() == ISD::CopyToReg)
4459       HasCopyToRegUses = true;
4460   }
4461
4462   if (HasCopyToRegUses) {
4463     bool BothLiveOut = false;
4464     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
4465          UI != UE; ++UI) {
4466       SDUse &Use = UI.getUse();
4467       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
4468         BothLiveOut = true;
4469         break;
4470       }
4471     }
4472     if (BothLiveOut)
4473       // Both unextended and extended values are live out. There had better be
4474       // a good reason for the transformation.
4475       return ExtendNodes.size();
4476   }
4477   return true;
4478 }
4479
4480 void DAGCombiner::ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
4481                                   SDValue Trunc, SDValue ExtLoad, SDLoc DL,
4482                                   ISD::NodeType ExtType) {
4483   // Extend SetCC uses if necessary.
4484   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
4485     SDNode *SetCC = SetCCs[i];
4486     SmallVector<SDValue, 4> Ops;
4487
4488     for (unsigned j = 0; j != 2; ++j) {
4489       SDValue SOp = SetCC->getOperand(j);
4490       if (SOp == Trunc)
4491         Ops.push_back(ExtLoad);
4492       else
4493         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
4494     }
4495
4496     Ops.push_back(SetCC->getOperand(2));
4497     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0),
4498                                  &Ops[0], Ops.size()));
4499   }
4500 }
4501
4502 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
4503   SDValue N0 = N->getOperand(0);
4504   EVT VT = N->getValueType(0);
4505
4506   // fold (sext c1) -> c1
4507   if (isa<ConstantSDNode>(N0))
4508     return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, N0);
4509
4510   // fold (sext (sext x)) -> (sext x)
4511   // fold (sext (aext x)) -> (sext x)
4512   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4513     return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT,
4514                        N0.getOperand(0));
4515
4516   if (N0.getOpcode() == ISD::TRUNCATE) {
4517     // fold (sext (truncate (load x))) -> (sext (smaller load x))
4518     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
4519     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4520     if (NarrowLoad.getNode()) {
4521       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4522       if (NarrowLoad.getNode() != N0.getNode()) {
4523         CombineTo(N0.getNode(), NarrowLoad);
4524         // CombineTo deleted the truncate, if needed, but not what's under it.
4525         AddToWorkList(oye);
4526       }
4527       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4528     }
4529
4530     // See if the value being truncated is already sign extended.  If so, just
4531     // eliminate the trunc/sext pair.
4532     SDValue Op = N0.getOperand(0);
4533     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
4534     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
4535     unsigned DestBits = VT.getScalarType().getSizeInBits();
4536     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
4537
4538     if (OpBits == DestBits) {
4539       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
4540       // bits, it is already ready.
4541       if (NumSignBits > DestBits-MidBits)
4542         return Op;
4543     } else if (OpBits < DestBits) {
4544       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
4545       // bits, just sext from i32.
4546       if (NumSignBits > OpBits-MidBits)
4547         return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, Op);
4548     } else {
4549       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
4550       // bits, just truncate to i32.
4551       if (NumSignBits > OpBits-MidBits)
4552         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
4553     }
4554
4555     // fold (sext (truncate x)) -> (sextinreg x).
4556     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
4557                                                  N0.getValueType())) {
4558       if (OpBits < DestBits)
4559         Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N0), VT, Op);
4560       else if (OpBits > DestBits)
4561         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT, Op);
4562       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, Op,
4563                          DAG.getValueType(N0.getValueType()));
4564     }
4565   }
4566
4567   // fold (sext (load x)) -> (sext (truncate (sextload x)))
4568   // None of the supported targets knows how to perform load and sign extend
4569   // on vectors in one instruction.  We only perform this transformation on
4570   // scalars.
4571   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4572       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4573        TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()))) {
4574     bool DoXform = true;
4575     SmallVector<SDNode*, 4> SetCCs;
4576     if (!N0.hasOneUse())
4577       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
4578     if (DoXform) {
4579       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4580       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
4581                                        LN0->getChain(),
4582                                        LN0->getBasePtr(), N0.getValueType(),
4583                                        LN0->getMemOperand());
4584       CombineTo(N, ExtLoad);
4585       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
4586                                   N0.getValueType(), ExtLoad);
4587       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4588       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4589                       ISD::SIGN_EXTEND);
4590       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4591     }
4592   }
4593
4594   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
4595   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
4596   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4597       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4598     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4599     EVT MemVT = LN0->getMemoryVT();
4600     if ((!LegalOperations && !LN0->isVolatile()) ||
4601         TLI.isLoadExtLegal(ISD::SEXTLOAD, MemVT)) {
4602       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
4603                                        LN0->getChain(),
4604                                        LN0->getBasePtr(), MemVT,
4605                                        LN0->getMemOperand());
4606       CombineTo(N, ExtLoad);
4607       CombineTo(N0.getNode(),
4608                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
4609                             N0.getValueType(), ExtLoad),
4610                 ExtLoad.getValue(1));
4611       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4612     }
4613   }
4614
4615   // fold (sext (and/or/xor (load x), cst)) ->
4616   //      (and/or/xor (sextload x), (sext cst))
4617   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4618        N0.getOpcode() == ISD::XOR) &&
4619       isa<LoadSDNode>(N0.getOperand(0)) &&
4620       N0.getOperand(1).getOpcode() == ISD::Constant &&
4621       TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()) &&
4622       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4623     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4624     if (LN0->getExtensionType() != ISD::ZEXTLOAD) {
4625       bool DoXform = true;
4626       SmallVector<SDNode*, 4> SetCCs;
4627       if (!N0.hasOneUse())
4628         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
4629                                           SetCCs, TLI);
4630       if (DoXform) {
4631         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(LN0), VT,
4632                                          LN0->getChain(), LN0->getBasePtr(),
4633                                          LN0->getMemoryVT(),
4634                                          LN0->getMemOperand());
4635         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4636         Mask = Mask.sext(VT.getSizeInBits());
4637         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
4638                                   ExtLoad, DAG.getConstant(Mask, VT));
4639         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4640                                     SDLoc(N0.getOperand(0)),
4641                                     N0.getOperand(0).getValueType(), ExtLoad);
4642         CombineTo(N, And);
4643         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4644         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4645                         ISD::SIGN_EXTEND);
4646         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4647       }
4648     }
4649   }
4650
4651   if (N0.getOpcode() == ISD::SETCC) {
4652     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
4653     // Only do this before legalize for now.
4654     if (VT.isVector() && !LegalOperations &&
4655         TLI.getBooleanContents(true) ==
4656           TargetLowering::ZeroOrNegativeOneBooleanContent) {
4657       EVT N0VT = N0.getOperand(0).getValueType();
4658       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
4659       // of the same size as the compared operands. Only optimize sext(setcc())
4660       // if this is the case.
4661       EVT SVT = getSetCCResultType(N0VT);
4662
4663       // We know that the # elements of the results is the same as the
4664       // # elements of the compare (and the # elements of the compare result
4665       // for that matter).  Check to see that they are the same size.  If so,
4666       // we know that the element size of the sext'd result matches the
4667       // element size of the compare operands.
4668       if (VT.getSizeInBits() == SVT.getSizeInBits())
4669         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
4670                              N0.getOperand(1),
4671                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
4672
4673       // If the desired elements are smaller or larger than the source
4674       // elements we can use a matching integer vector type and then
4675       // truncate/sign extend
4676       EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
4677       if (SVT == MatchingVectorType) {
4678         SDValue VsetCC = DAG.getSetCC(SDLoc(N), MatchingVectorType,
4679                                N0.getOperand(0), N0.getOperand(1),
4680                                cast<CondCodeSDNode>(N0.getOperand(2))->get());
4681         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
4682       }
4683     }
4684
4685     // sext(setcc x, y, cc) -> (select_cc x, y, -1, 0, cc)
4686     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
4687     SDValue NegOne =
4688       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), VT);
4689     SDValue SCC =
4690       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
4691                        NegOne, DAG.getConstant(0, VT),
4692                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4693     if (SCC.getNode()) return SCC;
4694     if (!VT.isVector() &&
4695         (!LegalOperations ||
4696          TLI.isOperationLegal(ISD::SETCC, getSetCCResultType(VT)))) {
4697       return DAG.getSelect(SDLoc(N), VT,
4698                            DAG.getSetCC(SDLoc(N),
4699                            getSetCCResultType(VT),
4700                            N0.getOperand(0), N0.getOperand(1),
4701                            cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4702                            NegOne, DAG.getConstant(0, VT));
4703     }
4704   }
4705
4706   // fold (sext x) -> (zext x) if the sign bit is known zero.
4707   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
4708       DAG.SignBitIsZero(N0))
4709     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, N0);
4710
4711   return SDValue();
4712 }
4713
4714 // isTruncateOf - If N is a truncate of some other value, return true, record
4715 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
4716 // This function computes KnownZero to avoid a duplicated call to
4717 // ComputeMaskedBits in the caller.
4718 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
4719                          APInt &KnownZero) {
4720   APInt KnownOne;
4721   if (N->getOpcode() == ISD::TRUNCATE) {
4722     Op = N->getOperand(0);
4723     DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4724     return true;
4725   }
4726
4727   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
4728       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
4729     return false;
4730
4731   SDValue Op0 = N->getOperand(0);
4732   SDValue Op1 = N->getOperand(1);
4733   assert(Op0.getValueType() == Op1.getValueType());
4734
4735   ConstantSDNode *COp0 = dyn_cast<ConstantSDNode>(Op0);
4736   ConstantSDNode *COp1 = dyn_cast<ConstantSDNode>(Op1);
4737   if (COp0 && COp0->isNullValue())
4738     Op = Op1;
4739   else if (COp1 && COp1->isNullValue())
4740     Op = Op0;
4741   else
4742     return false;
4743
4744   DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4745
4746   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
4747     return false;
4748
4749   return true;
4750 }
4751
4752 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
4753   SDValue N0 = N->getOperand(0);
4754   EVT VT = N->getValueType(0);
4755
4756   // fold (zext c1) -> c1
4757   if (isa<ConstantSDNode>(N0))
4758     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, N0);
4759   // fold (zext (zext x)) -> (zext x)
4760   // fold (zext (aext x)) -> (zext x)
4761   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4762     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT,
4763                        N0.getOperand(0));
4764
4765   // fold (zext (truncate x)) -> (zext x) or
4766   //      (zext (truncate x)) -> (truncate x)
4767   // This is valid when the truncated bits of x are already zero.
4768   // FIXME: We should extend this to work for vectors too.
4769   SDValue Op;
4770   APInt KnownZero;
4771   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
4772     APInt TruncatedBits =
4773       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
4774       APInt(Op.getValueSizeInBits(), 0) :
4775       APInt::getBitsSet(Op.getValueSizeInBits(),
4776                         N0.getValueSizeInBits(),
4777                         std::min(Op.getValueSizeInBits(),
4778                                  VT.getSizeInBits()));
4779     if (TruncatedBits == (KnownZero & TruncatedBits)) {
4780       if (VT.bitsGT(Op.getValueType()))
4781         return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, Op);
4782       if (VT.bitsLT(Op.getValueType()))
4783         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
4784
4785       return Op;
4786     }
4787   }
4788
4789   // fold (zext (truncate (load x))) -> (zext (smaller load x))
4790   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
4791   if (N0.getOpcode() == ISD::TRUNCATE) {
4792     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4793     if (NarrowLoad.getNode()) {
4794       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4795       if (NarrowLoad.getNode() != N0.getNode()) {
4796         CombineTo(N0.getNode(), NarrowLoad);
4797         // CombineTo deleted the truncate, if needed, but not what's under it.
4798         AddToWorkList(oye);
4799       }
4800       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4801     }
4802   }
4803
4804   // fold (zext (truncate x)) -> (and x, mask)
4805   if (N0.getOpcode() == ISD::TRUNCATE &&
4806       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
4807
4808     // fold (zext (truncate (load x))) -> (zext (smaller load x))
4809     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
4810     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4811     if (NarrowLoad.getNode()) {
4812       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4813       if (NarrowLoad.getNode() != N0.getNode()) {
4814         CombineTo(N0.getNode(), NarrowLoad);
4815         // CombineTo deleted the truncate, if needed, but not what's under it.
4816         AddToWorkList(oye);
4817       }
4818       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4819     }
4820
4821     SDValue Op = N0.getOperand(0);
4822     if (Op.getValueType().bitsLT(VT)) {
4823       Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, Op);
4824       AddToWorkList(Op.getNode());
4825     } else if (Op.getValueType().bitsGT(VT)) {
4826       Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
4827       AddToWorkList(Op.getNode());
4828     }
4829     return DAG.getZeroExtendInReg(Op, SDLoc(N),
4830                                   N0.getValueType().getScalarType());
4831   }
4832
4833   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
4834   // if either of the casts is not free.
4835   if (N0.getOpcode() == ISD::AND &&
4836       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
4837       N0.getOperand(1).getOpcode() == ISD::Constant &&
4838       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
4839                            N0.getValueType()) ||
4840        !TLI.isZExtFree(N0.getValueType(), VT))) {
4841     SDValue X = N0.getOperand(0).getOperand(0);
4842     if (X.getValueType().bitsLT(VT)) {
4843       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(X), VT, X);
4844     } else if (X.getValueType().bitsGT(VT)) {
4845       X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
4846     }
4847     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4848     Mask = Mask.zext(VT.getSizeInBits());
4849     return DAG.getNode(ISD::AND, SDLoc(N), VT,
4850                        X, DAG.getConstant(Mask, VT));
4851   }
4852
4853   // fold (zext (load x)) -> (zext (truncate (zextload x)))
4854   // None of the supported targets knows how to perform load and vector_zext
4855   // on vectors in one instruction.  We only perform this transformation on
4856   // scalars.
4857   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4858       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4859        TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
4860     bool DoXform = true;
4861     SmallVector<SDNode*, 4> SetCCs;
4862     if (!N0.hasOneUse())
4863       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
4864     if (DoXform) {
4865       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4866       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
4867                                        LN0->getChain(),
4868                                        LN0->getBasePtr(), N0.getValueType(),
4869                                        LN0->getMemOperand());
4870       CombineTo(N, ExtLoad);
4871       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
4872                                   N0.getValueType(), ExtLoad);
4873       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4874
4875       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4876                       ISD::ZERO_EXTEND);
4877       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4878     }
4879   }
4880
4881   // fold (zext (and/or/xor (load x), cst)) ->
4882   //      (and/or/xor (zextload x), (zext cst))
4883   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4884        N0.getOpcode() == ISD::XOR) &&
4885       isa<LoadSDNode>(N0.getOperand(0)) &&
4886       N0.getOperand(1).getOpcode() == ISD::Constant &&
4887       TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()) &&
4888       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4889     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4890     if (LN0->getExtensionType() != ISD::SEXTLOAD) {
4891       bool DoXform = true;
4892       SmallVector<SDNode*, 4> SetCCs;
4893       if (!N0.hasOneUse())
4894         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::ZERO_EXTEND,
4895                                           SetCCs, TLI);
4896       if (DoXform) {
4897         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), VT,
4898                                          LN0->getChain(), LN0->getBasePtr(),
4899                                          LN0->getMemoryVT(),
4900                                          LN0->getMemOperand());
4901         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4902         Mask = Mask.zext(VT.getSizeInBits());
4903         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
4904                                   ExtLoad, DAG.getConstant(Mask, VT));
4905         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4906                                     SDLoc(N0.getOperand(0)),
4907                                     N0.getOperand(0).getValueType(), ExtLoad);
4908         CombineTo(N, And);
4909         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4910         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4911                         ISD::ZERO_EXTEND);
4912         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4913       }
4914     }
4915   }
4916
4917   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
4918   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
4919   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4920       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4921     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4922     EVT MemVT = LN0->getMemoryVT();
4923     if ((!LegalOperations && !LN0->isVolatile()) ||
4924         TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT)) {
4925       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
4926                                        LN0->getChain(),
4927                                        LN0->getBasePtr(), MemVT,
4928                                        LN0->getMemOperand());
4929       CombineTo(N, ExtLoad);
4930       CombineTo(N0.getNode(),
4931                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0), N0.getValueType(),
4932                             ExtLoad),
4933                 ExtLoad.getValue(1));
4934       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4935     }
4936   }
4937
4938   if (N0.getOpcode() == ISD::SETCC) {
4939     if (!LegalOperations && VT.isVector()) {
4940       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
4941       // Only do this before legalize for now.
4942       EVT N0VT = N0.getOperand(0).getValueType();
4943       EVT EltVT = VT.getVectorElementType();
4944       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
4945                                     DAG.getConstant(1, EltVT));
4946       if (VT.getSizeInBits() == N0VT.getSizeInBits())
4947         // We know that the # elements of the results is the same as the
4948         // # elements of the compare (and the # elements of the compare result
4949         // for that matter).  Check to see that they are the same size.  If so,
4950         // we know that the element size of the sext'd result matches the
4951         // element size of the compare operands.
4952         return DAG.getNode(ISD::AND, SDLoc(N), VT,
4953                            DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
4954                                          N0.getOperand(1),
4955                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4956                            DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT,
4957                                        &OneOps[0], OneOps.size()));
4958
4959       // If the desired elements are smaller or larger than the source
4960       // elements we can use a matching integer vector type and then
4961       // truncate/sign extend
4962       EVT MatchingElementType =
4963         EVT::getIntegerVT(*DAG.getContext(),
4964                           N0VT.getScalarType().getSizeInBits());
4965       EVT MatchingVectorType =
4966         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4967                          N0VT.getVectorNumElements());
4968       SDValue VsetCC =
4969         DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
4970                       N0.getOperand(1),
4971                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
4972       return DAG.getNode(ISD::AND, SDLoc(N), VT,
4973                          DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT),
4974                          DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT,
4975                                      &OneOps[0], OneOps.size()));
4976     }
4977
4978     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
4979     SDValue SCC =
4980       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
4981                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
4982                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4983     if (SCC.getNode()) return SCC;
4984   }
4985
4986   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
4987   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
4988       isa<ConstantSDNode>(N0.getOperand(1)) &&
4989       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
4990       N0.hasOneUse()) {
4991     SDValue ShAmt = N0.getOperand(1);
4992     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
4993     if (N0.getOpcode() == ISD::SHL) {
4994       SDValue InnerZExt = N0.getOperand(0);
4995       // If the original shl may be shifting out bits, do not perform this
4996       // transformation.
4997       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
4998         InnerZExt.getOperand(0).getValueType().getSizeInBits();
4999       if (ShAmtVal > KnownZeroBits)
5000         return SDValue();
5001     }
5002
5003     SDLoc DL(N);
5004
5005     // Ensure that the shift amount is wide enough for the shifted value.
5006     if (VT.getSizeInBits() >= 256)
5007       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
5008
5009     return DAG.getNode(N0.getOpcode(), DL, VT,
5010                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
5011                        ShAmt);
5012   }
5013
5014   return SDValue();
5015 }
5016
5017 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
5018   SDValue N0 = N->getOperand(0);
5019   EVT VT = N->getValueType(0);
5020
5021   // fold (aext c1) -> c1
5022   if (isa<ConstantSDNode>(N0))
5023     return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, N0);
5024   // fold (aext (aext x)) -> (aext x)
5025   // fold (aext (zext x)) -> (zext x)
5026   // fold (aext (sext x)) -> (sext x)
5027   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
5028       N0.getOpcode() == ISD::ZERO_EXTEND ||
5029       N0.getOpcode() == ISD::SIGN_EXTEND)
5030     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, N0.getOperand(0));
5031
5032   // fold (aext (truncate (load x))) -> (aext (smaller load x))
5033   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
5034   if (N0.getOpcode() == ISD::TRUNCATE) {
5035     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5036     if (NarrowLoad.getNode()) {
5037       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5038       if (NarrowLoad.getNode() != N0.getNode()) {
5039         CombineTo(N0.getNode(), NarrowLoad);
5040         // CombineTo deleted the truncate, if needed, but not what's under it.
5041         AddToWorkList(oye);
5042       }
5043       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5044     }
5045   }
5046
5047   // fold (aext (truncate x))
5048   if (N0.getOpcode() == ISD::TRUNCATE) {
5049     SDValue TruncOp = N0.getOperand(0);
5050     if (TruncOp.getValueType() == VT)
5051       return TruncOp; // x iff x size == zext size.
5052     if (TruncOp.getValueType().bitsGT(VT))
5053       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, TruncOp);
5054     return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, TruncOp);
5055   }
5056
5057   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
5058   // if the trunc is not free.
5059   if (N0.getOpcode() == ISD::AND &&
5060       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
5061       N0.getOperand(1).getOpcode() == ISD::Constant &&
5062       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
5063                           N0.getValueType())) {
5064     SDValue X = N0.getOperand(0).getOperand(0);
5065     if (X.getValueType().bitsLT(VT)) {
5066       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, X);
5067     } else if (X.getValueType().bitsGT(VT)) {
5068       X = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, X);
5069     }
5070     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5071     Mask = Mask.zext(VT.getSizeInBits());
5072     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5073                        X, DAG.getConstant(Mask, VT));
5074   }
5075
5076   // fold (aext (load x)) -> (aext (truncate (extload x)))
5077   // None of the supported targets knows how to perform load and any_ext
5078   // on vectors in one instruction.  We only perform this transformation on
5079   // scalars.
5080   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
5081       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5082        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
5083     bool DoXform = true;
5084     SmallVector<SDNode*, 4> SetCCs;
5085     if (!N0.hasOneUse())
5086       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
5087     if (DoXform) {
5088       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5089       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
5090                                        LN0->getChain(),
5091                                        LN0->getBasePtr(), N0.getValueType(),
5092                                        LN0->getMemOperand());
5093       CombineTo(N, ExtLoad);
5094       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5095                                   N0.getValueType(), ExtLoad);
5096       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5097       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5098                       ISD::ANY_EXTEND);
5099       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5100     }
5101   }
5102
5103   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
5104   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
5105   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
5106   if (N0.getOpcode() == ISD::LOAD &&
5107       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5108       N0.hasOneUse()) {
5109     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5110     EVT MemVT = LN0->getMemoryVT();
5111     SDValue ExtLoad = DAG.getExtLoad(LN0->getExtensionType(), SDLoc(N),
5112                                      VT, LN0->getChain(), LN0->getBasePtr(),
5113                                      MemVT, LN0->getMemOperand());
5114     CombineTo(N, ExtLoad);
5115     CombineTo(N0.getNode(),
5116               DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5117                           N0.getValueType(), ExtLoad),
5118               ExtLoad.getValue(1));
5119     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5120   }
5121
5122   if (N0.getOpcode() == ISD::SETCC) {
5123     // aext(setcc) -> sext_in_reg(vsetcc) for vectors.
5124     // Only do this before legalize for now.
5125     if (VT.isVector() && !LegalOperations) {
5126       EVT N0VT = N0.getOperand(0).getValueType();
5127         // We know that the # elements of the results is the same as the
5128         // # elements of the compare (and the # elements of the compare result
5129         // for that matter).  Check to see that they are the same size.  If so,
5130         // we know that the element size of the sext'd result matches the
5131         // element size of the compare operands.
5132       if (VT.getSizeInBits() == N0VT.getSizeInBits())
5133         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5134                              N0.getOperand(1),
5135                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
5136       // If the desired elements are smaller or larger than the source
5137       // elements we can use a matching integer vector type and then
5138       // truncate/sign extend
5139       else {
5140         EVT MatchingElementType =
5141           EVT::getIntegerVT(*DAG.getContext(),
5142                             N0VT.getScalarType().getSizeInBits());
5143         EVT MatchingVectorType =
5144           EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
5145                            N0VT.getVectorNumElements());
5146         SDValue VsetCC =
5147           DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
5148                         N0.getOperand(1),
5149                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
5150         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
5151       }
5152     }
5153
5154     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
5155     SDValue SCC =
5156       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5157                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
5158                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5159     if (SCC.getNode())
5160       return SCC;
5161   }
5162
5163   return SDValue();
5164 }
5165
5166 /// GetDemandedBits - See if the specified operand can be simplified with the
5167 /// knowledge that only the bits specified by Mask are used.  If so, return the
5168 /// simpler operand, otherwise return a null SDValue.
5169 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
5170   switch (V.getOpcode()) {
5171   default: break;
5172   case ISD::Constant: {
5173     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
5174     assert(CV != 0 && "Const value should be ConstSDNode.");
5175     const APInt &CVal = CV->getAPIntValue();
5176     APInt NewVal = CVal & Mask;
5177     if (NewVal != CVal)
5178       return DAG.getConstant(NewVal, V.getValueType());
5179     break;
5180   }
5181   case ISD::OR:
5182   case ISD::XOR:
5183     // If the LHS or RHS don't contribute bits to the or, drop them.
5184     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
5185       return V.getOperand(1);
5186     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
5187       return V.getOperand(0);
5188     break;
5189   case ISD::SRL:
5190     // Only look at single-use SRLs.
5191     if (!V.getNode()->hasOneUse())
5192       break;
5193     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(V.getOperand(1))) {
5194       // See if we can recursively simplify the LHS.
5195       unsigned Amt = RHSC->getZExtValue();
5196
5197       // Watch out for shift count overflow though.
5198       if (Amt >= Mask.getBitWidth()) break;
5199       APInt NewMask = Mask << Amt;
5200       SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask);
5201       if (SimplifyLHS.getNode())
5202         return DAG.getNode(ISD::SRL, SDLoc(V), V.getValueType(),
5203                            SimplifyLHS, V.getOperand(1));
5204     }
5205   }
5206   return SDValue();
5207 }
5208
5209 /// ReduceLoadWidth - If the result of a wider load is shifted to right of N
5210 /// bits and then truncated to a narrower type and where N is a multiple
5211 /// of number of bits of the narrower type, transform it to a narrower load
5212 /// from address + N / num of bits of new type. If the result is to be
5213 /// extended, also fold the extension to form a extending load.
5214 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
5215   unsigned Opc = N->getOpcode();
5216
5217   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
5218   SDValue N0 = N->getOperand(0);
5219   EVT VT = N->getValueType(0);
5220   EVT ExtVT = VT;
5221
5222   // This transformation isn't valid for vector loads.
5223   if (VT.isVector())
5224     return SDValue();
5225
5226   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
5227   // extended to VT.
5228   if (Opc == ISD::SIGN_EXTEND_INREG) {
5229     ExtType = ISD::SEXTLOAD;
5230     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
5231   } else if (Opc == ISD::SRL) {
5232     // Another special-case: SRL is basically zero-extending a narrower value.
5233     ExtType = ISD::ZEXTLOAD;
5234     N0 = SDValue(N, 0);
5235     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
5236     if (!N01) return SDValue();
5237     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
5238                               VT.getSizeInBits() - N01->getZExtValue());
5239   }
5240   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, ExtVT))
5241     return SDValue();
5242
5243   unsigned EVTBits = ExtVT.getSizeInBits();
5244
5245   // Do not generate loads of non-round integer types since these can
5246   // be expensive (and would be wrong if the type is not byte sized).
5247   if (!ExtVT.isRound())
5248     return SDValue();
5249
5250   unsigned ShAmt = 0;
5251   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
5252     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5253       ShAmt = N01->getZExtValue();
5254       // Is the shift amount a multiple of size of VT?
5255       if ((ShAmt & (EVTBits-1)) == 0) {
5256         N0 = N0.getOperand(0);
5257         // Is the load width a multiple of size of VT?
5258         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
5259           return SDValue();
5260       }
5261
5262       // At this point, we must have a load or else we can't do the transform.
5263       if (!isa<LoadSDNode>(N0)) return SDValue();
5264
5265       // Because a SRL must be assumed to *need* to zero-extend the high bits
5266       // (as opposed to anyext the high bits), we can't combine the zextload
5267       // lowering of SRL and an sextload.
5268       if (cast<LoadSDNode>(N0)->getExtensionType() == ISD::SEXTLOAD)
5269         return SDValue();
5270
5271       // If the shift amount is larger than the input type then we're not
5272       // accessing any of the loaded bytes.  If the load was a zextload/extload
5273       // then the result of the shift+trunc is zero/undef (handled elsewhere).
5274       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
5275         return SDValue();
5276     }
5277   }
5278
5279   // If the load is shifted left (and the result isn't shifted back right),
5280   // we can fold the truncate through the shift.
5281   unsigned ShLeftAmt = 0;
5282   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
5283       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
5284     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5285       ShLeftAmt = N01->getZExtValue();
5286       N0 = N0.getOperand(0);
5287     }
5288   }
5289
5290   // If we haven't found a load, we can't narrow it.  Don't transform one with
5291   // multiple uses, this would require adding a new load.
5292   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse())
5293     return SDValue();
5294
5295   // Don't change the width of a volatile load.
5296   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5297   if (LN0->isVolatile())
5298     return SDValue();
5299
5300   // Verify that we are actually reducing a load width here.
5301   if (LN0->getMemoryVT().getSizeInBits() < EVTBits)
5302     return SDValue();
5303
5304   // For the transform to be legal, the load must produce only two values
5305   // (the value loaded and the chain).  Don't transform a pre-increment
5306   // load, for example, which produces an extra value.  Otherwise the
5307   // transformation is not equivalent, and the downstream logic to replace
5308   // uses gets things wrong.
5309   if (LN0->getNumValues() > 2)
5310     return SDValue();
5311
5312   // If the load that we're shrinking is an extload and we're not just
5313   // discarding the extension we can't simply shrink the load. Bail.
5314   // TODO: It would be possible to merge the extensions in some cases.
5315   if (LN0->getExtensionType() != ISD::NON_EXTLOAD &&
5316       LN0->getMemoryVT().getSizeInBits() < ExtVT.getSizeInBits() + ShAmt)
5317     return SDValue();
5318
5319   EVT PtrType = N0.getOperand(1).getValueType();
5320
5321   if (PtrType == MVT::Untyped || PtrType.isExtended())
5322     // It's not possible to generate a constant of extended or untyped type.
5323     return SDValue();
5324
5325   // For big endian targets, we need to adjust the offset to the pointer to
5326   // load the correct bytes.
5327   if (TLI.isBigEndian()) {
5328     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
5329     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
5330     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
5331   }
5332
5333   uint64_t PtrOff = ShAmt / 8;
5334   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
5335   SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0),
5336                                PtrType, LN0->getBasePtr(),
5337                                DAG.getConstant(PtrOff, PtrType));
5338   AddToWorkList(NewPtr.getNode());
5339
5340   SDValue Load;
5341   if (ExtType == ISD::NON_EXTLOAD)
5342     Load =  DAG.getLoad(VT, SDLoc(N0), LN0->getChain(), NewPtr,
5343                         LN0->getPointerInfo().getWithOffset(PtrOff),
5344                         LN0->isVolatile(), LN0->isNonTemporal(),
5345                         LN0->isInvariant(), NewAlign, LN0->getTBAAInfo());
5346   else
5347     Load = DAG.getExtLoad(ExtType, SDLoc(N0), VT, LN0->getChain(),NewPtr,
5348                           LN0->getPointerInfo().getWithOffset(PtrOff),
5349                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
5350                           NewAlign, LN0->getTBAAInfo());
5351
5352   // Replace the old load's chain with the new load's chain.
5353   WorkListRemover DeadNodes(*this);
5354   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
5355
5356   // Shift the result left, if we've swallowed a left shift.
5357   SDValue Result = Load;
5358   if (ShLeftAmt != 0) {
5359     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
5360     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
5361       ShImmTy = VT;
5362     // If the shift amount is as large as the result size (but, presumably,
5363     // no larger than the source) then the useful bits of the result are
5364     // zero; we can't simply return the shortened shift, because the result
5365     // of that operation is undefined.
5366     if (ShLeftAmt >= VT.getSizeInBits())
5367       Result = DAG.getConstant(0, VT);
5368     else
5369       Result = DAG.getNode(ISD::SHL, SDLoc(N0), VT,
5370                           Result, DAG.getConstant(ShLeftAmt, ShImmTy));
5371   }
5372
5373   // Return the new loaded value.
5374   return Result;
5375 }
5376
5377 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
5378   SDValue N0 = N->getOperand(0);
5379   SDValue N1 = N->getOperand(1);
5380   EVT VT = N->getValueType(0);
5381   EVT EVT = cast<VTSDNode>(N1)->getVT();
5382   unsigned VTBits = VT.getScalarType().getSizeInBits();
5383   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
5384
5385   // fold (sext_in_reg c1) -> c1
5386   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
5387     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, N0, N1);
5388
5389   // If the input is already sign extended, just drop the extension.
5390   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
5391     return N0;
5392
5393   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
5394   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
5395       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT()))
5396     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
5397                        N0.getOperand(0), N1);
5398
5399   // fold (sext_in_reg (sext x)) -> (sext x)
5400   // fold (sext_in_reg (aext x)) -> (sext x)
5401   // if x is small enough.
5402   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
5403     SDValue N00 = N0.getOperand(0);
5404     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
5405         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
5406       return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, N00, N1);
5407   }
5408
5409   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
5410   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
5411     return DAG.getZeroExtendInReg(N0, SDLoc(N), EVT);
5412
5413   // fold operands of sext_in_reg based on knowledge that the top bits are not
5414   // demanded.
5415   if (SimplifyDemandedBits(SDValue(N, 0)))
5416     return SDValue(N, 0);
5417
5418   // fold (sext_in_reg (load x)) -> (smaller sextload x)
5419   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
5420   SDValue NarrowLoad = ReduceLoadWidth(N);
5421   if (NarrowLoad.getNode())
5422     return NarrowLoad;
5423
5424   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
5425   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
5426   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
5427   if (N0.getOpcode() == ISD::SRL) {
5428     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
5429       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
5430         // We can turn this into an SRA iff the input to the SRL is already sign
5431         // extended enough.
5432         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
5433         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
5434           return DAG.getNode(ISD::SRA, SDLoc(N), VT,
5435                              N0.getOperand(0), N0.getOperand(1));
5436       }
5437   }
5438
5439   // fold (sext_inreg (extload x)) -> (sextload x)
5440   if (ISD::isEXTLoad(N0.getNode()) &&
5441       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5442       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5443       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5444        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5445     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5446     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5447                                      LN0->getChain(),
5448                                      LN0->getBasePtr(), EVT,
5449                                      LN0->getMemOperand());
5450     CombineTo(N, ExtLoad);
5451     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5452     AddToWorkList(ExtLoad.getNode());
5453     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5454   }
5455   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
5456   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5457       N0.hasOneUse() &&
5458       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5459       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5460        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5461     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5462     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5463                                      LN0->getChain(),
5464                                      LN0->getBasePtr(), EVT,
5465                                      LN0->getMemOperand());
5466     CombineTo(N, ExtLoad);
5467     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5468     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5469   }
5470
5471   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
5472   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
5473     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
5474                                        N0.getOperand(1), false);
5475     if (BSwap.getNode() != 0)
5476       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
5477                          BSwap, N1);
5478   }
5479
5480   return SDValue();
5481 }
5482
5483 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
5484   SDValue N0 = N->getOperand(0);
5485   EVT VT = N->getValueType(0);
5486   bool isLE = TLI.isLittleEndian();
5487
5488   // noop truncate
5489   if (N0.getValueType() == N->getValueType(0))
5490     return N0;
5491   // fold (truncate c1) -> c1
5492   if (isa<ConstantSDNode>(N0))
5493     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0);
5494   // fold (truncate (truncate x)) -> (truncate x)
5495   if (N0.getOpcode() == ISD::TRUNCATE)
5496     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
5497   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
5498   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
5499       N0.getOpcode() == ISD::SIGN_EXTEND ||
5500       N0.getOpcode() == ISD::ANY_EXTEND) {
5501     if (N0.getOperand(0).getValueType().bitsLT(VT))
5502       // if the source is smaller than the dest, we still need an extend
5503       return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5504                          N0.getOperand(0));
5505     if (N0.getOperand(0).getValueType().bitsGT(VT))
5506       // if the source is larger than the dest, than we just need the truncate
5507       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
5508     // if the source and dest are the same type, we can drop both the extend
5509     // and the truncate.
5510     return N0.getOperand(0);
5511   }
5512
5513   // Fold extract-and-trunc into a narrow extract. For example:
5514   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
5515   //   i32 y = TRUNCATE(i64 x)
5516   //        -- becomes --
5517   //   v16i8 b = BITCAST (v2i64 val)
5518   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
5519   //
5520   // Note: We only run this optimization after type legalization (which often
5521   // creates this pattern) and before operation legalization after which
5522   // we need to be more careful about the vector instructions that we generate.
5523   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5524       LegalTypes && !LegalOperations && N0->hasOneUse()) {
5525
5526     EVT VecTy = N0.getOperand(0).getValueType();
5527     EVT ExTy = N0.getValueType();
5528     EVT TrTy = N->getValueType(0);
5529
5530     unsigned NumElem = VecTy.getVectorNumElements();
5531     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
5532
5533     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
5534     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
5535
5536     SDValue EltNo = N0->getOperand(1);
5537     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
5538       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5539       EVT IndexTy = TLI.getVectorIdxTy();
5540       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
5541
5542       SDValue V = DAG.getNode(ISD::BITCAST, SDLoc(N),
5543                               NVT, N0.getOperand(0));
5544
5545       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
5546                          SDLoc(N), TrTy, V,
5547                          DAG.getConstant(Index, IndexTy));
5548     }
5549   }
5550
5551   // Fold a series of buildvector, bitcast, and truncate if possible.
5552   // For example fold
5553   //   (2xi32 trunc (bitcast ((4xi32)buildvector x, x, y, y) 2xi64)) to
5554   //   (2xi32 (buildvector x, y)).
5555   if (Level == AfterLegalizeVectorOps && VT.isVector() &&
5556       N0.getOpcode() == ISD::BITCAST && N0.hasOneUse() &&
5557       N0.getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
5558       N0.getOperand(0).hasOneUse()) {
5559
5560     SDValue BuildVect = N0.getOperand(0);
5561     EVT BuildVectEltTy = BuildVect.getValueType().getVectorElementType();
5562     EVT TruncVecEltTy = VT.getVectorElementType();
5563
5564     // Check that the element types match.
5565     if (BuildVectEltTy == TruncVecEltTy) {
5566       // Now we only need to compute the offset of the truncated elements.
5567       unsigned BuildVecNumElts =  BuildVect.getNumOperands();
5568       unsigned TruncVecNumElts = VT.getVectorNumElements();
5569       unsigned TruncEltOffset = BuildVecNumElts / TruncVecNumElts;
5570
5571       assert((BuildVecNumElts % TruncVecNumElts) == 0 &&
5572              "Invalid number of elements");
5573
5574       SmallVector<SDValue, 8> Opnds;
5575       for (unsigned i = 0, e = BuildVecNumElts; i != e; i += TruncEltOffset)
5576         Opnds.push_back(BuildVect.getOperand(i));
5577
5578       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, &Opnds[0],
5579                          Opnds.size());
5580     }
5581   }
5582
5583   // See if we can simplify the input to this truncate through knowledge that
5584   // only the low bits are being used.
5585   // For example "trunc (or (shl x, 8), y)" // -> trunc y
5586   // Currently we only perform this optimization on scalars because vectors
5587   // may have different active low bits.
5588   if (!VT.isVector()) {
5589     SDValue Shorter =
5590       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
5591                                                VT.getSizeInBits()));
5592     if (Shorter.getNode())
5593       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Shorter);
5594   }
5595   // fold (truncate (load x)) -> (smaller load x)
5596   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
5597   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
5598     SDValue Reduced = ReduceLoadWidth(N);
5599     if (Reduced.getNode())
5600       return Reduced;
5601   }
5602   // fold (trunc (concat ... x ...)) -> (concat ..., (trunc x), ...)),
5603   // where ... are all 'undef'.
5604   if (N0.getOpcode() == ISD::CONCAT_VECTORS && !LegalTypes) {
5605     SmallVector<EVT, 8> VTs;
5606     SDValue V;
5607     unsigned Idx = 0;
5608     unsigned NumDefs = 0;
5609
5610     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
5611       SDValue X = N0.getOperand(i);
5612       if (X.getOpcode() != ISD::UNDEF) {
5613         V = X;
5614         Idx = i;
5615         NumDefs++;
5616       }
5617       // Stop if more than one members are non-undef.
5618       if (NumDefs > 1)
5619         break;
5620       VTs.push_back(EVT::getVectorVT(*DAG.getContext(),
5621                                      VT.getVectorElementType(),
5622                                      X.getValueType().getVectorNumElements()));
5623     }
5624
5625     if (NumDefs == 0)
5626       return DAG.getUNDEF(VT);
5627
5628     if (NumDefs == 1) {
5629       assert(V.getNode() && "The single defined operand is empty!");
5630       SmallVector<SDValue, 8> Opnds;
5631       for (unsigned i = 0, e = VTs.size(); i != e; ++i) {
5632         if (i != Idx) {
5633           Opnds.push_back(DAG.getUNDEF(VTs[i]));
5634           continue;
5635         }
5636         SDValue NV = DAG.getNode(ISD::TRUNCATE, SDLoc(V), VTs[i], V);
5637         AddToWorkList(NV.getNode());
5638         Opnds.push_back(NV);
5639       }
5640       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
5641                          &Opnds[0], Opnds.size());
5642     }
5643   }
5644
5645   // Simplify the operands using demanded-bits information.
5646   if (!VT.isVector() &&
5647       SimplifyDemandedBits(SDValue(N, 0)))
5648     return SDValue(N, 0);
5649
5650   return SDValue();
5651 }
5652
5653 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
5654   SDValue Elt = N->getOperand(i);
5655   if (Elt.getOpcode() != ISD::MERGE_VALUES)
5656     return Elt.getNode();
5657   return Elt.getOperand(Elt.getResNo()).getNode();
5658 }
5659
5660 /// CombineConsecutiveLoads - build_pair (load, load) -> load
5661 /// if load locations are consecutive.
5662 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
5663   assert(N->getOpcode() == ISD::BUILD_PAIR);
5664
5665   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
5666   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
5667   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
5668       LD1->getPointerInfo().getAddrSpace() !=
5669          LD2->getPointerInfo().getAddrSpace())
5670     return SDValue();
5671   EVT LD1VT = LD1->getValueType(0);
5672
5673   if (ISD::isNON_EXTLoad(LD2) &&
5674       LD2->hasOneUse() &&
5675       // If both are volatile this would reduce the number of volatile loads.
5676       // If one is volatile it might be ok, but play conservative and bail out.
5677       !LD1->isVolatile() &&
5678       !LD2->isVolatile() &&
5679       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
5680     unsigned Align = LD1->getAlignment();
5681     unsigned NewAlign = TLI.getDataLayout()->
5682       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5683
5684     if (NewAlign <= Align &&
5685         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
5686       return DAG.getLoad(VT, SDLoc(N), LD1->getChain(),
5687                          LD1->getBasePtr(), LD1->getPointerInfo(),
5688                          false, false, false, Align);
5689   }
5690
5691   return SDValue();
5692 }
5693
5694 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
5695   SDValue N0 = N->getOperand(0);
5696   EVT VT = N->getValueType(0);
5697
5698   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
5699   // Only do this before legalize, since afterward the target may be depending
5700   // on the bitconvert.
5701   // First check to see if this is all constant.
5702   if (!LegalTypes &&
5703       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
5704       VT.isVector()) {
5705     bool isSimple = true;
5706     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i)
5707       if (N0.getOperand(i).getOpcode() != ISD::UNDEF &&
5708           N0.getOperand(i).getOpcode() != ISD::Constant &&
5709           N0.getOperand(i).getOpcode() != ISD::ConstantFP) {
5710         isSimple = false;
5711         break;
5712       }
5713
5714     EVT DestEltVT = N->getValueType(0).getVectorElementType();
5715     assert(!DestEltVT.isVector() &&
5716            "Element type of vector ValueType must not be vector!");
5717     if (isSimple)
5718       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
5719   }
5720
5721   // If the input is a constant, let getNode fold it.
5722   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
5723     SDValue Res = DAG.getNode(ISD::BITCAST, SDLoc(N), VT, N0);
5724     if (Res.getNode() != N) {
5725       if (!LegalOperations ||
5726           TLI.isOperationLegal(Res.getNode()->getOpcode(), VT))
5727         return Res;
5728
5729       // Folding it resulted in an illegal node, and it's too late to
5730       // do that. Clean up the old node and forego the transformation.
5731       // Ideally this won't happen very often, because instcombine
5732       // and the earlier dagcombine runs (where illegal nodes are
5733       // permitted) should have folded most of them already.
5734       DAG.DeleteNode(Res.getNode());
5735     }
5736   }
5737
5738   // (conv (conv x, t1), t2) -> (conv x, t2)
5739   if (N0.getOpcode() == ISD::BITCAST)
5740     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT,
5741                        N0.getOperand(0));
5742
5743   // fold (conv (load x)) -> (load (conv*)x)
5744   // If the resultant load doesn't need a higher alignment than the original!
5745   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
5746       // Do not change the width of a volatile load.
5747       !cast<LoadSDNode>(N0)->isVolatile() &&
5748       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT))) {
5749     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5750     unsigned Align = TLI.getDataLayout()->
5751       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5752     unsigned OrigAlign = LN0->getAlignment();
5753
5754     if (Align <= OrigAlign) {
5755       SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(),
5756                                  LN0->getBasePtr(), LN0->getPointerInfo(),
5757                                  LN0->isVolatile(), LN0->isNonTemporal(),
5758                                  LN0->isInvariant(), OrigAlign,
5759                                  LN0->getTBAAInfo());
5760       AddToWorkList(N);
5761       CombineTo(N0.getNode(),
5762                 DAG.getNode(ISD::BITCAST, SDLoc(N0),
5763                             N0.getValueType(), Load),
5764                 Load.getValue(1));
5765       return Load;
5766     }
5767   }
5768
5769   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
5770   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
5771   // This often reduces constant pool loads.
5772   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(N0.getValueType())) ||
5773        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(N0.getValueType()))) &&
5774       N0.getNode()->hasOneUse() && VT.isInteger() &&
5775       !VT.isVector() && !N0.getValueType().isVector()) {
5776     SDValue NewConv = DAG.getNode(ISD::BITCAST, SDLoc(N0), VT,
5777                                   N0.getOperand(0));
5778     AddToWorkList(NewConv.getNode());
5779
5780     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5781     if (N0.getOpcode() == ISD::FNEG)
5782       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
5783                          NewConv, DAG.getConstant(SignBit, VT));
5784     assert(N0.getOpcode() == ISD::FABS);
5785     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5786                        NewConv, DAG.getConstant(~SignBit, VT));
5787   }
5788
5789   // fold (bitconvert (fcopysign cst, x)) ->
5790   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
5791   // Note that we don't handle (copysign x, cst) because this can always be
5792   // folded to an fneg or fabs.
5793   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
5794       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
5795       VT.isInteger() && !VT.isVector()) {
5796     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
5797     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
5798     if (isTypeLegal(IntXVT)) {
5799       SDValue X = DAG.getNode(ISD::BITCAST, SDLoc(N0),
5800                               IntXVT, N0.getOperand(1));
5801       AddToWorkList(X.getNode());
5802
5803       // If X has a different width than the result/lhs, sext it or truncate it.
5804       unsigned VTWidth = VT.getSizeInBits();
5805       if (OrigXWidth < VTWidth) {
5806         X = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, X);
5807         AddToWorkList(X.getNode());
5808       } else if (OrigXWidth > VTWidth) {
5809         // To get the sign bit in the right place, we have to shift it right
5810         // before truncating.
5811         X = DAG.getNode(ISD::SRL, SDLoc(X),
5812                         X.getValueType(), X,
5813                         DAG.getConstant(OrigXWidth-VTWidth, X.getValueType()));
5814         AddToWorkList(X.getNode());
5815         X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
5816         AddToWorkList(X.getNode());
5817       }
5818
5819       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5820       X = DAG.getNode(ISD::AND, SDLoc(X), VT,
5821                       X, DAG.getConstant(SignBit, VT));
5822       AddToWorkList(X.getNode());
5823
5824       SDValue Cst = DAG.getNode(ISD::BITCAST, SDLoc(N0),
5825                                 VT, N0.getOperand(0));
5826       Cst = DAG.getNode(ISD::AND, SDLoc(Cst), VT,
5827                         Cst, DAG.getConstant(~SignBit, VT));
5828       AddToWorkList(Cst.getNode());
5829
5830       return DAG.getNode(ISD::OR, SDLoc(N), VT, X, Cst);
5831     }
5832   }
5833
5834   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
5835   if (N0.getOpcode() == ISD::BUILD_PAIR) {
5836     SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT);
5837     if (CombineLD.getNode())
5838       return CombineLD;
5839   }
5840
5841   return SDValue();
5842 }
5843
5844 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
5845   EVT VT = N->getValueType(0);
5846   return CombineConsecutiveLoads(N, VT);
5847 }
5848
5849 /// ConstantFoldBITCASTofBUILD_VECTOR - We know that BV is a build_vector
5850 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
5851 /// destination element value type.
5852 SDValue DAGCombiner::
5853 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
5854   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
5855
5856   // If this is already the right type, we're done.
5857   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
5858
5859   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
5860   unsigned DstBitSize = DstEltVT.getSizeInBits();
5861
5862   // If this is a conversion of N elements of one type to N elements of another
5863   // type, convert each element.  This handles FP<->INT cases.
5864   if (SrcBitSize == DstBitSize) {
5865     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5866                               BV->getValueType(0).getVectorNumElements());
5867
5868     // Due to the FP element handling below calling this routine recursively,
5869     // we can end up with a scalar-to-vector node here.
5870     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
5871       return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
5872                          DAG.getNode(ISD::BITCAST, SDLoc(BV),
5873                                      DstEltVT, BV->getOperand(0)));
5874
5875     SmallVector<SDValue, 8> Ops;
5876     for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5877       SDValue Op = BV->getOperand(i);
5878       // If the vector element type is not legal, the BUILD_VECTOR operands
5879       // are promoted and implicitly truncated.  Make that explicit here.
5880       if (Op.getValueType() != SrcEltVT)
5881         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(BV), SrcEltVT, Op);
5882       Ops.push_back(DAG.getNode(ISD::BITCAST, SDLoc(BV),
5883                                 DstEltVT, Op));
5884       AddToWorkList(Ops.back().getNode());
5885     }
5886     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT,
5887                        &Ops[0], Ops.size());
5888   }
5889
5890   // Otherwise, we're growing or shrinking the elements.  To avoid having to
5891   // handle annoying details of growing/shrinking FP values, we convert them to
5892   // int first.
5893   if (SrcEltVT.isFloatingPoint()) {
5894     // Convert the input float vector to a int vector where the elements are the
5895     // same sizes.
5896     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
5897     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
5898     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
5899     SrcEltVT = IntVT;
5900   }
5901
5902   // Now we know the input is an integer vector.  If the output is a FP type,
5903   // convert to integer first, then to FP of the right size.
5904   if (DstEltVT.isFloatingPoint()) {
5905     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
5906     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
5907     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
5908
5909     // Next, convert to FP elements of the same size.
5910     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
5911   }
5912
5913   // Okay, we know the src/dst types are both integers of differing types.
5914   // Handling growing first.
5915   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
5916   if (SrcBitSize < DstBitSize) {
5917     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
5918
5919     SmallVector<SDValue, 8> Ops;
5920     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
5921          i += NumInputsPerOutput) {
5922       bool isLE = TLI.isLittleEndian();
5923       APInt NewBits = APInt(DstBitSize, 0);
5924       bool EltIsUndef = true;
5925       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
5926         // Shift the previously computed bits over.
5927         NewBits <<= SrcBitSize;
5928         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
5929         if (Op.getOpcode() == ISD::UNDEF) continue;
5930         EltIsUndef = false;
5931
5932         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
5933                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
5934       }
5935
5936       if (EltIsUndef)
5937         Ops.push_back(DAG.getUNDEF(DstEltVT));
5938       else
5939         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
5940     }
5941
5942     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
5943     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT,
5944                        &Ops[0], Ops.size());
5945   }
5946
5947   // Finally, this must be the case where we are shrinking elements: each input
5948   // turns into multiple outputs.
5949   bool isS2V = ISD::isScalarToVector(BV);
5950   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
5951   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5952                             NumOutputsPerInput*BV->getNumOperands());
5953   SmallVector<SDValue, 8> Ops;
5954
5955   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5956     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
5957       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
5958         Ops.push_back(DAG.getUNDEF(DstEltVT));
5959       continue;
5960     }
5961
5962     APInt OpVal = cast<ConstantSDNode>(BV->getOperand(i))->
5963                   getAPIntValue().zextOrTrunc(SrcBitSize);
5964
5965     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
5966       APInt ThisVal = OpVal.trunc(DstBitSize);
5967       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
5968       if (isS2V && i == 0 && j == 0 && ThisVal.zext(SrcBitSize) == OpVal)
5969         // Simply turn this into a SCALAR_TO_VECTOR of the new type.
5970         return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
5971                            Ops[0]);
5972       OpVal = OpVal.lshr(DstBitSize);
5973     }
5974
5975     // For big endian targets, swap the order of the pieces of each element.
5976     if (TLI.isBigEndian())
5977       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
5978   }
5979
5980   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT,
5981                      &Ops[0], Ops.size());
5982 }
5983
5984 SDValue DAGCombiner::visitFADD(SDNode *N) {
5985   SDValue N0 = N->getOperand(0);
5986   SDValue N1 = N->getOperand(1);
5987   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
5988   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
5989   EVT VT = N->getValueType(0);
5990
5991   // fold vector ops
5992   if (VT.isVector()) {
5993     SDValue FoldedVOp = SimplifyVBinOp(N);
5994     if (FoldedVOp.getNode()) return FoldedVOp;
5995   }
5996
5997   // fold (fadd c1, c2) -> c1 + c2
5998   if (N0CFP && N1CFP)
5999     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N1);
6000   // canonicalize constant to RHS
6001   if (N0CFP && !N1CFP)
6002     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N0);
6003   // fold (fadd A, 0) -> A
6004   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6005       N1CFP->getValueAPF().isZero())
6006     return N0;
6007   // fold (fadd A, (fneg B)) -> (fsub A, B)
6008   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
6009     isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
6010     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0,
6011                        GetNegatedExpression(N1, DAG, LegalOperations));
6012   // fold (fadd (fneg A), B) -> (fsub B, A)
6013   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
6014     isNegatibleForFree(N0, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
6015     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N1,
6016                        GetNegatedExpression(N0, DAG, LegalOperations));
6017
6018   // If allowed, fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
6019   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6020       N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
6021       isa<ConstantFPSDNode>(N0.getOperand(1)))
6022     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0.getOperand(0),
6023                        DAG.getNode(ISD::FADD, SDLoc(N), VT,
6024                                    N0.getOperand(1), N1));
6025
6026   // No FP constant should be created after legalization as Instruction
6027   // Selection pass has hard time in dealing with FP constant.
6028   //
6029   // We don't need test this condition for transformation like following, as
6030   // the DAG being transformed implies it is legal to take FP constant as
6031   // operand.
6032   //
6033   //  (fadd (fmul c, x), x) -> (fmul c+1, x)
6034   //
6035   bool AllowNewFpConst = (Level < AfterLegalizeDAG);
6036
6037   // If allow, fold (fadd (fneg x), x) -> 0.0
6038   if (AllowNewFpConst && DAG.getTarget().Options.UnsafeFPMath &&
6039       N0.getOpcode() == ISD::FNEG && N0.getOperand(0) == N1)
6040     return DAG.getConstantFP(0.0, VT);
6041
6042     // If allow, fold (fadd x, (fneg x)) -> 0.0
6043   if (AllowNewFpConst && DAG.getTarget().Options.UnsafeFPMath &&
6044       N1.getOpcode() == ISD::FNEG && N1.getOperand(0) == N0)
6045     return DAG.getConstantFP(0.0, VT);
6046
6047   // In unsafe math mode, we can fold chains of FADD's of the same value
6048   // into multiplications.  This transform is not safe in general because
6049   // we are reducing the number of rounding steps.
6050   if (DAG.getTarget().Options.UnsafeFPMath &&
6051       TLI.isOperationLegalOrCustom(ISD::FMUL, VT) &&
6052       !N0CFP && !N1CFP) {
6053     if (N0.getOpcode() == ISD::FMUL) {
6054       ConstantFPSDNode *CFP00 = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
6055       ConstantFPSDNode *CFP01 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
6056
6057       // (fadd (fmul c, x), x) -> (fmul x, c+1)
6058       if (CFP00 && !CFP01 && N0.getOperand(1) == N1) {
6059         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6060                                      SDValue(CFP00, 0),
6061                                      DAG.getConstantFP(1.0, VT));
6062         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6063                            N1, NewCFP);
6064       }
6065
6066       // (fadd (fmul x, c), x) -> (fmul x, c+1)
6067       if (CFP01 && !CFP00 && N0.getOperand(0) == N1) {
6068         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6069                                      SDValue(CFP01, 0),
6070                                      DAG.getConstantFP(1.0, VT));
6071         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6072                            N1, NewCFP);
6073       }
6074
6075       // (fadd (fmul c, x), (fadd x, x)) -> (fmul x, c+2)
6076       if (CFP00 && !CFP01 && N1.getOpcode() == ISD::FADD &&
6077           N1.getOperand(0) == N1.getOperand(1) &&
6078           N0.getOperand(1) == N1.getOperand(0)) {
6079         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6080                                      SDValue(CFP00, 0),
6081                                      DAG.getConstantFP(2.0, VT));
6082         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6083                            N0.getOperand(1), NewCFP);
6084       }
6085
6086       // (fadd (fmul x, c), (fadd x, x)) -> (fmul x, c+2)
6087       if (CFP01 && !CFP00 && N1.getOpcode() == ISD::FADD &&
6088           N1.getOperand(0) == N1.getOperand(1) &&
6089           N0.getOperand(0) == N1.getOperand(0)) {
6090         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6091                                      SDValue(CFP01, 0),
6092                                      DAG.getConstantFP(2.0, VT));
6093         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6094                            N0.getOperand(0), NewCFP);
6095       }
6096     }
6097
6098     if (N1.getOpcode() == ISD::FMUL) {
6099       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6100       ConstantFPSDNode *CFP11 = dyn_cast<ConstantFPSDNode>(N1.getOperand(1));
6101
6102       // (fadd x, (fmul c, x)) -> (fmul x, c+1)
6103       if (CFP10 && !CFP11 && N1.getOperand(1) == N0) {
6104         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6105                                      SDValue(CFP10, 0),
6106                                      DAG.getConstantFP(1.0, VT));
6107         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6108                            N0, NewCFP);
6109       }
6110
6111       // (fadd x, (fmul x, c)) -> (fmul x, c+1)
6112       if (CFP11 && !CFP10 && N1.getOperand(0) == N0) {
6113         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6114                                      SDValue(CFP11, 0),
6115                                      DAG.getConstantFP(1.0, VT));
6116         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6117                            N0, NewCFP);
6118       }
6119
6120
6121       // (fadd (fadd x, x), (fmul c, x)) -> (fmul x, c+2)
6122       if (CFP10 && !CFP11 && N0.getOpcode() == ISD::FADD &&
6123           N0.getOperand(0) == N0.getOperand(1) &&
6124           N1.getOperand(1) == N0.getOperand(0)) {
6125         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6126                                      SDValue(CFP10, 0),
6127                                      DAG.getConstantFP(2.0, VT));
6128         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6129                            N1.getOperand(1), NewCFP);
6130       }
6131
6132       // (fadd (fadd x, x), (fmul x, c)) -> (fmul x, c+2)
6133       if (CFP11 && !CFP10 && N0.getOpcode() == ISD::FADD &&
6134           N0.getOperand(0) == N0.getOperand(1) &&
6135           N1.getOperand(0) == N0.getOperand(0)) {
6136         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6137                                      SDValue(CFP11, 0),
6138                                      DAG.getConstantFP(2.0, VT));
6139         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6140                            N1.getOperand(0), NewCFP);
6141       }
6142     }
6143
6144     if (N0.getOpcode() == ISD::FADD && AllowNewFpConst) {
6145       ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
6146       // (fadd (fadd x, x), x) -> (fmul x, 3.0)
6147       if (!CFP && N0.getOperand(0) == N0.getOperand(1) &&
6148           (N0.getOperand(0) == N1))
6149         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6150                            N1, DAG.getConstantFP(3.0, VT));
6151     }
6152
6153     if (N1.getOpcode() == ISD::FADD && AllowNewFpConst) {
6154       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6155       // (fadd x, (fadd x, x)) -> (fmul x, 3.0)
6156       if (!CFP10 && N1.getOperand(0) == N1.getOperand(1) &&
6157           N1.getOperand(0) == N0)
6158         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6159                            N0, DAG.getConstantFP(3.0, VT));
6160     }
6161
6162     // (fadd (fadd x, x), (fadd x, x)) -> (fmul x, 4.0)
6163     if (AllowNewFpConst &&
6164         N0.getOpcode() == ISD::FADD && N1.getOpcode() == ISD::FADD &&
6165         N0.getOperand(0) == N0.getOperand(1) &&
6166         N1.getOperand(0) == N1.getOperand(1) &&
6167         N0.getOperand(0) == N1.getOperand(0))
6168       return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6169                          N0.getOperand(0),
6170                          DAG.getConstantFP(4.0, VT));
6171   }
6172
6173   // FADD -> FMA combines:
6174   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
6175        DAG.getTarget().Options.UnsafeFPMath) &&
6176       DAG.getTarget().getTargetLowering()->isFMAFasterThanFMulAndFAdd(VT) &&
6177       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6178
6179     // fold (fadd (fmul x, y), z) -> (fma x, y, z)
6180     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse())
6181       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6182                          N0.getOperand(0), N0.getOperand(1), N1);
6183
6184     // fold (fadd x, (fmul y, z)) -> (fma y, z, x)
6185     // Note: Commutes FADD operands.
6186     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse())
6187       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6188                          N1.getOperand(0), N1.getOperand(1), N0);
6189   }
6190
6191   return SDValue();
6192 }
6193
6194 SDValue DAGCombiner::visitFSUB(SDNode *N) {
6195   SDValue N0 = N->getOperand(0);
6196   SDValue N1 = N->getOperand(1);
6197   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6198   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6199   EVT VT = N->getValueType(0);
6200   SDLoc dl(N);
6201
6202   // fold vector ops
6203   if (VT.isVector()) {
6204     SDValue FoldedVOp = SimplifyVBinOp(N);
6205     if (FoldedVOp.getNode()) return FoldedVOp;
6206   }
6207
6208   // fold (fsub c1, c2) -> c1-c2
6209   if (N0CFP && N1CFP)
6210     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0, N1);
6211   // fold (fsub A, 0) -> A
6212   if (DAG.getTarget().Options.UnsafeFPMath &&
6213       N1CFP && N1CFP->getValueAPF().isZero())
6214     return N0;
6215   // fold (fsub 0, B) -> -B
6216   if (DAG.getTarget().Options.UnsafeFPMath &&
6217       N0CFP && N0CFP->getValueAPF().isZero()) {
6218     if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
6219       return GetNegatedExpression(N1, DAG, LegalOperations);
6220     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6221       return DAG.getNode(ISD::FNEG, dl, VT, N1);
6222   }
6223   // fold (fsub A, (fneg B)) -> (fadd A, B)
6224   if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
6225     return DAG.getNode(ISD::FADD, dl, VT, N0,
6226                        GetNegatedExpression(N1, DAG, LegalOperations));
6227
6228   // If 'unsafe math' is enabled, fold
6229   //    (fsub x, x) -> 0.0 &
6230   //    (fsub x, (fadd x, y)) -> (fneg y) &
6231   //    (fsub x, (fadd y, x)) -> (fneg y)
6232   if (DAG.getTarget().Options.UnsafeFPMath) {
6233     if (N0 == N1)
6234       return DAG.getConstantFP(0.0f, VT);
6235
6236     if (N1.getOpcode() == ISD::FADD) {
6237       SDValue N10 = N1->getOperand(0);
6238       SDValue N11 = N1->getOperand(1);
6239
6240       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI,
6241                                           &DAG.getTarget().Options))
6242         return GetNegatedExpression(N11, DAG, LegalOperations);
6243
6244       if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI,
6245                                           &DAG.getTarget().Options))
6246         return GetNegatedExpression(N10, DAG, LegalOperations);
6247     }
6248   }
6249
6250   // FSUB -> FMA combines:
6251   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
6252        DAG.getTarget().Options.UnsafeFPMath) &&
6253       DAG.getTarget().getTargetLowering()->isFMAFasterThanFMulAndFAdd(VT) &&
6254       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6255
6256     // fold (fsub (fmul x, y), z) -> (fma x, y, (fneg z))
6257     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse())
6258       return DAG.getNode(ISD::FMA, dl, VT,
6259                          N0.getOperand(0), N0.getOperand(1),
6260                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6261
6262     // fold (fsub x, (fmul y, z)) -> (fma (fneg y), z, x)
6263     // Note: Commutes FSUB operands.
6264     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse())
6265       return DAG.getNode(ISD::FMA, dl, VT,
6266                          DAG.getNode(ISD::FNEG, dl, VT,
6267                          N1.getOperand(0)),
6268                          N1.getOperand(1), N0);
6269
6270     // fold (fsub (fneg (fmul, x, y)), z) -> (fma (fneg x), y, (fneg z))
6271     if (N0.getOpcode() == ISD::FNEG &&
6272         N0.getOperand(0).getOpcode() == ISD::FMUL &&
6273         N0->hasOneUse() && N0.getOperand(0).hasOneUse()) {
6274       SDValue N00 = N0.getOperand(0).getOperand(0);
6275       SDValue N01 = N0.getOperand(0).getOperand(1);
6276       return DAG.getNode(ISD::FMA, dl, VT,
6277                          DAG.getNode(ISD::FNEG, dl, VT, N00), N01,
6278                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6279     }
6280   }
6281
6282   return SDValue();
6283 }
6284
6285 SDValue DAGCombiner::visitFMUL(SDNode *N) {
6286   SDValue N0 = N->getOperand(0);
6287   SDValue N1 = N->getOperand(1);
6288   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6289   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6290   EVT VT = N->getValueType(0);
6291   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6292
6293   // fold vector ops
6294   if (VT.isVector()) {
6295     SDValue FoldedVOp = SimplifyVBinOp(N);
6296     if (FoldedVOp.getNode()) return FoldedVOp;
6297   }
6298
6299   // fold (fmul c1, c2) -> c1*c2
6300   if (N0CFP && N1CFP)
6301     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0, N1);
6302   // canonicalize constant to RHS
6303   if (N0CFP && !N1CFP)
6304     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N1, N0);
6305   // fold (fmul A, 0) -> 0
6306   if (DAG.getTarget().Options.UnsafeFPMath &&
6307       N1CFP && N1CFP->getValueAPF().isZero())
6308     return N1;
6309   // fold (fmul A, 0) -> 0, vector edition.
6310   if (DAG.getTarget().Options.UnsafeFPMath &&
6311       ISD::isBuildVectorAllZeros(N1.getNode()))
6312     return N1;
6313   // fold (fmul A, 1.0) -> A
6314   if (N1CFP && N1CFP->isExactlyValue(1.0))
6315     return N0;
6316   // fold (fmul X, 2.0) -> (fadd X, X)
6317   if (N1CFP && N1CFP->isExactlyValue(+2.0))
6318     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N0);
6319   // fold (fmul X, -1.0) -> (fneg X)
6320   if (N1CFP && N1CFP->isExactlyValue(-1.0))
6321     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6322       return DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0);
6323
6324   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
6325   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6326                                        &DAG.getTarget().Options)) {
6327     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6328                                          &DAG.getTarget().Options)) {
6329       // Both can be negated for free, check to see if at least one is cheaper
6330       // negated.
6331       if (LHSNeg == 2 || RHSNeg == 2)
6332         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6333                            GetNegatedExpression(N0, DAG, LegalOperations),
6334                            GetNegatedExpression(N1, DAG, LegalOperations));
6335     }
6336   }
6337
6338   // If allowed, fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
6339   if (DAG.getTarget().Options.UnsafeFPMath &&
6340       N1CFP && N0.getOpcode() == ISD::FMUL &&
6341       N0.getNode()->hasOneUse() && isa<ConstantFPSDNode>(N0.getOperand(1)))
6342     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0.getOperand(0),
6343                        DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6344                                    N0.getOperand(1), N1));
6345
6346   return SDValue();
6347 }
6348
6349 SDValue DAGCombiner::visitFMA(SDNode *N) {
6350   SDValue N0 = N->getOperand(0);
6351   SDValue N1 = N->getOperand(1);
6352   SDValue N2 = N->getOperand(2);
6353   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6354   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6355   EVT VT = N->getValueType(0);
6356   SDLoc dl(N);
6357
6358   if (DAG.getTarget().Options.UnsafeFPMath) {
6359     if (N0CFP && N0CFP->isZero())
6360       return N2;
6361     if (N1CFP && N1CFP->isZero())
6362       return N2;
6363   }
6364   if (N0CFP && N0CFP->isExactlyValue(1.0))
6365     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N2);
6366   if (N1CFP && N1CFP->isExactlyValue(1.0))
6367     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N2);
6368
6369   // Canonicalize (fma c, x, y) -> (fma x, c, y)
6370   if (N0CFP && !N1CFP)
6371     return DAG.getNode(ISD::FMA, SDLoc(N), VT, N1, N0, N2);
6372
6373   // (fma x, c1, (fmul x, c2)) -> (fmul x, c1+c2)
6374   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6375       N2.getOpcode() == ISD::FMUL &&
6376       N0 == N2.getOperand(0) &&
6377       N2.getOperand(1).getOpcode() == ISD::ConstantFP) {
6378     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6379                        DAG.getNode(ISD::FADD, dl, VT, N1, N2.getOperand(1)));
6380   }
6381
6382
6383   // (fma (fmul x, c1), c2, y) -> (fma x, c1*c2, y)
6384   if (DAG.getTarget().Options.UnsafeFPMath &&
6385       N0.getOpcode() == ISD::FMUL && N1CFP &&
6386       N0.getOperand(1).getOpcode() == ISD::ConstantFP) {
6387     return DAG.getNode(ISD::FMA, dl, VT,
6388                        N0.getOperand(0),
6389                        DAG.getNode(ISD::FMUL, dl, VT, N1, N0.getOperand(1)),
6390                        N2);
6391   }
6392
6393   // (fma x, 1, y) -> (fadd x, y)
6394   // (fma x, -1, y) -> (fadd (fneg x), y)
6395   if (N1CFP) {
6396     if (N1CFP->isExactlyValue(1.0))
6397       return DAG.getNode(ISD::FADD, dl, VT, N0, N2);
6398
6399     if (N1CFP->isExactlyValue(-1.0) &&
6400         (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))) {
6401       SDValue RHSNeg = DAG.getNode(ISD::FNEG, dl, VT, N0);
6402       AddToWorkList(RHSNeg.getNode());
6403       return DAG.getNode(ISD::FADD, dl, VT, N2, RHSNeg);
6404     }
6405   }
6406
6407   // (fma x, c, x) -> (fmul x, (c+1))
6408   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP && N0 == N2)
6409     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6410                        DAG.getNode(ISD::FADD, dl, VT,
6411                                    N1, DAG.getConstantFP(1.0, VT)));
6412
6413   // (fma x, c, (fneg x)) -> (fmul x, (c-1))
6414   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6415       N2.getOpcode() == ISD::FNEG && N2.getOperand(0) == N0)
6416     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6417                        DAG.getNode(ISD::FADD, dl, VT,
6418                                    N1, DAG.getConstantFP(-1.0, VT)));
6419
6420
6421   return SDValue();
6422 }
6423
6424 SDValue DAGCombiner::visitFDIV(SDNode *N) {
6425   SDValue N0 = N->getOperand(0);
6426   SDValue N1 = N->getOperand(1);
6427   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6428   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6429   EVT VT = N->getValueType(0);
6430   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6431
6432   // fold vector ops
6433   if (VT.isVector()) {
6434     SDValue FoldedVOp = SimplifyVBinOp(N);
6435     if (FoldedVOp.getNode()) return FoldedVOp;
6436   }
6437
6438   // fold (fdiv c1, c2) -> c1/c2
6439   if (N0CFP && N1CFP)
6440     return DAG.getNode(ISD::FDIV, SDLoc(N), VT, N0, N1);
6441
6442   // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
6443   if (N1CFP && DAG.getTarget().Options.UnsafeFPMath) {
6444     // Compute the reciprocal 1.0 / c2.
6445     APFloat N1APF = N1CFP->getValueAPF();
6446     APFloat Recip(N1APF.getSemantics(), 1); // 1.0
6447     APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
6448     // Only do the transform if the reciprocal is a legal fp immediate that
6449     // isn't too nasty (eg NaN, denormal, ...).
6450     if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
6451         (!LegalOperations ||
6452          // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
6453          // backend)... we should handle this gracefully after Legalize.
6454          // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
6455          TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
6456          TLI.isFPImmLegal(Recip, VT)))
6457       return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0,
6458                          DAG.getConstantFP(Recip, VT));
6459   }
6460
6461   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
6462   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6463                                        &DAG.getTarget().Options)) {
6464     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6465                                          &DAG.getTarget().Options)) {
6466       // Both can be negated for free, check to see if at least one is cheaper
6467       // negated.
6468       if (LHSNeg == 2 || RHSNeg == 2)
6469         return DAG.getNode(ISD::FDIV, SDLoc(N), VT,
6470                            GetNegatedExpression(N0, DAG, LegalOperations),
6471                            GetNegatedExpression(N1, DAG, LegalOperations));
6472     }
6473   }
6474
6475   return SDValue();
6476 }
6477
6478 SDValue DAGCombiner::visitFREM(SDNode *N) {
6479   SDValue N0 = N->getOperand(0);
6480   SDValue N1 = N->getOperand(1);
6481   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6482   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6483   EVT VT = N->getValueType(0);
6484
6485   // fold (frem c1, c2) -> fmod(c1,c2)
6486   if (N0CFP && N1CFP)
6487     return DAG.getNode(ISD::FREM, SDLoc(N), VT, N0, N1);
6488
6489   return SDValue();
6490 }
6491
6492 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
6493   SDValue N0 = N->getOperand(0);
6494   SDValue N1 = N->getOperand(1);
6495   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6496   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6497   EVT VT = N->getValueType(0);
6498
6499   if (N0CFP && N1CFP)  // Constant fold
6500     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT, N0, N1);
6501
6502   if (N1CFP) {
6503     const APFloat& V = N1CFP->getValueAPF();
6504     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
6505     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
6506     if (!V.isNegative()) {
6507       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
6508         return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
6509     } else {
6510       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6511         return DAG.getNode(ISD::FNEG, SDLoc(N), VT,
6512                            DAG.getNode(ISD::FABS, SDLoc(N0), VT, N0));
6513     }
6514   }
6515
6516   // copysign(fabs(x), y) -> copysign(x, y)
6517   // copysign(fneg(x), y) -> copysign(x, y)
6518   // copysign(copysign(x,z), y) -> copysign(x, y)
6519   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
6520       N0.getOpcode() == ISD::FCOPYSIGN)
6521     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6522                        N0.getOperand(0), N1);
6523
6524   // copysign(x, abs(y)) -> abs(x)
6525   if (N1.getOpcode() == ISD::FABS)
6526     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
6527
6528   // copysign(x, copysign(y,z)) -> copysign(x, z)
6529   if (N1.getOpcode() == ISD::FCOPYSIGN)
6530     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6531                        N0, N1.getOperand(1));
6532
6533   // copysign(x, fp_extend(y)) -> copysign(x, y)
6534   // copysign(x, fp_round(y)) -> copysign(x, y)
6535   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
6536     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6537                        N0, N1.getOperand(0));
6538
6539   return SDValue();
6540 }
6541
6542 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
6543   SDValue N0 = N->getOperand(0);
6544   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
6545   EVT VT = N->getValueType(0);
6546   EVT OpVT = N0.getValueType();
6547
6548   // fold (sint_to_fp c1) -> c1fp
6549   if (N0C &&
6550       // ...but only if the target supports immediate floating-point values
6551       (!LegalOperations ||
6552        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
6553     return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
6554
6555   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
6556   // but UINT_TO_FP is legal on this target, try to convert.
6557   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
6558       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
6559     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
6560     if (DAG.SignBitIsZero(N0))
6561       return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
6562   }
6563
6564   // The next optimizations are desireable only if SELECT_CC can be lowered.
6565   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
6566   // having to say they don't support SELECT_CC on every type the DAG knows
6567   // about, since there is no way to mark an opcode illegal at all value types
6568   // (See also visitSELECT)
6569   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
6570     // fold (sint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
6571     if (N0.getOpcode() == ISD::SETCC && N0.getValueType() == MVT::i1 &&
6572         !VT.isVector() &&
6573         (!LegalOperations ||
6574          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6575       SDValue Ops[] =
6576         { N0.getOperand(0), N0.getOperand(1),
6577           DAG.getConstantFP(-1.0, VT) , DAG.getConstantFP(0.0, VT),
6578           N0.getOperand(2) };
6579       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops, 5);
6580     }
6581
6582     // fold (sint_to_fp (zext (setcc x, y, cc))) ->
6583     //      (select_cc x, y, 1.0, 0.0,, cc)
6584     if (N0.getOpcode() == ISD::ZERO_EXTEND &&
6585         N0.getOperand(0).getOpcode() == ISD::SETCC &&!VT.isVector() &&
6586         (!LegalOperations ||
6587          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6588       SDValue Ops[] =
6589         { N0.getOperand(0).getOperand(0), N0.getOperand(0).getOperand(1),
6590           DAG.getConstantFP(1.0, VT) , DAG.getConstantFP(0.0, VT),
6591           N0.getOperand(0).getOperand(2) };
6592       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops, 5);
6593     }
6594   }
6595
6596   return SDValue();
6597 }
6598
6599 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
6600   SDValue N0 = N->getOperand(0);
6601   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
6602   EVT VT = N->getValueType(0);
6603   EVT OpVT = N0.getValueType();
6604
6605   // fold (uint_to_fp c1) -> c1fp
6606   if (N0C &&
6607       // ...but only if the target supports immediate floating-point values
6608       (!LegalOperations ||
6609        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
6610     return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
6611
6612   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
6613   // but SINT_TO_FP is legal on this target, try to convert.
6614   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
6615       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
6616     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
6617     if (DAG.SignBitIsZero(N0))
6618       return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
6619   }
6620
6621   // The next optimizations are desireable only if SELECT_CC can be lowered.
6622   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
6623   // having to say they don't support SELECT_CC on every type the DAG knows
6624   // about, since there is no way to mark an opcode illegal at all value types
6625   // (See also visitSELECT)
6626   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
6627     // fold (uint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
6628
6629     if (N0.getOpcode() == ISD::SETCC && !VT.isVector() &&
6630         (!LegalOperations ||
6631          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6632       SDValue Ops[] =
6633         { N0.getOperand(0), N0.getOperand(1),
6634           DAG.getConstantFP(1.0, VT),  DAG.getConstantFP(0.0, VT),
6635           N0.getOperand(2) };
6636       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops, 5);
6637     }
6638   }
6639
6640   return SDValue();
6641 }
6642
6643 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
6644   SDValue N0 = N->getOperand(0);
6645   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6646   EVT VT = N->getValueType(0);
6647
6648   // fold (fp_to_sint c1fp) -> c1
6649   if (N0CFP)
6650     return DAG.getNode(ISD::FP_TO_SINT, SDLoc(N), VT, N0);
6651
6652   return SDValue();
6653 }
6654
6655 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
6656   SDValue N0 = N->getOperand(0);
6657   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6658   EVT VT = N->getValueType(0);
6659
6660   // fold (fp_to_uint c1fp) -> c1
6661   if (N0CFP)
6662     return DAG.getNode(ISD::FP_TO_UINT, SDLoc(N), VT, N0);
6663
6664   return SDValue();
6665 }
6666
6667 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
6668   SDValue N0 = N->getOperand(0);
6669   SDValue N1 = N->getOperand(1);
6670   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6671   EVT VT = N->getValueType(0);
6672
6673   // fold (fp_round c1fp) -> c1fp
6674   if (N0CFP)
6675     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0, N1);
6676
6677   // fold (fp_round (fp_extend x)) -> x
6678   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
6679     return N0.getOperand(0);
6680
6681   // fold (fp_round (fp_round x)) -> (fp_round x)
6682   if (N0.getOpcode() == ISD::FP_ROUND) {
6683     // This is a value preserving truncation if both round's are.
6684     bool IsTrunc = N->getConstantOperandVal(1) == 1 &&
6685                    N0.getNode()->getConstantOperandVal(1) == 1;
6686     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0.getOperand(0),
6687                        DAG.getIntPtrConstant(IsTrunc));
6688   }
6689
6690   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
6691   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
6692     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, SDLoc(N0), VT,
6693                               N0.getOperand(0), N1);
6694     AddToWorkList(Tmp.getNode());
6695     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6696                        Tmp, N0.getOperand(1));
6697   }
6698
6699   return SDValue();
6700 }
6701
6702 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
6703   SDValue N0 = N->getOperand(0);
6704   EVT VT = N->getValueType(0);
6705   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
6706   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6707
6708   // fold (fp_round_inreg c1fp) -> c1fp
6709   if (N0CFP && isTypeLegal(EVT)) {
6710     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), EVT);
6711     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, Round);
6712   }
6713
6714   return SDValue();
6715 }
6716
6717 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
6718   SDValue N0 = N->getOperand(0);
6719   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6720   EVT VT = N->getValueType(0);
6721
6722   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
6723   if (N->hasOneUse() &&
6724       N->use_begin()->getOpcode() == ISD::FP_ROUND)
6725     return SDValue();
6726
6727   // fold (fp_extend c1fp) -> c1fp
6728   if (N0CFP)
6729     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, N0);
6730
6731   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
6732   // value of X.
6733   if (N0.getOpcode() == ISD::FP_ROUND
6734       && N0.getNode()->getConstantOperandVal(1) == 1) {
6735     SDValue In = N0.getOperand(0);
6736     if (In.getValueType() == VT) return In;
6737     if (VT.bitsLT(In.getValueType()))
6738       return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT,
6739                          In, N0.getOperand(1));
6740     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, In);
6741   }
6742
6743   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
6744   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6745       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6746        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
6747     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6748     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
6749                                      LN0->getChain(),
6750                                      LN0->getBasePtr(), N0.getValueType(),
6751                                      LN0->getMemOperand());
6752     CombineTo(N, ExtLoad);
6753     CombineTo(N0.getNode(),
6754               DAG.getNode(ISD::FP_ROUND, SDLoc(N0),
6755                           N0.getValueType(), ExtLoad, DAG.getIntPtrConstant(1)),
6756               ExtLoad.getValue(1));
6757     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6758   }
6759
6760   return SDValue();
6761 }
6762
6763 SDValue DAGCombiner::visitFNEG(SDNode *N) {
6764   SDValue N0 = N->getOperand(0);
6765   EVT VT = N->getValueType(0);
6766
6767   if (VT.isVector()) {
6768     SDValue FoldedVOp = SimplifyVUnaryOp(N);
6769     if (FoldedVOp.getNode()) return FoldedVOp;
6770   }
6771
6772   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
6773                          &DAG.getTarget().Options))
6774     return GetNegatedExpression(N0, DAG, LegalOperations);
6775
6776   // Transform fneg(bitconvert(x)) -> bitconvert(x^sign) to avoid loading
6777   // constant pool values.
6778   if (!TLI.isFNegFree(VT) && N0.getOpcode() == ISD::BITCAST &&
6779       !VT.isVector() &&
6780       N0.getNode()->hasOneUse() &&
6781       N0.getOperand(0).getValueType().isInteger()) {
6782     SDValue Int = N0.getOperand(0);
6783     EVT IntVT = Int.getValueType();
6784     if (IntVT.isInteger() && !IntVT.isVector()) {
6785       Int = DAG.getNode(ISD::XOR, SDLoc(N0), IntVT, Int,
6786               DAG.getConstant(APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6787       AddToWorkList(Int.getNode());
6788       return DAG.getNode(ISD::BITCAST, SDLoc(N),
6789                          VT, Int);
6790     }
6791   }
6792
6793   // (fneg (fmul c, x)) -> (fmul -c, x)
6794   if (N0.getOpcode() == ISD::FMUL) {
6795     ConstantFPSDNode *CFP1 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
6796     if (CFP1)
6797       return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6798                          N0.getOperand(0),
6799                          DAG.getNode(ISD::FNEG, SDLoc(N), VT,
6800                                      N0.getOperand(1)));
6801   }
6802
6803   return SDValue();
6804 }
6805
6806 SDValue DAGCombiner::visitFCEIL(SDNode *N) {
6807   SDValue N0 = N->getOperand(0);
6808   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6809   EVT VT = N->getValueType(0);
6810
6811   // fold (fceil c1) -> fceil(c1)
6812   if (N0CFP)
6813     return DAG.getNode(ISD::FCEIL, SDLoc(N), VT, N0);
6814
6815   return SDValue();
6816 }
6817
6818 SDValue DAGCombiner::visitFTRUNC(SDNode *N) {
6819   SDValue N0 = N->getOperand(0);
6820   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6821   EVT VT = N->getValueType(0);
6822
6823   // fold (ftrunc c1) -> ftrunc(c1)
6824   if (N0CFP)
6825     return DAG.getNode(ISD::FTRUNC, SDLoc(N), VT, N0);
6826
6827   return SDValue();
6828 }
6829
6830 SDValue DAGCombiner::visitFFLOOR(SDNode *N) {
6831   SDValue N0 = N->getOperand(0);
6832   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6833   EVT VT = N->getValueType(0);
6834
6835   // fold (ffloor c1) -> ffloor(c1)
6836   if (N0CFP)
6837     return DAG.getNode(ISD::FFLOOR, SDLoc(N), VT, N0);
6838
6839   return SDValue();
6840 }
6841
6842 SDValue DAGCombiner::visitFABS(SDNode *N) {
6843   SDValue N0 = N->getOperand(0);
6844   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6845   EVT VT = N->getValueType(0);
6846
6847   if (VT.isVector()) {
6848     SDValue FoldedVOp = SimplifyVUnaryOp(N);
6849     if (FoldedVOp.getNode()) return FoldedVOp;
6850   }
6851
6852   // fold (fabs c1) -> fabs(c1)
6853   if (N0CFP)
6854     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
6855   // fold (fabs (fabs x)) -> (fabs x)
6856   if (N0.getOpcode() == ISD::FABS)
6857     return N->getOperand(0);
6858   // fold (fabs (fneg x)) -> (fabs x)
6859   // fold (fabs (fcopysign x, y)) -> (fabs x)
6860   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
6861     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0.getOperand(0));
6862
6863   // Transform fabs(bitconvert(x)) -> bitconvert(x&~sign) to avoid loading
6864   // constant pool values.
6865   if (!TLI.isFAbsFree(VT) &&
6866       N0.getOpcode() == ISD::BITCAST && N0.getNode()->hasOneUse() &&
6867       N0.getOperand(0).getValueType().isInteger() &&
6868       !N0.getOperand(0).getValueType().isVector()) {
6869     SDValue Int = N0.getOperand(0);
6870     EVT IntVT = Int.getValueType();
6871     if (IntVT.isInteger() && !IntVT.isVector()) {
6872       Int = DAG.getNode(ISD::AND, SDLoc(N0), IntVT, Int,
6873              DAG.getConstant(~APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6874       AddToWorkList(Int.getNode());
6875       return DAG.getNode(ISD::BITCAST, SDLoc(N),
6876                          N->getValueType(0), Int);
6877     }
6878   }
6879
6880   return SDValue();
6881 }
6882
6883 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
6884   SDValue Chain = N->getOperand(0);
6885   SDValue N1 = N->getOperand(1);
6886   SDValue N2 = N->getOperand(2);
6887
6888   // If N is a constant we could fold this into a fallthrough or unconditional
6889   // branch. However that doesn't happen very often in normal code, because
6890   // Instcombine/SimplifyCFG should have handled the available opportunities.
6891   // If we did this folding here, it would be necessary to update the
6892   // MachineBasicBlock CFG, which is awkward.
6893
6894   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
6895   // on the target.
6896   if (N1.getOpcode() == ISD::SETCC &&
6897       TLI.isOperationLegalOrCustom(ISD::BR_CC,
6898                                    N1.getOperand(0).getValueType())) {
6899     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
6900                        Chain, N1.getOperand(2),
6901                        N1.getOperand(0), N1.getOperand(1), N2);
6902   }
6903
6904   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
6905       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
6906        (N1.getOperand(0).hasOneUse() &&
6907         N1.getOperand(0).getOpcode() == ISD::SRL))) {
6908     SDNode *Trunc = 0;
6909     if (N1.getOpcode() == ISD::TRUNCATE) {
6910       // Look pass the truncate.
6911       Trunc = N1.getNode();
6912       N1 = N1.getOperand(0);
6913     }
6914
6915     // Match this pattern so that we can generate simpler code:
6916     //
6917     //   %a = ...
6918     //   %b = and i32 %a, 2
6919     //   %c = srl i32 %b, 1
6920     //   brcond i32 %c ...
6921     //
6922     // into
6923     //
6924     //   %a = ...
6925     //   %b = and i32 %a, 2
6926     //   %c = setcc eq %b, 0
6927     //   brcond %c ...
6928     //
6929     // This applies only when the AND constant value has one bit set and the
6930     // SRL constant is equal to the log2 of the AND constant. The back-end is
6931     // smart enough to convert the result into a TEST/JMP sequence.
6932     SDValue Op0 = N1.getOperand(0);
6933     SDValue Op1 = N1.getOperand(1);
6934
6935     if (Op0.getOpcode() == ISD::AND &&
6936         Op1.getOpcode() == ISD::Constant) {
6937       SDValue AndOp1 = Op0.getOperand(1);
6938
6939       if (AndOp1.getOpcode() == ISD::Constant) {
6940         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
6941
6942         if (AndConst.isPowerOf2() &&
6943             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
6944           SDValue SetCC =
6945             DAG.getSetCC(SDLoc(N),
6946                          getSetCCResultType(Op0.getValueType()),
6947                          Op0, DAG.getConstant(0, Op0.getValueType()),
6948                          ISD::SETNE);
6949
6950           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, SDLoc(N),
6951                                           MVT::Other, Chain, SetCC, N2);
6952           // Don't add the new BRCond into the worklist or else SimplifySelectCC
6953           // will convert it back to (X & C1) >> C2.
6954           CombineTo(N, NewBRCond, false);
6955           // Truncate is dead.
6956           if (Trunc) {
6957             removeFromWorkList(Trunc);
6958             DAG.DeleteNode(Trunc);
6959           }
6960           // Replace the uses of SRL with SETCC
6961           WorkListRemover DeadNodes(*this);
6962           DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
6963           removeFromWorkList(N1.getNode());
6964           DAG.DeleteNode(N1.getNode());
6965           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6966         }
6967       }
6968     }
6969
6970     if (Trunc)
6971       // Restore N1 if the above transformation doesn't match.
6972       N1 = N->getOperand(1);
6973   }
6974
6975   // Transform br(xor(x, y)) -> br(x != y)
6976   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
6977   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
6978     SDNode *TheXor = N1.getNode();
6979     SDValue Op0 = TheXor->getOperand(0);
6980     SDValue Op1 = TheXor->getOperand(1);
6981     if (Op0.getOpcode() == Op1.getOpcode()) {
6982       // Avoid missing important xor optimizations.
6983       SDValue Tmp = visitXOR(TheXor);
6984       if (Tmp.getNode()) {
6985         if (Tmp.getNode() != TheXor) {
6986           DEBUG(dbgs() << "\nReplacing.8 ";
6987                 TheXor->dump(&DAG);
6988                 dbgs() << "\nWith: ";
6989                 Tmp.getNode()->dump(&DAG);
6990                 dbgs() << '\n');
6991           WorkListRemover DeadNodes(*this);
6992           DAG.ReplaceAllUsesOfValueWith(N1, Tmp);
6993           removeFromWorkList(TheXor);
6994           DAG.DeleteNode(TheXor);
6995           return DAG.getNode(ISD::BRCOND, SDLoc(N),
6996                              MVT::Other, Chain, Tmp, N2);
6997         }
6998
6999         // visitXOR has changed XOR's operands or replaced the XOR completely,
7000         // bail out.
7001         return SDValue(N, 0);
7002       }
7003     }
7004
7005     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
7006       bool Equal = false;
7007       if (ConstantSDNode *RHSCI = dyn_cast<ConstantSDNode>(Op0))
7008         if (RHSCI->getAPIntValue() == 1 && Op0.hasOneUse() &&
7009             Op0.getOpcode() == ISD::XOR) {
7010           TheXor = Op0.getNode();
7011           Equal = true;
7012         }
7013
7014       EVT SetCCVT = N1.getValueType();
7015       if (LegalTypes)
7016         SetCCVT = getSetCCResultType(SetCCVT);
7017       SDValue SetCC = DAG.getSetCC(SDLoc(TheXor),
7018                                    SetCCVT,
7019                                    Op0, Op1,
7020                                    Equal ? ISD::SETEQ : ISD::SETNE);
7021       // Replace the uses of XOR with SETCC
7022       WorkListRemover DeadNodes(*this);
7023       DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
7024       removeFromWorkList(N1.getNode());
7025       DAG.DeleteNode(N1.getNode());
7026       return DAG.getNode(ISD::BRCOND, SDLoc(N),
7027                          MVT::Other, Chain, SetCC, N2);
7028     }
7029   }
7030
7031   return SDValue();
7032 }
7033
7034 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
7035 //
7036 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
7037   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
7038   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
7039
7040   // If N is a constant we could fold this into a fallthrough or unconditional
7041   // branch. However that doesn't happen very often in normal code, because
7042   // Instcombine/SimplifyCFG should have handled the available opportunities.
7043   // If we did this folding here, it would be necessary to update the
7044   // MachineBasicBlock CFG, which is awkward.
7045
7046   // Use SimplifySetCC to simplify SETCC's.
7047   SDValue Simp = SimplifySetCC(getSetCCResultType(CondLHS.getValueType()),
7048                                CondLHS, CondRHS, CC->get(), SDLoc(N),
7049                                false);
7050   if (Simp.getNode()) AddToWorkList(Simp.getNode());
7051
7052   // fold to a simpler setcc
7053   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
7054     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
7055                        N->getOperand(0), Simp.getOperand(2),
7056                        Simp.getOperand(0), Simp.getOperand(1),
7057                        N->getOperand(4));
7058
7059   return SDValue();
7060 }
7061
7062 /// canFoldInAddressingMode - Return true if 'Use' is a load or a store that
7063 /// uses N as its base pointer and that N may be folded in the load / store
7064 /// addressing mode.
7065 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
7066                                     SelectionDAG &DAG,
7067                                     const TargetLowering &TLI) {
7068   EVT VT;
7069   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
7070     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
7071       return false;
7072     VT = Use->getValueType(0);
7073   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
7074     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
7075       return false;
7076     VT = ST->getValue().getValueType();
7077   } else
7078     return false;
7079
7080   TargetLowering::AddrMode AM;
7081   if (N->getOpcode() == ISD::ADD) {
7082     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
7083     if (Offset)
7084       // [reg +/- imm]
7085       AM.BaseOffs = Offset->getSExtValue();
7086     else
7087       // [reg +/- reg]
7088       AM.Scale = 1;
7089   } else if (N->getOpcode() == ISD::SUB) {
7090     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
7091     if (Offset)
7092       // [reg +/- imm]
7093       AM.BaseOffs = -Offset->getSExtValue();
7094     else
7095       // [reg +/- reg]
7096       AM.Scale = 1;
7097   } else
7098     return false;
7099
7100   return TLI.isLegalAddressingMode(AM, VT.getTypeForEVT(*DAG.getContext()));
7101 }
7102
7103 /// CombineToPreIndexedLoadStore - Try turning a load / store into a
7104 /// pre-indexed load / store when the base pointer is an add or subtract
7105 /// and it has other uses besides the load / store. After the
7106 /// transformation, the new indexed load / store has effectively folded
7107 /// the add / subtract in and all of its other uses are redirected to the
7108 /// new load / store.
7109 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
7110   if (Level < AfterLegalizeDAG)
7111     return false;
7112
7113   bool isLoad = true;
7114   SDValue Ptr;
7115   EVT VT;
7116   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
7117     if (LD->isIndexed())
7118       return false;
7119     VT = LD->getMemoryVT();
7120     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
7121         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
7122       return false;
7123     Ptr = LD->getBasePtr();
7124   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
7125     if (ST->isIndexed())
7126       return false;
7127     VT = ST->getMemoryVT();
7128     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
7129         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
7130       return false;
7131     Ptr = ST->getBasePtr();
7132     isLoad = false;
7133   } else {
7134     return false;
7135   }
7136
7137   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
7138   // out.  There is no reason to make this a preinc/predec.
7139   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
7140       Ptr.getNode()->hasOneUse())
7141     return false;
7142
7143   // Ask the target to do addressing mode selection.
7144   SDValue BasePtr;
7145   SDValue Offset;
7146   ISD::MemIndexedMode AM = ISD::UNINDEXED;
7147   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
7148     return false;
7149
7150   // Backends without true r+i pre-indexed forms may need to pass a
7151   // constant base with a variable offset so that constant coercion
7152   // will work with the patterns in canonical form.
7153   bool Swapped = false;
7154   if (isa<ConstantSDNode>(BasePtr)) {
7155     std::swap(BasePtr, Offset);
7156     Swapped = true;
7157   }
7158
7159   // Don't create a indexed load / store with zero offset.
7160   if (isa<ConstantSDNode>(Offset) &&
7161       cast<ConstantSDNode>(Offset)->isNullValue())
7162     return false;
7163
7164   // Try turning it into a pre-indexed load / store except when:
7165   // 1) The new base ptr is a frame index.
7166   // 2) If N is a store and the new base ptr is either the same as or is a
7167   //    predecessor of the value being stored.
7168   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
7169   //    that would create a cycle.
7170   // 4) All uses are load / store ops that use it as old base ptr.
7171
7172   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
7173   // (plus the implicit offset) to a register to preinc anyway.
7174   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7175     return false;
7176
7177   // Check #2.
7178   if (!isLoad) {
7179     SDValue Val = cast<StoreSDNode>(N)->getValue();
7180     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
7181       return false;
7182   }
7183
7184   // If the offset is a constant, there may be other adds of constants that
7185   // can be folded with this one. We should do this to avoid having to keep
7186   // a copy of the original base pointer.
7187   SmallVector<SDNode *, 16> OtherUses;
7188   if (isa<ConstantSDNode>(Offset))
7189     for (SDNode::use_iterator I = BasePtr.getNode()->use_begin(),
7190          E = BasePtr.getNode()->use_end(); I != E; ++I) {
7191       SDNode *Use = *I;
7192       if (Use == Ptr.getNode())
7193         continue;
7194
7195       if (Use->isPredecessorOf(N))
7196         continue;
7197
7198       if (Use->getOpcode() != ISD::ADD && Use->getOpcode() != ISD::SUB) {
7199         OtherUses.clear();
7200         break;
7201       }
7202
7203       SDValue Op0 = Use->getOperand(0), Op1 = Use->getOperand(1);
7204       if (Op1.getNode() == BasePtr.getNode())
7205         std::swap(Op0, Op1);
7206       assert(Op0.getNode() == BasePtr.getNode() &&
7207              "Use of ADD/SUB but not an operand");
7208
7209       if (!isa<ConstantSDNode>(Op1)) {
7210         OtherUses.clear();
7211         break;
7212       }
7213
7214       // FIXME: In some cases, we can be smarter about this.
7215       if (Op1.getValueType() != Offset.getValueType()) {
7216         OtherUses.clear();
7217         break;
7218       }
7219
7220       OtherUses.push_back(Use);
7221     }
7222
7223   if (Swapped)
7224     std::swap(BasePtr, Offset);
7225
7226   // Now check for #3 and #4.
7227   bool RealUse = false;
7228
7229   // Caches for hasPredecessorHelper
7230   SmallPtrSet<const SDNode *, 32> Visited;
7231   SmallVector<const SDNode *, 16> Worklist;
7232
7233   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
7234          E = Ptr.getNode()->use_end(); I != E; ++I) {
7235     SDNode *Use = *I;
7236     if (Use == N)
7237       continue;
7238     if (N->hasPredecessorHelper(Use, Visited, Worklist))
7239       return false;
7240
7241     // If Ptr may be folded in addressing mode of other use, then it's
7242     // not profitable to do this transformation.
7243     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
7244       RealUse = true;
7245   }
7246
7247   if (!RealUse)
7248     return false;
7249
7250   SDValue Result;
7251   if (isLoad)
7252     Result = DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
7253                                 BasePtr, Offset, AM);
7254   else
7255     Result = DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
7256                                  BasePtr, Offset, AM);
7257   ++PreIndexedNodes;
7258   ++NodesCombined;
7259   DEBUG(dbgs() << "\nReplacing.4 ";
7260         N->dump(&DAG);
7261         dbgs() << "\nWith: ";
7262         Result.getNode()->dump(&DAG);
7263         dbgs() << '\n');
7264   WorkListRemover DeadNodes(*this);
7265   if (isLoad) {
7266     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
7267     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
7268   } else {
7269     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
7270   }
7271
7272   // Finally, since the node is now dead, remove it from the graph.
7273   DAG.DeleteNode(N);
7274
7275   if (Swapped)
7276     std::swap(BasePtr, Offset);
7277
7278   // Replace other uses of BasePtr that can be updated to use Ptr
7279   for (unsigned i = 0, e = OtherUses.size(); i != e; ++i) {
7280     unsigned OffsetIdx = 1;
7281     if (OtherUses[i]->getOperand(OffsetIdx).getNode() == BasePtr.getNode())
7282       OffsetIdx = 0;
7283     assert(OtherUses[i]->getOperand(!OffsetIdx).getNode() ==
7284            BasePtr.getNode() && "Expected BasePtr operand");
7285
7286     // We need to replace ptr0 in the following expression:
7287     //   x0 * offset0 + y0 * ptr0 = t0
7288     // knowing that
7289     //   x1 * offset1 + y1 * ptr0 = t1 (the indexed load/store)
7290     //
7291     // where x0, x1, y0 and y1 in {-1, 1} are given by the types of the
7292     // indexed load/store and the expresion that needs to be re-written.
7293     //
7294     // Therefore, we have:
7295     //   t0 = (x0 * offset0 - x1 * y0 * y1 *offset1) + (y0 * y1) * t1
7296
7297     ConstantSDNode *CN =
7298       cast<ConstantSDNode>(OtherUses[i]->getOperand(OffsetIdx));
7299     int X0, X1, Y0, Y1;
7300     APInt Offset0 = CN->getAPIntValue();
7301     APInt Offset1 = cast<ConstantSDNode>(Offset)->getAPIntValue();
7302
7303     X0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 1) ? -1 : 1;
7304     Y0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 0) ? -1 : 1;
7305     X1 = (AM == ISD::PRE_DEC && !Swapped) ? -1 : 1;
7306     Y1 = (AM == ISD::PRE_DEC && Swapped) ? -1 : 1;
7307
7308     unsigned Opcode = (Y0 * Y1 < 0) ? ISD::SUB : ISD::ADD;
7309
7310     APInt CNV = Offset0;
7311     if (X0 < 0) CNV = -CNV;
7312     if (X1 * Y0 * Y1 < 0) CNV = CNV + Offset1;
7313     else CNV = CNV - Offset1;
7314
7315     // We can now generate the new expression.
7316     SDValue NewOp1 = DAG.getConstant(CNV, CN->getValueType(0));
7317     SDValue NewOp2 = Result.getValue(isLoad ? 1 : 0);
7318
7319     SDValue NewUse = DAG.getNode(Opcode,
7320                                  SDLoc(OtherUses[i]),
7321                                  OtherUses[i]->getValueType(0), NewOp1, NewOp2);
7322     DAG.ReplaceAllUsesOfValueWith(SDValue(OtherUses[i], 0), NewUse);
7323     removeFromWorkList(OtherUses[i]);
7324     DAG.DeleteNode(OtherUses[i]);
7325   }
7326
7327   // Replace the uses of Ptr with uses of the updated base value.
7328   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0));
7329   removeFromWorkList(Ptr.getNode());
7330   DAG.DeleteNode(Ptr.getNode());
7331
7332   return true;
7333 }
7334
7335 /// CombineToPostIndexedLoadStore - Try to combine a load / store with a
7336 /// add / sub of the base pointer node into a post-indexed load / store.
7337 /// The transformation folded the add / subtract into the new indexed
7338 /// load / store effectively and all of its uses are redirected to the
7339 /// new load / store.
7340 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
7341   if (Level < AfterLegalizeDAG)
7342     return false;
7343
7344   bool isLoad = true;
7345   SDValue Ptr;
7346   EVT VT;
7347   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
7348     if (LD->isIndexed())
7349       return false;
7350     VT = LD->getMemoryVT();
7351     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
7352         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
7353       return false;
7354     Ptr = LD->getBasePtr();
7355   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
7356     if (ST->isIndexed())
7357       return false;
7358     VT = ST->getMemoryVT();
7359     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
7360         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
7361       return false;
7362     Ptr = ST->getBasePtr();
7363     isLoad = false;
7364   } else {
7365     return false;
7366   }
7367
7368   if (Ptr.getNode()->hasOneUse())
7369     return false;
7370
7371   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
7372          E = Ptr.getNode()->use_end(); I != E; ++I) {
7373     SDNode *Op = *I;
7374     if (Op == N ||
7375         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
7376       continue;
7377
7378     SDValue BasePtr;
7379     SDValue Offset;
7380     ISD::MemIndexedMode AM = ISD::UNINDEXED;
7381     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
7382       // Don't create a indexed load / store with zero offset.
7383       if (isa<ConstantSDNode>(Offset) &&
7384           cast<ConstantSDNode>(Offset)->isNullValue())
7385         continue;
7386
7387       // Try turning it into a post-indexed load / store except when
7388       // 1) All uses are load / store ops that use it as base ptr (and
7389       //    it may be folded as addressing mmode).
7390       // 2) Op must be independent of N, i.e. Op is neither a predecessor
7391       //    nor a successor of N. Otherwise, if Op is folded that would
7392       //    create a cycle.
7393
7394       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7395         continue;
7396
7397       // Check for #1.
7398       bool TryNext = false;
7399       for (SDNode::use_iterator II = BasePtr.getNode()->use_begin(),
7400              EE = BasePtr.getNode()->use_end(); II != EE; ++II) {
7401         SDNode *Use = *II;
7402         if (Use == Ptr.getNode())
7403           continue;
7404
7405         // If all the uses are load / store addresses, then don't do the
7406         // transformation.
7407         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
7408           bool RealUse = false;
7409           for (SDNode::use_iterator III = Use->use_begin(),
7410                  EEE = Use->use_end(); III != EEE; ++III) {
7411             SDNode *UseUse = *III;
7412             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
7413               RealUse = true;
7414           }
7415
7416           if (!RealUse) {
7417             TryNext = true;
7418             break;
7419           }
7420         }
7421       }
7422
7423       if (TryNext)
7424         continue;
7425
7426       // Check for #2
7427       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
7428         SDValue Result = isLoad
7429           ? DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
7430                                BasePtr, Offset, AM)
7431           : DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
7432                                 BasePtr, Offset, AM);
7433         ++PostIndexedNodes;
7434         ++NodesCombined;
7435         DEBUG(dbgs() << "\nReplacing.5 ";
7436               N->dump(&DAG);
7437               dbgs() << "\nWith: ";
7438               Result.getNode()->dump(&DAG);
7439               dbgs() << '\n');
7440         WorkListRemover DeadNodes(*this);
7441         if (isLoad) {
7442           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
7443           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
7444         } else {
7445           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
7446         }
7447
7448         // Finally, since the node is now dead, remove it from the graph.
7449         DAG.DeleteNode(N);
7450
7451         // Replace the uses of Use with uses of the updated base value.
7452         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
7453                                       Result.getValue(isLoad ? 1 : 0));
7454         removeFromWorkList(Op);
7455         DAG.DeleteNode(Op);
7456         return true;
7457       }
7458     }
7459   }
7460
7461   return false;
7462 }
7463
7464 SDValue DAGCombiner::visitLOAD(SDNode *N) {
7465   LoadSDNode *LD  = cast<LoadSDNode>(N);
7466   SDValue Chain = LD->getChain();
7467   SDValue Ptr   = LD->getBasePtr();
7468
7469   // If load is not volatile and there are no uses of the loaded value (and
7470   // the updated indexed value in case of indexed loads), change uses of the
7471   // chain value into uses of the chain input (i.e. delete the dead load).
7472   if (!LD->isVolatile()) {
7473     if (N->getValueType(1) == MVT::Other) {
7474       // Unindexed loads.
7475       if (!N->hasAnyUseOfValue(0)) {
7476         // It's not safe to use the two value CombineTo variant here. e.g.
7477         // v1, chain2 = load chain1, loc
7478         // v2, chain3 = load chain2, loc
7479         // v3         = add v2, c
7480         // Now we replace use of chain2 with chain1.  This makes the second load
7481         // isomorphic to the one we are deleting, and thus makes this load live.
7482         DEBUG(dbgs() << "\nReplacing.6 ";
7483               N->dump(&DAG);
7484               dbgs() << "\nWith chain: ";
7485               Chain.getNode()->dump(&DAG);
7486               dbgs() << "\n");
7487         WorkListRemover DeadNodes(*this);
7488         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
7489
7490         if (N->use_empty()) {
7491           removeFromWorkList(N);
7492           DAG.DeleteNode(N);
7493         }
7494
7495         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7496       }
7497     } else {
7498       // Indexed loads.
7499       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
7500       if (!N->hasAnyUseOfValue(0) && !N->hasAnyUseOfValue(1)) {
7501         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
7502         DEBUG(dbgs() << "\nReplacing.7 ";
7503               N->dump(&DAG);
7504               dbgs() << "\nWith: ";
7505               Undef.getNode()->dump(&DAG);
7506               dbgs() << " and 2 other values\n");
7507         WorkListRemover DeadNodes(*this);
7508         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef);
7509         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1),
7510                                       DAG.getUNDEF(N->getValueType(1)));
7511         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain);
7512         removeFromWorkList(N);
7513         DAG.DeleteNode(N);
7514         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7515       }
7516     }
7517   }
7518
7519   // If this load is directly stored, replace the load value with the stored
7520   // value.
7521   // TODO: Handle store large -> read small portion.
7522   // TODO: Handle TRUNCSTORE/LOADEXT
7523   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
7524     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
7525       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
7526       if (PrevST->getBasePtr() == Ptr &&
7527           PrevST->getValue().getValueType() == N->getValueType(0))
7528       return CombineTo(N, Chain.getOperand(1), Chain);
7529     }
7530   }
7531
7532   // Try to infer better alignment information than the load already has.
7533   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
7534     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
7535       if (Align > LD->getMemOperand()->getBaseAlignment()) {
7536         SDValue NewLoad =
7537                DAG.getExtLoad(LD->getExtensionType(), SDLoc(N),
7538                               LD->getValueType(0),
7539                               Chain, Ptr, LD->getPointerInfo(),
7540                               LD->getMemoryVT(),
7541                               LD->isVolatile(), LD->isNonTemporal(), Align,
7542                               LD->getTBAAInfo());
7543         return CombineTo(N, NewLoad, SDValue(NewLoad.getNode(), 1), true);
7544       }
7545     }
7546   }
7547
7548   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA :
7549     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
7550   if (UseAA) {
7551     // Walk up chain skipping non-aliasing memory nodes.
7552     SDValue BetterChain = FindBetterChain(N, Chain);
7553
7554     // If there is a better chain.
7555     if (Chain != BetterChain) {
7556       SDValue ReplLoad;
7557
7558       // Replace the chain to void dependency.
7559       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
7560         ReplLoad = DAG.getLoad(N->getValueType(0), SDLoc(LD),
7561                                BetterChain, Ptr, LD->getMemOperand());
7562       } else {
7563         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD),
7564                                   LD->getValueType(0),
7565                                   BetterChain, Ptr, LD->getMemoryVT(),
7566                                   LD->getMemOperand());
7567       }
7568
7569       // Create token factor to keep old chain connected.
7570       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
7571                                   MVT::Other, Chain, ReplLoad.getValue(1));
7572
7573       // Make sure the new and old chains are cleaned up.
7574       AddToWorkList(Token.getNode());
7575
7576       // Replace uses with load result and token factor. Don't add users
7577       // to work list.
7578       return CombineTo(N, ReplLoad.getValue(0), Token, false);
7579     }
7580   }
7581
7582   // Try transforming N to an indexed load.
7583   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
7584     return SDValue(N, 0);
7585
7586   // Try to slice up N to more direct loads if the slices are mapped to
7587   // different register banks or pairing can take place.
7588   if (SliceUpLoad(N))
7589     return SDValue(N, 0);
7590
7591   return SDValue();
7592 }
7593
7594 namespace {
7595 /// \brief Helper structure used to slice a load in smaller loads.
7596 /// Basically a slice is obtained from the following sequence:
7597 /// Origin = load Ty1, Base
7598 /// Shift = srl Ty1 Origin, CstTy Amount
7599 /// Inst = trunc Shift to Ty2
7600 ///
7601 /// Then, it will be rewriten into:
7602 /// Slice = load SliceTy, Base + SliceOffset
7603 /// [Inst = zext Slice to Ty2], only if SliceTy <> Ty2
7604 ///
7605 /// SliceTy is deduced from the number of bits that are actually used to
7606 /// build Inst.
7607 struct LoadedSlice {
7608   /// \brief Helper structure used to compute the cost of a slice.
7609   struct Cost {
7610     /// Are we optimizing for code size.
7611     bool ForCodeSize;
7612     /// Various cost.
7613     unsigned Loads;
7614     unsigned Truncates;
7615     unsigned CrossRegisterBanksCopies;
7616     unsigned ZExts;
7617     unsigned Shift;
7618
7619     Cost(bool ForCodeSize = false)
7620         : ForCodeSize(ForCodeSize), Loads(0), Truncates(0),
7621           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {}
7622
7623     /// \brief Get the cost of one isolated slice.
7624     Cost(const LoadedSlice &LS, bool ForCodeSize = false)
7625         : ForCodeSize(ForCodeSize), Loads(1), Truncates(0),
7626           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {
7627       EVT TruncType = LS.Inst->getValueType(0);
7628       EVT LoadedType = LS.getLoadedType();
7629       if (TruncType != LoadedType &&
7630           !LS.DAG->getTargetLoweringInfo().isZExtFree(LoadedType, TruncType))
7631         ZExts = 1;
7632     }
7633
7634     /// \brief Account for slicing gain in the current cost.
7635     /// Slicing provide a few gains like removing a shift or a
7636     /// truncate. This method allows to grow the cost of the original
7637     /// load with the gain from this slice.
7638     void addSliceGain(const LoadedSlice &LS) {
7639       // Each slice saves a truncate.
7640       const TargetLowering &TLI = LS.DAG->getTargetLoweringInfo();
7641       if (!TLI.isTruncateFree(LS.Inst->getValueType(0),
7642                               LS.Inst->getOperand(0).getValueType()))
7643         ++Truncates;
7644       // If there is a shift amount, this slice gets rid of it.
7645       if (LS.Shift)
7646         ++Shift;
7647       // If this slice can merge a cross register bank copy, account for it.
7648       if (LS.canMergeExpensiveCrossRegisterBankCopy())
7649         ++CrossRegisterBanksCopies;
7650     }
7651
7652     Cost &operator+=(const Cost &RHS) {
7653       Loads += RHS.Loads;
7654       Truncates += RHS.Truncates;
7655       CrossRegisterBanksCopies += RHS.CrossRegisterBanksCopies;
7656       ZExts += RHS.ZExts;
7657       Shift += RHS.Shift;
7658       return *this;
7659     }
7660
7661     bool operator==(const Cost &RHS) const {
7662       return Loads == RHS.Loads && Truncates == RHS.Truncates &&
7663              CrossRegisterBanksCopies == RHS.CrossRegisterBanksCopies &&
7664              ZExts == RHS.ZExts && Shift == RHS.Shift;
7665     }
7666
7667     bool operator!=(const Cost &RHS) const { return !(*this == RHS); }
7668
7669     bool operator<(const Cost &RHS) const {
7670       // Assume cross register banks copies are as expensive as loads.
7671       // FIXME: Do we want some more target hooks?
7672       unsigned ExpensiveOpsLHS = Loads + CrossRegisterBanksCopies;
7673       unsigned ExpensiveOpsRHS = RHS.Loads + RHS.CrossRegisterBanksCopies;
7674       // Unless we are optimizing for code size, consider the
7675       // expensive operation first.
7676       if (!ForCodeSize && ExpensiveOpsLHS != ExpensiveOpsRHS)
7677         return ExpensiveOpsLHS < ExpensiveOpsRHS;
7678       return (Truncates + ZExts + Shift + ExpensiveOpsLHS) <
7679              (RHS.Truncates + RHS.ZExts + RHS.Shift + ExpensiveOpsRHS);
7680     }
7681
7682     bool operator>(const Cost &RHS) const { return RHS < *this; }
7683
7684     bool operator<=(const Cost &RHS) const { return !(RHS < *this); }
7685
7686     bool operator>=(const Cost &RHS) const { return !(*this < RHS); }
7687   };
7688   // The last instruction that represent the slice. This should be a
7689   // truncate instruction.
7690   SDNode *Inst;
7691   // The original load instruction.
7692   LoadSDNode *Origin;
7693   // The right shift amount in bits from the original load.
7694   unsigned Shift;
7695   // The DAG from which Origin came from.
7696   // This is used to get some contextual information about legal types, etc.
7697   SelectionDAG *DAG;
7698
7699   LoadedSlice(SDNode *Inst = NULL, LoadSDNode *Origin = NULL,
7700               unsigned Shift = 0, SelectionDAG *DAG = NULL)
7701       : Inst(Inst), Origin(Origin), Shift(Shift), DAG(DAG) {}
7702
7703   LoadedSlice(const LoadedSlice &LS)
7704       : Inst(LS.Inst), Origin(LS.Origin), Shift(LS.Shift), DAG(LS.DAG) {}
7705
7706   /// \brief Get the bits used in a chunk of bits \p BitWidth large.
7707   /// \return Result is \p BitWidth and has used bits set to 1 and
7708   ///         not used bits set to 0.
7709   APInt getUsedBits() const {
7710     // Reproduce the trunc(lshr) sequence:
7711     // - Start from the truncated value.
7712     // - Zero extend to the desired bit width.
7713     // - Shift left.
7714     assert(Origin && "No original load to compare against.");
7715     unsigned BitWidth = Origin->getValueSizeInBits(0);
7716     assert(Inst && "This slice is not bound to an instruction");
7717     assert(Inst->getValueSizeInBits(0) <= BitWidth &&
7718            "Extracted slice is bigger than the whole type!");
7719     APInt UsedBits(Inst->getValueSizeInBits(0), 0);
7720     UsedBits.setAllBits();
7721     UsedBits = UsedBits.zext(BitWidth);
7722     UsedBits <<= Shift;
7723     return UsedBits;
7724   }
7725
7726   /// \brief Get the size of the slice to be loaded in bytes.
7727   unsigned getLoadedSize() const {
7728     unsigned SliceSize = getUsedBits().countPopulation();
7729     assert(!(SliceSize & 0x7) && "Size is not a multiple of a byte.");
7730     return SliceSize / 8;
7731   }
7732
7733   /// \brief Get the type that will be loaded for this slice.
7734   /// Note: This may not be the final type for the slice.
7735   EVT getLoadedType() const {
7736     assert(DAG && "Missing context");
7737     LLVMContext &Ctxt = *DAG->getContext();
7738     return EVT::getIntegerVT(Ctxt, getLoadedSize() * 8);
7739   }
7740
7741   /// \brief Get the alignment of the load used for this slice.
7742   unsigned getAlignment() const {
7743     unsigned Alignment = Origin->getAlignment();
7744     unsigned Offset = getOffsetFromBase();
7745     if (Offset != 0)
7746       Alignment = MinAlign(Alignment, Alignment + Offset);
7747     return Alignment;
7748   }
7749
7750   /// \brief Check if this slice can be rewritten with legal operations.
7751   bool isLegal() const {
7752     // An invalid slice is not legal.
7753     if (!Origin || !Inst || !DAG)
7754       return false;
7755
7756     // Offsets are for indexed load only, we do not handle that.
7757     if (Origin->getOffset().getOpcode() != ISD::UNDEF)
7758       return false;
7759
7760     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
7761
7762     // Check that the type is legal.
7763     EVT SliceType = getLoadedType();
7764     if (!TLI.isTypeLegal(SliceType))
7765       return false;
7766
7767     // Check that the load is legal for this type.
7768     if (!TLI.isOperationLegal(ISD::LOAD, SliceType))
7769       return false;
7770
7771     // Check that the offset can be computed.
7772     // 1. Check its type.
7773     EVT PtrType = Origin->getBasePtr().getValueType();
7774     if (PtrType == MVT::Untyped || PtrType.isExtended())
7775       return false;
7776
7777     // 2. Check that it fits in the immediate.
7778     if (!TLI.isLegalAddImmediate(getOffsetFromBase()))
7779       return false;
7780
7781     // 3. Check that the computation is legal.
7782     if (!TLI.isOperationLegal(ISD::ADD, PtrType))
7783       return false;
7784
7785     // Check that the zext is legal if it needs one.
7786     EVT TruncateType = Inst->getValueType(0);
7787     if (TruncateType != SliceType &&
7788         !TLI.isOperationLegal(ISD::ZERO_EXTEND, TruncateType))
7789       return false;
7790
7791     return true;
7792   }
7793
7794   /// \brief Get the offset in bytes of this slice in the original chunk of
7795   /// bits.
7796   /// \pre DAG != NULL.
7797   uint64_t getOffsetFromBase() const {
7798     assert(DAG && "Missing context.");
7799     bool IsBigEndian =
7800         DAG->getTargetLoweringInfo().getDataLayout()->isBigEndian();
7801     assert(!(Shift & 0x7) && "Shifts not aligned on Bytes are not supported.");
7802     uint64_t Offset = Shift / 8;
7803     unsigned TySizeInBytes = Origin->getValueSizeInBits(0) / 8;
7804     assert(!(Origin->getValueSizeInBits(0) & 0x7) &&
7805            "The size of the original loaded type is not a multiple of a"
7806            " byte.");
7807     // If Offset is bigger than TySizeInBytes, it means we are loading all
7808     // zeros. This should have been optimized before in the process.
7809     assert(TySizeInBytes > Offset &&
7810            "Invalid shift amount for given loaded size");
7811     if (IsBigEndian)
7812       Offset = TySizeInBytes - Offset - getLoadedSize();
7813     return Offset;
7814   }
7815
7816   /// \brief Generate the sequence of instructions to load the slice
7817   /// represented by this object and redirect the uses of this slice to
7818   /// this new sequence of instructions.
7819   /// \pre this->Inst && this->Origin are valid Instructions and this
7820   /// object passed the legal check: LoadedSlice::isLegal returned true.
7821   /// \return The last instruction of the sequence used to load the slice.
7822   SDValue loadSlice() const {
7823     assert(Inst && Origin && "Unable to replace a non-existing slice.");
7824     const SDValue &OldBaseAddr = Origin->getBasePtr();
7825     SDValue BaseAddr = OldBaseAddr;
7826     // Get the offset in that chunk of bytes w.r.t. the endianess.
7827     int64_t Offset = static_cast<int64_t>(getOffsetFromBase());
7828     assert(Offset >= 0 && "Offset too big to fit in int64_t!");
7829     if (Offset) {
7830       // BaseAddr = BaseAddr + Offset.
7831       EVT ArithType = BaseAddr.getValueType();
7832       BaseAddr = DAG->getNode(ISD::ADD, SDLoc(Origin), ArithType, BaseAddr,
7833                               DAG->getConstant(Offset, ArithType));
7834     }
7835
7836     // Create the type of the loaded slice according to its size.
7837     EVT SliceType = getLoadedType();
7838
7839     // Create the load for the slice.
7840     SDValue LastInst = DAG->getLoad(
7841         SliceType, SDLoc(Origin), Origin->getChain(), BaseAddr,
7842         Origin->getPointerInfo().getWithOffset(Offset), Origin->isVolatile(),
7843         Origin->isNonTemporal(), Origin->isInvariant(), getAlignment());
7844     // If the final type is not the same as the loaded type, this means that
7845     // we have to pad with zero. Create a zero extend for that.
7846     EVT FinalType = Inst->getValueType(0);
7847     if (SliceType != FinalType)
7848       LastInst =
7849           DAG->getNode(ISD::ZERO_EXTEND, SDLoc(LastInst), FinalType, LastInst);
7850     return LastInst;
7851   }
7852
7853   /// \brief Check if this slice can be merged with an expensive cross register
7854   /// bank copy. E.g.,
7855   /// i = load i32
7856   /// f = bitcast i32 i to float
7857   bool canMergeExpensiveCrossRegisterBankCopy() const {
7858     if (!Inst || !Inst->hasOneUse())
7859       return false;
7860     SDNode *Use = *Inst->use_begin();
7861     if (Use->getOpcode() != ISD::BITCAST)
7862       return false;
7863     assert(DAG && "Missing context");
7864     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
7865     EVT ResVT = Use->getValueType(0);
7866     const TargetRegisterClass *ResRC = TLI.getRegClassFor(ResVT.getSimpleVT());
7867     const TargetRegisterClass *ArgRC =
7868         TLI.getRegClassFor(Use->getOperand(0).getValueType().getSimpleVT());
7869     if (ArgRC == ResRC || !TLI.isOperationLegal(ISD::LOAD, ResVT))
7870       return false;
7871
7872     // At this point, we know that we perform a cross-register-bank copy.
7873     // Check if it is expensive.
7874     const TargetRegisterInfo *TRI = TLI.getTargetMachine().getRegisterInfo();
7875     // Assume bitcasts are cheap, unless both register classes do not
7876     // explicitly share a common sub class.
7877     if (!TRI || TRI->getCommonSubClass(ArgRC, ResRC))
7878       return false;
7879
7880     // Check if it will be merged with the load.
7881     // 1. Check the alignment constraint.
7882     unsigned RequiredAlignment = TLI.getDataLayout()->getABITypeAlignment(
7883         ResVT.getTypeForEVT(*DAG->getContext()));
7884
7885     if (RequiredAlignment > getAlignment())
7886       return false;
7887
7888     // 2. Check that the load is a legal operation for that type.
7889     if (!TLI.isOperationLegal(ISD::LOAD, ResVT))
7890       return false;
7891
7892     // 3. Check that we do not have a zext in the way.
7893     if (Inst->getValueType(0) != getLoadedType())
7894       return false;
7895
7896     return true;
7897   }
7898 };
7899 }
7900
7901 /// \brief Sorts LoadedSlice according to their offset.
7902 struct LoadedSliceSorter {
7903   bool operator()(const LoadedSlice &LHS, const LoadedSlice &RHS) {
7904     assert(LHS.Origin == RHS.Origin && "Different bases not implemented.");
7905     return LHS.getOffsetFromBase() < RHS.getOffsetFromBase();
7906   }
7907 };
7908
7909 /// \brief Check that all bits set in \p UsedBits form a dense region, i.e.,
7910 /// \p UsedBits looks like 0..0 1..1 0..0.
7911 static bool areUsedBitsDense(const APInt &UsedBits) {
7912   // If all the bits are one, this is dense!
7913   if (UsedBits.isAllOnesValue())
7914     return true;
7915
7916   // Get rid of the unused bits on the right.
7917   APInt NarrowedUsedBits = UsedBits.lshr(UsedBits.countTrailingZeros());
7918   // Get rid of the unused bits on the left.
7919   if (NarrowedUsedBits.countLeadingZeros())
7920     NarrowedUsedBits = NarrowedUsedBits.trunc(NarrowedUsedBits.getActiveBits());
7921   // Check that the chunk of bits is completely used.
7922   return NarrowedUsedBits.isAllOnesValue();
7923 }
7924
7925 /// \brief Check whether or not \p First and \p Second are next to each other
7926 /// in memory. This means that there is no hole between the bits loaded
7927 /// by \p First and the bits loaded by \p Second.
7928 static bool areSlicesNextToEachOther(const LoadedSlice &First,
7929                                      const LoadedSlice &Second) {
7930   assert(First.Origin == Second.Origin && First.Origin &&
7931          "Unable to match different memory origins.");
7932   APInt UsedBits = First.getUsedBits();
7933   assert((UsedBits & Second.getUsedBits()) == 0 &&
7934          "Slices are not supposed to overlap.");
7935   UsedBits |= Second.getUsedBits();
7936   return areUsedBitsDense(UsedBits);
7937 }
7938
7939 /// \brief Adjust the \p GlobalLSCost according to the target
7940 /// paring capabilities and the layout of the slices.
7941 /// \pre \p GlobalLSCost should account for at least as many loads as
7942 /// there is in the slices in \p LoadedSlices.
7943 static void adjustCostForPairing(SmallVectorImpl<LoadedSlice> &LoadedSlices,
7944                                  LoadedSlice::Cost &GlobalLSCost) {
7945   unsigned NumberOfSlices = LoadedSlices.size();
7946   // If there is less than 2 elements, no pairing is possible.
7947   if (NumberOfSlices < 2)
7948     return;
7949
7950   // Sort the slices so that elements that are likely to be next to each
7951   // other in memory are next to each other in the list.
7952   std::sort(LoadedSlices.begin(), LoadedSlices.end(), LoadedSliceSorter());
7953   const TargetLowering &TLI = LoadedSlices[0].DAG->getTargetLoweringInfo();
7954   // First (resp. Second) is the first (resp. Second) potentially candidate
7955   // to be placed in a paired load.
7956   const LoadedSlice *First = NULL;
7957   const LoadedSlice *Second = NULL;
7958   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice,
7959                 // Set the beginning of the pair.
7960                                                            First = Second) {
7961
7962     Second = &LoadedSlices[CurrSlice];
7963
7964     // If First is NULL, it means we start a new pair.
7965     // Get to the next slice.
7966     if (!First)
7967       continue;
7968
7969     EVT LoadedType = First->getLoadedType();
7970
7971     // If the types of the slices are different, we cannot pair them.
7972     if (LoadedType != Second->getLoadedType())
7973       continue;
7974
7975     // Check if the target supplies paired loads for this type.
7976     unsigned RequiredAlignment = 0;
7977     if (!TLI.hasPairedLoad(LoadedType, RequiredAlignment)) {
7978       // move to the next pair, this type is hopeless.
7979       Second = NULL;
7980       continue;
7981     }
7982     // Check if we meet the alignment requirement.
7983     if (RequiredAlignment > First->getAlignment())
7984       continue;
7985
7986     // Check that both loads are next to each other in memory.
7987     if (!areSlicesNextToEachOther(*First, *Second))
7988       continue;
7989
7990     assert(GlobalLSCost.Loads > 0 && "We save more loads than we created!");
7991     --GlobalLSCost.Loads;
7992     // Move to the next pair.
7993     Second = NULL;
7994   }
7995 }
7996
7997 /// \brief Check the profitability of all involved LoadedSlice.
7998 /// Currently, it is considered profitable if there is exactly two
7999 /// involved slices (1) which are (2) next to each other in memory, and
8000 /// whose cost (\see LoadedSlice::Cost) is smaller than the original load (3).
8001 ///
8002 /// Note: The order of the elements in \p LoadedSlices may be modified, but not
8003 /// the elements themselves.
8004 ///
8005 /// FIXME: When the cost model will be mature enough, we can relax
8006 /// constraints (1) and (2).
8007 static bool isSlicingProfitable(SmallVectorImpl<LoadedSlice> &LoadedSlices,
8008                                 const APInt &UsedBits, bool ForCodeSize) {
8009   unsigned NumberOfSlices = LoadedSlices.size();
8010   if (StressLoadSlicing)
8011     return NumberOfSlices > 1;
8012
8013   // Check (1).
8014   if (NumberOfSlices != 2)
8015     return false;
8016
8017   // Check (2).
8018   if (!areUsedBitsDense(UsedBits))
8019     return false;
8020
8021   // Check (3).
8022   LoadedSlice::Cost OrigCost(ForCodeSize), GlobalSlicingCost(ForCodeSize);
8023   // The original code has one big load.
8024   OrigCost.Loads = 1;
8025   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice) {
8026     const LoadedSlice &LS = LoadedSlices[CurrSlice];
8027     // Accumulate the cost of all the slices.
8028     LoadedSlice::Cost SliceCost(LS, ForCodeSize);
8029     GlobalSlicingCost += SliceCost;
8030
8031     // Account as cost in the original configuration the gain obtained
8032     // with the current slices.
8033     OrigCost.addSliceGain(LS);
8034   }
8035
8036   // If the target supports paired load, adjust the cost accordingly.
8037   adjustCostForPairing(LoadedSlices, GlobalSlicingCost);
8038   return OrigCost > GlobalSlicingCost;
8039 }
8040
8041 /// \brief If the given load, \p LI, is used only by trunc or trunc(lshr)
8042 /// operations, split it in the various pieces being extracted.
8043 ///
8044 /// This sort of thing is introduced by SROA.
8045 /// This slicing takes care not to insert overlapping loads.
8046 /// \pre LI is a simple load (i.e., not an atomic or volatile load).
8047 bool DAGCombiner::SliceUpLoad(SDNode *N) {
8048   if (Level < AfterLegalizeDAG)
8049     return false;
8050
8051   LoadSDNode *LD = cast<LoadSDNode>(N);
8052   if (LD->isVolatile() || !ISD::isNormalLoad(LD) ||
8053       !LD->getValueType(0).isInteger())
8054     return false;
8055
8056   // Keep track of already used bits to detect overlapping values.
8057   // In that case, we will just abort the transformation.
8058   APInt UsedBits(LD->getValueSizeInBits(0), 0);
8059
8060   SmallVector<LoadedSlice, 4> LoadedSlices;
8061
8062   // Check if this load is used as several smaller chunks of bits.
8063   // Basically, look for uses in trunc or trunc(lshr) and record a new chain
8064   // of computation for each trunc.
8065   for (SDNode::use_iterator UI = LD->use_begin(), UIEnd = LD->use_end();
8066        UI != UIEnd; ++UI) {
8067     // Skip the uses of the chain.
8068     if (UI.getUse().getResNo() != 0)
8069       continue;
8070
8071     SDNode *User = *UI;
8072     unsigned Shift = 0;
8073
8074     // Check if this is a trunc(lshr).
8075     if (User->getOpcode() == ISD::SRL && User->hasOneUse() &&
8076         isa<ConstantSDNode>(User->getOperand(1))) {
8077       Shift = cast<ConstantSDNode>(User->getOperand(1))->getZExtValue();
8078       User = *User->use_begin();
8079     }
8080
8081     // At this point, User is a Truncate, iff we encountered, trunc or
8082     // trunc(lshr).
8083     if (User->getOpcode() != ISD::TRUNCATE)
8084       return false;
8085
8086     // The width of the type must be a power of 2 and greater than 8-bits.
8087     // Otherwise the load cannot be represented in LLVM IR.
8088     // Moreover, if we shifted with a non 8-bits multiple, the slice
8089     // will be accross several bytes. We do not support that.
8090     unsigned Width = User->getValueSizeInBits(0);
8091     if (Width < 8 || !isPowerOf2_32(Width) || (Shift & 0x7))
8092       return 0;
8093
8094     // Build the slice for this chain of computations.
8095     LoadedSlice LS(User, LD, Shift, &DAG);
8096     APInt CurrentUsedBits = LS.getUsedBits();
8097
8098     // Check if this slice overlaps with another.
8099     if ((CurrentUsedBits & UsedBits) != 0)
8100       return false;
8101     // Update the bits used globally.
8102     UsedBits |= CurrentUsedBits;
8103
8104     // Check if the new slice would be legal.
8105     if (!LS.isLegal())
8106       return false;
8107
8108     // Record the slice.
8109     LoadedSlices.push_back(LS);
8110   }
8111
8112   // Abort slicing if it does not seem to be profitable.
8113   if (!isSlicingProfitable(LoadedSlices, UsedBits, ForCodeSize))
8114     return false;
8115
8116   ++SlicedLoads;
8117
8118   // Rewrite each chain to use an independent load.
8119   // By construction, each chain can be represented by a unique load.
8120
8121   // Prepare the argument for the new token factor for all the slices.
8122   SmallVector<SDValue, 8> ArgChains;
8123   for (SmallVectorImpl<LoadedSlice>::const_iterator
8124            LSIt = LoadedSlices.begin(),
8125            LSItEnd = LoadedSlices.end();
8126        LSIt != LSItEnd; ++LSIt) {
8127     SDValue SliceInst = LSIt->loadSlice();
8128     CombineTo(LSIt->Inst, SliceInst, true);
8129     if (SliceInst.getNode()->getOpcode() != ISD::LOAD)
8130       SliceInst = SliceInst.getOperand(0);
8131     assert(SliceInst->getOpcode() == ISD::LOAD &&
8132            "It takes more than a zext to get to the loaded slice!!");
8133     ArgChains.push_back(SliceInst.getValue(1));
8134   }
8135
8136   SDValue Chain = DAG.getNode(ISD::TokenFactor, SDLoc(LD), MVT::Other,
8137                               &ArgChains[0], ArgChains.size());
8138   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
8139   return true;
8140 }
8141
8142 /// CheckForMaskedLoad - Check to see if V is (and load (ptr), imm), where the
8143 /// load is having specific bytes cleared out.  If so, return the byte size
8144 /// being masked out and the shift amount.
8145 static std::pair<unsigned, unsigned>
8146 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
8147   std::pair<unsigned, unsigned> Result(0, 0);
8148
8149   // Check for the structure we're looking for.
8150   if (V->getOpcode() != ISD::AND ||
8151       !isa<ConstantSDNode>(V->getOperand(1)) ||
8152       !ISD::isNormalLoad(V->getOperand(0).getNode()))
8153     return Result;
8154
8155   // Check the chain and pointer.
8156   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
8157   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
8158
8159   // The store should be chained directly to the load or be an operand of a
8160   // tokenfactor.
8161   if (LD == Chain.getNode())
8162     ; // ok.
8163   else if (Chain->getOpcode() != ISD::TokenFactor)
8164     return Result; // Fail.
8165   else {
8166     bool isOk = false;
8167     for (unsigned i = 0, e = Chain->getNumOperands(); i != e; ++i)
8168       if (Chain->getOperand(i).getNode() == LD) {
8169         isOk = true;
8170         break;
8171       }
8172     if (!isOk) return Result;
8173   }
8174
8175   // This only handles simple types.
8176   if (V.getValueType() != MVT::i16 &&
8177       V.getValueType() != MVT::i32 &&
8178       V.getValueType() != MVT::i64)
8179     return Result;
8180
8181   // Check the constant mask.  Invert it so that the bits being masked out are
8182   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
8183   // follow the sign bit for uniformity.
8184   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
8185   unsigned NotMaskLZ = countLeadingZeros(NotMask);
8186   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
8187   unsigned NotMaskTZ = countTrailingZeros(NotMask);
8188   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
8189   if (NotMaskLZ == 64) return Result;  // All zero mask.
8190
8191   // See if we have a continuous run of bits.  If so, we have 0*1+0*
8192   if (CountTrailingOnes_64(NotMask >> NotMaskTZ)+NotMaskTZ+NotMaskLZ != 64)
8193     return Result;
8194
8195   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
8196   if (V.getValueType() != MVT::i64 && NotMaskLZ)
8197     NotMaskLZ -= 64-V.getValueSizeInBits();
8198
8199   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
8200   switch (MaskedBytes) {
8201   case 1:
8202   case 2:
8203   case 4: break;
8204   default: return Result; // All one mask, or 5-byte mask.
8205   }
8206
8207   // Verify that the first bit starts at a multiple of mask so that the access
8208   // is aligned the same as the access width.
8209   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
8210
8211   Result.first = MaskedBytes;
8212   Result.second = NotMaskTZ/8;
8213   return Result;
8214 }
8215
8216
8217 /// ShrinkLoadReplaceStoreWithStore - Check to see if IVal is something that
8218 /// provides a value as specified by MaskInfo.  If so, replace the specified
8219 /// store with a narrower store of truncated IVal.
8220 static SDNode *
8221 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
8222                                 SDValue IVal, StoreSDNode *St,
8223                                 DAGCombiner *DC) {
8224   unsigned NumBytes = MaskInfo.first;
8225   unsigned ByteShift = MaskInfo.second;
8226   SelectionDAG &DAG = DC->getDAG();
8227
8228   // Check to see if IVal is all zeros in the part being masked in by the 'or'
8229   // that uses this.  If not, this is not a replacement.
8230   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
8231                                   ByteShift*8, (ByteShift+NumBytes)*8);
8232   if (!DAG.MaskedValueIsZero(IVal, Mask)) return 0;
8233
8234   // Check that it is legal on the target to do this.  It is legal if the new
8235   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
8236   // legalization.
8237   MVT VT = MVT::getIntegerVT(NumBytes*8);
8238   if (!DC->isTypeLegal(VT))
8239     return 0;
8240
8241   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
8242   // shifted by ByteShift and truncated down to NumBytes.
8243   if (ByteShift)
8244     IVal = DAG.getNode(ISD::SRL, SDLoc(IVal), IVal.getValueType(), IVal,
8245                        DAG.getConstant(ByteShift*8,
8246                                     DC->getShiftAmountTy(IVal.getValueType())));
8247
8248   // Figure out the offset for the store and the alignment of the access.
8249   unsigned StOffset;
8250   unsigned NewAlign = St->getAlignment();
8251
8252   if (DAG.getTargetLoweringInfo().isLittleEndian())
8253     StOffset = ByteShift;
8254   else
8255     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
8256
8257   SDValue Ptr = St->getBasePtr();
8258   if (StOffset) {
8259     Ptr = DAG.getNode(ISD::ADD, SDLoc(IVal), Ptr.getValueType(),
8260                       Ptr, DAG.getConstant(StOffset, Ptr.getValueType()));
8261     NewAlign = MinAlign(NewAlign, StOffset);
8262   }
8263
8264   // Truncate down to the new size.
8265   IVal = DAG.getNode(ISD::TRUNCATE, SDLoc(IVal), VT, IVal);
8266
8267   ++OpsNarrowed;
8268   return DAG.getStore(St->getChain(), SDLoc(St), IVal, Ptr,
8269                       St->getPointerInfo().getWithOffset(StOffset),
8270                       false, false, NewAlign).getNode();
8271 }
8272
8273
8274 /// ReduceLoadOpStoreWidth - Look for sequence of load / op / store where op is
8275 /// one of 'or', 'xor', and 'and' of immediates. If 'op' is only touching some
8276 /// of the loaded bits, try narrowing the load and store if it would end up
8277 /// being a win for performance or code size.
8278 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
8279   StoreSDNode *ST  = cast<StoreSDNode>(N);
8280   if (ST->isVolatile())
8281     return SDValue();
8282
8283   SDValue Chain = ST->getChain();
8284   SDValue Value = ST->getValue();
8285   SDValue Ptr   = ST->getBasePtr();
8286   EVT VT = Value.getValueType();
8287
8288   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
8289     return SDValue();
8290
8291   unsigned Opc = Value.getOpcode();
8292
8293   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
8294   // is a byte mask indicating a consecutive number of bytes, check to see if
8295   // Y is known to provide just those bytes.  If so, we try to replace the
8296   // load + replace + store sequence with a single (narrower) store, which makes
8297   // the load dead.
8298   if (Opc == ISD::OR) {
8299     std::pair<unsigned, unsigned> MaskedLoad;
8300     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
8301     if (MaskedLoad.first)
8302       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
8303                                                   Value.getOperand(1), ST,this))
8304         return SDValue(NewST, 0);
8305
8306     // Or is commutative, so try swapping X and Y.
8307     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
8308     if (MaskedLoad.first)
8309       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
8310                                                   Value.getOperand(0), ST,this))
8311         return SDValue(NewST, 0);
8312   }
8313
8314   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
8315       Value.getOperand(1).getOpcode() != ISD::Constant)
8316     return SDValue();
8317
8318   SDValue N0 = Value.getOperand(0);
8319   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
8320       Chain == SDValue(N0.getNode(), 1)) {
8321     LoadSDNode *LD = cast<LoadSDNode>(N0);
8322     if (LD->getBasePtr() != Ptr ||
8323         LD->getPointerInfo().getAddrSpace() !=
8324         ST->getPointerInfo().getAddrSpace())
8325       return SDValue();
8326
8327     // Find the type to narrow it the load / op / store to.
8328     SDValue N1 = Value.getOperand(1);
8329     unsigned BitWidth = N1.getValueSizeInBits();
8330     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
8331     if (Opc == ISD::AND)
8332       Imm ^= APInt::getAllOnesValue(BitWidth);
8333     if (Imm == 0 || Imm.isAllOnesValue())
8334       return SDValue();
8335     unsigned ShAmt = Imm.countTrailingZeros();
8336     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
8337     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
8338     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
8339     while (NewBW < BitWidth &&
8340            !(TLI.isOperationLegalOrCustom(Opc, NewVT) &&
8341              TLI.isNarrowingProfitable(VT, NewVT))) {
8342       NewBW = NextPowerOf2(NewBW);
8343       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
8344     }
8345     if (NewBW >= BitWidth)
8346       return SDValue();
8347
8348     // If the lsb changed does not start at the type bitwidth boundary,
8349     // start at the previous one.
8350     if (ShAmt % NewBW)
8351       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
8352     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt,
8353                                    std::min(BitWidth, ShAmt + NewBW));
8354     if ((Imm & Mask) == Imm) {
8355       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
8356       if (Opc == ISD::AND)
8357         NewImm ^= APInt::getAllOnesValue(NewBW);
8358       uint64_t PtrOff = ShAmt / 8;
8359       // For big endian targets, we need to adjust the offset to the pointer to
8360       // load the correct bytes.
8361       if (TLI.isBigEndian())
8362         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
8363
8364       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
8365       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
8366       if (NewAlign < TLI.getDataLayout()->getABITypeAlignment(NewVTTy))
8367         return SDValue();
8368
8369       SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LD),
8370                                    Ptr.getValueType(), Ptr,
8371                                    DAG.getConstant(PtrOff, Ptr.getValueType()));
8372       SDValue NewLD = DAG.getLoad(NewVT, SDLoc(N0),
8373                                   LD->getChain(), NewPtr,
8374                                   LD->getPointerInfo().getWithOffset(PtrOff),
8375                                   LD->isVolatile(), LD->isNonTemporal(),
8376                                   LD->isInvariant(), NewAlign,
8377                                   LD->getTBAAInfo());
8378       SDValue NewVal = DAG.getNode(Opc, SDLoc(Value), NewVT, NewLD,
8379                                    DAG.getConstant(NewImm, NewVT));
8380       SDValue NewST = DAG.getStore(Chain, SDLoc(N),
8381                                    NewVal, NewPtr,
8382                                    ST->getPointerInfo().getWithOffset(PtrOff),
8383                                    false, false, NewAlign);
8384
8385       AddToWorkList(NewPtr.getNode());
8386       AddToWorkList(NewLD.getNode());
8387       AddToWorkList(NewVal.getNode());
8388       WorkListRemover DeadNodes(*this);
8389       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1));
8390       ++OpsNarrowed;
8391       return NewST;
8392     }
8393   }
8394
8395   return SDValue();
8396 }
8397
8398 /// TransformFPLoadStorePair - For a given floating point load / store pair,
8399 /// if the load value isn't used by any other operations, then consider
8400 /// transforming the pair to integer load / store operations if the target
8401 /// deems the transformation profitable.
8402 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
8403   StoreSDNode *ST  = cast<StoreSDNode>(N);
8404   SDValue Chain = ST->getChain();
8405   SDValue Value = ST->getValue();
8406   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
8407       Value.hasOneUse() &&
8408       Chain == SDValue(Value.getNode(), 1)) {
8409     LoadSDNode *LD = cast<LoadSDNode>(Value);
8410     EVT VT = LD->getMemoryVT();
8411     if (!VT.isFloatingPoint() ||
8412         VT != ST->getMemoryVT() ||
8413         LD->isNonTemporal() ||
8414         ST->isNonTemporal() ||
8415         LD->getPointerInfo().getAddrSpace() != 0 ||
8416         ST->getPointerInfo().getAddrSpace() != 0)
8417       return SDValue();
8418
8419     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
8420     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
8421         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
8422         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
8423         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
8424       return SDValue();
8425
8426     unsigned LDAlign = LD->getAlignment();
8427     unsigned STAlign = ST->getAlignment();
8428     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
8429     unsigned ABIAlign = TLI.getDataLayout()->getABITypeAlignment(IntVTTy);
8430     if (LDAlign < ABIAlign || STAlign < ABIAlign)
8431       return SDValue();
8432
8433     SDValue NewLD = DAG.getLoad(IntVT, SDLoc(Value),
8434                                 LD->getChain(), LD->getBasePtr(),
8435                                 LD->getPointerInfo(),
8436                                 false, false, false, LDAlign);
8437
8438     SDValue NewST = DAG.getStore(NewLD.getValue(1), SDLoc(N),
8439                                  NewLD, ST->getBasePtr(),
8440                                  ST->getPointerInfo(),
8441                                  false, false, STAlign);
8442
8443     AddToWorkList(NewLD.getNode());
8444     AddToWorkList(NewST.getNode());
8445     WorkListRemover DeadNodes(*this);
8446     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1));
8447     ++LdStFP2Int;
8448     return NewST;
8449   }
8450
8451   return SDValue();
8452 }
8453
8454 /// Helper struct to parse and store a memory address as base + index + offset.
8455 /// We ignore sign extensions when it is safe to do so.
8456 /// The following two expressions are not equivalent. To differentiate we need
8457 /// to store whether there was a sign extension involved in the index
8458 /// computation.
8459 ///  (load (i64 add (i64 copyfromreg %c)
8460 ///                 (i64 signextend (add (i8 load %index)
8461 ///                                      (i8 1))))
8462 /// vs
8463 ///
8464 /// (load (i64 add (i64 copyfromreg %c)
8465 ///                (i64 signextend (i32 add (i32 signextend (i8 load %index))
8466 ///                                         (i32 1)))))
8467 struct BaseIndexOffset {
8468   SDValue Base;
8469   SDValue Index;
8470   int64_t Offset;
8471   bool IsIndexSignExt;
8472
8473   BaseIndexOffset() : Offset(0), IsIndexSignExt(false) {}
8474
8475   BaseIndexOffset(SDValue Base, SDValue Index, int64_t Offset,
8476                   bool IsIndexSignExt) :
8477     Base(Base), Index(Index), Offset(Offset), IsIndexSignExt(IsIndexSignExt) {}
8478
8479   bool equalBaseIndex(const BaseIndexOffset &Other) {
8480     return Other.Base == Base && Other.Index == Index &&
8481       Other.IsIndexSignExt == IsIndexSignExt;
8482   }
8483
8484   /// Parses tree in Ptr for base, index, offset addresses.
8485   static BaseIndexOffset match(SDValue Ptr) {
8486     bool IsIndexSignExt = false;
8487
8488     // We only can pattern match BASE + INDEX + OFFSET. If Ptr is not an ADD
8489     // instruction, then it could be just the BASE or everything else we don't
8490     // know how to handle. Just use Ptr as BASE and give up.
8491     if (Ptr->getOpcode() != ISD::ADD)
8492       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
8493
8494     // We know that we have at least an ADD instruction. Try to pattern match
8495     // the simple case of BASE + OFFSET.
8496     if (isa<ConstantSDNode>(Ptr->getOperand(1))) {
8497       int64_t Offset = cast<ConstantSDNode>(Ptr->getOperand(1))->getSExtValue();
8498       return  BaseIndexOffset(Ptr->getOperand(0), SDValue(), Offset,
8499                               IsIndexSignExt);
8500     }
8501
8502     // Inside a loop the current BASE pointer is calculated using an ADD and a
8503     // MUL instruction. In this case Ptr is the actual BASE pointer.
8504     // (i64 add (i64 %array_ptr)
8505     //          (i64 mul (i64 %induction_var)
8506     //                   (i64 %element_size)))
8507     if (Ptr->getOperand(1)->getOpcode() == ISD::MUL)
8508       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
8509
8510     // Look at Base + Index + Offset cases.
8511     SDValue Base = Ptr->getOperand(0);
8512     SDValue IndexOffset = Ptr->getOperand(1);
8513
8514     // Skip signextends.
8515     if (IndexOffset->getOpcode() == ISD::SIGN_EXTEND) {
8516       IndexOffset = IndexOffset->getOperand(0);
8517       IsIndexSignExt = true;
8518     }
8519
8520     // Either the case of Base + Index (no offset) or something else.
8521     if (IndexOffset->getOpcode() != ISD::ADD)
8522       return BaseIndexOffset(Base, IndexOffset, 0, IsIndexSignExt);
8523
8524     // Now we have the case of Base + Index + offset.
8525     SDValue Index = IndexOffset->getOperand(0);
8526     SDValue Offset = IndexOffset->getOperand(1);
8527
8528     if (!isa<ConstantSDNode>(Offset))
8529       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
8530
8531     // Ignore signextends.
8532     if (Index->getOpcode() == ISD::SIGN_EXTEND) {
8533       Index = Index->getOperand(0);
8534       IsIndexSignExt = true;
8535     } else IsIndexSignExt = false;
8536
8537     int64_t Off = cast<ConstantSDNode>(Offset)->getSExtValue();
8538     return BaseIndexOffset(Base, Index, Off, IsIndexSignExt);
8539   }
8540 };
8541
8542 /// Holds a pointer to an LSBaseSDNode as well as information on where it
8543 /// is located in a sequence of memory operations connected by a chain.
8544 struct MemOpLink {
8545   MemOpLink (LSBaseSDNode *N, int64_t Offset, unsigned Seq):
8546     MemNode(N), OffsetFromBase(Offset), SequenceNum(Seq) { }
8547   // Ptr to the mem node.
8548   LSBaseSDNode *MemNode;
8549   // Offset from the base ptr.
8550   int64_t OffsetFromBase;
8551   // What is the sequence number of this mem node.
8552   // Lowest mem operand in the DAG starts at zero.
8553   unsigned SequenceNum;
8554 };
8555
8556 /// Sorts store nodes in a link according to their offset from a shared
8557 // base ptr.
8558 struct ConsecutiveMemoryChainSorter {
8559   bool operator()(MemOpLink LHS, MemOpLink RHS) {
8560     return LHS.OffsetFromBase < RHS.OffsetFromBase;
8561   }
8562 };
8563
8564 bool DAGCombiner::MergeConsecutiveStores(StoreSDNode* St) {
8565   EVT MemVT = St->getMemoryVT();
8566   int64_t ElementSizeBytes = MemVT.getSizeInBits()/8;
8567   bool NoVectors = DAG.getMachineFunction().getFunction()->getAttributes().
8568     hasAttribute(AttributeSet::FunctionIndex, Attribute::NoImplicitFloat);
8569
8570   // Don't merge vectors into wider inputs.
8571   if (MemVT.isVector() || !MemVT.isSimple())
8572     return false;
8573
8574   // Perform an early exit check. Do not bother looking at stored values that
8575   // are not constants or loads.
8576   SDValue StoredVal = St->getValue();
8577   bool IsLoadSrc = isa<LoadSDNode>(StoredVal);
8578   if (!isa<ConstantSDNode>(StoredVal) && !isa<ConstantFPSDNode>(StoredVal) &&
8579       !IsLoadSrc)
8580     return false;
8581
8582   // Only look at ends of store sequences.
8583   SDValue Chain = SDValue(St, 1);
8584   if (Chain->hasOneUse() && Chain->use_begin()->getOpcode() == ISD::STORE)
8585     return false;
8586
8587   // This holds the base pointer, index, and the offset in bytes from the base
8588   // pointer.
8589   BaseIndexOffset BasePtr = BaseIndexOffset::match(St->getBasePtr());
8590
8591   // We must have a base and an offset.
8592   if (!BasePtr.Base.getNode())
8593     return false;
8594
8595   // Do not handle stores to undef base pointers.
8596   if (BasePtr.Base.getOpcode() == ISD::UNDEF)
8597     return false;
8598
8599   // Save the LoadSDNodes that we find in the chain.
8600   // We need to make sure that these nodes do not interfere with
8601   // any of the store nodes.
8602   SmallVector<LSBaseSDNode*, 8> AliasLoadNodes;
8603
8604   // Save the StoreSDNodes that we find in the chain.
8605   SmallVector<MemOpLink, 8> StoreNodes;
8606
8607   // Walk up the chain and look for nodes with offsets from the same
8608   // base pointer. Stop when reaching an instruction with a different kind
8609   // or instruction which has a different base pointer.
8610   unsigned Seq = 0;
8611   StoreSDNode *Index = St;
8612   while (Index) {
8613     // If the chain has more than one use, then we can't reorder the mem ops.
8614     if (Index != St && !SDValue(Index, 1)->hasOneUse())
8615       break;
8616
8617     // Find the base pointer and offset for this memory node.
8618     BaseIndexOffset Ptr = BaseIndexOffset::match(Index->getBasePtr());
8619
8620     // Check that the base pointer is the same as the original one.
8621     if (!Ptr.equalBaseIndex(BasePtr))
8622       break;
8623
8624     // Check that the alignment is the same.
8625     if (Index->getAlignment() != St->getAlignment())
8626       break;
8627
8628     // The memory operands must not be volatile.
8629     if (Index->isVolatile() || Index->isIndexed())
8630       break;
8631
8632     // No truncation.
8633     if (StoreSDNode *St = dyn_cast<StoreSDNode>(Index))
8634       if (St->isTruncatingStore())
8635         break;
8636
8637     // The stored memory type must be the same.
8638     if (Index->getMemoryVT() != MemVT)
8639       break;
8640
8641     // We do not allow unaligned stores because we want to prevent overriding
8642     // stores.
8643     if (Index->getAlignment()*8 != MemVT.getSizeInBits())
8644       break;
8645
8646     // We found a potential memory operand to merge.
8647     StoreNodes.push_back(MemOpLink(Index, Ptr.Offset, Seq++));
8648
8649     // Find the next memory operand in the chain. If the next operand in the
8650     // chain is a store then move up and continue the scan with the next
8651     // memory operand. If the next operand is a load save it and use alias
8652     // information to check if it interferes with anything.
8653     SDNode *NextInChain = Index->getChain().getNode();
8654     while (1) {
8655       if (StoreSDNode *STn = dyn_cast<StoreSDNode>(NextInChain)) {
8656         // We found a store node. Use it for the next iteration.
8657         Index = STn;
8658         break;
8659       } else if (LoadSDNode *Ldn = dyn_cast<LoadSDNode>(NextInChain)) {
8660         // Save the load node for later. Continue the scan.
8661         AliasLoadNodes.push_back(Ldn);
8662         NextInChain = Ldn->getChain().getNode();
8663         continue;
8664       } else {
8665         Index = NULL;
8666         break;
8667       }
8668     }
8669   }
8670
8671   // Check if there is anything to merge.
8672   if (StoreNodes.size() < 2)
8673     return false;
8674
8675   // Sort the memory operands according to their distance from the base pointer.
8676   std::sort(StoreNodes.begin(), StoreNodes.end(),
8677             ConsecutiveMemoryChainSorter());
8678
8679   // Scan the memory operations on the chain and find the first non-consecutive
8680   // store memory address.
8681   unsigned LastConsecutiveStore = 0;
8682   int64_t StartAddress = StoreNodes[0].OffsetFromBase;
8683   for (unsigned i = 0, e = StoreNodes.size(); i < e; ++i) {
8684
8685     // Check that the addresses are consecutive starting from the second
8686     // element in the list of stores.
8687     if (i > 0) {
8688       int64_t CurrAddress = StoreNodes[i].OffsetFromBase;
8689       if (CurrAddress - StartAddress != (ElementSizeBytes * i))
8690         break;
8691     }
8692
8693     bool Alias = false;
8694     // Check if this store interferes with any of the loads that we found.
8695     for (unsigned ld = 0, lde = AliasLoadNodes.size(); ld < lde; ++ld)
8696       if (isAlias(AliasLoadNodes[ld], StoreNodes[i].MemNode)) {
8697         Alias = true;
8698         break;
8699       }
8700     // We found a load that alias with this store. Stop the sequence.
8701     if (Alias)
8702       break;
8703
8704     // Mark this node as useful.
8705     LastConsecutiveStore = i;
8706   }
8707
8708   // The node with the lowest store address.
8709   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
8710
8711   // Store the constants into memory as one consecutive store.
8712   if (!IsLoadSrc) {
8713     unsigned LastLegalType = 0;
8714     unsigned LastLegalVectorType = 0;
8715     bool NonZero = false;
8716     for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
8717       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
8718       SDValue StoredVal = St->getValue();
8719
8720       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(StoredVal)) {
8721         NonZero |= !C->isNullValue();
8722       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(StoredVal)) {
8723         NonZero |= !C->getConstantFPValue()->isNullValue();
8724       } else {
8725         // Non constant.
8726         break;
8727       }
8728
8729       // Find a legal type for the constant store.
8730       unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
8731       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
8732       if (TLI.isTypeLegal(StoreTy))
8733         LastLegalType = i+1;
8734       // Or check whether a truncstore is legal.
8735       else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
8736                TargetLowering::TypePromoteInteger) {
8737         EVT LegalizedStoredValueTy =
8738           TLI.getTypeToTransformTo(*DAG.getContext(), StoredVal.getValueType());
8739         if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy))
8740           LastLegalType = i+1;
8741       }
8742
8743       // Find a legal type for the vector store.
8744       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
8745       if (TLI.isTypeLegal(Ty))
8746         LastLegalVectorType = i + 1;
8747     }
8748
8749     // We only use vectors if the constant is known to be zero and the
8750     // function is not marked with the noimplicitfloat attribute.
8751     if (NonZero || NoVectors)
8752       LastLegalVectorType = 0;
8753
8754     // Check if we found a legal integer type to store.
8755     if (LastLegalType == 0 && LastLegalVectorType == 0)
8756       return false;
8757
8758     bool UseVector = (LastLegalVectorType > LastLegalType) && !NoVectors;
8759     unsigned NumElem = UseVector ? LastLegalVectorType : LastLegalType;
8760
8761     // Make sure we have something to merge.
8762     if (NumElem < 2)
8763       return false;
8764
8765     unsigned EarliestNodeUsed = 0;
8766     for (unsigned i=0; i < NumElem; ++i) {
8767       // Find a chain for the new wide-store operand. Notice that some
8768       // of the store nodes that we found may not be selected for inclusion
8769       // in the wide store. The chain we use needs to be the chain of the
8770       // earliest store node which is *used* and replaced by the wide store.
8771       if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
8772         EarliestNodeUsed = i;
8773     }
8774
8775     // The earliest Node in the DAG.
8776     LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
8777     SDLoc DL(StoreNodes[0].MemNode);
8778
8779     SDValue StoredVal;
8780     if (UseVector) {
8781       // Find a legal type for the vector store.
8782       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
8783       assert(TLI.isTypeLegal(Ty) && "Illegal vector store");
8784       StoredVal = DAG.getConstant(0, Ty);
8785     } else {
8786       unsigned StoreBW = NumElem * ElementSizeBytes * 8;
8787       APInt StoreInt(StoreBW, 0);
8788
8789       // Construct a single integer constant which is made of the smaller
8790       // constant inputs.
8791       bool IsLE = TLI.isLittleEndian();
8792       for (unsigned i = 0; i < NumElem ; ++i) {
8793         unsigned Idx = IsLE ?(NumElem - 1 - i) : i;
8794         StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[Idx].MemNode);
8795         SDValue Val = St->getValue();
8796         StoreInt<<=ElementSizeBytes*8;
8797         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Val)) {
8798           StoreInt|=C->getAPIntValue().zext(StoreBW);
8799         } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(Val)) {
8800           StoreInt|= C->getValueAPF().bitcastToAPInt().zext(StoreBW);
8801         } else {
8802           assert(false && "Invalid constant element type");
8803         }
8804       }
8805
8806       // Create the new Load and Store operations.
8807       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
8808       StoredVal = DAG.getConstant(StoreInt, StoreTy);
8809     }
8810
8811     SDValue NewStore = DAG.getStore(EarliestOp->getChain(), DL, StoredVal,
8812                                     FirstInChain->getBasePtr(),
8813                                     FirstInChain->getPointerInfo(),
8814                                     false, false,
8815                                     FirstInChain->getAlignment());
8816
8817     // Replace the first store with the new store
8818     CombineTo(EarliestOp, NewStore);
8819     // Erase all other stores.
8820     for (unsigned i = 0; i < NumElem ; ++i) {
8821       if (StoreNodes[i].MemNode == EarliestOp)
8822         continue;
8823       StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
8824       // ReplaceAllUsesWith will replace all uses that existed when it was
8825       // called, but graph optimizations may cause new ones to appear. For
8826       // example, the case in pr14333 looks like
8827       //
8828       //  St's chain -> St -> another store -> X
8829       //
8830       // And the only difference from St to the other store is the chain.
8831       // When we change it's chain to be St's chain they become identical,
8832       // get CSEed and the net result is that X is now a use of St.
8833       // Since we know that St is redundant, just iterate.
8834       while (!St->use_empty())
8835         DAG.ReplaceAllUsesWith(SDValue(St, 0), St->getChain());
8836       removeFromWorkList(St);
8837       DAG.DeleteNode(St);
8838     }
8839
8840     return true;
8841   }
8842
8843   // Below we handle the case of multiple consecutive stores that
8844   // come from multiple consecutive loads. We merge them into a single
8845   // wide load and a single wide store.
8846
8847   // Look for load nodes which are used by the stored values.
8848   SmallVector<MemOpLink, 8> LoadNodes;
8849
8850   // Find acceptable loads. Loads need to have the same chain (token factor),
8851   // must not be zext, volatile, indexed, and they must be consecutive.
8852   BaseIndexOffset LdBasePtr;
8853   for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
8854     StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
8855     LoadSDNode *Ld = dyn_cast<LoadSDNode>(St->getValue());
8856     if (!Ld) break;
8857
8858     // Loads must only have one use.
8859     if (!Ld->hasNUsesOfValue(1, 0))
8860       break;
8861
8862     // Check that the alignment is the same as the stores.
8863     if (Ld->getAlignment() != St->getAlignment())
8864       break;
8865
8866     // The memory operands must not be volatile.
8867     if (Ld->isVolatile() || Ld->isIndexed())
8868       break;
8869
8870     // We do not accept ext loads.
8871     if (Ld->getExtensionType() != ISD::NON_EXTLOAD)
8872       break;
8873
8874     // The stored memory type must be the same.
8875     if (Ld->getMemoryVT() != MemVT)
8876       break;
8877
8878     BaseIndexOffset LdPtr = BaseIndexOffset::match(Ld->getBasePtr());
8879     // If this is not the first ptr that we check.
8880     if (LdBasePtr.Base.getNode()) {
8881       // The base ptr must be the same.
8882       if (!LdPtr.equalBaseIndex(LdBasePtr))
8883         break;
8884     } else {
8885       // Check that all other base pointers are the same as this one.
8886       LdBasePtr = LdPtr;
8887     }
8888
8889     // We found a potential memory operand to merge.
8890     LoadNodes.push_back(MemOpLink(Ld, LdPtr.Offset, 0));
8891   }
8892
8893   if (LoadNodes.size() < 2)
8894     return false;
8895
8896   // Scan the memory operations on the chain and find the first non-consecutive
8897   // load memory address. These variables hold the index in the store node
8898   // array.
8899   unsigned LastConsecutiveLoad = 0;
8900   // This variable refers to the size and not index in the array.
8901   unsigned LastLegalVectorType = 0;
8902   unsigned LastLegalIntegerType = 0;
8903   StartAddress = LoadNodes[0].OffsetFromBase;
8904   SDValue FirstChain = LoadNodes[0].MemNode->getChain();
8905   for (unsigned i = 1; i < LoadNodes.size(); ++i) {
8906     // All loads much share the same chain.
8907     if (LoadNodes[i].MemNode->getChain() != FirstChain)
8908       break;
8909
8910     int64_t CurrAddress = LoadNodes[i].OffsetFromBase;
8911     if (CurrAddress - StartAddress != (ElementSizeBytes * i))
8912       break;
8913     LastConsecutiveLoad = i;
8914
8915     // Find a legal type for the vector store.
8916     EVT StoreTy = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
8917     if (TLI.isTypeLegal(StoreTy))
8918       LastLegalVectorType = i + 1;
8919
8920     // Find a legal type for the integer store.
8921     unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
8922     StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
8923     if (TLI.isTypeLegal(StoreTy))
8924       LastLegalIntegerType = i + 1;
8925     // Or check whether a truncstore and extload is legal.
8926     else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
8927              TargetLowering::TypePromoteInteger) {
8928       EVT LegalizedStoredValueTy =
8929         TLI.getTypeToTransformTo(*DAG.getContext(), StoreTy);
8930       if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy) &&
8931           TLI.isLoadExtLegal(ISD::ZEXTLOAD, StoreTy) &&
8932           TLI.isLoadExtLegal(ISD::SEXTLOAD, StoreTy) &&
8933           TLI.isLoadExtLegal(ISD::EXTLOAD, StoreTy))
8934         LastLegalIntegerType = i+1;
8935     }
8936   }
8937
8938   // Only use vector types if the vector type is larger than the integer type.
8939   // If they are the same, use integers.
8940   bool UseVectorTy = LastLegalVectorType > LastLegalIntegerType && !NoVectors;
8941   unsigned LastLegalType = std::max(LastLegalVectorType, LastLegalIntegerType);
8942
8943   // We add +1 here because the LastXXX variables refer to location while
8944   // the NumElem refers to array/index size.
8945   unsigned NumElem = std::min(LastConsecutiveStore, LastConsecutiveLoad) + 1;
8946   NumElem = std::min(LastLegalType, NumElem);
8947
8948   if (NumElem < 2)
8949     return false;
8950
8951   // The earliest Node in the DAG.
8952   unsigned EarliestNodeUsed = 0;
8953   LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
8954   for (unsigned i=1; i<NumElem; ++i) {
8955     // Find a chain for the new wide-store operand. Notice that some
8956     // of the store nodes that we found may not be selected for inclusion
8957     // in the wide store. The chain we use needs to be the chain of the
8958     // earliest store node which is *used* and replaced by the wide store.
8959     if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
8960       EarliestNodeUsed = i;
8961   }
8962
8963   // Find if it is better to use vectors or integers to load and store
8964   // to memory.
8965   EVT JointMemOpVT;
8966   if (UseVectorTy) {
8967     JointMemOpVT = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
8968   } else {
8969     unsigned StoreBW = NumElem * ElementSizeBytes * 8;
8970     JointMemOpVT = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
8971   }
8972
8973   SDLoc LoadDL(LoadNodes[0].MemNode);
8974   SDLoc StoreDL(StoreNodes[0].MemNode);
8975
8976   LoadSDNode *FirstLoad = cast<LoadSDNode>(LoadNodes[0].MemNode);
8977   SDValue NewLoad = DAG.getLoad(JointMemOpVT, LoadDL,
8978                                 FirstLoad->getChain(),
8979                                 FirstLoad->getBasePtr(),
8980                                 FirstLoad->getPointerInfo(),
8981                                 false, false, false,
8982                                 FirstLoad->getAlignment());
8983
8984   SDValue NewStore = DAG.getStore(EarliestOp->getChain(), StoreDL, NewLoad,
8985                                   FirstInChain->getBasePtr(),
8986                                   FirstInChain->getPointerInfo(), false, false,
8987                                   FirstInChain->getAlignment());
8988
8989   // Replace one of the loads with the new load.
8990   LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[0].MemNode);
8991   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1),
8992                                 SDValue(NewLoad.getNode(), 1));
8993
8994   // Remove the rest of the load chains.
8995   for (unsigned i = 1; i < NumElem ; ++i) {
8996     // Replace all chain users of the old load nodes with the chain of the new
8997     // load node.
8998     LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[i].MemNode);
8999     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Ld->getChain());
9000   }
9001
9002   // Replace the first store with the new store.
9003   CombineTo(EarliestOp, NewStore);
9004   // Erase all other stores.
9005   for (unsigned i = 0; i < NumElem ; ++i) {
9006     // Remove all Store nodes.
9007     if (StoreNodes[i].MemNode == EarliestOp)
9008       continue;
9009     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
9010     DAG.ReplaceAllUsesOfValueWith(SDValue(St, 0), St->getChain());
9011     removeFromWorkList(St);
9012     DAG.DeleteNode(St);
9013   }
9014
9015   return true;
9016 }
9017
9018 SDValue DAGCombiner::visitSTORE(SDNode *N) {
9019   StoreSDNode *ST  = cast<StoreSDNode>(N);
9020   SDValue Chain = ST->getChain();
9021   SDValue Value = ST->getValue();
9022   SDValue Ptr   = ST->getBasePtr();
9023
9024   // If this is a store of a bit convert, store the input value if the
9025   // resultant store does not need a higher alignment than the original.
9026   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
9027       ST->isUnindexed()) {
9028     unsigned OrigAlign = ST->getAlignment();
9029     EVT SVT = Value.getOperand(0).getValueType();
9030     unsigned Align = TLI.getDataLayout()->
9031       getABITypeAlignment(SVT.getTypeForEVT(*DAG.getContext()));
9032     if (Align <= OrigAlign &&
9033         ((!LegalOperations && !ST->isVolatile()) ||
9034          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
9035       return DAG.getStore(Chain, SDLoc(N), Value.getOperand(0),
9036                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
9037                           ST->isNonTemporal(), OrigAlign,
9038                           ST->getTBAAInfo());
9039   }
9040
9041   // Turn 'store undef, Ptr' -> nothing.
9042   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
9043     return Chain;
9044
9045   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
9046   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
9047     // NOTE: If the original store is volatile, this transform must not increase
9048     // the number of stores.  For example, on x86-32 an f64 can be stored in one
9049     // processor operation but an i64 (which is not legal) requires two.  So the
9050     // transform should not be done in this case.
9051     if (Value.getOpcode() != ISD::TargetConstantFP) {
9052       SDValue Tmp;
9053       switch (CFP->getSimpleValueType(0).SimpleTy) {
9054       default: llvm_unreachable("Unknown FP type");
9055       case MVT::f16:    // We don't do this for these yet.
9056       case MVT::f80:
9057       case MVT::f128:
9058       case MVT::ppcf128:
9059         break;
9060       case MVT::f32:
9061         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
9062             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
9063           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
9064                               bitcastToAPInt().getZExtValue(), MVT::i32);
9065           return DAG.getStore(Chain, SDLoc(N), Tmp,
9066                               Ptr, ST->getMemOperand());
9067         }
9068         break;
9069       case MVT::f64:
9070         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
9071              !ST->isVolatile()) ||
9072             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
9073           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
9074                                 getZExtValue(), MVT::i64);
9075           return DAG.getStore(Chain, SDLoc(N), Tmp,
9076                               Ptr, ST->getMemOperand());
9077         }
9078
9079         if (!ST->isVolatile() &&
9080             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
9081           // Many FP stores are not made apparent until after legalize, e.g. for
9082           // argument passing.  Since this is so common, custom legalize the
9083           // 64-bit integer store into two 32-bit stores.
9084           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
9085           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, MVT::i32);
9086           SDValue Hi = DAG.getConstant(Val >> 32, MVT::i32);
9087           if (TLI.isBigEndian()) std::swap(Lo, Hi);
9088
9089           unsigned Alignment = ST->getAlignment();
9090           bool isVolatile = ST->isVolatile();
9091           bool isNonTemporal = ST->isNonTemporal();
9092           const MDNode *TBAAInfo = ST->getTBAAInfo();
9093
9094           SDValue St0 = DAG.getStore(Chain, SDLoc(ST), Lo,
9095                                      Ptr, ST->getPointerInfo(),
9096                                      isVolatile, isNonTemporal,
9097                                      ST->getAlignment(), TBAAInfo);
9098           Ptr = DAG.getNode(ISD::ADD, SDLoc(N), Ptr.getValueType(), Ptr,
9099                             DAG.getConstant(4, Ptr.getValueType()));
9100           Alignment = MinAlign(Alignment, 4U);
9101           SDValue St1 = DAG.getStore(Chain, SDLoc(ST), Hi,
9102                                      Ptr, ST->getPointerInfo().getWithOffset(4),
9103                                      isVolatile, isNonTemporal,
9104                                      Alignment, TBAAInfo);
9105           return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other,
9106                              St0, St1);
9107         }
9108
9109         break;
9110       }
9111     }
9112   }
9113
9114   // Try to infer better alignment information than the store already has.
9115   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
9116     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
9117       if (Align > ST->getAlignment())
9118         return DAG.getTruncStore(Chain, SDLoc(N), Value,
9119                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
9120                                  ST->isVolatile(), ST->isNonTemporal(), Align,
9121                                  ST->getTBAAInfo());
9122     }
9123   }
9124
9125   // Try transforming a pair floating point load / store ops to integer
9126   // load / store ops.
9127   SDValue NewST = TransformFPLoadStorePair(N);
9128   if (NewST.getNode())
9129     return NewST;
9130
9131   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA :
9132     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
9133   if (UseAA) {
9134     // Walk up chain skipping non-aliasing memory nodes.
9135     SDValue BetterChain = FindBetterChain(N, Chain);
9136
9137     // If there is a better chain.
9138     if (Chain != BetterChain) {
9139       SDValue ReplStore;
9140
9141       // Replace the chain to avoid dependency.
9142       if (ST->isTruncatingStore()) {
9143         ReplStore = DAG.getTruncStore(BetterChain, SDLoc(N), Value, Ptr,
9144                                       ST->getMemoryVT(), ST->getMemOperand());
9145       } else {
9146         ReplStore = DAG.getStore(BetterChain, SDLoc(N), Value, Ptr,
9147                                  ST->getMemOperand());
9148       }
9149
9150       // Create token to keep both nodes around.
9151       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
9152                                   MVT::Other, Chain, ReplStore);
9153
9154       // Make sure the new and old chains are cleaned up.
9155       AddToWorkList(Token.getNode());
9156
9157       // Don't add users to work list.
9158       return CombineTo(N, Token, false);
9159     }
9160   }
9161
9162   // Try transforming N to an indexed store.
9163   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
9164     return SDValue(N, 0);
9165
9166   // FIXME: is there such a thing as a truncating indexed store?
9167   if (ST->isTruncatingStore() && ST->isUnindexed() &&
9168       Value.getValueType().isInteger()) {
9169     // See if we can simplify the input to this truncstore with knowledge that
9170     // only the low bits are being used.  For example:
9171     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
9172     SDValue Shorter =
9173       GetDemandedBits(Value,
9174                       APInt::getLowBitsSet(
9175                         Value.getValueType().getScalarType().getSizeInBits(),
9176                         ST->getMemoryVT().getScalarType().getSizeInBits()));
9177     AddToWorkList(Value.getNode());
9178     if (Shorter.getNode())
9179       return DAG.getTruncStore(Chain, SDLoc(N), Shorter,
9180                                Ptr, ST->getMemoryVT(), ST->getMemOperand());
9181
9182     // Otherwise, see if we can simplify the operation with
9183     // SimplifyDemandedBits, which only works if the value has a single use.
9184     if (SimplifyDemandedBits(Value,
9185                         APInt::getLowBitsSet(
9186                           Value.getValueType().getScalarType().getSizeInBits(),
9187                           ST->getMemoryVT().getScalarType().getSizeInBits())))
9188       return SDValue(N, 0);
9189   }
9190
9191   // If this is a load followed by a store to the same location, then the store
9192   // is dead/noop.
9193   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
9194     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
9195         ST->isUnindexed() && !ST->isVolatile() &&
9196         // There can't be any side effects between the load and store, such as
9197         // a call or store.
9198         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
9199       // The store is dead, remove it.
9200       return Chain;
9201     }
9202   }
9203
9204   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
9205   // truncating store.  We can do this even if this is already a truncstore.
9206   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
9207       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
9208       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
9209                             ST->getMemoryVT())) {
9210     return DAG.getTruncStore(Chain, SDLoc(N), Value.getOperand(0),
9211                              Ptr, ST->getMemoryVT(), ST->getMemOperand());
9212   }
9213
9214   // Only perform this optimization before the types are legal, because we
9215   // don't want to perform this optimization on every DAGCombine invocation.
9216   if (!LegalTypes) {
9217     bool EverChanged = false;
9218
9219     do {
9220       // There can be multiple store sequences on the same chain.
9221       // Keep trying to merge store sequences until we are unable to do so
9222       // or until we merge the last store on the chain.
9223       bool Changed = MergeConsecutiveStores(ST);
9224       EverChanged |= Changed;
9225       if (!Changed) break;
9226     } while (ST->getOpcode() != ISD::DELETED_NODE);
9227
9228     if (EverChanged)
9229       return SDValue(N, 0);
9230   }
9231
9232   return ReduceLoadOpStoreWidth(N);
9233 }
9234
9235 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
9236   SDValue InVec = N->getOperand(0);
9237   SDValue InVal = N->getOperand(1);
9238   SDValue EltNo = N->getOperand(2);
9239   SDLoc dl(N);
9240
9241   // If the inserted element is an UNDEF, just use the input vector.
9242   if (InVal.getOpcode() == ISD::UNDEF)
9243     return InVec;
9244
9245   EVT VT = InVec.getValueType();
9246
9247   // If we can't generate a legal BUILD_VECTOR, exit
9248   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
9249     return SDValue();
9250
9251   // Check that we know which element is being inserted
9252   if (!isa<ConstantSDNode>(EltNo))
9253     return SDValue();
9254   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9255
9256   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
9257   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
9258   // vector elements.
9259   SmallVector<SDValue, 8> Ops;
9260   // Do not combine these two vectors if the output vector will not replace
9261   // the input vector.
9262   if (InVec.getOpcode() == ISD::BUILD_VECTOR && InVec.hasOneUse()) {
9263     Ops.append(InVec.getNode()->op_begin(),
9264                InVec.getNode()->op_end());
9265   } else if (InVec.getOpcode() == ISD::UNDEF) {
9266     unsigned NElts = VT.getVectorNumElements();
9267     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
9268   } else {
9269     return SDValue();
9270   }
9271
9272   // Insert the element
9273   if (Elt < Ops.size()) {
9274     // All the operands of BUILD_VECTOR must have the same type;
9275     // we enforce that here.
9276     EVT OpVT = Ops[0].getValueType();
9277     if (InVal.getValueType() != OpVT)
9278       InVal = OpVT.bitsGT(InVal.getValueType()) ?
9279                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
9280                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
9281     Ops[Elt] = InVal;
9282   }
9283
9284   // Return the new vector
9285   return DAG.getNode(ISD::BUILD_VECTOR, dl,
9286                      VT, &Ops[0], Ops.size());
9287 }
9288
9289 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
9290   // (vextract (scalar_to_vector val, 0) -> val
9291   SDValue InVec = N->getOperand(0);
9292   EVT VT = InVec.getValueType();
9293   EVT NVT = N->getValueType(0);
9294
9295   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
9296     // Check if the result type doesn't match the inserted element type. A
9297     // SCALAR_TO_VECTOR may truncate the inserted element and the
9298     // EXTRACT_VECTOR_ELT may widen the extracted vector.
9299     SDValue InOp = InVec.getOperand(0);
9300     if (InOp.getValueType() != NVT) {
9301       assert(InOp.getValueType().isInteger() && NVT.isInteger());
9302       return DAG.getSExtOrTrunc(InOp, SDLoc(InVec), NVT);
9303     }
9304     return InOp;
9305   }
9306
9307   SDValue EltNo = N->getOperand(1);
9308   bool ConstEltNo = isa<ConstantSDNode>(EltNo);
9309
9310   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
9311   // We only perform this optimization before the op legalization phase because
9312   // we may introduce new vector instructions which are not backed by TD
9313   // patterns. For example on AVX, extracting elements from a wide vector
9314   // without using extract_subvector.
9315   if (InVec.getOpcode() == ISD::VECTOR_SHUFFLE
9316       && ConstEltNo && !LegalOperations) {
9317     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9318     int NumElem = VT.getVectorNumElements();
9319     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
9320     // Find the new index to extract from.
9321     int OrigElt = SVOp->getMaskElt(Elt);
9322
9323     // Extracting an undef index is undef.
9324     if (OrigElt == -1)
9325       return DAG.getUNDEF(NVT);
9326
9327     // Select the right vector half to extract from.
9328     if (OrigElt < NumElem) {
9329       InVec = InVec->getOperand(0);
9330     } else {
9331       InVec = InVec->getOperand(1);
9332       OrigElt -= NumElem;
9333     }
9334
9335     EVT IndexTy = TLI.getVectorIdxTy();
9336     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(N), NVT,
9337                        InVec, DAG.getConstant(OrigElt, IndexTy));
9338   }
9339
9340   // Perform only after legalization to ensure build_vector / vector_shuffle
9341   // optimizations have already been done.
9342   if (!LegalOperations) return SDValue();
9343
9344   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
9345   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
9346   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
9347
9348   if (ConstEltNo) {
9349     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9350     bool NewLoad = false;
9351     bool BCNumEltsChanged = false;
9352     EVT ExtVT = VT.getVectorElementType();
9353     EVT LVT = ExtVT;
9354
9355     // If the result of load has to be truncated, then it's not necessarily
9356     // profitable.
9357     if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
9358       return SDValue();
9359
9360     if (InVec.getOpcode() == ISD::BITCAST) {
9361       // Don't duplicate a load with other uses.
9362       if (!InVec.hasOneUse())
9363         return SDValue();
9364
9365       EVT BCVT = InVec.getOperand(0).getValueType();
9366       if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
9367         return SDValue();
9368       if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
9369         BCNumEltsChanged = true;
9370       InVec = InVec.getOperand(0);
9371       ExtVT = BCVT.getVectorElementType();
9372       NewLoad = true;
9373     }
9374
9375     LoadSDNode *LN0 = NULL;
9376     const ShuffleVectorSDNode *SVN = NULL;
9377     if (ISD::isNormalLoad(InVec.getNode())) {
9378       LN0 = cast<LoadSDNode>(InVec);
9379     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
9380                InVec.getOperand(0).getValueType() == ExtVT &&
9381                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
9382       // Don't duplicate a load with other uses.
9383       if (!InVec.hasOneUse())
9384         return SDValue();
9385
9386       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
9387     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
9388       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
9389       // =>
9390       // (load $addr+1*size)
9391
9392       // Don't duplicate a load with other uses.
9393       if (!InVec.hasOneUse())
9394         return SDValue();
9395
9396       // If the bit convert changed the number of elements, it is unsafe
9397       // to examine the mask.
9398       if (BCNumEltsChanged)
9399         return SDValue();
9400
9401       // Select the input vector, guarding against out of range extract vector.
9402       unsigned NumElems = VT.getVectorNumElements();
9403       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
9404       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
9405
9406       if (InVec.getOpcode() == ISD::BITCAST) {
9407         // Don't duplicate a load with other uses.
9408         if (!InVec.hasOneUse())
9409           return SDValue();
9410
9411         InVec = InVec.getOperand(0);
9412       }
9413       if (ISD::isNormalLoad(InVec.getNode())) {
9414         LN0 = cast<LoadSDNode>(InVec);
9415         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
9416       }
9417     }
9418
9419     // Make sure we found a non-volatile load and the extractelement is
9420     // the only use.
9421     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
9422       return SDValue();
9423
9424     // If Idx was -1 above, Elt is going to be -1, so just return undef.
9425     if (Elt == -1)
9426       return DAG.getUNDEF(LVT);
9427
9428     unsigned Align = LN0->getAlignment();
9429     if (NewLoad) {
9430       // Check the resultant load doesn't need a higher alignment than the
9431       // original load.
9432       unsigned NewAlign =
9433         TLI.getDataLayout()
9434             ->getABITypeAlignment(LVT.getTypeForEVT(*DAG.getContext()));
9435
9436       if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, LVT))
9437         return SDValue();
9438
9439       Align = NewAlign;
9440     }
9441
9442     SDValue NewPtr = LN0->getBasePtr();
9443     unsigned PtrOff = 0;
9444
9445     if (Elt) {
9446       PtrOff = LVT.getSizeInBits() * Elt / 8;
9447       EVT PtrType = NewPtr.getValueType();
9448       if (TLI.isBigEndian())
9449         PtrOff = VT.getSizeInBits() / 8 - PtrOff;
9450       NewPtr = DAG.getNode(ISD::ADD, SDLoc(N), PtrType, NewPtr,
9451                            DAG.getConstant(PtrOff, PtrType));
9452     }
9453
9454     // The replacement we need to do here is a little tricky: we need to
9455     // replace an extractelement of a load with a load.
9456     // Use ReplaceAllUsesOfValuesWith to do the replacement.
9457     // Note that this replacement assumes that the extractvalue is the only
9458     // use of the load; that's okay because we don't want to perform this
9459     // transformation in other cases anyway.
9460     SDValue Load;
9461     SDValue Chain;
9462     if (NVT.bitsGT(LVT)) {
9463       // If the result type of vextract is wider than the load, then issue an
9464       // extending load instead.
9465       ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, LVT)
9466         ? ISD::ZEXTLOAD : ISD::EXTLOAD;
9467       Load = DAG.getExtLoad(ExtType, SDLoc(N), NVT, LN0->getChain(),
9468                             NewPtr, LN0->getPointerInfo().getWithOffset(PtrOff),
9469                             LVT, LN0->isVolatile(), LN0->isNonTemporal(),
9470                             Align, LN0->getTBAAInfo());
9471       Chain = Load.getValue(1);
9472     } else {
9473       Load = DAG.getLoad(LVT, SDLoc(N), LN0->getChain(), NewPtr,
9474                          LN0->getPointerInfo().getWithOffset(PtrOff),
9475                          LN0->isVolatile(), LN0->isNonTemporal(),
9476                          LN0->isInvariant(), Align, LN0->getTBAAInfo());
9477       Chain = Load.getValue(1);
9478       if (NVT.bitsLT(LVT))
9479         Load = DAG.getNode(ISD::TRUNCATE, SDLoc(N), NVT, Load);
9480       else
9481         Load = DAG.getNode(ISD::BITCAST, SDLoc(N), NVT, Load);
9482     }
9483     WorkListRemover DeadNodes(*this);
9484     SDValue From[] = { SDValue(N, 0), SDValue(LN0,1) };
9485     SDValue To[] = { Load, Chain };
9486     DAG.ReplaceAllUsesOfValuesWith(From, To, 2);
9487     // Since we're explcitly calling ReplaceAllUses, add the new node to the
9488     // worklist explicitly as well.
9489     AddToWorkList(Load.getNode());
9490     AddUsersToWorkList(Load.getNode()); // Add users too
9491     // Make sure to revisit this node to clean it up; it will usually be dead.
9492     AddToWorkList(N);
9493     return SDValue(N, 0);
9494   }
9495
9496   return SDValue();
9497 }
9498
9499 // Simplify (build_vec (ext )) to (bitcast (build_vec ))
9500 SDValue DAGCombiner::reduceBuildVecExtToExtBuildVec(SDNode *N) {
9501   // We perform this optimization post type-legalization because
9502   // the type-legalizer often scalarizes integer-promoted vectors.
9503   // Performing this optimization before may create bit-casts which
9504   // will be type-legalized to complex code sequences.
9505   // We perform this optimization only before the operation legalizer because we
9506   // may introduce illegal operations.
9507   if (Level != AfterLegalizeVectorOps && Level != AfterLegalizeTypes)
9508     return SDValue();
9509
9510   unsigned NumInScalars = N->getNumOperands();
9511   SDLoc dl(N);
9512   EVT VT = N->getValueType(0);
9513
9514   // Check to see if this is a BUILD_VECTOR of a bunch of values
9515   // which come from any_extend or zero_extend nodes. If so, we can create
9516   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
9517   // optimizations. We do not handle sign-extend because we can't fill the sign
9518   // using shuffles.
9519   EVT SourceType = MVT::Other;
9520   bool AllAnyExt = true;
9521
9522   for (unsigned i = 0; i != NumInScalars; ++i) {
9523     SDValue In = N->getOperand(i);
9524     // Ignore undef inputs.
9525     if (In.getOpcode() == ISD::UNDEF) continue;
9526
9527     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
9528     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
9529
9530     // Abort if the element is not an extension.
9531     if (!ZeroExt && !AnyExt) {
9532       SourceType = MVT::Other;
9533       break;
9534     }
9535
9536     // The input is a ZeroExt or AnyExt. Check the original type.
9537     EVT InTy = In.getOperand(0).getValueType();
9538
9539     // Check that all of the widened source types are the same.
9540     if (SourceType == MVT::Other)
9541       // First time.
9542       SourceType = InTy;
9543     else if (InTy != SourceType) {
9544       // Multiple income types. Abort.
9545       SourceType = MVT::Other;
9546       break;
9547     }
9548
9549     // Check if all of the extends are ANY_EXTENDs.
9550     AllAnyExt &= AnyExt;
9551   }
9552
9553   // In order to have valid types, all of the inputs must be extended from the
9554   // same source type and all of the inputs must be any or zero extend.
9555   // Scalar sizes must be a power of two.
9556   EVT OutScalarTy = VT.getScalarType();
9557   bool ValidTypes = SourceType != MVT::Other &&
9558                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
9559                  isPowerOf2_32(SourceType.getSizeInBits());
9560
9561   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
9562   // turn into a single shuffle instruction.
9563   if (!ValidTypes)
9564     return SDValue();
9565
9566   bool isLE = TLI.isLittleEndian();
9567   unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
9568   assert(ElemRatio > 1 && "Invalid element size ratio");
9569   SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
9570                                DAG.getConstant(0, SourceType);
9571
9572   unsigned NewBVElems = ElemRatio * VT.getVectorNumElements();
9573   SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
9574
9575   // Populate the new build_vector
9576   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
9577     SDValue Cast = N->getOperand(i);
9578     assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
9579             Cast.getOpcode() == ISD::ZERO_EXTEND ||
9580             Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
9581     SDValue In;
9582     if (Cast.getOpcode() == ISD::UNDEF)
9583       In = DAG.getUNDEF(SourceType);
9584     else
9585       In = Cast->getOperand(0);
9586     unsigned Index = isLE ? (i * ElemRatio) :
9587                             (i * ElemRatio + (ElemRatio - 1));
9588
9589     assert(Index < Ops.size() && "Invalid index");
9590     Ops[Index] = In;
9591   }
9592
9593   // The type of the new BUILD_VECTOR node.
9594   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
9595   assert(VecVT.getSizeInBits() == VT.getSizeInBits() &&
9596          "Invalid vector size");
9597   // Check if the new vector type is legal.
9598   if (!isTypeLegal(VecVT)) return SDValue();
9599
9600   // Make the new BUILD_VECTOR.
9601   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, &Ops[0], Ops.size());
9602
9603   // The new BUILD_VECTOR node has the potential to be further optimized.
9604   AddToWorkList(BV.getNode());
9605   // Bitcast to the desired type.
9606   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
9607 }
9608
9609 SDValue DAGCombiner::reduceBuildVecConvertToConvertBuildVec(SDNode *N) {
9610   EVT VT = N->getValueType(0);
9611
9612   unsigned NumInScalars = N->getNumOperands();
9613   SDLoc dl(N);
9614
9615   EVT SrcVT = MVT::Other;
9616   unsigned Opcode = ISD::DELETED_NODE;
9617   unsigned NumDefs = 0;
9618
9619   for (unsigned i = 0; i != NumInScalars; ++i) {
9620     SDValue In = N->getOperand(i);
9621     unsigned Opc = In.getOpcode();
9622
9623     if (Opc == ISD::UNDEF)
9624       continue;
9625
9626     // If all scalar values are floats and converted from integers.
9627     if (Opcode == ISD::DELETED_NODE &&
9628         (Opc == ISD::UINT_TO_FP || Opc == ISD::SINT_TO_FP)) {
9629       Opcode = Opc;
9630     }
9631
9632     if (Opc != Opcode)
9633       return SDValue();
9634
9635     EVT InVT = In.getOperand(0).getValueType();
9636
9637     // If all scalar values are typed differently, bail out. It's chosen to
9638     // simplify BUILD_VECTOR of integer types.
9639     if (SrcVT == MVT::Other)
9640       SrcVT = InVT;
9641     if (SrcVT != InVT)
9642       return SDValue();
9643     NumDefs++;
9644   }
9645
9646   // If the vector has just one element defined, it's not worth to fold it into
9647   // a vectorized one.
9648   if (NumDefs < 2)
9649     return SDValue();
9650
9651   assert((Opcode == ISD::UINT_TO_FP || Opcode == ISD::SINT_TO_FP)
9652          && "Should only handle conversion from integer to float.");
9653   assert(SrcVT != MVT::Other && "Cannot determine source type!");
9654
9655   EVT NVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumInScalars);
9656
9657   if (!TLI.isOperationLegalOrCustom(Opcode, NVT))
9658     return SDValue();
9659
9660   SmallVector<SDValue, 8> Opnds;
9661   for (unsigned i = 0; i != NumInScalars; ++i) {
9662     SDValue In = N->getOperand(i);
9663
9664     if (In.getOpcode() == ISD::UNDEF)
9665       Opnds.push_back(DAG.getUNDEF(SrcVT));
9666     else
9667       Opnds.push_back(In.getOperand(0));
9668   }
9669   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NVT,
9670                            &Opnds[0], Opnds.size());
9671   AddToWorkList(BV.getNode());
9672
9673   return DAG.getNode(Opcode, dl, VT, BV);
9674 }
9675
9676 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
9677   unsigned NumInScalars = N->getNumOperands();
9678   SDLoc dl(N);
9679   EVT VT = N->getValueType(0);
9680
9681   // A vector built entirely of undefs is undef.
9682   if (ISD::allOperandsUndef(N))
9683     return DAG.getUNDEF(VT);
9684
9685   SDValue V = reduceBuildVecExtToExtBuildVec(N);
9686   if (V.getNode())
9687     return V;
9688
9689   V = reduceBuildVecConvertToConvertBuildVec(N);
9690   if (V.getNode())
9691     return V;
9692
9693   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
9694   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
9695   // at most two distinct vectors, turn this into a shuffle node.
9696
9697   // May only combine to shuffle after legalize if shuffle is legal.
9698   if (LegalOperations &&
9699       !TLI.isOperationLegalOrCustom(ISD::VECTOR_SHUFFLE, VT))
9700     return SDValue();
9701
9702   SDValue VecIn1, VecIn2;
9703   for (unsigned i = 0; i != NumInScalars; ++i) {
9704     // Ignore undef inputs.
9705     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
9706
9707     // If this input is something other than a EXTRACT_VECTOR_ELT with a
9708     // constant index, bail out.
9709     if (N->getOperand(i).getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
9710         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
9711       VecIn1 = VecIn2 = SDValue(0, 0);
9712       break;
9713     }
9714
9715     // We allow up to two distinct input vectors.
9716     SDValue ExtractedFromVec = N->getOperand(i).getOperand(0);
9717     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
9718       continue;
9719
9720     if (VecIn1.getNode() == 0) {
9721       VecIn1 = ExtractedFromVec;
9722     } else if (VecIn2.getNode() == 0) {
9723       VecIn2 = ExtractedFromVec;
9724     } else {
9725       // Too many inputs.
9726       VecIn1 = VecIn2 = SDValue(0, 0);
9727       break;
9728     }
9729   }
9730
9731     // If everything is good, we can make a shuffle operation.
9732   if (VecIn1.getNode()) {
9733     SmallVector<int, 8> Mask;
9734     for (unsigned i = 0; i != NumInScalars; ++i) {
9735       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
9736         Mask.push_back(-1);
9737         continue;
9738       }
9739
9740       // If extracting from the first vector, just use the index directly.
9741       SDValue Extract = N->getOperand(i);
9742       SDValue ExtVal = Extract.getOperand(1);
9743       if (Extract.getOperand(0) == VecIn1) {
9744         unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
9745         if (ExtIndex > VT.getVectorNumElements())
9746           return SDValue();
9747
9748         Mask.push_back(ExtIndex);
9749         continue;
9750       }
9751
9752       // Otherwise, use InIdx + VecSize
9753       unsigned Idx = cast<ConstantSDNode>(ExtVal)->getZExtValue();
9754       Mask.push_back(Idx+NumInScalars);
9755     }
9756
9757     // We can't generate a shuffle node with mismatched input and output types.
9758     // Attempt to transform a single input vector to the correct type.
9759     if ((VT != VecIn1.getValueType())) {
9760       // We don't support shuffeling between TWO values of different types.
9761       if (VecIn2.getNode() != 0)
9762         return SDValue();
9763
9764       // We only support widening of vectors which are half the size of the
9765       // output registers. For example XMM->YMM widening on X86 with AVX.
9766       if (VecIn1.getValueType().getSizeInBits()*2 != VT.getSizeInBits())
9767         return SDValue();
9768
9769       // If the input vector type has a different base type to the output
9770       // vector type, bail out.
9771       if (VecIn1.getValueType().getVectorElementType() !=
9772           VT.getVectorElementType())
9773         return SDValue();
9774
9775       // Widen the input vector by adding undef values.
9776       VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
9777                            VecIn1, DAG.getUNDEF(VecIn1.getValueType()));
9778     }
9779
9780     // If VecIn2 is unused then change it to undef.
9781     VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
9782
9783     // Check that we were able to transform all incoming values to the same
9784     // type.
9785     if (VecIn2.getValueType() != VecIn1.getValueType() ||
9786         VecIn1.getValueType() != VT)
9787           return SDValue();
9788
9789     // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
9790     if (!isTypeLegal(VT))
9791       return SDValue();
9792
9793     // Return the new VECTOR_SHUFFLE node.
9794     SDValue Ops[2];
9795     Ops[0] = VecIn1;
9796     Ops[1] = VecIn2;
9797     return DAG.getVectorShuffle(VT, dl, Ops[0], Ops[1], &Mask[0]);
9798   }
9799
9800   return SDValue();
9801 }
9802
9803 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
9804   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
9805   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
9806   // inputs come from at most two distinct vectors, turn this into a shuffle
9807   // node.
9808
9809   // If we only have one input vector, we don't need to do any concatenation.
9810   if (N->getNumOperands() == 1)
9811     return N->getOperand(0);
9812
9813   // Check if all of the operands are undefs.
9814   EVT VT = N->getValueType(0);
9815   if (ISD::allOperandsUndef(N))
9816     return DAG.getUNDEF(VT);
9817
9818   // Optimize concat_vectors where one of the vectors is undef.
9819   if (N->getNumOperands() == 2 &&
9820       N->getOperand(1)->getOpcode() == ISD::UNDEF) {
9821     SDValue In = N->getOperand(0);
9822     assert(In->getValueType(0).isVector() && "Must concat vectors");
9823
9824     // Transform: concat_vectors(scalar, undef) -> scalar_to_vector(sclr).
9825     if (In->getOpcode() == ISD::BITCAST &&
9826         !In->getOperand(0)->getValueType(0).isVector()) {
9827       SDValue Scalar = In->getOperand(0);
9828       EVT SclTy = Scalar->getValueType(0);
9829
9830       if (!SclTy.isFloatingPoint() && !SclTy.isInteger())
9831         return SDValue();
9832
9833       EVT NVT = EVT::getVectorVT(*DAG.getContext(), SclTy,
9834                                  VT.getSizeInBits() / SclTy.getSizeInBits());
9835       if (!TLI.isTypeLegal(NVT) || !TLI.isTypeLegal(Scalar.getValueType()))
9836         return SDValue();
9837
9838       SDLoc dl = SDLoc(N);
9839       SDValue Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, NVT, Scalar);
9840       return DAG.getNode(ISD::BITCAST, dl, VT, Res);
9841     }
9842   }
9843
9844   // Type legalization of vectors and DAG canonicalization of SHUFFLE_VECTOR
9845   // nodes often generate nop CONCAT_VECTOR nodes.
9846   // Scan the CONCAT_VECTOR operands and look for a CONCAT operations that
9847   // place the incoming vectors at the exact same location.
9848   SDValue SingleSource = SDValue();
9849   unsigned PartNumElem = N->getOperand(0).getValueType().getVectorNumElements();
9850
9851   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
9852     SDValue Op = N->getOperand(i);
9853
9854     if (Op.getOpcode() == ISD::UNDEF)
9855       continue;
9856
9857     // Check if this is the identity extract:
9858     if (Op.getOpcode() != ISD::EXTRACT_SUBVECTOR)
9859       return SDValue();
9860
9861     // Find the single incoming vector for the extract_subvector.
9862     if (SingleSource.getNode()) {
9863       if (Op.getOperand(0) != SingleSource)
9864         return SDValue();
9865     } else {
9866       SingleSource = Op.getOperand(0);
9867
9868       // Check the source type is the same as the type of the result.
9869       // If not, this concat may extend the vector, so we can not
9870       // optimize it away.
9871       if (SingleSource.getValueType() != N->getValueType(0))
9872         return SDValue();
9873     }
9874
9875     unsigned IdentityIndex = i * PartNumElem;
9876     ConstantSDNode *CS = dyn_cast<ConstantSDNode>(Op.getOperand(1));
9877     // The extract index must be constant.
9878     if (!CS)
9879       return SDValue();
9880
9881     // Check that we are reading from the identity index.
9882     if (CS->getZExtValue() != IdentityIndex)
9883       return SDValue();
9884   }
9885
9886   if (SingleSource.getNode())
9887     return SingleSource;
9888
9889   return SDValue();
9890 }
9891
9892 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
9893   EVT NVT = N->getValueType(0);
9894   SDValue V = N->getOperand(0);
9895
9896   if (V->getOpcode() == ISD::CONCAT_VECTORS) {
9897     // Combine:
9898     //    (extract_subvec (concat V1, V2, ...), i)
9899     // Into:
9900     //    Vi if possible
9901     // Only operand 0 is checked as 'concat' assumes all inputs of the same
9902     // type.
9903     if (V->getOperand(0).getValueType() != NVT)
9904       return SDValue();
9905     unsigned Idx = dyn_cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
9906     unsigned NumElems = NVT.getVectorNumElements();
9907     assert((Idx % NumElems) == 0 &&
9908            "IDX in concat is not a multiple of the result vector length.");
9909     return V->getOperand(Idx / NumElems);
9910   }
9911
9912   // Skip bitcasting
9913   if (V->getOpcode() == ISD::BITCAST)
9914     V = V.getOperand(0);
9915
9916   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
9917     SDLoc dl(N);
9918     // Handle only simple case where vector being inserted and vector
9919     // being extracted are of same type, and are half size of larger vectors.
9920     EVT BigVT = V->getOperand(0).getValueType();
9921     EVT SmallVT = V->getOperand(1).getValueType();
9922     if (!NVT.bitsEq(SmallVT) || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
9923       return SDValue();
9924
9925     // Only handle cases where both indexes are constants with the same type.
9926     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
9927     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
9928
9929     if (InsIdx && ExtIdx &&
9930         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
9931         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
9932       // Combine:
9933       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
9934       // Into:
9935       //    indices are equal or bit offsets are equal => V1
9936       //    otherwise => (extract_subvec V1, ExtIdx)
9937       if (InsIdx->getZExtValue() * SmallVT.getScalarType().getSizeInBits() ==
9938           ExtIdx->getZExtValue() * NVT.getScalarType().getSizeInBits())
9939         return DAG.getNode(ISD::BITCAST, dl, NVT, V->getOperand(1));
9940       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NVT,
9941                          DAG.getNode(ISD::BITCAST, dl,
9942                                      N->getOperand(0).getValueType(),
9943                                      V->getOperand(0)), N->getOperand(1));
9944     }
9945   }
9946
9947   return SDValue();
9948 }
9949
9950 // Tries to turn a shuffle of two CONCAT_VECTORS into a single concat.
9951 static SDValue partitionShuffleOfConcats(SDNode *N, SelectionDAG &DAG) {
9952   EVT VT = N->getValueType(0);
9953   unsigned NumElts = VT.getVectorNumElements();
9954
9955   SDValue N0 = N->getOperand(0);
9956   SDValue N1 = N->getOperand(1);
9957   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
9958
9959   SmallVector<SDValue, 4> Ops;
9960   EVT ConcatVT = N0.getOperand(0).getValueType();
9961   unsigned NumElemsPerConcat = ConcatVT.getVectorNumElements();
9962   unsigned NumConcats = NumElts / NumElemsPerConcat;
9963
9964   // Look at every vector that's inserted. We're looking for exact
9965   // subvector-sized copies from a concatenated vector
9966   for (unsigned I = 0; I != NumConcats; ++I) {
9967     // Make sure we're dealing with a copy.
9968     unsigned Begin = I * NumElemsPerConcat;
9969     bool AllUndef = true, NoUndef = true;
9970     for (unsigned J = Begin; J != Begin + NumElemsPerConcat; ++J) {
9971       if (SVN->getMaskElt(J) >= 0)
9972         AllUndef = false;
9973       else
9974         NoUndef = false;
9975     }
9976
9977     if (NoUndef) {
9978       if (SVN->getMaskElt(Begin) % NumElemsPerConcat != 0)
9979         return SDValue();
9980
9981       for (unsigned J = 1; J != NumElemsPerConcat; ++J)
9982         if (SVN->getMaskElt(Begin + J - 1) + 1 != SVN->getMaskElt(Begin + J))
9983           return SDValue();
9984
9985       unsigned FirstElt = SVN->getMaskElt(Begin) / NumElemsPerConcat;
9986       if (FirstElt < N0.getNumOperands())
9987         Ops.push_back(N0.getOperand(FirstElt));
9988       else
9989         Ops.push_back(N1.getOperand(FirstElt - N0.getNumOperands()));
9990
9991     } else if (AllUndef) {
9992       Ops.push_back(DAG.getUNDEF(N0.getOperand(0).getValueType()));
9993     } else { // Mixed with general masks and undefs, can't do optimization.
9994       return SDValue();
9995     }
9996   }
9997
9998   return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Ops.data(),
9999                      Ops.size());
10000 }
10001
10002 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
10003   EVT VT = N->getValueType(0);
10004   unsigned NumElts = VT.getVectorNumElements();
10005
10006   SDValue N0 = N->getOperand(0);
10007   SDValue N1 = N->getOperand(1);
10008
10009   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
10010
10011   // Canonicalize shuffle undef, undef -> undef
10012   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
10013     return DAG.getUNDEF(VT);
10014
10015   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
10016
10017   // Canonicalize shuffle v, v -> v, undef
10018   if (N0 == N1) {
10019     SmallVector<int, 8> NewMask;
10020     for (unsigned i = 0; i != NumElts; ++i) {
10021       int Idx = SVN->getMaskElt(i);
10022       if (Idx >= (int)NumElts) Idx -= NumElts;
10023       NewMask.push_back(Idx);
10024     }
10025     return DAG.getVectorShuffle(VT, SDLoc(N), N0, DAG.getUNDEF(VT),
10026                                 &NewMask[0]);
10027   }
10028
10029   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
10030   if (N0.getOpcode() == ISD::UNDEF) {
10031     SmallVector<int, 8> NewMask;
10032     for (unsigned i = 0; i != NumElts; ++i) {
10033       int Idx = SVN->getMaskElt(i);
10034       if (Idx >= 0) {
10035         if (Idx >= (int)NumElts)
10036           Idx -= NumElts;
10037         else
10038           Idx = -1; // remove reference to lhs
10039       }
10040       NewMask.push_back(Idx);
10041     }
10042     return DAG.getVectorShuffle(VT, SDLoc(N), N1, DAG.getUNDEF(VT),
10043                                 &NewMask[0]);
10044   }
10045
10046   // Remove references to rhs if it is undef
10047   if (N1.getOpcode() == ISD::UNDEF) {
10048     bool Changed = false;
10049     SmallVector<int, 8> NewMask;
10050     for (unsigned i = 0; i != NumElts; ++i) {
10051       int Idx = SVN->getMaskElt(i);
10052       if (Idx >= (int)NumElts) {
10053         Idx = -1;
10054         Changed = true;
10055       }
10056       NewMask.push_back(Idx);
10057     }
10058     if (Changed)
10059       return DAG.getVectorShuffle(VT, SDLoc(N), N0, N1, &NewMask[0]);
10060   }
10061
10062   // If it is a splat, check if the argument vector is another splat or a
10063   // build_vector with all scalar elements the same.
10064   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
10065     SDNode *V = N0.getNode();
10066
10067     // If this is a bit convert that changes the element type of the vector but
10068     // not the number of vector elements, look through it.  Be careful not to
10069     // look though conversions that change things like v4f32 to v2f64.
10070     if (V->getOpcode() == ISD::BITCAST) {
10071       SDValue ConvInput = V->getOperand(0);
10072       if (ConvInput.getValueType().isVector() &&
10073           ConvInput.getValueType().getVectorNumElements() == NumElts)
10074         V = ConvInput.getNode();
10075     }
10076
10077     if (V->getOpcode() == ISD::BUILD_VECTOR) {
10078       assert(V->getNumOperands() == NumElts &&
10079              "BUILD_VECTOR has wrong number of operands");
10080       SDValue Base;
10081       bool AllSame = true;
10082       for (unsigned i = 0; i != NumElts; ++i) {
10083         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
10084           Base = V->getOperand(i);
10085           break;
10086         }
10087       }
10088       // Splat of <u, u, u, u>, return <u, u, u, u>
10089       if (!Base.getNode())
10090         return N0;
10091       for (unsigned i = 0; i != NumElts; ++i) {
10092         if (V->getOperand(i) != Base) {
10093           AllSame = false;
10094           break;
10095         }
10096       }
10097       // Splat of <x, x, x, x>, return <x, x, x, x>
10098       if (AllSame)
10099         return N0;
10100     }
10101   }
10102
10103   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
10104       Level < AfterLegalizeVectorOps &&
10105       (N1.getOpcode() == ISD::UNDEF ||
10106       (N1.getOpcode() == ISD::CONCAT_VECTORS &&
10107        N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()))) {
10108     SDValue V = partitionShuffleOfConcats(N, DAG);
10109
10110     if (V.getNode())
10111       return V;
10112   }
10113
10114   // If this shuffle node is simply a swizzle of another shuffle node,
10115   // and it reverses the swizzle of the previous shuffle then we can
10116   // optimize shuffle(shuffle(x, undef), undef) -> x.
10117   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
10118       N1.getOpcode() == ISD::UNDEF) {
10119
10120     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
10121
10122     // Shuffle nodes can only reverse shuffles with a single non-undef value.
10123     if (N0.getOperand(1).getOpcode() != ISD::UNDEF)
10124       return SDValue();
10125
10126     // The incoming shuffle must be of the same type as the result of the
10127     // current shuffle.
10128     assert(OtherSV->getOperand(0).getValueType() == VT &&
10129            "Shuffle types don't match");
10130
10131     for (unsigned i = 0; i != NumElts; ++i) {
10132       int Idx = SVN->getMaskElt(i);
10133       assert(Idx < (int)NumElts && "Index references undef operand");
10134       // Next, this index comes from the first value, which is the incoming
10135       // shuffle. Adopt the incoming index.
10136       if (Idx >= 0)
10137         Idx = OtherSV->getMaskElt(Idx);
10138
10139       // The combined shuffle must map each index to itself.
10140       if (Idx >= 0 && (unsigned)Idx != i)
10141         return SDValue();
10142     }
10143
10144     return OtherSV->getOperand(0);
10145   }
10146
10147   return SDValue();
10148 }
10149
10150 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
10151 /// an AND to a vector_shuffle with the destination vector and a zero vector.
10152 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
10153 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
10154 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
10155   EVT VT = N->getValueType(0);
10156   SDLoc dl(N);
10157   SDValue LHS = N->getOperand(0);
10158   SDValue RHS = N->getOperand(1);
10159   if (N->getOpcode() == ISD::AND) {
10160     if (RHS.getOpcode() == ISD::BITCAST)
10161       RHS = RHS.getOperand(0);
10162     if (RHS.getOpcode() == ISD::BUILD_VECTOR) {
10163       SmallVector<int, 8> Indices;
10164       unsigned NumElts = RHS.getNumOperands();
10165       for (unsigned i = 0; i != NumElts; ++i) {
10166         SDValue Elt = RHS.getOperand(i);
10167         if (!isa<ConstantSDNode>(Elt))
10168           return SDValue();
10169
10170         if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
10171           Indices.push_back(i);
10172         else if (cast<ConstantSDNode>(Elt)->isNullValue())
10173           Indices.push_back(NumElts);
10174         else
10175           return SDValue();
10176       }
10177
10178       // Let's see if the target supports this vector_shuffle.
10179       EVT RVT = RHS.getValueType();
10180       if (!TLI.isVectorClearMaskLegal(Indices, RVT))
10181         return SDValue();
10182
10183       // Return the new VECTOR_SHUFFLE node.
10184       EVT EltVT = RVT.getVectorElementType();
10185       SmallVector<SDValue,8> ZeroOps(RVT.getVectorNumElements(),
10186                                      DAG.getConstant(0, EltVT));
10187       SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
10188                                  RVT, &ZeroOps[0], ZeroOps.size());
10189       LHS = DAG.getNode(ISD::BITCAST, dl, RVT, LHS);
10190       SDValue Shuf = DAG.getVectorShuffle(RVT, dl, LHS, Zero, &Indices[0]);
10191       return DAG.getNode(ISD::BITCAST, dl, VT, Shuf);
10192     }
10193   }
10194
10195   return SDValue();
10196 }
10197
10198 /// SimplifyVBinOp - Visit a binary vector operation, like ADD.
10199 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
10200   assert(N->getValueType(0).isVector() &&
10201          "SimplifyVBinOp only works on vectors!");
10202
10203   SDValue LHS = N->getOperand(0);
10204   SDValue RHS = N->getOperand(1);
10205   SDValue Shuffle = XformToShuffleWithZero(N);
10206   if (Shuffle.getNode()) return Shuffle;
10207
10208   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
10209   // this operation.
10210   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
10211       RHS.getOpcode() == ISD::BUILD_VECTOR) {
10212     SmallVector<SDValue, 8> Ops;
10213     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
10214       SDValue LHSOp = LHS.getOperand(i);
10215       SDValue RHSOp = RHS.getOperand(i);
10216       // If these two elements can't be folded, bail out.
10217       if ((LHSOp.getOpcode() != ISD::UNDEF &&
10218            LHSOp.getOpcode() != ISD::Constant &&
10219            LHSOp.getOpcode() != ISD::ConstantFP) ||
10220           (RHSOp.getOpcode() != ISD::UNDEF &&
10221            RHSOp.getOpcode() != ISD::Constant &&
10222            RHSOp.getOpcode() != ISD::ConstantFP))
10223         break;
10224
10225       // Can't fold divide by zero.
10226       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
10227           N->getOpcode() == ISD::FDIV) {
10228         if ((RHSOp.getOpcode() == ISD::Constant &&
10229              cast<ConstantSDNode>(RHSOp.getNode())->isNullValue()) ||
10230             (RHSOp.getOpcode() == ISD::ConstantFP &&
10231              cast<ConstantFPSDNode>(RHSOp.getNode())->getValueAPF().isZero()))
10232           break;
10233       }
10234
10235       EVT VT = LHSOp.getValueType();
10236       EVT RVT = RHSOp.getValueType();
10237       if (RVT != VT) {
10238         // Integer BUILD_VECTOR operands may have types larger than the element
10239         // size (e.g., when the element type is not legal).  Prior to type
10240         // legalization, the types may not match between the two BUILD_VECTORS.
10241         // Truncate one of the operands to make them match.
10242         if (RVT.getSizeInBits() > VT.getSizeInBits()) {
10243           RHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, RHSOp);
10244         } else {
10245           LHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), RVT, LHSOp);
10246           VT = RVT;
10247         }
10248       }
10249       SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(LHS), VT,
10250                                    LHSOp, RHSOp);
10251       if (FoldOp.getOpcode() != ISD::UNDEF &&
10252           FoldOp.getOpcode() != ISD::Constant &&
10253           FoldOp.getOpcode() != ISD::ConstantFP)
10254         break;
10255       Ops.push_back(FoldOp);
10256       AddToWorkList(FoldOp.getNode());
10257     }
10258
10259     if (Ops.size() == LHS.getNumOperands())
10260       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
10261                          LHS.getValueType(), &Ops[0], Ops.size());
10262   }
10263
10264   return SDValue();
10265 }
10266
10267 /// SimplifyVUnaryOp - Visit a binary vector operation, like FABS/FNEG.
10268 SDValue DAGCombiner::SimplifyVUnaryOp(SDNode *N) {
10269   assert(N->getValueType(0).isVector() &&
10270          "SimplifyVUnaryOp only works on vectors!");
10271
10272   SDValue N0 = N->getOperand(0);
10273
10274   if (N0.getOpcode() != ISD::BUILD_VECTOR)
10275     return SDValue();
10276
10277   // Operand is a BUILD_VECTOR node, see if we can constant fold it.
10278   SmallVector<SDValue, 8> Ops;
10279   for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
10280     SDValue Op = N0.getOperand(i);
10281     if (Op.getOpcode() != ISD::UNDEF &&
10282         Op.getOpcode() != ISD::ConstantFP)
10283       break;
10284     EVT EltVT = Op.getValueType();
10285     SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(N0), EltVT, Op);
10286     if (FoldOp.getOpcode() != ISD::UNDEF &&
10287         FoldOp.getOpcode() != ISD::ConstantFP)
10288       break;
10289     Ops.push_back(FoldOp);
10290     AddToWorkList(FoldOp.getNode());
10291   }
10292
10293   if (Ops.size() != N0.getNumOperands())
10294     return SDValue();
10295
10296   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
10297                      N0.getValueType(), &Ops[0], Ops.size());
10298 }
10299
10300 SDValue DAGCombiner::SimplifySelect(SDLoc DL, SDValue N0,
10301                                     SDValue N1, SDValue N2){
10302   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
10303
10304   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
10305                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
10306
10307   // If we got a simplified select_cc node back from SimplifySelectCC, then
10308   // break it down into a new SETCC node, and a new SELECT node, and then return
10309   // the SELECT node, since we were called with a SELECT node.
10310   if (SCC.getNode()) {
10311     // Check to see if we got a select_cc back (to turn into setcc/select).
10312     // Otherwise, just return whatever node we got back, like fabs.
10313     if (SCC.getOpcode() == ISD::SELECT_CC) {
10314       SDValue SETCC = DAG.getNode(ISD::SETCC, SDLoc(N0),
10315                                   N0.getValueType(),
10316                                   SCC.getOperand(0), SCC.getOperand(1),
10317                                   SCC.getOperand(4));
10318       AddToWorkList(SETCC.getNode());
10319       return DAG.getSelect(SDLoc(SCC), SCC.getValueType(),
10320                            SCC.getOperand(2), SCC.getOperand(3), SETCC);
10321     }
10322
10323     return SCC;
10324   }
10325   return SDValue();
10326 }
10327
10328 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
10329 /// are the two values being selected between, see if we can simplify the
10330 /// select.  Callers of this should assume that TheSelect is deleted if this
10331 /// returns true.  As such, they should return the appropriate thing (e.g. the
10332 /// node) back to the top-level of the DAG combiner loop to avoid it being
10333 /// looked at.
10334 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
10335                                     SDValue RHS) {
10336
10337   // Cannot simplify select with vector condition
10338   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
10339
10340   // If this is a select from two identical things, try to pull the operation
10341   // through the select.
10342   if (LHS.getOpcode() != RHS.getOpcode() ||
10343       !LHS.hasOneUse() || !RHS.hasOneUse())
10344     return false;
10345
10346   // If this is a load and the token chain is identical, replace the select
10347   // of two loads with a load through a select of the address to load from.
10348   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
10349   // constants have been dropped into the constant pool.
10350   if (LHS.getOpcode() == ISD::LOAD) {
10351     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
10352     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
10353
10354     // Token chains must be identical.
10355     if (LHS.getOperand(0) != RHS.getOperand(0) ||
10356         // Do not let this transformation reduce the number of volatile loads.
10357         LLD->isVolatile() || RLD->isVolatile() ||
10358         // If this is an EXTLOAD, the VT's must match.
10359         LLD->getMemoryVT() != RLD->getMemoryVT() ||
10360         // If this is an EXTLOAD, the kind of extension must match.
10361         (LLD->getExtensionType() != RLD->getExtensionType() &&
10362          // The only exception is if one of the extensions is anyext.
10363          LLD->getExtensionType() != ISD::EXTLOAD &&
10364          RLD->getExtensionType() != ISD::EXTLOAD) ||
10365         // FIXME: this discards src value information.  This is
10366         // over-conservative. It would be beneficial to be able to remember
10367         // both potential memory locations.  Since we are discarding
10368         // src value info, don't do the transformation if the memory
10369         // locations are not in the default address space.
10370         LLD->getPointerInfo().getAddrSpace() != 0 ||
10371         RLD->getPointerInfo().getAddrSpace() != 0 ||
10372         !TLI.isOperationLegalOrCustom(TheSelect->getOpcode(),
10373                                       LLD->getBasePtr().getValueType()))
10374       return false;
10375
10376     // Check that the select condition doesn't reach either load.  If so,
10377     // folding this will induce a cycle into the DAG.  If not, this is safe to
10378     // xform, so create a select of the addresses.
10379     SDValue Addr;
10380     if (TheSelect->getOpcode() == ISD::SELECT) {
10381       SDNode *CondNode = TheSelect->getOperand(0).getNode();
10382       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
10383           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
10384         return false;
10385       // The loads must not depend on one another.
10386       if (LLD->isPredecessorOf(RLD) ||
10387           RLD->isPredecessorOf(LLD))
10388         return false;
10389       Addr = DAG.getSelect(SDLoc(TheSelect),
10390                            LLD->getBasePtr().getValueType(),
10391                            TheSelect->getOperand(0), LLD->getBasePtr(),
10392                            RLD->getBasePtr());
10393     } else {  // Otherwise SELECT_CC
10394       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
10395       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
10396
10397       if ((LLD->hasAnyUseOfValue(1) &&
10398            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
10399           (RLD->hasAnyUseOfValue(1) &&
10400            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
10401         return false;
10402
10403       Addr = DAG.getNode(ISD::SELECT_CC, SDLoc(TheSelect),
10404                          LLD->getBasePtr().getValueType(),
10405                          TheSelect->getOperand(0),
10406                          TheSelect->getOperand(1),
10407                          LLD->getBasePtr(), RLD->getBasePtr(),
10408                          TheSelect->getOperand(4));
10409     }
10410
10411     SDValue Load;
10412     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
10413       Load = DAG.getLoad(TheSelect->getValueType(0),
10414                          SDLoc(TheSelect),
10415                          // FIXME: Discards pointer and TBAA info.
10416                          LLD->getChain(), Addr, MachinePointerInfo(),
10417                          LLD->isVolatile(), LLD->isNonTemporal(),
10418                          LLD->isInvariant(), LLD->getAlignment());
10419     } else {
10420       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
10421                             RLD->getExtensionType() : LLD->getExtensionType(),
10422                             SDLoc(TheSelect),
10423                             TheSelect->getValueType(0),
10424                             // FIXME: Discards pointer and TBAA info.
10425                             LLD->getChain(), Addr, MachinePointerInfo(),
10426                             LLD->getMemoryVT(), LLD->isVolatile(),
10427                             LLD->isNonTemporal(), LLD->getAlignment());
10428     }
10429
10430     // Users of the select now use the result of the load.
10431     CombineTo(TheSelect, Load);
10432
10433     // Users of the old loads now use the new load's chain.  We know the
10434     // old-load value is dead now.
10435     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
10436     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
10437     return true;
10438   }
10439
10440   return false;
10441 }
10442
10443 /// SimplifySelectCC - Simplify an expression of the form (N0 cond N1) ? N2 : N3
10444 /// where 'cond' is the comparison specified by CC.
10445 SDValue DAGCombiner::SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1,
10446                                       SDValue N2, SDValue N3,
10447                                       ISD::CondCode CC, bool NotExtCompare) {
10448   // (x ? y : y) -> y.
10449   if (N2 == N3) return N2;
10450
10451   EVT VT = N2.getValueType();
10452   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
10453   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
10454   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.getNode());
10455
10456   // Determine if the condition we're dealing with is constant
10457   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
10458                               N0, N1, CC, DL, false);
10459   if (SCC.getNode()) AddToWorkList(SCC.getNode());
10460   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode());
10461
10462   // fold select_cc true, x, y -> x
10463   if (SCCC && !SCCC->isNullValue())
10464     return N2;
10465   // fold select_cc false, x, y -> y
10466   if (SCCC && SCCC->isNullValue())
10467     return N3;
10468
10469   // Check to see if we can simplify the select into an fabs node
10470   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
10471     // Allow either -0.0 or 0.0
10472     if (CFP->getValueAPF().isZero()) {
10473       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
10474       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
10475           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
10476           N2 == N3.getOperand(0))
10477         return DAG.getNode(ISD::FABS, DL, VT, N0);
10478
10479       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
10480       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
10481           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
10482           N2.getOperand(0) == N3)
10483         return DAG.getNode(ISD::FABS, DL, VT, N3);
10484     }
10485   }
10486
10487   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
10488   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
10489   // in it.  This is a win when the constant is not otherwise available because
10490   // it replaces two constant pool loads with one.  We only do this if the FP
10491   // type is known to be legal, because if it isn't, then we are before legalize
10492   // types an we want the other legalization to happen first (e.g. to avoid
10493   // messing with soft float) and if the ConstantFP is not legal, because if
10494   // it is legal, we may not need to store the FP constant in a constant pool.
10495   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
10496     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
10497       if (TLI.isTypeLegal(N2.getValueType()) &&
10498           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
10499            TargetLowering::Legal) &&
10500           // If both constants have multiple uses, then we won't need to do an
10501           // extra load, they are likely around in registers for other users.
10502           (TV->hasOneUse() || FV->hasOneUse())) {
10503         Constant *Elts[] = {
10504           const_cast<ConstantFP*>(FV->getConstantFPValue()),
10505           const_cast<ConstantFP*>(TV->getConstantFPValue())
10506         };
10507         Type *FPTy = Elts[0]->getType();
10508         const DataLayout &TD = *TLI.getDataLayout();
10509
10510         // Create a ConstantArray of the two constants.
10511         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
10512         SDValue CPIdx = DAG.getConstantPool(CA, TLI.getPointerTy(),
10513                                             TD.getPrefTypeAlignment(FPTy));
10514         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
10515
10516         // Get the offsets to the 0 and 1 element of the array so that we can
10517         // select between them.
10518         SDValue Zero = DAG.getIntPtrConstant(0);
10519         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
10520         SDValue One = DAG.getIntPtrConstant(EltSize);
10521
10522         SDValue Cond = DAG.getSetCC(DL,
10523                                     getSetCCResultType(N0.getValueType()),
10524                                     N0, N1, CC);
10525         AddToWorkList(Cond.getNode());
10526         SDValue CstOffset = DAG.getSelect(DL, Zero.getValueType(),
10527                                           Cond, One, Zero);
10528         AddToWorkList(CstOffset.getNode());
10529         CPIdx = DAG.getNode(ISD::ADD, DL, CPIdx.getValueType(), CPIdx,
10530                             CstOffset);
10531         AddToWorkList(CPIdx.getNode());
10532         return DAG.getLoad(TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
10533                            MachinePointerInfo::getConstantPool(), false,
10534                            false, false, Alignment);
10535
10536       }
10537     }
10538
10539   // Check to see if we can perform the "gzip trick", transforming
10540   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
10541   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
10542       (N1C->isNullValue() ||                         // (a < 0) ? b : 0
10543        (N1C->getAPIntValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
10544     EVT XType = N0.getValueType();
10545     EVT AType = N2.getValueType();
10546     if (XType.bitsGE(AType)) {
10547       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
10548       // single-bit constant.
10549       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue()-1)) == 0)) {
10550         unsigned ShCtV = N2C->getAPIntValue().logBase2();
10551         ShCtV = XType.getSizeInBits()-ShCtV-1;
10552         SDValue ShCt = DAG.getConstant(ShCtV,
10553                                        getShiftAmountTy(N0.getValueType()));
10554         SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0),
10555                                     XType, N0, ShCt);
10556         AddToWorkList(Shift.getNode());
10557
10558         if (XType.bitsGT(AType)) {
10559           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
10560           AddToWorkList(Shift.getNode());
10561         }
10562
10563         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
10564       }
10565
10566       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0),
10567                                   XType, N0,
10568                                   DAG.getConstant(XType.getSizeInBits()-1,
10569                                          getShiftAmountTy(N0.getValueType())));
10570       AddToWorkList(Shift.getNode());
10571
10572       if (XType.bitsGT(AType)) {
10573         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
10574         AddToWorkList(Shift.getNode());
10575       }
10576
10577       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
10578     }
10579   }
10580
10581   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
10582   // where y is has a single bit set.
10583   // A plaintext description would be, we can turn the SELECT_CC into an AND
10584   // when the condition can be materialized as an all-ones register.  Any
10585   // single bit-test can be materialized as an all-ones register with
10586   // shift-left and shift-right-arith.
10587   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
10588       N0->getValueType(0) == VT &&
10589       N1C && N1C->isNullValue() &&
10590       N2C && N2C->isNullValue()) {
10591     SDValue AndLHS = N0->getOperand(0);
10592     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
10593     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
10594       // Shift the tested bit over the sign bit.
10595       APInt AndMask = ConstAndRHS->getAPIntValue();
10596       SDValue ShlAmt =
10597         DAG.getConstant(AndMask.countLeadingZeros(),
10598                         getShiftAmountTy(AndLHS.getValueType()));
10599       SDValue Shl = DAG.getNode(ISD::SHL, SDLoc(N0), VT, AndLHS, ShlAmt);
10600
10601       // Now arithmetic right shift it all the way over, so the result is either
10602       // all-ones, or zero.
10603       SDValue ShrAmt =
10604         DAG.getConstant(AndMask.getBitWidth()-1,
10605                         getShiftAmountTy(Shl.getValueType()));
10606       SDValue Shr = DAG.getNode(ISD::SRA, SDLoc(N0), VT, Shl, ShrAmt);
10607
10608       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
10609     }
10610   }
10611
10612   // fold select C, 16, 0 -> shl C, 4
10613   if (N2C && N3C && N3C->isNullValue() && N2C->getAPIntValue().isPowerOf2() &&
10614     TLI.getBooleanContents(N0.getValueType().isVector()) ==
10615       TargetLowering::ZeroOrOneBooleanContent) {
10616
10617     // If the caller doesn't want us to simplify this into a zext of a compare,
10618     // don't do it.
10619     if (NotExtCompare && N2C->getAPIntValue() == 1)
10620       return SDValue();
10621
10622     // Get a SetCC of the condition
10623     // NOTE: Don't create a SETCC if it's not legal on this target.
10624     if (!LegalOperations ||
10625         TLI.isOperationLegal(ISD::SETCC,
10626           LegalTypes ? getSetCCResultType(N0.getValueType()) : MVT::i1)) {
10627       SDValue Temp, SCC;
10628       // cast from setcc result type to select result type
10629       if (LegalTypes) {
10630         SCC  = DAG.getSetCC(DL, getSetCCResultType(N0.getValueType()),
10631                             N0, N1, CC);
10632         if (N2.getValueType().bitsLT(SCC.getValueType()))
10633           Temp = DAG.getZeroExtendInReg(SCC, SDLoc(N2),
10634                                         N2.getValueType());
10635         else
10636           Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
10637                              N2.getValueType(), SCC);
10638       } else {
10639         SCC  = DAG.getSetCC(SDLoc(N0), MVT::i1, N0, N1, CC);
10640         Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
10641                            N2.getValueType(), SCC);
10642       }
10643
10644       AddToWorkList(SCC.getNode());
10645       AddToWorkList(Temp.getNode());
10646
10647       if (N2C->getAPIntValue() == 1)
10648         return Temp;
10649
10650       // shl setcc result by log2 n2c
10651       return DAG.getNode(
10652           ISD::SHL, DL, N2.getValueType(), Temp,
10653           DAG.getConstant(N2C->getAPIntValue().logBase2(),
10654                           getShiftAmountTy(Temp.getValueType())));
10655     }
10656   }
10657
10658   // Check to see if this is the equivalent of setcc
10659   // FIXME: Turn all of these into setcc if setcc if setcc is legal
10660   // otherwise, go ahead with the folds.
10661   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getAPIntValue() == 1ULL)) {
10662     EVT XType = N0.getValueType();
10663     if (!LegalOperations ||
10664         TLI.isOperationLegal(ISD::SETCC, getSetCCResultType(XType))) {
10665       SDValue Res = DAG.getSetCC(DL, getSetCCResultType(XType), N0, N1, CC);
10666       if (Res.getValueType() != VT)
10667         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
10668       return Res;
10669     }
10670
10671     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
10672     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
10673         (!LegalOperations ||
10674          TLI.isOperationLegal(ISD::CTLZ, XType))) {
10675       SDValue Ctlz = DAG.getNode(ISD::CTLZ, SDLoc(N0), XType, N0);
10676       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
10677                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
10678                                        getShiftAmountTy(Ctlz.getValueType())));
10679     }
10680     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
10681     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
10682       SDValue NegN0 = DAG.getNode(ISD::SUB, SDLoc(N0),
10683                                   XType, DAG.getConstant(0, XType), N0);
10684       SDValue NotN0 = DAG.getNOT(SDLoc(N0), N0, XType);
10685       return DAG.getNode(ISD::SRL, DL, XType,
10686                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
10687                          DAG.getConstant(XType.getSizeInBits()-1,
10688                                          getShiftAmountTy(XType)));
10689     }
10690     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
10691     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
10692       SDValue Sign = DAG.getNode(ISD::SRL, SDLoc(N0), XType, N0,
10693                                  DAG.getConstant(XType.getSizeInBits()-1,
10694                                          getShiftAmountTy(N0.getValueType())));
10695       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, XType));
10696     }
10697   }
10698
10699   // Check to see if this is an integer abs.
10700   // select_cc setg[te] X,  0,  X, -X ->
10701   // select_cc setgt    X, -1,  X, -X ->
10702   // select_cc setl[te] X,  0, -X,  X ->
10703   // select_cc setlt    X,  1, -X,  X ->
10704   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
10705   if (N1C) {
10706     ConstantSDNode *SubC = NULL;
10707     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
10708          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
10709         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
10710       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
10711     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
10712               (N1C->isOne() && CC == ISD::SETLT)) &&
10713              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
10714       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
10715
10716     EVT XType = N0.getValueType();
10717     if (SubC && SubC->isNullValue() && XType.isInteger()) {
10718       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0), XType,
10719                                   N0,
10720                                   DAG.getConstant(XType.getSizeInBits()-1,
10721                                          getShiftAmountTy(N0.getValueType())));
10722       SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N0),
10723                                 XType, N0, Shift);
10724       AddToWorkList(Shift.getNode());
10725       AddToWorkList(Add.getNode());
10726       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
10727     }
10728   }
10729
10730   return SDValue();
10731 }
10732
10733 /// SimplifySetCC - This is a stub for TargetLowering::SimplifySetCC.
10734 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
10735                                    SDValue N1, ISD::CondCode Cond,
10736                                    SDLoc DL, bool foldBooleans) {
10737   TargetLowering::DAGCombinerInfo
10738     DagCombineInfo(DAG, Level, false, this);
10739   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
10740 }
10741
10742 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
10743 /// return a DAG expression to select that will generate the same value by
10744 /// multiplying by a magic number.  See:
10745 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
10746 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
10747   std::vector<SDNode*> Built;
10748   SDValue S = TLI.BuildSDIV(N, DAG, LegalOperations, &Built);
10749
10750   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
10751        ii != ee; ++ii)
10752     AddToWorkList(*ii);
10753   return S;
10754 }
10755
10756 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
10757 /// return a DAG expression to select that will generate the same value by
10758 /// multiplying by a magic number.  See:
10759 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
10760 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
10761   std::vector<SDNode*> Built;
10762   SDValue S = TLI.BuildUDIV(N, DAG, LegalOperations, &Built);
10763
10764   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
10765        ii != ee; ++ii)
10766     AddToWorkList(*ii);
10767   return S;
10768 }
10769
10770 /// FindBaseOffset - Return true if base is a frame index, which is known not
10771 // to alias with anything but itself.  Provides base object and offset as
10772 // results.
10773 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
10774                            const GlobalValue *&GV, const void *&CV) {
10775   // Assume it is a primitive operation.
10776   Base = Ptr; Offset = 0; GV = 0; CV = 0;
10777
10778   // If it's an adding a simple constant then integrate the offset.
10779   if (Base.getOpcode() == ISD::ADD) {
10780     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
10781       Base = Base.getOperand(0);
10782       Offset += C->getZExtValue();
10783     }
10784   }
10785
10786   // Return the underlying GlobalValue, and update the Offset.  Return false
10787   // for GlobalAddressSDNode since the same GlobalAddress may be represented
10788   // by multiple nodes with different offsets.
10789   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
10790     GV = G->getGlobal();
10791     Offset += G->getOffset();
10792     return false;
10793   }
10794
10795   // Return the underlying Constant value, and update the Offset.  Return false
10796   // for ConstantSDNodes since the same constant pool entry may be represented
10797   // by multiple nodes with different offsets.
10798   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
10799     CV = C->isMachineConstantPoolEntry() ? (const void *)C->getMachineCPVal()
10800                                          : (const void *)C->getConstVal();
10801     Offset += C->getOffset();
10802     return false;
10803   }
10804   // If it's any of the following then it can't alias with anything but itself.
10805   return isa<FrameIndexSDNode>(Base);
10806 }
10807
10808 /// isAlias - Return true if there is any possibility that the two addresses
10809 /// overlap.
10810 bool DAGCombiner::isAlias(SDValue Ptr1, int64_t Size1, bool IsVolatile1,
10811                           const Value *SrcValue1, int SrcValueOffset1,
10812                           unsigned SrcValueAlign1,
10813                           const MDNode *TBAAInfo1,
10814                           SDValue Ptr2, int64_t Size2, bool IsVolatile2,
10815                           const Value *SrcValue2, int SrcValueOffset2,
10816                           unsigned SrcValueAlign2,
10817                           const MDNode *TBAAInfo2) const {
10818   // If they are the same then they must be aliases.
10819   if (Ptr1 == Ptr2) return true;
10820
10821   // If they are both volatile then they cannot be reordered.
10822   if (IsVolatile1 && IsVolatile2) return true;
10823
10824   // Gather base node and offset information.
10825   SDValue Base1, Base2;
10826   int64_t Offset1, Offset2;
10827   const GlobalValue *GV1, *GV2;
10828   const void *CV1, *CV2;
10829   bool isFrameIndex1 = FindBaseOffset(Ptr1, Base1, Offset1, GV1, CV1);
10830   bool isFrameIndex2 = FindBaseOffset(Ptr2, Base2, Offset2, GV2, CV2);
10831
10832   // If they have a same base address then check to see if they overlap.
10833   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
10834     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
10835
10836   // It is possible for different frame indices to alias each other, mostly
10837   // when tail call optimization reuses return address slots for arguments.
10838   // To catch this case, look up the actual index of frame indices to compute
10839   // the real alias relationship.
10840   if (isFrameIndex1 && isFrameIndex2) {
10841     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
10842     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
10843     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
10844     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
10845   }
10846
10847   // Otherwise, if we know what the bases are, and they aren't identical, then
10848   // we know they cannot alias.
10849   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
10850     return false;
10851
10852   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
10853   // compared to the size and offset of the access, we may be able to prove they
10854   // do not alias.  This check is conservative for now to catch cases created by
10855   // splitting vector types.
10856   if ((SrcValueAlign1 == SrcValueAlign2) &&
10857       (SrcValueOffset1 != SrcValueOffset2) &&
10858       (Size1 == Size2) && (SrcValueAlign1 > Size1)) {
10859     int64_t OffAlign1 = SrcValueOffset1 % SrcValueAlign1;
10860     int64_t OffAlign2 = SrcValueOffset2 % SrcValueAlign1;
10861
10862     // There is no overlap between these relatively aligned accesses of similar
10863     // size, return no alias.
10864     if ((OffAlign1 + Size1) <= OffAlign2 || (OffAlign2 + Size2) <= OffAlign1)
10865       return false;
10866   }
10867
10868   bool UseAA = CombinerGlobalAA.getNumOccurrences() > 0 ? CombinerGlobalAA :
10869     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
10870   if (UseAA && SrcValue1 && SrcValue2) {
10871     // Use alias analysis information.
10872     int64_t MinOffset = std::min(SrcValueOffset1, SrcValueOffset2);
10873     int64_t Overlap1 = Size1 + SrcValueOffset1 - MinOffset;
10874     int64_t Overlap2 = Size2 + SrcValueOffset2 - MinOffset;
10875     AliasAnalysis::AliasResult AAResult =
10876       AA.alias(AliasAnalysis::Location(SrcValue1, Overlap1, TBAAInfo1),
10877                AliasAnalysis::Location(SrcValue2, Overlap2, TBAAInfo2));
10878     if (AAResult == AliasAnalysis::NoAlias)
10879       return false;
10880   }
10881
10882   // Otherwise we have to assume they alias.
10883   return true;
10884 }
10885
10886 bool DAGCombiner::isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) {
10887   SDValue Ptr0, Ptr1;
10888   int64_t Size0, Size1;
10889   bool IsVolatile0, IsVolatile1;
10890   const Value *SrcValue0, *SrcValue1;
10891   int SrcValueOffset0, SrcValueOffset1;
10892   unsigned SrcValueAlign0, SrcValueAlign1;
10893   const MDNode *SrcTBAAInfo0, *SrcTBAAInfo1;
10894   FindAliasInfo(Op0, Ptr0, Size0, IsVolatile0, SrcValue0, SrcValueOffset0,
10895                 SrcValueAlign0, SrcTBAAInfo0);
10896   FindAliasInfo(Op1, Ptr1, Size1, IsVolatile1, SrcValue1, SrcValueOffset1,
10897                 SrcValueAlign1, SrcTBAAInfo1);
10898   return isAlias(Ptr0, Size0, IsVolatile0, SrcValue0, SrcValueOffset0,
10899                  SrcValueAlign0, SrcTBAAInfo0,
10900                  Ptr1, Size1, IsVolatile1, SrcValue1, SrcValueOffset1,
10901                  SrcValueAlign1, SrcTBAAInfo1);
10902 }
10903
10904 /// FindAliasInfo - Extracts the relevant alias information from the memory
10905 /// node.  Returns true if the operand was a nonvolatile load.
10906 bool DAGCombiner::FindAliasInfo(SDNode *N,
10907                                 SDValue &Ptr, int64_t &Size, bool &IsVolatile,
10908                                 const Value *&SrcValue,
10909                                 int &SrcValueOffset,
10910                                 unsigned &SrcValueAlign,
10911                                 const MDNode *&TBAAInfo) const {
10912   LSBaseSDNode *LS = cast<LSBaseSDNode>(N);
10913
10914   Ptr = LS->getBasePtr();
10915   Size = LS->getMemoryVT().getSizeInBits() >> 3;
10916   IsVolatile = LS->isVolatile();
10917   SrcValue = LS->getSrcValue();
10918   SrcValueOffset = LS->getSrcValueOffset();
10919   SrcValueAlign = LS->getOriginalAlignment();
10920   TBAAInfo = LS->getTBAAInfo();
10921   return isa<LoadSDNode>(LS) && !IsVolatile;
10922 }
10923
10924 /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
10925 /// looking for aliasing nodes and adding them to the Aliases vector.
10926 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
10927                                    SmallVectorImpl<SDValue> &Aliases) {
10928   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
10929   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
10930
10931   // Get alias information for node.
10932   SDValue Ptr;
10933   int64_t Size;
10934   bool IsVolatile;
10935   const Value *SrcValue;
10936   int SrcValueOffset;
10937   unsigned SrcValueAlign;
10938   const MDNode *SrcTBAAInfo;
10939   bool IsLoad = FindAliasInfo(N, Ptr, Size, IsVolatile, SrcValue,
10940                               SrcValueOffset, SrcValueAlign, SrcTBAAInfo);
10941
10942   // Starting off.
10943   Chains.push_back(OriginalChain);
10944   unsigned Depth = 0;
10945
10946   // Look at each chain and determine if it is an alias.  If so, add it to the
10947   // aliases list.  If not, then continue up the chain looking for the next
10948   // candidate.
10949   while (!Chains.empty()) {
10950     SDValue Chain = Chains.back();
10951     Chains.pop_back();
10952
10953     // For TokenFactor nodes, look at each operand and only continue up the
10954     // chain until we find two aliases.  If we've seen two aliases, assume we'll
10955     // find more and revert to original chain since the xform is unlikely to be
10956     // profitable.
10957     //
10958     // FIXME: The depth check could be made to return the last non-aliasing
10959     // chain we found before we hit a tokenfactor rather than the original
10960     // chain.
10961     if (Depth > 6 || Aliases.size() == 2) {
10962       Aliases.clear();
10963       Aliases.push_back(OriginalChain);
10964       break;
10965     }
10966
10967     // Don't bother if we've been before.
10968     if (!Visited.insert(Chain.getNode()))
10969       continue;
10970
10971     switch (Chain.getOpcode()) {
10972     case ISD::EntryToken:
10973       // Entry token is ideal chain operand, but handled in FindBetterChain.
10974       break;
10975
10976     case ISD::LOAD:
10977     case ISD::STORE: {
10978       // Get alias information for Chain.
10979       SDValue OpPtr;
10980       int64_t OpSize;
10981       bool OpIsVolatile;
10982       const Value *OpSrcValue;
10983       int OpSrcValueOffset;
10984       unsigned OpSrcValueAlign;
10985       const MDNode *OpSrcTBAAInfo;
10986       bool IsOpLoad = FindAliasInfo(Chain.getNode(), OpPtr, OpSize,
10987                                     OpIsVolatile, OpSrcValue, OpSrcValueOffset,
10988                                     OpSrcValueAlign,
10989                                     OpSrcTBAAInfo);
10990
10991       // If chain is alias then stop here.
10992       if (!(IsLoad && IsOpLoad) &&
10993           isAlias(Ptr, Size, IsVolatile, SrcValue, SrcValueOffset,
10994                   SrcValueAlign, SrcTBAAInfo,
10995                   OpPtr, OpSize, OpIsVolatile, OpSrcValue, OpSrcValueOffset,
10996                   OpSrcValueAlign, OpSrcTBAAInfo)) {
10997         Aliases.push_back(Chain);
10998       } else {
10999         // Look further up the chain.
11000         Chains.push_back(Chain.getOperand(0));
11001         ++Depth;
11002       }
11003       break;
11004     }
11005
11006     case ISD::TokenFactor:
11007       // We have to check each of the operands of the token factor for "small"
11008       // token factors, so we queue them up.  Adding the operands to the queue
11009       // (stack) in reverse order maintains the original order and increases the
11010       // likelihood that getNode will find a matching token factor (CSE.)
11011       if (Chain.getNumOperands() > 16) {
11012         Aliases.push_back(Chain);
11013         break;
11014       }
11015       for (unsigned n = Chain.getNumOperands(); n;)
11016         Chains.push_back(Chain.getOperand(--n));
11017       ++Depth;
11018       break;
11019
11020     default:
11021       // For all other instructions we will just have to take what we can get.
11022       Aliases.push_back(Chain);
11023       break;
11024     }
11025   }
11026 }
11027
11028 /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes, looking
11029 /// for a better chain (aliasing node.)
11030 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
11031   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
11032
11033   // Accumulate all the aliases to this node.
11034   GatherAllAliases(N, OldChain, Aliases);
11035
11036   // If no operands then chain to entry token.
11037   if (Aliases.size() == 0)
11038     return DAG.getEntryNode();
11039
11040   // If a single operand then chain to it.  We don't need to revisit it.
11041   if (Aliases.size() == 1)
11042     return Aliases[0];
11043
11044   // Construct a custom tailored token factor.
11045   return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other,
11046                      &Aliases[0], Aliases.size());
11047 }
11048
11049 // SelectionDAG::Combine - This is the entry point for the file.
11050 //
11051 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
11052                            CodeGenOpt::Level OptLevel) {
11053   /// run - This is the main entry point to this class.
11054   ///
11055   DAGCombiner(*this, AA, OptLevel).Run(Level);
11056 }