lib/CodeGen/SelectionDAG/DAGCombiner.cpp

   1 //===-- DAGCombiner.cpp - Implement a DAG node combiner -------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This pass combines dag nodes to form fewer, simpler DAG nodes.  It can be run
  11 // both before and after the DAG is legalized.
  12 //
  13 // This pass is not a substitute for the LLVM IR instcombine pass. This pass is
  14 // primarily intended to handle simplification opportunities that are implicit
  15 // in the LLVM IR and exposed by the various codegen lowering phases.
  16 //
  17 //===----------------------------------------------------------------------===//
  18
  19 #define DEBUG_TYPE "dagcombine"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21 #include "llvm/ADT/SmallPtrSet.h"
  22 #include "llvm/ADT/Statistic.h"
  23 #include "llvm/Analysis/AliasAnalysis.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineFunction.h"
  26 #include "llvm/IR/DataLayout.h"
  27 #include "llvm/IR/DerivedTypes.h"
  28 #include "llvm/IR/Function.h"
  29 #include "llvm/IR/LLVMContext.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/Support/raw_ostream.h"
  35 #include "llvm/Target/TargetLowering.h"
  36 #include "llvm/Target/TargetMachine.h"
  37 #include "llvm/Target/TargetOptions.h"
  38 #include "llvm/Target/TargetRegisterInfo.h"
  39 #include "llvm/Target/TargetSubtargetInfo.h"
  40 #include <algorithm>
  41 using namespace llvm;
  42
  43 STATISTIC(NodesCombined   , "Number of dag nodes combined");
  44 STATISTIC(PreIndexedNodes , "Number of pre-indexed nodes created");
  45 STATISTIC(PostIndexedNodes, "Number of post-indexed nodes created");
  46 STATISTIC(OpsNarrowed     , "Number of load/op/store narrowed");
  47 STATISTIC(LdStFP2Int      , "Number of fp load/store pairs transformed to int");
  48 STATISTIC(SlicedLoads, "Number of load sliced");
  49
  50 namespace {
  51   static cl::opt<bool>
  52     CombinerAA("combiner-alias-analysis", cl::Hidden,
  53                cl::desc("Turn on alias analysis during testing"));
  54
  55   static cl::opt<bool>
  56     CombinerGlobalAA("combiner-global-alias-analysis", cl::Hidden,
  57                cl::desc("Include global information in alias analysis"));
  58
  59   /// Hidden option to stress test load slicing, i.e., when this option
  60   /// is enabled, load slicing bypasses most of its profitability guards.
  61   static cl::opt<bool>
  62   StressLoadSlicing("combiner-stress-load-slicing", cl::Hidden,
  63                     cl::desc("Bypass the profitability model of load "
  64                              "slicing"),
  65                     cl::init(false));
  66
  67 //------------------------------ DAGCombiner ---------------------------------//
  68
  69   class DAGCombiner {
  70     SelectionDAG &DAG;
  71     const TargetLowering &TLI;
  72     CombineLevel Level;
  73     CodeGenOpt::Level OptLevel;
  74     bool LegalOperations;
  75     bool LegalTypes;
  76     bool ForCodeSize;
  77
  78     // Worklist of all of the nodes that need to be simplified.
  79     //
  80     // This has the semantics that when adding to the worklist,
  81     // the item added must be next to be processed. It should
  82     // also only appear once. The naive approach to this takes
  83     // linear time.
  84     //
  85     // To reduce the insert/remove time to logarithmic, we use
  86     // a set and a vector to maintain our worklist.
  87     //
  88     // The set contains the items on the worklist, but does not
  89     // maintain the order they should be visited.
  90     //
  91     // The vector maintains the order nodes should be visited, but may
  92     // contain duplicate or removed nodes. When choosing a node to
  93     // visit, we pop off the order stack until we find an item that is
  94     // also in the contents set. All operations are O(log N).
  95     SmallPtrSet<SDNode*, 64> WorkListContents;
  96     SmallVector<SDNode*, 64> WorkListOrder;
  97
  98     // AA - Used for DAG load/store alias analysis.
  99     AliasAnalysis &AA;
 100
 101     /// AddUsersToWorkList - When an instruction is simplified, add all users of
 102     /// the instruction to the work lists because they might get more simplified
 103     /// now.
 104     ///
 105     void AddUsersToWorkList(SDNode *N) {
 106       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
 107            UI != UE; ++UI)
 108         AddToWorkList(*UI);
 109     }
 110
 111     /// visit - call the node-specific routine that knows how to fold each
 112     /// particular type of node.
 113     SDValue visit(SDNode *N);
 114
 115   public:
 116     /// AddToWorkList - Add to the work list making sure its instance is at the
 117     /// back (next to be processed.)
 118     void AddToWorkList(SDNode *N) {
 119       WorkListContents.insert(N);
 120       WorkListOrder.push_back(N);
 121     }
 122
 123     /// removeFromWorkList - remove all instances of N from the worklist.
 124     ///
 125     void removeFromWorkList(SDNode *N) {
 126       WorkListContents.erase(N);
 127     }
 128
 129     SDValue CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 130                       bool AddTo = true);
 131
 132     SDValue CombineTo(SDNode *N, SDValue Res, bool AddTo = true) {
 133       return CombineTo(N, &Res, 1, AddTo);
 134     }
 135
 136     SDValue CombineTo(SDNode *N, SDValue Res0, SDValue Res1,
 137                       bool AddTo = true) {
 138       SDValue To[] = { Res0, Res1 };
 139       return CombineTo(N, To, 2, AddTo);
 140     }
 141
 142     void CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO);
 143
 144   private:
 145
 146     /// SimplifyDemandedBits - Check the specified integer node value to see if
 147     /// it can be simplified or if things it uses can be simplified by bit
 148     /// propagation.  If so, return true.
 149     bool SimplifyDemandedBits(SDValue Op) {
 150       unsigned BitWidth = Op.getValueType().getScalarType().getSizeInBits();
 151       APInt Demanded = APInt::getAllOnesValue(BitWidth);
 152       return SimplifyDemandedBits(Op, Demanded);
 153     }
 154
 155     bool SimplifyDemandedBits(SDValue Op, const APInt &Demanded);
 156
 157     bool CombineToPreIndexedLoadStore(SDNode *N);
 158     bool CombineToPostIndexedLoadStore(SDNode *N);
 159     bool SliceUpLoad(SDNode *N);
 160
 161     void ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad);
 162     SDValue PromoteOperand(SDValue Op, EVT PVT, bool &Replace);
 163     SDValue SExtPromoteOperand(SDValue Op, EVT PVT);
 164     SDValue ZExtPromoteOperand(SDValue Op, EVT PVT);
 165     SDValue PromoteIntBinOp(SDValue Op);
 166     SDValue PromoteIntShiftOp(SDValue Op);
 167     SDValue PromoteExtend(SDValue Op);
 168     bool PromoteLoad(SDValue Op);
 169
 170     void ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
 171                          SDValue Trunc, SDValue ExtLoad, SDLoc DL,
 172                          ISD::NodeType ExtType);
 173
 174     /// combine - call the node-specific routine that knows how to fold each
 175     /// particular type of node. If that doesn't do anything, try the
 176     /// target-specific DAG combines.
 177     SDValue combine(SDNode *N);
 178
 179     // Visitation implementation - Implement dag node combining for different
 180     // node types.  The semantics are as follows:
 181     // Return Value:
 182     //   SDValue.getNode() == 0 - No change was made
 183     //   SDValue.getNode() == N - N was replaced, is dead and has been handled.
 184     //   otherwise              - N should be replaced by the returned Operand.
 185     //
 186     SDValue visitTokenFactor(SDNode *N);
 187     SDValue visitMERGE_VALUES(SDNode *N);
 188     SDValue visitADD(SDNode *N);
 189     SDValue visitSUB(SDNode *N);
 190     SDValue visitADDC(SDNode *N);
 191     SDValue visitSUBC(SDNode *N);
 192     SDValue visitADDE(SDNode *N);
 193     SDValue visitSUBE(SDNode *N);
 194     SDValue visitMUL(SDNode *N);
 195     SDValue visitSDIV(SDNode *N);
 196     SDValue visitUDIV(SDNode *N);
 197     SDValue visitSREM(SDNode *N);
 198     SDValue visitUREM(SDNode *N);
 199     SDValue visitMULHU(SDNode *N);
 200     SDValue visitMULHS(SDNode *N);
 201     SDValue visitSMUL_LOHI(SDNode *N);
 202     SDValue visitUMUL_LOHI(SDNode *N);
 203     SDValue visitSMULO(SDNode *N);
 204     SDValue visitUMULO(SDNode *N);
 205     SDValue visitSDIVREM(SDNode *N);
 206     SDValue visitUDIVREM(SDNode *N);
 207     SDValue visitAND(SDNode *N);
 208     SDValue visitOR(SDNode *N);
 209     SDValue visitXOR(SDNode *N);
 210     SDValue SimplifyVBinOp(SDNode *N);
 211     SDValue SimplifyVUnaryOp(SDNode *N);
 212     SDValue visitSHL(SDNode *N);
 213     SDValue visitSRA(SDNode *N);
 214     SDValue visitSRL(SDNode *N);
 215     SDValue visitCTLZ(SDNode *N);
 216     SDValue visitCTLZ_ZERO_UNDEF(SDNode *N);
 217     SDValue visitCTTZ(SDNode *N);
 218     SDValue visitCTTZ_ZERO_UNDEF(SDNode *N);
 219     SDValue visitCTPOP(SDNode *N);
 220     SDValue visitSELECT(SDNode *N);
 221     SDValue visitVSELECT(SDNode *N);
 222     SDValue visitSELECT_CC(SDNode *N);
 223     SDValue visitSETCC(SDNode *N);
 224     SDValue visitSIGN_EXTEND(SDNode *N);
 225     SDValue visitZERO_EXTEND(SDNode *N);
 226     SDValue visitANY_EXTEND(SDNode *N);
 227     SDValue visitSIGN_EXTEND_INREG(SDNode *N);
 228     SDValue visitTRUNCATE(SDNode *N);
 229     SDValue visitBITCAST(SDNode *N);
 230     SDValue visitBUILD_PAIR(SDNode *N);
 231     SDValue visitFADD(SDNode *N);
 232     SDValue visitFSUB(SDNode *N);
 233     SDValue visitFMUL(SDNode *N);
 234     SDValue visitFMA(SDNode *N);
 235     SDValue visitFDIV(SDNode *N);
 236     SDValue visitFREM(SDNode *N);
 237     SDValue visitFCOPYSIGN(SDNode *N);
 238     SDValue visitSINT_TO_FP(SDNode *N);
 239     SDValue visitUINT_TO_FP(SDNode *N);
 240     SDValue visitFP_TO_SINT(SDNode *N);
 241     SDValue visitFP_TO_UINT(SDNode *N);
 242     SDValue visitFP_ROUND(SDNode *N);
 243     SDValue visitFP_ROUND_INREG(SDNode *N);
 244     SDValue visitFP_EXTEND(SDNode *N);
 245     SDValue visitFNEG(SDNode *N);
 246     SDValue visitFABS(SDNode *N);
 247     SDValue visitFCEIL(SDNode *N);
 248     SDValue visitFTRUNC(SDNode *N);
 249     SDValue visitFFLOOR(SDNode *N);
 250     SDValue visitBRCOND(SDNode *N);
 251     SDValue visitBR_CC(SDNode *N);
 252     SDValue visitLOAD(SDNode *N);
 253     SDValue visitSTORE(SDNode *N);
 254     SDValue visitINSERT_VECTOR_ELT(SDNode *N);
 255     SDValue visitEXTRACT_VECTOR_ELT(SDNode *N);
 256     SDValue visitBUILD_VECTOR(SDNode *N);
 257     SDValue visitCONCAT_VECTORS(SDNode *N);
 258     SDValue visitEXTRACT_SUBVECTOR(SDNode *N);
 259     SDValue visitVECTOR_SHUFFLE(SDNode *N);
 260
 261     SDValue XformToShuffleWithZero(SDNode *N);
 262     SDValue ReassociateOps(unsigned Opc, SDLoc DL, SDValue LHS, SDValue RHS);
 263
 264     SDValue visitShiftByConstant(SDNode *N, unsigned Amt);
 265
 266     bool SimplifySelectOps(SDNode *SELECT, SDValue LHS, SDValue RHS);
 267     SDValue SimplifyBinOpWithSameOpcodeHands(SDNode *N);
 268     SDValue SimplifySelect(SDLoc DL, SDValue N0, SDValue N1, SDValue N2);
 269     SDValue SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1, SDValue N2,
 270                              SDValue N3, ISD::CondCode CC,
 271                              bool NotExtCompare = false);
 272     SDValue SimplifySetCC(EVT VT, SDValue N0, SDValue N1, ISD::CondCode Cond,
 273                           SDLoc DL, bool foldBooleans = true);
 274     SDValue SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
 275                                          unsigned HiOp);
 276     SDValue CombineConsecutiveLoads(SDNode *N, EVT VT);
 277     SDValue ConstantFoldBITCASTofBUILD_VECTOR(SDNode *, EVT);
 278     SDValue BuildSDIV(SDNode *N);
 279     SDValue BuildUDIV(SDNode *N);
 280     SDValue MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
 281                                bool DemandHighBits = true);
 282     SDValue MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1);
 283     SDNode *MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL);
 284     SDValue ReduceLoadWidth(SDNode *N);
 285     SDValue ReduceLoadOpStoreWidth(SDNode *N);
 286     SDValue TransformFPLoadStorePair(SDNode *N);
 287     SDValue reduceBuildVecExtToExtBuildVec(SDNode *N);
 288     SDValue reduceBuildVecConvertToConvertBuildVec(SDNode *N);
 289
 290     SDValue GetDemandedBits(SDValue V, const APInt &Mask);
 291
 292     /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
 293     /// looking for aliasing nodes and adding them to the Aliases vector.
 294     void GatherAllAliases(SDNode *N, SDValue OriginalChain,
 295                           SmallVectorImpl<SDValue> &Aliases);
 296
 297     /// isAlias - Return true if there is any possibility that the two addresses
 298     /// overlap.
 299     bool isAlias(SDValue Ptr1, int64_t Size1, bool IsVolatile1,
 300                  const Value *SrcValue1, int SrcValueOffset1,
 301                  unsigned SrcValueAlign1,
 302                  const MDNode *TBAAInfo1,
 303                  SDValue Ptr2, int64_t Size2, bool IsVolatile2,
 304                  const Value *SrcValue2, int SrcValueOffset2,
 305                  unsigned SrcValueAlign2,
 306                  const MDNode *TBAAInfo2) const;
 307
 308     /// isAlias - Return true if there is any possibility that the two addresses
 309     /// overlap.
 310     bool isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1);
 311
 312     /// FindAliasInfo - Extracts the relevant alias information from the memory
 313     /// node.  Returns true if the operand was a load.
 314     bool FindAliasInfo(SDNode *N,
 315                        SDValue &Ptr, int64_t &Size, bool &IsVolatile,
 316                        const Value *&SrcValue, int &SrcValueOffset,
 317                        unsigned &SrcValueAlignment,
 318                        const MDNode *&TBAAInfo) const;
 319
 320     /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes,
 321     /// looking for a better chain (aliasing node.)
 322     SDValue FindBetterChain(SDNode *N, SDValue Chain);
 323
 324     /// Merge consecutive store operations into a wide store.
 325     /// This optimization uses wide integers or vectors when possible.
 326     /// \return True if some memory operations were changed.
 327     bool MergeConsecutiveStores(StoreSDNode *N);
 328
 329   public:
 330     DAGCombiner(SelectionDAG &D, AliasAnalysis &A, CodeGenOpt::Level OL)
 331         : DAG(D), TLI(D.getTargetLoweringInfo()), Level(BeforeLegalizeTypes),
 332           OptLevel(OL), LegalOperations(false), LegalTypes(false), AA(A) {
 333       AttributeSet FnAttrs =
 334           DAG.getMachineFunction().getFunction()->getAttributes();
 335       ForCodeSize =
 336           FnAttrs.hasAttribute(AttributeSet::FunctionIndex,
 337                                Attribute::OptimizeForSize) ||
 338           FnAttrs.hasAttribute(AttributeSet::FunctionIndex, Attribute::MinSize);
 339     }
 340
 341     /// Run - runs the dag combiner on all nodes in the work list
 342     void Run(CombineLevel AtLevel);
 343
 344     SelectionDAG &getDAG() const { return DAG; }
 345
 346     /// getShiftAmountTy - Returns a type large enough to hold any valid
 347     /// shift amount - before type legalization these can be huge.
 348     EVT getShiftAmountTy(EVT LHSTy) {
 349       assert(LHSTy.isInteger() && "Shift amount is not an integer type!");
 350       if (LHSTy.isVector())
 351         return LHSTy;
 352       return LegalTypes ? TLI.getScalarShiftAmountTy(LHSTy)
 353                         : TLI.getPointerTy();
 354     }
 355
 356     /// isTypeLegal - This method returns true if we are running before type
 357     /// legalization or if the specified VT is legal.
 358     bool isTypeLegal(const EVT &VT) {
 359       if (!LegalTypes) return true;
 360       return TLI.isTypeLegal(VT);
 361     }
 362
 363     /// getSetCCResultType - Convenience wrapper around
 364     /// TargetLowering::getSetCCResultType
 365     EVT getSetCCResultType(EVT VT) const {
 366       return TLI.getSetCCResultType(*DAG.getContext(), VT);
 367     }
 368   };
 369 }
 370
 371
 372 namespace {
 373 /// WorkListRemover - This class is a DAGUpdateListener that removes any deleted
 374 /// nodes from the worklist.
 375 class WorkListRemover : public SelectionDAG::DAGUpdateListener {
 376   DAGCombiner &DC;
 377 public:
 378   explicit WorkListRemover(DAGCombiner &dc)
 379     : SelectionDAG::DAGUpdateListener(dc.getDAG()), DC(dc) {}
 380
 381   virtual void NodeDeleted(SDNode *N, SDNode *E) {
 382     DC.removeFromWorkList(N);
 383   }
 384 };
 385 }
 386
 387 //===----------------------------------------------------------------------===//
 388 //  TargetLowering::DAGCombinerInfo implementation
 389 //===----------------------------------------------------------------------===//
 390
 391 void TargetLowering::DAGCombinerInfo::AddToWorklist(SDNode *N) {
 392   ((DAGCombiner*)DC)->AddToWorkList(N);
 393 }
 394
 395 void TargetLowering::DAGCombinerInfo::RemoveFromWorklist(SDNode *N) {
 396   ((DAGCombiner*)DC)->removeFromWorkList(N);
 397 }
 398
 399 SDValue TargetLowering::DAGCombinerInfo::
 400 CombineTo(SDNode *N, const std::vector<SDValue> &To, bool AddTo) {
 401   return ((DAGCombiner*)DC)->CombineTo(N, &To[0], To.size(), AddTo);
 402 }
 403
 404 SDValue TargetLowering::DAGCombinerInfo::
 405 CombineTo(SDNode *N, SDValue Res, bool AddTo) {
 406   return ((DAGCombiner*)DC)->CombineTo(N, Res, AddTo);
 407 }
 408
 409
 410 SDValue TargetLowering::DAGCombinerInfo::
 411 CombineTo(SDNode *N, SDValue Res0, SDValue Res1, bool AddTo) {
 412   return ((DAGCombiner*)DC)->CombineTo(N, Res0, Res1, AddTo);
 413 }
 414
 415 void TargetLowering::DAGCombinerInfo::
 416 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 417   return ((DAGCombiner*)DC)->CommitTargetLoweringOpt(TLO);
 418 }
 419
 420 //===----------------------------------------------------------------------===//
 421 // Helper Functions
 422 //===----------------------------------------------------------------------===//
 423
 424 /// isNegatibleForFree - Return 1 if we can compute the negated form of the
 425 /// specified expression for the same cost as the expression itself, or 2 if we
 426 /// can compute the negated form more cheaply than the expression itself.
 427 static char isNegatibleForFree(SDValue Op, bool LegalOperations,
 428                                const TargetLowering &TLI,
 429                                const TargetOptions *Options,
 430                                unsigned Depth = 0) {
 431   // fneg is removable even if it has multiple uses.
 432   if (Op.getOpcode() == ISD::FNEG) return 2;
 433
 434   // Don't allow anything with multiple uses.
 435   if (!Op.hasOneUse()) return 0;
 436
 437   // Don't recurse exponentially.
 438   if (Depth > 6) return 0;
 439
 440   switch (Op.getOpcode()) {
 441   default: return false;
 442   case ISD::ConstantFP:
 443     // Don't invert constant FP values after legalize.  The negated constant
 444     // isn't necessarily legal.
 445     return LegalOperations ? 0 : 1;
 446   case ISD::FADD:
 447     // FIXME: determine better conditions for this xform.
 448     if (!Options->UnsafeFPMath) return 0;
 449
 450     // After operation legalization, it might not be legal to create new FSUBs.
 451     if (LegalOperations &&
 452         !TLI.isOperationLegalOrCustom(ISD::FSUB,  Op.getValueType()))
 453       return 0;
 454
 455     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 456     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 457                                     Options, Depth + 1))
 458       return V;
 459     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 460     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 461                               Depth + 1);
 462   case ISD::FSUB:
 463     // We can't turn -(A-B) into B-A when we honor signed zeros.
 464     if (!Options->UnsafeFPMath) return 0;
 465
 466     // fold (fneg (fsub A, B)) -> (fsub B, A)
 467     return 1;
 468
 469   case ISD::FMUL:
 470   case ISD::FDIV:
 471     if (Options->HonorSignDependentRoundingFPMath()) return 0;
 472
 473     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y) or (fmul X, (fneg Y))
 474     if (char V = isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI,
 475                                     Options, Depth + 1))
 476       return V;
 477
 478     return isNegatibleForFree(Op.getOperand(1), LegalOperations, TLI, Options,
 479                               Depth + 1);
 480
 481   case ISD::FP_EXTEND:
 482   case ISD::FP_ROUND:
 483   case ISD::FSIN:
 484     return isNegatibleForFree(Op.getOperand(0), LegalOperations, TLI, Options,
 485                               Depth + 1);
 486   }
 487 }
 488
 489 /// GetNegatedExpression - If isNegatibleForFree returns true, this function
 490 /// returns the newly negated expression.
 491 static SDValue GetNegatedExpression(SDValue Op, SelectionDAG &DAG,
 492                                     bool LegalOperations, unsigned Depth = 0) {
 493   // fneg is removable even if it has multiple uses.
 494   if (Op.getOpcode() == ISD::FNEG) return Op.getOperand(0);
 495
 496   // Don't allow anything with multiple uses.
 497   assert(Op.hasOneUse() && "Unknown reuse!");
 498
 499   assert(Depth <= 6 && "GetNegatedExpression doesn't match isNegatibleForFree");
 500   switch (Op.getOpcode()) {
 501   default: llvm_unreachable("Unknown code");
 502   case ISD::ConstantFP: {
 503     APFloat V = cast<ConstantFPSDNode>(Op)->getValueAPF();
 504     V.changeSign();
 505     return DAG.getConstantFP(V, Op.getValueType());
 506   }
 507   case ISD::FADD:
 508     // FIXME: determine better conditions for this xform.
 509     assert(DAG.getTarget().Options.UnsafeFPMath);
 510
 511     // fold (fneg (fadd A, B)) -> (fsub (fneg A), B)
 512     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 513                            DAG.getTargetLoweringInfo(),
 514                            &DAG.getTarget().Options, Depth+1))
 515       return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 516                          GetNegatedExpression(Op.getOperand(0), DAG,
 517                                               LegalOperations, Depth+1),
 518                          Op.getOperand(1));
 519     // fold (fneg (fadd A, B)) -> (fsub (fneg B), A)
 520     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 521                        GetNegatedExpression(Op.getOperand(1), DAG,
 522                                             LegalOperations, Depth+1),
 523                        Op.getOperand(0));
 524   case ISD::FSUB:
 525     // We can't turn -(A-B) into B-A when we honor signed zeros.
 526     assert(DAG.getTarget().Options.UnsafeFPMath);
 527
 528     // fold (fneg (fsub 0, B)) -> B
 529     if (ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(Op.getOperand(0)))
 530       if (N0CFP->getValueAPF().isZero())
 531         return Op.getOperand(1);
 532
 533     // fold (fneg (fsub A, B)) -> (fsub B, A)
 534     return DAG.getNode(ISD::FSUB, SDLoc(Op), Op.getValueType(),
 535                        Op.getOperand(1), Op.getOperand(0));
 536
 537   case ISD::FMUL:
 538   case ISD::FDIV:
 539     assert(!DAG.getTarget().Options.HonorSignDependentRoundingFPMath());
 540
 541     // fold (fneg (fmul X, Y)) -> (fmul (fneg X), Y)
 542     if (isNegatibleForFree(Op.getOperand(0), LegalOperations,
 543                            DAG.getTargetLoweringInfo(),
 544                            &DAG.getTarget().Options, Depth+1))
 545       return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 546                          GetNegatedExpression(Op.getOperand(0), DAG,
 547                                               LegalOperations, Depth+1),
 548                          Op.getOperand(1));
 549
 550     // fold (fneg (fmul X, Y)) -> (fmul X, (fneg Y))
 551     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 552                        Op.getOperand(0),
 553                        GetNegatedExpression(Op.getOperand(1), DAG,
 554                                             LegalOperations, Depth+1));
 555
 556   case ISD::FP_EXTEND:
 557   case ISD::FSIN:
 558     return DAG.getNode(Op.getOpcode(), SDLoc(Op), Op.getValueType(),
 559                        GetNegatedExpression(Op.getOperand(0), DAG,
 560                                             LegalOperations, Depth+1));
 561   case ISD::FP_ROUND:
 562       return DAG.getNode(ISD::FP_ROUND, SDLoc(Op), Op.getValueType(),
 563                          GetNegatedExpression(Op.getOperand(0), DAG,
 564                                               LegalOperations, Depth+1),
 565                          Op.getOperand(1));
 566   }
 567 }
 568
 569
 570 // isSetCCEquivalent - Return true if this node is a setcc, or is a select_cc
 571 // that selects between the values 1 and 0, making it equivalent to a setcc.
 572 // Also, set the incoming LHS, RHS, and CC references to the appropriate
 573 // nodes based on the type of node we are checking.  This simplifies life a
 574 // bit for the callers.
 575 static bool isSetCCEquivalent(SDValue N, SDValue &LHS, SDValue &RHS,
 576                               SDValue &CC) {
 577   if (N.getOpcode() == ISD::SETCC) {
 578     LHS = N.getOperand(0);
 579     RHS = N.getOperand(1);
 580     CC  = N.getOperand(2);
 581     return true;
 582   }
 583   if (N.getOpcode() == ISD::SELECT_CC &&
 584       N.getOperand(2).getOpcode() == ISD::Constant &&
 585       N.getOperand(3).getOpcode() == ISD::Constant &&
 586       cast<ConstantSDNode>(N.getOperand(2))->getAPIntValue() == 1 &&
 587       cast<ConstantSDNode>(N.getOperand(3))->isNullValue()) {
 588     LHS = N.getOperand(0);
 589     RHS = N.getOperand(1);
 590     CC  = N.getOperand(4);
 591     return true;
 592   }
 593   return false;
 594 }
 595
 596 // isOneUseSetCC - Return true if this is a SetCC-equivalent operation with only
 597 // one use.  If this is true, it allows the users to invert the operation for
 598 // free when it is profitable to do so.
 599 static bool isOneUseSetCC(SDValue N) {
 600   SDValue N0, N1, N2;
 601   if (isSetCCEquivalent(N, N0, N1, N2) && N.getNode()->hasOneUse())
 602     return true;
 603   return false;
 604 }
 605
 606 SDValue DAGCombiner::ReassociateOps(unsigned Opc, SDLoc DL,
 607                                     SDValue N0, SDValue N1) {
 608   EVT VT = N0.getValueType();
 609   if (N0.getOpcode() == Opc && isa<ConstantSDNode>(N0.getOperand(1))) {
 610     if (isa<ConstantSDNode>(N1)) {
 611       // reassoc. (op (op x, c1), c2) -> (op x, (op c1, c2))
 612       SDValue OpNode =
 613         DAG.FoldConstantArithmetic(Opc, VT,
 614                                    cast<ConstantSDNode>(N0.getOperand(1)),
 615                                    cast<ConstantSDNode>(N1));
 616       return DAG.getNode(Opc, DL, VT, N0.getOperand(0), OpNode);
 617     }
 618     if (N0.hasOneUse()) {
 619       // reassoc. (op (op x, c1), y) -> (op (op x, y), c1) iff x+c1 has one use
 620       SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT,
 621                                    N0.getOperand(0), N1);
 622       AddToWorkList(OpNode.getNode());
 623       return DAG.getNode(Opc, DL, VT, OpNode, N0.getOperand(1));
 624     }
 625   }
 626
 627   if (N1.getOpcode() == Opc && isa<ConstantSDNode>(N1.getOperand(1))) {
 628     if (isa<ConstantSDNode>(N0)) {
 629       // reassoc. (op c2, (op x, c1)) -> (op x, (op c1, c2))
 630       SDValue OpNode =
 631         DAG.FoldConstantArithmetic(Opc, VT,
 632                                    cast<ConstantSDNode>(N1.getOperand(1)),
 633                                    cast<ConstantSDNode>(N0));
 634       return DAG.getNode(Opc, DL, VT, N1.getOperand(0), OpNode);
 635     }
 636     if (N1.hasOneUse()) {
 637       // reassoc. (op y, (op x, c1)) -> (op (op x, y), c1) iff x+c1 has one use
 638       SDValue OpNode = DAG.getNode(Opc, SDLoc(N0), VT,
 639                                    N1.getOperand(0), N0);
 640       AddToWorkList(OpNode.getNode());
 641       return DAG.getNode(Opc, DL, VT, OpNode, N1.getOperand(1));
 642     }
 643   }
 644
 645   return SDValue();
 646 }
 647
 648 SDValue DAGCombiner::CombineTo(SDNode *N, const SDValue *To, unsigned NumTo,
 649                                bool AddTo) {
 650   assert(N->getNumValues() == NumTo && "Broken CombineTo call!");
 651   ++NodesCombined;
 652   DEBUG(dbgs() << "\nReplacing.1 ";
 653         N->dump(&DAG);
 654         dbgs() << "\nWith: ";
 655         To[0].getNode()->dump(&DAG);
 656         dbgs() << " and " << NumTo-1 << " other values\n";
 657         for (unsigned i = 0, e = NumTo; i != e; ++i)
 658           assert((!To[i].getNode() ||
 659                   N->getValueType(i) == To[i].getValueType()) &&
 660                  "Cannot combine value to value of different type!"));
 661   WorkListRemover DeadNodes(*this);
 662   DAG.ReplaceAllUsesWith(N, To);
 663   if (AddTo) {
 664     // Push the new nodes and any users onto the worklist
 665     for (unsigned i = 0, e = NumTo; i != e; ++i) {
 666       if (To[i].getNode()) {
 667         AddToWorkList(To[i].getNode());
 668         AddUsersToWorkList(To[i].getNode());
 669       }
 670     }
 671   }
 672
 673   // Finally, if the node is now dead, remove it from the graph.  The node
 674   // may not be dead if the replacement process recursively simplified to
 675   // something else needing this node.
 676   if (N->use_empty()) {
 677     // Nodes can be reintroduced into the worklist.  Make sure we do not
 678     // process a node that has been replaced.
 679     removeFromWorkList(N);
 680
 681     // Finally, since the node is now dead, remove it from the graph.
 682     DAG.DeleteNode(N);
 683   }
 684   return SDValue(N, 0);
 685 }
 686
 687 void DAGCombiner::
 688 CommitTargetLoweringOpt(const TargetLowering::TargetLoweringOpt &TLO) {
 689   // Replace all uses.  If any nodes become isomorphic to other nodes and
 690   // are deleted, make sure to remove them from our worklist.
 691   WorkListRemover DeadNodes(*this);
 692   DAG.ReplaceAllUsesOfValueWith(TLO.Old, TLO.New);
 693
 694   // Push the new node and any (possibly new) users onto the worklist.
 695   AddToWorkList(TLO.New.getNode());
 696   AddUsersToWorkList(TLO.New.getNode());
 697
 698   // Finally, if the node is now dead, remove it from the graph.  The node
 699   // may not be dead if the replacement process recursively simplified to
 700   // something else needing this node.
 701   if (TLO.Old.getNode()->use_empty()) {
 702     removeFromWorkList(TLO.Old.getNode());
 703
 704     // If the operands of this node are only used by the node, they will now
 705     // be dead.  Make sure to visit them first to delete dead nodes early.
 706     for (unsigned i = 0, e = TLO.Old.getNode()->getNumOperands(); i != e; ++i)
 707       if (TLO.Old.getNode()->getOperand(i).getNode()->hasOneUse())
 708         AddToWorkList(TLO.Old.getNode()->getOperand(i).getNode());
 709
 710     DAG.DeleteNode(TLO.Old.getNode());
 711   }
 712 }
 713
 714 /// SimplifyDemandedBits - Check the specified integer node value to see if
 715 /// it can be simplified or if things it uses can be simplified by bit
 716 /// propagation.  If so, return true.
 717 bool DAGCombiner::SimplifyDemandedBits(SDValue Op, const APInt &Demanded) {
 718   TargetLowering::TargetLoweringOpt TLO(DAG, LegalTypes, LegalOperations);
 719   APInt KnownZero, KnownOne;
 720   if (!TLI.SimplifyDemandedBits(Op, Demanded, KnownZero, KnownOne, TLO))
 721     return false;
 722
 723   // Revisit the node.
 724   AddToWorkList(Op.getNode());
 725
 726   // Replace the old value with the new one.
 727   ++NodesCombined;
 728   DEBUG(dbgs() << "\nReplacing.2 ";
 729         TLO.Old.getNode()->dump(&DAG);
 730         dbgs() << "\nWith: ";
 731         TLO.New.getNode()->dump(&DAG);
 732         dbgs() << '\n');
 733
 734   CommitTargetLoweringOpt(TLO);
 735   return true;
 736 }
 737
 738 void DAGCombiner::ReplaceLoadWithPromotedLoad(SDNode *Load, SDNode *ExtLoad) {
 739   SDLoc dl(Load);
 740   EVT VT = Load->getValueType(0);
 741   SDValue Trunc = DAG.getNode(ISD::TRUNCATE, dl, VT, SDValue(ExtLoad, 0));
 742
 743   DEBUG(dbgs() << "\nReplacing.9 ";
 744         Load->dump(&DAG);
 745         dbgs() << "\nWith: ";
 746         Trunc.getNode()->dump(&DAG);
 747         dbgs() << '\n');
 748   WorkListRemover DeadNodes(*this);
 749   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 0), Trunc);
 750   DAG.ReplaceAllUsesOfValueWith(SDValue(Load, 1), SDValue(ExtLoad, 1));
 751   removeFromWorkList(Load);
 752   DAG.DeleteNode(Load);
 753   AddToWorkList(Trunc.getNode());
 754 }
 755
 756 SDValue DAGCombiner::PromoteOperand(SDValue Op, EVT PVT, bool &Replace) {
 757   Replace = false;
 758   SDLoc dl(Op);
 759   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(Op)) {
 760     EVT MemVT = LD->getMemoryVT();
 761     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 762       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 763                                                   : ISD::EXTLOAD)
 764       : LD->getExtensionType();
 765     Replace = true;
 766     return DAG.getExtLoad(ExtType, dl, PVT,
 767                           LD->getChain(), LD->getBasePtr(),
 768                           MemVT, LD->getMemOperand());
 769   }
 770
 771   unsigned Opc = Op.getOpcode();
 772   switch (Opc) {
 773   default: break;
 774   case ISD::AssertSext:
 775     return DAG.getNode(ISD::AssertSext, dl, PVT,
 776                        SExtPromoteOperand(Op.getOperand(0), PVT),
 777                        Op.getOperand(1));
 778   case ISD::AssertZext:
 779     return DAG.getNode(ISD::AssertZext, dl, PVT,
 780                        ZExtPromoteOperand(Op.getOperand(0), PVT),
 781                        Op.getOperand(1));
 782   case ISD::Constant: {
 783     unsigned ExtOpc =
 784       Op.getValueType().isByteSized() ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
 785     return DAG.getNode(ExtOpc, dl, PVT, Op);
 786   }
 787   }
 788
 789   if (!TLI.isOperationLegal(ISD::ANY_EXTEND, PVT))
 790     return SDValue();
 791   return DAG.getNode(ISD::ANY_EXTEND, dl, PVT, Op);
 792 }
 793
 794 SDValue DAGCombiner::SExtPromoteOperand(SDValue Op, EVT PVT) {
 795   if (!TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, PVT))
 796     return SDValue();
 797   EVT OldVT = Op.getValueType();
 798   SDLoc dl(Op);
 799   bool Replace = false;
 800   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 801   if (NewOp.getNode() == 0)
 802     return SDValue();
 803   AddToWorkList(NewOp.getNode());
 804
 805   if (Replace)
 806     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 807   return DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, NewOp.getValueType(), NewOp,
 808                      DAG.getValueType(OldVT));
 809 }
 810
 811 SDValue DAGCombiner::ZExtPromoteOperand(SDValue Op, EVT PVT) {
 812   EVT OldVT = Op.getValueType();
 813   SDLoc dl(Op);
 814   bool Replace = false;
 815   SDValue NewOp = PromoteOperand(Op, PVT, Replace);
 816   if (NewOp.getNode() == 0)
 817     return SDValue();
 818   AddToWorkList(NewOp.getNode());
 819
 820   if (Replace)
 821     ReplaceLoadWithPromotedLoad(Op.getNode(), NewOp.getNode());
 822   return DAG.getZeroExtendInReg(NewOp, dl, OldVT);
 823 }
 824
 825 /// PromoteIntBinOp - Promote the specified integer binary operation if the
 826 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 827 /// promote i16 operations to i32 since i16 instructions are longer.
 828 SDValue DAGCombiner::PromoteIntBinOp(SDValue Op) {
 829   if (!LegalOperations)
 830     return SDValue();
 831
 832   EVT VT = Op.getValueType();
 833   if (VT.isVector() || !VT.isInteger())
 834     return SDValue();
 835
 836   // If operation type is 'undesirable', e.g. i16 on x86, consider
 837   // promoting it.
 838   unsigned Opc = Op.getOpcode();
 839   if (TLI.isTypeDesirableForOp(Opc, VT))
 840     return SDValue();
 841
 842   EVT PVT = VT;
 843   // Consult target whether it is a good idea to promote this operation and
 844   // what's the right type to promote it to.
 845   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 846     assert(PVT != VT && "Don't know what type to promote to!");
 847
 848     bool Replace0 = false;
 849     SDValue N0 = Op.getOperand(0);
 850     SDValue NN0 = PromoteOperand(N0, PVT, Replace0);
 851     if (NN0.getNode() == 0)
 852       return SDValue();
 853
 854     bool Replace1 = false;
 855     SDValue N1 = Op.getOperand(1);
 856     SDValue NN1;
 857     if (N0 == N1)
 858       NN1 = NN0;
 859     else {
 860       NN1 = PromoteOperand(N1, PVT, Replace1);
 861       if (NN1.getNode() == 0)
 862         return SDValue();
 863     }
 864
 865     AddToWorkList(NN0.getNode());
 866     if (NN1.getNode())
 867       AddToWorkList(NN1.getNode());
 868
 869     if (Replace0)
 870       ReplaceLoadWithPromotedLoad(N0.getNode(), NN0.getNode());
 871     if (Replace1)
 872       ReplaceLoadWithPromotedLoad(N1.getNode(), NN1.getNode());
 873
 874     DEBUG(dbgs() << "\nPromoting ";
 875           Op.getNode()->dump(&DAG));
 876     SDLoc dl(Op);
 877     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 878                        DAG.getNode(Opc, dl, PVT, NN0, NN1));
 879   }
 880   return SDValue();
 881 }
 882
 883 /// PromoteIntShiftOp - Promote the specified integer shift operation if the
 884 /// target indicates it is beneficial. e.g. On x86, it's usually better to
 885 /// promote i16 operations to i32 since i16 instructions are longer.
 886 SDValue DAGCombiner::PromoteIntShiftOp(SDValue Op) {
 887   if (!LegalOperations)
 888     return SDValue();
 889
 890   EVT VT = Op.getValueType();
 891   if (VT.isVector() || !VT.isInteger())
 892     return SDValue();
 893
 894   // If operation type is 'undesirable', e.g. i16 on x86, consider
 895   // promoting it.
 896   unsigned Opc = Op.getOpcode();
 897   if (TLI.isTypeDesirableForOp(Opc, VT))
 898     return SDValue();
 899
 900   EVT PVT = VT;
 901   // Consult target whether it is a good idea to promote this operation and
 902   // what's the right type to promote it to.
 903   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 904     assert(PVT != VT && "Don't know what type to promote to!");
 905
 906     bool Replace = false;
 907     SDValue N0 = Op.getOperand(0);
 908     if (Opc == ISD::SRA)
 909       N0 = SExtPromoteOperand(Op.getOperand(0), PVT);
 910     else if (Opc == ISD::SRL)
 911       N0 = ZExtPromoteOperand(Op.getOperand(0), PVT);
 912     else
 913       N0 = PromoteOperand(N0, PVT, Replace);
 914     if (N0.getNode() == 0)
 915       return SDValue();
 916
 917     AddToWorkList(N0.getNode());
 918     if (Replace)
 919       ReplaceLoadWithPromotedLoad(Op.getOperand(0).getNode(), N0.getNode());
 920
 921     DEBUG(dbgs() << "\nPromoting ";
 922           Op.getNode()->dump(&DAG));
 923     SDLoc dl(Op);
 924     return DAG.getNode(ISD::TRUNCATE, dl, VT,
 925                        DAG.getNode(Opc, dl, PVT, N0, Op.getOperand(1)));
 926   }
 927   return SDValue();
 928 }
 929
 930 SDValue DAGCombiner::PromoteExtend(SDValue Op) {
 931   if (!LegalOperations)
 932     return SDValue();
 933
 934   EVT VT = Op.getValueType();
 935   if (VT.isVector() || !VT.isInteger())
 936     return SDValue();
 937
 938   // If operation type is 'undesirable', e.g. i16 on x86, consider
 939   // promoting it.
 940   unsigned Opc = Op.getOpcode();
 941   if (TLI.isTypeDesirableForOp(Opc, VT))
 942     return SDValue();
 943
 944   EVT PVT = VT;
 945   // Consult target whether it is a good idea to promote this operation and
 946   // what's the right type to promote it to.
 947   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 948     assert(PVT != VT && "Don't know what type to promote to!");
 949     // fold (aext (aext x)) -> (aext x)
 950     // fold (aext (zext x)) -> (zext x)
 951     // fold (aext (sext x)) -> (sext x)
 952     DEBUG(dbgs() << "\nPromoting ";
 953           Op.getNode()->dump(&DAG));
 954     return DAG.getNode(Op.getOpcode(), SDLoc(Op), VT, Op.getOperand(0));
 955   }
 956   return SDValue();
 957 }
 958
 959 bool DAGCombiner::PromoteLoad(SDValue Op) {
 960   if (!LegalOperations)
 961     return false;
 962
 963   EVT VT = Op.getValueType();
 964   if (VT.isVector() || !VT.isInteger())
 965     return false;
 966
 967   // If operation type is 'undesirable', e.g. i16 on x86, consider
 968   // promoting it.
 969   unsigned Opc = Op.getOpcode();
 970   if (TLI.isTypeDesirableForOp(Opc, VT))
 971     return false;
 972
 973   EVT PVT = VT;
 974   // Consult target whether it is a good idea to promote this operation and
 975   // what's the right type to promote it to.
 976   if (TLI.IsDesirableToPromoteOp(Op, PVT)) {
 977     assert(PVT != VT && "Don't know what type to promote to!");
 978
 979     SDLoc dl(Op);
 980     SDNode *N = Op.getNode();
 981     LoadSDNode *LD = cast<LoadSDNode>(N);
 982     EVT MemVT = LD->getMemoryVT();
 983     ISD::LoadExtType ExtType = ISD::isNON_EXTLoad(LD)
 984       ? (TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT) ? ISD::ZEXTLOAD
 985                                                   : ISD::EXTLOAD)
 986       : LD->getExtensionType();
 987     SDValue NewLD = DAG.getExtLoad(ExtType, dl, PVT,
 988                                    LD->getChain(), LD->getBasePtr(),
 989                                    MemVT, LD->getMemOperand());
 990     SDValue Result = DAG.getNode(ISD::TRUNCATE, dl, VT, NewLD);
 991
 992     DEBUG(dbgs() << "\nPromoting ";
 993           N->dump(&DAG);
 994           dbgs() << "\nTo: ";
 995           Result.getNode()->dump(&DAG);
 996           dbgs() << '\n');
 997     WorkListRemover DeadNodes(*this);
 998     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result);
 999     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), NewLD.getValue(1));
1000     removeFromWorkList(N);
1001     DAG.DeleteNode(N);
1002     AddToWorkList(Result.getNode());
1003     return true;
1004   }
1005   return false;
1006 }
1007
1008
1009 //===----------------------------------------------------------------------===//
1010 //  Main DAG Combiner implementation
1011 //===----------------------------------------------------------------------===//
1012
1013 void DAGCombiner::Run(CombineLevel AtLevel) {
1014   // set the instance variables, so that the various visit routines may use it.
1015   Level = AtLevel;
1016   LegalOperations = Level >= AfterLegalizeVectorOps;
1017   LegalTypes = Level >= AfterLegalizeTypes;
1018
1019   // Add all the dag nodes to the worklist.
1020   for (SelectionDAG::allnodes_iterator I = DAG.allnodes_begin(),
1021        E = DAG.allnodes_end(); I != E; ++I)
1022     AddToWorkList(I);
1023
1024   // Create a dummy node (which is not added to allnodes), that adds a reference
1025   // to the root node, preventing it from being deleted, and tracking any
1026   // changes of the root.
1027   HandleSDNode Dummy(DAG.getRoot());
1028
1029   // The root of the dag may dangle to deleted nodes until the dag combiner is
1030   // done.  Set it to null to avoid confusion.
1031   DAG.setRoot(SDValue());
1032
1033   // while the worklist isn't empty, find a node and
1034   // try and combine it.
1035   while (!WorkListContents.empty()) {
1036     SDNode *N;
1037     // The WorkListOrder holds the SDNodes in order, but it may contain
1038     // duplicates.
1039     // In order to avoid a linear scan, we use a set (O(log N)) to hold what the
1040     // worklist *should* contain, and check the node we want to visit is should
1041     // actually be visited.
1042     do {
1043       N = WorkListOrder.pop_back_val();
1044     } while (!WorkListContents.erase(N));
1045
1046     // If N has no uses, it is dead.  Make sure to revisit all N's operands once
1047     // N is deleted from the DAG, since they too may now be dead or may have a
1048     // reduced number of uses, allowing other xforms.
1049     if (N->use_empty() && N != &Dummy) {
1050       for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1051         AddToWorkList(N->getOperand(i).getNode());
1052
1053       DAG.DeleteNode(N);
1054       continue;
1055     }
1056
1057     SDValue RV = combine(N);
1058
1059     if (RV.getNode() == 0)
1060       continue;
1061
1062     ++NodesCombined;
1063
1064     // If we get back the same node we passed in, rather than a new node or
1065     // zero, we know that the node must have defined multiple values and
1066     // CombineTo was used.  Since CombineTo takes care of the worklist
1067     // mechanics for us, we have no work to do in this case.
1068     if (RV.getNode() == N)
1069       continue;
1070
1071     assert(N->getOpcode() != ISD::DELETED_NODE &&
1072            RV.getNode()->getOpcode() != ISD::DELETED_NODE &&
1073            "Node was deleted but visit returned new node!");
1074
1075     DEBUG(dbgs() << "\nReplacing.3 ";
1076           N->dump(&DAG);
1077           dbgs() << "\nWith: ";
1078           RV.getNode()->dump(&DAG);
1079           dbgs() << '\n');
1080
1081     // Transfer debug value.
1082     DAG.TransferDbgValues(SDValue(N, 0), RV);
1083     WorkListRemover DeadNodes(*this);
1084     if (N->getNumValues() == RV.getNode()->getNumValues())
1085       DAG.ReplaceAllUsesWith(N, RV.getNode());
1086     else {
1087       assert(N->getValueType(0) == RV.getValueType() &&
1088              N->getNumValues() == 1 && "Type mismatch");
1089       SDValue OpV = RV;
1090       DAG.ReplaceAllUsesWith(N, &OpV);
1091     }
1092
1093     // Push the new node and any users onto the worklist
1094     AddToWorkList(RV.getNode());
1095     AddUsersToWorkList(RV.getNode());
1096
1097     // Add any uses of the old node to the worklist in case this node is the
1098     // last one that uses them.  They may become dead after this node is
1099     // deleted.
1100     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1101       AddToWorkList(N->getOperand(i).getNode());
1102
1103     // Finally, if the node is now dead, remove it from the graph.  The node
1104     // may not be dead if the replacement process recursively simplified to
1105     // something else needing this node.
1106     if (N->use_empty()) {
1107       // Nodes can be reintroduced into the worklist.  Make sure we do not
1108       // process a node that has been replaced.
1109       removeFromWorkList(N);
1110
1111       // Finally, since the node is now dead, remove it from the graph.
1112       DAG.DeleteNode(N);
1113     }
1114   }
1115
1116   // If the root changed (e.g. it was a dead load, update the root).
1117   DAG.setRoot(Dummy.getValue());
1118   DAG.RemoveDeadNodes();
1119 }
1120
1121 SDValue DAGCombiner::visit(SDNode *N) {
1122   switch (N->getOpcode()) {
1123   default: break;
1124   case ISD::TokenFactor:        return visitTokenFactor(N);
1125   case ISD::MERGE_VALUES:       return visitMERGE_VALUES(N);
1126   case ISD::ADD:                return visitADD(N);
1127   case ISD::SUB:                return visitSUB(N);
1128   case ISD::ADDC:               return visitADDC(N);
1129   case ISD::SUBC:               return visitSUBC(N);
1130   case ISD::ADDE:               return visitADDE(N);
1131   case ISD::SUBE:               return visitSUBE(N);
1132   case ISD::MUL:                return visitMUL(N);
1133   case ISD::SDIV:               return visitSDIV(N);
1134   case ISD::UDIV:               return visitUDIV(N);
1135   case ISD::SREM:               return visitSREM(N);
1136   case ISD::UREM:               return visitUREM(N);
1137   case ISD::MULHU:              return visitMULHU(N);
1138   case ISD::MULHS:              return visitMULHS(N);
1139   case ISD::SMUL_LOHI:          return visitSMUL_LOHI(N);
1140   case ISD::UMUL_LOHI:          return visitUMUL_LOHI(N);
1141   case ISD::SMULO:              return visitSMULO(N);
1142   case ISD::UMULO:              return visitUMULO(N);
1143   case ISD::SDIVREM:            return visitSDIVREM(N);
1144   case ISD::UDIVREM:            return visitUDIVREM(N);
1145   case ISD::AND:                return visitAND(N);
1146   case ISD::OR:                 return visitOR(N);
1147   case ISD::XOR:                return visitXOR(N);
1148   case ISD::SHL:                return visitSHL(N);
1149   case ISD::SRA:                return visitSRA(N);
1150   case ISD::SRL:                return visitSRL(N);
1151   case ISD::CTLZ:               return visitCTLZ(N);
1152   case ISD::CTLZ_ZERO_UNDEF:    return visitCTLZ_ZERO_UNDEF(N);
1153   case ISD::CTTZ:               return visitCTTZ(N);
1154   case ISD::CTTZ_ZERO_UNDEF:    return visitCTTZ_ZERO_UNDEF(N);
1155   case ISD::CTPOP:              return visitCTPOP(N);
1156   case ISD::SELECT:             return visitSELECT(N);
1157   case ISD::VSELECT:            return visitVSELECT(N);
1158   case ISD::SELECT_CC:          return visitSELECT_CC(N);
1159   case ISD::SETCC:              return visitSETCC(N);
1160   case ISD::SIGN_EXTEND:        return visitSIGN_EXTEND(N);
1161   case ISD::ZERO_EXTEND:        return visitZERO_EXTEND(N);
1162   case ISD::ANY_EXTEND:         return visitANY_EXTEND(N);
1163   case ISD::SIGN_EXTEND_INREG:  return visitSIGN_EXTEND_INREG(N);
1164   case ISD::TRUNCATE:           return visitTRUNCATE(N);
1165   case ISD::BITCAST:            return visitBITCAST(N);
1166   case ISD::BUILD_PAIR:         return visitBUILD_PAIR(N);
1167   case ISD::FADD:               return visitFADD(N);
1168   case ISD::FSUB:               return visitFSUB(N);
1169   case ISD::FMUL:               return visitFMUL(N);
1170   case ISD::FMA:                return visitFMA(N);
1171   case ISD::FDIV:               return visitFDIV(N);
1172   case ISD::FREM:               return visitFREM(N);
1173   case ISD::FCOPYSIGN:          return visitFCOPYSIGN(N);
1174   case ISD::SINT_TO_FP:         return visitSINT_TO_FP(N);
1175   case ISD::UINT_TO_FP:         return visitUINT_TO_FP(N);
1176   case ISD::FP_TO_SINT:         return visitFP_TO_SINT(N);
1177   case ISD::FP_TO_UINT:         return visitFP_TO_UINT(N);
1178   case ISD::FP_ROUND:           return visitFP_ROUND(N);
1179   case ISD::FP_ROUND_INREG:     return visitFP_ROUND_INREG(N);
1180   case ISD::FP_EXTEND:          return visitFP_EXTEND(N);
1181   case ISD::FNEG:               return visitFNEG(N);
1182   case ISD::FABS:               return visitFABS(N);
1183   case ISD::FFLOOR:             return visitFFLOOR(N);
1184   case ISD::FCEIL:              return visitFCEIL(N);
1185   case ISD::FTRUNC:             return visitFTRUNC(N);
1186   case ISD::BRCOND:             return visitBRCOND(N);
1187   case ISD::BR_CC:              return visitBR_CC(N);
1188   case ISD::LOAD:               return visitLOAD(N);
1189   case ISD::STORE:              return visitSTORE(N);
1190   case ISD::INSERT_VECTOR_ELT:  return visitINSERT_VECTOR_ELT(N);
1191   case ISD::EXTRACT_VECTOR_ELT: return visitEXTRACT_VECTOR_ELT(N);
1192   case ISD::BUILD_VECTOR:       return visitBUILD_VECTOR(N);
1193   case ISD::CONCAT_VECTORS:     return visitCONCAT_VECTORS(N);
1194   case ISD::EXTRACT_SUBVECTOR:  return visitEXTRACT_SUBVECTOR(N);
1195   case ISD::VECTOR_SHUFFLE:     return visitVECTOR_SHUFFLE(N);
1196   }
1197   return SDValue();
1198 }
1199
1200 SDValue DAGCombiner::combine(SDNode *N) {
1201   SDValue RV = visit(N);
1202
1203   // If nothing happened, try a target-specific DAG combine.
1204   if (RV.getNode() == 0) {
1205     assert(N->getOpcode() != ISD::DELETED_NODE &&
1206            "Node was deleted but visit returned NULL!");
1207
1208     if (N->getOpcode() >= ISD::BUILTIN_OP_END ||
1209         TLI.hasTargetDAGCombine((ISD::NodeType)N->getOpcode())) {
1210
1211       // Expose the DAG combiner to the target combiner impls.
1212       TargetLowering::DAGCombinerInfo
1213         DagCombineInfo(DAG, Level, false, this);
1214
1215       RV = TLI.PerformDAGCombine(N, DagCombineInfo);
1216     }
1217   }
1218
1219   // If nothing happened still, try promoting the operation.
1220   if (RV.getNode() == 0) {
1221     switch (N->getOpcode()) {
1222     default: break;
1223     case ISD::ADD:
1224     case ISD::SUB:
1225     case ISD::MUL:
1226     case ISD::AND:
1227     case ISD::OR:
1228     case ISD::XOR:
1229       RV = PromoteIntBinOp(SDValue(N, 0));
1230       break;
1231     case ISD::SHL:
1232     case ISD::SRA:
1233     case ISD::SRL:
1234       RV = PromoteIntShiftOp(SDValue(N, 0));
1235       break;
1236     case ISD::SIGN_EXTEND:
1237     case ISD::ZERO_EXTEND:
1238     case ISD::ANY_EXTEND:
1239       RV = PromoteExtend(SDValue(N, 0));
1240       break;
1241     case ISD::LOAD:
1242       if (PromoteLoad(SDValue(N, 0)))
1243         RV = SDValue(N, 0);
1244       break;
1245     }
1246   }
1247
1248   // If N is a commutative binary node, try commuting it to enable more
1249   // sdisel CSE.
1250   if (RV.getNode() == 0 &&
1251       SelectionDAG::isCommutativeBinOp(N->getOpcode()) &&
1252       N->getNumValues() == 1) {
1253     SDValue N0 = N->getOperand(0);
1254     SDValue N1 = N->getOperand(1);
1255
1256     // Constant operands are canonicalized to RHS.
1257     if (isa<ConstantSDNode>(N0) || !isa<ConstantSDNode>(N1)) {
1258       SDValue Ops[] = { N1, N0 };
1259       SDNode *CSENode = DAG.getNodeIfExists(N->getOpcode(), N->getVTList(),
1260                                             Ops, 2);
1261       if (CSENode)
1262         return SDValue(CSENode, 0);
1263     }
1264   }
1265
1266   return RV;
1267 }
1268
1269 /// getInputChainForNode - Given a node, return its input chain if it has one,
1270 /// otherwise return a null sd operand.
1271 static SDValue getInputChainForNode(SDNode *N) {
1272   if (unsigned NumOps = N->getNumOperands()) {
1273     if (N->getOperand(0).getValueType() == MVT::Other)
1274       return N->getOperand(0);
1275     if (N->getOperand(NumOps-1).getValueType() == MVT::Other)
1276       return N->getOperand(NumOps-1);
1277     for (unsigned i = 1; i < NumOps-1; ++i)
1278       if (N->getOperand(i).getValueType() == MVT::Other)
1279         return N->getOperand(i);
1280   }
1281   return SDValue();
1282 }
1283
1284 SDValue DAGCombiner::visitTokenFactor(SDNode *N) {
1285   // If N has two operands, where one has an input chain equal to the other,
1286   // the 'other' chain is redundant.
1287   if (N->getNumOperands() == 2) {
1288     if (getInputChainForNode(N->getOperand(0).getNode()) == N->getOperand(1))
1289       return N->getOperand(0);
1290     if (getInputChainForNode(N->getOperand(1).getNode()) == N->getOperand(0))
1291       return N->getOperand(1);
1292   }
1293
1294   SmallVector<SDNode *, 8> TFs;     // List of token factors to visit.
1295   SmallVector<SDValue, 8> Ops;    // Ops for replacing token factor.
1296   SmallPtrSet<SDNode*, 16> SeenOps;
1297   bool Changed = false;             // If we should replace this token factor.
1298
1299   // Start out with this token factor.
1300   TFs.push_back(N);
1301
1302   // Iterate through token factors.  The TFs grows when new token factors are
1303   // encountered.
1304   for (unsigned i = 0; i < TFs.size(); ++i) {
1305     SDNode *TF = TFs[i];
1306
1307     // Check each of the operands.
1308     for (unsigned i = 0, ie = TF->getNumOperands(); i != ie; ++i) {
1309       SDValue Op = TF->getOperand(i);
1310
1311       switch (Op.getOpcode()) {
1312       case ISD::EntryToken:
1313         // Entry tokens don't need to be added to the list. They are
1314         // rededundant.
1315         Changed = true;
1316         break;
1317
1318       case ISD::TokenFactor:
1319         if (Op.hasOneUse() &&
1320             std::find(TFs.begin(), TFs.end(), Op.getNode()) == TFs.end()) {
1321           // Queue up for processing.
1322           TFs.push_back(Op.getNode());
1323           // Clean up in case the token factor is removed.
1324           AddToWorkList(Op.getNode());
1325           Changed = true;
1326           break;
1327         }
1328         // Fall thru
1329
1330       default:
1331         // Only add if it isn't already in the list.
1332         if (SeenOps.insert(Op.getNode()))
1333           Ops.push_back(Op);
1334         else
1335           Changed = true;
1336         break;
1337       }
1338     }
1339   }
1340
1341   SDValue Result;
1342
1343   // If we've change things around then replace token factor.
1344   if (Changed) {
1345     if (Ops.empty()) {
1346       // The entry token is the only possible outcome.
1347       Result = DAG.getEntryNode();
1348     } else {
1349       // New and improved token factor.
1350       Result = DAG.getNode(ISD::TokenFactor, SDLoc(N),
1351                            MVT::Other, &Ops[0], Ops.size());
1352     }
1353
1354     // Don't add users to work list.
1355     return CombineTo(N, Result, false);
1356   }
1357
1358   return Result;
1359 }
1360
1361 /// MERGE_VALUES can always be eliminated.
1362 SDValue DAGCombiner::visitMERGE_VALUES(SDNode *N) {
1363   WorkListRemover DeadNodes(*this);
1364   // Replacing results may cause a different MERGE_VALUES to suddenly
1365   // be CSE'd with N, and carry its uses with it. Iterate until no
1366   // uses remain, to ensure that the node can be safely deleted.
1367   // First add the users of this node to the work list so that they
1368   // can be tried again once they have new operands.
1369   AddUsersToWorkList(N);
1370   do {
1371     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i)
1372       DAG.ReplaceAllUsesOfValueWith(SDValue(N, i), N->getOperand(i));
1373   } while (!N->use_empty());
1374   removeFromWorkList(N);
1375   DAG.DeleteNode(N);
1376   return SDValue(N, 0);   // Return N so it doesn't get rechecked!
1377 }
1378
1379 static
1380 SDValue combineShlAddConstant(SDLoc DL, SDValue N0, SDValue N1,
1381                               SelectionDAG &DAG) {
1382   EVT VT = N0.getValueType();
1383   SDValue N00 = N0.getOperand(0);
1384   SDValue N01 = N0.getOperand(1);
1385   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N01);
1386
1387   if (N01C && N00.getOpcode() == ISD::ADD && N00.getNode()->hasOneUse() &&
1388       isa<ConstantSDNode>(N00.getOperand(1))) {
1389     // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1390     N0 = DAG.getNode(ISD::ADD, SDLoc(N0), VT,
1391                      DAG.getNode(ISD::SHL, SDLoc(N00), VT,
1392                                  N00.getOperand(0), N01),
1393                      DAG.getNode(ISD::SHL, SDLoc(N01), VT,
1394                                  N00.getOperand(1), N01));
1395     return DAG.getNode(ISD::ADD, DL, VT, N0, N1);
1396   }
1397
1398   return SDValue();
1399 }
1400
1401 SDValue DAGCombiner::visitADD(SDNode *N) {
1402   SDValue N0 = N->getOperand(0);
1403   SDValue N1 = N->getOperand(1);
1404   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1405   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1406   EVT VT = N0.getValueType();
1407
1408   // fold vector ops
1409   if (VT.isVector()) {
1410     SDValue FoldedVOp = SimplifyVBinOp(N);
1411     if (FoldedVOp.getNode()) return FoldedVOp;
1412
1413     // fold (add x, 0) -> x, vector edition
1414     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1415       return N0;
1416     if (ISD::isBuildVectorAllZeros(N0.getNode()))
1417       return N1;
1418   }
1419
1420   // fold (add x, undef) -> undef
1421   if (N0.getOpcode() == ISD::UNDEF)
1422     return N0;
1423   if (N1.getOpcode() == ISD::UNDEF)
1424     return N1;
1425   // fold (add c1, c2) -> c1+c2
1426   if (N0C && N1C)
1427     return DAG.FoldConstantArithmetic(ISD::ADD, VT, N0C, N1C);
1428   // canonicalize constant to RHS
1429   if (N0C && !N1C)
1430     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N1, N0);
1431   // fold (add x, 0) -> x
1432   if (N1C && N1C->isNullValue())
1433     return N0;
1434   // fold (add Sym, c) -> Sym+c
1435   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1436     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA) && N1C &&
1437         GA->getOpcode() == ISD::GlobalAddress)
1438       return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1439                                   GA->getOffset() +
1440                                     (uint64_t)N1C->getSExtValue());
1441   // fold ((c1-A)+c2) -> (c1+c2)-A
1442   if (N1C && N0.getOpcode() == ISD::SUB)
1443     if (ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getOperand(0)))
1444       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1445                          DAG.getConstant(N1C->getAPIntValue()+
1446                                          N0C->getAPIntValue(), VT),
1447                          N0.getOperand(1));
1448   // reassociate add
1449   SDValue RADD = ReassociateOps(ISD::ADD, SDLoc(N), N0, N1);
1450   if (RADD.getNode() != 0)
1451     return RADD;
1452   // fold ((0-A) + B) -> B-A
1453   if (N0.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N0.getOperand(0)) &&
1454       cast<ConstantSDNode>(N0.getOperand(0))->isNullValue())
1455     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1, N0.getOperand(1));
1456   // fold (A + (0-B)) -> A-B
1457   if (N1.getOpcode() == ISD::SUB && isa<ConstantSDNode>(N1.getOperand(0)) &&
1458       cast<ConstantSDNode>(N1.getOperand(0))->isNullValue())
1459     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1.getOperand(1));
1460   // fold (A+(B-A)) -> B
1461   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(1))
1462     return N1.getOperand(0);
1463   // fold ((B-A)+A) -> B
1464   if (N0.getOpcode() == ISD::SUB && N1 == N0.getOperand(1))
1465     return N0.getOperand(0);
1466   // fold (A+(B-(A+C))) to (B-C)
1467   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1468       N0 == N1.getOperand(1).getOperand(0))
1469     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1470                        N1.getOperand(1).getOperand(1));
1471   // fold (A+(B-(C+A))) to (B-C)
1472   if (N1.getOpcode() == ISD::SUB && N1.getOperand(1).getOpcode() == ISD::ADD &&
1473       N0 == N1.getOperand(1).getOperand(1))
1474     return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1.getOperand(0),
1475                        N1.getOperand(1).getOperand(0));
1476   // fold (A+((B-A)+or-C)) to (B+or-C)
1477   if ((N1.getOpcode() == ISD::SUB || N1.getOpcode() == ISD::ADD) &&
1478       N1.getOperand(0).getOpcode() == ISD::SUB &&
1479       N0 == N1.getOperand(0).getOperand(1))
1480     return DAG.getNode(N1.getOpcode(), SDLoc(N), VT,
1481                        N1.getOperand(0).getOperand(0), N1.getOperand(1));
1482
1483   // fold (A-B)+(C-D) to (A+C)-(B+D) when A or C is constant
1484   if (N0.getOpcode() == ISD::SUB && N1.getOpcode() == ISD::SUB) {
1485     SDValue N00 = N0.getOperand(0);
1486     SDValue N01 = N0.getOperand(1);
1487     SDValue N10 = N1.getOperand(0);
1488     SDValue N11 = N1.getOperand(1);
1489
1490     if (isa<ConstantSDNode>(N00) || isa<ConstantSDNode>(N10))
1491       return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1492                          DAG.getNode(ISD::ADD, SDLoc(N0), VT, N00, N10),
1493                          DAG.getNode(ISD::ADD, SDLoc(N1), VT, N01, N11));
1494   }
1495
1496   if (!VT.isVector() && SimplifyDemandedBits(SDValue(N, 0)))
1497     return SDValue(N, 0);
1498
1499   // fold (a+b) -> (a|b) iff a and b share no bits.
1500   if (VT.isInteger() && !VT.isVector()) {
1501     APInt LHSZero, LHSOne;
1502     APInt RHSZero, RHSOne;
1503     DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1504
1505     if (LHSZero.getBoolValue()) {
1506       DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1507
1508       // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1509       // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1510       if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1511         return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1);
1512     }
1513   }
1514
1515   // fold (add (shl (add x, c1), c2), ) -> (add (add (shl x, c2), c1<<c2), )
1516   if (N0.getOpcode() == ISD::SHL && N0.getNode()->hasOneUse()) {
1517     SDValue Result = combineShlAddConstant(SDLoc(N), N0, N1, DAG);
1518     if (Result.getNode()) return Result;
1519   }
1520   if (N1.getOpcode() == ISD::SHL && N1.getNode()->hasOneUse()) {
1521     SDValue Result = combineShlAddConstant(SDLoc(N), N1, N0, DAG);
1522     if (Result.getNode()) return Result;
1523   }
1524
1525   // fold (add x, shl(0 - y, n)) -> sub(x, shl(y, n))
1526   if (N1.getOpcode() == ISD::SHL &&
1527       N1.getOperand(0).getOpcode() == ISD::SUB)
1528     if (ConstantSDNode *C =
1529           dyn_cast<ConstantSDNode>(N1.getOperand(0).getOperand(0)))
1530       if (C->getAPIntValue() == 0)
1531         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N0,
1532                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1533                                        N1.getOperand(0).getOperand(1),
1534                                        N1.getOperand(1)));
1535   if (N0.getOpcode() == ISD::SHL &&
1536       N0.getOperand(0).getOpcode() == ISD::SUB)
1537     if (ConstantSDNode *C =
1538           dyn_cast<ConstantSDNode>(N0.getOperand(0).getOperand(0)))
1539       if (C->getAPIntValue() == 0)
1540         return DAG.getNode(ISD::SUB, SDLoc(N), VT, N1,
1541                            DAG.getNode(ISD::SHL, SDLoc(N), VT,
1542                                        N0.getOperand(0).getOperand(1),
1543                                        N0.getOperand(1)));
1544
1545   if (N1.getOpcode() == ISD::AND) {
1546     SDValue AndOp0 = N1.getOperand(0);
1547     ConstantSDNode *AndOp1 = dyn_cast<ConstantSDNode>(N1->getOperand(1));
1548     unsigned NumSignBits = DAG.ComputeNumSignBits(AndOp0);
1549     unsigned DestBits = VT.getScalarType().getSizeInBits();
1550
1551     // (add z, (and (sbbl x, x), 1)) -> (sub z, (sbbl x, x))
1552     // and similar xforms where the inner op is either ~0 or 0.
1553     if (NumSignBits == DestBits && AndOp1 && AndOp1->isOne()) {
1554       SDLoc DL(N);
1555       return DAG.getNode(ISD::SUB, DL, VT, N->getOperand(0), AndOp0);
1556     }
1557   }
1558
1559   // add (sext i1), X -> sub X, (zext i1)
1560   if (N0.getOpcode() == ISD::SIGN_EXTEND &&
1561       N0.getOperand(0).getValueType() == MVT::i1 &&
1562       !TLI.isOperationLegal(ISD::SIGN_EXTEND, MVT::i1)) {
1563     SDLoc DL(N);
1564     SDValue ZExt = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0));
1565     return DAG.getNode(ISD::SUB, DL, VT, N1, ZExt);
1566   }
1567
1568   return SDValue();
1569 }
1570
1571 SDValue DAGCombiner::visitADDC(SDNode *N) {
1572   SDValue N0 = N->getOperand(0);
1573   SDValue N1 = N->getOperand(1);
1574   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1575   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1576   EVT VT = N0.getValueType();
1577
1578   // If the flag result is dead, turn this into an ADD.
1579   if (!N->hasAnyUseOfValue(1))
1580     return CombineTo(N, DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N1),
1581                      DAG.getNode(ISD::CARRY_FALSE,
1582                                  SDLoc(N), MVT::Glue));
1583
1584   // canonicalize constant to RHS.
1585   if (N0C && !N1C)
1586     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N1, N0);
1587
1588   // fold (addc x, 0) -> x + no carry out
1589   if (N1C && N1C->isNullValue())
1590     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE,
1591                                         SDLoc(N), MVT::Glue));
1592
1593   // fold (addc a, b) -> (or a, b), CARRY_FALSE iff a and b share no bits.
1594   APInt LHSZero, LHSOne;
1595   APInt RHSZero, RHSOne;
1596   DAG.ComputeMaskedBits(N0, LHSZero, LHSOne);
1597
1598   if (LHSZero.getBoolValue()) {
1599     DAG.ComputeMaskedBits(N1, RHSZero, RHSOne);
1600
1601     // If all possibly-set bits on the LHS are clear on the RHS, return an OR.
1602     // If all possibly-set bits on the RHS are clear on the LHS, return an OR.
1603     if ((RHSZero & ~LHSZero) == ~LHSZero || (LHSZero & ~RHSZero) == ~RHSZero)
1604       return CombineTo(N, DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N1),
1605                        DAG.getNode(ISD::CARRY_FALSE,
1606                                    SDLoc(N), MVT::Glue));
1607   }
1608
1609   return SDValue();
1610 }
1611
1612 SDValue DAGCombiner::visitADDE(SDNode *N) {
1613   SDValue N0 = N->getOperand(0);
1614   SDValue N1 = N->getOperand(1);
1615   SDValue CarryIn = N->getOperand(2);
1616   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1617   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1618
1619   // canonicalize constant to RHS
1620   if (N0C && !N1C)
1621     return DAG.getNode(ISD::ADDE, SDLoc(N), N->getVTList(),
1622                        N1, N0, CarryIn);
1623
1624   // fold (adde x, y, false) -> (addc x, y)
1625   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1626     return DAG.getNode(ISD::ADDC, SDLoc(N), N->getVTList(), N0, N1);
1627
1628   return SDValue();
1629 }
1630
1631 // Since it may not be valid to emit a fold to zero for vector initializers
1632 // check if we can before folding.
1633 static SDValue tryFoldToZero(SDLoc DL, const TargetLowering &TLI, EVT VT,
1634                              SelectionDAG &DAG,
1635                              bool LegalOperations, bool LegalTypes) {
1636   if (!VT.isVector())
1637     return DAG.getConstant(0, VT);
1638   if (!LegalOperations || TLI.isOperationLegal(ISD::BUILD_VECTOR, VT)) {
1639     // Produce a vector of zeros.
1640     EVT ElemTy = VT.getVectorElementType();
1641     if (LegalTypes && TLI.getTypeAction(*DAG.getContext(), ElemTy) ==
1642                       TargetLowering::TypePromoteInteger)
1643       ElemTy = TLI.getTypeToTransformTo(*DAG.getContext(), ElemTy);
1644     assert((!LegalTypes || TLI.isTypeLegal(ElemTy)) &&
1645            "Type for zero vector elements is not legal");
1646     SDValue El = DAG.getConstant(0, ElemTy);
1647     std::vector<SDValue> Ops(VT.getVectorNumElements(), El);
1648     return DAG.getNode(ISD::BUILD_VECTOR, DL, VT,
1649       &Ops[0], Ops.size());
1650   }
1651   return SDValue();
1652 }
1653
1654 SDValue DAGCombiner::visitSUB(SDNode *N) {
1655   SDValue N0 = N->getOperand(0);
1656   SDValue N1 = N->getOperand(1);
1657   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1658   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1659   ConstantSDNode *N1C1 = N1.getOpcode() != ISD::ADD ? 0 :
1660     dyn_cast<ConstantSDNode>(N1.getOperand(1).getNode());
1661   EVT VT = N0.getValueType();
1662
1663   // fold vector ops
1664   if (VT.isVector()) {
1665     SDValue FoldedVOp = SimplifyVBinOp(N);
1666     if (FoldedVOp.getNode()) return FoldedVOp;
1667
1668     // fold (sub x, 0) -> x, vector edition
1669     if (ISD::isBuildVectorAllZeros(N1.getNode()))
1670       return N0;
1671   }
1672
1673   // fold (sub x, x) -> 0
1674   // FIXME: Refactor this and xor and other similar operations together.
1675   if (N0 == N1)
1676     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
1677   // fold (sub c1, c2) -> c1-c2
1678   if (N0C && N1C)
1679     return DAG.FoldConstantArithmetic(ISD::SUB, VT, N0C, N1C);
1680   // fold (sub x, c) -> (add x, -c)
1681   if (N1C)
1682     return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0,
1683                        DAG.getConstant(-N1C->getAPIntValue(), VT));
1684   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1)
1685   if (N0C && N0C->isAllOnesValue())
1686     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
1687   // fold A-(A-B) -> B
1688   if (N1.getOpcode() == ISD::SUB && N0 == N1.getOperand(0))
1689     return N1.getOperand(1);
1690   // fold (A+B)-A -> B
1691   if (N0.getOpcode() == ISD::ADD && N0.getOperand(0) == N1)
1692     return N0.getOperand(1);
1693   // fold (A+B)-B -> A
1694   if (N0.getOpcode() == ISD::ADD && N0.getOperand(1) == N1)
1695     return N0.getOperand(0);
1696   // fold C2-(A+C1) -> (C2-C1)-A
1697   if (N1.getOpcode() == ISD::ADD && N0C && N1C1) {
1698     SDValue NewC = DAG.getConstant(N0C->getAPIntValue() - N1C1->getAPIntValue(),
1699                                    VT);
1700     return DAG.getNode(ISD::SUB, SDLoc(N), VT, NewC,
1701                        N1.getOperand(0));
1702   }
1703   // fold ((A+(B+or-C))-B) -> A+or-C
1704   if (N0.getOpcode() == ISD::ADD &&
1705       (N0.getOperand(1).getOpcode() == ISD::SUB ||
1706        N0.getOperand(1).getOpcode() == ISD::ADD) &&
1707       N0.getOperand(1).getOperand(0) == N1)
1708     return DAG.getNode(N0.getOperand(1).getOpcode(), SDLoc(N), VT,
1709                        N0.getOperand(0), N0.getOperand(1).getOperand(1));
1710   // fold ((A+(C+B))-B) -> A+C
1711   if (N0.getOpcode() == ISD::ADD &&
1712       N0.getOperand(1).getOpcode() == ISD::ADD &&
1713       N0.getOperand(1).getOperand(1) == N1)
1714     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1715                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1716   // fold ((A-(B-C))-C) -> A-B
1717   if (N0.getOpcode() == ISD::SUB &&
1718       N0.getOperand(1).getOpcode() == ISD::SUB &&
1719       N0.getOperand(1).getOperand(1) == N1)
1720     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1721                        N0.getOperand(0), N0.getOperand(1).getOperand(0));
1722
1723   // If either operand of a sub is undef, the result is undef
1724   if (N0.getOpcode() == ISD::UNDEF)
1725     return N0;
1726   if (N1.getOpcode() == ISD::UNDEF)
1727     return N1;
1728
1729   // If the relocation model supports it, consider symbol offsets.
1730   if (GlobalAddressSDNode *GA = dyn_cast<GlobalAddressSDNode>(N0))
1731     if (!LegalOperations && TLI.isOffsetFoldingLegal(GA)) {
1732       // fold (sub Sym, c) -> Sym-c
1733       if (N1C && GA->getOpcode() == ISD::GlobalAddress)
1734         return DAG.getGlobalAddress(GA->getGlobal(), SDLoc(N1C), VT,
1735                                     GA->getOffset() -
1736                                       (uint64_t)N1C->getSExtValue());
1737       // fold (sub Sym+c1, Sym+c2) -> c1-c2
1738       if (GlobalAddressSDNode *GB = dyn_cast<GlobalAddressSDNode>(N1))
1739         if (GA->getGlobal() == GB->getGlobal())
1740           return DAG.getConstant((uint64_t)GA->getOffset() - GB->getOffset(),
1741                                  VT);
1742     }
1743
1744   return SDValue();
1745 }
1746
1747 SDValue DAGCombiner::visitSUBC(SDNode *N) {
1748   SDValue N0 = N->getOperand(0);
1749   SDValue N1 = N->getOperand(1);
1750   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
1751   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
1752   EVT VT = N0.getValueType();
1753
1754   // If the flag result is dead, turn this into an SUB.
1755   if (!N->hasAnyUseOfValue(1))
1756     return CombineTo(N, DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, N1),
1757                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1758                                  MVT::Glue));
1759
1760   // fold (subc x, x) -> 0 + no borrow
1761   if (N0 == N1)
1762     return CombineTo(N, DAG.getConstant(0, VT),
1763                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1764                                  MVT::Glue));
1765
1766   // fold (subc x, 0) -> x + no borrow
1767   if (N1C && N1C->isNullValue())
1768     return CombineTo(N, N0, DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1769                                         MVT::Glue));
1770
1771   // Canonicalize (sub -1, x) -> ~x, i.e. (xor x, -1) + no borrow
1772   if (N0C && N0C->isAllOnesValue())
1773     return CombineTo(N, DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0),
1774                      DAG.getNode(ISD::CARRY_FALSE, SDLoc(N),
1775                                  MVT::Glue));
1776
1777   return SDValue();
1778 }
1779
1780 SDValue DAGCombiner::visitSUBE(SDNode *N) {
1781   SDValue N0 = N->getOperand(0);
1782   SDValue N1 = N->getOperand(1);
1783   SDValue CarryIn = N->getOperand(2);
1784
1785   // fold (sube x, y, false) -> (subc x, y)
1786   if (CarryIn.getOpcode() == ISD::CARRY_FALSE)
1787     return DAG.getNode(ISD::SUBC, SDLoc(N), N->getVTList(), N0, N1);
1788
1789   return SDValue();
1790 }
1791
1792 /// isConstantSplatVector - Returns true if N is a BUILD_VECTOR node whose
1793 /// elements are all the same constant or undefined.
1794 static bool isConstantSplatVector(SDNode *N, APInt& SplatValue) {
1795   BuildVectorSDNode *C = dyn_cast<BuildVectorSDNode>(N);
1796   if (!C)
1797     return false;
1798
1799   APInt SplatUndef;
1800   unsigned SplatBitSize;
1801   bool HasAnyUndefs;
1802   EVT EltVT = N->getValueType(0).getVectorElementType();
1803   return (C->isConstantSplat(SplatValue, SplatUndef, SplatBitSize,
1804                              HasAnyUndefs) &&
1805           EltVT.getSizeInBits() >= SplatBitSize);
1806 }
1807
1808 SDValue DAGCombiner::visitMUL(SDNode *N) {
1809   SDValue N0 = N->getOperand(0);
1810   SDValue N1 = N->getOperand(1);
1811   EVT VT = N0.getValueType();
1812
1813   // fold (mul x, undef) -> 0
1814   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
1815     return DAG.getConstant(0, VT);
1816
1817   bool N0IsConst = false;
1818   bool N1IsConst = false;
1819   APInt ConstValue0, ConstValue1;
1820   // fold vector ops
1821   if (VT.isVector()) {
1822     SDValue FoldedVOp = SimplifyVBinOp(N);
1823     if (FoldedVOp.getNode()) return FoldedVOp;
1824
1825     N0IsConst = isConstantSplatVector(N0.getNode(), ConstValue0);
1826     N1IsConst = isConstantSplatVector(N1.getNode(), ConstValue1);
1827   } else {
1828     N0IsConst = dyn_cast<ConstantSDNode>(N0) != 0;
1829     ConstValue0 = N0IsConst ? (dyn_cast<ConstantSDNode>(N0))->getAPIntValue()
1830                             : APInt();
1831     N1IsConst = dyn_cast<ConstantSDNode>(N1) != 0;
1832     ConstValue1 = N1IsConst ? (dyn_cast<ConstantSDNode>(N1))->getAPIntValue()
1833                             : APInt();
1834   }
1835
1836   // fold (mul c1, c2) -> c1*c2
1837   if (N0IsConst && N1IsConst)
1838     return DAG.FoldConstantArithmetic(ISD::MUL, VT, N0.getNode(), N1.getNode());
1839
1840   // canonicalize constant to RHS
1841   if (N0IsConst && !N1IsConst)
1842     return DAG.getNode(ISD::MUL, SDLoc(N), VT, N1, N0);
1843   // fold (mul x, 0) -> 0
1844   if (N1IsConst && ConstValue1 == 0)
1845     return N1;
1846   // We require a splat of the entire scalar bit width for non-contiguous
1847   // bit patterns.
1848   bool IsFullSplat =
1849     ConstValue1.getBitWidth() == VT.getScalarType().getSizeInBits();
1850   // fold (mul x, 1) -> x
1851   if (N1IsConst && ConstValue1 == 1 && IsFullSplat)
1852     return N0;
1853   // fold (mul x, -1) -> 0-x
1854   if (N1IsConst && ConstValue1.isAllOnesValue())
1855     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1856                        DAG.getConstant(0, VT), N0);
1857   // fold (mul x, (1 << c)) -> x << c
1858   if (N1IsConst && ConstValue1.isPowerOf2() && IsFullSplat)
1859     return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
1860                        DAG.getConstant(ConstValue1.logBase2(),
1861                                        getShiftAmountTy(N0.getValueType())));
1862   // fold (mul x, -(1 << c)) -> -(x << c) or (-x) << c
1863   if (N1IsConst && (-ConstValue1).isPowerOf2() && IsFullSplat) {
1864     unsigned Log2Val = (-ConstValue1).logBase2();
1865     // FIXME: If the input is something that is easily negated (e.g. a
1866     // single-use add), we should put the negate there.
1867     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1868                        DAG.getConstant(0, VT),
1869                        DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
1870                             DAG.getConstant(Log2Val,
1871                                       getShiftAmountTy(N0.getValueType()))));
1872   }
1873
1874   APInt Val;
1875   // (mul (shl X, c1), c2) -> (mul X, c2 << c1)
1876   if (N1IsConst && N0.getOpcode() == ISD::SHL &&
1877       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1878                      isa<ConstantSDNode>(N0.getOperand(1)))) {
1879     SDValue C3 = DAG.getNode(ISD::SHL, SDLoc(N), VT,
1880                              N1, N0.getOperand(1));
1881     AddToWorkList(C3.getNode());
1882     return DAG.getNode(ISD::MUL, SDLoc(N), VT,
1883                        N0.getOperand(0), C3);
1884   }
1885
1886   // Change (mul (shl X, C), Y) -> (shl (mul X, Y), C) when the shift has one
1887   // use.
1888   {
1889     SDValue Sh(0,0), Y(0,0);
1890     // Check for both (mul (shl X, C), Y)  and  (mul Y, (shl X, C)).
1891     if (N0.getOpcode() == ISD::SHL &&
1892         (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1893                        isa<ConstantSDNode>(N0.getOperand(1))) &&
1894         N0.getNode()->hasOneUse()) {
1895       Sh = N0; Y = N1;
1896     } else if (N1.getOpcode() == ISD::SHL &&
1897                isa<ConstantSDNode>(N1.getOperand(1)) &&
1898                N1.getNode()->hasOneUse()) {
1899       Sh = N1; Y = N0;
1900     }
1901
1902     if (Sh.getNode()) {
1903       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
1904                                 Sh.getOperand(0), Y);
1905       return DAG.getNode(ISD::SHL, SDLoc(N), VT,
1906                          Mul, Sh.getOperand(1));
1907     }
1908   }
1909
1910   // fold (mul (add x, c1), c2) -> (add (mul x, c2), c1*c2)
1911   if (N1IsConst && N0.getOpcode() == ISD::ADD && N0.getNode()->hasOneUse() &&
1912       (isConstantSplatVector(N0.getOperand(1).getNode(), Val) ||
1913                      isa<ConstantSDNode>(N0.getOperand(1))))
1914     return DAG.getNode(ISD::ADD, SDLoc(N), VT,
1915                        DAG.getNode(ISD::MUL, SDLoc(N0), VT,
1916                                    N0.getOperand(0), N1),
1917                        DAG.getNode(ISD::MUL, SDLoc(N1), VT,
1918                                    N0.getOperand(1), N1));
1919
1920   // reassociate mul
1921   SDValue RMUL = ReassociateOps(ISD::MUL, SDLoc(N), N0, N1);
1922   if (RMUL.getNode() != 0)
1923     return RMUL;
1924
1925   return SDValue();
1926 }
1927
1928 SDValue DAGCombiner::visitSDIV(SDNode *N) {
1929   SDValue N0 = N->getOperand(0);
1930   SDValue N1 = N->getOperand(1);
1931   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
1932   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
1933   EVT VT = N->getValueType(0);
1934
1935   // fold vector ops
1936   if (VT.isVector()) {
1937     SDValue FoldedVOp = SimplifyVBinOp(N);
1938     if (FoldedVOp.getNode()) return FoldedVOp;
1939   }
1940
1941   // fold (sdiv c1, c2) -> c1/c2
1942   if (N0C && N1C && !N1C->isNullValue())
1943     return DAG.FoldConstantArithmetic(ISD::SDIV, VT, N0C, N1C);
1944   // fold (sdiv X, 1) -> X
1945   if (N1C && N1C->getAPIntValue() == 1LL)
1946     return N0;
1947   // fold (sdiv X, -1) -> 0-X
1948   if (N1C && N1C->isAllOnesValue())
1949     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1950                        DAG.getConstant(0, VT), N0);
1951   // If we know the sign bits of both operands are zero, strength reduce to a
1952   // udiv instead.  Handles (X&15) /s 4 -> X&15 >> 2
1953   if (!VT.isVector()) {
1954     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
1955       return DAG.getNode(ISD::UDIV, SDLoc(N), N1.getValueType(),
1956                          N0, N1);
1957   }
1958   // fold (sdiv X, pow2) -> simple ops after legalize
1959   if (N1C && !N1C->isNullValue() &&
1960       (N1C->getAPIntValue().isPowerOf2() ||
1961        (-N1C->getAPIntValue()).isPowerOf2())) {
1962     // If dividing by powers of two is cheap, then don't perform the following
1963     // fold.
1964     if (TLI.isPow2DivCheap())
1965       return SDValue();
1966
1967     unsigned lg2 = N1C->getAPIntValue().countTrailingZeros();
1968
1969     // Splat the sign bit into the register
1970     SDValue SGN = DAG.getNode(ISD::SRA, SDLoc(N), VT, N0,
1971                               DAG.getConstant(VT.getSizeInBits()-1,
1972                                        getShiftAmountTy(N0.getValueType())));
1973     AddToWorkList(SGN.getNode());
1974
1975     // Add (N0 < 0) ? abs2 - 1 : 0;
1976     SDValue SRL = DAG.getNode(ISD::SRL, SDLoc(N), VT, SGN,
1977                               DAG.getConstant(VT.getSizeInBits() - lg2,
1978                                        getShiftAmountTy(SGN.getValueType())));
1979     SDValue ADD = DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, SRL);
1980     AddToWorkList(SRL.getNode());
1981     AddToWorkList(ADD.getNode());    // Divide by pow2
1982     SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), VT, ADD,
1983                   DAG.getConstant(lg2, getShiftAmountTy(ADD.getValueType())));
1984
1985     // If we're dividing by a positive value, we're done.  Otherwise, we must
1986     // negate the result.
1987     if (N1C->getAPIntValue().isNonNegative())
1988       return SRA;
1989
1990     AddToWorkList(SRA.getNode());
1991     return DAG.getNode(ISD::SUB, SDLoc(N), VT,
1992                        DAG.getConstant(0, VT), SRA);
1993   }
1994
1995   // if integer divide is expensive and we satisfy the requirements, emit an
1996   // alternate sequence.
1997   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
1998     SDValue Op = BuildSDIV(N);
1999     if (Op.getNode()) return Op;
2000   }
2001
2002   // undef / X -> 0
2003   if (N0.getOpcode() == ISD::UNDEF)
2004     return DAG.getConstant(0, VT);
2005   // X / undef -> undef
2006   if (N1.getOpcode() == ISD::UNDEF)
2007     return N1;
2008
2009   return SDValue();
2010 }
2011
2012 SDValue DAGCombiner::visitUDIV(SDNode *N) {
2013   SDValue N0 = N->getOperand(0);
2014   SDValue N1 = N->getOperand(1);
2015   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0.getNode());
2016   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
2017   EVT VT = N->getValueType(0);
2018
2019   // fold vector ops
2020   if (VT.isVector()) {
2021     SDValue FoldedVOp = SimplifyVBinOp(N);
2022     if (FoldedVOp.getNode()) return FoldedVOp;
2023   }
2024
2025   // fold (udiv c1, c2) -> c1/c2
2026   if (N0C && N1C && !N1C->isNullValue())
2027     return DAG.FoldConstantArithmetic(ISD::UDIV, VT, N0C, N1C);
2028   // fold (udiv x, (1 << c)) -> x >>u c
2029   if (N1C && N1C->getAPIntValue().isPowerOf2())
2030     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0,
2031                        DAG.getConstant(N1C->getAPIntValue().logBase2(),
2032                                        getShiftAmountTy(N0.getValueType())));
2033   // fold (udiv x, (shl c, y)) -> x >>u (log2(c)+y) iff c is power of 2
2034   if (N1.getOpcode() == ISD::SHL) {
2035     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2036       if (SHC->getAPIntValue().isPowerOf2()) {
2037         EVT ADDVT = N1.getOperand(1).getValueType();
2038         SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N), ADDVT,
2039                                   N1.getOperand(1),
2040                                   DAG.getConstant(SHC->getAPIntValue()
2041                                                                   .logBase2(),
2042                                                   ADDVT));
2043         AddToWorkList(Add.getNode());
2044         return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, Add);
2045       }
2046     }
2047   }
2048   // fold (udiv x, c) -> alternate
2049   if (N1C && !N1C->isNullValue() && !TLI.isIntDivCheap()) {
2050     SDValue Op = BuildUDIV(N);
2051     if (Op.getNode()) return Op;
2052   }
2053
2054   // undef / X -> 0
2055   if (N0.getOpcode() == ISD::UNDEF)
2056     return DAG.getConstant(0, VT);
2057   // X / undef -> undef
2058   if (N1.getOpcode() == ISD::UNDEF)
2059     return N1;
2060
2061   return SDValue();
2062 }
2063
2064 SDValue DAGCombiner::visitSREM(SDNode *N) {
2065   SDValue N0 = N->getOperand(0);
2066   SDValue N1 = N->getOperand(1);
2067   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2068   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2069   EVT VT = N->getValueType(0);
2070
2071   // fold (srem c1, c2) -> c1%c2
2072   if (N0C && N1C && !N1C->isNullValue())
2073     return DAG.FoldConstantArithmetic(ISD::SREM, VT, N0C, N1C);
2074   // If we know the sign bits of both operands are zero, strength reduce to a
2075   // urem instead.  Handles (X & 0x0FFFFFFF) %s 16 -> X&15
2076   if (!VT.isVector()) {
2077     if (DAG.SignBitIsZero(N1) && DAG.SignBitIsZero(N0))
2078       return DAG.getNode(ISD::UREM, SDLoc(N), VT, N0, N1);
2079   }
2080
2081   // If X/C can be simplified by the division-by-constant logic, lower
2082   // X%C to the equivalent of X-X/C*C.
2083   if (N1C && !N1C->isNullValue()) {
2084     SDValue Div = DAG.getNode(ISD::SDIV, SDLoc(N), VT, N0, N1);
2085     AddToWorkList(Div.getNode());
2086     SDValue OptimizedDiv = combine(Div.getNode());
2087     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2088       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2089                                 OptimizedDiv, N1);
2090       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2091       AddToWorkList(Mul.getNode());
2092       return Sub;
2093     }
2094   }
2095
2096   // undef % X -> 0
2097   if (N0.getOpcode() == ISD::UNDEF)
2098     return DAG.getConstant(0, VT);
2099   // X % undef -> undef
2100   if (N1.getOpcode() == ISD::UNDEF)
2101     return N1;
2102
2103   return SDValue();
2104 }
2105
2106 SDValue DAGCombiner::visitUREM(SDNode *N) {
2107   SDValue N0 = N->getOperand(0);
2108   SDValue N1 = N->getOperand(1);
2109   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2110   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2111   EVT VT = N->getValueType(0);
2112
2113   // fold (urem c1, c2) -> c1%c2
2114   if (N0C && N1C && !N1C->isNullValue())
2115     return DAG.FoldConstantArithmetic(ISD::UREM, VT, N0C, N1C);
2116   // fold (urem x, pow2) -> (and x, pow2-1)
2117   if (N1C && !N1C->isNullValue() && N1C->getAPIntValue().isPowerOf2())
2118     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0,
2119                        DAG.getConstant(N1C->getAPIntValue()-1,VT));
2120   // fold (urem x, (shl pow2, y)) -> (and x, (add (shl pow2, y), -1))
2121   if (N1.getOpcode() == ISD::SHL) {
2122     if (ConstantSDNode *SHC = dyn_cast<ConstantSDNode>(N1.getOperand(0))) {
2123       if (SHC->getAPIntValue().isPowerOf2()) {
2124         SDValue Add =
2125           DAG.getNode(ISD::ADD, SDLoc(N), VT, N1,
2126                  DAG.getConstant(APInt::getAllOnesValue(VT.getSizeInBits()),
2127                                  VT));
2128         AddToWorkList(Add.getNode());
2129         return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, Add);
2130       }
2131     }
2132   }
2133
2134   // If X/C can be simplified by the division-by-constant logic, lower
2135   // X%C to the equivalent of X-X/C*C.
2136   if (N1C && !N1C->isNullValue()) {
2137     SDValue Div = DAG.getNode(ISD::UDIV, SDLoc(N), VT, N0, N1);
2138     AddToWorkList(Div.getNode());
2139     SDValue OptimizedDiv = combine(Div.getNode());
2140     if (OptimizedDiv.getNode() && OptimizedDiv.getNode() != Div.getNode()) {
2141       SDValue Mul = DAG.getNode(ISD::MUL, SDLoc(N), VT,
2142                                 OptimizedDiv, N1);
2143       SDValue Sub = DAG.getNode(ISD::SUB, SDLoc(N), VT, N0, Mul);
2144       AddToWorkList(Mul.getNode());
2145       return Sub;
2146     }
2147   }
2148
2149   // undef % X -> 0
2150   if (N0.getOpcode() == ISD::UNDEF)
2151     return DAG.getConstant(0, VT);
2152   // X % undef -> undef
2153   if (N1.getOpcode() == ISD::UNDEF)
2154     return N1;
2155
2156   return SDValue();
2157 }
2158
2159 SDValue DAGCombiner::visitMULHS(SDNode *N) {
2160   SDValue N0 = N->getOperand(0);
2161   SDValue N1 = N->getOperand(1);
2162   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2163   EVT VT = N->getValueType(0);
2164   SDLoc DL(N);
2165
2166   // fold (mulhs x, 0) -> 0
2167   if (N1C && N1C->isNullValue())
2168     return N1;
2169   // fold (mulhs x, 1) -> (sra x, size(x)-1)
2170   if (N1C && N1C->getAPIntValue() == 1)
2171     return DAG.getNode(ISD::SRA, SDLoc(N), N0.getValueType(), N0,
2172                        DAG.getConstant(N0.getValueType().getSizeInBits() - 1,
2173                                        getShiftAmountTy(N0.getValueType())));
2174   // fold (mulhs x, undef) -> 0
2175   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2176     return DAG.getConstant(0, VT);
2177
2178   // If the type twice as wide is legal, transform the mulhs to a wider multiply
2179   // plus a shift.
2180   if (VT.isSimple() && !VT.isVector()) {
2181     MVT Simple = VT.getSimpleVT();
2182     unsigned SimpleSize = Simple.getSizeInBits();
2183     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2184     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2185       N0 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N0);
2186       N1 = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N1);
2187       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2188       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2189             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2190       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2191     }
2192   }
2193
2194   return SDValue();
2195 }
2196
2197 SDValue DAGCombiner::visitMULHU(SDNode *N) {
2198   SDValue N0 = N->getOperand(0);
2199   SDValue N1 = N->getOperand(1);
2200   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2201   EVT VT = N->getValueType(0);
2202   SDLoc DL(N);
2203
2204   // fold (mulhu x, 0) -> 0
2205   if (N1C && N1C->isNullValue())
2206     return N1;
2207   // fold (mulhu x, 1) -> 0
2208   if (N1C && N1C->getAPIntValue() == 1)
2209     return DAG.getConstant(0, N0.getValueType());
2210   // fold (mulhu x, undef) -> 0
2211   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2212     return DAG.getConstant(0, VT);
2213
2214   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2215   // plus a shift.
2216   if (VT.isSimple() && !VT.isVector()) {
2217     MVT Simple = VT.getSimpleVT();
2218     unsigned SimpleSize = Simple.getSizeInBits();
2219     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2220     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2221       N0 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N0);
2222       N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N1);
2223       N1 = DAG.getNode(ISD::MUL, DL, NewVT, N0, N1);
2224       N1 = DAG.getNode(ISD::SRL, DL, NewVT, N1,
2225             DAG.getConstant(SimpleSize, getShiftAmountTy(N1.getValueType())));
2226       return DAG.getNode(ISD::TRUNCATE, DL, VT, N1);
2227     }
2228   }
2229
2230   return SDValue();
2231 }
2232
2233 /// SimplifyNodeWithTwoResults - Perform optimizations common to nodes that
2234 /// compute two values. LoOp and HiOp give the opcodes for the two computations
2235 /// that are being performed. Return true if a simplification was made.
2236 ///
2237 SDValue DAGCombiner::SimplifyNodeWithTwoResults(SDNode *N, unsigned LoOp,
2238                                                 unsigned HiOp) {
2239   // If the high half is not needed, just compute the low half.
2240   bool HiExists = N->hasAnyUseOfValue(1);
2241   if (!HiExists &&
2242       (!LegalOperations ||
2243        TLI.isOperationLegal(LoOp, N->getValueType(0)))) {
2244     SDValue Res = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0),
2245                               N->op_begin(), N->getNumOperands());
2246     return CombineTo(N, Res, Res);
2247   }
2248
2249   // If the low half is not needed, just compute the high half.
2250   bool LoExists = N->hasAnyUseOfValue(0);
2251   if (!LoExists &&
2252       (!LegalOperations ||
2253        TLI.isOperationLegal(HiOp, N->getValueType(1)))) {
2254     SDValue Res = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1),
2255                               N->op_begin(), N->getNumOperands());
2256     return CombineTo(N, Res, Res);
2257   }
2258
2259   // If both halves are used, return as it is.
2260   if (LoExists && HiExists)
2261     return SDValue();
2262
2263   // If the two computed results can be simplified separately, separate them.
2264   if (LoExists) {
2265     SDValue Lo = DAG.getNode(LoOp, SDLoc(N), N->getValueType(0),
2266                              N->op_begin(), N->getNumOperands());
2267     AddToWorkList(Lo.getNode());
2268     SDValue LoOpt = combine(Lo.getNode());
2269     if (LoOpt.getNode() && LoOpt.getNode() != Lo.getNode() &&
2270         (!LegalOperations ||
2271          TLI.isOperationLegal(LoOpt.getOpcode(), LoOpt.getValueType())))
2272       return CombineTo(N, LoOpt, LoOpt);
2273   }
2274
2275   if (HiExists) {
2276     SDValue Hi = DAG.getNode(HiOp, SDLoc(N), N->getValueType(1),
2277                              N->op_begin(), N->getNumOperands());
2278     AddToWorkList(Hi.getNode());
2279     SDValue HiOpt = combine(Hi.getNode());
2280     if (HiOpt.getNode() && HiOpt != Hi &&
2281         (!LegalOperations ||
2282          TLI.isOperationLegal(HiOpt.getOpcode(), HiOpt.getValueType())))
2283       return CombineTo(N, HiOpt, HiOpt);
2284   }
2285
2286   return SDValue();
2287 }
2288
2289 SDValue DAGCombiner::visitSMUL_LOHI(SDNode *N) {
2290   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHS);
2291   if (Res.getNode()) return Res;
2292
2293   EVT VT = N->getValueType(0);
2294   SDLoc DL(N);
2295
2296   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2297   // plus a shift.
2298   if (VT.isSimple() && !VT.isVector()) {
2299     MVT Simple = VT.getSimpleVT();
2300     unsigned SimpleSize = Simple.getSizeInBits();
2301     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2302     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2303       SDValue Lo = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(0));
2304       SDValue Hi = DAG.getNode(ISD::SIGN_EXTEND, DL, NewVT, N->getOperand(1));
2305       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2306       // Compute the high part as N1.
2307       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2308             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2309       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2310       // Compute the low part as N0.
2311       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2312       return CombineTo(N, Lo, Hi);
2313     }
2314   }
2315
2316   return SDValue();
2317 }
2318
2319 SDValue DAGCombiner::visitUMUL_LOHI(SDNode *N) {
2320   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::MUL, ISD::MULHU);
2321   if (Res.getNode()) return Res;
2322
2323   EVT VT = N->getValueType(0);
2324   SDLoc DL(N);
2325
2326   // If the type twice as wide is legal, transform the mulhu to a wider multiply
2327   // plus a shift.
2328   if (VT.isSimple() && !VT.isVector()) {
2329     MVT Simple = VT.getSimpleVT();
2330     unsigned SimpleSize = Simple.getSizeInBits();
2331     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), SimpleSize*2);
2332     if (TLI.isOperationLegal(ISD::MUL, NewVT)) {
2333       SDValue Lo = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(0));
2334       SDValue Hi = DAG.getNode(ISD::ZERO_EXTEND, DL, NewVT, N->getOperand(1));
2335       Lo = DAG.getNode(ISD::MUL, DL, NewVT, Lo, Hi);
2336       // Compute the high part as N1.
2337       Hi = DAG.getNode(ISD::SRL, DL, NewVT, Lo,
2338             DAG.getConstant(SimpleSize, getShiftAmountTy(Lo.getValueType())));
2339       Hi = DAG.getNode(ISD::TRUNCATE, DL, VT, Hi);
2340       // Compute the low part as N0.
2341       Lo = DAG.getNode(ISD::TRUNCATE, DL, VT, Lo);
2342       return CombineTo(N, Lo, Hi);
2343     }
2344   }
2345
2346   return SDValue();
2347 }
2348
2349 SDValue DAGCombiner::visitSMULO(SDNode *N) {
2350   // (smulo x, 2) -> (saddo x, x)
2351   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2352     if (C2->getAPIntValue() == 2)
2353       return DAG.getNode(ISD::SADDO, SDLoc(N), N->getVTList(),
2354                          N->getOperand(0), N->getOperand(0));
2355
2356   return SDValue();
2357 }
2358
2359 SDValue DAGCombiner::visitUMULO(SDNode *N) {
2360   // (umulo x, 2) -> (uaddo x, x)
2361   if (ConstantSDNode *C2 = dyn_cast<ConstantSDNode>(N->getOperand(1)))
2362     if (C2->getAPIntValue() == 2)
2363       return DAG.getNode(ISD::UADDO, SDLoc(N), N->getVTList(),
2364                          N->getOperand(0), N->getOperand(0));
2365
2366   return SDValue();
2367 }
2368
2369 SDValue DAGCombiner::visitSDIVREM(SDNode *N) {
2370   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::SDIV, ISD::SREM);
2371   if (Res.getNode()) return Res;
2372
2373   return SDValue();
2374 }
2375
2376 SDValue DAGCombiner::visitUDIVREM(SDNode *N) {
2377   SDValue Res = SimplifyNodeWithTwoResults(N, ISD::UDIV, ISD::UREM);
2378   if (Res.getNode()) return Res;
2379
2380   return SDValue();
2381 }
2382
2383 /// SimplifyBinOpWithSameOpcodeHands - If this is a binary operator with
2384 /// two operands of the same opcode, try to simplify it.
2385 SDValue DAGCombiner::SimplifyBinOpWithSameOpcodeHands(SDNode *N) {
2386   SDValue N0 = N->getOperand(0), N1 = N->getOperand(1);
2387   EVT VT = N0.getValueType();
2388   assert(N0.getOpcode() == N1.getOpcode() && "Bad input!");
2389
2390   // Bail early if none of these transforms apply.
2391   if (N0.getNode()->getNumOperands() == 0) return SDValue();
2392
2393   // For each of OP in AND/OR/XOR:
2394   // fold (OP (zext x), (zext y)) -> (zext (OP x, y))
2395   // fold (OP (sext x), (sext y)) -> (sext (OP x, y))
2396   // fold (OP (aext x), (aext y)) -> (aext (OP x, y))
2397   // fold (OP (trunc x), (trunc y)) -> (trunc (OP x, y)) (if trunc isn't free)
2398   //
2399   // do not sink logical op inside of a vector extend, since it may combine
2400   // into a vsetcc.
2401   EVT Op0VT = N0.getOperand(0).getValueType();
2402   if ((N0.getOpcode() == ISD::ZERO_EXTEND ||
2403        N0.getOpcode() == ISD::SIGN_EXTEND ||
2404        // Avoid infinite looping with PromoteIntBinOp.
2405        (N0.getOpcode() == ISD::ANY_EXTEND &&
2406         (!LegalTypes || TLI.isTypeDesirableForOp(N->getOpcode(), Op0VT))) ||
2407        (N0.getOpcode() == ISD::TRUNCATE &&
2408         (!TLI.isZExtFree(VT, Op0VT) ||
2409          !TLI.isTruncateFree(Op0VT, VT)) &&
2410         TLI.isTypeLegal(Op0VT))) &&
2411       !VT.isVector() &&
2412       Op0VT == N1.getOperand(0).getValueType() &&
2413       (!LegalOperations || TLI.isOperationLegal(N->getOpcode(), Op0VT))) {
2414     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2415                                  N0.getOperand(0).getValueType(),
2416                                  N0.getOperand(0), N1.getOperand(0));
2417     AddToWorkList(ORNode.getNode());
2418     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, ORNode);
2419   }
2420
2421   // For each of OP in SHL/SRL/SRA/AND...
2422   //   fold (and (OP x, z), (OP y, z)) -> (OP (and x, y), z)
2423   //   fold (or  (OP x, z), (OP y, z)) -> (OP (or  x, y), z)
2424   //   fold (xor (OP x, z), (OP y, z)) -> (OP (xor x, y), z)
2425   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL ||
2426        N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::AND) &&
2427       N0.getOperand(1) == N1.getOperand(1)) {
2428     SDValue ORNode = DAG.getNode(N->getOpcode(), SDLoc(N0),
2429                                  N0.getOperand(0).getValueType(),
2430                                  N0.getOperand(0), N1.getOperand(0));
2431     AddToWorkList(ORNode.getNode());
2432     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
2433                        ORNode, N0.getOperand(1));
2434   }
2435
2436   // Simplify xor/and/or (bitcast(A), bitcast(B)) -> bitcast(op (A,B))
2437   // Only perform this optimization after type legalization and before
2438   // LegalizeVectorOprs. LegalizeVectorOprs promotes vector operations by
2439   // adding bitcasts. For example (xor v4i32) is promoted to (v2i64), and
2440   // we don't want to undo this promotion.
2441   // We also handle SCALAR_TO_VECTOR because xor/or/and operations are cheaper
2442   // on scalars.
2443   if ((N0.getOpcode() == ISD::BITCAST ||
2444        N0.getOpcode() == ISD::SCALAR_TO_VECTOR) &&
2445       Level == AfterLegalizeTypes) {
2446     SDValue In0 = N0.getOperand(0);
2447     SDValue In1 = N1.getOperand(0);
2448     EVT In0Ty = In0.getValueType();
2449     EVT In1Ty = In1.getValueType();
2450     SDLoc DL(N);
2451     // If both incoming values are integers, and the original types are the
2452     // same.
2453     if (In0Ty.isInteger() && In1Ty.isInteger() && In0Ty == In1Ty) {
2454       SDValue Op = DAG.getNode(N->getOpcode(), DL, In0Ty, In0, In1);
2455       SDValue BC = DAG.getNode(N0.getOpcode(), DL, VT, Op);
2456       AddToWorkList(Op.getNode());
2457       return BC;
2458     }
2459   }
2460
2461   // Xor/and/or are indifferent to the swizzle operation (shuffle of one value).
2462   // Simplify xor/and/or (shuff(A), shuff(B)) -> shuff(op (A,B))
2463   // If both shuffles use the same mask, and both shuffle within a single
2464   // vector, then it is worthwhile to move the swizzle after the operation.
2465   // The type-legalizer generates this pattern when loading illegal
2466   // vector types from memory. In many cases this allows additional shuffle
2467   // optimizations.
2468   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
2469       N0.getOperand(1).getOpcode() == ISD::UNDEF &&
2470       N1.getOperand(1).getOpcode() == ISD::UNDEF) {
2471     ShuffleVectorSDNode *SVN0 = cast<ShuffleVectorSDNode>(N0);
2472     ShuffleVectorSDNode *SVN1 = cast<ShuffleVectorSDNode>(N1);
2473
2474     assert(N0.getOperand(0).getValueType() == N1.getOperand(1).getValueType() &&
2475            "Inputs to shuffles are not the same type");
2476
2477     unsigned NumElts = VT.getVectorNumElements();
2478
2479     // Check that both shuffles use the same mask. The masks are known to be of
2480     // the same length because the result vector type is the same.
2481     bool SameMask = true;
2482     for (unsigned i = 0; i != NumElts; ++i) {
2483       int Idx0 = SVN0->getMaskElt(i);
2484       int Idx1 = SVN1->getMaskElt(i);
2485       if (Idx0 != Idx1) {
2486         SameMask = false;
2487         break;
2488       }
2489     }
2490
2491     if (SameMask) {
2492       SDValue Op = DAG.getNode(N->getOpcode(), SDLoc(N), VT,
2493                                N0.getOperand(0), N1.getOperand(0));
2494       AddToWorkList(Op.getNode());
2495       return DAG.getVectorShuffle(VT, SDLoc(N), Op,
2496                                   DAG.getUNDEF(VT), &SVN0->getMask()[0]);
2497     }
2498   }
2499
2500   return SDValue();
2501 }
2502
2503 SDValue DAGCombiner::visitAND(SDNode *N) {
2504   SDValue N0 = N->getOperand(0);
2505   SDValue N1 = N->getOperand(1);
2506   SDValue LL, LR, RL, RR, CC0, CC1;
2507   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
2508   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
2509   EVT VT = N1.getValueType();
2510   unsigned BitWidth = VT.getScalarType().getSizeInBits();
2511
2512   // fold vector ops
2513   if (VT.isVector()) {
2514     SDValue FoldedVOp = SimplifyVBinOp(N);
2515     if (FoldedVOp.getNode()) return FoldedVOp;
2516
2517     // fold (and x, 0) -> 0, vector edition
2518     if (ISD::isBuildVectorAllZeros(N0.getNode()))
2519       return N0;
2520     if (ISD::isBuildVectorAllZeros(N1.getNode()))
2521       return N1;
2522
2523     // fold (and x, -1) -> x, vector edition
2524     if (ISD::isBuildVectorAllOnes(N0.getNode()))
2525       return N1;
2526     if (ISD::isBuildVectorAllOnes(N1.getNode()))
2527       return N0;
2528   }
2529
2530   // fold (and x, undef) -> 0
2531   if (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)
2532     return DAG.getConstant(0, VT);
2533   // fold (and c1, c2) -> c1&c2
2534   if (N0C && N1C)
2535     return DAG.FoldConstantArithmetic(ISD::AND, VT, N0C, N1C);
2536   // canonicalize constant to RHS
2537   if (N0C && !N1C)
2538     return DAG.getNode(ISD::AND, SDLoc(N), VT, N1, N0);
2539   // fold (and x, -1) -> x
2540   if (N1C && N1C->isAllOnesValue())
2541     return N0;
2542   // if (and x, c) is known to be zero, return 0
2543   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
2544                                    APInt::getAllOnesValue(BitWidth)))
2545     return DAG.getConstant(0, VT);
2546   // reassociate and
2547   SDValue RAND = ReassociateOps(ISD::AND, SDLoc(N), N0, N1);
2548   if (RAND.getNode() != 0)
2549     return RAND;
2550   // fold (and (or x, C), D) -> D if (C & D) == D
2551   if (N1C && N0.getOpcode() == ISD::OR)
2552     if (ConstantSDNode *ORI = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
2553       if ((ORI->getAPIntValue() & N1C->getAPIntValue()) == N1C->getAPIntValue())
2554         return N1;
2555   // fold (and (any_ext V), c) -> (zero_ext V) if 'and' only clears top bits.
2556   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
2557     SDValue N0Op0 = N0.getOperand(0);
2558     APInt Mask = ~N1C->getAPIntValue();
2559     Mask = Mask.trunc(N0Op0.getValueSizeInBits());
2560     if (DAG.MaskedValueIsZero(N0Op0, Mask)) {
2561       SDValue Zext = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N),
2562                                  N0.getValueType(), N0Op0);
2563
2564       // Replace uses of the AND with uses of the Zero extend node.
2565       CombineTo(N, Zext);
2566
2567       // We actually want to replace all uses of the any_extend with the
2568       // zero_extend, to avoid duplicating things.  This will later cause this
2569       // AND to be folded.
2570       CombineTo(N0.getNode(), Zext);
2571       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2572     }
2573   }
2574   // similarly fold (and (X (load ([non_ext|any_ext|zero_ext] V))), c) ->
2575   // (X (load ([non_ext|zero_ext] V))) if 'and' only clears top bits which must
2576   // already be zero by virtue of the width of the base type of the load.
2577   //
2578   // the 'X' node here can either be nothing or an extract_vector_elt to catch
2579   // more cases.
2580   if ((N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
2581        N0.getOperand(0).getOpcode() == ISD::LOAD) ||
2582       N0.getOpcode() == ISD::LOAD) {
2583     LoadSDNode *Load = cast<LoadSDNode>( (N0.getOpcode() == ISD::LOAD) ?
2584                                          N0 : N0.getOperand(0) );
2585
2586     // Get the constant (if applicable) the zero'th operand is being ANDed with.
2587     // This can be a pure constant or a vector splat, in which case we treat the
2588     // vector as a scalar and use the splat value.
2589     APInt Constant = APInt::getNullValue(1);
2590     if (const ConstantSDNode *C = dyn_cast<ConstantSDNode>(N1)) {
2591       Constant = C->getAPIntValue();
2592     } else if (BuildVectorSDNode *Vector = dyn_cast<BuildVectorSDNode>(N1)) {
2593       APInt SplatValue, SplatUndef;
2594       unsigned SplatBitSize;
2595       bool HasAnyUndefs;
2596       bool IsSplat = Vector->isConstantSplat(SplatValue, SplatUndef,
2597                                              SplatBitSize, HasAnyUndefs);
2598       if (IsSplat) {
2599         // Undef bits can contribute to a possible optimisation if set, so
2600         // set them.
2601         SplatValue |= SplatUndef;
2602
2603         // The splat value may be something like "0x00FFFFFF", which means 0 for
2604         // the first vector value and FF for the rest, repeating. We need a mask
2605         // that will apply equally to all members of the vector, so AND all the
2606         // lanes of the constant together.
2607         EVT VT = Vector->getValueType(0);
2608         unsigned BitWidth = VT.getVectorElementType().getSizeInBits();
2609
2610         // If the splat value has been compressed to a bitlength lower
2611         // than the size of the vector lane, we need to re-expand it to
2612         // the lane size.
2613         if (BitWidth > SplatBitSize)
2614           for (SplatValue = SplatValue.zextOrTrunc(BitWidth);
2615                SplatBitSize < BitWidth;
2616                SplatBitSize = SplatBitSize * 2)
2617             SplatValue |= SplatValue.shl(SplatBitSize);
2618
2619         Constant = APInt::getAllOnesValue(BitWidth);
2620         for (unsigned i = 0, n = SplatBitSize/BitWidth; i < n; ++i)
2621           Constant &= SplatValue.lshr(i*BitWidth).zextOrTrunc(BitWidth);
2622       }
2623     }
2624
2625     // If we want to change an EXTLOAD to a ZEXTLOAD, ensure a ZEXTLOAD is
2626     // actually legal and isn't going to get expanded, else this is a false
2627     // optimisation.
2628     bool CanZextLoadProfitably = TLI.isLoadExtLegal(ISD::ZEXTLOAD,
2629                                                     Load->getMemoryVT());
2630
2631     // Resize the constant to the same size as the original memory access before
2632     // extension. If it is still the AllOnesValue then this AND is completely
2633     // unneeded.
2634     Constant =
2635       Constant.zextOrTrunc(Load->getMemoryVT().getScalarType().getSizeInBits());
2636
2637     bool B;
2638     switch (Load->getExtensionType()) {
2639     default: B = false; break;
2640     case ISD::EXTLOAD: B = CanZextLoadProfitably; break;
2641     case ISD::ZEXTLOAD:
2642     case ISD::NON_EXTLOAD: B = true; break;
2643     }
2644
2645     if (B && Constant.isAllOnesValue()) {
2646       // If the load type was an EXTLOAD, convert to ZEXTLOAD in order to
2647       // preserve semantics once we get rid of the AND.
2648       SDValue NewLoad(Load, 0);
2649       if (Load->getExtensionType() == ISD::EXTLOAD) {
2650         NewLoad = DAG.getLoad(Load->getAddressingMode(), ISD::ZEXTLOAD,
2651                               Load->getValueType(0), SDLoc(Load),
2652                               Load->getChain(), Load->getBasePtr(),
2653                               Load->getOffset(), Load->getMemoryVT(),
2654                               Load->getMemOperand());
2655         // Replace uses of the EXTLOAD with the new ZEXTLOAD.
2656         if (Load->getNumValues() == 3) {
2657           // PRE/POST_INC loads have 3 values.
2658           SDValue To[] = { NewLoad.getValue(0), NewLoad.getValue(1),
2659                            NewLoad.getValue(2) };
2660           CombineTo(Load, To, 3, true);
2661         } else {
2662           CombineTo(Load, NewLoad.getValue(0), NewLoad.getValue(1));
2663         }
2664       }
2665
2666       // Fold the AND away, taking care not to fold to the old load node if we
2667       // replaced it.
2668       CombineTo(N, (N0.getNode() == Load) ? NewLoad : N0);
2669
2670       return SDValue(N, 0); // Return N so it doesn't get rechecked!
2671     }
2672   }
2673   // fold (and (setcc x), (setcc y)) -> (setcc (and x, y))
2674   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
2675     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
2676     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
2677
2678     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
2679         LL.getValueType().isInteger()) {
2680       // fold (and (seteq X, 0), (seteq Y, 0)) -> (seteq (or X, Y), 0)
2681       if (cast<ConstantSDNode>(LR)->isNullValue() && Op1 == ISD::SETEQ) {
2682         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2683                                      LR.getValueType(), LL, RL);
2684         AddToWorkList(ORNode.getNode());
2685         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2686       }
2687       // fold (and (seteq X, -1), (seteq Y, -1)) -> (seteq (and X, Y), -1)
2688       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETEQ) {
2689         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(N0),
2690                                       LR.getValueType(), LL, RL);
2691         AddToWorkList(ANDNode.getNode());
2692         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
2693       }
2694       // fold (and (setgt X,  -1), (setgt Y,  -1)) -> (setgt (or X, Y), -1)
2695       if (cast<ConstantSDNode>(LR)->isAllOnesValue() && Op1 == ISD::SETGT) {
2696         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(N0),
2697                                      LR.getValueType(), LL, RL);
2698         AddToWorkList(ORNode.getNode());
2699         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
2700       }
2701     }
2702     // Simplify (and (setne X, 0), (setne X, -1)) -> (setuge (add X, 1), 2)
2703     if (LL == RL && isa<ConstantSDNode>(LR) && isa<ConstantSDNode>(RR) &&
2704         Op0 == Op1 && LL.getValueType().isInteger() &&
2705       Op0 == ISD::SETNE && ((cast<ConstantSDNode>(LR)->isNullValue() &&
2706                                  cast<ConstantSDNode>(RR)->isAllOnesValue()) ||
2707                                 (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
2708                                  cast<ConstantSDNode>(RR)->isNullValue()))) {
2709       SDValue ADDNode = DAG.getNode(ISD::ADD, SDLoc(N0), LL.getValueType(),
2710                                     LL, DAG.getConstant(1, LL.getValueType()));
2711       AddToWorkList(ADDNode.getNode());
2712       return DAG.getSetCC(SDLoc(N), VT, ADDNode,
2713                           DAG.getConstant(2, LL.getValueType()), ISD::SETUGE);
2714     }
2715     // canonicalize equivalent to ll == rl
2716     if (LL == RR && LR == RL) {
2717       Op1 = ISD::getSetCCSwappedOperands(Op1);
2718       std::swap(RL, RR);
2719     }
2720     if (LL == RL && LR == RR) {
2721       bool isInteger = LL.getValueType().isInteger();
2722       ISD::CondCode Result = ISD::getSetCCAndOperation(Op0, Op1, isInteger);
2723       if (Result != ISD::SETCC_INVALID &&
2724           (!LegalOperations ||
2725            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
2726             TLI.isOperationLegal(ISD::SETCC,
2727                             getSetCCResultType(N0.getSimpleValueType())))))
2728         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
2729                             LL, LR, Result);
2730     }
2731   }
2732
2733   // Simplify: (and (op x...), (op y...))  -> (op (and x, y))
2734   if (N0.getOpcode() == N1.getOpcode()) {
2735     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
2736     if (Tmp.getNode()) return Tmp;
2737   }
2738
2739   // fold (and (sign_extend_inreg x, i16 to i32), 1) -> (and x, 1)
2740   // fold (and (sra)) -> (and (srl)) when possible.
2741   if (!VT.isVector() &&
2742       SimplifyDemandedBits(SDValue(N, 0)))
2743     return SDValue(N, 0);
2744
2745   // fold (zext_inreg (extload x)) -> (zextload x)
2746   if (ISD::isEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode())) {
2747     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2748     EVT MemVT = LN0->getMemoryVT();
2749     // If we zero all the possible extended bits, then we can turn this into
2750     // a zextload if we are running before legalize or the operation is legal.
2751     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2752     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2753                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2754         ((!LegalOperations && !LN0->isVolatile()) ||
2755          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2756       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2757                                        LN0->getChain(), LN0->getBasePtr(),
2758                                        MemVT, LN0->getMemOperand());
2759       AddToWorkList(N);
2760       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2761       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2762     }
2763   }
2764   // fold (zext_inreg (sextload x)) -> (zextload x) iff load has one use
2765   if (ISD::isSEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
2766       N0.hasOneUse()) {
2767     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
2768     EVT MemVT = LN0->getMemoryVT();
2769     // If we zero all the possible extended bits, then we can turn this into
2770     // a zextload if we are running before legalize or the operation is legal.
2771     unsigned BitWidth = N1.getValueType().getScalarType().getSizeInBits();
2772     if (DAG.MaskedValueIsZero(N1, APInt::getHighBitsSet(BitWidth,
2773                            BitWidth - MemVT.getScalarType().getSizeInBits())) &&
2774         ((!LegalOperations && !LN0->isVolatile()) ||
2775          TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT))) {
2776       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N0), VT,
2777                                        LN0->getChain(), LN0->getBasePtr(),
2778                                        MemVT, LN0->getMemOperand());
2779       AddToWorkList(N);
2780       CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
2781       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2782     }
2783   }
2784
2785   // fold (and (load x), 255) -> (zextload x, i8)
2786   // fold (and (extload x, i16), 255) -> (zextload x, i8)
2787   // fold (and (any_ext (extload x, i16)), 255) -> (zextload x, i8)
2788   if (N1C && (N0.getOpcode() == ISD::LOAD ||
2789               (N0.getOpcode() == ISD::ANY_EXTEND &&
2790                N0.getOperand(0).getOpcode() == ISD::LOAD))) {
2791     bool HasAnyExt = N0.getOpcode() == ISD::ANY_EXTEND;
2792     LoadSDNode *LN0 = HasAnyExt
2793       ? cast<LoadSDNode>(N0.getOperand(0))
2794       : cast<LoadSDNode>(N0);
2795     if (LN0->getExtensionType() != ISD::SEXTLOAD &&
2796         LN0->isUnindexed() && N0.hasOneUse() && SDValue(LN0, 0).hasOneUse()) {
2797       uint32_t ActiveBits = N1C->getAPIntValue().getActiveBits();
2798       if (ActiveBits > 0 && APIntOps::isMask(ActiveBits, N1C->getAPIntValue())){
2799         EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), ActiveBits);
2800         EVT LoadedVT = LN0->getMemoryVT();
2801
2802         if (ExtVT == LoadedVT &&
2803             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2804           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2805
2806           SDValue NewLoad =
2807             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
2808                            LN0->getChain(), LN0->getBasePtr(), ExtVT,
2809                            LN0->getMemOperand());
2810           AddToWorkList(N);
2811           CombineTo(LN0, NewLoad, NewLoad.getValue(1));
2812           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2813         }
2814
2815         // Do not change the width of a volatile load.
2816         // Do not generate loads of non-round integer types since these can
2817         // be expensive (and would be wrong if the type is not byte sized).
2818         if (!LN0->isVolatile() && LoadedVT.bitsGT(ExtVT) && ExtVT.isRound() &&
2819             (!LegalOperations || TLI.isLoadExtLegal(ISD::ZEXTLOAD, ExtVT))) {
2820           EVT PtrType = LN0->getOperand(1).getValueType();
2821
2822           unsigned Alignment = LN0->getAlignment();
2823           SDValue NewPtr = LN0->getBasePtr();
2824
2825           // For big endian targets, we need to add an offset to the pointer
2826           // to load the correct bytes.  For little endian systems, we merely
2827           // need to read fewer bytes from the same pointer.
2828           if (TLI.isBigEndian()) {
2829             unsigned LVTStoreBytes = LoadedVT.getStoreSize();
2830             unsigned EVTStoreBytes = ExtVT.getStoreSize();
2831             unsigned PtrOff = LVTStoreBytes - EVTStoreBytes;
2832             NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0), PtrType,
2833                                  NewPtr, DAG.getConstant(PtrOff, PtrType));
2834             Alignment = MinAlign(Alignment, PtrOff);
2835           }
2836
2837           AddToWorkList(NewPtr.getNode());
2838
2839           EVT LoadResultTy = HasAnyExt ? LN0->getValueType(0) : VT;
2840           SDValue Load =
2841             DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), LoadResultTy,
2842                            LN0->getChain(), NewPtr,
2843                            LN0->getPointerInfo(),
2844                            ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
2845                            Alignment, LN0->getTBAAInfo());
2846           AddToWorkList(N);
2847           CombineTo(LN0, Load, Load.getValue(1));
2848           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
2849         }
2850       }
2851     }
2852   }
2853
2854   if (N0.getOpcode() == ISD::ADD && N1.getOpcode() == ISD::SRL &&
2855       VT.getSizeInBits() <= 64) {
2856     if (ConstantSDNode *ADDI = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
2857       APInt ADDC = ADDI->getAPIntValue();
2858       if (!TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2859         // Look for (and (add x, c1), (lshr y, c2)). If C1 wasn't a legal
2860         // immediate for an add, but it is legal if its top c2 bits are set,
2861         // transform the ADD so the immediate doesn't need to be materialized
2862         // in a register.
2863         if (ConstantSDNode *SRLI = dyn_cast<ConstantSDNode>(N1.getOperand(1))) {
2864           APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
2865                                              SRLI->getZExtValue());
2866           if (DAG.MaskedValueIsZero(N0.getOperand(1), Mask)) {
2867             ADDC |= Mask;
2868             if (TLI.isLegalAddImmediate(ADDC.getSExtValue())) {
2869               SDValue NewAdd =
2870                 DAG.getNode(ISD::ADD, SDLoc(N0), VT,
2871                             N0.getOperand(0), DAG.getConstant(ADDC, VT));
2872               CombineTo(N0.getNode(), NewAdd);
2873               return SDValue(N, 0); // Return N so it doesn't get rechecked!
2874             }
2875           }
2876         }
2877       }
2878     }
2879   }
2880
2881   // fold (and (or (srl N, 8), (shl N, 8)), 0xffff) -> (srl (bswap N), const)
2882   if (N1C && N1C->getAPIntValue() == 0xffff && N0.getOpcode() == ISD::OR) {
2883     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
2884                                        N0.getOperand(1), false);
2885     if (BSwap.getNode())
2886       return BSwap;
2887   }
2888
2889   return SDValue();
2890 }
2891
2892 /// MatchBSwapHWord - Match (a >> 8) | (a << 8) as (bswap a) >> 16
2893 ///
2894 SDValue DAGCombiner::MatchBSwapHWordLow(SDNode *N, SDValue N0, SDValue N1,
2895                                         bool DemandHighBits) {
2896   if (!LegalOperations)
2897     return SDValue();
2898
2899   EVT VT = N->getValueType(0);
2900   if (VT != MVT::i64 && VT != MVT::i32 && VT != MVT::i16)
2901     return SDValue();
2902   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
2903     return SDValue();
2904
2905   // Recognize (and (shl a, 8), 0xff), (and (srl a, 8), 0xff00)
2906   bool LookPassAnd0 = false;
2907   bool LookPassAnd1 = false;
2908   if (N0.getOpcode() == ISD::AND && N0.getOperand(0).getOpcode() == ISD::SRL)
2909       std::swap(N0, N1);
2910   if (N1.getOpcode() == ISD::AND && N1.getOperand(0).getOpcode() == ISD::SHL)
2911       std::swap(N0, N1);
2912   if (N0.getOpcode() == ISD::AND) {
2913     if (!N0.getNode()->hasOneUse())
2914       return SDValue();
2915     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2916     if (!N01C || N01C->getZExtValue() != 0xFF00)
2917       return SDValue();
2918     N0 = N0.getOperand(0);
2919     LookPassAnd0 = true;
2920   }
2921
2922   if (N1.getOpcode() == ISD::AND) {
2923     if (!N1.getNode()->hasOneUse())
2924       return SDValue();
2925     ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2926     if (!N11C || N11C->getZExtValue() != 0xFF)
2927       return SDValue();
2928     N1 = N1.getOperand(0);
2929     LookPassAnd1 = true;
2930   }
2931
2932   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
2933     std::swap(N0, N1);
2934   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
2935     return SDValue();
2936   if (!N0.getNode()->hasOneUse() ||
2937       !N1.getNode()->hasOneUse())
2938     return SDValue();
2939
2940   ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
2941   ConstantSDNode *N11C = dyn_cast<ConstantSDNode>(N1.getOperand(1));
2942   if (!N01C || !N11C)
2943     return SDValue();
2944   if (N01C->getZExtValue() != 8 || N11C->getZExtValue() != 8)
2945     return SDValue();
2946
2947   // Look for (shl (and a, 0xff), 8), (srl (and a, 0xff00), 8)
2948   SDValue N00 = N0->getOperand(0);
2949   if (!LookPassAnd0 && N00.getOpcode() == ISD::AND) {
2950     if (!N00.getNode()->hasOneUse())
2951       return SDValue();
2952     ConstantSDNode *N001C = dyn_cast<ConstantSDNode>(N00.getOperand(1));
2953     if (!N001C || N001C->getZExtValue() != 0xFF)
2954       return SDValue();
2955     N00 = N00.getOperand(0);
2956     LookPassAnd0 = true;
2957   }
2958
2959   SDValue N10 = N1->getOperand(0);
2960   if (!LookPassAnd1 && N10.getOpcode() == ISD::AND) {
2961     if (!N10.getNode()->hasOneUse())
2962       return SDValue();
2963     ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N10.getOperand(1));
2964     if (!N101C || N101C->getZExtValue() != 0xFF00)
2965       return SDValue();
2966     N10 = N10.getOperand(0);
2967     LookPassAnd1 = true;
2968   }
2969
2970   if (N00 != N10)
2971     return SDValue();
2972
2973   // Make sure everything beyond the low halfword gets set to zero since the SRL
2974   // 16 will clear the top bits.
2975   unsigned OpSizeInBits = VT.getSizeInBits();
2976   if (DemandHighBits && OpSizeInBits > 16) {
2977     // If the left-shift isn't masked out then the only way this is a bswap is
2978     // if all bits beyond the low 8 are 0. In that case the entire pattern
2979     // reduces to a left shift anyway: leave it for other parts of the combiner.
2980     if (!LookPassAnd0)
2981       return SDValue();
2982
2983     // However, if the right shift isn't masked out then it might be because
2984     // it's not needed. See if we can spot that too.
2985     if (!LookPassAnd1 &&
2986         !DAG.MaskedValueIsZero(
2987             N10, APInt::getHighBitsSet(OpSizeInBits, OpSizeInBits - 16)))
2988       return SDValue();
2989   }
2990
2991   SDValue Res = DAG.getNode(ISD::BSWAP, SDLoc(N), VT, N00);
2992   if (OpSizeInBits > 16)
2993     Res = DAG.getNode(ISD::SRL, SDLoc(N), VT, Res,
2994                       DAG.getConstant(OpSizeInBits-16, getShiftAmountTy(VT)));
2995   return Res;
2996 }
2997
2998 /// isBSwapHWordElement - Return true if the specified node is an element
2999 /// that makes up a 32-bit packed halfword byteswap. i.e.
3000 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
3001 static bool isBSwapHWordElement(SDValue N, SmallVectorImpl<SDNode *> &Parts) {
3002   if (!N.getNode()->hasOneUse())
3003     return false;
3004
3005   unsigned Opc = N.getOpcode();
3006   if (Opc != ISD::AND && Opc != ISD::SHL && Opc != ISD::SRL)
3007     return false;
3008
3009   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3010   if (!N1C)
3011     return false;
3012
3013   unsigned Num;
3014   switch (N1C->getZExtValue()) {
3015   default:
3016     return false;
3017   case 0xFF:       Num = 0; break;
3018   case 0xFF00:     Num = 1; break;
3019   case 0xFF0000:   Num = 2; break;
3020   case 0xFF000000: Num = 3; break;
3021   }
3022
3023   // Look for (x & 0xff) << 8 as well as ((x << 8) & 0xff00).
3024   SDValue N0 = N.getOperand(0);
3025   if (Opc == ISD::AND) {
3026     if (Num == 0 || Num == 2) {
3027       // (x >> 8) & 0xff
3028       // (x >> 8) & 0xff0000
3029       if (N0.getOpcode() != ISD::SRL)
3030         return false;
3031       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3032       if (!C || C->getZExtValue() != 8)
3033         return false;
3034     } else {
3035       // (x << 8) & 0xff00
3036       // (x << 8) & 0xff000000
3037       if (N0.getOpcode() != ISD::SHL)
3038         return false;
3039       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3040       if (!C || C->getZExtValue() != 8)
3041         return false;
3042     }
3043   } else if (Opc == ISD::SHL) {
3044     // (x & 0xff) << 8
3045     // (x & 0xff0000) << 8
3046     if (Num != 0 && Num != 2)
3047       return false;
3048     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3049     if (!C || C->getZExtValue() != 8)
3050       return false;
3051   } else { // Opc == ISD::SRL
3052     // (x & 0xff00) >> 8
3053     // (x & 0xff000000) >> 8
3054     if (Num != 1 && Num != 3)
3055       return false;
3056     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N.getOperand(1));
3057     if (!C || C->getZExtValue() != 8)
3058       return false;
3059   }
3060
3061   if (Parts[Num])
3062     return false;
3063
3064   Parts[Num] = N0.getOperand(0).getNode();
3065   return true;
3066 }
3067
3068 /// MatchBSwapHWord - Match a 32-bit packed halfword bswap. That is
3069 /// ((x&0xff)<<8)|((x&0xff00)>>8)|((x&0x00ff0000)<<8)|((x&0xff000000)>>8)
3070 /// => (rotl (bswap x), 16)
3071 SDValue DAGCombiner::MatchBSwapHWord(SDNode *N, SDValue N0, SDValue N1) {
3072   if (!LegalOperations)
3073     return SDValue();
3074
3075   EVT VT = N->getValueType(0);
3076   if (VT != MVT::i32)
3077     return SDValue();
3078   if (!TLI.isOperationLegal(ISD::BSWAP, VT))
3079     return SDValue();
3080
3081   SmallVector<SDNode*,4> Parts(4, (SDNode*)0);
3082   // Look for either
3083   // (or (or (and), (and)), (or (and), (and)))
3084   // (or (or (or (and), (and)), (and)), (and))
3085   if (N0.getOpcode() != ISD::OR)
3086     return SDValue();
3087   SDValue N00 = N0.getOperand(0);
3088   SDValue N01 = N0.getOperand(1);
3089
3090   if (N1.getOpcode() == ISD::OR &&
3091       N00.getNumOperands() == 2 && N01.getNumOperands() == 2) {
3092     // (or (or (and), (and)), (or (and), (and)))
3093     SDValue N000 = N00.getOperand(0);
3094     if (!isBSwapHWordElement(N000, Parts))
3095       return SDValue();
3096
3097     SDValue N001 = N00.getOperand(1);
3098     if (!isBSwapHWordElement(N001, Parts))
3099       return SDValue();
3100     SDValue N010 = N01.getOperand(0);
3101     if (!isBSwapHWordElement(N010, Parts))
3102       return SDValue();
3103     SDValue N011 = N01.getOperand(1);
3104     if (!isBSwapHWordElement(N011, Parts))
3105       return SDValue();
3106   } else {
3107     // (or (or (or (and), (and)), (and)), (and))
3108     if (!isBSwapHWordElement(N1, Parts))
3109       return SDValue();
3110     if (!isBSwapHWordElement(N01, Parts))
3111       return SDValue();
3112     if (N00.getOpcode() != ISD::OR)
3113       return SDValue();
3114     SDValue N000 = N00.getOperand(0);
3115     if (!isBSwapHWordElement(N000, Parts))
3116       return SDValue();
3117     SDValue N001 = N00.getOperand(1);
3118     if (!isBSwapHWordElement(N001, Parts))
3119       return SDValue();
3120   }
3121
3122   // Make sure the parts are all coming from the same node.
3123   if (Parts[0] != Parts[1] || Parts[0] != Parts[2] || Parts[0] != Parts[3])
3124     return SDValue();
3125
3126   SDValue BSwap = DAG.getNode(ISD::BSWAP, SDLoc(N), VT,
3127                               SDValue(Parts[0],0));
3128
3129   // Result of the bswap should be rotated by 16. If it's not legal, then
3130   // do  (x << 16) | (x >> 16).
3131   SDValue ShAmt = DAG.getConstant(16, getShiftAmountTy(VT));
3132   if (TLI.isOperationLegalOrCustom(ISD::ROTL, VT))
3133     return DAG.getNode(ISD::ROTL, SDLoc(N), VT, BSwap, ShAmt);
3134   if (TLI.isOperationLegalOrCustom(ISD::ROTR, VT))
3135     return DAG.getNode(ISD::ROTR, SDLoc(N), VT, BSwap, ShAmt);
3136   return DAG.getNode(ISD::OR, SDLoc(N), VT,
3137                      DAG.getNode(ISD::SHL, SDLoc(N), VT, BSwap, ShAmt),
3138                      DAG.getNode(ISD::SRL, SDLoc(N), VT, BSwap, ShAmt));
3139 }
3140
3141 SDValue DAGCombiner::visitOR(SDNode *N) {
3142   SDValue N0 = N->getOperand(0);
3143   SDValue N1 = N->getOperand(1);
3144   SDValue LL, LR, RL, RR, CC0, CC1;
3145   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3146   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3147   EVT VT = N1.getValueType();
3148
3149   // fold vector ops
3150   if (VT.isVector()) {
3151     SDValue FoldedVOp = SimplifyVBinOp(N);
3152     if (FoldedVOp.getNode()) return FoldedVOp;
3153
3154     // fold (or x, 0) -> x, vector edition
3155     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3156       return N1;
3157     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3158       return N0;
3159
3160     // fold (or x, -1) -> -1, vector edition
3161     if (ISD::isBuildVectorAllOnes(N0.getNode()))
3162       return N0;
3163     if (ISD::isBuildVectorAllOnes(N1.getNode()))
3164       return N1;
3165   }
3166
3167   // fold (or x, undef) -> -1
3168   if (!LegalOperations &&
3169       (N0.getOpcode() == ISD::UNDEF || N1.getOpcode() == ISD::UNDEF)) {
3170     EVT EltVT = VT.isVector() ? VT.getVectorElementType() : VT;
3171     return DAG.getConstant(APInt::getAllOnesValue(EltVT.getSizeInBits()), VT);
3172   }
3173   // fold (or c1, c2) -> c1|c2
3174   if (N0C && N1C)
3175     return DAG.FoldConstantArithmetic(ISD::OR, VT, N0C, N1C);
3176   // canonicalize constant to RHS
3177   if (N0C && !N1C)
3178     return DAG.getNode(ISD::OR, SDLoc(N), VT, N1, N0);
3179   // fold (or x, 0) -> x
3180   if (N1C && N1C->isNullValue())
3181     return N0;
3182   // fold (or x, -1) -> -1
3183   if (N1C && N1C->isAllOnesValue())
3184     return N1;
3185   // fold (or x, c) -> c iff (x & ~c) == 0
3186   if (N1C && DAG.MaskedValueIsZero(N0, ~N1C->getAPIntValue()))
3187     return N1;
3188
3189   // Recognize halfword bswaps as (bswap + rotl 16) or (bswap + shl 16)
3190   SDValue BSwap = MatchBSwapHWord(N, N0, N1);
3191   if (BSwap.getNode() != 0)
3192     return BSwap;
3193   BSwap = MatchBSwapHWordLow(N, N0, N1);
3194   if (BSwap.getNode() != 0)
3195     return BSwap;
3196
3197   // reassociate or
3198   SDValue ROR = ReassociateOps(ISD::OR, SDLoc(N), N0, N1);
3199   if (ROR.getNode() != 0)
3200     return ROR;
3201   // Canonicalize (or (and X, c1), c2) -> (and (or X, c2), c1|c2)
3202   // iff (c1 & c2) == 0.
3203   if (N1C && N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3204              isa<ConstantSDNode>(N0.getOperand(1))) {
3205     ConstantSDNode *C1 = cast<ConstantSDNode>(N0.getOperand(1));
3206     if ((C1->getAPIntValue() & N1C->getAPIntValue()) != 0)
3207       return DAG.getNode(ISD::AND, SDLoc(N), VT,
3208                          DAG.getNode(ISD::OR, SDLoc(N0), VT,
3209                                      N0.getOperand(0), N1),
3210                          DAG.FoldConstantArithmetic(ISD::OR, VT, N1C, C1));
3211   }
3212   // fold (or (setcc x), (setcc y)) -> (setcc (or x, y))
3213   if (isSetCCEquivalent(N0, LL, LR, CC0) && isSetCCEquivalent(N1, RL, RR, CC1)){
3214     ISD::CondCode Op0 = cast<CondCodeSDNode>(CC0)->get();
3215     ISD::CondCode Op1 = cast<CondCodeSDNode>(CC1)->get();
3216
3217     if (LR == RR && isa<ConstantSDNode>(LR) && Op0 == Op1 &&
3218         LL.getValueType().isInteger()) {
3219       // fold (or (setne X, 0), (setne Y, 0)) -> (setne (or X, Y), 0)
3220       // fold (or (setlt X, 0), (setlt Y, 0)) -> (setne (or X, Y), 0)
3221       if (cast<ConstantSDNode>(LR)->isNullValue() &&
3222           (Op1 == ISD::SETNE || Op1 == ISD::SETLT)) {
3223         SDValue ORNode = DAG.getNode(ISD::OR, SDLoc(LR),
3224                                      LR.getValueType(), LL, RL);
3225         AddToWorkList(ORNode.getNode());
3226         return DAG.getSetCC(SDLoc(N), VT, ORNode, LR, Op1);
3227       }
3228       // fold (or (setne X, -1), (setne Y, -1)) -> (setne (and X, Y), -1)
3229       // fold (or (setgt X, -1), (setgt Y  -1)) -> (setgt (and X, Y), -1)
3230       if (cast<ConstantSDNode>(LR)->isAllOnesValue() &&
3231           (Op1 == ISD::SETNE || Op1 == ISD::SETGT)) {
3232         SDValue ANDNode = DAG.getNode(ISD::AND, SDLoc(LR),
3233                                       LR.getValueType(), LL, RL);
3234         AddToWorkList(ANDNode.getNode());
3235         return DAG.getSetCC(SDLoc(N), VT, ANDNode, LR, Op1);
3236       }
3237     }
3238     // canonicalize equivalent to ll == rl
3239     if (LL == RR && LR == RL) {
3240       Op1 = ISD::getSetCCSwappedOperands(Op1);
3241       std::swap(RL, RR);
3242     }
3243     if (LL == RL && LR == RR) {
3244       bool isInteger = LL.getValueType().isInteger();
3245       ISD::CondCode Result = ISD::getSetCCOrOperation(Op0, Op1, isInteger);
3246       if (Result != ISD::SETCC_INVALID &&
3247           (!LegalOperations ||
3248            (TLI.isCondCodeLegal(Result, LL.getSimpleValueType()) &&
3249             TLI.isOperationLegal(ISD::SETCC,
3250               getSetCCResultType(N0.getValueType())))))
3251         return DAG.getSetCC(SDLoc(N), N0.getValueType(),
3252                             LL, LR, Result);
3253     }
3254   }
3255
3256   // Simplify: (or (op x...), (op y...))  -> (op (or x, y))
3257   if (N0.getOpcode() == N1.getOpcode()) {
3258     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3259     if (Tmp.getNode()) return Tmp;
3260   }
3261
3262   // (or (and X, C1), (and Y, C2))  -> (and (or X, Y), C3) if possible.
3263   if (N0.getOpcode() == ISD::AND &&
3264       N1.getOpcode() == ISD::AND &&
3265       N0.getOperand(1).getOpcode() == ISD::Constant &&
3266       N1.getOperand(1).getOpcode() == ISD::Constant &&
3267       // Don't increase # computations.
3268       (N0.getNode()->hasOneUse() || N1.getNode()->hasOneUse())) {
3269     // We can only do this xform if we know that bits from X that are set in C2
3270     // but not in C1 are already zero.  Likewise for Y.
3271     const APInt &LHSMask =
3272       cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
3273     const APInt &RHSMask =
3274       cast<ConstantSDNode>(N1.getOperand(1))->getAPIntValue();
3275
3276     if (DAG.MaskedValueIsZero(N0.getOperand(0), RHSMask&~LHSMask) &&
3277         DAG.MaskedValueIsZero(N1.getOperand(0), LHSMask&~RHSMask)) {
3278       SDValue X = DAG.getNode(ISD::OR, SDLoc(N0), VT,
3279                               N0.getOperand(0), N1.getOperand(0));
3280       return DAG.getNode(ISD::AND, SDLoc(N), VT, X,
3281                          DAG.getConstant(LHSMask | RHSMask, VT));
3282     }
3283   }
3284
3285   // See if this is some rotate idiom.
3286   if (SDNode *Rot = MatchRotate(N0, N1, SDLoc(N)))
3287     return SDValue(Rot, 0);
3288
3289   // Simplify the operands using demanded-bits information.
3290   if (!VT.isVector() &&
3291       SimplifyDemandedBits(SDValue(N, 0)))
3292     return SDValue(N, 0);
3293
3294   return SDValue();
3295 }
3296
3297 /// MatchRotateHalf - Match "(X shl/srl V1) & V2" where V2 may not be present.
3298 static bool MatchRotateHalf(SDValue Op, SDValue &Shift, SDValue &Mask) {
3299   if (Op.getOpcode() == ISD::AND) {
3300     if (isa<ConstantSDNode>(Op.getOperand(1))) {
3301       Mask = Op.getOperand(1);
3302       Op = Op.getOperand(0);
3303     } else {
3304       return false;
3305     }
3306   }
3307
3308   if (Op.getOpcode() == ISD::SRL || Op.getOpcode() == ISD::SHL) {
3309     Shift = Op;
3310     return true;
3311   }
3312
3313   return false;
3314 }
3315
3316 // MatchRotate - Handle an 'or' of two operands.  If this is one of the many
3317 // idioms for rotate, and if the target supports rotation instructions, generate
3318 // a rot[lr].
3319 SDNode *DAGCombiner::MatchRotate(SDValue LHS, SDValue RHS, SDLoc DL) {
3320   // Must be a legal type.  Expanded 'n promoted things won't work with rotates.
3321   EVT VT = LHS.getValueType();
3322   if (!TLI.isTypeLegal(VT)) return 0;
3323
3324   // The target must have at least one rotate flavor.
3325   bool HasROTL = TLI.isOperationLegalOrCustom(ISD::ROTL, VT);
3326   bool HasROTR = TLI.isOperationLegalOrCustom(ISD::ROTR, VT);
3327   if (!HasROTL && !HasROTR) return 0;
3328
3329   // Match "(X shl/srl V1) & V2" where V2 may not be present.
3330   SDValue LHSShift;   // The shift.
3331   SDValue LHSMask;    // AND value if any.
3332   if (!MatchRotateHalf(LHS, LHSShift, LHSMask))
3333     return 0; // Not part of a rotate.
3334
3335   SDValue RHSShift;   // The shift.
3336   SDValue RHSMask;    // AND value if any.
3337   if (!MatchRotateHalf(RHS, RHSShift, RHSMask))
3338     return 0; // Not part of a rotate.
3339
3340   if (LHSShift.getOperand(0) != RHSShift.getOperand(0))
3341     return 0;   // Not shifting the same value.
3342
3343   if (LHSShift.getOpcode() == RHSShift.getOpcode())
3344     return 0;   // Shifts must disagree.
3345
3346   // Canonicalize shl to left side in a shl/srl pair.
3347   if (RHSShift.getOpcode() == ISD::SHL) {
3348     std::swap(LHS, RHS);
3349     std::swap(LHSShift, RHSShift);
3350     std::swap(LHSMask , RHSMask );
3351   }
3352
3353   unsigned OpSizeInBits = VT.getSizeInBits();
3354   SDValue LHSShiftArg = LHSShift.getOperand(0);
3355   SDValue LHSShiftAmt = LHSShift.getOperand(1);
3356   SDValue RHSShiftArg = RHSShift.getOperand(0);
3357   SDValue RHSShiftAmt = RHSShift.getOperand(1);
3358
3359   // fold (or (shl x, C1), (srl x, C2)) -> (rotl x, C1)
3360   // fold (or (shl x, C1), (srl x, C2)) -> (rotr x, C2)
3361   if (LHSShiftAmt.getOpcode() == ISD::Constant &&
3362       RHSShiftAmt.getOpcode() == ISD::Constant) {
3363     uint64_t LShVal = cast<ConstantSDNode>(LHSShiftAmt)->getZExtValue();
3364     uint64_t RShVal = cast<ConstantSDNode>(RHSShiftAmt)->getZExtValue();
3365     if ((LShVal + RShVal) != OpSizeInBits)
3366       return 0;
3367
3368     SDValue Rot = DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT,
3369                               LHSShiftArg, HasROTL ? LHSShiftAmt : RHSShiftAmt);
3370
3371     // If there is an AND of either shifted operand, apply it to the result.
3372     if (LHSMask.getNode() || RHSMask.getNode()) {
3373       APInt Mask = APInt::getAllOnesValue(OpSizeInBits);
3374
3375       if (LHSMask.getNode()) {
3376         APInt RHSBits = APInt::getLowBitsSet(OpSizeInBits, LShVal);
3377         Mask &= cast<ConstantSDNode>(LHSMask)->getAPIntValue() | RHSBits;
3378       }
3379       if (RHSMask.getNode()) {
3380         APInt LHSBits = APInt::getHighBitsSet(OpSizeInBits, RShVal);
3381         Mask &= cast<ConstantSDNode>(RHSMask)->getAPIntValue() | LHSBits;
3382       }
3383
3384       Rot = DAG.getNode(ISD::AND, DL, VT, Rot, DAG.getConstant(Mask, VT));
3385     }
3386
3387     return Rot.getNode();
3388   }
3389
3390   // If there is a mask here, and we have a variable shift, we can't be sure
3391   // that we're masking out the right stuff.
3392   if (LHSMask.getNode() || RHSMask.getNode())
3393     return 0;
3394
3395   // If the shift amount is sign/zext/any-extended just peel it off.
3396   SDValue LExtOp0 = LHSShiftAmt;
3397   SDValue RExtOp0 = RHSShiftAmt;
3398   if ((LHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3399        LHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3400        LHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3401        LHSShiftAmt.getOpcode() == ISD::TRUNCATE) &&
3402       (RHSShiftAmt.getOpcode() == ISD::SIGN_EXTEND ||
3403        RHSShiftAmt.getOpcode() == ISD::ZERO_EXTEND ||
3404        RHSShiftAmt.getOpcode() == ISD::ANY_EXTEND ||
3405        RHSShiftAmt.getOpcode() == ISD::TRUNCATE)) {
3406     LExtOp0 = LHSShiftAmt.getOperand(0);
3407     RExtOp0 = RHSShiftAmt.getOperand(0);
3408   }
3409
3410   if (RExtOp0.getOpcode() == ISD::SUB && RExtOp0.getOperand(1) == LExtOp0) {
3411     // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3412     //   (rotl x, y)
3413     // fold (or (shl x, (*ext y)), (srl x, (*ext (sub 32, y)))) ->
3414     //   (rotr x, (sub 32, y))
3415     if (ConstantSDNode *SUBC =
3416             dyn_cast<ConstantSDNode>(RExtOp0.getOperand(0))) {
3417       if (SUBC->getAPIntValue() == OpSizeInBits) {
3418         return DAG.getNode(HasROTL ? ISD::ROTL : ISD::ROTR, DL, VT, LHSShiftArg,
3419                            HasROTL ? LHSShiftAmt : RHSShiftAmt).getNode();
3420       } else if (LHSShiftArg.getOpcode() == ISD::ZERO_EXTEND ||
3421                  LHSShiftArg.getOpcode() == ISD::ANY_EXTEND) {
3422         // fold (or (shl (*ext x), (*ext y)),
3423         //          (srl (*ext x), (*ext (sub 32, y)))) ->
3424         //   (*ext (rotl x, y))
3425         // fold (or (shl (*ext x), (*ext y)),
3426         //          (srl (*ext x), (*ext (sub 32, y)))) ->
3427         //   (*ext (rotr x, (sub 32, y)))
3428         SDValue LArgExtOp0 = LHSShiftArg.getOperand(0);
3429         EVT LArgVT = LArgExtOp0.getValueType();
3430         bool HasROTRWithLArg = TLI.isOperationLegalOrCustom(ISD::ROTR, LArgVT);
3431         bool HasROTLWithLArg = TLI.isOperationLegalOrCustom(ISD::ROTL, LArgVT);
3432         if (HasROTRWithLArg || HasROTLWithLArg) {
3433           if (LArgVT.getSizeInBits() == SUBC->getAPIntValue()) {
3434             SDValue V =
3435                 DAG.getNode(HasROTLWithLArg ? ISD::ROTL : ISD::ROTR, DL, LArgVT,
3436                             LArgExtOp0, HasROTL ? LHSShiftAmt : RHSShiftAmt);
3437             return DAG.getNode(LHSShiftArg.getOpcode(), DL, VT, V).getNode();
3438           }
3439         }
3440       }
3441     }
3442   } else if (LExtOp0.getOpcode() == ISD::SUB &&
3443              RExtOp0 == LExtOp0.getOperand(1)) {
3444     // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3445     //   (rotr x, y)
3446     // fold (or (shl x, (*ext (sub 32, y))), (srl x, (*ext y))) ->
3447     //   (rotl x, (sub 32, y))
3448     if (ConstantSDNode *SUBC =
3449             dyn_cast<ConstantSDNode>(LExtOp0.getOperand(0))) {
3450       if (SUBC->getAPIntValue() == OpSizeInBits) {
3451         return DAG.getNode(HasROTR ? ISD::ROTR : ISD::ROTL, DL, VT, LHSShiftArg,
3452                            HasROTR ? RHSShiftAmt : LHSShiftAmt).getNode();
3453       } else if (RHSShiftArg.getOpcode() == ISD::ZERO_EXTEND ||
3454                  RHSShiftArg.getOpcode() == ISD::ANY_EXTEND) {
3455         // fold (or (shl (*ext x), (*ext (sub 32, y))),
3456         //          (srl (*ext x), (*ext y))) ->
3457         //   (*ext (rotl x, y))
3458         // fold (or (shl (*ext x), (*ext (sub 32, y))),
3459         //          (srl (*ext x), (*ext y))) ->
3460         //   (*ext (rotr x, (sub 32, y)))
3461         SDValue RArgExtOp0 = RHSShiftArg.getOperand(0);
3462         EVT RArgVT = RArgExtOp0.getValueType();
3463         bool HasROTRWithRArg = TLI.isOperationLegalOrCustom(ISD::ROTR, RArgVT);
3464         bool HasROTLWithRArg = TLI.isOperationLegalOrCustom(ISD::ROTL, RArgVT);
3465         if (HasROTRWithRArg || HasROTLWithRArg) {
3466           if (RArgVT.getSizeInBits() == SUBC->getAPIntValue()) {
3467             SDValue V =
3468                 DAG.getNode(HasROTRWithRArg ? ISD::ROTR : ISD::ROTL, DL, RArgVT,
3469                             RArgExtOp0, HasROTR ? RHSShiftAmt : LHSShiftAmt);
3470             return DAG.getNode(RHSShiftArg.getOpcode(), DL, VT, V).getNode();
3471           }
3472         }
3473       }
3474     }
3475   }
3476
3477   return 0;
3478 }
3479
3480 SDValue DAGCombiner::visitXOR(SDNode *N) {
3481   SDValue N0 = N->getOperand(0);
3482   SDValue N1 = N->getOperand(1);
3483   SDValue LHS, RHS, CC;
3484   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3485   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3486   EVT VT = N0.getValueType();
3487
3488   // fold vector ops
3489   if (VT.isVector()) {
3490     SDValue FoldedVOp = SimplifyVBinOp(N);
3491     if (FoldedVOp.getNode()) return FoldedVOp;
3492
3493     // fold (xor x, 0) -> x, vector edition
3494     if (ISD::isBuildVectorAllZeros(N0.getNode()))
3495       return N1;
3496     if (ISD::isBuildVectorAllZeros(N1.getNode()))
3497       return N0;
3498   }
3499
3500   // fold (xor undef, undef) -> 0. This is a common idiom (misuse).
3501   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
3502     return DAG.getConstant(0, VT);
3503   // fold (xor x, undef) -> undef
3504   if (N0.getOpcode() == ISD::UNDEF)
3505     return N0;
3506   if (N1.getOpcode() == ISD::UNDEF)
3507     return N1;
3508   // fold (xor c1, c2) -> c1^c2
3509   if (N0C && N1C)
3510     return DAG.FoldConstantArithmetic(ISD::XOR, VT, N0C, N1C);
3511   // canonicalize constant to RHS
3512   if (N0C && !N1C)
3513     return DAG.getNode(ISD::XOR, SDLoc(N), VT, N1, N0);
3514   // fold (xor x, 0) -> x
3515   if (N1C && N1C->isNullValue())
3516     return N0;
3517   // reassociate xor
3518   SDValue RXOR = ReassociateOps(ISD::XOR, SDLoc(N), N0, N1);
3519   if (RXOR.getNode() != 0)
3520     return RXOR;
3521
3522   // fold !(x cc y) -> (x !cc y)
3523   if (N1C && N1C->getAPIntValue() == 1 && isSetCCEquivalent(N0, LHS, RHS, CC)) {
3524     bool isInt = LHS.getValueType().isInteger();
3525     ISD::CondCode NotCC = ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
3526                                                isInt);
3527
3528     if (!LegalOperations ||
3529         TLI.isCondCodeLegal(NotCC, LHS.getSimpleValueType())) {
3530       switch (N0.getOpcode()) {
3531       default:
3532         llvm_unreachable("Unhandled SetCC Equivalent!");
3533       case ISD::SETCC:
3534         return DAG.getSetCC(SDLoc(N), VT, LHS, RHS, NotCC);
3535       case ISD::SELECT_CC:
3536         return DAG.getSelectCC(SDLoc(N), LHS, RHS, N0.getOperand(2),
3537                                N0.getOperand(3), NotCC);
3538       }
3539     }
3540   }
3541
3542   // fold (not (zext (setcc x, y))) -> (zext (not (setcc x, y)))
3543   if (N1C && N1C->getAPIntValue() == 1 && N0.getOpcode() == ISD::ZERO_EXTEND &&
3544       N0.getNode()->hasOneUse() &&
3545       isSetCCEquivalent(N0.getOperand(0), LHS, RHS, CC)){
3546     SDValue V = N0.getOperand(0);
3547     V = DAG.getNode(ISD::XOR, SDLoc(N0), V.getValueType(), V,
3548                     DAG.getConstant(1, V.getValueType()));
3549     AddToWorkList(V.getNode());
3550     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, V);
3551   }
3552
3553   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are setcc
3554   if (N1C && N1C->getAPIntValue() == 1 && VT == MVT::i1 &&
3555       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3556     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3557     if (isOneUseSetCC(RHS) || isOneUseSetCC(LHS)) {
3558       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3559       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3560       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3561       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3562       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3563     }
3564   }
3565   // fold (not (or x, y)) -> (and (not x), (not y)) iff x or y are constants
3566   if (N1C && N1C->isAllOnesValue() &&
3567       (N0.getOpcode() == ISD::OR || N0.getOpcode() == ISD::AND)) {
3568     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
3569     if (isa<ConstantSDNode>(RHS) || isa<ConstantSDNode>(LHS)) {
3570       unsigned NewOpcode = N0.getOpcode() == ISD::AND ? ISD::OR : ISD::AND;
3571       LHS = DAG.getNode(ISD::XOR, SDLoc(LHS), VT, LHS, N1); // LHS = ~LHS
3572       RHS = DAG.getNode(ISD::XOR, SDLoc(RHS), VT, RHS, N1); // RHS = ~RHS
3573       AddToWorkList(LHS.getNode()); AddToWorkList(RHS.getNode());
3574       return DAG.getNode(NewOpcode, SDLoc(N), VT, LHS, RHS);
3575     }
3576   }
3577   // fold (xor (and x, y), y) -> (and (not x), y)
3578   if (N0.getOpcode() == ISD::AND && N0.getNode()->hasOneUse() &&
3579       N0->getOperand(1) == N1 && isTypeLegal(VT.getScalarType())) {
3580     SDValue X = N0->getOperand(0);
3581     SDValue NotX = DAG.getNOT(SDLoc(X), X, VT);
3582     AddToWorkList(NotX.getNode());
3583     return DAG.getNode(ISD::AND, SDLoc(N), VT, NotX, N1);
3584   }
3585   // fold (xor (xor x, c1), c2) -> (xor x, (xor c1, c2))
3586   if (N1C && N0.getOpcode() == ISD::XOR) {
3587     ConstantSDNode *N00C = dyn_cast<ConstantSDNode>(N0.getOperand(0));
3588     ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3589     if (N00C)
3590       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(1),
3591                          DAG.getConstant(N1C->getAPIntValue() ^
3592                                          N00C->getAPIntValue(), VT));
3593     if (N01C)
3594       return DAG.getNode(ISD::XOR, SDLoc(N), VT, N0.getOperand(0),
3595                          DAG.getConstant(N1C->getAPIntValue() ^
3596                                          N01C->getAPIntValue(), VT));
3597   }
3598   // fold (xor x, x) -> 0
3599   if (N0 == N1)
3600     return tryFoldToZero(SDLoc(N), TLI, VT, DAG, LegalOperations, LegalTypes);
3601
3602   // Simplify: xor (op x...), (op y...)  -> (op (xor x, y))
3603   if (N0.getOpcode() == N1.getOpcode()) {
3604     SDValue Tmp = SimplifyBinOpWithSameOpcodeHands(N);
3605     if (Tmp.getNode()) return Tmp;
3606   }
3607
3608   // Simplify the expression using non-local knowledge.
3609   if (!VT.isVector() &&
3610       SimplifyDemandedBits(SDValue(N, 0)))
3611     return SDValue(N, 0);
3612
3613   return SDValue();
3614 }
3615
3616 /// visitShiftByConstant - Handle transforms common to the three shifts, when
3617 /// the shift amount is a constant.
3618 SDValue DAGCombiner::visitShiftByConstant(SDNode *N, unsigned Amt) {
3619   SDNode *LHS = N->getOperand(0).getNode();
3620   if (!LHS->hasOneUse()) return SDValue();
3621
3622   // We want to pull some binops through shifts, so that we have (and (shift))
3623   // instead of (shift (and)), likewise for add, or, xor, etc.  This sort of
3624   // thing happens with address calculations, so it's important to canonicalize
3625   // it.
3626   bool HighBitSet = false;  // Can we transform this if the high bit is set?
3627
3628   switch (LHS->getOpcode()) {
3629   default: return SDValue();
3630   case ISD::OR:
3631   case ISD::XOR:
3632     HighBitSet = false; // We can only transform sra if the high bit is clear.
3633     break;
3634   case ISD::AND:
3635     HighBitSet = true;  // We can only transform sra if the high bit is set.
3636     break;
3637   case ISD::ADD:
3638     if (N->getOpcode() != ISD::SHL)
3639       return SDValue(); // only shl(add) not sr[al](add).
3640     HighBitSet = false; // We can only transform sra if the high bit is clear.
3641     break;
3642   }
3643
3644   // We require the RHS of the binop to be a constant as well.
3645   ConstantSDNode *BinOpCst = dyn_cast<ConstantSDNode>(LHS->getOperand(1));
3646   if (!BinOpCst) return SDValue();
3647
3648   // FIXME: disable this unless the input to the binop is a shift by a constant.
3649   // If it is not a shift, it pessimizes some common cases like:
3650   //
3651   //    void foo(int *X, int i) { X[i & 1235] = 1; }
3652   //    int bar(int *X, int i) { return X[i & 255]; }
3653   SDNode *BinOpLHSVal = LHS->getOperand(0).getNode();
3654   if ((BinOpLHSVal->getOpcode() != ISD::SHL &&
3655        BinOpLHSVal->getOpcode() != ISD::SRA &&
3656        BinOpLHSVal->getOpcode() != ISD::SRL) ||
3657       !isa<ConstantSDNode>(BinOpLHSVal->getOperand(1)))
3658     return SDValue();
3659
3660   EVT VT = N->getValueType(0);
3661
3662   // If this is a signed shift right, and the high bit is modified by the
3663   // logical operation, do not perform the transformation. The highBitSet
3664   // boolean indicates the value of the high bit of the constant which would
3665   // cause it to be modified for this operation.
3666   if (N->getOpcode() == ISD::SRA) {
3667     bool BinOpRHSSignSet = BinOpCst->getAPIntValue().isNegative();
3668     if (BinOpRHSSignSet != HighBitSet)
3669       return SDValue();
3670   }
3671
3672   // Fold the constants, shifting the binop RHS by the shift amount.
3673   SDValue NewRHS = DAG.getNode(N->getOpcode(), SDLoc(LHS->getOperand(1)),
3674                                N->getValueType(0),
3675                                LHS->getOperand(1), N->getOperand(1));
3676
3677   // Create the new shift.
3678   SDValue NewShift = DAG.getNode(N->getOpcode(),
3679                                  SDLoc(LHS->getOperand(0)),
3680                                  VT, LHS->getOperand(0), N->getOperand(1));
3681
3682   // Create the new binop.
3683   return DAG.getNode(LHS->getOpcode(), SDLoc(N), VT, NewShift, NewRHS);
3684 }
3685
3686 SDValue DAGCombiner::visitSHL(SDNode *N) {
3687   SDValue N0 = N->getOperand(0);
3688   SDValue N1 = N->getOperand(1);
3689   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3690   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3691   EVT VT = N0.getValueType();
3692   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3693
3694   // fold vector ops
3695   if (VT.isVector()) {
3696     SDValue FoldedVOp = SimplifyVBinOp(N);
3697     if (FoldedVOp.getNode()) return FoldedVOp;
3698   }
3699
3700   // fold (shl c1, c2) -> c1<<c2
3701   if (N0C && N1C)
3702     return DAG.FoldConstantArithmetic(ISD::SHL, VT, N0C, N1C);
3703   // fold (shl 0, x) -> 0
3704   if (N0C && N0C->isNullValue())
3705     return N0;
3706   // fold (shl x, c >= size(x)) -> undef
3707   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3708     return DAG.getUNDEF(VT);
3709   // fold (shl x, 0) -> x
3710   if (N1C && N1C->isNullValue())
3711     return N0;
3712   // fold (shl undef, x) -> 0
3713   if (N0.getOpcode() == ISD::UNDEF)
3714     return DAG.getConstant(0, VT);
3715   // if (shl x, c) is known to be zero, return 0
3716   if (DAG.MaskedValueIsZero(SDValue(N, 0),
3717                             APInt::getAllOnesValue(OpSizeInBits)))
3718     return DAG.getConstant(0, VT);
3719   // fold (shl x, (trunc (and y, c))) -> (shl x, (and (trunc y), (trunc c))).
3720   if (N1.getOpcode() == ISD::TRUNCATE &&
3721       N1.getOperand(0).getOpcode() == ISD::AND &&
3722       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3723     SDValue N101 = N1.getOperand(0).getOperand(1);
3724     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3725       EVT TruncVT = N1.getValueType();
3726       SDValue N100 = N1.getOperand(0).getOperand(0);
3727       APInt TruncC = N101C->getAPIntValue();
3728       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
3729       return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0,
3730                          DAG.getNode(ISD::AND, SDLoc(N), TruncVT,
3731                                      DAG.getNode(ISD::TRUNCATE,
3732                                                  SDLoc(N),
3733                                                  TruncVT, N100),
3734                                      DAG.getConstant(TruncC, TruncVT)));
3735     }
3736   }
3737
3738   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3739     return SDValue(N, 0);
3740
3741   // fold (shl (shl x, c1), c2) -> 0 or (shl x, (add c1, c2))
3742   if (N1C && N0.getOpcode() == ISD::SHL &&
3743       N0.getOperand(1).getOpcode() == ISD::Constant) {
3744     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3745     uint64_t c2 = N1C->getZExtValue();
3746     if (c1 + c2 >= OpSizeInBits)
3747       return DAG.getConstant(0, VT);
3748     return DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
3749                        DAG.getConstant(c1 + c2, N1.getValueType()));
3750   }
3751
3752   // fold (shl (ext (shl x, c1)), c2) -> (ext (shl x, (add c1, c2)))
3753   // For this to be valid, the second form must not preserve any of the bits
3754   // that are shifted out by the inner shift in the first form.  This means
3755   // the outer shift size must be >= the number of bits added by the ext.
3756   // As a corollary, we don't care what kind of ext it is.
3757   if (N1C && (N0.getOpcode() == ISD::ZERO_EXTEND ||
3758               N0.getOpcode() == ISD::ANY_EXTEND ||
3759               N0.getOpcode() == ISD::SIGN_EXTEND) &&
3760       N0.getOperand(0).getOpcode() == ISD::SHL &&
3761       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3762     uint64_t c1 =
3763       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3764     uint64_t c2 = N1C->getZExtValue();
3765     EVT InnerShiftVT = N0.getOperand(0).getValueType();
3766     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
3767     if (c2 >= OpSizeInBits - InnerShiftSize) {
3768       if (c1 + c2 >= OpSizeInBits)
3769         return DAG.getConstant(0, VT);
3770       return DAG.getNode(ISD::SHL, SDLoc(N0), VT,
3771                          DAG.getNode(N0.getOpcode(), SDLoc(N0), VT,
3772                                      N0.getOperand(0)->getOperand(0)),
3773                          DAG.getConstant(c1 + c2, N1.getValueType()));
3774     }
3775   }
3776
3777   // fold (shl (zext (srl x, C)), C) -> (zext (shl (srl x, C), C))
3778   // Only fold this if the inner zext has no other uses to avoid increasing
3779   // the total number of instructions.
3780   if (N1C && N0.getOpcode() == ISD::ZERO_EXTEND && N0.hasOneUse() &&
3781       N0.getOperand(0).getOpcode() == ISD::SRL &&
3782       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
3783     uint64_t c1 =
3784       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
3785     if (c1 < VT.getSizeInBits()) {
3786       uint64_t c2 = N1C->getZExtValue();
3787       if (c1 == c2) {
3788         SDValue NewOp0 = N0.getOperand(0);
3789         EVT CountVT = NewOp0.getOperand(1).getValueType();
3790         SDValue NewSHL = DAG.getNode(ISD::SHL, SDLoc(N), NewOp0.getValueType(),
3791                                      NewOp0, DAG.getConstant(c2, CountVT));
3792         AddToWorkList(NewSHL.getNode());
3793         return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N0), VT, NewSHL);
3794       }
3795     }
3796   }
3797
3798   // fold (shl (srl x, c1), c2) -> (and (shl x, (sub c2, c1), MASK) or
3799   //                               (and (srl x, (sub c1, c2), MASK)
3800   // Only fold this if the inner shift has no other uses -- if it does, folding
3801   // this will increase the total number of instructions.
3802   if (N1C && N0.getOpcode() == ISD::SRL && N0.hasOneUse() &&
3803       N0.getOperand(1).getOpcode() == ISD::Constant) {
3804     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
3805     if (c1 < VT.getSizeInBits()) {
3806       uint64_t c2 = N1C->getZExtValue();
3807       APInt Mask = APInt::getHighBitsSet(VT.getSizeInBits(),
3808                                          VT.getSizeInBits() - c1);
3809       SDValue Shift;
3810       if (c2 > c1) {
3811         Mask = Mask.shl(c2-c1);
3812         Shift = DAG.getNode(ISD::SHL, SDLoc(N), VT, N0.getOperand(0),
3813                             DAG.getConstant(c2-c1, N1.getValueType()));
3814       } else {
3815         Mask = Mask.lshr(c1-c2);
3816         Shift = DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
3817                             DAG.getConstant(c1-c2, N1.getValueType()));
3818       }
3819       return DAG.getNode(ISD::AND, SDLoc(N0), VT, Shift,
3820                          DAG.getConstant(Mask, VT));
3821     }
3822   }
3823   // fold (shl (sra x, c1), c1) -> (and x, (shl -1, c1))
3824   if (N1C && N0.getOpcode() == ISD::SRA && N1 == N0.getOperand(1)) {
3825     SDValue HiBitsMask =
3826       DAG.getConstant(APInt::getHighBitsSet(VT.getSizeInBits(),
3827                                             VT.getSizeInBits() -
3828                                               N1C->getZExtValue()),
3829                       VT);
3830     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
3831                        HiBitsMask);
3832   }
3833
3834   if (N1C) {
3835     SDValue NewSHL = visitShiftByConstant(N, N1C->getZExtValue());
3836     if (NewSHL.getNode())
3837       return NewSHL;
3838   }
3839
3840   return SDValue();
3841 }
3842
3843 SDValue DAGCombiner::visitSRA(SDNode *N) {
3844   SDValue N0 = N->getOperand(0);
3845   SDValue N1 = N->getOperand(1);
3846   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3847   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3848   EVT VT = N0.getValueType();
3849   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
3850
3851   // fold vector ops
3852   if (VT.isVector()) {
3853     SDValue FoldedVOp = SimplifyVBinOp(N);
3854     if (FoldedVOp.getNode()) return FoldedVOp;
3855   }
3856
3857   // fold (sra c1, c2) -> (sra c1, c2)
3858   if (N0C && N1C)
3859     return DAG.FoldConstantArithmetic(ISD::SRA, VT, N0C, N1C);
3860   // fold (sra 0, x) -> 0
3861   if (N0C && N0C->isNullValue())
3862     return N0;
3863   // fold (sra -1, x) -> -1
3864   if (N0C && N0C->isAllOnesValue())
3865     return N0;
3866   // fold (sra x, (setge c, size(x))) -> undef
3867   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
3868     return DAG.getUNDEF(VT);
3869   // fold (sra x, 0) -> x
3870   if (N1C && N1C->isNullValue())
3871     return N0;
3872   // fold (sra (shl x, c1), c1) -> sext_inreg for some c1 and target supports
3873   // sext_inreg.
3874   if (N1C && N0.getOpcode() == ISD::SHL && N1 == N0.getOperand(1)) {
3875     unsigned LowBits = OpSizeInBits - (unsigned)N1C->getZExtValue();
3876     EVT ExtVT = EVT::getIntegerVT(*DAG.getContext(), LowBits);
3877     if (VT.isVector())
3878       ExtVT = EVT::getVectorVT(*DAG.getContext(),
3879                                ExtVT, VT.getVectorNumElements());
3880     if ((!LegalOperations ||
3881          TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG, ExtVT)))
3882       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
3883                          N0.getOperand(0), DAG.getValueType(ExtVT));
3884   }
3885
3886   // fold (sra (sra x, c1), c2) -> (sra x, (add c1, c2))
3887   if (N1C && N0.getOpcode() == ISD::SRA) {
3888     if (ConstantSDNode *C1 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
3889       unsigned Sum = N1C->getZExtValue() + C1->getZExtValue();
3890       if (Sum >= OpSizeInBits) Sum = OpSizeInBits-1;
3891       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0.getOperand(0),
3892                          DAG.getConstant(Sum, N1C->getValueType(0)));
3893     }
3894   }
3895
3896   // fold (sra (shl X, m), (sub result_size, n))
3897   // -> (sign_extend (trunc (shl X, (sub (sub result_size, n), m)))) for
3898   // result_size - n != m.
3899   // If truncate is free for the target sext(shl) is likely to result in better
3900   // code.
3901   if (N0.getOpcode() == ISD::SHL) {
3902     // Get the two constanst of the shifts, CN0 = m, CN = n.
3903     const ConstantSDNode *N01C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
3904     if (N01C && N1C) {
3905       // Determine what the truncate's result bitsize and type would be.
3906       EVT TruncVT =
3907         EVT::getIntegerVT(*DAG.getContext(),
3908                           OpSizeInBits - N1C->getZExtValue());
3909       // Determine the residual right-shift amount.
3910       signed ShiftAmt = N1C->getZExtValue() - N01C->getZExtValue();
3911
3912       // If the shift is not a no-op (in which case this should be just a sign
3913       // extend already), the truncated to type is legal, sign_extend is legal
3914       // on that type, and the truncate to that type is both legal and free,
3915       // perform the transform.
3916       if ((ShiftAmt > 0) &&
3917           TLI.isOperationLegalOrCustom(ISD::SIGN_EXTEND, TruncVT) &&
3918           TLI.isOperationLegalOrCustom(ISD::TRUNCATE, VT) &&
3919           TLI.isTruncateFree(VT, TruncVT)) {
3920
3921           SDValue Amt = DAG.getConstant(ShiftAmt,
3922               getShiftAmountTy(N0.getOperand(0).getValueType()));
3923           SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0), VT,
3924                                       N0.getOperand(0), Amt);
3925           SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), TruncVT,
3926                                       Shift);
3927           return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N),
3928                              N->getValueType(0), Trunc);
3929       }
3930     }
3931   }
3932
3933   // fold (sra x, (trunc (and y, c))) -> (sra x, (and (trunc y), (trunc c))).
3934   if (N1.getOpcode() == ISD::TRUNCATE &&
3935       N1.getOperand(0).getOpcode() == ISD::AND &&
3936       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
3937     SDValue N101 = N1.getOperand(0).getOperand(1);
3938     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
3939       EVT TruncVT = N1.getValueType();
3940       SDValue N100 = N1.getOperand(0).getOperand(0);
3941       APInt TruncC = N101C->getAPIntValue();
3942       TruncC = TruncC.trunc(TruncVT.getScalarType().getSizeInBits());
3943       return DAG.getNode(ISD::SRA, SDLoc(N), VT, N0,
3944                          DAG.getNode(ISD::AND, SDLoc(N),
3945                                      TruncVT,
3946                                      DAG.getNode(ISD::TRUNCATE,
3947                                                  SDLoc(N),
3948                                                  TruncVT, N100),
3949                                      DAG.getConstant(TruncC, TruncVT)));
3950     }
3951   }
3952
3953   // fold (sra (trunc (sr x, c1)), c2) -> (trunc (sra x, c1+c2))
3954   //      if c1 is equal to the number of bits the trunc removes
3955   if (N0.getOpcode() == ISD::TRUNCATE &&
3956       (N0.getOperand(0).getOpcode() == ISD::SRL ||
3957        N0.getOperand(0).getOpcode() == ISD::SRA) &&
3958       N0.getOperand(0).hasOneUse() &&
3959       N0.getOperand(0).getOperand(1).hasOneUse() &&
3960       N1C && isa<ConstantSDNode>(N0.getOperand(0).getOperand(1))) {
3961     EVT LargeVT = N0.getOperand(0).getValueType();
3962     ConstantSDNode *LargeShiftAmt =
3963       cast<ConstantSDNode>(N0.getOperand(0).getOperand(1));
3964
3965     if (LargeVT.getScalarType().getSizeInBits() - OpSizeInBits ==
3966         LargeShiftAmt->getZExtValue()) {
3967       SDValue Amt =
3968         DAG.getConstant(LargeShiftAmt->getZExtValue() + N1C->getZExtValue(),
3969               getShiftAmountTy(N0.getOperand(0).getOperand(0).getValueType()));
3970       SDValue SRA = DAG.getNode(ISD::SRA, SDLoc(N), LargeVT,
3971                                 N0.getOperand(0).getOperand(0), Amt);
3972       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, SRA);
3973     }
3974   }
3975
3976   // Simplify, based on bits shifted out of the LHS.
3977   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
3978     return SDValue(N, 0);
3979
3980
3981   // If the sign bit is known to be zero, switch this to a SRL.
3982   if (DAG.SignBitIsZero(N0))
3983     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0, N1);
3984
3985   if (N1C) {
3986     SDValue NewSRA = visitShiftByConstant(N, N1C->getZExtValue());
3987     if (NewSRA.getNode())
3988       return NewSRA;
3989   }
3990
3991   return SDValue();
3992 }
3993
3994 SDValue DAGCombiner::visitSRL(SDNode *N) {
3995   SDValue N0 = N->getOperand(0);
3996   SDValue N1 = N->getOperand(1);
3997   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
3998   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
3999   EVT VT = N0.getValueType();
4000   unsigned OpSizeInBits = VT.getScalarType().getSizeInBits();
4001
4002   // fold vector ops
4003   if (VT.isVector()) {
4004     SDValue FoldedVOp = SimplifyVBinOp(N);
4005     if (FoldedVOp.getNode()) return FoldedVOp;
4006   }
4007
4008   // fold (srl c1, c2) -> c1 >>u c2
4009   if (N0C && N1C)
4010     return DAG.FoldConstantArithmetic(ISD::SRL, VT, N0C, N1C);
4011   // fold (srl 0, x) -> 0
4012   if (N0C && N0C->isNullValue())
4013     return N0;
4014   // fold (srl x, c >= size(x)) -> undef
4015   if (N1C && N1C->getZExtValue() >= OpSizeInBits)
4016     return DAG.getUNDEF(VT);
4017   // fold (srl x, 0) -> x
4018   if (N1C && N1C->isNullValue())
4019     return N0;
4020   // if (srl x, c) is known to be zero, return 0
4021   if (N1C && DAG.MaskedValueIsZero(SDValue(N, 0),
4022                                    APInt::getAllOnesValue(OpSizeInBits)))
4023     return DAG.getConstant(0, VT);
4024
4025   // fold (srl (srl x, c1), c2) -> 0 or (srl x, (add c1, c2))
4026   if (N1C && N0.getOpcode() == ISD::SRL &&
4027       N0.getOperand(1).getOpcode() == ISD::Constant) {
4028     uint64_t c1 = cast<ConstantSDNode>(N0.getOperand(1))->getZExtValue();
4029     uint64_t c2 = N1C->getZExtValue();
4030     if (c1 + c2 >= OpSizeInBits)
4031       return DAG.getConstant(0, VT);
4032     return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0),
4033                        DAG.getConstant(c1 + c2, N1.getValueType()));
4034   }
4035
4036   // fold (srl (trunc (srl x, c1)), c2) -> 0 or (trunc (srl x, (add c1, c2)))
4037   if (N1C && N0.getOpcode() == ISD::TRUNCATE &&
4038       N0.getOperand(0).getOpcode() == ISD::SRL &&
4039       isa<ConstantSDNode>(N0.getOperand(0)->getOperand(1))) {
4040     uint64_t c1 =
4041       cast<ConstantSDNode>(N0.getOperand(0)->getOperand(1))->getZExtValue();
4042     uint64_t c2 = N1C->getZExtValue();
4043     EVT InnerShiftVT = N0.getOperand(0).getValueType();
4044     EVT ShiftCountVT = N0.getOperand(0)->getOperand(1).getValueType();
4045     uint64_t InnerShiftSize = InnerShiftVT.getScalarType().getSizeInBits();
4046     // This is only valid if the OpSizeInBits + c1 = size of inner shift.
4047     if (c1 + OpSizeInBits == InnerShiftSize) {
4048       if (c1 + c2 >= InnerShiftSize)
4049         return DAG.getConstant(0, VT);
4050       return DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT,
4051                          DAG.getNode(ISD::SRL, SDLoc(N0), InnerShiftVT,
4052                                      N0.getOperand(0)->getOperand(0),
4053                                      DAG.getConstant(c1 + c2, ShiftCountVT)));
4054     }
4055   }
4056
4057   // fold (srl (shl x, c), c) -> (and x, cst2)
4058   if (N1C && N0.getOpcode() == ISD::SHL && N0.getOperand(1) == N1 &&
4059       N0.getValueSizeInBits() <= 64) {
4060     uint64_t ShAmt = N1C->getZExtValue()+64-N0.getValueSizeInBits();
4061     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0.getOperand(0),
4062                        DAG.getConstant(~0ULL >> ShAmt, VT));
4063   }
4064
4065   // fold (srl (anyextend x), c) -> (and (anyextend (srl x, c)), mask)
4066   if (N1C && N0.getOpcode() == ISD::ANY_EXTEND) {
4067     // Shifting in all undef bits?
4068     EVT SmallVT = N0.getOperand(0).getValueType();
4069     if (N1C->getZExtValue() >= SmallVT.getSizeInBits())
4070       return DAG.getUNDEF(VT);
4071
4072     if (!LegalTypes || TLI.isTypeDesirableForOp(ISD::SRL, SmallVT)) {
4073       uint64_t ShiftAmt = N1C->getZExtValue();
4074       SDValue SmallShift = DAG.getNode(ISD::SRL, SDLoc(N0), SmallVT,
4075                                        N0.getOperand(0),
4076                           DAG.getConstant(ShiftAmt, getShiftAmountTy(SmallVT)));
4077       AddToWorkList(SmallShift.getNode());
4078       APInt Mask = APInt::getAllOnesValue(VT.getSizeInBits()).lshr(ShiftAmt);
4079       return DAG.getNode(ISD::AND, SDLoc(N), VT,
4080                          DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, SmallShift),
4081                          DAG.getConstant(Mask, VT));
4082     }
4083   }
4084
4085   // fold (srl (sra X, Y), 31) -> (srl X, 31).  This srl only looks at the sign
4086   // bit, which is unmodified by sra.
4087   if (N1C && N1C->getZExtValue() + 1 == VT.getSizeInBits()) {
4088     if (N0.getOpcode() == ISD::SRA)
4089       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0.getOperand(0), N1);
4090   }
4091
4092   // fold (srl (ctlz x), "5") -> x  iff x has one bit set (the low bit).
4093   if (N1C && N0.getOpcode() == ISD::CTLZ &&
4094       N1C->getAPIntValue() == Log2_32(VT.getSizeInBits())) {
4095     APInt KnownZero, KnownOne;
4096     DAG.ComputeMaskedBits(N0.getOperand(0), KnownZero, KnownOne);
4097
4098     // If any of the input bits are KnownOne, then the input couldn't be all
4099     // zeros, thus the result of the srl will always be zero.
4100     if (KnownOne.getBoolValue()) return DAG.getConstant(0, VT);
4101
4102     // If all of the bits input the to ctlz node are known to be zero, then
4103     // the result of the ctlz is "32" and the result of the shift is one.
4104     APInt UnknownBits = ~KnownZero;
4105     if (UnknownBits == 0) return DAG.getConstant(1, VT);
4106
4107     // Otherwise, check to see if there is exactly one bit input to the ctlz.
4108     if ((UnknownBits & (UnknownBits - 1)) == 0) {
4109       // Okay, we know that only that the single bit specified by UnknownBits
4110       // could be set on input to the CTLZ node. If this bit is set, the SRL
4111       // will return 0, if it is clear, it returns 1. Change the CTLZ/SRL pair
4112       // to an SRL/XOR pair, which is likely to simplify more.
4113       unsigned ShAmt = UnknownBits.countTrailingZeros();
4114       SDValue Op = N0.getOperand(0);
4115
4116       if (ShAmt) {
4117         Op = DAG.getNode(ISD::SRL, SDLoc(N0), VT, Op,
4118                   DAG.getConstant(ShAmt, getShiftAmountTy(Op.getValueType())));
4119         AddToWorkList(Op.getNode());
4120       }
4121
4122       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
4123                          Op, DAG.getConstant(1, VT));
4124     }
4125   }
4126
4127   // fold (srl x, (trunc (and y, c))) -> (srl x, (and (trunc y), (trunc c))).
4128   if (N1.getOpcode() == ISD::TRUNCATE &&
4129       N1.getOperand(0).getOpcode() == ISD::AND &&
4130       N1.hasOneUse() && N1.getOperand(0).hasOneUse()) {
4131     SDValue N101 = N1.getOperand(0).getOperand(1);
4132     if (ConstantSDNode *N101C = dyn_cast<ConstantSDNode>(N101)) {
4133       EVT TruncVT = N1.getValueType();
4134       SDValue N100 = N1.getOperand(0).getOperand(0);
4135       APInt TruncC = N101C->getAPIntValue();
4136       TruncC = TruncC.trunc(TruncVT.getSizeInBits());
4137       return DAG.getNode(ISD::SRL, SDLoc(N), VT, N0,
4138                          DAG.getNode(ISD::AND, SDLoc(N),
4139                                      TruncVT,
4140                                      DAG.getNode(ISD::TRUNCATE,
4141                                                  SDLoc(N),
4142                                                  TruncVT, N100),
4143                                      DAG.getConstant(TruncC, TruncVT)));
4144     }
4145   }
4146
4147   // fold operands of srl based on knowledge that the low bits are not
4148   // demanded.
4149   if (N1C && SimplifyDemandedBits(SDValue(N, 0)))
4150     return SDValue(N, 0);
4151
4152   if (N1C) {
4153     SDValue NewSRL = visitShiftByConstant(N, N1C->getZExtValue());
4154     if (NewSRL.getNode())
4155       return NewSRL;
4156   }
4157
4158   // Attempt to convert a srl of a load into a narrower zero-extending load.
4159   SDValue NarrowLoad = ReduceLoadWidth(N);
4160   if (NarrowLoad.getNode())
4161     return NarrowLoad;
4162
4163   // Here is a common situation. We want to optimize:
4164   //
4165   //   %a = ...
4166   //   %b = and i32 %a, 2
4167   //   %c = srl i32 %b, 1
4168   //   brcond i32 %c ...
4169   //
4170   // into
4171   //
4172   //   %a = ...
4173   //   %b = and %a, 2
4174   //   %c = setcc eq %b, 0
4175   //   brcond %c ...
4176   //
4177   // However when after the source operand of SRL is optimized into AND, the SRL
4178   // itself may not be optimized further. Look for it and add the BRCOND into
4179   // the worklist.
4180   if (N->hasOneUse()) {
4181     SDNode *Use = *N->use_begin();
4182     if (Use->getOpcode() == ISD::BRCOND)
4183       AddToWorkList(Use);
4184     else if (Use->getOpcode() == ISD::TRUNCATE && Use->hasOneUse()) {
4185       // Also look pass the truncate.
4186       Use = *Use->use_begin();
4187       if (Use->getOpcode() == ISD::BRCOND)
4188         AddToWorkList(Use);
4189     }
4190   }
4191
4192   return SDValue();
4193 }
4194
4195 SDValue DAGCombiner::visitCTLZ(SDNode *N) {
4196   SDValue N0 = N->getOperand(0);
4197   EVT VT = N->getValueType(0);
4198
4199   // fold (ctlz c1) -> c2
4200   if (isa<ConstantSDNode>(N0))
4201     return DAG.getNode(ISD::CTLZ, SDLoc(N), VT, N0);
4202   return SDValue();
4203 }
4204
4205 SDValue DAGCombiner::visitCTLZ_ZERO_UNDEF(SDNode *N) {
4206   SDValue N0 = N->getOperand(0);
4207   EVT VT = N->getValueType(0);
4208
4209   // fold (ctlz_zero_undef c1) -> c2
4210   if (isa<ConstantSDNode>(N0))
4211     return DAG.getNode(ISD::CTLZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4212   return SDValue();
4213 }
4214
4215 SDValue DAGCombiner::visitCTTZ(SDNode *N) {
4216   SDValue N0 = N->getOperand(0);
4217   EVT VT = N->getValueType(0);
4218
4219   // fold (cttz c1) -> c2
4220   if (isa<ConstantSDNode>(N0))
4221     return DAG.getNode(ISD::CTTZ, SDLoc(N), VT, N0);
4222   return SDValue();
4223 }
4224
4225 SDValue DAGCombiner::visitCTTZ_ZERO_UNDEF(SDNode *N) {
4226   SDValue N0 = N->getOperand(0);
4227   EVT VT = N->getValueType(0);
4228
4229   // fold (cttz_zero_undef c1) -> c2
4230   if (isa<ConstantSDNode>(N0))
4231     return DAG.getNode(ISD::CTTZ_ZERO_UNDEF, SDLoc(N), VT, N0);
4232   return SDValue();
4233 }
4234
4235 SDValue DAGCombiner::visitCTPOP(SDNode *N) {
4236   SDValue N0 = N->getOperand(0);
4237   EVT VT = N->getValueType(0);
4238
4239   // fold (ctpop c1) -> c2
4240   if (isa<ConstantSDNode>(N0))
4241     return DAG.getNode(ISD::CTPOP, SDLoc(N), VT, N0);
4242   return SDValue();
4243 }
4244
4245 SDValue DAGCombiner::visitSELECT(SDNode *N) {
4246   SDValue N0 = N->getOperand(0);
4247   SDValue N1 = N->getOperand(1);
4248   SDValue N2 = N->getOperand(2);
4249   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
4250   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
4251   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2);
4252   EVT VT = N->getValueType(0);
4253   EVT VT0 = N0.getValueType();
4254
4255   // fold (select C, X, X) -> X
4256   if (N1 == N2)
4257     return N1;
4258   // fold (select true, X, Y) -> X
4259   if (N0C && !N0C->isNullValue())
4260     return N1;
4261   // fold (select false, X, Y) -> Y
4262   if (N0C && N0C->isNullValue())
4263     return N2;
4264   // fold (select C, 1, X) -> (or C, X)
4265   if (VT == MVT::i1 && N1C && N1C->getAPIntValue() == 1)
4266     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4267   // fold (select C, 0, 1) -> (xor C, 1)
4268   if (VT.isInteger() &&
4269       (VT0 == MVT::i1 ||
4270        (VT0.isInteger() &&
4271         TLI.getBooleanContents(false) ==
4272         TargetLowering::ZeroOrOneBooleanContent)) &&
4273       N1C && N2C && N1C->isNullValue() && N2C->getAPIntValue() == 1) {
4274     SDValue XORNode;
4275     if (VT == VT0)
4276       return DAG.getNode(ISD::XOR, SDLoc(N), VT0,
4277                          N0, DAG.getConstant(1, VT0));
4278     XORNode = DAG.getNode(ISD::XOR, SDLoc(N0), VT0,
4279                           N0, DAG.getConstant(1, VT0));
4280     AddToWorkList(XORNode.getNode());
4281     if (VT.bitsGT(VT0))
4282       return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, XORNode);
4283     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, XORNode);
4284   }
4285   // fold (select C, 0, X) -> (and (not C), X)
4286   if (VT == VT0 && VT == MVT::i1 && N1C && N1C->isNullValue()) {
4287     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4288     AddToWorkList(NOTNode.getNode());
4289     return DAG.getNode(ISD::AND, SDLoc(N), VT, NOTNode, N2);
4290   }
4291   // fold (select C, X, 1) -> (or (not C), X)
4292   if (VT == VT0 && VT == MVT::i1 && N2C && N2C->getAPIntValue() == 1) {
4293     SDValue NOTNode = DAG.getNOT(SDLoc(N0), N0, VT);
4294     AddToWorkList(NOTNode.getNode());
4295     return DAG.getNode(ISD::OR, SDLoc(N), VT, NOTNode, N1);
4296   }
4297   // fold (select C, X, 0) -> (and C, X)
4298   if (VT == MVT::i1 && N2C && N2C->isNullValue())
4299     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4300   // fold (select X, X, Y) -> (or X, Y)
4301   // fold (select X, 1, Y) -> (or X, Y)
4302   if (VT == MVT::i1 && (N0 == N1 || (N1C && N1C->getAPIntValue() == 1)))
4303     return DAG.getNode(ISD::OR, SDLoc(N), VT, N0, N2);
4304   // fold (select X, Y, X) -> (and X, Y)
4305   // fold (select X, Y, 0) -> (and X, Y)
4306   if (VT == MVT::i1 && (N0 == N2 || (N2C && N2C->getAPIntValue() == 0)))
4307     return DAG.getNode(ISD::AND, SDLoc(N), VT, N0, N1);
4308
4309   // If we can fold this based on the true/false value, do so.
4310   if (SimplifySelectOps(N, N1, N2))
4311     return SDValue(N, 0);  // Don't revisit N.
4312
4313   // fold selects based on a setcc into other things, such as min/max/abs
4314   if (N0.getOpcode() == ISD::SETCC) {
4315     // FIXME:
4316     // Check against MVT::Other for SELECT_CC, which is a workaround for targets
4317     // having to say they don't support SELECT_CC on every type the DAG knows
4318     // about, since there is no way to mark an opcode illegal at all value types
4319     if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other) &&
4320         TLI.isOperationLegalOrCustom(ISD::SELECT_CC, VT))
4321       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT,
4322                          N0.getOperand(0), N0.getOperand(1),
4323                          N1, N2, N0.getOperand(2));
4324     return SimplifySelect(SDLoc(N), N0, N1, N2);
4325   }
4326
4327   return SDValue();
4328 }
4329
4330 SDValue DAGCombiner::visitVSELECT(SDNode *N) {
4331   SDValue N0 = N->getOperand(0);
4332   SDValue N1 = N->getOperand(1);
4333   SDValue N2 = N->getOperand(2);
4334   SDLoc DL(N);
4335
4336   // Canonicalize integer abs.
4337   // vselect (setg[te] X,  0),  X, -X ->
4338   // vselect (setgt    X, -1),  X, -X ->
4339   // vselect (setl[te] X,  0), -X,  X ->
4340   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
4341   if (N0.getOpcode() == ISD::SETCC) {
4342     SDValue LHS = N0.getOperand(0), RHS = N0.getOperand(1);
4343     ISD::CondCode CC = cast<CondCodeSDNode>(N0.getOperand(2))->get();
4344     bool isAbs = false;
4345     bool RHSIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
4346
4347     if (((RHSIsAllZeros && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
4348          (ISD::isBuildVectorAllOnes(RHS.getNode()) && CC == ISD::SETGT)) &&
4349         N1 == LHS && N2.getOpcode() == ISD::SUB && N1 == N2.getOperand(1))
4350       isAbs = ISD::isBuildVectorAllZeros(N2.getOperand(0).getNode());
4351     else if ((RHSIsAllZeros && (CC == ISD::SETLT || CC == ISD::SETLE)) &&
4352              N2 == LHS && N1.getOpcode() == ISD::SUB && N2 == N1.getOperand(1))
4353       isAbs = ISD::isBuildVectorAllZeros(N1.getOperand(0).getNode());
4354
4355     if (isAbs) {
4356       EVT VT = LHS.getValueType();
4357       SDValue Shift = DAG.getNode(
4358           ISD::SRA, DL, VT, LHS,
4359           DAG.getConstant(VT.getScalarType().getSizeInBits() - 1, VT));
4360       SDValue Add = DAG.getNode(ISD::ADD, DL, VT, LHS, Shift);
4361       AddToWorkList(Shift.getNode());
4362       AddToWorkList(Add.getNode());
4363       return DAG.getNode(ISD::XOR, DL, VT, Add, Shift);
4364     }
4365   }
4366
4367   // Treat SETCC as a vector mask and promote the result type based on the
4368   // targets expected SETCC result type. This will ensure that SETCC and VSELECT
4369   // are both split by the type legalizer. This is done to prevent the type
4370   // legalizer from unrolling SETCC into scalar comparions.
4371   EVT SelectVT = N->getValueType(0);
4372   EVT MaskVT = getSetCCResultType(SelectVT);
4373   assert(MaskVT.isVector() && "Expected a vector type.");
4374   if (N0.getOpcode() == ISD::SETCC && N0.getValueType() != MaskVT) {
4375     SDLoc MaskDL(N0);
4376
4377     // Extend the mask to the desired value type.
4378     ISD::NodeType ExtendCode =
4379       TargetLowering::getExtendForContent(TLI.getBooleanContents(true));
4380     SDValue Mask = DAG.getNode(ExtendCode, MaskDL, MaskVT, N0);
4381
4382     AddToWorkList(Mask.getNode());
4383
4384     SDValue LHS = N->getOperand(1);
4385     SDValue RHS = N->getOperand(2);
4386
4387     return DAG.getNode(ISD::VSELECT, DL, SelectVT, Mask, LHS, RHS);
4388   }
4389
4390   return SDValue();
4391 }
4392
4393 SDValue DAGCombiner::visitSELECT_CC(SDNode *N) {
4394   SDValue N0 = N->getOperand(0);
4395   SDValue N1 = N->getOperand(1);
4396   SDValue N2 = N->getOperand(2);
4397   SDValue N3 = N->getOperand(3);
4398   SDValue N4 = N->getOperand(4);
4399   ISD::CondCode CC = cast<CondCodeSDNode>(N4)->get();
4400
4401   // fold select_cc lhs, rhs, x, x, cc -> x
4402   if (N2 == N3)
4403     return N2;
4404
4405   // Determine if the condition we're dealing with is constant
4406   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
4407                               N0, N1, CC, SDLoc(N), false);
4408   if (SCC.getNode()) {
4409     AddToWorkList(SCC.getNode());
4410
4411     if (ConstantSDNode *SCCC = dyn_cast<ConstantSDNode>(SCC.getNode())) {
4412       if (!SCCC->isNullValue())
4413         return N2;    // cond always true -> true val
4414       else
4415         return N3;    // cond always false -> false val
4416     }
4417
4418     // Fold to a simpler select_cc
4419     if (SCC.getOpcode() == ISD::SETCC)
4420       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), N2.getValueType(),
4421                          SCC.getOperand(0), SCC.getOperand(1), N2, N3,
4422                          SCC.getOperand(2));
4423   }
4424
4425   // If we can fold this based on the true/false value, do so.
4426   if (SimplifySelectOps(N, N2, N3))
4427     return SDValue(N, 0);  // Don't revisit N.
4428
4429   // fold select_cc into other things, such as min/max/abs
4430   return SimplifySelectCC(SDLoc(N), N0, N1, N2, N3, CC);
4431 }
4432
4433 SDValue DAGCombiner::visitSETCC(SDNode *N) {
4434   return SimplifySetCC(N->getValueType(0), N->getOperand(0), N->getOperand(1),
4435                        cast<CondCodeSDNode>(N->getOperand(2))->get(),
4436                        SDLoc(N));
4437 }
4438
4439 // ExtendUsesToFormExtLoad - Trying to extend uses of a load to enable this:
4440 // "fold ({s|z|a}ext (load x)) -> ({s|z|a}ext (truncate ({s|z|a}extload x)))"
4441 // transformation. Returns true if extension are possible and the above
4442 // mentioned transformation is profitable.
4443 static bool ExtendUsesToFormExtLoad(SDNode *N, SDValue N0,
4444                                     unsigned ExtOpc,
4445                                     SmallVectorImpl<SDNode *> &ExtendNodes,
4446                                     const TargetLowering &TLI) {
4447   bool HasCopyToRegUses = false;
4448   bool isTruncFree = TLI.isTruncateFree(N->getValueType(0), N0.getValueType());
4449   for (SDNode::use_iterator UI = N0.getNode()->use_begin(),
4450                             UE = N0.getNode()->use_end();
4451        UI != UE; ++UI) {
4452     SDNode *User = *UI;
4453     if (User == N)
4454       continue;
4455     if (UI.getUse().getResNo() != N0.getResNo())
4456       continue;
4457     // FIXME: Only extend SETCC N, N and SETCC N, c for now.
4458     if (ExtOpc != ISD::ANY_EXTEND && User->getOpcode() == ISD::SETCC) {
4459       ISD::CondCode CC = cast<CondCodeSDNode>(User->getOperand(2))->get();
4460       if (ExtOpc == ISD::ZERO_EXTEND && ISD::isSignedIntSetCC(CC))
4461         // Sign bits will be lost after a zext.
4462         return false;
4463       bool Add = false;
4464       for (unsigned i = 0; i != 2; ++i) {
4465         SDValue UseOp = User->getOperand(i);
4466         if (UseOp == N0)
4467           continue;
4468         if (!isa<ConstantSDNode>(UseOp))
4469           return false;
4470         Add = true;
4471       }
4472       if (Add)
4473         ExtendNodes.push_back(User);
4474       continue;
4475     }
4476     // If truncates aren't free and there are users we can't
4477     // extend, it isn't worthwhile.
4478     if (!isTruncFree)
4479       return false;
4480     // Remember if this value is live-out.
4481     if (User->getOpcode() == ISD::CopyToReg)
4482       HasCopyToRegUses = true;
4483   }
4484
4485   if (HasCopyToRegUses) {
4486     bool BothLiveOut = false;
4487     for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
4488          UI != UE; ++UI) {
4489       SDUse &Use = UI.getUse();
4490       if (Use.getResNo() == 0 && Use.getUser()->getOpcode() == ISD::CopyToReg) {
4491         BothLiveOut = true;
4492         break;
4493       }
4494     }
4495     if (BothLiveOut)
4496       // Both unextended and extended values are live out. There had better be
4497       // a good reason for the transformation.
4498       return ExtendNodes.size();
4499   }
4500   return true;
4501 }
4502
4503 void DAGCombiner::ExtendSetCCUses(const SmallVectorImpl<SDNode *> &SetCCs,
4504                                   SDValue Trunc, SDValue ExtLoad, SDLoc DL,
4505                                   ISD::NodeType ExtType) {
4506   // Extend SetCC uses if necessary.
4507   for (unsigned i = 0, e = SetCCs.size(); i != e; ++i) {
4508     SDNode *SetCC = SetCCs[i];
4509     SmallVector<SDValue, 4> Ops;
4510
4511     for (unsigned j = 0; j != 2; ++j) {
4512       SDValue SOp = SetCC->getOperand(j);
4513       if (SOp == Trunc)
4514         Ops.push_back(ExtLoad);
4515       else
4516         Ops.push_back(DAG.getNode(ExtType, DL, ExtLoad->getValueType(0), SOp));
4517     }
4518
4519     Ops.push_back(SetCC->getOperand(2));
4520     CombineTo(SetCC, DAG.getNode(ISD::SETCC, DL, SetCC->getValueType(0),
4521                                  &Ops[0], Ops.size()));
4522   }
4523 }
4524
4525 SDValue DAGCombiner::visitSIGN_EXTEND(SDNode *N) {
4526   SDValue N0 = N->getOperand(0);
4527   EVT VT = N->getValueType(0);
4528
4529   // fold (sext c1) -> c1
4530   if (isa<ConstantSDNode>(N0))
4531     return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, N0);
4532
4533   // fold (sext (sext x)) -> (sext x)
4534   // fold (sext (aext x)) -> (sext x)
4535   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4536     return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT,
4537                        N0.getOperand(0));
4538
4539   if (N0.getOpcode() == ISD::TRUNCATE) {
4540     // fold (sext (truncate (load x))) -> (sext (smaller load x))
4541     // fold (sext (truncate (srl (load x), c))) -> (sext (smaller load (x+c/n)))
4542     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4543     if (NarrowLoad.getNode()) {
4544       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4545       if (NarrowLoad.getNode() != N0.getNode()) {
4546         CombineTo(N0.getNode(), NarrowLoad);
4547         // CombineTo deleted the truncate, if needed, but not what's under it.
4548         AddToWorkList(oye);
4549       }
4550       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4551     }
4552
4553     // See if the value being truncated is already sign extended.  If so, just
4554     // eliminate the trunc/sext pair.
4555     SDValue Op = N0.getOperand(0);
4556     unsigned OpBits   = Op.getValueType().getScalarType().getSizeInBits();
4557     unsigned MidBits  = N0.getValueType().getScalarType().getSizeInBits();
4558     unsigned DestBits = VT.getScalarType().getSizeInBits();
4559     unsigned NumSignBits = DAG.ComputeNumSignBits(Op);
4560
4561     if (OpBits == DestBits) {
4562       // Op is i32, Mid is i8, and Dest is i32.  If Op has more than 24 sign
4563       // bits, it is already ready.
4564       if (NumSignBits > DestBits-MidBits)
4565         return Op;
4566     } else if (OpBits < DestBits) {
4567       // Op is i32, Mid is i8, and Dest is i64.  If Op has more than 24 sign
4568       // bits, just sext from i32.
4569       if (NumSignBits > OpBits-MidBits)
4570         return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, Op);
4571     } else {
4572       // Op is i64, Mid is i8, and Dest is i32.  If Op has more than 56 sign
4573       // bits, just truncate to i32.
4574       if (NumSignBits > OpBits-MidBits)
4575         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
4576     }
4577
4578     // fold (sext (truncate x)) -> (sextinreg x).
4579     if (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND_INREG,
4580                                                  N0.getValueType())) {
4581       if (OpBits < DestBits)
4582         Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N0), VT, Op);
4583       else if (OpBits > DestBits)
4584         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N0), VT, Op);
4585       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, Op,
4586                          DAG.getValueType(N0.getValueType()));
4587     }
4588   }
4589
4590   // fold (sext (load x)) -> (sext (truncate (sextload x)))
4591   // None of the supported targets knows how to perform load and sign extend
4592   // on vectors in one instruction.  We only perform this transformation on
4593   // scalars.
4594   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4595       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4596        TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()))) {
4597     bool DoXform = true;
4598     SmallVector<SDNode*, 4> SetCCs;
4599     if (!N0.hasOneUse())
4600       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::SIGN_EXTEND, SetCCs, TLI);
4601     if (DoXform) {
4602       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4603       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
4604                                        LN0->getChain(),
4605                                        LN0->getBasePtr(), N0.getValueType(),
4606                                        LN0->getMemOperand());
4607       CombineTo(N, ExtLoad);
4608       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
4609                                   N0.getValueType(), ExtLoad);
4610       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4611       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4612                       ISD::SIGN_EXTEND);
4613       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4614     }
4615   }
4616
4617   // fold (sext (sextload x)) -> (sext (truncate (sextload x)))
4618   // fold (sext ( extload x)) -> (sext (truncate (sextload x)))
4619   if ((ISD::isSEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4620       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4621     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4622     EVT MemVT = LN0->getMemoryVT();
4623     if ((!LegalOperations && !LN0->isVolatile()) ||
4624         TLI.isLoadExtLegal(ISD::SEXTLOAD, MemVT)) {
4625       SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
4626                                        LN0->getChain(),
4627                                        LN0->getBasePtr(), MemVT,
4628                                        LN0->getMemOperand());
4629       CombineTo(N, ExtLoad);
4630       CombineTo(N0.getNode(),
4631                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
4632                             N0.getValueType(), ExtLoad),
4633                 ExtLoad.getValue(1));
4634       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4635     }
4636   }
4637
4638   // fold (sext (and/or/xor (load x), cst)) ->
4639   //      (and/or/xor (sextload x), (sext cst))
4640   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4641        N0.getOpcode() == ISD::XOR) &&
4642       isa<LoadSDNode>(N0.getOperand(0)) &&
4643       N0.getOperand(1).getOpcode() == ISD::Constant &&
4644       TLI.isLoadExtLegal(ISD::SEXTLOAD, N0.getValueType()) &&
4645       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4646     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4647     if (LN0->getExtensionType() != ISD::ZEXTLOAD) {
4648       bool DoXform = true;
4649       SmallVector<SDNode*, 4> SetCCs;
4650       if (!N0.hasOneUse())
4651         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::SIGN_EXTEND,
4652                                           SetCCs, TLI);
4653       if (DoXform) {
4654         SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(LN0), VT,
4655                                          LN0->getChain(), LN0->getBasePtr(),
4656                                          LN0->getMemoryVT(),
4657                                          LN0->getMemOperand());
4658         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4659         Mask = Mask.sext(VT.getSizeInBits());
4660         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
4661                                   ExtLoad, DAG.getConstant(Mask, VT));
4662         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4663                                     SDLoc(N0.getOperand(0)),
4664                                     N0.getOperand(0).getValueType(), ExtLoad);
4665         CombineTo(N, And);
4666         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4667         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4668                         ISD::SIGN_EXTEND);
4669         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4670       }
4671     }
4672   }
4673
4674   if (N0.getOpcode() == ISD::SETCC) {
4675     // sext(setcc) -> sext_in_reg(vsetcc) for vectors.
4676     // Only do this before legalize for now.
4677     if (VT.isVector() && !LegalOperations &&
4678         TLI.getBooleanContents(true) ==
4679           TargetLowering::ZeroOrNegativeOneBooleanContent) {
4680       EVT N0VT = N0.getOperand(0).getValueType();
4681       // On some architectures (such as SSE/NEON/etc) the SETCC result type is
4682       // of the same size as the compared operands. Only optimize sext(setcc())
4683       // if this is the case.
4684       EVT SVT = getSetCCResultType(N0VT);
4685
4686       // We know that the # elements of the results is the same as the
4687       // # elements of the compare (and the # elements of the compare result
4688       // for that matter).  Check to see that they are the same size.  If so,
4689       // we know that the element size of the sext'd result matches the
4690       // element size of the compare operands.
4691       if (VT.getSizeInBits() == SVT.getSizeInBits())
4692         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
4693                              N0.getOperand(1),
4694                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
4695
4696       // If the desired elements are smaller or larger than the source
4697       // elements we can use a matching integer vector type and then
4698       // truncate/sign extend
4699       EVT MatchingVectorType = N0VT.changeVectorElementTypeToInteger();
4700       if (SVT == MatchingVectorType) {
4701         SDValue VsetCC = DAG.getSetCC(SDLoc(N), MatchingVectorType,
4702                                N0.getOperand(0), N0.getOperand(1),
4703                                cast<CondCodeSDNode>(N0.getOperand(2))->get());
4704         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
4705       }
4706     }
4707
4708     // sext(setcc x, y, cc) -> (select_cc x, y, -1, 0, cc)
4709     unsigned ElementWidth = VT.getScalarType().getSizeInBits();
4710     SDValue NegOne =
4711       DAG.getConstant(APInt::getAllOnesValue(ElementWidth), VT);
4712     SDValue SCC =
4713       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
4714                        NegOne, DAG.getConstant(0, VT),
4715                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
4716     if (SCC.getNode()) return SCC;
4717     if (!VT.isVector() &&
4718         (!LegalOperations ||
4719          TLI.isOperationLegal(ISD::SETCC, getSetCCResultType(VT)))) {
4720       return DAG.getSelect(SDLoc(N), VT,
4721                            DAG.getSetCC(SDLoc(N),
4722                            getSetCCResultType(VT),
4723                            N0.getOperand(0), N0.getOperand(1),
4724                            cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4725                            NegOne, DAG.getConstant(0, VT));
4726     }
4727   }
4728
4729   // fold (sext x) -> (zext x) if the sign bit is known zero.
4730   if ((!LegalOperations || TLI.isOperationLegal(ISD::ZERO_EXTEND, VT)) &&
4731       DAG.SignBitIsZero(N0))
4732     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, N0);
4733
4734   return SDValue();
4735 }
4736
4737 // isTruncateOf - If N is a truncate of some other value, return true, record
4738 // the value being truncated in Op and which of Op's bits are zero in KnownZero.
4739 // This function computes KnownZero to avoid a duplicated call to
4740 // ComputeMaskedBits in the caller.
4741 static bool isTruncateOf(SelectionDAG &DAG, SDValue N, SDValue &Op,
4742                          APInt &KnownZero) {
4743   APInt KnownOne;
4744   if (N->getOpcode() == ISD::TRUNCATE) {
4745     Op = N->getOperand(0);
4746     DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4747     return true;
4748   }
4749
4750   if (N->getOpcode() != ISD::SETCC || N->getValueType(0) != MVT::i1 ||
4751       cast<CondCodeSDNode>(N->getOperand(2))->get() != ISD::SETNE)
4752     return false;
4753
4754   SDValue Op0 = N->getOperand(0);
4755   SDValue Op1 = N->getOperand(1);
4756   assert(Op0.getValueType() == Op1.getValueType());
4757
4758   ConstantSDNode *COp0 = dyn_cast<ConstantSDNode>(Op0);
4759   ConstantSDNode *COp1 = dyn_cast<ConstantSDNode>(Op1);
4760   if (COp0 && COp0->isNullValue())
4761     Op = Op1;
4762   else if (COp1 && COp1->isNullValue())
4763     Op = Op0;
4764   else
4765     return false;
4766
4767   DAG.ComputeMaskedBits(Op, KnownZero, KnownOne);
4768
4769   if (!(KnownZero | APInt(Op.getValueSizeInBits(), 1)).isAllOnesValue())
4770     return false;
4771
4772   return true;
4773 }
4774
4775 SDValue DAGCombiner::visitZERO_EXTEND(SDNode *N) {
4776   SDValue N0 = N->getOperand(0);
4777   EVT VT = N->getValueType(0);
4778
4779   // fold (zext c1) -> c1
4780   if (isa<ConstantSDNode>(N0))
4781     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, N0);
4782   // fold (zext (zext x)) -> (zext x)
4783   // fold (zext (aext x)) -> (zext x)
4784   if (N0.getOpcode() == ISD::ZERO_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND)
4785     return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT,
4786                        N0.getOperand(0));
4787
4788   // fold (zext (truncate x)) -> (zext x) or
4789   //      (zext (truncate x)) -> (truncate x)
4790   // This is valid when the truncated bits of x are already zero.
4791   // FIXME: We should extend this to work for vectors too.
4792   SDValue Op;
4793   APInt KnownZero;
4794   if (!VT.isVector() && isTruncateOf(DAG, N0, Op, KnownZero)) {
4795     APInt TruncatedBits =
4796       (Op.getValueSizeInBits() == N0.getValueSizeInBits()) ?
4797       APInt(Op.getValueSizeInBits(), 0) :
4798       APInt::getBitsSet(Op.getValueSizeInBits(),
4799                         N0.getValueSizeInBits(),
4800                         std::min(Op.getValueSizeInBits(),
4801                                  VT.getSizeInBits()));
4802     if (TruncatedBits == (KnownZero & TruncatedBits)) {
4803       if (VT.bitsGT(Op.getValueType()))
4804         return DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N), VT, Op);
4805       if (VT.bitsLT(Op.getValueType()))
4806         return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
4807
4808       return Op;
4809     }
4810   }
4811
4812   // fold (zext (truncate (load x))) -> (zext (smaller load x))
4813   // fold (zext (truncate (srl (load x), c))) -> (zext (small load (x+c/n)))
4814   if (N0.getOpcode() == ISD::TRUNCATE) {
4815     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4816     if (NarrowLoad.getNode()) {
4817       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4818       if (NarrowLoad.getNode() != N0.getNode()) {
4819         CombineTo(N0.getNode(), NarrowLoad);
4820         // CombineTo deleted the truncate, if needed, but not what's under it.
4821         AddToWorkList(oye);
4822       }
4823       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4824     }
4825   }
4826
4827   // fold (zext (truncate x)) -> (and x, mask)
4828   if (N0.getOpcode() == ISD::TRUNCATE &&
4829       (!LegalOperations || TLI.isOperationLegal(ISD::AND, VT))) {
4830
4831     // fold (zext (truncate (load x))) -> (zext (smaller load x))
4832     // fold (zext (truncate (srl (load x), c))) -> (zext (smaller load (x+c/n)))
4833     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
4834     if (NarrowLoad.getNode()) {
4835       SDNode* oye = N0.getNode()->getOperand(0).getNode();
4836       if (NarrowLoad.getNode() != N0.getNode()) {
4837         CombineTo(N0.getNode(), NarrowLoad);
4838         // CombineTo deleted the truncate, if needed, but not what's under it.
4839         AddToWorkList(oye);
4840       }
4841       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4842     }
4843
4844     SDValue Op = N0.getOperand(0);
4845     if (Op.getValueType().bitsLT(VT)) {
4846       Op = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, Op);
4847       AddToWorkList(Op.getNode());
4848     } else if (Op.getValueType().bitsGT(VT)) {
4849       Op = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Op);
4850       AddToWorkList(Op.getNode());
4851     }
4852     return DAG.getZeroExtendInReg(Op, SDLoc(N),
4853                                   N0.getValueType().getScalarType());
4854   }
4855
4856   // Fold (zext (and (trunc x), cst)) -> (and x, cst),
4857   // if either of the casts is not free.
4858   if (N0.getOpcode() == ISD::AND &&
4859       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
4860       N0.getOperand(1).getOpcode() == ISD::Constant &&
4861       (!TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
4862                            N0.getValueType()) ||
4863        !TLI.isZExtFree(N0.getValueType(), VT))) {
4864     SDValue X = N0.getOperand(0).getOperand(0);
4865     if (X.getValueType().bitsLT(VT)) {
4866       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(X), VT, X);
4867     } else if (X.getValueType().bitsGT(VT)) {
4868       X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
4869     }
4870     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4871     Mask = Mask.zext(VT.getSizeInBits());
4872     return DAG.getNode(ISD::AND, SDLoc(N), VT,
4873                        X, DAG.getConstant(Mask, VT));
4874   }
4875
4876   // fold (zext (load x)) -> (zext (truncate (zextload x)))
4877   // None of the supported targets knows how to perform load and vector_zext
4878   // on vectors in one instruction.  We only perform this transformation on
4879   // scalars.
4880   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
4881       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
4882        TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()))) {
4883     bool DoXform = true;
4884     SmallVector<SDNode*, 4> SetCCs;
4885     if (!N0.hasOneUse())
4886       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ZERO_EXTEND, SetCCs, TLI);
4887     if (DoXform) {
4888       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4889       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
4890                                        LN0->getChain(),
4891                                        LN0->getBasePtr(), N0.getValueType(),
4892                                        LN0->getMemOperand());
4893       CombineTo(N, ExtLoad);
4894       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
4895                                   N0.getValueType(), ExtLoad);
4896       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
4897
4898       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4899                       ISD::ZERO_EXTEND);
4900       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4901     }
4902   }
4903
4904   // fold (zext (and/or/xor (load x), cst)) ->
4905   //      (and/or/xor (zextload x), (zext cst))
4906   if ((N0.getOpcode() == ISD::AND || N0.getOpcode() == ISD::OR ||
4907        N0.getOpcode() == ISD::XOR) &&
4908       isa<LoadSDNode>(N0.getOperand(0)) &&
4909       N0.getOperand(1).getOpcode() == ISD::Constant &&
4910       TLI.isLoadExtLegal(ISD::ZEXTLOAD, N0.getValueType()) &&
4911       (!LegalOperations && TLI.isOperationLegal(N0.getOpcode(), VT))) {
4912     LoadSDNode *LN0 = cast<LoadSDNode>(N0.getOperand(0));
4913     if (LN0->getExtensionType() != ISD::SEXTLOAD) {
4914       bool DoXform = true;
4915       SmallVector<SDNode*, 4> SetCCs;
4916       if (!N0.hasOneUse())
4917         DoXform = ExtendUsesToFormExtLoad(N, N0.getOperand(0), ISD::ZERO_EXTEND,
4918                                           SetCCs, TLI);
4919       if (DoXform) {
4920         SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(LN0), VT,
4921                                          LN0->getChain(), LN0->getBasePtr(),
4922                                          LN0->getMemoryVT(),
4923                                          LN0->getMemOperand());
4924         APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
4925         Mask = Mask.zext(VT.getSizeInBits());
4926         SDValue And = DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
4927                                   ExtLoad, DAG.getConstant(Mask, VT));
4928         SDValue Trunc = DAG.getNode(ISD::TRUNCATE,
4929                                     SDLoc(N0.getOperand(0)),
4930                                     N0.getOperand(0).getValueType(), ExtLoad);
4931         CombineTo(N, And);
4932         CombineTo(N0.getOperand(0).getNode(), Trunc, ExtLoad.getValue(1));
4933         ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
4934                         ISD::ZERO_EXTEND);
4935         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4936       }
4937     }
4938   }
4939
4940   // fold (zext (zextload x)) -> (zext (truncate (zextload x)))
4941   // fold (zext ( extload x)) -> (zext (truncate (zextload x)))
4942   if ((ISD::isZEXTLoad(N0.getNode()) || ISD::isEXTLoad(N0.getNode())) &&
4943       ISD::isUNINDEXEDLoad(N0.getNode()) && N0.hasOneUse()) {
4944     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
4945     EVT MemVT = LN0->getMemoryVT();
4946     if ((!LegalOperations && !LN0->isVolatile()) ||
4947         TLI.isLoadExtLegal(ISD::ZEXTLOAD, MemVT)) {
4948       SDValue ExtLoad = DAG.getExtLoad(ISD::ZEXTLOAD, SDLoc(N), VT,
4949                                        LN0->getChain(),
4950                                        LN0->getBasePtr(), MemVT,
4951                                        LN0->getMemOperand());
4952       CombineTo(N, ExtLoad);
4953       CombineTo(N0.getNode(),
4954                 DAG.getNode(ISD::TRUNCATE, SDLoc(N0), N0.getValueType(),
4955                             ExtLoad),
4956                 ExtLoad.getValue(1));
4957       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
4958     }
4959   }
4960
4961   if (N0.getOpcode() == ISD::SETCC) {
4962     if (!LegalOperations && VT.isVector()) {
4963       // zext(setcc) -> (and (vsetcc), (1, 1, ...) for vectors.
4964       // Only do this before legalize for now.
4965       EVT N0VT = N0.getOperand(0).getValueType();
4966       EVT EltVT = VT.getVectorElementType();
4967       SmallVector<SDValue,8> OneOps(VT.getVectorNumElements(),
4968                                     DAG.getConstant(1, EltVT));
4969       if (VT.getSizeInBits() == N0VT.getSizeInBits())
4970         // We know that the # elements of the results is the same as the
4971         // # elements of the compare (and the # elements of the compare result
4972         // for that matter).  Check to see that they are the same size.  If so,
4973         // we know that the element size of the sext'd result matches the
4974         // element size of the compare operands.
4975         return DAG.getNode(ISD::AND, SDLoc(N), VT,
4976                            DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
4977                                          N0.getOperand(1),
4978                                  cast<CondCodeSDNode>(N0.getOperand(2))->get()),
4979                            DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT,
4980                                        &OneOps[0], OneOps.size()));
4981
4982       // If the desired elements are smaller or larger than the source
4983       // elements we can use a matching integer vector type and then
4984       // truncate/sign extend
4985       EVT MatchingElementType =
4986         EVT::getIntegerVT(*DAG.getContext(),
4987                           N0VT.getScalarType().getSizeInBits());
4988       EVT MatchingVectorType =
4989         EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
4990                          N0VT.getVectorNumElements());
4991       SDValue VsetCC =
4992         DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
4993                       N0.getOperand(1),
4994                       cast<CondCodeSDNode>(N0.getOperand(2))->get());
4995       return DAG.getNode(ISD::AND, SDLoc(N), VT,
4996                          DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT),
4997                          DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT,
4998                                      &OneOps[0], OneOps.size()));
4999     }
5000
5001     // zext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
5002     SDValue SCC =
5003       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5004                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
5005                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5006     if (SCC.getNode()) return SCC;
5007   }
5008
5009   // (zext (shl (zext x), cst)) -> (shl (zext x), cst)
5010   if ((N0.getOpcode() == ISD::SHL || N0.getOpcode() == ISD::SRL) &&
5011       isa<ConstantSDNode>(N0.getOperand(1)) &&
5012       N0.getOperand(0).getOpcode() == ISD::ZERO_EXTEND &&
5013       N0.hasOneUse()) {
5014     SDValue ShAmt = N0.getOperand(1);
5015     unsigned ShAmtVal = cast<ConstantSDNode>(ShAmt)->getZExtValue();
5016     if (N0.getOpcode() == ISD::SHL) {
5017       SDValue InnerZExt = N0.getOperand(0);
5018       // If the original shl may be shifting out bits, do not perform this
5019       // transformation.
5020       unsigned KnownZeroBits = InnerZExt.getValueType().getSizeInBits() -
5021         InnerZExt.getOperand(0).getValueType().getSizeInBits();
5022       if (ShAmtVal > KnownZeroBits)
5023         return SDValue();
5024     }
5025
5026     SDLoc DL(N);
5027
5028     // Ensure that the shift amount is wide enough for the shifted value.
5029     if (VT.getSizeInBits() >= 256)
5030       ShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, ShAmt);
5031
5032     return DAG.getNode(N0.getOpcode(), DL, VT,
5033                        DAG.getNode(ISD::ZERO_EXTEND, DL, VT, N0.getOperand(0)),
5034                        ShAmt);
5035   }
5036
5037   return SDValue();
5038 }
5039
5040 SDValue DAGCombiner::visitANY_EXTEND(SDNode *N) {
5041   SDValue N0 = N->getOperand(0);
5042   EVT VT = N->getValueType(0);
5043
5044   // fold (aext c1) -> c1
5045   if (isa<ConstantSDNode>(N0))
5046     return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, N0);
5047   // fold (aext (aext x)) -> (aext x)
5048   // fold (aext (zext x)) -> (zext x)
5049   // fold (aext (sext x)) -> (sext x)
5050   if (N0.getOpcode() == ISD::ANY_EXTEND  ||
5051       N0.getOpcode() == ISD::ZERO_EXTEND ||
5052       N0.getOpcode() == ISD::SIGN_EXTEND)
5053     return DAG.getNode(N0.getOpcode(), SDLoc(N), VT, N0.getOperand(0));
5054
5055   // fold (aext (truncate (load x))) -> (aext (smaller load x))
5056   // fold (aext (truncate (srl (load x), c))) -> (aext (small load (x+c/n)))
5057   if (N0.getOpcode() == ISD::TRUNCATE) {
5058     SDValue NarrowLoad = ReduceLoadWidth(N0.getNode());
5059     if (NarrowLoad.getNode()) {
5060       SDNode* oye = N0.getNode()->getOperand(0).getNode();
5061       if (NarrowLoad.getNode() != N0.getNode()) {
5062         CombineTo(N0.getNode(), NarrowLoad);
5063         // CombineTo deleted the truncate, if needed, but not what's under it.
5064         AddToWorkList(oye);
5065       }
5066       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5067     }
5068   }
5069
5070   // fold (aext (truncate x))
5071   if (N0.getOpcode() == ISD::TRUNCATE) {
5072     SDValue TruncOp = N0.getOperand(0);
5073     if (TruncOp.getValueType() == VT)
5074       return TruncOp; // x iff x size == zext size.
5075     if (TruncOp.getValueType().bitsGT(VT))
5076       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, TruncOp);
5077     return DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, TruncOp);
5078   }
5079
5080   // Fold (aext (and (trunc x), cst)) -> (and x, cst)
5081   // if the trunc is not free.
5082   if (N0.getOpcode() == ISD::AND &&
5083       N0.getOperand(0).getOpcode() == ISD::TRUNCATE &&
5084       N0.getOperand(1).getOpcode() == ISD::Constant &&
5085       !TLI.isTruncateFree(N0.getOperand(0).getOperand(0).getValueType(),
5086                           N0.getValueType())) {
5087     SDValue X = N0.getOperand(0).getOperand(0);
5088     if (X.getValueType().bitsLT(VT)) {
5089       X = DAG.getNode(ISD::ANY_EXTEND, SDLoc(N), VT, X);
5090     } else if (X.getValueType().bitsGT(VT)) {
5091       X = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, X);
5092     }
5093     APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
5094     Mask = Mask.zext(VT.getSizeInBits());
5095     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5096                        X, DAG.getConstant(Mask, VT));
5097   }
5098
5099   // fold (aext (load x)) -> (aext (truncate (extload x)))
5100   // None of the supported targets knows how to perform load and any_ext
5101   // on vectors in one instruction.  We only perform this transformation on
5102   // scalars.
5103   if (ISD::isNON_EXTLoad(N0.getNode()) && !VT.isVector() &&
5104       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5105        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
5106     bool DoXform = true;
5107     SmallVector<SDNode*, 4> SetCCs;
5108     if (!N0.hasOneUse())
5109       DoXform = ExtendUsesToFormExtLoad(N, N0, ISD::ANY_EXTEND, SetCCs, TLI);
5110     if (DoXform) {
5111       LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5112       SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
5113                                        LN0->getChain(),
5114                                        LN0->getBasePtr(), N0.getValueType(),
5115                                        LN0->getMemOperand());
5116       CombineTo(N, ExtLoad);
5117       SDValue Trunc = DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5118                                   N0.getValueType(), ExtLoad);
5119       CombineTo(N0.getNode(), Trunc, ExtLoad.getValue(1));
5120       ExtendSetCCUses(SetCCs, Trunc, ExtLoad, SDLoc(N),
5121                       ISD::ANY_EXTEND);
5122       return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5123     }
5124   }
5125
5126   // fold (aext (zextload x)) -> (aext (truncate (zextload x)))
5127   // fold (aext (sextload x)) -> (aext (truncate (sextload x)))
5128   // fold (aext ( extload x)) -> (aext (truncate (extload  x)))
5129   if (N0.getOpcode() == ISD::LOAD &&
5130       !ISD::isNON_EXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5131       N0.hasOneUse()) {
5132     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5133     EVT MemVT = LN0->getMemoryVT();
5134     SDValue ExtLoad = DAG.getExtLoad(LN0->getExtensionType(), SDLoc(N),
5135                                      VT, LN0->getChain(), LN0->getBasePtr(),
5136                                      MemVT, LN0->getMemOperand());
5137     CombineTo(N, ExtLoad);
5138     CombineTo(N0.getNode(),
5139               DAG.getNode(ISD::TRUNCATE, SDLoc(N0),
5140                           N0.getValueType(), ExtLoad),
5141               ExtLoad.getValue(1));
5142     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5143   }
5144
5145   if (N0.getOpcode() == ISD::SETCC) {
5146     // aext(setcc) -> sext_in_reg(vsetcc) for vectors.
5147     // Only do this before legalize for now.
5148     if (VT.isVector() && !LegalOperations) {
5149       EVT N0VT = N0.getOperand(0).getValueType();
5150         // We know that the # elements of the results is the same as the
5151         // # elements of the compare (and the # elements of the compare result
5152         // for that matter).  Check to see that they are the same size.  If so,
5153         // we know that the element size of the sext'd result matches the
5154         // element size of the compare operands.
5155       if (VT.getSizeInBits() == N0VT.getSizeInBits())
5156         return DAG.getSetCC(SDLoc(N), VT, N0.getOperand(0),
5157                              N0.getOperand(1),
5158                              cast<CondCodeSDNode>(N0.getOperand(2))->get());
5159       // If the desired elements are smaller or larger than the source
5160       // elements we can use a matching integer vector type and then
5161       // truncate/sign extend
5162       else {
5163         EVT MatchingElementType =
5164           EVT::getIntegerVT(*DAG.getContext(),
5165                             N0VT.getScalarType().getSizeInBits());
5166         EVT MatchingVectorType =
5167           EVT::getVectorVT(*DAG.getContext(), MatchingElementType,
5168                            N0VT.getVectorNumElements());
5169         SDValue VsetCC =
5170           DAG.getSetCC(SDLoc(N), MatchingVectorType, N0.getOperand(0),
5171                         N0.getOperand(1),
5172                         cast<CondCodeSDNode>(N0.getOperand(2))->get());
5173         return DAG.getSExtOrTrunc(VsetCC, SDLoc(N), VT);
5174       }
5175     }
5176
5177     // aext(setcc x,y,cc) -> select_cc x, y, 1, 0, cc
5178     SDValue SCC =
5179       SimplifySelectCC(SDLoc(N), N0.getOperand(0), N0.getOperand(1),
5180                        DAG.getConstant(1, VT), DAG.getConstant(0, VT),
5181                        cast<CondCodeSDNode>(N0.getOperand(2))->get(), true);
5182     if (SCC.getNode())
5183       return SCC;
5184   }
5185
5186   return SDValue();
5187 }
5188
5189 /// GetDemandedBits - See if the specified operand can be simplified with the
5190 /// knowledge that only the bits specified by Mask are used.  If so, return the
5191 /// simpler operand, otherwise return a null SDValue.
5192 SDValue DAGCombiner::GetDemandedBits(SDValue V, const APInt &Mask) {
5193   switch (V.getOpcode()) {
5194   default: break;
5195   case ISD::Constant: {
5196     const ConstantSDNode *CV = cast<ConstantSDNode>(V.getNode());
5197     assert(CV != 0 && "Const value should be ConstSDNode.");
5198     const APInt &CVal = CV->getAPIntValue();
5199     APInt NewVal = CVal & Mask;
5200     if (NewVal != CVal)
5201       return DAG.getConstant(NewVal, V.getValueType());
5202     break;
5203   }
5204   case ISD::OR:
5205   case ISD::XOR:
5206     // If the LHS or RHS don't contribute bits to the or, drop them.
5207     if (DAG.MaskedValueIsZero(V.getOperand(0), Mask))
5208       return V.getOperand(1);
5209     if (DAG.MaskedValueIsZero(V.getOperand(1), Mask))
5210       return V.getOperand(0);
5211     break;
5212   case ISD::SRL:
5213     // Only look at single-use SRLs.
5214     if (!V.getNode()->hasOneUse())
5215       break;
5216     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(V.getOperand(1))) {
5217       // See if we can recursively simplify the LHS.
5218       unsigned Amt = RHSC->getZExtValue();
5219
5220       // Watch out for shift count overflow though.
5221       if (Amt >= Mask.getBitWidth()) break;
5222       APInt NewMask = Mask << Amt;
5223       SDValue SimplifyLHS = GetDemandedBits(V.getOperand(0), NewMask);
5224       if (SimplifyLHS.getNode())
5225         return DAG.getNode(ISD::SRL, SDLoc(V), V.getValueType(),
5226                            SimplifyLHS, V.getOperand(1));
5227     }
5228   }
5229   return SDValue();
5230 }
5231
5232 /// ReduceLoadWidth - If the result of a wider load is shifted to right of N
5233 /// bits and then truncated to a narrower type and where N is a multiple
5234 /// of number of bits of the narrower type, transform it to a narrower load
5235 /// from address + N / num of bits of new type. If the result is to be
5236 /// extended, also fold the extension to form a extending load.
5237 SDValue DAGCombiner::ReduceLoadWidth(SDNode *N) {
5238   unsigned Opc = N->getOpcode();
5239
5240   ISD::LoadExtType ExtType = ISD::NON_EXTLOAD;
5241   SDValue N0 = N->getOperand(0);
5242   EVT VT = N->getValueType(0);
5243   EVT ExtVT = VT;
5244
5245   // This transformation isn't valid for vector loads.
5246   if (VT.isVector())
5247     return SDValue();
5248
5249   // Special case: SIGN_EXTEND_INREG is basically truncating to ExtVT then
5250   // extended to VT.
5251   if (Opc == ISD::SIGN_EXTEND_INREG) {
5252     ExtType = ISD::SEXTLOAD;
5253     ExtVT = cast<VTSDNode>(N->getOperand(1))->getVT();
5254   } else if (Opc == ISD::SRL) {
5255     // Another special-case: SRL is basically zero-extending a narrower value.
5256     ExtType = ISD::ZEXTLOAD;
5257     N0 = SDValue(N, 0);
5258     ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1));
5259     if (!N01) return SDValue();
5260     ExtVT = EVT::getIntegerVT(*DAG.getContext(),
5261                               VT.getSizeInBits() - N01->getZExtValue());
5262   }
5263   if (LegalOperations && !TLI.isLoadExtLegal(ExtType, ExtVT))
5264     return SDValue();
5265
5266   unsigned EVTBits = ExtVT.getSizeInBits();
5267
5268   // Do not generate loads of non-round integer types since these can
5269   // be expensive (and would be wrong if the type is not byte sized).
5270   if (!ExtVT.isRound())
5271     return SDValue();
5272
5273   unsigned ShAmt = 0;
5274   if (N0.getOpcode() == ISD::SRL && N0.hasOneUse()) {
5275     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5276       ShAmt = N01->getZExtValue();
5277       // Is the shift amount a multiple of size of VT?
5278       if ((ShAmt & (EVTBits-1)) == 0) {
5279         N0 = N0.getOperand(0);
5280         // Is the load width a multiple of size of VT?
5281         if ((N0.getValueType().getSizeInBits() & (EVTBits-1)) != 0)
5282           return SDValue();
5283       }
5284
5285       // At this point, we must have a load or else we can't do the transform.
5286       if (!isa<LoadSDNode>(N0)) return SDValue();
5287
5288       // Because a SRL must be assumed to *need* to zero-extend the high bits
5289       // (as opposed to anyext the high bits), we can't combine the zextload
5290       // lowering of SRL and an sextload.
5291       if (cast<LoadSDNode>(N0)->getExtensionType() == ISD::SEXTLOAD)
5292         return SDValue();
5293
5294       // If the shift amount is larger than the input type then we're not
5295       // accessing any of the loaded bytes.  If the load was a zextload/extload
5296       // then the result of the shift+trunc is zero/undef (handled elsewhere).
5297       if (ShAmt >= cast<LoadSDNode>(N0)->getMemoryVT().getSizeInBits())
5298         return SDValue();
5299     }
5300   }
5301
5302   // If the load is shifted left (and the result isn't shifted back right),
5303   // we can fold the truncate through the shift.
5304   unsigned ShLeftAmt = 0;
5305   if (ShAmt == 0 && N0.getOpcode() == ISD::SHL && N0.hasOneUse() &&
5306       ExtVT == VT && TLI.isNarrowingProfitable(N0.getValueType(), VT)) {
5307     if (ConstantSDNode *N01 = dyn_cast<ConstantSDNode>(N0.getOperand(1))) {
5308       ShLeftAmt = N01->getZExtValue();
5309       N0 = N0.getOperand(0);
5310     }
5311   }
5312
5313   // If we haven't found a load, we can't narrow it.  Don't transform one with
5314   // multiple uses, this would require adding a new load.
5315   if (!isa<LoadSDNode>(N0) || !N0.hasOneUse())
5316     return SDValue();
5317
5318   // Don't change the width of a volatile load.
5319   LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5320   if (LN0->isVolatile())
5321     return SDValue();
5322
5323   // Verify that we are actually reducing a load width here.
5324   if (LN0->getMemoryVT().getSizeInBits() < EVTBits)
5325     return SDValue();
5326
5327   // For the transform to be legal, the load must produce only two values
5328   // (the value loaded and the chain).  Don't transform a pre-increment
5329   // load, for example, which produces an extra value.  Otherwise the
5330   // transformation is not equivalent, and the downstream logic to replace
5331   // uses gets things wrong.
5332   if (LN0->getNumValues() > 2)
5333     return SDValue();
5334
5335   // If the load that we're shrinking is an extload and we're not just
5336   // discarding the extension we can't simply shrink the load. Bail.
5337   // TODO: It would be possible to merge the extensions in some cases.
5338   if (LN0->getExtensionType() != ISD::NON_EXTLOAD &&
5339       LN0->getMemoryVT().getSizeInBits() < ExtVT.getSizeInBits() + ShAmt)
5340     return SDValue();
5341
5342   EVT PtrType = N0.getOperand(1).getValueType();
5343
5344   if (PtrType == MVT::Untyped || PtrType.isExtended())
5345     // It's not possible to generate a constant of extended or untyped type.
5346     return SDValue();
5347
5348   // For big endian targets, we need to adjust the offset to the pointer to
5349   // load the correct bytes.
5350   if (TLI.isBigEndian()) {
5351     unsigned LVTStoreBits = LN0->getMemoryVT().getStoreSizeInBits();
5352     unsigned EVTStoreBits = ExtVT.getStoreSizeInBits();
5353     ShAmt = LVTStoreBits - EVTStoreBits - ShAmt;
5354   }
5355
5356   uint64_t PtrOff = ShAmt / 8;
5357   unsigned NewAlign = MinAlign(LN0->getAlignment(), PtrOff);
5358   SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LN0),
5359                                PtrType, LN0->getBasePtr(),
5360                                DAG.getConstant(PtrOff, PtrType));
5361   AddToWorkList(NewPtr.getNode());
5362
5363   SDValue Load;
5364   if (ExtType == ISD::NON_EXTLOAD)
5365     Load =  DAG.getLoad(VT, SDLoc(N0), LN0->getChain(), NewPtr,
5366                         LN0->getPointerInfo().getWithOffset(PtrOff),
5367                         LN0->isVolatile(), LN0->isNonTemporal(),
5368                         LN0->isInvariant(), NewAlign, LN0->getTBAAInfo());
5369   else
5370     Load = DAG.getExtLoad(ExtType, SDLoc(N0), VT, LN0->getChain(),NewPtr,
5371                           LN0->getPointerInfo().getWithOffset(PtrOff),
5372                           ExtVT, LN0->isVolatile(), LN0->isNonTemporal(),
5373                           NewAlign, LN0->getTBAAInfo());
5374
5375   // Replace the old load's chain with the new load's chain.
5376   WorkListRemover DeadNodes(*this);
5377   DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), Load.getValue(1));
5378
5379   // Shift the result left, if we've swallowed a left shift.
5380   SDValue Result = Load;
5381   if (ShLeftAmt != 0) {
5382     EVT ShImmTy = getShiftAmountTy(Result.getValueType());
5383     if (!isUIntN(ShImmTy.getSizeInBits(), ShLeftAmt))
5384       ShImmTy = VT;
5385     // If the shift amount is as large as the result size (but, presumably,
5386     // no larger than the source) then the useful bits of the result are
5387     // zero; we can't simply return the shortened shift, because the result
5388     // of that operation is undefined.
5389     if (ShLeftAmt >= VT.getSizeInBits())
5390       Result = DAG.getConstant(0, VT);
5391     else
5392       Result = DAG.getNode(ISD::SHL, SDLoc(N0), VT,
5393                           Result, DAG.getConstant(ShLeftAmt, ShImmTy));
5394   }
5395
5396   // Return the new loaded value.
5397   return Result;
5398 }
5399
5400 SDValue DAGCombiner::visitSIGN_EXTEND_INREG(SDNode *N) {
5401   SDValue N0 = N->getOperand(0);
5402   SDValue N1 = N->getOperand(1);
5403   EVT VT = N->getValueType(0);
5404   EVT EVT = cast<VTSDNode>(N1)->getVT();
5405   unsigned VTBits = VT.getScalarType().getSizeInBits();
5406   unsigned EVTBits = EVT.getScalarType().getSizeInBits();
5407
5408   // fold (sext_in_reg c1) -> c1
5409   if (isa<ConstantSDNode>(N0) || N0.getOpcode() == ISD::UNDEF)
5410     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT, N0, N1);
5411
5412   // If the input is already sign extended, just drop the extension.
5413   if (DAG.ComputeNumSignBits(N0) >= VTBits-EVTBits+1)
5414     return N0;
5415
5416   // fold (sext_in_reg (sext_in_reg x, VT2), VT1) -> (sext_in_reg x, minVT) pt2
5417   if (N0.getOpcode() == ISD::SIGN_EXTEND_INREG &&
5418       EVT.bitsLT(cast<VTSDNode>(N0.getOperand(1))->getVT()))
5419     return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
5420                        N0.getOperand(0), N1);
5421
5422   // fold (sext_in_reg (sext x)) -> (sext x)
5423   // fold (sext_in_reg (aext x)) -> (sext x)
5424   // if x is small enough.
5425   if (N0.getOpcode() == ISD::SIGN_EXTEND || N0.getOpcode() == ISD::ANY_EXTEND) {
5426     SDValue N00 = N0.getOperand(0);
5427     if (N00.getValueType().getScalarType().getSizeInBits() <= EVTBits &&
5428         (!LegalOperations || TLI.isOperationLegal(ISD::SIGN_EXTEND, VT)))
5429       return DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, N00, N1);
5430   }
5431
5432   // fold (sext_in_reg x) -> (zext_in_reg x) if the sign bit is known zero.
5433   if (DAG.MaskedValueIsZero(N0, APInt::getBitsSet(VTBits, EVTBits-1, EVTBits)))
5434     return DAG.getZeroExtendInReg(N0, SDLoc(N), EVT);
5435
5436   // fold operands of sext_in_reg based on knowledge that the top bits are not
5437   // demanded.
5438   if (SimplifyDemandedBits(SDValue(N, 0)))
5439     return SDValue(N, 0);
5440
5441   // fold (sext_in_reg (load x)) -> (smaller sextload x)
5442   // fold (sext_in_reg (srl (load x), c)) -> (smaller sextload (x+c/evtbits))
5443   SDValue NarrowLoad = ReduceLoadWidth(N);
5444   if (NarrowLoad.getNode())
5445     return NarrowLoad;
5446
5447   // fold (sext_in_reg (srl X, 24), i8) -> (sra X, 24)
5448   // fold (sext_in_reg (srl X, 23), i8) -> (sra X, 23) iff possible.
5449   // We already fold "(sext_in_reg (srl X, 25), i8) -> srl X, 25" above.
5450   if (N0.getOpcode() == ISD::SRL) {
5451     if (ConstantSDNode *ShAmt = dyn_cast<ConstantSDNode>(N0.getOperand(1)))
5452       if (ShAmt->getZExtValue()+EVTBits <= VTBits) {
5453         // We can turn this into an SRA iff the input to the SRL is already sign
5454         // extended enough.
5455         unsigned InSignBits = DAG.ComputeNumSignBits(N0.getOperand(0));
5456         if (VTBits-(ShAmt->getZExtValue()+EVTBits) < InSignBits)
5457           return DAG.getNode(ISD::SRA, SDLoc(N), VT,
5458                              N0.getOperand(0), N0.getOperand(1));
5459       }
5460   }
5461
5462   // fold (sext_inreg (extload x)) -> (sextload x)
5463   if (ISD::isEXTLoad(N0.getNode()) &&
5464       ISD::isUNINDEXEDLoad(N0.getNode()) &&
5465       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5466       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5467        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5468     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5469     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5470                                      LN0->getChain(),
5471                                      LN0->getBasePtr(), EVT,
5472                                      LN0->getMemOperand());
5473     CombineTo(N, ExtLoad);
5474     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5475     AddToWorkList(ExtLoad.getNode());
5476     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5477   }
5478   // fold (sext_inreg (zextload x)) -> (sextload x) iff load has one use
5479   if (ISD::isZEXTLoad(N0.getNode()) && ISD::isUNINDEXEDLoad(N0.getNode()) &&
5480       N0.hasOneUse() &&
5481       EVT == cast<LoadSDNode>(N0)->getMemoryVT() &&
5482       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
5483        TLI.isLoadExtLegal(ISD::SEXTLOAD, EVT))) {
5484     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5485     SDValue ExtLoad = DAG.getExtLoad(ISD::SEXTLOAD, SDLoc(N), VT,
5486                                      LN0->getChain(),
5487                                      LN0->getBasePtr(), EVT,
5488                                      LN0->getMemOperand());
5489     CombineTo(N, ExtLoad);
5490     CombineTo(N0.getNode(), ExtLoad, ExtLoad.getValue(1));
5491     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
5492   }
5493
5494   // Form (sext_inreg (bswap >> 16)) or (sext_inreg (rotl (bswap) 16))
5495   if (EVTBits <= 16 && N0.getOpcode() == ISD::OR) {
5496     SDValue BSwap = MatchBSwapHWordLow(N0.getNode(), N0.getOperand(0),
5497                                        N0.getOperand(1), false);
5498     if (BSwap.getNode() != 0)
5499       return DAG.getNode(ISD::SIGN_EXTEND_INREG, SDLoc(N), VT,
5500                          BSwap, N1);
5501   }
5502
5503   return SDValue();
5504 }
5505
5506 SDValue DAGCombiner::visitTRUNCATE(SDNode *N) {
5507   SDValue N0 = N->getOperand(0);
5508   EVT VT = N->getValueType(0);
5509   bool isLE = TLI.isLittleEndian();
5510
5511   // noop truncate
5512   if (N0.getValueType() == N->getValueType(0))
5513     return N0;
5514   // fold (truncate c1) -> c1
5515   if (isa<ConstantSDNode>(N0))
5516     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0);
5517   // fold (truncate (truncate x)) -> (truncate x)
5518   if (N0.getOpcode() == ISD::TRUNCATE)
5519     return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
5520   // fold (truncate (ext x)) -> (ext x) or (truncate x) or x
5521   if (N0.getOpcode() == ISD::ZERO_EXTEND ||
5522       N0.getOpcode() == ISD::SIGN_EXTEND ||
5523       N0.getOpcode() == ISD::ANY_EXTEND) {
5524     if (N0.getOperand(0).getValueType().bitsLT(VT))
5525       // if the source is smaller than the dest, we still need an extend
5526       return DAG.getNode(N0.getOpcode(), SDLoc(N), VT,
5527                          N0.getOperand(0));
5528     if (N0.getOperand(0).getValueType().bitsGT(VT))
5529       // if the source is larger than the dest, than we just need the truncate
5530       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, N0.getOperand(0));
5531     // if the source and dest are the same type, we can drop both the extend
5532     // and the truncate.
5533     return N0.getOperand(0);
5534   }
5535
5536   // Fold extract-and-trunc into a narrow extract. For example:
5537   //   i64 x = EXTRACT_VECTOR_ELT(v2i64 val, i32 1)
5538   //   i32 y = TRUNCATE(i64 x)
5539   //        -- becomes --
5540   //   v16i8 b = BITCAST (v2i64 val)
5541   //   i8 x = EXTRACT_VECTOR_ELT(v16i8 b, i32 8)
5542   //
5543   // Note: We only run this optimization after type legalization (which often
5544   // creates this pattern) and before operation legalization after which
5545   // we need to be more careful about the vector instructions that we generate.
5546   if (N0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5547       LegalTypes && !LegalOperations && N0->hasOneUse()) {
5548
5549     EVT VecTy = N0.getOperand(0).getValueType();
5550     EVT ExTy = N0.getValueType();
5551     EVT TrTy = N->getValueType(0);
5552
5553     unsigned NumElem = VecTy.getVectorNumElements();
5554     unsigned SizeRatio = ExTy.getSizeInBits()/TrTy.getSizeInBits();
5555
5556     EVT NVT = EVT::getVectorVT(*DAG.getContext(), TrTy, SizeRatio * NumElem);
5557     assert(NVT.getSizeInBits() == VecTy.getSizeInBits() && "Invalid Size");
5558
5559     SDValue EltNo = N0->getOperand(1);
5560     if (isa<ConstantSDNode>(EltNo) && isTypeLegal(NVT)) {
5561       int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
5562       EVT IndexTy = TLI.getVectorIdxTy();
5563       int Index = isLE ? (Elt*SizeRatio) : (Elt*SizeRatio + (SizeRatio-1));
5564
5565       SDValue V = DAG.getNode(ISD::BITCAST, SDLoc(N),
5566                               NVT, N0.getOperand(0));
5567
5568       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT,
5569                          SDLoc(N), TrTy, V,
5570                          DAG.getConstant(Index, IndexTy));
5571     }
5572   }
5573
5574   // Fold a series of buildvector, bitcast, and truncate if possible.
5575   // For example fold
5576   //   (2xi32 trunc (bitcast ((4xi32)buildvector x, x, y, y) 2xi64)) to
5577   //   (2xi32 (buildvector x, y)).
5578   if (Level == AfterLegalizeVectorOps && VT.isVector() &&
5579       N0.getOpcode() == ISD::BITCAST && N0.hasOneUse() &&
5580       N0.getOperand(0).getOpcode() == ISD::BUILD_VECTOR &&
5581       N0.getOperand(0).hasOneUse()) {
5582
5583     SDValue BuildVect = N0.getOperand(0);
5584     EVT BuildVectEltTy = BuildVect.getValueType().getVectorElementType();
5585     EVT TruncVecEltTy = VT.getVectorElementType();
5586
5587     // Check that the element types match.
5588     if (BuildVectEltTy == TruncVecEltTy) {
5589       // Now we only need to compute the offset of the truncated elements.
5590       unsigned BuildVecNumElts =  BuildVect.getNumOperands();
5591       unsigned TruncVecNumElts = VT.getVectorNumElements();
5592       unsigned TruncEltOffset = BuildVecNumElts / TruncVecNumElts;
5593
5594       assert((BuildVecNumElts % TruncVecNumElts) == 0 &&
5595              "Invalid number of elements");
5596
5597       SmallVector<SDValue, 8> Opnds;
5598       for (unsigned i = 0, e = BuildVecNumElts; i != e; i += TruncEltOffset)
5599         Opnds.push_back(BuildVect.getOperand(i));
5600
5601       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N), VT, &Opnds[0],
5602                          Opnds.size());
5603     }
5604   }
5605
5606   // See if we can simplify the input to this truncate through knowledge that
5607   // only the low bits are being used.
5608   // For example "trunc (or (shl x, 8), y)" // -> trunc y
5609   // Currently we only perform this optimization on scalars because vectors
5610   // may have different active low bits.
5611   if (!VT.isVector()) {
5612     SDValue Shorter =
5613       GetDemandedBits(N0, APInt::getLowBitsSet(N0.getValueSizeInBits(),
5614                                                VT.getSizeInBits()));
5615     if (Shorter.getNode())
5616       return DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, Shorter);
5617   }
5618   // fold (truncate (load x)) -> (smaller load x)
5619   // fold (truncate (srl (load x), c)) -> (smaller load (x+c/evtbits))
5620   if (!LegalTypes || TLI.isTypeDesirableForOp(N0.getOpcode(), VT)) {
5621     SDValue Reduced = ReduceLoadWidth(N);
5622     if (Reduced.getNode())
5623       return Reduced;
5624   }
5625   // fold (trunc (concat ... x ...)) -> (concat ..., (trunc x), ...)),
5626   // where ... are all 'undef'.
5627   if (N0.getOpcode() == ISD::CONCAT_VECTORS && !LegalTypes) {
5628     SmallVector<EVT, 8> VTs;
5629     SDValue V;
5630     unsigned Idx = 0;
5631     unsigned NumDefs = 0;
5632
5633     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
5634       SDValue X = N0.getOperand(i);
5635       if (X.getOpcode() != ISD::UNDEF) {
5636         V = X;
5637         Idx = i;
5638         NumDefs++;
5639       }
5640       // Stop if more than one members are non-undef.
5641       if (NumDefs > 1)
5642         break;
5643       VTs.push_back(EVT::getVectorVT(*DAG.getContext(),
5644                                      VT.getVectorElementType(),
5645                                      X.getValueType().getVectorNumElements()));
5646     }
5647
5648     if (NumDefs == 0)
5649       return DAG.getUNDEF(VT);
5650
5651     if (NumDefs == 1) {
5652       assert(V.getNode() && "The single defined operand is empty!");
5653       SmallVector<SDValue, 8> Opnds;
5654       for (unsigned i = 0, e = VTs.size(); i != e; ++i) {
5655         if (i != Idx) {
5656           Opnds.push_back(DAG.getUNDEF(VTs[i]));
5657           continue;
5658         }
5659         SDValue NV = DAG.getNode(ISD::TRUNCATE, SDLoc(V), VTs[i], V);
5660         AddToWorkList(NV.getNode());
5661         Opnds.push_back(NV);
5662       }
5663       return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT,
5664                          &Opnds[0], Opnds.size());
5665     }
5666   }
5667
5668   // Simplify the operands using demanded-bits information.
5669   if (!VT.isVector() &&
5670       SimplifyDemandedBits(SDValue(N, 0)))
5671     return SDValue(N, 0);
5672
5673   return SDValue();
5674 }
5675
5676 static SDNode *getBuildPairElt(SDNode *N, unsigned i) {
5677   SDValue Elt = N->getOperand(i);
5678   if (Elt.getOpcode() != ISD::MERGE_VALUES)
5679     return Elt.getNode();
5680   return Elt.getOperand(Elt.getResNo()).getNode();
5681 }
5682
5683 /// CombineConsecutiveLoads - build_pair (load, load) -> load
5684 /// if load locations are consecutive.
5685 SDValue DAGCombiner::CombineConsecutiveLoads(SDNode *N, EVT VT) {
5686   assert(N->getOpcode() == ISD::BUILD_PAIR);
5687
5688   LoadSDNode *LD1 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 0));
5689   LoadSDNode *LD2 = dyn_cast<LoadSDNode>(getBuildPairElt(N, 1));
5690   if (!LD1 || !LD2 || !ISD::isNON_EXTLoad(LD1) || !LD1->hasOneUse() ||
5691       LD1->getPointerInfo().getAddrSpace() !=
5692          LD2->getPointerInfo().getAddrSpace())
5693     return SDValue();
5694   EVT LD1VT = LD1->getValueType(0);
5695
5696   if (ISD::isNON_EXTLoad(LD2) &&
5697       LD2->hasOneUse() &&
5698       // If both are volatile this would reduce the number of volatile loads.
5699       // If one is volatile it might be ok, but play conservative and bail out.
5700       !LD1->isVolatile() &&
5701       !LD2->isVolatile() &&
5702       DAG.isConsecutiveLoad(LD2, LD1, LD1VT.getSizeInBits()/8, 1)) {
5703     unsigned Align = LD1->getAlignment();
5704     unsigned NewAlign = TLI.getDataLayout()->
5705       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5706
5707     if (NewAlign <= Align &&
5708         (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT)))
5709       return DAG.getLoad(VT, SDLoc(N), LD1->getChain(),
5710                          LD1->getBasePtr(), LD1->getPointerInfo(),
5711                          false, false, false, Align);
5712   }
5713
5714   return SDValue();
5715 }
5716
5717 SDValue DAGCombiner::visitBITCAST(SDNode *N) {
5718   SDValue N0 = N->getOperand(0);
5719   EVT VT = N->getValueType(0);
5720
5721   // If the input is a BUILD_VECTOR with all constant elements, fold this now.
5722   // Only do this before legalize, since afterward the target may be depending
5723   // on the bitconvert.
5724   // First check to see if this is all constant.
5725   if (!LegalTypes &&
5726       N0.getOpcode() == ISD::BUILD_VECTOR && N0.getNode()->hasOneUse() &&
5727       VT.isVector()) {
5728     bool isSimple = true;
5729     for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i)
5730       if (N0.getOperand(i).getOpcode() != ISD::UNDEF &&
5731           N0.getOperand(i).getOpcode() != ISD::Constant &&
5732           N0.getOperand(i).getOpcode() != ISD::ConstantFP) {
5733         isSimple = false;
5734         break;
5735       }
5736
5737     EVT DestEltVT = N->getValueType(0).getVectorElementType();
5738     assert(!DestEltVT.isVector() &&
5739            "Element type of vector ValueType must not be vector!");
5740     if (isSimple)
5741       return ConstantFoldBITCASTofBUILD_VECTOR(N0.getNode(), DestEltVT);
5742   }
5743
5744   // If the input is a constant, let getNode fold it.
5745   if (isa<ConstantSDNode>(N0) || isa<ConstantFPSDNode>(N0)) {
5746     SDValue Res = DAG.getNode(ISD::BITCAST, SDLoc(N), VT, N0);
5747     if (Res.getNode() != N) {
5748       if (!LegalOperations ||
5749           TLI.isOperationLegal(Res.getNode()->getOpcode(), VT))
5750         return Res;
5751
5752       // Folding it resulted in an illegal node, and it's too late to
5753       // do that. Clean up the old node and forego the transformation.
5754       // Ideally this won't happen very often, because instcombine
5755       // and the earlier dagcombine runs (where illegal nodes are
5756       // permitted) should have folded most of them already.
5757       DAG.DeleteNode(Res.getNode());
5758     }
5759   }
5760
5761   // (conv (conv x, t1), t2) -> (conv x, t2)
5762   if (N0.getOpcode() == ISD::BITCAST)
5763     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT,
5764                        N0.getOperand(0));
5765
5766   // fold (conv (load x)) -> (load (conv*)x)
5767   // If the resultant load doesn't need a higher alignment than the original!
5768   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
5769       // Do not change the width of a volatile load.
5770       !cast<LoadSDNode>(N0)->isVolatile() &&
5771       (!LegalOperations || TLI.isOperationLegal(ISD::LOAD, VT))) {
5772     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
5773     unsigned Align = TLI.getDataLayout()->
5774       getABITypeAlignment(VT.getTypeForEVT(*DAG.getContext()));
5775     unsigned OrigAlign = LN0->getAlignment();
5776
5777     if (Align <= OrigAlign) {
5778       SDValue Load = DAG.getLoad(VT, SDLoc(N), LN0->getChain(),
5779                                  LN0->getBasePtr(), LN0->getPointerInfo(),
5780                                  LN0->isVolatile(), LN0->isNonTemporal(),
5781                                  LN0->isInvariant(), OrigAlign,
5782                                  LN0->getTBAAInfo());
5783       AddToWorkList(N);
5784       CombineTo(N0.getNode(),
5785                 DAG.getNode(ISD::BITCAST, SDLoc(N0),
5786                             N0.getValueType(), Load),
5787                 Load.getValue(1));
5788       return Load;
5789     }
5790   }
5791
5792   // fold (bitconvert (fneg x)) -> (xor (bitconvert x), signbit)
5793   // fold (bitconvert (fabs x)) -> (and (bitconvert x), (not signbit))
5794   // This often reduces constant pool loads.
5795   if (((N0.getOpcode() == ISD::FNEG && !TLI.isFNegFree(N0.getValueType())) ||
5796        (N0.getOpcode() == ISD::FABS && !TLI.isFAbsFree(N0.getValueType()))) &&
5797       N0.getNode()->hasOneUse() && VT.isInteger() &&
5798       !VT.isVector() && !N0.getValueType().isVector()) {
5799     SDValue NewConv = DAG.getNode(ISD::BITCAST, SDLoc(N0), VT,
5800                                   N0.getOperand(0));
5801     AddToWorkList(NewConv.getNode());
5802
5803     APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5804     if (N0.getOpcode() == ISD::FNEG)
5805       return DAG.getNode(ISD::XOR, SDLoc(N), VT,
5806                          NewConv, DAG.getConstant(SignBit, VT));
5807     assert(N0.getOpcode() == ISD::FABS);
5808     return DAG.getNode(ISD::AND, SDLoc(N), VT,
5809                        NewConv, DAG.getConstant(~SignBit, VT));
5810   }
5811
5812   // fold (bitconvert (fcopysign cst, x)) ->
5813   //         (or (and (bitconvert x), sign), (and cst, (not sign)))
5814   // Note that we don't handle (copysign x, cst) because this can always be
5815   // folded to an fneg or fabs.
5816   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse() &&
5817       isa<ConstantFPSDNode>(N0.getOperand(0)) &&
5818       VT.isInteger() && !VT.isVector()) {
5819     unsigned OrigXWidth = N0.getOperand(1).getValueType().getSizeInBits();
5820     EVT IntXVT = EVT::getIntegerVT(*DAG.getContext(), OrigXWidth);
5821     if (isTypeLegal(IntXVT)) {
5822       SDValue X = DAG.getNode(ISD::BITCAST, SDLoc(N0),
5823                               IntXVT, N0.getOperand(1));
5824       AddToWorkList(X.getNode());
5825
5826       // If X has a different width than the result/lhs, sext it or truncate it.
5827       unsigned VTWidth = VT.getSizeInBits();
5828       if (OrigXWidth < VTWidth) {
5829         X = DAG.getNode(ISD::SIGN_EXTEND, SDLoc(N), VT, X);
5830         AddToWorkList(X.getNode());
5831       } else if (OrigXWidth > VTWidth) {
5832         // To get the sign bit in the right place, we have to shift it right
5833         // before truncating.
5834         X = DAG.getNode(ISD::SRL, SDLoc(X),
5835                         X.getValueType(), X,
5836                         DAG.getConstant(OrigXWidth-VTWidth, X.getValueType()));
5837         AddToWorkList(X.getNode());
5838         X = DAG.getNode(ISD::TRUNCATE, SDLoc(X), VT, X);
5839         AddToWorkList(X.getNode());
5840       }
5841
5842       APInt SignBit = APInt::getSignBit(VT.getSizeInBits());
5843       X = DAG.getNode(ISD::AND, SDLoc(X), VT,
5844                       X, DAG.getConstant(SignBit, VT));
5845       AddToWorkList(X.getNode());
5846
5847       SDValue Cst = DAG.getNode(ISD::BITCAST, SDLoc(N0),
5848                                 VT, N0.getOperand(0));
5849       Cst = DAG.getNode(ISD::AND, SDLoc(Cst), VT,
5850                         Cst, DAG.getConstant(~SignBit, VT));
5851       AddToWorkList(Cst.getNode());
5852
5853       return DAG.getNode(ISD::OR, SDLoc(N), VT, X, Cst);
5854     }
5855   }
5856
5857   // bitconvert(build_pair(ld, ld)) -> ld iff load locations are consecutive.
5858   if (N0.getOpcode() == ISD::BUILD_PAIR) {
5859     SDValue CombineLD = CombineConsecutiveLoads(N0.getNode(), VT);
5860     if (CombineLD.getNode())
5861       return CombineLD;
5862   }
5863
5864   return SDValue();
5865 }
5866
5867 SDValue DAGCombiner::visitBUILD_PAIR(SDNode *N) {
5868   EVT VT = N->getValueType(0);
5869   return CombineConsecutiveLoads(N, VT);
5870 }
5871
5872 /// ConstantFoldBITCASTofBUILD_VECTOR - We know that BV is a build_vector
5873 /// node with Constant, ConstantFP or Undef operands.  DstEltVT indicates the
5874 /// destination element value type.
5875 SDValue DAGCombiner::
5876 ConstantFoldBITCASTofBUILD_VECTOR(SDNode *BV, EVT DstEltVT) {
5877   EVT SrcEltVT = BV->getValueType(0).getVectorElementType();
5878
5879   // If this is already the right type, we're done.
5880   if (SrcEltVT == DstEltVT) return SDValue(BV, 0);
5881
5882   unsigned SrcBitSize = SrcEltVT.getSizeInBits();
5883   unsigned DstBitSize = DstEltVT.getSizeInBits();
5884
5885   // If this is a conversion of N elements of one type to N elements of another
5886   // type, convert each element.  This handles FP<->INT cases.
5887   if (SrcBitSize == DstBitSize) {
5888     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5889                               BV->getValueType(0).getVectorNumElements());
5890
5891     // Due to the FP element handling below calling this routine recursively,
5892     // we can end up with a scalar-to-vector node here.
5893     if (BV->getOpcode() == ISD::SCALAR_TO_VECTOR)
5894       return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
5895                          DAG.getNode(ISD::BITCAST, SDLoc(BV),
5896                                      DstEltVT, BV->getOperand(0)));
5897
5898     SmallVector<SDValue, 8> Ops;
5899     for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5900       SDValue Op = BV->getOperand(i);
5901       // If the vector element type is not legal, the BUILD_VECTOR operands
5902       // are promoted and implicitly truncated.  Make that explicit here.
5903       if (Op.getValueType() != SrcEltVT)
5904         Op = DAG.getNode(ISD::TRUNCATE, SDLoc(BV), SrcEltVT, Op);
5905       Ops.push_back(DAG.getNode(ISD::BITCAST, SDLoc(BV),
5906                                 DstEltVT, Op));
5907       AddToWorkList(Ops.back().getNode());
5908     }
5909     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT,
5910                        &Ops[0], Ops.size());
5911   }
5912
5913   // Otherwise, we're growing or shrinking the elements.  To avoid having to
5914   // handle annoying details of growing/shrinking FP values, we convert them to
5915   // int first.
5916   if (SrcEltVT.isFloatingPoint()) {
5917     // Convert the input float vector to a int vector where the elements are the
5918     // same sizes.
5919     assert((SrcEltVT == MVT::f32 || SrcEltVT == MVT::f64) && "Unknown FP VT!");
5920     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), SrcEltVT.getSizeInBits());
5921     BV = ConstantFoldBITCASTofBUILD_VECTOR(BV, IntVT).getNode();
5922     SrcEltVT = IntVT;
5923   }
5924
5925   // Now we know the input is an integer vector.  If the output is a FP type,
5926   // convert to integer first, then to FP of the right size.
5927   if (DstEltVT.isFloatingPoint()) {
5928     assert((DstEltVT == MVT::f32 || DstEltVT == MVT::f64) && "Unknown FP VT!");
5929     EVT TmpVT = EVT::getIntegerVT(*DAG.getContext(), DstEltVT.getSizeInBits());
5930     SDNode *Tmp = ConstantFoldBITCASTofBUILD_VECTOR(BV, TmpVT).getNode();
5931
5932     // Next, convert to FP elements of the same size.
5933     return ConstantFoldBITCASTofBUILD_VECTOR(Tmp, DstEltVT);
5934   }
5935
5936   // Okay, we know the src/dst types are both integers of differing types.
5937   // Handling growing first.
5938   assert(SrcEltVT.isInteger() && DstEltVT.isInteger());
5939   if (SrcBitSize < DstBitSize) {
5940     unsigned NumInputsPerOutput = DstBitSize/SrcBitSize;
5941
5942     SmallVector<SDValue, 8> Ops;
5943     for (unsigned i = 0, e = BV->getNumOperands(); i != e;
5944          i += NumInputsPerOutput) {
5945       bool isLE = TLI.isLittleEndian();
5946       APInt NewBits = APInt(DstBitSize, 0);
5947       bool EltIsUndef = true;
5948       for (unsigned j = 0; j != NumInputsPerOutput; ++j) {
5949         // Shift the previously computed bits over.
5950         NewBits <<= SrcBitSize;
5951         SDValue Op = BV->getOperand(i+ (isLE ? (NumInputsPerOutput-j-1) : j));
5952         if (Op.getOpcode() == ISD::UNDEF) continue;
5953         EltIsUndef = false;
5954
5955         NewBits |= cast<ConstantSDNode>(Op)->getAPIntValue().
5956                    zextOrTrunc(SrcBitSize).zext(DstBitSize);
5957       }
5958
5959       if (EltIsUndef)
5960         Ops.push_back(DAG.getUNDEF(DstEltVT));
5961       else
5962         Ops.push_back(DAG.getConstant(NewBits, DstEltVT));
5963     }
5964
5965     EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT, Ops.size());
5966     return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT,
5967                        &Ops[0], Ops.size());
5968   }
5969
5970   // Finally, this must be the case where we are shrinking elements: each input
5971   // turns into multiple outputs.
5972   bool isS2V = ISD::isScalarToVector(BV);
5973   unsigned NumOutputsPerInput = SrcBitSize/DstBitSize;
5974   EVT VT = EVT::getVectorVT(*DAG.getContext(), DstEltVT,
5975                             NumOutputsPerInput*BV->getNumOperands());
5976   SmallVector<SDValue, 8> Ops;
5977
5978   for (unsigned i = 0, e = BV->getNumOperands(); i != e; ++i) {
5979     if (BV->getOperand(i).getOpcode() == ISD::UNDEF) {
5980       for (unsigned j = 0; j != NumOutputsPerInput; ++j)
5981         Ops.push_back(DAG.getUNDEF(DstEltVT));
5982       continue;
5983     }
5984
5985     APInt OpVal = cast<ConstantSDNode>(BV->getOperand(i))->
5986                   getAPIntValue().zextOrTrunc(SrcBitSize);
5987
5988     for (unsigned j = 0; j != NumOutputsPerInput; ++j) {
5989       APInt ThisVal = OpVal.trunc(DstBitSize);
5990       Ops.push_back(DAG.getConstant(ThisVal, DstEltVT));
5991       if (isS2V && i == 0 && j == 0 && ThisVal.zext(SrcBitSize) == OpVal)
5992         // Simply turn this into a SCALAR_TO_VECTOR of the new type.
5993         return DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(BV), VT,
5994                            Ops[0]);
5995       OpVal = OpVal.lshr(DstBitSize);
5996     }
5997
5998     // For big endian targets, swap the order of the pieces of each element.
5999     if (TLI.isBigEndian())
6000       std::reverse(Ops.end()-NumOutputsPerInput, Ops.end());
6001   }
6002
6003   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(BV), VT,
6004                      &Ops[0], Ops.size());
6005 }
6006
6007 SDValue DAGCombiner::visitFADD(SDNode *N) {
6008   SDValue N0 = N->getOperand(0);
6009   SDValue N1 = N->getOperand(1);
6010   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6011   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6012   EVT VT = N->getValueType(0);
6013
6014   // fold vector ops
6015   if (VT.isVector()) {
6016     SDValue FoldedVOp = SimplifyVBinOp(N);
6017     if (FoldedVOp.getNode()) return FoldedVOp;
6018   }
6019
6020   // fold (fadd c1, c2) -> c1 + c2
6021   if (N0CFP && N1CFP)
6022     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N1);
6023   // canonicalize constant to RHS
6024   if (N0CFP && !N1CFP)
6025     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N0);
6026   // fold (fadd A, 0) -> A
6027   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6028       N1CFP->getValueAPF().isZero())
6029     return N0;
6030   // fold (fadd A, (fneg B)) -> (fsub A, B)
6031   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
6032     isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
6033     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0,
6034                        GetNegatedExpression(N1, DAG, LegalOperations));
6035   // fold (fadd (fneg A), B) -> (fsub B, A)
6036   if ((!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FSUB, VT)) &&
6037     isNegatibleForFree(N0, LegalOperations, TLI, &DAG.getTarget().Options) == 2)
6038     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N1,
6039                        GetNegatedExpression(N0, DAG, LegalOperations));
6040
6041   // If allowed, fold (fadd (fadd x, c1), c2) -> (fadd x, (fadd c1, c2))
6042   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6043       N0.getOpcode() == ISD::FADD && N0.getNode()->hasOneUse() &&
6044       isa<ConstantFPSDNode>(N0.getOperand(1)))
6045     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0.getOperand(0),
6046                        DAG.getNode(ISD::FADD, SDLoc(N), VT,
6047                                    N0.getOperand(1), N1));
6048
6049   // No FP constant should be created after legalization as Instruction
6050   // Selection pass has hard time in dealing with FP constant.
6051   //
6052   // We don't need test this condition for transformation like following, as
6053   // the DAG being transformed implies it is legal to take FP constant as
6054   // operand.
6055   //
6056   //  (fadd (fmul c, x), x) -> (fmul c+1, x)
6057   //
6058   bool AllowNewFpConst = (Level < AfterLegalizeDAG);
6059
6060   // If allow, fold (fadd (fneg x), x) -> 0.0
6061   if (AllowNewFpConst && DAG.getTarget().Options.UnsafeFPMath &&
6062       N0.getOpcode() == ISD::FNEG && N0.getOperand(0) == N1)
6063     return DAG.getConstantFP(0.0, VT);
6064
6065     // If allow, fold (fadd x, (fneg x)) -> 0.0
6066   if (AllowNewFpConst && DAG.getTarget().Options.UnsafeFPMath &&
6067       N1.getOpcode() == ISD::FNEG && N1.getOperand(0) == N0)
6068     return DAG.getConstantFP(0.0, VT);
6069
6070   // In unsafe math mode, we can fold chains of FADD's of the same value
6071   // into multiplications.  This transform is not safe in general because
6072   // we are reducing the number of rounding steps.
6073   if (DAG.getTarget().Options.UnsafeFPMath &&
6074       TLI.isOperationLegalOrCustom(ISD::FMUL, VT) &&
6075       !N0CFP && !N1CFP) {
6076     if (N0.getOpcode() == ISD::FMUL) {
6077       ConstantFPSDNode *CFP00 = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
6078       ConstantFPSDNode *CFP01 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
6079
6080       // (fadd (fmul c, x), x) -> (fmul x, c+1)
6081       if (CFP00 && !CFP01 && N0.getOperand(1) == N1) {
6082         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6083                                      SDValue(CFP00, 0),
6084                                      DAG.getConstantFP(1.0, VT));
6085         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6086                            N1, NewCFP);
6087       }
6088
6089       // (fadd (fmul x, c), x) -> (fmul x, c+1)
6090       if (CFP01 && !CFP00 && N0.getOperand(0) == N1) {
6091         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6092                                      SDValue(CFP01, 0),
6093                                      DAG.getConstantFP(1.0, VT));
6094         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6095                            N1, NewCFP);
6096       }
6097
6098       // (fadd (fmul c, x), (fadd x, x)) -> (fmul x, c+2)
6099       if (CFP00 && !CFP01 && N1.getOpcode() == ISD::FADD &&
6100           N1.getOperand(0) == N1.getOperand(1) &&
6101           N0.getOperand(1) == N1.getOperand(0)) {
6102         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6103                                      SDValue(CFP00, 0),
6104                                      DAG.getConstantFP(2.0, VT));
6105         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6106                            N0.getOperand(1), NewCFP);
6107       }
6108
6109       // (fadd (fmul x, c), (fadd x, x)) -> (fmul x, c+2)
6110       if (CFP01 && !CFP00 && N1.getOpcode() == ISD::FADD &&
6111           N1.getOperand(0) == N1.getOperand(1) &&
6112           N0.getOperand(0) == N1.getOperand(0)) {
6113         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6114                                      SDValue(CFP01, 0),
6115                                      DAG.getConstantFP(2.0, VT));
6116         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6117                            N0.getOperand(0), NewCFP);
6118       }
6119     }
6120
6121     if (N1.getOpcode() == ISD::FMUL) {
6122       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6123       ConstantFPSDNode *CFP11 = dyn_cast<ConstantFPSDNode>(N1.getOperand(1));
6124
6125       // (fadd x, (fmul c, x)) -> (fmul x, c+1)
6126       if (CFP10 && !CFP11 && N1.getOperand(1) == N0) {
6127         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6128                                      SDValue(CFP10, 0),
6129                                      DAG.getConstantFP(1.0, VT));
6130         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6131                            N0, NewCFP);
6132       }
6133
6134       // (fadd x, (fmul x, c)) -> (fmul x, c+1)
6135       if (CFP11 && !CFP10 && N1.getOperand(0) == N0) {
6136         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6137                                      SDValue(CFP11, 0),
6138                                      DAG.getConstantFP(1.0, VT));
6139         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6140                            N0, NewCFP);
6141       }
6142
6143
6144       // (fadd (fadd x, x), (fmul c, x)) -> (fmul x, c+2)
6145       if (CFP10 && !CFP11 && N0.getOpcode() == ISD::FADD &&
6146           N0.getOperand(0) == N0.getOperand(1) &&
6147           N1.getOperand(1) == N0.getOperand(0)) {
6148         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6149                                      SDValue(CFP10, 0),
6150                                      DAG.getConstantFP(2.0, VT));
6151         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6152                            N1.getOperand(1), NewCFP);
6153       }
6154
6155       // (fadd (fadd x, x), (fmul x, c)) -> (fmul x, c+2)
6156       if (CFP11 && !CFP10 && N0.getOpcode() == ISD::FADD &&
6157           N0.getOperand(0) == N0.getOperand(1) &&
6158           N1.getOperand(0) == N0.getOperand(0)) {
6159         SDValue NewCFP = DAG.getNode(ISD::FADD, SDLoc(N), VT,
6160                                      SDValue(CFP11, 0),
6161                                      DAG.getConstantFP(2.0, VT));
6162         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6163                            N1.getOperand(0), NewCFP);
6164       }
6165     }
6166
6167     if (N0.getOpcode() == ISD::FADD && AllowNewFpConst) {
6168       ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N0.getOperand(0));
6169       // (fadd (fadd x, x), x) -> (fmul x, 3.0)
6170       if (!CFP && N0.getOperand(0) == N0.getOperand(1) &&
6171           (N0.getOperand(0) == N1))
6172         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6173                            N1, DAG.getConstantFP(3.0, VT));
6174     }
6175
6176     if (N1.getOpcode() == ISD::FADD && AllowNewFpConst) {
6177       ConstantFPSDNode *CFP10 = dyn_cast<ConstantFPSDNode>(N1.getOperand(0));
6178       // (fadd x, (fadd x, x)) -> (fmul x, 3.0)
6179       if (!CFP10 && N1.getOperand(0) == N1.getOperand(1) &&
6180           N1.getOperand(0) == N0)
6181         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6182                            N0, DAG.getConstantFP(3.0, VT));
6183     }
6184
6185     // (fadd (fadd x, x), (fadd x, x)) -> (fmul x, 4.0)
6186     if (AllowNewFpConst &&
6187         N0.getOpcode() == ISD::FADD && N1.getOpcode() == ISD::FADD &&
6188         N0.getOperand(0) == N0.getOperand(1) &&
6189         N1.getOperand(0) == N1.getOperand(1) &&
6190         N0.getOperand(0) == N1.getOperand(0))
6191       return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6192                          N0.getOperand(0),
6193                          DAG.getConstantFP(4.0, VT));
6194   }
6195
6196   // FADD -> FMA combines:
6197   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
6198        DAG.getTarget().Options.UnsafeFPMath) &&
6199       DAG.getTarget().getTargetLowering()->isFMAFasterThanFMulAndFAdd(VT) &&
6200       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6201
6202     // fold (fadd (fmul x, y), z) -> (fma x, y, z)
6203     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse())
6204       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6205                          N0.getOperand(0), N0.getOperand(1), N1);
6206
6207     // fold (fadd x, (fmul y, z)) -> (fma y, z, x)
6208     // Note: Commutes FADD operands.
6209     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse())
6210       return DAG.getNode(ISD::FMA, SDLoc(N), VT,
6211                          N1.getOperand(0), N1.getOperand(1), N0);
6212   }
6213
6214   return SDValue();
6215 }
6216
6217 SDValue DAGCombiner::visitFSUB(SDNode *N) {
6218   SDValue N0 = N->getOperand(0);
6219   SDValue N1 = N->getOperand(1);
6220   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6221   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6222   EVT VT = N->getValueType(0);
6223   SDLoc dl(N);
6224
6225   // fold vector ops
6226   if (VT.isVector()) {
6227     SDValue FoldedVOp = SimplifyVBinOp(N);
6228     if (FoldedVOp.getNode()) return FoldedVOp;
6229   }
6230
6231   // fold (fsub c1, c2) -> c1-c2
6232   if (N0CFP && N1CFP)
6233     return DAG.getNode(ISD::FSUB, SDLoc(N), VT, N0, N1);
6234   // fold (fsub A, 0) -> A
6235   if (DAG.getTarget().Options.UnsafeFPMath &&
6236       N1CFP && N1CFP->getValueAPF().isZero())
6237     return N0;
6238   // fold (fsub 0, B) -> -B
6239   if (DAG.getTarget().Options.UnsafeFPMath &&
6240       N0CFP && N0CFP->getValueAPF().isZero()) {
6241     if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
6242       return GetNegatedExpression(N1, DAG, LegalOperations);
6243     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6244       return DAG.getNode(ISD::FNEG, dl, VT, N1);
6245   }
6246   // fold (fsub A, (fneg B)) -> (fadd A, B)
6247   if (isNegatibleForFree(N1, LegalOperations, TLI, &DAG.getTarget().Options))
6248     return DAG.getNode(ISD::FADD, dl, VT, N0,
6249                        GetNegatedExpression(N1, DAG, LegalOperations));
6250
6251   // If 'unsafe math' is enabled, fold
6252   //    (fsub x, x) -> 0.0 &
6253   //    (fsub x, (fadd x, y)) -> (fneg y) &
6254   //    (fsub x, (fadd y, x)) -> (fneg y)
6255   if (DAG.getTarget().Options.UnsafeFPMath) {
6256     if (N0 == N1)
6257       return DAG.getConstantFP(0.0f, VT);
6258
6259     if (N1.getOpcode() == ISD::FADD) {
6260       SDValue N10 = N1->getOperand(0);
6261       SDValue N11 = N1->getOperand(1);
6262
6263       if (N10 == N0 && isNegatibleForFree(N11, LegalOperations, TLI,
6264                                           &DAG.getTarget().Options))
6265         return GetNegatedExpression(N11, DAG, LegalOperations);
6266
6267       if (N11 == N0 && isNegatibleForFree(N10, LegalOperations, TLI,
6268                                           &DAG.getTarget().Options))
6269         return GetNegatedExpression(N10, DAG, LegalOperations);
6270     }
6271   }
6272
6273   // FSUB -> FMA combines:
6274   if ((DAG.getTarget().Options.AllowFPOpFusion == FPOpFusion::Fast ||
6275        DAG.getTarget().Options.UnsafeFPMath) &&
6276       DAG.getTarget().getTargetLowering()->isFMAFasterThanFMulAndFAdd(VT) &&
6277       (!LegalOperations || TLI.isOperationLegalOrCustom(ISD::FMA, VT))) {
6278
6279     // fold (fsub (fmul x, y), z) -> (fma x, y, (fneg z))
6280     if (N0.getOpcode() == ISD::FMUL && N0->hasOneUse())
6281       return DAG.getNode(ISD::FMA, dl, VT,
6282                          N0.getOperand(0), N0.getOperand(1),
6283                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6284
6285     // fold (fsub x, (fmul y, z)) -> (fma (fneg y), z, x)
6286     // Note: Commutes FSUB operands.
6287     if (N1.getOpcode() == ISD::FMUL && N1->hasOneUse())
6288       return DAG.getNode(ISD::FMA, dl, VT,
6289                          DAG.getNode(ISD::FNEG, dl, VT,
6290                          N1.getOperand(0)),
6291                          N1.getOperand(1), N0);
6292
6293     // fold (fsub (fneg (fmul, x, y)), z) -> (fma (fneg x), y, (fneg z))
6294     if (N0.getOpcode() == ISD::FNEG &&
6295         N0.getOperand(0).getOpcode() == ISD::FMUL &&
6296         N0->hasOneUse() && N0.getOperand(0).hasOneUse()) {
6297       SDValue N00 = N0.getOperand(0).getOperand(0);
6298       SDValue N01 = N0.getOperand(0).getOperand(1);
6299       return DAG.getNode(ISD::FMA, dl, VT,
6300                          DAG.getNode(ISD::FNEG, dl, VT, N00), N01,
6301                          DAG.getNode(ISD::FNEG, dl, VT, N1));
6302     }
6303   }
6304
6305   return SDValue();
6306 }
6307
6308 SDValue DAGCombiner::visitFMUL(SDNode *N) {
6309   SDValue N0 = N->getOperand(0);
6310   SDValue N1 = N->getOperand(1);
6311   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6312   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6313   EVT VT = N->getValueType(0);
6314   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6315
6316   // fold vector ops
6317   if (VT.isVector()) {
6318     SDValue FoldedVOp = SimplifyVBinOp(N);
6319     if (FoldedVOp.getNode()) return FoldedVOp;
6320   }
6321
6322   // fold (fmul c1, c2) -> c1*c2
6323   if (N0CFP && N1CFP)
6324     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0, N1);
6325   // canonicalize constant to RHS
6326   if (N0CFP && !N1CFP)
6327     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N1, N0);
6328   // fold (fmul A, 0) -> 0
6329   if (DAG.getTarget().Options.UnsafeFPMath &&
6330       N1CFP && N1CFP->getValueAPF().isZero())
6331     return N1;
6332   // fold (fmul A, 0) -> 0, vector edition.
6333   if (DAG.getTarget().Options.UnsafeFPMath &&
6334       ISD::isBuildVectorAllZeros(N1.getNode()))
6335     return N1;
6336   // fold (fmul A, 1.0) -> A
6337   if (N1CFP && N1CFP->isExactlyValue(1.0))
6338     return N0;
6339   // fold (fmul X, 2.0) -> (fadd X, X)
6340   if (N1CFP && N1CFP->isExactlyValue(+2.0))
6341     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N0);
6342   // fold (fmul X, -1.0) -> (fneg X)
6343   if (N1CFP && N1CFP->isExactlyValue(-1.0))
6344     if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6345       return DAG.getNode(ISD::FNEG, SDLoc(N), VT, N0);
6346
6347   // fold (fmul (fneg X), (fneg Y)) -> (fmul X, Y)
6348   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6349                                        &DAG.getTarget().Options)) {
6350     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6351                                          &DAG.getTarget().Options)) {
6352       // Both can be negated for free, check to see if at least one is cheaper
6353       // negated.
6354       if (LHSNeg == 2 || RHSNeg == 2)
6355         return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6356                            GetNegatedExpression(N0, DAG, LegalOperations),
6357                            GetNegatedExpression(N1, DAG, LegalOperations));
6358     }
6359   }
6360
6361   // If allowed, fold (fmul (fmul x, c1), c2) -> (fmul x, (fmul c1, c2))
6362   if (DAG.getTarget().Options.UnsafeFPMath &&
6363       N1CFP && N0.getOpcode() == ISD::FMUL &&
6364       N0.getNode()->hasOneUse() && isa<ConstantFPSDNode>(N0.getOperand(1)))
6365     return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0.getOperand(0),
6366                        DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6367                                    N0.getOperand(1), N1));
6368
6369   return SDValue();
6370 }
6371
6372 SDValue DAGCombiner::visitFMA(SDNode *N) {
6373   SDValue N0 = N->getOperand(0);
6374   SDValue N1 = N->getOperand(1);
6375   SDValue N2 = N->getOperand(2);
6376   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6377   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6378   EVT VT = N->getValueType(0);
6379   SDLoc dl(N);
6380
6381   if (DAG.getTarget().Options.UnsafeFPMath) {
6382     if (N0CFP && N0CFP->isZero())
6383       return N2;
6384     if (N1CFP && N1CFP->isZero())
6385       return N2;
6386   }
6387   if (N0CFP && N0CFP->isExactlyValue(1.0))
6388     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N1, N2);
6389   if (N1CFP && N1CFP->isExactlyValue(1.0))
6390     return DAG.getNode(ISD::FADD, SDLoc(N), VT, N0, N2);
6391
6392   // Canonicalize (fma c, x, y) -> (fma x, c, y)
6393   if (N0CFP && !N1CFP)
6394     return DAG.getNode(ISD::FMA, SDLoc(N), VT, N1, N0, N2);
6395
6396   // (fma x, c1, (fmul x, c2)) -> (fmul x, c1+c2)
6397   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6398       N2.getOpcode() == ISD::FMUL &&
6399       N0 == N2.getOperand(0) &&
6400       N2.getOperand(1).getOpcode() == ISD::ConstantFP) {
6401     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6402                        DAG.getNode(ISD::FADD, dl, VT, N1, N2.getOperand(1)));
6403   }
6404
6405
6406   // (fma (fmul x, c1), c2, y) -> (fma x, c1*c2, y)
6407   if (DAG.getTarget().Options.UnsafeFPMath &&
6408       N0.getOpcode() == ISD::FMUL && N1CFP &&
6409       N0.getOperand(1).getOpcode() == ISD::ConstantFP) {
6410     return DAG.getNode(ISD::FMA, dl, VT,
6411                        N0.getOperand(0),
6412                        DAG.getNode(ISD::FMUL, dl, VT, N1, N0.getOperand(1)),
6413                        N2);
6414   }
6415
6416   // (fma x, 1, y) -> (fadd x, y)
6417   // (fma x, -1, y) -> (fadd (fneg x), y)
6418   if (N1CFP) {
6419     if (N1CFP->isExactlyValue(1.0))
6420       return DAG.getNode(ISD::FADD, dl, VT, N0, N2);
6421
6422     if (N1CFP->isExactlyValue(-1.0) &&
6423         (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))) {
6424       SDValue RHSNeg = DAG.getNode(ISD::FNEG, dl, VT, N0);
6425       AddToWorkList(RHSNeg.getNode());
6426       return DAG.getNode(ISD::FADD, dl, VT, N2, RHSNeg);
6427     }
6428   }
6429
6430   // (fma x, c, x) -> (fmul x, (c+1))
6431   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP && N0 == N2)
6432     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6433                        DAG.getNode(ISD::FADD, dl, VT,
6434                                    N1, DAG.getConstantFP(1.0, VT)));
6435
6436   // (fma x, c, (fneg x)) -> (fmul x, (c-1))
6437   if (DAG.getTarget().Options.UnsafeFPMath && N1CFP &&
6438       N2.getOpcode() == ISD::FNEG && N2.getOperand(0) == N0)
6439     return DAG.getNode(ISD::FMUL, dl, VT, N0,
6440                        DAG.getNode(ISD::FADD, dl, VT,
6441                                    N1, DAG.getConstantFP(-1.0, VT)));
6442
6443
6444   return SDValue();
6445 }
6446
6447 SDValue DAGCombiner::visitFDIV(SDNode *N) {
6448   SDValue N0 = N->getOperand(0);
6449   SDValue N1 = N->getOperand(1);
6450   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6451   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6452   EVT VT = N->getValueType(0);
6453   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
6454
6455   // fold vector ops
6456   if (VT.isVector()) {
6457     SDValue FoldedVOp = SimplifyVBinOp(N);
6458     if (FoldedVOp.getNode()) return FoldedVOp;
6459   }
6460
6461   // fold (fdiv c1, c2) -> c1/c2
6462   if (N0CFP && N1CFP)
6463     return DAG.getNode(ISD::FDIV, SDLoc(N), VT, N0, N1);
6464
6465   // fold (fdiv X, c2) -> fmul X, 1/c2 if losing precision is acceptable.
6466   if (N1CFP && DAG.getTarget().Options.UnsafeFPMath) {
6467     // Compute the reciprocal 1.0 / c2.
6468     APFloat N1APF = N1CFP->getValueAPF();
6469     APFloat Recip(N1APF.getSemantics(), 1); // 1.0
6470     APFloat::opStatus st = Recip.divide(N1APF, APFloat::rmNearestTiesToEven);
6471     // Only do the transform if the reciprocal is a legal fp immediate that
6472     // isn't too nasty (eg NaN, denormal, ...).
6473     if ((st == APFloat::opOK || st == APFloat::opInexact) && // Not too nasty
6474         (!LegalOperations ||
6475          // FIXME: custom lowering of ConstantFP might fail (see e.g. ARM
6476          // backend)... we should handle this gracefully after Legalize.
6477          // TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT) ||
6478          TLI.isOperationLegal(llvm::ISD::ConstantFP, VT) ||
6479          TLI.isFPImmLegal(Recip, VT)))
6480       return DAG.getNode(ISD::FMUL, SDLoc(N), VT, N0,
6481                          DAG.getConstantFP(Recip, VT));
6482   }
6483
6484   // (fdiv (fneg X), (fneg Y)) -> (fdiv X, Y)
6485   if (char LHSNeg = isNegatibleForFree(N0, LegalOperations, TLI,
6486                                        &DAG.getTarget().Options)) {
6487     if (char RHSNeg = isNegatibleForFree(N1, LegalOperations, TLI,
6488                                          &DAG.getTarget().Options)) {
6489       // Both can be negated for free, check to see if at least one is cheaper
6490       // negated.
6491       if (LHSNeg == 2 || RHSNeg == 2)
6492         return DAG.getNode(ISD::FDIV, SDLoc(N), VT,
6493                            GetNegatedExpression(N0, DAG, LegalOperations),
6494                            GetNegatedExpression(N1, DAG, LegalOperations));
6495     }
6496   }
6497
6498   return SDValue();
6499 }
6500
6501 SDValue DAGCombiner::visitFREM(SDNode *N) {
6502   SDValue N0 = N->getOperand(0);
6503   SDValue N1 = N->getOperand(1);
6504   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6505   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6506   EVT VT = N->getValueType(0);
6507
6508   // fold (frem c1, c2) -> fmod(c1,c2)
6509   if (N0CFP && N1CFP)
6510     return DAG.getNode(ISD::FREM, SDLoc(N), VT, N0, N1);
6511
6512   return SDValue();
6513 }
6514
6515 SDValue DAGCombiner::visitFCOPYSIGN(SDNode *N) {
6516   SDValue N0 = N->getOperand(0);
6517   SDValue N1 = N->getOperand(1);
6518   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6519   ConstantFPSDNode *N1CFP = dyn_cast<ConstantFPSDNode>(N1);
6520   EVT VT = N->getValueType(0);
6521
6522   if (N0CFP && N1CFP)  // Constant fold
6523     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT, N0, N1);
6524
6525   if (N1CFP) {
6526     const APFloat& V = N1CFP->getValueAPF();
6527     // copysign(x, c1) -> fabs(x)       iff ispos(c1)
6528     // copysign(x, c1) -> fneg(fabs(x)) iff isneg(c1)
6529     if (!V.isNegative()) {
6530       if (!LegalOperations || TLI.isOperationLegal(ISD::FABS, VT))
6531         return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
6532     } else {
6533       if (!LegalOperations || TLI.isOperationLegal(ISD::FNEG, VT))
6534         return DAG.getNode(ISD::FNEG, SDLoc(N), VT,
6535                            DAG.getNode(ISD::FABS, SDLoc(N0), VT, N0));
6536     }
6537   }
6538
6539   // copysign(fabs(x), y) -> copysign(x, y)
6540   // copysign(fneg(x), y) -> copysign(x, y)
6541   // copysign(copysign(x,z), y) -> copysign(x, y)
6542   if (N0.getOpcode() == ISD::FABS || N0.getOpcode() == ISD::FNEG ||
6543       N0.getOpcode() == ISD::FCOPYSIGN)
6544     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6545                        N0.getOperand(0), N1);
6546
6547   // copysign(x, abs(y)) -> abs(x)
6548   if (N1.getOpcode() == ISD::FABS)
6549     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
6550
6551   // copysign(x, copysign(y,z)) -> copysign(x, z)
6552   if (N1.getOpcode() == ISD::FCOPYSIGN)
6553     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6554                        N0, N1.getOperand(1));
6555
6556   // copysign(x, fp_extend(y)) -> copysign(x, y)
6557   // copysign(x, fp_round(y)) -> copysign(x, y)
6558   if (N1.getOpcode() == ISD::FP_EXTEND || N1.getOpcode() == ISD::FP_ROUND)
6559     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6560                        N0, N1.getOperand(0));
6561
6562   return SDValue();
6563 }
6564
6565 SDValue DAGCombiner::visitSINT_TO_FP(SDNode *N) {
6566   SDValue N0 = N->getOperand(0);
6567   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
6568   EVT VT = N->getValueType(0);
6569   EVT OpVT = N0.getValueType();
6570
6571   // fold (sint_to_fp c1) -> c1fp
6572   if (N0C &&
6573       // ...but only if the target supports immediate floating-point values
6574       (!LegalOperations ||
6575        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
6576     return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
6577
6578   // If the input is a legal type, and SINT_TO_FP is not legal on this target,
6579   // but UINT_TO_FP is legal on this target, try to convert.
6580   if (!TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT) &&
6581       TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT)) {
6582     // If the sign bit is known to be zero, we can change this to UINT_TO_FP.
6583     if (DAG.SignBitIsZero(N0))
6584       return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
6585   }
6586
6587   // The next optimizations are desireable only if SELECT_CC can be lowered.
6588   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
6589   // having to say they don't support SELECT_CC on every type the DAG knows
6590   // about, since there is no way to mark an opcode illegal at all value types
6591   // (See also visitSELECT)
6592   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
6593     // fold (sint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
6594     if (N0.getOpcode() == ISD::SETCC && N0.getValueType() == MVT::i1 &&
6595         !VT.isVector() &&
6596         (!LegalOperations ||
6597          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6598       SDValue Ops[] =
6599         { N0.getOperand(0), N0.getOperand(1),
6600           DAG.getConstantFP(-1.0, VT) , DAG.getConstantFP(0.0, VT),
6601           N0.getOperand(2) };
6602       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops, 5);
6603     }
6604
6605     // fold (sint_to_fp (zext (setcc x, y, cc))) ->
6606     //      (select_cc x, y, 1.0, 0.0,, cc)
6607     if (N0.getOpcode() == ISD::ZERO_EXTEND &&
6608         N0.getOperand(0).getOpcode() == ISD::SETCC &&!VT.isVector() &&
6609         (!LegalOperations ||
6610          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6611       SDValue Ops[] =
6612         { N0.getOperand(0).getOperand(0), N0.getOperand(0).getOperand(1),
6613           DAG.getConstantFP(1.0, VT) , DAG.getConstantFP(0.0, VT),
6614           N0.getOperand(0).getOperand(2) };
6615       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops, 5);
6616     }
6617   }
6618
6619   return SDValue();
6620 }
6621
6622 SDValue DAGCombiner::visitUINT_TO_FP(SDNode *N) {
6623   SDValue N0 = N->getOperand(0);
6624   ConstantSDNode *N0C = dyn_cast<ConstantSDNode>(N0);
6625   EVT VT = N->getValueType(0);
6626   EVT OpVT = N0.getValueType();
6627
6628   // fold (uint_to_fp c1) -> c1fp
6629   if (N0C &&
6630       // ...but only if the target supports immediate floating-point values
6631       (!LegalOperations ||
6632        TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT)))
6633     return DAG.getNode(ISD::UINT_TO_FP, SDLoc(N), VT, N0);
6634
6635   // If the input is a legal type, and UINT_TO_FP is not legal on this target,
6636   // but SINT_TO_FP is legal on this target, try to convert.
6637   if (!TLI.isOperationLegalOrCustom(ISD::UINT_TO_FP, OpVT) &&
6638       TLI.isOperationLegalOrCustom(ISD::SINT_TO_FP, OpVT)) {
6639     // If the sign bit is known to be zero, we can change this to SINT_TO_FP.
6640     if (DAG.SignBitIsZero(N0))
6641       return DAG.getNode(ISD::SINT_TO_FP, SDLoc(N), VT, N0);
6642   }
6643
6644   // The next optimizations are desireable only if SELECT_CC can be lowered.
6645   // Check against MVT::Other for SELECT_CC, which is a workaround for targets
6646   // having to say they don't support SELECT_CC on every type the DAG knows
6647   // about, since there is no way to mark an opcode illegal at all value types
6648   // (See also visitSELECT)
6649   if (TLI.isOperationLegalOrCustom(ISD::SELECT_CC, MVT::Other)) {
6650     // fold (uint_to_fp (setcc x, y, cc)) -> (select_cc x, y, -1.0, 0.0,, cc)
6651
6652     if (N0.getOpcode() == ISD::SETCC && !VT.isVector() &&
6653         (!LegalOperations ||
6654          TLI.isOperationLegalOrCustom(llvm::ISD::ConstantFP, VT))) {
6655       SDValue Ops[] =
6656         { N0.getOperand(0), N0.getOperand(1),
6657           DAG.getConstantFP(1.0, VT),  DAG.getConstantFP(0.0, VT),
6658           N0.getOperand(2) };
6659       return DAG.getNode(ISD::SELECT_CC, SDLoc(N), VT, Ops, 5);
6660     }
6661   }
6662
6663   return SDValue();
6664 }
6665
6666 SDValue DAGCombiner::visitFP_TO_SINT(SDNode *N) {
6667   SDValue N0 = N->getOperand(0);
6668   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6669   EVT VT = N->getValueType(0);
6670
6671   // fold (fp_to_sint c1fp) -> c1
6672   if (N0CFP)
6673     return DAG.getNode(ISD::FP_TO_SINT, SDLoc(N), VT, N0);
6674
6675   return SDValue();
6676 }
6677
6678 SDValue DAGCombiner::visitFP_TO_UINT(SDNode *N) {
6679   SDValue N0 = N->getOperand(0);
6680   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6681   EVT VT = N->getValueType(0);
6682
6683   // fold (fp_to_uint c1fp) -> c1
6684   if (N0CFP)
6685     return DAG.getNode(ISD::FP_TO_UINT, SDLoc(N), VT, N0);
6686
6687   return SDValue();
6688 }
6689
6690 SDValue DAGCombiner::visitFP_ROUND(SDNode *N) {
6691   SDValue N0 = N->getOperand(0);
6692   SDValue N1 = N->getOperand(1);
6693   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6694   EVT VT = N->getValueType(0);
6695
6696   // fold (fp_round c1fp) -> c1fp
6697   if (N0CFP)
6698     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0, N1);
6699
6700   // fold (fp_round (fp_extend x)) -> x
6701   if (N0.getOpcode() == ISD::FP_EXTEND && VT == N0.getOperand(0).getValueType())
6702     return N0.getOperand(0);
6703
6704   // fold (fp_round (fp_round x)) -> (fp_round x)
6705   if (N0.getOpcode() == ISD::FP_ROUND) {
6706     // This is a value preserving truncation if both round's are.
6707     bool IsTrunc = N->getConstantOperandVal(1) == 1 &&
6708                    N0.getNode()->getConstantOperandVal(1) == 1;
6709     return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT, N0.getOperand(0),
6710                        DAG.getIntPtrConstant(IsTrunc));
6711   }
6712
6713   // fold (fp_round (copysign X, Y)) -> (copysign (fp_round X), Y)
6714   if (N0.getOpcode() == ISD::FCOPYSIGN && N0.getNode()->hasOneUse()) {
6715     SDValue Tmp = DAG.getNode(ISD::FP_ROUND, SDLoc(N0), VT,
6716                               N0.getOperand(0), N1);
6717     AddToWorkList(Tmp.getNode());
6718     return DAG.getNode(ISD::FCOPYSIGN, SDLoc(N), VT,
6719                        Tmp, N0.getOperand(1));
6720   }
6721
6722   return SDValue();
6723 }
6724
6725 SDValue DAGCombiner::visitFP_ROUND_INREG(SDNode *N) {
6726   SDValue N0 = N->getOperand(0);
6727   EVT VT = N->getValueType(0);
6728   EVT EVT = cast<VTSDNode>(N->getOperand(1))->getVT();
6729   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6730
6731   // fold (fp_round_inreg c1fp) -> c1fp
6732   if (N0CFP && isTypeLegal(EVT)) {
6733     SDValue Round = DAG.getConstantFP(*N0CFP->getConstantFPValue(), EVT);
6734     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, Round);
6735   }
6736
6737   return SDValue();
6738 }
6739
6740 SDValue DAGCombiner::visitFP_EXTEND(SDNode *N) {
6741   SDValue N0 = N->getOperand(0);
6742   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6743   EVT VT = N->getValueType(0);
6744
6745   // If this is fp_round(fpextend), don't fold it, allow ourselves to be folded.
6746   if (N->hasOneUse() &&
6747       N->use_begin()->getOpcode() == ISD::FP_ROUND)
6748     return SDValue();
6749
6750   // fold (fp_extend c1fp) -> c1fp
6751   if (N0CFP)
6752     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, N0);
6753
6754   // Turn fp_extend(fp_round(X, 1)) -> x since the fp_round doesn't affect the
6755   // value of X.
6756   if (N0.getOpcode() == ISD::FP_ROUND
6757       && N0.getNode()->getConstantOperandVal(1) == 1) {
6758     SDValue In = N0.getOperand(0);
6759     if (In.getValueType() == VT) return In;
6760     if (VT.bitsLT(In.getValueType()))
6761       return DAG.getNode(ISD::FP_ROUND, SDLoc(N), VT,
6762                          In, N0.getOperand(1));
6763     return DAG.getNode(ISD::FP_EXTEND, SDLoc(N), VT, In);
6764   }
6765
6766   // fold (fpext (load x)) -> (fpext (fptrunc (extload x)))
6767   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
6768       ((!LegalOperations && !cast<LoadSDNode>(N0)->isVolatile()) ||
6769        TLI.isLoadExtLegal(ISD::EXTLOAD, N0.getValueType()))) {
6770     LoadSDNode *LN0 = cast<LoadSDNode>(N0);
6771     SDValue ExtLoad = DAG.getExtLoad(ISD::EXTLOAD, SDLoc(N), VT,
6772                                      LN0->getChain(),
6773                                      LN0->getBasePtr(), N0.getValueType(),
6774                                      LN0->getMemOperand());
6775     CombineTo(N, ExtLoad);
6776     CombineTo(N0.getNode(),
6777               DAG.getNode(ISD::FP_ROUND, SDLoc(N0),
6778                           N0.getValueType(), ExtLoad, DAG.getIntPtrConstant(1)),
6779               ExtLoad.getValue(1));
6780     return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6781   }
6782
6783   return SDValue();
6784 }
6785
6786 SDValue DAGCombiner::visitFNEG(SDNode *N) {
6787   SDValue N0 = N->getOperand(0);
6788   EVT VT = N->getValueType(0);
6789
6790   if (VT.isVector()) {
6791     SDValue FoldedVOp = SimplifyVUnaryOp(N);
6792     if (FoldedVOp.getNode()) return FoldedVOp;
6793   }
6794
6795   if (isNegatibleForFree(N0, LegalOperations, DAG.getTargetLoweringInfo(),
6796                          &DAG.getTarget().Options))
6797     return GetNegatedExpression(N0, DAG, LegalOperations);
6798
6799   // Transform fneg(bitconvert(x)) -> bitconvert(x^sign) to avoid loading
6800   // constant pool values.
6801   if (!TLI.isFNegFree(VT) && N0.getOpcode() == ISD::BITCAST &&
6802       !VT.isVector() &&
6803       N0.getNode()->hasOneUse() &&
6804       N0.getOperand(0).getValueType().isInteger()) {
6805     SDValue Int = N0.getOperand(0);
6806     EVT IntVT = Int.getValueType();
6807     if (IntVT.isInteger() && !IntVT.isVector()) {
6808       Int = DAG.getNode(ISD::XOR, SDLoc(N0), IntVT, Int,
6809               DAG.getConstant(APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6810       AddToWorkList(Int.getNode());
6811       return DAG.getNode(ISD::BITCAST, SDLoc(N),
6812                          VT, Int);
6813     }
6814   }
6815
6816   // (fneg (fmul c, x)) -> (fmul -c, x)
6817   if (N0.getOpcode() == ISD::FMUL) {
6818     ConstantFPSDNode *CFP1 = dyn_cast<ConstantFPSDNode>(N0.getOperand(1));
6819     if (CFP1)
6820       return DAG.getNode(ISD::FMUL, SDLoc(N), VT,
6821                          N0.getOperand(0),
6822                          DAG.getNode(ISD::FNEG, SDLoc(N), VT,
6823                                      N0.getOperand(1)));
6824   }
6825
6826   return SDValue();
6827 }
6828
6829 SDValue DAGCombiner::visitFCEIL(SDNode *N) {
6830   SDValue N0 = N->getOperand(0);
6831   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6832   EVT VT = N->getValueType(0);
6833
6834   // fold (fceil c1) -> fceil(c1)
6835   if (N0CFP)
6836     return DAG.getNode(ISD::FCEIL, SDLoc(N), VT, N0);
6837
6838   return SDValue();
6839 }
6840
6841 SDValue DAGCombiner::visitFTRUNC(SDNode *N) {
6842   SDValue N0 = N->getOperand(0);
6843   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6844   EVT VT = N->getValueType(0);
6845
6846   // fold (ftrunc c1) -> ftrunc(c1)
6847   if (N0CFP)
6848     return DAG.getNode(ISD::FTRUNC, SDLoc(N), VT, N0);
6849
6850   return SDValue();
6851 }
6852
6853 SDValue DAGCombiner::visitFFLOOR(SDNode *N) {
6854   SDValue N0 = N->getOperand(0);
6855   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6856   EVT VT = N->getValueType(0);
6857
6858   // fold (ffloor c1) -> ffloor(c1)
6859   if (N0CFP)
6860     return DAG.getNode(ISD::FFLOOR, SDLoc(N), VT, N0);
6861
6862   return SDValue();
6863 }
6864
6865 SDValue DAGCombiner::visitFABS(SDNode *N) {
6866   SDValue N0 = N->getOperand(0);
6867   ConstantFPSDNode *N0CFP = dyn_cast<ConstantFPSDNode>(N0);
6868   EVT VT = N->getValueType(0);
6869
6870   if (VT.isVector()) {
6871     SDValue FoldedVOp = SimplifyVUnaryOp(N);
6872     if (FoldedVOp.getNode()) return FoldedVOp;
6873   }
6874
6875   // fold (fabs c1) -> fabs(c1)
6876   if (N0CFP)
6877     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0);
6878   // fold (fabs (fabs x)) -> (fabs x)
6879   if (N0.getOpcode() == ISD::FABS)
6880     return N->getOperand(0);
6881   // fold (fabs (fneg x)) -> (fabs x)
6882   // fold (fabs (fcopysign x, y)) -> (fabs x)
6883   if (N0.getOpcode() == ISD::FNEG || N0.getOpcode() == ISD::FCOPYSIGN)
6884     return DAG.getNode(ISD::FABS, SDLoc(N), VT, N0.getOperand(0));
6885
6886   // Transform fabs(bitconvert(x)) -> bitconvert(x&~sign) to avoid loading
6887   // constant pool values.
6888   if (!TLI.isFAbsFree(VT) &&
6889       N0.getOpcode() == ISD::BITCAST && N0.getNode()->hasOneUse() &&
6890       N0.getOperand(0).getValueType().isInteger() &&
6891       !N0.getOperand(0).getValueType().isVector()) {
6892     SDValue Int = N0.getOperand(0);
6893     EVT IntVT = Int.getValueType();
6894     if (IntVT.isInteger() && !IntVT.isVector()) {
6895       Int = DAG.getNode(ISD::AND, SDLoc(N0), IntVT, Int,
6896              DAG.getConstant(~APInt::getSignBit(IntVT.getSizeInBits()), IntVT));
6897       AddToWorkList(Int.getNode());
6898       return DAG.getNode(ISD::BITCAST, SDLoc(N),
6899                          N->getValueType(0), Int);
6900     }
6901   }
6902
6903   return SDValue();
6904 }
6905
6906 SDValue DAGCombiner::visitBRCOND(SDNode *N) {
6907   SDValue Chain = N->getOperand(0);
6908   SDValue N1 = N->getOperand(1);
6909   SDValue N2 = N->getOperand(2);
6910
6911   // If N is a constant we could fold this into a fallthrough or unconditional
6912   // branch. However that doesn't happen very often in normal code, because
6913   // Instcombine/SimplifyCFG should have handled the available opportunities.
6914   // If we did this folding here, it would be necessary to update the
6915   // MachineBasicBlock CFG, which is awkward.
6916
6917   // fold a brcond with a setcc condition into a BR_CC node if BR_CC is legal
6918   // on the target.
6919   if (N1.getOpcode() == ISD::SETCC &&
6920       TLI.isOperationLegalOrCustom(ISD::BR_CC,
6921                                    N1.getOperand(0).getValueType())) {
6922     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
6923                        Chain, N1.getOperand(2),
6924                        N1.getOperand(0), N1.getOperand(1), N2);
6925   }
6926
6927   if ((N1.hasOneUse() && N1.getOpcode() == ISD::SRL) ||
6928       ((N1.getOpcode() == ISD::TRUNCATE && N1.hasOneUse()) &&
6929        (N1.getOperand(0).hasOneUse() &&
6930         N1.getOperand(0).getOpcode() == ISD::SRL))) {
6931     SDNode *Trunc = 0;
6932     if (N1.getOpcode() == ISD::TRUNCATE) {
6933       // Look pass the truncate.
6934       Trunc = N1.getNode();
6935       N1 = N1.getOperand(0);
6936     }
6937
6938     // Match this pattern so that we can generate simpler code:
6939     //
6940     //   %a = ...
6941     //   %b = and i32 %a, 2
6942     //   %c = srl i32 %b, 1
6943     //   brcond i32 %c ...
6944     //
6945     // into
6946     //
6947     //   %a = ...
6948     //   %b = and i32 %a, 2
6949     //   %c = setcc eq %b, 0
6950     //   brcond %c ...
6951     //
6952     // This applies only when the AND constant value has one bit set and the
6953     // SRL constant is equal to the log2 of the AND constant. The back-end is
6954     // smart enough to convert the result into a TEST/JMP sequence.
6955     SDValue Op0 = N1.getOperand(0);
6956     SDValue Op1 = N1.getOperand(1);
6957
6958     if (Op0.getOpcode() == ISD::AND &&
6959         Op1.getOpcode() == ISD::Constant) {
6960       SDValue AndOp1 = Op0.getOperand(1);
6961
6962       if (AndOp1.getOpcode() == ISD::Constant) {
6963         const APInt &AndConst = cast<ConstantSDNode>(AndOp1)->getAPIntValue();
6964
6965         if (AndConst.isPowerOf2() &&
6966             cast<ConstantSDNode>(Op1)->getAPIntValue()==AndConst.logBase2()) {
6967           SDValue SetCC =
6968             DAG.getSetCC(SDLoc(N),
6969                          getSetCCResultType(Op0.getValueType()),
6970                          Op0, DAG.getConstant(0, Op0.getValueType()),
6971                          ISD::SETNE);
6972
6973           SDValue NewBRCond = DAG.getNode(ISD::BRCOND, SDLoc(N),
6974                                           MVT::Other, Chain, SetCC, N2);
6975           // Don't add the new BRCond into the worklist or else SimplifySelectCC
6976           // will convert it back to (X & C1) >> C2.
6977           CombineTo(N, NewBRCond, false);
6978           // Truncate is dead.
6979           if (Trunc) {
6980             removeFromWorkList(Trunc);
6981             DAG.DeleteNode(Trunc);
6982           }
6983           // Replace the uses of SRL with SETCC
6984           WorkListRemover DeadNodes(*this);
6985           DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
6986           removeFromWorkList(N1.getNode());
6987           DAG.DeleteNode(N1.getNode());
6988           return SDValue(N, 0);   // Return N so it doesn't get rechecked!
6989         }
6990       }
6991     }
6992
6993     if (Trunc)
6994       // Restore N1 if the above transformation doesn't match.
6995       N1 = N->getOperand(1);
6996   }
6997
6998   // Transform br(xor(x, y)) -> br(x != y)
6999   // Transform br(xor(xor(x,y), 1)) -> br (x == y)
7000   if (N1.hasOneUse() && N1.getOpcode() == ISD::XOR) {
7001     SDNode *TheXor = N1.getNode();
7002     SDValue Op0 = TheXor->getOperand(0);
7003     SDValue Op1 = TheXor->getOperand(1);
7004     if (Op0.getOpcode() == Op1.getOpcode()) {
7005       // Avoid missing important xor optimizations.
7006       SDValue Tmp = visitXOR(TheXor);
7007       if (Tmp.getNode()) {
7008         if (Tmp.getNode() != TheXor) {
7009           DEBUG(dbgs() << "\nReplacing.8 ";
7010                 TheXor->dump(&DAG);
7011                 dbgs() << "\nWith: ";
7012                 Tmp.getNode()->dump(&DAG);
7013                 dbgs() << '\n');
7014           WorkListRemover DeadNodes(*this);
7015           DAG.ReplaceAllUsesOfValueWith(N1, Tmp);
7016           removeFromWorkList(TheXor);
7017           DAG.DeleteNode(TheXor);
7018           return DAG.getNode(ISD::BRCOND, SDLoc(N),
7019                              MVT::Other, Chain, Tmp, N2);
7020         }
7021
7022         // visitXOR has changed XOR's operands or replaced the XOR completely,
7023         // bail out.
7024         return SDValue(N, 0);
7025       }
7026     }
7027
7028     if (Op0.getOpcode() != ISD::SETCC && Op1.getOpcode() != ISD::SETCC) {
7029       bool Equal = false;
7030       if (ConstantSDNode *RHSCI = dyn_cast<ConstantSDNode>(Op0))
7031         if (RHSCI->getAPIntValue() == 1 && Op0.hasOneUse() &&
7032             Op0.getOpcode() == ISD::XOR) {
7033           TheXor = Op0.getNode();
7034           Equal = true;
7035         }
7036
7037       EVT SetCCVT = N1.getValueType();
7038       if (LegalTypes)
7039         SetCCVT = getSetCCResultType(SetCCVT);
7040       SDValue SetCC = DAG.getSetCC(SDLoc(TheXor),
7041                                    SetCCVT,
7042                                    Op0, Op1,
7043                                    Equal ? ISD::SETEQ : ISD::SETNE);
7044       // Replace the uses of XOR with SETCC
7045       WorkListRemover DeadNodes(*this);
7046       DAG.ReplaceAllUsesOfValueWith(N1, SetCC);
7047       removeFromWorkList(N1.getNode());
7048       DAG.DeleteNode(N1.getNode());
7049       return DAG.getNode(ISD::BRCOND, SDLoc(N),
7050                          MVT::Other, Chain, SetCC, N2);
7051     }
7052   }
7053
7054   return SDValue();
7055 }
7056
7057 // Operand List for BR_CC: Chain, CondCC, CondLHS, CondRHS, DestBB.
7058 //
7059 SDValue DAGCombiner::visitBR_CC(SDNode *N) {
7060   CondCodeSDNode *CC = cast<CondCodeSDNode>(N->getOperand(1));
7061   SDValue CondLHS = N->getOperand(2), CondRHS = N->getOperand(3);
7062
7063   // If N is a constant we could fold this into a fallthrough or unconditional
7064   // branch. However that doesn't happen very often in normal code, because
7065   // Instcombine/SimplifyCFG should have handled the available opportunities.
7066   // If we did this folding here, it would be necessary to update the
7067   // MachineBasicBlock CFG, which is awkward.
7068
7069   // Use SimplifySetCC to simplify SETCC's.
7070   SDValue Simp = SimplifySetCC(getSetCCResultType(CondLHS.getValueType()),
7071                                CondLHS, CondRHS, CC->get(), SDLoc(N),
7072                                false);
7073   if (Simp.getNode()) AddToWorkList(Simp.getNode());
7074
7075   // fold to a simpler setcc
7076   if (Simp.getNode() && Simp.getOpcode() == ISD::SETCC)
7077     return DAG.getNode(ISD::BR_CC, SDLoc(N), MVT::Other,
7078                        N->getOperand(0), Simp.getOperand(2),
7079                        Simp.getOperand(0), Simp.getOperand(1),
7080                        N->getOperand(4));
7081
7082   return SDValue();
7083 }
7084
7085 /// canFoldInAddressingMode - Return true if 'Use' is a load or a store that
7086 /// uses N as its base pointer and that N may be folded in the load / store
7087 /// addressing mode.
7088 static bool canFoldInAddressingMode(SDNode *N, SDNode *Use,
7089                                     SelectionDAG &DAG,
7090                                     const TargetLowering &TLI) {
7091   EVT VT;
7092   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(Use)) {
7093     if (LD->isIndexed() || LD->getBasePtr().getNode() != N)
7094       return false;
7095     VT = Use->getValueType(0);
7096   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(Use)) {
7097     if (ST->isIndexed() || ST->getBasePtr().getNode() != N)
7098       return false;
7099     VT = ST->getValue().getValueType();
7100   } else
7101     return false;
7102
7103   TargetLowering::AddrMode AM;
7104   if (N->getOpcode() == ISD::ADD) {
7105     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
7106     if (Offset)
7107       // [reg +/- imm]
7108       AM.BaseOffs = Offset->getSExtValue();
7109     else
7110       // [reg +/- reg]
7111       AM.Scale = 1;
7112   } else if (N->getOpcode() == ISD::SUB) {
7113     ConstantSDNode *Offset = dyn_cast<ConstantSDNode>(N->getOperand(1));
7114     if (Offset)
7115       // [reg +/- imm]
7116       AM.BaseOffs = -Offset->getSExtValue();
7117     else
7118       // [reg +/- reg]
7119       AM.Scale = 1;
7120   } else
7121     return false;
7122
7123   return TLI.isLegalAddressingMode(AM, VT.getTypeForEVT(*DAG.getContext()));
7124 }
7125
7126 /// CombineToPreIndexedLoadStore - Try turning a load / store into a
7127 /// pre-indexed load / store when the base pointer is an add or subtract
7128 /// and it has other uses besides the load / store. After the
7129 /// transformation, the new indexed load / store has effectively folded
7130 /// the add / subtract in and all of its other uses are redirected to the
7131 /// new load / store.
7132 bool DAGCombiner::CombineToPreIndexedLoadStore(SDNode *N) {
7133   if (Level < AfterLegalizeDAG)
7134     return false;
7135
7136   bool isLoad = true;
7137   SDValue Ptr;
7138   EVT VT;
7139   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
7140     if (LD->isIndexed())
7141       return false;
7142     VT = LD->getMemoryVT();
7143     if (!TLI.isIndexedLoadLegal(ISD::PRE_INC, VT) &&
7144         !TLI.isIndexedLoadLegal(ISD::PRE_DEC, VT))
7145       return false;
7146     Ptr = LD->getBasePtr();
7147   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
7148     if (ST->isIndexed())
7149       return false;
7150     VT = ST->getMemoryVT();
7151     if (!TLI.isIndexedStoreLegal(ISD::PRE_INC, VT) &&
7152         !TLI.isIndexedStoreLegal(ISD::PRE_DEC, VT))
7153       return false;
7154     Ptr = ST->getBasePtr();
7155     isLoad = false;
7156   } else {
7157     return false;
7158   }
7159
7160   // If the pointer is not an add/sub, or if it doesn't have multiple uses, bail
7161   // out.  There is no reason to make this a preinc/predec.
7162   if ((Ptr.getOpcode() != ISD::ADD && Ptr.getOpcode() != ISD::SUB) ||
7163       Ptr.getNode()->hasOneUse())
7164     return false;
7165
7166   // Ask the target to do addressing mode selection.
7167   SDValue BasePtr;
7168   SDValue Offset;
7169   ISD::MemIndexedMode AM = ISD::UNINDEXED;
7170   if (!TLI.getPreIndexedAddressParts(N, BasePtr, Offset, AM, DAG))
7171     return false;
7172
7173   // Backends without true r+i pre-indexed forms may need to pass a
7174   // constant base with a variable offset so that constant coercion
7175   // will work with the patterns in canonical form.
7176   bool Swapped = false;
7177   if (isa<ConstantSDNode>(BasePtr)) {
7178     std::swap(BasePtr, Offset);
7179     Swapped = true;
7180   }
7181
7182   // Don't create a indexed load / store with zero offset.
7183   if (isa<ConstantSDNode>(Offset) &&
7184       cast<ConstantSDNode>(Offset)->isNullValue())
7185     return false;
7186
7187   // Try turning it into a pre-indexed load / store except when:
7188   // 1) The new base ptr is a frame index.
7189   // 2) If N is a store and the new base ptr is either the same as or is a
7190   //    predecessor of the value being stored.
7191   // 3) Another use of old base ptr is a predecessor of N. If ptr is folded
7192   //    that would create a cycle.
7193   // 4) All uses are load / store ops that use it as old base ptr.
7194
7195   // Check #1.  Preinc'ing a frame index would require copying the stack pointer
7196   // (plus the implicit offset) to a register to preinc anyway.
7197   if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7198     return false;
7199
7200   // Check #2.
7201   if (!isLoad) {
7202     SDValue Val = cast<StoreSDNode>(N)->getValue();
7203     if (Val == BasePtr || BasePtr.getNode()->isPredecessorOf(Val.getNode()))
7204       return false;
7205   }
7206
7207   // If the offset is a constant, there may be other adds of constants that
7208   // can be folded with this one. We should do this to avoid having to keep
7209   // a copy of the original base pointer.
7210   SmallVector<SDNode *, 16> OtherUses;
7211   if (isa<ConstantSDNode>(Offset))
7212     for (SDNode::use_iterator I = BasePtr.getNode()->use_begin(),
7213          E = BasePtr.getNode()->use_end(); I != E; ++I) {
7214       SDNode *Use = *I;
7215       if (Use == Ptr.getNode())
7216         continue;
7217
7218       if (Use->isPredecessorOf(N))
7219         continue;
7220
7221       if (Use->getOpcode() != ISD::ADD && Use->getOpcode() != ISD::SUB) {
7222         OtherUses.clear();
7223         break;
7224       }
7225
7226       SDValue Op0 = Use->getOperand(0), Op1 = Use->getOperand(1);
7227       if (Op1.getNode() == BasePtr.getNode())
7228         std::swap(Op0, Op1);
7229       assert(Op0.getNode() == BasePtr.getNode() &&
7230              "Use of ADD/SUB but not an operand");
7231
7232       if (!isa<ConstantSDNode>(Op1)) {
7233         OtherUses.clear();
7234         break;
7235       }
7236
7237       // FIXME: In some cases, we can be smarter about this.
7238       if (Op1.getValueType() != Offset.getValueType()) {
7239         OtherUses.clear();
7240         break;
7241       }
7242
7243       OtherUses.push_back(Use);
7244     }
7245
7246   if (Swapped)
7247     std::swap(BasePtr, Offset);
7248
7249   // Now check for #3 and #4.
7250   bool RealUse = false;
7251
7252   // Caches for hasPredecessorHelper
7253   SmallPtrSet<const SDNode *, 32> Visited;
7254   SmallVector<const SDNode *, 16> Worklist;
7255
7256   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
7257          E = Ptr.getNode()->use_end(); I != E; ++I) {
7258     SDNode *Use = *I;
7259     if (Use == N)
7260       continue;
7261     if (N->hasPredecessorHelper(Use, Visited, Worklist))
7262       return false;
7263
7264     // If Ptr may be folded in addressing mode of other use, then it's
7265     // not profitable to do this transformation.
7266     if (!canFoldInAddressingMode(Ptr.getNode(), Use, DAG, TLI))
7267       RealUse = true;
7268   }
7269
7270   if (!RealUse)
7271     return false;
7272
7273   SDValue Result;
7274   if (isLoad)
7275     Result = DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
7276                                 BasePtr, Offset, AM);
7277   else
7278     Result = DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
7279                                  BasePtr, Offset, AM);
7280   ++PreIndexedNodes;
7281   ++NodesCombined;
7282   DEBUG(dbgs() << "\nReplacing.4 ";
7283         N->dump(&DAG);
7284         dbgs() << "\nWith: ";
7285         Result.getNode()->dump(&DAG);
7286         dbgs() << '\n');
7287   WorkListRemover DeadNodes(*this);
7288   if (isLoad) {
7289     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
7290     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
7291   } else {
7292     DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
7293   }
7294
7295   // Finally, since the node is now dead, remove it from the graph.
7296   DAG.DeleteNode(N);
7297
7298   if (Swapped)
7299     std::swap(BasePtr, Offset);
7300
7301   // Replace other uses of BasePtr that can be updated to use Ptr
7302   for (unsigned i = 0, e = OtherUses.size(); i != e; ++i) {
7303     unsigned OffsetIdx = 1;
7304     if (OtherUses[i]->getOperand(OffsetIdx).getNode() == BasePtr.getNode())
7305       OffsetIdx = 0;
7306     assert(OtherUses[i]->getOperand(!OffsetIdx).getNode() ==
7307            BasePtr.getNode() && "Expected BasePtr operand");
7308
7309     // We need to replace ptr0 in the following expression:
7310     //   x0 * offset0 + y0 * ptr0 = t0
7311     // knowing that
7312     //   x1 * offset1 + y1 * ptr0 = t1 (the indexed load/store)
7313     //
7314     // where x0, x1, y0 and y1 in {-1, 1} are given by the types of the
7315     // indexed load/store and the expresion that needs to be re-written.
7316     //
7317     // Therefore, we have:
7318     //   t0 = (x0 * offset0 - x1 * y0 * y1 *offset1) + (y0 * y1) * t1
7319
7320     ConstantSDNode *CN =
7321       cast<ConstantSDNode>(OtherUses[i]->getOperand(OffsetIdx));
7322     int X0, X1, Y0, Y1;
7323     APInt Offset0 = CN->getAPIntValue();
7324     APInt Offset1 = cast<ConstantSDNode>(Offset)->getAPIntValue();
7325
7326     X0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 1) ? -1 : 1;
7327     Y0 = (OtherUses[i]->getOpcode() == ISD::SUB && OffsetIdx == 0) ? -1 : 1;
7328     X1 = (AM == ISD::PRE_DEC && !Swapped) ? -1 : 1;
7329     Y1 = (AM == ISD::PRE_DEC && Swapped) ? -1 : 1;
7330
7331     unsigned Opcode = (Y0 * Y1 < 0) ? ISD::SUB : ISD::ADD;
7332
7333     APInt CNV = Offset0;
7334     if (X0 < 0) CNV = -CNV;
7335     if (X1 * Y0 * Y1 < 0) CNV = CNV + Offset1;
7336     else CNV = CNV - Offset1;
7337
7338     // We can now generate the new expression.
7339     SDValue NewOp1 = DAG.getConstant(CNV, CN->getValueType(0));
7340     SDValue NewOp2 = Result.getValue(isLoad ? 1 : 0);
7341
7342     SDValue NewUse = DAG.getNode(Opcode,
7343                                  SDLoc(OtherUses[i]),
7344                                  OtherUses[i]->getValueType(0), NewOp1, NewOp2);
7345     DAG.ReplaceAllUsesOfValueWith(SDValue(OtherUses[i], 0), NewUse);
7346     removeFromWorkList(OtherUses[i]);
7347     DAG.DeleteNode(OtherUses[i]);
7348   }
7349
7350   // Replace the uses of Ptr with uses of the updated base value.
7351   DAG.ReplaceAllUsesOfValueWith(Ptr, Result.getValue(isLoad ? 1 : 0));
7352   removeFromWorkList(Ptr.getNode());
7353   DAG.DeleteNode(Ptr.getNode());
7354
7355   return true;
7356 }
7357
7358 /// CombineToPostIndexedLoadStore - Try to combine a load / store with a
7359 /// add / sub of the base pointer node into a post-indexed load / store.
7360 /// The transformation folded the add / subtract into the new indexed
7361 /// load / store effectively and all of its uses are redirected to the
7362 /// new load / store.
7363 bool DAGCombiner::CombineToPostIndexedLoadStore(SDNode *N) {
7364   if (Level < AfterLegalizeDAG)
7365     return false;
7366
7367   bool isLoad = true;
7368   SDValue Ptr;
7369   EVT VT;
7370   if (LoadSDNode *LD  = dyn_cast<LoadSDNode>(N)) {
7371     if (LD->isIndexed())
7372       return false;
7373     VT = LD->getMemoryVT();
7374     if (!TLI.isIndexedLoadLegal(ISD::POST_INC, VT) &&
7375         !TLI.isIndexedLoadLegal(ISD::POST_DEC, VT))
7376       return false;
7377     Ptr = LD->getBasePtr();
7378   } else if (StoreSDNode *ST  = dyn_cast<StoreSDNode>(N)) {
7379     if (ST->isIndexed())
7380       return false;
7381     VT = ST->getMemoryVT();
7382     if (!TLI.isIndexedStoreLegal(ISD::POST_INC, VT) &&
7383         !TLI.isIndexedStoreLegal(ISD::POST_DEC, VT))
7384       return false;
7385     Ptr = ST->getBasePtr();
7386     isLoad = false;
7387   } else {
7388     return false;
7389   }
7390
7391   if (Ptr.getNode()->hasOneUse())
7392     return false;
7393
7394   for (SDNode::use_iterator I = Ptr.getNode()->use_begin(),
7395          E = Ptr.getNode()->use_end(); I != E; ++I) {
7396     SDNode *Op = *I;
7397     if (Op == N ||
7398         (Op->getOpcode() != ISD::ADD && Op->getOpcode() != ISD::SUB))
7399       continue;
7400
7401     SDValue BasePtr;
7402     SDValue Offset;
7403     ISD::MemIndexedMode AM = ISD::UNINDEXED;
7404     if (TLI.getPostIndexedAddressParts(N, Op, BasePtr, Offset, AM, DAG)) {
7405       // Don't create a indexed load / store with zero offset.
7406       if (isa<ConstantSDNode>(Offset) &&
7407           cast<ConstantSDNode>(Offset)->isNullValue())
7408         continue;
7409
7410       // Try turning it into a post-indexed load / store except when
7411       // 1) All uses are load / store ops that use it as base ptr (and
7412       //    it may be folded as addressing mmode).
7413       // 2) Op must be independent of N, i.e. Op is neither a predecessor
7414       //    nor a successor of N. Otherwise, if Op is folded that would
7415       //    create a cycle.
7416
7417       if (isa<FrameIndexSDNode>(BasePtr) || isa<RegisterSDNode>(BasePtr))
7418         continue;
7419
7420       // Check for #1.
7421       bool TryNext = false;
7422       for (SDNode::use_iterator II = BasePtr.getNode()->use_begin(),
7423              EE = BasePtr.getNode()->use_end(); II != EE; ++II) {
7424         SDNode *Use = *II;
7425         if (Use == Ptr.getNode())
7426           continue;
7427
7428         // If all the uses are load / store addresses, then don't do the
7429         // transformation.
7430         if (Use->getOpcode() == ISD::ADD || Use->getOpcode() == ISD::SUB){
7431           bool RealUse = false;
7432           for (SDNode::use_iterator III = Use->use_begin(),
7433                  EEE = Use->use_end(); III != EEE; ++III) {
7434             SDNode *UseUse = *III;
7435             if (!canFoldInAddressingMode(Use, UseUse, DAG, TLI))
7436               RealUse = true;
7437           }
7438
7439           if (!RealUse) {
7440             TryNext = true;
7441             break;
7442           }
7443         }
7444       }
7445
7446       if (TryNext)
7447         continue;
7448
7449       // Check for #2
7450       if (!Op->isPredecessorOf(N) && !N->isPredecessorOf(Op)) {
7451         SDValue Result = isLoad
7452           ? DAG.getIndexedLoad(SDValue(N,0), SDLoc(N),
7453                                BasePtr, Offset, AM)
7454           : DAG.getIndexedStore(SDValue(N,0), SDLoc(N),
7455                                 BasePtr, Offset, AM);
7456         ++PostIndexedNodes;
7457         ++NodesCombined;
7458         DEBUG(dbgs() << "\nReplacing.5 ";
7459               N->dump(&DAG);
7460               dbgs() << "\nWith: ";
7461               Result.getNode()->dump(&DAG);
7462               dbgs() << '\n');
7463         WorkListRemover DeadNodes(*this);
7464         if (isLoad) {
7465           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(0));
7466           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Result.getValue(2));
7467         } else {
7468           DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Result.getValue(1));
7469         }
7470
7471         // Finally, since the node is now dead, remove it from the graph.
7472         DAG.DeleteNode(N);
7473
7474         // Replace the uses of Use with uses of the updated base value.
7475         DAG.ReplaceAllUsesOfValueWith(SDValue(Op, 0),
7476                                       Result.getValue(isLoad ? 1 : 0));
7477         removeFromWorkList(Op);
7478         DAG.DeleteNode(Op);
7479         return true;
7480       }
7481     }
7482   }
7483
7484   return false;
7485 }
7486
7487 SDValue DAGCombiner::visitLOAD(SDNode *N) {
7488   LoadSDNode *LD  = cast<LoadSDNode>(N);
7489   SDValue Chain = LD->getChain();
7490   SDValue Ptr   = LD->getBasePtr();
7491
7492   // If load is not volatile and there are no uses of the loaded value (and
7493   // the updated indexed value in case of indexed loads), change uses of the
7494   // chain value into uses of the chain input (i.e. delete the dead load).
7495   if (!LD->isVolatile()) {
7496     if (N->getValueType(1) == MVT::Other) {
7497       // Unindexed loads.
7498       if (!N->hasAnyUseOfValue(0)) {
7499         // It's not safe to use the two value CombineTo variant here. e.g.
7500         // v1, chain2 = load chain1, loc
7501         // v2, chain3 = load chain2, loc
7502         // v3         = add v2, c
7503         // Now we replace use of chain2 with chain1.  This makes the second load
7504         // isomorphic to the one we are deleting, and thus makes this load live.
7505         DEBUG(dbgs() << "\nReplacing.6 ";
7506               N->dump(&DAG);
7507               dbgs() << "\nWith chain: ";
7508               Chain.getNode()->dump(&DAG);
7509               dbgs() << "\n");
7510         WorkListRemover DeadNodes(*this);
7511         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
7512
7513         if (N->use_empty()) {
7514           removeFromWorkList(N);
7515           DAG.DeleteNode(N);
7516         }
7517
7518         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7519       }
7520     } else {
7521       // Indexed loads.
7522       assert(N->getValueType(2) == MVT::Other && "Malformed indexed loads?");
7523       if (!N->hasAnyUseOfValue(0) && !N->hasAnyUseOfValue(1)) {
7524         SDValue Undef = DAG.getUNDEF(N->getValueType(0));
7525         DEBUG(dbgs() << "\nReplacing.7 ";
7526               N->dump(&DAG);
7527               dbgs() << "\nWith: ";
7528               Undef.getNode()->dump(&DAG);
7529               dbgs() << " and 2 other values\n");
7530         WorkListRemover DeadNodes(*this);
7531         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 0), Undef);
7532         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1),
7533                                       DAG.getUNDEF(N->getValueType(1)));
7534         DAG.ReplaceAllUsesOfValueWith(SDValue(N, 2), Chain);
7535         removeFromWorkList(N);
7536         DAG.DeleteNode(N);
7537         return SDValue(N, 0);   // Return N so it doesn't get rechecked!
7538       }
7539     }
7540   }
7541
7542   // If this load is directly stored, replace the load value with the stored
7543   // value.
7544   // TODO: Handle store large -> read small portion.
7545   // TODO: Handle TRUNCSTORE/LOADEXT
7546   if (ISD::isNormalLoad(N) && !LD->isVolatile()) {
7547     if (ISD::isNON_TRUNCStore(Chain.getNode())) {
7548       StoreSDNode *PrevST = cast<StoreSDNode>(Chain);
7549       if (PrevST->getBasePtr() == Ptr &&
7550           PrevST->getValue().getValueType() == N->getValueType(0))
7551       return CombineTo(N, Chain.getOperand(1), Chain);
7552     }
7553   }
7554
7555   // Try to infer better alignment information than the load already has.
7556   if (OptLevel != CodeGenOpt::None && LD->isUnindexed()) {
7557     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
7558       if (Align > LD->getMemOperand()->getBaseAlignment()) {
7559         SDValue NewLoad =
7560                DAG.getExtLoad(LD->getExtensionType(), SDLoc(N),
7561                               LD->getValueType(0),
7562                               Chain, Ptr, LD->getPointerInfo(),
7563                               LD->getMemoryVT(),
7564                               LD->isVolatile(), LD->isNonTemporal(), Align,
7565                               LD->getTBAAInfo());
7566         return CombineTo(N, NewLoad, SDValue(NewLoad.getNode(), 1), true);
7567       }
7568     }
7569   }
7570
7571   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA :
7572     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
7573   if (UseAA) {
7574     // Walk up chain skipping non-aliasing memory nodes.
7575     SDValue BetterChain = FindBetterChain(N, Chain);
7576
7577     // If there is a better chain.
7578     if (Chain != BetterChain) {
7579       SDValue ReplLoad;
7580
7581       // Replace the chain to void dependency.
7582       if (LD->getExtensionType() == ISD::NON_EXTLOAD) {
7583         ReplLoad = DAG.getLoad(N->getValueType(0), SDLoc(LD),
7584                                BetterChain, Ptr, LD->getMemOperand());
7585       } else {
7586         ReplLoad = DAG.getExtLoad(LD->getExtensionType(), SDLoc(LD),
7587                                   LD->getValueType(0),
7588                                   BetterChain, Ptr, LD->getMemoryVT(),
7589                                   LD->getMemOperand());
7590       }
7591
7592       // Create token factor to keep old chain connected.
7593       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
7594                                   MVT::Other, Chain, ReplLoad.getValue(1));
7595
7596       // Make sure the new and old chains are cleaned up.
7597       AddToWorkList(Token.getNode());
7598
7599       // Replace uses with load result and token factor. Don't add users
7600       // to work list.
7601       return CombineTo(N, ReplLoad.getValue(0), Token, false);
7602     }
7603   }
7604
7605   // Try transforming N to an indexed load.
7606   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
7607     return SDValue(N, 0);
7608
7609   // Try to slice up N to more direct loads if the slices are mapped to
7610   // different register banks or pairing can take place.
7611   if (SliceUpLoad(N))
7612     return SDValue(N, 0);
7613
7614   return SDValue();
7615 }
7616
7617 namespace {
7618 /// \brief Helper structure used to slice a load in smaller loads.
7619 /// Basically a slice is obtained from the following sequence:
7620 /// Origin = load Ty1, Base
7621 /// Shift = srl Ty1 Origin, CstTy Amount
7622 /// Inst = trunc Shift to Ty2
7623 ///
7624 /// Then, it will be rewriten into:
7625 /// Slice = load SliceTy, Base + SliceOffset
7626 /// [Inst = zext Slice to Ty2], only if SliceTy <> Ty2
7627 ///
7628 /// SliceTy is deduced from the number of bits that are actually used to
7629 /// build Inst.
7630 struct LoadedSlice {
7631   /// \brief Helper structure used to compute the cost of a slice.
7632   struct Cost {
7633     /// Are we optimizing for code size.
7634     bool ForCodeSize;
7635     /// Various cost.
7636     unsigned Loads;
7637     unsigned Truncates;
7638     unsigned CrossRegisterBanksCopies;
7639     unsigned ZExts;
7640     unsigned Shift;
7641
7642     Cost(bool ForCodeSize = false)
7643         : ForCodeSize(ForCodeSize), Loads(0), Truncates(0),
7644           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {}
7645
7646     /// \brief Get the cost of one isolated slice.
7647     Cost(const LoadedSlice &LS, bool ForCodeSize = false)
7648         : ForCodeSize(ForCodeSize), Loads(1), Truncates(0),
7649           CrossRegisterBanksCopies(0), ZExts(0), Shift(0) {
7650       EVT TruncType = LS.Inst->getValueType(0);
7651       EVT LoadedType = LS.getLoadedType();
7652       if (TruncType != LoadedType &&
7653           !LS.DAG->getTargetLoweringInfo().isZExtFree(LoadedType, TruncType))
7654         ZExts = 1;
7655     }
7656
7657     /// \brief Account for slicing gain in the current cost.
7658     /// Slicing provide a few gains like removing a shift or a
7659     /// truncate. This method allows to grow the cost of the original
7660     /// load with the gain from this slice.
7661     void addSliceGain(const LoadedSlice &LS) {
7662       // Each slice saves a truncate.
7663       const TargetLowering &TLI = LS.DAG->getTargetLoweringInfo();
7664       if (!TLI.isTruncateFree(LS.Inst->getValueType(0),
7665                               LS.Inst->getOperand(0).getValueType()))
7666         ++Truncates;
7667       // If there is a shift amount, this slice gets rid of it.
7668       if (LS.Shift)
7669         ++Shift;
7670       // If this slice can merge a cross register bank copy, account for it.
7671       if (LS.canMergeExpensiveCrossRegisterBankCopy())
7672         ++CrossRegisterBanksCopies;
7673     }
7674
7675     Cost &operator+=(const Cost &RHS) {
7676       Loads += RHS.Loads;
7677       Truncates += RHS.Truncates;
7678       CrossRegisterBanksCopies += RHS.CrossRegisterBanksCopies;
7679       ZExts += RHS.ZExts;
7680       Shift += RHS.Shift;
7681       return *this;
7682     }
7683
7684     bool operator==(const Cost &RHS) const {
7685       return Loads == RHS.Loads && Truncates == RHS.Truncates &&
7686              CrossRegisterBanksCopies == RHS.CrossRegisterBanksCopies &&
7687              ZExts == RHS.ZExts && Shift == RHS.Shift;
7688     }
7689
7690     bool operator!=(const Cost &RHS) const { return !(*this == RHS); }
7691
7692     bool operator<(const Cost &RHS) const {
7693       // Assume cross register banks copies are as expensive as loads.
7694       // FIXME: Do we want some more target hooks?
7695       unsigned ExpensiveOpsLHS = Loads + CrossRegisterBanksCopies;
7696       unsigned ExpensiveOpsRHS = RHS.Loads + RHS.CrossRegisterBanksCopies;
7697       // Unless we are optimizing for code size, consider the
7698       // expensive operation first.
7699       if (!ForCodeSize && ExpensiveOpsLHS != ExpensiveOpsRHS)
7700         return ExpensiveOpsLHS < ExpensiveOpsRHS;
7701       return (Truncates + ZExts + Shift + ExpensiveOpsLHS) <
7702              (RHS.Truncates + RHS.ZExts + RHS.Shift + ExpensiveOpsRHS);
7703     }
7704
7705     bool operator>(const Cost &RHS) const { return RHS < *this; }
7706
7707     bool operator<=(const Cost &RHS) const { return !(RHS < *this); }
7708
7709     bool operator>=(const Cost &RHS) const { return !(*this < RHS); }
7710   };
7711   // The last instruction that represent the slice. This should be a
7712   // truncate instruction.
7713   SDNode *Inst;
7714   // The original load instruction.
7715   LoadSDNode *Origin;
7716   // The right shift amount in bits from the original load.
7717   unsigned Shift;
7718   // The DAG from which Origin came from.
7719   // This is used to get some contextual information about legal types, etc.
7720   SelectionDAG *DAG;
7721
7722   LoadedSlice(SDNode *Inst = NULL, LoadSDNode *Origin = NULL,
7723               unsigned Shift = 0, SelectionDAG *DAG = NULL)
7724       : Inst(Inst), Origin(Origin), Shift(Shift), DAG(DAG) {}
7725
7726   LoadedSlice(const LoadedSlice &LS)
7727       : Inst(LS.Inst), Origin(LS.Origin), Shift(LS.Shift), DAG(LS.DAG) {}
7728
7729   /// \brief Get the bits used in a chunk of bits \p BitWidth large.
7730   /// \return Result is \p BitWidth and has used bits set to 1 and
7731   ///         not used bits set to 0.
7732   APInt getUsedBits() const {
7733     // Reproduce the trunc(lshr) sequence:
7734     // - Start from the truncated value.
7735     // - Zero extend to the desired bit width.
7736     // - Shift left.
7737     assert(Origin && "No original load to compare against.");
7738     unsigned BitWidth = Origin->getValueSizeInBits(0);
7739     assert(Inst && "This slice is not bound to an instruction");
7740     assert(Inst->getValueSizeInBits(0) <= BitWidth &&
7741            "Extracted slice is bigger than the whole type!");
7742     APInt UsedBits(Inst->getValueSizeInBits(0), 0);
7743     UsedBits.setAllBits();
7744     UsedBits = UsedBits.zext(BitWidth);
7745     UsedBits <<= Shift;
7746     return UsedBits;
7747   }
7748
7749   /// \brief Get the size of the slice to be loaded in bytes.
7750   unsigned getLoadedSize() const {
7751     unsigned SliceSize = getUsedBits().countPopulation();
7752     assert(!(SliceSize & 0x7) && "Size is not a multiple of a byte.");
7753     return SliceSize / 8;
7754   }
7755
7756   /// \brief Get the type that will be loaded for this slice.
7757   /// Note: This may not be the final type for the slice.
7758   EVT getLoadedType() const {
7759     assert(DAG && "Missing context");
7760     LLVMContext &Ctxt = *DAG->getContext();
7761     return EVT::getIntegerVT(Ctxt, getLoadedSize() * 8);
7762   }
7763
7764   /// \brief Get the alignment of the load used for this slice.
7765   unsigned getAlignment() const {
7766     unsigned Alignment = Origin->getAlignment();
7767     unsigned Offset = getOffsetFromBase();
7768     if (Offset != 0)
7769       Alignment = MinAlign(Alignment, Alignment + Offset);
7770     return Alignment;
7771   }
7772
7773   /// \brief Check if this slice can be rewritten with legal operations.
7774   bool isLegal() const {
7775     // An invalid slice is not legal.
7776     if (!Origin || !Inst || !DAG)
7777       return false;
7778
7779     // Offsets are for indexed load only, we do not handle that.
7780     if (Origin->getOffset().getOpcode() != ISD::UNDEF)
7781       return false;
7782
7783     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
7784
7785     // Check that the type is legal.
7786     EVT SliceType = getLoadedType();
7787     if (!TLI.isTypeLegal(SliceType))
7788       return false;
7789
7790     // Check that the load is legal for this type.
7791     if (!TLI.isOperationLegal(ISD::LOAD, SliceType))
7792       return false;
7793
7794     // Check that the offset can be computed.
7795     // 1. Check its type.
7796     EVT PtrType = Origin->getBasePtr().getValueType();
7797     if (PtrType == MVT::Untyped || PtrType.isExtended())
7798       return false;
7799
7800     // 2. Check that it fits in the immediate.
7801     if (!TLI.isLegalAddImmediate(getOffsetFromBase()))
7802       return false;
7803
7804     // 3. Check that the computation is legal.
7805     if (!TLI.isOperationLegal(ISD::ADD, PtrType))
7806       return false;
7807
7808     // Check that the zext is legal if it needs one.
7809     EVT TruncateType = Inst->getValueType(0);
7810     if (TruncateType != SliceType &&
7811         !TLI.isOperationLegal(ISD::ZERO_EXTEND, TruncateType))
7812       return false;
7813
7814     return true;
7815   }
7816
7817   /// \brief Get the offset in bytes of this slice in the original chunk of
7818   /// bits.
7819   /// \pre DAG != NULL.
7820   uint64_t getOffsetFromBase() const {
7821     assert(DAG && "Missing context.");
7822     bool IsBigEndian =
7823         DAG->getTargetLoweringInfo().getDataLayout()->isBigEndian();
7824     assert(!(Shift & 0x7) && "Shifts not aligned on Bytes are not supported.");
7825     uint64_t Offset = Shift / 8;
7826     unsigned TySizeInBytes = Origin->getValueSizeInBits(0) / 8;
7827     assert(!(Origin->getValueSizeInBits(0) & 0x7) &&
7828            "The size of the original loaded type is not a multiple of a"
7829            " byte.");
7830     // If Offset is bigger than TySizeInBytes, it means we are loading all
7831     // zeros. This should have been optimized before in the process.
7832     assert(TySizeInBytes > Offset &&
7833            "Invalid shift amount for given loaded size");
7834     if (IsBigEndian)
7835       Offset = TySizeInBytes - Offset - getLoadedSize();
7836     return Offset;
7837   }
7838
7839   /// \brief Generate the sequence of instructions to load the slice
7840   /// represented by this object and redirect the uses of this slice to
7841   /// this new sequence of instructions.
7842   /// \pre this->Inst && this->Origin are valid Instructions and this
7843   /// object passed the legal check: LoadedSlice::isLegal returned true.
7844   /// \return The last instruction of the sequence used to load the slice.
7845   SDValue loadSlice() const {
7846     assert(Inst && Origin && "Unable to replace a non-existing slice.");
7847     const SDValue &OldBaseAddr = Origin->getBasePtr();
7848     SDValue BaseAddr = OldBaseAddr;
7849     // Get the offset in that chunk of bytes w.r.t. the endianess.
7850     int64_t Offset = static_cast<int64_t>(getOffsetFromBase());
7851     assert(Offset >= 0 && "Offset too big to fit in int64_t!");
7852     if (Offset) {
7853       // BaseAddr = BaseAddr + Offset.
7854       EVT ArithType = BaseAddr.getValueType();
7855       BaseAddr = DAG->getNode(ISD::ADD, SDLoc(Origin), ArithType, BaseAddr,
7856                               DAG->getConstant(Offset, ArithType));
7857     }
7858
7859     // Create the type of the loaded slice according to its size.
7860     EVT SliceType = getLoadedType();
7861
7862     // Create the load for the slice.
7863     SDValue LastInst = DAG->getLoad(
7864         SliceType, SDLoc(Origin), Origin->getChain(), BaseAddr,
7865         Origin->getPointerInfo().getWithOffset(Offset), Origin->isVolatile(),
7866         Origin->isNonTemporal(), Origin->isInvariant(), getAlignment());
7867     // If the final type is not the same as the loaded type, this means that
7868     // we have to pad with zero. Create a zero extend for that.
7869     EVT FinalType = Inst->getValueType(0);
7870     if (SliceType != FinalType)
7871       LastInst =
7872           DAG->getNode(ISD::ZERO_EXTEND, SDLoc(LastInst), FinalType, LastInst);
7873     return LastInst;
7874   }
7875
7876   /// \brief Check if this slice can be merged with an expensive cross register
7877   /// bank copy. E.g.,
7878   /// i = load i32
7879   /// f = bitcast i32 i to float
7880   bool canMergeExpensiveCrossRegisterBankCopy() const {
7881     if (!Inst || !Inst->hasOneUse())
7882       return false;
7883     SDNode *Use = *Inst->use_begin();
7884     if (Use->getOpcode() != ISD::BITCAST)
7885       return false;
7886     assert(DAG && "Missing context");
7887     const TargetLowering &TLI = DAG->getTargetLoweringInfo();
7888     EVT ResVT = Use->getValueType(0);
7889     const TargetRegisterClass *ResRC = TLI.getRegClassFor(ResVT.getSimpleVT());
7890     const TargetRegisterClass *ArgRC =
7891         TLI.getRegClassFor(Use->getOperand(0).getValueType().getSimpleVT());
7892     if (ArgRC == ResRC || !TLI.isOperationLegal(ISD::LOAD, ResVT))
7893       return false;
7894
7895     // At this point, we know that we perform a cross-register-bank copy.
7896     // Check if it is expensive.
7897     const TargetRegisterInfo *TRI = TLI.getTargetMachine().getRegisterInfo();
7898     // Assume bitcasts are cheap, unless both register classes do not
7899     // explicitly share a common sub class.
7900     if (!TRI || TRI->getCommonSubClass(ArgRC, ResRC))
7901       return false;
7902
7903     // Check if it will be merged with the load.
7904     // 1. Check the alignment constraint.
7905     unsigned RequiredAlignment = TLI.getDataLayout()->getABITypeAlignment(
7906         ResVT.getTypeForEVT(*DAG->getContext()));
7907
7908     if (RequiredAlignment > getAlignment())
7909       return false;
7910
7911     // 2. Check that the load is a legal operation for that type.
7912     if (!TLI.isOperationLegal(ISD::LOAD, ResVT))
7913       return false;
7914
7915     // 3. Check that we do not have a zext in the way.
7916     if (Inst->getValueType(0) != getLoadedType())
7917       return false;
7918
7919     return true;
7920   }
7921 };
7922 }
7923
7924 /// \brief Sorts LoadedSlice according to their offset.
7925 struct LoadedSliceSorter {
7926   bool operator()(const LoadedSlice &LHS, const LoadedSlice &RHS) {
7927     assert(LHS.Origin == RHS.Origin && "Different bases not implemented.");
7928     return LHS.getOffsetFromBase() < RHS.getOffsetFromBase();
7929   }
7930 };
7931
7932 /// \brief Check that all bits set in \p UsedBits form a dense region, i.e.,
7933 /// \p UsedBits looks like 0..0 1..1 0..0.
7934 static bool areUsedBitsDense(const APInt &UsedBits) {
7935   // If all the bits are one, this is dense!
7936   if (UsedBits.isAllOnesValue())
7937     return true;
7938
7939   // Get rid of the unused bits on the right.
7940   APInt NarrowedUsedBits = UsedBits.lshr(UsedBits.countTrailingZeros());
7941   // Get rid of the unused bits on the left.
7942   if (NarrowedUsedBits.countLeadingZeros())
7943     NarrowedUsedBits = NarrowedUsedBits.trunc(NarrowedUsedBits.getActiveBits());
7944   // Check that the chunk of bits is completely used.
7945   return NarrowedUsedBits.isAllOnesValue();
7946 }
7947
7948 /// \brief Check whether or not \p First and \p Second are next to each other
7949 /// in memory. This means that there is no hole between the bits loaded
7950 /// by \p First and the bits loaded by \p Second.
7951 static bool areSlicesNextToEachOther(const LoadedSlice &First,
7952                                      const LoadedSlice &Second) {
7953   assert(First.Origin == Second.Origin && First.Origin &&
7954          "Unable to match different memory origins.");
7955   APInt UsedBits = First.getUsedBits();
7956   assert((UsedBits & Second.getUsedBits()) == 0 &&
7957          "Slices are not supposed to overlap.");
7958   UsedBits |= Second.getUsedBits();
7959   return areUsedBitsDense(UsedBits);
7960 }
7961
7962 /// \brief Adjust the \p GlobalLSCost according to the target
7963 /// paring capabilities and the layout of the slices.
7964 /// \pre \p GlobalLSCost should account for at least as many loads as
7965 /// there is in the slices in \p LoadedSlices.
7966 static void adjustCostForPairing(SmallVectorImpl<LoadedSlice> &LoadedSlices,
7967                                  LoadedSlice::Cost &GlobalLSCost) {
7968   unsigned NumberOfSlices = LoadedSlices.size();
7969   // If there is less than 2 elements, no pairing is possible.
7970   if (NumberOfSlices < 2)
7971     return;
7972
7973   // Sort the slices so that elements that are likely to be next to each
7974   // other in memory are next to each other in the list.
7975   std::sort(LoadedSlices.begin(), LoadedSlices.end(), LoadedSliceSorter());
7976   const TargetLowering &TLI = LoadedSlices[0].DAG->getTargetLoweringInfo();
7977   // First (resp. Second) is the first (resp. Second) potentially candidate
7978   // to be placed in a paired load.
7979   const LoadedSlice *First = NULL;
7980   const LoadedSlice *Second = NULL;
7981   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice,
7982                 // Set the beginning of the pair.
7983                                                            First = Second) {
7984
7985     Second = &LoadedSlices[CurrSlice];
7986
7987     // If First is NULL, it means we start a new pair.
7988     // Get to the next slice.
7989     if (!First)
7990       continue;
7991
7992     EVT LoadedType = First->getLoadedType();
7993
7994     // If the types of the slices are different, we cannot pair them.
7995     if (LoadedType != Second->getLoadedType())
7996       continue;
7997
7998     // Check if the target supplies paired loads for this type.
7999     unsigned RequiredAlignment = 0;
8000     if (!TLI.hasPairedLoad(LoadedType, RequiredAlignment)) {
8001       // move to the next pair, this type is hopeless.
8002       Second = NULL;
8003       continue;
8004     }
8005     // Check if we meet the alignment requirement.
8006     if (RequiredAlignment > First->getAlignment())
8007       continue;
8008
8009     // Check that both loads are next to each other in memory.
8010     if (!areSlicesNextToEachOther(*First, *Second))
8011       continue;
8012
8013     assert(GlobalLSCost.Loads > 0 && "We save more loads than we created!");
8014     --GlobalLSCost.Loads;
8015     // Move to the next pair.
8016     Second = NULL;
8017   }
8018 }
8019
8020 /// \brief Check the profitability of all involved LoadedSlice.
8021 /// Currently, it is considered profitable if there is exactly two
8022 /// involved slices (1) which are (2) next to each other in memory, and
8023 /// whose cost (\see LoadedSlice::Cost) is smaller than the original load (3).
8024 ///
8025 /// Note: The order of the elements in \p LoadedSlices may be modified, but not
8026 /// the elements themselves.
8027 ///
8028 /// FIXME: When the cost model will be mature enough, we can relax
8029 /// constraints (1) and (2).
8030 static bool isSlicingProfitable(SmallVectorImpl<LoadedSlice> &LoadedSlices,
8031                                 const APInt &UsedBits, bool ForCodeSize) {
8032   unsigned NumberOfSlices = LoadedSlices.size();
8033   if (StressLoadSlicing)
8034     return NumberOfSlices > 1;
8035
8036   // Check (1).
8037   if (NumberOfSlices != 2)
8038     return false;
8039
8040   // Check (2).
8041   if (!areUsedBitsDense(UsedBits))
8042     return false;
8043
8044   // Check (3).
8045   LoadedSlice::Cost OrigCost(ForCodeSize), GlobalSlicingCost(ForCodeSize);
8046   // The original code has one big load.
8047   OrigCost.Loads = 1;
8048   for (unsigned CurrSlice = 0; CurrSlice < NumberOfSlices; ++CurrSlice) {
8049     const LoadedSlice &LS = LoadedSlices[CurrSlice];
8050     // Accumulate the cost of all the slices.
8051     LoadedSlice::Cost SliceCost(LS, ForCodeSize);
8052     GlobalSlicingCost += SliceCost;
8053
8054     // Account as cost in the original configuration the gain obtained
8055     // with the current slices.
8056     OrigCost.addSliceGain(LS);
8057   }
8058
8059   // If the target supports paired load, adjust the cost accordingly.
8060   adjustCostForPairing(LoadedSlices, GlobalSlicingCost);
8061   return OrigCost > GlobalSlicingCost;
8062 }
8063
8064 /// \brief If the given load, \p LI, is used only by trunc or trunc(lshr)
8065 /// operations, split it in the various pieces being extracted.
8066 ///
8067 /// This sort of thing is introduced by SROA.
8068 /// This slicing takes care not to insert overlapping loads.
8069 /// \pre LI is a simple load (i.e., not an atomic or volatile load).
8070 bool DAGCombiner::SliceUpLoad(SDNode *N) {
8071   if (Level < AfterLegalizeDAG)
8072     return false;
8073
8074   LoadSDNode *LD = cast<LoadSDNode>(N);
8075   if (LD->isVolatile() || !ISD::isNormalLoad(LD) ||
8076       !LD->getValueType(0).isInteger())
8077     return false;
8078
8079   // Keep track of already used bits to detect overlapping values.
8080   // In that case, we will just abort the transformation.
8081   APInt UsedBits(LD->getValueSizeInBits(0), 0);
8082
8083   SmallVector<LoadedSlice, 4> LoadedSlices;
8084
8085   // Check if this load is used as several smaller chunks of bits.
8086   // Basically, look for uses in trunc or trunc(lshr) and record a new chain
8087   // of computation for each trunc.
8088   for (SDNode::use_iterator UI = LD->use_begin(), UIEnd = LD->use_end();
8089        UI != UIEnd; ++UI) {
8090     // Skip the uses of the chain.
8091     if (UI.getUse().getResNo() != 0)
8092       continue;
8093
8094     SDNode *User = *UI;
8095     unsigned Shift = 0;
8096
8097     // Check if this is a trunc(lshr).
8098     if (User->getOpcode() == ISD::SRL && User->hasOneUse() &&
8099         isa<ConstantSDNode>(User->getOperand(1))) {
8100       Shift = cast<ConstantSDNode>(User->getOperand(1))->getZExtValue();
8101       User = *User->use_begin();
8102     }
8103
8104     // At this point, User is a Truncate, iff we encountered, trunc or
8105     // trunc(lshr).
8106     if (User->getOpcode() != ISD::TRUNCATE)
8107       return false;
8108
8109     // The width of the type must be a power of 2 and greater than 8-bits.
8110     // Otherwise the load cannot be represented in LLVM IR.
8111     // Moreover, if we shifted with a non 8-bits multiple, the slice
8112     // will be accross several bytes. We do not support that.
8113     unsigned Width = User->getValueSizeInBits(0);
8114     if (Width < 8 || !isPowerOf2_32(Width) || (Shift & 0x7))
8115       return 0;
8116
8117     // Build the slice for this chain of computations.
8118     LoadedSlice LS(User, LD, Shift, &DAG);
8119     APInt CurrentUsedBits = LS.getUsedBits();
8120
8121     // Check if this slice overlaps with another.
8122     if ((CurrentUsedBits & UsedBits) != 0)
8123       return false;
8124     // Update the bits used globally.
8125     UsedBits |= CurrentUsedBits;
8126
8127     // Check if the new slice would be legal.
8128     if (!LS.isLegal())
8129       return false;
8130
8131     // Record the slice.
8132     LoadedSlices.push_back(LS);
8133   }
8134
8135   // Abort slicing if it does not seem to be profitable.
8136   if (!isSlicingProfitable(LoadedSlices, UsedBits, ForCodeSize))
8137     return false;
8138
8139   ++SlicedLoads;
8140
8141   // Rewrite each chain to use an independent load.
8142   // By construction, each chain can be represented by a unique load.
8143
8144   // Prepare the argument for the new token factor for all the slices.
8145   SmallVector<SDValue, 8> ArgChains;
8146   for (SmallVectorImpl<LoadedSlice>::const_iterator
8147            LSIt = LoadedSlices.begin(),
8148            LSItEnd = LoadedSlices.end();
8149        LSIt != LSItEnd; ++LSIt) {
8150     SDValue SliceInst = LSIt->loadSlice();
8151     CombineTo(LSIt->Inst, SliceInst, true);
8152     if (SliceInst.getNode()->getOpcode() != ISD::LOAD)
8153       SliceInst = SliceInst.getOperand(0);
8154     assert(SliceInst->getOpcode() == ISD::LOAD &&
8155            "It takes more than a zext to get to the loaded slice!!");
8156     ArgChains.push_back(SliceInst.getValue(1));
8157   }
8158
8159   SDValue Chain = DAG.getNode(ISD::TokenFactor, SDLoc(LD), MVT::Other,
8160                               &ArgChains[0], ArgChains.size());
8161   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), Chain);
8162   return true;
8163 }
8164
8165 /// CheckForMaskedLoad - Check to see if V is (and load (ptr), imm), where the
8166 /// load is having specific bytes cleared out.  If so, return the byte size
8167 /// being masked out and the shift amount.
8168 static std::pair<unsigned, unsigned>
8169 CheckForMaskedLoad(SDValue V, SDValue Ptr, SDValue Chain) {
8170   std::pair<unsigned, unsigned> Result(0, 0);
8171
8172   // Check for the structure we're looking for.
8173   if (V->getOpcode() != ISD::AND ||
8174       !isa<ConstantSDNode>(V->getOperand(1)) ||
8175       !ISD::isNormalLoad(V->getOperand(0).getNode()))
8176     return Result;
8177
8178   // Check the chain and pointer.
8179   LoadSDNode *LD = cast<LoadSDNode>(V->getOperand(0));
8180   if (LD->getBasePtr() != Ptr) return Result;  // Not from same pointer.
8181
8182   // The store should be chained directly to the load or be an operand of a
8183   // tokenfactor.
8184   if (LD == Chain.getNode())
8185     ; // ok.
8186   else if (Chain->getOpcode() != ISD::TokenFactor)
8187     return Result; // Fail.
8188   else {
8189     bool isOk = false;
8190     for (unsigned i = 0, e = Chain->getNumOperands(); i != e; ++i)
8191       if (Chain->getOperand(i).getNode() == LD) {
8192         isOk = true;
8193         break;
8194       }
8195     if (!isOk) return Result;
8196   }
8197
8198   // This only handles simple types.
8199   if (V.getValueType() != MVT::i16 &&
8200       V.getValueType() != MVT::i32 &&
8201       V.getValueType() != MVT::i64)
8202     return Result;
8203
8204   // Check the constant mask.  Invert it so that the bits being masked out are
8205   // 0 and the bits being kept are 1.  Use getSExtValue so that leading bits
8206   // follow the sign bit for uniformity.
8207   uint64_t NotMask = ~cast<ConstantSDNode>(V->getOperand(1))->getSExtValue();
8208   unsigned NotMaskLZ = countLeadingZeros(NotMask);
8209   if (NotMaskLZ & 7) return Result;  // Must be multiple of a byte.
8210   unsigned NotMaskTZ = countTrailingZeros(NotMask);
8211   if (NotMaskTZ & 7) return Result;  // Must be multiple of a byte.
8212   if (NotMaskLZ == 64) return Result;  // All zero mask.
8213
8214   // See if we have a continuous run of bits.  If so, we have 0*1+0*
8215   if (CountTrailingOnes_64(NotMask >> NotMaskTZ)+NotMaskTZ+NotMaskLZ != 64)
8216     return Result;
8217
8218   // Adjust NotMaskLZ down to be from the actual size of the int instead of i64.
8219   if (V.getValueType() != MVT::i64 && NotMaskLZ)
8220     NotMaskLZ -= 64-V.getValueSizeInBits();
8221
8222   unsigned MaskedBytes = (V.getValueSizeInBits()-NotMaskLZ-NotMaskTZ)/8;
8223   switch (MaskedBytes) {
8224   case 1:
8225   case 2:
8226   case 4: break;
8227   default: return Result; // All one mask, or 5-byte mask.
8228   }
8229
8230   // Verify that the first bit starts at a multiple of mask so that the access
8231   // is aligned the same as the access width.
8232   if (NotMaskTZ && NotMaskTZ/8 % MaskedBytes) return Result;
8233
8234   Result.first = MaskedBytes;
8235   Result.second = NotMaskTZ/8;
8236   return Result;
8237 }
8238
8239
8240 /// ShrinkLoadReplaceStoreWithStore - Check to see if IVal is something that
8241 /// provides a value as specified by MaskInfo.  If so, replace the specified
8242 /// store with a narrower store of truncated IVal.
8243 static SDNode *
8244 ShrinkLoadReplaceStoreWithStore(const std::pair<unsigned, unsigned> &MaskInfo,
8245                                 SDValue IVal, StoreSDNode *St,
8246                                 DAGCombiner *DC) {
8247   unsigned NumBytes = MaskInfo.first;
8248   unsigned ByteShift = MaskInfo.second;
8249   SelectionDAG &DAG = DC->getDAG();
8250
8251   // Check to see if IVal is all zeros in the part being masked in by the 'or'
8252   // that uses this.  If not, this is not a replacement.
8253   APInt Mask = ~APInt::getBitsSet(IVal.getValueSizeInBits(),
8254                                   ByteShift*8, (ByteShift+NumBytes)*8);
8255   if (!DAG.MaskedValueIsZero(IVal, Mask)) return 0;
8256
8257   // Check that it is legal on the target to do this.  It is legal if the new
8258   // VT we're shrinking to (i8/i16/i32) is legal or we're still before type
8259   // legalization.
8260   MVT VT = MVT::getIntegerVT(NumBytes*8);
8261   if (!DC->isTypeLegal(VT))
8262     return 0;
8263
8264   // Okay, we can do this!  Replace the 'St' store with a store of IVal that is
8265   // shifted by ByteShift and truncated down to NumBytes.
8266   if (ByteShift)
8267     IVal = DAG.getNode(ISD::SRL, SDLoc(IVal), IVal.getValueType(), IVal,
8268                        DAG.getConstant(ByteShift*8,
8269                                     DC->getShiftAmountTy(IVal.getValueType())));
8270
8271   // Figure out the offset for the store and the alignment of the access.
8272   unsigned StOffset;
8273   unsigned NewAlign = St->getAlignment();
8274
8275   if (DAG.getTargetLoweringInfo().isLittleEndian())
8276     StOffset = ByteShift;
8277   else
8278     StOffset = IVal.getValueType().getStoreSize() - ByteShift - NumBytes;
8279
8280   SDValue Ptr = St->getBasePtr();
8281   if (StOffset) {
8282     Ptr = DAG.getNode(ISD::ADD, SDLoc(IVal), Ptr.getValueType(),
8283                       Ptr, DAG.getConstant(StOffset, Ptr.getValueType()));
8284     NewAlign = MinAlign(NewAlign, StOffset);
8285   }
8286
8287   // Truncate down to the new size.
8288   IVal = DAG.getNode(ISD::TRUNCATE, SDLoc(IVal), VT, IVal);
8289
8290   ++OpsNarrowed;
8291   return DAG.getStore(St->getChain(), SDLoc(St), IVal, Ptr,
8292                       St->getPointerInfo().getWithOffset(StOffset),
8293                       false, false, NewAlign).getNode();
8294 }
8295
8296
8297 /// ReduceLoadOpStoreWidth - Look for sequence of load / op / store where op is
8298 /// one of 'or', 'xor', and 'and' of immediates. If 'op' is only touching some
8299 /// of the loaded bits, try narrowing the load and store if it would end up
8300 /// being a win for performance or code size.
8301 SDValue DAGCombiner::ReduceLoadOpStoreWidth(SDNode *N) {
8302   StoreSDNode *ST  = cast<StoreSDNode>(N);
8303   if (ST->isVolatile())
8304     return SDValue();
8305
8306   SDValue Chain = ST->getChain();
8307   SDValue Value = ST->getValue();
8308   SDValue Ptr   = ST->getBasePtr();
8309   EVT VT = Value.getValueType();
8310
8311   if (ST->isTruncatingStore() || VT.isVector() || !Value.hasOneUse())
8312     return SDValue();
8313
8314   unsigned Opc = Value.getOpcode();
8315
8316   // If this is "store (or X, Y), P" and X is "(and (load P), cst)", where cst
8317   // is a byte mask indicating a consecutive number of bytes, check to see if
8318   // Y is known to provide just those bytes.  If so, we try to replace the
8319   // load + replace + store sequence with a single (narrower) store, which makes
8320   // the load dead.
8321   if (Opc == ISD::OR) {
8322     std::pair<unsigned, unsigned> MaskedLoad;
8323     MaskedLoad = CheckForMaskedLoad(Value.getOperand(0), Ptr, Chain);
8324     if (MaskedLoad.first)
8325       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
8326                                                   Value.getOperand(1), ST,this))
8327         return SDValue(NewST, 0);
8328
8329     // Or is commutative, so try swapping X and Y.
8330     MaskedLoad = CheckForMaskedLoad(Value.getOperand(1), Ptr, Chain);
8331     if (MaskedLoad.first)
8332       if (SDNode *NewST = ShrinkLoadReplaceStoreWithStore(MaskedLoad,
8333                                                   Value.getOperand(0), ST,this))
8334         return SDValue(NewST, 0);
8335   }
8336
8337   if ((Opc != ISD::OR && Opc != ISD::XOR && Opc != ISD::AND) ||
8338       Value.getOperand(1).getOpcode() != ISD::Constant)
8339     return SDValue();
8340
8341   SDValue N0 = Value.getOperand(0);
8342   if (ISD::isNormalLoad(N0.getNode()) && N0.hasOneUse() &&
8343       Chain == SDValue(N0.getNode(), 1)) {
8344     LoadSDNode *LD = cast<LoadSDNode>(N0);
8345     if (LD->getBasePtr() != Ptr ||
8346         LD->getPointerInfo().getAddrSpace() !=
8347         ST->getPointerInfo().getAddrSpace())
8348       return SDValue();
8349
8350     // Find the type to narrow it the load / op / store to.
8351     SDValue N1 = Value.getOperand(1);
8352     unsigned BitWidth = N1.getValueSizeInBits();
8353     APInt Imm = cast<ConstantSDNode>(N1)->getAPIntValue();
8354     if (Opc == ISD::AND)
8355       Imm ^= APInt::getAllOnesValue(BitWidth);
8356     if (Imm == 0 || Imm.isAllOnesValue())
8357       return SDValue();
8358     unsigned ShAmt = Imm.countTrailingZeros();
8359     unsigned MSB = BitWidth - Imm.countLeadingZeros() - 1;
8360     unsigned NewBW = NextPowerOf2(MSB - ShAmt);
8361     EVT NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
8362     while (NewBW < BitWidth &&
8363            !(TLI.isOperationLegalOrCustom(Opc, NewVT) &&
8364              TLI.isNarrowingProfitable(VT, NewVT))) {
8365       NewBW = NextPowerOf2(NewBW);
8366       NewVT = EVT::getIntegerVT(*DAG.getContext(), NewBW);
8367     }
8368     if (NewBW >= BitWidth)
8369       return SDValue();
8370
8371     // If the lsb changed does not start at the type bitwidth boundary,
8372     // start at the previous one.
8373     if (ShAmt % NewBW)
8374       ShAmt = (((ShAmt + NewBW - 1) / NewBW) * NewBW) - NewBW;
8375     APInt Mask = APInt::getBitsSet(BitWidth, ShAmt,
8376                                    std::min(BitWidth, ShAmt + NewBW));
8377     if ((Imm & Mask) == Imm) {
8378       APInt NewImm = (Imm & Mask).lshr(ShAmt).trunc(NewBW);
8379       if (Opc == ISD::AND)
8380         NewImm ^= APInt::getAllOnesValue(NewBW);
8381       uint64_t PtrOff = ShAmt / 8;
8382       // For big endian targets, we need to adjust the offset to the pointer to
8383       // load the correct bytes.
8384       if (TLI.isBigEndian())
8385         PtrOff = (BitWidth + 7 - NewBW) / 8 - PtrOff;
8386
8387       unsigned NewAlign = MinAlign(LD->getAlignment(), PtrOff);
8388       Type *NewVTTy = NewVT.getTypeForEVT(*DAG.getContext());
8389       if (NewAlign < TLI.getDataLayout()->getABITypeAlignment(NewVTTy))
8390         return SDValue();
8391
8392       SDValue NewPtr = DAG.getNode(ISD::ADD, SDLoc(LD),
8393                                    Ptr.getValueType(), Ptr,
8394                                    DAG.getConstant(PtrOff, Ptr.getValueType()));
8395       SDValue NewLD = DAG.getLoad(NewVT, SDLoc(N0),
8396                                   LD->getChain(), NewPtr,
8397                                   LD->getPointerInfo().getWithOffset(PtrOff),
8398                                   LD->isVolatile(), LD->isNonTemporal(),
8399                                   LD->isInvariant(), NewAlign,
8400                                   LD->getTBAAInfo());
8401       SDValue NewVal = DAG.getNode(Opc, SDLoc(Value), NewVT, NewLD,
8402                                    DAG.getConstant(NewImm, NewVT));
8403       SDValue NewST = DAG.getStore(Chain, SDLoc(N),
8404                                    NewVal, NewPtr,
8405                                    ST->getPointerInfo().getWithOffset(PtrOff),
8406                                    false, false, NewAlign);
8407
8408       AddToWorkList(NewPtr.getNode());
8409       AddToWorkList(NewLD.getNode());
8410       AddToWorkList(NewVal.getNode());
8411       WorkListRemover DeadNodes(*this);
8412       DAG.ReplaceAllUsesOfValueWith(N0.getValue(1), NewLD.getValue(1));
8413       ++OpsNarrowed;
8414       return NewST;
8415     }
8416   }
8417
8418   return SDValue();
8419 }
8420
8421 /// TransformFPLoadStorePair - For a given floating point load / store pair,
8422 /// if the load value isn't used by any other operations, then consider
8423 /// transforming the pair to integer load / store operations if the target
8424 /// deems the transformation profitable.
8425 SDValue DAGCombiner::TransformFPLoadStorePair(SDNode *N) {
8426   StoreSDNode *ST  = cast<StoreSDNode>(N);
8427   SDValue Chain = ST->getChain();
8428   SDValue Value = ST->getValue();
8429   if (ISD::isNormalStore(ST) && ISD::isNormalLoad(Value.getNode()) &&
8430       Value.hasOneUse() &&
8431       Chain == SDValue(Value.getNode(), 1)) {
8432     LoadSDNode *LD = cast<LoadSDNode>(Value);
8433     EVT VT = LD->getMemoryVT();
8434     if (!VT.isFloatingPoint() ||
8435         VT != ST->getMemoryVT() ||
8436         LD->isNonTemporal() ||
8437         ST->isNonTemporal() ||
8438         LD->getPointerInfo().getAddrSpace() != 0 ||
8439         ST->getPointerInfo().getAddrSpace() != 0)
8440       return SDValue();
8441
8442     EVT IntVT = EVT::getIntegerVT(*DAG.getContext(), VT.getSizeInBits());
8443     if (!TLI.isOperationLegal(ISD::LOAD, IntVT) ||
8444         !TLI.isOperationLegal(ISD::STORE, IntVT) ||
8445         !TLI.isDesirableToTransformToIntegerOp(ISD::LOAD, VT) ||
8446         !TLI.isDesirableToTransformToIntegerOp(ISD::STORE, VT))
8447       return SDValue();
8448
8449     unsigned LDAlign = LD->getAlignment();
8450     unsigned STAlign = ST->getAlignment();
8451     Type *IntVTTy = IntVT.getTypeForEVT(*DAG.getContext());
8452     unsigned ABIAlign = TLI.getDataLayout()->getABITypeAlignment(IntVTTy);
8453     if (LDAlign < ABIAlign || STAlign < ABIAlign)
8454       return SDValue();
8455
8456     SDValue NewLD = DAG.getLoad(IntVT, SDLoc(Value),
8457                                 LD->getChain(), LD->getBasePtr(),
8458                                 LD->getPointerInfo(),
8459                                 false, false, false, LDAlign);
8460
8461     SDValue NewST = DAG.getStore(NewLD.getValue(1), SDLoc(N),
8462                                  NewLD, ST->getBasePtr(),
8463                                  ST->getPointerInfo(),
8464                                  false, false, STAlign);
8465
8466     AddToWorkList(NewLD.getNode());
8467     AddToWorkList(NewST.getNode());
8468     WorkListRemover DeadNodes(*this);
8469     DAG.ReplaceAllUsesOfValueWith(Value.getValue(1), NewLD.getValue(1));
8470     ++LdStFP2Int;
8471     return NewST;
8472   }
8473
8474   return SDValue();
8475 }
8476
8477 /// Helper struct to parse and store a memory address as base + index + offset.
8478 /// We ignore sign extensions when it is safe to do so.
8479 /// The following two expressions are not equivalent. To differentiate we need
8480 /// to store whether there was a sign extension involved in the index
8481 /// computation.
8482 ///  (load (i64 add (i64 copyfromreg %c)
8483 ///                 (i64 signextend (add (i8 load %index)
8484 ///                                      (i8 1))))
8485 /// vs
8486 ///
8487 /// (load (i64 add (i64 copyfromreg %c)
8488 ///                (i64 signextend (i32 add (i32 signextend (i8 load %index))
8489 ///                                         (i32 1)))))
8490 struct BaseIndexOffset {
8491   SDValue Base;
8492   SDValue Index;
8493   int64_t Offset;
8494   bool IsIndexSignExt;
8495
8496   BaseIndexOffset() : Offset(0), IsIndexSignExt(false) {}
8497
8498   BaseIndexOffset(SDValue Base, SDValue Index, int64_t Offset,
8499                   bool IsIndexSignExt) :
8500     Base(Base), Index(Index), Offset(Offset), IsIndexSignExt(IsIndexSignExt) {}
8501
8502   bool equalBaseIndex(const BaseIndexOffset &Other) {
8503     return Other.Base == Base && Other.Index == Index &&
8504       Other.IsIndexSignExt == IsIndexSignExt;
8505   }
8506
8507   /// Parses tree in Ptr for base, index, offset addresses.
8508   static BaseIndexOffset match(SDValue Ptr) {
8509     bool IsIndexSignExt = false;
8510
8511     // We only can pattern match BASE + INDEX + OFFSET. If Ptr is not an ADD
8512     // instruction, then it could be just the BASE or everything else we don't
8513     // know how to handle. Just use Ptr as BASE and give up.
8514     if (Ptr->getOpcode() != ISD::ADD)
8515       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
8516
8517     // We know that we have at least an ADD instruction. Try to pattern match
8518     // the simple case of BASE + OFFSET.
8519     if (isa<ConstantSDNode>(Ptr->getOperand(1))) {
8520       int64_t Offset = cast<ConstantSDNode>(Ptr->getOperand(1))->getSExtValue();
8521       return  BaseIndexOffset(Ptr->getOperand(0), SDValue(), Offset,
8522                               IsIndexSignExt);
8523     }
8524
8525     // Inside a loop the current BASE pointer is calculated using an ADD and a
8526     // MUL instruction. In this case Ptr is the actual BASE pointer.
8527     // (i64 add (i64 %array_ptr)
8528     //          (i64 mul (i64 %induction_var)
8529     //                   (i64 %element_size)))
8530     if (Ptr->getOperand(1)->getOpcode() == ISD::MUL)
8531       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
8532
8533     // Look at Base + Index + Offset cases.
8534     SDValue Base = Ptr->getOperand(0);
8535     SDValue IndexOffset = Ptr->getOperand(1);
8536
8537     // Skip signextends.
8538     if (IndexOffset->getOpcode() == ISD::SIGN_EXTEND) {
8539       IndexOffset = IndexOffset->getOperand(0);
8540       IsIndexSignExt = true;
8541     }
8542
8543     // Either the case of Base + Index (no offset) or something else.
8544     if (IndexOffset->getOpcode() != ISD::ADD)
8545       return BaseIndexOffset(Base, IndexOffset, 0, IsIndexSignExt);
8546
8547     // Now we have the case of Base + Index + offset.
8548     SDValue Index = IndexOffset->getOperand(0);
8549     SDValue Offset = IndexOffset->getOperand(1);
8550
8551     if (!isa<ConstantSDNode>(Offset))
8552       return BaseIndexOffset(Ptr, SDValue(), 0, IsIndexSignExt);
8553
8554     // Ignore signextends.
8555     if (Index->getOpcode() == ISD::SIGN_EXTEND) {
8556       Index = Index->getOperand(0);
8557       IsIndexSignExt = true;
8558     } else IsIndexSignExt = false;
8559
8560     int64_t Off = cast<ConstantSDNode>(Offset)->getSExtValue();
8561     return BaseIndexOffset(Base, Index, Off, IsIndexSignExt);
8562   }
8563 };
8564
8565 /// Holds a pointer to an LSBaseSDNode as well as information on where it
8566 /// is located in a sequence of memory operations connected by a chain.
8567 struct MemOpLink {
8568   MemOpLink (LSBaseSDNode *N, int64_t Offset, unsigned Seq):
8569     MemNode(N), OffsetFromBase(Offset), SequenceNum(Seq) { }
8570   // Ptr to the mem node.
8571   LSBaseSDNode *MemNode;
8572   // Offset from the base ptr.
8573   int64_t OffsetFromBase;
8574   // What is the sequence number of this mem node.
8575   // Lowest mem operand in the DAG starts at zero.
8576   unsigned SequenceNum;
8577 };
8578
8579 /// Sorts store nodes in a link according to their offset from a shared
8580 // base ptr.
8581 struct ConsecutiveMemoryChainSorter {
8582   bool operator()(MemOpLink LHS, MemOpLink RHS) {
8583     return LHS.OffsetFromBase < RHS.OffsetFromBase;
8584   }
8585 };
8586
8587 bool DAGCombiner::MergeConsecutiveStores(StoreSDNode* St) {
8588   EVT MemVT = St->getMemoryVT();
8589   int64_t ElementSizeBytes = MemVT.getSizeInBits()/8;
8590   bool NoVectors = DAG.getMachineFunction().getFunction()->getAttributes().
8591     hasAttribute(AttributeSet::FunctionIndex, Attribute::NoImplicitFloat);
8592
8593   // Don't merge vectors into wider inputs.
8594   if (MemVT.isVector() || !MemVT.isSimple())
8595     return false;
8596
8597   // Perform an early exit check. Do not bother looking at stored values that
8598   // are not constants or loads.
8599   SDValue StoredVal = St->getValue();
8600   bool IsLoadSrc = isa<LoadSDNode>(StoredVal);
8601   if (!isa<ConstantSDNode>(StoredVal) && !isa<ConstantFPSDNode>(StoredVal) &&
8602       !IsLoadSrc)
8603     return false;
8604
8605   // Only look at ends of store sequences.
8606   SDValue Chain = SDValue(St, 1);
8607   if (Chain->hasOneUse() && Chain->use_begin()->getOpcode() == ISD::STORE)
8608     return false;
8609
8610   // This holds the base pointer, index, and the offset in bytes from the base
8611   // pointer.
8612   BaseIndexOffset BasePtr = BaseIndexOffset::match(St->getBasePtr());
8613
8614   // We must have a base and an offset.
8615   if (!BasePtr.Base.getNode())
8616     return false;
8617
8618   // Do not handle stores to undef base pointers.
8619   if (BasePtr.Base.getOpcode() == ISD::UNDEF)
8620     return false;
8621
8622   // Save the LoadSDNodes that we find in the chain.
8623   // We need to make sure that these nodes do not interfere with
8624   // any of the store nodes.
8625   SmallVector<LSBaseSDNode*, 8> AliasLoadNodes;
8626
8627   // Save the StoreSDNodes that we find in the chain.
8628   SmallVector<MemOpLink, 8> StoreNodes;
8629
8630   // Walk up the chain and look for nodes with offsets from the same
8631   // base pointer. Stop when reaching an instruction with a different kind
8632   // or instruction which has a different base pointer.
8633   unsigned Seq = 0;
8634   StoreSDNode *Index = St;
8635   while (Index) {
8636     // If the chain has more than one use, then we can't reorder the mem ops.
8637     if (Index != St && !SDValue(Index, 1)->hasOneUse())
8638       break;
8639
8640     // Find the base pointer and offset for this memory node.
8641     BaseIndexOffset Ptr = BaseIndexOffset::match(Index->getBasePtr());
8642
8643     // Check that the base pointer is the same as the original one.
8644     if (!Ptr.equalBaseIndex(BasePtr))
8645       break;
8646
8647     // Check that the alignment is the same.
8648     if (Index->getAlignment() != St->getAlignment())
8649       break;
8650
8651     // The memory operands must not be volatile.
8652     if (Index->isVolatile() || Index->isIndexed())
8653       break;
8654
8655     // No truncation.
8656     if (StoreSDNode *St = dyn_cast<StoreSDNode>(Index))
8657       if (St->isTruncatingStore())
8658         break;
8659
8660     // The stored memory type must be the same.
8661     if (Index->getMemoryVT() != MemVT)
8662       break;
8663
8664     // We do not allow unaligned stores because we want to prevent overriding
8665     // stores.
8666     if (Index->getAlignment()*8 != MemVT.getSizeInBits())
8667       break;
8668
8669     // We found a potential memory operand to merge.
8670     StoreNodes.push_back(MemOpLink(Index, Ptr.Offset, Seq++));
8671
8672     // Find the next memory operand in the chain. If the next operand in the
8673     // chain is a store then move up and continue the scan with the next
8674     // memory operand. If the next operand is a load save it and use alias
8675     // information to check if it interferes with anything.
8676     SDNode *NextInChain = Index->getChain().getNode();
8677     while (1) {
8678       if (StoreSDNode *STn = dyn_cast<StoreSDNode>(NextInChain)) {
8679         // We found a store node. Use it for the next iteration.
8680         Index = STn;
8681         break;
8682       } else if (LoadSDNode *Ldn = dyn_cast<LoadSDNode>(NextInChain)) {
8683         // Save the load node for later. Continue the scan.
8684         AliasLoadNodes.push_back(Ldn);
8685         NextInChain = Ldn->getChain().getNode();
8686         continue;
8687       } else {
8688         Index = NULL;
8689         break;
8690       }
8691     }
8692   }
8693
8694   // Check if there is anything to merge.
8695   if (StoreNodes.size() < 2)
8696     return false;
8697
8698   // Sort the memory operands according to their distance from the base pointer.
8699   std::sort(StoreNodes.begin(), StoreNodes.end(),
8700             ConsecutiveMemoryChainSorter());
8701
8702   // Scan the memory operations on the chain and find the first non-consecutive
8703   // store memory address.
8704   unsigned LastConsecutiveStore = 0;
8705   int64_t StartAddress = StoreNodes[0].OffsetFromBase;
8706   for (unsigned i = 0, e = StoreNodes.size(); i < e; ++i) {
8707
8708     // Check that the addresses are consecutive starting from the second
8709     // element in the list of stores.
8710     if (i > 0) {
8711       int64_t CurrAddress = StoreNodes[i].OffsetFromBase;
8712       if (CurrAddress - StartAddress != (ElementSizeBytes * i))
8713         break;
8714     }
8715
8716     bool Alias = false;
8717     // Check if this store interferes with any of the loads that we found.
8718     for (unsigned ld = 0, lde = AliasLoadNodes.size(); ld < lde; ++ld)
8719       if (isAlias(AliasLoadNodes[ld], StoreNodes[i].MemNode)) {
8720         Alias = true;
8721         break;
8722       }
8723     // We found a load that alias with this store. Stop the sequence.
8724     if (Alias)
8725       break;
8726
8727     // Mark this node as useful.
8728     LastConsecutiveStore = i;
8729   }
8730
8731   // The node with the lowest store address.
8732   LSBaseSDNode *FirstInChain = StoreNodes[0].MemNode;
8733
8734   // Store the constants into memory as one consecutive store.
8735   if (!IsLoadSrc) {
8736     unsigned LastLegalType = 0;
8737     unsigned LastLegalVectorType = 0;
8738     bool NonZero = false;
8739     for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
8740       StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
8741       SDValue StoredVal = St->getValue();
8742
8743       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(StoredVal)) {
8744         NonZero |= !C->isNullValue();
8745       } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(StoredVal)) {
8746         NonZero |= !C->getConstantFPValue()->isNullValue();
8747       } else {
8748         // Non constant.
8749         break;
8750       }
8751
8752       // Find a legal type for the constant store.
8753       unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
8754       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
8755       if (TLI.isTypeLegal(StoreTy))
8756         LastLegalType = i+1;
8757       // Or check whether a truncstore is legal.
8758       else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
8759                TargetLowering::TypePromoteInteger) {
8760         EVT LegalizedStoredValueTy =
8761           TLI.getTypeToTransformTo(*DAG.getContext(), StoredVal.getValueType());
8762         if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy))
8763           LastLegalType = i+1;
8764       }
8765
8766       // Find a legal type for the vector store.
8767       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
8768       if (TLI.isTypeLegal(Ty))
8769         LastLegalVectorType = i + 1;
8770     }
8771
8772     // We only use vectors if the constant is known to be zero and the
8773     // function is not marked with the noimplicitfloat attribute.
8774     if (NonZero || NoVectors)
8775       LastLegalVectorType = 0;
8776
8777     // Check if we found a legal integer type to store.
8778     if (LastLegalType == 0 && LastLegalVectorType == 0)
8779       return false;
8780
8781     bool UseVector = (LastLegalVectorType > LastLegalType) && !NoVectors;
8782     unsigned NumElem = UseVector ? LastLegalVectorType : LastLegalType;
8783
8784     // Make sure we have something to merge.
8785     if (NumElem < 2)
8786       return false;
8787
8788     unsigned EarliestNodeUsed = 0;
8789     for (unsigned i=0; i < NumElem; ++i) {
8790       // Find a chain for the new wide-store operand. Notice that some
8791       // of the store nodes that we found may not be selected for inclusion
8792       // in the wide store. The chain we use needs to be the chain of the
8793       // earliest store node which is *used* and replaced by the wide store.
8794       if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
8795         EarliestNodeUsed = i;
8796     }
8797
8798     // The earliest Node in the DAG.
8799     LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
8800     SDLoc DL(StoreNodes[0].MemNode);
8801
8802     SDValue StoredVal;
8803     if (UseVector) {
8804       // Find a legal type for the vector store.
8805       EVT Ty = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
8806       assert(TLI.isTypeLegal(Ty) && "Illegal vector store");
8807       StoredVal = DAG.getConstant(0, Ty);
8808     } else {
8809       unsigned StoreBW = NumElem * ElementSizeBytes * 8;
8810       APInt StoreInt(StoreBW, 0);
8811
8812       // Construct a single integer constant which is made of the smaller
8813       // constant inputs.
8814       bool IsLE = TLI.isLittleEndian();
8815       for (unsigned i = 0; i < NumElem ; ++i) {
8816         unsigned Idx = IsLE ?(NumElem - 1 - i) : i;
8817         StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[Idx].MemNode);
8818         SDValue Val = St->getValue();
8819         StoreInt<<=ElementSizeBytes*8;
8820         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Val)) {
8821           StoreInt|=C->getAPIntValue().zext(StoreBW);
8822         } else if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(Val)) {
8823           StoreInt|= C->getValueAPF().bitcastToAPInt().zext(StoreBW);
8824         } else {
8825           assert(false && "Invalid constant element type");
8826         }
8827       }
8828
8829       // Create the new Load and Store operations.
8830       EVT StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
8831       StoredVal = DAG.getConstant(StoreInt, StoreTy);
8832     }
8833
8834     SDValue NewStore = DAG.getStore(EarliestOp->getChain(), DL, StoredVal,
8835                                     FirstInChain->getBasePtr(),
8836                                     FirstInChain->getPointerInfo(),
8837                                     false, false,
8838                                     FirstInChain->getAlignment());
8839
8840     // Replace the first store with the new store
8841     CombineTo(EarliestOp, NewStore);
8842     // Erase all other stores.
8843     for (unsigned i = 0; i < NumElem ; ++i) {
8844       if (StoreNodes[i].MemNode == EarliestOp)
8845         continue;
8846       StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
8847       // ReplaceAllUsesWith will replace all uses that existed when it was
8848       // called, but graph optimizations may cause new ones to appear. For
8849       // example, the case in pr14333 looks like
8850       //
8851       //  St's chain -> St -> another store -> X
8852       //
8853       // And the only difference from St to the other store is the chain.
8854       // When we change it's chain to be St's chain they become identical,
8855       // get CSEed and the net result is that X is now a use of St.
8856       // Since we know that St is redundant, just iterate.
8857       while (!St->use_empty())
8858         DAG.ReplaceAllUsesWith(SDValue(St, 0), St->getChain());
8859       removeFromWorkList(St);
8860       DAG.DeleteNode(St);
8861     }
8862
8863     return true;
8864   }
8865
8866   // Below we handle the case of multiple consecutive stores that
8867   // come from multiple consecutive loads. We merge them into a single
8868   // wide load and a single wide store.
8869
8870   // Look for load nodes which are used by the stored values.
8871   SmallVector<MemOpLink, 8> LoadNodes;
8872
8873   // Find acceptable loads. Loads need to have the same chain (token factor),
8874   // must not be zext, volatile, indexed, and they must be consecutive.
8875   BaseIndexOffset LdBasePtr;
8876   for (unsigned i=0; i<LastConsecutiveStore+1; ++i) {
8877     StoreSDNode *St  = cast<StoreSDNode>(StoreNodes[i].MemNode);
8878     LoadSDNode *Ld = dyn_cast<LoadSDNode>(St->getValue());
8879     if (!Ld) break;
8880
8881     // Loads must only have one use.
8882     if (!Ld->hasNUsesOfValue(1, 0))
8883       break;
8884
8885     // Check that the alignment is the same as the stores.
8886     if (Ld->getAlignment() != St->getAlignment())
8887       break;
8888
8889     // The memory operands must not be volatile.
8890     if (Ld->isVolatile() || Ld->isIndexed())
8891       break;
8892
8893     // We do not accept ext loads.
8894     if (Ld->getExtensionType() != ISD::NON_EXTLOAD)
8895       break;
8896
8897     // The stored memory type must be the same.
8898     if (Ld->getMemoryVT() != MemVT)
8899       break;
8900
8901     BaseIndexOffset LdPtr = BaseIndexOffset::match(Ld->getBasePtr());
8902     // If this is not the first ptr that we check.
8903     if (LdBasePtr.Base.getNode()) {
8904       // The base ptr must be the same.
8905       if (!LdPtr.equalBaseIndex(LdBasePtr))
8906         break;
8907     } else {
8908       // Check that all other base pointers are the same as this one.
8909       LdBasePtr = LdPtr;
8910     }
8911
8912     // We found a potential memory operand to merge.
8913     LoadNodes.push_back(MemOpLink(Ld, LdPtr.Offset, 0));
8914   }
8915
8916   if (LoadNodes.size() < 2)
8917     return false;
8918
8919   // Scan the memory operations on the chain and find the first non-consecutive
8920   // load memory address. These variables hold the index in the store node
8921   // array.
8922   unsigned LastConsecutiveLoad = 0;
8923   // This variable refers to the size and not index in the array.
8924   unsigned LastLegalVectorType = 0;
8925   unsigned LastLegalIntegerType = 0;
8926   StartAddress = LoadNodes[0].OffsetFromBase;
8927   SDValue FirstChain = LoadNodes[0].MemNode->getChain();
8928   for (unsigned i = 1; i < LoadNodes.size(); ++i) {
8929     // All loads much share the same chain.
8930     if (LoadNodes[i].MemNode->getChain() != FirstChain)
8931       break;
8932
8933     int64_t CurrAddress = LoadNodes[i].OffsetFromBase;
8934     if (CurrAddress - StartAddress != (ElementSizeBytes * i))
8935       break;
8936     LastConsecutiveLoad = i;
8937
8938     // Find a legal type for the vector store.
8939     EVT StoreTy = EVT::getVectorVT(*DAG.getContext(), MemVT, i+1);
8940     if (TLI.isTypeLegal(StoreTy))
8941       LastLegalVectorType = i + 1;
8942
8943     // Find a legal type for the integer store.
8944     unsigned StoreBW = (i+1) * ElementSizeBytes * 8;
8945     StoreTy = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
8946     if (TLI.isTypeLegal(StoreTy))
8947       LastLegalIntegerType = i + 1;
8948     // Or check whether a truncstore and extload is legal.
8949     else if (TLI.getTypeAction(*DAG.getContext(), StoreTy) ==
8950              TargetLowering::TypePromoteInteger) {
8951       EVT LegalizedStoredValueTy =
8952         TLI.getTypeToTransformTo(*DAG.getContext(), StoreTy);
8953       if (TLI.isTruncStoreLegal(LegalizedStoredValueTy, StoreTy) &&
8954           TLI.isLoadExtLegal(ISD::ZEXTLOAD, StoreTy) &&
8955           TLI.isLoadExtLegal(ISD::SEXTLOAD, StoreTy) &&
8956           TLI.isLoadExtLegal(ISD::EXTLOAD, StoreTy))
8957         LastLegalIntegerType = i+1;
8958     }
8959   }
8960
8961   // Only use vector types if the vector type is larger than the integer type.
8962   // If they are the same, use integers.
8963   bool UseVectorTy = LastLegalVectorType > LastLegalIntegerType && !NoVectors;
8964   unsigned LastLegalType = std::max(LastLegalVectorType, LastLegalIntegerType);
8965
8966   // We add +1 here because the LastXXX variables refer to location while
8967   // the NumElem refers to array/index size.
8968   unsigned NumElem = std::min(LastConsecutiveStore, LastConsecutiveLoad) + 1;
8969   NumElem = std::min(LastLegalType, NumElem);
8970
8971   if (NumElem < 2)
8972     return false;
8973
8974   // The earliest Node in the DAG.
8975   unsigned EarliestNodeUsed = 0;
8976   LSBaseSDNode *EarliestOp = StoreNodes[EarliestNodeUsed].MemNode;
8977   for (unsigned i=1; i<NumElem; ++i) {
8978     // Find a chain for the new wide-store operand. Notice that some
8979     // of the store nodes that we found may not be selected for inclusion
8980     // in the wide store. The chain we use needs to be the chain of the
8981     // earliest store node which is *used* and replaced by the wide store.
8982     if (StoreNodes[i].SequenceNum > StoreNodes[EarliestNodeUsed].SequenceNum)
8983       EarliestNodeUsed = i;
8984   }
8985
8986   // Find if it is better to use vectors or integers to load and store
8987   // to memory.
8988   EVT JointMemOpVT;
8989   if (UseVectorTy) {
8990     JointMemOpVT = EVT::getVectorVT(*DAG.getContext(), MemVT, NumElem);
8991   } else {
8992     unsigned StoreBW = NumElem * ElementSizeBytes * 8;
8993     JointMemOpVT = EVT::getIntegerVT(*DAG.getContext(), StoreBW);
8994   }
8995
8996   SDLoc LoadDL(LoadNodes[0].MemNode);
8997   SDLoc StoreDL(StoreNodes[0].MemNode);
8998
8999   LoadSDNode *FirstLoad = cast<LoadSDNode>(LoadNodes[0].MemNode);
9000   SDValue NewLoad = DAG.getLoad(JointMemOpVT, LoadDL,
9001                                 FirstLoad->getChain(),
9002                                 FirstLoad->getBasePtr(),
9003                                 FirstLoad->getPointerInfo(),
9004                                 false, false, false,
9005                                 FirstLoad->getAlignment());
9006
9007   SDValue NewStore = DAG.getStore(EarliestOp->getChain(), StoreDL, NewLoad,
9008                                   FirstInChain->getBasePtr(),
9009                                   FirstInChain->getPointerInfo(), false, false,
9010                                   FirstInChain->getAlignment());
9011
9012   // Replace one of the loads with the new load.
9013   LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[0].MemNode);
9014   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1),
9015                                 SDValue(NewLoad.getNode(), 1));
9016
9017   // Remove the rest of the load chains.
9018   for (unsigned i = 1; i < NumElem ; ++i) {
9019     // Replace all chain users of the old load nodes with the chain of the new
9020     // load node.
9021     LoadSDNode *Ld = cast<LoadSDNode>(LoadNodes[i].MemNode);
9022     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Ld->getChain());
9023   }
9024
9025   // Replace the first store with the new store.
9026   CombineTo(EarliestOp, NewStore);
9027   // Erase all other stores.
9028   for (unsigned i = 0; i < NumElem ; ++i) {
9029     // Remove all Store nodes.
9030     if (StoreNodes[i].MemNode == EarliestOp)
9031       continue;
9032     StoreSDNode *St = cast<StoreSDNode>(StoreNodes[i].MemNode);
9033     DAG.ReplaceAllUsesOfValueWith(SDValue(St, 0), St->getChain());
9034     removeFromWorkList(St);
9035     DAG.DeleteNode(St);
9036   }
9037
9038   return true;
9039 }
9040
9041 SDValue DAGCombiner::visitSTORE(SDNode *N) {
9042   StoreSDNode *ST  = cast<StoreSDNode>(N);
9043   SDValue Chain = ST->getChain();
9044   SDValue Value = ST->getValue();
9045   SDValue Ptr   = ST->getBasePtr();
9046
9047   // If this is a store of a bit convert, store the input value if the
9048   // resultant store does not need a higher alignment than the original.
9049   if (Value.getOpcode() == ISD::BITCAST && !ST->isTruncatingStore() &&
9050       ST->isUnindexed()) {
9051     unsigned OrigAlign = ST->getAlignment();
9052     EVT SVT = Value.getOperand(0).getValueType();
9053     unsigned Align = TLI.getDataLayout()->
9054       getABITypeAlignment(SVT.getTypeForEVT(*DAG.getContext()));
9055     if (Align <= OrigAlign &&
9056         ((!LegalOperations && !ST->isVolatile()) ||
9057          TLI.isOperationLegalOrCustom(ISD::STORE, SVT)))
9058       return DAG.getStore(Chain, SDLoc(N), Value.getOperand(0),
9059                           Ptr, ST->getPointerInfo(), ST->isVolatile(),
9060                           ST->isNonTemporal(), OrigAlign,
9061                           ST->getTBAAInfo());
9062   }
9063
9064   // Turn 'store undef, Ptr' -> nothing.
9065   if (Value.getOpcode() == ISD::UNDEF && ST->isUnindexed())
9066     return Chain;
9067
9068   // Turn 'store float 1.0, Ptr' -> 'store int 0x12345678, Ptr'
9069   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Value)) {
9070     // NOTE: If the original store is volatile, this transform must not increase
9071     // the number of stores.  For example, on x86-32 an f64 can be stored in one
9072     // processor operation but an i64 (which is not legal) requires two.  So the
9073     // transform should not be done in this case.
9074     if (Value.getOpcode() != ISD::TargetConstantFP) {
9075       SDValue Tmp;
9076       switch (CFP->getSimpleValueType(0).SimpleTy) {
9077       default: llvm_unreachable("Unknown FP type");
9078       case MVT::f16:    // We don't do this for these yet.
9079       case MVT::f80:
9080       case MVT::f128:
9081       case MVT::ppcf128:
9082         break;
9083       case MVT::f32:
9084         if ((isTypeLegal(MVT::i32) && !LegalOperations && !ST->isVolatile()) ||
9085             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
9086           Tmp = DAG.getConstant((uint32_t)CFP->getValueAPF().
9087                               bitcastToAPInt().getZExtValue(), MVT::i32);
9088           return DAG.getStore(Chain, SDLoc(N), Tmp,
9089                               Ptr, ST->getMemOperand());
9090         }
9091         break;
9092       case MVT::f64:
9093         if ((TLI.isTypeLegal(MVT::i64) && !LegalOperations &&
9094              !ST->isVolatile()) ||
9095             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i64)) {
9096           Tmp = DAG.getConstant(CFP->getValueAPF().bitcastToAPInt().
9097                                 getZExtValue(), MVT::i64);
9098           return DAG.getStore(Chain, SDLoc(N), Tmp,
9099                               Ptr, ST->getMemOperand());
9100         }
9101
9102         if (!ST->isVolatile() &&
9103             TLI.isOperationLegalOrCustom(ISD::STORE, MVT::i32)) {
9104           // Many FP stores are not made apparent until after legalize, e.g. for
9105           // argument passing.  Since this is so common, custom legalize the
9106           // 64-bit integer store into two 32-bit stores.
9107           uint64_t Val = CFP->getValueAPF().bitcastToAPInt().getZExtValue();
9108           SDValue Lo = DAG.getConstant(Val & 0xFFFFFFFF, MVT::i32);
9109           SDValue Hi = DAG.getConstant(Val >> 32, MVT::i32);
9110           if (TLI.isBigEndian()) std::swap(Lo, Hi);
9111
9112           unsigned Alignment = ST->getAlignment();
9113           bool isVolatile = ST->isVolatile();
9114           bool isNonTemporal = ST->isNonTemporal();
9115           const MDNode *TBAAInfo = ST->getTBAAInfo();
9116
9117           SDValue St0 = DAG.getStore(Chain, SDLoc(ST), Lo,
9118                                      Ptr, ST->getPointerInfo(),
9119                                      isVolatile, isNonTemporal,
9120                                      ST->getAlignment(), TBAAInfo);
9121           Ptr = DAG.getNode(ISD::ADD, SDLoc(N), Ptr.getValueType(), Ptr,
9122                             DAG.getConstant(4, Ptr.getValueType()));
9123           Alignment = MinAlign(Alignment, 4U);
9124           SDValue St1 = DAG.getStore(Chain, SDLoc(ST), Hi,
9125                                      Ptr, ST->getPointerInfo().getWithOffset(4),
9126                                      isVolatile, isNonTemporal,
9127                                      Alignment, TBAAInfo);
9128           return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other,
9129                              St0, St1);
9130         }
9131
9132         break;
9133       }
9134     }
9135   }
9136
9137   // Try to infer better alignment information than the store already has.
9138   if (OptLevel != CodeGenOpt::None && ST->isUnindexed()) {
9139     if (unsigned Align = DAG.InferPtrAlignment(Ptr)) {
9140       if (Align > ST->getAlignment())
9141         return DAG.getTruncStore(Chain, SDLoc(N), Value,
9142                                  Ptr, ST->getPointerInfo(), ST->getMemoryVT(),
9143                                  ST->isVolatile(), ST->isNonTemporal(), Align,
9144                                  ST->getTBAAInfo());
9145     }
9146   }
9147
9148   // Try transforming a pair floating point load / store ops to integer
9149   // load / store ops.
9150   SDValue NewST = TransformFPLoadStorePair(N);
9151   if (NewST.getNode())
9152     return NewST;
9153
9154   bool UseAA = CombinerAA.getNumOccurrences() > 0 ? CombinerAA :
9155     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
9156   if (UseAA) {
9157     // Walk up chain skipping non-aliasing memory nodes.
9158     SDValue BetterChain = FindBetterChain(N, Chain);
9159
9160     // If there is a better chain.
9161     if (Chain != BetterChain) {
9162       SDValue ReplStore;
9163
9164       // Replace the chain to avoid dependency.
9165       if (ST->isTruncatingStore()) {
9166         ReplStore = DAG.getTruncStore(BetterChain, SDLoc(N), Value, Ptr,
9167                                       ST->getMemoryVT(), ST->getMemOperand());
9168       } else {
9169         ReplStore = DAG.getStore(BetterChain, SDLoc(N), Value, Ptr,
9170                                  ST->getMemOperand());
9171       }
9172
9173       // Create token to keep both nodes around.
9174       SDValue Token = DAG.getNode(ISD::TokenFactor, SDLoc(N),
9175                                   MVT::Other, Chain, ReplStore);
9176
9177       // Make sure the new and old chains are cleaned up.
9178       AddToWorkList(Token.getNode());
9179
9180       // Don't add users to work list.
9181       return CombineTo(N, Token, false);
9182     }
9183   }
9184
9185   // Try transforming N to an indexed store.
9186   if (CombineToPreIndexedLoadStore(N) || CombineToPostIndexedLoadStore(N))
9187     return SDValue(N, 0);
9188
9189   // FIXME: is there such a thing as a truncating indexed store?
9190   if (ST->isTruncatingStore() && ST->isUnindexed() &&
9191       Value.getValueType().isInteger()) {
9192     // See if we can simplify the input to this truncstore with knowledge that
9193     // only the low bits are being used.  For example:
9194     // "truncstore (or (shl x, 8), y), i8"  -> "truncstore y, i8"
9195     SDValue Shorter =
9196       GetDemandedBits(Value,
9197                       APInt::getLowBitsSet(
9198                         Value.getValueType().getScalarType().getSizeInBits(),
9199                         ST->getMemoryVT().getScalarType().getSizeInBits()));
9200     AddToWorkList(Value.getNode());
9201     if (Shorter.getNode())
9202       return DAG.getTruncStore(Chain, SDLoc(N), Shorter,
9203                                Ptr, ST->getMemoryVT(), ST->getMemOperand());
9204
9205     // Otherwise, see if we can simplify the operation with
9206     // SimplifyDemandedBits, which only works if the value has a single use.
9207     if (SimplifyDemandedBits(Value,
9208                         APInt::getLowBitsSet(
9209                           Value.getValueType().getScalarType().getSizeInBits(),
9210                           ST->getMemoryVT().getScalarType().getSizeInBits())))
9211       return SDValue(N, 0);
9212   }
9213
9214   // If this is a load followed by a store to the same location, then the store
9215   // is dead/noop.
9216   if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Value)) {
9217     if (Ld->getBasePtr() == Ptr && ST->getMemoryVT() == Ld->getMemoryVT() &&
9218         ST->isUnindexed() && !ST->isVolatile() &&
9219         // There can't be any side effects between the load and store, such as
9220         // a call or store.
9221         Chain.reachesChainWithoutSideEffects(SDValue(Ld, 1))) {
9222       // The store is dead, remove it.
9223       return Chain;
9224     }
9225   }
9226
9227   // If this is an FP_ROUND or TRUNC followed by a store, fold this into a
9228   // truncating store.  We can do this even if this is already a truncstore.
9229   if ((Value.getOpcode() == ISD::FP_ROUND || Value.getOpcode() == ISD::TRUNCATE)
9230       && Value.getNode()->hasOneUse() && ST->isUnindexed() &&
9231       TLI.isTruncStoreLegal(Value.getOperand(0).getValueType(),
9232                             ST->getMemoryVT())) {
9233     return DAG.getTruncStore(Chain, SDLoc(N), Value.getOperand(0),
9234                              Ptr, ST->getMemoryVT(), ST->getMemOperand());
9235   }
9236
9237   // Only perform this optimization before the types are legal, because we
9238   // don't want to perform this optimization on every DAGCombine invocation.
9239   if (!LegalTypes) {
9240     bool EverChanged = false;
9241
9242     do {
9243       // There can be multiple store sequences on the same chain.
9244       // Keep trying to merge store sequences until we are unable to do so
9245       // or until we merge the last store on the chain.
9246       bool Changed = MergeConsecutiveStores(ST);
9247       EverChanged |= Changed;
9248       if (!Changed) break;
9249     } while (ST->getOpcode() != ISD::DELETED_NODE);
9250
9251     if (EverChanged)
9252       return SDValue(N, 0);
9253   }
9254
9255   return ReduceLoadOpStoreWidth(N);
9256 }
9257
9258 SDValue DAGCombiner::visitINSERT_VECTOR_ELT(SDNode *N) {
9259   SDValue InVec = N->getOperand(0);
9260   SDValue InVal = N->getOperand(1);
9261   SDValue EltNo = N->getOperand(2);
9262   SDLoc dl(N);
9263
9264   // If the inserted element is an UNDEF, just use the input vector.
9265   if (InVal.getOpcode() == ISD::UNDEF)
9266     return InVec;
9267
9268   EVT VT = InVec.getValueType();
9269
9270   // If we can't generate a legal BUILD_VECTOR, exit
9271   if (LegalOperations && !TLI.isOperationLegal(ISD::BUILD_VECTOR, VT))
9272     return SDValue();
9273
9274   // Check that we know which element is being inserted
9275   if (!isa<ConstantSDNode>(EltNo))
9276     return SDValue();
9277   unsigned Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9278
9279   // Check that the operand is a BUILD_VECTOR (or UNDEF, which can essentially
9280   // be converted to a BUILD_VECTOR).  Fill in the Ops vector with the
9281   // vector elements.
9282   SmallVector<SDValue, 8> Ops;
9283   // Do not combine these two vectors if the output vector will not replace
9284   // the input vector.
9285   if (InVec.getOpcode() == ISD::BUILD_VECTOR && InVec.hasOneUse()) {
9286     Ops.append(InVec.getNode()->op_begin(),
9287                InVec.getNode()->op_end());
9288   } else if (InVec.getOpcode() == ISD::UNDEF) {
9289     unsigned NElts = VT.getVectorNumElements();
9290     Ops.append(NElts, DAG.getUNDEF(InVal.getValueType()));
9291   } else {
9292     return SDValue();
9293   }
9294
9295   // Insert the element
9296   if (Elt < Ops.size()) {
9297     // All the operands of BUILD_VECTOR must have the same type;
9298     // we enforce that here.
9299     EVT OpVT = Ops[0].getValueType();
9300     if (InVal.getValueType() != OpVT)
9301       InVal = OpVT.bitsGT(InVal.getValueType()) ?
9302                 DAG.getNode(ISD::ANY_EXTEND, dl, OpVT, InVal) :
9303                 DAG.getNode(ISD::TRUNCATE, dl, OpVT, InVal);
9304     Ops[Elt] = InVal;
9305   }
9306
9307   // Return the new vector
9308   return DAG.getNode(ISD::BUILD_VECTOR, dl,
9309                      VT, &Ops[0], Ops.size());
9310 }
9311
9312 SDValue DAGCombiner::visitEXTRACT_VECTOR_ELT(SDNode *N) {
9313   // (vextract (scalar_to_vector val, 0) -> val
9314   SDValue InVec = N->getOperand(0);
9315   EVT VT = InVec.getValueType();
9316   EVT NVT = N->getValueType(0);
9317
9318   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
9319     // Check if the result type doesn't match the inserted element type. A
9320     // SCALAR_TO_VECTOR may truncate the inserted element and the
9321     // EXTRACT_VECTOR_ELT may widen the extracted vector.
9322     SDValue InOp = InVec.getOperand(0);
9323     if (InOp.getValueType() != NVT) {
9324       assert(InOp.getValueType().isInteger() && NVT.isInteger());
9325       return DAG.getSExtOrTrunc(InOp, SDLoc(InVec), NVT);
9326     }
9327     return InOp;
9328   }
9329
9330   SDValue EltNo = N->getOperand(1);
9331   bool ConstEltNo = isa<ConstantSDNode>(EltNo);
9332
9333   // Transform: (EXTRACT_VECTOR_ELT( VECTOR_SHUFFLE )) -> EXTRACT_VECTOR_ELT.
9334   // We only perform this optimization before the op legalization phase because
9335   // we may introduce new vector instructions which are not backed by TD
9336   // patterns. For example on AVX, extracting elements from a wide vector
9337   // without using extract_subvector.
9338   if (InVec.getOpcode() == ISD::VECTOR_SHUFFLE
9339       && ConstEltNo && !LegalOperations) {
9340     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9341     int NumElem = VT.getVectorNumElements();
9342     ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(InVec);
9343     // Find the new index to extract from.
9344     int OrigElt = SVOp->getMaskElt(Elt);
9345
9346     // Extracting an undef index is undef.
9347     if (OrigElt == -1)
9348       return DAG.getUNDEF(NVT);
9349
9350     // Select the right vector half to extract from.
9351     if (OrigElt < NumElem) {
9352       InVec = InVec->getOperand(0);
9353     } else {
9354       InVec = InVec->getOperand(1);
9355       OrigElt -= NumElem;
9356     }
9357
9358     EVT IndexTy = TLI.getVectorIdxTy();
9359     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, SDLoc(N), NVT,
9360                        InVec, DAG.getConstant(OrigElt, IndexTy));
9361   }
9362
9363   // Perform only after legalization to ensure build_vector / vector_shuffle
9364   // optimizations have already been done.
9365   if (!LegalOperations) return SDValue();
9366
9367   // (vextract (v4f32 load $addr), c) -> (f32 load $addr+c*size)
9368   // (vextract (v4f32 s2v (f32 load $addr)), c) -> (f32 load $addr+c*size)
9369   // (vextract (v4f32 shuffle (load $addr), <1,u,u,u>), 0) -> (f32 load $addr)
9370
9371   if (ConstEltNo) {
9372     int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
9373     bool NewLoad = false;
9374     bool BCNumEltsChanged = false;
9375     EVT ExtVT = VT.getVectorElementType();
9376     EVT LVT = ExtVT;
9377
9378     // If the result of load has to be truncated, then it's not necessarily
9379     // profitable.
9380     if (NVT.bitsLT(LVT) && !TLI.isTruncateFree(LVT, NVT))
9381       return SDValue();
9382
9383     if (InVec.getOpcode() == ISD::BITCAST) {
9384       // Don't duplicate a load with other uses.
9385       if (!InVec.hasOneUse())
9386         return SDValue();
9387
9388       EVT BCVT = InVec.getOperand(0).getValueType();
9389       if (!BCVT.isVector() || ExtVT.bitsGT(BCVT.getVectorElementType()))
9390         return SDValue();
9391       if (VT.getVectorNumElements() != BCVT.getVectorNumElements())
9392         BCNumEltsChanged = true;
9393       InVec = InVec.getOperand(0);
9394       ExtVT = BCVT.getVectorElementType();
9395       NewLoad = true;
9396     }
9397
9398     LoadSDNode *LN0 = NULL;
9399     const ShuffleVectorSDNode *SVN = NULL;
9400     if (ISD::isNormalLoad(InVec.getNode())) {
9401       LN0 = cast<LoadSDNode>(InVec);
9402     } else if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR &&
9403                InVec.getOperand(0).getValueType() == ExtVT &&
9404                ISD::isNormalLoad(InVec.getOperand(0).getNode())) {
9405       // Don't duplicate a load with other uses.
9406       if (!InVec.hasOneUse())
9407         return SDValue();
9408
9409       LN0 = cast<LoadSDNode>(InVec.getOperand(0));
9410     } else if ((SVN = dyn_cast<ShuffleVectorSDNode>(InVec))) {
9411       // (vextract (vector_shuffle (load $addr), v2, <1, u, u, u>), 1)
9412       // =>
9413       // (load $addr+1*size)
9414
9415       // Don't duplicate a load with other uses.
9416       if (!InVec.hasOneUse())
9417         return SDValue();
9418
9419       // If the bit convert changed the number of elements, it is unsafe
9420       // to examine the mask.
9421       if (BCNumEltsChanged)
9422         return SDValue();
9423
9424       // Select the input vector, guarding against out of range extract vector.
9425       unsigned NumElems = VT.getVectorNumElements();
9426       int Idx = (Elt > (int)NumElems) ? -1 : SVN->getMaskElt(Elt);
9427       InVec = (Idx < (int)NumElems) ? InVec.getOperand(0) : InVec.getOperand(1);
9428
9429       if (InVec.getOpcode() == ISD::BITCAST) {
9430         // Don't duplicate a load with other uses.
9431         if (!InVec.hasOneUse())
9432           return SDValue();
9433
9434         InVec = InVec.getOperand(0);
9435       }
9436       if (ISD::isNormalLoad(InVec.getNode())) {
9437         LN0 = cast<LoadSDNode>(InVec);
9438         Elt = (Idx < (int)NumElems) ? Idx : Idx - (int)NumElems;
9439       }
9440     }
9441
9442     // Make sure we found a non-volatile load and the extractelement is
9443     // the only use.
9444     if (!LN0 || !LN0->hasNUsesOfValue(1,0) || LN0->isVolatile())
9445       return SDValue();
9446
9447     // If Idx was -1 above, Elt is going to be -1, so just return undef.
9448     if (Elt == -1)
9449       return DAG.getUNDEF(LVT);
9450
9451     unsigned Align = LN0->getAlignment();
9452     if (NewLoad) {
9453       // Check the resultant load doesn't need a higher alignment than the
9454       // original load.
9455       unsigned NewAlign =
9456         TLI.getDataLayout()
9457             ->getABITypeAlignment(LVT.getTypeForEVT(*DAG.getContext()));
9458
9459       if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, LVT))
9460         return SDValue();
9461
9462       Align = NewAlign;
9463     }
9464
9465     SDValue NewPtr = LN0->getBasePtr();
9466     unsigned PtrOff = 0;
9467
9468     if (Elt) {
9469       PtrOff = LVT.getSizeInBits() * Elt / 8;
9470       EVT PtrType = NewPtr.getValueType();
9471       if (TLI.isBigEndian())
9472         PtrOff = VT.getSizeInBits() / 8 - PtrOff;
9473       NewPtr = DAG.getNode(ISD::ADD, SDLoc(N), PtrType, NewPtr,
9474                            DAG.getConstant(PtrOff, PtrType));
9475     }
9476
9477     // The replacement we need to do here is a little tricky: we need to
9478     // replace an extractelement of a load with a load.
9479     // Use ReplaceAllUsesOfValuesWith to do the replacement.
9480     // Note that this replacement assumes that the extractvalue is the only
9481     // use of the load; that's okay because we don't want to perform this
9482     // transformation in other cases anyway.
9483     SDValue Load;
9484     SDValue Chain;
9485     if (NVT.bitsGT(LVT)) {
9486       // If the result type of vextract is wider than the load, then issue an
9487       // extending load instead.
9488       ISD::LoadExtType ExtType = TLI.isLoadExtLegal(ISD::ZEXTLOAD, LVT)
9489         ? ISD::ZEXTLOAD : ISD::EXTLOAD;
9490       Load = DAG.getExtLoad(ExtType, SDLoc(N), NVT, LN0->getChain(),
9491                             NewPtr, LN0->getPointerInfo().getWithOffset(PtrOff),
9492                             LVT, LN0->isVolatile(), LN0->isNonTemporal(),
9493                             Align, LN0->getTBAAInfo());
9494       Chain = Load.getValue(1);
9495     } else {
9496       Load = DAG.getLoad(LVT, SDLoc(N), LN0->getChain(), NewPtr,
9497                          LN0->getPointerInfo().getWithOffset(PtrOff),
9498                          LN0->isVolatile(), LN0->isNonTemporal(),
9499                          LN0->isInvariant(), Align, LN0->getTBAAInfo());
9500       Chain = Load.getValue(1);
9501       if (NVT.bitsLT(LVT))
9502         Load = DAG.getNode(ISD::TRUNCATE, SDLoc(N), NVT, Load);
9503       else
9504         Load = DAG.getNode(ISD::BITCAST, SDLoc(N), NVT, Load);
9505     }
9506     WorkListRemover DeadNodes(*this);
9507     SDValue From[] = { SDValue(N, 0), SDValue(LN0,1) };
9508     SDValue To[] = { Load, Chain };
9509     DAG.ReplaceAllUsesOfValuesWith(From, To, 2);
9510     // Since we're explcitly calling ReplaceAllUses, add the new node to the
9511     // worklist explicitly as well.
9512     AddToWorkList(Load.getNode());
9513     AddUsersToWorkList(Load.getNode()); // Add users too
9514     // Make sure to revisit this node to clean it up; it will usually be dead.
9515     AddToWorkList(N);
9516     return SDValue(N, 0);
9517   }
9518
9519   return SDValue();
9520 }
9521
9522 // Simplify (build_vec (ext )) to (bitcast (build_vec ))
9523 SDValue DAGCombiner::reduceBuildVecExtToExtBuildVec(SDNode *N) {
9524   // We perform this optimization post type-legalization because
9525   // the type-legalizer often scalarizes integer-promoted vectors.
9526   // Performing this optimization before may create bit-casts which
9527   // will be type-legalized to complex code sequences.
9528   // We perform this optimization only before the operation legalizer because we
9529   // may introduce illegal operations.
9530   if (Level != AfterLegalizeVectorOps && Level != AfterLegalizeTypes)
9531     return SDValue();
9532
9533   unsigned NumInScalars = N->getNumOperands();
9534   SDLoc dl(N);
9535   EVT VT = N->getValueType(0);
9536
9537   // Check to see if this is a BUILD_VECTOR of a bunch of values
9538   // which come from any_extend or zero_extend nodes. If so, we can create
9539   // a new BUILD_VECTOR using bit-casts which may enable other BUILD_VECTOR
9540   // optimizations. We do not handle sign-extend because we can't fill the sign
9541   // using shuffles.
9542   EVT SourceType = MVT::Other;
9543   bool AllAnyExt = true;
9544
9545   for (unsigned i = 0; i != NumInScalars; ++i) {
9546     SDValue In = N->getOperand(i);
9547     // Ignore undef inputs.
9548     if (In.getOpcode() == ISD::UNDEF) continue;
9549
9550     bool AnyExt  = In.getOpcode() == ISD::ANY_EXTEND;
9551     bool ZeroExt = In.getOpcode() == ISD::ZERO_EXTEND;
9552
9553     // Abort if the element is not an extension.
9554     if (!ZeroExt && !AnyExt) {
9555       SourceType = MVT::Other;
9556       break;
9557     }
9558
9559     // The input is a ZeroExt or AnyExt. Check the original type.
9560     EVT InTy = In.getOperand(0).getValueType();
9561
9562     // Check that all of the widened source types are the same.
9563     if (SourceType == MVT::Other)
9564       // First time.
9565       SourceType = InTy;
9566     else if (InTy != SourceType) {
9567       // Multiple income types. Abort.
9568       SourceType = MVT::Other;
9569       break;
9570     }
9571
9572     // Check if all of the extends are ANY_EXTENDs.
9573     AllAnyExt &= AnyExt;
9574   }
9575
9576   // In order to have valid types, all of the inputs must be extended from the
9577   // same source type and all of the inputs must be any or zero extend.
9578   // Scalar sizes must be a power of two.
9579   EVT OutScalarTy = VT.getScalarType();
9580   bool ValidTypes = SourceType != MVT::Other &&
9581                  isPowerOf2_32(OutScalarTy.getSizeInBits()) &&
9582                  isPowerOf2_32(SourceType.getSizeInBits());
9583
9584   // Create a new simpler BUILD_VECTOR sequence which other optimizations can
9585   // turn into a single shuffle instruction.
9586   if (!ValidTypes)
9587     return SDValue();
9588
9589   bool isLE = TLI.isLittleEndian();
9590   unsigned ElemRatio = OutScalarTy.getSizeInBits()/SourceType.getSizeInBits();
9591   assert(ElemRatio > 1 && "Invalid element size ratio");
9592   SDValue Filler = AllAnyExt ? DAG.getUNDEF(SourceType):
9593                                DAG.getConstant(0, SourceType);
9594
9595   unsigned NewBVElems = ElemRatio * VT.getVectorNumElements();
9596   SmallVector<SDValue, 8> Ops(NewBVElems, Filler);
9597
9598   // Populate the new build_vector
9599   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
9600     SDValue Cast = N->getOperand(i);
9601     assert((Cast.getOpcode() == ISD::ANY_EXTEND ||
9602             Cast.getOpcode() == ISD::ZERO_EXTEND ||
9603             Cast.getOpcode() == ISD::UNDEF) && "Invalid cast opcode");
9604     SDValue In;
9605     if (Cast.getOpcode() == ISD::UNDEF)
9606       In = DAG.getUNDEF(SourceType);
9607     else
9608       In = Cast->getOperand(0);
9609     unsigned Index = isLE ? (i * ElemRatio) :
9610                             (i * ElemRatio + (ElemRatio - 1));
9611
9612     assert(Index < Ops.size() && "Invalid index");
9613     Ops[Index] = In;
9614   }
9615
9616   // The type of the new BUILD_VECTOR node.
9617   EVT VecVT = EVT::getVectorVT(*DAG.getContext(), SourceType, NewBVElems);
9618   assert(VecVT.getSizeInBits() == VT.getSizeInBits() &&
9619          "Invalid vector size");
9620   // Check if the new vector type is legal.
9621   if (!isTypeLegal(VecVT)) return SDValue();
9622
9623   // Make the new BUILD_VECTOR.
9624   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VecVT, &Ops[0], Ops.size());
9625
9626   // The new BUILD_VECTOR node has the potential to be further optimized.
9627   AddToWorkList(BV.getNode());
9628   // Bitcast to the desired type.
9629   return DAG.getNode(ISD::BITCAST, dl, VT, BV);
9630 }
9631
9632 SDValue DAGCombiner::reduceBuildVecConvertToConvertBuildVec(SDNode *N) {
9633   EVT VT = N->getValueType(0);
9634
9635   unsigned NumInScalars = N->getNumOperands();
9636   SDLoc dl(N);
9637
9638   EVT SrcVT = MVT::Other;
9639   unsigned Opcode = ISD::DELETED_NODE;
9640   unsigned NumDefs = 0;
9641
9642   for (unsigned i = 0; i != NumInScalars; ++i) {
9643     SDValue In = N->getOperand(i);
9644     unsigned Opc = In.getOpcode();
9645
9646     if (Opc == ISD::UNDEF)
9647       continue;
9648
9649     // If all scalar values are floats and converted from integers.
9650     if (Opcode == ISD::DELETED_NODE &&
9651         (Opc == ISD::UINT_TO_FP || Opc == ISD::SINT_TO_FP)) {
9652       Opcode = Opc;
9653     }
9654
9655     if (Opc != Opcode)
9656       return SDValue();
9657
9658     EVT InVT = In.getOperand(0).getValueType();
9659
9660     // If all scalar values are typed differently, bail out. It's chosen to
9661     // simplify BUILD_VECTOR of integer types.
9662     if (SrcVT == MVT::Other)
9663       SrcVT = InVT;
9664     if (SrcVT != InVT)
9665       return SDValue();
9666     NumDefs++;
9667   }
9668
9669   // If the vector has just one element defined, it's not worth to fold it into
9670   // a vectorized one.
9671   if (NumDefs < 2)
9672     return SDValue();
9673
9674   assert((Opcode == ISD::UINT_TO_FP || Opcode == ISD::SINT_TO_FP)
9675          && "Should only handle conversion from integer to float.");
9676   assert(SrcVT != MVT::Other && "Cannot determine source type!");
9677
9678   EVT NVT = EVT::getVectorVT(*DAG.getContext(), SrcVT, NumInScalars);
9679
9680   if (!TLI.isOperationLegalOrCustom(Opcode, NVT))
9681     return SDValue();
9682
9683   SmallVector<SDValue, 8> Opnds;
9684   for (unsigned i = 0; i != NumInScalars; ++i) {
9685     SDValue In = N->getOperand(i);
9686
9687     if (In.getOpcode() == ISD::UNDEF)
9688       Opnds.push_back(DAG.getUNDEF(SrcVT));
9689     else
9690       Opnds.push_back(In.getOperand(0));
9691   }
9692   SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NVT,
9693                            &Opnds[0], Opnds.size());
9694   AddToWorkList(BV.getNode());
9695
9696   return DAG.getNode(Opcode, dl, VT, BV);
9697 }
9698
9699 SDValue DAGCombiner::visitBUILD_VECTOR(SDNode *N) {
9700   unsigned NumInScalars = N->getNumOperands();
9701   SDLoc dl(N);
9702   EVT VT = N->getValueType(0);
9703
9704   // A vector built entirely of undefs is undef.
9705   if (ISD::allOperandsUndef(N))
9706     return DAG.getUNDEF(VT);
9707
9708   SDValue V = reduceBuildVecExtToExtBuildVec(N);
9709   if (V.getNode())
9710     return V;
9711
9712   V = reduceBuildVecConvertToConvertBuildVec(N);
9713   if (V.getNode())
9714     return V;
9715
9716   // Check to see if this is a BUILD_VECTOR of a bunch of EXTRACT_VECTOR_ELT
9717   // operations.  If so, and if the EXTRACT_VECTOR_ELT vector inputs come from
9718   // at most two distinct vectors, turn this into a shuffle node.
9719
9720   // May only combine to shuffle after legalize if shuffle is legal.
9721   if (LegalOperations &&
9722       !TLI.isOperationLegalOrCustom(ISD::VECTOR_SHUFFLE, VT))
9723     return SDValue();
9724
9725   SDValue VecIn1, VecIn2;
9726   for (unsigned i = 0; i != NumInScalars; ++i) {
9727     // Ignore undef inputs.
9728     if (N->getOperand(i).getOpcode() == ISD::UNDEF) continue;
9729
9730     // If this input is something other than a EXTRACT_VECTOR_ELT with a
9731     // constant index, bail out.
9732     if (N->getOperand(i).getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
9733         !isa<ConstantSDNode>(N->getOperand(i).getOperand(1))) {
9734       VecIn1 = VecIn2 = SDValue(0, 0);
9735       break;
9736     }
9737
9738     // We allow up to two distinct input vectors.
9739     SDValue ExtractedFromVec = N->getOperand(i).getOperand(0);
9740     if (ExtractedFromVec == VecIn1 || ExtractedFromVec == VecIn2)
9741       continue;
9742
9743     if (VecIn1.getNode() == 0) {
9744       VecIn1 = ExtractedFromVec;
9745     } else if (VecIn2.getNode() == 0) {
9746       VecIn2 = ExtractedFromVec;
9747     } else {
9748       // Too many inputs.
9749       VecIn1 = VecIn2 = SDValue(0, 0);
9750       break;
9751     }
9752   }
9753
9754     // If everything is good, we can make a shuffle operation.
9755   if (VecIn1.getNode()) {
9756     SmallVector<int, 8> Mask;
9757     for (unsigned i = 0; i != NumInScalars; ++i) {
9758       if (N->getOperand(i).getOpcode() == ISD::UNDEF) {
9759         Mask.push_back(-1);
9760         continue;
9761       }
9762
9763       // If extracting from the first vector, just use the index directly.
9764       SDValue Extract = N->getOperand(i);
9765       SDValue ExtVal = Extract.getOperand(1);
9766       if (Extract.getOperand(0) == VecIn1) {
9767         unsigned ExtIndex = cast<ConstantSDNode>(ExtVal)->getZExtValue();
9768         if (ExtIndex > VT.getVectorNumElements())
9769           return SDValue();
9770
9771         Mask.push_back(ExtIndex);
9772         continue;
9773       }
9774
9775       // Otherwise, use InIdx + VecSize
9776       unsigned Idx = cast<ConstantSDNode>(ExtVal)->getZExtValue();
9777       Mask.push_back(Idx+NumInScalars);
9778     }
9779
9780     // We can't generate a shuffle node with mismatched input and output types.
9781     // Attempt to transform a single input vector to the correct type.
9782     if ((VT != VecIn1.getValueType())) {
9783       // We don't support shuffeling between TWO values of different types.
9784       if (VecIn2.getNode() != 0)
9785         return SDValue();
9786
9787       // We only support widening of vectors which are half the size of the
9788       // output registers. For example XMM->YMM widening on X86 with AVX.
9789       if (VecIn1.getValueType().getSizeInBits()*2 != VT.getSizeInBits())
9790         return SDValue();
9791
9792       // If the input vector type has a different base type to the output
9793       // vector type, bail out.
9794       if (VecIn1.getValueType().getVectorElementType() !=
9795           VT.getVectorElementType())
9796         return SDValue();
9797
9798       // Widen the input vector by adding undef values.
9799       VecIn1 = DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
9800                            VecIn1, DAG.getUNDEF(VecIn1.getValueType()));
9801     }
9802
9803     // If VecIn2 is unused then change it to undef.
9804     VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
9805
9806     // Check that we were able to transform all incoming values to the same
9807     // type.
9808     if (VecIn2.getValueType() != VecIn1.getValueType() ||
9809         VecIn1.getValueType() != VT)
9810           return SDValue();
9811
9812     // Only type-legal BUILD_VECTOR nodes are converted to shuffle nodes.
9813     if (!isTypeLegal(VT))
9814       return SDValue();
9815
9816     // Return the new VECTOR_SHUFFLE node.
9817     SDValue Ops[2];
9818     Ops[0] = VecIn1;
9819     Ops[1] = VecIn2;
9820     return DAG.getVectorShuffle(VT, dl, Ops[0], Ops[1], &Mask[0]);
9821   }
9822
9823   return SDValue();
9824 }
9825
9826 SDValue DAGCombiner::visitCONCAT_VECTORS(SDNode *N) {
9827   // TODO: Check to see if this is a CONCAT_VECTORS of a bunch of
9828   // EXTRACT_SUBVECTOR operations.  If so, and if the EXTRACT_SUBVECTOR vector
9829   // inputs come from at most two distinct vectors, turn this into a shuffle
9830   // node.
9831
9832   // If we only have one input vector, we don't need to do any concatenation.
9833   if (N->getNumOperands() == 1)
9834     return N->getOperand(0);
9835
9836   // Check if all of the operands are undefs.
9837   EVT VT = N->getValueType(0);
9838   if (ISD::allOperandsUndef(N))
9839     return DAG.getUNDEF(VT);
9840
9841   // Optimize concat_vectors where one of the vectors is undef.
9842   if (N->getNumOperands() == 2 &&
9843       N->getOperand(1)->getOpcode() == ISD::UNDEF) {
9844     SDValue In = N->getOperand(0);
9845     assert(In->getValueType(0).isVector() && "Must concat vectors");
9846
9847     // Transform: concat_vectors(scalar, undef) -> scalar_to_vector(sclr).
9848     if (In->getOpcode() == ISD::BITCAST &&
9849         !In->getOperand(0)->getValueType(0).isVector()) {
9850       SDValue Scalar = In->getOperand(0);
9851       EVT SclTy = Scalar->getValueType(0);
9852
9853       if (!SclTy.isFloatingPoint() && !SclTy.isInteger())
9854         return SDValue();
9855
9856       EVT NVT = EVT::getVectorVT(*DAG.getContext(), SclTy,
9857                                  VT.getSizeInBits() / SclTy.getSizeInBits());
9858       if (!TLI.isTypeLegal(NVT) || !TLI.isTypeLegal(Scalar.getValueType()))
9859         return SDValue();
9860
9861       SDLoc dl = SDLoc(N);
9862       SDValue Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, NVT, Scalar);
9863       return DAG.getNode(ISD::BITCAST, dl, VT, Res);
9864     }
9865   }
9866
9867   // Type legalization of vectors and DAG canonicalization of SHUFFLE_VECTOR
9868   // nodes often generate nop CONCAT_VECTOR nodes.
9869   // Scan the CONCAT_VECTOR operands and look for a CONCAT operations that
9870   // place the incoming vectors at the exact same location.
9871   SDValue SingleSource = SDValue();
9872   unsigned PartNumElem = N->getOperand(0).getValueType().getVectorNumElements();
9873
9874   for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
9875     SDValue Op = N->getOperand(i);
9876
9877     if (Op.getOpcode() == ISD::UNDEF)
9878       continue;
9879
9880     // Check if this is the identity extract:
9881     if (Op.getOpcode() != ISD::EXTRACT_SUBVECTOR)
9882       return SDValue();
9883
9884     // Find the single incoming vector for the extract_subvector.
9885     if (SingleSource.getNode()) {
9886       if (Op.getOperand(0) != SingleSource)
9887         return SDValue();
9888     } else {
9889       SingleSource = Op.getOperand(0);
9890
9891       // Check the source type is the same as the type of the result.
9892       // If not, this concat may extend the vector, so we can not
9893       // optimize it away.
9894       if (SingleSource.getValueType() != N->getValueType(0))
9895         return SDValue();
9896     }
9897
9898     unsigned IdentityIndex = i * PartNumElem;
9899     ConstantSDNode *CS = dyn_cast<ConstantSDNode>(Op.getOperand(1));
9900     // The extract index must be constant.
9901     if (!CS)
9902       return SDValue();
9903
9904     // Check that we are reading from the identity index.
9905     if (CS->getZExtValue() != IdentityIndex)
9906       return SDValue();
9907   }
9908
9909   if (SingleSource.getNode())
9910     return SingleSource;
9911
9912   return SDValue();
9913 }
9914
9915 SDValue DAGCombiner::visitEXTRACT_SUBVECTOR(SDNode* N) {
9916   EVT NVT = N->getValueType(0);
9917   SDValue V = N->getOperand(0);
9918
9919   if (V->getOpcode() == ISD::CONCAT_VECTORS) {
9920     // Combine:
9921     //    (extract_subvec (concat V1, V2, ...), i)
9922     // Into:
9923     //    Vi if possible
9924     // Only operand 0 is checked as 'concat' assumes all inputs of the same
9925     // type.
9926     if (V->getOperand(0).getValueType() != NVT)
9927       return SDValue();
9928     unsigned Idx = dyn_cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
9929     unsigned NumElems = NVT.getVectorNumElements();
9930     assert((Idx % NumElems) == 0 &&
9931            "IDX in concat is not a multiple of the result vector length.");
9932     return V->getOperand(Idx / NumElems);
9933   }
9934
9935   // Skip bitcasting
9936   if (V->getOpcode() == ISD::BITCAST)
9937     V = V.getOperand(0);
9938
9939   if (V->getOpcode() == ISD::INSERT_SUBVECTOR) {
9940     SDLoc dl(N);
9941     // Handle only simple case where vector being inserted and vector
9942     // being extracted are of same type, and are half size of larger vectors.
9943     EVT BigVT = V->getOperand(0).getValueType();
9944     EVT SmallVT = V->getOperand(1).getValueType();
9945     if (!NVT.bitsEq(SmallVT) || NVT.getSizeInBits()*2 != BigVT.getSizeInBits())
9946       return SDValue();
9947
9948     // Only handle cases where both indexes are constants with the same type.
9949     ConstantSDNode *ExtIdx = dyn_cast<ConstantSDNode>(N->getOperand(1));
9950     ConstantSDNode *InsIdx = dyn_cast<ConstantSDNode>(V->getOperand(2));
9951
9952     if (InsIdx && ExtIdx &&
9953         InsIdx->getValueType(0).getSizeInBits() <= 64 &&
9954         ExtIdx->getValueType(0).getSizeInBits() <= 64) {
9955       // Combine:
9956       //    (extract_subvec (insert_subvec V1, V2, InsIdx), ExtIdx)
9957       // Into:
9958       //    indices are equal or bit offsets are equal => V1
9959       //    otherwise => (extract_subvec V1, ExtIdx)
9960       if (InsIdx->getZExtValue() * SmallVT.getScalarType().getSizeInBits() ==
9961           ExtIdx->getZExtValue() * NVT.getScalarType().getSizeInBits())
9962         return DAG.getNode(ISD::BITCAST, dl, NVT, V->getOperand(1));
9963       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, NVT,
9964                          DAG.getNode(ISD::BITCAST, dl,
9965                                      N->getOperand(0).getValueType(),
9966                                      V->getOperand(0)), N->getOperand(1));
9967     }
9968   }
9969
9970   return SDValue();
9971 }
9972
9973 // Tries to turn a shuffle of two CONCAT_VECTORS into a single concat.
9974 static SDValue partitionShuffleOfConcats(SDNode *N, SelectionDAG &DAG) {
9975   EVT VT = N->getValueType(0);
9976   unsigned NumElts = VT.getVectorNumElements();
9977
9978   SDValue N0 = N->getOperand(0);
9979   SDValue N1 = N->getOperand(1);
9980   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
9981
9982   SmallVector<SDValue, 4> Ops;
9983   EVT ConcatVT = N0.getOperand(0).getValueType();
9984   unsigned NumElemsPerConcat = ConcatVT.getVectorNumElements();
9985   unsigned NumConcats = NumElts / NumElemsPerConcat;
9986
9987   // Look at every vector that's inserted. We're looking for exact
9988   // subvector-sized copies from a concatenated vector
9989   for (unsigned I = 0; I != NumConcats; ++I) {
9990     // Make sure we're dealing with a copy.
9991     unsigned Begin = I * NumElemsPerConcat;
9992     bool AllUndef = true, NoUndef = true;
9993     for (unsigned J = Begin; J != Begin + NumElemsPerConcat; ++J) {
9994       if (SVN->getMaskElt(J) >= 0)
9995         AllUndef = false;
9996       else
9997         NoUndef = false;
9998     }
9999
10000     if (NoUndef) {
10001       if (SVN->getMaskElt(Begin) % NumElemsPerConcat != 0)
10002         return SDValue();
10003
10004       for (unsigned J = 1; J != NumElemsPerConcat; ++J)
10005         if (SVN->getMaskElt(Begin + J - 1) + 1 != SVN->getMaskElt(Begin + J))
10006           return SDValue();
10007
10008       unsigned FirstElt = SVN->getMaskElt(Begin) / NumElemsPerConcat;
10009       if (FirstElt < N0.getNumOperands())
10010         Ops.push_back(N0.getOperand(FirstElt));
10011       else
10012         Ops.push_back(N1.getOperand(FirstElt - N0.getNumOperands()));
10013
10014     } else if (AllUndef) {
10015       Ops.push_back(DAG.getUNDEF(N0.getOperand(0).getValueType()));
10016     } else { // Mixed with general masks and undefs, can't do optimization.
10017       return SDValue();
10018     }
10019   }
10020
10021   return DAG.getNode(ISD::CONCAT_VECTORS, SDLoc(N), VT, Ops.data(),
10022                      Ops.size());
10023 }
10024
10025 SDValue DAGCombiner::visitVECTOR_SHUFFLE(SDNode *N) {
10026   EVT VT = N->getValueType(0);
10027   unsigned NumElts = VT.getVectorNumElements();
10028
10029   SDValue N0 = N->getOperand(0);
10030   SDValue N1 = N->getOperand(1);
10031
10032   assert(N0.getValueType() == VT && "Vector shuffle must be normalized in DAG");
10033
10034   // Canonicalize shuffle undef, undef -> undef
10035   if (N0.getOpcode() == ISD::UNDEF && N1.getOpcode() == ISD::UNDEF)
10036     return DAG.getUNDEF(VT);
10037
10038   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
10039
10040   // Canonicalize shuffle v, v -> v, undef
10041   if (N0 == N1) {
10042     SmallVector<int, 8> NewMask;
10043     for (unsigned i = 0; i != NumElts; ++i) {
10044       int Idx = SVN->getMaskElt(i);
10045       if (Idx >= (int)NumElts) Idx -= NumElts;
10046       NewMask.push_back(Idx);
10047     }
10048     return DAG.getVectorShuffle(VT, SDLoc(N), N0, DAG.getUNDEF(VT),
10049                                 &NewMask[0]);
10050   }
10051
10052   // Canonicalize shuffle undef, v -> v, undef.  Commute the shuffle mask.
10053   if (N0.getOpcode() == ISD::UNDEF) {
10054     SmallVector<int, 8> NewMask;
10055     for (unsigned i = 0; i != NumElts; ++i) {
10056       int Idx = SVN->getMaskElt(i);
10057       if (Idx >= 0) {
10058         if (Idx >= (int)NumElts)
10059           Idx -= NumElts;
10060         else
10061           Idx = -1; // remove reference to lhs
10062       }
10063       NewMask.push_back(Idx);
10064     }
10065     return DAG.getVectorShuffle(VT, SDLoc(N), N1, DAG.getUNDEF(VT),
10066                                 &NewMask[0]);
10067   }
10068
10069   // Remove references to rhs if it is undef
10070   if (N1.getOpcode() == ISD::UNDEF) {
10071     bool Changed = false;
10072     SmallVector<int, 8> NewMask;
10073     for (unsigned i = 0; i != NumElts; ++i) {
10074       int Idx = SVN->getMaskElt(i);
10075       if (Idx >= (int)NumElts) {
10076         Idx = -1;
10077         Changed = true;
10078       }
10079       NewMask.push_back(Idx);
10080     }
10081     if (Changed)
10082       return DAG.getVectorShuffle(VT, SDLoc(N), N0, N1, &NewMask[0]);
10083   }
10084
10085   // If it is a splat, check if the argument vector is another splat or a
10086   // build_vector with all scalar elements the same.
10087   if (SVN->isSplat() && SVN->getSplatIndex() < (int)NumElts) {
10088     SDNode *V = N0.getNode();
10089
10090     // If this is a bit convert that changes the element type of the vector but
10091     // not the number of vector elements, look through it.  Be careful not to
10092     // look though conversions that change things like v4f32 to v2f64.
10093     if (V->getOpcode() == ISD::BITCAST) {
10094       SDValue ConvInput = V->getOperand(0);
10095       if (ConvInput.getValueType().isVector() &&
10096           ConvInput.getValueType().getVectorNumElements() == NumElts)
10097         V = ConvInput.getNode();
10098     }
10099
10100     if (V->getOpcode() == ISD::BUILD_VECTOR) {
10101       assert(V->getNumOperands() == NumElts &&
10102              "BUILD_VECTOR has wrong number of operands");
10103       SDValue Base;
10104       bool AllSame = true;
10105       for (unsigned i = 0; i != NumElts; ++i) {
10106         if (V->getOperand(i).getOpcode() != ISD::UNDEF) {
10107           Base = V->getOperand(i);
10108           break;
10109         }
10110       }
10111       // Splat of <u, u, u, u>, return <u, u, u, u>
10112       if (!Base.getNode())
10113         return N0;
10114       for (unsigned i = 0; i != NumElts; ++i) {
10115         if (V->getOperand(i) != Base) {
10116           AllSame = false;
10117           break;
10118         }
10119       }
10120       // Splat of <x, x, x, x>, return <x, x, x, x>
10121       if (AllSame)
10122         return N0;
10123     }
10124   }
10125
10126   if (N0.getOpcode() == ISD::CONCAT_VECTORS &&
10127       Level < AfterLegalizeVectorOps &&
10128       (N1.getOpcode() == ISD::UNDEF ||
10129       (N1.getOpcode() == ISD::CONCAT_VECTORS &&
10130        N0.getOperand(0).getValueType() == N1.getOperand(0).getValueType()))) {
10131     SDValue V = partitionShuffleOfConcats(N, DAG);
10132
10133     if (V.getNode())
10134       return V;
10135   }
10136
10137   // If this shuffle node is simply a swizzle of another shuffle node,
10138   // and it reverses the swizzle of the previous shuffle then we can
10139   // optimize shuffle(shuffle(x, undef), undef) -> x.
10140   if (N0.getOpcode() == ISD::VECTOR_SHUFFLE && Level < AfterLegalizeDAG &&
10141       N1.getOpcode() == ISD::UNDEF) {
10142
10143     ShuffleVectorSDNode *OtherSV = cast<ShuffleVectorSDNode>(N0);
10144
10145     // Shuffle nodes can only reverse shuffles with a single non-undef value.
10146     if (N0.getOperand(1).getOpcode() != ISD::UNDEF)
10147       return SDValue();
10148
10149     // The incoming shuffle must be of the same type as the result of the
10150     // current shuffle.
10151     assert(OtherSV->getOperand(0).getValueType() == VT &&
10152            "Shuffle types don't match");
10153
10154     for (unsigned i = 0; i != NumElts; ++i) {
10155       int Idx = SVN->getMaskElt(i);
10156       assert(Idx < (int)NumElts && "Index references undef operand");
10157       // Next, this index comes from the first value, which is the incoming
10158       // shuffle. Adopt the incoming index.
10159       if (Idx >= 0)
10160         Idx = OtherSV->getMaskElt(Idx);
10161
10162       // The combined shuffle must map each index to itself.
10163       if (Idx >= 0 && (unsigned)Idx != i)
10164         return SDValue();
10165     }
10166
10167     return OtherSV->getOperand(0);
10168   }
10169
10170   return SDValue();
10171 }
10172
10173 /// XformToShuffleWithZero - Returns a vector_shuffle if it able to transform
10174 /// an AND to a vector_shuffle with the destination vector and a zero vector.
10175 /// e.g. AND V, <0xffffffff, 0, 0xffffffff, 0>. ==>
10176 ///      vector_shuffle V, Zero, <0, 4, 2, 4>
10177 SDValue DAGCombiner::XformToShuffleWithZero(SDNode *N) {
10178   EVT VT = N->getValueType(0);
10179   SDLoc dl(N);
10180   SDValue LHS = N->getOperand(0);
10181   SDValue RHS = N->getOperand(1);
10182   if (N->getOpcode() == ISD::AND) {
10183     if (RHS.getOpcode() == ISD::BITCAST)
10184       RHS = RHS.getOperand(0);
10185     if (RHS.getOpcode() == ISD::BUILD_VECTOR) {
10186       SmallVector<int, 8> Indices;
10187       unsigned NumElts = RHS.getNumOperands();
10188       for (unsigned i = 0; i != NumElts; ++i) {
10189         SDValue Elt = RHS.getOperand(i);
10190         if (!isa<ConstantSDNode>(Elt))
10191           return SDValue();
10192
10193         if (cast<ConstantSDNode>(Elt)->isAllOnesValue())
10194           Indices.push_back(i);
10195         else if (cast<ConstantSDNode>(Elt)->isNullValue())
10196           Indices.push_back(NumElts);
10197         else
10198           return SDValue();
10199       }
10200
10201       // Let's see if the target supports this vector_shuffle.
10202       EVT RVT = RHS.getValueType();
10203       if (!TLI.isVectorClearMaskLegal(Indices, RVT))
10204         return SDValue();
10205
10206       // Return the new VECTOR_SHUFFLE node.
10207       EVT EltVT = RVT.getVectorElementType();
10208       SmallVector<SDValue,8> ZeroOps(RVT.getVectorNumElements(),
10209                                      DAG.getConstant(0, EltVT));
10210       SDValue Zero = DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
10211                                  RVT, &ZeroOps[0], ZeroOps.size());
10212       LHS = DAG.getNode(ISD::BITCAST, dl, RVT, LHS);
10213       SDValue Shuf = DAG.getVectorShuffle(RVT, dl, LHS, Zero, &Indices[0]);
10214       return DAG.getNode(ISD::BITCAST, dl, VT, Shuf);
10215     }
10216   }
10217
10218   return SDValue();
10219 }
10220
10221 /// SimplifyVBinOp - Visit a binary vector operation, like ADD.
10222 SDValue DAGCombiner::SimplifyVBinOp(SDNode *N) {
10223   assert(N->getValueType(0).isVector() &&
10224          "SimplifyVBinOp only works on vectors!");
10225
10226   SDValue LHS = N->getOperand(0);
10227   SDValue RHS = N->getOperand(1);
10228   SDValue Shuffle = XformToShuffleWithZero(N);
10229   if (Shuffle.getNode()) return Shuffle;
10230
10231   // If the LHS and RHS are BUILD_VECTOR nodes, see if we can constant fold
10232   // this operation.
10233   if (LHS.getOpcode() == ISD::BUILD_VECTOR &&
10234       RHS.getOpcode() == ISD::BUILD_VECTOR) {
10235     SmallVector<SDValue, 8> Ops;
10236     for (unsigned i = 0, e = LHS.getNumOperands(); i != e; ++i) {
10237       SDValue LHSOp = LHS.getOperand(i);
10238       SDValue RHSOp = RHS.getOperand(i);
10239       // If these two elements can't be folded, bail out.
10240       if ((LHSOp.getOpcode() != ISD::UNDEF &&
10241            LHSOp.getOpcode() != ISD::Constant &&
10242            LHSOp.getOpcode() != ISD::ConstantFP) ||
10243           (RHSOp.getOpcode() != ISD::UNDEF &&
10244            RHSOp.getOpcode() != ISD::Constant &&
10245            RHSOp.getOpcode() != ISD::ConstantFP))
10246         break;
10247
10248       // Can't fold divide by zero.
10249       if (N->getOpcode() == ISD::SDIV || N->getOpcode() == ISD::UDIV ||
10250           N->getOpcode() == ISD::FDIV) {
10251         if ((RHSOp.getOpcode() == ISD::Constant &&
10252              cast<ConstantSDNode>(RHSOp.getNode())->isNullValue()) ||
10253             (RHSOp.getOpcode() == ISD::ConstantFP &&
10254              cast<ConstantFPSDNode>(RHSOp.getNode())->getValueAPF().isZero()))
10255           break;
10256       }
10257
10258       EVT VT = LHSOp.getValueType();
10259       EVT RVT = RHSOp.getValueType();
10260       if (RVT != VT) {
10261         // Integer BUILD_VECTOR operands may have types larger than the element
10262         // size (e.g., when the element type is not legal).  Prior to type
10263         // legalization, the types may not match between the two BUILD_VECTORS.
10264         // Truncate one of the operands to make them match.
10265         if (RVT.getSizeInBits() > VT.getSizeInBits()) {
10266           RHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), VT, RHSOp);
10267         } else {
10268           LHSOp = DAG.getNode(ISD::TRUNCATE, SDLoc(N), RVT, LHSOp);
10269           VT = RVT;
10270         }
10271       }
10272       SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(LHS), VT,
10273                                    LHSOp, RHSOp);
10274       if (FoldOp.getOpcode() != ISD::UNDEF &&
10275           FoldOp.getOpcode() != ISD::Constant &&
10276           FoldOp.getOpcode() != ISD::ConstantFP)
10277         break;
10278       Ops.push_back(FoldOp);
10279       AddToWorkList(FoldOp.getNode());
10280     }
10281
10282     if (Ops.size() == LHS.getNumOperands())
10283       return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
10284                          LHS.getValueType(), &Ops[0], Ops.size());
10285   }
10286
10287   return SDValue();
10288 }
10289
10290 /// SimplifyVUnaryOp - Visit a binary vector operation, like FABS/FNEG.
10291 SDValue DAGCombiner::SimplifyVUnaryOp(SDNode *N) {
10292   assert(N->getValueType(0).isVector() &&
10293          "SimplifyVUnaryOp only works on vectors!");
10294
10295   SDValue N0 = N->getOperand(0);
10296
10297   if (N0.getOpcode() != ISD::BUILD_VECTOR)
10298     return SDValue();
10299
10300   // Operand is a BUILD_VECTOR node, see if we can constant fold it.
10301   SmallVector<SDValue, 8> Ops;
10302   for (unsigned i = 0, e = N0.getNumOperands(); i != e; ++i) {
10303     SDValue Op = N0.getOperand(i);
10304     if (Op.getOpcode() != ISD::UNDEF &&
10305         Op.getOpcode() != ISD::ConstantFP)
10306       break;
10307     EVT EltVT = Op.getValueType();
10308     SDValue FoldOp = DAG.getNode(N->getOpcode(), SDLoc(N0), EltVT, Op);
10309     if (FoldOp.getOpcode() != ISD::UNDEF &&
10310         FoldOp.getOpcode() != ISD::ConstantFP)
10311       break;
10312     Ops.push_back(FoldOp);
10313     AddToWorkList(FoldOp.getNode());
10314   }
10315
10316   if (Ops.size() != N0.getNumOperands())
10317     return SDValue();
10318
10319   return DAG.getNode(ISD::BUILD_VECTOR, SDLoc(N),
10320                      N0.getValueType(), &Ops[0], Ops.size());
10321 }
10322
10323 SDValue DAGCombiner::SimplifySelect(SDLoc DL, SDValue N0,
10324                                     SDValue N1, SDValue N2){
10325   assert(N0.getOpcode() ==ISD::SETCC && "First argument must be a SetCC node!");
10326
10327   SDValue SCC = SimplifySelectCC(DL, N0.getOperand(0), N0.getOperand(1), N1, N2,
10328                                  cast<CondCodeSDNode>(N0.getOperand(2))->get());
10329
10330   // If we got a simplified select_cc node back from SimplifySelectCC, then
10331   // break it down into a new SETCC node, and a new SELECT node, and then return
10332   // the SELECT node, since we were called with a SELECT node.
10333   if (SCC.getNode()) {
10334     // Check to see if we got a select_cc back (to turn into setcc/select).
10335     // Otherwise, just return whatever node we got back, like fabs.
10336     if (SCC.getOpcode() == ISD::SELECT_CC) {
10337       SDValue SETCC = DAG.getNode(ISD::SETCC, SDLoc(N0),
10338                                   N0.getValueType(),
10339                                   SCC.getOperand(0), SCC.getOperand(1),
10340                                   SCC.getOperand(4));
10341       AddToWorkList(SETCC.getNode());
10342       return DAG.getSelect(SDLoc(SCC), SCC.getValueType(),
10343                            SCC.getOperand(2), SCC.getOperand(3), SETCC);
10344     }
10345
10346     return SCC;
10347   }
10348   return SDValue();
10349 }
10350
10351 /// SimplifySelectOps - Given a SELECT or a SELECT_CC node, where LHS and RHS
10352 /// are the two values being selected between, see if we can simplify the
10353 /// select.  Callers of this should assume that TheSelect is deleted if this
10354 /// returns true.  As such, they should return the appropriate thing (e.g. the
10355 /// node) back to the top-level of the DAG combiner loop to avoid it being
10356 /// looked at.
10357 bool DAGCombiner::SimplifySelectOps(SDNode *TheSelect, SDValue LHS,
10358                                     SDValue RHS) {
10359
10360   // Cannot simplify select with vector condition
10361   if (TheSelect->getOperand(0).getValueType().isVector()) return false;
10362
10363   // If this is a select from two identical things, try to pull the operation
10364   // through the select.
10365   if (LHS.getOpcode() != RHS.getOpcode() ||
10366       !LHS.hasOneUse() || !RHS.hasOneUse())
10367     return false;
10368
10369   // If this is a load and the token chain is identical, replace the select
10370   // of two loads with a load through a select of the address to load from.
10371   // This triggers in things like "select bool X, 10.0, 123.0" after the FP
10372   // constants have been dropped into the constant pool.
10373   if (LHS.getOpcode() == ISD::LOAD) {
10374     LoadSDNode *LLD = cast<LoadSDNode>(LHS);
10375     LoadSDNode *RLD = cast<LoadSDNode>(RHS);
10376
10377     // Token chains must be identical.
10378     if (LHS.getOperand(0) != RHS.getOperand(0) ||
10379         // Do not let this transformation reduce the number of volatile loads.
10380         LLD->isVolatile() || RLD->isVolatile() ||
10381         // If this is an EXTLOAD, the VT's must match.
10382         LLD->getMemoryVT() != RLD->getMemoryVT() ||
10383         // If this is an EXTLOAD, the kind of extension must match.
10384         (LLD->getExtensionType() != RLD->getExtensionType() &&
10385          // The only exception is if one of the extensions is anyext.
10386          LLD->getExtensionType() != ISD::EXTLOAD &&
10387          RLD->getExtensionType() != ISD::EXTLOAD) ||
10388         // FIXME: this discards src value information.  This is
10389         // over-conservative. It would be beneficial to be able to remember
10390         // both potential memory locations.  Since we are discarding
10391         // src value info, don't do the transformation if the memory
10392         // locations are not in the default address space.
10393         LLD->getPointerInfo().getAddrSpace() != 0 ||
10394         RLD->getPointerInfo().getAddrSpace() != 0 ||
10395         !TLI.isOperationLegalOrCustom(TheSelect->getOpcode(),
10396                                       LLD->getBasePtr().getValueType()))
10397       return false;
10398
10399     // Check that the select condition doesn't reach either load.  If so,
10400     // folding this will induce a cycle into the DAG.  If not, this is safe to
10401     // xform, so create a select of the addresses.
10402     SDValue Addr;
10403     if (TheSelect->getOpcode() == ISD::SELECT) {
10404       SDNode *CondNode = TheSelect->getOperand(0).getNode();
10405       if ((LLD->hasAnyUseOfValue(1) && LLD->isPredecessorOf(CondNode)) ||
10406           (RLD->hasAnyUseOfValue(1) && RLD->isPredecessorOf(CondNode)))
10407         return false;
10408       // The loads must not depend on one another.
10409       if (LLD->isPredecessorOf(RLD) ||
10410           RLD->isPredecessorOf(LLD))
10411         return false;
10412       Addr = DAG.getSelect(SDLoc(TheSelect),
10413                            LLD->getBasePtr().getValueType(),
10414                            TheSelect->getOperand(0), LLD->getBasePtr(),
10415                            RLD->getBasePtr());
10416     } else {  // Otherwise SELECT_CC
10417       SDNode *CondLHS = TheSelect->getOperand(0).getNode();
10418       SDNode *CondRHS = TheSelect->getOperand(1).getNode();
10419
10420       if ((LLD->hasAnyUseOfValue(1) &&
10421            (LLD->isPredecessorOf(CondLHS) || LLD->isPredecessorOf(CondRHS))) ||
10422           (RLD->hasAnyUseOfValue(1) &&
10423            (RLD->isPredecessorOf(CondLHS) || RLD->isPredecessorOf(CondRHS))))
10424         return false;
10425
10426       Addr = DAG.getNode(ISD::SELECT_CC, SDLoc(TheSelect),
10427                          LLD->getBasePtr().getValueType(),
10428                          TheSelect->getOperand(0),
10429                          TheSelect->getOperand(1),
10430                          LLD->getBasePtr(), RLD->getBasePtr(),
10431                          TheSelect->getOperand(4));
10432     }
10433
10434     SDValue Load;
10435     if (LLD->getExtensionType() == ISD::NON_EXTLOAD) {
10436       Load = DAG.getLoad(TheSelect->getValueType(0),
10437                          SDLoc(TheSelect),
10438                          // FIXME: Discards pointer and TBAA info.
10439                          LLD->getChain(), Addr, MachinePointerInfo(),
10440                          LLD->isVolatile(), LLD->isNonTemporal(),
10441                          LLD->isInvariant(), LLD->getAlignment());
10442     } else {
10443       Load = DAG.getExtLoad(LLD->getExtensionType() == ISD::EXTLOAD ?
10444                             RLD->getExtensionType() : LLD->getExtensionType(),
10445                             SDLoc(TheSelect),
10446                             TheSelect->getValueType(0),
10447                             // FIXME: Discards pointer and TBAA info.
10448                             LLD->getChain(), Addr, MachinePointerInfo(),
10449                             LLD->getMemoryVT(), LLD->isVolatile(),
10450                             LLD->isNonTemporal(), LLD->getAlignment());
10451     }
10452
10453     // Users of the select now use the result of the load.
10454     CombineTo(TheSelect, Load);
10455
10456     // Users of the old loads now use the new load's chain.  We know the
10457     // old-load value is dead now.
10458     CombineTo(LHS.getNode(), Load.getValue(0), Load.getValue(1));
10459     CombineTo(RHS.getNode(), Load.getValue(0), Load.getValue(1));
10460     return true;
10461   }
10462
10463   return false;
10464 }
10465
10466 /// SimplifySelectCC - Simplify an expression of the form (N0 cond N1) ? N2 : N3
10467 /// where 'cond' is the comparison specified by CC.
10468 SDValue DAGCombiner::SimplifySelectCC(SDLoc DL, SDValue N0, SDValue N1,
10469                                       SDValue N2, SDValue N3,
10470                                       ISD::CondCode CC, bool NotExtCompare) {
10471   // (x ? y : y) -> y.
10472   if (N2 == N3) return N2;
10473
10474   EVT VT = N2.getValueType();
10475   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1.getNode());
10476   ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(N2.getNode());
10477   ConstantSDNode *N3C = dyn_cast<ConstantSDNode>(N3.getNode());
10478
10479   // Determine if the condition we're dealing with is constant
10480   SDValue SCC = SimplifySetCC(getSetCCResultType(N0.getValueType()),
10481                               N0, N1, CC, DL, false);
10482   if (SCC.getNode()) AddToWorkList(SCC.getNode());
10483   ConstantSDNode *SCCC = dyn_cast_or_null<ConstantSDNode>(SCC.getNode());
10484
10485   // fold select_cc true, x, y -> x
10486   if (SCCC && !SCCC->isNullValue())
10487     return N2;
10488   // fold select_cc false, x, y -> y
10489   if (SCCC && SCCC->isNullValue())
10490     return N3;
10491
10492   // Check to see if we can simplify the select into an fabs node
10493   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(N1)) {
10494     // Allow either -0.0 or 0.0
10495     if (CFP->getValueAPF().isZero()) {
10496       // select (setg[te] X, +/-0.0), X, fneg(X) -> fabs
10497       if ((CC == ISD::SETGE || CC == ISD::SETGT) &&
10498           N0 == N2 && N3.getOpcode() == ISD::FNEG &&
10499           N2 == N3.getOperand(0))
10500         return DAG.getNode(ISD::FABS, DL, VT, N0);
10501
10502       // select (setl[te] X, +/-0.0), fneg(X), X -> fabs
10503       if ((CC == ISD::SETLT || CC == ISD::SETLE) &&
10504           N0 == N3 && N2.getOpcode() == ISD::FNEG &&
10505           N2.getOperand(0) == N3)
10506         return DAG.getNode(ISD::FABS, DL, VT, N3);
10507     }
10508   }
10509
10510   // Turn "(a cond b) ? 1.0f : 2.0f" into "load (tmp + ((a cond b) ? 0 : 4)"
10511   // where "tmp" is a constant pool entry containing an array with 1.0 and 2.0
10512   // in it.  This is a win when the constant is not otherwise available because
10513   // it replaces two constant pool loads with one.  We only do this if the FP
10514   // type is known to be legal, because if it isn't, then we are before legalize
10515   // types an we want the other legalization to happen first (e.g. to avoid
10516   // messing with soft float) and if the ConstantFP is not legal, because if
10517   // it is legal, we may not need to store the FP constant in a constant pool.
10518   if (ConstantFPSDNode *TV = dyn_cast<ConstantFPSDNode>(N2))
10519     if (ConstantFPSDNode *FV = dyn_cast<ConstantFPSDNode>(N3)) {
10520       if (TLI.isTypeLegal(N2.getValueType()) &&
10521           (TLI.getOperationAction(ISD::ConstantFP, N2.getValueType()) !=
10522            TargetLowering::Legal) &&
10523           // If both constants have multiple uses, then we won't need to do an
10524           // extra load, they are likely around in registers for other users.
10525           (TV->hasOneUse() || FV->hasOneUse())) {
10526         Constant *Elts[] = {
10527           const_cast<ConstantFP*>(FV->getConstantFPValue()),
10528           const_cast<ConstantFP*>(TV->getConstantFPValue())
10529         };
10530         Type *FPTy = Elts[0]->getType();
10531         const DataLayout &TD = *TLI.getDataLayout();
10532
10533         // Create a ConstantArray of the two constants.
10534         Constant *CA = ConstantArray::get(ArrayType::get(FPTy, 2), Elts);
10535         SDValue CPIdx = DAG.getConstantPool(CA, TLI.getPointerTy(),
10536                                             TD.getPrefTypeAlignment(FPTy));
10537         unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
10538
10539         // Get the offsets to the 0 and 1 element of the array so that we can
10540         // select between them.
10541         SDValue Zero = DAG.getIntPtrConstant(0);
10542         unsigned EltSize = (unsigned)TD.getTypeAllocSize(Elts[0]->getType());
10543         SDValue One = DAG.getIntPtrConstant(EltSize);
10544
10545         SDValue Cond = DAG.getSetCC(DL,
10546                                     getSetCCResultType(N0.getValueType()),
10547                                     N0, N1, CC);
10548         AddToWorkList(Cond.getNode());
10549         SDValue CstOffset = DAG.getSelect(DL, Zero.getValueType(),
10550                                           Cond, One, Zero);
10551         AddToWorkList(CstOffset.getNode());
10552         CPIdx = DAG.getNode(ISD::ADD, DL, CPIdx.getValueType(), CPIdx,
10553                             CstOffset);
10554         AddToWorkList(CPIdx.getNode());
10555         return DAG.getLoad(TV->getValueType(0), DL, DAG.getEntryNode(), CPIdx,
10556                            MachinePointerInfo::getConstantPool(), false,
10557                            false, false, Alignment);
10558
10559       }
10560     }
10561
10562   // Check to see if we can perform the "gzip trick", transforming
10563   // (select_cc setlt X, 0, A, 0) -> (and (sra X, (sub size(X), 1), A)
10564   if (N1C && N3C && N3C->isNullValue() && CC == ISD::SETLT &&
10565       (N1C->isNullValue() ||                         // (a < 0) ? b : 0
10566        (N1C->getAPIntValue() == 1 && N0 == N2))) {   // (a < 1) ? a : 0
10567     EVT XType = N0.getValueType();
10568     EVT AType = N2.getValueType();
10569     if (XType.bitsGE(AType)) {
10570       // and (sra X, size(X)-1, A) -> "and (srl X, C2), A" iff A is a
10571       // single-bit constant.
10572       if (N2C && ((N2C->getAPIntValue() & (N2C->getAPIntValue()-1)) == 0)) {
10573         unsigned ShCtV = N2C->getAPIntValue().logBase2();
10574         ShCtV = XType.getSizeInBits()-ShCtV-1;
10575         SDValue ShCt = DAG.getConstant(ShCtV,
10576                                        getShiftAmountTy(N0.getValueType()));
10577         SDValue Shift = DAG.getNode(ISD::SRL, SDLoc(N0),
10578                                     XType, N0, ShCt);
10579         AddToWorkList(Shift.getNode());
10580
10581         if (XType.bitsGT(AType)) {
10582           Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
10583           AddToWorkList(Shift.getNode());
10584         }
10585
10586         return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
10587       }
10588
10589       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0),
10590                                   XType, N0,
10591                                   DAG.getConstant(XType.getSizeInBits()-1,
10592                                          getShiftAmountTy(N0.getValueType())));
10593       AddToWorkList(Shift.getNode());
10594
10595       if (XType.bitsGT(AType)) {
10596         Shift = DAG.getNode(ISD::TRUNCATE, DL, AType, Shift);
10597         AddToWorkList(Shift.getNode());
10598       }
10599
10600       return DAG.getNode(ISD::AND, DL, AType, Shift, N2);
10601     }
10602   }
10603
10604   // fold (select_cc seteq (and x, y), 0, 0, A) -> (and (shr (shl x)) A)
10605   // where y is has a single bit set.
10606   // A plaintext description would be, we can turn the SELECT_CC into an AND
10607   // when the condition can be materialized as an all-ones register.  Any
10608   // single bit-test can be materialized as an all-ones register with
10609   // shift-left and shift-right-arith.
10610   if (CC == ISD::SETEQ && N0->getOpcode() == ISD::AND &&
10611       N0->getValueType(0) == VT &&
10612       N1C && N1C->isNullValue() &&
10613       N2C && N2C->isNullValue()) {
10614     SDValue AndLHS = N0->getOperand(0);
10615     ConstantSDNode *ConstAndRHS = dyn_cast<ConstantSDNode>(N0->getOperand(1));
10616     if (ConstAndRHS && ConstAndRHS->getAPIntValue().countPopulation() == 1) {
10617       // Shift the tested bit over the sign bit.
10618       APInt AndMask = ConstAndRHS->getAPIntValue();
10619       SDValue ShlAmt =
10620         DAG.getConstant(AndMask.countLeadingZeros(),
10621                         getShiftAmountTy(AndLHS.getValueType()));
10622       SDValue Shl = DAG.getNode(ISD::SHL, SDLoc(N0), VT, AndLHS, ShlAmt);
10623
10624       // Now arithmetic right shift it all the way over, so the result is either
10625       // all-ones, or zero.
10626       SDValue ShrAmt =
10627         DAG.getConstant(AndMask.getBitWidth()-1,
10628                         getShiftAmountTy(Shl.getValueType()));
10629       SDValue Shr = DAG.getNode(ISD::SRA, SDLoc(N0), VT, Shl, ShrAmt);
10630
10631       return DAG.getNode(ISD::AND, DL, VT, Shr, N3);
10632     }
10633   }
10634
10635   // fold select C, 16, 0 -> shl C, 4
10636   if (N2C && N3C && N3C->isNullValue() && N2C->getAPIntValue().isPowerOf2() &&
10637     TLI.getBooleanContents(N0.getValueType().isVector()) ==
10638       TargetLowering::ZeroOrOneBooleanContent) {
10639
10640     // If the caller doesn't want us to simplify this into a zext of a compare,
10641     // don't do it.
10642     if (NotExtCompare && N2C->getAPIntValue() == 1)
10643       return SDValue();
10644
10645     // Get a SetCC of the condition
10646     // NOTE: Don't create a SETCC if it's not legal on this target.
10647     if (!LegalOperations ||
10648         TLI.isOperationLegal(ISD::SETCC,
10649           LegalTypes ? getSetCCResultType(N0.getValueType()) : MVT::i1)) {
10650       SDValue Temp, SCC;
10651       // cast from setcc result type to select result type
10652       if (LegalTypes) {
10653         SCC  = DAG.getSetCC(DL, getSetCCResultType(N0.getValueType()),
10654                             N0, N1, CC);
10655         if (N2.getValueType().bitsLT(SCC.getValueType()))
10656           Temp = DAG.getZeroExtendInReg(SCC, SDLoc(N2),
10657                                         N2.getValueType());
10658         else
10659           Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
10660                              N2.getValueType(), SCC);
10661       } else {
10662         SCC  = DAG.getSetCC(SDLoc(N0), MVT::i1, N0, N1, CC);
10663         Temp = DAG.getNode(ISD::ZERO_EXTEND, SDLoc(N2),
10664                            N2.getValueType(), SCC);
10665       }
10666
10667       AddToWorkList(SCC.getNode());
10668       AddToWorkList(Temp.getNode());
10669
10670       if (N2C->getAPIntValue() == 1)
10671         return Temp;
10672
10673       // shl setcc result by log2 n2c
10674       return DAG.getNode(
10675           ISD::SHL, DL, N2.getValueType(), Temp,
10676           DAG.getConstant(N2C->getAPIntValue().logBase2(),
10677                           getShiftAmountTy(Temp.getValueType())));
10678     }
10679   }
10680
10681   // Check to see if this is the equivalent of setcc
10682   // FIXME: Turn all of these into setcc if setcc if setcc is legal
10683   // otherwise, go ahead with the folds.
10684   if (0 && N3C && N3C->isNullValue() && N2C && (N2C->getAPIntValue() == 1ULL)) {
10685     EVT XType = N0.getValueType();
10686     if (!LegalOperations ||
10687         TLI.isOperationLegal(ISD::SETCC, getSetCCResultType(XType))) {
10688       SDValue Res = DAG.getSetCC(DL, getSetCCResultType(XType), N0, N1, CC);
10689       if (Res.getValueType() != VT)
10690         Res = DAG.getNode(ISD::ZERO_EXTEND, DL, VT, Res);
10691       return Res;
10692     }
10693
10694     // fold (seteq X, 0) -> (srl (ctlz X, log2(size(X))))
10695     if (N1C && N1C->isNullValue() && CC == ISD::SETEQ &&
10696         (!LegalOperations ||
10697          TLI.isOperationLegal(ISD::CTLZ, XType))) {
10698       SDValue Ctlz = DAG.getNode(ISD::CTLZ, SDLoc(N0), XType, N0);
10699       return DAG.getNode(ISD::SRL, DL, XType, Ctlz,
10700                          DAG.getConstant(Log2_32(XType.getSizeInBits()),
10701                                        getShiftAmountTy(Ctlz.getValueType())));
10702     }
10703     // fold (setgt X, 0) -> (srl (and (-X, ~X), size(X)-1))
10704     if (N1C && N1C->isNullValue() && CC == ISD::SETGT) {
10705       SDValue NegN0 = DAG.getNode(ISD::SUB, SDLoc(N0),
10706                                   XType, DAG.getConstant(0, XType), N0);
10707       SDValue NotN0 = DAG.getNOT(SDLoc(N0), N0, XType);
10708       return DAG.getNode(ISD::SRL, DL, XType,
10709                          DAG.getNode(ISD::AND, DL, XType, NegN0, NotN0),
10710                          DAG.getConstant(XType.getSizeInBits()-1,
10711                                          getShiftAmountTy(XType)));
10712     }
10713     // fold (setgt X, -1) -> (xor (srl (X, size(X)-1), 1))
10714     if (N1C && N1C->isAllOnesValue() && CC == ISD::SETGT) {
10715       SDValue Sign = DAG.getNode(ISD::SRL, SDLoc(N0), XType, N0,
10716                                  DAG.getConstant(XType.getSizeInBits()-1,
10717                                          getShiftAmountTy(N0.getValueType())));
10718       return DAG.getNode(ISD::XOR, DL, XType, Sign, DAG.getConstant(1, XType));
10719     }
10720   }
10721
10722   // Check to see if this is an integer abs.
10723   // select_cc setg[te] X,  0,  X, -X ->
10724   // select_cc setgt    X, -1,  X, -X ->
10725   // select_cc setl[te] X,  0, -X,  X ->
10726   // select_cc setlt    X,  1, -X,  X ->
10727   // Y = sra (X, size(X)-1); xor (add (X, Y), Y)
10728   if (N1C) {
10729     ConstantSDNode *SubC = NULL;
10730     if (((N1C->isNullValue() && (CC == ISD::SETGT || CC == ISD::SETGE)) ||
10731          (N1C->isAllOnesValue() && CC == ISD::SETGT)) &&
10732         N0 == N2 && N3.getOpcode() == ISD::SUB && N0 == N3.getOperand(1))
10733       SubC = dyn_cast<ConstantSDNode>(N3.getOperand(0));
10734     else if (((N1C->isNullValue() && (CC == ISD::SETLT || CC == ISD::SETLE)) ||
10735               (N1C->isOne() && CC == ISD::SETLT)) &&
10736              N0 == N3 && N2.getOpcode() == ISD::SUB && N0 == N2.getOperand(1))
10737       SubC = dyn_cast<ConstantSDNode>(N2.getOperand(0));
10738
10739     EVT XType = N0.getValueType();
10740     if (SubC && SubC->isNullValue() && XType.isInteger()) {
10741       SDValue Shift = DAG.getNode(ISD::SRA, SDLoc(N0), XType,
10742                                   N0,
10743                                   DAG.getConstant(XType.getSizeInBits()-1,
10744                                          getShiftAmountTy(N0.getValueType())));
10745       SDValue Add = DAG.getNode(ISD::ADD, SDLoc(N0),
10746                                 XType, N0, Shift);
10747       AddToWorkList(Shift.getNode());
10748       AddToWorkList(Add.getNode());
10749       return DAG.getNode(ISD::XOR, DL, XType, Add, Shift);
10750     }
10751   }
10752
10753   return SDValue();
10754 }
10755
10756 /// SimplifySetCC - This is a stub for TargetLowering::SimplifySetCC.
10757 SDValue DAGCombiner::SimplifySetCC(EVT VT, SDValue N0,
10758                                    SDValue N1, ISD::CondCode Cond,
10759                                    SDLoc DL, bool foldBooleans) {
10760   TargetLowering::DAGCombinerInfo
10761     DagCombineInfo(DAG, Level, false, this);
10762   return TLI.SimplifySetCC(VT, N0, N1, Cond, foldBooleans, DagCombineInfo, DL);
10763 }
10764
10765 /// BuildSDIVSequence - Given an ISD::SDIV node expressing a divide by constant,
10766 /// return a DAG expression to select that will generate the same value by
10767 /// multiplying by a magic number.  See:
10768 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
10769 SDValue DAGCombiner::BuildSDIV(SDNode *N) {
10770   std::vector<SDNode*> Built;
10771   SDValue S = TLI.BuildSDIV(N, DAG, LegalOperations, &Built);
10772
10773   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
10774        ii != ee; ++ii)
10775     AddToWorkList(*ii);
10776   return S;
10777 }
10778
10779 /// BuildUDIVSequence - Given an ISD::UDIV node expressing a divide by constant,
10780 /// return a DAG expression to select that will generate the same value by
10781 /// multiplying by a magic number.  See:
10782 /// <http://the.wall.riscom.net/books/proc/ppc/cwg/code2.html>
10783 SDValue DAGCombiner::BuildUDIV(SDNode *N) {
10784   std::vector<SDNode*> Built;
10785   SDValue S = TLI.BuildUDIV(N, DAG, LegalOperations, &Built);
10786
10787   for (std::vector<SDNode*>::iterator ii = Built.begin(), ee = Built.end();
10788        ii != ee; ++ii)
10789     AddToWorkList(*ii);
10790   return S;
10791 }
10792
10793 /// FindBaseOffset - Return true if base is a frame index, which is known not
10794 // to alias with anything but itself.  Provides base object and offset as
10795 // results.
10796 static bool FindBaseOffset(SDValue Ptr, SDValue &Base, int64_t &Offset,
10797                            const GlobalValue *&GV, const void *&CV) {
10798   // Assume it is a primitive operation.
10799   Base = Ptr; Offset = 0; GV = 0; CV = 0;
10800
10801   // If it's an adding a simple constant then integrate the offset.
10802   if (Base.getOpcode() == ISD::ADD) {
10803     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Base.getOperand(1))) {
10804       Base = Base.getOperand(0);
10805       Offset += C->getZExtValue();
10806     }
10807   }
10808
10809   // Return the underlying GlobalValue, and update the Offset.  Return false
10810   // for GlobalAddressSDNode since the same GlobalAddress may be represented
10811   // by multiple nodes with different offsets.
10812   if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Base)) {
10813     GV = G->getGlobal();
10814     Offset += G->getOffset();
10815     return false;
10816   }
10817
10818   // Return the underlying Constant value, and update the Offset.  Return false
10819   // for ConstantSDNodes since the same constant pool entry may be represented
10820   // by multiple nodes with different offsets.
10821   if (ConstantPoolSDNode *C = dyn_cast<ConstantPoolSDNode>(Base)) {
10822     CV = C->isMachineConstantPoolEntry() ? (const void *)C->getMachineCPVal()
10823                                          : (const void *)C->getConstVal();
10824     Offset += C->getOffset();
10825     return false;
10826   }
10827   // If it's any of the following then it can't alias with anything but itself.
10828   return isa<FrameIndexSDNode>(Base);
10829 }
10830
10831 /// isAlias - Return true if there is any possibility that the two addresses
10832 /// overlap.
10833 bool DAGCombiner::isAlias(SDValue Ptr1, int64_t Size1, bool IsVolatile1,
10834                           const Value *SrcValue1, int SrcValueOffset1,
10835                           unsigned SrcValueAlign1,
10836                           const MDNode *TBAAInfo1,
10837                           SDValue Ptr2, int64_t Size2, bool IsVolatile2,
10838                           const Value *SrcValue2, int SrcValueOffset2,
10839                           unsigned SrcValueAlign2,
10840                           const MDNode *TBAAInfo2) const {
10841   // If they are the same then they must be aliases.
10842   if (Ptr1 == Ptr2) return true;
10843
10844   // If they are both volatile then they cannot be reordered.
10845   if (IsVolatile1 && IsVolatile2) return true;
10846
10847   // Gather base node and offset information.
10848   SDValue Base1, Base2;
10849   int64_t Offset1, Offset2;
10850   const GlobalValue *GV1, *GV2;
10851   const void *CV1, *CV2;
10852   bool isFrameIndex1 = FindBaseOffset(Ptr1, Base1, Offset1, GV1, CV1);
10853   bool isFrameIndex2 = FindBaseOffset(Ptr2, Base2, Offset2, GV2, CV2);
10854
10855   // If they have a same base address then check to see if they overlap.
10856   if (Base1 == Base2 || (GV1 && (GV1 == GV2)) || (CV1 && (CV1 == CV2)))
10857     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
10858
10859   // It is possible for different frame indices to alias each other, mostly
10860   // when tail call optimization reuses return address slots for arguments.
10861   // To catch this case, look up the actual index of frame indices to compute
10862   // the real alias relationship.
10863   if (isFrameIndex1 && isFrameIndex2) {
10864     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
10865     Offset1 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base1)->getIndex());
10866     Offset2 += MFI->getObjectOffset(cast<FrameIndexSDNode>(Base2)->getIndex());
10867     return !((Offset1 + Size1) <= Offset2 || (Offset2 + Size2) <= Offset1);
10868   }
10869
10870   // Otherwise, if we know what the bases are, and they aren't identical, then
10871   // we know they cannot alias.
10872   if ((isFrameIndex1 || CV1 || GV1) && (isFrameIndex2 || CV2 || GV2))
10873     return false;
10874
10875   // If we know required SrcValue1 and SrcValue2 have relatively large alignment
10876   // compared to the size and offset of the access, we may be able to prove they
10877   // do not alias.  This check is conservative for now to catch cases created by
10878   // splitting vector types.
10879   if ((SrcValueAlign1 == SrcValueAlign2) &&
10880       (SrcValueOffset1 != SrcValueOffset2) &&
10881       (Size1 == Size2) && (SrcValueAlign1 > Size1)) {
10882     int64_t OffAlign1 = SrcValueOffset1 % SrcValueAlign1;
10883     int64_t OffAlign2 = SrcValueOffset2 % SrcValueAlign1;
10884
10885     // There is no overlap between these relatively aligned accesses of similar
10886     // size, return no alias.
10887     if ((OffAlign1 + Size1) <= OffAlign2 || (OffAlign2 + Size2) <= OffAlign1)
10888       return false;
10889   }
10890
10891   bool UseAA = CombinerGlobalAA.getNumOccurrences() > 0 ? CombinerGlobalAA :
10892     TLI.getTargetMachine().getSubtarget<TargetSubtargetInfo>().useAA();
10893   if (UseAA && SrcValue1 && SrcValue2) {
10894     // Use alias analysis information.
10895     int64_t MinOffset = std::min(SrcValueOffset1, SrcValueOffset2);
10896     int64_t Overlap1 = Size1 + SrcValueOffset1 - MinOffset;
10897     int64_t Overlap2 = Size2 + SrcValueOffset2 - MinOffset;
10898     AliasAnalysis::AliasResult AAResult =
10899       AA.alias(AliasAnalysis::Location(SrcValue1, Overlap1, TBAAInfo1),
10900                AliasAnalysis::Location(SrcValue2, Overlap2, TBAAInfo2));
10901     if (AAResult == AliasAnalysis::NoAlias)
10902       return false;
10903   }
10904
10905   // Otherwise we have to assume they alias.
10906   return true;
10907 }
10908
10909 bool DAGCombiner::isAlias(LSBaseSDNode *Op0, LSBaseSDNode *Op1) {
10910   SDValue Ptr0, Ptr1;
10911   int64_t Size0, Size1;
10912   bool IsVolatile0, IsVolatile1;
10913   const Value *SrcValue0, *SrcValue1;
10914   int SrcValueOffset0, SrcValueOffset1;
10915   unsigned SrcValueAlign0, SrcValueAlign1;
10916   const MDNode *SrcTBAAInfo0, *SrcTBAAInfo1;
10917   FindAliasInfo(Op0, Ptr0, Size0, IsVolatile0, SrcValue0, SrcValueOffset0,
10918                 SrcValueAlign0, SrcTBAAInfo0);
10919   FindAliasInfo(Op1, Ptr1, Size1, IsVolatile1, SrcValue1, SrcValueOffset1,
10920                 SrcValueAlign1, SrcTBAAInfo1);
10921   return isAlias(Ptr0, Size0, IsVolatile0, SrcValue0, SrcValueOffset0,
10922                  SrcValueAlign0, SrcTBAAInfo0,
10923                  Ptr1, Size1, IsVolatile1, SrcValue1, SrcValueOffset1,
10924                  SrcValueAlign1, SrcTBAAInfo1);
10925 }
10926
10927 /// FindAliasInfo - Extracts the relevant alias information from the memory
10928 /// node.  Returns true if the operand was a nonvolatile load.
10929 bool DAGCombiner::FindAliasInfo(SDNode *N,
10930                                 SDValue &Ptr, int64_t &Size, bool &IsVolatile,
10931                                 const Value *&SrcValue,
10932                                 int &SrcValueOffset,
10933                                 unsigned &SrcValueAlign,
10934                                 const MDNode *&TBAAInfo) const {
10935   LSBaseSDNode *LS = cast<LSBaseSDNode>(N);
10936
10937   Ptr = LS->getBasePtr();
10938   Size = LS->getMemoryVT().getSizeInBits() >> 3;
10939   IsVolatile = LS->isVolatile();
10940   SrcValue = LS->getSrcValue();
10941   SrcValueOffset = LS->getSrcValueOffset();
10942   SrcValueAlign = LS->getOriginalAlignment();
10943   TBAAInfo = LS->getTBAAInfo();
10944   return isa<LoadSDNode>(LS) && !IsVolatile;
10945 }
10946
10947 /// GatherAllAliases - Walk up chain skipping non-aliasing memory nodes,
10948 /// looking for aliasing nodes and adding them to the Aliases vector.
10949 void DAGCombiner::GatherAllAliases(SDNode *N, SDValue OriginalChain,
10950                                    SmallVectorImpl<SDValue> &Aliases) {
10951   SmallVector<SDValue, 8> Chains;     // List of chains to visit.
10952   SmallPtrSet<SDNode *, 16> Visited;  // Visited node set.
10953
10954   // Get alias information for node.
10955   SDValue Ptr;
10956   int64_t Size;
10957   bool IsVolatile;
10958   const Value *SrcValue;
10959   int SrcValueOffset;
10960   unsigned SrcValueAlign;
10961   const MDNode *SrcTBAAInfo;
10962   bool IsLoad = FindAliasInfo(N, Ptr, Size, IsVolatile, SrcValue,
10963                               SrcValueOffset, SrcValueAlign, SrcTBAAInfo);
10964
10965   // Starting off.
10966   Chains.push_back(OriginalChain);
10967   unsigned Depth = 0;
10968
10969   // Look at each chain and determine if it is an alias.  If so, add it to the
10970   // aliases list.  If not, then continue up the chain looking for the next
10971   // candidate.
10972   while (!Chains.empty()) {
10973     SDValue Chain = Chains.back();
10974     Chains.pop_back();
10975
10976     // For TokenFactor nodes, look at each operand and only continue up the
10977     // chain until we find two aliases.  If we've seen two aliases, assume we'll
10978     // find more and revert to original chain since the xform is unlikely to be
10979     // profitable.
10980     //
10981     // FIXME: The depth check could be made to return the last non-aliasing
10982     // chain we found before we hit a tokenfactor rather than the original
10983     // chain.
10984     if (Depth > 6 || Aliases.size() == 2) {
10985       Aliases.clear();
10986       Aliases.push_back(OriginalChain);
10987       break;
10988     }
10989
10990     // Don't bother if we've been before.
10991     if (!Visited.insert(Chain.getNode()))
10992       continue;
10993
10994     switch (Chain.getOpcode()) {
10995     case ISD::EntryToken:
10996       // Entry token is ideal chain operand, but handled in FindBetterChain.
10997       break;
10998
10999     case ISD::LOAD:
11000     case ISD::STORE: {
11001       // Get alias information for Chain.
11002       SDValue OpPtr;
11003       int64_t OpSize;
11004       bool OpIsVolatile;
11005       const Value *OpSrcValue;
11006       int OpSrcValueOffset;
11007       unsigned OpSrcValueAlign;
11008       const MDNode *OpSrcTBAAInfo;
11009       bool IsOpLoad = FindAliasInfo(Chain.getNode(), OpPtr, OpSize,
11010                                     OpIsVolatile, OpSrcValue, OpSrcValueOffset,
11011                                     OpSrcValueAlign,
11012                                     OpSrcTBAAInfo);
11013
11014       // If chain is alias then stop here.
11015       if (!(IsLoad && IsOpLoad) &&
11016           isAlias(Ptr, Size, IsVolatile, SrcValue, SrcValueOffset,
11017                   SrcValueAlign, SrcTBAAInfo,
11018                   OpPtr, OpSize, OpIsVolatile, OpSrcValue, OpSrcValueOffset,
11019                   OpSrcValueAlign, OpSrcTBAAInfo)) {
11020         Aliases.push_back(Chain);
11021       } else {
11022         // Look further up the chain.
11023         Chains.push_back(Chain.getOperand(0));
11024         ++Depth;
11025       }
11026       break;
11027     }
11028
11029     case ISD::TokenFactor:
11030       // We have to check each of the operands of the token factor for "small"
11031       // token factors, so we queue them up.  Adding the operands to the queue
11032       // (stack) in reverse order maintains the original order and increases the
11033       // likelihood that getNode will find a matching token factor (CSE.)
11034       if (Chain.getNumOperands() > 16) {
11035         Aliases.push_back(Chain);
11036         break;
11037       }
11038       for (unsigned n = Chain.getNumOperands(); n;)
11039         Chains.push_back(Chain.getOperand(--n));
11040       ++Depth;
11041       break;
11042
11043     default:
11044       // For all other instructions we will just have to take what we can get.
11045       Aliases.push_back(Chain);
11046       break;
11047     }
11048   }
11049 }
11050
11051 /// FindBetterChain - Walk up chain skipping non-aliasing memory nodes, looking
11052 /// for a better chain (aliasing node.)
11053 SDValue DAGCombiner::FindBetterChain(SDNode *N, SDValue OldChain) {
11054   SmallVector<SDValue, 8> Aliases;  // Ops for replacing token factor.
11055
11056   // Accumulate all the aliases to this node.
11057   GatherAllAliases(N, OldChain, Aliases);
11058
11059   // If no operands then chain to entry token.
11060   if (Aliases.size() == 0)
11061     return DAG.getEntryNode();
11062
11063   // If a single operand then chain to it.  We don't need to revisit it.
11064   if (Aliases.size() == 1)
11065     return Aliases[0];
11066
11067   // Construct a custom tailored token factor.
11068   return DAG.getNode(ISD::TokenFactor, SDLoc(N), MVT::Other,
11069                      &Aliases[0], Aliases.size());
11070 }
11071
11072 // SelectionDAG::Combine - This is the entry point for the file.
11073 //
11074 void SelectionDAG::Combine(CombineLevel Level, AliasAnalysis &AA,
11075                            CodeGenOpt::Level OptLevel) {
11076   /// run - This is the main entry point to this class.
11077   ///
11078   DAGCombiner(*this, AA, OptLevel).Run(Level);
11079 }